(57)【要約】【課題】  本発明は、半導体装置製造工程の露光処理工程において発生する位置合わせマークの合わせ誤差を、少なくするように高精度に制御し、得られる半導体装置の性能を向上させることを目的とする。【解決手段】  本発明は、半導体基板上にスルーホールを形成する工程と、半導体基板上のアライメントマークを検出する工程と、検出されたアライメントマークの検出データに基づいて、合わせ精度を補正する工程と、配線層を堆積する工程と、補正された合わせ精度に基づいて、所定の領域に配線層が残存するように加工する工程とを有することを特徴とする。【選択図】  図１
2006294652.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にスルーホールを形成する工程と、
前記半導体基板上のアライメントマークを検出する工程と、
検出された前記アライメントマークの検出データに基づいて、合わせ精度を補正する工程と、
配線層を堆積する工程と、
補正された前記合わせ精度に基づいて、所定の領域に前記配線層が残存するように前記配線層を加工する工程とを
有することを特徴とする半導体装置の製造方法。
【請求項２】
前記スルーホールを形成する工程と前記配線層を堆積する工程との間に、前記スルーホール内へ埋込導電層を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記スルーホール内へ埋込導電層を形成する工程は、前記スルーホール内も含めて前記半導体基板上へ埋込導電層を堆積する工程と、堆積された前記半導体基板上の前記埋込導電層を、前記スルーホール内に埋め込まれた前記埋込導電層の表面領域が露出するまで、平坦化しながら除去する工程とを含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記アライメントマークを検出する工程は、前記スルーホールを形成する工程と前記埋込導電層を堆積する工程との間、前記埋込導電層を堆積する工程と前記埋込導電層の表面が露出するまで平坦化しながら除去する工程との間、及び前記埋込導電層の表面が露出するまで平坦化しながら除去する工程と前記導電層を堆積する工程との間のいずれか一つで実施されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記配線層を加工する工程の後で、前記加工された配線層のアラインメント精度を計測する工程を含み、前記合わせ精度を補正する工程において、前記アライメントマークの検出データに対し、計測された既存の前記アラインメント精度のデータに基づき補正を加えることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高性能化及び高機能化は、回路パターンの微細化及び高集積化により達成されてきた。半導体装置は、平面的な回路パターン層を何層にも縦方向に積み重ねることで形成される。従って、上下回路パターンの接続のため、その上下回路パターンの層間では、高精度の位置合わせが必要である。具体的には、半導体装置が形成される半導体基板と回路パターンが描画されているマスクとのアライメントマークを介しての位置合わせが行われるが、この合わせ精度は、回路パターンの微細化に伴い、益々厳しい値が要求されるようになっている。
【０００３】
ところで、半導体基板とマスクとの合わせ精度が劣化する原因の一つとして、半導体基板上のアライメントマーク自体の非対称性により検出信号が非対称となり、マークの中心位置が正しく検出されないため、結果的に合わせ誤差が生じるという問題があった。例えば、本来、その断面が左右対称であるべきアラインメントマークにおいて、左右の側壁角が異なっている、マークの底面が傾いている、マークを被覆する膜の厚さが均一性に欠けている等の場合、アライメントマークの検出信号が非対称となり、マークの中心を正確に同定することが困難となる。
【０００４】
このため、露光装置のステージ精度、マスクの精度、アライメントマークの検出感度向上等が検討されている。例えば、アライメントマークをスキャトロメトリの原理で計測し、その結果を考慮して、位置合わせを行うことが提案されている（例えば、特許文献１参照。）。しかし、この非対称性は、半導体基板自体に起因する問題であるため、計測方法の改良だけでは解決できず、依然として、合わせ精度を向上させることが課題であった。
【特許文献１】特開２００３−２２４０５７号公報  （第９ページ、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、半導体装置製造工程の露光処理工程において発生する位置合わせマークの合わせ誤差を、少なくするように高精度に制御し、得られる半導体装置の性能を向上させることを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様は、半導体装置の製造方法として、半導体基板上にスルーホールを形成する工程と、前記半導体基板上のアライメントマークを検出する工程と、検出された前記アライメントマークの検出データに基づいて、合わせ精度を補正する工程と、配線層を堆積する工程と、補正された前記合わせ精度に基づいて、所定の領域に前記配線層が残存するように前記配線層を加工する工程とを有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、配線層を堆積する工程の前で、アライメントマークを検出し、それに基づいて合わせずれを補正するので、合わせマークの非対称性等による合わせずれの誤差を少なくすることができる。このため、位置合わせマークの合わせを高精度に制御し、得られる半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【０００９】
図１は、本発明の第１の実施例における半導体装置の製造工程のステップを示すフローチャートである。また、図２は、本実施例における露光方法のステップを示すフローチャートである。図１及び図２を用いて、本実施例について説明する。
【００１０】
図１の半導体装置の製造方法の工程ステップのスタート（Ｓ１０）時点では、半導体基板上に、例えばＭＯＳトランジスタが既に製作され、そのＭＯＳトランジスタを覆うように層間絶縁膜が形成されている。次の工程として多層配線工程に入る段階である。なお、半導体基板を複数枚備えて、ロットを構成している。
【００１１】
先ず、スルーホールの形成について説明する。リソグラフィ法及びドライエッチング法により、層間絶縁膜の下層に形成されているＭＯＳトランジスタと接続がとれるように、層間絶縁膜の所定の領域にスルーホールを形成する。
【００１２】
次に、半導体基板でのアライメントマークの検出を行う（Ｓ１２）。アライメントマークの検出から露光処理までの露光に関連する工程は、図２における露光方法のステップを示すフローチャートを用いて説明する（Ｓ２０）。
【００１３】
先ず、本ロットについて、そのロットＩＤ番号を認識する（Ｓ２１）。認識されたロットＩＤ番号は、例えば、ロット履歴データベース等から既存の合わせずれデータを検索する際に用いられる。また、ロット履歴データには製品名、工程名、下層を露光した際の露光装置及びその露光条件、露光日時等が含まれる。
【００１４】
続いて、本ロットの半導体基板を露光装置内へ搬入する。露光装置内に搬入された半導体基板の所定の場所についてアライメントマークの検出を行い、検出データを取得する（Ｓ２２）。この場合、本ロットの半導体基板全枚数について検出データを取得しても良いし、一部について実施しても良い。次に、既存のデータ、例えば、同一品種で既存の合わせずれ計測データを検索する（Ｓ２３）。次に、そこからのデータを加味しながら、得られた検出データに基づき、合わせ精度補正値を算出する（Ｓ２４）。合わせ精度補正値として、シフト成分、基板倍率成分、基板回転成分、ショット倍率成分、ショット回転成分等を最小二乗法によりフィッティングさせて算出する。更に、得られた合わせずれ補正値をデータとして露光装置へ入力する（Ｓ２５）。
【００１５】
多層配線工程では、配線層を堆積する工程において、アライメントマークの非対称性が発生し、合わせ精度の中で、基板倍率成分に大きな誤差が生じる場合がある。従って、配線層を堆積する前の工程において、アライメントマークの検出を行うことにより、誤差の少ない合わせずれ補正値を設定できる。なお、算出した補正値は後に実施される配線層の露光処理時に用いられる。従って、製造工程としては図１に示す次のステップとして、スルーホールへの埋込導電層の堆積工程へ進む（Ｓ１３）。
【００１６】
ＣＶＤ法を用い、導電層であるタングステンをスルーホールへ埋込ながら半導体基板上に形成する。続いて、半導体基板上に形成されたタングステンをＣＭＰ法で平坦化しながらスルーホールへ埋込まれたタングステンの表面領域が露出するまで除去し、タングステンからなる埋込導電層を形成する（Ｓ１４）。
【００１７】
次に、配線層としてＡｌをスパッタ法により堆積する（Ｓ１５）。更に、半導体基板を露光装置内へ搬入後、先に述べた合わせずれ補正値を用い、半導体基板を露光処理する（Ｓ１６、Ｓ２６）。ここで図２に示した露光処理工程は終了する。
【００１８】
一方、半導体製造工程においては、露光処理された半導体基板上のＡｌ配線をドライエッチング法により加工し、配線層を形成する。更に、形成された配線層の合わせずれ計測を行う。この計測された合わせずれ値のデータは、次に流れるロットにフィードバックされて利用される。また、図示しないが、必要とあれば配線形成を更に実施して、多層配線層を形成して終了する（Ｓ１９）。
【００１９】
以上に述べたように、本実施例において、配線層を堆積する前の工程でアライメントマークの検出を行うことにより、誤差の少ない合わせずれ補正値を設定できる。このため、位置合わせマークの合わせ誤差を少なくするように高精度に制御し、得られる半導体装置の性能を向上させることができる。
【実施例２】
【００２０】
図３（ａ）乃至図５（ｈ）は、本発明による半導体装置の製造方法の第２の実施例における半導体装置の素子部を工程順に示す断面図である。この第２の実施例は、素子部としてＣＭＯＳ構造のＭＯＳトランジスタを有し、更にその素子部の上層に多層配線層を有する半導体装置の製造方法である。
【００２１】
先ず、図３（ａ）に示すように、半導体基板としてＰ型のシリコン基板３０を用意し、その表面領域に、ＳＴＩ法（浅いトレンチ分離法）若しくはＬＯＣＯＳ法（選択酸化法）により、酸化膜を選択的に形成して、素子分離領域３３を形成する。次に、シリコン基板３０の素子分離領域３３によって選択的に分離された領域のうち、ＰチャネルＭＯＳＦＥＴ形成領域にはイオン注入法を用いてＮ型不純物として燐を導入し、Ｎ型ウェル領域３１を形成する。一方、ＮチャネルＭＯＳＦＥＴ形成領域にはイオン注入法を用いてＰ型不純物としてボロンを導入し、Ｐ型ウェル領域３２を形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００２２】
引き続き、図３（ｂ）に示すように、シリコン基板３０の表面を、酸素雰囲気中、９００℃で熱酸化することにより、膜厚６ｎｍ程度の熱酸化膜を形成する。続いて、多結晶シリコン膜をＣＶＤ法で例えば１００ｎｍ程度形成する。続いて、リソグラフィ法、ドライエッチング法等を用いてこれらの膜のパターニングを行い、多結晶シリコン膜からなるゲート電極膜３５及び熱酸化膜からなるゲート絶縁膜３４を形成する。
【００２３】
更にパターニングされたゲート電極膜３５をマスクとしてイオン注入法によりエクステンション領域３６ａ、３６ｂを形成する。即ち、Ｎ型ウェル領域３１にはＰ型不純物であるボロンを、Ｐ型ウェル領域３２にはＮ型不純物である砒素を、イオン注入法を用いて選択的に導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入したＰ型不純物及びＮ型不純物を活性化する。
【００２４】
なお、熱酸化膜をパターニングせずに、イオン注入法によりエクステンション領域３６ａ、３６ｂを形成し、その後、熱酸化膜をパターニングしてゲート絶縁膜３４を形成する方法を用いても良い。また、熱酸化膜をパターニングせずにゲート絶縁膜３４として用いても良い。
【００２５】
次に、ＣＶＤ法によってシリコン窒化膜を２０〜４０ｎｍ、シリコン基板３０の全面に形成した後、ＲＩＥ法によって異方性エッチングを行い、シリコン窒化膜をゲート電極膜３５に接して、その周囲に選択的に残存させ、図３（ｃ）に示すように、側壁絶縁膜３７とする。
【００２６】
続いて、パターニングされたゲート電極膜３５及びその周囲の側壁絶縁膜３７をマスクとしてイオン注入法によりソース及びドレイン領域３８ａ、３８ｂを形成する。即ち、Ｎ型ウェル領域３１にはＰ型不純物であるボロンを、Ｐ型ウェル領域３２にはＮ型不純物である砒素を、イオン注入法を用いて選択的に導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。以上に例として示した工程等を用いることにより、ＣＭＯＳ構造のＭＯＳトランジスタを有する素子部が形成される。
【００２７】
これ以降の工程は、多層配線工程であり、第１の実施において示した工程が順次実施される。先ず、ＣＶＤ法により、シリコン酸化膜を堆積し、その後、例えば、ＣＭＰ或いはドライエッチング法を用いたレジストエッチバックにより、シリコン酸化膜を平坦化して、図４（ｄ）示すように層間絶縁膜３９を形成する。
【００２８】
次に、図１で示したスルーホール加工処理工程に入る。リソグラフィ法を用い、層間絶縁膜絶縁膜の所定の領域にレジストによるマスクを形成した後、ドライエッチング法により、図４（ｅ）に示すように、スルーホール４０を形成する。
【００２９】
続いて、本ロットのシリコン基板３０を露光装置（図示せず）内へ搬入する。露光装置内に搬入されたシリコン基板３０の所定の場所についてアライメントマークの検出を行い、検出データを取得する。この場合、本ロットの半導体基板全枚数について検出データを取得しても良いし、一部について実施しても良い。次に、既存のデータ、例えば、同一品種で既存の合わせずれ計測データを検索する。次に、そこからのデータを加味しながら、得られた検出データに基づき、合わせ精度補正値を算出する）。合わせ精度補正値として、シフト成分、基板倍率成分、基板回転成分、ショット倍率成分、ショット回転成分等を最小二乗法によりフィッティングさせて算出する。更に、得られた合わせずれ補正値をデータとして露光装置へ入力する。
【００３０】
図１の説明で述べたように、多層配線工程では、配線層を堆積する工程において、アライメントマークの非対称性が発生し、合わせ精度の中で、基板倍率成分に大きな誤差が生じる場合がある。従って、配線層を堆積する前の工程において、アライメントマークの検出を行うことにより、誤差の少ない合わせずれ補正値を設定できる。なお、算出した補正値は後に実施される配線層の露光処理時に用いられる。従って、製造工程としては次のステップとして、スルーホールへの埋込導電層の堆積工程へ進む。
【００３１】
次に、ＣＶＤ法を用い、導電層であるタングステンをスルーホールへ埋込ながら半導体基板上に形成する。続いて、半導体基板上に形成されたタングステンをＣＭＰ法で平坦化しながらスルーホールへ埋込まれたタングステンの表面領域が露出するまで除去し、図４（ｆ）に示すように、タングステンからなる埋込導電層４１を形成する。
【００３２】
次に、配線層４２としてＡｌをスパッタ法により、図５（ｇ）に示すように堆積する。更に、シリコン基板３０を露光装置内へ搬入後、先に述べた合わせずれ補正値を用いて露光処理を実施する。更に、露光処理されたシリコン基板３０の上の配線層４２をドライエッチング法により、図５（ｈ）に示すように加工する。続いて、形成された配線層の合わせずれ計測を行う。計測された合わせずれのデータは、次のロットを流す際、合わせずれ補正値の作成のために活用される。更に、図示しないが、必要とあれば配線形成を更に実施して、多層配線層を形成して終了する。
【００３３】
以上に述べたように、本実施例において、配線層を堆積する前の工程でアライメントマークの検出を行うことにより、誤差の少ない合わせずれ補正値を設定できる。このため、位置合わせマークの合わせ誤差を少なくするように高精度に制御し、得られる半導体装置の性能を向上させることができる。
【００３４】
また、ＣＭＯＳ構造を有する半導体装置の製造方法として使用することができるため、微細化された高性能集積回路を得ることが可能である。
【００３５】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００３６】
例えば、アライメントマーク計測は、スルーホールを形成する工程と埋込導電層を堆積する工程との間だけでなく、例えば、埋込導電層を堆積する工程と埋込導電層の表面が露出するまで平坦化しながら除去する工程との間、及び埋込導電層の表面が露出するまで平坦化しながら除去する工程と導電層を堆積する工程との間出会っても良く、配線層を形成する前の段階であれば良い。
【００３７】
また、合わせ精度補正値として基板倍率成分だけを上記の工程段階で行い、他の、例えばシフト成分、基板回転成分、ショット倍率成分、ショット回転成分等については配線の露光処理工程時に行っても良い。
【００３８】
配線層として、アルミニウムを用いたが、銅、タングステン、モリブデン、チタニウム、コバルト等の金属或いは不純物が添加されたシリコン等の半導体、更に金属と半導体との化合物を用いても良いこと。
【００３９】
また、埋込導電層として、タングステンを用いたが、モリブデン、チタニウム、コバルト、ニッケル等の金属或いは不純物が添加されたシリコン等の半導体、更に金属と半導体との化合物を用いても良い。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施例における半導体装置の製造方法の工程ステップを示すフローチャート。
【図２】本発明の第１の実施例における露光方法のステップを示すフローチャート。
【図３】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図４】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図５】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【符号の説明】
【００４１】
３０  シリコン基板
３１  Ｎ型ウェル領域
３２  Ｐ型ウェル領域
３３  素子分離領域
３４  ゲート絶縁膜
３５  ゲート電極膜
３６ａ、３６ｂ  エクステンション領域
３７  側壁絶縁膜
３８ａ、３８ｂ  ソースドレイン領域
３９  層間絶縁膜
４０  スルーホール
４１  埋込導電層
４２  配線層
【図１】
2006294652.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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