(57)【要約】メモリアレイにおける冗長性のための方法、システム、および装置が説明される。メモリアレイは、アレイの他のメモリセルに対して冗長ないくつかのメモリセルを含み得る。そのような冗長メモリセルは、他のメモリセルが何らかの方法で欠陥があると発見された場合（例えば、アレイが製造された後でかつ配備前に、ある一定のメモリセルに影響を与えるアレイの部分における欠陥が識別され得る場合）に使用され得る。メモリセルは、アレイ内の冗長セルの総数が、アレイのセルの総数のうちの比較的少数になるように、アレイ内の他の多数のメモリセルに対する冗長セルとして指定され得る。スイッチングコンポーネントの設定は、多数の他のセルに対する冗長性をサポートするように冗長セルを動作させることを可能にし、冗長セルにアクセスするときに隣接セルへの妨害を制限できる。【選択図】図４
2019530946.tif 000002
【特許請求の範囲】
【請求項１】
第１の数のメモリセルを含むメモリアレイの第１の部分、
第２の数のメモリセルを含む前記メモリアレイの第２の部分であって、前記第１の数は前記第２の数の偶数倍である前記第２の部分、
前記メモリアレイの前記第１の部分のメモリセルおよび前記メモリアレイの前記第２の部分の少なくとも１つのメモリセルと電子的に通信するシャント制御線のセット、
前記シャント制御線に結合され、かつ前記メモリアレイの前記第１の部分に関連するスイッチングコンポーネントの第１のセット、および
前記シャント制御線に結合され、かつ前記メモリアレイの前記第２の部分に関連するスイッチングコンポーネントの第２のセットであって、前記メモリアレイの前記第２の部分の前記メモリセルに関するスイッチングコンポーネントの前記第２のセットの設定は、前記メモリアレイの前記第１の部分の前記メモリセルに関するスイッチングコンポーネントの前記第２のセットの設定に少なくとも部分的に基づく、スイッチングコンポーネントの前記第２のセット
を含む、装置。
【請求項２】
前記メモリアレイの前記第１の部分の前記メモリセルに関するスイッチングコンポーネントのセットの前記第１のセットの設定は、前記メモリアレイの前記第１の部分の前記メモリセルの巡回シフトに少なくとも部分的に基づく、
請求項１に記載の装置。
【請求項３】
スイッチングコンポーネントの前記第２のセットが、
スイッチングコンポーネントの第１のサブセット、
スイッチングコンポーネントの第２のサブセット
を備える、請求項１に記載の装置。
【請求項４】
スイッチングコンポーネントの前記第１のサブセットは、前記メモリアレイの前記第２の部分の前記メモリセルを接地または仮想接地に結合する、
請求項３に記載の装置。
【請求項５】
スイッチングコンポーネントの前記第２のサブセットは、前記メモリアレイの前記第２の部分の各メモリセルをセンスアンプに結合する
請求項３に記載の装置。
【請求項６】
前記メモリアレイの前記第２の部分の前記メモリセルに関するスイッチングコンポーネントの前記第１のサブセットの設定は、前記メモリアレイの前記第１の部分の前記メモリセルに関するスイッチングコンポーネントの前記第１のセットの設定に少なくとも部分的に基づき、
前記メモリアレイの前記第２の部分の前記メモリセルに関するスイッチングコンポーネントの前記第２のサブセットの設定は、前記メモリアレイの前記第１の部分の前記メモリセルに関するスイッチングコンポーネントの前記第１のセットの設定に少なくとも部分的に基づき、
前記スイッチングコンポーネントの前記第１のサブセットの前記設定は、スイッチングコンポーネントの前記第２のサブセットの前記設定とは異なる
請求項３に記載の装置。
【請求項７】
スイッチングコンポーネントの前記第１のサブセットの前記設定およびスイッチングコンポーネントの前記第２のサブセットの前記設定は、１本のシャント制御線に結合された前記メモリアレイの前記第１の部分のメモリセルのサブセットに少なくとも部分的に基づ
く、
請求項６に記載の装置。
【請求項８】
前記メモリアレイの前記第２の部分の第１のメモリセルは、前記メモリアレイの前記第１の部分のメモリセルの前記サブセットと関連しており、
スイッチングコンポーネントの前記第１のサブセットのうちの少なくとも１つのスイッチングコンポーネントは、前記１本のシャント制御線に配置され、前記メモリアレイの前記第２の部分の前記第１のメモリセルと電子的に通信する
請求項７に記載の装置。
【請求項９】
前記メモリアレイの前記第２の部分の第２のメモリセルは、前記メモリアレイの前記第１の部分のメモリセルのサブセット内のいずれのメモリセルとも関連付けられておらず、
スイッチングコンポーネントの前記第２のサブセットの少なくとも１つのスイッチングコンポーネントは、前記１本のシャント制御線上に配置され、前記メモリアレイの前記第２の部分の前記第２のメモリセルと電子的に通信する
請求項７に記載の装置。
【請求項１０】
前記メモリアレイの前記第1の部分と電子的に通信し、前記メモリアレイの前記第２の
部分から分離されているアクセス線のセット
をさらに含む請求項１に記載の装置。
【請求項１１】
前記第１の数のメモリセルを含む前記メモリアレイの第３の部分、および
前記シャント制御線に結合され、前記メモリアレイの前記第３の部分に関連付けられたスイッチングコンポーネントの第３のセットであって、前記メモリアレイの前記第３の部分の前記メモリセルに関するスイッチングコンポーネントの前記第３のセットの設定は、前記メモリアレイの前記第１の部分の前記メモリセルに関するスイッチングコンポーネントの前記第１のセットの前記設定に、少なくとも部分的に基づく、スイッチングコンポーネントの前記第３のセット
をさらに含む、請求項１に記載の装置。
【請求項１２】
前記メモリアレイの前記第２の部分の前記少なくとも１つのメモリセルは、前記メモリアレイの前記第１の部分の少なくとも１つのメモリセルに対して冗長である、
請求項１に記載の装置。
【請求項１３】
前記メモリアレイの前記第２の部分の前記少なくとも１つのメモリセルは、前記メモリアレイの前記第１の部分の複数のメモリセルに対して冗長である、
請求項１２に記載の装置。
【請求項１４】
前記第２のセットのスイッチングコンポーネントの数は、前記第２の数のメモリセルの整数倍である、
請求項１に記載の装置。
【請求項１５】
前記メモリアレイの前記第１の部分の前記メモリセルに結合されたセンスアンプの第１のセット、および
前記メモリアレイの前記第２の部分の前記メモリセルに結合されたセンスアンプの第２のセット
をさらに含む請求項１に記載の装置。
【請求項１６】
第１の数のメモリセルを含むメモリアレイの第１の部分、
第２の数のメモリセルを含む前記メモリアレイの第２の部分であって、前記第１の数は
前記第２の数の整数倍である前記第２の部分、および、
前記メモリアレイの前記第１の部分の前記メモリセルおよび前記メモリアレイの前記第２の部分の前記メモリセルと電子的に通信する複数のシャント制御線であって、前記メモリアレイの前記第２の部分の前記メモリセルの前記第２の数はシャント制御線の数と同じである、前記複数のシャント制御線
を含む、装置。
【請求項１７】
前記メモリアレイの前記第１の部分からのメモリセルのサブセットは１本のシャント制御線に結合されており、
前記メモリアレイの前記第２の部分の１つのメモリセルはメモリセルの前記サブセットに対応し、前記１本のシャント制御線に結合されている
請求項１６記載の装置。
【請求項１８】
複数のシャント制御線と電子的に通信するスイッチングコンポーネントの第１のセットであって、スイッチングコンポーネントの前記第１のセットは、前記メモリアレイの前記第１の部分の前記メモリセルおよび前記メモリアレイの前記第２の部分の前記メモリセルを接地または仮想接地に接続する、スイッチングコンポーネントの前記第１のセット
をさらに含む、請求項１６に記載の装置。
【請求項１９】
前記複数のシャント制御線と電子的に通信するスイッチングコンポーネントの第２のセットであって、スイッチングコンポーネントの前記第２のセットは、前記メモリアレイの第２の部分の前記メモリセルをセンスアンプに結合する、スイッチングコンポーネントの前記第２のセット
をさらに含む、請求項１８に記載の装置。
【請求項２０】
アクセス動作中にメモリアレイの第１の部分のメモリセルにアクセスすることであって、前記メモリアレイの前記第１の部分内の第１の数のメモリセルは、前記メモリアレイの前記第１の部分のセルに対して冗長な少なくとも１つのセルを含む前記メモリアレイの第２の部分内の第２の数のメモリセルの整数倍を含むこと、および
前記アクセス動作中に前記メモリアレイの第２の部分のメモリセルを分離することであって、前記メモリアレイの前記第２の部分の前記メモリセルは、前記メモリアレイの前記第１の部分の前記メモリセルにアクセスすることに少なくとも部分的に基づいて分離されること
を含む方法。
【請求項２１】
前記アクセス動作中に、アクセスされた前記メモリアレイの前記第１の部分のメモリセルに少なくとも部分的に基づいて、シャント制御線を選択すること
をさらに含む請求項２０に記載の方法。
【請求項２２】
前記アクセス動作中に、前記メモリアレイの前記第１の部分のメモリセルのセットを分離することであって、メモリセルの前記セットは、前記選択されたシャント制御線に少なくとも部分的に基づいて分離されること
をさらに含む請求項２１に記載の方法。
【請求項２３】
前記メモリアレイの前記第１の部分の前記メモリセルの識別子を、前記メモリアレイの前記第１の部分の各メモリセルを前記メモリアレイの前記第２の部分のメモリセルと関連付けるアレイマッピングインデックスと比較すること、および
少なくとも部分的に前記比較に基づいて、選択されるシャント制御線を決定すること
をさらに含む請求項２１に記載の方法。
【請求項２４】
前記選択されたシャント制御線に少なくとも部分的に基づいて、前記メモリアレイの前記第２の部分の第２のメモリセルにアクセスすること
をさらに含む請求項２１に記載の方法。
【請求項２５】
強誘電体コンデンサを含むメモリセル、および
前記メモリセルと電子的に通信しているメモリコントローラであって、前記メモリコントローラは、
アクセス動作中にメモリアレイの第１の部分のメモリセルへアクセスすることであって、前記メモリアレイの前記第１の部分の第１の数のメモリセルは、前記メモリアレイの前記第１の部分のセルに対して冗長な少なくとも１つのセルを有する前記メモリアレイの第２の部分の第２の数のメモリセルの整数倍であること、および
前記アクセス動作中に前記メモリアレイの前記第２の部分の前記メモリセルを分離することであって、前記メモリアレイの前記第２の部分の前記メモリセルは、前記メモリアレイの前記第１の部分の前記メモリセルへのアクセスに少なくとも部分的に基づいて分離されること、
をすることように動作可能である、前記メモリコントローラ
を含む、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
＜クロスリファレンス＞
本特許出願は、その譲受人に譲渡された、２０１６年９月７日に出願された、「RedundancyArray Column Decoder for Memory」という名称の、Vimercatiらによる米国特許出願第１５／２５８，８５２号の優先権を主張する。
【０００２】
以下は、一般にメモリデバイスに関し、より詳細には強誘電体メモリなどの不揮発性メモリ用の冗長アレイ列デコーダに関する。
【背景技術】
【０００３】
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、デジタルディスプレイなどの様々な電子デバイスに情報を記憶するために広く使用されている。情報はメモリデバイスの異なる状態をプログラムすることによって記憶される。例えば、バイナリデバイスは、しばしばロジック「１」またはロジック「ｆ０」で表される２つの状態を有する。他のシステムでは、３つ以上の状態が記憶され得る。記憶された情報にアクセスするために、電子デバイスはメモリデバイス内の記憶された状態を読み出しもしくは検知（sense
；センス）し得る。情報を記憶するために、電子デバイスは、メモリデバイスに状態を書き込む、またはプログラムすることができる。
【０００４】
ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナス・ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、および、その他を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性もしくは不揮発性であり得る。不揮発性メモリ（例えば、フラッシュメモリ）は、外部電源が存在しなくても長期間にわたってデータを記憶できる。揮発性メモリデバイス（例えば、ＤＲＡＭ）は外部電源によって定期的にリフレッシュされない限り、時間とともに記憶されたそれらの状態を失い得る。バイナリメモリデバイスは、例えば、充電されたコンデンサまたは放電コンデンサを含み得る。しかしながら、充電されたコンデンサはリーク電流によって時間とともに放電される可能性があり、その結果記憶された情報が失われ得る。揮発性メモリのある機構は、読み出しもしくは書き込みの速度がより速いことなどの有利な性能を提供し得るが、不揮発性メモリの機構は周期的なリフレッシュがなくてもデータを記憶できることなどが有利であり得る。
【０００５】
ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、記憶デバイスとして強誘電体コンデンサを使用するために不揮発性の特性を有し得る。従って、ＦｅＲＡＭデバイスは、他の不揮発性および揮発性メモリデバイスと比較して改善された性能を有し得る。（他の設計タイプの中でも）ある種のＦｅＲＡＭ設計では、セルのコンポーネントは、セルまたは他のコンポーネントを使用不可能にする、理想的でないまたは望ましくない特性または通信で処理または製造することがある。冗長性をアレイに構築することはこれらの問題のいくつかを軽減するのを助け、アレイ全体を廃棄する必要を避け得るが、使用されない冗長セルまたはコンポーネントは貴重なダイ領域を非効率的に使用し得る。
【図面の簡単な説明】
【０００６】
本開示の例示の実施形態は、以下の図を参照して記載される。
【図１】本開示の実施形態による、メモリ用の冗長アレイ列デコーダをサポートする例示的なメモリアレイを説明する図である。
【図２】本開示の実施形態による、メモリ用の冗長アレイ列デコーダをサポートするメモリセルの例示的回路を説明する図である。
【図３】本開示の実施形態による、メモリ用の冗長アレイ列デコーダをサポートする強誘電体メモリセルの例示的ヒステリシス曲線を説明する図である。
【図４】本開示の実施形態によるメモリ用の冗長アレイ列デコーダをサポートするメモリアレイおよび他のコンポーネントの例を示す図である。
【図５】本開示の実施形態による、メモリ用の冗長アレイ列デコーダをサポートするデジット線および他のコンポーネントの例を示す図である。
【図６】本開示の実施形態によるメモリ用の冗長アレイ列デコーダをサポートする、メモリアレイと他のコンポーネントとの１つまたは複数の関係の例を示す。
【図７】本開示の実施形態によるメモリ用の冗長アレイ列デコーダをサポートする、メモリアレイおよびメモリアレイの他のコンポーネントの例を示す。
【図８】本開示の実施形態による、メモリ用の冗長アレイ列デコーダをサポートするメモリアレイを示す図である。
【図９】本開示の実施形態による、メモリ用の冗長アレイ列デコーダをサポートするメモリアレイを含むシステムを示す図である。
【図１０】本開示の実施形態によるメモリ用の冗長アレイ列デコーダのための方法を示すフローチャートである。
【図１１】本開示の実施形態によるメモリ用の冗長アレイ列デコーダのための方法を示すフローチャートである。
【発明を実施するための形態】
【０００７】
メモリ設計において、長いトレースまたはメモリ素子の連続部分が印刷されると、意図しない欠陥の危険性が高まる。他のいくつかのセルに冗長性を提供する方法で接続されたセルを有するアレイの一部などの冗長性を構築することは、製造上の欠陥による問題を、利用可能なダイスペースを効率的に使用する方法で軽減するのに役立ち得る。
【０００８】
例として、プロセスまたは製造上の欠陥は、動作上の問題を引き起こす可能性があり、メモリアレイの一部または全体を使用不可能にする可能性がある。いくつかのアレイ設計において、セルプレートおよび他の素子は互いに接近しており、隣接するセルプレートを含むがこれに限定されないセルプレート間で意図しない電流およびその他の関係を有するおそれがある。製造または他の作用に基づいて、セルプレートは、隣接するセルプレートとの電流関係、または隣接するセルプレートに関するその他の欠陥を有する可能性がある。そのような関係または欠陥は、１つ以上のセルプレートの性能を弱めるかまたは妨げる可能性がある。そのような関係の例には、短絡、寄生フィールド、または寄生信号などが含まれる。
【０００９】
いくつかのセルプレートは、少数のデジット線（例えば、２〜１６）と比較的多数のワード線（例えば、５１２〜１０２４）との間で共通であり得る、垂直に切断されたセルプレートを含み得る。製造中にセルプレートを形成する方法は、アレイ性能に影響を与える可能性がある。いくつかの例では、それぞれのセルプレート間の距離は比較的狭いので（例えば、デジット線間の距離、ワード線間の距離のように）、セルプレート間に電流関係が存在し得る。グループのセルプレート間の電流関係（例えば、短絡）は、グループ、セクション、またはいくつかの他のメモリ素子を動作不能にする可能性がある。場合によっては、セル間が短絡する危険性があるため、製造業者は大きな犠牲を払って大規模な冗長性または局所的な冗長性、あるいはその両方を採用する可能性がある。そして、そのような欠陥の危険性は、より頑強な設計パラメータ（例えば、プレート間の間隔の増加）を含む他の比較的複雑な解決策を促進し得る。これらの代替案はコストを増大させ、メモリ設計機能および能力を減少させる。
【００１０】
本明細書で記載されるように、メモリアレイは、欠陥の危険性を軽減するために作成され動作され得る。例えば、セルプレートの冗長グループをメモリアレイに構築できる。１つ以上のセルプレートが上記の１つ以上の欠陥または関係によって使用できなくなった場合、メモリアレイは欠陥のあるセルプレートの関連する冗長セルプレートを選択するように設定される。メモリアレイ上の領域は、冗長セルプレートに割り当てられてもよい。冗長セルプレートにスペースを割り当てると、メモリアレイを製造するためのコストが増大する。本明細書で記載されるように、冗長セルプレートのグループは、冗長セルプレートによって占められる面積の量を減らすように設計され得る。例えば、冗長セルプレートは、正常セルプレートグループの複数のセルプレートと関連付けられ得る。
【００１１】
さらに、ＦｅＲＡＭ技術を使用するメモリアレイは、アクセス動作中に、選択されていないメモリセル、またはメモリの領域を、選択されたメモリセル、セルプレート、または領域から切り離すように設計され得る。いくつかの例では、アクセス動作の一部として別のメモリセルまたはセルプレートが選択されたときに、望ましくない電圧または電流が未選択のメモリセルまたは未選択のセルプレートに生じる可能性がある。本明細書に記載されるように、１組のシャント制御線およびシャントスイッチングコンポーネントは、アクセス動作中にメモリアレイの非選択素子を接地する（または仮想接地する）ことにより非選択メモリセルまたは非選択メモリプレートにわたるバイアスを低減するように設定され得る。いくつかの実施形態では、メモリアレイの冗長セルプレートグループはまた、アクセス動作中に冗長グループのセルプレートを分離するためのシャントスイッチングコンポーネントを含み得る。いくつかの例では、選択スイッチングコンポーネントはまた、冗長グループのシャント制御線に配置されてもよい。このようにして、メモリアレイの追加の領域が保たれ得る。
【００１２】
以上で紹介された本開示の機構は、メモリアレイに関連して、および他に関連して、以下でさらに説明される。次に、とりわけ垂直に切断されたセルプレート、セルプレートの選択および関連操作を含むセルプレートについての具体的な実施形態が記載される。本開示のこれらおよび他の実施形態は、強誘電体メモリ用の冗長アレイ列デコーダに関する装置図、システム図、およびフローチャートによってさらに説明され、それらを参照して説明される。
【００１３】
本開示では、特定の実施形態または複数の実施形態が別段に指示しない限り、セルプレートおよびプレートは同義的に使用される。本開示では、正常セルグループは、アレイが欠陥なしに製造されるときにメモリアレイの正常動作の一部として使用されることが意図されているメモリアレイの部分を指すことができ、冗長セルグループは、正常セルグループまたは正常セルグループのセルに欠陥がある場合のバックアップセルグループとして設計されたメモリアレイの部分を指すことができる。
【００１４】
図１は、本開示の様々な実施形態による強誘電体メモリ用の冗長アレイ列デコーダをサポートする例示的なメモリアレイ１００を説明する。本開示では、理解を容易にするために、強誘電体メモリに言及するがそれに限定しない。本開示の様々な態様が他のメモリ技術にも適用され得ることを理解されたい。メモリアレイ１００は電子メモリ装置とも呼ばれる。メモリアレイ１００は、異なる状態を記憶するようにプログラム可能なメモリセル１０５を含む。メモリアレイ１００は、アレイ内の他のセル１０５への冗長となるように指定された、いくつかのセル１０５またはアレイの一部を含むことができる。アレイ内で欠陥が識別された場合（例えば、処理の結果として）、識別された欠陥を有するかまたは識別された欠陥に関連付けられたセル１０５の代わりに、冗長セル１０５が使用され得る。
【００１５】
各メモリセル１０５は、ロジック０およびロジック１として示される２つの状態を記憶
するようにプログラム可能であり得る。場合によっては、メモリセル１０５は、３つ以上のロジック状態を記憶するように設定される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得る。例えば、充電されたコンデンサおよび充電されていないコンデンサは、それぞれ２つのロジック状態を表し得る。ＤＲＡＭアーキテクチャはそのような設計を一般的に使用することができ、使用されるコンデンサは線形の電気分極特性を有する誘電材料を含むことができる。対照的に、強誘電体メモリセルは、誘電体材料として強誘電体を有するコンデンサを含み得る。強誘電体コンデンサの異なる電荷レベルは、異なるロジック状態を表すことができる。強誘電体材料は非線形分極特性を有する。強誘電体メモリセル１０５のいくつかの詳細および利点を以下に記載する。
【００１６】
適切なワード線１１０およびデジット線１１５を活性化または選択することによって、読み出しおよび書き込みなどの動作がメモリセル１０５に対して実行され得る。ワード線１１０はアクセス線とも呼ばれ、デジット線１１５はビット線とも呼ばれる。ワード線１１０またはデジット線１１５を活性化または選択することは、それぞれの線に電圧を印加することを含み得る。ワード線１１０およびデジット線１１５は導電性材料でできている。例えば、ワード線１１０およびデジット線１１５は、金属（銅、アルミニウム、金、タングステンなど）、金属合金、他の導電材料などで作られ得る。図１の例によると、メモリセル１０５の各行は１本のワード線１１０に接続され、メモリセル１０５の各列は１本のデジット線１１５に接続されている。
【００１７】
１本のワード線１１０と１本のデジット線１１５を活性化すること（例えば、ワード線１１０またはデジット線１１５に電圧を印加すること）によって、それらの交点の１つのメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み書きすることを含み得る。ワード線１１０とデジット線１１５との交点は、メモリセルのアドレスと呼ばれ得る。いくつかの実施形態では、１つ以上の読み出しまたは書き込み動作は、１つ以上のセルプレートの選択に基づくか、またはそれから導出され得る。
【００１８】
いくつかのアーキテクチャでは、セルのロジック記憶デバイス（例えばコンデンサ）は、選択コンポーネントによってデジット線から電気的に分離され得る。ワード線１１０は、選択コンポーネントに接続され、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであり得、ワード線１１０はそのトランジスタのゲートに接続され得る。ワード線１１０を活性化すると、メモリセル１０５のコンデンサとそれに対応するデジット線１１５との間に電気的接続または閉回路が生じる。このため、デジット線にアクセスして、メモリセル１０５を読み書きできる。
【００１９】
メモリセル１０５へのアクセスは、行デコーダ１２０および列デコーダ１３０を介して制御され得る。いくつかの例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて適切なワード線１１０を活性化する。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリアレイ１００は、複数のワード線１１０および複数のデジット線１１５を含み得る。従って、ワード線１１０およびデジット線１１５を活性化することによって、それらの交点にあるメモリセル１０５がアクセスされ得る。本明細書で論じるように、様々な実施形態において、１つ以上のセルまたはセルプレートのアドレスまたは位置は、他の素子またはコンポーネントの中でもとりわけ、セルプレートに関する識別、決定、または選択に影響を及ぼし得る。いくつかの実施形態では、メモリセルのアドレスまたは位置は、絶対アドレスもしくは絶対位置、または相対アドレスもしくは相対位置に基づく選択などの選択に影響を及ぼし得る。いくつかの実施形態では、メモリセルのアドレスまたは位置、ならびに電流関係の存在は、セルプレートグ
ループ内またはセルプレートグループ全体にわたるプレート対の選択に影響を及ぼし得る。
【００２０】
アクセスに際して、メモリセル１０５の記憶状態を判定するために、メモリセル１０５がセンスコンポーネント１２５によって読み出され得る、または検知され得る。例えば、メモリセル１０５にアクセスした後、メモリセル１０５の強誘電体コンデンサはその対応するデジット線１１５上に放電し得る。強誘電体コンデンサを放電することは、強誘電体コンデンサにバイアスをかけること、または電圧を印加することに基づき得る。放電は、メモリセル１０５に記憶された状態を判定するために、センスコンポーネント１２５がリファレンス電圧（図示せず）と比較し得るデジット線１１５の電圧の変化を引き起こし得る。例えば、デジット線１１５がリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント１２５は、メモリセル１０５内の記憶された状態がロジック１であると判定し得るし、その逆も同様である。センスコンポーネント１２５は、ラッチと呼ばれることがある信号の差を検出および増幅するために様々なトランジスタまたは増幅器を含み得る。その後、メモリセル１０５の検出されたロジック状態は、出力１３５として列デコーダ１３０を介して出力され得る。
【００２１】
メモリセル１０５は、関連するワード線１１０およびデジット線１１５を活性化することによって設定または書き込みされ得る。上述のように、ワード線１１０を活性化することは、対応する行のメモリセル１０５をそれらのそれぞれのデジット線１１５に電気的に接続する。ワード線１１０が活性化されている間に関連するデジット線１１５を制御することによって、メモリセル１０５が書き込まれ得る。すなわちロジック値がメモリセル１０５に記憶され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ（例えば入力１３５）を受け付け得る。強誘電体メモリセル１０５は、強誘電体コンデンサに電圧を印加することによって書き込まれ得る。このプロセスは以下でさらに詳細に論じられる。
【００２２】
いくつかのメモリアーキテクチャでは、メモリセル１０５にアクセスすると、記憶されているロジック状態が劣化または破壊され得、元のロジック状態をメモリセル１０５に戻すために再書き込みまたはリフレッシュ動作が実行され得る。例えば、ＤＲＡＭでは、検知動作中にコンデンサが部分的にまたは完全に放電され、記憶されたロジック状態を破壊することがある。そのため、検知動作の後にロジック状態が再書き込みされ得る。さらに、１本のワード線１１０を活性化すると、その結果、その行内のすべてのメモリセルが放電される可能性がある。従って、行内のいくつかまたは全てのメモリセル１０５が再書き込みされなければならない可能性がある。
【００２３】
ＤＲＡＭを含むいくつかのメモリアーキテクチャは、それらが外部電源によって周期的にリフレッシュされない限り、時間の経過と共にそれらが記憶した状態を失う可能性がある。例えば、充電されたコンデンサはリーク電流によって時間とともに放電され、その結果記憶された情報が失われる可能性がある。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く（例えば、ＤＲＡＭアレイに対して毎秒数十回のリフレッシュ動作）、これはかなりの電力消費をもたらす可能性がある。さらなる大容量のメモリアレイでは、特にバッテリのような有限の電源に依存するモバイル機器では、消費電力の増加はメモリアレイの配置または動作（例えば、電源、発熱、材料制限など）を妨げる可能性がある。後述するように、強誘電体メモリセル１０５は、他のメモリアーキテクチャと比較して性能が向上する可能性がある有益な特性を有し得る。例えば、強誘電体メモリセルは蓄積電荷の劣化の影響を受けにくい傾向があるので、強誘電体メモリセル１０５を使用するメモリアレイ１００は、リフレッシュ動作をより少なくするかまたは全く必要としない。従って動作に必要な電力が少なくてよい。
【００２４】
メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、およびセンスコンポーネント１２５などの様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュなど）を制御できる。メモリコントローラ１４０は、所望のワード線１１０およびデジット線１１５を活性化するために行アドレス信号および列アドレス信号を生成してもよい。メモリコントローラ１４０はまた、メモリアレイ１００の動作中に使用される様々な電位を生成および制御し得る。一般に、本明細書で論じられる印加電圧の振幅、形状、または持続時間は調整もしくは変更することができ、メモリアレイ１００を動作させるためのさまざまな動作ごとに異なり得る。さらに、メモリアレイ１００内の１つ、複数、またはすべてのメモリセル１０５は同時にアクセスされ得る。例えば、全てのメモリセル１０５またはメモリセル１０５のグループが単一のロジック状態に設定されるリセット動作中に、メモリアレイ１００の複数または全てのセルが同時にアクセスされ得る。
【００２５】
いくつかの実施形態では、メモリコントローラ１４０は、それぞれが様々なセル１０５のプレートと結合され得る、第１のプレート線および第２のプレート線と関連するか、またはそれらと電子的に通信し得る。同じプレート線と電子的に通信しているセル１０５のグループは、セルグループまたはセルプレートグループと呼ばれることがある。第１のデジット線は、第１の選択コンポーネント（例えば、トランジスタ）を介して、第１のプレート線および第１のセンスコンポーネント（例えば、センスアンプ）と電子的に通信し得る。第２のデジット線は、第２の選択コンポーネント（例えば、トランジスタ）を介して、第２のプレート線および接地または仮想接地（例えば、Ｖｓｓ）と電子的に通信し得る。電子的な通信に少なくとも部分的に基づいて、メモリコントローラ１４０は、セル１０５プレートの電圧を増加させるために１つ以上のプレート線に電圧を印加することを含み得る１つ以上のアクセス動作を開始または実行するように動作可能であり得る。このプロセスは、セルプレートの移動と呼ばれることがあり、それはセルを励起でき、したがってセルへのアクセス操作を容易にすることができる。
【００２６】
いくつかの実施形態では、メモリコントローラ１４０は、いくつかの方法で、対応する正常セルグループに欠陥があることに少なくとも部分的に基づいて、メモリアレイ内の冗長セルグループのプレート線に電圧を印加するかまたは電圧を印加させるように動作可能であり得る。いくつかの実施形態において、メモリコントローラ１４０は、スイッチングコンポーネントおよびシャント制御線を使用して、選択されたメモリプレート線から、正常セルグループおよび冗長セルグループの両方において未選択セルを分離するように動作可能であり得る。
【００２７】
図２は、本開示の様々な実施形態による強誘電体メモリ用の冗長アレイ列デコーダをサポートする例示的回路２００を示す。本開示では、理解を容易にするために強誘電体メモリに言及するが、それに限定しない。本開示の様々な態様が他のメモリ技術にも適用され得ることを理解されたい。回路２００は、メモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａ、およびセンスコンポーネント１２５−ａを含み、これらはそれぞれ図１を参照して説明したメモリセル１０５、ワード線１１０、デジット線１１５、およびセンスコンポーネント１２５の例であり得る。メモリセル１０５−ａは、第１のプレート、セルプレート２１０および第２のプレート、セル底部２１５を有するコンデンサ２０５などのロジック記憶コンポーネントを含み得る。セルプレート２１０およびセル底部２１５は、それらの間に位置する強誘電体材料を介して容量結合することができる。セルプレート２１０およびセル底部２１５の向きは、メモリセル１０５−ａの動作を変えることなく反転され得る。回路２００は選択コンポーネント２２０およびリファレンス線２２５も含む。セルプレート２１０は、セルグループのいくつかのセルと電子的に通信するプレート線を介してアクセスされ得、セル底部２１５はデジット線１１５−ａを介してアクセスされ得る。上述のように、コンデンサ２０５を充電または放電することによって様々な
状態が記憶され得る。
【００２８】
コンデンサ２０５の記憶された状態は、回路２００に表されている様々な素子を動作させることによって読み出されるかまたは検知され得る。コンデンサ２０５は、デジット線１１５−ａと電子的に通信することができる。例えば、選択コンポーネント２２０が非活性化されるとコンデンサ２０５はデジット線１１５−ａから分離され得、選択コンポーネント２２０が活性化されるとコンデンサ２０５がデジット線１１５−ａに接続され得る。選択コンポーネント２２０を活性化することは、メモリセル１０５−ａを選択することと呼ばれることがある。場合によっては、選択コンポーネント２２０はトランジスタであり、その動作はトランジスタのゲートに電圧を印加することによって制御され、このときの電圧の大きさはトランジスタの閾値の大きさより大きい。ワード線１１０−ａは選択コンポーネント２２０を活性化することができる。例えば、ワード線１１０−ａに印加された電圧がトランジスタのゲートに印加され、コンデンサ２０５をデジット線１１５−ａに接続する。
【００２９】
他の例では、選択コンポーネント２２０がプレート２１０とセルプレート２３０との間に接続され、コンデンサ２０５がデジット線１１５−ａと選択コンポーネントの他方の端子との間にあるように、選択コンポーネント２２０とコンデンサ２０５の位置が切り替えられ得る。この実施形態では、選択コンポーネント２２０は、コンデンサ２０５を介してデジット線１１５−ａと電子的に通信したままにすることができる。この構成は、読み出し動作および書き込み動作のための代替のタイミングおよびバイアスに関連し得る。
【００３０】
コンデンサ２０５のプレート間の強誘電体材料により、そして以下でより詳細に説明するように、コンデンサ２０５は、デジット線１１５−ａへの接続時に放電しないことがある。一つの方式では、強誘電体コンデンサ２０５によって記憶されたロジック状態を検知するために、メモリセル１０５−ａを選択するためにワード線１１０−ａがバイアスされ得、プレート２１０に電圧が印加され得る。場合によっては、デジット線１１５−ａは、仮想接地され、その後、プレート２１０およびワード線１１０−ａにバイアスをかける前に仮想接地から分離され、それは「フローティング」と呼ばれることがある。プレート２１０をバイアスすることは、コンデンサ２０５の両端に電圧差（例えば、プレート２１０の電圧−デジット線１１５−ａの電圧）をもたらし得る。電圧差は、コンデンサ２０５に蓄積された電荷に変化を生じさせる可能性があり、蓄積された電荷の変化の大きさは、コンデンサ２０５の初期状態、例えば初期状態がロジック１またはロジック０のどちらを記憶したかに依存し得る。これにより、コンデンサ２０５に蓄積された電荷に基づいてデジット線１１５−ａの電圧が変化する可能性がある。セルプレート２１０への電圧を変化させることによるメモリセル１０５−ａの動作は、セルプレートの移動と呼ばれることがある。
【００３１】
デジット線１１５−ａの電圧の変化はその固有キャパシタンスに依存し得る。すなわち、電荷がデジット線１１５−ａを通って流れるとき、いくらかの有限の電荷がデジット線１１５−ａに蓄積される可能性があり、結果として生じる電圧は固有キャパシタンスに依存する。固有キャパシタンスは、デジット線１１５−ａの寸法を含む物理的特性に依存し得る。デジット線１１５−ａは、多くのメモリセル１０５を接続し得るので、デジット線１１５−ａは、無視できない容量（例えば、ピコファラッド（ｐＦ）のオーダー）をもたらす長さを有し得る。メモリセル１０５−ａに記憶されたロジック状態を決定するために、デジット線１１５−ａの結果として生じる電圧は、次に、センスコンポーネント１２５−ａによってリファレンス（例えば、リファレンス線２２５の電圧）と比較され得る。場合によっては、他の検知プロセスを使用することができる。
【００３２】
センスコンポーネント１２５−ａは、ラッチと呼ばれることがある、信号の差を検出お
よび増幅するための様々なトランジスタまたは増幅器を含むことができる。センスコンポーネント１２５−ａは、デジット線１１５−ａの電圧と、リファレンス電圧であり得るリファレンス線２２５の電圧とを受信し比較するセンスアンプを含み得る。センスアンプ出力は、比較に基づいて、より高い（例えば、正の）またはより低い（例えば、負または接地の）供給電圧に駆動され得る。例えば、デジット線１１５−ａがリファレンス線２２５よりも高い電圧を有する場合、センスアンプ出力は正の供給電圧に駆動され得る。
【００３３】
場合によっては、センスアンプはさらにデジット線１１５−ａを供給電圧に駆動できる。センスコンポーネント１２５−ａは、その後、センスアンプの出力および／またはデジット線１１５−ａの電圧をラッチすることができ、それは、メモリセル１０５−ａにおける記憶状態、例えばロジック１を決定するために使用され得る。あるいは、デジット線１１５−ａがリファレンス線２２５よりも低い電圧を有する場合、センスアンプ出力は負または接地電圧に駆動されてもよい。センスコンポーネント１２５−ａは、同様にセンスアンプ出力をラッチして、メモリセル１０５−ａ内の記憶状態、例えばロジック０を決定することができる。その後、メモリセル１０５−ａのラッチされたロジック状態は、例えば、列デコーダ１３０を介して、図１に関する出力１３５として出力され得る。
【００３４】
メモリセル１０５−ａを書き込むために、コンデンサ２０５の両端に電圧が印加され得る。様々な方法が使用され得る。一例では、コンデンサ２０５をデジット線１１５−ａに電気的に接続するために、選択コンポーネント２２０がワード線１１０−ａを介して活性化され得る。（プレート２１０を介して）セルプレート２３０と（デジット線１１５−ａを介して）セル底部２１５の電圧を制御することによって、コンデンサ２０５に電圧が印加され得る。ロジック０を書き込むために、セルプレート２３０をハイにすることができ、すなわち、プレート２１０に正の電圧を印加することができ、セル底部２１５をローにすることができ、例えば、デジット線１１５−ａを仮想接地するか、負の電圧を印加することができる。セルプレート２３０をローにし、セル底部２１５をハイにするという、反対のプロセスがロジック１を書き込むために実行される。
【００３５】
２つ以上のセンスコンポーネント１２５−ａはそれぞれ、１つ以上のプレート２１０にそれぞれ対応する２本以上のデジット線１１５−ａにおける電圧または他の特性を検知し得る。いくつかの実施形態では、これらのプレート２１０のそれぞれは、少なくとも１つの冗長セルと関連付けられてもよく、その関連付けられた正常セルに欠陥があると判定された場合、冗長セルがアクセスされ得る。いくつかの実施形態では、隣接セルのプレート線は、選択されていないメモリセル上の望ましくない電圧または電流を防ぐためにアクセス動作中に互いに分離されてもよい。本開示の冗長性および分離技術を使用することによって、メモリアレイによって占有される面積が減少され得、そして冗長性セルプレートが分離され得る。
【００３６】
図３は、本開示の様々な実施形態に従って動作する強誘電体メモリセルについてのヒステリシス曲線３００−ａおよび３００−ｂを有する非線形電気特性の例を示す。ヒステリシス曲線３００−ａおよび３００−ｂは、強誘電体メモリセルの書込および読出プロセスの一例をそれぞれ示す。ヒステリシス曲線３００は、電圧差Ｖの関数として強誘電体コンデンサ（例えば、図２のコンデンサ２０５）に蓄積された電荷Ｑを表す。
【００３７】
強誘電体材料は、自然発生する電気分極（すなわち、電界がなくても０ではない電気分極を維持する）によって特徴付けられる。強誘電体材料の例は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウム・ビスマス（ＳＢＴ）を含む。本明細書に記載する強誘電体コンデンサは、これらの強誘電体材料もしくは他の強誘電体材料を含み得る。強誘電体コンデンサ中の電気分極は、強誘電体材料の表面の正味荷電をもたらし、コンデンサの端子を通
じて反対の電荷を引き付ける。このため、電荷が強誘電体材料とコンデンサの端子の間の界面に記憶される。比較的長時間にわたって（たとえ無期限にでも）外部から印加される電界がなくても電気分極が維持され得るため、例えばＤＲＡＭアレイで使用されているコンデンサと比べて、電荷のリークは著しく削減される。このことは、いくつかのＤＲＡＭアーキテクチャについて前述したようなリフレッシュ動作を行う必要を少なくする。
【００３８】
ヒステリシス曲線３００は、コンデンサの単一端子の観点から理解することができる。一例として、強誘電体材料が負の分極を有する場合、正電荷が端子に蓄積する。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積する。さらに、ヒステリシス曲線３００内の電圧は、コンデンサにわたる電圧差を表し、方向性があることを理解されたい。例えば、正電圧は、問題の端子（例えばセルプレート２３０）に正電圧を印加し、第２端子（例えばセル底部２１５）を接地（又はほぼゼロボルト（０Ｖ））に維持することにより実現され得る。問題の端子を接地に維持し、第２の端子に正の電圧を印加することによって負の電圧を印加することができ、すなわち、問題の端子を負に分極するために正の電圧を印加することができる。同様に、２つの正電圧、２つの負電圧、または正および負電圧の任意の組み合わせを適切なコンデンサ端子に印加して、ヒステリシス曲線３００に示す電圧差を生成することができる。
【００３９】
ヒステリシス曲線３００−ａに示すように、強誘電体材料は、ゼロの電圧差で正または負の分極を維持することができ、２つの可能な充電状態、すなわち充電状態３０５および充電状態３１０をもたらす。いくつかの例では、充電状態３０５はロジック０を表し、充電状態３１０はロジック１を表す。いくつかの例では、それぞれの充電状態のロジック値は、メモリセルを動作させるための他の方式に対応するために逆にされ得る。
【００４０】
ロジック０または１は、電圧を印加することによって強誘電体材料の電気分極、したがってコンデンサ端子上の電荷を制御することによってメモリセルに書き込まれ得る。例えば、コンデンサの両端に正味の正電圧３１５を印加すると、その結果、充電状態３０５−ａに達するまで電荷が蓄積される。電圧３１５を除去すると、充電状態３０５−ａは、それがゼロ電位で充電状態３０５に達するまで経路３２０をたどる。同様に、充電状態３１０は、正味の負電圧３２５を印加することによって書き込まれ、その結果、充電状態３１０−ａとなる。負電圧３２５を除去した後、充電状態３１０−ａは、ゼロ電圧で充電状態３１０に達するまで経路３３０をたどる。充電状態３０５−ａおよび３１０−ａはまた、残留分極（Ｐｒ）値、すなわち外部バイアス（たとえば電圧）を除去したときに残る分極（または電荷）とも呼ばれる。抗電圧は、電荷（または分極）がゼロになる電圧である。
【００４１】
強誘電体コンデンサの記憶された状態を読み出す、または検知するために、コンデンサに電圧が印加され得る。それに応答して、記憶された電荷Ｑは変化し、その変化の程度は初期充電状態に依存し、すなわち、最終記憶電荷（Ｑ）は充電状態３０５−ｂまたは３１０−ｂのどちらが最初に記憶されたかに依存する。例えば、ヒステリシス曲線３００−ｂは、２つの可能な記憶された充電状態３０５−ｂおよび３１０−ｂを示す。図２を参照して説明したように、電圧３３５がコンデンサに印加され得る。他の場合では、固定電圧がセルプレートに印加されてもよい。正電圧として示されているが、電圧３３５は負であってもよい。電圧３３５に応答して、充電状態３０５−ｂは経路３４０を辿り得る。同様に、充電状態３１０−ｂが最初に記憶された場合、それは経路３４５をたどる。充電状態３０５−ｃおよび充電状態３１０−ｃの最終的な位置は、特定の検知方式および回路を含むいくつかの要因に依存する。
【００４２】
場合によっては、最終的な電荷は、メモリセルに接続されているデジット線の固有キャパシタンスに依存し得る。例えば、コンデンサがデジット線に電気的に接続されており、電圧３３５が印加されている場合、デジット線の電圧はその固有キャパシタンスのために
上昇する可能性がある。従って、センスコンポーネントで測定された電圧は、電圧３３５と等しくない可能性があり、その代わりにデジット線の電圧に依存する可能性がある。従って、ヒステリシス曲線３００−ｂ上の最終充電状態３０５−ｃおよび３１０−ｃの位置は、デジット線のキャパシタンスに依存し得、負荷線分析によって決定され得る。すなわち、充電状態３０５−ｃおよび３１０−ｃはデジット線容量に関連して定義され得る。結果として、コンデンサの電圧、電圧３５０または電圧３５５は異なり得、コンデンサの初期状態に依存し得る。
【００４３】
デジット線電圧をリファレンス電圧と比較することによって、コンデンサの初期状態を決定することができる。デジット線電圧は、電圧３３５とコンデンサの両端の最終電圧（電圧３５０または電圧３５５）との間の差、すなわち（電圧３３５−電圧３５０）または（電圧３３５−電圧３５５）であってもよい。記憶されたロジック状態（すなわちデジット線電圧がリファレンス電圧より高いかまたは低いか）を決定するために、その大きさが２つの可能なデジット線電圧のうちの２つの可能な電圧の間にであるようにリファレンス電圧を生成してもよい。例えば、リファレンス電圧は、（電圧３３５−電圧３５０）と（電圧３３５−電圧３５５）の２つの量の平均であり得る。センスコンポーネントによる比較時に、検知されたデジット線電圧はリファレンス電圧より高いか低いと決定され、強誘電体メモリセルの記憶されたロジック値（すなわち、ロジック０または１）が決定される。
【００４４】
上述したように、強誘電体コンデンサを使用しないメモリセルの読み出しは、記憶されているロジック状態を劣化または破壊する可能性がある。しかし、強誘電体メモリセルは、読み出し動作後に初期のロジック状態を維持することがある。例えば、充電状態３０５−ｂが記憶されている場合、充電状態は、読み出し動作中に経路３４０をたどって充電状態３０５−ｃに進み、電圧３３５を除去した後、充電状態は経路３４０を反対方向にたどることにより以下のように初期の充電状態３０５−ｂに戻り得る。いくつかの実施形態では、冗長メモリセルをメモリアレイに含めることができる。冗長セルは、アレイの他のセルと同じ材料で構成され得、したがって同じ強誘電特性を有し得る。いくつかの実施形態では、強誘電体メモリセル上の記憶されたロジックをさらに保護するために、非選択メモリセルは、アクセス動作中に選択メモリセルから分離され得る。
【００４５】
図４は、本開示の様々な実施形態による強誘電体メモリ用の冗長アレイ列デコーダをサポートする例示的なアレイ４００を示す。本開示では、理解を容易にするために強誘電体メモリに言及するが、それに限定しない。本開示の様々な態様が他のメモリ技術にも適用され得ることを理解されたい。アレイ４００は、プレート（例えば、２１０−ａ〜２１０−ｔ）ならびに１つ以上のワード線（例えば、１１０−ａ〜１１０−ｈ）、デジット線（例えば、１１５−ａ〜１１５−ｈ、１１５−ｉ〜１１５−１、１１５−ｍ〜１１５−ｔなど）、センスコンポーネント（例えば、１２５−ａ〜１２５−ｄ、１２５−ｈ〜１２５−ｌなど）、およびシャント制御線（例えば、４０５−ａから４０５−ｄ）を含む強誘電体メモリセルを含み得る。これらは、それぞれ、図１、図２、その他の図を参照して説明したメモリセル１０５（およびプレート２１０）、ワード線１１０、デジット線１１５、センスコンポーネント１２５、および選択コンポーネント２２０の例であり得る。これらの端子は、絶縁性強誘電体材料によって分離されていてもよい。上述のように、コンデンサ２０５を充電または放電することによって様々な状態を記憶することができる。
【００４６】
アレイ４００のセルプレート２１０は、様々なメモリセルのプレート２１０が同時にまたは共通のアクセス動作中に動作するようにグループ化されてもよい。アレイ４００は、セルプレートグループ４１０−ａ、４１０−ｂ、および４１０−ｃを含み得る。プレートグループ４１０の各々は、セルプレート２１０と電気的に通信している１つ以上のセルプレート２１０またはプレート線を含み得る。例えば、プレートグループ４１０−ａはセル
プレート２１０−ａ〜２１０−ｈを含み得、プレートグループ４１０−ｂはセルプレート２１０−ｉ〜２１０−ｌを含み得、プレートグループ４１０−ｃはセルプレート２１０−ｍ〜２１０−ｔを含み得る。いくつかの例では、異なるプレートグループ４１０はアレイ４００内で異なる機能を実行できる。例えば、プレートグループ４１０−ａおよび４１０−ｃは、アレイ４００の正常な動作中に使用されるように設計された正常なセルプレート２１０を含み得る。そのため、プレートグループ４１０−ａおよび４１０−ｃは、正常セルプレートグループと呼ばれることがある。第１のスイッチングコンポーネントのセットは、各セルプレートグループ４１０−ａおよび４１０−ｃに関連付けられてもよい。いくつかの例では、スイッチングコンポーネントの第１のセットは、第１の機能を提供するスイッチングコンポーネントの第１のサブセットおよび第２の機能を提供するスイッチングコンポーネントの第２のサブセットを含むことができる。スイッチングコンポーネントについては以下でさらに詳細に説明する。
【００４７】
プレートグループ４１０−ｂは、正常なセルプレートに欠陥があるときにのみ使用されるように設計された冗長セルプレート２１０を含み得る。従って、プレートグループ４１０−ｂ内のセルプレートはプレートグループ４１０−ａおよび４１０−ｃ内のある一定のセルプレートに対して冗長であるため、プレートグループ４１０−ｂは冗長プレートグループと呼ばれることがある。スイッチングコンポーネントの第２のセットは、プレートグループ４１０−ｂと関連付けられてもよい。いくつかの例では、スイッチングコンポーネントの第２のセットは、第１の機能を提供するスイッチングコンポーネントの第１のサブセットと、第２の機能を提供するスイッチングコンポーネントの第２のサブセットとを含み得る。スイッチングコンポーネントについては以下でさらに詳細に説明する。
【００４８】
いくつかの例では、冗長セルプレートグループ４１０−ｂは、複数の通常のセルプレートグループ（例えばプレートグループ４１０−ａ、４１０−ｃ）と関連付けられてもよい。いくつかの例では、冗長セルプレートグループ４１０−ｂは、単一の通常プレートグループ４１０と関連付けられてもよい。セルプレートグループ４１０は、任意の数のセルプレートを含み得る。図４の例示的な例では、通常セルプレートグループ４１０−ａ、４１０−ｃは８つのセルプレート２１０を含み、冗長セルプレートグループ４１０−ｂは４つのセルプレート２１０を含む。しかしながら、他の例では、これらのプレートグループ４１０のそれぞれは、より多いまたはより少ないセルプレート２１０を含み得る。例えば、図７の例示的な例では、通常セルプレートグループ７１０は１６個のセルプレート２１０を含み、冗長セルプレートグループ７２０は４つのセルプレート２１０を含む。いくつかの例では、冗長セルプレートグループ内のセルプレート２１０の数は、関連する正常セルプレートグループ内のセルプレート２１０の数の整数倍であり得る。いくつかの例では、冗長プレートグループ内のセルプレート２１０の数は、アレイ４００内のシャント制御線４０５の数に対応する。例えば、例示的な例では、４本のシャント制御線と４本の冗長セルプレート（例えば２１０−ｉ〜２１０−ｌ）がある。しかしながら、他の例では、冗長プレートグループ内のシャント制御線と冗長セルプレートの数は必ずしも等しいとは限らない。
【００４９】
アレイ４００はまた、選択スイッチングコンポーネント４１５（例えば、４１５−ａ〜４１５−ｈ、４１５−ｉ〜４１５−１、および４１５−ｍ〜４１５−ｔなど）を含み得る。いくつかの例では、選択スイッチングコンポーネント４１５は、ワード線１１０とデジット線１１５との交点に配置され得、デジット線１１５およびワード線１１０に接続され得る。いくつかの例では、選択スイッチングコンポーネント４１５は、シャント制御線４０５とデジット線（例えば、４１５−ｋ〜４１５−ｎ）との交点に配置され得る。選択スイッチングコンポーネント４１５は、選択されている選択線（例えば、ワード線１１０またはシャント制御線４０５）に少なくとも部分的に基づいてセルプレート２１０をセンスコンポーネント１２５に電子的に結合するように設定され得る。例えば、選択スイッチン
グコンポーネント４１５−ａは、選択されているワード線１１０−ａに少なくとも部分的に基づいてセルプレート２１０−ａをセンスコンポーネント１２５−ａに接続するように設定され得る。選択スイッチングコンポーネント４１５は、上述した選択コンポーネント２２０と同様に実施することができる。いくつかの実施形態では、選択スイッチングコンポーネント４１５はトランジスタであるかまたはそれを含むことができ、その動作はトランジスタのゲートに電圧を印加することによって制御することができる。ここで電圧はトランジスタの閾値の大きさより大きい。
【００５０】
アレイ４００はまた、シャントスイッチングコンポーネント４２０（例えば、４２０−ａ〜４２０−ｈ、４２０−ｉ〜４２０−１、および４２０−ｍ〜４２０−ｔなど）を含み得る。シャントスイッチングコンポーネント４２０は、シャント制御線４０５とデジット線１１５との交点に配置することができる。シャントスイッチングコンポーネント４２０は、セルプレート２１０を接地、仮想接地、または電圧源（例えば、Ｖｓｓ）に電子的に結合するように設定され得る。図５により詳細に示すように、シャントスイッチングコンポーネント４２０は、選択スイッチングコンポーネント４１５と並列に接続されている。シャントスイッチングコンポーネント４２０は、図４、図６、および図７に、アレイ４００、６００、および７００の他のコンポーネントに対するシャントスイッチングコンポーネント４２０の位置を示すために描画されている。シャントスイッチングコンポーネント４２０は、アクセス動作中に、選択されているメモリセルまたは選択されているセルプレートから、選択されていないメモリセルまたは選択されていないセルプレートを分離するように設計されている。アクセス動作中、選択されていないメモリセルに電圧および／または電流が誘導される可能性があり、それは選択されていないメモリセルに記憶されているロジック状態を変更または影響を及ぼし得る。選択されていないメモリセルまたは選択されていないセルプレート２１０のデジット線１１５を接地または仮想接地に接続することによって、デジット線１１５に電圧を誘導することができず、メモリセルのロジック状態は乱されないままであり得る。シャントスイッチングコンポーネント４２０は、上述した選択コンポーネント２２０または選択スイッチンコンポーネント４１５と同様に実施することができる。いくつかの実施形態では、シャントスイッチングコンポーネント４２０はトランジスタであるかまたはそれを含むことができ、その動作はトランジスタのゲートに電圧を印加することによって制御することができる。ここで、電圧はトランジスタの閾値の大きさより大きい。図中、シャントスイッチングコンポーネント４２０は、丸で囲まれたトランジスタの記号によって示されている。
【００５１】
アクセス動作中、アレイ４００のメモリコントローラ（例えば、メモリコントローラ１４０）は、アクセス動作を実行するための選択されたメモリセルを判定できる。アクセス動作の一部として、メモリコントローラは、強誘電体メモリセルにバイアスをかけるためにセルプレートを選択し得、セルプレートをセンスコンポーネントに接続するために関連ワード線１１０を選択し得、アレイ４００の関連するデジット線１１５を選択し得る。これらの異なる線を選択するとき、１つ以上の選択されていないメモリセルが乱される可能性がある。例えば、２つ以上のメモリセルまたはセルプレート２１０が単一のプレート２１０を介してアクセスされてもよい。プレート２１０がアクセスされるとき、プレート２１０に関連する選択されていないメモリセルは乱され得る。メモリコントローラは、それらのメモリセルを選択されたメモリセルから分離することによって、選択されていないメモリセルへの妨害を緩和しようと試み得る。例えば、メモリコントローラは、１つ以上の選択されていないメモリセルまたは選択されていないセルプレートを接地または仮想接地に電子的に結合することができる。仮想接地を接地に結合するために、コントローラは、選択されていないメモリセルを分離することに少なくとも部分的に基づいて、１つ以上のシャント制御線４０５を選択できる。一旦選択されると、選択されたシャント制御線４０５に結合されたシャントスイッチングコンポーネント４２０が活性化され、それぞれのデジット線１１５は接地または仮想接地に接続され得る。
【００５２】
図４に示すように、セルプレートグループ４１０−ｂは、アクセス線がセルプレートグループ４１０−ｂと電子的に通信しないようにワード線１１０（例えば１１０−ａ〜１１０−ｈ）から分離されてもよい。いかなる種類のスイッチングコンポーネント（例えば、選択スイッチングコンポーネント４１５およびシャントスイッチングコンポーネント４２０）も、ワード線１１０とデジット線１１５−ｉ〜１１５−ｌとの交点には配置されていない。その代わりに、選択スイッチコンポーネント４１５−ｉ〜４１５−ｌは、シャント制御線４０５とデジット線１１５−ｉ〜１１５−ｌとの交点に配置されている。このようにして、アレイ４００の冗長部分の構造は、アレイ４００のより少ないスペースを占有するように設計することができる。
【００５３】
図５は、本開示の様々な実施形態による冗長セルプレート２１０のアクセス回路５００の一例を示す。例えば、図５は、セルプレート２１０−ｉへのアクセス回路の一例を示し得る。しかしながら、アクセス回路５００は、他のセルプレート２１０へのアクセス回路を記載するためにも使用され得る。
【００５４】
セルプレート２１０−ｉは、センスコンポーネント１２５−ｅまたは１２５−ｆのいずれか、または仮想接地５０５（例えば、Ｖｓｓ）に結合されてもよい。例えば、シャント制御線４０５−ｂが選択された場合、シャントスイッチングコンポーネント４２０−ｉは閉じられてもよく、デジット線１１５−ｉ上のノード５１０は仮想接地に結合されてもよい。シャント制御線４０５−ｄが選択された場合、選択スイッチングコンポーネント４１５−ｉは閉じられ、デジット線１１５−ｉ上のノード５１０はセンスコンポーネント１２５−ｅまたは１２５−ｆに結合され得る。本明細書で論じられるように、シャント制御線４０５およびスイッチングコンポーネント４１５、４２０の設定は、任意の所与デジット線１１５が、仮想接地５０５とセンスコンポーネント１２５の両方に同時に接続されないように、セルプレートグループ４１０−ａ、４１０−ｂ、４１０−ｃ間のいくつかの関係に基づいて選択され得る。
【００５５】
いくつかの例では、選択スイッチングコンポーネント４１５とシャントスイッチングコンポーネント４２０との相対位置は、選択スイッチングコンポーネント４１５がセルプレート２１０により近く配置されるように切り替えられてもよい。例えば、セルプレート２１０−ｋ、２１０−ｌに関連するアクセス回路を参照のこと。いくつかの例では、選択スイッチングコンポーネント４１５はワード線１１０に電子的に結合されてもよい。例えば、セルプレート２１０−ａ〜２１０−ｈおよび２１０−ｍ〜２１０−ｔに関連するアクセス回路を参照のこと。
【００５６】
各冗長セルプレート２１０−ｉ、２１０−ｊ、２１０−ｋ、２１０−ｌは、１つ以上の通常セルプレート２１０−ａ〜２１０−ｈ、２１０−ｍ〜２１０−ｔと関連付けられ得る。例えば、図４の例示的な例では、冗長セルプレート２１０−ｊは、通常セルプレート２１０−ａおよび通常セルプレート２１０−ｅと関連付けられ得る。冗長セルプレートと通常セルプレートとの間のこれらの関連付けは、通常セルプレートグループ４１０−ａ、４１０−ｃとシャント制御線４０５との間の１つ以上の関係に少なくとも部分的に基づき得る。冗長セルプレート２１０と通常セルプレート２１０との関連付けは、１本のシャント制御線４０５に電子的に結合された通常プレートグループ（例えば４１０−ａ）のセルプレート２１０のサブセットに少なくとも部分的に基づき得る。
【００５７】
図６は、本開示の様々な実施形態によるアレイ４００の一部６００の一例を示す。部分６００は、正常セルプレートと冗長セルプレートとの間の１つ以上の関係を説明するために選択されている。セルプレートグループ４１０−ｂに関連するシャントスイッチングコンポーネント４２０の設定は、セルプレートグループ４１０−ａのメモリセルのサブセッ
ト６０５に少なくとも部分的に基づき得る。セルプレートグループ４１０−ｂに関連する選択スイッチングコンポーネント４１５の設定は、セルプレートグループ４１０−ａのメモリセルのサブセット６１０に少なくとも部分的に基づき得る。説明の目的のために、図６では、１本のシャント制御線４０５−ａに関する設定のみを示している。しかしながら、以下に開示される原理は他のシャント制御線（例えばシャント制御線４０５−ｂ、４０５−ｃ、４０５−ｄなど）にも適応され適用され得ることを理解されたい。
【００５８】
サブセット６０５は、セルプレート２１０−ａおよびセルプレート２１０−ｅを含む。セルプレート２１０−ｊは、シャント制御線４０５−ａ上のシャントスイッチングコンポーネント４２０−ａ、４２０−ｅの位置に少なくとも部分的に基づいてサブセット６０５のセルプレートに関連し得る。サブセット６０５は、セルプレートグループ４１０−ａのどのセルプレート２１０がシャントスイッチングコンポーネント４２０を介してシャント制御線４０５−ａに電子的に結合されるかに基づいて決定され得る。シャントスイッチングコンポーネント４２０−ｊは、シャント制御線４０５−ａ上に配置され、シャント制御線４０５−ａが選択されたときにセルプレート２１０−ｊを仮想接地に接続するように設定される。
【００５９】
サブセット６１０はセルプレート２１０−ｃおよびセルプレート２１０−ｇを含む。セルプレート２１０?１は、サブセット６０５に対するサブセット６１０のセルプレートの
位置に少なくとも部分的に基づいてサブセット６１０のセルプレートに関連し得る。例示的実施形態では、少なくとも１つのセルプレートはサブセット６０５のセルプレートとサブセット６１０のセルプレートとの間にある。いくつかの例では、サブセット６１０のセルプレートは、サブセット６０５のセルプレートからのそれらのセルプレートの距離（１本のシャント制御線上のシャントスイッチングコンポーネントの位置に関係する）に基づいて決定され得る。このようにして、活性化セルプレートと分岐されたセルプレートとの間の結合をさらに減少させることができる。選択スイッチングコンポーネント４１５?１
は、シャント制御線４０５−ａ上に配置され、シャント制御線４０５−ａが選択されたときに、セルプレート２１０−ｌをセンスコンポーネント１２５−ｇまたはセンスコンポーネント１２５−ｈに接続するように設定される。いくつかの例では、サブセット６１０は、セルプレートグループ４１０−ａのどのセルプレート２１０が異なるシャント制御線４０５（例えば、シャント制御線４０５−ｂ、４０５−ｃ、４０５―ｄ）に、シャントスイッチングコンポーネント４２０を介して電子的に結合されるかに基づいて決定され得る。
【００６０】
図４に戻ると、センスコンポーネント１２５は、それらのそれぞれのセルプレートグループ４１０の異なるデジット線１１５に電子的に結合するように配置することができる。いくつかの例では、セルプレートグループ４１０−ａに結合されたセンスコンポーネント１２５の数は、セルプレートグループ４１０−ｂに結合されたセンスコンポーネント１２５の数に等しい。
【００６１】
本開示の様々な実施形態によれば、追加の素子が企図されているが、各素子は明示的にラベル付けまたは示されていない場合がある。例えば、（セルプレート２１０−ａに関する）デジット線１１５−ａに加えて、アレイ４００は他のセルプレート２１０に関する追加のデジット線１１５を含むことができる。いくつかの例では、複数のデジット線１１５−ａはセルプレートから延びる。例えば、（セルプレート２１０−ａに関する）選択スイッチングコンポーネント４１５−ａに加えて、アレイ４００は、他のセルプレート２１０に関する追加の選択スイッチングコンポーネント４１５を含み得る。例えば、（セルプレート２１０−ａに関する）シャントスイッチングコンポーネント４２０−ａに加えて、アレイ４００は、他のセルプレート２１０に関する追加の選択スイッチングコンポーネント４１５を含み得る。
【００６２】
図７は、本開示の様々な実施形態による、強誘電体メモリ用の冗長アレイ列デコーダをサポートするメモリアレイ７００および他のコンポーネントの例を説明する。メモリアレイ７００は、上述のメモリアレイ４００と同様に実施することができる。アレイ７００は、１６個の通常セルプレート７０５および４個の冗長セルプレート７１５がある場合、通常セルプレートグループ７１０内の通常のセルプレート７０５（例えば、通常のセルプレート７０５−ａ、７０５−ｂ、７０５−ｃ、７０５−ｄ、７０５−ｅ、７０５−ｆ、７０５−ｇ、７０５−ｈ、７０５−ｉ、７０５−ｊ、７０５−ｋ、７０５−１、７０５−ｍ、７０５−ｎ、７０５−ｏ、または７０５−ｐ）が、冗長セルプレートグループ７２０内の冗長セルプレート７１５（例えば、冗長セルプレート７１５?ａ、７１５−ｂ、７１５−
ｃ、または７１５−ｄ）にどのように関連し得るかを示す。例示的な例では、各冗長セルプレート７１５は４つの通常セルプレート７０５と関連付けられてもよい。スイッチングコンポーネントの設定を定義する関係は、アレイ４００に関して上述したものと同じ関係であり得る。いくつかの例では、冗長セルプレート７１５の数は、通常セルプレート７０５の数の整数倍であり得る。
【００６３】
図８は、本開示の様々な実施形態による、メモリ用の冗長アレイ列デコーダをサポートするメモリアレイ８０５のブロック図８００を示す。メモリアレイ８０５は、電子メモリ装置と呼ぶことができ、図１を参照して説明したメモリアレイ１００のコンポーネントの一例であり得る。いくつかの例では、アレイ８０５は、図４を参照して説明したアレイ４００のコンポーネントの一例であり得る。
【００６４】
メモリアレイ８０５は、１つ以上のメモリセル８１０、メモリコントローラ８１５、ワード線８２０、プレート線８２５、リファレンスコンポーネント８３０、センスコンポーネント８３５、デジット線８４０、およびラッチ８４５を含み得る。これらのコンポーネントは、互いに電子的に通信してもよく、本明細書に記載されている機能のうちの1つ以
上を実行してもよい。場合によっては、メモリコントローラ８１５は、バイアスコンポーネント８５０、タイミングコンポーネント８５５、および分離コンポーネント８７０を含み得る。
【００６５】
メモリコントローラ８１５は、ワード線８２０、デジット線８４０、センスコンポーネント８３５、およびプレート線８２５と電子的に通信することができ、これらは、図１および図２を参照して説明されたワード線１１０、デジット線１１５、センスコンポーネント１２５、およびプレート線２１０の例であり得る。メモリアレイ８０５はまた、リファレンスコンポーネント８３０およびラッチ８４５を含み得る。メモリアレイ８０５のコンポーネントは、互いに電子的に通信していてもよく、図１〜図７を参照して説明した機能の実施形態を実行してもよい。場合によっては、リファレンスコンポーネント８３０、センスコンポーネント８３５、およびラッチ８４５は、メモリコントローラ８１５のコンポーネントであり得る。
【００６６】
いくつかの例では、メモリコントローラ８１５は、アクセス動作中にメモリアレイ８０５の第１の部分のメモリセル８１０にアクセスするための手段をサポートすることができる。いくつかの例では、メモリアレイ８０５の第１の部分内のメモリセル８１０の第１の数は、メモリアレイの第１の部分のセルに対して冗長な少なくとも１つのセルを含むメモリアレイ８０５の第２の部分内の第メモリセル８１０の第２の数の整数倍を含み得る。他の例では、メモリコントローラ８１５は、アクセス動作中にメモリアレイ８０５の第２の部分のメモリセル８１０を分離するための手段をサポートできる。いくつかの例では、メモリアレイ８０５の第２の部分のメモリセル８１０は、メモリアレイ８０５の第１の部分のメモリセル８１０へのアクセスに少なくとも部分的に基づいて分離することができる。
【００６７】
追加または代替として、例えば、メモリコントローラ８１５は、アクセスされ得るメモ
リアレイ８０５の第１の部分のメモリセル８１０に少なくとも部分的に基づいてアクセス動作中にシャント制御線を選択するための手段をサポートし得る。他の例では、メモリコントローラ８１５は、アクセス動作中にメモリアレイ８０５の第１の部分のメモリセル８１０のセットを分離するための手段をサポートすることができる。いくつかの例では、メモリセル８１０のセットは、選択されたシャント制御線に少なくとも部分的に基づいて分離できる。他の例では、メモリコントローラ８１５は、メモリアレイ８０５の第１の部分のメモリセル８１０の識別子を、メモリアレイ８０５の第１の部分の各メモリセル８１０をメモリアレイ８０５の第２の部分のメモリセル８１０と関連づけるアレイマッピングインデックスと比較するための手段をサポートし得る。他の例では、メモリコントローラ８１５は、選択されたシャント制御線に少なくとも部分的に基づいて、メモリアレイ８０５の第２の部分の第２のメモリセル８１０にアクセスするための手段をサポートすることができる。
【００６８】
いくつかの例では、デジット線８４０は、センスコンポーネント８３５および強誘電体メモリセル８１０の強誘電体コンデンサと電子的に通信する。強誘電体メモリセル８１０は、ロジック状態（例えば、第１または第２のロジック状態）に書き込み可能であり得る。ワード線８２０は、メモリコントローラ８１５および強誘電体メモリセル８１０の選択コンポーネントと電子的に通信し得る。プレート線８２５は、メモリコントローラ８１５および強誘電体メモリセル８１０の強誘電体コンデンサのプレートと電子的に通信し得る。センスコンポーネント８３５は、メモリコントローラ８１５、デジット線８４０、ラッチ８４５、およびリファレンス線８６０と電子的に通信し得る。リファレンスコンポーネント８３０は、リファレンス線８６０を介してメモリコントローラ８１５と電子的に通信し得る。センス制御線８６５は、センスコンポーネント８３５およびメモリコントローラ８１５と電子的に通信し得る。これらのコンポーネントはまた、他のコンポーネント、接続、またはバスを介して、上記に列挙されていないコンポーネントに加えて、メモリアレイ８０５の内部および外部の両方の他のコンポーネントと電子的に通信し得る。
【００６９】
メモリコントローラ８１５は、ワード線８２０、プレート線８２５、またはデジット線８４０を、それらの様々なノードに電圧を印加することによって活性化するように設定され得る。例えば、バイアスコンポーネント８５０は、上述のようにメモリセル８１０を読み出しまたは書き込むためにメモリセル８１０を動作させるために電圧を印加するように設定され得る。場合によっては、メモリコントローラ８１５は、図１を参照して説明したように、行デコーダ、列デコーダ、またはその両方を含み得る。これは、メモリコントローラ８１５が１つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイアスコンポーネント８５０はまた、センスコンポーネント８３５のためのリファレンス信号を生成するためにリファレンスコンポーネント８３０に電位を提供し得る。さらに、バイアスコンポーネント８５０は、センスコンポーネント８３５の動作のための電位を提供し得る。
【００７０】
場合によっては、メモリコントローラ８１５は、その動作をタイミングコンポーネント８５５を使用して実行できる。例えば、タイミングコンポーネント８５５は、本明細書で論じる読み出しおよび書き込みなどのメモリ機能を実行するためのスイッチングおよび電圧印加のタイミングを含む、さまざまなワード線選択またはプレートバイアスのタイミングを制御できる。場合によっては、タイミングコンポーネント８５５はバイアスコンポーネント８５０の動作を制御できる。
【００７１】
場合によっては、メモリコントローラ８１５は、その動作を分離コンポーネント８７０を使用して実行できる。例えば、分離コンポーネント８７０は、アクセス動作中にどのメモリセルまたはセルプレートが接地または仮想接地に電子的に結合されるかを制御し得る。
【００７２】
リファレンスコンポーネント８３０は、センスコンポーネント８３５に対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント８３０は、リファレンス信号を生成するように設定された回路を含み得る。場合によっては、リファレンスコンポーネント８３０は、他の強誘電体メモリセル１０５を使用して実装され得る。センスコンポーネント８３５は、（デジット線８４０を介した）メモリセル８１０からの信号をリファレンスコンポーネント８３０からのリファレンス信号と比較できる。ロジック状態を決定すると、センスコンポーネントは次に出力をラッチ８４５に記憶することができ、メモリアレイ８０５がその一部である電子デバイスの動作に従って使用することができる。センスコンポーネント８３５は、ラッチおよび強誘電体メモリセルと電子的に通信するセンスアンプを含み得る。
【００７３】
メモリコントローラ８１５は、図９を参照して記載されたメモリコントローラ９１５、またはメモリコントローラ９１５の素子の一例であり得る。
【００７４】
いくつかの例では、メモリアレイ８０５は、第１の数のメモリセルを含むメモリアレイの第１の部分と、第２の数のメモリセルを含むメモリアレイの第２の部分であって、ここで、第１の数は第２の数の偶数倍であり、シャント制御線のセットはメモリアレイの第１の部分のメモリセルおよびメモリアレイの第２の部分の少なくとも１つのメモリセルと電子的に通信する、該第２の部分と、シャント制御線に結合され、メモリアレイの第１の部分に関連するスイッチングコンポーネントの第１のセットと、シャント制御線に結合され、メモリアレイの第２の部分に関連するスイッチングコンポーネントの第２のセットであって、ここで、メモリアレイの第２の部分のメモリセルに関するスイッチングコンポーネントの第２のセットの設定は、少なくとも部分的には、メモリアレイの第１の部分のメモリセルに関するスイッチングコンポーネントの第１のセットの設定に関連する、該スイッチングコンポーネントの第２のセットと、を含み得る。
【００７５】
いくつかの例では、メモリアレイの第１の部分のメモリセルに関するスイッチングコンポーネントの第１のセットの設定は、メモリアレイの第１の部分のメモリセルの巡回シフトに、少なくとも部分的に基づき得る。いくつかの例では、スイッチングコンポーネントの第２のセットは、スイッチングコンポーネントの第１のサブセットと、スイッチングコンポーネントの第２のサブセットとを含み得る。いくつかの例では、スイッチングコンポーネントの第１のサブセットは、メモリアレイの第２の部分のメモリセルを接地または仮想接地に結合できる。いくつかの例では、スイッチングコンポーネントの第２のサブセットは、メモリアレイの第２の部分の各メモリセルをセンスアンプに結合できる。
【００７６】
いくつかの例では、メモリアレイの第２の部分のメモリセルに関するスイッチングコンポーネントの第１のサブセットの設定は、メモリアレイの第１の部分のメモリセルに関するスイッチングコンポーネントの第１のセットの設定に少なくとも部分的に基づき得る。メモリアレイの第２の部分のメモリセルに関するスイッチングコンポーネントの第２のサブセットの設定は、メモリアレイの第１の部分のメモリセルに関するスイッチングコンポーネントの第１のセットの設定に少なくとも部分的に基づくことができる。スイッチングコンポーネントの第１のサブセットの設定は、スイッチングコンポーネントの第２のサブセットの設定とは異なり得る。
【００７７】
いくつかの例では、スイッチングコンポーネントの第１のサブセットの設定およびスイッチングコンポーネントの第２のサブセットの設定は、１本のシャント制御線に結合されたメモリアレイの第１の部分のメモリセルのサブセットに少なくとも部分的に基づき得る。いくつかの例では、メモリアレイの第２の部分の第１のメモリセルをメモリアレイの第１の部分のメモリセルのサブセットと関連付けることができ、スイッチングコンポーネン
トの第１のサブセットの少なくとも１つのスイッチングコンポーネントは、１本のシャント制御線上に配置され得、メモリアレイの第２の部分の第１のメモリセルと電子的に通信する。いくつかの例では、メモリアレイの第２の部分の第２のメモリセルは、メモリアレイの第１の部分のメモリセルのサブセット内の任意のメモリセルと関連付けられずスイッチングコンポーネントの第２のサブセットの少なくとも１つのスイッチングコンポーネントは、１本のシャント制御線に配置され得、メモリアレイの第２の部分の第２のメモリセルと電子的に通信する。
【００７８】
いくつかの例では、メモリアレイ８０５は、メモリアレイの第１の部分と電子的に通信し、メモリアレイの第２の部分から分離されたアクセス線のセットを含み得る。いくつかの例では、メモリアレイ８０５は、第１の数のメモリセルを含み得るメモリアレイの第３の部分を含み得、スイッチングコンポーネントの第３のセットは、シャント制御線と結合され得、メモリアレイの第３の部分と関連付けられ得、メモリアレイの第３の部分のメモリセルに関するスイッチングコンポーネントの第３のセットの設定は、メモリアレイの第１の部分のメモリセルに関するスイッチングコンポーネントの第１のセットの設定に少なくとも部分的に基づき得る。
【００７９】
いくつかの例では、メモリアレイの第２の部分の少なくとも１つのメモリセルは、メモリアレイの第１の部分の少なくとも１つのメモリセルに対して冗長であり得る。いくつかの例では、メモリアレイの第２の部分の少なくとも１つのメモリセルは、メモリアレイの第１の部分の少なくとも１つのメモリセルに対して冗長であり得る。いくつかの例では、第２のセットのスイッチングコンポーネントの数は、第２の数のメモリセルの整数倍であり得る。いくつかの例では、アレイ８０５は、メモリアレイの第１の部分のメモリセルに結合されたセンスアンプの第１のセットと、メモリアレイの第２の部分のメモリセルに結合されたセンスアンプの第２のセットとを含み得る。
【００８０】
他の例では、メモリアレイ８０５は、第１の数のメモリセルを含むメモリアレイの第１の部分、第２の数のメモリセルを含むメモリアレイの第２の部分（ここで、第１の数は、第２の数の整数倍である）、および、メモリアレイの第１の部分のメモリセルおよびメモリアレイの第２の部分のメモリセルと電子的に通信する複数のシャント制御線（ここで、メモリアレイの第２の部分におけるメモリセルの第２の数はシャント制御線の数に等しい）を含み得る。
【００８１】
いくつかの例では、メモリアレイの第１の部分からのメモリセルのサブセットは１本のシャント制御線に結合され得、メモリアレイの第２の部分の１つのメモリセルはメモリセルのサブセットに対応し、その１本のシャント制御線に結合され得る。
【００８２】
いくつかの例では、メモリアレイ８０５は、複数のシャント制御線と電子的に通信する第１のスイッチングコンポーネントのセットを含み得る。スイッチングコンポーネントの第１のセットは、メモリアレイの第１の部分のメモリセルとメモリアレイの第２の部分のメモリセルとを接地または仮想接地に結合できる。いくつかの例では、メモリアレイ８０５は、複数のシャント制御線と電子的に通信するスイッチングコンポーネントの第２のセットを含み得る。スイッチングコンポーネントの第２のセットは、メモリアレイの第２の部分のメモリセルをセンスアンプに結合できる。
【００８３】
他の例では、メモリアレイ８０５は、第１の部分と第１の部分のセルに対して冗長な少なくとも１つのセルを有する第２の部分とを含み得るメモリアレイ（ここで、第１の部分の第１の数のメモリセルは、第２の部分の第２の数のメモリセルの整数倍である）、少なくとも１本のシャント制御線、および、メモリアレイおよび少なくとも１本のシャント制御線と電子的に通信するコントローラ（ここで、コントローラは、アクセス動作中にメモ
リアレイの第１の部分のメモリセルにアクセスすること、および、少なくとも１つのシャント制御線を使用し、少なくとも部分的にメモリアレイの第１の部分のメモリセルへのアクセスに基づいて、アクセス動作中にメモリアレイの第２の部分のメモリセルを分離することが可能である）を含み得る。
【００８４】
図９は、本開示の様々な実施形態による、メモリ用の冗長アレイ列デコーダをサポートするデバイス９０５を含むシステム９００の図を示す。デバイス９０５は、例えば図１を参照して上述したメモリアレイ１００のコンポーネントの一例であるか、またはそれを含むことができる。
【００８５】
デバイス９０５は、メモリコントローラ９１５、メモリセル９２０、ＢＩＯＳコンポーネント９２５、プロセッサ９３０、Ｉ／Ｏ制御コンポーネント９３５、および周辺コンポーネント９４０を含む、通信を送受信するためのコンポーネントを含む、双方向音声およびデータ通信用のコンポーネントを含み得る。
【００８６】
メモリコントローラ９１５は、本明細書で説明されているように１つ以上のメモリセルを動作させ得る。具体的には、メモリコントローラ９１５は、三次元メモリアレイにおいてフルバイアス検知をサポートするように設定されてもよい。場合によっては、メモリコントローラ９１５は、図１を参照して説明した行デコーダ、列デコーダ、またはその両方を含み得る。
【００８７】
メモリセル９２０は、本明細書で説明されるように情報を（すなわち、ロジック状態の形で）記憶できる。
【００８８】
ＢＩＯＳコンポーネント９２５は、ファームウェアとして動作するベーシックインプット／アウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり、これは様々なハードウェアコンポーネントを初期化し実行できる。ＢＩＯＳコンポーネント９２５はまた、プロセッサと様々な他のコンポーネント、例えば周辺コンポーネント、入出力制御コンポーネントなどとの間のデータフローを管理し得る。ＢＩＯＳコンポーネント９２５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、または他の任意の不揮発性メモリに記憶されたプログラムまたはソフトウェアを含み得る。
【００８９】
プロセッサ９３０は、インテリジェントハードウェアデバイス（例えば、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、中央処理デバイス（ＣＰＵ）、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックデバイス、ディスクリートゲートまたはトランジスタロジックコンポーネント、ディスクリートハードウェアコンポーネント、またはそれらの任意の組み合わせ）を含み得る。場合によっては、プロセッサ９３０は、メモリコントローラを使用してメモリアレイを動作させるように設定され得る。他の場合では、メモリコントローラはプロセッサ９３０に統合されてもよい。プロセッサ９３０は、メモリに記憶されたコンピュータ可読命令を実行して様々な機能（例えば、３次元メモリアレイにおいてフルバイアスセンシングをサポートする機能またはタスク）を実行するように設定され得る。
【００９０】
入出力（Ｉ／Ｏ）制御コンポーネント９３５は、デバイス９０５に対する入出力信号を管理し得る。入出力制御コンポーネント９３５はまた、デバイス９０５に統合されていない周辺機器を管理し得る。場合によっては、入出力制御コンポーネント９３５は、外部周辺機器への物理的接続またはポートを表すことができる。場合によっては、Ｉ／Ｏ制御コンポーネント９３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ
（登録商標）、ＬＩＮＵＸ（登録商標）、または他の既知のオペレーティングシステムなどのオペレーティングシステムを利用し得る。
【００９１】
周辺コンポーネント９４０は、任意の入力または出力デバイス、あるいはそのようなデバイス用のインタフェースを含むことができる。例としては、ディスクコントローラ、サウンドコントローラ、グラフィックコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアルまたはパラレルポート、あるいは周辺コンポーネント相互接続（ＰＣＩ）スロットまたはアクセラレーテッドグラフィックポート（ＡＧＰ）スロットなどの周辺カードスロットが挙げられる。
【００９２】
入力９４５は、デバイス９０５またはそのコンポーネントに入力を提供するデバイス９０５の外部のデバイスまたは信号を表すことができる。これは、ユーザインタフェース、または他のデバイスとのインタフェースを含み得る。場合によっては、入力９４５は、Ｉ／Ｏ制御コンポーネント９３５によって管理されてもよく、周辺コンポーネント９４０を介してデバイス９０５と作用してもよい。
【００９３】
出力９５０はまた、デバイス９０５またはその任意のコンポーネントから出力を受信するように設定されたデバイス９０５の外部のデバイスまたは信号を表し得る。出力９５０の例は、ディスプレイ、オーディオスピーカ、印刷デバイス、別のプロセッサまたはプリント回路基板などを含み得る。場合によっては、出力９５０は、周辺コンポーネント９４０を介してデバイス９０５とインタフェースをとる周辺コンポーネントであり得る。場合によっては、出力９５０は、Ｉ／Ｏ制御コンポーネント９３５によって管理され得る。
【００９４】
デバイス９０５のコンポーネントは、それらの機能を実行するように設計された回路を含み得る。これは、本明細書に記載の機能を実行するように設定された、様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗器、増幅器、または他の能動的または非能動的素子を含み得る。
【００９５】
図１０は、本開示の様々な実施形態によるメモリ用の冗長アレイ列デコーダのための方法１０００を説明するフローチャートを示す。方法１０００の動作は、本明細書で説明されるように、メモリコントローラ１４０またはそのコンポーネントによって実装され得る。例えば、方法１０００の動作は、図１、図８および図９を参照して説明したようにメモリコントローラによって実行され得る。いくつかの例では、メモリコントローラ１４０は、以下に説明される機能を実行するために、デバイスの機能素子を制御するためのコードのセットを実行することができる。追加的または代替的に、メモリコントローラ１４０は、専用ハードウェアを使用して、以下に説明される機能のうちのいくつかまたは全てを実行できる。
【００９６】
ブロック１００５で、メモリコントローラ１４０は、アクセス動作中にメモリアレイの第１の部分のメモリセルにアクセスし得、ここで、メモリアレイの第１の部分中の第１のメモリセルの第１の数は、メモリアレイの第１の部分のセルに対して冗長な少なくとも１つのセルを含む、メモリアレイの第２の部分中のメモリセルの第２の数の整数倍を含む。ブロック１００５の動作は、図１〜図６を参照して説明された方法に従って実行され得る。いくつかの例では、ブロック１００５の動作は、図８を参照して説明されたように分離コンポーネント８７０によって実行され得る
【００９７】
場合によっては、方法は、アクセスされるメモリアレイの第１の部分のメモリセルに少なくとも部分的に基づいてアクセス動作中にシャント制御線を選択することも含み得る。
【００９８】
ブロック１０１０で、メモリコントローラ１４０は、アクセス動作中にメモリアレイの
第２の部分のメモリセルを分離することができ、ここでメモリアレイの第２の部分のメモリセルは、メモリアレイの第１の部分のメモリセルへのアクセスに少なくとも部分的に基づいて分離される。ブロック１０１０の動作は、図１〜図６を参照して説明された方法に従って実行され得る。いくつかの例では、ブロック１０１０の動作は、図８を参照して説明したように分離コンポーネント８７０によって実行され得る。
【００９９】
場合によっては、方法はまた、アクセス動作中にメモリアレイの第１の部分のメモリセルのセットを分離することを含むことができ、ここで、メモリセルのセットは、選択されたシャント制御線に少なくとも部分的に基づいて分離される。場合によっては、方法は、メモリアレイの第１の部分のメモリセルの識別子を、メモリアレイの第１の部分の各メモリセルをメモリアレイの第２の部分のメモリセルと関連付けるアレイマッピングインデックスと比較することも含み得る。場合によっては、方法は、比較の少なくとも一部に基づいて、選択されるシャント制御線を判定することも含むことができる。場合によっては、方法は、選択されたシャント制御線に少なくとも部分的に基づいて、メモリアレイの第２の部分の第２のメモリセルにアクセスすることも含み得る。
【０１００】
図１１は、本開示の様々な実施形態によるメモリ用の冗長アレイ列デコーダのための方法１１００を説明するフローチャートを示す。方法１１００の動作は、本明細書で説明されるように、メモリコントローラ１４０またはそのコンポーネントによって実施され得る。例えば、方法１１００の動作は、図８を参照して説明したように、分離コンポーネント８７０によって実行されてもよい。いくつかの例では、メモリコントローラ１４０は、以下に説明される機能を実行するために、デバイスの機能素子を制御するためのコードのセットを実行できる。追加または代替として、メモリコントローラ１４０は、専用ハードウェアを使用して以下に説明される機能を実行できる。
【０１０１】
ブロック１１０５で、メモリコントローラ１４０は、アクセス動作中にメモリアレイの第１の部分のメモリセルにアクセスし得、ここで、メモリアレイの第１の部分のメモリセルの第１の数は、メモリアレイの第１の部分のセルに対して冗長な少なくとも１つのセルを含む、メモリアレイの第２の部分のメモリアレイのメモリセルの第２の数の整数倍を含む。ブロック１１０５の動作は、図１〜図６を参照して説明した方法に従って実行され得る。いくつかの例では、ブロック１１０５の動作は、図８を参照して説明されたように分離コンポーネント８７０によって実行され得る。
【０１０２】
ブロック１１１０で、メモリコントローラ１４０は、アクセスされているメモリアレイの第１の部分のメモリセルに少なくとも部分的に基づいて、アクセス動作中にシャント制御線を選択できる。ブロック１１１０の動作は、図１〜図６を参照して説明された方法に従って実行され得る。いくつかの例では、ブロック１１１０の動作は、図８を参照して説明したように分離コンポーネント８７０によって実行され得る。
【０１０３】
ブロック１１１５で、メモリコントローラ１４０は、アクセス動作中にメモリアレイの第２の部分のメモリセルを分離でき、ここで、メモリアレイの第２の部分のメモリセルは、メモリアレイの第１の部分のメモリセルにアクセスすることに少なくとも部分的に基づいて分離される。ブロック１１１５の動作は、図１〜図６を参照して説明した方法に従って実行され得る。いくつかの例では、ブロック１１１５の動作は、図８を参照して説明されているように、分離コンポーネント８７０によって実行され得る。
【０１０４】
場合によっては、方法１１００は、アクセス動作中にメモリアレイの第１の部分のメモリセルのセットを分離することができ、ここで、メモリセルのセットは、選択されたシャント制御線に少なくとも部分的に基づいて分離される。場合によっては、方法１１００は、メモリアレイの第１の部分のメモリセルの識別子を、メモリアレイの第１の部分の各メ
モリセルをメモリアレイの第２の部分のメモリセルと関連付けるアレイマッピングインデックスと比較することができ、該比較に少なくとも部分的に基づいて、選択されるシャント制御線を判定することができる。場合によっては、方法１１００は、選択されたシャント制御線に少なくとも部分的に基づいて、メモリアレイの第２の部分の第２のメモリセルにアクセスできる。
【０１０５】
上述の方法は可能な実装を説明していること、および動作およびステップは再配置または他の方法で修正され得ること、および他の実装も可能であることに留意されたい。さらに、２つ以上の方法からの素子または機構を組み合わせられ得る。
【０１０６】
「アクセス線」という語は、「共通導電線」、「ワード線」、「デジット線」、「ビット線」、または他の類似の語と交換可能に使用され得る。「ワード線」という語は、「デジット選択線」という語と交換可能に使用され得る。「シャント制御線」という語は、「デジット線シャント線」という語と交換可能に使用され得る。
【０１０７】
本明細書に記載した情報および信号は、様々な異なる技術や技法のうちのいずれかを用いて表され得る。例えば、これまでの記載の全体にわたって参照された、データ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光粒子、あるいはそれらの任意の組み合わせによって表され得る。いくつかの図は、複数の信号を１つの信号として示し得るが、当業者であれば、その信号は信号のバス（ここで、バスは様々なビット幅を有している）を表し得る、と理解するであろう。
【０１０８】
本明細書に記載したように、「仮想接地（virtual ground）」という語は、おおよそ０ボルト（０Ｖ）の電圧を保持しているが接地に直接接続されていない電子回路のノードを指す。従って、仮想接地の電圧は、一時的に変動し得るし、安定した状態でおおよそ０Ｖに戻り得る。仮想接地は、操作可能な増幅器および抵抗からなる分圧器などの様々な電子回路素子を用いて実装され得る。その他の実装も可能である。「仮想接地する（Virtual grounding）」もしくは「仮想接地された（virtuallygrounded）」は、おおよそ０Ｖに接続されることを意味する。
【０１０９】
「電子的に通信（electronic communication）」という用語は、コンポーネント間の電子の流れをサポートする、コンポーネント間の関係を表している。これは、コンポーネント間の直接的な接続を含み得るし、あるいは、それらの中間のコンポーネントを含んでもよい。電子的に通信しているコンポーネントは、（例えば、電圧が印加された回路内で）電子または信号を動的に交換し得るし、あるいは、（例えば、電圧が印加されていない回路内で）電子または信号を動的に交換しないものであってよいが、回路に電圧が印加されることに応じて電子または信号を交換するように構成されるか、もしくはそのように動作可能であり得る。一例として、スイッチ（例えばトランジスタ）を介して物理的に接続された２つのコンポーネントは、そのスイッチの状態（すなわち、開状態もしくは閉状態）にかかわらず、電子的に通信している。
【０１１０】
「分離された（isolated）」という語は、コンポーネント間で電子が現在流れることができないコンポーネント間の関係を表わす。複数のコンポーネントは、それらの間に開回路がある場合、互いに分離される。例えば、スイッチによって物理的に接続された２つのコンポーネントは、スイッチが開いているとき、互いに分離され得る。
【０１１１】
本明細書で使用されるように、「短絡（shorting）」という語は、問題の２つのコンポーネント間の単一の中間コンポーネントの活性化を介して導電パスがコンポーネント間に確立されるコンポーネント間の関係を指す。例えば、第２のコンポーネントに短絡された
第１のコンポーネントは、２つのコンポーネントの間のスイッチが閉じられたときに、電子を交換することができる。従って、短絡は、電子的に通信する複数のコンポーネント（または線）の間の電荷の流れを可能にする動的動作であり得る。
【０１１２】
メモリアレイ１００を含む本明細書で論じられたデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、砒化ガリウム、窒化ガリウム等のような半導体基板上に形成されてもよい。場合によっては、基板は半導体ウェハである。他の場合では、基板は、シリコン・オン・グラス（ＳＯＧ）もしくはシリコン・オン・サファイア（ＳＯＰ）等のシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよく、または、他の基板上の半導体材料のエピキシャル層であってもよい。基板もしくはその部分領域の導電性は、リン、ホウ素、または砒素を含むがこれらには限定されない様々な化学種を用いたドーピングによって、制御され得る。ドーピングは、基板の初期の形成又は成長中に、またはイオン注入によって、もしくはその他の任意のドーピング手段によって行われ得る
【０１１３】
本明細書で論じられた１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表わし得るし、ソース、ドレイン、およびゲートを含む３つ端子の装置を含み得る。端子は、導電性物質（例えば、金属）を通して他の電子素子に接続され得る。ソースおよびドレインは、導電性であっても良く、高濃度にドープされた（例えば、変性した）半導体領域を含み得る。ソースおよびドレインは低濃度にドープされた半導体領域もしくはチャネルから分離され得る。チャネルがｎ型（すなわち、主なキャリアは電子）である場合、ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主なキャリアは正孔）である場合、ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁するゲート酸化物によって覆われ得る。チャネルの導電性はゲートに電圧を印加することによって制御され得る。例えば、正の電圧もしくは負の電圧を、ｎ型ＦＥＴまたはｐ型ＦＥＴの各々に印加することは、チャネルを導電性にし得る。トランジスタは、トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されたとき、「動作開始（ｏｎ）」もしくは「活性化」される。トランジスタは、トランジスタの閾値電圧未満の電圧がトランジスタゲートに印加されたとき、「動作終了（ｏｆｆ）」もしくは「不活性化」される。
【０１１４】
添付の図面に関連して本明細書に記載されている説明は、例示的な設定を説明しており、実施することができる、または特許請求の範囲内にある全ての例を表すものではない。本明細書で使用される「例示的」という語は、「例、事例、または例示として役立つ」ことを意味し、「好ましい」または「他の例よりも有利である」ことを意味しない。詳細な説明は、説明された技術の理解を提供するための特定の詳細を含む。しかし、これらの技術はこれらの特定の詳細がなくても実施され得る。いくつかの事例では、記載されている例の概念を不明瞭にすることを避けるために、よく知られている構造およびデバイスがブロック図形式で示されている。
【０１１５】
添付の図面において、同様のコンポーネントまたは機構は、同じ参照ラベルを有し得る。さらに、同じ種類の様々なコンポーネントは、参照ラベルの後にダッシュを付け、類似のコンポーネントを区別する第２のラベルを付けることによって区別することができる。本明細書で第１の参照ラベルだけが使用される場合、その記載は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する類似のコンポーネントのいずれにも適用可能である。
【０１１６】
本明細書に記載の情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表すことができる。例えば、上記の記載を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または磁粒子、光場または光粒子、またはそれらの任意の組み合わせによって表され得る。
【０１１７】
本明細書での開示に関連して記載された様々な例示的なブロックおよびモジュールは、本明細書に記載された機能を実行するように設計された、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくはその他のプログラマブルロジックデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、あるいはそれらの任意の組み合わせを用いて、実装もしくは実行され得る。汎用プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、いずれかの従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサは、また、コンピューティングデバイスの組み合わせ（例えば、デジタルシグナルプロセッサ（ＤＳＰ）とマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと共同動作する１つ以上のマイクロプロセッサ、又は任意の他の同様な構成）として実装されてもよい。
【０１１８】
本明細書に記載された機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせにおいて実装され得る。プロセッサによって実行されるソフトウェアにおいて実装される場合には、その機能は、コンピュータ読み取り可能媒体上の１つ以上の命令もしくはコードとして、記憶されるかまたは送信され得る。その他の実施例および実装も、本開示ならびに添付の請求項の範囲内である。例えば、ソフトウェアの性質上、上述した機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、もしくはそれらのいずれかの組み合わせを用いて実装可能である。機能を実装する機構も様々な位置に物理的に配置されてよく、それは、機能の一部がそれぞれ異なる物理的位置に実装されるように分散されることを含む。また、請求項を含む本明細書中で使用されているように、項目のリスト（例えば、「・・・のうちの少なくとも１つ」もしくは「・・・のうちの１つ以上」のようなフレーズによって始まる項目のリスト）中で使用される「ｏｒ」は、包括的なリストを示す。例えば、Ａ、Ｂ、もしくはＣのうちの少なくとも１つというリストは、Ａ、またはＢ、またはＣ、またはＡＢ、またはＡＣ、またはＢＣ、またはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。
【０１１９】
コンピュータ読み取り可能媒体は、非一時的コンピュータ記憶媒体と、コンピュータプログラムをある場所から他の場所へ転送することを容易なものにする何らかの媒体を含む通信媒体との両方を含む。非一時的記憶媒体は、汎用のもしくは特定用途向けのコンピュータによってアクセス可能な、任意の利用可能な媒体であってよい。一例として、非一時的コンピュータ読み取り可能媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能なプログラマブル・リードオンリメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭもしくはその他の光ディスク記憶デバイス、磁気ディスク記憶デバイスまたはその他の磁気記憶デバイス、あるいは、所望のプログラムコード手段を命令又はデータ構造の形式で担持しもしくは記憶するように使用可能であって、かつ、汎用もしくは特定用途向けのコンピュータ、あるいは、汎用又は特定用途向けのプロセッサによってアクセス可能である他の非一時的媒体を含み得るが、これらに限定されない。また、任意の接続が、適切にコンピュータ読み取り可能媒体と呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は、赤外、高周波、およびマイクロ波等の無線技術を用いて、ウェブサイト、サーバ、又はその他のリモートソースから送信される場合には、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または、赤外、高周波、およびマイクロ波等の無線技術が、上記媒体の定義に含まれる。本明細書で使用されるディスク（disk）およびディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピディスク、およびブルーレイディスクを含む。ディスク（disk）は通常データを磁気的に再生するのに対し、ディスク（disc）はデータをレーザで光学的に再生する。それらの組み合わせも、コンピュータ読み取り可能媒体の範囲内に含まれ得る。
【０１２０】
本明細書に述べたことは、当業者が本開示を実施または使用することを可能にするために提供される。本開示に対する様々な変更は、当業者にとって容易になし得るものであり、本明細書に定義された一般的な原理も、本開示の範囲から逸脱することなく、他の変形例に適用され得る。従って、本開示は、ここに述べた例や設計に限定されるべきものではなく、本明細書に述べた原理および新規な機構と矛盾しない最も広い範囲が本開示に認められるべきである。
【図１】
2019530946.tif 000003
【図２】
2019530946.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019530946.tif 000009
【図８】
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【図９】
2019530946.tif 000011
【図１０】
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【図１１】
2019530946.tif 000013
【手続補正書】
【提出日】平成31年4月22日(2019.4.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の数のメモリセルを含むメモリアレイの第１の部分、
第２の数のメモリセルを含む前記メモリアレイの第２の部分であって、前記第１の数は前記第２の数の偶数倍である前記第２の部分、
前記メモリアレイの前記第１の部分のメモリセルおよび前記メモリアレイの前記第２の部分の少なくとも１つのメモリセルと電子的に通信するシャント制御線のセット、
前記シャント制御線に結合され、かつ前記メモリアレイの前記第１の部分に関連するスイッチングコンポーネントの第１のセット、および
前記シャント制御線に結合され、かつ前記メモリアレイの前記第２の部分に関連するスイッチングコンポーネントの第２のセットであって、前記メモリアレイの前記第２の部分の前記メモリセルに関するスイッチングコンポーネントの前記第２のセットの設定は、前記メモリアレイの前記第１の部分の前記メモリセルに関するスイッチングコンポーネントの前記第２のセットの設定に少なくとも部分的に基づく、スイッチングコンポーネントの前記第２のセット
を含む装置。
【請求項２】
前記メモリアレイの前記第１の部分の前記メモリセルに関するスイッチングコンポーネントの前記第１のセットの設定は、前記メモリアレイの前記第１の部分の前記メモリセルの巡回シフトに少なくとも部分的に基づく、
請求項１に記載の装置。
【請求項３】
スイッチングコンポーネントの前記第２のセットが、
スイッチングコンポーネントの第１のサブセット、
スイッチングコンポーネントの第２のサブセット
を備える、請求項１に記載の装置。
【請求項４】
スイッチングコンポーネントの前記第１のサブセットは、前記メモリアレイの前記第２の部分の前記メモリセルを接地または仮想接地に結合する、
請求項３に記載の装置。
【請求項５】
スイッチングコンポーネントの前記第２のサブセットは、前記メモリアレイの前記第２の部分の各メモリセルをセンスアンプに結合する
請求項３に記載の装置。
【請求項６】
前記メモリアレイの前記第２の部分の前記メモリセルに関するスイッチングコンポーネントの前記第１のサブセットの設定は、前記メモリアレイの前記第１の部分の前記メモリセルに関するスイッチングコンポーネントの前記第１のセットの設定に少なくとも部分的に基づき、
前記メモリアレイの前記第２の部分の前記メモリセルに関するスイッチングコンポーネントの前記第２のサブセットの設定は、前記メモリアレイの前記第１の部分の前記メモリセルに関するスイッチングコンポーネントの前記第１のセットの設定に少なくとも部分的に基づき、
前記スイッチングコンポーネントの前記第１のサブセットの前記設定は、スイッチングコンポーネントの前記第２のサブセットの前記設定とは異なる
請求項３に記載の装置。
【請求項７】
スイッチングコンポーネントの前記第１のサブセットの前記設定およびスイッチングコンポーネントの前記第２のサブセットの前記設定は、１本のシャント制御線に結合された前記メモリアレイの前記第１の部分のメモリセルのサブセットに少なくとも部分的に基づく、
請求項６に記載の装置。
【請求項８】
前記メモリアレイの前記第２の部分の第１のメモリセルは、前記メモリアレイの前記第１の部分のメモリセルの前記サブセットと関連しており、
スイッチングコンポーネントの前記第１のサブセットのうちの少なくとも１つのスイッチングコンポーネントは、前記１本のシャント制御線に配置され、前記メモリアレイの前記第２の部分の前記第１のメモリセルと電子的に通信する
請求項７に記載の装置。
【請求項９】
前記メモリアレイの前記第２の部分の第２のメモリセルは、前記メモリアレイの前記第１の部分のメモリセルのサブセット内のいずれのメモリセルとも関連付けられておらず、
スイッチングコンポーネントの前記第２のサブセットの少なくとも１つのスイッチングコンポーネントは、前記１本のシャント制御線上に配置され、前記メモリアレイの前記第２の部分の前記第２のメモリセルと電子的に通信する
請求項７に記載の装置。
【請求項１０】
前記メモリアレイの前記第1の部分と電子的に通信し、前記メモリアレイの前記第２の
部分から分離されているアクセス線のセット
をさらに含む請求項１に記載の装置。
【請求項１１】
前記第１の数のメモリセルを含む前記メモリアレイの第３の部分、および
前記シャント制御線に結合され、前記メモリアレイの前記第３の部分に関連付けられたスイッチングコンポーネントの第３のセットであって、前記メモリアレイの前記第３の部分の前記メモリセルに関するスイッチングコンポーネントの前記第３のセットの設定は、前記メモリアレイの前記第１の部分の前記メモリセルに関するスイッチングコンポーネントの前記第１のセットの前記設定に、少なくとも部分的に基づく、スイッチングコンポーネントの前記第３のセット
をさらに含む、
請求項１に記載の装置。
【請求項１２】
前記メモリアレイの前記第２の部分の前記少なくとも１つのメモリセルは、前記メモリアレイの前記第１の部分の少なくとも１つのメモリセルに対して冗長である、
請求項１に記載の装置。
【請求項１３】
前記メモリアレイの前記第２の部分の前記少なくとも１つのメモリセルは、前記メモリアレイの前記第１の部分の複数のメモリセルに対して冗長である、
請求項１２に記載の装置。
【請求項１４】
スイッチングコンポーネントの前記第２のセットのスイッチングコンポーネントの数は、前記第２の数のメモリセルの整数倍である、
請求項１に記載の装置。
【請求項１５】
前記メモリアレイの前記第１の部分の前記メモリセルに結合されたセンスアンプの第１のセット、および
前記メモリアレイの前記第２の部分の前記メモリセルに結合されたセンスアンプの第２のセット
をさらに含む請求項１に記載の装置。
【請求項１６】
第１の数のメモリセルを含むメモリアレイの第１の部分、
第２の数のメモリセルを含む前記メモリアレイの第２の部分であって、前記第１の数は前記第２の数の整数倍である前記第２の部分、および、
前記メモリアレイの前記第１の部分の前記メモリセルおよび前記メモリアレイの前記第２の部分の前記メモリセルと電子的に通信する複数のシャント制御線であって、前記メモリアレイの前記第２の部分の前記メモリセルの前記第２の数はシャント制御線の数と同じである、前記複数のシャント制御線
を含む、装置。
【請求項１７】
前記メモリアレイの前記第１の部分からのメモリセルのサブセットは１本のシャント制御線に結合されており、
前記メモリアレイの前記第２の部分の１つのメモリセルはメモリセルの前記サブセットに対応し、前記１本のシャント制御線に結合されている
請求項１６記載の装置。
【請求項１８】
複数のシャント制御線と電子的に通信するスイッチングコンポーネントの第１のセットであって、スイッチングコンポーネントの前記第１のセットは、前記メモリアレイの前記第１の部分の前記メモリセルおよび前記メモリアレイの前記第２の部分の前記メモリセルを接地または仮想接地に接続する、スイッチングコンポーネントの前記第１のセット
をさらに含む、請求項１６に記載の装置。
【請求項１９】
前記複数のシャント制御線と電子的に通信するスイッチングコンポーネントの第２のセットであって、スイッチングコンポーネントの前記第２のセットは、前記メモリアレイの第２の部分の前記メモリセルをセンスアンプに結合する、スイッチングコンポーネントの前記第２のセット
をさらに含む、請求項１８に記載の装置。
【請求項２０】
アクセス動作中にメモリアレイの第１の部分のメモリセルにアクセスすることであって、前記メモリアレイの前記第１の部分内の第１の数のメモリセルは、前記メモリアレイの前記第１の部分のセルに対して冗長な少なくとも１つのセルを含む前記メモリアレイの第２の部分内の第２の数のメモリセルの整数倍を含むこと、
アクセスされた前記メモリアレイの前記第１の部分の前記メモリセルに少なくとも部分
的に基づいて、前記アクセス動作中にシャント制御線を選択すること、および
前記アクセス動作中に前記メモリアレイの第２の部分のメモリセルを分離することであって、前記メモリアレイの前記第２の部分の前記メモリセルは、前記メモリアレイの前記第１の部分の前記メモリセルにアクセスすることに少なくとも部分的に基づいて分離されること
を含む方法。
【請求項２１】
前記アクセス動作中に、前記メモリアレイの前記第１の部分の前記メモリセルのセットを分離することであって、前記メモリセルの前記セットは、前記選択されたシャント制御線に少なくとも部分的に基づいて分離されること
をさらに含む請求項２０に記載の方法。
【請求項２２】
前記メモリアレイの前記第１の部分の前記メモリセルの識別子を、前記メモリアレイの前記第１の部分の各メモリセルを前記メモリアレイの前記第２の部分のメモリセルと関連付けるアレイマッピングインデックスと比較すること、および
少なくとも部分的に前記比較に基づいて、選択されるシャント制御線を決定すること
をさらに含む請求項２０に記載の方法。
【請求項２３】
前記選択されたシャント制御線に少なくとも部分的に基づいて、前記メモリアレイの前記第２の部分の第２のメモリセルにアクセスすること
をさらに含む請求項２０に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
＜クロスリファレンス＞
本特許出願は、２０１６年９月７日に出願された、「Ｒｅｄｕｎｄａｎｃｙ  Ａｒｒａｙ  Ｃｏｌｕｍｎ  Ｄｅｃｏｄｅｒ  ｆｏｒ  Ｍｅｍｏｒｙ」という名称の、Ｖｉｍｅｒｃａｔｉらによる米国特許出願第１５／２５８，８５２号の優先権を主張する、２０１７年８月２１日に出願された「Ｒｅｄｕｎｄａｎｃｙ  Ａｒｒａｙ  Ｃｏｌｕｍｎ  Ｄｅｃｏｄｅｒ  ｆｏｒ  Ｍｅｍｏｒｙ」という名称のＰＣＴ出願第ＰＣＴ／ＵＳ２０１７／０４７７７９号の優先権を主張する。これらの出願は、その譲受人に譲渡され、これらの出願は参照によりその全体が本明細書に明示的に組み込まれている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、デジタルディスプレイなどの様々な電子デバイスに情報を記憶するために広く使用されている。情報はメモリデバイスの異なる状態をプログラムすることによって記憶される。例えば、バイナリデバイスは、しばしばロジック「１」またはロジック「０」で表される２つの状態を有する。他のシステムでは、３つ以上の状態が記憶され得る。記憶された情報にアクセスするために、電子デバイスはメモリデバイス内の記憶された状態を読み出しもしくは検知（sense；
センス）し得る。情報を記憶するために、電子デバイスは、メモリデバイスに状態を書き
込む、またはプログラムすることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、記憶デバイスとして強誘電体コンデンサを使用するために不揮発性の特性を有し得る。従って、ＦｅＲＡＭデバイスは、他の不揮発性および揮発性メモリデバイスと比較して改善された性能を有し得る。（他の設計タイプの中でも）ある種のＦｅＲＡＭ設計では、セルのコンポーネントは、セルまたは他のコンポーネントを使用不可能にする、理想的でないまたは望ましくない特性または通信で処理または製造されることがある。冗長性をアレイに構築することはこれらの問題のいくつかを軽減するのを助け、アレイ全体を廃棄する必要を避け得るが、使用されない冗長セルまたはコンポーネントは貴重なダイ領域を非効率的に使用し得る。
【国際調査報告】
2019530946.tif 000014
2019530946.tif 000015
2019530946.tif 000016