(57)【要約】【課題】  信頼性が高く、低電圧動作と高速化とを図ることができ、併せて製造の際の歩留まりが高い半導体記憶装置を提供する。【解決手段】  データを書込み及び消去可能で、電圧が供給されない間も当該データを保持可能な不揮発性の半導体記憶装置であって、データに対応する静電荷をそれぞれ蓄えることが可能な複数の電荷局在部を含むメモリセルを複数備え、電荷局在部の内のいずれか２つが相補的な状態で電荷を蓄える。【選択図】  図１
2006294102.tif 000002
【特許請求の範囲】
【請求項１】
データを書込み及び消去可能で、電圧が供給されない間も当該データを保持可能な不揮発性の半導体記憶装置であって、
前記データに対応する静電荷をそれぞれ蓄えることが可能な複数の電荷局在部を含むメモリセルを複数備え、
前記電荷局在部の内のいずれか２つが相補的な状態で電荷を蓄える、半導体記憶装置。
【請求項２】
２つの前記電荷局在部は、それぞれ相異なるメモリセルに含まれる、請求項１に記載の半導体記憶装置。
【請求項３】
２つの前記電荷局在部は、同一のメモリセルに含まれる、請求項１に記載の半導体記憶装置。
【請求項４】
前記相補的な状態で蓄えられた電荷は、各前記電荷局在部に接続されるそれぞれ相異なるビット線を用いて読み出される、請求項１に記載の半導体記憶装置。
【請求項５】
前記相補的な状態で蓄えられた電荷は、各前記電荷局在部に接続されていないダミービット線を用いて読み出される、請求項１に記載の半導体記憶装置。
【請求項６】
２つの前記電荷局在部は、それぞれ相異なるメモリアレイに含まれるメモリセルに含まれる、請求項１に記載の半導体記憶装置。
【請求項７】
２つの前記電荷局在部は、それぞれ相異なるワード線に接続されるメモリセルに含まれる、請求項１に記載の半導体記憶装置。
【請求項８】
前記相補的な状態で蓄えられた電荷を読み出すためのビット線とスイッチ素子を介して接続されるキャパシタを含む、請求項１に記載の半導体記憶装置。
【請求項９】
前記電荷局在部が単独に電荷を蓄える状態に切替え可能である、請求項１に記載の半導体記憶装置。
【請求項１０】
前記切替えは、フラグに基づき行われる、請求項９に記載の半導体記憶装置。
【請求項１１】
前記相補的な状態で電荷を蓄えることが可能な前記電荷局在部の対を複数用いて、１ビットを記憶する、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧を供給しない間もデータを保持することができるフラッシュＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）などの半導体記憶装置に関し、特定的には、ＭＮＯＳ（Metal Nitride Oxide Semiconductor） 型メモリセルのように、１セルに複数のデータが記憶できる複数ビット／セルのメモリセルを含む半導体記憶装置に関する。
【背景技術】
【０００２】
半導体基板上に素子を集積してデータを記憶する半導体記憶装置には、大きく分けて、電圧を供給している間のみデータを保持できる揮発性半導体記憶装置と、電圧の供給が無い間もデータを保持できる半導体記憶装置との２つの種類があり、さらにそれぞれの中で方式や使い方によって分類される。
【０００３】
後者の半導体記憶装置の中で、現在最も良く用いられている方式の一つに、電気的に書込みと消去が可能なフラッシュＥＥＰＲＯＭがある。フラッシュＥＥＰＲＯＭは、現在、ＭＯＳ （Metal Oxide Semiconductor） トランジスタのチャネル上に周りを酸化膜等で絶縁されたフローティングゲートを形成したフローティング型メモリセルを用いたものが主流である。フローティング型メモリセルは、フローティングゲートに電子を注入あるいは電子を引き抜くことにより、ＭＯＳトランジスタのソース−ドレイン間電流が流れ始めるゲート電圧しきい値（以下、Ｖｔという）を変化させ、データを記憶する。
【０００４】
一方、近年、ＭＮＯＳ型メモリセルが再び脚光を浴び始めている。ＭＮＯＳ型メモリセルは、フローティング型メモリセルと異なり、ＭＯＳトランジスタのチャネル上にＯＮＯ膜を形成し、ＯＮＯ膜界面のトラップに電子またはホールを注入することにより、Ｖｔを変化させている。ＭＮＯＳ型メモリセルは、トラップされた静電荷（電子やホール）がほとんど移動できないという特徴を持っている。このため、ＭＮＯＳ型メモリセルは、フローティング型メモリセルのように酸化膜欠陥があっても蓄えられている全ての静電荷が抜けることはない。このようなＭＮＯＳ型メモリセルが持つ特徴は、酸化膜の薄膜化にともない、近年大きな問題になっている時間経過によるデータ消失の問題（リテンション問題）に対しに有利である。
【０００５】
また、ＭＮＯＳ型メモリセルは、注入された静電荷が移動しないので、静電荷がチャネル上に局在することが可能となる。一般的に、静電荷の注入は、ホットエレクトロンが発生するドレイン近傍で発生するので、ＭＮＯＳ型メモリセルにおいて、静電荷は、ドレイン近傍上のＯＮ膜界面に局在する。また、ＭＮＯＳ型メモリセルのソースとドレインは、バイアス条件によってきまるので、ソースとドレイン間のバイアス条件は半導体記憶装置の使用中に反転可能である。したがって、ＭＮＯＳ型メモリセルは、メモリセルのチャネルの両サイドに２箇所の電荷局在部を形成することができる。このため、ＭＮＯＳ型メモリセルは、２箇所の電荷局在部にそれぞれ１つのデータを割当てることにより１セルに２つのデータを記憶可能である。以上のような特徴から、ＭＮＯＳ型メモリセルへの期待が益々高まっている。
【０００６】
図１３（ａ）は、一般的なＭＮＯＳ型メモリセルの断面図である。図１３（ａ）において、半導体基板Ｓｕｂ上に素子分離の為のＬＯＣＯＳ１０１と、ＯＮＯ膜１０２と、ゲート１０３とが形成され、ＬＯＣＯＳ１０１の下に拡散層１０４と、拡散層１０５とが形成されている。ゲート１０３は、一般にポリシリコンで形成され、メモリアレイを組んだ時はワード線として使用される。また、拡散層１０４と拡散層１０５とは、メモリセルのドレインもしくはソースであり、メモリアレイを組んだ時は埋め込み型ビット線として使用される。電荷局在部１０６及び１０７は、いずれも電荷を局在させる箇所である。
【０００７】
図１３（ｂ）は、図１３（ａ）のＭＮＯＳ型メモリセルの簡概略図であり、付与してある番号が同じ構成要素は、同一部分を指す。なお、すべての図面において、ゲート１０３と、拡散層１０４及び１０５（一方がドレイン、他方がソースに相当）と、電子局在部１０６及び１０７とを、図１３（ｂ）に示した記号により表すことにする。
【０００８】
図１４は、従来のメモリセルを用いて構成したメモリアレイ周辺部の模式図である。なお、図１４では、紙面の都合でアレイの一部分しか記述していないが、実際のアレイは、縦横方向に多くメモリセルが存在するのが一般的である。図１４に示すように、複数のメモリセルＭ０１〜Ｍ０６は、紙面横方向にアレイ状に配置されている。各メモリセルのゲートは、横方向に共通ノードであるワード線ＷＬ０に接続されている。すなわち、メモリセルＭ０１〜Ｍ０６のコントロールゲートは、ワード線ＷＬ０に接続されている。また、各メモリセルのソースもしくはドレインは、紙面縦方向に共通ノードであるビット線ＢＬ０〜ＢＬ６に接続されている。例えば、メモリセルＭ０１のドレインもしくはソースは、ビット線ＢＬ０及びＢＬ１にそれぞれ接続されている。また、メモリセルＭ０２のドレインもしくはソースは、ビット線ＢＬ１及びＢＬ２にそれぞれ接続されている。
【０００９】
各ビット線は、切替えスイッチ２０８によって、選択的にセンスアンプ２０９の一方の入力へ接続される。センスアンプ２０９の他方の入力は、リファレンスセルＲ０１のドレインがリファレンスビット線ＲＢＬを通して接続される。リファレンスセルＲ０１は、データ１状態のメモリセル電流とデータ０状態のメモリセル電流とのちょうど中間の電流が流れるように設計されたＣＭＯＳトランジスタが用いられる。また、リファレンスセルＲ０１は、ソース線ＲＳＬと、ワード線ＲＷＬとを有する。リファレンスセルＲ０１のゲートは、ワード線ＲＷＬに接続される。リファレンスセルＲ０１のうち、センスアンプ１０９に接続されていない側は、ソースであり、ソース線ＲＳＬに接続される。
【００１０】
図１４に示す従来例の場合、読み出し時にはメモリセルＭ０１〜Ｍ０６の電流をリファレンスセルＲ０１の電流と比較し、大小関係によってメモリセルＭ０１〜Ｍ０６に記憶されているデータを判定する。どのメモリセルのデータを読み出すかは、センスアンプ２０９へ接続されるビット線を切替えることによって選択する。このとき、ビット線の選択時において、各メモリセル内に２つある電荷局在部１０６もしくは１０７のいずれを読み出すかに注意する必要がある。
【００１１】
例を示すと、メモリセルＭ０２の右側の電荷局在部１０７に記憶された静電荷を読み出す時は、ビット線ＢＬ１をセンスアンプ２０９に接続し、ビット線ＢＬ２をグランドレベルに接続する。また、左側の電荷局在部１０６を読み出す時は、ビット線ＢＬ２をセンスアンプ２０９に接続し、ビット線ＢＬ１をグランドレベルに接続する。センスアンプ２０９に接続された側のビット線は、読み出し直前にＨｉレベルにプリチャージされる。すなわち、メモリセルに接続されているビット線のバイアス電圧の向きを逆にすることで、メモリセルのソースとドレインを変更し、読み出す側の電荷局在部を切替える。
【００１２】
一方、特許文献１は、フローティング型のメモリセルを２個含み、相補的に対になった電荷を記憶する不揮発性記憶回路を提案している。特許文献１に記載された不揮発性記憶回路は、２個のメモリセルによりデータを相補的に対になった電荷を記憶するため、データを高速かつ確実に読み出すことができるとしている。
【特許文献１】特開２００２−２３７１９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１４に示す従来例の場合、センスアンプ２０９においてデータが判定できるだけの十分な読み出し電流を確保するため、ビット線の電位を高くするか、もしくはリファレンスセルの電流を正確に中間電流に設定する必要がある。しかしながら、前者の対応は、半導体記憶装置の低電源電圧および低電力動作性能の向上に不利である。具体的には、半導体記憶装置を低電源電圧で動作させようとすれば、チャージポンプを用いたビット線の昇圧が必要となり、チップ面積の増加をもたらす。一方、後者の対応は、リファレンスセルやその周辺回路に高い精度が要求されるため、設計もしくはプロセス制御が困難になり、製造時の歩留りの低下をもたらす原因となる。また、図１４に示す従来例の場合、上述のように読出し電流マージンの確保が困難であることは、読出し動作の高速化が困難であることを意味する。
【００１４】
また、特許文献１に記載された不揮発性記憶回路は、１つのデータを保持するために単純に２倍のメモリセルが必要になり、チップ面積が増大し歩留まりが低下することは避けられない。
【００１５】
本発明の目的は、信頼性が高く、低電圧動作と高速化を図ることができ、併せて製造の際の歩留まりが高い半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１６】
上記目的は、以下の半導体記憶装置により達成される。データを書込み及び消去可能で、電圧が供給されない間も当該データを保持可能な不揮発性の半導体記憶装置であって、データに対応する静電荷をそれぞれ蓄えることが可能な複数の電荷局在部を含むメモリセルを複数備え、電荷局在部の内のいずれか２つが相補的な状態で電荷を蓄える。
【００１７】
上記構成によれば、相補的な状態にある電荷を、２つの電荷局在部に蓄えることによりデータを記憶するので、読出し電流マージンの拡大を実現することができ、低電圧動作と動作の高速化を図ることができる。また、読出し時のリファレンスセルが不要であるため、チップの歩留りを向上させることができる。
【００１８】
好ましくは、２つの電荷局在部は、それぞれ相異なるメモリセルに含まれる。また、好ましくは、２つの電荷局在部は、同一のメモリセルに含まれる。
【００１９】
また、好ましくは、相補的な状態で蓄えられた電荷は、各電荷局在部に接続されるそれぞれ相異なるビット線を用いて読み出される。
【００２０】
好ましくは、相補的な状態で蓄えられた電荷は、各電荷局在部に接続されていないダミービット線を用いて読み出される。上記構成によれば、安定した読出し動作を行うことができる。
【００２１】
好ましくは、２つの電荷局在部は、それぞれ相異なるメモリアレイに含まれるメモリセルに含まれる。上記の構成によれば、より安定した読出しが可能となる。
【００２２】
好ましくは、２つの電荷局在部は、それぞれ相異なるワード線に接続されるメモリセルに含まれる。上記の構成によれば、書込みベリファイ時のリファレンスセルが不要になるとともに、実際の読出し時に対応するメモリセル間の相対的なＶｔ差を用いて書込みベリファイを行うので、より正確な書込みベリファイを実行することが可能となる。
【００２３】
好ましくは、相補的な状態で蓄えられた電荷を読み出すためのビット線とスイッチ素子を介して接続されるキャパシタを含む。上記構成によれば、書込まれるデータによらず、全メモリセルの電荷蓄積状態を同じにすることができ、高い信頼性を保証することができる。
【００２４】
好ましくは、電荷局在部が単独に電荷を蓄える状態に切替え可能である。好ましくはさらに、切替えは、フラグに基づき行われる。上記構成、特に電荷局在部が単独に電荷を蓄える状態に切替え可能な構成によれば、使用状況に応じて記憶方法を切替えることができ、より効率的なメモリエリアの活用を行うことができる。
【００２５】
好ましくは、相補的な状態で電荷を蓄えることが可能な電荷局在部のペアを複数用いて、１ビットを記憶する。上記構成によれば、半導体記憶装置のさらなる高速化と信頼性の向上がはかれる。
【発明の効果】
【００２６】
本発明によれば、信頼性が高く、低電圧動作と高速化を図ることができ、併せて製造の際の歩留まりが高い半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図である。実施の形態１に係る半導体記憶装置は、図１４を用いて説明した従来のメモリアレイと同様に、複数のメモリセルＭ０１〜Ｍ０６を中心に構成される。複数のメモリセルＭ０１〜Ｍ０６は、紙面横方向にアレイ状に配置されている。各メモリセルのゲートは、横方向に共通ノードであるワード線ＷＬ０に接続されている。すなわち、メモリセルＭ０１〜Ｍ０６のコントロールゲートは、ワード線ＷＬ０に接続されている。また、各メモリセルのソースもしくはドレインは、紙面縦方向に共通ノードであるビット線ＢＬ０〜ＢＬ６に接続されている。例えば、メモリセルＭ０１のドレインもしくはソースは、ビット線ＢＬ０及びＢＬ１にそれぞれ接続されている。また、メモリセルＭ０２のドレインもしくはソースは、ビット線ＢＬ１及びＢＬ２にそれぞれ接続されている。
【００２８】
実施の形態１に係る半導体記憶装置において、センスアンプ１０９は、３入力になっている。センスアンプ１０９の入力の二つは、各ビット線と切替えスイッチ１０８を介して接続される。センスアンプ１０９の入力は、１本スキップした隣接しないビット線と接続される。例えば、図１に示す場合、ビット線ＢＬ０とビット線ＢＬ２とが同時にセンスアンプ１０９に入力される。センスアンプ１０９の他方の入力は、リファレンスセルＲ０１のドレインに接続されたリファレンスビット線ＲＢＬと、セレクタスイッチを介して接続される。
【００２９】
リファレンスセルＲ０１は、一般的に、ＣＭＯＳトランジスタが用いられる。また、リファレンスセルＲ０１は、ソース線ＲＳＬと、ワード線ＲＷＬとを有する。リファレンスセルＲ０１のゲートは、ワード線ＲＷＬに接続される。リファレンスセルＲ０１のうち、センスアンプ１０９に接続されていない側は、ソースであり、ソース線ＲＳＬに接続される。
【００３０】
実施の形態１の半導体記憶装置において、リファレンスセルＲ０１は、図１４を用いて説明した従来のメモリアレイの場合とは異なり、メモリセルに記憶されたデータの読み出し時に使用されない。リファレンスセルＲ０１は、書込みベリファイ時及び消去ベリファイ時にのみ動作する。ここで、書込みベリファイ時とは、メモリセルに正しくデータが記憶されたかどうかを確認するために、書込み時にＶｔレベルをチェックすることである。また、消去ベリファイ時とは、メモリセルから正しくデータが消去されたかどうかを確認するために、消去時にＶｔレベルをチェックすることである。リファレンスセルＲ０１は、リファレンスビット線ＲＢＬに接続されるスイッチによりセンスアンプ１０９に接続して、書込みベリファイ時及び消去ベリファイ時に動作させられる。
【００３１】
実施の形態１に係る半導体記憶装置は、共通のビット線に接続されて隣り合うメモリセルのそれぞれ片側の電荷局在部（図中、破線で示した楕円内にある電荷局在部）同士が対を組み相補的状態で２つの静電荷が蓄えられている。相補的状態を、メモリセルＭ０１の右側の電荷局在部１０７と、メモリセルＭ０２の左側の電荷局在部１０６とを例に説明する。実施の形態１に係る半導体装置は、例えば、メモリセルＭ０１の右側の電荷局在部１０７に電子を注入する場合、Ｍ０２の左側の電荷局在部１０６にはホールを注入する。実施の形態１に係る半導体装置は、逆に、メモリセルＭ０１の右側の電荷局在部１０７にホールを注入する場合、Ｍ０２の左側の電荷局在部１０６には電子を注入する。すなわち、相補的状態とは、対を組む２つの電荷局在部にそれぞれ逆の極性を持つ電荷を注入して蓄えられている状態を意味する。
【００３２】
実施の形態１に係る半導体記憶装置は、対を組む２つの電荷局在部にそれぞれ逆の極性を持つ電荷を注入することにより、それぞれにデータ０とデータ１を割当ててデータを記憶する。実施の形態１に係る半導体記憶装置は、データに対応する静電荷が対を組む電荷局在部に相補的な状態で蓄えられているので、データを読み出す際に、リファレンスセルＲ０１が不要になる。すなわち、データを読み出す場合、相補的な状態にある２つの電荷局在部同士を比較すればよいからである。このため、実施の形態１に係る半導体記憶装置において、リファレンスセルＲ０１は、書込みベリファイ時及び消去ベリファイ時にのみ動作する。
【００３３】
実施の形態１に係る半導体記憶装置は、リファレンスセルＲ０１を動作させてデータの読み出しを行わないので、読出し電流マージンの拡大を実現することができる。従来の半導体記憶装置は、データの読み出しに際して、電荷局在部１０６あるいは１０７に電子又はホールが蓄えられている状態と、その中間状態にあるリファレンスセルＲ０１とを比較することが原理的に必要であった。これに対して、実施の形態１に係る半導体記憶装置は、例えば、電荷局在部１０６に電子が蓄積されている状態と、電荷局在部１０７にホールが蓄積されている状態とを比較するため、読出し電流マージンを倍にすることが可能である。
【００３４】
このように、実施の形態１に係る半導体記憶装置は、読出し電流マージンを倍にすることができるため、低電圧動作が可能であり、読出し電流不足でビット線を昇圧する必要がない。また、実施の形態１に係る半導体記憶装置は、読出し電流マージンを倍にすることができるため、動作の高速化を図ることができる。
【００３５】
また、実施の形態１に係る半導体記憶装置は、読出し時のリファレンスセルＲ０１が不要であるため、製造時のリファレンスセルを形成する困難性が低減し、チップの歩留りを向上させることができる。なお、電荷局在部の一方にホールを注入する換わりに電荷が無い状態を実現し、電子が注入された状態との間で相補的な状態を実現してもよい。また、対を組むメモリセルの位置関係は、必ずしも隣接する必要はなく、異なるワード線やビット線に接続されているメモリセル同士や、アレイブロックを超えたメモリセル同士で対を組んでも問題はない。さらに、実施の形態１に係る半導体記憶装置を発展させると、複数の電荷局在部の対を使って１つのデータを記憶し、その読出し結果の多数決を判定したり、読出し電流の合計を判定したりすることも考えられ、より信頼性が高く、動作マージンの大きい半導体記憶装置を実現することができる。
【００３６】
図２は、本発明の実施の形態１に係る半導体記憶装置の読出し動作を説明する模式図である。図２を用いて、メモリセルＭ０１の紙面右側の電荷局在部１０７と、メモリセルＭ０２の左側の電荷局在部１０６との対に記憶されている動作を読み出す動作を説明する。図２において、メモリセルＭ０１の右側の電荷局在部１０７にホール注入されていることを表すために、破線で描いた下三角形が描いてあり、メモリセルＭ０２の左側の電荷局在部１０６に電子が注入されていることを表すために、破線で描いた上三角形が描いてある。また、図２において、ビット線ＢＬ０〜ＢＬ６の上には、読出し動作を開始する直前のビット線のバイアス電圧の状態が記載されている。以下、読出しの動作を順に説明する。
【００３７】
初期状態において、全てのノードは、グランドレベルＧＮＤにある。まず、ビット線ＢＬ３〜ＢＬ６を高インピーダンス状態Ｈｉ−ｚにして、ビット線ＢＬ１をグランドＧＮＤに接続する。次に、ビット線ＢＬ０とＢＬ２とをハイレベルＨｉ  ｌｅｖｅｌにプリチャージした後、高インピーダンス状態Ｈｉ−ｚにする。以上のバイアス条件を設定することにより、メモリセルＭ０１のＶｔは、ソース側となる右側の電荷局在部１０７にホールが存在するため低くなる。逆に、メモリセルＭ０２のＶｔは、ソース側となる左側の電荷局在部１０６に電子が存在するため高くなる。
【００３８】
したがって、ワード線ＷＬ０を開くと、ビット線ＢＬ０の電位は、メモリセルＭ０１に流れるセル電流によって低下するが、ビット線ＢＬ２の電位はメモリセルＭ０２にほとんどセル電流が流れないため低下しない。ビット線ＢＬ０とＢＬ２との間の電位差を検知するため、切替えスイッチ１０８を用いてセンスアンプ１０９をビット線ＢＬ０とＢＬ２に接続して起動し、差動増幅させる。
【００３９】
この時、リファレンスセル側のリファレンスビット線ＲＢＬは、センスアンプ１０９内部のセレクタスイッチによって、切り離された状態に維持される。以上の動作によって、メモリセルＭ０１の紙面右側の電荷局在部１０７と、メモリセルＭ０２の左側の電荷局在部１０６との対に記憶されているデータを読み出すことができる。なお、センスアンプ１０９を予めビット線ＢＬ０とＢＬ２に接続してからワード線ＷＬ０を開くことも可能である。この手順の方が、センスアンプ１０９の起動タイミングの最適化が容易である場合があり得る。
【００４０】
図３は、本発明の実施の形態１に係る半導体記憶装置におけるカラム方向へのアドレスが遷移した場合のセンスアンプの接続状態を説明する模式図である。図３において、センスアンプ１０９周辺の構成要素は、紙面の都合上、一部省略してある。図３（ａ）は、メモリセルＭ０２の紙面右側の電荷局在部１０７と、メモリセルＭ０３の左側の電荷局在部１０６との対に記憶されているデータを読み出す場合のセンスアンプ１０９の接続を表している。図３（ａ）に示すように、メモリセルＭ０２の紙面右側の電荷局在部１０７と、メモリセルＭ０３の左側の電荷局在部１０６との対に記憶されているデータを読み出す場合、センスアンプ１０９は、ビット線ＢＬ１とビット線ＢＬ３とに接続される。
【００４１】
また、図３（ｂ）は、メモリセルＭ０５の紙面右側の電荷局在部１０７と、メモリセルＭ０６の左側の電荷局在部１０６との対に記憶されているデータを読み出す場合のセンスアンプ１０９の接続を表している。図３（ｂ）に示すように、メモリセルＭ０５の紙面右側の電荷局在部１０７と、メモリセルＭ０６の左側の電荷局在部１０６との対に記憶されているデータを読み出す場合、センスアンプ１０９は、ビット線ＢＬ４とビット線ＢＬ６とに接続される。図３（ａ）に示す接続状態から、図３（ｂ）に示す接続状態への遷移は、切替えスイッチ１０８によるセンスアンプ１０９とビット線との接続を切替えにより実現する。
【００４２】
次に、実施の形態１に係る半導体記憶装置において、書込み及び消去の方法を説明する。以下、実際のデータ書換え手順に合わせて、プリライト・消去・データ書込みの順に説明する。なお、プリライトとは電子が注入されていない電荷局在部に対して、消去前に電子を注入することで、連続して消去を行うことによる信頼性劣化等を防止するための手順である。
【００４３】
図４は、本発明の実施の形態１に係る半導体記憶装置におけるプリライトのバイアス条件を説明する模式図である。図４において、センスアンプ１０９周辺の構成要素は、紙面の都合上、一部省略してある。
【００４４】
図４（ａ）は、実施の形態１に係る半導体記憶装置において、奇数ビット線に隣接している電荷局在部に電子を注入する場合のバイアス条件を示す模式図である。はじめに、図４（ａ）に示すように、ビット線ＢＬ１、ＢＬ３等の奇数ビット線をハイレベルＨｉ  ｌｅｖｅｌとする。このようなバイアス条件により、奇数ビット線に隣接しているメモリセルＭ０１の電荷局在部１０７、メモリセルＭ０３の電荷局在部１０７等に電子が注入される。なお、電子が注入されるべき電荷局在部は、図中ハッチングを付した下三角形で表されている。
【００４５】
図４（ｂ）は、実施の形態１に係る半導体記憶装置において、偶数ビット線に隣接している電荷局在部に電子を注入する場合のバイアス条件を示す模式図である。次に、図４（ｂ）に示すように、ビット線ＢＬ１、ＢＬ３等の奇数ビット線をローレベルＬｏｗ  ｌｅｖｅｌとし、ビット線ＢＬ０、ＢＬ２等の偶数ビット線をハイレベルＨｉ  ｌｅｖｅｌとする。このようなバイアス条件により、偶数ビット線に隣接しているメモリセルＭ０３の電荷局在部１０６、メモリセルＭ０４の電荷局在部１０７等に電子が注入される。同様に、電子が注入されるべき電荷局在部は、図中ハッチングを付した下三角形で表されている。このようにして、電子が注入されていない電荷局在部に対して、消去前に電子を注入される。プリライトは、１つのセルに２つある電荷局在部対し、それぞれ交互に行われる。
【００４６】
図５は、本発明の実施の形態１に係る半導体記憶装置における消去時のバイアス条件を説明する模式図である。図５に示すように、データを消去する場合、すべての電荷局在部に一斉にホールが注入され、蓄積されている電子が中和される。電荷局在部にホールが蓄積された状態をデータ記憶に使用する場合、さらにホールを注入する。
【００４７】
次に、消去ベリファイにより、消去の状態を確認する。実施の形態１に係る半導体記憶装置は、リファレンスセルＲ０１を用いて消去ベリファイを行う。具体的には、メモリセルＭ０１の右側の電荷局在部１０７を消去ベリファイする時は、ビット線ＢＬ０を切替えスイッチ１０８によりセンスアンプ１０９に接続して、リファレンスセルＲ０１を用いて読出し動作を行う。期待値通りのデータが読み出されれば、データが消去されていることが確認される。なお、一般的に、消去ベリファイ時は、ワード線ＷＬ０とリファレンスワード線ＲＷＬの電位は、メモリセルが所望のＶｔレベルであることをチェックできるように調整する。また、消去ベリファイは、上記の手順には限られず他の方法によっても実現される。
【００４８】
図６は、本発明の実施の形態１に係る半導体記憶装置におけるデータ書込み時のバイアス条件を説明する模式図である。図６は、メモリセルＭ０１の紙面右側の電荷局在部１０７と、メモリセルＭ０２の左側の電荷局在部１０６との対にデータを書込む場合のバイアス条件を示す。
【００４９】
図６に示すように、メモリセルＭ０１の紙面右側の電荷局在部１０７と、メモリセルＭ０２の左側の電荷局在部１０６との対にデータを書込む場合、ビット線ＢＬ０をローレベルＬｏｗ  ｌｅｖｅｌとし、ビット線ＢＬ１をハイレベルＨｉ  ｌｅｖｅｌとし、他のビット線ＢＬ２〜ＢＬ６を高インピーダンス状態Ｈｉ−ｚにする。この状態により、メモリセルＭ０１の紙面右側の電荷局在部１０７に電子が注入される。
【００５０】
次に、書込みベリファイにより、書込みの状態が確認される。実施の形態１に係る半導体記憶装置は、リファレンスセルＲ０１を用いて書込みベリファイを行う。具体的には、メモリセルＭ０１の右側の電荷局在部１０７を書込みベリファイする時は、ビット線ＢＬ０を切替えスイッチ１０８によりセンスアンプ１０９に接続して、リファレンスセルＲ０１を用いて読出し動作を行う。期待値通りのデータが読み出されれば、データが書込まれていることが確認される。なお、一般的に、書込みベリファイ時は、ワード線ＷＬ０とリファレンスワード線ＲＷＬの電位は、メモリセルが所望のＶｔレベルであることをチェックできるように調整する。また、書込みベリファイは、上記の手順には限られず他の方法によっても実現される。
【００５１】
以上説明したように、実施の形態１に係る半導体記憶装置は、相補的な状態にある電荷を２つの電荷局在部が蓄えることによりデータを記憶するので、読出し電流マージの拡大を実現することができ、低電圧動作と動作の高速化を図ることができる。また、実施の形態１に係る半導体記憶装置は、読出し時のリファレンスセルが不要であるため、チップの歩留りを向上させることができる。
【００５２】
（実施の形態２）
図７は、本発明の実施の形態２に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図である。実施の形態２に係る半導体記憶装置は、概略構成が図２に示した実施の形態１に係る半導体記憶装置と等しいので、相違点のみ説明する。
【００５３】
実施の形態２に係る半導体記憶装置は、ダミービット線ＤＢＬが存在し、センスアンプ１０９の片方の入力がそのダミービット線ＤＢＬに接続されている点と、読出し動作時に各ビット線に加えるバイアス条件が異なる点で実施の形態１に係る半導体記憶装置と相違する。なお、実施の形態２に係る半導体記憶装置において、メモリセルＭ０１の右側の電荷局在部１０６と、メモリセルＭ０２の左側の電荷局在部１０７との対に記憶されているデータを読み出す場合を例に説明する。
【００５４】
初期状態において、全てのノードは、グランドレベルＧＮＤにある。まず、ビット線ＢＬ３〜ＢＬ６を高インピーダンス状態Ｈｉ−ｚにし、ビット線ＢＬ０をグランドＧＮＤに、ＢＬ２をハイレベルＨｉ  ｌｅｖｅｌに接続する。次に、ビット線ＢＬ１をグランドレベルとハイレベルの中間の電位ｍｉｄｄｌｅ  ｌｅｖｅｌにプリチャージし、同時にダミービット線ＤＢＬを同じ中間電位ｍｉｄｄｌｅ  ｌｅｖｅｌにプリチャージする。
【００５５】
実施の形態２に係る半導体記憶装置は、ビット線ＢＬ１とダミービット線ＤＢＬとのプリチャージ電位ｍｉｄｄｌｅ  ｌｅｖｅｌが等しいことが安定した読出し動作に重要である。したがって、実施の形態２に係る半導体記憶装置は、スイッチ素子などを用いてビット線ＢＬ１とダミービット線ＤＢＬを電気的に接続することが望ましい。
【００５６】
プリチャージが完了した後に、まずプリチャージ電源を切り離し、次にビット線ＢＬ１とダミービット線ＤＢＬとを接続しているスイッチ素子等をオフにして、ビット線ＢＬ１とダミービット線ＤＢＬとを高インピーダンス状態Ｈｉ−ｚにする。この結果、図７に示すようなビット線のバイアス条件になる。すなわち、以上のバイアス条件を設定することにより、メモリセルＭ０１のＶｔはソース側となる左側の電荷局在部１０６にホールが存在するため低く、逆にメモリセルＭ０２のＶｔはソース側となる左側の電荷局在部１０６に電子が存在するため高い。したがって、ワード線ＷＬ０を開くと、メモリセルＭ０１に流れるセル電流の方がメモリセルＭ０２に流れるセル電流よりも大きいため、ビット線ＢＬ１の電位は中間電位からグランドレベルに低下する。その電位をダミービット線ＤＢＬに蓄えられている電位と比較すればデータを読み出すことができる。
【００５７】
以上のように、実施の形態２に係る半導体記憶装置は、ダミービット線ＤＢＬを備えているので、読出し対象となるビット線が読出し対象にならない他のビット線の容量の影響を受けることがなくなり、さらに安定した読出し動作を行うことができる。
【００５８】
（実施の形態３）
図８は、本発明の実施の形態３に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図である。実施の形態３に係る半導体記憶装置は、概略構成が図２に示した実施の形態１に係る半導体記憶装置と等しいので、相違点のみ説明する。
【００５９】
実施の形態３に係る半導体記憶装置は、メモリアレイブロックを超えたセルの間で電荷局在部同士が対を形成している点で、実施の形態１に係る半導体記憶装置と相違する。ここで、メモリアレイブロックとは、複数のメモリセルを含む単位である。図８において、実施の形態３に係る半導体記憶装置は、メモリアレイブロック１１０と、メモリアレイブロック１１１とを含む。
【００６０】
一般に、同一のメモリアレイブロック内のメモリセルは、例えばビット線ＢＬ０〜ＢＬ６の様にメモリセルを介してビット線が接続される。一方、異なるメモリアレイブロック間にあるメモリセルは、接続されていない。例えば、実施の形態３に係る半導体記憶装置では、ビット線ＢＬ６とビット線ＢＬ２５６とは、接続されていない。また、ワード線についても異なるメモリアレイブロック間では接続されていない場合もあるが、実施の形態３に係る半導体記憶装置は、共通のワード線ＷＬ０に接続されている。
【００６１】
なお、図８では省略されているが、メモリアレイブロック１１０とメモリアレイブロック１１１とは、ワード線が複数存在するアレイ構造を取っている。また、対を組む電荷局在部同士は、異なるメモリアレイブロック間で任意に組み合わせることが可能であるが、例えば、メモリアレイブロック１１０中のメモリセルＭ０２の右側の電荷局在部１０７と、メモリアレイブロック１１１中のメモリセルＭ０２５７の右側の電荷局在部１０７との組み合わせのように、メモリアレイブロック内では同じ位置にあることが望ましい。
【００６２】
実施の形態３に係る半導体記憶装置の読出し動作は、ビット線ＢＬ１とＢＬ２５７の様に異なるメモリアレイブロックのビット線にデータを読み出す以外、図２で示した実施の形態１と等しいので説明は割愛する。
【００６３】
以上のように、実施の形態３に係る半導体記憶装置は、異なるメモリアレイブロックにある電荷局在部同士で対を組んで電荷を相補的な状態で蓄えるので、読出し対象となる電荷局在部に接続されるビット線は、対を組んでいる２つ電荷局在部の間でほぼ同じ状態になる。したがって、実施の形態３に係る半導体記憶装置は、読出し対象でないビット線の容量の影響を、互いのメモリセル間でほぼ等しくできる。この結果、実施の形態３に係る半導体記憶装置は、センスアンプにおいて差動増幅する場合、両者に等しく与えられる影響はキャンセルされるのでより安定した読出しが可能となる。
【００６４】
（実施の形態４）
図９は、本発明の実施の形態４に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図である。実施の形態４に係る半導体記憶装置は、概略構成が図２に示した実施の形態１に係る半導体記憶装置と等しいので、相違点のみ説明する。
【００６５】
実施の形態４に係る半導体記憶装置は、ビット線及びワード線の異なるメモリセルにある電荷局在部同士で対を形成している点で、実施の形態１に係る半導体記憶装置と相違する。なお、実施の形態４に係る半導体記憶装置において、例えばメモリセルＭ０１とＭ０１Ｂの左側の電荷局在部１０６が対を形成している場合、ビット線ＢＬ１とＢＬ１Ｂとがデータの読出しビット線に該当する。データの読出しビット線ＢＬ１とＢＬ１Ｂとは、共にセンスアンプ１１２に入力されている。
【００６６】
実施の形態４に係る半導体記憶装置は、書込みベリファイ時の動作に特徴を有する。実施の形態４に係る半導体記憶装置は、書込みベリファイ時、対を形成する電荷局在部があるメモリセルに接続されたワード線ＷＬ０とＷＬ０Ｂとの間の電位の条件を、読出し動作に対し厳しく設定し、書込みベリファイを行う。
【００６７】
書込みベリファイは、具体的に次のように行われる。例えば、メモリセルＭ０１の左側の電荷局在部１０６に電子を注入する場合、ワード線ＷＬ０の電位をワード線ＷＬ０Ｂの電位よりも高くし、メモリセルに電流が流れやすい状態にする。この状態で、ビット線ＢＬ１に読み出されたデータ（電位）を、センスアンプ１１２を用いて、ビット線ＢＬ１Ｂに読み出されたメモリセルＭ０１Ｂのデータ（電位）と比較し、期待値通りのデータが出てくるか確認する。
【００６８】
実施の形態４に係る半導体記憶装置は、以上のように、書込みベリファイ時のリファレンスセルが不要になる。また、実施の形態４に係る半導体記憶装置は、実際の読出し時に対応するメモリセル間の相対的なＶｔ差を用いて書込みベリファイを行うので、より正確な書込みベリファイを実行することが可能となる。
【００６９】
（実施の形態５）
図１０は、本発明の実施の形態５に係る半導体記憶装置に含まれるメモリセルのバイアス条件を説明する模式図である。実施の形態５に係る半導体記憶装置は、同一メモリセル内にある電荷局在部同士が対を形成している点を特徴としている。以下、実施の形態５に係る半導体記憶装置は、概略構成が実施の形態１に係る半導体記憶装置と等しいので、以下、相違する部分を中心に説明する。なお、図１０（ａ）は、メモリセルＭ０１の紙面右側の電荷局在部１０７にあるデータ（電荷）を読み出す場合のバイアス条件を示し、図１０（ｂ）は、メモリセルＭ０１の紙面左側の電荷局在部１０６にあるデータ（電荷）を読み出す場合のバイアス条件を示している。
【００７０】
実施の形態５に係る半導体記憶装置のメモリセルＭ０１は、ビット線ＢＬ０の一方端がキャパシタ１１３を介してグラウンドに接続され、ビット線ＢＬ１の一方端がキャパシタ１１４を介してグラウンドに接続されている。キャパシタ１１３とキャパシタ１１４とは、各ビット線の電位を一時的に蓄える機能を有する。また、ビット線ＢＬ０とビット線ＢＬ１とは、それぞれスイッチを介してセンスアンプ１０９に入力されている。
【００７１】
以下、実施の形態５に係る半導体記憶装置におけるデータの読出し手順を説明する。はじめに、グラウンドレベルＧＮＤにある各ビット線の内、ビット線ＢＬ０をハイレベルＨｉ  ｌｅｖｅｌにプリチャージし、プリチャージが完了した後に、プリチャージ電源を切り離し、ビット線ＢＬ０を高インピーダンス状態Ｈｉ−ｚにする。以上の状態が、図１０（ａ）に示すバイアス条件である。図１０（ａ）に示すバイアス条件でワード線ＷＬ０を開き、ビット線ＢＬ０にメモリセルＭ０１の右側の電荷局在部１０７の状態を読み出し、それを電位の形でキャパシタ１１３へ転送して、ビット線ＢＬ０との接続を切る。
【００７２】
次に、再びビット線をグラウンドレベルＧＮＤにした後、ビット線ＢＬ１をハイレベルＨｉ  ｌｅｖｅｌにプリチャージし、プリチャージが完了した後に、プリチャージ電源を切り離し、ビット線ＢＬ１を高インピーダンス状態Ｈｉ−ｚにする。以上の状態が、図１０（ｂ）に示すバイアス条件である。図１０（ｂ）に示すバイアス条件でワード線ＷＬ０を開き、ビット線ＢＬ１にメモリセルＭ０１の紙面左側の電荷局在部１０６の状態を読み出し、それを電位の形でキャパシタ１１４へ転送して、ビット線ＢＬ１との接続を切る。
【００７３】
ビット線ＢＬ０とビット線ＢＬ１を切り離した状態で、キャパシタ１１３と１１４と間の電位差をセンスアンプ１０９で増幅することにより、メモリセルＭ０１内に相補的な状態で記憶されたデータ（電荷）を読み出すことができる。
【００７４】
実施の形態５に係る半導体記憶装置は、以上の構成を備えているので、書込まれるデータによらず、全メモリセルの電荷蓄積状態を同じにすることができ、高い信頼性を保証することができる。
【００７５】
（実施の形態６）
図１１は、本発明の実施の形態６に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図である。実施の形態６に係る半導体記憶装置は、概略構成が図２に示した実施の形態１に係る半導体記憶装置と等しいので、相違点のみ説明する。
【００７６】
図１１には、実施の形態１に係る半導体記憶装置を説明した図２において省略されていたメモリセルＭ１１〜Ｍ１６とワード線ＷＬ１が記載されている。また、実施の形態６に係る半導体記憶装置は、フラグセルＦ０１及びＦ１０と、フラグ用のソース線ＦＳＬとフラグ用のビット線ＦＢＬを備えている点で、実施の形態１に係る半導体記憶装置と相違する。フラグセルＦ０１とＦ１０は、メモリセルＭ０１等と同じＭＮＯＳ型のメモリセルである。
【００７７】
これまで、実施の形態１〜５の半導体記憶装置において、２つの電荷局在部に相補的な状態で記憶されたデータ（電荷）を記憶し読み出す方法（以下、第１の方法という）を説明してきた。実施の形態１〜５の半導体記憶装置は、全メモリセルを相補的な状態でデータを記憶する方法で用いることを前提としている。
【００７８】
一方、半導体記憶装置が、それぞれの電荷局在部に電荷を独立に記憶させる従来の方法（以下、第２の方法という）で使用される場合、信頼性や高速読出しなどの点で難点はあるものの、１つのメモリセルに記憶可能なデータが複数であるというメリットを有する。
【００７９】
そこで、半導体記憶装置のメモリセルを、実際の使用状況に応じて第１の方法と第２の方法を組み合わせて用いることにより、より効率的なメモリエリアの活用を行うことができる。具体的には、高い信頼性が要求される場合、低電圧が要求される場合、高速読出しが要求される場合などでは、第１の方法を選択する一方、記憶容量が要求される場合は第２の方法を用いる。実施の形態６に係る半導体記憶装置は、フラグセルを用いることにより、実際の使用状況に応じた、半導体記憶装置のデータ記憶方法の切替えを実現する。
【００８０】
図１１において、フラグセルＦ０１は、ワード線ＷＬ０に接続しているメモリセルＭ０１〜Ｍ０６が、第１の方法を用いて書込みを行っていることに対応するフラグビット（データ１）を記憶している。一方、フラグセルＦ１１は、ワード線ＷＬ１に接続しているメモリセルＭ１１〜Ｍ１６が、第２の方法を用いて書込みを行っていることに対応するフラグビット（データ０）を記憶している。実施の形態６に係る半導体記憶装置は、フラグセルをワード線毎に配置しているため、ワード線毎にデータ記憶方式の切替えが可能である。なお、セクタ単位やチップ単位でデータ記憶方式の切替えを行えば十分である場合、それぞれセクタ毎やチップ毎にフラグセルを配置することにより、実現可能である。
【００８１】
実施の形態６の半導体記憶装置において、データを読み出す場合、はじめにフラグセルのフラグビットが読み出されチェックされる。フラグビットが、対応するメモリセルが第１の方法でデータを記憶していることを示す１である場合、実施の形態１〜５において説明したバイアス条件を設定し、データを読み出す。フラグビットが、対応するメモリセルが第２の方法でデータを記憶していることを示す０である場合、従来の方法でデータを読出す。
【００８２】
例えば、ワード線ＷＬ１に接続されているメモリセルＭ１１は、第２の方法でデータが記憶されているので、メモリセルＭ１１の右側の電荷局在部１０７のデータ（電荷）を読み出す場合、図１１に示すバイアス条件で、ビット線ＢＬ０、センスアンプ１０９及びリファレンスセルＲ０１を用いてデータの読出しを行う。一方、ワード線ＷＬ０に接続されているメモリセルＭ０１の紙面右側の電荷局在部１０７とメモリセルＭ０２の紙面左側の電荷局在部１０６とで形成される対により相補的な状態で記憶されるデータ（電荷）を読み出す場合、これまでに述べた読出し方法により、データを読み出す。
【００８３】
実施の形態６の係る半導体記憶装置は、以上の構成を備えているので、高い信頼性が要求される場合、低電圧が要求される場合、高速読出しが要求される場合などの使用状況に応じて記憶方法を切替えることができ、より効率的なメモリエリアの活用を行うことができる。
【００８４】
なお、データの読み出しに先だって、常にフラグ用メモリセルのフラグビットの読出し動作を行うとアクセスタイムが遅くなることが考えられる。しかしながら、この問題に対しては、予めデータ記憶方法をラッチ回路などに取りこみ、その論理計算によって動作方法を選択すればアクセスタイムへの影響は僅かである。また、データ記憶方法を切替える単位は、セクタ単位で行うことが効率的であるから、ラッチ回路等による面積増加も小さい。
【００８５】
なお、実施の形態６に係る半導体記憶装置において、フラグ用のセルＦ０１とＦ１０は、必ずしもＮＭＯＳ型メモリセルである必要はなく、マスクＲＯＭ等の他のメモリセルであっても問題はない。ただし、フラグ用のセルＦ０１及びＦ１０として、書換え可能なメモリを用いた方がより望ましい。
【００８６】
（実施の形態７）
図１２は、本発明の実施の形態７に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図である。なお、図１２において、センスアンプ周りの回路は紙面の都合上、省略してある。また、図１２において、実施の形態１に係る半導体記憶装置を説明した図２において省略されていた、メモリセルＭ１１〜Ｍ１６及びＭ２１〜２６と、ワード線ＷＬ１及びＷＬ２とが記載されている。
【００８７】
これまで、実施の形態１〜６の半導体記憶装置において、相補的な状態で記憶されたデータ（電荷）を記憶し読み出す方法（以下、第１の方法という）を説明する場合、いずれも２個の電荷局在部を用いて１個のデータを記憶することを述べた。これに対して、実施の形態７に係る半導体記憶装置は、３つ以上のメモリセルの電荷局在部を用いて１つのデータを相補的な状態で記憶することができる。
【００８８】
実施の形態７に係る半導体記憶装置において、メモリセルＭ０１の紙面右側の電荷局在部１０７と、メモリセルＭ０２の紙面左側の電荷局在部１０６とで形成される対１と、メモリセルＭ１１の紙面右側の電荷局在部１０７と、メモリセルＭ１２の紙面左側の電荷局在部１０６とで形成される対２と、メモリセルＭ２１の紙面右側の電荷局在部１０７と、メモリセルＭ２２の紙面左側の電荷局在部１０６とで形成される対３とに同一のデータが書込まれている。実施の形態７に係る半導体記憶装置において、データを読み出すときは、ワード線ＷＬ０、ＷＬ１、ＷＬ２の電位を一斉に上げて、メモリセル電流を読み出す。読み出されたメモリセル電流は合成された後、各対のメモリセル電流差の合計がセンスアンプで判定される。
【００８９】
このように、実施の形態７に係る半導体記憶装置は、センスアンプに入力される読出し電流の差が大きくなるので、さらなる高速化がはかれる。実施の形態７に係る半導体記憶装置は、１つの対のデータが何らかの原因により記憶中に失われた場合であっても、その他の２つの対が補うので、さらなる信頼性の向上がはかれる。
【００９０】
また、３つの対のデータ順々に読出し、その判定結果の多数決を取る方法もある。なお、同じデータを記憶する電荷局在部の対の数は、３つに限られず、２つであっても３つ以上であってもよい。
【産業上の利用可能性】
【００９１】
本発明は、携帯電話端末等のモバイル機器のプログラム用メモリや、デジタルカメラ等のデータ用メモリ等、不揮発性の半導体記憶装置が用いられている機器一般に適用可能である。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施の形態１に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図
【図２】本発明の実施の形態１に係る半導体記憶装置の読出し動作を説明する模式図
【図３】本発明の実施の形態１に係る半導体記憶装置におけるカラム方向へのアドレスが遷移した場合のセンスアンプの接続状態を説明する模式図
【図４】本発明の実施の形態１に係る半導体記憶装置におけるプリライトのバイアス条件を説明する模式図
【図５】本発明の実施の形態１に係る半導体記憶装置における消去時のバイアス条件を説明する模式図
【図６】本発明の実施の形態１に係る半導体記憶装置におけるデータ書込み時のバイアス条件を説明する模式図
【図７】本発明の実施の形態２に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図
【図８】本発明の実施の形態３に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図
【図９】本発明の実施の形態４に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図
【図１０】本発明の実施の形態５に係る半導体記憶装置に含まれるメモリセルのバイアス条件を説明する模式図
【図１１】本発明の実施の形態６に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図
【図１２】本発明の実施の形態７に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図
【図１３】一般的なＭＮＯＳ型メモリセルの断面図
【図１４】従来のメモリセルを用いて構成したメモリアレイ周辺部の模式図
【符号の説明】
【００９３】
１０１  ＬＯＣＵＳ
１０２  ＯＮＯ膜
１０３  ゲート
１０４、１０５  埋め込み拡散層
１０６、１０７  電荷局在領域
１０８  切替えスイッチ
１０９、１１２  センスアンプ
１１０、１１１  メモリアレイブロック
１１３、１１４  キャパシタ
Ｍ０１〜Ｍ０６  メモリセル
Ｍ０２５６〜Ｍ０２６１  メモリセル
Ｍ０１Ｂ〜Ｍ０６Ｂ  メモリセル
Ｍ１１〜Ｍ１６  メモリセル
Ｍ２１〜Ｍ２６  メモリセル
ＢＬ０〜ＢＬ６  ビット線
ＢＬ２５６〜ＢＬ２６２  ビット線
ＢＬ０Ｂ〜ＢＬ６Ｂ  ビット線
ＷＬ０、ＷＬ１、ＷＬ２  ワード線
ＷＬ０Ｂ  ワード線
Ｒ０１  リファレンスセル
ＲＳＬ  リファレンスソース線
ＲＢＬ  リファレンスビット線
ＲＷＬ  リファレンスワード線
Ｆ０１、Ｆ１１  フラグセル
ＦＳＬ  フラグソース線
ＦＢＬ  フラグビット線
【図１】
2006294102.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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