(57)【要約】【課題】多値データの書き込みシーケンスを最適化することである。【解決手段】メモリセルへのデータ書き込み開始時、電圧生成回路８，９は、制御ゲートにゲート電圧Ｖｇｉｎｔを供給すると共に、ドレインにドレイン電圧Ｖｄを時間ｔｐＷｉｎｔ供給する。ベリファイの結果、メモリセルに対する書き込みが不十分である場合、制御ゲートにゲート電圧Ｖｇｉｎｔ＋Ｖｓｔｅｐを最初より短時間供給すると共に、ドレインにドレイン電圧Ｖｄを時間ｔｐＷ供給する。再ベリファイの結果、書き込みが不十分であると判断された場合、電圧生成回路８，９は、制御ゲートにゲート電圧Ｖｇｉｎｔ＋Ｖｓｔｅｐを供給すると共に、ドレインにドレイン電圧Ｖｄを時間ｔｐＷ供給する。【選択図】図１
2006294142.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルへのデータ書き込み時に、前記メモリセルの制御ゲートに制御ゲート電圧を供給し、前記メモリセルのドレインにドレイン電圧を供給する電圧供給部と、
前記メモリセルへのデータ書き込み後、前記メモリセルの閾値をベリファイする制御部とを備え、
前記メモリセルへのデータ書き込み開始時、前記電圧供給部は、前記制御ゲートに第１の制御ゲート電圧を第１の制御時間供給すると共に、前記ドレインに所定の書き込み電圧を前記第１の制御時間より短く、且つ前記第１の制御ゲート電圧の供給開始後に供給を開始し、前記第１の制御時間経過前までに供給を終了する第１の書き込み時間供給し、
前記制御部によるベリファイの結果、前記メモリセルに対する書き込みが不十分である場合、前記電圧供給部は、前記制御ゲートに前記第１の制御ゲート電圧に一定電圧を増加した第２の制御ゲート電圧を前記第１の制御時間より短い第２の制御時間供給すると共に、前記ドレインに前記所定の書き込み電圧を前記第２の制御ゲート電圧の供給開始後に供給が開始され、前記第２の制御時間経過までに供給が終了する前記第１の書き込み時間より短い第２の書き込み時間供給し、
前記制御部による再ベリファイの結果、前記メモリセルに対する書き込みが不十分であると判断された場合、前記電圧供給部は、前記制御ゲートに第２の制御ゲート電圧に前記一定電圧を増加した第３の制御ゲート電圧を前記第２の制御時間供給すると共に、前記ドレインに前記所定の書き込み電圧を前記第２の書き込み時間供給することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の書き込み時間は、閾値電圧の変動が制御ゲート電圧の増加分に収斂する書き込み時間近傍に設定されていることを特徴とする請求項１の不揮発性半導体記憶装置。
【請求項３】
メモリセルへのデータ書き込み時に、前記メモリセルの制御ゲートに制御ゲート電圧を供給し、前記メモリセルのドレインにドレイン電圧を供給する電圧供給部と、
前記メモリセルへのデータ書き込み後、前記メモリセルの閾値をベリファイする制御部と、
書き込み回数を計数する計数部とを備え、
前記メモリセルへのデータ書き込み開始時、前記電圧供給部は、前記制御ゲートに第１の制御ゲート電圧を第１の制御時間供給すると共に、前記ドレインに所定の書き込み電圧を前記第１の制御時間より短く、且つ前記第１の制御ゲート電圧の供給開始後に供給を開始し、前記第１の制御時間経過前までに供給を終了する第１の書き込み時間供給し、
前記制御部によるベリファイの結果、前記メモリセルに対する書き込みが不十分であり、前記計数部の計数値が規定値以下である場合、前記電圧生成部は、前記第１の制御ゲート電圧を、前記第１の制御時間より短い第２の制御時間発生して前記制御ゲートに供給し、前記書き込み電圧を前記第１の書き込み時間より短い第２の書き込み時間発生して前記ドレインに供給する書き込み動作を繰り返し、前記計数部の計数値が規定値に達した場合、前記電圧生成部は前記第１の制御ゲート電圧に一定電圧を増加した第２の制御ゲート電圧を前記第２の制御時間発生して、前記制御ゲートに供給し、前記書き込み電圧を前記第２の書き込み時間発生して前記ドレインに供給する書き込み動作を繰り返すことにより、前記第１、第２の制御ゲート電圧の増加分よりも狭い閾値分布を設定することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記第１の制御ゲート電圧及び前記第１の制御時間は、閾値電圧の変動分が前記電圧の増加分よりも小さい範囲に収斂する前記第２の書き込み時間近傍に設定されていることを特長とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
メモリセルへのデータ書き込み時に、前記メモリセルの制御ゲートに制御ゲート電圧を供給し、前記メモリセルのドレインにドレイン電圧を供給する電圧供給部と、
前記メモリセルへのデータ書き込み後、前記メモリセルの閾値をベリファイする制御部と、
書き込み回数を計数する計数部とを備え、
前記メモリセルへのデータ書き込み開始時、前記電圧供給部は、前記制御ゲートに第１の制御ゲート電圧を第１の制御時間供給すると共に、前記ドレインに所定の書き込み電圧を前記第１の制御時間より短く、且つ前記第１の制御ゲート電圧の供給開始後に供給を開始し、前記第１の制御時間経過前までに供給を終了する第１の書き込み時間供給し、
前記制御部によるベリファイの結果、前記メモリセルに対する書き込みが不十分であり、前記計数部の計数値が規定値以下である場合、前記電圧生成部は前記第１の制御ゲート電圧に一定電圧を増加した第２の制御ゲート電圧を前記第１の制御時間より短い第２の制御時間発生して前記制御ゲートに供給し、前記書き込み電圧を前記第１の書き込み時間より短い第２の書込み時間発生して前記ドレインに供給する書き込み動作を繰り返し、前記計数部の計数値が規定値に達した場合、前記電圧生成部は前回の書き込み時の第２の制御ゲート電圧より低い第３の制御ゲート電圧を前記第２の制御時間発生して前記メモリセルの制御ゲートに供給し、且つ前記書き込み電圧を前記第２の書込み時間発生して前記ドレインに供給する動作を繰り返し、前記一定電圧よりも低い電圧によりメモリセルの閾値電圧を制御することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値データを記憶する例えばＮＯＲ型の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
例えばＥＥＰＲＯＭセルにより構成され、電気的に一括消去可能な不揮発性半導体記憶装置（以下、フラッシュメモリと称す）が種々開発されている。このフラッシュメモリは、ＮＡＮＤ型とＮＯＲ型に大別される。いずれのフラッシュメモリも、データの書き込み、又は消去時にメモリセルに設定される閾値電圧を高精度且つ高速に制御する必要がある。従来ＮＡＮＤ型フラッシュメモリにおいては、閾値電圧を高精度且つ高速に設定するため、書き込み電圧を段階的に増加する方法が開発されている（例えば特許文献１）。
【０００３】
ところで、近時、記憶容量の増大に伴い、１つのメモリセルに２ビット（４値）以上の多値データを記憶する技術が開発されている。１つのメモリセルに例えば“００”、“０１”、“１０”、“１１”等の多値データを記憶させる場合、“０”、“１”のみの２値のデータを記憶させる場合に比べて、メモリセルの閾値電圧を一層精度良く制御する必要がある。しかし、閾値電圧を高精度に調整するためには、書き込み及びベリファイを繰り返す必要があり、従来の書き込み電圧を段階的に増加する方法では、調整に長時間を必要とする。したがって、書き込みの高速化の要求と相反するため、多値データを記憶させる場合、書き込みシーケンスの最適化が重要となる。
【特許文献１】特開平１１−３９８８７公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、多値データの書き込みシーケンスを最適化することが可能な不揮発性半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
本発明の不揮発性半導体記憶装置の第１の態様は、メモリセルへのデータ書き込み時に、前記メモリセルの制御ゲートに制御ゲート電圧を供給し、前記メモリセルのドレインにドレイン電圧を供給する電圧供給部と、前記メモリセルへのデータ書き込み後、前記メモリセルの閾値をベリファイする制御部とを備え、前記メモリセルへのデータ書き込み開始時、前記電圧供給部は、前記制御ゲートに第１の制御ゲート電圧を第１の制御時間供給すると共に、前記ドレインに所定の書き込み電圧を前記第１の制御時間より短く、且つ前記第１の制御ゲート電圧の供給開始後に供給を開始し、前記第１の制御時間経過前までに供給を終了する第１の書き込み時間供給し、前記制御部によるベリファイの結果、前記メモリセルに対する書き込みが不十分である場合、前記電圧供給部は、前記制御ゲートに前記第１の制御ゲート電圧に一定電圧を増加した第２の制御ゲート電圧を前記第１の制御時間より短い第２の制御時間供給すると共に、前記ドレインに前記所定の書き込み電圧を前記第２の制御ゲート電圧の供給開始後に供給が開始され、前記第２の制御時間経過までに供給が終了する前記第１の書き込み時間より短い第２の書き込み時間供給し、前記制御部による再ベリファイの結果、前記メモリセルに対する書き込みが不十分であると判断された場合、前記電圧供給部は、前記制御ゲートに第２の制御ゲート電圧に前記一定電圧を増加した第３の制御ゲート電圧を前記第２の制御時間供給すると共に、前記ドレインに前記所定の書き込み電圧を前記第２の書き込み時間供給することを特徴とする。
【０００６】
本発明の不揮発性半導体記憶装置の第２の態様は、メモリセルへのデータ書き込み時に、前記メモリセルの制御ゲートに制御ゲート電圧を供給し、前記メモリセルのドレインにドレイン電圧を供給する電圧供給部と、前記メモリセルへのデータ書き込み後、前記メモリセルの閾値をベリファイする制御部と、書き込み回数を計数する計数部とを備え、前記メモリセルへのデータ書き込み開始時、前記電圧供給部は、前記制御ゲートに第１の制御ゲート電圧を第１の制御時間供給すると共に、前記ドレインに所定の書き込み電圧を前記第１の制御時間より短く、且つ前記第１の制御ゲート電圧の供給開始後に供給を開始し、前記第１の制御時間経過前までに供給を終了する第１の書き込み時間供給し、前記制御部によるベリファイの結果、前記メモリセルに対する書き込みが不十分であり、前記計数部の計数値が規定値以下である場合、前記電圧生成部は、前記第１の制御ゲート電圧を、前記第１の制御時間より短い第２の制御時間発生して前記制御ゲートに供給し、前記書き込み電圧を前記第１の書き込み時間より短い第２の書き込み時間発生して前記ドレインに供給する書き込み動作を繰り返し、前記計数部の計数値が規定値に達した場合、前記電圧生成部は前記第１の制御ゲート電圧に一定電圧を増加した第２の制御ゲート電圧を前記第２の制御時間発生して、前記制御ゲートに供給し、前記書き込み電圧を前記第２の書き込み時間発生して前記ドレインに供給する書き込み動作を繰り返すことにより、前記第１、第２の制御ゲート電圧の増加分よりも狭い閾値分布を設定することを特徴とする。
【０００７】
本発明の不揮発性半導体記憶装置の第３の態様は、メモリセルへのデータ書き込み時に、前記メモリセルの制御ゲートに制御ゲート電圧を供給し、前記メモリセルのドレインにドレイン電圧を供給する電圧供給部と、前記メモリセルへのデータ書き込み後、前記メモリセルの閾値をベリファイする制御部と、書き込み回数を計数する計数部とを備え、前記メモリセルへのデータ書き込み開始時、前記電圧供給部は、前記制御ゲートに第１の制御ゲート電圧を第１の制御時間供給すると共に、前記ドレインに所定の書き込み電圧を前記第１の制御時間より短く、且つ前記第１の制御ゲート電圧の供給開始後に供給を開始し、前記第１の制御時間経過前までに供給を終了する第１の書き込み時間供給し、前記制御部によるベリファイの結果、前記メモリセルに対する書き込みが不十分であり、前記計数部の計数値が規定値以下である場合、前記電圧生成部は前記第１の制御ゲート電圧に一定電圧を増加した第２の制御ゲート電圧を前記第１の制御時間より短い第２の制御時間発生して前記制御ゲートに供給し、前記書き込み電圧を前記第１の書き込み時間より短い第２の書込み時間発生して前記ドレインに供給する書き込み動作を繰り返し、前記計数部の計数値が規定値に達した場合、前記電圧生成部は前回の書き込み時の第２の制御ゲート電圧より低い第３の制御ゲート電圧を前記第２の制御時間発生して前記メモリセルの制御ゲートに供給し、且つ前記書き込み電圧を前記第２の書込み時間発生して前記ドレインに供給する動作を繰り返し、前記一定電圧よりも低い電圧によりメモリセルの閾値電圧を制御することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、多値データの書き込みシーケンスを最適化することが可能な不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１０】
先ず、図２、図３、図４を参照して、第１の実施形態に適用される多値データを記憶するフラッシュメモリの概略構成について説明する。図２に示すように、メモリセルアレイ（ＭＣＡ）１は、ｎ個のブロックＢ０〜Ｂｎ−１を有している。各ブロックＢ０〜Ｂｎ−１は、データ消去の最小単位である。メモリセルアレイ１は、メモリセルを選択するデコード回路２、ベリファイ用センスアンプ（Ｓ／Ａ）３Ａ、読み出し用センスアンプ（Ｓ／Ａ）３Ｂ、データデコーダ４を有している。また、メモリセルアレイ１の各ブロックＢ０〜Ｂｎ−１に対して共通にデータ線５が配置されている。
【００１１】
デコード回路２はアドレスバス線６に接続され、コントローラ１０から供給されるアドレス信号に応じてワード線（行線）、ビット線（列線）を選択してメモリセルを選択する。
【００１２】
ベリファイ用センスアンプ３Ａ、及び読み出し用センスアンプ３Ｂの入力端は、データ線５に接続される。ベリファイ用センスアンプ３Ａ、及び読み出し用センスアンプ３Ｂは、メモリセルに例えば４値、２ビットのデータを記憶する場合、後述するように、例えば３つの基準電流を生成するため、少なくとも１つのリファレンスセルを用いた基準電流生成回路を有している。これらセンスアンプ３Ａ、３Ｂは、基準電流生成回路から供給される基準電流と選択されたメモリセルに流れる電流を比較する。
【００１３】
ベリファイ用センスアンプ３Ａの出力端はデータバス線７に接続され、データの書き込み時、又は消去時にメモリセルから読み出された信号を検出し、コントローラ１０に供給する。読み出し用センスアンプ３Ｂの出力端は、データデコーダ４に接続されている。データデコーダ４は、読み出し用センスアンプ３Ｂから供給された信号をデコードし、出力信号を生成する。データデコーダ４の出力端は、入出力部（Ｉ／Ｏ）１１に接続され、データの読み出し時にデータデコーダ４から出力された信号は、入出力部１１を介して外部に出力される。
【００１４】
アドレスバス線６、データバス線７は、コントローラ１０に接続されている。コントローラ１０には、入出力部１１、ＣＵＩ（Command User Interface）１２、ＲＯＭ１３、前記第１、第２の電圧生成回路８、９が接続されている。入出力部１１は、外部から供給されるコマンドＣＭＤをＣＵＩ１２に供給し、メモリセルの書き込みデータをコントローラ１０に供給する。さらに、入出力部１１は、読み出し用センスアンプ３Ｂから供給される読み出しデータを外部に出力する。
【００１５】
また、ＣＵＩ１２は、外部から入力されるチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥなどの信号、及びアドレス信号Ａｄｄを受け取り、これらを処理してコントローラ１０に供給する。ＲＯＭ１３には、コントローラ１０の動作を制御するための各種プログラムが格納されている。コントローラ１０は、前記コマンドＣＭＤ及びプログラムに応じてフラッシュメモリ全体の動作を制御する。すなわち、アドレス信号をアドレスバス線６に供給し、書き込みデータをデータバス線７に供給する。さらに、コントローラ１０は、データの書き込み時、ベリファイ時、読み出し時、及び消去時に第１、第２の電圧生成回路８、９を制御し、所定の電圧を生成させる。第１の電圧生成回路８は、データの書き込み時、ベリファイ時、及び読み出し時に、メモリセルの制御ゲートに供給される電圧、すなわち、ワード線電圧を生成する。このワード線電圧はデコード回路２内の後述する行メインデコーダ、行プリデコーダを介してワード線に供給される。また、第２の電圧生成回路９は、データの書き込み時にメモリセルのドレインに供給されるドレイン電圧を生成する。このドレイン電圧はデコード回路２の列プリデコーダ、カラムゲートを介してメモリセルのドレインに供給される。
【００１６】
図３は、メモリセルアレイ１の構成を示している。ブロックＢ０〜Ｂｎ−１の配列の端部にワード線ＷＬを選択する行メインデコーダ７０１が配置され、各ブロックの間にブロックを選択する行サブデコーダ７０２が配置される。列デコーダは、各ブロックＢ０〜Ｂｎ−１のビット線ＢＬの端部に配置され、ビット線ＢＬを選択するカラムゲート７０４と列プリデコーダ７０３とから構成されている。カラムゲート７０５は、データ線５に接続されている。行メインデコーダ７０１及び列プリデコーダ７０３は、図２に示すデコード回路２に配置されている。
【００１７】
図４は、各ブロックＢ０〜Ｂｎ−１の構成を示している。図４に示すように、このフラッシュメモリは、例えばＮＯＲ型のフラッシュメモリであり、複数本ずつのビット線ＢＬとワード線ＷＬが交差して配設され、ビット線ＢＬとワード線ＷＬの交差部にメモリセルＭＣが配置される。メモリセルＭＣは、例えばＥＥＰＲＯＭセルにより構成されている。各列に配置されたメモリセルＭＣのドレインは対応するビット線ＢＬに接続され、各行に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬに接続され、ソースはそれぞれ共通ソース線に接続されている。
【００１８】
（第１の実施形態）
次に、上記フラッシュメモリによる多値データの書き込み動作について説明する。
【００１９】
図５に示すように、例えば４値のデータを記憶するメモリセルの場合、読み出し時のワード線電位より低い電圧の範囲内にデータ“１１”、“１０”、“０１”に相当する閾値電圧を設定し、ワード線電位より高い電位にデータ“００”に相当する閾値電圧を設定している。このように、ワード線電位より低い範囲内において、複数の閾値電圧を設定する必要があるため、多値データを記憶する場合、閾値電圧を高精度に制御する必要がある。
【００２０】
図６は、消去状態のメモリセルの制御ゲートとドレインに書き込み電圧を印加し、加速されたホットエレクトロンを浮遊ゲートに注入することにより、閾値電圧を上昇させた場合におけるフラッシュメモリの書き込み特性を示している。図６から明らかなように、メモリセルの閾値電圧Ｖｔｈは、ドレインに印加する電圧を一定とすると、制御ゲートに印加される電圧Ｖｇに依存し、且つドレイン電圧の印加時間の対数に比例して変化する。
【００２１】
しかし、図７に示すように、各メモリセルの特性は一定ではなく、消去状態のメモリセルの閾値電圧は所定の範囲に分布している。この状態において、書き込み動作が行われると、メモリセルの書き込み特性に応じた閾値分布に変化する。書き込み後の閾値分布は消去状態における閾値分布に殆ど依存せず、メモリセルの書き込み特性によって決まる。この理由は、消去時の閾値分布を書込み時間に換算すると、ほぼ無視できる値に相当するからである。
【００２２】
また、フラッシュメモリは、ブロック単位で一括消去するため、メモリセルのデータを個別に消去できない。このため、書き込み時は、特に、過書き込み（オーバープログラム）とならないよう十分に注意する必要がある。
【００２３】
そこで、第１の実施形態は、書き込みを開始時において、いきなりメモリセルが過書き込みとならない電圧をメモリセルに印加する。この後、メモリセルの閾値電圧をベリファイし、この結果、書き込みが十分ではないメモリセルに対しては追加書き込みを行なうことにより目標の閾値電圧を設定する。
【００２４】
図１は、第１の実施形態に係る書き込みシーケンスを示し、図８はライト／イレーズ制御回路１５の動作を示すフローチャートである。先ず、書き込み対象のメモリセルが選択される（ＳＴ１）。この後、選択されたメモリセルに書き込み電圧が供給される。消去状態から最初の書き込みにおいては、オーバープログラムされない程度の初期制御ゲート電圧Ｖｇｉｎｔをメモリセルの制御ゲートに印加し、ドレインに一定電圧Ｖｄを初期書き込み時間ｔＰＷｉｎｔ、例えば数μｓ印加する（ＳＴ２）。初期書き込み時間ｔＰＷｉｎｔは、ゲート電圧Ｖｇｉｎｔの供給時間より短く設定されている。すなわち、ドレイン電圧の印加時間と制御ゲート電圧の印加時間の関係は、図１に示す通りであり、制御ゲート電圧が印加された後ドレイン電圧が印加され、ドレイン電圧の印加が停止された後、制御ゲート電圧の印加が停止される。制御ゲート電圧は第１の電圧生成回路８により生成され、ドレイン電圧Ｖｄは第２の電圧生成回路９により生成される。制御ゲート電圧は選択されたワード線に供給され、ドレインの電圧Ｖｄは選択されたビット線に供給される。
【００２５】
その後、ビット毎に閾値電圧がベリファイされ、メモリセルの閾値電圧が書き込みデータに対応した電圧に達したかどうか判別される（ＳＴ３）。この結果、書き込み不足である場合、追加書き込みを実行する（ＳＴ４）。その際、ドレイン電圧Ｖｄは、初期の電圧と変えず、制御ゲート電圧Ｖｇを一定電圧Ｖｓｔｅｐ上昇させたＶｇｉｎｔ＋Ｖｓｔｅｐに設定する。また、書き込み時間は、初期書き込み時間より短い時間ｔＰＷ、例えば１μｓに設定する。この電圧、書き込み時間の条件で追加書き込みを行なった後、再度ベリファイする（ＳＴ３）。この結果、未だ書き込み不足のメモリセルがある場合、そのメモリセルに対して、制御ゲート電圧Ｖｇをさらに一定電圧Ｖｓｔｅｐ上昇させたＶｇｉｎｔ＋２Ｖｓｔｅｐに設定し、追加書き込みを行なう。このような動作を全ビットが目標の閾値電圧となるまで繰り返す。
【００２６】
図９は、上記第１の実施形態の書き込みシーケンスを繰り返した場合におけるメモリセルの閾値電圧の変化を示している。図９から明らかなように、初期書き込み時間ｔＰＷｉｎｔ及び続く書き込み時間ｔＰＷに応じた書き込みを繰り返した場合、初期書き込み時間ｔＰＷｉｎｔ、あるいはこれより短い時間ｔＰＷｉｎｔ１であっても、書き込みを繰り返すことにより、一度の書き込み動作に対する閾値電圧の変動を一定電圧Ｖｓｔｅｐに収斂させることができる。すなわち、初期書き込み時間が例えば１μｓより長いｔＰＷｉｎｔ１の場合、次の追加書き込みにおける閾値電圧変動はＶｓｔｅｐより小さく、続く追加書き込みより閾値電圧の変動がＶｓｔｅｐに収斂する。また、初期書き込み時間が例えば１μｓより短いｔＰＷｉｎｔ２の場合、次の追加書き込みにおける閾値電圧の変動はＶｓｔｅｐより大きく、続く追加書き込みより閾値電圧の変動がＶｓｔｅｐに収斂する。
【００２７】
尚、図５に示す例えば多値データ“１０”や“０１”が、閾値電圧の分布が一定電圧Ｖｓｔｅｐより大きい場合、初期書き込み時間ｔＰＷｉｎｔを例えば１μｓより長くし、閾値電圧の変動を一定電圧Ｖｓｔｅｐ以下の状態で書き込む。しかし、初期書き込み時間ｔＰＷｉｎｔが例えば１μｓに比べて長過ぎると、図９に示す矢印Ａのように、追加書き込み回数が増加し、書き込み時間が長くなる。また、初期書き込み時間ｔＰＷｉｎｔが例えば１μｓに比べて短過ぎると、図９に示す矢印Ｂのように、追加書き込み初期における閾値電圧の変動がＶｓｔｅｐより大きくなるため、過書き込みが生じる可能性を有している。このため、初期書き込み時間ｔＰＷｉｎｔは、閾値電圧の変動が一定電圧Ｖｓｔｅｐに収斂していくときの書き込み時間近傍で、これより若干長い時間に設定することにより最適化が図られる。すなわち、図９に示す例の場合、初期書き込み時間ｔＰＷｉｎｔを例えば１．５μｓ程度に設定することが好ましい。
【００２８】
上記第１の実施形態によれば、書き込みの初期において、オーバープログラムとならない初期制御ゲート電圧（第１の電圧）Ｖｇｉｎｔ、初期書き込み時間（第１の書き込み時間）ｔＰＷｉｎｔにより書き込みを行い、ベリファイの結果、書き込みが不十分である場合、第１の電圧Ｖｇｉｎｔに一定電圧Ｖｓｔｅｐを増加した電圧で、第１の書き込み時間ｔＰＷｉｎｔより短い再書き込み時間（第２の書き込み時間）ｔＰＷにより書き込みを繰り返すことにより、書き込み毎の閾値電圧の変動を一定電圧Ｖｓｔｅｐに設定可能としている。このように、書き込み毎の閾値電圧の変動が一定しているため、多値データの書き込みのように、閾値電圧を高精度に制御する必要がある場合において、閾値電圧の分布幅を狭く制御することが可能である。
【００２９】
また、初期書き込み時間を再書き込み時間の近傍に設定することにより、書き込み回数を低減することができる。このため、メモリセルに所要の閾値電圧を高速に設定することが可能である。
【００３０】
（第２の実施形態）
図１０は、第２の実施形態に係る書き込みシーケンスを示し、図１１は、そのフローチャートを示し、図１２はメモリセルの閾値電圧の変化を示している。第１の実施形態において、追加書き込み動作は、初期制御ゲート電圧Ｖｇに毎回一定電圧Ｖｓｔｅｐを増加して書き込みを行なった。これに対して、第２の実施形態は、多値データの閾値電圧の分布が一定電圧Ｖｓｔｅｐより小さい場合に好適な書き込みシーケンスを示している。
【００３１】
多値データの閾値電圧の分布が一定電圧Ｖｓｔｅｐより小さい場合、第１の実施形態に示した条件で追加書き込みを行なうと、閾値電圧の変動は一定電圧Ｖｓｔｅｐに収斂するため、オーバープログラムが発生してしまう。
【００３２】
そこで、図１０、図１１に示すように、第２の実施形態は、初期書き込み時間ｔＰＷｉｎｔを例えば数μｓに設定して書き込みを開始し、この後、制御ゲート電圧Ｖｇを変化させずに数回追加書き込みする。この書き込み動作によっても書き込み不足が解消されない場合、制御ゲート電圧Ｖｇを一定電圧Ｖｓｔｅｐ分増加してさらに数回追加書き込みする。
【００３３】
以下、第２の実施形態の動作について詳細に説明する。先ず、書き込み対象のメモリセルが選択される（ＳＴ１１）。次いで、第１の実施形態と同様に、初期制御ゲート電圧Ｖｇｉｎｔ、ドレイン電圧Ｖｄを設定し、初期書き込み時間ｔＰＷｉｎｔを第１の実施形態よりも長めの例えば数μｓに設定して書き込みを開始する（ＳＴ１２）。この後、ビット毎に閾値電圧がベリファイされ、メモリセルの閾値電圧が書き込みデータに対応した電圧に達したかどうかが判別される（ＳＴ１３）。この結果、書き込み不足である場合、書き込み回数を計数するカウンタ（ＣＮＴ）のカウント値が規定値に達したかどうか判別される（ＳＴ１４）。この結果、カウント値が規定値に達していない場合、制御ゲート電圧Ｖｇ、書き込み時間ｔＰＷ、ドレイン電圧Ｖｄを変えることなく追加書き込みが実行される（ＳＴ１５）。この後、カウンタ（ＣＮＴ）のカウント値がインクリメントされ（ＳＴ１６）、再度メモリセルの閾値電圧がベリファイされる（ＳＴ１３）。この結果、書き込み不足の場合、カウンタ（ＣＮＴ）のカウント値が規定値に達したかどうか判別される（ＳＴ１４）。この結果、カウント値が規定値に達している場合、カウンタ（ＣＮＴ）のカウント値が初期化される（ＳＴ１７）。この後、制御ゲート電圧Ｖｇが一定電圧Ｖｓｔｅｐ分増加され、書き込み時間ｔＰＷ、ドレイン電圧Ｖｄは変えることなく追加書き込みが実行される（ＳＴ１８）。この後、カウント値がインクリメントされ（ＳＴ１６）、再度メモリセルの閾値電圧がベリファイされる（ＳＴ１３）。このような追加書き込み動作が、全ビットが目標の閾値電圧となるまで繰り返される。
【００３４】
上記第２の実施形態によれば、所定の複数回の書き込み毎に、メモリセルの閾値電圧が所定の閾値電圧に達していない場合、制御ゲート電圧Ｖｇを一定電圧Ｖｓｔｅｐ分増加し、その回数内の書き込み動作においては、制御ゲート電圧Ｖｇを増加せずに再書き込みを行っている。したがって、図１２に示すように、一定電圧Ｖｓｔｅｐより小さい電圧で、閾値電圧を設定することが可能であるため、第１の実施形態に比べて閾値電圧を一層高精度に制御することが可能である。
【００３５】
尚、第２の実施形態においても、初期書き込み時間ｔＰＷｉｎｔを長くし過ぎると、追加書き込み回数が増加し、書き込み時間が増加する。したがって、追加書き込み時間ｔＰＷｉｎｔは、閾値電圧の変動が収斂していくときの書き込み時間近傍に設定することで書き込みシーケンスの最適化を図ることができる。
【００３６】
（第３の実施形態）
図１３、図１４、図１５は、第３の実施形態を示しており、第２の実施形態と同様に、多値データの閾値電圧の分布が一定電圧Ｖｓｔｅｐよりも小さい場合における書き込みシーケンスを示している。
【００３７】
図１３に示すように、初期書き込み時間ｔＰＷｉｎｔ後に、制御ゲート電圧を一定電圧Ｖｓｔｅｐずつ増加して追加書き込みを行うことは第１の実施形態と同様である。しかし、第３の実施形態は、所定の回数追加書き込みを行った後、制御ゲート電圧を初期制御ゲート電圧Ｖｇｉｎｔに下げて再書き込みを行うことにより、閾値電圧の変動を再度小さくしている。
【００３８】
図１３、図１４を参照して第３の実施形態の動作について説明する。
【００３９】
先ず、書き込み対象のメモリセルが選択される（ＳＴ２１）。次いで、第１の実施形態と同様に、初期制御ゲート電圧Ｖｇｉｎｔ、ドレイン電圧Ｖｄを設定し、初期書き込み時間ｔＰＷｉｎｔを例えば数μｓに設定して書き込みを開始する（ＳＴ２２）。この後、ビット毎に閾値電圧がベリファイされ、メモリセルの閾値電圧が書き込みデータに対応した電圧に達したかどうかが判別される（ＳＴ２３）。この結果、書き込み不足である場合、書き込み回数を計数するカウンタ（ＣＮＴ）のカウント値が規定値に達したかどうか判別される（ＳＴ２４）。この結果、カウント値が規定値に達していない場合、制御ゲート電圧Ｖｇが一定電圧Ｖｓｔｅｐ分増加され、書き込み時間ｔＰＷ、ドレイン電圧Ｖｄを変えることなく追加書き込みが実行される（ＳＴ２５）。この後、カウンタ（ＣＮＴ）のカウント値がインクリメントされ（ＳＴ２６）、再度メモリセルの閾値電圧がベリファイされる（ＳＴ２３）。この結果、書き込み不足である場合、カウンタ（ＣＮＴ）のカウント値が規定値に達したかどうか判別される（ＳＴ２４）。この結果、カウント値が規定値に達している場合、カウンタ（ＣＮＴ）のカウント値が初期化される（ＳＴ２７）。この後、制御ゲート電圧Ｖｇが一定電圧Ｖｄｏｗｎ分低下される。
【００４０】
また、書き込み時間ｔＰＷ、ドレイン電圧Ｖｄは変更しない。このような条件で追加書き込みが実行される（ＳＴ２８）。この後、カウント値がインクリメントされ（ＳＴ２６）、再度メモリセルの閾値電圧がベリファイされる（ＳＴ２３）。このような追加書き込み動作が、全ビットが目標の閾値電圧となるまで繰り返される。
【００４１】
上記第３の実施形態によれば、閾値電圧が書き込みデータに対応した所定の電圧に達していない場合、制御ゲート電圧Ｖｇを一定電圧Ｖｓｔｅｐずつ増加して追加書き込みを行い。追加書き込み回数が規定値に達した場合、制御ゲート電圧Ｖｇを一定電圧Ｖｄｏｗｎ分低下させた後、再度追加書き込みを行なっている。このため、図１５に示すように、閾値電圧Ｖｔｈの変動は一定電圧Ｖｓｔｅｐに収斂せず、Ｖｓｔｅｐより小さい値で変動する。したがって、メモリセルの閾値電圧を一定電圧Ｖｓｔｅｐよりも小さい電圧により高精度に調整できる。
【００４２】
本発明は、上記第１乃至第３の実施形態に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００４３】
【図１】第１の実施形態に係る書き込みシーケンスを示す波形図。
【図２】フラッシュメモリを概略的に示す構成図。
【図３】図２のコア部を概略的に示す構成図。
【図４】図２のブロックの構成を概略的に示す回路図。
【図５】４値のデータを記憶するメモリセルの閾値電圧を示す図。
【図６】メモリセルの書き込み特性を示す図。
【図７】メモリセルの閾値電圧の変動の様子を示す図。
【図８】第１の実施形態に係る書き込み動作を示すフローチャート。
【図９】第１の実施形態に係るメモリセルの閾値電圧の変動の様子を示す図。
【図１０】第２の実施形態に係る書き込みシーケンスを示す波形図。
【図１１】第２の実施形態に係る書き込み動作を示すフローチャート。
【図１２】第２の実施形態に係るメモリセルの閾値電圧の変動の様子を示す図。
【図１３】第３の実施形態に係る書き込みシーケンスを示す波形図。
【図１４】第３の実施形態に係る書き込み動作を示すフローチャート。
【図１５】第３の実施形態に係るメモリセルの閾値電圧の変動の様子を示す図。
【符号の説明】
【００４４】
ＭＣ…メモリセル、３Ａ…ベリファイ用センスアンプ、３Ｂ…読み出し用センスアンプ、ＣＮＴ…カウンタ、８、９…第１、第２の電圧生成回路、１０…コントローラ、Ｖｇ…制御ゲート電圧、Ｖｇｉｎｔ…初期制御ゲート電圧、Ｖｄ…ドレイン電圧、Ｖｓｔｅｐ、Ｖｄｏｗｎ…一定電圧、ｔＰＷｉｎｔ…初期書き込み時間、ｔＰＷ…書き込み時間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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