【手続補正書】
【提出日】平成19年3月29日(2007.3.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
オーバー・プログラミングを検知する方法であり、
第１制御線に関連する１つ又は複数のマルチ状態記憶素子をプログラミングする工程と、
前記の「第１制御線に関連する１つ又は複数のマルチ状態記憶素子」をプログラミングする工程の後に、第２制御線に関連する１つ又は複数のマルチ状態記憶素子をプログラミングする工程と、
前記の「第２制御線に関連する１つ又は複数のマルチ状態記憶素子」をプログラミングする工程の後に、前記の「第１制御線に関連する１つ又は複数のマルチ状態記憶素子」がオーバー・プログラミングされたか否かを判断する工程
を備える方法。
【請求項２】
第１制御線は、第１ビット線であり、
第２制御線は、第１ビット線に隣接する第２ビット線であることを特徴とする請求項１の方法。
【請求項３】
第１制御線は、第１ワード線であり、
第２制御線は、第１ワード線に隣接する第２ワード線であることを特徴とする請求項１の方法。
【請求項４】
オーバー・プログラミングされたと判断された記憶素子に対してデータを修正する工程をさらに備えることを特徴とする請求項１の方法。
【請求項５】
前記修正工程は、所定の記憶素子の閾電圧を次に低い閾区分まで下げることを含んでいることを特徴とする請求項４の方法。
【請求項６】
前記判断工程は、所定の記憶素子に隣接する記憶素子の電荷から生じる電界の存在を原因として前記所定の記憶素子がオーバー・プログラミングされたか否かを検知することを含んでいることを特徴とする請求項１の方法。
【請求項７】
前記判断工程は、１つ又は複数のオーバー・プログラミング範囲のいずれかに含まれる閾電圧を所定の記憶素子が有するか否かを検知することを含んでいることを特徴とする請求項１の方法。
【請求項８】
前記判断工程は、１つ又は複数のオーバー・プログラミング範囲のいずれかに含まれる閾電圧を所定の記憶素子が有するか否かを検知することを含んでおり、
オーバー・プログラミング範囲は、前記所定の記憶素子に隣接する記憶素子の電荷から生じる電界の影響を推定することによって決定されることを特徴とする請求項１の方法。
【請求項９】
前記判断工程は、
１つ又は複数のオーバー・プログラミング範囲のエッジについて、前記の「第１制御線に関連するマルチ状態記憶素子」に対して読取操作を実行する工程と、
第１制御線に関連する所定のマルチ状態記憶素子が前記の「１つ又は複数のオーバー・プログラミング範囲」のいずれかに含まれる閾電圧を有する場合に、前記所定のマルチ状態記憶素子がオーバー・プログラミングされたと判断する工程
を有する方法を実行することを含んでおり、
前記所定のマルチ状態記憶素子は、前記の「第２制御線に関連するマルチ状態記憶素子」の少なくとも１つに隣接することを特徴とする請求項１の方法。
【請求項１０】
第１制御線は、第１ワード線であり、
第２制御線は、第２ワード線であることを特徴とする請求項９の方法。
【請求項１１】
前記判断工程は、
前記の「第１制御線に関連するマルチ状態記憶素子」の初期状態を判断するために、１つ又は複数の読取比較点について、前記の「第１制御線に関連するマルチ状態記憶素子」に対して読取操作を実行する工程と、
前記の「第１制御線に関連するマルチ状態記憶素子」と前記初期状態のためのエラー訂正コード処理を実行する工程と、
第１制御線に関連する所定のマルチ状態記憶素子のためのエラー訂正コード処理が失敗した場合に、前記所定のマルチ状態記憶素子がオーバー・プログラミングされたと判断する工程
を有する方法を実行することを含んでおり、
前記所定のマルチ状態記憶素子は、前記の「第２制御線に関連するマルチ状態記憶素子」の少なくとも１つに隣接することを特徴とする請求項１の方法。
【請求項１２】
第１制御線は、第１ワード線であり、
第２制御線は、第２ワード線であることを特徴とする請求項１１の方法。
【請求項１３】
前記所定のマルチ状態記憶素子がオーバー・プログラミングされた場合に、前記所定のマルチ状態記憶素子に対してデータを修正する工程をさらに備えることを特徴とする請求項１０の方法。
【請求項１４】
前記の「第１制御線に関連する１つ又は複数のマルチ状態記憶素子」と、前記の「第２制御線に関連する１つ又は複数のマルチ状態記憶素子」は、ＮＡＮＤフラッシュメモリ素子であることを特徴とする請求項１の方法。
【請求項１５】
前記の「第１制御線に関連する１つ又は複数のマルチ状態記憶素子」は、記憶素子のアレイの一部であり、
記憶素子のアレイは、集積回路チップ上にあり、
前記判断工程は、集積回路チップ上にある１つ又は複数の回路によって実行されることを特徴とする請求項１の方法。
【請求項１６】
オーバー・プログラミングを検知する方法であり、
第１マルチ状態記憶素子をプログラミングする工程と、
第１マルチ状態記憶素子をプログラミングする工程の後に、第１マルチ状態記憶素子に対して影響を及ぼすことができる電界を有する第２マルチ状態記憶素子をプログラミングする工程と、
第２マルチ状態記憶素子をプログラミングする工程の後に、第１マルチ状態記憶素子がオーバー・プログラミングされたか否かを判断する工程
を備える方法。
【請求項１７】
第１マルチ状態記憶素子は、第１ワード線に接続されており、
第２マルチ状態記憶素子は、第２ワード線に接続されており、
第２マルチ状態記憶素子は、第１マルチ状態記憶素子に隣接していることを特徴とする請求項１６の方法。
【請求項１８】
第１マルチ状態記憶素子は、第１ビット線に接続されている第１ＮＡＮＤチェーンの一部であり、
第２マルチ状態記憶素子は、第２ビット線に接続されている第２ＮＡＮＤチェーンの一部であることを特徴とする請求項１６の方法。
【請求項１９】
前記判断工程は、第２マルチ状態記憶素子の電荷から生じる電界の存在を原因として第１マルチ状態記憶素子がオーバー・プログラミングされたか否かを検知することを含んでおり、
第２マルチ状態記憶素子は、第１マルチ状態記憶素子に隣接していることを特徴とする請求項１６の方法。
【請求項２０】
前記判断工程は、
１つ又は複数のオーバー・プログラミング範囲のエッジについて、第１マルチ状態記憶素子に対して読取操作を実行する工程と、
第１マルチ状態記憶素子が前記の「１つ又は複数のオーバー・プログラミング範囲」のいずれかに含まれる閾電圧を有する場合に、第１マルチ状態記憶素子がオーバー・プログラミングされたと判断する工程
を有する方法を実行することを含んでおり、
第２マルチ状態記憶素子は、第１マルチ状態記憶素子に隣接することを特徴とする請求項１６の方法。
【請求項２１】
前記判断工程は、
第１マルチ状態記憶素子の初期状態を判断するために、１つ又は複数の読取比較点について、第１マルチ状態記憶素子に対して読取操作を実行する工程と、
第１マルチ状態記憶素子と前記初期状態のためのエラー訂正コード処理を実行する工程と、
エラー訂正コード処理が失敗した場合に、第１マルチ状態記憶素子がオーバー・プログラミングされたと判断する工程
を有する方法を実行することを含んでおり、
第２マルチ状態記憶素子は、第１マルチ状態記憶素子に隣接することを特徴とする請求項１６の方法。
【請求項２２】
マルチ状態記憶素子のアレイと、マルチ状態記憶素子のアレイと通信する管理回路を備えるメモリシステムであり、
管理回路は、第１制御線に関連する１つ又は複数のマルチ状態記憶素子をプログラミングするとともに、その後に第２制御線に関連する１つ又は複数のマルチ状態記憶素子をプログラミングすることを含むプログラミング操作を実行し、
管理回路は、前記の「第２制御線に関連する１つ又は複数のマルチ状態記憶素子」をプログラミングした後に、前記の「第１制御線に関連する１つ又は複数のマルチ状態記憶素子」がオーバー・プログラミングされたか否かを判断し、
前記の「第２制御線に関連するマルチ状態記憶素子」の少なくとも一部は、前記の「第１制御線に関連するマルチ状態記憶素子」に隣接していることを特徴とするメモリシステム。
【請求項２３】
第１制御線は、第１ビット線であり、
第２制御線は、第１ビット線に隣接する第２ビット線であることを特徴とする請求項２２のメモリシステム。
【請求項２４】
第１制御線は、第１ワード線であり、
第２制御線は、第１ワード線に隣接する第２ワード線であることを特徴とする請求項２２のメモリシステム。
【請求項２５】
前記の「第１制御線に関連する１つ又は複数のマルチ状態記憶素子」と、前記の「第２制御線に関連する１つ又は複数のマルチ状態記憶素子」は、ＮＡＮＤフラッシュメモリ素子であることを特徴とする請求項２２のメモリシステム。
【請求項２６】
前記の「１つ又は複数のマルチ状態記憶素子」は、記憶素子のアレイの一部であり、
記憶素子のアレイは、集積回路チップ上にあり、
管理回路は、状態機械を含んでおり、
状態機械は、集積回路チップ上にあり、
状態機械は、前記の「第１制御線に関連する１つ又は複数のマルチ状態記憶素子」がオーバー・プログラミングされたか否かの判断を実行することを特徴とする請求項２２のメモリシステム。
【請求項２７】
管理回路は、オーバー・プログラミングされたと判断された記憶素子に対してデータを修正することを特徴とする請求項２２のメモリシステム。
【請求項２８】
管理回路は、所定の記憶素子に隣接する記憶素子の電荷から生じる電界の存在を原因として前記所定の記憶素子がオーバー・プログラミングされたか否かを検知することを特徴とする請求項２２のメモリシステム。
【請求項２９】
管理回路は、所定の記憶素子が１つ又は複数のオーバー・プログラミング範囲のいずれかに含まれる閾電圧を有するか否かを検知し、
オーバー・プログラミング範囲は、前記所定の記憶素子に隣接する記憶素子の電荷から生じる電界の影響を推定することによって決定されることを特徴とする請求項２２のメモリシステム。
【請求項３０】
管理回路は、１つ又は複数のオーバー・プログラミング範囲のエッジについて、前記の「第１制御線に関連するマルチ状態記憶素子」に対して読取操作を実行し、
第１制御線に関連する所定のマルチ状態記憶素子が前記の「１つ又は複数のオーバー・プログラミング範囲」のいずれかに含まれる閾電圧を有する場合に、前記所定のマルチ状態記憶素子はオーバー・プログラミングされたと判断することを特徴とする請求項２２のメモリシステム。
【請求項３１】
第１制御線は、第１ワード線であり、
第２制御線は、第１ワード線に隣接する第２ワード線であることを特徴とする請求項３０のメモリシステム。
【請求項３２】
管理回路は、
前記の「第１制御線に関連するマルチ状態記憶素子」の初期状態を判断するために、１つ又は複数の読取比較点について、前記の「第１制御線に関連するマルチ状態記憶素子」に対して読取操作を実行し、
前記の「第１制御線に関連するマルチ状態記憶素子」のためのエラー訂正コード処理を実行し、
第１制御線に関連する所定のマルチ状態記憶素子のためのエラー訂正コード処理が失敗した場合に、前記所定のマルチ状態記憶素子がオーバー・プログラミングされたと判断することを特徴とする請求項２２のメモリシステム。
【請求項３３】
第１制御線は、第１ワード線であり、
第２制御線は、第１ワード線に隣接する第２ワード線であることを特徴とする請求項３２のメモリシステム。