(57)【要約】      （修正有）【課題】本発明は、「ハイ」レベルのデータに対するセンシング能力を向上させる。【解決手段】本装置は、反転ビットラインに接続された第１メモリセル、ビットラインに接続された第２メモリセル、ビットラインと反転ビットラインとの間に直列接続されて第１電圧の第１イネーブル信号が印加されると、反転ビットラインとビットラインをセンシングする第１型の第１、第２ＭＯＳトランジスタからなる第１型センス増幅器、及びビットラインと反転ビットラインとの間に直列接続されて第２電圧の第２イネーブル信号が印加されると、反転ビットラインとビットラインをセンシングする第２型の第３、第４ＭＯＳトランジスタからなり、第１メモリセルが選択される場合には第３ＭＯＳトランジスタのセンシング能力が第４ＭＯＳトランジスタのセンシング能力よりも高く、第２メモリセルが選択される場合にはその反対となる第２型センス増幅器を具備する。【選択図】  図１３
2006054040.tif 000002
【特許請求の範囲】
【請求項１】
一対のセンスビットラインと、
前記一対のセンスビットライン間に交差しながら電気的に結合されて、互いに異なるスレッショルド電圧を有するか又は互いに異なるスレッショルド電圧を有するようにバイアスされる第１導電型の一対の第１ＭＯＳトランジスタを備える第１ＭＯＳセンス増幅器と、
前記一対のセンスビットライン間に交差しながら電気的に結合された、第２導電型の一対の第１ＭＯＳトランジスタを備える第２ＭＯＳセンス増幅器と、
を具備することを特徴とするセンス増幅器。
【請求項２】
前記第１及び第２ＭＯＳセンス増幅器は、それぞれＮＭＯＳセンス増幅器及びＰＭＯＳセンス増幅器であるか又はＰＭＯＳセンス増幅器及びＮＭＯＳセンス増幅器であることを特徴とする請求項１に記載のセンス増幅器。
【請求項３】
前記第１ＭＯＳセンス増幅器は、
前記一対のセンスビットライン間に交差しながら電気的に結合されて、互いに異なるスレッショルド電圧を有するように構成された第１導電型の一対の第２ＭＯＳトランジスタをさらに具備することを特徴とする請求項１に記載のセンス増幅器。
【請求項４】
前記第２ＭＯＳセンス増幅器は、
前記一対のセンスビットライン間に交差しながら電気的に結合されて、互いに異なるスレッショルド電圧を有するように構成された第２導電型の一対の第２ＭＯＳトランジスタをさらに具備することを特徴とする請求項３に記載のセンス増幅器。
【請求項５】
前記第２導電型の前記一対の第１ＭＯＳトランジスタは、
互いに異なるスレッショルド電圧を有するか又は互いに異なるスレッショルド電圧を有するようにバイアスされることを特徴とする請求項１に記載のセンス増幅器。
【請求項６】
前記第１導電型の前記一対の第１ＭＯＳトランジスタのソース端子に電気的に結合された第１センス増幅器イネーブルラインと、
前記第１導電型の前記一対の第２ＭＯＳトランジスタのソース端子に電気的に結合された第２センス増幅器イネーブルラインと、
前記第２導電型の前記一対の第１ＭＯＳトランジスタのソース端子に電気的に結合された第３センス増幅器イネーブルラインと、
前記第２導電型の前記一対の第２ＭＯＳトランジスタのソース端子に電気的に結合された第４センス増幅器イネーブルラインと、
前記一対のセンスビットラインに交差しながら構成されて差電圧を増幅する動作の間、前記第１、第２、第３及び第４センス増幅器イネーブルラインを独立して駆動するための制御器と、
をさらに具備することを特徴とする請求項４に記載のセンス増幅器。
【請求項７】
一対のセンスビットラインと、
前記一対のセンスビットラインに交差しながら電気的に結合された第１導電型の一対のＭＯＳトランジスタを備える第１ＭＯＳセンス増幅器と、
前記第１導電型の一対のＭＯＳトランジスタのソース端子に電気的に結合された第１センス増幅器イネーブルラインと、
前記第１導電型の一対のＭＯＳトランジスタの第１の基板端子に電気的に結合された第２センス増幅器イネーブルラインと、
前記第１導電型の一対のＭＯＳトランジスタの第２の基板端子に電気的に結合された第３センス増幅器イネーブルラインと、
前記一対のセンスビットラインに交差しながら接続されて差電圧を増幅する動作の間、前記第１、第２、第３センス増幅器イネーブルラインを独立して駆動するように構成された制御器と、
を具備することを特徴とするセンス増幅器。
【請求項８】
前記一対のセンスビットラインに交差しながら結合された第２導電型の一対のＭＯＳトランジスタを備える第２ＭＯＳセンス増幅器と、
前記第２導電型の一対のＭＯＳトランジスタのソース端子に電気的に結合された第４センス増幅器イネーブルラインと、
前記第２導電型の一対のＭＯＳトランジスタの第１の基板端子に電気的に結合された第５センス増幅器イネーブルラインと、
前記第２導電型の一対のＭＯＳトランジスタの第２の基板端子に電気的に結合された第６センス増幅器イネーブルラインと、
をさらに具備することを特徴とする請求項７に記載のセンス増幅器。
【請求項９】
一対のセンスビットラインと、
第１導電型の第１及び第２ＭＯＳトランジスタを具備し、前記第１ＭＯＳトランジスタは第１スレッショルド電圧を有し、前記一対のセンスビットラインの第１ラインに電気的に接続されたドレイン端子、前記一対のセンスビットラインの第２ラインに電気的に接続されたゲート端子を有し、前記第２ＭＯＳトランジスタは前記第１スレッショルド電圧とは異なる第２スレッショルド電圧を有し、前記一対のセンスビットラインの第２ラインに電気的に接続されたドレイン端子、前記一対のセンスビットラインの第１ラインに電気的に接続されたゲート端子を有する第１ＭＯＳセンス増幅器と、
を具備することを特徴とするセンス増幅器。
【請求項１０】
第１導電型の第３及び第４ＭＯＳトランジスタを備え、前記第３ＭＯＳトランジスタは前記第２スレッショルド電圧を有し、前記一対のセンスビットラインの第１のラインに電気的に接続されたドレイン端子、前記一対のセンスビットラインの第２ラインに電気的に接続されたゲート端子を有し、前記第４ＭＯＳトランジスタは前記第１スレッショルド電圧を有し、前記一対のセンスビットラインの第２ラインに電気的に接続されたドレイン端子、前記一対のセンスビットラインの第２ラインに電気的に接続されたゲート端子を有する第２ＭＯＳセンス増幅器をさらに具備することを特徴とする請求項９に記載のセンス増幅器。
【請求項１１】
第２導電型の第３及び第４ＭＯＳトランジスタを備え、前記第３ＭＯＳトランジスタは第３スレッショルド電圧を有し、前記一対のセンスビットラインの第１ラインに電気的に接続されたドレイン端子、前記一対のセンスビットラインの第２ラインに電気的に接続されたゲート端子を備え、前記第４ＭＯＳトランジスタは前記第３スレッショルド電圧とは異なる第４スレッショルド電圧を有し、前記一対のセンスビットラインの第２ラインに電気的に接続されたドレイン端子、前記一対のセンスビットラインの第１ラインに電気的に接続されたゲート端子を有する第２ＭＯＳトランジスタをさらに具備することを特徴とする請求項９に記載のセンス増幅器。
【請求項１２】
第１アドレスによってアクセスされる第１ワードラインと反転ビットラインとの間に接続された第１メモリセルと、
第２アドレスによってアクセスされる第２ワードラインとビットラインとの間に接続された第２メモリセルと、
前記ビットラインと前記反転ビットラインとの間に直列で接続されて第１電圧の第１イネーブル信号が印加されると、前記反転ビットラインをセンシングする第１型の第１ＭＯＳトランジスタと前記ビットラインをセンシングする第１型の第２ＭＯＳトランジスタとを具備した第１型センス増幅器と、
前記ビットラインと前記反転ビットラインとの間に直列で接続されて第２電圧の第２イネーブル信号が印加されると、前記反転ビットラインをセンシングする第２型の第１ＭＯＳトランジスタと前記ビットラインをセンシングする第２型の第２ＭＯＳトランジスタとを具備して、前記第２型の第１ＭＯＳトランジスタのセンシング能力が前記第２型の第２ＭＯＳトランジスタのセンシング能力よりも高い第２型の第１センス増幅器と、
前記ビットラインと前記反転ビットラインとの間に直列で接続されて前記第２電圧の第３イネーブル信号が印加されると、前記反転ビットラインをセンシングする第２型の第３ＭＯＳトランジスタと前記ビットラインをセンシングする第２型の第４ＭＯＳトランジスタとを具備して、前記第２型の第４ＭＯＳトランジスタのセンシング能力が前記第２型の第３ＭＯＳトランジスタのセンシング能力よりも高い第２型の第２センス増幅器と、
を具備することを特徴とする半導体メモリ装置。
【請求項１３】
前記第１型トランジスタはＰＭＯＳトランジスタであり、
前記第２型トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記第２型の第１ＭＯＳトランジスタのスレッショルド電圧が前記第２型の第２ＭＯＳトランジスタのスレッショルド電圧よりも低く、前記第２型の第４ＭＯＳトランジスタのスレッショルド電圧が前記第２型の第３ＭＯＳトランジスタのスレッショルド電圧よりも低いことを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記第１ワードラインが選択される場合、前記第１型センス増幅器と前記第２型の第１センス増幅器とが動作してから前記第２型の第２センス増幅器が動作し、
前記第２ワードラインが選択される場合、前記第１型センス増幅器と前記第２型の第２センス増幅器とが動作してから前記第２型の第１センス増幅器が動作することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記第１ワードラインが選択される場合、前記第１型センス増幅器と前記第２型の第１センス増幅器だけが動作し、
前記第２ワードラインが選択される場合、前記第１型センス増幅器と前記第２型の第２センス増幅器だけが動作することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
前記第１電圧は電源電圧であり、前記第２電圧は接地電圧であることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１８】
第１アドレスによってアクセスされる第１ワードラインと反転ビットラインとの間に接続された第１メモリセルと、
第２アドレスによってアクセスされる第２ワードラインとビットラインとの間に接続された第２メモリセルと、
前記ビットラインと前記反転ビットラインとの間に直列で接続されて第１電圧の第１イネーブル信号が印加されると、前記反転ビットラインをセンシングする第１型の第１ＭＯＳトランジスタと前記ビットラインをセンシングする第１型の第２ＭＯＳトランジスタを具備して、前記第１型の第２ＭＯＳトランジスタのセンシング能力が前記第１型の第１ＭＯＳトランジスタのセンシング能力よりも高い第１型の第１センス増幅器と、
前記ビットラインと前記反転ビットラインとの間に直列で接続されて第１電圧の第２イネーブル信号が印加されると、前記反転ビットラインをセンシングする第１型の第３ＭＯＳトランジスタと前記ビットラインをセンシングする第１型の第４ＭＯＳトランジスタを具備して、前記第１型の第３ＭＯＳトランジスタのセンシング能力が前記第１型の第４ＭＯＳトランジスタのセンシング能力よりも高い第１型の第２センス増幅器と、
前記ビットラインと前記反転ビットラインとの間に直列で接続されて第２電圧の第３イネーブル信号が印加されると、前記反転ビットラインをセンシングする第２型の第１ＭＯＳトランジスタと前記ビットラインをセンシングする第２型の第２ＭＯＳトランジスタを具備する第２型センス増幅器と、
を具備することを特徴とする半導体メモリ装置。
【請求項１９】
前記第１型トランジスタはＰＭＯＳトランジスタであり、
前記第２型トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記第１型の第１ＭＯＳトランジスタのスレッショルド電圧が前記第１型の第２ＭＯＳトランジスタのスレッショルド電圧よりも高く、
前記第１型の第４ＭＯＳトランジスタのスレッショルド電圧が前記第１型の第３ＭＯＳトランジスタのスレッショルド電圧よりも高いことを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記第１ワードラインが選択される場合、前記第１型の第１センス増幅器と前記第２型センス増幅器が動作してから前記第１型の第２センス増幅器が動作し、
前記第２ワードラインが選択される場合、前記第１型の第２センス増幅器と前記第２型センス増幅器が動作してから前記第１型の第１センス増幅器が動作することを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記第１ワードラインが選択される場合、前記第１型の第１センス増幅器と前記第２型センス増幅器だけが動作し、
前記第２ワードラインが選択される場合、前記第１型の第２センス増幅器と前記第２型センス増幅器だけが動作することを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２３】
前記第１電圧は電源電圧であり、前記第２電圧は接地電圧であることを特徴とする請求項２０に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関するもので、特にリフレッシュ動作を実行する半導体メモリ装置に関する。
【背景技術】
【０００２】
一般的に、ダイナミック半導体メモリ装置のダイナミックメモリセルは一つのトランジスタと一つのキャパシタで構成されて、１ビットのデータを保存するが、キャパシタに保存された「ハイ」レベルのデータは時間が経過するにつれて失われる。よって、キャパシタに保存された「ハイ」レベルのデータが失われる前に周期的にリフレッシュ動作を実行してデータを保持しなければならない。
【０００３】
ダイナミック半導体メモリ装置のリフレッシュ動作では、リフレッシュアドレスに応答してワードラインが選択されると、選択されたワードライン間に接続されたメモリセルに保存された「ハイ」レベルのデータと選択されたワードラインに接続されたメモリセルのビットラインの電荷、すなわち、プリチャージレベル間に電荷共有動作が実行される。以後、ビットラインセンス増幅器が動作を実行して一対のビットラインを電源電圧レベルと接地電圧レベルに増幅する。
【０００４】
図１は従来における半導体メモリ装置の一例の構成を示すブロック図であり、メモリセルアレイ１００は接合領域ＣＪ、センス増幅器領域ＳＡ、サブワードラインドライバ領域ＳＷＤ、及びサーブメモリセルアレイブロックＳＭＣＡで構成されて、サーブメモリセルアレイブロックＳＭＣＡの上下側にサブワードラインドライバ領域ＳＷＤが配置され、左右側にセンス増幅器領域ＳＡが配置され、サブワードラインドライバ領域ＳＷＤとセンス増幅器領域ＳＡとが交わる位置に接合領域ＣＪが配置される。図１ではメモリセルアレイ１００の一部の構成のみを示す図である。
【０００５】
ワードライン選択信号ＰＸ１、ＰＸ２は、サーブメモリセルアレイブロックＳＭＣＡの左側に接合領域ＣＪとセンス増幅器領域ＳＡとを横切る方向に配置されて、ワードライン選択信号ＰＸ３、ＰＸ４はサーブメモリセルアレイブロックＳＭＣＡの右側に接合領域ＣＪとセンス増幅器領域ＳＡとを横切る方向に配置される。そして、メインワードライン選択信号ＮＷＥ１、…はサブワードラインドライバ領域ＳＷＤとサーブメモリセルアレイブロックＳＭＣＡとを横切る方向に配置されて、サブワードラインＳＷＤ１〜ＳＷＤ４はサーブメモリセルアレイブロックＳＭＣＡにメインワードラインＮＷＥ１、…と同一方向に配置される。一対のアレイビットライン（ＡＢＬ１、ＡＢＬ１Ｂ）、…はサブワードラインＳＷＤ１〜ＳＷＤ４と直交する方向に配置されて、一対のセンスビットライン（ＳＢＬ１、ＳＢＬ１Ｂ）、…は左右側の一対のアレイビットライン（ＡＢＬ１、ＡＢＬ１Ｂ）、…との間に位置する。
【０００６】
そして、左側の一対のアレイビットライン（ＡＢＬ１、ＡＢＬ１Ｂ）、…のそれぞれと一対のセンスビットライン（ＳＢＬ１、ＳＢＬ１Ｂ）、…のそれぞれとの間にビットラインアイソレーションゲートＩＳＯＧ１が構成されて、右側の一対のアレイビットライン（ＡＢＬ１、ＡＢＬ１Ｂ）、…のそれぞれと一対のセンスビットライン（ＳＢＬ１、ＳＢＬ１Ｂ）、…のそれぞれとの間にビットラインアイソレーションゲートＩＳＯＧ２が構成されて、左側の一対のアレイビットライン（ＡＢＬ１、ＡＢＬ１Ｂ）、…のそれぞれとの間にプリチャージ回路ＰＲＥ１が構成される。右側の一対のアレイビットライン（ＡＢＬ１、ＡＢＬ１Ｂ）、…のそれぞれとの間にプリチャージ回路ＰＲＥ２が構成されて、センス増幅器一対のビットライン（ＳＢＬ１、ＳＢＬ１Ｂ）、…のそれぞれとの間にＰＭＯＳセンス増幅器ＰＳＡとＮＭＯＳセンス増幅器ＮＳＡとが構成されて、一対のセンスビットライン（ＳＢＬ１、ＳＢＬ１Ｂ）、…のそれぞれと一対の入出力ラインＩＯ１、ＩＯ１Ｂとの間に入出力ゲートＩＯＧが構成される。
【０００７】
ビットラインアイソレーションゲートＩＳＯＧ１、ＩＳＯＧ２のそれぞれはＮＭＯＳトランジスタＮ３、Ｎ４で構成され、ＰＭＯＳセンス増幅器ＰＳＡはＰＭＯＳトランジスタＰ１、Ｐ２で構成され、ＮＭＯＳセンス増幅器ＮＳＡはＮＭＯＳトランジスタＮ１、Ｎ２で構成される。
【０００８】
図１に示されたブロック図は、最下位２ビットのロウアドレスをデコーディングしてワードライン選択信号ＰＸ１〜ＰＸ４を発生し、最下位２ビットを除いた残りのロウアドレスをデコーディングしてメインワードライン選択信号ＮＷＥ１、…を発生し、ワードライン選択信号ＰＸ１〜ＰＸ４のそれぞれとメインワードライン選択信号ＮＷＥ１とを組み合わせてサブワードラインＳＷＬ１〜ＳＷＬ４を選択する。同様に、ワードライン選択信号ＰＸ１〜ＰＸ４のそれぞれと図に示されてない残りのワードライン選択信号のそれぞれを組み合わせて対応する４個のサブワードラインを選択する。
【０００９】
サーブメモリセルアレイブロックＳＭＣＡのメモリセルは、サブワードラインＳＷＬ１と反転ビットラインＢＬ１Ｂとの間に接続された一つのトランジスタＮと一つのキャパシタＣとで構成されたメモリセルＭＣ１、サブワードラインＳＷＬ２とビットラインＢＬ１との間に接続されたメモリセルＭＣ２、サブワードラインＳＷＬ３とビットラインＢＬ１との間に接続されたメモリセルＭＣ３、及びサブワードラインＳＷＬ４と反転ビットラインＢＬ１Ｂとの間に接続されたメモリセルＭＣ４で構成されて、図に示されてないメモリセルは同一形態で接続されて配置される。
図１に示されたブロックのそれぞれの機能を次に説明する。
【００１０】
プリチャージ回路ＰＲＥ１、ＰＲＥ２のそれぞれはプリチャージ動作の際に一対のアレイビットラインＡＢＬ１、ＡＢＬ１Ｂをプリチャージ電圧ＶＢＬレベルでプリチャージする。ビットラインアイソレーションゲートＩＳＯＧ１、ＩＳＯＧ２のそれぞれはプリチャージ動作の際に電源電圧ＶＣＣレベルのビットラインアイソレーション制御信号ＩＳＯ１、ＩＳＯ２が印加されると、オンとなり一対のアレイビットラインＡＢＬ１、ＡＢＬ１Ｂと一対のセンスビットラインＳＢＬ１、ＳＢＬ１Ｂを接続させて、リード、ライト、及び、リフレッシュ動作の際に左側のサーブメモリセルアレイブロックＳＭＣＡが選択されると高電圧レベルのビットラインアイソレーション制御信号ＩＳＯ１が印加されて左側の一対のアレイビットラインＡＢＬ１、ＡＢＬ１Ｂと一対のセンスビットラインＳＢＬ１、ＳＢＬ１Ｂとを接続させて、右側のサーブメモリセルアレイブロックＳＭＣＡが選択されると高電圧レベルのビットラインアイソレーション制御信号ＩＳＯ２が印加されて右側の一対のアレイビットラインＡＢＬ１、ＡＢＬ１Ｂと一対のセンスビットラインＳＢＬ１、ＳＢＬ１Ｂとを接続させる。ＰＭＯＳセンス増幅器ＰＳＡは電源電圧ＶＣＣレベルの信号ＬＡが印加されると、センスビットラインＳＢＬ１または反転センスビットラインＳＢＬ１Ｂの「ロー」レベルの信号を感知して電源電圧ＶＣＣレベルに増幅し、ＮＭＯＳセンス増幅器ＮＳＡは接地電圧レベルの信号ＬＡＢが印加されると、センスビットラインＳＢＬ１または反転センスビットラインＳＢＬ１Ｂの「ハイ」レベルの信号を感知して接地電圧レベルに増幅する。入出力ゲートＩＯＧは図に示されてないコラム選択信号に応答してオンとなり一対のセンスビットラインＳＢＬ１、ＳＢＬ１Ｂと一対の入出力ラインＩＯ１、ＩＯ１Ｂとの間にデータを送る。
【００１１】
図２は図１に示された信号ＬＡ、ＬＡＢを発生する回路の一例の構成を示すもので、制御器１０、ＰＭＯＳトランジスタＰ３、及びＮＭＯＳトランジスタＮ５で構成されている。
【００１２】
次に、図２に示された構成の機能を説明する。
【００１３】
制御器１０は、アクティブ命令ＡＣＴまたはリフレッシュ命令ＲＥＦが印加されると、「ロー」レベルと「ハイ」レベルの第１及び第２ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧ、ＬＡＮＧを発生する。ＰＭＯＳトランジスタＰ３は、「ロー」レベルの第１ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧに応答して電源電圧ＶＣＣレベルの信号ＬＡを発生する。ＮＭＯＳトランジスタＮ５は、「ハイ」レベルの第２ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧに応答して接地電圧ＶＳＳレベルの信号ＬＡＢを発生する。
【００１４】
図３は、図１に示された半導体メモリ装置のリフレッシュ動作を説明するためのタイミング図であり、メモリセルＭＣ１に「ハイ」レベルのデータが保存されて、一対のアレイビットラインＡＢＬ１、ＡＢＬ１Ｂ及び一対のセンスビットラインＳＢＬ１、ＳＢＬ１Ｂがプリチャージ電圧ＶＢＬレベルにプリチャージされた状態でリフレッシュ命令ＲＥＦが印加されてサブワードラインＳＷＬ１が選択される場合の動作を示す図である。
【００１５】
サブワードラインＳＷＬ１が選択されるとサブワードラインＳＷＬ１のレベルが次第に増加するようになって、サブワードラインＳＷＬ１が選択された後、所定時間の後にメモリセルＭＣ１のＮＭＯＳトランジスタＮがオンとなり、キャパシタＣの電荷と反転アレイビットラインＡＢＬ１Ｂのプリチャージレベルとの間に電荷共有動作が実行される。この際、ビットラインアイソレーションゲートＩＳＯＧ１は完全にオンとなっているので、反転アレイビットラインＡＢＬ１Ｂ及び反転センスビットラインＳＢＬ１Ｂは同一レベルに変化する。電荷共有動作期間Ｔでの電荷共有動作によって反転アレイビットラインＡＢＬ１Ｂ及び反転センスビットラインＳＢＬ１Ｂの電圧が電圧△Ｖほど増加すると電源電圧ＶＣＣレベルと接地電圧ＶＳＳレベルの第１及び第２ビットラインセンス増幅器イネーブル制御信号ＬＡ、ＬＡＢが発生する。そして、ＮＭＯＳトランジスタＮ１のゲートとソースとの間の電圧がＮＭＯＳトランジスタＮ１のスレッショルド電圧以上になることによってＮＭＯＳトランジスタＮ１がオンとなりセンスビットラインＳＢＬ１の電圧を減少させる。これによって、ＰＭＯＳトランジスタＰ２のゲートとソースとの間の電圧がＰＭＯＳトランジスタＰ２のスレッショルド電圧以上になることによってＰＭＯＳトランジスタＰ２がオンとなり反転センスビットラインＳＢＬ１Ｂの電圧が増加する。したがって、センスビットラインＳＢＬ１を接地電圧ＶＳＳレベルに増幅し、反転センスビットラインＳＢＬ１Ｂが電源電圧ＶＣＣレベルに増幅する。
【００１６】
図示してないが、メモリセルＭＣ１に「ロー」レベルのデータが保存されて、サブワードラインＳＷＬ１が選択される場合には電荷共有動作を実行することによって反転センスビットラインＳＢＬ１Ｂの電圧が電圧△Ｖ程度減少しうる。以後、電源電圧ＶＣＣレベルの信号ＬＡと接地電圧ＶＳＳレベルの信号ＬＡＢが印加されると、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２がオンとなって反転センスビットラインＳＢＬ１Ｂの電圧を接地電圧ＶＳＳレベルに増幅して、センスビットラインＳＢＬ１の電圧を電源電圧ＶＣＣレベルに増幅する。
【００１７】
前述した従来の半導体メモリ装置のビットラインセンス増幅器は、ＰＭＯＳトランジスタＰ１、Ｐ２のスレッショルド電圧が同様に設計されて、ＮＭＯＳトランジスタＮ１、Ｎ２のスレッショルド電圧が同様に設計されているので、ＰＭＯＳトランジスタＰ１が反転センスビットラインＳＢＬ１Ｂの「ロー」レベルのデータをセンシングする能力とＰＭＯＳトランジスタＰ２がセンスビットラインＳＢＬ１の「ロー」レベルのデータをセンシングする能力とが同様であり、ＮＭＯＳトランジスタＮ１が反転センスビットラインＳＢＬ１Ｂの「ハイ」レベルのデータをセンシングする能力とＮＭＯＳトランジスタＮ２がセンスビットラインＳＢＬ１の「ハイ」レベルのデータをセンシングする能力とが同様である。
【００１８】
一般的に、リフレッシュ動作の際のリフレッシュ周期を決めるのは、ビットラインセンス増幅器のセンシング能力とメモリセルに保存された「ハイ」レベルのデータの放電時間である。すなわち、メモリセルに保存された「ハイ」レベルのデータが完全に放電する前に電荷共有動作期間Ｔで電荷共有動作を実行してセンスビットライン（または、反転センスビットライン）の電圧がプリチャージ電圧ＶＢＬレベルで電圧△Ｖレベル程度増加しないと、ビットラインセンス増幅器がセンシング動作を実行することができない。
【００１９】
そして、同一ワードラインに対するリフレッシュ動作は、リフレッシュ周期単位からなり、リフレッシュ周期が短いほど消費する電力が大きくなる。リフレッシュ周期はビットラインセンス増幅器の「ハイ」レベルのデータに対するセンシング能力と関係がある。メモリセルの「ハイ」レベルのデータに対する保有能力が優れていればリフレッシュ周期を長くしてもよい。しかし、メモリセルの「ハイ」レベルのデータに対する保有能力には限界があり、半導体メモリ装置を設計の際にメモリセルの「ハイ」レベルのデータに対する保有能力が最も悪い場合を仮定してリフレッシュ周期を設定するのでリフレッシュ周期を増やすことには限界がある。
【００２０】
しかしながら、半導体メモリ装置におけるビットラインセンス増幅器の「ハイ」レベルのデータに対するセンシング能力を向上させることができれば、すなわちビットラインセンス増幅器がセンスビットライン（または反転センスビットライン）の電圧に対して極めて小さなレベル変化をセンシングすることができるように設計することができればリフレッシュ周期を長くすることができる。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明の目的は、「ハイ」レベルのデータに対するセンシング能力を向上させることができるセンス増幅器を提供することにある。
【００２２】
本発明の他の目的は、ビットラインセンス増幅器の「ハイ」レベルのデータに対するセンシング能力を向上させることによってリフレッシュ周期を増やすことができる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２３】
前記目的を果たすために本発明のセンス増幅器の第１形態は、一対のセンスビットライン、前記一対のセンスビットライン間に交差しながら電気的に結合されて、互いに異なるスレッショルド電圧を有するか又は互いに異なるスレッショルド電圧を有するようにバイアスされる第１導電型の一対の第１ＭＯＳトランジスタを具備する第１ＭＯＳセンス増幅器、及び前記一対のセンスビットライン間に交差しながら電気的に結合されて、第２導電型の一対の第１ＭＯＳトランジスタを具備する第２ＭＯＳセンス増幅器を具備することを特徴とする。
【００２４】
前記第１及び第２ＭＯＳセンス増幅器はそれぞれＮＭＯＳ及びＰＭＯＳセンス増幅器であるか又はＰＭＯＳ及びＮＭＯＳセンス増幅器であることを特徴とし、前記第１ＭＯＳセンス増幅器は前記一対のセンスビットライン間に交差しながら電気的に結合されて、互いに異なるスレッショルド電圧を有するように構成された第１導電型の一対の第２ＭＯＳトランジスタをさらに具備することを特徴とし、前記第２ＭＯＳセンス増幅器は前記一対のセンスビットライン間に交差しながら電気的に結合されて、互いに異なるスレッショルド電圧を有するように構成された第２導電型の一対の第２ＭＯＳトランジスタをさらに具備することを特徴とする。
【００２５】
前記第２導電型の前記一対の第１ＭＯＳトランジスタは互いに異なるスレッショルド電圧を有するか又は互いに異なるスレッショルド電圧を有するようにバイアスされることを特徴とする。
【００２６】
前記第１形態のセンス増幅器は、前記第１導電型の前記一対の第１ＭＯＳトランジスタのソース端子に電気的に結合された第１センス増幅器イネーブルライン、前記第１導電型の前記一対の第２ＭＯＳトランジスタのソース端子に電気的に結合された第２センス増幅器イネーブルライン、前記第２導電型の前記一対の第１ＭＯＳトランジスタのソース端子に電気的に結合された第３センス増幅器イネーブルライン、前記第２導電型の前記一対の第２ＭＯＳトランジスタのソース端子に電気的に結合された第４センス増幅器イネーブルライン、及び前記一対のセンスビットラインに交差しながら構成されて差電圧を増幅する動作の間、前記第１、第２、第３及び第４センス増幅器イネーブルラインを独立して駆動するための制御器をさらに具備することを特徴とする。
【００２７】
前記目的を果たすための本発明のセンス増幅器の第２形態は、一対のセンスビットライン、前記一対のセンスビットラインに交差しながら電気的に結合されて第１導電型の一対のＭＯＳトランジスタを具備する第１ＭＯＳセンス増幅器、前記第１導電型の一対のＭＯＳトランジスタのソース端子に電気的に結合された第１センス増幅器イネーブルライン、前記第１導電型の一対のＭＯＳトランジスタの第１の基板端子に電気的に結合された第２センス増幅器イネーブルライン、前記第１導電型の一対のＭＯＳトランジスタの第２の基板端子に電気的に結合された第３センス増幅器イネーブルライン、及び前記一対のセンスビットラインに交差しながら接続されて差電圧を増幅するための動作の間に前記第１、第２、第３センス増幅器イネーブルラインを独立して駆動するように構成された制御器を具備することを特徴とする。
【００２８】
前記第２形態のセンス増幅器は、一対のセンスビットラインに交差しながら結合された第２導電型の一対のＭＯＳトランジスタを具備する第２ＭＯＳセンス増幅器、前記第２導電型の一対のＭＯＳトランジスタのソース端子に電気的に結合された第４センス増幅器イネーブルライン、前記第２導電型の一対のＭＯＳトランジスタの第１の基板端子に電気的に結合された第５センス増幅器イネーブルライン、及び前記第２導電型の一対のＭＯＳトランジスタの第２の基板端子に電気的に結合された第６センス増幅器イネーブルラインをさらに具備することを特徴とする。
【００２９】
前記目的を果たすために本発明のセンス増幅器の第３形態は、一対のセンスビットライン、及び第１導電型の第１及び第２ＭＯＳトランジスタを具備して、前記第１ＭＯＳトランジスタは第１スレッショルド電圧を有して、前記一対のセンスビットラインの第１ラインに電気的に接続されたドレイン端子、前記一対のセンスビットラインの第２ラインに電気的に接続されたゲート端子を有して、前記第２ＭＯＳトランジスタは前記第１スレッショルド電圧とは異なる第２スレッショルド電圧を有して、前記一対のセンスビットラインの第２ラインに電気的に接続されたドレイン端子、前記一対のセンスビットラインの第１ラインに電気的に接続されたゲート端子を有することを特徴とする第１ＭＯＳセンス増幅器を具備することを特徴とする。
【００３０】
前記第３形態のセンス増幅器は第１導電型の第３及び第４ＭＯＳトランジスタを具備して、前記第３ＭＯＳトランジスタは前記第２スレッショルド電圧を有して、前記一対のセンスビットラインの第１ラインに電気的に接続されたドレイン端子、前記一対のセンスビットラインの第２ラインに電気的に接続されたゲート端子を有して、前記第４ＭＯＳトランジスタは前記第１スレッショルド電圧を有して、前記一対のセンスビットラインの第２ラインに電気的に接続されたドレイン端子、前記一対のセンスビットラインの第２ラインに電気的に接続されたゲート端子を有することを特徴とする第２ＭＯＳセンス増幅器をさらに具備することを特徴とする。
【００３１】
前記第３形態のセンス増幅器は、第２導電型の第３及び第４ＭＯＳトランジスタを具備して、前記第３ＭＯＳトランジスタは第３スレッショルド電圧を有して、前記一対のセンスビットラインの第１ラインに電気的に接続されたドレイン端子、前記一対のセンスビットラインの第２ラインに電気的に接続されたゲート端子を具備して、前記第４ＭＯＳトランジスタは前記第３スレッショルド電圧とは異なる第４スレッショルド電圧を有して、前記一対のセンスビットラインの第２ラインに電気的に接続されたドレイン端子、前記一対のセンスビットラインの第１ラインに電気的に接続されたゲート端子を有することを特徴とする第２ＭＯＳトランジスタをさらに具備することを特徴とする。
【００３２】
前記他の目的を果たすために本発明の半導体メモリ装置の第１形態は、第１アドレスによってアクセスされる第１ワードラインと反転ビットラインとの間に接続された第１メモリセル、第２アドレスによってアクセスされる第２ワードラインとビットラインとの間に接続された第２メモリセル、前記ビットラインと前記反転ビットラインとの間に直列で接続されて第１電圧の第１イネーブル信号が印加されると、前記反転ビットラインをセンシングする第１型の第１ＭＯＳトランジスタと前記ビットラインをセンシングする第１型の第２ＭＯＳトランジスタとを具備した第１型センス増幅器、前記ビットラインと前記反転ビットラインとの間に直列で接続されて第２電圧の第２イネーブル信号が印加されると、前記反転ビットラインをセンシングする第２型の第１ＭＯＳトランジスタと前記ビットラインをセンシングする第２型の第２ＭＯＳトランジスタを具備して、前記第２型の第１ＭＯＳトランジスタのセンシング能力が前記第２型の第２ＭＯＳトランジスタのセンシング能力よりも高い第２型の第１センス増幅器、及び前記ビットラインと前記反転ビットラインとの間に直列で接続されて前記第２電圧の第３イネーブル信号が印加されると、前記反転ビットラインをセンシングする第２型の第３ＭＯＳトランジスタと前記ビットラインをセンシングする第２型の第４ＭＯＳトランジスタとを具備して、前記第２型の第４ＭＯＳトランジスタのセンシング能力が前記第２型の第３ＭＯＳトランジスタのセンシング能力よりも高い第２型の第２センス増幅器を具備することを特徴とする。
【００３３】
前記第１型トランジスタはＰＭＯＳトランジスタで、前記第２型トランジスタはＮＭＯＳトランジスタであることを特徴とし、前記第２型の第１ＭＯＳトランジスタのスレッショルド電圧が前記第２型の第２ＭＯＳトランジスタのスレッショルド電圧によりも低く、前記第２型の第４ＭＯＳトランジスタのスレッショルド電圧が前記第２型の第３ＭＯＳトランジスタのスレッショルド電圧によりも低いことを特徴とする。
【００３４】
前記第１実施形態の半導体メモリ装置は、前記第１ワードラインが選択される場合に前記第１型センス増幅器と前記第２型の第１センス増幅器が動作してから前記第２型の第２センス増幅器が動作し、前記第２ワードラインが選択される場合に前記第１型センス増幅器と前記第２型の第２センス増幅器が動作してから前記第２型の第１センス増幅器が動作することを特徴とする。または、前記第１ワードラインが選択される場合に前記第１型センス増幅器と前記第２型の第１センス増幅器だけ動作して、前記第２ワードラインが選択される場合に前記第１型センス増幅器と前記第２型の第２センス増幅器だけ動作することを特徴とする。そして、前記第１電圧は電源電圧であり、前記第２電圧は接地電圧であることを特徴とする。
【００３５】
前記他の目的を果たすために本発明の半導体メモリ装置の第２形態は、第１アドレスによってアクセスされる第１ワードラインと反転ビットラインとの間に接続された第１メモリセル、第２アドレスによってアクセスされる第２ワードラインとビットラインとの間に接続された第２メモリセル、前記ビットラインと前記反転ビットラインとの間に直列で接続されて第１電圧の第１イネーブル信号が印加されると、前記反転ビットラインをセンシングする第１型の第１ＭＯＳトランジスタと前記ビットラインをセンシングする第１型の第２ＭＯＳトランジスタとを具備して、第１型の第２ＭＯＳトランジスタのセンシング能力が前記第１型の第１ＭＯＳトランジスタのセンシング能力よりも高い第１型の第１センス増幅器、前記ビットラインと前記反転ビットラインとの間に直列で接続されて第１電圧の第２イネーブル信号が印加されると、前記反転ビットラインをセンシングする第１型の第３ＭＯＳトランジスタと前記ビットラインをセンシングする第１型の第４ＭＯＳトランジスタを具備して、第１型の第３ＭＯＳトランジスタのセンシング能力が前記第１型の第４ＭＯＳトランジスタのセンシング能力よりも高い第１型の第２センス増幅器、及び前記ビットラインと前記反転ビットラインとの間に直列で接続されて第２電圧の第３イネーブル信号が印加されると、前記反転ビットラインをセンシングする第２型の第１ＭＯＳトランジスタと前記ビットラインをセンシングする第２型の第２ＭＯＳトランジスタを具備する第２型センス増幅器を具備することを特徴とする。
【００３６】
前記第１型トランジスタはＰＭＯＳトランジスタであり、前記第２型トランジスタはＮＭＯＳトランジスタであることを特徴とし、前記第１型の第１ＭＯＳトランジスタのスレッショルド電圧が前記第１型の第２ＭＯＳトランジスタのスレッショルド電圧によりも高く、前記第１型の第４ＭＯＳトランジスタのスレッショルド電圧が前記第１型の第３ＭＯＳトランジスタのスレッショルド電圧によりも高いことを特徴とする。
【００３７】
前記第２実施形態の半導体メモリ装置は、前記第１ワードラインが選択される場合に、前記第１型の第１センス増幅器と前記第２型センス増幅器が動作してから前記第１型の第２センス増幅器が動作し、前記第２ワードラインが選択される場合に前記第１型の第２センス増幅器と前記第２型センス増幅器が動作してから前記第１型の第１センス増幅器が動作することを特徴とする。または、前記第１ワードラインが選択される場合に前記第１型の第１センス増幅器と前記第２型センス増幅器だけが動作し、前記第２ワードラインが選択される場合に前記第１型の第２センス増幅器と前記第２型センス増幅器だけが動作することを特徴とする。そして、前記第１電圧は電源電圧であり、前記第２電圧は接地電圧であることを特徴とする。
【発明の効果】
【００３８】
本発明の半導体メモリ装置及びこの装置のビットラインセンシング方法は、ビットラインセンス増幅器の「ハイ」レベルのデータに対するセンシング能力を向上させることによってリフレッシュ周期を増やすことが可能となる。これによって、リフレッシュ動作の際に消費される電力を低減することができる。
【発明を実施するための最良の形態】
【００３９】
以下、添付した図面を参照して本発明の好適な実施の形態に係るセンス増幅器及び半導体メモリ装置を説明する。
【００４０】
図４は本発明の好適な実施の形態による半導体メモリ装置の第１実施形態の構成を示すブロック図であり、図１に示されたＮＭＯＳセンス増幅器ＮＳＡを第１ＮＭＯＳセンス増幅器ＮＳＡｉ及び第２ＮＭＯＳセンス増幅器ＮＳＡｊに代替して構成され、第１ＮＭＯＳセンス増幅器ＮＳＡｉはＮＭＯＳトランジスタＮ６、Ｎ７で構成され、第２ＮＭＯＳセンス増幅器ＮＳＡｊはＮＭＯＳトランジスタＮ８、Ｎ９で構成されている。
【００４１】
そして、ＮＭＯＳトランジスタＮ６のスレッショルド電圧がＮＭＯＳトランジスタＮ７のスレッショルド電圧よりも相対的に低く、ＮＭＯＳトランジスタＮ９のスレッショルド電圧がＮＭＯＳトランジスタＮ８のスレッショルド電圧よりも相対的に低く設計されて、ＰＭＯＳトランジスタＰ１、Ｐ２のスレッショルド電圧は同様に設計されている。
【００４２】
図４に示されたブロックのそれぞれの機能は、図１の機能説明を参照することによってよく理解できるため、ここでは代替されたブロックの機能についてのみ説明をする。
【００４３】
メモリセルＭＣ１、ＭＣ４に「ハイ」レベルのデータが保存されていて、リフレッシュ動作の際にサブワードラインＳＷＬ１またはサブワードラインＳＷＬ４が選択されると電荷共有動作を実行する。以後、電源電圧ＶＣＣレベルの信号ＬＡ及び接地電圧ＶＳＳレベルの信号ＬＡＢｉが印加されると、ＮＭＯＳトランジスタＮ６のスレッショルド電圧がＮＭＯＳトランジスタＮ７のスレッショルド電圧よりも低いので、反転センスビットラインＳＢＬ１Ｂの電圧が少しでも上昇すると、ＮＭＯＳトランジスタＮ６のゲートとソースとの間の電圧差がＮＭＯＳトランジスタＮ６のスレッショルド電圧よりも大きくなって、ＮＭＯＳトランジスタＮ６がオンとなりセンスビットラインＳＢＬ１の電圧を減少させる。これによって、ＰＭＯＳトランジスタＰ２のゲートとソースとの間の電圧差がＰＭＯＳトランジスタＰ２のスレッショルド電圧よりも大きくなって、ＰＭＯＳトランジスタＰ２がオンとなり反転センスビットラインＳＢＬ１Ｂの電圧を増加させる。以後、接地電圧ＶＳＳレベルの信号ＬＡＢｊが印加されると、ＮＭＯＳセンス増幅器ＮＳＡｊのＮＭＯＳトランジスタＮ８がオンとなりＮＭＯＳトランジスタＮ６、Ｎ８がともにセンスビットラインＳＢＬ１を接地電圧ＶＳＳレベルに増幅する。そして、ＰＭＯＳトランジスタＰ２は反転センスビットラインＳＢＬ１Ｂを電源電圧ＶＣＣレベルに増幅する。
【００４４】
一方に、メモリセルＭＣ２、ＭＣ３に「ハイ」レベルのデータが保存されていて、リフレッシュ動作の際にサブワードラインＳＷＬ２またはサブワードラインＳＷＬ３が選択されると電荷共有動作を実行する。以後、電源電圧ＶＣＣレベルの信号ＬＡ及び接地電圧ＶＳＳレベルの信号ＬＡＢｊが印加されると、ＮＭＯＳトランジスタＮ９のスレッショルド電圧がＮＭＯＳトランジスタＮ７のスレッショルド電圧よりも低いので、センスビットラインＳＢＬ１の電圧が少しでも上昇するとＮＭＯＳトランジスタＮ９のゲートとソースとの間の電圧差がＮＭＯＳトランジスタＮ９のスレッショルド電圧よりも大きくなって、ＮＭＯＳトランジスタＮ９がオンとなり反転センスビットラインＳＢＬ１Ｂの電圧が減少する。そして、ＰＭＯＳトランジスタＰ１のゲートとソースとの間の電圧差がＰＭＯＳトランジスタＰ１のスレッショルド電圧よりも大きくなって、ＰＭＯＳトランジスタＰ１がオンとなりセンスビットラインＳＢＬ１の電圧が増加する。以後、接地電圧ＶＳＳレベルの信号ＬＡＢｉが印加されると、ＮＭＯＳトランジスタＮ７がオンとなって、ＮＭＯＳトランジスタＮ７、Ｎ９がともにセンスビットラインＳＢＬ１を接地電圧ＶＳＳレベルにする。そして、ＰＭＯＳトランジスタＰ１は反転センスビットラインＳＢＬ１Ｂを電源電圧ＶＣＣレベルにする。
【００４５】
図５は、図４に示された信号ＬＡ、ＬＡＢを発生する回路の実施形態の構成を示す図であり、制御器２０、ＰＭＯＳトランジスタＰ３、及びＮＭＯＳトランジスタＮ１０、Ｎ１１で構成されている。
【００４６】
図５に示された構成の機能を次に説明する。
【００４７】
制御器２０はアクティブ命令ＡＣＴまたはリフレッシュ命令ＲＥＦが印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が印加され、最下位２ビットのロウアドレスＡ０、Ａ１が「００」または「１１」であれば「ロー」レベルと「ハイ」レベルの第１及び第２ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧ、ＬＡＮＧｉを発生する。そうすると、ＰＭＯＳトランジスタＰ３は「ロー」レベルの第１ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧに応答して電源電圧ＶＣＣレベルの信号ＬＡを発生する。ＮＭＯＳトランジスタＮ１０は「ハイ」レベルの第２ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧｉに応答して接地電圧ＶＳＳレベルの信号ＬＡＢｉを発生する。
【００４８】
以後、「ハイ」レベルの第３ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧｊを発生する。そうすると、ＮＭＯＳトランジスタＮ１１は「ハイ」レベルの第３ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧｊに応答して接地電圧ＶＳＳレベルの信号ＬＡＢｊを発生する。
【００４９】
一方、制御器２０はアクティブ命令ＡＣＴまたはリフレッシュ命令ＲＥＦが印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が印加され、最下位２ビットのロウアドレスＡ０、Ａ１が「０１」または「１０」であれば「ロー」レベルと「ハイ」レベルの第１及び第３ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧ、ＬＡＮＧｊを発生する。そうすると、ＰＭＯＳトランジスタＰ３は「ロー」レベルの第１ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧに応答して電源電圧ＶＣＣレベルの信号ＬＡを発生する。ＮＭＯＳトランジスタＮ１１は「ハイ」レベルの第３ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧｊに応答して接地電圧ＶＳＳレベルの信号ＬＡＢｊを発生する。
【００５０】
以後、「ハイ」レベルの第２ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧｉを発生する。そうすると、ＮＭＯＳトランジスタＮ１０は「ハイ」レベルの第２ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧｉに応答して接地電圧ＶＳＳレベルの信号ＬＡＢｉを発生する。
【００５１】
図６は、図４に示された半導体メモリ装置のリフレッシュ動作を説明するためのタイミング図であり、図３のタイミング図と同一条件での動作を示す図である。
【００５２】
電荷共有動作期間Ｔでの動作は、図３のタイミング図と同様に実行される。この際、リフレッシュ周期が長く設定されているので電荷共有動作期間Ｔで反転アレイビットラインＡＢＬ１Ｂ及び反転センスビットラインＳＢＬ１Ｂのレベルが電圧△ｖレベルほど上昇する。図６の電圧△ｖは図３の電圧△Ｖよりも低いレベルを有する。
【００５３】
電荷共有動作期間Ｔでの電荷共有動作によって反転アレイビットラインＡＢＬ１Ｂ及び反転センスビットラインＳＢＬ１Ｂの電圧が電圧△ｖ程度増加すると電源電圧ＶＣＣレベルと接地電圧ＶＳＳレベルの第１及び第２ビットラインセンス増幅器イネーブル制御信号ＬＡ、ＬＡＢｉが発生する。そうすると、ＮＭＯＳトランジスタＮ６が反転センスビットラインＳＢＬ１Ｂの電圧に応答してオンとなってセンスビットラインＳＢＬ１のレベルが減少し、ＰＭＯＳトランジスタＰ２がセンスビットラインＳＢＬ１の電圧に応答してオンとなって反転センスビットラインＳＢＬ１Ｂのレベルが増加する。以後、接地電圧ＶＳＳレベルの第３ビットラインセンス増幅器イネーブル制御信号ＬＡＢｊが発生する。そうすると、ＰＭＯＳセンス増幅器ＰＳＡ及びＮＭＯＳセンス増幅器ＮＳＡｉ、ＮＳＡｊがセンシング動作を実行して反転アレイビットラインＡＢＬ１Ｂ及び反転センスビットラインＳＢＬ１Ｂの電圧を電源電圧ＶＣＣレベルに増幅して、アレイビットラインＡＢＬ１及びセンスビットラインＳＢＬ１の電圧を接地電圧ＶＳＳレベルに増幅する。
【００５４】
図示してないが、メモリセルＭＣ２に「ハイ」レベルのデータが保存されて、一対のアレイビットラインＡＢＬ１、ＡＢＬ１Ｂ及び一対のセンスビットラインＳＢＬ１、ＳＢＬ１Ｂがプリチャージ電圧ＶＢＬレベルにプリチャージされた状態でリフレッシュ命令ＲＥＦが印加されてサブワードラインＳＷＬ２が選択される場合には信号ＬＡ、ＬＡＢｊが発生してから、信号ＬＡＢｉが発生する。
【００５５】
前述したように、本発明の好適な第１実施形態の半導体メモリ装置のビットラインセンス増幅器は、メモリセルＭＣ１、ＭＣ４が選択される場合にはＮＭＯＳセンス増幅器ＮＳＡｉのＮＭＯＳトランジスタＮ６のスレッショルド電圧に比べてＮＭＯＳトランジスタＮ７のスレッショルド電圧が低くて反転センスビットラインＳＢＬ１Ｂのレベルが△ｖ程度変化してもセンシング動作を実行することができる。そして、メモリセルＭＣ２、ＭＣ３が選択される場合はＮＭＯＳトランジスタＮ９のスレッショルド電圧がＮＭＯＳトランジスタＮ８に比べてスレッショルド電圧が低く、センスビットラインＳＢＬ１のレベルが△ｖ程度変化してもセンシング動作を実行することができる。すなわち、ＮＭＯＳトランジスタＮ６の「ハイ」レベルのデータに対するセンシング能力をＮＭＯＳトランジスタＮ７の「ハイ」レベルのデータに対するセンシング能力よりも高くし、ＮＭＯＳトランジスタＮ９の「ハイ」レベルのデータに対するセンシング能力をＮＭＯＳトランジスタＮ８の「ハイ」レベルのデータに対するセンシング能力よりも高くすることによって、ビットラインセンス増幅器の「ハイ」レベルのデータに対するセンシング能力が向上してリフレッシュ周期を増やすことができる。
【００５６】
前述した本発明の好適な第１の実施形態に係る半導体メモリ装置の動作を接地電圧ＶＳＳレベルの信号ＬＡＢｉ／ＬＡＢｊが印加された後、接地電圧ＶＳＳレベルの信号ＬＡＢｊ／ＬＡＢｉが印加される場合を一例として説明したが、接地電圧ＶＳＳレベルの信号ＬＡＢｉ／ＬＡＢｊが印加された後、フローティング状態の信号ＬＡＢｊ／ＬＡＢｉを印加してもよい。すなわち、必ず二つのＮＭＯＳセンス増幅器ＮＳＡｉ、ＮＳＡｊを動作させなければならないというわけではない。
【００５７】
図７は本発明の好適な実施の形態に係る半導体メモリ装置による第２実施形態の構成を示すブロック図であり、図１に示されたＰＭＯＳセンス増幅器ＰＳＡを第１ＰＭＯＳセンス増幅器ＰＳＡｉ及び第２ＰＭＯＳセンス増幅器ＰＳＡｊに代替して構成され、第１ＰＭＯＳセンス増幅器ＰＳＡｉはＰＭＯＳトランジスタＰ６、Ｐ７で構成され、第２ＰＭＯＳセンス増幅器ＰＳＡｊはＰＭＯＳトランジスタＰ４、Ｐ５で構成されている。
【００５８】
そして、ＰＭＯＳトランジスタＰ５のスレッショルド電圧がＰＭＯＳトランジスタＰ４のスレッショルド電圧よりも相対的に大きく、ＰＭＯＳトランジスタＰ６のスレッショルド電圧がＰＭＯＳトランジスタＰ７のスレッショルド電圧よりも相対的に大きく設計されて、ＮＭＯＳトランジスタＮ１、Ｎ２のスレッショルド電圧は同様に設計されている。
【００５９】
図７に示されたブロックそれぞれの機能は図１の機能説明を参照すればよく理解できるので、ここでは、代替されているブロックの機能に対してのみ説明する。
【００６０】
メモリセルＭＣ１、ＭＣ４に「ハイ」レベルのデータが保存されていて、リフレッシュ動作の際にサブワードラインＳＷＬ１またはサブワードラインＳＷＬ４が選択されると電荷共有動作を実行する。以後、電源電圧ＶＣＣレベルの信号ＬＡｉ及び接地電圧ＶＳＳレベルの信号ＬＡＢが印加されると、ＰＭＯＳトランジスタＰ６のスレッショルド電圧がＰＭＯＳトランジスタＰ７のスレッショルド電圧より大きいので、電源電圧ＶＣＣレベルの信号ＬＡｉが印加されると、ＰＭＯＳトランジスタＰ７のゲートとソースとの間の電圧差がＰＭＯＳトランジスタＰ７のスレッショルド電圧よりも大きくなる。そうすると、ＰＭＯＳトランジスタＰ７がオンとなって反転センスビットラインＳＢＬ１Ｂの電圧を電源電圧ＶＣＣレベルに増幅する。これによって、ＮＭＯＳトランジスタＮ１のゲートとソースとの間の電圧差がＮＭＯＳトランジスタＮ１のスレッショルド電圧よりも大きくなって、ＮＭＯＳトランジスタＮ１がオンとなりセンスビットラインＳＢＬ１の電圧を接地電圧ＶＳＳレベルに増幅する。以後、電源電圧ＶＣＣレベルの信号ＬＡｊが印加されると、ＰＭＯＳトランジスタＰ５がオンとなって、ＰＭＯＳトランジスタＰ５、Ｐ７がともに、反転センスビットラインＳＢＬ１Ｂの電圧を電源電圧ＶＣＣレベルに増幅する。
【００６１】
一方、メモリセルＭＣ２、ＭＣ３に「ハイ」レベルのデータが保存されていて、リフレッシュ動作の際にサブワードラインＳＷＬ２またはサブワードラインＳＷＬ３が選択されると電荷共有動作を実行する。以後、電源電圧ＶＣＣレベルの信号ＬＡｊ及び接地電圧ＶＳＳレベルの信号ＬＡＢが印加されると、ＰＭＯＳトランジスタＰ４がオンとなって反転センスビットラインＳＢＬ１Ｂの電圧を電源電圧ＶＣＣレベルに増幅する。そして、ＮＭＯＳトランジスタＮ２がオンとなりセンスビットラインＳＢＬ１の電圧を接地電圧ＶＳＳレベルに増幅する。以後、電源電圧ＶＣＣレベルの信号ＬＡｉが印加されると、ＰＭＯＳトランジスタＰ６がオンとなり、ＰＭＯＳトランジスタＰ４、Ｐ６がともに反転センスビットラインＳＢＬ１Ｂの電圧を電源電圧ＶＣＣレベルに増幅する。
【００６２】
図８は、図７に示された信号ＬＡｉ、ＬＡｊ、ＬＡＢを発生する回路の実施形態の構成を示す図であり、制御器３０、ＰＭＯＳトランジスタＰ８、Ｐ９及びＮＭＯＳトランジスタＮ５で構成されている。
【００６３】
図８に示された構成の機能を次に説明する。
【００６４】
制御器３０は、アクティブ命令ＡＣＴまたはリフレッシュ命令ＲＥＦが印加され、最下位２ビットのロウアドレスＡ０、Ａ１が印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が「００」または「１１」であれば「ロー」レベルと「ハイ」レベルの第１及び第２ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧｉ、ＬＡＮＧを発生する。そうすると、ＰＭＯＳトランジスタＰ８は「ロー」レベルの第１ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧｉに応答して電源電圧ＶＣＣレベルの信号ＬＡｉを発生する。ＮＭＯＳトランジスタＮ５は「ハイ」レベルの第２ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧに応答して接地電圧ＶＳＳレベルの信号ＬＡＢを発生する。以後、「ロー」レベルの第３ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧｊを発生する。そうすると、ＰＭＯＳトランジスタＰ９は「ロー」レベルの第３ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧｊに応答して電源電圧ＶＣＣレベルの信号ＬＡｊを発生する。
【００６５】
一方、制御器３０は、アクティブ命令ＡＣＴまたはリフレッシュ命令ＲＥＦが印加され、最下位２ビットのロウアドレスＡ０、Ａ１が印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が「０１」または「１０」であれば「ロー」レベルと「ハイ」レベルの第２及び第３ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧ、ＬＡＰＧｊを発生する。そうすると、ＰＭＯＳトランジスタＰ９は「ロー」レベルの第３ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧｊに応答して電源電圧ＶＣＣレベルの信号ＬＡｊを発生する。ＮＭＯＳトランジスタＮ５は「ハイ」レベルの第２ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧに応答して接地電圧ＶＳＳレベルの信号ＬＡＢを発生する。
【００６６】
以後、「ロー」レベルの第１ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧｉを発生する。そうすると、ＰＭＯＳトランジスタＰ８は「ロー」レベルの第１ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧｉに応答して電源電圧ＶＣＣレベルの信号ＬＡｉを発生する。
【００６７】
図９は、図７に示された半導体メモリ装置のリフレッシュ動作を説明するためのタイミング図であり、図３のタイミング図と同一条件での動作を示す図である。
【００６８】
電荷共有動作期間Ｔでの動作は図６のタイミング図と同様に実行される。
【００６９】
電荷共有動作期間Ｔでの電荷共有動作によって反転アレイビットラインＡＢＬ１Ｂ及び反転センスビットラインＳＢＬ１Ｂの電圧が電圧△ｖ程度増加すると電源電圧ＶＣＣレベルと接地電圧ＶＳＳレベルの第１及び第２ビットラインセンス増幅器イネーブル制御信号ＬＡｉ、ＬＡＢとが発生する。そうすると、ＰＭＯＳトランジスタＰ７がセンスビットラインＳＢＬ１の電圧をセンシングしてオンとなって反転センスビットラインＳＢＬ１Ｂのレベルを増加し、ＮＭＯＳトランジスタＮ１が反転センスビットラインＳＢＬ１Ｂの電圧をセンシングしてオンとなりセンスビットラインＳＢＬ１のレベルを減少させる。以後、電源電圧ＶＣＣレベルの第３ビットラインセンス増幅器イネーブル制御信号ＬＡｊが発生する。そうすると、ＰＭＯＳセンス増幅器ＰＳＡｉ、ＰＳＡｊ及びＮＭＯＳセンス増幅器ＮＳＡがセンシング動作を実行して反転アレイビットラインＡＢＬ１Ｂ及び反転センスビットラインＳＢＬ１Ｂの電圧を電源電圧ＶＣＣレベルに増幅し、アレイビットラインＡＢＬ１及びセンスビットラインＳＢＬ１の電圧を接地電圧ＶＳＳレベルに増幅する。すなわち、ＰＭＯＳトランジスタＰ７のスレッショルド電圧がＰＭＯＳトランジスタＰ６のスレッショルド電圧に比べて小さく設計されているので、電源電圧ＶＣＣレベルの信号ＬＡｉが印加されると、ＰＭＯＳトランジスタＰ７のゲートとソースとの間の電圧差がスレッショルド電圧よりも大きくなってＰＭＯＳトランジスタＰ７がオンとなり反転センスビットラインＳＢＬ１Ｂのレベルが上昇する。
【００７０】
図示してないが、メモリセルＭＣ２に「ハイ」レベルのデータが保存されて、一対のアレイビットラインＡＢＬ１、ＡＢＬ１Ｂ及び一対のセンスビットラインＳＢＬ１、ＳＢＬ１Ｂがプリチャージ電圧ＶＢＬレベルにプリチャージされた状態でリフレッシュ命令ＲＥＦが印加されてサブワードラインＳＷＬ２が選択される場合には信号ＬＡｊ、ＬＡＢが発生してから信号ＬＡｉが発生する。
【００７１】
前述したように、本発明の好適な第１実施形態の半導体メモリ装置のビットラインセンス増幅器は、メモリセルＭＣ１、ＭＣ４に対するリフレッシュ動作の際にはＰＭＯＳセンス増幅器ＰＳＡｉのＰＭＯＳトランジスタＰ７のスレッショルド電圧がＰＭＯＳトランジスタＰ６のスレッショルド電圧に比べて小さく、反転センスビットラインＳＢＬ１Ｂのレベルが電圧△ｖ程度変化してもＰＭＯＳトランジスタＰ７がセンシング動作を実行することができる。メモリセルＭＣ２、ＭＣ３に対するリフレッシュ動作の際には、ＰＭＯＳセンス増幅器ＰＳＡｊのＰＭＯＳトランジスタＰ４のスレッショルド電圧がＰＭＯＳトランジスタＰ５のスレッショルド電圧に比べて小さく、センスビットラインＳＢＬ１のレベルが電圧△ｖ程度変化してもＰＭＯＳトランジスタＰ４がセンシング動作を実行することができる。よって、ビットラインセンス増幅器の「ハイ」レベルのデータに対するセンシング能力が向上してリフレッシュ周期を増やすことができる。
【００７２】
前述した本発明の好適な第２の実施形態に係る半導体メモリ装置の動作を電源電圧ＶＣＣレベルの信号ＬＡｉ／ＬＡｊが印加された後、電源電圧ＶＣＣレベルの信号ＬＡｊ／ＬＡｉが印加される場合を一例として説明したが、電源電圧ＶＣＣレベルの信号ＬＡｉ／ＬＡｊが印加された後、フローティング状態の信号ＬＡｊ／ＬＡｉを印加してもよい。すなわち、必ず二つのＰＭＯＳセンス増幅器ＮＳＡｉ、ＮＳＡｊを動作させなければならないというわけではない。
【００７３】
図１０は、本発明の好適な第３の実施形態に係る半導体メモリ装置の構成を示すブロック図であり、図３に示されたＮＭＯＳセンス増幅器ＮＳＡをＮＭＯＳセンス増幅器ＮＳＡｉ、ＮＳＡｊに代替して、ＰＭＯＳセンス増幅器ＰＳＡをＰＭＯＳセンス増幅器ＰＳＡｉ、ＰＳＡｊに代替して構成されている。ＮＭＯＳセンス増幅器ＮＳＡｉはＮＭＯＳトランジスタＮ６、Ｎ７で構成され、ＮＭＯＳセンス増幅器ＮＳＡｊはＮＭＯＳトランジスタＮ８、Ｎ９で構成され、ＰＭＯＳセンス増幅器ＰＳＡｊはＰＭＯＳトランジスタＰ４、Ｐ５で構成され、ＰＭＯＳセンス増幅器ＰＳＡｉはＰＭＯＳトランジスタＰ６、Ｐ７で構成されている。
【００７４】
図１０で、ＰＭＯＳトランジスタＰ５のスレッショルド電圧がＰＭＯＳトランジスタＰ４のスレッショルド電圧よりも相対的に大きく、ＰＭＯＳトランジスタＰ６のスレッショルド電圧がＰＭＯＳトランジスタＰ７のスレッショルド電圧よりも相対的に大きく設計されて、ＮＭＯＳトランジスタＮ６のスレッショルド電圧がＮＭＯＳトランジスタＮ７のスレッショルド電圧よりも相対的に小さく、ＮＭＯＳトランジスタＮ９のスレッショルド電圧がＮＭＯＳトランジスタＮ８のスレッショルド電圧よりも相対的に小さく設計されている。
【００７５】
図１０に示されたブロックのそれぞれの機能は図１の機能説明を参照すればよく理解できるので、ここでは、代替されたブロックの機能に対してのみ説明する。
【００７６】
メモリセルＭＣ１、ＭＣ４に「ハイ」レベルのデータが保存されていて、リフレッシュ動作の際にサブワードラインＳＷＬ１またはサブワードラインＳＷＬ４が選択されると電荷共有動作を実行する。以後、電源電圧ＶＣＣレベルの信号ＬＡｉ及び接地電圧ＶＳＳレベルの信号ＬＡＢｉが印加されると、ＰＭＯＳトランジスタＰ７のゲートとソースとの間の電圧差がＰＭＯＳトランジスタＰ７のスレッショルド電圧よりも大きくなって、ＮＭＯＳトランジスタＮ６のゲートとソースとの間の電圧差がＮＭＯＳトランジスタＮ６のスレッショルド電圧よりも大きくなる。そうすると、ＰＭＯＳトランジスタＰ７がオンとなって反転センスビットラインＳＢＬ１Ｂの電圧を電源電圧ＶＣＣレベルに増幅して、ＮＭＯＳトランジスタＮ６がオンとなりセンスビットラインＳＢＬ１の電圧を接地電圧ＶＳＳレベルに増幅する。以後、電源電圧ＶＣＣレベルの信号ＬＡｊ及び接地電圧ＶＳＳレベルの信号ＬＡＢｊが印加されると、ＰＭＯＳセンス増幅器ＰＳＡｉ、ＰＳＡｊ及びＮＭＯＳセンス増幅器ＮＳＡｉ、ＮＳＡｊがともにセンシング動作を実行してセンスビットラインＳＢＬ１の電圧を接地電圧ＶＳＳレベルにさせて、反転センスビットラインＳＢＬ１Ｂの電圧を電源電圧ＶＣＣレベルにさせる。
【００７７】
一方、メモリセルＭＣ２、ＭＣ３に「ハイ」レベルのデータが保存されていて、リフレッシュ動作の際にサブワードラインＳＷＬ２またはサブワードラインＳＷＬ３が選択されると電荷共有動作を実行する。以後、電源電圧ＶＣＣレベルの信号ＬＡｊ及び接地電圧ＶＳＳレベルの信号ＬＡＢｊが印加されると、ＰＭＯＳトランジスタＰ４のゲートとソースとの間の電圧差がＰＭＯＳトランジスタＰ４のスレッショルド電圧よりも大きくなって、ＮＭＯＳトランジスタＮ９のゲートとソースとの間の電圧差がＮＭＯＳトランジスタＮ９のスレッショルド電圧よりも大きくなる。そうすると、ＰＭＯＳトランジスタＰ４がオンとなってセンスビットラインＳＢＬ１の電圧を電源電圧ＶＣＣレベルに増幅して、ＮＭＯＳトランジスタＮ９がオンとなり反転センスビットラインＳＢＬ１Ｂの電圧を接地電圧ＶＳＳレベルに増幅する。以後、電源電圧ＶＣＣレベルの信号ＬＡｉ及び接地電圧ＶＳＳレベルの信号ＬＡＢｉが印加されると、ＰＭＯＳセンス増幅器ＰＳＡｉ、ＰＳＡｊ及びＮＭＯＳセンス増幅器ＮＳＡｉ、ＮＳＡｊがともにセンシング動作を実行して反転センスビットラインＳＢＬ１Ｂの電圧を電源電圧ＶＣＣレベルにさせて、センスビットラインＳＢＬ１の電圧を接地電圧ＶＳＳレベルにさせる。
【００７８】
図１１は、図１０に示された信号ＬＡｉ、ＬＡｊ、ＬＡＢｉ、ＬＡＢｊを発生する回路の実施形態の構成を示す図であり、制御器４０、ＰＭＯＳトランジスタＰ８、Ｐ９、及びＮＭＯＳトランジスタＮ１０、Ｎ１１で構成されている。
【００７９】
図１１に示された構成の機能を次に説明する。
【００８０】
制御器４０は、アクティブ命令ＡＣＴまたはリフレッシュ命令ＲＥＦが印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が「００」または「１１」であれば「ロー」レベルと「ハイ」レベルの第１及び第２ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧｉ、ＬＡＮＧｉを発生する。そうすると、ＰＭＯＳトランジスタＰ８は「ロー」レベルの第１ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧｉに応答して電源電圧ＶＣＣレベルの信号ＬＡｉを発生して、ＮＭＯＳトランジスタＮ１０は「ハイ」レベルの第２ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧｉに応答して接地電圧ＶＳＳレベルの信号ＬＡＢｉを発生する。
【００８１】
以後、「ロー」レベルの第３ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧｊ及び「ハイ」レベルの第４ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧｊを発生する。そうすると、ＰＭＯＳトランジスタＰ９は「ロー」レベルの第３ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧｊに応答して電源電圧ＶＣＣレベルの信号ＬＡｊを発生し、ＮＭＯＳトランジスタＮ１１は「ハイ」レベルの第４ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧｊに応答して接地電圧ＶＳＳレベルの信号ＬＡＢｊを発生する。
【００８２】
一方、制御器４０は、アクティブ命令ＡＣＴまたはリフレッシュ命令ＲＥＦが印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が「０１」または「１０」であれば「ロー」レベルと「ハイ」レベルの第３及び第４ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧｊ、ＬＡＮＧｊを発生する。そうすると、ＰＭＯＳトランジスタＰ９は「ロー」レベルの第３ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧｊに応答して電源電圧ＶＣＣレベルの信号ＬＡｊを発生する。ＮＭＯＳトランジスタＮ１１は「ハイ」レベルの第４ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧｊに応答して接地電圧ＶＳＳレベルの信号ＬＡＢｊを発生する。
【００８３】
以後、「ロー」レベルの第１ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧｉ及び「ハイ」レベルの第２ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧｉを発生する。そうすると、ＰＭＯＳトランジスタＰ８は「ロー」レベルの第１ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧｉに応答して電源電圧ＶＣＣレベルの信号ＬＡｉを発生し、ＮＭＯＳトランジスタＮ１０は「ハイ」レベルの第２ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧｉに応答して接地電圧ＶＳＳレベルの信号ＬＡＢｉを発生する。
【００８４】
図１２は、図１０に示された半導体メモリ装置のリフレッシュ動作を説明するためのタイミング図であり、図３のタイミング図と同一条件での動作を示す図である。
【００８５】
電荷共有動作期間Ｔでの動作は図６のタイミング図と同様に実行される。
【００８６】
電荷共有動作期間Ｔでの電荷共有動作によって反転アレイビットラインＡＢＬ１Ｂ及び反転センスビットラインＳＢＬ１Ｂの電圧が電圧△ｖ程度増加すると電源電圧ＶＣＣレベルと接地電圧ＶＳＳレベルの第１及び第２ビットラインセンス増幅器イネーブル制御信号ＬＡｉ、ＬＡＢｉが発生する。そうすると、ＰＭＯＳトランジスタＰ７がセンスビットラインＳＢＬ１の電圧をセンシングして反転センスビットラインＳＢＬ１Ｂのレベルを増加し、ＮＭＯＳトランジスタＮ６が反転センスビットラインＳＢＬ１Ｂの電圧をセンシングしてセンスビットラインＳＢＬ１のレベルが減少する。以後、電源電圧ＶＣＣレベルの第３ビットラインセンス増幅器イネーブル制御信号ＬＡｊ及び接地電圧ＶＳＳレベルの第４ビットラインセンス増幅器イネーブル制御信号ＬＡＢｊが発生する。そうすると、ＰＭＯＳセンス増幅器ＰＳＡｉ、ＰＳＡｊ及びＮＭＯＳセンス増幅器ＮＳＡｉ、ＮＳＡｊがともにセンシング動作を実行して反転センスビットラインＳＢＬ１Ｂを電源電圧ＶＣＣレベルに、センスビットラインＳＢＬ１を接地電圧ＶＳＳレベルに増幅する。
【００８７】
図示してないが、メモリセルＭＣ２に「ハイ」レベルのデータが保存されて、一対のアレイビットラインＡＢＬ１、ＡＢＬ１Ｂ及び一対のセンスビットラインＳＢＬ１、ＳＢＬ１Ｂがプリチャージ電圧ＶＢＬレベルにプリチャージされた状態でリフレッシュ命令ＲＥＦが印加されてサブワードラインＳＷＬ２が選択される場合には信号ＬＡｊ、ＬＡＢｊが発生してから、信号ＬＡｉ、ＬＡＢｉが発生する。
【００８８】
前述した本発明の好適な第３の実施形態に係る半導体メモリ装置のビットラインセンス増幅器は、メモリセルＭＣ１、ＭＣ４に対するリフレッシュ動作の際にはＰＭＯＳセンス増幅器ＰＳＡｉのＰＭＯＳトランジスタＰ７のスレッショルド電圧がＰＭＯＳトランジスタＰ６のスレッショルド電圧に比べて小さく、反転センスビットラインＳＢＬ１Ｂのレベルが電圧△ｖ程度変化してもＰＭＯＳトランジスタＰ７がセンシング動作を実行することができ、ＮＭＯＳセンス増幅器ＮＳＡｉのＮＭＯＳトランジスタＮ６のスレッショルド電圧がＮＭＯＳトランジスタＮ７のスレッショルド電圧に比べて低くて反転センスビットラインＳＢＬ１Ｂのレベルが△ｖ程度増加してもＮＭＯＳトランジスタＮ６がセンシング動作を実行することができる。そして、メモリセルＭＣ２、ＭＣ３に対するリフレッシュ動作の際にはＰＭＯＳセンス増幅器ＰＳＡｊのＰＭＯＳトランジスタＰ４のスレッショルド電圧がＰＭＯＳトランジスタＰ５のスレッショルド電圧に比べて低くてセンスビットラインＳＢＬ１のレベルが電圧△ｖ程度変化してもＰＭＯＳトランジスタＰ４がセンシング動作を実行することができ、ＮＭＯＳセンス増幅器ＮＳＡｊのＮＭＯＳトランジスタＮ９のスレッショルド電圧がＮＭＯＳトランジスタＮ８のスレッショルド電圧に比べて低くてセンスビットラインＳＢＬ１のレベルが△ｖ程度増加してもＮＭＯＳトランジスタＮ９がセンシング動作を実行することができる。よって、ビットラインセンス増幅器の「ハイ」レベルのデータに対するセンシング能力が向上してリフレッシュ周期を増やすことができる。
【００８９】
前述した本発明の好適な第３の実施形態に係る半導体メモリ装置の動作を電源電圧ＶＣＣレベルの信号ＬＡｉ／ＬＡｊ及び接地電圧ＶＳＳレベルの信号ＬＡＢｉ／ＬＡＢｊが印加された後、電源電圧ＶＣＣレベルの信号ＬＡｊ／ＬＡｉ及び接地電圧ＶＳＳレベルの信号ＬＡＢｊ／ＬＡＢｉが印加される場合を一例として説明したが、電源電圧ＶＣＣレベルの信号ＬＡｉ／ＬＡｊ及び接地電圧ＶＳＳレベルの信号ＬＡＢｉ／ＬＡＢｊが印加されてからフローティング状態の信号ＬＡｊ／ＬＡｉ、ＬＡＢｊ／ＬＡＢｉを印加してもよい。すなわち、必ず二つのＮＭＯＳセンス増幅器ＮＳＡｉ、ＮＳＡｊ及び二つのＰＭＯＳセンス増幅器ＰＳＡｉ、ＰＳＡｊを動作させなければならないというわけではない。
【００９０】
図１３は、本発明の好適な第４の実施形態に係る半導体メモリ装置の構成を示すブロック図であり、図１に示されたＮＭＯＳトランジスタＮ１、Ｎ２のそれぞれの基板で信号ＬＡＢ１、ＬＡＢ２それぞれが印加されることを除けば図１の構成と同様である。
【００９１】
図１３に示されたブロックのそれぞれの機能は図１の機能説明を参照すればよく理解できるので、ここでは、信号ＬＡＢ１、ＬＡＢ２の印加による動作について説明する。
【００９２】
メモリセルＭＣ１、ＭＣ４に「ハイ」レベルのデータが保存されていて、リフレッシュ動作の際にサブワードラインＳＷＬ１またはサブワードラインＳＷＬ４が選択されると電荷共有動作を実行する。以後、基板電圧ＶＢＢよりも高いレベルの信号ＬＡＢ１及び基板電圧ＶＢＢレベルの信号ＬＡＢ２が印加されると、ＮＭＯＳトランジスタＮ１のスレッショルド電圧がＮＭＯＳトランジスタＮ２のスレッショルド電圧よりも低くなる。そして、電源電圧ＶＣＣレベルの信号ＬＡ及び接地電圧ＶＳＳレベルの信号ＬＡＢが印加されると、図４のビットラインセンス増幅器と同一動作を実行する。
【００９３】
一方、メモリセルＭＣ２、ＭＣ３に「ハイ」レベルのデータが保存されていて、リフレッシュ動作の際にサブワードラインＳＷＬ２またはサブワードラインＳＷＬ３が選択されると電荷共有動作を実行する。以後、基板電圧ＶＢＢよりも高いレベルの信号ＬＡＢ２及び基板電圧ＶＢＢレベルの信号ＬＡＢ１が印加されると、ＮＭＯＳトランジスタＮ２のスレッショルド電圧がＮＭＯＳトランジスタＮ１のスレッショルド電圧よりも低くなる。そして、電源電圧ＶＣＣレベルの信号ＬＡ及び接地電圧ＶＳＳレベルの信号ＬＡＢが印加されると、図４のビットラインセンス増幅器と同様な動作を実行する。
【００９４】
図１４は、図１３に示された信号ＬＡ、ＬＡＢ、ＬＡＢ１、ＬＡＢ２を発生する回路の実施形態の構成を示す図であり、制御器５０、ＰＭＯＳトランジスタＰ３、及びＮＭＯＳトランジスタＮ５、Ｎ１２〜Ｎ１５で構成されている。
【００９５】
図１４に示された構成の機能を次に説明する。
【００９６】
制御器５０は、アクティブ命令ＡＣＴまたはリフレッシュ命令ＲＥＦが印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が「００」または「１１」であれば、まず、「ハイ」レベルの第１及び第４基板電圧制御信号ＣＯＮ１、ＣＯＮ４及び「ロー」レベルの第２及び第３基板電圧制御信号ＣＯＮ２、ＣＯＮ３を発生する。この際、ＮＭＯＳトランジスタＮ１３に印加される「ロー」レベルは基板電圧ＶＢＢレベルである。そうすると、ＮＭＯＳトランジスタＮ１３、Ｎ１４がオフされてＮＭＯＳトランジスタＮ１２、Ｎ１５がオンとなり基板電圧ＶＢＢよりも高い電圧ＶＢＢ＋αの信号ＬＡＢ１及び基板電圧ＶＢＢレベルの信号ＬＡＢ２を発生する。
【００９７】
一方、制御器５０は、アクティブ命令ＡＣＴまたはリフレッシュ命令ＲＥＦが印加され、最下位２ビットのロウアドレスＡ０、Ａ１が印加され、最下位２ビットのロウアドレスＡ０、Ａ１が「０１」または「１０」であれば、まず、「ロー」レベルの第１及び第４基板電圧制御信号ＣＯＮ１、ＣＯＮ４及び「ハイ」レベルの第２及び第３基板電圧制御信号ＣＯＮ２、ＣＯＮ３を発生する。この際、ＮＭＯＳトランジスタＮ１５に印加される「ロー」レベルは基板電圧ＶＢＢレベルである。そうすると、ＮＭＯＳトランジスタＮ１２、Ｎ１５がオフされて、ＮＭＯＳトランジスタＮ１３、Ｎ１４がオンとなり基板電圧ＶＢＢレベルの信号ＬＡＢ１及び基板電圧ＶＢＢよりも高い電圧ＶＢＢ＋αの信号ＬＡＢ２を発生する。
【００９８】
以後、「ロー」レベルと「ハイ」レベルの第１及び第２ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧ、ＬＡＮＧを発生する。そうすると、ＰＭＯＳトランジスタＰ３は「ロー」レベルの第１ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧに応答して電源電圧ＶＣＣレベルの信号ＬＡを発生し、ＮＭＯＳトランジスタＮ５は「ハイ」レベルの第２ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧに応答して接地電圧ＶＳＳレベルの信号ＬＡＢを発生する。
【００９９】
図１５は、図１３に示された半導体メモリ装置のリフレッシュ動作を説明するためのタイミング図であり、図６のタイミング図と同一条件での動作を示す図である。
【０１００】
電荷共有動作期間Ｔでの動作は図６のタイミング図と同様に実行される。
【０１０１】
以後、基板電圧ＶＢＢより高い電圧ＶＢＢ＋αレベルの信号ＬＡＢ１及び基板電圧ＶＢＢレベルの信号ＬＡＢ２が印加されると、ＮＭＯＳトランジスタＮ１のスレッショルド電圧がＮＭＯＳトランジスタＮ２のスレッショルド電圧よりも低くなる。そして、電源電圧ＶＣＣレベルの信号ＬＡ及び接地電圧ＶＳＳレベルの信号ＬＡＢが印加されると、図６のタイミング図と同様な動作を実行する。
【０１０２】
図示してないが、メモリセルＭＣ２に「ハイ」レベルのデータが保存されて、一対のアレイビットラインＡＢＬ１、ＡＢＬ１Ｂ及び一対のセンスビットラインＳＢＬ１、ＳＢＬ１Ｂがプリチャージ電圧ＶＢＬレベルにプリチャージされた状態でリフレッシュ命令ＲＥＦが印加されてサブワードラインＳＷＬ２が選択される場合には基板電圧ＶＢＢよりも高い電圧ＶＢＢ＋αレベルの信号ＬＡＢ２及び基板電圧ＶＢＢレベルの信号ＬＡＢ１を発生する。そして、電源電圧ＶＣＣレベルの信号ＬＡ及び接地電圧ＶＳＳレベルの信号ＬＡＢが印加される。
【０１０３】
図１３に示された本発明の好適な実施の形態に係る半導体メモリ装置は図４に示された半導体メモリ装置と互いに異なる構成を有するが、同様な動作を実行する。
【０１０４】
図１６は、本発明の好適な第５の実施形態に係る半導体メモリ装置の構成を示すブロック図であり、図１に示されたＰＭＯＳトランジスタＰ１、Ｐ２のそれぞれの基板で、信号ＬＡ１、ＬＡ２のそれぞれが印加されるように構成されたことを除けば図１の構成と同様である。
【０１０５】
図１６に示されたブロックのそれぞれの機能は図１の機能説明を参照すればよく理解できるので、ここでは、信号ＬＡ１、ＬＡ２の印加による動作について説明する。
【０１０６】
メモリセルＭＣ１、ＭＣ４に「ハイ」レベルのデータが保存されていて、リフレッシュ動作の際にサブワードラインＳＷＬ１またはサブワードラインＳＷＬ４が選択されると電荷共有動作を実行する。以後、電源電圧ＶＣＣレベルの信号ＬＡ２、電源電圧ＶＣＣレベルよりも低い電圧の信号ＬＡ１が印加されると、ＰＭＯＳトランジスタＰ２のスレッショルド電圧がＰＭＯＳトランジスタＰ１のスレッショルド電圧よりも低くなる。そして、電源電圧ＶＣＣレベルの信号ＬＡ及び接地電圧ＶＳＳレベルの信号ＬＡＢが印加されると、図７のビットラインセンス増幅器と同様な動作を実行する。
【０１０７】
一方、メモリセルＭＣ２、ＭＣ３に「ハイ」レベルのデータが保存されていて、リフレッシュ動作の際にサブワードラインＳＷＬ２またはサブワードラインＳＷＬ３が選択されると電荷共有動作を実行する。以後、電源電圧ＶＣＣレベルの信号ＬＡ１及び電源電圧ＶＣＣレベルよりも低い電圧の信号ＬＡ２が印加されると、ＰＭＯＳトランジスタＰ１のスレッショルド電圧がＰＭＯＳトランジスタＰ２のスレッショルド電圧よりも低くなる。そして、電源電圧ＶＣＣレベルの信号ＬＡ及び接地電圧ＶＳＳレベルの信号ＬＡＢが印加されると、図７のビットラインセンス増幅器と同様な動作を実行する。
【０１０８】
図１７は、図１６に示された信号ＬＡ、ＬＡＢ、ＬＡ１、ＬＡ２を発生する回路の実施形態の構成を示す図であり、制御器６０、ＰＭＯＳトランジスタＰ３、Ｐ１０〜Ｐ１３、及びＮＭＯＳトランジスタＮ５で構成されている。
【０１０９】
図１７に示された構成の機能を次に説明する。
【０１１０】
制御器６０は、アクティブ命令ＡＣＴまたはリフレッシュ命令ＲＥＦが印加され、最下位２ビットのロウアドレスＡ０、Ａ１が印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が「００」または「１１」であれば、まず、「ロー」レベルの第１及び第４基板電圧制御信号ＣＯＮ５、ＣＯＮ８、及び「ハイ」レベルの第２及び第３基板電圧制御信号ＣＯＮ６、ＣＯＮ７を発生する。そうすると、ＰＭＯＳトランジスタＰ１０、Ｐ１３がオンとなりＰＭＯＳトランジスタＰ１１、Ｐ１２がオフされて電源電圧ＶＣＣレベルの信号ＬＡ２、電源電圧ＶＣＣレベルよりも低い電圧ＶＣＣ−βレベルの信号ＬＡ１を発生する。
【０１１１】
一方、制御器６０は、アクティブ命令ＡＣＴまたはリフレッシュ命令ＲＥＦが印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が「０１」または「１０」であれば、まず、「ハイ」レベルの第１及び第４基板電圧制御信号ＣＯＮ５、ＣＯＮ８、及び「ロー」レベルの第２及び第３基板電圧制御信号ＣＯＮ６、ＣＯＮ７を発生する。そうすると、ＰＭＯＳトランジスタＰ１０、Ｐ１３がオフされてＰＭＯＳトランジスタＰ１１、Ｐ１２がオンとなり電源電圧ＶＣＣレベルの信号ＬＡ１、電源電圧ＶＣＣレベルよりも低い電圧ＶＣＣ−βレベルの信号ＬＡ２を発生する。
【０１１２】
以後、「ロー」レベルと「ハイ」レベルの第１及び第２ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧ、ＬＡＮＧを発生する。そうすると、ＰＭＯＳトランジスタＰ３は「ロー」レベルの第１ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧに応答して電源電圧ＶＣＣレベルの信号ＬＡを発生し、ＮＭＯＳトランジスタＮ５は「ハイ」レベルの第２ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧに応答して接地電圧ＶＳＳレベルの信号ＬＡＢを発生する。
【０１１３】
図１８は、図１６に示された半導体メモリ装置のリフレッシュ動作を説明するためのタイミング図であり、図３のタイミング図と同一条件での動作を示す図である。
【０１１４】
電荷共有動作期間Ｔでの動作は図６のタイミング図と同様に実行される。
【０１１５】
以後、電源電圧ＶＣＣレベルの信号ＬＡ２及び電源電圧ＶＣＣレベルよりも低い電圧の信号ＬＡ１が発生して、電源電圧ＶＣＣの信号ＬＡ及び接地電圧ＶＳＳレベルの信号ＬＡＢが印加されると、図６のタイミング図と同様な動作を実行する。
【０１１６】
図示してないが、メモリセルＭＣ２に「ハイ」レベルのデータが保存されて、一対のアレイビットラインＡＢＬ１、ＡＢＬ１Ｂ及び一対のセンスビットラインＳＢＬ１、ＳＢＬ１Ｂがプリチャージ電圧ＶＢＬレベルにプリチャージされた状態でリフレッシュ命令ＲＥＦが印加されてサブワードラインＳＷＬ２が選択される場合には電源電圧ＶＣＣレベルの信号ＬＡ１及び電源電圧ＶＣＣレベルよりも低い電圧の信号ＬＡ２が発生して、電源電圧ＶＣＣの信号ＬＡ及び接地電圧ＶＳＳレベルの信号ＬＡＢが印加される。
【０１１７】
図１６に示された本発明の好適な実施の形態に係る半導体メモリ装置は図７に示された半導体メモリ装置と互いに異なる構成を有しているが、同様な動作を実行する。
【０１１８】
図１９は、本発明の好適な第６の実施の形態に係る半導体メモリ装置の構成を示すブロック図であり、図１に示されたＰＭＯＳトランジスタＰ１、Ｐ２のそれぞれの基板で信号ＬＡ１、ＬＡ２がそれぞれ印加され、ＮＭＯＳトランジスタＮ１、Ｎ２のそれぞれの基板で信号ＬＡＢ１、ＬＡＢ２がそれぞれ印加するように構成されたことを除き、図１０の構成と同様である。
【０１１９】
図１９に示されたブロックのそれぞれの機能は図１の機能説明を参照すればよく理解できるので、ここでは、信号ＬＡ１、ＬＡ２、ＬＡＢ１、ＬＡＢ２の印加による動作についてのみ説明する。
【０１２０】
メモリセルＭＣ１、ＭＣ４に「ハイ」レベルのデータが保存されていて、リフレッシュ動作の際にサブワードラインＳＷＬ１またはサブワードラインＳＷＬ４が選択されると電荷共有動作を実行する。以後、電源電圧ＶＣＣレベルの信号ＬＡ２、基板電圧ＶＢＢより高いレベルの信号ＬＡＢ１、電源電圧ＶＣＣレベルより低い電圧の信号ＬＡ１、及び基板電圧ＶＢＢレベルの信号ＬＡＢ２が印加されると、ＰＭＯＳトランジスタＰ１のスレッショルド電圧がＰＭＯＳトランジスタＰ２のスレッショルド電圧よりも高くなって、ＮＭＯＳトランジスタＮ１のスレッショルド電圧がＮＭＯＳトランジスタＮ２のスレッショルド電圧よりも低くなる。以後、電源電圧ＶＣＣレベルの信号ＬＡ及び接地電圧ＶＳＳレベルの信号ＬＡＢが印加されると、図１０のビットラインセンス増幅器と同様な動作を実行する。
【０１２１】
一方、メモリセルＭＣ２、ＭＣ３に「ハイ」レベルのデータが保存されていて、リフレッシュ動作の際にサブワードラインＳＷＬ２またはサブワードラインＳＷＬ３が選択されると電荷共有動作を実行する。以後、電源電圧ＶＣＣレベルの信号ＬＡ１、基板電圧ＶＢＢより高いレベルの信号ＬＡＢ２、電源電圧ＶＣＣレベルより低い電圧の信号ＬＡ２、及び基板電圧ＶＢＢレベルの信号ＬＡＢ１が印加されると、ＰＭＯＳトランジスタＰ２のスレッショルド電圧がＰＭＯＳトランジスタＰ１のスレッショルド電圧よりも高くなって、ＮＭＯＳトランジスタＮ２のスレッショルド電圧がＮＭＯＳトランジスタＮ１のスレッショルド電圧よりも低くなる。以後、電源電圧ＶＣＣレベルの信号ＬＡ及び接地電圧ＶＳＳレベルの信号ＬＡＢが印加されると、図１０のビットラインセンス増幅器と同様な動作を実行する。
【０１２２】
図２０は、図１９に示された信号ＬＡ、ＬＡＢ、ＬＡ１、ＬＡ２、ＬＡＢ１、ＬＡＢ２を発生する回路の実施形態の構成を示す図であり、制御器７０、ＰＭＯＳトランジスタＰ３、Ｐ１０〜Ｐ１３、及びＮＭＯＳトランジスタＮ５、Ｎ１２〜Ｎ１５で構成されている。
【０１２３】
図２０に示された構成の機能を次に説明する。
【０１２４】
制御器７０は、アクティブ命令ＡＣＴまたはリフレッシュ命令ＲＥＦが印加され、最下位２ビットのロウアドレスＡ０、Ａ１が印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が「００」または「１１」であれば、まず、「ハイ」レベルの第１及び第４基板電圧制御信号ＣＯＮ１、ＣＯＮ４及び「ロー」レベルの第２及び第３基板電圧制御信号ＣＯＮ２、ＣＯＮ３を発生し、「ロー」レベルの第５及び第８基板電圧制御信号ＣＯＮ５、ＣＯＮ８、及び「ハイ」レベルの第６及び第７基板電圧制御信号ＣＯＮ６、ＣＯＮ７を発生する。この際、ＮＭＯＳトランジスタＮ１３に印加される「ロー」レベルは基板電圧ＶＢＢレベルである。そうすると、ＮＭＯＳトランジスタＮ１３、Ｎ１４がオフされてＮＭＯＳトランジスタＮ１２、Ｎ１５がオンとなり基板電圧ＶＢＢよりも高い電圧ＶＢＢ＋αの信号ＬＡＢ１及び基板電圧ＶＢＢレベルの信号ＬＡＢ２を発生して、ＰＭＯＳトランジスタＰ１０、Ｐ１３がオンとなりＰＭＯＳトランジスタＰ１１、Ｐ１２がオフされて電源電圧ＶＣＣレベルの信号ＬＡ２、電源電圧ＶＣＣレベルよりも低い電圧ＶＣＣ−βの信号ＬＡ１を発生する。
【０１２５】
一方、制御器７０は、アクティブ命令ＡＣＴまたはリフレッシュ命令ＲＥＦが印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が印加されて、最下位２ビットのロウアドレスＡ０、Ａ１が「０１」または「１０」であれば、まず、「ロー」レベルの第１及び第４基板電圧制御信号ＣＯＮ１、ＣＯＮ４及び「ハイ」レベルの第２及び第３基板電圧制御信号ＣＯＮ２、ＣＯＮ３を発生し、「ハイ」レベルの第５及び第８基板電圧制御信号ＣＯＮ５、ＣＯＮ８、及び「ロー」レベルの第６及び第７基板電圧制御信号ＣＯＮ６、ＣＯＮ７を発生する。この際、ＮＭＯＳトランジスタＮ１５に印加される「ロー」レベルは基板電圧ＶＢＢレベルである。そうすると、ＮＭＯＳトランジスタＮ１２、Ｎ１５がオフされ、ＮＭＯＳトランジスタＮ１３、Ｎ１４がオンとなって基板電圧ＶＢＢレベルの信号ＬＡＢ１及び基板電圧ＶＢＢよりも高い電圧ＶＢＢ＋αの信号ＬＡＢ２を発生し、ＰＭＯＳトランジスタＰ１０、Ｐ１３がオフされてＰＭＯＳトランジスタＰ１１、Ｐ１２がオンとなり電源電圧ＶＣＣレベルの信号ＬＡ１、電源電圧ＶＣＣレベルよりも低い電圧ＶＣＣ−βの信号ＬＡ２を発生する。
【０１２６】
以後、「ロー」レベルと「ハイ」レベルの第１及び第２ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧ、ＬＡＮＧを発生する。そうすると、ＰＭＯＳトランジスタＰ３は「ロー」レベルの第１ビットラインセンス増幅器イネーブル制御信号ＬＡＰＧに応答して電源電圧ＶＣＣレベルの信号ＬＡを発生して、ＮＭＯＳトランジスタＮ５は「ハイ」レベルの第２ビットラインセンス増幅器イネーブル制御信号ＬＡＮＧに応答して接地電圧ＶＳＳレベルの信号ＬＡＢを発生する。
【０１２７】
図２１は、図１９に示された半導体メモリ装置のリフレッシュ動作を説明するためのタイミング図であり、図３のタイミング図と同一条件での動作を示す図である。
【０１２８】
電荷共有動作期間Ｔでの動作は図６のタイミング図と同様に実行される。
【０１２９】
以後、電源電圧ＶＣＣレベルの信号ＬＡ２、電源電圧ＶＣＣレベルより低い電圧ＶＣＣ−βの信号ＬＡ１、基板電圧ＶＢＢレベルの信号ＬＡＢ２、及び基板電圧ＶＢＢレベルより高い電圧ＶＢＢ＋αの信号ＬＡＢ１が発生して、電源電圧ＶＣＣの信号ＬＡ及び接地電圧ＶＳＳレベルの信号ＬＡＢが印加されると、図１２のタイミング図と同様な動作を実行する。
【０１３０】
図示してないが、メモリセルＭＣ２に「ハイ」レベルのデータが保存されて、一対のアレイビットラインＡＢＬ１、ＡＢＬ１Ｂ及び一対のセンスビットラインＳＢＬ１、ＳＢＬ１Ｂがプリチャージ電圧ＶＢＬレベルにプリチャージされた状態でリフレッシュ命令ＲＥＦが印加されてサブワードラインＳＷＬ２が選択される場合には電源電圧ＶＣＣレベルの信号ＬＡ１、電源電圧ＶＣＣレベルより低い電圧ＶＣＣ−βの信号ＬＡ２、基板電圧ＶＢＢレベルの信号ＬＡＢ１、及び基板電圧ＶＢＢより高い電圧ＶＢＢ＋αの信号ＬＡＢ２が発生して、電源電圧ＶＣＣの信号ＬＡ及び接地電圧ＶＳＳレベルの信号ＬＡＢが印加される。
【０１３１】
図１９に示された本発明の好適な実施の形態に係る半導体メモリ装置は、図１０に示された半導体メモリ装置と互いに異なる構成を有しているが、同様な動作を実行する。
【０１３２】
前述した好適な実施の形態に係る半導体メモリ装置は、ＰＭＯＳセンス増幅器を構成するＰＭＯＳトランジスタのセンシング能力及び／またはＮＭＯＳセンス増幅器を構成するＮＭＯＳトランジスタのセンシング能力を互いに異なるようにすることによって「ハイ」レベルのデータに対するセンシング能力を向上させる。これによって、半導体メモリ装置のリフレッシュ周期を増やすことができる。
【０１３３】
したがって、前述したように、本発明の好適な実施の形態は一対の差動センスビットラインの比較的に小さな差動信号を感知して、増幅するように構成されたセンス増幅器を含む。一つの実施形態によると、センス増幅器は複数のＭＯＳセンス増幅器を提供する。図４に示されたように、ＭＯＳセンス増幅器は一対のセンスビットラインＳＢＬ１、ＳＢＬ１Ｂに交差しながら電気的に結合された第１導電型の一対の第１ＮＭＯＳセンス増幅器Ｎ６、Ｎ７を具備する第１ＮＭＯＳセンス増幅器ＮＳＡｉ、ＮＳＡｊを含む。一対の第１ＮＭＯＳトランジスタＮ６、Ｎ７は一対のセンスビットラインの比較的に小さな差電圧の改善されたセンシングができるようにするために互いに異なるスレッショルド電圧を有するように構成される。一方、図１３に示されたように、一対の第１ＮＭＯＳトランジスタＮ１、Ｎ２は互いに異なるスレッショルド電圧を有するようにバイアスされてもよい。このような互いに異なるスレッショルド電圧を有するようにバイアスされる構成はは、センス及び増幅動作間、ＮＭＯＳトランジスタの基板端子にバイアスされるレベルを独立に制御するによって達成されうる。ＭＯＳセンス増幅器は、一対のセンスビットラインＳＢＬ１、ＳＢＬ１Ｂに交差しながら電気的に結合された一対の第１ＰＭＯＳトランジスタＰ１、Ｐ２を具備する第２ＭＯＳセンス増幅器ＰＳＡ（図１３ではＰＳＡｉ）を含むこともできる。
【０１３４】
図４では、第１ＭＯＳセンス増幅器は、また一対のセンスビットラインＳＢＬ１、ＳＢＬ１Ｂに交差しながら電気的に結合された一対の第２ＮＭＯＳトランジスタＮ８、Ｎ９を含むこともできる。一対の第２ＰＭＯＳトランジスタＮ８、Ｎ９は互いに異なるスレッショルド電圧を有するように構成される。同様に、図７に示されたように、一対の第１ＰＭＯＳトランジスタＰ６、Ｐ７は互いに異なるスレッショルド電圧を有するように構成できる。または、図１６に示されたように、一対の第１ＰＭＯＳトランジスタＰ１、Ｐ２は互いに異なるスレッショルド電圧を有するようにバイアスされてもよい。
【０１３５】
図１３では、第１ＮＭＯＳセンス増幅器ＮＳＡｉは一対のＮＭＯＳトランジスタＮ１、Ｎ２を有する。まず、第２及び第３センス増幅器イネーブルラインＬＡＢ、ＬＡＢ１、ＬＡＢ２が供給される。第１センス増幅器イネーブルラインＬＡＢは一対のＮＭＯＳトランジスタＮ１、Ｎ２のソース端子に電気的に結合される。しかしながら、互いに異なるスレッショルド電圧を有するようにバイアスされるために、第２センス増幅器イネーブルラインＬＡＢ１はＮＭＯＳトランジスタＮ１の基板端子に電気的に結合されて、第３センス増幅器イネーブルラインＬＡＢ２はＮＭＯＳトランジスタＮ２の基板端子に電気的に結合される。図１４及び１５に示されたように、制御器／ドライバが供給される。制御器は一対のセンスビットラインの差電圧を増幅する動作の間、第１、第２及び第３センス増幅器イネーブルラインを独立に駆動するように構成される。
【０１３６】
前述した本発明の好適な実施の形態に係る半導体メモリ装置のビットラインセンス増幅器は、リフレッシュ動作の際、及びリード動作の際に「ハイ」レベルのデータに対するセンシング能力が向上される。
【０１３７】
上述では、本発明の好適な実施の形態を参照しながら説明したが、当業者であれば、添付の特許請求の範囲に記載された本発明の思想及び範囲から逸脱しない限り、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【０１３８】
【図１】従来における半導体メモリ装置の一例の構成を示すブロック図である。
【図２】図１に示された信号ＬＡ、ＬＡＢを発生する回路の一例の構成を示す図である。
【図３】図１に示された半導体メモリ装置のリフレッシュ動作を説明するためのタイミング図である。
【図４】本発明の好適な第１の実施形態に係る半導体メモリ装置の構成を示すブロック図である。
【図５】図４に示された信号ＬＡ、ＬＡＢを発生する回路の実施形態の構成を示す図である。
【図６】図４に示された半導体メモリ装置のリフレッシュ動作を説明するためのタイミング図である。
【図７】本発明の好適な第２の実施形態に係る半導体メモリ装置の構成を示すブロック図である。
【図８】図７に示された信号ＬＡｉ、ＬＡｊ、ＬＡＢを発生する回路の実施形態の構成を示す図である。
【図９】図７に示された半導体メモリ装置のリフレッシュ動作を説明するためのタイミング図である。
【図１０】本発明の好適な第３の実施形態に係る半導体メモリ装置の構成を示すブロック図である。
【図１１】図１０に示された信号ＬＡｉ、ＬＡｊ、ＬＡＢｉ、ＬＡＢｊを発生する回路の実施形態の構成を示す図である。
【図１２】図１０に示された半導体メモリ装置のリフレッシュ動作を説明するためのタイミング図である。
【図１３】本発明の好適な第４の実施形態に係る半導体メモリ装置の構成を示すブロック図である。
【図１４】図１３に示された信号ＬＡ、ＬＡＢ、ＬＡＢ１、ＬＡＢ２を発生する回路の実施形態の構成を示す図である。
【図１５】図１３に示された半導体メモリ装置のリフレッシュ動作を説明するためのタイミング図である。
【図１６】本発明の好適な第５の実施形態に係る半導体メモリ装置の構成を示すブロック図である。
【図１７】図１６に示された信号ＬＡ、ＬＡＢ、ＬＡ１、ＬＡ２を発生する回路の実施形態の構成を示す図である。
【図１８】図１６に示された半導体メモリ装置のリフレッシュ動作を説明するためのタイミング図である。
【図１９】本発明の好適な第６の実施形態に係る半導体メモリ装置の構成を示すブロック図である。
【図２０】図１９に示された信号ＬＡ、ＬＡＢ、ＬＡ１、ＬＡ２、ＬＡＢ１、ＬＡＢ２を発生する回路の実施形態の構成を示す図である。
【図２１】図１９に示された半導体メモリ装置のリフレッシュ動作を説明するためのタイミング図である。
【符号の説明】
【０１３９】
１０、２０、３０、４０、５０、６０、７０：制御器
【図１】
2006054040.tif 000003
【図２】
2006054040.tif 000004
【図３】
2006054040.tif 000005
【図４】
2006054040.tif 000006
【図５】
2006054040.tif 000007
【図６】
2006054040.tif 000008
【図７】
2006054040.tif 000009
【図８】
2006054040.tif 000010
【図９】
2006054040.tif 000011
【図１０】
2006054040.tif 000012
【図１１】
2006054040.tif 000013
【図１２】
2006054040.tif 000014
【図１３】
2006054040.tif 000015
【図１４】
2006054040.tif 000016
【図１５】
2006054040.tif 000017
【図１６】
2006054040.tif 000018
【図１７】
2006054040.tif 000019
【図１８】
2006054040.tif 000020
【図１９】
2006054040.tif 000021
【図２０】
2006054040.tif 000022
【図２１】
2006054040.tif 000023