(57)【要約】【課題】  起動時の立ち上がり時間の短縮、調整、アンダーシュート特性を改善する電圧変換回路を提供する。【解決手段】  チャージポンプ回路２０からの出力をＡＤ変換器３２でディジタル変換し、この変換データと基準電圧を減算器３３で減算し、この結果に応じてデコーダ３４でモード信号を発生し、このモードに応じてカウンタ１１の変化割合を可変し、この変化量に応じてチャージポンプ回路２０の電圧を設定することにより、電圧変換回路の起動時の立ち上がり時間の短縮、調整、アンダーシュートを防止する。【選択図】図１
2006054959.tif 000002
【特許請求の範囲】
【請求項１】
クロックに応じて入力電圧をレベル変換する電圧変換部と、
前記電圧変換部に前記クロックを供給することにより、前記電圧変換部の電圧を所定レベルに保持するクロック発生回路と、
前記電圧変換部から出力された電圧をディジタルデータに変換するアナログ−ディジタル変換器と、
前記アナログ−ディジタル変換器からの出力データを基準値に基づいて演算処理し、該演算処理結果に応じて制御データの変化量を設定する第１の演算処理回路と、
前記第１の演算処理回路の出力データに応じて前記制御データを可変する第２の演算回路と、
前記第２の演算回路の出力データをアナログデータに変換するディジタル−アナログ変換器と、
前記ディジタル−アナログ変換器から出力された出力電圧を可変し、前記電圧変換部に供給する増幅器と
を有する電圧変換回路。
【請求項２】
前記電圧変換部は前記入力電圧を降圧する
請求項１記載の電圧変換回路。
【請求項３】
前記電圧変換部はキャパシタを有するチャージポンプ回路を備えた
請求項１記載の電圧変換回路。
【請求項４】
前記チャージポンプ回路の入力電圧は可変電圧が供給される
請求項３記載の電圧変換回路。
【請求項５】
前記チャージポンプ回路はクロックに応じて前記キャパシタに供給する入力電圧を切り換える
請求項４記載の電圧変換回路。
【請求項６】
前記入力電圧は、前記増幅器からの出力された電圧または基準電圧とする
請求項５記載の電圧変換回路。
【請求項７】
前記電圧変換部の前記キャパシタの動作を切り換えるトランジスタを電界効果トランジスタとし、該電界効果トランジスタの動作を制御する制御電圧レベルを可変する
請求項６記載の電圧変換回路。
【請求項８】
前記第１の演算処理回路は減算器を有し、基準信号と比較されて差データを出力するとともに、該基準信号の値が任意に設定される
請求項１記載の電圧変換回路。
【請求項９】
前記第１の演算処理回路はデコーダを有し、前記減算器の出力データに応じたモード設定データを発生する
請求項８記載の電圧変換回路。
【請求項１０】
前記第２の演算処理回路は前記モード設定データに応じて演算条件を可変する
請求項９記載の電圧変換回路。
【請求項１１】
前記第２の演算処理回路はアップダウンカウンタを有し、前記モードに応じて増減量を可変する
請求項９記載の電圧変換回路。
【請求項１２】
クロックに応じて入力電圧を昇圧または降圧するチャージポンプ回路と、
前記チャージポンプ回路に前記クロックを供給することにより、前記チャージポンプ回路の電圧を所定レベルに保持するクロック発生回路と、
前記チャージポンプ回路から出力された電圧をディジタルデータに変換するアナログ−ディジタル変換器と、
前記アナログ−ディジタル変換器からの出力データを基準値と比較し、減算処理する減算器と、
前記減算器から出力されたデータに応じて制御データの変化量を設定するモードデータを出力するデコーダと、
前記デコーダのモードデータに応じてカウンタ量を可変するアップダウンカウンタと、
前記アップダウンカウンタの出力データをアナログデータに変換するディジタル−アナログ変換器と、
前記ディジタル−アナログ変換器から出力された出力電圧を可変し、前記チャージポンプ回路に供給する増幅器と
を有する電圧変換回路。
【請求項１３】
前記チャージポンプ回路の入力電圧は可変電圧が供給される
請求項１２記載の電圧変換回路。
【請求項１４】
前記チャージポンプ回路はクロックに応じてキャパシタに供給する入力電圧を切り換える
請求項１３記載の電圧変換回路。
【請求項１５】
前記入力電圧は、前記増幅器からの出力された電圧または基準電圧とする
請求項１３記載の電圧変換回路。
【請求項１６】
前記チャージポンプ回路の前記キャパシタの動作を切り換えるトランジスタは電界効果トランジスタとし、該電界効果トランジスタの動作を制御する制御電圧レベルを可変する
請求項１４記載の電圧変換回路。
【請求項１７】
クロックに応じて入力電圧を昇圧または降圧するチャージポンプ回路と、
前記チャージポンプ回路に前記クロックを供給することにより、前記チャージポンプ回路の電圧を所定レベルに保持するクロック発生回路と、
前記チャージポンプ回路から出力された電圧をディジタルデータに変換するアナログ−ディジタル変換器と、
前記アナログ−ディジタル変換器からの出力データを基準値と比較し、減算処理する減算器と、
前記減算器から出力されたデータに応じて制御データの変化量を設定するモードデータを発生するデコーダと、
前記デコーダから出力されたモードデータに応じてカウンタの変化量を可変するアップダウンカウンタと、
前記アップダウンカウンタの出力データをアナログデータに変換するディジタル−アナログ変換器と、
前記ディジタル−アナログ変換器から出力された出力電圧を可変し、前記チャージポンプ回路に供給する増幅器と、を有し
前記チャージポンプ回路は、
第１のクロックに応じて第１と第２の電圧に出力電圧が切り換えられる第１のレベルシフトと、
第２のクロックに応じて第１の制御電圧を発生する第２のレベルシフトと、
第３のクロックに応じて第２の制御電圧を発生する第３のレベルシフトと、
前記ダイレクトコンバージョン方式１のレベルシフトからの出力電圧が供給される第１のキャパシタと、
前記第１のキャパシタの出力と第１の基準電位に接続され、前記第１の制御電圧で制御される第１のトランジスタと、
前記第１のキャパシタの出力と前記第１のトランジスタの共通接続点と第２のキャパシタに接続され、前記第２の制御電圧で制御される第２のトランジスタと
を有する
電圧変換回路。
【請求項１８】
前記第１のレベルシフトから出力される第１と第２の出力電圧は前記増幅器からの出力電圧と基準電圧とする
請求項１７記載の電圧変換回路。
【請求項１９】
前記第１と第２のトランジスタはＮＭＯＳトランジスタとする
請求項１７記載の電圧変換回路。
【請求項２０】
前記第１と第２と第３のクロックは位相が互いに異なる
請求項１７記載の電圧変換回路。
【請求項２１】
クロックに応じて入力電圧を昇圧または降圧するチャージポンプ回路と、
前記チャージポンプ回路に前記クロックを供給することにより、前記チャージポンプ回路の電圧を所定レベルに保持するクロック発生回路と、
前記チャージポンプ回路から出力された電圧をディジタルデータに変換するアナログ−ディジタル変換器と、
前記アナログ−ディジタル変換器からの出力データを基準値と比較し、減算処理する減算器と、
前記減算器から出力されたデータに応じて制御データの変化量を設定するモードデータを発生するデコーダと、
前記デコーダから出力されたモードデータに応じてカウンタの変化量を可変するアップダウンカウンタと、
前記アップダウンカウンタの出力データをアナログデータに変換するディジタル−アナログ変換器と、
前記ディジタル−アナログ変換器から出力された出力電圧を可変し、前記チャージポンプ回路に供給する増幅器と、を有し
前記デコーダは、
前記減算器の出力データに基づき所定ビット長のモードデータを生成し、該モードデータに応じて前記アップダウンカウンタの変化量を可変する
電圧変換回路。
【請求項２２】
前記所定ビット長は３ビットとし、該ビットに応じて前記アップダウンカウンタのカウント増減量を可変する
請求項２１記載の電圧変換回路。
【請求項２３】
前記アップダウンカウンタの増減量は前記ディジタル−アナログ変換器の最小ビットの整数倍に応じた値とする
請求項２２記載の電圧変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、起動時の立ち上がり時間の短縮、調整、アンダーシュートを防止する電圧変換回路に関する。
【背景技術】
【０００２】
チャージポンプ型昇圧回路はＬＳＩチップの電源電圧よりも高い電圧、もしくは負の電圧を発生、保持する回路である。固体撮像素子、例えばＣＭＯＳイメージセンサーを用いたカメラシステムでは画素部に−１Ｖなどの負電圧を供給するために用いられる。
このチャージポンプ型昇圧回路では、クロックを用いてポンピングする型では、キャパシタを駆動する時に発生するノイズが、しばしば問題になる。特にＣＭＯＳイメージセンサーなどの固体撮像素子では、そのノイズが原因で撮像画面に所望する画像が現れないなど問題が生じる。そのため状況に応じてポンピングクロックの振幅を減らすなど、ポンピング時にノイズを減らすような回路が今まで考案されてきた。（特開２００３−３４８８２２号公報）
【０００３】
しかしながら、昇圧電圧の振幅はどの状態でも一定であり（１Ｂｉｔ刻み）、例えば立ち上がり時では所定の電圧まで達するのに時間を要するという問題が生じる。これは、現在の固体撮像素子の起動時間の短縮化促進などの面で大きな不利である。また、外部から設定された電圧を越えた後も、設定電圧に落ち着くまでに過度のオーバーシュート、アンダーシュート（図７の（Ｂ））を起こす可能性がある。これは信頼性、耐圧の面で問題となる。
【０００４】
図６に従来例の電圧変換回路の具体回路構成例を示す。
電圧変換回路１００は、アップダウンカウンタ（ＵＰ／ＤＷＮカウンタ；ＵＤＣ）１０１、ＤＡＣ（ディジタル−アナログ変換器；ＤＡコンバータ）１０２、チャージポンプ（ＣＰ）回路１０３、そして、抵抗分割して所定の電圧を出力する分圧用抵抗ＲＢ１とＲＢ２で構成された抵抗ラダー回路（ＬＶＵ）１０４と、コンパレータ１０５、インバータ１０６とで構成された電圧検出部とで構成されている。
【０００５】
アップダウンカウンタ（ＵＤＣ）１０１の出力の現在の状態をＵＤＣＯＵＴ＝８b'１０００００００、とした時にＤＡＣＯＵＴ＝１．５Ｖとする。また、チャージポンプ回路の出力をＶＣＰとして所望のチャージポンプの出力電圧（Ｗ＿ＶＣＰ）が−１Ｖのときの基準電圧（ＲＥＦＩＮ）＝１Ｖと仮定する。ＵＤＣＯＵＴの１Ｂｉｔ変化におけるＤＡＣの変化量を７．８ｍＶとする。ＬＶＵ１０４によって昇圧された負電圧ＶＣＰ(ＬＶＵＯＵＴ)はアナログ信号としてコンパレータ(ＣＭＰ)１０５に供給されて、アナログ外部設定電圧値ＲＥＦＩＮと比較される。このときＲＥＦＩＮ＞ＬＶＵＯＵＴ(例えばＶＣＰ＝−１．５Ｖの時ＬＶＵＯＵＴ＝０．５Ｖ)ならば所望電圧よりもＶＣＰが低い事になり、ＣＭＰ１０５の出力ＣＭＰＯＵＴは後段のインバータ１０６を通過して、ＣＭＰ＿Ｌ＿ＯＵＴ＝Ｈとなり、ＵＤＣＯＵＴ＝８b'１００００００１，ＤＡＣＯＵＴ＝１．５０７８Ｖとなり、1回のチャージング動作によるＣＡＰ＿１の蓄積電荷は減る方向(ＣＡＰ＿１から電荷が抜ける方向)に変化する。またＲＥＦＦＩＮ＜ＬＶＵＯＵＴではＣＭＰ＿Ｌ＿ＯＵＴ＝Ｌとなり1回のチャージング動作によるＣＡＰ＿１の蓄積電荷は増える方向(ＣＡＰ＿１に電荷がたまる方向)に変化する。
【０００６】
しかしこの方法では、ＵＤＣＯＵＴの変化が常に１Ｂｉｔでしか与えられない。開始時の立ち上がり時に所望のＶＣＰ出力と大きく開きがある場合でも(例えばＷ＿ＶＣＰ＝−１Ｖ、ＶＣＰ＝０Ｖ)１Ｂｉｔしか変化しないため立ち上がりに多くの時間を浪費する(図７の（Ａ）部)。また、Ｗ＿ＶＣＰを超えてから初めてＣＭＰ＿Ｌ＿ＯＵＴ＝Ｈ 、ＵＤＣＯＵＴが増加する方向に進むため、ＣＡＰ＿１から電荷が抜けるようなＤＡＣＯＵＴになるまで時間を必要とする(例えばＣＡＰ＿１から電荷が抜けるようなＤＡＣＯＵＴ＝２Ｖとして、初期状態から始まってＶＣＰ＝Ｗ＿ＶＣＰになった時にＤＡＣＯＵＴ＝１Ｖだとすると、この時点から１ＢｉｔずつＤＡＣＯＵＴをあげていくため、実際にはＶＣＰの電圧は下がりつづけ、ＤＡＣＯＵＴ＝２Ｖ近辺でようやく上がり始める。このときにはＶＣＰは大きくＷ＿ＶＣＰを下回っている可能性がある。)(図７の（Ｂ）部参照)。
このように、昇圧電圧の振幅はどの状態でも一定であり（１Ｂｉｔ刻み）、例えば立ち上がり時では所定の電圧まで達するのに時間を要するという問題が生じる。これは、現在の固体撮像素子の起動時間の短縮化促進などの面で大きな不利である。また、外部から設定された電圧を越えた後も、設定電圧に落ち着くまでに過度のオーバーシュート、アンダーシュートを起こす可能性がある。これは信頼性、耐圧の面で問題となる。
【０００７】
また、特開平１１−１５４３９６号公報に開示してある他の従来例のようにクロックの周波数や動作などを制御して複数のＣＰを用いて、立ち上がり時間の短縮、オーバーアンダーシュートの削減を図っている回路も発明されているが、この形態ではクロック周波数制御装置（ＰＬＬなど）や、ＣＰが複数個必要になるケースが想像され面積的に制限されてしまう可能性がある。
【特許文献１】特開２００３−３４８８２２号公報
【特許文献２】特開２００１−２３１２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は上記課題に鑑みてなされたものであり、その目的は回路起動時の立ち上がり時間の短縮、調整、アンダーシュートを防止する電圧変換回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、クロックに応じて入力電圧をレベル変換する電圧変換部と、前記電圧変換部に前記クロックを供給することにより、前記電圧変換部の電圧を所定レベルに保持するクロック発生回路と、前記電圧変換部から出力された電圧をディジタルデータに変換するアナログ−ディジタル変換器と、前記アナログ−ディジタル変換器からの出力データを基準値に基づいて演算処理し、該演算処理結果に応じて制御データの変化量を設定する第１の演算処理回路と、前記第１の演算処理回路の出力データに応じて制御データを可変する第２の演算回路と、前記第２の演算回路の出力データをアナログデータに変換するディジタル−アナログ変換器と、前記ディジタル−アナログ変換器から出力された出力電圧を可変し、前記電圧変換部に供給する増幅器とを有する。
【００１０】
本発明は、クロックに応じて入力電圧を昇圧または降圧するチャージポンプ回路と、前記チャージポンプ回路に前記クロックを供給することにより、前記チャージポンプ回路の電圧を所定レベルに保持するクロック発生回路と、前記チャージポンプ回路から出力された電圧をディジタルデータに変換するアナログ−ディジタル変換器と、前記アナログ−ディジタル変換器からの出力データを基準値と比較し、減算処理する減算器と、前記減算器から出力されたデータに応じて制御データの変化量を設定するモードデータを出力するデコーダと、前記デコーダから出力されたモードデータに応じてカウンタ量を可変するアップダウンカウンタと、前記アップダウンカウンタの出力データをアナログデータに変換するディジタル−アナログ変換器と、前記ディジタル−アナログ変換器から出力された出力電圧を可変し、前記チャージポンプ回路に供給する増幅器とを有する。
【００１１】
本発明は、クロックに応じて入力電圧を昇圧または降圧するチャージポンプ回路と、前記チャージポンプ回路に前記クロックを供給することにより、前記チャージポンプ回路の電圧を所定レベルに保持するクロック発生回路と、前記チャージポンプ回路から出力された電圧をディジタルデータに変換するアナログ−ディジタル変換器と、前記アナログ−ディジタル変換器からの出力データを基準値と比較し、減算処理する減算器と、前記減算器から出力されたデータに応じて制御データの変化量を設定するモードデータを発生するデコーダと、前記デコーダから出力されたモードデータに応じてカウンタの変化量を可変するアップダウンカウンタと、前記アップダウンカウンタの出力データをアナログデータに変換するディジタル−アナログ変換器と、前記ディジタル−アナログ変換器から出力された出力電圧を可変し、前記チャージポンプ回路に供給する増幅器と、を有し、前記チャージポンプ回路は、第１のクロックに応じて第１と第２の電圧に出力電圧が切り換えられる第１のレベルシフトと、第２のクロックに応じて第１の制御電圧を発生する第２のレベルシフトと、第３のクロックに応じて第２の制御電圧を発生する第３のレベルシフトと、前記ダイレクトコンバージョン方式１のレベルシフトからの出力電圧が供給される第１のキャパシタと、前記第１のキャパシタの出力と第１の基準電位に接続され、前記第１の制御電圧で制御される第１のトランジスタと、前記第１のキャパシタの出力と前記第１のトランジスタの共通接続点と第２のキャパシタに接続され、前記第２の制御電圧で制御される第２のトランジスタとを有する。
【００１２】
本発明は、クロックに応じて入力電圧を昇圧または降圧するチャージポンプ回路と、前記チャージポンプ回路に前記クロックを供給することにより、前記チャージポンプ回路の電圧を所定レベルに保持するクロック発生回路と、前記チャージポンプ回路から出力された電圧をディジタルデータに変換するアナログ−ディジタル変換器と、前記アナログ−ディジタル変換器からの出力データを基準値と比較し、減算処理する減算器と、前記減算器から出力されたデータに応じて制御データの変化量を設定するモードデータを発生するデコーダと、  前記デコーダから出力されたモードデータに応じてカウンタの変化量を可変するアップダウンカウンタと、前記アップダウンカウンタの出力データをアナログデータに変換するディジタル−アナログ変換器と、前記ディジタル−アナログ変換器から出力された出力電圧を可変し、前記チャージポンプ回路に供給する増幅器と、を有し、前記デコーダは、前記減算器の出力データに基づき所定ビット長のモードデータを生成し、該モードデータに応じて前記アップダウンカウンタの変化量を可変することを特徴とする。
【発明の効果】
【００１３】
チャージポンプ回路の電圧比較部は、外部より設定されたディジタル信号による電圧値とＡＤＣ通過後のディジタル変換された出力電圧との差分をとることにより、昇圧用キャパシタの駆動クロック振幅の変化分のステップを-すなわちキャパシタ電荷チャージ量-を変えることができる。
【発明を実施するための最良の形態】
【００１４】
本発明の電圧変換回路１０について図１を用いて説明する。
まず図１に図示した電圧変換回路１０の構成について説明する。
電圧変換回路１０は、アップダウンカウンタ（ＵＰ／ＤＷＮ  ＣＯＵＮＴＥＲ；ＵＤＣ）１１、そのＵＰ／ＤＷＮカウンタ１１の出力（ＵＤＣＯＵＴ）のディジタル信号が供給されアナログ信号（電圧）を発生するＤＡＣ（ディジタル−アナログ変換器）１２、ＤＡＣ１２からの出力電圧が供給され増幅するＡＭＰ１３、このＡＭＰ１３からの出力電圧を入力端子Ｔ１から供給されるクロックＣＫ１に同期してＣ１にチャージ（またはディスチャージ）するレベルシフト回路２１、入力端子Ｔ２，Ｔ３からクロックＣＫ２−１、ＣＫ２−２を供給し、チャージポンプ用ＮＭＯＳトランジスタＱ１，Ｑ２に切り換え信号を供給するレベルシフト回路２２，２３、ＮＭＯＳトランジスタＱ２出力を端子Ｔ４を介して電圧をチャージ（またはディスチャージ）するキャパシタＣ２と、抵抗ラダー（ＬＶＵ）回路３１、ＡＤＣ（アナログ−ディジタル変換器；ＡＤ変換器）３２、減算器（ＳＵＢ）３３、デコーダ（ＤＥＣ）３４とで構成されている。
【００１５】
ＵＰ／ＤＷＮカウンタ１１は、たとえばＤＦＦなどで構成され、デコーダ３４からのデコード信号が供給され、この供給された値によりカウンタ値が増加または減少され、そのカウンタ値を次段のＤＡＣ（ディジタル−アナログ変換器）１２に出力する。
ディジタル−アナログ変換器１２は、ディジタルデータが入力されると各ビットに対応するスイッチＳＷをＯＮ／ＯＦＦ制御して電流を抵抗ラダーに流して所望の電圧を発生する構成や、また図１に図示してあるように、電源ＶＤＤとグランド間に抵抗Ｒ１，Ｒ２，・・・，Ｒｎ−１，Ｒｎと直列接続され、各抵抗の出力にスイッチが設けられ、ＵＰ／ＤＷＮカウンタ１１から出力されるカウンタ値に対応して制御されるスイッチが設けられた構成もある。
ＵＰ／ＤＷＮカウンタ１１から出力されたカウンタ値（ＵＤＣＯＵＴ）に応じて上述の各スイッチがＯＮ／ＯＦＦ制御され、電源電圧（ＡＶＤＤ）とグランド間の電圧が抵抗分圧されたアナログ電圧が出力（ＤＡＣＯＵＴ）される。
またＤＡ変換器にはこの他、色々な方式があるが、Ｂｉｔ精度と変換スピードを満足すれば、いずれの方式であっても良い。
【００１６】
チャージポンプ（ＣＰ）回路２０は、レベルシフト回路２１，２２，２３とキャパシタＣ１，Ｃ２、ＮＭＯＳトランジスタＱ１，Ｑ２とで構成されている。
レベルシフト回路２１には電源電圧（ＡＶＤＤ）とアンプ（ＡＭＰ）１３の出力が供給され、さらにＤＥＣ３４からの制御信号によりスイッチ（ＳＷＡ）をＯＮ／ＯＦＦ制御してクロック（ＣＫ１）が端子Ｔ１から供給される。
レベルシフト回路２２には電源電圧とチャージポンプ回路のキャパシタＣ２で発生する出力電圧（チャージポンプ出力電圧）が供給され、かつ端子Ｔ２を介してクロック（ＣＫ２−１）が供給される。そして、このレベルシフト回路２２の出力は、ＣＫ２−１のタイミングに同期して、レベルシフトされた“Ｈ”、“Ｌ”レベルの電圧を出力する。
この出力電圧がＮＭＯＳトランジスタＱ１のゲートに供給され、そのレベルに応じてＯＮ／ＯＦＦ制御される。
同様に、レベルシフト回路２３には電源電圧とチャージポンプ回路のキャパシタＣ２で発生する出力電圧が供給され、かつ端子Ｔ３を介してクロック（ＣＫ２−２）が供給される。そして、このレベルシフト回路２２の出力は、ＣＫ２−２のタイミングに同期して、レベルシフトされた“Ｈ”、“Ｌ”レベルの電圧を出力する。
この出力電圧がＮＭＯＳトランジスタＱ２のゲートに供給され、そのレベルに応じてＯＮ／ＯＦＦ制御される。
【００１７】
レベルシフト回路２１は、制御信号によりＳＷＡが切り換えられ、ＯＮ時にクロックＣＫ１が供給される。このクロックＣＫ１の“Ｈ”レベルまたは“Ｌ”レベルに応じて、レベルシフト回路２１の出力電圧をＡＶＤＤまたはＡＭＰＯＵＴに選択し、その出力電圧をキャパシタＣ１に供給する。
具体例として、図２（Ａ）と図３（Ａ）〜（Ｆ）に図示してあるように、レベルシフト回路２１の出力から、ＣＫ１が“Ｈ”レベルのとき、ＡＶＤＤの電圧が出力され、ＣＫ１が“Ｌ”レベルのとき、ＡＭＰＯＵＴの電圧が出力される。
図２（Ａ）においてＡＶＤＤは一定である。一方、ＤＡＣＯＵＴは上述したようにＵＰ／ＤＷＮカウンタ１１（ＵＤＣＯＵＴ）の値により変化するので、ＤＡＣ１２の出力に対応して電圧値が変化する。
またこのＤＡＣＯＵＴはＡＭＰ１３の一方の入力端子に供給され、ＡＭＰ１３の他方の入力端子には出力電圧を抵抗分割した帰還電圧が供給される。
レベルシフト回路２１の出力電圧がキャパシタＣ１に供給され、さらにＮＭＯＳトランジスタＱ１，Ｑ２をＣＫ２−１，ＣＫ２−２で切り換えてキャパシタＣ２に電圧をクロックＣＫ２−１、ＣＫ２−２のタイミングに応じて蓄積し、その結果昇圧（マイナス側に；降圧）した電圧が得られる。
【００１８】
次に、このチャージポンプ回路２０の具体的動作について図２，３を用いて説明する。
まず、レベルシフト回路２１，２２，２３、電源電圧（ＡＶＤＤ）、ＡＭＰＯＵＴ、クロックＣＫ１，ＣＫ２−１，ＣＫ２−２との関係について説明する。図２（Ａ）〜（Ｄ）において、時刻ｔ１以前、ＡＶＤは一定、またＡＭＰ１３からの出力電圧ＡＭＰＯＵＴも一定と仮定する。ただし、時間が経過するに伴い、このＡＭＰＯＵＴの電圧はＵＰ／ＤＷＮカウンタ１１とＤＡＣ１２の値により可変する。さらに電圧ＶＳＳ（マイナス側電源電圧）は一定とする。また、ＣＫ２−１は“Ｈ”レベル、ＣＫ２−２は“Ｌ”レベルに設定されている。
時刻ｔ１になると、ＣＫ２−１が“Ｈ”レベルから“Ｌ”レベルに遷移する（図２（Ｂ））。その他の電圧は変化しない。
時刻ｔ２になると、ＣＫ１が“Ｈ”レベルから“Ｌ”レベルに遷移する。その他の状態は変化しない。時刻ｔ２からｔ３までの期間、ＣＫ１，ＣＫ２−１，ＣＫ２−２は“Ｌ”レベルを維持している。
時刻ｔ３になると、ＣＫ２−２が“Ｌ”レベルから“Ｈ”レベルになる。その他のレベル状態はそのまま維持されている（図２（Ｃ））。
時刻ｔ３からｔ４の期間、キャパシタＣ１，Ｃ２とＮＭＯＳトランジスタＱ１、Ｑ２で降圧動作が行われ、その結果キャパシタＣ２に蓄積される電圧ＶＣＰは下がる（さらにマイナス電圧となる）（図２（Ｄ））。
時刻ｔ４〜ｔ５の期間、ＣＫ１とＣＫ２−１は“Ｌ”レベル、ＣＫ２−２は“Ｈ”レベルを維持する。
時刻ｔ５になると、ＣＫ２−２が“Ｈ”レベルから“Ｌ”レベルへ遷移する。しかし、ＣＫ１とＣＫ２−１は“Ｌ”レベルを維持したままである。この期間全てのクロックは“Ｌ”レベルに設定されている。
時刻ｔ６になると、ＣＫ１が“Ｌ”レベルから“Ｈ”レベルへ遷移し、時刻ｔ６〜ｔ７の期間ＣＫ１のみが“Ｈ”レベルと成り、ＣＫ２−１とＣＫ２−２は“Ｌ”レベルを維持している（図２（Ａ））。
時刻ｔ７になるとＣＫ２−１が“Ｌ”レベルから“Ｈ”へ遷移する。時刻ｔ７とｔ８の期間ＣＫ１とＣＫ２−１が“Ｈ”レベルを維持し、ＣＫ２−２は“Ｌ”レベルを維持している。時刻ｔ８になると、前述の時刻ｔ１に対応する状態を繰り返す。
これらのクロックＣＫ１，ＣＫ２−１，ＣＫ２−２の波形に伴う各スイッチＳＷ１，ＳＷ２の動作状態を図３（Ａ）〜（Ｆ）に図示してある。
【００１９】
次に、図２のタイミングチャートと図３を用いてチャージポンプ（ＣＰ）回路２０の動作を説明する。
時刻ｔ１以前において、上述したように、ＣＫ１，ＣＫ２−１は“Ｈ”レベルで、ＣＫ２−２は“Ｌ”レベルとなっている。ＣＫ１が“Ｈ”レベルのとき、ＳＷＡを制御してレベルシフト回路２１の出力からＡＶＤＤの電圧が出力され、キャパシタＣ１の一方の端子に供給される。一方、ＮＭＯＳトランジスタＱ１，Ｑ２で構成されるスイッチＳＷ１，ＳＷ２はそれぞれＯＮ，ＯＦＦ状態になり、キャパシタＣ１の他方の端子はＳＷ１を介してグランドに接続される。このとき、ＳＷ２はＯＦＦ状態であるから、キャパシタＣ１の両端にはＡＶＤＤの電圧が印加される。（図３（Ａ））
時刻ｔ１〜ｔ２に期間、図３（Ｂ）に示すように、ＣＫ１はＯＮ（“Ｈ”レベル）、ＣＫ２−１とＣＫ２−２はＯＦＦ（“Ｌ”レベル）となり、その結果ＳＷ１とＳＷ２はＯＦＦ状態となる。すなわち、キャパシタＣ１の他方の端子がグランドから切り離される。
時刻ｔ２〜ｔ３に期間、ＣＫ１が“Ｈ”レベルから“Ｌ”レベルに遷移し、ＳＷＡにより切り換えられレベルシフト回路２１からの出力電圧はＡＭＰＯＵＴとなる。ＣＫ２−１とＣＫ２−２は“Ｌ”レベルでＳＷ１とＳＷ２はＯＦＦ状態となり、キャパシタＣ１にはＡＭＰＯＵＴの電圧が印加される（図３（Ｃ））。
このとき  ＡＭＰＯＵＴ＜ＡＶＤならばＣ１の他方の端子には負電圧が現れる。
時刻ｔ３〜ｔ４の期間になると、ＣＫ１とＣＫ２−１が“Ｌ”レベル、ＣＫ２−２が“Ｈ”レベルとなるから、ＳＷ１はＯＦＦ，ＳＷ２はＯＮ状態に設定される。その結果、キャパシタＣ１の一方の端子にＤＡＯＵＴの電圧が印加され、他方の端子はＳＷ２を介してキャパシタＣ２に接続される。キャパシタＣ２にはキャパシタＣ１とＣ２で分圧された電圧が蓄積される。（図３（Ｄ））。
この状態は、図２（Ｄ）のＶＣＰで時刻ｔ３〜ｔ４の期間電圧が降圧していることを示している。
時刻ｔ５〜ｔ６になると、ＣＫ２−２が“Ｈ”レベルから“Ｌ”レベルに遷移し、それに伴いＳＷ２がＯＦＦし、キャパシタＣ２がＣ１と切り離される（図３（Ｅ））。
時刻ｔ６〜ｔ７になると、ＣＫ１が“Ｌ”レベルから“Ｈ”レベルに遷移し、ＳＷＡが制御されレベルシフト回路２１の出力からＡＶＤＤが出力され、キャパシタＣ１にＡＶＤＤが供給される。このとき、ＣＫ２−１，ＣＫ２−２は“Ｌ”レベルでＳＷ１とＳＷ２はＯＦＦ状態である。（図３（Ｆ））。
以下同様に、図３（Ａ）から（Ｆ）の順に同じ動作を繰り返す。
【００２０】
図１の電圧変換回路１０に構成された抵抗ラダー（ＬＶＵ）回路３１において、チャージポンプ（ＣＰ）回路２０のキャパシタＣ２の出力電圧が抵抗ＲＡ２の一方の端子に接続され、他方の端子は抵抗ＲＡ１の一方の端子に接続され、ＲＡ１の他方の端子はＡＶＤＤに接続される。抵抗ＲＡ１とＲＡ２の共通接続点から降圧された電圧が分圧されてＡＤＣ３２に供給される。
【００２１】
ＡＤＣ３２は、抵抗ラダー回路３１から供給されたアナログ電圧をディジタル電圧に変換する。ＡＤＣ３２のビット精度は６〜１０ビット精度のものが利用されるがここでは８ビット精度とした。
減算器（ＳＵＢ）３３において、降圧された電圧がディジタル化されてＡＤＣ３２から出力データ（ＡＤＣＯＵＴ）が、減算器（ＳＵＢ）３３の一方の端子に供給され、他方に入力端子にはディジタル化された基準電圧（ＲＥＦＩＮ＿Ｄ）が供給され、ディジタル演算され、その結果両者のデータの差が出力される。
ＤＥＣ（デコーダ）３４は減算器３３から出力された差分データが供給され、このデータに応じてクロック動作やＵＰ／ＤＷＮカウンタ１１のカウンタ値の増減量を決定する。
【００２２】
図１に示した、電圧変換回路１０の主要部を図４に示し、この図４を用いて本実施形態例の具体的な動作説明を行う。図４で示したように、チャージポンプ回路のキャパシタＣ５０（Ｃ２）、抵抗ラダー（ＬＶＵ）回路５１、ＡＤＣ５２、ＳＵＢ５３、ＤＥＣ５４、ＵＰ／ＤＷＮ（ＵＤＣ）回路５５などで構成されている。また、各ブロックの機能と動作については、上述した通りである。
【００２３】
この実施形態例は負電圧変換回路の例である。立ち上がり時にＶＣＰ端子に負荷しているコンデンサＣ５０に０Ｖが、チャージ電圧制御アップダウンカウンタ(ＵＤＣ)の出力ＵＤＣＯＵＴは任意の初期値が、またＤＡＣの出力ＤＡＣＯＵＴとＡＭＰ（１３）の出力ＡＭＰＯＵＴは、ＵＤＣＯＵＴの初期値に依存して初期値が、それぞれ与えられる。
クロックによるスイッチングによってキャパシタＣ１に発生した負電圧をＣ２に転送し、負電圧を蓄える。このときＣ２に蓄積されている電荷の大きさ、Ｃ１とＣ２の容量差とＡＭＰＯＵＴの値によってＶＣＰの電圧の増減が行われる（図２ｔ３〜ｔ４期間）。このＶＣＰの電圧がレベルアッパーによって電源電圧ＡＶＤＤ基準の抵抗ラダー回路(ＬＶＵ)によってＬＳＩの電源電圧と比較できる値まで持ち上げる。
【００２４】
ＬＶＵ回路５１によって電圧の上げられたＶＣＰ(ＬＶＵＯＵＴ)は、アナログ-ディジタルコンバータ(ＡＤＣ)５２によってディジタル信号に変換される。ここでディジタル信号に変換されたＶＣＰ(ＡＤＣＯＵＴ)は、減算器(ＳＵＢ)５３において所望の電圧値から計算された外部ディジタル入力(ＲＥＦＩＮ＿Ｄ）と比較、差分の演算処理が行われる。この差分の結果がデコーダ(ＤＥＣ)５４を通過して、設定範囲の値になり(ＤＥＣＯＵＴ)、このＤＥＣＯＵＴの値によりクロックの動作、及びＵＤＣ５５のカウンタ値の増減量を決定する。カウンタ値が変動する事により、ＡＭＰＯＵＴの値は変動して、Ｃ１にチャージされる電荷量も変動する。
【００２５】
チャージポンプ回路の電圧比較部は、外部より設定されたディジタル信号による電圧値とＡＤＣ通過後のディジタル変換された出力電圧との差分をとることにより、昇圧用キャパシタの駆動クロック振幅の変化分のステップを-すなわちキャパシタ電荷チャージ量-を変えることができる。
【００２６】
次に、具体例を用いて電圧変換回路１０の詳細な説明を行う。
この電圧変換回路１０の動作を理解し易くするため、ここでは図４を用いて説明する。現在の状態をＵＤＣＯＵＴ＝８b'１０００００００,この時にＤＡＣの出力電圧を、ＤＡＣＯＵＴ＝１．５Ｖとする。また、所望のＶＣＰ出力電圧（Ｗ＿ＶＣＰ）を−１ＶのときのＲＥＦＩＮ＿Ｄ＝８'b１０００００００と仮定する。
デコーダ（ＤＥＣ）５４の機能について、状態を定義するために３Ｂｉｔ（状態定義信号ＤＥＣＯＵＴ＝３'bｘｘｘ（デコード出力））、またＤＥＣＯＵＴの３ビットに対応してＵＰ／ＤＷＮカウンタ（ＵＤＣ）５５の変化分を以下のように定義する。
［ＤＥＣＯＵＴ＝０００  ＵＤＣＯＵＴ＝ＵＤＣＯＵＴ−d１０]  ＣＡＳＥ−１
［ＤＥＣＯＵＴ＝００１  ＵＤＣＯＵＴ＝ＵＤＣＯＵＴ−d２]    ＣＡＳＥ−２
［ＤＥＣＯＵＴ＝０１０  ＵＤＣＯＵＴ＝ＵＤＣＯＵＴ−d１]    ＣＡＳＥ−３
［ＤＥＣＯＵＴ＝０１１  ＵＤＣＯＵＴ＝ＵＤＣＯＵＴ＋d１]    ＣＡＳＥ−４
［ＤＥＣＯＵＴ＝１００  ＵＤＣＯＵＴ＝ＵＤＣＯＵＴ＋d１  ＣＫ１停止 
ＤＥＣＯＵＴ＝０１０になるまで状態保持]     ＣＡＳＥ−５
また、例えば各ＤＥＣＯＵＴを決定する減算結果は以下のように定義する。
ＲＥＦＩＮ＿Ｄ−ＡＤＣＯＵＴ＜９'ｄ（６４）        ＤＥＣＯＵＴ＝０００
９'ｄ（−１９１）＜ＲＥＦＩＮ＿Ｄ−ＡＤＣＯＵＴ＜９'ｄ（−２０）
ＤＥＣＯＵＴ＝００１
９'ｄ（−２０）＜ＲＥＦＩＮ＿Ｄ−ＡＤＣＯＵＴ＜０  ＤＥＣＯＵＴ＝０１０
０＜ＲＥＦＩＮ＿Ｄ−ＡＤＣＯＵＴ＜９'ｄ２０        ＤＥＣＯＵＴ＝０１１
９'ｄ２０＜ＲＥＦＩＮ＿Ｄ−ＡＤＣＯＵＴT           ＤＥＣＯＵＴ＝１００
ＬＶＵ５１によって昇圧されたＶＣＰ(ＬＶＵＯＵＴ)はＡＤＣ５２でアナログ電圧をディジタル信号、たとえば８Ｂｉｔデータへ変換される(ＡＤＣＯＵＴ)。ＡＤＣＯＵＴはＳＵＢ５３によってディジタル入力(ＲＦＥＩＮ＿Ｄ）より減算され、ＳＵＢＯＵＴを出力する。ＳＵＢＯＵＴの結果はＤＥＣ５４によりデコードされＤＥＣＯＵＴに状況分けされて、その各々の状況によってＵＤＣＯＵＴの増減の変化割合が変化し、キャパシタＣ２（Ｃ５０）にチャージされる電荷の量も増減する。
【００２７】
たとえば、開始時のＶＣＰ＝０Ｖ、その時ＡＤＣＯＵＴ＝８'b１１１０００００とし（ここで、８'bはこの後のデータが８Ｂｉｔバイナリーであることを示す）、またＷ＿ＶＣＰ＝−１Ｖのとき、ＲＥＦＩＮ_Ｄ＝８'b１０００００００であるから、ＲＦＥＩＮ＿Ｄ−ＡＤＣＯＵＴ＝−d９６となり、[ＤＥＣＯＵＴ＝０００  ＵＤＣＯＵＴ＝ＵＤＣＯＵＴ−ｄ１０] ＣＡＳＥ−１に相当し、この結果ＵＤＣＯＵＴ５５のＤＡＣＯＵＴはＵＤＣＯＵＴ=d１２６−d１０＝d１１６、ＤＡＣＯＵＴ＝１．４２Ｖと従来回路のものと比べて、１回のチャージング動作による蓄積電荷は大幅（ここでは１０倍）に増加し、開始時の立ち上がり時間は加速する(図５(１)部参照)。
【００２８】
またＣＡＳＥ−２は立ち上がりからある程度Ｗ＿ＶＣＰに近づいた場合、立ち上げの加速はしたいが、アンダーシュートを可能な限り抑えたい場合の設定や、一度に電荷が多く引き抜かれた場合など、ＶＣＰがＷ＿ＶＣＰから大きく離れた場合に、早くＷ＿ＶＣＰまで復帰したいケースで用いられる領域である(図５(２)部参照)。
【００２９】
ＣＡＳＥ−３及びＣＡＳＥ−４はＶＣＰがＷ＿ＶＣＰ近辺で安定して保持して動く場合に用いられる(従来回路の電圧安定時と同等の動き)(図５（３）（４）部参照)。
ＣＡＳＥ−５は立ち上がり時に過度のアンダーシュートを妨げるために用いる。任意のアンダーシュート停止電圧(ＶＣＰ＿ＵＮＤＥＲ)を外部から設定する事によりＡＤＣＯＵＴ=ＶＣＰ＿ＵＮＤＥＲになったら、ＣＫ１を停止させキャパシタＣ１の電荷を抜き取る働きをし、ＶＣＰ＿ＵＮＤＥＲよりアンダーシュートを起こさないようにする。(図５（５）(６)部参照)。
出力電圧をＡＤＣ５２によりディジタル変換して、任意の設定電圧との差分を取り、その減算の結果に応じてチャージ能力、クロック制御を行う事で、立ち上がり時間を早くすることや、アンダーシュートを防止することが可能である。
【００３０】
上記の例はあくまで１例である。各回路においての最適化、比較Ｂｉｔ数、状態数(ＤＥＣＯＵＴのＢｉｔ数)などは状況に応じて変化させる必要がある。
アナログ信号をディジタルに変換させることによって、正確に差分を取ることが可能であり、また上記の状態数などをディジタルの外部シリアル通信で設定を与える回路構成にすれば、広いレンジでの定電圧変換回路を再設計せずに使用することが可能である。
また、所望する電圧値を外部設定する事によりその電圧値を発生及び保持することができる。
さらに、チャージポンプ回路の電圧比較部は、外部より設定されたディジタル信号による電圧値とＡＤＣ通過後のディジタル変換された出力電圧との差分をとることにより、昇圧用キャパシタの駆動クロック振幅の変化分のステップを-すなわちキャパシタ電荷チャージ量-を変えることができる。
【図面の簡単な説明】
【００３１】
【図１】電圧変換回路の回路構成を示す全体ブロック図である。
【図２】図１に示したサ電圧変換回路のチャージポンプ回路に供給される波形図である。
【図３】図１に示したチャージポンプ回路の動作を説明するための原理図と波形図である。
【図４】図１に示した電圧変換回路の要部を示すブロック図である。
【図５】図１と図４に示す電圧変換回路の特性を示した波形図である。
【図６】従来例の電圧変換回路の構成図である。
【図７】図６に示した電圧変換回路の特性を示した波形図である。
【符号の説明】
【００３２】
１０，５０，１００…電圧変換回路、１１，５５…アップダウンカウンタ（ＵＰ／ＤＷＮカウンタ；ＵＤＣ）、１２，１０２…ディジタル−アナログ変換器（ＤＡＣ；ＤＡ変換器）、２０，１０３…チャージポンプ（ＣＰ）回路、２１，２２，２３…レベルシフト、３１，５１…抵抗ラダー回路（ＬＶＵ）、３２，５２…アナログ−ディジタル変換器（ＡＤＣ；ＡＤ変換器）、３３，５３…減算器、３４，５４…デコーダ（ＤＥＣ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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