(57)【要約】【課題】  従来の半導体装置では、ゲート領域から注入された自由キャリア（正孔）がソース領域に取り込まれ、所望のｈＦＥを得られ難いという問題があった。【解決手段】  本発明の半導体装置では、ソース領域６と同電位となる固定電位絶縁電極１１とゲート領域７と同電位となる可変電位絶縁電極９とを有する。そして、固定電位絶縁電極１１を介してチャネル領域１２を空乏層で満たし、ＯＮ動作、ＯＦＦ動作状態を成す。一方、可変電位絶縁電極を利用し、自由キャリア（正孔）のポテンシャルエネルギーを積極的に可変することで、所望のｈＦＥやスイッチング特性を得ることができる。【選択図】  図２
2006054294.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン領域を構成する半導体層と、
実質、等間隔をなして互いに平行となるように、前記半導体層表面から形成される複数のトレンチと、
前記トレンチの内壁には絶縁膜が形成され、前記絶縁膜を覆うように前記トレンチ内を埋設する多結晶シリコンと、
前記トレンチの延在方向と直交するように延在し、前記半導体層表面から形成されるソース領域と、
前記トレンチの延在方向と直交するように延在し、前記ソース領域と離間するように、前記半導体層表面から形成されるゲート領域と、
少なくとも前記ソース領域の下方に位置するチャネル領域とを有し、
前記トレンチは前記ソース領域が形成される領域で第１のトレンチ及び第２のトレンチに区分され、且つ、前記ゲート領域と同電位に保たれ、前記第１のトレンチから構成される可変電位絶縁電極と、前記ソース領域と同電位に保たれ、前記第２のトレンチから構成される固定電位絶縁電極とを有することを特徴とする半導体装置。
【請求項２】
前記第１のトレンチは前記ゲート領域を横断するように配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のトレンチは、前記ソース領域とその形成領域を重畳させるように配置され、前記第１のトレンチは、前記ソース領域が形成される領域に少なくともその一端が配置されることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ゲート領域により区画されるセル領域は、前記トレンチ延在方向に複数形成され、前記第１のトレンチは、隣接する前記セル領域の共通の前記ゲート領域を横断することを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流信号電流増幅率（以下、ｈＦＥという。）やターン・オフ速度を向上させる半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置において、ノーマリ・オフ型で、制御性に優れ、低オン抵抗で、スイッチング速度及び動作の信頼性を向上させ、更に、微細化、高耐圧化を実現した素子構造が知られている（例えば、特許文献１参照）。
【０００３】
図５及び図６を参照して、従来における半導体装置の構造の一例を示す。図５（Ａ）は素子の斜視図であり、図５（Ｂ）は上面図である。図６（Ａ）は図５（Ｂ）のＤ−Ｄ線方向の断面図であり、図６（Ｂ）は図５（Ｂ）のＥ−Ｅ線方向の断面図である。
【０００４】
先ず、図５（Ａ）に示す如く、従来の半導体装置は、Ｎ型の半導体基板５１、Ｎ型の半導体基板５１上にはＮ型のエピタキシャル層５２が形成されている。Ｎ型のエピタキシャル層５２には、Ｎ型のソース領域５４とトレンチ５７とが互いに直交するように形成されている。そして、トレンチ５７には、その内壁を被覆するように絶縁膜５６、高濃度のＰ型多結晶シリコン（ポリシリコン）から成る固定電位絶縁電極５５が形成されている。尚、固定電位絶縁電極５５とソース領域５４とは、例えば、アルミニウム（Ａｌ）層６１（図６参照）がコンタクト領域６３を介してオーミックコンタクトし、両者の電位が同電位に固定されている。また、エピタキシャル層５２は、主に、ドレイン領域５３として用いられ、エピタキシャル層５２の固定電位絶縁電極５５に挾まれた領域をチャネル領域５８と呼ぶことにする。
【０００５】
そして、固定電位絶縁電極５５が高濃度のＰ型ポリシリコンであり、チャネル領域５８表面に形成されるソース領域５４と固定電位絶縁電極５５とが、例えば、Ａｌ層６１を介して同電位に保たれる。そのため、チャネル領域５８には、仕事関数差により、周囲の固定電位絶縁電極５５の絶縁膜５６界面より空乏層が形成される。そして、チャネル領域５８には伝導電子に対するポテンシャル障壁が形成され、ソース領域５４とドレイン領域５３とは初めから電気的に遮断された状態となっている。
【０００６】
次に、図５（Ｂ）に示す如く、固定電位絶縁電極５５はストライプ状をしており、その両端はＰ型のゲート領域５９に接している。そして、ゲート領域５９表面にはゲート電極Ｇが形成されており、ゲート領域５９からドレイン領域５３へ自由キャリア（正孔）を供給する。
【０００７】
図６（Ａ）に示す如く、Ｈ２をチャネル厚み、Ｌ２をチャネル長と呼ぶ。つまり、チャネル厚みＨ２とは、チャネル領域において対向する絶縁膜５６間の間隔であり、チャネル長Ｌ２とは、溝の側壁に沿って、ソース領域５４の底面から固定電位絶縁電極５５の底面までの距離をいう。また、基板５１裏面には、例えば、Ａｕ層６０が形成されている。
【特許文献１】特開平１１−４０８０２号公報（第１３−１４頁、第１６−第１７図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の半導体装置では、固定電位絶縁電極５５を構成するトレンチ５７は、ソース領域５４を分断するように、配置されていた。そして、半導体装置のＯＮ動作時には、ゲート領域５９から注入された自由キャリア（正孔）は、トレンチ５７の側壁を通過経路としてチャネル領域５８へと至っていた。
【０００９】
このとき、ソース領域５４がゲート領域５９から注入された自由キャリア（正孔）の通過経路に配置されており、多くの自由キャリア（正孔）がソース領域５４へと取り込まれていた。そして、ゲート領域５９から注入された自由キャリア（正孔）の一部は、ソース領域５４で自由キャリア（電子）と再結合することで消滅し、またはソース電極Ｓを介して外部へと排出されていた。つまり、自由キャリア（正孔）はドリフト領域を十分に伝導度変調することなく消滅していた。その結果、ゲート領域５９から必要以上の自由キャリア（正孔）を注入しなければならず、所望のｈＦＥを得られないという問題があった。
【００１０】
また、従来の半導体装置では、固定電位絶縁電極５５は、ソース領域５４と同電位となっていた。一方、ゲート領域５９には、ゲート電極Ｇにより、固定電位絶縁電極５５とは異なる電位が印加されていた。この構造により、ゲート電極Ｇが固定電位絶縁電極５５に接触しない構造とする必要があった。そのため、固定電位絶縁電極５５を構成するトレンチ５７が、ゲート領域５９内で区分されることで、ゲート電極Ｇ用のコンタクト領域６４の微細加工を回避していた。
【００１１】
しかしながら、ゲート領域５９内でトレンチ５７が区分されることで、トレンチ５７のコーナー部６５がゲート領域５９内に形成されていた。そして、半導体装置のＯＦＦ動作時には、ゲート領域５９とドレイン領域５３には逆バイアスが印加され、ゲート領域５９内にも空乏層が広がっていた。この空乏層内にトレンチ５７のコーナー部６５が位置すると、トレンチ５７のコーナー部６５に高電界が集中し、半導体装置の耐圧劣化を招く可能性があった。そこで、空乏層内にトレンチのコーナー部６５が存在し難い構造とするため、ゲート領域５９を深く形成する必要があった。この構造により、セルの微細化によるセル密度の向上が図り難いという問題があった。
【００１２】
本発明は、ゲート領域及びソース領域に対して、トレンチを区分すると共に、固定電位絶縁電極と可変電位絶縁電極とを形成している。そして、該２種類の電極を最適配置することで、ｈＦＥやターン・オフ速度を向上させ、また、耐圧特性を向上させることを目的とする。
【課題を解決するための手段】
【００１３】
本発明は上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、ドレイン領域を構成する半導体層と、実質、等間隔をなして互いに平行となるように、前記半導体層表面から形成される複数のトレンチと、前記トレンチの内壁には絶縁膜が形成され、前記絶縁膜を覆うように前記トレンチ内を埋設する多結晶シリコンと、前記トレンチの延在方向と直交するように延在し、前記半導体層表面から形成されるソース領域と、前記トレンチの延在方向と直交するように延在し、前記ソース領域と離間するように、前記半導体層表面から形成されるゲート領域と、少なくとも前記ソース領域の下方に位置するチャネル領域とを有し、前記トレンチは前記ソース領域が形成される領域で第１のトレンチ及び第２のトレンチに区分され、且つ、前記ゲート領域と同電位に保たれ、前記第１のトレンチから構成される可変電位絶縁電極と、前記ソース領域と同電位に保たれ、前記第２のトレンチから構成される固定電位絶縁電極とを有することを特徴とする。この構造により、半導体装置のＯＮ動作時にチャネル領域及びドレイン領域へと注入される自由キャリア（正孔）は、トレンチ内壁の絶縁膜界面から離間した領域を通過経路とする。そのことで、注入される自由キャリア（正孔）は、絶縁膜界面の界面準位密度等の影響を受けづらい構造となる。
【００１４】
また、本発明の半導体装置では、前記第１のトレンチは前記ゲート領域を横断するように配置されることを特徴とする。この構造により、基本的にゲート領域中にトレンチのコーナー部が存在しない。そして、ゲート領域内に空乏層が広がった際に、トレンチのコーナー部で電界集中を起こし、耐圧劣化を引き起こすことがない。そのことで、ゲート領域の深さを必要以上に深くすることがなくなり、工程負荷を低減することができる。また、ゲート領域へと飛び込む自由キャリア（電子）抑制し、ｈＦＥを向上させることができる。また、セルの微細化が図れ、セル密度を向上させることができる。
【００１５】
また、本発明の半導体装置では、前記第２のトレンチは、前記ソース領域とその形成領域を重畳させるように配置され、前記第１のトレンチは、前記ソース領域が形成される領域に少なくともその一端が配置されることを特徴とする。この構造により、ソース領域界面では、自由キャリア（正孔）に対するポテンシャルエネルギーを上げることができる。そして、ソース領域界面での自由キャリア（正孔）密度を低減し、ｈＦＥを向上させることができる。
【発明の効果】
【００１６】
本発明の半導体装置では、ソース領域と同電位となる固定電位絶縁電極と、ゲート領域と同電位となる可変電位絶縁電極とを有する。この構造により、ゲート領域から注入された自由キャリア（正孔）は、可変電位絶縁電極の絶縁膜界面から離間した領域を通過経路とする。そのことで、可変電位絶縁電極の絶縁膜界面における界面準位密度等の影響を受けづらい構造となる。そして、低電流領域でのｈＦＥを向上させるとともに、ｈＦＥのばらつきを低減することができる。
【００１７】
また、本発明の半導体装置では、可変電位絶縁電極の一端はソース領域と重畳して形成されている。可変電位絶縁電極はゲート電位と連動し、ＯＮ時には、正電位へと上昇する。この構造により、ソース領域界面では、自由キャリア（正孔）に対するポテンシャルエネルギーを上げることができる。そして、ソース領域界面での自由キャリア（正孔）密度を低減し、ｈＦＥを向上させることができる。
【００１８】
また、本発明の半導体装置では、ＯＦＦ動作時には、可変電位絶縁電極の絶縁膜界面に自由キャリア（正孔）が、積極的に引き寄せられる状態となる。そして、ＯＮ動作からＯＦＦ動作への移行時には、可変電位絶縁電極がチャネル領域及びドレイン領域に存在する自由キャリア（正孔）を速やかに引き付けることで、ターン・オフ時間を短縮できる。
【００１９】
また、本発明の半導体装置では、可変電位絶縁電極を構成するトレンチがゲート領域を横断して形成されている。この構造により、ゲート領域にはトレンチのコーナー部が存在しないため、ゲート領域を深く形成しなくても所望の耐圧特性を得ることができる。更に、ゲート領域を浅くすることで、工程負荷を軽減し、セルサイズの微細化を実現できる。また、ゲート領域へと飛び込む自由キャリア（電子）を抑制し、ｈＦＥを向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明における半導体装置の一実施の形態について、図１〜図４を参照にして詳細に説明する。
【００２１】
図１（Ａ）は本発明の半導体装置の構造を示す斜視図である。図１（Ｂ）は本発明の半導体装置の構造を示す上面図である。図１（Ａ）に示す如く、Ｎ型の半導体基板１上にはＮ型のエピタキシャル層２が堆積されている。複数のトレンチ３が、エピタキシャル層２表面から形成されている。トレンチ３は、等間隔をなして互いに平行となるように配置されている。尚、本実施の形態での基板１及びエピタキシャル層２が本発明の「半導体層」に対応する。そして、本実施の形態では、基板上に１層のエピタキシャル層が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、化合物半導体基板でも良い。
【００２２】
基板１はドレイン取り出し領域として用いられ、エピタキシャル層２は、主に、ドレイン領域４として用いられている。また、トレンチ３はエピタキシャル層２表面に対して側壁がほぼ垂直にエッチングされ、その内壁には絶縁膜５が形成されている。更に、トレンチ３には、Ｐ型不純物が導入された、例えば、多結晶シリコン（ポリシリコン）が堆積されている。
【００２３】
ここで、図１（Ｂ）に示す如く、トレンチ３は、ソース領域６とその形成領域を重畳させる領域において、区分されている。具体的には、トレンチ３は、その延在方向において、長いトレンチ３１と短いトレンチ３２とから構成されている。１本の長いトレンチ３１は、ゲート領域７を横断し、隣接するセルのそれぞれのソース領域６に端部が配置されている。一方、短いトレンチ３２は、長いトレンチ３１に挟まれるように、ソース領域６とその形成領域を重畳させている。尚、本実施の形態での長いトレンチ３１が本発明の「第１のトレンチ」に対応し、本実施の形態での短いトレンチ３２が本発明の「第２のトレンチ」に対応する。
【００２４】
詳細は後述するが、長いトレンチ３１内のポリシリコンは、エピタキシャル層２表面で、例えば、アルミニウム（Ａｌ）層１９（図２（Ｃ）参照）等を介してゲート領域７と電気的に接続されている。この構造により、長いトレンチ３１内のポリシリコンは、ゲート電極８と同電位からなる可変電位絶縁電極９として用いられている。一方、短いトレンチ３２内のポリシリコンは、エピタキシャル層２表面で、例えば、アルミニウム（Ａｌ）層１５（図２（Ａ）参照）を介してソース領域６と電気的に接続されている。この構造により、短いトレンチ３２内のポリシリコンは、ソース電極１０と同電位からなる固定電位絶縁電極１１として用いられている。
【００２５】
また、主に、ソース領域６の下方で、複数のトレンチ３間に位置するエピタキシャル層２は、チャネル領域１２として用いられている。ゲート領域７はソース領域６と離間されたエピタキシャル層２に、一定の間隔に複数設けられている。そして、１つのセルを形成する２本のゲート領域７間には、１本のソース領域６が形成されている。ソース領域６は、Ｙ軸方向にゲート領域７とほぼ平行に配置され、それぞれのゲート領域７から等距離に配置されている。尚、トレンチ３はＸ軸方向へ延在する一方で、Ｙ軸方向には一定の間隔で形成されている。そして、トレンチ３とソース領域６及びトレンチ３とゲート領域７とは、それぞれ直交している。
【００２６】
次に、図２を参照して本発明の半導体装置の断面構造およびその動作について説明する。図２（Ａ）は図１（Ｂ）のＡ−Ａ線方向の断面図である。図２（Ｂ）は図１（Ｂ）のＢ−Ｂ線方向の断面図である。図２（Ｃ）は図１（Ｂ）のＣ−Ｃ線方向の断面図である。
【００２７】
図２（Ａ）に示す如く、主に、ソース領域６の下方に位置し、短いトレンチ３２に挟まれた領域が、チャネル領域１２である。そして、チャネル領域１２は、矢印Ｈ１をチャネル厚み、矢印Ｌ１をチャネル長とする。つまり、チャネル厚みＨ１とは、チャネル領域１２において対向する絶縁膜５間の間隔であり、チャネル長Ｌ１とは、短いトレンチ３２の側壁に沿って、ソース領域６底面から固定電位絶縁電極１１の底面までの距離をいう。また、ドレイン取り出し領域として用いるＮ型の基板１の裏面には、例えば、Ａｕ層１３がオーミックコンタクトしている。そして、Ａｕ層１３を介してドレイン電極１４が形成されている。
【００２８】
一方、エピタキシャル層２表面には、例えば、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等から構成される絶縁層１６（図２（Ｂ）参照）が形成されている。そして、この絶縁層１６に設けられたコンタクト領域１７（図２（Ｂ）参照）を介して、Ａｌ層１５がソース領域６にオーミックコンタクトしている。また、Ａｌ層１５はコンタクト領域１７を介して、固定電位絶縁電極１１にもオーミックコンタクトしている。この構造により、上述の如く、固定電位絶縁電極１１は接地状態となり、ソース領域６と固定電位絶縁電極１１とは同電位に保たれる。また、実質、ソース領域６の下方に位置するチャネル領域１２も固定電位絶縁電極１１と同電位に保たれる。
【００２９】
尚、本実施の形態の半導体装置では、チャネル領域１２に形成される空乏層により主電流の導通、遮断を制御する。この動作条件を満たしていれば単位セルを構成する固定電位絶縁電極１１の形状、ソース領域６の形状などは任意である。
【００３０】
図２（Ｂ）に示す如く、ゲート領域７上を含めエピタキシャル層２表面には絶縁層１６が形成されている。ゲート領域７上には、絶縁層１６に設けられたコンタクト領域１８を介して、Ａｌ層１９がオーミックコンタクトしている。そして、Ａｌ層１９を介してゲート電極８が形成されている。
【００３１】
ここで、図６に示すように、従来の半導体装置では、ゲート領域５９内にトレンチ５７のコーナー部６５が存在していた。半導体装置がＯＦＦ時には、Ｐ型領域のゲート領域５９とＮ型領域のドレイン領域５３とには逆バイアスが印加され、その境界面から空乏層が形成された。そして、該空乏層がトレンチ５７のコーナー部６５まで広がると、該コーナー部６５に高電界が集中し、ブレークダウンしてしまう場合があった。このブレークダウンを防止するために、トレンチ５７のコーナー部６５に対しゲート領域５９を深く拡散させていた。つまり、所望の耐圧特性を維持できる空乏層形成領域を確保しなければならなかった。しかし、ゲート領域５９を深く拡散させることは、同時に横方向拡散も広がり、セルの微細化によるセル密度の向上を妨げていた。更に、ゲート領域５９の広がりにより、ゲート領域５９に飛び込む自由キャリア（電子）の増加を招き、ｈＦＥの低下を招いていた。
【００３２】
しかしながら、本実施の形態では、点線で示した長いトレンチ３１が、ゲート領域７を横断して形成されている。つまり、ゲート領域７内には、長いトレンチ３１のコーナー部が配置されていない。この構造により、ゲート領域７において、上述したブレークダウンを防止する空乏層形成領域を考慮する必要はない。そして、ゲート領域７の拡散深さを浅くすることができるので、ゲート領域７の横方向拡散も低減される。その結果、半導体装置の耐圧特性を劣化させることなく、セルの微細化によるセル密度の向上、更にはｈＦＥの向上を実現することができる。
【００３３】
図２（Ｂ）及び（Ｃ）に示す如く、エピタキシャル層２表面には、絶縁層１６に設けられたコンタクト領域１８を介して、Ａｌ層１９がゲート領域７にオーミックコンタクトしている。また、Ａｌ層１９はコンタクト領域１８を介して、可変電位絶縁電極９にもオーミックコンタクトしている。この構造により、上述の如く、可変電位絶縁電極９は、ゲート領域７と同電位に保たれる。
【００３４】
尚、図２（Ｂ）中の破線は可変電位絶縁電極９及び固定電位絶縁電極１１の存在を示している。そして、図１及び図２に示した断面図、斜視図及び上面図におけるトレンチ３の端部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
【００３５】
次に、本発明の半導体素子の動作原理を説明する。
【００３６】
先ず、半導体素子のＯＦＦ動作について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるＮ型の基板１、Ｎ型のエピタキシャル層２から成るドレイン領域４、短いトレンチ３２間に位置するＮ型のチャネル領域１２およびＮ型のソース領域６とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極１４に正の電圧を印加し、ソース電極１０を接地した状態で動作させるとＯＦＦ動作を成すことができないようにみられる。
【００３７】
しかしながら、上述の如く、ソース領域６及びチャネル領域１２から成るＮ型領域と固定電位絶縁電極１１であるＰ型領域とはＡｌ層１５を介して接続され、同電位となっている。そのため、固定電位絶縁電極１１周辺のチャネル領域１２では、Ｐ型のポリシリコンとＮ型のエピタキシャル層２との仕事関数差により、固定電位絶縁電極１１を囲むように空乏層が広がる。つまり、固定電位絶縁電極１１を形成する短いトレンチ３２間の幅、つまり、チャネル厚みＨ１を調整することで、両側の固定電位絶縁電極１１から延びる空乏層によりチャネル領域１２は埋め尽くされることとなる。詳細は後述するが、この空乏層で埋め尽くされたチャネル領域１２は、擬似的なＰ型領域となっている。
【００３８】
この構造により、Ｎ型のドレイン領域４とＮ型のソース領域６とを擬似的なＰ型領域であるチャネル領域１２によって、ＰＮ接合分離することができる。つまり、チャネル領域１２に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。また、半導体素子がＯＦＦ動作時では、ドレイン電極１４には正の電圧が印加され、ソース電極１０が接地され、ゲート電極８が接地状態であるか、又は、ゲート電極８に負の電位が印加されている。このとき、擬似的なＰ型領域であるチャネル領域１２とＮ型領域であるドレイン領域４との境界面には、逆バイアスが印加されることで、図２（Ａ）下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体装置の耐圧特性を左右する。
【００３９】
ここで、図３を参照し、上述した擬似的なＰ型領域について以下に説明する。図３（Ａ）はＯＦＦ動作時の固定電位絶縁電極１１及びチャネル領域１２でのエネルギーバンド図を示している。図３（Ｂ）はＯＦＦ動作時のチャネル領域１２に形成された空乏層を模式的に表した図である。固定電位絶縁電極１１であるＰ型のポリシリコン領域とチャネル領域１２であるＮ型のエピタキシャル層２領域とは絶縁膜５を介して対峙している。そして、両者はエピタキシャル層２表面でＡｌ層１５を介して同電位に保たれている。そのことで、短いトレンチ３２周辺部には、両者の仕事関数差により空乏層が形成され、さらに空乏層内にわずかに存在する少数の自由キャリア（正孔）によりＰ型領域となる。
【００４０】
具体的には、Ａｌ層１５を介してＰ型のポリシリコン領域とＮ型のエピタキシャル層２領域とを同電位にすると、図３（Ａ）に示す如くエネルギーバンド図が形成される。先ず、Ｐ型のポリシリコン領域において、絶縁膜５界面では価電子帯が負の傾斜により形成されており、自由キャリア（正孔）に対しては絶縁膜５の界面はポテンシャルエネルギーが高いことを示している。つまり、Ｐ型のポリシリコン領域の自由キャリア（正孔）は絶縁膜５界面に存在することができず、絶縁膜５から離れる方向に追いやられる。その結果、Ｐ型のポリシリコン領域の絶縁膜５界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。そのことで、Ｎ型のエピタキシャル層２領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域１２は絶縁膜５界面から空乏層化していくこととなる。
【００４１】
しかしながら、チャネル領域１２の不純物濃度は１Ｅ１４（／ｃｍ３）程度、厚みは０．８〜１．４μｍ程度である。そして、チャネル領域１２は、固定電位絶縁電極１１から広がり出した空乏層で完全に占有されることとなる。実際には、チャネル領域１２が空乏層化しただけではイオン化アクセプタと釣合うだけの正電荷を確保できないため、チャネル領域１２内には少数の自由キャリア（正孔）も存在するようになる。この現象により、図示の如く、Ｐ型のポリシリコン領域内のイオン化アクセプタとＮ型のエピタキシャル層２内の自由キャリア（正孔）またはイオン化ドナーとが対となり電界を形成する。そして、絶縁膜５界面から形成された空乏層はＰ型領域となり、この空乏層で満たされたチャネル領域１２はＰ型の領域となる。
【００４２】
次に、半導体素子のＯＦＦ動作からＯＮ動作へと転じる状態について説明する。先ず、ゲート電極８に正の電圧を印加する。このとき、ゲート領域７からは自由キャリア（正孔）が注入され、チャネル領域１２の絶縁膜５界面に自由キャリア（正孔）が充填される。この動作により、Ｐ型のポリシリコン領域内のイオン化アクセプタと自由キャリア（正孔）のみで対となり電界を形成する。そして、チャネル領域１２での絶縁膜５と最も遠い領域、つまり、チャネル領域１２の中央領域から、自由キャリア（電子）が存在するようになり、中性領域が出現する。その後、チャネル領域１２の空乏層が減退し、中央領域からチャネルが開く。そして、ソース領域６からドレイン領域４へ自由キャリア（電子）が移動し、主電流が流れる。
【００４３】
そして、ゲート電極８に所定値以上の電圧が印加されると、ゲート領域７とチャネル領域１２及びドレイン領域４の形成するＰＮ接合に順バイアスが印加される。そして、自由キャリア（正孔）が、チャネル領域１２やドレイン領域４に直接注入される。その後、チャネル領域１２やドレイン領域４に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
【００４４】
最後に、半導体素子のＯＮ動作時からＯＦＦ動作時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極８の電位を接地状態（０Ｖ）、もしくは負電位にする。チャネル領域１２及びドレイン領域４に大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域７を通して素子外に排除される。そのことで、再びチャネル領域１２は空乏層で満たされ、再び擬似的なＰ型領域となり、耐圧を維持し、主電流は止まる。
【００４５】
次に、図４（Ａ）は、ＯＮ動作時の可変電位絶縁電極９及びエピタキシャル層２でのエネルギーバンド図を示している。図４（Ｂ）は、ＯＦＦ動作時の可変電位絶縁電極９及びエピタキシャル層２でのエネルギーバンド図を示している。
【００４６】
図２を用いて上述したように、本実施の形態では、ソース領域６が配置されている領域でトレンチ３が区分され、可変電位絶縁電極９は長いトレンチ３１を用いて構成されている。そして、ゲート領域７上面でＡｌ層１９により、可変電位絶縁電極９とゲート領域７とは同電位となるように電気的に接続している。この構造により、可変電位絶縁電極９に印加される電圧は、ゲート領域７に印加される電圧と同様に変化する。
【００４７】
先ず、図４（Ａ）では、半導体素子がＯＮ動作時での、ソース領域６とゲート領域７との間に位置するエピタキシャル層２と可変電位絶縁電極９であるＰ型のポリシリコン領域とのエネルギーバンド図を示している。
【００４８】
具体的には、Ａｌ層１９を介してＰ型のポリシリコン領域の電位をエピタキシャル層２に対して正電位とすることで、伝導帯Ｅｃ及び価電子帯Ｅｖは、ほぼフラットになる。そして、Ｎ型のエピタキシャル層２領域では、絶縁膜５界面には自由キャリア（正孔）が存在しない状態となっている。ゆえに、Ｐ型のポリシリコン領域の絶縁膜５界面にはイオン化アクセプタから成る負電荷が存在しない。そのため、エピタキシャル層２領域側の絶縁膜５界面における自由キャリア（正孔）に対してのポテンシャルエネルギーは高い状態となる。そして、エピタキシャル層２領域側の絶縁膜５界面には、自由キャリア（正孔）が存在し難い状態となる。つまり、ゲート領域７からエピタキシャル層２へと注入された自由キャリア（正孔）は、絶縁膜５界面から一定の離間距離を有した領域に存在することとなる。その結果、ゲート領域７から注入された自由キャリア（正孔）は、絶縁膜５界面から一定の離間距離を有した領域を通過経路として、チャネル領域１２、ドレイン領域４へと至る。
【００４９】
ここで、トレンチ３は、エピタキシャル層２をドライエッチングして形成され、絶縁膜５は熱酸化法により、トレンチ３内壁を覆うように形成される。その製造工程において、トレンチ３の側壁には、エッチング時の結晶欠陥が生じる。更に、トレンチ３の内壁に形成した絶縁膜５とエピタキシャル層２との界面には、一般的に自由キャリア（正孔）のトラップ準位が存在することが知られている。つまり、従来構造のように、絶縁膜５界面を自由キャリア（正孔）の通過経路とすると、ゲート領域７から注入した自由キャリア（正孔）が、界面準位の影響を受けることとなる。これは、特に、ＯＮ動作時の低電流領域でのｈＦＥをばらつかせ、ｈＦＥを低下させることとなる。
【００５０】
そして、上述したように、自由キャリア（正孔）が、絶縁膜５界面から一定の離間距離を有した領域を通過経路とすることで、絶縁膜５表面の表面準位密度の影響を考慮する必要がなくなる。
【００５１】
また、図２に示すように、可変電位絶縁電極９の一端がソース領域６と一部重畳するように形成されている。そのことで、ゲート領域７から注入された自由キャリア（正孔）の大多数が、直接、ソース領域６へと至ることを大幅に低減できる。これは次のように説明できる。先ず、ＯＮ動作時には、可変電位絶縁電極９もゲート電位と連動し正電位へと上昇する。そして、可変電位絶縁電極９と隣接するソース領域６界面では、自由キャリア（正孔）に対するポテンシャルエネルギーが上がる。この状態により、ソース領域６界面では、自由キャリア（正孔）密度が低減し、ｈＦＥが向上する。
【００５２】
上述した構造及び自由キャリア（正孔）の通過経路により、ゲート領域７から注入された自由キャリア（正孔）がソース領域６に流れ込むことを大幅に低減することができる。そして、ゲート領域７から注入された自由キャリア（正孔）は、チャネル領域１２またはドレイン領域４へと至った後、その大多数はチャネル領域１２またはドレイン領域４で伝導度変調に寄与することとなる。つまり、本実施の形態では、自由キャリア（正孔）がソース領域６で自由キャリア（電子）と再結合し、消滅することを大幅に低減でき、所望のｈＦＥを得ることができる。
【００５３】
次に、図４（Ｂ）では、半導体素子がＯＦＦ動作時での、ソース領域６とゲート領域７との間に位置するエピタキシャル層２と可変電位絶縁電極９であるＰ型のポリシリコン領域とのエネルギーバンド図を示している。
【００５４】
具体的には、Ａｌ層１９を介してＰ型のポリシリコン領域をＮ型のエピタキシャル層２に対して負電位とする。Ｐ型のポリシリコン領域の絶縁膜５界面では価電子帯が極端に負の傾斜となるように形成されている。この状態は、自由キャリア（正孔）に対しては絶縁膜５の界面はポテンシャルエネルギーが高いことを示している。つまり、Ｐ型のポリシリコン領域での自由キャリア（正孔）は絶縁膜５界面に存在することができず、絶縁膜５から離れる方向に追いやられる。そして、Ｐ型のポリシリコン領域の絶縁膜５界面にはイオン化アクセプタから成る負電荷が、多数取り残される状態となる。
【００５５】
一方、Ｎ型のエピタキシャル層２領域では、絶縁膜５界面にはこのイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が多数必要となる。つまり、負電位を印加した可変電位絶縁電極９間に位置するエピタキシャル層２の絶縁膜５界面は、自由キャリア（正孔）を極めて引き付けやすい状態といえる。
【００５６】
ここで、半導体素子がＯＮ動作からＯＦＦ動作へと転じる際、伝導度変調が起こっていたチャネル領域１２及びドレイン領域４には、大量の自由キャリア（正孔）が存在している。そして、チャネル領域１２及びドレイン領域４から自由キャリア（正孔）が排除されるまでは、絶縁膜５界面にはこのイオン化アクセプタから成る負電荷と対となる自由キャリア（正孔）が、積極的に引き寄せられる。つまり、ＯＦＦ動作への移行時には、可変電位絶縁電極９の絶縁膜５の界面を自由キャリア（正孔）の通過経路とすることができる。そして、可変電位絶縁電極９を負電位とすることで、自由キャリア（正孔）をチャネル領域１２及びドレイン領域４から迅速に排除することができ、ターン・オフ時間を短縮できる。
【００５７】
尚、上述したように、本実施の形態では、チャネル領域１２は固定電位絶縁電極１１の絶縁膜５界面から広がる空乏層により満たされる場合について説明したが、この場合に限定する必要はない。例えば、ソース領域６と形成領域を一部重畳させる可変電位絶縁電極の絶縁膜５界面から広がる空乏層を利用する場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。
【図２】本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図である。
【図３】本発明の半導体装置の固定電位絶縁電極及びチャネル領域の（Ａ）ＯＦＦ時のエネルギーバンド図、（Ｂ）ＯＦＦ時の状態を説明する図である。
【図４】本発明の半導体装置の可変電位絶縁電極及びエピタキシャル層の（Ａ）ＯＮ時のエネルギーバンド図、（Ｂ）ＯＦＦ時のエネルギーバンド図である。
【図５】従来の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。
【図６】従来の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。
【符号の説明】
【００５９】
１  基板
２  エピタキシャル層
３  トレンチ
４  ドレイン領域
５  絶縁膜
６  ソース領域
７  ゲート領域
８  ゲート電極
９  可変電位絶縁電極
１０  ソース電極
１１  固定電位絶縁電極
１２  チャネル領域
１３  Ａｕ層
１４  ドレイン電極
１５  Ａｌ層
１６  絶縁層
１７  コンタクト領域
１８  コンタクト領域
１９  Ａｌ層
【図１】
2006054294.tif 000003
【図２】
2006054294.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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