(57)【要約】【課題】簡単な構成によりＮＢＴＩ対策機能を備え、高信頼性を実現した半導体集積回路装置と半導体システムを提供する。【解決手段】ＭＯＳＦＥＴ回路を構成するＰチャネルＭＯＳＦＥＴのうち、ＮＢＴＩによって回路動作マージンが劣化すると予測されるＭＯＳＦＥＴをターゲットとして、そのゲートに信号供給を行う伝達経路に第１スイッチを設け、所定の動作モードのときに上記第１スイッチをオフ状態にし、かつ、上記ＭＯＳＦＥＴのゲートにチャネル電圧よりも絶対値的に高い電圧を供給する回復電圧印加回路を設ける。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＰチャネルＭＯＳＦＥＴを含むＭＯＳＦＥＴ回路を備え、
上記ＭＯＳＦＥＴ回路を構成するＭＯＳＦＥＴのうち、ＮＢＴＩによって回路動作マージンが劣化すると予測されるＭＯＳＦＥＴのゲートに信号供給を行う伝達経路に設けられた第１スイッチと、
所定の動作モードのときに上記第１スイッチをオフ状態にし、かつ、上記ＭＯＳＦＥＴのゲートにチャネル電圧よりも絶対値的に高い電圧を供給する電圧印加回路を設けてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記電圧印加回路は、第２スイッチと電圧回路とを備え、
上記所定の動作モードは、電源投入時、電源遮断あるいは外部端子から所定の制御信号が入力されたタイミングのいずれか少なくとも１の動作のときに設定されて、上記第１のスイッチをオフ状態にし、上記第２スイッチをオン状態にして上記電圧回路で形成された電圧を上記ＰチャネルＭＯＳＦＥＴのゲートに伝えるものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記ＭＯＳＦＥＴ回路はＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成され、
上記ＮＢＴＩによって回路動作マージンが劣化すると予測されるＭＯＳＦＥＴは、外部端子から入力される入力回路を構成するＰチャネルＭＯＳＦＥＴであることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記外部端子と上記第１スイッチとの間には、静電破壊防止回路が設けられるものであることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記電圧回路は、上記ＰチャネルＭＯＳＦＥＴのソースが接続された電源電圧よりも高い電圧を生成するブートストラップ回路からなることを特徴とする半導体集積回路装置。
【請求項６】
請求項４において、
上記電圧回路は、上記電圧が供給される外部端子を備える回路からなることを特徴とする半導体集積回路装置。
【請求項７】
ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを含む複数のＣＭＯＳ論理回路と、
上記複数のＣＭＯＳＭＯ回路のうち、所定のＣＭＯＳ論理回路に含まれるＰチャネルＭＯＳＦＥＴのゲートに設けられた第１スイッチ素子と、
上記ＰチャネルＭＯＳＦＥＴのゲートに、上記ＰチャネルＭＯＳＦＥＴのソースに供給される第１電圧よりも絶対値的に高い第２電圧を供給する電圧印加回路を設けてなることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記電圧印可回路が上記ＰチャネルＭＯＳＦＥＴのゲートに上記第２電圧を供給すべき時、上記第１スイッチ素子はオフ状態にされることを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
上記第１スイッチ素子のオフ状態は、電源投入時、電源遮断時あるいは外部端子からの所定の制御信号の入力時から選択された少なくとも１の動作のときに設定されることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
上記電圧印加回路は、上記第２電圧を発生する出力ノードを有す電圧発生回路と、上記ＰチャネルＭＯＳＦＥＴの上記ゲートと上記電圧発生回路の上記出力ノードとの間に結合された第２スイッチ素子と含み、
上記電圧発生回路から発生された上記第２電圧は、上記第１スイッチのオフ状態に応答して、上記第２スイッチがオン状態にされることによって、上記ＰチャネルＭＯＳＦＥＴのゲートへ伝達されることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
上記電圧発生回路は、ブートストラップ回路を含むことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１において、
所定のＣＭＯＳ論理回路に含まれるＰチャネルＭＯＳＦＥＴは、ＮＢＴＩによって回路動作マージンが劣化すると予測されるＰチャネルＭＯＳＦＥＴであることを特徴とする半導体集積回路装置。
【請求項１３】
請求項７において、
所定のＣＭＯＳ論理回路に含まれるＰチャネルＭＯＳＦＥＴは、ＮＢＴＩによって回路動作マージンが劣化すると予測されるＰチャネルＭＯＳＦＥＴであることを特徴とする半導体集積回路装置。
【請求項１４】
請求項７において、
上記所定のＣＭＯＳ論理回路は、外部端子から入力信号が供給される入力回路であることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４において、
上記外部端子と上記第１スイッチ素子との間に設けられた静電破壊防止回路をさらに含むことを特徴とする半導体集積回路装置。
【請求項１６】
入力信号が供給される第１外部端子と、
ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを含む入力回路と、
上記第１外部端子と上記ＰチャネルＭＯＳＦＥＴのゲートとの間に設けられた第１スイッチ素子と、
上記ＰチャネルＭＯＳＦＥＴのソースに供給される第１電圧よりも絶対値的に高い第２電圧を供給する出力ノードを有す電圧発生回路と、
上記ＰチャネルＭＯＳＦＥＴの上記ゲートと上記電圧発生回路の上記出力ノードとの間に結合された第２スイッチ素子と含み、
上記第２電圧は、上記第１及び第２スイッチ素子の動作に応答して、上記ＰチャネルＭＯＳＦＥＴの上記ゲートに選択的に供給されることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１６において、
上記第２電圧は、上記第１スイッチのオフ状態及び上記第２スイッチのオン状態に応答して、上記ＰチャネルＭＯＳＦＥＴのゲートへ供給されることを特徴とする半導体集積回路装置。
【請求項１８】
請求項１７において、
電源投入時、電源遮断時あるいは第２外部端子からの所定の制御信号の入力時から選択された少なくとも１の動作のとき、上記第１スイッチ素子は選択的にオフ状態にされ、上記第２スイッチ素子は選択的にオン状態にされることを特徴とする半導体集積回路装置。
【請求項１９】
請求項１８において、
上記第１外部端子と上記第１スイッチ素子との間に設けられた静電破壊防止回路をさらに含むことを特徴とする半導体集積回路装置。
【請求項２０】
請求項１９において、
上記電圧発生回路は、ブートストラップ回路を含むことを特徴とする半導体集積回路装置。
【請求項２１】
入力信号が供給される複数の第１外部端子と、
ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを含む複数の入力回路と、
上記複数の第１外部端子と上記複数の入力回路の各ＰチャネルＭＯＳＦＥＴのゲートとの間に設けられた複数の第１スイッチ素子と、
上記複数の入力回路内の各ＰチャネルＭＯＳＦＥＴのソースに供給される第１電圧よりも絶対値的に高い第２電圧を供給する出力ノードを有す電圧発生回路と、
上記複数の入力回路内の各ＰチャネルＭＯＳＦＥＴのゲートと上記電圧発生回路の上記出力ノードとの間に結合された第２スイッチ素子と含み、
上記第２電圧は、上記第１及び第２スイッチ素子の動作に応答して、上記ＰチャネルＭＯＳＦＥＴの上記ゲートに選択的に供給されることを特徴とする半導体集積回路装置。
【請求項２２】
入力信号が供給される第１外部端子と、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを含む入力回路と、上記第１外部端子と上記ＰチャネルＭＯＳＦＥＴのゲートとの間に設けられた第１スイッチ素子と、上記ＰチャネルＭＯＳＦＥＴのソースに供給される第１電圧よりも絶対値的に高い第２電圧を供給する出力ノードを有す電圧発生回路と、上記ＰチャネルＭＯＳＦＥＴの上記ゲートと上記電圧発生回路の上記出力ノードとの間に結合された第２スイッチ素子と、制御信号が供給される第２外部端子とを有する第１半導体集積回路と、
上記第１半導体集積回路の上記第２外部端子に結合され、上記制御信号を選択的に上記半導体集積回路に供給する第２半導体集積回路と、を具備し、
上記制御信号に応答して、上記第２電圧が、上記ＰチャネルＭＯＳＦＥＴの上記ゲートに選択的に供給される半導体システム。
【請求項２３】
上記第１半導体集積装置がスタンバイ動作の時、上記制御信号に応答して上記第１及び第２スイッチ素子の動作が制御され、上記第２電圧が上記ＰチャネルＭＯＳＦＥＴの上記ゲートに選択的に供給されることを特徴とする半導体システム。
【請求項２４】
請求項２３において、
上記第１半導体集積回路は、電源投入時、電源遮断時あるいは第２外部端子からの上記制御信号の入力時から選択された少なくとも１の動作のとき、上記第１スイッチ素子は選択的にオフ状態にされ、上記第２スイッチ素子は選択的にオン状態にされることを特徴とする半導体システム。
【請求項２５】
請求項２４において、
第１半導体集積回路は、さらに、上記第１外部端子と上記第１スイッチ素子との間に設けられた静電破壊防止回路をさらに含むこと特徴とする半導体システム。
【請求項２６】
請求項２５において、
上記電圧発生回路は、ブートストラップ回路を含むことを特徴とする半導体システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えばＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなるＣＭＯＳ集積回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＮＢＴＩ（Negative Bias Temperature Instability)と呼ばれるゲートのバイアスと温度によるＭＯＳデバイスの劣化現象に関する文献発表の例として、IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.46，N0.5，pp.921-926,MAY，1999年がある。上記ＮＢＴＩに対する具体的な対策については、素子の微細化が進んだ将来の問題として捕らえられている。
【０００３】
【発明が解決しようとする課題】
本願発明者においては、半導体技術の進展に伴い上記ＮＢＴＩが現実の問題となることが近いこと、また現行の技術の下においても特定の半導体集積回路装置では無視できないものになりつつある。本願発明は、かかる事情を考慮して、上記ＮＢＴＩ対策に向けた半導体集積回路装置の具体的回路の検討の結果生まれたものである。
【０００４】
この発明の目的は、簡単な構成によりＮＢＴＩ対策機能を備えた半導体集積回路装置と半導体システムを提供することにある。この発明の他の目的は、簡単な構成により高信頼性を実現した半導体集積回路装置と半導体システムを提供することある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。ＭＯＳＦＥＴ回路を構成するＰチャネルＭＯＳＦＥＴのうち、ＮＢＴＩによって回路動作マージンが劣化すると予測されるＭＯＳＦＥＴをターゲットとして、そのゲートに信号供給を行う伝達経路に第１スイッチを設け、所定の動作モードのときに上記第１スイッチをオフ状態にし、かつ、上記ＭＯＳＦＥＴのゲートにチャネル電圧よりも絶対値的に高い電圧を供給する回復電圧印加回路を設ける。
【０００６】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置における入力回路の一実施例の概略回路図が示されている。この実施例の半導体集積回路装置は、公知のＣＭＯＳ集積回路の製造技術によって、特に制限されないが、単結晶シリコンのような１つの半導体基板上において形成される。この実施例は、ＣＭＯＳ構成のデジタル半導体集積回路装置の入力回路に向けられている。
【０００７】
外部入力端子ＥＴから入力された入力信号は、スイッチ（第１スイッチ素子）Ｓ１のオン状態の時、上記スイッチＳ１の入出力経路を介して入力初段回路を構成するインバータ回路ｉｎｖ１の入力端子に伝えられる。上記インバータ回路ｉｎｖ１は、ＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ２から構成される。ＰチャネルＭＯＳＦＥＴＱ１のソース端子は第１基準電位とされる電源電圧Ｖｃｃ（第１電圧）に接続され、ＮチャネルＭＯＳＦＥＴＱ２のソース端子は第２基準電位とされる回路の接地電位Ｖｓｓに接続される。ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ２のそれぞれゲート端子が共通に接続されてインバータ回路ｉｎｖ１の上記入力端子とされる。上記ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ２のそれぞれドレイン端子が接続されて出力端子され、次段のインバータ回路ｉｎｖ２、ｉｎｖ３を通して図示しない内部回路に伝えられる。
【０００８】
半導体集積回路装置に形成されるＰチャネルＭＯＳＦＥＴには、そのバイアス条件に従い等しくＮＢＴＩの影響を受けるものである。本願発明では、全てのＰチャネルＭＯＳＦＥＴについてＮＢＴＩ対策を行うことは現実的ではなく、特定のＰチャネルＭＯＳＦＥＴをターゲットとすることにより実質的なＮＢＴＩ対策が可能であることに着目してなされたものである。
【０００９】
この実施例では、外部入力端子ＥＴからの入力信号を受ける上記入力初段回路ｉｎｖ１のＰチャネルＭＯＳＦＥＴＱ１をターゲットとしてＮＢＴＩ対策回路を設けるようにするものである。つまり、上記ＭＯＳＦＥＴＱ１のゲートに入力信号を伝える信号伝達経路にスイッチＳ１を設け、入力信号の伝達を禁止する機能を設ける。そして、スイッチ（第２スイッチ素子）Ｓ２を設けて電圧Ｖ１（第２電圧）を上記ＭＯＳＦＥＴＱ１のゲートに伝えるようにするものである。この電圧Ｖ１は、上記電源電圧Ｖｃｃに対して０．５〜１．０Ｖ程度高い電圧とされる。この電圧Ｖ１は、後述するようにブートストラッ回路と呼ばれるような内部昇圧回路を用いて形成されるものの他、外部端子から直接入力するような構成であってもよい。
【００１０】
上記スイッチＳ１とスイッチＳ２は、相補的にスイッチ制御される。つまり、通常動作のときには、スイッチＳ１がオン状態となり、スイッチＳ２がオフ状態にされる。それ故、通常動作のときにインバータ回路ｉｎｖ１に上記電圧Ｖ１が供給されることはない。ＮＢＴＩの対策のための特性劣化の回復動作モードのときには、上記スイッチＳ１がオフ状態にされ、上記スイッチＳ２がオン状態にされて、ＭＯＳＦＥＴＱ１ゲートには電圧Ｖ１が供給される。上記スイッチＳ１のオフ状態により、上記電圧Ｖ１が外部入力端子ＥＴや図示しない後述するような静電破壊防止回路に向けて逆流電流が流れて、十分な電圧Ｖ１がＭＯＳＦＥＴＱ１のゲートに伝えられなくなるという問題を回避する。
【００１１】
上記ＮチャネルＭＯＳＦＥＴＱ２のゲートにも、上記電圧Ｖ１が印加されるが、ＮチャネルＭＯＳＦＥＴＱ２にとってはＰＢＴ（Positive Bias Temperature）劣化を加速させる方向の電圧となるが、そもそもＮチャネルＭＯＳＦＥＴにおけるＰＢＴ劣化はＰチャネルＭＯＳＦＥＴのＮＢＴＩと比較して劣化が小さいのでそれほど問題とはならない。ＮチャネルＭＯＳＦＥＴＱ２に対して上記電圧Ｖ１の印加を回避するなら、スイッチＳ１と同様に制御されるスイッチを設けてＭＯＳＦＥＴＱ１とのゲートとの間を切断するようにすればよい。
【００１２】
図２には、上記スイッチＳ１とＳ２の制御信号を生成する制御回路の一実施例の回路図が示されている。この実施例では、制御回路としてＪＫフリップフロップ回路ＪＫＦＦ１が利用される。クロック端子ＣＫには外部入力信号Φｉｎが供給される。入力端子Ｊには論理１（ハイレベル）が供給され、入力端子Ｋには論理０（ロウレベル）が供給される。そして、出力端子ＱからスイッチＳ１の制御信号が出力され、出力端子Ｑ／からスイッチＳ２の制御信号が形成される。ここで、Ｑ／の／は論理記号のバーを表している。電源投入直後のスタンバイ状態のときには上記ＪＫフリップフロップ回路ＪＫＦＦ１の出力Ｑは論理０に、出力Ｑ／は論理１のリセット状態にされる。
【００１３】
図３には、図２の制御回路の動作の一例を説明するためのタイミング図が示されている。電源立ち上げ直後において、ＪＫフリップフロップ回路ＪＫＦＦ１がリセット状態となり、信号Ｓ１をロウレベル（論理０）に、信号Ｓ２をハイレベル（論理１）の初期状態にされる。これにより、図１のスイッチＳ１がオフ状態に、スイッチＳ２がオン状態にされるので、ＭＯＳＦＥＴＱ１のゲートには電圧Ｖ１が印加される。つまり、ＰチャネルＭＯＳＦＥＴＱ１のＮＢＴＩの劣化回復動作が実施される。
【００１４】
外部入力端子ＥＴからの入力信号Φｉｎがハイレベルのパルスを入力すると、ＪＫフリップフロップ回路ＪＫＦＦ１が反転し、出力Ｑをロウレベルからハイレベルに、出力信号Ｑ／をハイレベルからロウレベルに変化させる。これにより、図１のスイッチＳ１がオン状態に、スイッチＳ２がオフ状態に切り換えられて入力初段回路ｉｎｖ１には、スイッチＳ１のオン状態により外部入力端子ＥＴから入力された入力信号の供給が開始される。これにより、半導体集積回路装置では、外部入力端子ＥＴからの入力信号に応答した所定のデジタル信号処理を行う通常動作モードとされる。
【００１５】
上記入力信号Φｉｎは、上記ＮＢＴＩ回復動作を終了させて、通常動作に移行させるための制御信号であり、スタンバイ信号の入力端子を有する半導体集積回路装置にあっては、そのスタンバイ信号を上記制御信号として利用できる。また、上記制御信号は専用の入力信号としてもよい。さらに、例えば、上記半導体集積回路装置がメモリ回路等であれば、チップセレクト信号ＣＳ、チップイネーブル信号ＣＥあるいは、ＤＲＡＭではＲＡＳ（ロウ・アドレス・ストローブ）信号、シンクロナスＤＲＡＭでは、クロックイネーブル信号ＣＫＥ等のような半導体集積回路装置を活性化させる制御信号を併用するものであってもよい。
【００１６】
ただし、上記信号Φｉｎによって入力初段回路が実質的な動作状態にされるので、ＲＡＳ（ロウ・アドレス・ストローブ）信号のように入力信号の取り込みタイミングを規定するものでは、上記スイッチＳ１及びＳ２の切り換えだけ時間の遅れが生じるので、入力信号の取り込みタイミング動作に支障がないような回路的な配慮が必要とされる。さらに、上記半導体集積回路装置が、たとえば、データ処理装置としてのマイクロプロセッサのように、自立的にスタンバイモードに移行する機能を制御するスタンバイ制御回路等を上記マイクロプロセッサが形成された半導体チップ内に内蔵されているならば、上記入力信号Φｉｎは上記スタンバイ制御回路から出力される内部発生されたスタンバイ信号を利用可能である。
【００１７】
図４には、上記制御回路の他の一実施例の回路図が示されている。この実施例では、この実施例の制御回路は、ＪＫフリップフロップ回路ＪＫＦＦ２と、インバータ回路ＩＮＶ及びアンドゲート回路ＡＮＤにより構成される。ＪＫフリップフロップ回路ＪＫＦＦ２のクロック端子ＣＫと入力端子Ｊにはクロック信号ＣＫが供給され、入力端子Ｋには出力端子Ｑ／の出力信号が帰還される。そして、出力端子Ｑから出力される出力信号は、インバータ回路ＩＮＶにより反転されてアンドゲート回路ＡＮＤの一方の入力に供給される。このアンドゲート回路ＡＮＤの他方の入力にはクロック信号ＣＫが供給される。
【００１８】
上記ＪＫフリップフロップ回路ＪＫＦＦ２の出力端子Ｑからスイッチ制御信号Ｓ１が出力され、上記アンドゲート回路ＡＮＤからスイッチ制御信号Ｓ２が出力される。電源投入直後にはクロック信号ＣＫがロウレベル（論理０）、上記ＪＫフリップフロップ回路ＪＫＦＦ２の出力Ｑは論理０に、出力Ｑ／は論理１のリセット状態にされ、これに応じて制御信号Ｓ１及びＳ２が共にロウレベル（論理０）にされる。
【００１９】
図５には、図４の制御回路の動作の一例を説明するためのタイミング図が示されている。電源立ち上げ直後において、ＪＫフリップフロップ回路ＪＫＦＦ２がリセット状態となり、信号Ｓ１をロウレベル（論理０）に、信号Ｓ２をロウレベル（論理０）の初期状態にされる。これにより、図１のスイッチＳ１，Ｓ２が共にオフ状態にされる。クロック信号ＣＫを入力すると、１つの目のクロックパルスのハイレベルに対応して、アンドゲート回路ＡＮＤを通してスイッチ制御信号Ｓ２がハイレベルにされる。これにより、クロックパルスＣＫのハイレベルに期間において、スイッチＳ２がオン状態にされるので、ＭＯＳＦＥＴＱ１のゲートには電圧Ｖ１が印加される。つまり、ＰチャネルＭＯＳＦＥＴＱ１のＮＢＴＩの劣化回復動作が実施される。
【００２０】
上記１つ目のクロックパルスＣＫのハイレベルからロウレベルへの変化により、ＪＫフリップフロップ回路ＪＫＦＦ２が反転して、出力Ｑをロウレベルにし、出力Ｑ／をハイレベルにする。これにより、スイッチ制御信号Ｓ２がハイレベルからロウレベルに変化してスイッチＳ２がオフ状態にとなり、スイッチ制御信号Ｓ１のハイレベルへの変化によりスイッチＳ１がオン状態にされる。以後、クロックＣＫの到来に無関係にＪＫフリップフロップ回路ＪＫＦＦ２では上記状態を維持するので、図１の入力初段回路ｉｎｖ１には、スイッチＳ１のオン状態により外部入力端子ＥＴから入力された入力信号の供給が継続して行われる。これにより、半導体集積回路装置では、外部入力端子ＥＴからの入力信号に応答した所定のデジタル信号処理を行う通常動作モードとされる。
【００２１】
図６には、この発明に係る半導体集積回路装置における入力回路の他の一実施例の概略回路図が示されている。この実施例では、ＮＢＴＩ回復のための電圧Ｖ１が半導体集積回路装置の内部に設けられる。つまり、Ｖ１印加回路Ｖ１ＧＮは、Ｖ１＝Ｖｃｃ＋Ｖｄｄといった昇圧電圧を形成する。これにより、半導体集積回路装置としては、ＮＢＴＩ回復のための特別の電源回路を半導体集積回路装置の外部に設けたり、かかる電圧を半導体集積回路装置に供給するための外部端子が不要となり、半導体集積回路装置の使い勝手の改善が図られる。
【００２２】
他の構成、つまりスイッチＳ１，Ｓ２やＭＯＳＦＥＴＱ１，Ｑ２からなるインバータ回路ｉｎｖ１やその出力を増幅するインバータ回路ｉｎｖ２，ｉｎｖ３は、前記図１の実施例回路と同様であるので、その説明を省略する。
【００２３】
図７には、図６のＶ１印加回路Ｖ１ＧＮの一実施例の回路図が示されている。この実施例では、キャパシタＣ１を用いたブートストラップ回路が利用される。上記キャパシタＣ１の一方の電極には、スイッチＳ３を介して電圧Ｖｄｄの供給が可能にされ、他方の電極にはスイッチＳ４を介して回路の接地電位の供給が可能にされる。また、上記キャパシタＣ１の他方の電極には、スイッチＳ５によって電源電圧Ｖｃｃの供給が可能にされる。そして、上記キャパシタＣ１の一方の電極には、前記スイッチＳ２が設けられる。このスイッチＳ２により、前記ＰチャネルＭＯＳＦＥＴＱ１のゲートに対して、上記キャパシタＣ１のチャージアップ電圧Ｖｄｄと、電源電圧Ｖｃｃとを加えてなるブートストラップ電圧Ｖ１の供給が可能にされる。
【００２４】
前記図１、図６及び図７の各スイッチＳ１〜Ｓ５は、特に制限されないが、ＮチャネルＭＯＳＦＥＴにより構成される。ＰチャネルＭＯＳＦＥＴを用いるもの、あるいはＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴの並列接続されたＣＭＯＳスイッチとしてもよい。ＰチャネルＭＯＳＦＥＴを用いた場合には、前記のようにＮＢＴＩによる特性劣化が考えられるが、スイッチとしての機能が失わなければよいので特にＰチャネルＭＯＳＦＥＴを用いても大きな問題になることはない。
【００２５】
図８には、上記ブートストラップ回路による昇圧動作の一例を説明するためのタイミング図が示されている。特に制限されないが、電源立ち上げ直後のスタンバイ状態では、前記のようにスイッチＳ２をオン状態にしておいて、スイッチＳ３とＳ４をオン状態にする。これにより、キャパシタＣ１には電圧Ｖｄｄによるチャージアップが実施される。スイッチＳ２，Ｓ３をオフ状態にし、スイッチＳ５をオン状態にすると、キャパシタＣ１の他方の電極には前記回路の接地電位に代えて電源電圧Ｖｃｃが印加される。これにより、キャパシタＣ１の一方の電極には、上記電源電圧Ｖｃｃ＋Ｖｄｄのようなブートストラップ電圧が発生され、上記ＭＯＳＦＥＴＱ１のゲートに伝えられる。
【００２６】
厳密には、上記スイッチＳ５がオン状態にされたときにＭＯＳＦＥＴＱ１のゲートに伝えられる電圧は、入力初段インバータ回路ｉｎｖ１の入力容量等のような寄生容量との電荷分散によって、上記電源電圧Ｖｃｃ＋Ｖｄｄよりも低い電圧にされる。それ故、かかる電圧低下を見越して上記電圧Ｖｄｄが設定される。ＭＯＳＦＥＴＱ１のゲート絶縁破壊を考慮しないなら、電圧Ｖｄｄは電源電圧Ｖｃｃであってもよい。
【００２７】
上記スイッチＳ５とＳ４は、インバータ回路に置き換えることができる。つまり、上記スイッチＳ３がオン状態にされるタイミングで、かかるインバータ回路の入力信号をハイレベルとしてその出力をロウレベルにすれば、スイッチＳ３のオン状態による電圧Ｖｄｄと、インバータ回路の出力信号のロウレベル（接地電位）によりキャパシタＣ１が上記電圧Ｖｄｄにチャージアップされる。そして、スイッチＳ３をオフ状態にして、インバータ回路の入力信号をロウレベルにして出力信号をハイレベルに変化させると、同様なブートストラップ動作を実現できる。
【００２８】
また、上記スイッチＳ３は、ダイオード又はダイオード接続のＭＯＳＦＥＴに置き換えることもできる。つまり、電圧Ｖｄｄから上記キャパシタＣ１にチャージアップ電流を流す方向に接続された一方向性素子により、インバータ回路の出力信号がロウレベルとき、又はスイッチＳ４がオン状態のとき、キャパシタＣ１には上記一方向性素子によりチャージアップ動作が行われる。このとき、キャパシタＣ１の一方の電極には、電圧Ｖｄｄから一方向性素子の順方向電圧（例えばダイオード接続のＭＯＳＦＥＴならしきい値電圧Ｖｔｈ）だけレベル低下した電圧Ｖｄｄ−Ｖｔｈがチャージアップ電圧とされる。したがって、前記ブートストラップ動作により得られる昇圧電圧Ｖ１は、Ｖｃｃ＋Ｖｄｄ−Ｖｔｈとなる。
【００２９】
図９には、前記図７の実施例回路のスイッチ制御信号Ｓ３〜Ｓ５を生成するタイミング発生回路の一実施例の回路図が示されている。クロック信号φ０は、インバータ回路ＩＮにより反転される。この反転信号φ１は、１／２分周回路により分周されて信号φ２が形成される。この信号φ２は、１／２分周回路により分周されて信号φ３が形成される。
【００３０】
上記３つの信号φ１〜φ３はアンドゲート回路Ｇ１に供給されて、その出力から信号Ｓ３，Ｓ４が形成される。また、信号φ１とφ２は排他的論理和回路ＥＸに供給されて、さらにその出力信号と信号φ３がアンドゲート回路Ｇ３に供給されて、その出力から信号Ｓ５が形成される。上記のようなアンドゲート回路Ｇ１，Ｇ２及び排他的論理和回路ＥＸからなる論理回路により、図１０のタイミング図に示すように、信号φ１の最初のハイレベルの期間に信号Ｓ３，Ｓ４が発生され、最初の信号φ１のロウレベル期間と、２番目の信号φ１のハイレベル期間に排他的論理和回路ＥＸの出力が不一致出力のハイレベルを出力するので、信号φ３がハイレベルとの論理積により信号Ｓ５が発生させられる。
【００３１】
通常動作に移行するまでのスタンバイ状態のときに何回かのブートストラップ動作が行われる。もしも、Ｖ１電圧印加回数の制限を行うなら、その回数を上記信号Ｓ３〜Ｓ５をカウンタ回路で計数し、例えば２回とか４回とか予め決められた回数に到達すると、上記信号φ０の発生を停止させればよい。
【００３２】
図１１には、この発明に係る半導体集積回路装置の動作の一例を説明するためのフローチャート図が示されている。この実施例の半導体集積回路装置では、電源ＯＮ（オン）により、電源ＯＮリセット（パワー・オン・リセット）が実施される。電源ＯＮリセットでは、電源ＯＮによる電源電圧Ｖｃｃの立ち上がりを検知し、前記ＪＫフリップフロップ回路ＪＫＦＦ１、ＪＫＦＦ２を含む半導体集積回路装置の内部回路がリセット状態にされる。前記ＪＫフリップフロップ回路ＪＫＦＦ１、ＪＫＦＦ２のリセット状態に対応して、例えば前記図１、図６の実施例ではスイッチＳ１がオフ状態にされ、スイッチＳ２がオン状態にされて外部から供給される電圧Ｖ１又は内部のブートストラップ回路等で形成された電圧Ｖ１がＰチャネルＭＯＳＦＥＴＱ１のゲートに加えられて、ＰチャネルＭＯＳＦＥＴＱ１のＮＢＴＩ回復が実施される。
【００３３】
スタンバイ状態は、通常動作ときでの外部信号入力の供給が行われない状態である。このときには、前記スイッチＳ１がオン状態に、スイッチＳ２がオフ状態に切り換えられて、外部信号入力の可能な状態である。このスタンバイ状態のときに外部信号入力が供給されると、それに対応して動作モードに移行し、半導体集積回路装置が所望の信号処理を行うものとされる。この信号処理に対応して半導体集積回路装置の出力端子からは出力信号が出力される。例えばメモリ回路のデータ端子のように、入出力端子とされるものでは、書き込み動作のときには入力端子として使用され、読み出し動作のときには出力端子として使用される。
【００３４】
電源ＯＦＦ（オフ）リセット動作では、電源ＯＦＦの事前動作として前記ＪＫフリップフロップ回路ＪＫＦＦ２等が初期化されて、前記電源ＯＮリセット動作の場合と同様に、スイッチＳ１がオフ状態にされ、スイッチＳ２がオン状態にされて外部から供給される電圧Ｖ１又は内部のブートストラップ回路等で形成された電圧Ｖ１がＰチャネルＭＯＳＦＥＴＱ１のゲートに加えられて、ＰチャネルＭＯＳＦＥＴのＮＢＴＩ回復が実施される。この動作の終了を待って電源ＯＦＦ動作が行われる。
【００３５】
半導体集積回路装置として、例えば携帯端末装置のデータを保持するスタティック型ＲＡＭ（ランダム・アクセス・メモリ）のように常にバッテリーバックアップされるものでは長い期間にわたって電源の供給が継続して行われるものがある。このような半導体集積回路装置では、電源ＯＮ時と電源ＯＦＦ時にだけ上記ＰチャネルＭＯＳＦＥＴのＮＢＴＩ回復を実施したのでは、不十分なことも予測される。したがって、前記スタンバイ状態のときに、上記前記図１、図６の実施例ではスイッチＳ１をオフ状態にし、スイッチＳ２をオン状態にして外部から供給される電圧Ｖ１又は内部のブートストラップ回路等で形成された電圧Ｖ１をＰチャネルＭＯＳＦＥＴＱ１のゲートに加えるというＮＢＴＩ回復を指示する入力信号端子及びそれ応答する回路が設けられる。
【００３６】
上記のように電源ＯＮとき、スタンバイ状態での外部入力又は電源ＯＦＦの３つの条件によって、ＮＢＴＩ回復動作を実行する回路を持つ半導体集積回路装置では、それがどのようなシステムに搭載されても必要に応じて適宜にＮＢＴＩ回復動作を実現できる。もしも、半導体集積回路装置を動作状態にする都度電源ＯＮやＯＦＦを繰り返すものでは、前記電源ＯＮリセット機能又は電源ＯＦＦリセット機能のいずれか１つを持つものとしてもよい。また、前記電源ＯＮリセット機能とスタンバイ状態での外部入力によりＮＢＴＩ回復動作を行うもの又は電源ＯＦＦリセット機能とスタンバイ状態での外部入力によりＮＢＴＩ回復動作を行うものであってもよい。
【００３７】
図１２には、この発明を説明するためのＣＭＯＳインバータ回路の入出力特性図が示されている。図１２（Ａ）は、ＣＭＯＳインバータ回路の入出力特性図が示されている。この特性は、前記ＮＢＴＩの影響を考慮しないものであり、入力信号Ｖｉｎに対して出力信号Ｖｏｕｔが変化する論理スレッショルド電圧を中心にしてＶｉＬ（ロウレベルの上限電圧）とＶｉＨ（ハイレベルの下限電圧）が決められ、かかる電圧条件を満足するような入力信号Ｖｉｎの供給が要求される。
【００３８】
ＰチャネルＭＯＳＦＥＴにおいて、図１２（Ｂ）に示されるように、ＮＢＴ劣化が生じると、劣化前に対してＰチャネルＭＯＳＦＥＴの絶対値的なしきい値電圧が増加してＶｉＬがロウレベル側に変動して、入力信号Ｖｉｎのロウレベルの上限電圧ＶｉＬが低下してその分入力信号のマージンが小さくなってしまう。つまり、ＰチャネルＭＯＳＦＥＴのＮＢＴ劣化がなければ許容されていた入力信号ＶｉＬ１であっても、かかるＮＢＴ劣化によりハイレベルであるべき出力信号Ｖｏｕｔが電源電圧以下の中間レベルと判定される虞れがあるために、ロウレベルの上限電圧がＶｉＬ２のように変動してしまう。
【００３９】
ＣＭＯＳ回路で構成された内部回路では、上記のようなＰチャネルＭＯＳＦＥＴのＮＢＴ劣化があっても、ＣＭＯＳインバータ回路の出力信号はほぼ電源電圧のようなハイレベル又は回路の接地電位のようなロウレベルにされるので、上記のようにロウレベルマージンが多少低下しても回路の誤動作が生じるような実害は殆どないといっても過言ではない。
【００４０】
これに対し、半導体集積回路装置の外部端子から供給される外部入力信号は、それを形成する他の半導体集積回路装置の出力回路の特性や、かかる出力回路で形成された信号を伝搬するプリント配線等の信号伝達経路等の影響等によって上記のようなロウレベルマージンの低下が、入力回路での誤動作を引き起こす大きな原因になる。つまり、外部端子から供給される入力信号を受ける入力回路は、内部回路を構成するインバータ回路とは異なり、ＮＢＴＩによって回路動作マージンが劣化すると予測される回路と見做すことができるものである。
【００４１】
外部端子から供給される入力信号を受ける入力回路の数は、半導体集積回路装置に設けられる膨大な数のインバータ回路やゲート回路に比べて、その数は微々たるものであり、しかもそれの動作マージンが半導体集積回路装置の動作の信頼性に大きな影響を及ぼすものであるため、この実施例のようなＮＢＴＩ対策を施すことにより、簡単な構成で高い信頼性の半導体集積回路装置を実現することができる。
【００４２】
図１３には、この発明に係る半導体集積回路装置の一実施例の概略構成図である。大規模半導体集積回路装置１００が形成される半導体チップ１の設けられる外部端子としての周辺端子（ＰＡＤ）には、前記のような内部回路ＩＣＫＴへの入力信号が半導体チップ１の外部から供給される周辺端子ＰＡＤｉと、内部回路１００からの出力信号を半導体チップ１の外部へ出力する周辺端子ＰＡＤｏ、あるいは電源電圧Ｖｃｃが供給される周辺端子ＶＣＣや回路の接地電位ＧＮＤが供給される周辺端子ＧＮＤのような直流電圧を半導体チップ１内の内部回路ＩＣＫＴなどに供給する周辺端子が存在する。
【００４３】
本願では、かかる周辺端子ＰＡＤのうち、入力信号を供給する周辺端子ＰＡＤｉに対応して設けられる複数の入力回路Ｉに対して、前記図１、図６のような電位発生回路回路（Ｖ１ＧＥＮ，Ｓ２）が付加される。すなわち、電位発生回路回路（Ｖ１ＧＥＮ，Ｓ２）は、複数の入力回路Ｉに級数化されてよい。ただし、スイッチＳ１は共通化されないで、１つＰＡＤｉに対して１つ設けられる。尚、図中では、図面の簡素化のために、スイッチＳ１は記載されていないが、当業者には容易に理解されるであろう。
【００４４】
図１３には、さらに、上記集積回路装置１００がスタンバイ動作の時、前記図１、図６に示されるスイッチＳ１をオフ状態にし、かつ、スイッチＳ２をオン状態にし、内部のブートストラップ回路等で形成された電圧Ｖ１をＰチャネルＭＯＳＦＥＴＱ１のゲートに加えるというＮＢＴＩ回復を指示する入力信号端子ＰＡＤｃ及びそれ応答する制御回路ＣＯＮＴが設けられる。制御回路ＣＯＮＴを制御するための入力信号ＣＮＴは、上記入力信号端子ＰＡＤｃ結合された外部半導体装置２００から選択的に供給される。したがって、上記外部半導体装置２００は、上記半導体装置１００のスタンバイを認識する機能と、上記半導体装置１００のスタンバイ状態時に選択的に制御信号ＣＮＴを出力する機能とを有する。
【００４５】
図１４には、この発明に係る半導体集積回路装置における入力回路の一実施例の具体的回路図が示されている。この実施例では、半導体集積回路装置の搬送やハンドリング等によって生じる外部端子ＥＴからの静電気によってＭＯＳＦＥＴＱ１及びＱ２のゲート絶縁破壊等を防止するための静電破壊防止回路が設けられる。かかる静電破壊防止回路として、外部端子ＥＴに静電気による正の高電圧の印加に対応して外部端子ＥＴから電源電圧Ｖｃｃに向かう方向に電流を流すダイオードＤ１、ダイオード形態のＰチャネルＭＯＳＦＥＴＱ３が設けられる。また、上記外部端子ＥＴに静電気による負の高電圧の印加に対応して回路の接地電位（ＧＮＤ）から外部端子ＥＴに向かう方向に電流を流すダイオードＤ２、ダイオード形態のＮチャネルＭＯＳＦＥＴＱ４が設けられる。
【００４６】
このような静電保護回路が外部端子ＥＴに接続されている場合、入力初段のインバータ回路ＩＮＶを構成するＰチャネルＭＯＳＦＥＴＱ１のゲートに、前記ＮＢＴＩ回復のために電源電圧Ｖｃｃ以上の正電圧Ｖ１を印加すると、上記ダイオードＤ１，ＭＯＳＦＥＴＱ３等を通して電源電圧Ｖｃｃに向かう電流が流れてしまう。そこで、回復電圧印加回路（図６のＳ１，Ｓ２，Ｖ１ＧＮを含む）では、前記のようなスイッチＳ１が設けられ、そのオフ状態により上記静電破壊防止回路を含んだ外部端子側と電気的に切り離した状態として、スイッチＳ２のオン状態によりＮＢＴＩ回復のための電圧Ｖ１を供給するものである。
【００４７】
このようなスイッチＳ１とＳ２の切り換えによる回復電圧印加回路は、上記ＮＢＴＩの影響によって回路マージンが低下すると予測される回路が内部回路で形成された入力信号を受ける回路であっても利用できる。つまり、スイッチＳ１をオフ状態にすることにより、前段回路がどのような回路であるか、あるいはどのような動作状態であるかを考慮する必要がなくなる。そして、スイッチＳ２のオン状態により回復のための電圧Ｖ１を正しく印加することができるので、所望のＮＢＴＩ回復動作を行わせることができる。
【００４８】
図１５には、この発明を説明するためのＭＯＳＦＥＴの特性図が示されている。同図には、ＣＭＯＳインバータ回路のロウレベルの上限値ＶｉＬの特性がＶｔｈとして示されている。つまり、ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴに対して、１２５°Ｃの温度雰囲気中にゲートとソース間にＶｇｓ＝−３．４Ｖの電圧を印加すると、時間の経過とともにＣＭＯＳインバータ回路の論理しきい値電圧Ｖｔｈのロウレベルの上限値Ｖｔｈが低下する。上記バイアス状態を約１０００秒を継続してストレスを与え、その後にゲートとソース間にＶｇｓ＝１．０Ｖを１００秒間印加すると、上記電圧Ｖｔｈが急激に回復し、ほぼもとの状態に復帰するものとなる。本願発明では、ＭＯＳＦＥＴのこのような特性を利用して、ＮＢＴＩ回復動作を行わせるものである。
【００４９】
図１６には、ＰチャネルＭＯＳＦＥＴの一実施例のデバイス構造図が示されている。この実施例のＰチャネルＭＯＳＦＥＴはＰ導電型半導体基板に形成されたＮ導電型ウェル領域６内に形成される。ＰチャネルＭＯＳＦＥＴは、ゲート酸化膜３、ゲート酸化膜３上に形成されたＰ＋ゲート１と、上記ゲート３の両側に設けられた側壁酸化膜７、上記Ｎ導電型ウェル領域６内に形成されたＰ導電型ソース・ドレイン領域２、上記Ｐ導電型ソース・ドレイン領域２の横に設けられた低濃度Ｐ導電型領域（ＬＤＤ）４，及び、短チャネル効果防止のためのＮ導電型ポケット領域５を有する。ゲート酸化膜３は、ゲート・基板間のリーク電流低減のために、窒素Ｎを含むＮＯ膜により構成される。ここで言うＮＯ膜とは、シリコン酸化膜に窒素を含んだ酸窒化膜される。
【００５０】
このようなゲート酸化膜としてのＮＯ膜は、Ｐ＋ゲート１からのＢ(ボロン)の基板側への漏れ対策、及び、ＮチャネルＭＯＳＦＥＴのホットキャリア耐性向上対策としても有効である。たとえば、ＮＯ膜内における窒素Ｎの濃度は、０．５〜６ａｔｏｍ％程度のような値にされる。ゲート酸化膜内の窒素濃度がこのような値にされると、ＮＴＢＩ劣化の発生が顕著となる。このようなゲート電極及びゲート絶縁膜（ＮＯ）を使用した場合、上記ＮＢＴＩ特性劣化が生じやすい傾向にあるので、かかるＰチャネルＭＯＳＦＥＴを入力回路として用いる各種半導体集積回路装置に本願発明は有益なものとなる。ただし、図中のポケット領域５はホットキャリア耐性が小さい場合は無くなることもあり得る。
【００５１】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図６の実施例において、Ｖ１印加回路は、各入力初段回路に設けるようにするものの他、複数の回路に対して共通に設けるものとしてもよい。ただし、スイッチＳ２は各入力初段回路に一対一に対応して設けられることはいうまでもない。
【００５２】
また、半導体集積回路装置がダイナミック型ＲＡＭのようにワード線の選択回路等の動作に必要な昇圧回路を備えるものでは、かかる昇圧回路で形成された電圧を上記電圧Ｖ１として併用するものであってもよい。つまり、上記ＮＢＴＩ回復動作が行われるのはＲＡＭ等が書き込み動作や読み出し動作が行われないデータ保持状態、つまりはスタンバイ状態であるので、上記昇圧回路の電圧をＮＢＴＩ回復動作に利用しても問題は生じない。この発明は、ＰチャネルＭＯＳＦＥＴを含む半導体集積回路装置に広く利用することができる。
【００５３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。ＭＯＳＦＥＴ回路を構成するＰチャネルＭＯＳＦＥＴのうち、ＮＢＴＩによって回路動作マージンが劣化すると予測されるＭＯＳＦＥＴをターゲットとして、そのゲートに信号供給を行う伝達経路に第１スイッチを設け、所定の動作モードのときに上記第１スイッチをオフ状態にし、かつ、上記ＭＯＳＦＥＴのゲートにチャネル電圧よりも絶対値的に高い電圧を供給する回復電圧印加回路を設けることにより、簡単な構成でＮＢＴＩ対策機能を備えた高信頼性の半導体集積回路装置を得ることができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置における入力回路の一実施例を示す概略回路図である。
【図２】図１のスイッチＳ１とＳ２の制御信号を生成する制御回路の一実施例を示す回路図である。
【図３】図２の制御回路の動作の一例を説明するためのタイミング図である。
【図４】図２の制御回路の他の一実施例を示す回路図である。
【図５】図４の制御回路の動作の一例を説明するためのタイミング図である。
【図６】この発明に係る半導体集積回路装置における入力回路の他の一実施例を示す概略回路図である。
【図７】図６のＶ１印加回路の一実施例を示す回路図である。
【図８】図７のブートストラップ回路による昇圧動作の一例を説明するためのタイミング図である。
【図９】図７のスイッチ制御信号Ｓ３〜Ｓ５を生成するタイミング発生回路の一実施例を示す回路図である。
【図１０】図９のタイミング発生回路の動作を説明するためのタイミング図である。
【図１１】この発明に係る半導体集積回路装置の動作の一例を説明するためのフローチャート図である。
【図１２】この発明を説明するためのＣＭＯＳインバータ回路の入出力特性図である。
【図１３】この発明に係る半導体集積回路装置の一実施例を示す概略構成図である。
【図１４】この発明に係る半導体集積回路装置における入力回路の一実施例を示す具体的回路図である。
【図１５】この発明を説明するためのＣＭＯＳインバータ回路の特性図である。
【図１６】この発明に用いられるＰチャネルＭＯＳＦＥＴの一実施例のデバスイ構造図である。
【符号の説明】
Ｑ１〜Ｑ４…ＭＯＳＦＥＴ、Ｓ１〜Ｓ４…スイッチ、ｉｎｖ１〜ｉｎｖ３…ＣＭＯＳインバータ回路、Ｃ１…キャパシタ、ＩＮ…インバータ回路、Ｇ１，Ｇ２…ゲート回路、ＥＸ…排他的論理和回路、Ｄ１，Ｄ２…ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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