(57)【要約】【課題】ウエハバルクに形成されるｐｎ接合や表面デバイス機能領域に影響を与えないゲッタリングシンクを容易に作製でき、ウエハプロセスにおける薄化工程後もゲッタリング能力は有効であって、半導体特性の低下や良品率低下を防止できる半導体装置を提供すること。【解決手段】特許請求の範囲の請求項１記載の本発明によれば、（１００）面を主面とするシリコン半導体基板の一方の主面に半導体機能領域と、その外周にあって前記半導体機能領域と同程度の深さを有し、{１１１}面を側壁とし、{１００}面を底面とするトレンチと、該トレンチの前記底面に形成されるヒロックと前記トレンチを充填するポリシリコン層またはシリコンエピタキシャル層とを備える半導体装置とする。【選択図】     図１
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【特許請求の範囲】
【請求項１】
（１００）面を主面とするシリコン半導体基板の一方の主面に半導体素子形成領域と、その外周にあって{１１１}面を側壁とし、{１００}面を底面とするトレンチと、該トレンチの前記底面に形成されるヒロックと前記トレンチを充填するポリシリコン層またはシリコンエピタキシャル層とを備えることを特徴とする半導体装置。
【請求項２】
（１００）面を主面とするシリコン半導体基板の一方の主面に、湿式異方性エッチングにより、半導体素子形成領域の外周に位置して{１１１}面を側壁とし、{１００}面を底面とするトレンチを形成すると共に前記底面にヒロックを形成し、その後前記トレンチをポリシリコンまたはシリコンエピタキシャル層により埋め戻し、その後、前記半導体素子形成領域内に所要の機能領域を順次形成することを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体素子形成領域内に所要の機能領域を順次形成する製造工程が一方の主面に前記所要の機能領域を形成後、他方の主面を研削した後、他方の面に所要の機能領域を形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記トレンチが、アンモニア水溶液または１５％以下の低濃度のＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）水溶液による異方性エッチングにより形成されることを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項５】
前記トレンチは、主面が（１００）面であるシリコン半導体基板上に方向〔１１０〕およびそれと等価な方向〈１１０〉に沿ったパターンを有するエッチングマスクを形成した後、トレンチ側壁が（１１１）面およびそれと等価な｛１１１面と平行になるようにアルカリ溶液による湿式異方性エッチングをすることにより形成されることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記トレンチがトレンチ側壁として（１１１）面と等価な｛１１１｝面と底面（１００）面とを含む面で構成され、該底面（１００）面にポリシリコンまたはエピタキシャルシリコンを成膜することを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
アルカリ溶液による湿式異方性シリコンエッチングにおける逆台形型のトレンチの深さやマスク開口幅を調整することによって、トレンチ底部の（１００）面の幅を制御することを特徴とする請求項２乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
シリコン層でトレンチ内を充填した後、熱酸化処理を加えることを特徴とする請求項２乃至７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、超接合半導体装置、ＢＪＴ（バイポーラ接合トランジスタ）、サイリスタ、ダイオードなどの深いプレーナ型主接合を有する高耐圧半導体装置およびその製造方法の改良に関し、詳しくは、銅や鉄などの好ましくない遷移金属からなる重金属不純物イオンを半導体装置の領域外でゲッタリングさせることにより特性向上を図る半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体単結晶の成長過程やその単結晶材料のウエハ化加工、さらに、この単結晶ウエハに半導体装置（チップ）領域を形成するためのウエハプロセスにおける不純物導入および拡散工程においては、目的とする機能性不純物だけでなく重金属不純物や各種結晶欠陥も導入されてしまうことが避けられない。導入される不純物のうち、特に、ウエハの内部または表面にあったものおよびドーピング材料自体に含まれていた銅や鉄などの遷移金属からなる重金属不純物イオンは、前記工程によりウエハ内に導入されると、半導体結晶のバンドギャップの中央付近に深い準位を形成する場合が多い。その結果、このような重金属不純物イオンが前記不純物導入および拡散工程において形成されたｐｎ接合部に存在する積層欠陥に取り込まれて固着した場合、ｐｎ接合リーク電流を増大させてしまうことが知られている。
【０００３】
さらに、これら重金属不純物がウエハ表面に付着している場合、前記重金属不純物は一般的にシリコン中での拡散係数が非常に大きいので、ウエハプロセスにおいて、通常の拡散温度より低温においても、いとも簡単に短時間でウエハの奥深くに拡散してしまう。条件によってはウエハ表面からウエハ裏面への貫通拡散も可能である。
このように容易にウエハ奥深くまで拡散し、電気的に活性となった重金属不純物を半導体基板の半導体素子形成領域から除去し、この半導体素子形成領域をより完全性の高い結晶領域とするために、従来でも図２に示すような各種ゲッタリングシンクの形成方法（サンドブラストによる積層欠陥１０１、レーザー照射やイオン注入による結晶転移欠陥１０２、窒化シリコン膜のような熱膨張係数の差を利用した結晶歪１０３、酸素析出により誘起される欠陥１０４など）が広く知られている。このようなゲッタリングシンクの形成技術は基本的に、汚染不純物または結晶欠陥などを半導体素子形成領域から十分離し、特性に及ぼす影響の小さい場所（ゲッタリングシンク）に移動させ、そしてそれらを固着（ゲッタ）して捕獲させて、半導体素子特性や良品率の向上を図る方法である。前述のゲッタリングシンクは、以下に述べるように、内因性ゲッタリングと外因性ゲッタリングとに分けられる。
【０００４】
ＣＺ引き上げ法により製造されたシリコンウエハ内に多く含まれる酸素の析出を利用して形成されるゲッタリングシンク１０４を内因性ゲッタリング（イントリンシックゲッタリング）という。内因性ゲッタリングでは、シリコン結晶に取り込まれている前記酸素原子が熱処理により内部で析出して形成される微小欠陥や積層欠陥を利用する。このような積層欠陥などは前記重金属不純物原子を効果的にゲッタリングする性質を有している。ウエハの表面に近い部分の酸素濃度は外方拡散により除去し、ウエハ内部では析出させた酸素により重金属をゲッタリングさせることが前記内因性ゲッタリング（イントリンシックゲッタリング）方法の特徴である。
この方法は、図３に示すようなＣＭＯＳ集積回路やバイポーラＩＣを中心とする半導体素子では広く用いられ、一般的な方法となっている。主にチョコラルスキー法（ＣＺ法）によって作製されたウエハ基板２００内に存在する格子間酸素を、熱処理によりウエハバルク内に析出させ、この酸素析出物やあるいはそれによって誘起された結晶欠陥をゲッタリングシンク（ＩＧ）２０２として利用すると共に、一方で半導体素子を形成するウエハ表面近傍領域は、非酸化性雰囲気下で熱処理を行うことにより格子間酸素を外方拡散させてデヌーテッドゾーン（ＤＺ）２０１と呼ばれる無欠陥層を形成させ、このＤＺを半導体素子形成領域２０４として利用することにより、半導体素子特性および良品率の向上を図る方法である。
【０００５】
一方、ウエハの裏面に高濃度の不純物拡散層、多結晶シリコン、ダメージ層などを形成することにより、歪み場を形成して、そこに重金属不純物原子を固着する方法は外因性ゲッタリング（エクストリンシックゲッタリング）と言われ、既に前記図２に示すように種々の方法がある。前記図３に示す半導体素子でもウエハの裏面側には外因性ゲッタリング（ＥＧ−エクストリンシックゲッタリング）２０３と言われる加工が施されている。
ゲッタリングに関する公知文献には、次のようなものがある。
イオン注入により素子分離領域にゲッタリング領域を形成することにより、重金属などの汚染物質を効果的にゲッタリングする発明の記載がある（特許文献１）。ゲッタリングされた重金属の再放出を防止する発明に関する文献（特許文献２）。高不純物濃度領域によるゲッタリング効果の高い領域を形成する発明が知られている（特許文献３）。素子形成層に含まれる重金属不純物をゲッタリングするために高不純物濃度層を形成する発明が記載されている（特許文献４）。
【特許文献１】特開平１１−２９７７０３号公報
【特許文献２】特許第３２９６３０４号公報
【特許文献３】特開２０００−３１５７３６号公報
【特許文献４】特許第３５３９３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、非酸化性雰囲気下での熱処理で形成できるデヌーテッドゾーン（ＤＺ）と呼ばれる無欠陥層の深さは、通常は、表面より数μｍ程度の深さしかないので、図４の斜視図に示されるＳＪ（ｓｕｐｅｒ  ｊｕｎｃｔｉｏｎ、超接合）−ＭＯＳＦＥＴや、その他ＲＢ（Ｒｅｖｅｒｓｅ  ｂｌｏｃｋｉｎｇ、逆阻止）−ＩＧＢＴなどのように、ウエハ３００のバルク方向に数十μｍから数百μｍの深さにわたってｐｎ接合３０１が形成されるような高耐圧半導体装置においては、ほとんどその効果を期待できない。また、あえて深さ数μｍを超えて数十μｍや数百μｍに達する深い前記ＤＺ（無欠陥層）を形成しようとすると、多大な熱処理温度と熱処理時間を必要とするので、合理的な量産的観点から実質的には不可能と言わざるを得ない。さらに前記通常の浅いＤＺの深さのままで、バルク中に前述の深いｐｎ接合を有する半導体素子を作製したとすると、この半導体素子では、そのｐｎ接合への逆バイアス印加によって空乏層が広がると、この空乏層領域中に内因性ゲッタリングシンク３０２が残った状態になるので、このゲッタリングシンク自体がｐｎ接合リーク電流の発生源となって半導体素子特性が低下したものになる。
【０００７】
またさらに、図５（ａ）〜（ｄ）の断面図に示すような半導体装置のウエハプロセスの後半以降（図５（ｃ））でウエハ４００の薄化工程で、ウエハが研削される場合、同時に、図５（ａ）で形成され、図５（ｂ）で汚染金属４０２に対して有効性を示した矢印４０４で示すサンドブラスト、イオン注入などにより形成されるゲッタリングシンク４０１を含む層も除去されてしまうため、ウエハ４００を薄化した後のウエハプロセス（図５（ｄ））において混入する金属不純物４０３に対してはゲッタリング能力が低下する結果、不純物金属４０３は半導体活性領域に拡散して固着して半導体素子特性や良品率の低下をもたらすという弊害が生じる。
要するに、ＳＪ（Ｓｕｐｅｒ  ｊｕｎｃｔｉｏｎ、超接合）−ＭＯＳＦＥＴや、ＲＢ（Ｒｅｖｅｒｓｅ  ｂｌｏｃｋｉｎｇ、逆阻止）−ＩＧＢＴなどのような、ウエハのバルク方向（深さ方向）に深いｐｎ接合が形成され、且つウエハの薄化工程を伴う高耐圧半導体装置では、有効性のあるイントリンシックゲッタリングシンク（ＩＧ）の形成が難しく、且つ、ウエハ裏面に形成するエクストリンシックゲッタリングシンク（ＥＧ）もウエハ薄化工程後では、除去によりその効果が失われてしまうことに前述のような特性および良品率低下などの問題の発生する原因があると言うことである。
【０００８】
本発明は、以上、述べた点に鑑みてなされたものであり、ウエハバルクに形成されるｐｎ接合や表面デバイス機能領域に影響を与えないゲッタリングシンクを容易に作製でき、ウエハプロセスにおける薄化工程後もゲッタリング能力は有効であって、半導体素子特性の低下や良品率低下を防止できる半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
特許請求の範囲の請求項１記載の本発明によれば、（１００）面を主面とするシリコン半導体基板の一方の主面に半導体素子形成領域と、その外周にあって{１１１}面を側壁とし、{１００}面を底面とするトレンチと、該トレンチの前記底面に形成されるヒロックと前記トレンチを充填するポリシリコン層またはシリコンエピタキシャル層とを備える半導体装置とすることにより、前記目的は達成できる。
特許請求の範囲の請求項２記載の本発明によれば、（１００）面を主面とするシリコン半導体基板の一方の主面に、湿式異方性エッチングにより、半導体素子形成領域の外周に位置して{１１１}面を側壁とし、{１００}面を底面とするトレンチを形成すると共に前記底面にヒロックを形成し、その後前記トレンチをポリシリコンまたはシリコンエピタキシャル層により埋め戻し、その後、前記半導体素子形成領域内に所要の機能領域を順次形成する半導体装置の製造方法とすることにより、前記目的は達成できる。
【００１０】
特許請求の範囲の請求項３記載の本発明によれば、前記半導体素子形成領域内に所要の機能領域を順次形成する製造工程が一方の主面に前記所要の機能領域を形成後、他方の主面を研削した後、他方の面に所要の機能領域を形成する特許請求の範囲の請求項２記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項４記載の本発明によれば、前記トレンチが、アンモニア水溶液または１５％以下の低濃度のＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）水溶液によるエッチングにより形成される特許請求の範囲の請求項２または３記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項５記載の本発明によれば、前記トレンチは、主面が（１００）であるシリコン半導体基板上に方向〔１１０〕およびそれと等価な方向〈１１０〉に沿ったパターンを有するエッチングマスクを形成した後、トレンチ側壁が面（１１１）およびそれと等価な面｛１１１｝と平行になるようにアルカリ溶液による湿式異方性エッチングをすることにより形成される特許請求の範囲の請求項２乃至４のいずれか一項に記載の半導体装置の製造方法とすることもよい。
【００１１】
特許請求の範囲の請求項６記載の本発明によれば、前記トレンチがトレンチ側壁の（１１１）面と（１−１−１）面と底面（１００）面を含む面で構成され、該底面（１００）面にポリシリコンまたはエピタキシャルシリコンを成膜する特許請求の範囲の請求項２乃至５のいずれか一項に記載の半導体装置の製造方法とすることがより好ましい。
特許請求の範囲の請求項７記載の本発明によれば、アルカリ溶液による湿式異方性シリコンエッチングにおける逆台形型のトレンチの深さやマスク開口幅を調整することによって、トレンチ底部の（１００）面の幅を制御する特許請求の範囲の請求項２乃至６のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項８記載の本発明によれば、シリコン層でトレンチ内を充填した後、熱酸化処理を加える特許請求の範囲の請求項２乃至７のいずれか一項に記載の半導体装置の製造方法とすることが好適である。
【発明の効果】
【００１２】
本発明によれば、ウエハバルクに形成されるｐｎ接合や表面デバイス機能領域に影響を与えないゲッタリングシンクを容易に作製でき、ウエハプロセスにおける薄化工程後もゲッタリング能力は有効であって、半導体素子特性の低下や良品率低下を防止できる半導体装置とその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
図１は本発明にかかる逆阻止型絶縁ゲート形バイポーラトランジスタ（以下逆阻止ＩＧＢＴと略す）の断面図であり、図６は本発明にかかる半導体装置を含むウエハの要部斜視図、図７は、本発明にかかる半導体装置の製造方法を工程順に示す要部断面図、図８は本発明の半導体装置の製造方法におけるトレンチエッチング状態を示すＳＥＭ写真図、図９は図８のトレンチ部分の拡大ＳＥＭ写真図である。
上記目的を達成するため、本発明にかかる半導体装置、たとえばＳＪ（ｓｕｐｅｒ  ｊｕｎｃｔｉｏｎ、超接合）−ＭＯＳＦＥＴや、ＲＢ（Ｒｅｖｅｒｓｅ  ｂｌｏｃｋｉｎｇ、逆阻止）−ＩＧＢＴなどのような、ウエハのバルク方向（深さ方向）に深いｐｎ接合が形成されるような半導体装置のウエハ工程の途中において、結晶欠陥が存在していても半導体素子特性に影響がない、もしくは最終的に除去されてしまうような領域、つまり分離層領域（スクライブライン領域などを含む切断領域）のウエハ表面領域の直上から、結晶方向に対する選択エッチング性を有するアンモニア水溶液やＴＭＡＨ（テトラメチルアンモニウムヒドロオキサイド）水溶液などのアルカリ性の溶液を用いたシリコン湿式異方性エッチングによってトレンチ（逆台形型の溝）を形成し、このトレンチ内（溝）を積層欠陥や転位などの結晶欠陥が多数含まれるエピタキシャルシリコン薄膜やポリシリコン薄膜で充填することによって、ゲッタリングシンクを形成する。
【００１４】
図６に本発明の原理を説明するためのウエハの模式的斜視図を示す。分離領域（スクライブラインを含む）５上の表面近傍のトレンチ底面３に結晶欠陥（ヒロック）を導入させるようにエッチングし、続いてエピタキシャルシリコンを充填することにより半導体素子形成領域４を取り囲むようパターンのゲッタリングシンク５−１を作る。場合によっては追加で酸化処理を行って転位網を広げて欠陥密度を上げることにより、ゲッタリング能力をさらに向上させる。その後のウエハ工程において混入される汚染金属や格子間酸素、格子間シリコン、原子空孔などをこのゲッタリングシンク５−１に取り込ませて（ゲッタリングする）固定する。このようなゲッタリングの結果、これら金属汚染や格子間酸素、格子間シリコン、原子空孔などに起因する半導体素子特性の低下や良品率低下を大幅に改善されるという効果を奏する。
【００１５】
図１は本発明にかかる逆阻止ＩＧＢＴを表す模式断面図であり、ゲッタリングシンク５−１はスクライブラインを含む分離領域５内に部分的に形成されるので、半導体素子特性の劣化や良品率低下は伴わない。またゲッタリングシンク５−１用の場所を新規に設定するのではなく、分離領域５という既存のスクライブラインとして除去される領域をゲッタリングシンク領域として兼ね合わせているので、スループット（ウエハからのチップの取れ数）の低下を伴わないという効果を奏する。
さらには、投入当初の厚いウエハに対しては、比較的表面近傍（トレンチ底面）にゲッタリングシンク５−１が形成されるので、ウエハ薄化工程で裏面が研削除去された後にもゲッタリングシンク５−１がすべて除去されることはなく、ゲッタリング能力は保持されるという効果を奏する。
【００１６】
上記アルカリ溶液による湿式異方性シリコンエッチングによるトレンチ５−２形成において、アンモニア水溶液を用いた場合、ほとんどすべての濃度でヒロック６と呼ばれるピラミッド形状の凹凸がトレンチ５−２底面の（１００）面３に発生する。図８およびその拡大図である図９に、アンモニア水溶液での湿式異方性シリコンエッチングによってトレンチ５−２の底面に積極的にヒロック６を発生させたトレンチ５−２のＳＥＭ写真図を示す。これらの写真図において、トレンチ中にピラミッド状の突起が前述のヒロック６である。また前記ＴＭＡＨ溶液を用いた場合には、表面の平坦性は溶液濃度に依存性があり、溶液濃度が低いと、ヒロック６の密度が大きくなる。具体的には１５％以下の濃度でヒロック６が発生しやすく、密度も高くなる。
このヒロック６が底面に形成されたトレンチ５−２内を、エピタキシャルシリコン５−３で充填した場合、エピタキシャル積層欠陥（ｅｐｉｔａｘｉａｌ  ｓｔａｃｋｉｎｇ  ｆａｕｌｔ）や、転位などの結晶欠陥がヒロック６を起点として発生し、ヒロック６密度に対応した密度を有する結晶欠陥が前記充填エピタキシャルシリコン５−３に導入される。また、エッチングに用いるアルカリ溶液の濃度やエッチング温度を制御することにより、導入される転位のサイズや密度を制御してゲッタリング能力を定量的に制御することが可能である。トレンチ５−２内をポリシリコン膜で充填した場合は、エピタキシャル積層欠陥は導入されないが、結晶粒界がゲッタリングシンクとして働くため、ゲッタリング能力が得られる。
【００１７】
さらには、ヒロック６が底面に形成されることにより、積層欠陥や転位などの結晶欠陥を大量に含むようになったエピタキシャルシリコン薄膜５−３やポリシリコン薄膜でトレンチ５−２内を充填した後、更に追加で熱酸化処理を行い、この熱酸化により発生する格子間シリコンにより転位網を拡大させてゲッタリング能力をさらに高めることができる。
ヒロック６を起点として発生するエピタキシャル積層欠陥は、（１１１）面とそれと等価な面である｛１１１｝面９に形成されるので、アルカリウェットエッチングで形成したトレンチの側壁とエピタキシャル積層欠陥が交差することはない。つまり、トレンチ側壁に対して平行に形成したｐｎ接合１０−１に対してエピタキシャル積層欠陥は平行に形成され貫通しないので、接合リーク電流が大幅に削減できるのである。
【実施例１】
【００１８】
以下、本発明にかかる半導体装置について、図を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１は本発明にかかる逆阻止ＩＧＢＴを表す模式断面図である。主面が（１００）面８ウエハを使って〔１１０〕方向とそれと等価な方向〈１１０〉に沿ってトレンチマスクを開口し、結晶方向に対して選択エッチング性を有するアンモニア水溶液による湿式異方性シリコンエッチングによって逆台形型のトレンチ５−２を形成する。両側壁の｛１１１｝面９が交差するまでエッチングを行わずに途中で停止させてトレンチ５−２に（１００）底面を露出させると共に、同底面に積極的にヒロック６を形成させる。ヒロック６は前記アンモニア水溶液の濃度を変えることによりその出現密度を制御することができる。その後、このトレンチ５−２にエピタキシャルシリコン膜５−３を充填させると、トレンチ５−２内に前記ヒロック６を起点としてエピタキシャル積層欠陥を多量に含有するエクシトリンシックゲッタリング（ＩＥ）シンク５−１が形成される。このゲッタリングシンク５−１にウエハプロセス中に混入する重金属がゲッタリングされることにより、半導体素子形成領域４、Ｐ＋分離層７、ｐｎ接合１０では金属汚染が抑制されるので、大幅に接合リークや良品率が改善するという効果を奏する。このエクシトリンシックゲッタリング（ＩＥ）シンク５−１は、逆阻止ＩＧＢＴにおける、逆バイアス印加時に空乏層がダイシング面に到達してパンチスルーを阻止すること、つまり逆阻止能力を発現するためのＰ＋分離層形成も目的として兼ねており、ボロンなどのｐ型のドーパントが導入されたエピタキシャルシリコン５−３を充填し、さらに熱処理による拡散で広げてＰ＋分離層７を形成している。図１に示されるように、トレンチ側壁は｛１１１｝面９であり、一方エピタキシャル積層欠陥も｛１１１｝面９内に形成されるので、前述したようにこの積層欠陥がトレンチ側壁に対して平行に形成されたｐｎ接合１０−１を貫通することは抑制され、その結果、リーク電流増大を大幅に削減させることができる。その後、トレンチ５−２に取り囲まれた半導体素子形成領域４内にＭＯＳゲート構造１１およびこのＭＯＳゲート構造１１と前記Ｐ＋分離層７との間に位置する耐圧構造１２とを形成し、他方の主面を所要の厚さに研摩した後、ｐ＋コレクタ層１３およびコレクタ電極（図示せず）を形成して逆阻止ＩＧＢＴを完成させる。
【００１９】
次に、本発明にかかる半導体装置の製造方法について、図７を用いて説明する。
この実施例は６００Ｖ耐圧の逆阻止ＩＧＢＴである。厚さ５２５μｍで不純物濃度１．５×１０１４ｃｍ−３のＦＺ−ｎ型シリコン基板２０の一方の（１００）主面２１に厚さ０．１５μｍの酸化膜２２かまたは０．０３μｍの窒化膜を形成し、後工程でＭＯＳ構造および耐圧構造が形成される半導体素子形成領域２３の外周に、開口幅１００μｍで、方向〔１１０〕およびそれと等価な方向〈１１０〉に沿ったパターンを有するゲッタリング領域２４用のエッチングマスクを形成する（図７（ａ））。
つぎに、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）の５％溶液を用いて、８０℃、３時間のエッチングにより、{１１１}面の側壁と深さ８８μｍで（１００）底面２５を有するトレンチ２６を形成する。（図７（ｂ））。ヒロックの密度とサイズは液種、濃度、液温を調節することにより制御することができる。ヒロックは結晶面で構成されるピラミッド状の突起であり、シリコンの（１００）面２１からの湿式異方性エッチングでは（１００）底面２５に出やすい（図８およびその拡大図である図９にピラミッド状のヒロックを示す）。
【００２０】
通常のシリコンエピタキシャル成長技術により、ボロンをドープされたエピタキシャルシリコン２７を堆積形成した後（図７（ｃ））、エッチングマスク酸化膜２２をストップ検知膜として用いて表面を平坦にするためにＣＭＰ研摩する。このエピタキシャルシリコン堆積層２７は、逆阻止耐圧構造となるＰ＋分離層とゲッタリング層との両機能を持つことになる（図７（ｄ））。また，ボロンドープポリシリコン堆積層とした場合は熱処理によりボロンを拡散させてＰ＋分離層を形成する。
以下では、逆阻止ＩＧＢＴを形成する場合について、前述したゲッタリングシンクの形成後の製造工程を説明するが、公知の技術と同様であるので、簡略な説明とする。前記エッチングマスク酸化膜２２を除去した後、図１に示すように、Ｐ＋分離層７で囲まれた一方の主面２１側にゲート酸化膜１１−１、ポリシリコンゲート電極１１−２を形成する。次に前記ポリシリコンゲート電極１１−２および絶縁用酸化膜をマスクとしてｐ＋ウェル層を１１００℃で２００分およびｐベース層（チャネル層）１１−３を１１５０℃で１２０分それぞれボロンのイオン注入および所要のドライブ拡散により形成する。この段階で、前記ゲッタリング層５−１によりＩＧＢＴの動作領域内に形成された結晶欠陥の密度が小さくなる効果が得られる。次に、ｎ+ エミッタ層１１−４および第二p＋層をそれぞれ砒素およびボロンのイオン注入により形成し、１０００℃で３０分のアニール熱処理により前記各注入イオンを活性化させる。次に、図示しないエミッタ電極およびポリイミド膜などからなるパッシベーション膜等を通常のプレーナゲート型ＩＧＢＴと同様の方法およびパターンで形成する。さらに、ＩＧＢＴの逆漏れ電流を低減するために、電子線を６Ｍｒａｄで導入してもよい。また、高速化を図るために、ライフタイムキラーとしての機能を奏する電子線照射やヘリウム照射を行うこともある。
【００２１】
つぎに、裏面を削ってシリコン基板１を１００μｍ程度の厚さにし、さらに、前記研削によってできた研削歪層などのストレスの除去のために化学エッチングや化学的機械的ポリッシング（ＣＭＰ）を加えて、最終的にＦＺシリコン基板の厚さを８０μｍ程度にし、その削り面にｐ+型分離層７を露出させる。
つぎに、裏面に、ドーズ量５×１０13ｃｍ-2のボロンをイオン注入して３５０℃程度で１時間程度の低温アニールを行い、活性化したボロンのピーク濃度が１×１０17ｃｍ-3程度で、厚みが１μｍ程度の裏面のｐ+ コレクタ層１３を形成する。この結果、前記裏面ｐ+ コレクタ層１３と前記のｐ+型分離層７は導電接続される。
つぎに、図示しないコレクタ電極をオーム接触になるように形成して、シリコン基板をゲッタリング層の中央で切断すると、本発明の一実施例にかかる逆阻止ＩＧＢＴが製造される。
【図面の簡単な説明】
【００２２】
【図１】本発明にかかる逆阻止ＩＧＢＴの要部断面図、
【図２】従来の各種ゲッタリング方法を示す構成図、
【図３】従来のＣＭＯＳとバイポーラＩＣの模式的断面図、
【図４】従来の超接合半導体装置の斜視図、
【図５】裏面研削を伴う場合のゲッタリング効果を示す従来の半導体装置の製造工程図、
【図６】本発明にかかるゲッタリング構造を示す斜視図、
【図７】本発明にかかるゲッタリング構造の製造方法を示す断面図、
【図８】本発明にかかるゲッタリング構造のための異方性エッチングを示すＳＥＭ写真図
【図９】前記図８の拡大ＳＥＭ写真図、
【符号の説明】
【００２３】
１、２０          シリコン基板
５、２４          分離領域、
５−１            ゲッタリングシンク
５−２、２６      トレンチ
５−３、２７      エピタキシャルシリコン
３、２５          トレンチ底面
４、２３          半導体素子形成領域
６                ヒロック
７                Ｐ＋分離層
８、２１          半導体基板の主面、（１００）面
９                {１１１}面
１０、１０−１    ｐｎ接合
１１              ＭＯＳ構造
１１−１          ゲート酸化膜
１１−２          ポリシリコン電極
１１−３          ｐベース領域、チャネル形成領域
１１−４          ｎエミッタ領域
１２              耐圧構造
１３              コレクタ層
２２              酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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