(57)【要約】【課題】  選択時の駆動電流量が記憶情報に応じて決定されるメモリセルを用いる不揮発性半導体記憶装置のデータの読出を高速化し、かつデータ読出の信頼性を改善する。【解決手段】  選択メモリセル（ＭＣ）と並列に補助電流源（１０）を設け、読出回路（６）のセンスアンプ（１６）に対する電流変化を加速し、かつ選択メモリセルが接続するビット線電位の上昇を抑制する。【選択図】        図２
2006294182.tif 000002
【特許請求の範囲】
【請求項１】
各々が記憶データに応じて選択時に流すことのできるセル読出電流量が設定される複数の不揮発性メモリセル、
アドレス信号に従って前記複数の不揮発性メモリセルからメモリセルを選択するセル選択手段、
前記セル選択手段により選択されたメモリセルと並列に配置され、所定の大きさの電流を駆動する補助電流源、および
前記選択されたメモリセルのデータを、前記選択されたメモリセルのセル読出電流および前記補助電流源の駆動電流の合成電流に応じて読出すセル読出回路を備える、不揮発性半導体記憶装置。
【請求項２】
前記セル読出回路は、前記補助電流源の駆動電流が重畳された前記選択されたメモリセルのセル読出電流量を検知するセンスアンプ回路を備え、
前記補助電流源は、前記センスアンプ回路に対応して配置される、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記不揮発性メモリセルは行列状に配列され、
前記補助電流源は、各メモリセル列に対応して配置される、請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記補助電流源は、その制御ゲートの電圧に従って駆動電流量が規定されるトランジスタを備える、請求項１記載の不揮発性半導体記憶装置。
【請求項５】
メモリセルの記憶データ読出時、選択メモリセルのセル読出電流に対する参照電流を選択時供給する複数の参照セル、
前記アドレス信号に従って前記複数の参照セルから参照セルを選択する参照セル選択手段、および
該選択された参照セルと並列に配置され、前記所定の大きさの電流を駆動する参照補助電流源をさらに備え、
前記セル読出回路は、前記選択されたメモリセルのセル読出電流および補助電流源の駆動電流の合成電流と前記参照セルの参照電流および参照補助電流源の駆動電流の合成電流とを比較し、該比較結果に従って前記選択されたメモリセルのデータを読出す、請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記セル読出回路は、前記選択メモリセルおよび参照セルの電流差を検知するセンスアンプ回路を備え、
前記補助電流源および参照補助電流源は、前記センスアンプ回路に対応して配置される、請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルは行列状に配列され、かつ前記参照セルは、前記メモリセルと整列して少なくとも１行に整列して配置され、前記補助電流源は、各メモリセル列に対応して配置され、かつ前記補助電流源はメモリセルおよび参照セルにより共有される、請求項５記載の不揮発性半導体記憶装置。
【請求項８】
前記補助電流源および参照補助電流源は、それぞれ、その制御ゲートの電圧に従って駆動電流量が設定されるトランジスタを備える、請求項４記載の不揮発性半導体記憶装置。
【請求項９】
行列状に配列されかつ各々が記憶情報に応じてセル読出電流量が設定される複数の不揮発性メモリセルと、前記メモリセルと整列して配置され、選択時、メモリセルの記憶データに対する参照電流を流す複数の参照セルとを備えるメモリアレイ、
アドレス信号に従ってメモリセルおよび参照セルを選択するセル選択手段、
該選択メモリセルおよび選択参照セルと並列にそれぞれ結合され、各々が所定の大きさの電流を駆動する複数の補助電流源、および
前記選択メモリセル電流および対応の補助電流源電流の合成電流と前記選択参照セル電流および対応の補助電流源電流の合成電流とに従って前記選択メモリセルの記憶データを読出すデータ読出回路を備える、不揮発性半導体記憶装置。
【請求項１０】
前記メモリアレイは、第１および第２のメモリブロックに少なくとも分割され、
前記セル選択手段は、前記第１および第２のメモリブロックのうちの一方からメモリセルを選択し、かつ他方のメモリブロックから参照セルを選択し、
前記複数の補助電流源は、前記第１および第２のメモリブロックと前記データ読出回路との間に配置される、請求項９記載の不揮発性半導体記憶装置。
【請求項１１】
前記読出回路と前記第１および第２のメモリブロックとの間に配置されるデータ線対をさらに備え、
前記補助電流源は、前記データ線対の各データ線に配置される、請求項１０記載の不揮発性半導体記憶装置。
【請求項１２】
メモリブロック選択信号に従って、前記データ線対と前記データ読出回路との接続を切換えるデータ線切換回路をさらに備え、
前記補助電流源は、前記データ線切換回路と前記データ読出回路との間に配置される、請求項１１記載の不揮発性半導体記憶装置。
【請求項１３】
前記複数の補助電流源は、各々、その制御ゲートの電圧により駆動電流量が調整されるトランジスタを備える、請求項９記載の不揮発性半導体記憶装置。
【請求項１４】
前記メモリセルおよび前記参照セルは、前記アレイ内において整列して配置され、
前記補助電流源は、前記選択メモリセルの列および前記選択参照セルの列各々に対応して配置される、請求項９記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は不揮発性半導体記憶装置に関し、特に、高速でデータを読出すための構成に関する。
【背景技術】
【０００２】
情報を不揮発的に記憶する不揮発性半導体記憶装置には、フラッシュメモリ、磁気メモリ（ＭＲＡＭ）、相変化メモリ（ＰＣＭ）、強誘電体メモリ（ＦｅＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ）、および絶縁膜トラップ型メモリ（ＮＲＯＭ）などがある。
【０００３】
フラッシュメモリは、メモリセルが積層ゲート型トランジスタで構成され、フローティングゲートに蓄積される電荷量に応じてデータを記憶する。磁気メモリは、データを記憶する素子が、絶縁膜を挟む磁性体層で構成される。絶縁層両側の磁性体層（自由層および固定層）の磁化方向を互いに平行方向または反平行方向に設定すると、磁気抵抗効果により、その抵抗値が異なることを利用して、データを記憶する。相変化メモリは、メモリセルのデータ保持部が、可逆的に熱処理により結晶相が結晶化状態（結晶質または多結晶状態）と非晶質状態の間で変化し、その結晶相に応じて抵抗値が異なることを利用して、データを記憶する。
【０００４】
強誘電体メモリは、情報記憶部が、強誘電体をキャパシタ絶縁膜とする容量素子で構成され、強誘電体の分極方向を変化させることにより、保持電圧の極性が異ならせ、この電圧極性に応じてデータを記憶する。絶縁膜トラップ型メモリは、ＯＮＯ膜（酸化膜−窒化膜−酸化膜）の窒化膜中に電荷を記憶データに応じて蓄積する。抵抗性ＲＡＭは、ペロブスカイト型マンガン酸化物に電圧パルスを印化すると、その電圧極性により抵抗値が変化するという電場誘起型抵抗変化を利用して、データを記憶する。
【０００５】
これらの不揮発性半導体記憶装置において、強誘電体メモリは、キャパシタの蓄積電荷に応じてデータが記憶され、ビット線の電位変化をセンスアンプ回路で検知する。残りの不揮発性半導体記憶装置は、データ読出時、選択メモリセルに流れる電流が記憶データに応じて異なることを利用し、選択メモリセルを流れる電流をセンスアンプ回路で検知してデータの読出を行なう。
【０００６】
相変化メモリの構成の一例は、特許文献１（特開２００３−２９８０１３号公報）に示されており、また抵抗性メモリ（ＲＲＡＭ）の構成の一例は、特許文献２（特開２００４−１８６５５３号公報）に示されている。
【特許文献１】特開２００３−２９８０１３号公報
【特許文献２】特開２００４−１８６５５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
相変化メモリは、データを記憶する素子として、カルコゲナイド化合物（ＧＳＴ膜；Ｇｅ−Ｓｂ−Ｔｅ膜または（Ａｇ）−Ｉｎ−Ｓｂ−Ｔｅ系膜）を利用する。この記憶部と直列にたとえばタングステンで構成されるヒータ素子が接続され、相変化材料素子の加熱／冷却速度を異ならせることにより、記憶素子の結晶相を、多結晶または結晶質状態の結晶化状態と非晶質状態とのいずれかの状態に設定する。結晶化状態では、その抵抗値は小さく、非晶質状態ではその抵抗値は大きい。この抵抗値を記憶データに対応させる。相変化材料素子の抵抗値は、結晶状態と非晶質状態とで、ほぼ３桁程度変化する（１ＫΩから１０００ＫΩ）。
【０００８】
メモリセルにおいては、ビット線とソース線の間に相変化材料素子とヒータ層とアクセストランジスタとが直列に接続される。ワード線でメモリセルのアクセストランジスタを導通状態とすることにより、ビット線とソース線の間に電流が流れる経路を形成する。データ読出時、ビット線に読出電流が供給される。メモリセルが高抵抗状態の場合、読出電流は、ビット線とソース線の間でほとんど流れないかまたは極小さな電流が流れ、読出回路からの読出電流を全てソース線に放電することができず、ビット線の電位が高くなる。この場合、相変化材料素子に、Ｖ・Ｖ／Ｒの電力が供給される。ここで、Ｖはビット線電位を示し、Ｒは相変化材料素子およびヒータの合成抵抗を示す。したがって、このビット線電位が上昇したとき、ヒータの加熱により、メモリセルの高抵抗状態（非晶質状態）の相変化材料素子が緩やかに加熱され、非晶質状態から結晶質状態へ移行し、その抵抗値が変化する。すなわち、データ読出時に、読出電流により記憶データが変化するというリードディスターブの問題が生じる。
【０００９】
また、低抵抗状態のメモリセルのデータを高速で読出すためには、ビット線の放電を高速で行ない、ビット線電位を高速で低下させることが必要となる。この場合、メモリセルの駆動電流を大きくするためには、ビット線電位を逆に、高くするのが望ましい。しかしながら、この相変化メモリセルは、データ書込時、相変化材料素子の結晶相を記憶データに応じて設定するために、相変化材料素子およびヒータに書込電流が供給される。したがって、この相変化材料素子に対しては書込電流および読出電流両者が共通に供給されるため、書込電流経路および読出電流経路は、メモリセルに対しては同じである。したがって、データ読出時、ビット線に大きな電位を与えた場合、選択メモリセルの結晶相が変化する可能性があり、大きな電位をビット線とソース線との間に供給することができない。
【００１０】
前述の特許文献１においては、相変化メモリにおいて、結晶相を多結晶状態と非晶質状態との間で確実に変化させるために、書込電流パルス波形を調整することが示されているだけであり、データ読出時のディスターブの問題については何ら考慮していない。
【００１１】
また、特許文献２においては、電場誘起型可変抵抗素子を記憶素子として利用するメモリの選択トランジスタのオン抵抗を低下させて、データ読出の高速化および安定化を図るために、２つの可変抵抗素子に共通に１つのアクセストランジスタを設け、アクセストランジスタのチャネル幅を大きくする構成が示されている。
【００１２】
しかしながら、データ読出時においては、ビット線に読出電流が供給され、可変抵抗素子が高抵抗状態のとき、ビット線へ供給される読出電流を放電することができず、ビット線の電位が上昇する。抵抗性メモリ（ＲＲＡＭ）はパルス電圧を印加し、そのパルス極性に応じて抵抗値を変化させる（ＥＰＩＥ効果（Electrical Pulse Induced Resistance Change）。通常、正の電圧パルスが印加されると、抵抗値が高くなり、負の電圧パルスが印加されると抵抗値が低い状態に遷移する。したがって、この抵抗性ＲＡＭの場合においても、低抵抗状態のメモリが、ビット線電圧上昇に従って高抵抗状態に移行する可能性が生じる。
【００１３】
特許文献２においては、メモリセルのアクセストランジスタの抵抗値を小さくして、ビット線の電流差を拡大することを図る構成が示されているだけであり、アクセストランジスタトランジスタが低抵抗化されても、ビット線電位が高抵抗状態のメモリセル選択時上昇するという問題およびビット線電位を高速読出のために高くすることができないという問題は解決されず、また、何ら考慮していない。
【００１４】
また、ＭＲＡＭおよびフラッシュメモリなどの他の不揮発性メモリにおいても、データ読出時、メモリセルを流れる電流をセンスアンプ回路で検知しており、記憶データに応じて大きな電流または電圧の変化をビット線上に生じさせる必要がある。ＭＲＡＭにおいては、固定層および自由層が平行状態のときの抵抗値と反平行状態のときの抵抗値の比、すなわちＴＭＲ比は、それほど大きくなく、抵抗値として１桁異なる程度であり、センスアンプ回路で電流／電圧を検出するためには、大きな読出電流を供給する必要があり、小さな読出電流で高速にデータをセンスして内部データを生成することが困難である。
【００１５】
フラッシュメモリにおいては、記憶データに応じてメモリセルトランジスタのしきい値電圧が異なり、応じて選択時の駆動電流が異なる。このフラッシュメモリにおいても、記憶データに応じた電流／電圧変化を高速で生じさせるためには、ビット線に印加される読出電圧を大きくする必要があるものの、読出電圧を高くすると、メモリセルトランジスタのドレイン高電界によりフローティングゲートに電荷が注入され、記憶データに対応するしきい値電圧が変化するというドレインディスターブの問題が生じる。したがって、正確にかつ高速でデータを読出すための対策が、これらのフラッシュメモリおよびＭＲＡＭにおいても必要となる。
【００１６】
それゆえ、この発明の目的は、高速で正確にデータ読出を行なうことのできる不揮発性半導体記憶装置を提供することである。
【００１７】
この発明の他の目的は、リードディスターブを生じさせることなく安定にかつ高速でデータの読出を行なうことのできる相変化メモリを提供することである。
【課題を解決するための手段】
【００１８】
この発明の第１の観点に係る不揮発性半導体記憶装置は、各々が記憶データに応じて駆動電流量が設定される複数の不揮発性メモリセルと、アドレス信号に従ってメモリセルを選択するセル選択手段と、この選択メモリセルと並列に配置され、所定の大きさの電流を駆動する補助電流源と、選択メモリセルのデータを、この選択メモリセルの駆動電流および補助電流源の駆動電流の合成電流に応じて読出すセル読出手段を備える。
【００１９】
この発明の第２の観点に係る不揮発性半導体記憶装置は、行列状に配列されかつ各々が記憶情報に応じて選択時の駆動電流量が設定される複数の不揮発性メモリセルと、これらのメモリセルと整列して配置され、選択時、メモリセルの記憶データに対する参照電流を駆動する複数の参照セルとを備えるメモリアレイと、アドレス信号に従ってメモリセルおよび参照セルを並行して選択するセル選択手段と、選択メモリセルおよび選択参照セルと並列にそれぞれ結合され、各々が所定の大きさの電流を駆動する複数の補助電流源と、選択メモリセルおよび対応の補助電流源の駆動電流と選択参照セルおよび対応の補助電流源の駆動電流とに従って選択メモリセルの記憶データを読出すデータ読出回路を備える。
【発明の効果】
【００２０】
第１の観点に係る不揮発性半導体記憶装置においては、選択メモリセルと並列に配置される補助電流源が所定の大きさの電流を駆動しており、メモリセル電流を等価的に増大させる。したがって、一定量増大されたメモリセル電流により、読出回路が最適動作点まで高速で到達し、高速読出を行なうことができる。
【００２１】
また、この補助電流源により、選択メモリセルを接続するビット線電位が上昇するのを防止することができ、データ読出時にメモリセルの記憶データに対応する状態が変化するリードディスターブの問題を防止することができる。
【００２２】
この発明の第２の観点に係る不揮発性半導体記憶装置においては、選択メモリセルに参照セルとそれぞれ並列に補助電流源が配置される。したがって、メモリセル電流および参照電流が等価的に大きくされ、高速のデータ読出を行なうことができる。また、メモリセル電流および参照電流それぞれに同じ大きさの電流値シフトが加えられており、参照電流とメモリセル電流との比較を行なって正確にデータを読出すことができる。また、参照電流を利用しており、メモリセル電流変化時において、データの読出を行なうことができ、より一層高速のデータ読出を実現することができる。
【００２３】
また、補助電流源により、参照セルおよびメモリセルの接続するビット線電位の上昇を抑制でき、リードディスターブが発生するのを防止することができる。
【発明を実施するための最良の形態】
【００２４】
［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置のデータ読出に関連する部分の構成を概略的に示す図である。図１において、不揮発性半導体記憶装置は、メモリセルＭＣが行列状に配列されるメモリセルアレイ１を含む。メモリセルアレイ１において、メモリセルＭＣの各行に対応してワード線ＷＬが配設され、また、メモリセルＭＣの各列に対応してビット線ＢＬが配設される。メモリセルＭＣは、それぞれソース線ＳＬに結合され、選択時に、対応のビット線と対応のソース線に電流が流れる経路を形成する。ソース線ＳＬは、ビット線ＢＬと並行に配設されてもよく、またワード線ＷＬと並行に配設されてもよい。図１においては、ソース線ＳＬがビット線ＢＬと並行に配設されるように示す。ソース線ＳＬは、データ読出時、接地ノードに結合される。
【００２５】
メモリセルＭＣは、データを不揮発的に格納する不揮発性メモリセルであり、データ読出時、その記憶データに応じてビット線ＢＬとソース線ＳＬの間に流れる電流量が設定される。このメモリセルＭＣは、チャネル抵抗が記憶データに応じて変更されるフラッシュメモリセルまたは絶縁膜トラップ型メモリセルであってもよく、また、磁気メモリセル、抵抗性メモリセルまたは相変化メモリセルなどの記憶データに応じて抵抗値が設定される可変抵抗素子を記憶素子として含むメモリセルであってもよい。
【００２６】
不揮発性半導体記憶装置は、さらに、外部からのアドレス信号ＡＤに従って内部行アドレス信号ＸＡおよび内部列アドレス信号ＹＡを生成するアドレス入力回路２と、内部行アドレス信号ＸＡに従ってメモリセルアレイ１のアドレス指定された行に対応するワード線を選択する行選択回路３と、内部列アドレス信号ＹＡに従ってメモリセルアレイ１の選択列に対応するビット線を内部データ線５に結合する列選択回路４と、データ読出時、読出電流を供給しかつ選択メモリセルの駆動電流を検知して内部読出データを生成する読出回路６と、読出回路６から読出された内部読出データに従って外部読出データＤｏｕｔを出力する出力回路７を含む。
【００２７】
アドレス入力回路２は、外部アドレス信号ＡＤに従って内部で連続的にアドレス信号を生成してもよく、また、外部からのアドレス信号ＡＤに従って、内部行および列アドレス信号ＸＡおよびＹＡを生成してもよい。
【００２８】
読出回路６は、内部データ線５に、データ読出時、読出電流を供給する電流源と、選択メモリセルＭＣが、その抵抗値に応じて放電するメモリセル電流を読出電流に基づいて検出して内部データを生成するセンスアンプとを含む。
【００２９】
読出電流源は、データ読出時、ビット線が所定電位レベルにプリチャージされた後にメモリセル電流に応じた電流を供給する。
【００３０】
読出回路６は、データ判定基準となる参照電流を生成し、その参照電流と選択メモリセルの駆動電流（読出電流源の供給電流）との比較に基づいて内部読出データを生成してもよく、また、内部データ線５上の電圧レベルを基準電圧と比較して内部読出データを生成してもよく、また単に、内部データ線５上の電圧に従って内部読出データを生成してもよい。
【００３１】
不揮発性半導体記憶装置は、さらに、データ読出モード時、読出データ線５から、一定の大きさの電流を放電する補助電流源１０を含む。この補助電流源１０は、読出データ線５に対して、選択メモリセルＭＣと並列に接続される。補助電流源１０の駆動する電流は、選択メモリセルＭＣの駆動する電流に重畳され、読出回路６において、その合成電流をメモリセル電流と見なして、メモリセルデータの検知および内部読出データの生成を行なう。
【００３２】
内部読出データ線５に対しては、さらにデータ読出時、内部読出データ線５を介して選択ビット線を所定の電圧レベルにプリチャージするプリチャージ回路８が設けられる。プリチャージ回路８によるプリチャージ電圧により、選択メモリセルＭＣが、その抵抗値に応じて電流を駆動することができる。このプリチャージ電圧は、リードディスターブが生じないように、１Ｖから０．１Ｖの範囲のレベルの比較的低い電圧レベルに設定される。ビット線は、その構成は後に詳細に説明するが、接地電圧レベルにプリチャージされ、選択ビット線に対してプリチャージ回路８からのプリチャージ電圧が供給され、非選択ビット線は接地電圧レベルに維持される。
【００３３】
図２は、図１に示す読出回路６および補助電流源１０およびメモリセルＭＣの構成を概略的に示す図である。図２において、メモリセルＭＣは、抵抗性素子（チャネル抵抗を含む）Ｒｃを含み、その抵抗値または選択時の駆動電流量が記憶情報に応じて設定される。
【００３４】
読出回路６は、データ読出モード時、内部読出データ線５に読出電流Ｉｒを供給する読出電流源１５と、内部読出データ線５上の電流または電圧レベルに応じて内部読出データＳＯを生成するセンスアンプ１６を含む。
【００３５】
補助電流源１０は、内部読出データ線５と接地ノードの間に結合され、一定の電流Ｉａを駆動する定電流源１７を含む。補助電流源１０の駆動する電流Ｉａが、メモリセルＭＣの駆動する電流Ｉｍに重畳され、合成電流Ｉｍ＋Ｉａが等価的にメモリセルを流れる電流として見なされて、センスアンプ１６による内部読出データの生成が行なわれる。読出電流Ｉｒと合成電流とは、Ｉｒ＝Ｉｍ＋Ｉａの関係を満たす。
【００３６】
図３は、図２に示すデータ読出系の動作を示す信号波形図である。図３において、横軸に時間を示し、縦軸に電圧を示す。読出データ線５は、データ読出前にプリチャージ回路８により所定電圧レベルに駆動される。メモリセルＭＣが選択されると、読出データ線５を介して、メモリセルの抵抗性素子Ｒｃの抵抗値に応じた大きさの電流Ｉｍが流れる。読出回路６が、電圧センス方式でメモリセルデータを検知する場合と電流センス方式でメモリセルデータを検知する場合とで内部読出データ線５の電位変化は異なる。以下では、電圧センス方式の場合のデータ読出動作について説明する。メモリセルＭＣの抵抗性素子Ｒｃが、低抵抗の場合、大きな電流が流れ、高速で内部読出データ線５の電位が低下する。一方、メモリセルＭＣの抵抗性素子Ｒｃの抵抗値が高い場合には、メモリセル電流Ｉｍは小さく、読出回路６からの読出電流Ｉｒに従って内部読出データ線５の電圧レベルが上昇する。
【００３７】
時刻ｔ０において、内部読出データ線５上の下側電圧値と上側電圧値との中心点がセンスアンプ１６の動作点となると、センスアンプ１６が活性化されてデータの内部読出が行なわれる。一方、破線で示すように、補助電流源１０が設けられていない場合には、メモリセル電流Ｉｍのみで放電され、放電速度は遅く、時刻ｔ１においてセンスアンプ１６の比較基準値に対する入力電位差が十分大きくなり、センスアンプ１６が活性化される。したがって、この補助電流源１０を設けることにより、内部読出データ線５の放電速度を速くでき、高速読出が実現される。
【００３８】
また、メモリセルＭＣの抵抗値Ｒｃが高抵抗状態であっても、補助電流源１０で一定の大きさの電流Ｉａが放電され、メモリセルＭＣへ供給される電流が低減され、このビット線または内部読出データ線５の電位上昇が抑制される。したがって、メモリセルＭＣが相変化材料素子を記憶部として有する場合または抵抗性ＲＡＭセルで構成される場合に、ビット線電位が高くなり、抵抗値が変化するのを防止でき、リードディスターブの発生を防止することができる。
【００３９】
読出回路６のセンスアンプ１６が電流センス方式でセンス動作を行う場合には、読出電流源１５は、例えばカレントミラー回路で構成され、内部データ線５を流れる電流と同じ大きさの電流をセンスアンプ１６に供給し、センスアンプ１６において、この読出電流Ｉｒに従って内部読出データを生成する。この電流センス方式の場合、センスアンプ１６内において読出電流Ｉｒを電圧に変換して内部読出データが生成されてもよく、また、センスアンプ１６が、読出電流と参照電流とを比較し、その比較結果に従って内部読出データを生成してもよい。
【００４０】
このような電流センス方式のセンスアンプを用いる場合においても、低抵抗状態のメモリセルの駆動電流を補助電流源１０で大きくすることができ、応じて、読出電流Ｉｒが大きくなり、電流センスを高速で行うことができる。
【００４１】
以上のように、この発明の実施の形態１に従えば、読出電流供給源に対して選択メモリセルを介して電流（セル読出電流）が流れる経路と並列に電流を駆動する補助電流源を設けており、ビット線電位の上昇を抑制することができるとともに、高速で、読出電流を駆動して、センスアンプの最適動作領域に内部データ線の電位を変化させることができ、高速でセンス動作を行なうことができる。また、センスアンプ（読出回路）が電流検出型の構成の場合、大きな電流が駆動されるため、高速でセンス動作を行なうことができる。
【００４２】
なお、図１に示す構成においては補助電流源１０は、メモリセルアレイ１においてビット線ＢＬそれぞれに対して設けられてもよい。
【００４３】
［実施の形態２］
図４は、この発明の実施の形態２に従う不揮発性半導体記憶装置の要部の構成を示す図である。図４においては、メモリセルＭＣの構成の一例として、相変化メモリセルの構成を示す。この相変化メモリセルは、記憶データに応じて結晶相が結晶化状態（結晶状態または多結晶状態）および非晶質状態のいずれかに設定される相変化材料素子と、対応のワード線上の電位に従って選択的に導通して対応の相変化材料素子をソース線に結合するアクセストランジスタを含む。
【００４４】
図４において、メモリセルアレイ１が、メモリアレイ１Ａおよび１Ｂに分割される。メモリアレイ１Ａおよび１Ｂには、それぞれメモリセルＭＣが行列状に配列されるが、図４においては、メモリセルアレイ１Ａおよび１Ｂそれぞれにおいて、データを記憶するメモリセル（正規メモリセル）が１行２列に配列される場合のメモリセル配置を代表的に示す。すなわち、メモリアレイ１Ａにおいては、メモリセルＭＣＡ０およびＭＣＡ１がワード線ＷＬＡに共通に接続され、また、メモリセルＭＣＡ０およびＭＣＡ１の相変化材料素子を含む可変抵抗素子ＰＴＭが、サブビット線ＳＢＬＡ０およびＳＢＬＡ１にそれぞれ接続される。メモリセルＭＣＡ０およびＭＣＡ１のアクセストランジスタＡＴに接続されるソース線ＳＬＡは、一例としてワード線ＷＬＡと平行方向に配設される。このソース線ＳＬＡは、拡散層で構成され、上層の金属配線と所定間隔でコンタクトが取られいわゆる杭打ち構造が実現されてもよい。
【００４５】
メモリアレイ１Ａにおいて、メモリセルＭＣそれぞれに整列して、参照セルＲＭＣＡ０およびＲＭＣＡ１が設けられる。参照セルＲＭＣＡ（ＲＭＣＡ０，ＲＭＣＡ１）は、行方向に整列して配置され、それぞれのアクセストランジスタＡＴの制御ゲートが、参照ワード線ＲＷＬに接続される。参照メモリセルＲＭＣＡ０およびＲＭＣＡ１においては、２個の低抵抗状態の可変抵抗素子ＰＴＭ０が直列にアクセストランジスタＡＴと対応のサブビット線ＳＢＬＡ０またはＳＢＬＡ１の間に接続される。
【００４６】
アクセス参照セルＲＭＣＡ０およびＲＭＣＡ１においてもアクセストランジスタＡＴが参照ワード線ＲＷＬＡと並行に延在するソース線ＲＳＬＡにソースノードが結合される。
【００４７】
ソース線ＳＬＡおよびＲＳＬＡは、メモリセルにおいて、可変抵抗素子ＰＴＭまたはＰＴＭ０、ＰＴＭ１とアクセストランジスタＡＴが対応のサブビット線と対応のソース線との間に直列に接続され、選択時に対応のサブビット線と対応のソース線（接地ノード）との間に電流を流す経路を形成するように接続されればよい。従って、これらのソース線ＳＬＡおよびＲＳＬＡは、ビット線と平行な方向に延在するように配置されてもよい。
【００４８】
サブビット線ＳＢＬＡ０およびＳＢＬＡ１に対して、それぞれ、サブビット線プリチャージ指示信号ＰＲＥに応答して、サブビット線ＳＢＬＡ０およびＳＢＬＡ１を、接地電圧レベルにプリチャージするサブビット線プリチャージトランジスタＢＱＡ０およびＢＱＡ１が設けられる。
【００４９】
メモリアレイ１Ｂにおいても、メモリアレイ１Ａと同様、メモリセルＭＣＢ０およびＭＣＢ１が行方向に整列して配置され、ワード線ＷＬＢにそれぞれのアクセストランジスタＡＴが接続され、また、それぞれの可変抵抗素子ＰＴＭが、対応のサブビット線ＳＢＬＢ０およびＳＢＬＢ１に接続される。
【００５０】
これらのメモリセルＭＣＢ０およびＭＣＢ１に整列して、各列に参照セルＲＭＣＢ０およびＲＭＣＢ１が設けられる。参照セルＲＭＣＢ０およびＲＭＣＢ１においては、２個の低抵抗状態の可変抵抗素子（相変化材料素子を含む）ＰＴＭ０が直列に接続され、参照ワード線ＲＷＬＢが、これらの参照セルＲＭＣＢ０およびＲＭＣＢ１のアクセストランジスタＡＴに共通に接続される。
【００５１】
また、ワード線ＷＬＢおよびＲＷＬＢと並行にソース線ＳＬＢおよびＲＳＬＢがハイセルされ、対応の行のメモリセルのアクセストランジスタＡＴと結合される。これらのソース線ＳＬＢおよびＲＳＬＢは、メモリアレイ１Ａにおいてと同様、ビット線と同一方向に延在して配置されてもよい。メモリアレイ１Ａおよび１Ｂにおいて、同一のメモリアレイ配置が実現されていればよい。
【００５２】
このソース線の配置は、以下の実施の形態においても同様であり、その延在方向はワード線延在方向およびビット線延在方向のいずれであってもよい。
【００５３】
また、サブビット線ＳＢＬＢ０およびＳＢＬＢ１に対して、サブビット線プリチャージ指示信号ＰＲＥに応答して対応のサブビット線を接地電圧レベルにプリチャージするサブビット線プリチャージトランジスタＢＱＢ０およびＢＱＢ１が設けられる。
【００５４】
これらのメモリアレイ１Ａおよび１Ｂの間の領域に、書込／読出電流を伝達する内部データ線が配設される。すなわち、メモリアレイ１Ａに対しては、読出データ線ＲＬＩＯＡ０およびＲＬＩＯＡ１と書込データ線ＷＬＩＯＡ０およびＷＬＩＯＡ１とが設けられ、メモリアレイ１Ｂに対しては、読出データ線ＲＬＩＯＢ０およびＲＬＩＯＢ１と書込データ線ＷＬＩＯＢ０およびＷＬＩＯＢ１とが設けられる。
【００５５】
メモリアレイ１Ａおよび１Ｂそれぞれに、書込／読出データ線を別々に設けることにより、読出データ線の負荷を軽減する。書込データ線ＷＬＩＯＡ０およびＷＬＩＯＡ１、ＷＬＩＯＢ０およびＷＬＩＯＢ１には、ライトドライバＷＲＰＤＲが結合される。このライトドライバＷＲＴＤＲは、可変電流源を含み、内部書込データＤＩＮ０およびＤＩＮ１に従って書込電流を生成して、選択メモリアレイに対して設けられた書込データ線に生成した書込電流を伝達する。ライトドライバＷＲＴＤＲは、選択メモリセルを高抵抗状態に設定する場合には、急激に変化する振幅の比較的大きな電流パルスを生成して、相変化材料素子ＰＴＭの急速加熱および冷却を行って、相変化材料素子を非晶質状態に設定する。選択メモリセルを低抵抗状態に設定する場合には、ライトドライバＷＲＴＤＲは、比較的パルス幅の広い小振幅の電流パルスを生成して、選択メモリセルの相変化材料素子を加熱徐冷して結晶化状態に設定する。
【００５６】
図４に示す構成においては、２ビットの並列書込および２ビットの並列読出が行なわれる。メモリアレイ１Ａに対する列選択回路４Ａにおいては、サブビット線ＳＢＬＡ０に対して読出列選択ゲートＡＲＧ０および書込列選択ゲートＡＷＧ０が設けられ、サブビット線ＳＢＬＡ１に対して、読出列選択ゲートＡＲＧ１および書込列選択ゲートＡＷＧ１が設けられる。読出列選択ゲートＡＲＧ０は、読出列選択信号ＲＣＳＬ０に従ってサブビット線ＳＢＬＡ０を、読出データ線ＲＬＩＯＡ０に接続し、読出列選択ゲートＡＲＧ１は、読出列選択信号ＲＣＳＬ１に従ったサブビット線ＳＢＬＡ１を、読出データ線ＲＬＩＯＡ１に接続する。
【００５７】
書込列選択ゲートＡＷＧ０は、書込列選択信号ＷＣＳＬ０に従って、サブビット線ＳＢＬＡ０を書込データ線ＷＬＩＯＡ０に接続し、書込列選択ゲートＡＷＧ１は、書込列選択信号ＷＣＳＬ１に従って、サブビット線ＳＢＬＡ１を書込データ線ＷＬＩＯＡ１に接続する。
【００５８】
メモリアレイ１Ｂに対する列選択回路４Ｂにおいては、サブビット線ＳＢＬＢ０に対して読出列選択ゲートＢＲＧ０および書込列選択ゲートＢＷＧ０が設けられ、サブビット線ＳＢＬＢ１に対して、読出列選択ゲートＢＲＧ１および書込列選択ゲートＢＷＧ１が設けられる。読出列選択ゲートＢＲＧ０およびＢＲＧ１は、それぞれ、読出列選択信号ＲＣＳＬ０およびＲＣＳＬ１に従ってサブビット線ＳＢＬＢ０およびＳＢＬＢ１を、それぞれ、読出データ線ＲＬＩＯＢ０およびＲＬＩＯＢ１に結合する。
【００５９】
書込列選択ゲートＢＷＧ０およびＢＷＧ１は、それぞれ、書込列選択信号ＷＣＳＬ０およびＷＣＳＬ１に従って、サブビット線ＳＢＬＢ０おびＳＢＬＢ１を、それぞれ、書込データ線ＷＬＩＯＢ０およびＷＬＩＯＢ１に接続する。
【００６０】
列選択回路４Ａおよび４Ｂには、共通に列選択信号が与えられ、対応する列のサブビット線が並行して選択される。メモリアレイ１Ａおよび１Ｂの一方において（正規）メモリセルが選択されたとき、他方のメモリアレイにおいて参照セルが選択される。参照セルＲＭＣ（ＲＭＣＡ０，ＲＭＣＡ１，ＲＭＣＢ０，ＲＭＣＢ１）は、それぞれメモリセルＭＣ（ＭＣＡ０，ＭＣＡ１，ＭＣＢ０，ＭＣＢ１）と同じ製造工程で形成され、同一の特性を有する。したがって、参照セルＲＭＣは、温度特性がメモリセルＭＣとで同じであり、正確にメモリセル電流に対して等価的に温度補償を行った参照電流を生成する。
【００６１】
読出データ線ＲＬＩＯＡ０およびＲＬＩＯＡ１が、それぞれローカルデータ線ＬＩＯ０ａおよびＬＩＯ１ａに接続され、読出データ線ＬＩＯＢ０およびＬＩＯＢ１が、それぞれ、ローカルデータ線ＬＩＯ０ｂおよびＬＩＯ１ｂに接続される。ローカルデータ線ＬＩＯ０ａおよびＬＩＯ０ｂの対において、一方がメモリセル電流を伝達し、他方が参照セルを介して流れる参照電流を伝達する。同様、ローカルデータ線ＬＩＯ１ａおよびＬＩＯ１ｂにおいても、一方にメモリセル電流が流れ、他方に参照電流が流れる。これらのローカルデータ線ＬＩＯ０ａおよびＬＩＯ０ｂで構成されるローカルデータ線対ＬＩＯＰ０およびローカルデータ線ＬＩＯ１ａおよびＬＩＯ１ｂで構成されるローカルデータ線対ＬＩＯＰ１において参照電流を利用することにより、高速の読出を実現する。
【００６２】
データ読出系回路として、ローカルデータ線ＬＩＯ０ａおよびＬＩＯ０ｂをプリチャージ指示信号ＬＩＯＰＲＥに従って所定電位にプリチャージしかつイコライズするデータ線イコライズ回路ＥＱ０と、アレイ選択信号ＢＳＡ，ＢＳＢに従って、ローカルデータ線ＬＩＯ０およびＬＩＯ０ｂとセンス入力線ＳＩＯ０および／ＳＩＯ０の接続経路を切換えるデータ線切換回路ＡＤＳＷ０と、センス入力線ＳＩＯ１および／ＳＩＯ０と信号活性化時差動増幅して内部読出データＳＡＯＡおよび／ＳＡＯＡを生成するセンスアンプ回路（Ｓ／Ａ）ＳＡ０が設けられる。
【００６３】
同様、ローカルデータ線ＬＩＯ１ａおよびＬＩＯ１ｂに対して、データ読出系回路として、プリチャージ指示信号ＬＩＯＰＲＥに従って、ローカルデータ線ＬＩＯ１ａおよびＬＩＯ１ｂを所定電位にプリチャージしかつイコライズするデータ線イコライズ回路ＥＱ１と、アレイ選択信号ＢＳＡおよびＢＳＢに従ってローカルデータ線ＬＩＯ１ａおよびＬＩＯ１ｂとセンス入力線ＳＩＯ１および／ＳＩＯ１との接続経路を切換えるデータ線切換回路ＡＤＳＷ１と、活性化時、入力線ＳＩＯ１および／ＳＩＯ１上の信号を差動増幅して内部読出データＳＡＯＢおよび／ＳＡＯＢを生成するセンスアンプ回路（Ｓ／Ａ）ＳＡ１が設けられる。
【００６４】
データ線イコライズ回路ＥＱ０およびＥＱ１が図１に示すプリチャージ回路８に対応し、センスアンプ回路ＳＡ０およびＳＡ1とデータ線切換回路ＡＤＳＷ０およびＡＤＳＷ１が、図１に示す読出回路６に対応する。
【００６５】
センスアンプ回路ＳＡ０およびＳＡ１においては、正確かつ高速にデータの読出を行なうために、センス入力線ＳＩＯ０およびＳＩＯ１に選択メモリセルＭＣが結合され、補のセンス入力線／ＳＩＯ０および／ＳＩＯ１に参照セルが結合される。メモリアレイ１Ａおよび１Ｂのいずれが選択されるかに応じて、参照セルが接続するローカルデータ線が異なる。正確に、センスアンプ回路ＳＡ０およびＳＡ１に対して、選択メモリセルをセンス入力線ＳＩＯおよびＳＩＯ１に結合するために、データ線切換回路ＡＤＳＷＯ０およびＡＤＳＷ１が設けられる。
【００６６】
センスアンプ回路ＳＡ０およびＳＡ１は、その構成は後に詳細に説明するが、センスアンプ活性化信号ＳＥおよび／ＳＥの活性化時活性化され、電流センス方式に従ってメモリセル電流と参照電流とを比較してセンス動作を行なう。基準電圧ＶＲｅｆは、メモリセル電流を制限するための基準電圧であり、プリアンプ活性化信号ＰＡＥは、出力段の差動増幅器（プリアンプ）を活性化するための出力制御信号である。
【００６７】
相変化素子で構成される可変抵抗素子ＰＴＭの抵抗変化量について、説明を簡単にするために、低抵抗状態で１０ＫΩ、高抵抗状態で１０００ＫΩ程度とする。参照セルＲＭＣの参照抵抗値を中間抵抗値に設定する場合、５００ＫΩ程度となる。この場合、参照セルを流れる電流は極めて小さく、高抵抗状態のメモリセルの記憶データを読出す場合には、メモリセル読出電流が小さく、参照セル電流とメモリセル読出電流の差が小さくなり、正確なセンスができなくなる。
【００６８】
電流センス方式でデータを読出す場合の参照電流の最適点は、高抵抗状態および低抵抗状態のメモリセルを流れるメモリセル電流の中間値である。たとえば、データ読出時、サブビット線ＳＢＬの電圧が０．１Ｖに設定される（プリチャージされる）場合、低抵抗状態の抵抗素子を１０ＫΩに設定した場合、その低抵抗状態のメモリセルを流れる電流は、１０μＡ（マイクロアンペア）となる。一方、高抵抗状態を１０００ＫΩとした場合には、この高抵抗状態のメモリセルを流れる電流は、０．１μＡとなる。このとき、高抵抗状態のメモリセルの抵抗が無限大であると考え、流れる電流が実質的に０と考えると、中間電流は、５μＡである。ビット線読出電圧が０．１Ｖであれば、この中間電流を生成するための抵抗値は、２０ＫΩとなる。したがって、参照セルＲＭＣにおいては、低抵抗状態の可変抵抗素子ＰＴＭ０を直列に２個接続することにより、中間電流を生成する抵抗値を実現することができる。この低抵抗状態の相変化材料素子は、結晶化状態にあり、安定な状態であり、リードディスターブを受けにくい状態にある。従って、メモリセルの選択回数に比べて、参照セルＲＭＣの選択回数が多い場合においても、抵抗値の変化はほぼ生じず、安定に参照電流を供給することができる。
【００６９】
補助電流源１０は、データ線切換回路ＡＤＳＷ０およびＡＤＳＷ１とセンスアンプ回路（Ｓ／Ａ）ＳＡ０およびＳＡ１の間の信号線ＳＩＯ０，／ＳＩＯ０，ＳＩＯ１および／ＳＩＯ１それぞれに対して設けられるＮチャネルＭＯＳトランジスタＱ０−Ｑ３を含む。これらのＭＯＳトランジスタＱ０−Ｑ３のゲートには、一定の電圧レベルの基準電圧ＶＲＦＰＲが与えられ、対応のセンス入力線を接地電位方向に駆動する。
【００７０】
基準電圧ＶＲＦＰＲは、読出時、常時生成され、ＭＯＳトランジスタＱ０‐Ｑ３は読出時常時オン状態にある。しかしながら、センスアンプ回路（Ｓ／Ａ）ＳＡ０およびＳＡ１は非活性化時電流は供給しないため、また、スタンバイ時においては、データ線イコライズ回路ＥＱ０およびＥＱ１が、内部データ線ＬＩＯ０ａ，ＬＩＯ０ｂ、ＬＩＯ１ＡおよびＬＩＯ１ｂをそれぞれ接地電圧レベルにプリチャージするため、スタンバイ時、ＭＯＳトランジスタＱ０−Ｑ３が常時オン状態とされても、電流が流れる経路は生じない。
【００７１】
内部データの読出時間は、センスアンプ回路の最適な電位状態にセンス入力線ＳＩＯ０，／ＳＩＯ０，ＳＩＯ１，／ＳＩＯ１が駆動されるまでに要する時間と、このセンスアンプ回路の内部の出力電位振幅（プリアンプ入力信号振幅）とにより決定される。センスアンプ回路（Ｓ／Ａ）は、後に詳細にその構成を説明するように、初段センス部としてカレントミラー型差動増幅回路の構成を備え、その出力電位の振幅は、それぞれの入力部（センス入力線ＳＩＯ、／ＳＩＯ）に与えられる電流差により決定される。
【００７２】
前述のように低抵抗状態のメモリセルが駆動する電流は１０μＡであり、高抵抗状態のメモリセルが駆動する電流は０．１μＡである。参照セルが駆動する電流は、５μＡである。この条件下においては、補助電流源１０のＭＯＳトランジスタＱ０−Ｑ３の駆動電流量は、２０μＡに設定される。
【００７３】
上述の条件では、センスアンプ回路（Ｓ／Ａ）ＳＡ０およびＳＡ１に対しては、以下の電流が入力される。
【００７４】
（１）  低抵抗状態のメモリセルに対する電流１０μＡ＋２０μＡと参照セルに対する電流５μＡ＋２０μＡ；
（２）  高抵抗状態のメモリセルに対する電流０．１μＡ＋２０μＡと参照セルに対する電流５μＡ＋２０μＡ
補助電流源１０のＭＯＳトランジスタＱ０−Ｑ３により、センスアンプ回路ＳＡ０、ＳＡ１に与えられる電流が、メモリセル電流および参照電流それぞれに対して２０μＡ重畳され、センスアンプ回路の動作が安定するまでの時間が短縮される。センス動作は差動増幅動作であり、この重畳される２０μＡは相殺され、正確にメモリセル電流と参照電流との差を、感度の高い領域においてセンスすることができる。
【００７５】
データ書込線ＷＬＩＯＡ０，ＷＬＩＯＡ１，ＷＬＩＯＢ０，ＷＬＩＯＢ１が、読出データ線ＲＬＩＯＡ０，ＲＬＩＯＡ１，ＲＬＩＯＢ０，ＲＬＩＯＢ１と別に設けられており、データ書込時、これらの補助電流源のＭＯＳトランジスタＱ０−Ｑ３が常時オン状態とされても、データ書込には何ら悪影響は及ぼさない。
【００７６】
図５は、図４に示す不揮発性半導体記憶装置の列読出時の動作を示す信号波形図である。以下、図５を参照して、図４に示す不揮発性半導体記憶装置のデータ読出時の動作について説明する。なお、図５においては、１ビットのデータ読出に関連する部分の信号波形を示す。
【００７７】
時刻ｔ１以前においては、不揮発性半導体記憶装置はスタンバイ状態にあり、サブビット線プリチャージ指示信号ＰＲＥがＨレベルであり、サブビット線イコライズトランジスタＢＱＡ０、ＢＱＡ１、ＢＱＢ０およびＢＱＢ１はすべてオン状態であり、サブビット線ＳＢＬＡ０、ＳＢＬＡ１、ＳＢＬＢ０およびＳＢＬＢ１はすべて、接地電圧レベルにプリチャージされる。また、データ線イコライズ回路ＥＱ０およびＥＱ１においても、プリチャージトランジスタが活性状態にあり、ローカルデータ線ＬＩＯ０ａおよびＬＩＯ０ｂ、ＬＩＯ１ａおよびＬＩＯ１ｂはすべて接地電圧レベルに維持される。センスアンプ回路ＳＡ０およびＳＡ１は非活性状態であり、データ線切換回路ＡＤＳＷ０およびＡＤＳＷ１は、アレイ選択信号ＢＳＡおよびＢＳＢに従って、その接続経路を初期状態に設定している（ハイインピーダンス状態であってもよい）。
【００７８】
時刻ｔ１において、アドレス信号が入力され、このアドレス信号の変化に従ってセンスアンプ回路ＳＡ０およびＳＡ１に対するセンス活性化信号ＳＥが活性化され、また、ビット線プリチャージ指示信号ＰＲＥが非活性状態に駆動される。これにより、サブビット線およびローカルデータ線のプリチャージ動作が停止される。また、アドレス信号の入力に従って選択メモリセルを含む選択メモリアレイが設定され、アレイ選択信号ＢＳＡおよびＢＳＢが生成される。
【００７９】
データ線切換回路ＡＤＳＷ（ＡＤＳＷ１、ＡＤＳＷ０）は、アレイ選択信号ＢＳＡおよびＢＳＢに従ってデータ線の接続経路を設定する。メモリアレイ１Ａが選択されている場合、ローカルデータ線ＬＩＯ０ａおよびＬＩＯ１ａを、それぞれセンス入力線ＳＩＯ０およびＳＩＯ１に結合する。メモリアレイ１Ｂが選択メモリセルを含む場合には、逆に、データ線切換回路ＡＤＳＷ０およびＡＤＳＷ１は、ローカルデータ線ＬＩＯ０ｂおよびＬＩＯ１ｂをセンス入力線ＳＩＯ０およびＳＩＯ１にそれぞれ結合する。
【００８０】
次いで、ローカルデータ線プリチャージ指示信号ＬＩＯＰＲＥが活性化され、イコライズ回路ＥＱ０およびＥＱ１が活性化され、ローカルデータ線ＬＩＯＰ０およびＬＩＯＰ１を介して読出データ線ＲＬＩＯＡ０、ＲＬＩＯＢ０、ＲＬＩＯＡ１およびＲＬＩＯＢ１を所定電圧レベルにプリチャージする。このプリチャージ動作においては、メモリセルの選択は行われていないときには、補助電流源トランジスタＱ０‐Ｑ３による電流の放電があり、この補助電流源トランジスタＱ０‐Ｑ３の駆動電流よりも大きな駆動電流で、データ線イコライズ回路ＥＱ０‐ＥＱ１がプリチャージ動作を行う。
【００８１】
このプリチャージ動作開始後、アレイ選択信号ＢＳＡおよびＢＳＢと行アドレス信号に従ってワード線および参照ワード線が選択状態へ駆動される。今、メモリアレイ１Ａにおいて正規のメモリセルＭＣが選択され、メモリアレイ１Ｂにおいて参照セルＲＭＣＢが選択される状態を考える。列アドレス信号に従って、読出列選択信号ＲＣＳＬ０およびＲＣＳＬ１が選択状態へ駆動され、サブビット線ＳＢＬＡ０およびＳＢＬＡ１が、それぞれ、読出データ線ＲＬＩＯＡ０およびＲＬＩＯＡ１に接続され、また、サブトビット線ＳＢＬＢ０およびＳＢＬＢ１が、それぞれ読出データ線ＲＬＩＯＢ０およびＲＬＩＯＢ１に接続される。また、これと並行して、ワード線ＷＬＡが選択状態へ駆動され、かつ参照ワード線ＲＷＬＢが選択状態へ駆動される。このサブビット線およびワード線および参照ワード線の選択に従って、サブビット線の電圧がイコライズ回路ＥＱ０およびＥＱ１からのプリチャージ電流により所定電位レベルに上昇する。
【００８２】
センスアンプ回路ＳＡ０およびＳＡ１において、センスアンプ活性化信号ＳＥが活性化されても、メモリセル電流が流れない状態では、同じ大きさの電流が補助電流源トランジスタＱ０−Ｑ３により駆動されているだけであり、内部の初段センス出力の読出信号Ｓｏｕｔおよび／Ｓｏｕｔは、それぞれ、電源電圧レベルに維持されている。
【００８３】
時刻ｔ２において、データ線プリチャージ信号ＬＩＯＰＲＥが非活性化されると、メモリセルＭＣＡ０およびＭＣＡ１の記憶データに応じた電流がサブビット線ＳＢＬ０およびＳＢＬ１を介してそれぞれ流れ、ローカルデータ線ＬＩＯ０ａおよびＬＩＯ１ａにメモリセルの駆動電流に応じた電流変化が生じる。また、参照セルＲＭＣＢ０およびＲＭＣＢ１が、中間電流を駆動しており、ローカルデータ線ＬＩＯ０ｂおよびＬＩＯ１ｂにおいて電流差が生じる。この電流変化時においては、補助電流源トランジスタＱ０‐Ｑ３による駆動電流により低抵抗状態のメモリセルに対しては高速でセンスアンプ内部ノードの電位が低下し、また、高抵抗状態のメモリセルに対しても補助電流源トランジスタＱ０‐Ｑ３により電流が駆動されており、高速でセンスアンプの内部ノードの電位が拡大され、また、内部電位がセンスアンプの感度の最も高い領域に移動する。
【００８４】
センスアンプ回路ＳＡ０およびＳＡ１の初段センス出力Ｓｏｕｔおよび／Ｓｏｕｔにおいて、補助電流源トランジスタＱ０‐Ｑ３の駆動電流は相殺され、選択メモリセルの記憶データ（駆動電流）および参照セルの駆動電流に応じて電位差が生じる。選択メモリセルの抵抗値が高抵抗状態Ｒｍａｘの場合には、参照セルの抵抗値Ｒｅｆよりも高い抵抗状態であり、駆動電流が小さく、センスアンプ回路ＳＡ０およびＳＡ１の内部信号Ｓｏｕｔの電圧レベルが高くなる。一方、選択メモリセルが低抵抗状態Ｒｍｉｎの状態のときには、メモリセルの駆動電流は、参照セルの駆動電流よりも大きいため、センスアンプ回路ＳＡ０およびＳＡ１の内部信号Ｓｏｕｔの電位レベルがさらに低下する。
【００８５】
センスアンプ内部信号Ｓｏｕｔおよび／Ｓｏｕｔの電位差が十分に拡大されると、時刻ｔ３においてプリアンプ活性化信号ＰＡＥが活性化され、センスアンプ回路ＳＡ０およびＳＡ１の内部の差動増幅器（プリアンプ）が活性化され、センス初段出力の読出信号Ｓｏｕｔおよび／Ｓｏｕｔに応じた読出データＳＡＯ（相補データＳＡＯ、／ＳＡＯ）が生成される。
【００８６】
補助電流源トランジスタＱ０‐Ｑ３を利用することにより、センスアンプ内部ノードの電位を高速で変化させることができ、図５に示す時刻ｔ２およびｔ３の間の時間を短縮することができ、安定なセンス動作を高速で行うことができる。また、補助電流源トランジスタＱ０−Ｑ３は、ゲートに基準電圧ＶＲＦＰＲを受けており、ローカルデータ線対ＬＩＯＰ０およびＬＩＯＰ１を介して接続される選択サブビット線の電位の上昇を抑制することができる。
【００８７】
また、いわゆるオープンビット線方式でメモリセルを配置しており、データ線構造を読出データに応じて電位変化が生じるデータ線および参照電流を流す参照データ線の相補データ線構造とすることができ、相補データ線の容量を平衡化させることができ、また、各メモリアレイにおいてワード線を選択してセル読出電流および参照電流を生成しており、ワード線選択時のワード線／ビット線間ノイズの影響も、セル読出電流および参照電流に対して同一とすることができる。また、選択ビット線に対してのみプリチャージ電圧が供給され、非選択ビット線は非選択状態（接地電圧レベル）に維持されその電圧変化は生じず、非選択ビット線からの選択ビット線へのノイズの影響は生じない。これにより、参照電流を用いて正確なデータの読出を行なうことができる。
【００８８】
補助電流源１０のＭＯＳトランジスタＱ０−Ｑ３は、センスアンプ回路（Ｓ／Ａ）の入力に配置することにより、補助電流源１０のトランジスタの数を低減することができる。内部読出データビット幅×２のトランジスタ素子が必要とされるだけである。また、内部データ線（書込データ線、読出データ線、およびローカルデータ線）に関連する部分のレイアウトに影響を及ぼすことなく補助電流源トランジスタを配置することができる。
【００８９】
また、補助電流源１０のトランジスタＱ０−Ｑ３の駆動電流量を、基準電圧ＶＲＦＰＲで調整することにより、外部から補助電流源１０の駆動電流量を調整することができる（基準電圧ＶＲＦＰＲの電圧レベルをトリミング工程により調整する）。これにより、各メモリセル電流を等価的に最適値にシフトさせることができ、低電源電圧下においても、高速でかつ正確にセンス動作を行って内部読出データを生成することができる。
【００９０】
また、ＭＯＳトランジスタを、この補助電流源トランジスタとして利用することにより、拡散抵抗またはポリシリコン抵抗などの純抵抗素子を用いる場合に比べて、素子のレイアウト面積を低減することができる。
【００９１】
なお、図４に示す参照セルにおいては、低抵抗状態の相変化材料素子ＰＴＭを直列に２つ接続している。しかしながら、参照セルＲＭＣは、メモリセルの高抵抗状態および低抵抗状態の駆動電流の中間値の電流を駆動することが要求されるだけであり、他の構成が用いられてもよい。たとえば高抵抗状態のメモリセルと低抵抗状態のメモリセルをそれぞれ流れる電流を平均化する構成、たとえば、センス入力線／ＳＯＩ０および／ＳＩＯ１にそれぞれ高抵抗状態のメモリセルおよび低抵抗状態のメモリセルを結合しかつこれらのセンス入力信号線を短絡する構成が用いられてもよい。また、この構成において、高抵抗状態の参照セルとして、メモリセルが設けられずサブビット線がオープン状態とされる構造が利用されてもよい。
【００９２】
図６は、図４に示すデータ線切換回路ＡＤＳＷ０およびＡＤＳＷ１の構成の一例を示す図である。図６において、データ線切換回路ＡＤＳＷｉ（ｉ＝０または１）は、ローカルデータ線ＬＩＯｉａをセンス入力線ＳＩＯｉに接続するＮチャネルＭＯＳトランジスタＮＴ２０と、アレイ選択信号ＢＳＢに従ってローカルデータ線ＬＩＯｉａをセンス入力線／ＳＩＯｉに接続するＮチャネルＭＯＳトランジスタＮＴ２１と、アレイ選択信号ＢＳＡに従ってローカルデータ線ＬＩＯｉｂをセンス入力線／ＳＩＯｉに接続するＮチャネルＭＯＳトランジスタＮＴ２２と、アレイ選択信号ＢＳＢに従ってローカルデータ線ＬＩＯｉｂをセンス入力線ＳＩＯｉに接続するＮチャネルＭＯＳトランジスタＮＴ２３を含む。
【００９３】
アレイ選択信号ＢＳＡおよびＢＳＢは、たとえば、行アドレス信号の最上位ビット（または最下位ビット）を用いて生成され、メモリアレイ１Ａが選択メモリセルを含む場合には、アレイ選択信号ＢＳＡがＨレベルへ駆動され、メモリアレイ１Ｂが選択メモリセルを含む場合には、アレイ選択信号ＢＳＢがＨレベルに駆動される。したがって、メモリアレイ１Ａが選択メモリセルを含む場合には、ＮチャネルＭＯＳトランジスタＮＴ２０およびＮＴ２２がオン状態となり、ローカルデータ線ＬＩＯｉａおよびＬＩＯｂが、それぞれ、センス入力線ＳＩＯｉおよび／ＳＩＯｉに接続される。一方、メモリアレイ１ｂが選択メモリセルを含む場合には、アレイ選択信号ＢＳＢがＨレベルへ駆動され、ローカルデータ線ＬＩＯｉａおよびＬＩＯｉｂが、それぞれ、センス入力線／ＳＩＯｉおよびＳＩＯｉに接続される。
【００９４】
データ線切換回路ＡＤＳＷｉを利用することにより、オープンビット線構成において参照セルを利用する場合においても、正確にセンスアンプ回路ＳＡｉにおいて、センス入力線ＳＩＯｉおよび／ＳＩＯｉを選択メモリセルおよび参照セルにそれぞれ接続することができる。
【００９５】
図７は、図４に示すセンスアンプ回路（Ｓ／Ａ）ＳＡ０およびＳＡ１の構成の一例を示す図である。図７においては、代表的に、１つのセンスアンプ回路ＳＡｉ（ｉ＝０、１）の構成を示す。
【００９６】
図７において、センスアンプ回路ＳＡｉは、電源ノードとノードＮＤ１０の間に接続され、かつそのゲートにセンスアンプ活性化信号／ＳＥを受けるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＴ１０と、ノードＮＤ１０とノードＮＤ１１の間に接続されかつそのゲートがノードＮＤ１１に接続されるＰチャネルＭＯＳトランジスタＰＴ１１と、電源ノードとノードＮＤ１０の間に接続されかつゲートがノードＮＤ１１に接続されるＰチャネルＭＯＳトランジスタＰＴ１２と、電源ノードとノードＮＤ１３の間に接続されかつそのゲートがノードＮＤ１１に接続されるＰチャネルＭＯＳトランジスタＰＴ１３と、電源ノードとノードＮＤ１４の間に接続されかつそのゲートがノードＮＤ１６に接続されるＰチャネルＭＯＳトランジスタＰＴ１４と、電源ノードとノードＮＤ１５の間に接続されかつそのゲートがノードＮＤ１６に接続されるＰチャネルＭＯＳトランジスタＰＴ１５と、ノードＮＤ１０とノードＮＤ１６の間に接続されかつそのゲートがノードＮＤ１６に接続されるＰチャネルＭＯＳトランジスタＰＴ１６を含む。
【００９７】
センスアンプ回路ＳＡｉの活性化時、ＭＯＳトランジスタＰＴ１１およびＰＴ１２が、ＭＯＳトランジスタＰＴ１１をマスタとするカレントミラー回路を構成し、また、ＭＯＳトランジスタＰＴ１５およびＰＴ１６が、ＭＯＳトランジスタＰＴ１６をマスタとするカレントミラー回路を構成する。従って、センスアンプ回路ＳＡｉの活性化時、ＭＯＳトランジスタＰＴ１１およびＰＴ１６をそれぞれ流れる電流に対応する大きさの電流が、ＭＯＳトランジスタＰＴ１２およびＰＴ１５をそれぞれ流れる。
【００９８】
センスアンプ回路ＳＡｉは、さらに、ノードＮＤ１１とセンス入力線ＳＩＯｉの間に接続されかつそのゲートに基準電圧Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタＮＴ１０と、ノードＮＤ１２とノードＮＤ１７の間に接続されかつそのゲートがノードＮＤ１２に接続されるＮチャネルＭＯＳトランジスタＮＴ１１と、ノードＮＤ１４とノードＮＤ１７の間に接続されかつそのゲートがノードＮＤ１２に接続されるＮチャネルＭＯＳトランジスタＮＴ１２と、ノードＮＤ１３とノードＮＤ１７の間に接続されかつそのゲートがノードＮＤ１５に接続されるＮチャネルＭＯＳトランジスタＮＴ１３と、ノードＮＤ１５とノードＮＤ１７の間に接続されかつそのゲートがノードＮＤ１５に接続されるＮチャネルＭＯＳトランジスタＮＴ１４と、ノードＮＤ１６とセンス入力線／ＳＩＯｉの間に接続されかつそのゲートに基準電圧Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタＮＴ１５と、ノードＮＤ１７と接地ノードとの間に接続されかつそのゲートにセンスアンプ活性信号ＳＥを受けるＮチャネルＭＯＳトランジスタＮＴ１６を含む。
【００９９】
センスアンプ回路ＳＡｉの活性化時、ＭＯＳトランジスタＮＴ１１およびＮＴ１２がカレントミラー回路を構成し、またＭＯＳトランジスタＮＴ１３およびＮＴ１４がカレントミラー回路を構成する。したがって、これらのＭＯＳトランジスタＮＴ１１−ＮＴ１４が同一サイズの場合には、ＭＯＳトランジスタＮＴ１２およびＮＴ１３には、それぞれ、ＭＯＳトランジスタＮＴ１１およびＮＴ１４を介して流れる電流と同じ大きさの電流が流れる。
【０１００】
センスアンプ回路ＳＡｉは、さらに、プリアンプ活性化信号ＰＡＥに応答して活性化され、活性化時、ノードＮＤ１３およびＮＤ１４からの相補センス信号（センス初段出力信号）Ｓｏｕｔおよび／Ｓｏｕｔを差動増幅して相補内部読出データＳＡＯｉおよび／ＳＡＯｉを生成する差動増幅回路（プリアンプ）ＡＭＰを含む。
【０１０１】
この図７に示すセンスアンプ回路ＳＡｉにおいては、センス入力線ＳＩＯｉおよび／ＳＩＯｉにそれぞれ電流を供給するＭＯＳトランジスタＮＴ１０およびＮＴ１５の最大駆動電流量は、基準電圧Ｖｒｅｆにより決定される。また、センス入力線ＳＩＯｉおよび／ＳＩＯｉの電位レベルの上限値は、基準電圧ＶｒｅｆとＭＯＳトランジスタＮＴ１０およびＮＴ１５のしきい値電圧Ｖｔｈとの差、Ｖｒｅｆ−Ｖｔｈにより決定される。
【０１０２】
センスアンプ回路ＳＡｉの非活性化時、ＭＯＳトランジスタＰＴ１０およびＮＴ１６はともにオフ状態であり、センス動作電流が流れる経路は遮断され、センスアンプ回路ＳＡｉは非活性状態にある。スタンバイ時において、センス入力線ＳＩＯｉおよび／ＳＩＯｉが接地電圧レベルにプリチャージされる場合、ＭＯＳトランジスタＰＴ１１およびＰＴ１６は、オン状態となるものの電源トランジスタＰＴ１０がオフ状態であり、電流は流れない。また、内部ノードＮＤ１０およびＮＤ１６を除く内部ノードは、電源電圧ＶＣＣレベルにある。
【０１０３】
スタンバイ時においては、センス初段出力Ｓｏｕｔおよび／Ｓｏｕｔは、ともに電源電圧れるのＨレベルである。差動増幅器ＡＭＰは、非活性化時、その出力信号ＳＡＯｉおよび／ＳＡＯｉを接地電圧レベルに維持する。
【０１０４】
センスアンプ回路ＳＡｉが活性化されるときには、センスアンプ活性化信号／ＳＥおよびＳＥがそれぞれＬレベルおよびＨレベルに駆動され、ＭＯＳトランジスタＰＴ１０およびＮＴ１６がともにオン状態となる。応じて、ノードＮＤ１０が電源電圧ＶＣＣとなり、ノードＮＤ１７が接地電圧レベルに駆動される。メモリアレイにおいてはメモリセルおよび参照セルの選択動作が行なわれており、センス入力線ＳＩＯｉおよび／ＳＩＯｉが、列選択回路に含まれる列選択ゲートを介して選択列のサブビット線に結合される。
【０１０５】
センス動作時に、ＭＯＳトランジスタＰＴ１１およびＮＴ１０を介して読出データ線ＲＤＢｉを介して選択列のサブビット線に読出電流が供給される。
【０１０６】
選択メモリセルが低抵抗状態の場合には、センス入力線ＳＩＯｉｉを流れる電流は、センス入力線ＳＩＯｉを流れる電流よりも大きくなり、ＭＯＳトランジスタＰＴ１１を介して流れる電流が、ＭＯＳトランジスタＰＴ１６を介して流れる電流よりも大きくなる。応じて、ＭＯＳトランジスタＰＴ１２を介して流れる電流が、ＭＯＳトランジスタＰＴ１５を介して流れる電流よりも大きくなる。ここで、以下の説明において、説明を簡単にするために、ＰチャネルＭＯＳトランジスタＰＴ１１−ＰＴ１６のサイズはチャネル幅Ｗとチャネル長Ｌの比（Ｗ／Ｌ）は同一とし、またはＮチャネルＭＯＳトランジスタＮＴ１１−ＮＴ１４のサイズも同一とする。
【０１０７】
ＭＯＳトランジスタＰＴ１２を介して流れる電流が、ノードＮＤ１２を介してＭＯＳトランジスタＮＴ１１へ供給される。ＭＯＳトランジスタＰＴ１５からの電流は、ＭＯＳトランジスタＮＴ１４へ供給される。ＭＯＳトランジスタＮＴ１２は、ＭＯＳトランジスタＮＴ１１の駆動電流と同じ大きさの電流を駆動することができる。ＭＯＳトランジスタＮＴ１３も、ＭＯＳトランジスタＮＴ１４を流れる電流と同じ大きさの電流を駆動することができる。ＭＯＳトランジスタＰＴ１２およびＰＴ１３は、そのゲートがノードＮＤ１１に共通に結合されており、したがって、ＭＯＳトランジスタＰＴ１３は、ＭＯＳトランジスタＰＴ１１と同じ大きさの電流を駆動し、またＭＯＳトランジスタＰＴ１４は、ＭＯＳトランジスタＰＴ１５およびＰＴ１６と同じ大きさの電流を駆動する。
【０１０８】
今、選択メモリセルが低抵抗状態であるため、ＭＯＳトランジスタＰＴ１３を介して流れる電流は、ＭＯＳトランジスタＰＴ１４を介して流れる電流よりも大きい。一方、ＭＯＳトランジスタＮＴ１２はＭＯＳトランジスタＮＴ１３よりも大きな電流を駆動することができ、したがって、ノードＮＤ１４の電位レベルが高速で低下する。一方、ノードＮＤ１３の電位は、ＭＯＳトランジスタＰＴ１３の駆動電流が、ＭＯＳトランジスタＮＴ１３の放電電流よりも大きいため、ほとんど低下しない。
【０１０９】
センス入力線ＳＩＯｉおよび／ＳＩＯｉの電流量の差による内部ノードの電位変化は、補助電流源トランジスタを用いているため大きくされており、高速で、内部ノードの電位差が拡大され、また、高抵抗状態および低抵抗状態いずれにおいても電流が補助電流源トランジスタにより駆動されており、センス初段出力信号Ｓｏｕｔおよび／Ｓｏｕｔが差動増幅器ＡＭＰの最適動作点へ高速で変化する。
【０１１０】
ノードＮＤ１３およびＮＤ１４の相補信号Ｓｏｕｔおよび／Ｓｏｕｔの電位差が十分に拡大されると、プリアンプ活性化信号ＰＡＥが活性化され、差動増幅器ＡＭＰで相補信号Ｓｏｕｔおよび／Ｓｏｕｔを差動増幅することにより、相補内部読出データＳＡＯｉおよび／ＳＡＯｉが生成される。
【０１１１】
選択メモリセルが高抵抗状態の場合には、センス入力線ＳＩＯｉを流れる電流が、センス入力線／ＳＩＯｉを流れる電流よりも小さくなる。従って、上述の動作と逆に、ノードＮＤ１４の電位レベルがノードＮＤ１３の電位レベルよりも低くなり、差動増幅器ＡＭＰからの相補内部読出データＳＡＯｉおよび／ＳＡＯｉは、低抵抗状態のメモリセルのデータ読出時と逆の論理値のデータとなる。
【０１１２】
このセンスアンプ回路ＳＡｉを利用することにより、読出電流（メモリセル電流）と参照電流の差を電圧差に高速で変換して内部読出データを生成することができる。また、ＭＯＳトランジスタＮＴ１０に基準電圧Ｖｒｅｆを与え、その電流駆動力を制限しかつ伝達することのできる電圧レベルを制限する。高抵抗状態のメモリセルのサブビット線の電位が上昇すると、読出電流により、サブビット線電位が上昇してメモリセルに電流が流れ、相変化が生じ、高抵抗状態が低抵抗状態に変化することが考えられる。このセンスアンプ回路のトランジスタＮＴ１０およびＮＴ１５により読出電流および電圧に上限値を設けることにより、メモリセルが高抵抗状態であっても、補助電流源トランジスタの作用と相俟って確実に対応のビット線電位が上昇するのを制限することができ、応じて、メモリセルの相変化材料素子の相変化が生じるのを防止することができる。これにより、読出電流によりメモリセルの抵抗状態が変化して記憶データが変更されるというリードディスターブの問題をより確実に回避することができる。また、以下の問題も回避することができる。
【０１１３】
すなわち、図７に示す構成のセンスアンプ回路ＳＡｉが各選択メモリセルに対して設けられ、複数ビットのデータが並列に読出が行なわれる場合を考える。ソース線とビット線とが直交して配置される場合、ソース線には、複数の選択メモリセルＭＣが並列に接続される。１つのメモリセルが製造パラメータのばらつきなどにより、その抵抗値が小さくなり、駆動電流が大きくなっても、その駆動電流の上限は、ＭＯＳトランジスタＮＴ１０により制限される。これにより、共有ソース線ＳＬの電位が上昇するのを抑制でき、また、他の選択メモリセルの読出電流が低減されるなどの悪影響を防止することができ、読出マージンが損なわれるという問題を回避することができる。
【０１１４】
ここで、補助電流源トランジスタＱ０‐Ｑ３は、ゲート電圧に従って一定電流を放電するだけであり、電圧クランプ機能は有していない。しかしながら、補助電流源トランジスタＱ０−Ｑ３は、低抵抗状態のメモリセルを流れる電流と同程度の大きさの電流を駆動しており、サブビット線ＳＢＬの電位上昇は十分に抑制される。メモリセル内の可変抵抗素子が相変化材料素子で構成される場合、低抵抗状態と高抵抗状態の抵抗値の比は、１：１０００程度であり、十分にメモリセルの記憶データにかかわらずサブビット線電位の上昇を抑制することができる。抵抗比ＴＭＲが１：２程度の可変抵抗素子であれば、補助電流源トランジスタＱ０−Ｑ３の駆動電流を低抵抗状態のメモリセルを流れる電流と同程度とすることにより、十分に所望の効果を得ることができる。従って、サブビット線電位の上昇が補助電流源トランジスタＱ０‐Ｑ３により十分に抑制される場合には、電流センス型のセンスアンプ回路ＳＡｉにおいては、メモリセルと補助電流源トランジスタの合計駆動電流および参照セルと補助電流源トランジスタの合計駆動電流が供給されるだけであり、電流制限および電圧上限値設定用のＭＯＳトランジスタＮＴ１０およびＮＴ１５は、特に設けられなくてもよい。
【０１１５】
図８は、データ線イコライズ回路ＥＱｉ（ｉ＝０または１）の構成の一例を示す図である。図８において、データ線イコライズ回路ＥＱｉは、データ線プリチャージ信号ＬＩＯＰＲＥに従ってローカルデータ線ＬＩＯｉａおよびＬＩＯｂにそれぞれプリチャージ電圧ＶＩを伝達するＮチャネルＭＯＳトランジスタＮＴ３０およびＮＴ３１と、データ線プリチャージ信号ＬＩＯＰＲＥに従ってローカルデータ線ＬＩＯｉａおよびＬＩＯｉｂを電気的に短絡するＮチャネルＭＯＳトランジスタＮＴ３２と、サブビット線プリチャージ指示信号ＰＲＥの活性化に従ってローカルデータ線ＬＩＯｉａおよびＬＩＯｉｂをそれぞれ接地ノードに結合するＮチャネルＭＯＳトランジスタＮＴ３３およびＮＴ３４を含む。
【０１１６】
プリチャージ電圧ＶＩは、たとえば基準電圧をゲートに受けてソースフォロアモードで動作するＮチャネルＭＯＳトランジスタにより生成される。ソースフォロアモードトランジスタの電流駆動力を大きくすることにより、基準電圧からソースフォロアモードトランジスタのしきい値電圧分低い電圧レベルにプリチャージ電圧ＶＩを設定して、かつ大きな電流駆動力で、ローカルデータ線、データ読出線およびサブビット線を所定電位レベルにプリチャージすることができる。このプリチャージ電圧ＶＩにより、データ読出時のサブビット線電位が決定され、応じてメモリセルの駆動電流量が決定される。
【０１１７】
図８に示すローカルデータ線イコライズ回路ＥＱｉの構成の場合、ローカルデータ線プリチャージ指示信号ＬＩＯＰＲＥがＨレベルとなると、ＭＯＳトランジスタＮＴ３０およびＮＴ３２により、ローカルデータ線ＬＩＯｉａおよびＬＩＯｉｂが電圧ＶＩレベルにプリチャージされる。このときには、ＭＯＳトランジスタＮＴ３３およびＮＴ３４がオフ状態である。スタンバイ時には、サブビット線プリチャージ指示信号ＰＲＥが活性化され、ローカルデータ線ＬＩＯｉａおよびＬＩＯｉｂが接地電圧レベルにプリチャージされる。
【０１１８】
データ線イコライズ回路ＥＱｉを利用することにより、サブビット線ＳＢＬと読出データ線ＲＬＩＯＡｉおよびＲＬＩＯＢｉが分離された状態で、サブビット線のプリチャージが行なわれる場合においても、ローカルデータ線および読出データ線の接地電圧レベルへのプリチャージを確実に行なうことができる。また、データ読出時、正確にサブビット線を所定電圧レベルにプリチャージしてサブビット線読出電圧を供給することができる。
【０１１９】
図９は、図４に示す参照セルの断面構造を概略的に示す図である。図９においては、１つの参照セルの断面構造を概略的に示す。
【０１２０】
図９において、基板領域５０表面に間をおいてｎ型不純物領域５１および５２が形成される。基板領域５０の隣接参照セル位置に対応する領域には不純物領域は形成されない。不純物領域５１および５２は、それぞれ低抵抗のプラグＰＬＧ０およびＰＬＧ１に電気的に接続される。プラグＰＬＧ０およびＰＬＧ１の間の基板領域表面上に図示しないゲート絶縁膜を介して参照ワード線ＲＷＬが配設される。
【０１２１】
ワード線上層にソース線ＳＬが形成され、このソース線ＳＬと同一製造工程で、中間ベース層５３ｂおよび５３ａが形成される。ソース線ＳＬはプラグＰＬＧ１に電気的に接続され、中間ベース層５３ｂがプラグＰＬＧ０に接続される。ソース線ＳＬは、例えば第１メタル配線で構成される。第１メタル配線は、多層メタル配線構造の第１層目の配線層の配線である。
【０１２２】
中間ベース層５３ａおよび５３ｂ上に、電極層ＥＬＬ、ヒータ層ＨＰ、および相変化材料素子ＰＣＥが順次配置される。これらの相変化材料素子ＰＣＥ、ヒータ層ＨＴおよび電極層ＥＬＬが、相変化素子ＰＴＭを構成する。図４０においては、相変化材料素子ＰＣＥのヒータ層ＨＴに接触する部分において結晶相変化が生じている状態を示す。この結晶相変化が生じる領域の体積は、ヒータ層ＨＴが発生する熱が到達する領域を調整することにより変更することができる。通常、相変化メモリにおいては、相変化材料素子の全体が相変化を起こすことは特に要求されず、その一部において相変化が生じても、十分に大きな抵抗値変化を生じさせることができる。
【０１２３】
中間ベース層５３ａには、また、相変化素子ＰＣＥが接続される部分と異なる領域において導電体５４が接続される。相変化材料素子ＰＣＥ上部に、たとえば第２メタル配線で形成される低抵抗の導電線５５ａおよび５５ｂが互いに分離して配置される。第２メタル配線は、多層メタル配線構造の第２層目の配線層の配線で構成される。これらの導電線５５ａおよび５５ｂは、サブビット線と同一製造工程で形成され、導電層５５ａが連続的に延在してメモリセルの相変化素子が接続されるサブビット線を構成する。導電線５５ｂが、導電体５４に電気的に接続される。
【０１２４】
データの書込／読出時においては、導電線５５ａから電流Ｉが供給されて、相変化素子ＰＴＭから中間ベース層５３ａ、導電体５４および分割配線５５ｂを介して電流が流れる。２個の相変化素子ＰＴＭを低抵抗状態に設定することにより、低抵抗状態の相変化素子を直列に接続する構成が実現される。
【０１２５】
一例として、参照セルは、以下の工程で製造される。正規メモリセル形成工程において、１つの参照セルに対するアクセストランジスタを形成し、他方のセルに対しては、ソース線ＳＬの製造工程において中間ベース層５３ａを形成する。相変化素子ＰＴＭの形成工程において導電体５４を形成する。導電体５４は、相変化素子ＰＴＭの上部電極およびビット線コンタクトの形成時に並行して形成されてもよく、また、その一部が、電極配線ＥＬＬと同一工程で形成されてもよい。
【０１２６】
サブビット線形成工程において、導電線５５ａおよび５５ｂの間の部分が分離されるようにマスクを形成して、分割構造のサブビット線を形成する。これらの一連の工程により、２つの相変化素子ＰＴＭを直列に接続することができる。何ら余分のプロセスを設けることなく、低抵抗状態の相変化素子を直列に接続することができる。
【０１２７】
なお、図９に示す構成においては、ソース線ＳＬがサブビット線ＳＢＬと直交する方向に配設されるように示す。しかしながら、ソース線ＳＬはサブビット線ＳＢＬと平行に配設されてもよく、この場合、ソース線ＳＬと行方向において異なる位置に中間ベース層５３ａおよび５３ｂを形成することにより、ソース線ＳＬと中間ベース層５３ａおよび５３ｂとの衝突を防止して、低抵抗状態の相変化素子を２個直列に接続する構成を実現することができる。
【０１２８】
［変更例］
図１０は、この発明の実施の形態２に従う不揮発性半導体記憶装置の変更例の構成を示す図である。図１０に示す不揮発性半導体記憶装置においては、補助電流源１０は、ローカルデータ線ＬＩＯ０ａ、ＬＩＯ０ｂ、ＬＩＯ１ａおよびＬＩＯ１ｂそれぞれに対して設けられるＮチャネルＭＯＳトランジスタＱ１０、Ｑ１１、Ｑ１２、およびＱ１３を含む。これらのＭＯＳトランジスタ（補助電流源トランジスタ）Ｑ１０−Ｑ１３のゲートへは、基準電圧ＶＲＦＰＲが与えられる。
【０１２９】
図８に示す不揮発性半導体記憶装置の他の構成は、図４に示す不揮発性半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１３０】
ローカルデータ線対ＬＩＯＰ０およびＬＩＯＰ１の各データ線に対して、補助電流源１０を構成するトランジスタＱ１０−Ｑ１３を設けることにより、補助電流源１０をセンスアンプ回路ＳＡ０およびＳＡ１に近接して配置することが要求されず、補助電流源トランジスタの配設位置の自由度が大きくされ、レイアウト効率が改善される。
【０１３１】
補助電流源１０の各トランジスタＱ１０−Ｑ１３は、内部読出データ線ＲＬＩＯＡ０、ＲＬＩＯＡ１、ＲＬＩＯＢ０およびＲＬＩＯＢ１それぞれに対して設けられてもよい。従って、補助電流源１０は、列選択回路３Ａおよび３Ｂからセンスアンプ回路（Ｓ／Ａ）ＳＡ０，ＳＡ１の入力部までの間の読出データ伝達線の適切な位置に配置されればよい。
【０１３２】
以上のように、この発明の実施の形態２に従えば、メモリセル電流を参照電流と比較するとともに、メモリセル電流および参照電流それぞれを補助電流源を用いて等価的に駆動電流を増大させており、サブビット線読出電圧を高くすることなくセンスアンプ回路に対するメモリセル電流および参照電流を増大させることができ、高速でセンス動作を行なうことができる。また、補助電流源によりサブビット線を放電しておりサブビット線電位の上昇を抑制することができ、リードディスターブの発生を回避しつつ高速読出を実現することができる。
【０１３３】
なお、メモリセルは、記憶データに応じて選択時の駆動電流量が設定される抵抗性素子（チャネル抵抗を含む）であればよく、磁気メモリセルおよびフラッシュメモリセルなどの他の不揮発性メモリセルが用いられてもよい。
【０１３４】
また、サブビット線ＳＢＬを用いているのは、メモリアレイ１Ａおよび１Ｂが、複数個並列に配列され、選択メモリアレイのサブビット線がグローバルビット線を介して内部データ線に接続される構成を想定している。従って、メモリアレイのビット線構成としては、グローバル／サブビット線の階層ビット線構造が利用されてもよく、ビット線が、直接列選択ゲートを介して内部データ線に接続される構成であってもよい。
【０１３５】
［実施の形態３］
図１１は、この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を示す図である。この図９に示す不揮発性半導体記憶装置においては、メモリアレイ１Ａおよび１Ｂ内に補助電流源１０Ａおよび１０Ｂがそれぞれ設けられる。すなわち、補助電流源１０Ａは、サブビット線ＳＢＬＡ０およびＳＢＬＡ１に対応して設けられるＮチャネルＭＯＳトランジスタＱＡ０およびＱＡ１を含み、補助電流源１０Ｂは、サブビット線ＳＢＬＢ０およびＳＢＬＢ１それぞれに対して設けられるＮチャネルＭＯＳトランジスタＱＢ０およびＱＢ１を含む。これらのＭＯＳトランジスタＱＡ０、ＱＡ１、ＱＢ０およびＱＢ１のゲートへは、基準電圧ＶＲＦＰＲが与えられる。
【０１３６】
サブビット線ＳＢＬＡ０、ＳＢＬＡ１、ＳＢＬＢ０、およびＳＢＬＢ１に対してはサブビット線プリチャージトランジスタは設けられない。補助電流源のトランジスタＱＡ１、ＱＡ０、ＱＢ０、およびＱＢ１が、サブビット線プリチャージトランジスタとしても用いられる。
【０１３７】
この図１１に示す不揮発性半導体記憶装置の他の構成は、図４に示す不揮発性半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１３８】
補助電流源のトランジスタＱＡ１、ＱＡ０、ＱＢ０、およびＱＢ１は常時導通状態にあり、データ読出時において、サブビット線ＳＢＬＡ０、ＳＢＬＡ１、ＳＢＬＢ０およびＳＢＬＢ１がそれぞれ接地電位へ駆動される電流経路が形成される。非選択サブビット線のフローティング状態を防止することができ、ワード線選択時またはサブビット線選択時におけるワード線−ビット線間カップリングノイズまたは隣接ビット線間ノイズによる非選択サブビット線電位の上昇の問題をなくすことができる。
【０１３９】
すなわち、このようなカップリングにより非選択サブビット線の電位上昇が生じた場合、選択ワード線と非選択サブビット線の交差部に対応して配置されるメモリセルに、リーク電流が流れる経路が形成される。対応のワード線が選択状態にありかつ対応のサブビット線が非選択状態にあるという半選択状態のメモリセルが高抵抗状態のとき、このようなカップリングによるサブビット線電位上昇により相転移が生じる可能性がある。各サブビット線に対応して、補助電流源トランジスタを配置することにより、このカップリングによる非選択サブビット線電位の上昇を抑制することができ、正確なデータ読出を実現することができる。
【０１４０】
また、サブビット線プリチャージトランジスタを補助電流源トランジスタと共用することができ、素子数を低減することができる。なお、図１１に示す構成のデータ読出時の信号波形は、図５に示す信号波形と同様である。
【０１４１】
この図１１に示す構成においても、サブビット線のデータ読出時の電位上昇を抑制することができ、また、サブビット線プリチャージ電圧を高くすることなくメモリセル電流を等価的に増大させることができ、リードディスターブを生じさせることなく高速でデータの読出を行なうことができる。
【０１４２】
［実施の形態４］
図１２は、この発明の実施の形態４に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図１２においては、１つのセンスアンプＳＡＰに対する構成を概略的に示す。センスアンプＳＡＰは、たとえばカレントミラー型の差動増幅回路を含み、正入力（＋）および負入力（−）を有する。センスアンプＳＡＰの正入力に、メモリセルＭＣおよび補助電流源１０ａが結合され、その負入力に、参照セルＲＭＣおよび補助電流源１０ｂが結合される。
【０１４３】
補助電流源１０ａおよびメモリセルＭＣは、接地ノードとセンスアンプ正入力との間に並列に接続され、補助電流源１０ｂと参照セルＲＭＣは、センスアンプＳＡＰの負入力と接地ノードの間に並列に接続される。メモリセルＭＣは、記憶データに応じて選択時の駆動電流量が設定される可変抵抗性素子を備える。
【０１４４】
参照セルＲＭＣも、メモリセルＭＣと同一の構成を有する。参照セルＲＭＣの駆動電流は、メモリセルＭＣが選択時に駆動する電流Ｉｃの最大値Ｉｃｍａｘと最小値Ｉｃｍｉｎの１／２倍である。補助電流源１０ａおよび１０ｂは、それぞれ一定の電流Ｉｒを駆動する。図１２において、これらの補助電流源１０ａおよび１０ｂは、ＭＯＳトランジスタの電流源トランジスタとして含むように示す。
【０１４５】
この図１２に示す構成においても、センスアンプＳＡＰに対する電流においては、補助電流源１０ａおよび１０ｂにより、一定電流ＩｒだけメモリセルＭＣおよび参照セルＲＭＣを流れる電流に重畳される。したがって、センスアンプＳＡＰの検知電流が大きくなり、高速でセンス動作を行なうことができる。また、メモリセルＭＣがビット線（図１２には示さず）に接続されているため、メモリセルＭＣが高抵抗状態のときに、ビット線の電位が上昇するのを抑制することができる。
【０１４６】
実施の形態４における不揮発性半導体記憶装置のメモリセルアレイの構成および内部データ線の構成は任意である。メモリアレイが、実施の形態２または３に示すように分割アレイ構造（オープンビット線構成）であってもよく、また、メモリアレイが複数個並列に配置され、選択セルを含むメモリアレイのみが内部データ線に接続されるブロック分割アレイ構造であってもよい。また、参照セルＲＭＣおよびメモリセルＭＣがともに同一のメモリセルアレイ内に配置されてもよく、また、参照セルＲＭＣがメモリセルアレイ外部に参照電流生成専用に配置されてもよい。
【０１４７】
この図１２に示す不揮発性半導体記憶装置の構成においては、単に、選択メモリセルの電流経路と並列に補助電流源が接続され、また参照セルＲＭＣと並列に補助電流源１０ｂが接続され、選択メモリセル、補助電流源および参照セルが同一方向に（接地電位方向に）電流を駆動する条件が満たされれば、具体的なアレイおよびデータ線の構成は任意である。
【０１４８】
メモリセルＭＣおよび参照セルＲＭＣは、相変化材料素子を記憶素子として含む相変化メモリセルに限定されず、他の記憶データに応じてその抵抗値（選択時の駆動電流量）が変化する駆動電流可変型メモリセル構造であれば、本発明は適用可能である。
【０１４９】
以上のように、この発明の実施の形態４に従えば、選択メモリセルおよび参照セルそれぞれと並列に一定の電流を駆動する補助電流源を設けてセンスアンプに接続しており、ビット線（サブビット線）電位を高くすることなく、センスアンプに対するメモリセル電流および参照電流を増大させることができ、高速でデータの読出を行なうことができる。
【０１５０】
また、ビット線（サブビット線）の電位の上昇を抑制でき、リードディスターブの問題を回避することができ、信頼性の高い読出を実現することができる。
【産業上の利用可能性】
【０１５１】
この発明は、一般に、記憶データに応じてその選択時の抵抗値が設定され、選択時の駆動電流量が決定される構成のメモリセルを用いる不揮発性半導体記憶装置に対して適用することができる。この不揮発性半導体記憶装置は、チップ単体のメモリであってもよく、また、他のプロセッサなどと同一半導体チップ上に集積化されてもよい。
【図面の簡単な説明】
【０１５２】
【図１】この発明の実施の形態１に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。
【図２】図１に示す不揮発性半導体記憶装置の読出電流の経路を概略的に示す図である。
【図３】図２に示す読出経路におけるデータ線の電位変化を概略的に示す図である。
【図４】この発明の実施の形態２に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。
【図５】図４に示す不揮発性半導体記憶装置のデータ読出時の動作を示す信号波形図である。
【図６】図４に示すデータ線切換回路の構成の一例を示す図である。
【図７】図４に示すセンスアンプ回路の構成の一例を示す図である。
【図８】図４に示すデータ線イコライズ回路の構成の一例を示す図である。
【図９】図４に示す参照セルの構造を概略的に示す図である。
【図１０】この発明の実施の形態２の変更例の構成を示す図である。
【図１１】この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。
【図１２】この発明の実施の形態４に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。
【符号の説明】
【０１５３】
１  メモリセルアレイ、１Ａ，１Ｂ  メモリアレイ、２  アドレス入力回路、３  行選択回路、４  列選択回路、６  読出回路、１０  補助電流源、１６  センスアンプ、ＳＡ０，ＳＡ１  センスアンプ回路（Ｓ／Ａ）、１０，１０Ａ，１０Ｂ  補助電流源、Ｑ０−Ｑ３，Ｑ１０−Ｑ１３，ＱＡ０，ＱＡ１，ＱＢ０，ＱＢ１  ＮチャネルＭＯＳトランジスタ（補助電流源トランジスタ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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