(57)【要約】【課題】  書き換え可能回数の劣化を抑えながら書き込み速度の高速化が可能であり、信頼性の高い不揮発性半導体記憶装置及びその製造方法。【解決手段】  不揮発性半導体装置１００は、その一端がフローティングノード３０に接続されている第１のキャパシタ３１と、そのゲート電極が前記フローティングノード３０に接続されている検出トランジスタ４１と、その一端が前記フローティングノード３０に接続され、その他端が前記検出トランジスタ４１のドレインに接続されている第２のキャパシタ３２と、を含み、前記第２のキャパシタ３２の上方の第１の層間絶縁膜ＩＬＤ１は、ＨＤＰＣＶＤ（High-Density-Plasma-Chemical-Vapor-Deposition）法によって形成されている。【選択図】      図３
2006294864.tif 000002
【特許請求の範囲】
【請求項１】
その一端がフローティングノードに接続されている第１のキャパシタと、
そのゲート電極が前記フローティングノードに接続されている検出トランジスタと、
その一端が前記フローティングノードに接続され、その他端が前記検出トランジスタのドレインに接続されている第２のキャパシタと、
を含み、
前記第２のキャパシタの上方の第１の層間絶縁膜は、ＨＤＰＣＶＤ（High-Density-Plasma-Chemical-Vapor-Deposition）法によって形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記第１の層間絶縁膜は、前記第２のキャパシタの上部電極を形成するポリシリコン層と、金属配線層との間に形成されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２において、
前記第１の層間絶縁膜は、前記ポリシリコン層の上方に形成される第２の層間絶縁膜と、金属配線層との間に形成されることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項２又は３において、
前記金属配線層は、ＴＥＯＳ（TetraEthylOrthoSilisate）膜を介在させることなく、前記ポリシリコン層の上方に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項２乃至４のいずれかにおいて、
前記金属配線層は、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜を介在させることなく、前記ポリシリコン層の上方に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第２のキャパシタの上部電極と下部電極の間に形成される第２のキャパシタ絶縁膜の膜厚は、前記第１のキャパシタの上部電極と下部電極の間に形成される第１のキャパシタ絶縁膜の膜厚よりも薄く形成され、
前記ＨＤＰＣＶＤ法によって基板にかけられたバイアスにより、前記第２のキャパシタ絶縁膜には電荷のトラップ領域が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項６において、
前記第２のキャパシタ絶縁膜が形成される領域の面積は、前記第１のキャパシタ絶縁膜が形成される領域の面積よりも狭く、
前記第２のキャパシタの容量は、前記第１のキャパシタの容量よりも小さいことを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記コントロールゲート電圧の供給ノードと前記第１のキャパシタの他端との間に設けられた第１の選択トランジスタと、
前記コントロールドレイン電圧の供給ノードと前記第２のキャパシタの他端との間に設けられた第２の選択トランジスタと、
をさらに含み、
書き込み動作時には、
前記第１及び第２の選択トランジスタのゲート電極に選択電圧が供給され、前記第１及び第２の選択トランジスタがオン状態に設定され、
前記第１のキャパシタの他端には、オン状態に設定された前記第１の選択トランジスタを介して前記コントロールゲート電圧が供給され、
前記第２のキャパシタの他端には、オン状態に設定された前記第２の選択トランジスタを介して前記コントロールドレイン電圧が供給されることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
その一端が前記フローティングノードに接続されている補助キャパシタをさらに含み、
少なくとも書き込み動作時には、
前記第１のキャパシタの他端にコントロールゲート電圧が供給され、前記第２のキャパシタの他端にコントロールドレイン電圧が供給され、前記補助キャパシタの他端に前記フローティングノードの電圧よりも高い容量比補正電圧が供給されることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９において、
少なくとも書き込み動作時において、
前記容量比補正電圧は、前記第１のキャパシタの一端に供給される電圧と前記第２のキャパシタの他端に供給される電圧のうちのいずれか高い方の電圧と同じ電圧又はそれより高い電圧に設定されていることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項９又は１０において、
前記補助キャパシタの容量値は、前記検出トランジスタのゲート容量値と同じ値に設定されていることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項９乃至１１のいずれかにおいて、
前記補助キャパシタは、前記第１のキャパシタが形成される第１のキャパシタ形成領域の上方の領域に形成されることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１２において、
前記第２のキャパシタが形成される第２のキャパシタ形成領域は、前記第１のキャパシタ形成領域の第１の方向側に形成され、
前記第２のキャパシタ形成領域は、その面積が前記第１のキャパシタ形成領域よりも狭いことを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１３において、
前記第１の方向に直交する方向を第２の方向とした場合に、
前記検出トランジスタのゲート電極が形成される検出トランジスタ用ゲート電極形成領域は、前記第１のキャパシタ形成領域の前記第１の方向側であり、且つ、前記第２のキャパシタ形成領域の前記第２の方向側に形成されることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
その一端がフローティングノードに接続されている第１のキャパシタと、
そのゲート電極が前記フローティングノードに接続されている検出トランジスタと、
を含み、
前記検出トランジスタのゲート電極を形成するポリシリコン層の上方の第１の層間絶縁膜は、ＨＤＰＣＶＤ（High-Density-Plasma-Chemical-Vapor-Deposition）法によって形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１６】
その一端がフローティングノードに接続されている第１のキャパシタと、
そのゲート電極が前記フローティングノードに接続されている検出トランジスタと、
を含む不揮発性半導体記憶装置の製造方法であって、
前記検出トランジスタのゲート電極を形成するポリシリコン層を形成する工程と、
前記ポリシリコン層の上方に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の上方に第１の層間絶縁膜を形成する工程と、
を含み、
前記第１の層間絶縁膜は、ＨＤＰＣＶＤ（High-Density-Plasma-Chemical-Vapor-Deposition）法によって形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１７】
その一端がフローティングノードに接続されている第１のキャパシタと、
そのゲート電極が前記フローティングノードに接続されている検出トランジスタと、
その一端が前記フローティングノードに接続され、その他端が前記検出トランジスタのドレインに接続されている第２のキャパシタと、
を含む不揮発性半導体記憶装置の製造方法であって、
前記第２のキャパシタの上部電極を形成するポリシリコン層を形成する工程と、
前記ポリシリコン層の上方に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の上方に第１の層間絶縁膜を形成する工程と、
を含み、
前記第１の層間絶縁膜は、ＨＤＰＣＶＤ（High-Density-Plasma-Chemical-Vapor-Deposition）法によって形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１８】
請求項１６又は１７において、
前記第１の層間絶縁膜の上方に金属配線層を形成する工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integrated circuit）製造プロセスでは、金属配線下の平坦化層間絶縁膜としてＢＰＳＧ（Boro-Phospho Silicate Glass）膜が用いられる。しかしながら、ＢＰＳＧ膜の生成には高温の熱処理が必要であり、既に最適化されたシリサイドを再反応させてしまう場合がある。この場合、細線効果や凝集等の材料固有の現象を引き起こす。これにより、金属化されたはずの材料が高抵抗化されてしまい、結果として歩留まりを落とす。
【０００３】
また、ＢＰＳＧ膜を形成する前に、Ｖｏｉｄの発生を防ぐために、段差被覆性に優れた酸化膜を形成する場合がある。この場合には、例えばＴＥＯＳ（TetraEthylOrthoSilisate）−Ｏ３ＣＶＤ法が用いられる。しかしながら、この方法の場合、ＴＥＯＳ膜の形成の際、酸化膜に水素原子を取り込みやすい。このため、ＴＥＯＳ膜をフローティングゲート近傍に形成すると、取り込まれた水素原子が、フローティングゲートに注入された電子に影響を及ぼし、保持データを破壊する危険がある。また、段差被覆のためにＴＥＯＳ膜を厚くすると、平坦性が悪くなり、配線層露光への影響が大きくなる。この場合、例えば０．２５μｍ以下のプロセスには使えない。
【０００４】
また、不揮発性半導体記憶装置としての書き込み速度を考えた場合、例えばトンネル膜に印加される電圧を引き上げると、トンネル膜の劣化が著しくなり、書き換え可能回数が減少する。即ち、高信頼性が要求される分野において書き込み速度を高速化することが難しかった。
【特許文献１】特開２００３−６８７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、書き換え可能回数の劣化を抑えながら書き込み速度の高速化が可能であり、信頼性の高い不揮発性半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、その一端がフローティングノードに接続されている第１のキャパシタと、そのゲート電極が前記フローティングノードに接続されている検出トランジスタと、その一端が前記フローティングノードに接続され、その他端が前記検出トランジスタのドレインに接続されている第２のキャパシタと、を含み、前記第２のキャパシタの上方の第１の層間絶縁膜は、ＨＤＰＣＶＤ（High-Density-Plasma-Chemical-Vapor-Deposition）法によって形成されている不揮発性半導体記憶装置に関する。
【０００７】
これにより、第２のキャパシタの酸化膜にトラップ領域を形成することが可能となる。このため、書き込み電圧を引き上げることなく、書き込み速度の向上が可能となる。また、第１の層間絶縁膜を形成する過程でＨＤＰＣＶＤ法によってトラップ領域を形成することが可能なため、トラップ領域を形成するための工程を別に用意する必要がない。このため、本発明はコストパフォーマンスにも優れる。
【０００８】
また、ＨＤＰＣＶＤ法では低温で処理が行われるため、各層に熱履歴を残さずに第１の層間絶縁膜を形成することができる。これにより、不純物拡散領域の濃度を保つことが可能となり、各キャパシタの容量値の減少を防ぎ、安定した書き込み動作を維持することができる。
【０００９】
また、本発明では、前記第１の層間絶縁膜は、前記第２のキャパシタの上部電極を形成するポリシリコン層と、金属配線層との間に形成されてもよい。
【００１０】
これにより、微細配線上において平坦性に優れる第１の層間絶縁膜を低温処理で形成することができる。即ち、微細化されたプロセスに適用することができる。
【００１１】
また、本発明では、前記第１の層間絶縁膜は、前記ポリシリコン層の上方に形成される第２の層間絶縁膜と、金属配線層との間に形成されてもよい。
【００１２】
これにより、段差被膜性に優れた第１の層間絶縁膜を形成することができるため、低温処理でＶＯＩＤの発生を防ぐことが可能となる。
【００１３】
また、本発明では、前記金属配線層は、ＴＥＯＳ（TetraEthylOrthoSilisate）膜を介在させることなく、前記ポリシリコン層の上方に形成されてもよい。
【００１４】
これにより、各層に熱履歴を残さずに第１の層間絶縁膜を形成できると共に、フローティングノードに注入された電荷に対する悪影響を防ぐことができる。
【００１５】
また、本発明では、前記金属配線層は、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜を介在させることなく、前記ポリシリコン層の上方に形成されてもよい。
【００１６】
これにより、各層に熱履歴を残さずに第１の層間絶縁膜を形成できると共に、低温処理でＶＯＩＤの発生を防ぐことが可能となる。
【００１７】
また、本発明では、前記第２のキャパシタの上部電極と下部電極の間に形成される第２のキャパシタ絶縁膜の膜厚は、前記第１のキャパシタの上部電極と下部電極の間に形成される第１のキャパシタ絶縁膜の膜厚よりも薄く形成され、前記ＨＤＰＣＶＤ法によって基板にかけられたバイアスにより、前記第２のキャパシタ絶縁膜には電荷のトラップ領域が形成されてもよい。
【００１８】
これにより、書き込み速度の低下を抑えて、書き込み電圧の低電圧化が可能となる。即ち、第２のキャパシタのトンネル膜の劣化を防ぐことができ、書き換え可能回数の劣化を抑えることができる。また、不揮発性半導体記憶装置の低消費電力化が可能である。
【００１９】
また、本発明では、前記第２のキャパシタ絶縁膜が形成される領域の面積は、前記第１のキャパシタ絶縁膜が形成される領域の面積よりも狭く、前記第２のキャパシタの容量は、前記第１のキャパシタの容量よりも小さくなるようにしてもよい。
【００２０】
これにより、第２のキャパシタのトンネル膜に所望の書き込み電圧を印加することができる。
【００２１】
また、本発明では、前記コントロールゲート電圧の供給ノードと前記第１のキャパシタの他端との間に設けられた第１の選択トランジスタと、前記コントロールドレイン電圧の供給ノードと前記第２のキャパシタの他端との間に設けられた第２の選択トランジスタと、をさらに含み、書き込み動作時には、前記第１及び第２の選択トランジスタのゲート電極に選択電圧が供給され、前記第１及び第２の選択トランジスタがオン状態に設定され、前記第１のキャパシタの他端には、オン状態に設定された前記第１の選択トランジスタを介して前記コントロールゲート電圧が供給され、前記第２のキャパシタの他端には、オン状態に設定された前記第２の選択トランジスタを介して前記コントロールドレイン電圧が供給されるようにしてもよい。
【００２２】
これにより、第１のキャパシタの他端に、コントロールゲート電圧を供給することができ、前記第２のキャパシタの他端に、コントロールドレイン電圧を供給することができる。
【００２３】
また、本発明では、その一端が前記フローティングノードに接続されている補助キャパシタをさらに含み、少なくとも書き込み動作時には、前記第１のキャパシタの他端にコントロールゲート電圧が供給され、前記第２のキャパシタの他端にコントロールドレイン電圧が供給され、前記補助キャパシタの他端に前記フローティングノードの電圧よりも高い容量比補正電圧が供給されるようにしてもよい。
【００２４】
これにより、フローティングノードの寄生容量による第１のキャパシタと第２のキャパシタの容量比の変化を補正することができる。即ち、安定した書き込み動作が可能となり、第２のキャパシタの酸化膜の劣化や信頼性の低下を防ぐことが可能となる。
【００２５】
また、本発明では、少なくとも書き込み動作時において、前記容量比補正電圧は、前記第１のキャパシタの一端に供給される電圧と前記第２のキャパシタの他端に供給される電圧のうちのいずれか高い方の電圧と同じ電圧又はそれより高い電圧に設定されても良い。
【００２６】
これにより、第１のキャパシタの一端に供給される電圧が、第２のキャパシタの他端に供給される電圧より高い電圧の場合には、フローティングノードの電位は、補助キャパシタの容量と第１のキャパシタの容量との合成容量と、検出トランジスタのゲート容量と第２のキャパシタの容量との合成容量とで構成される容量比に基づく。同様にして、第２のキャパシタの他端に供給される電圧が、第１のキャパシタの一端に供給される電圧より高い電圧の場合には、フローティングノードの電位は、補助キャパシタの容量と第２のキャパシタの容量との合成容量と、検出トランジスタのゲート容量と第１のキャパシタの容量との合成容量とで構成される容量比に基づく。即ち、論理“１”を書き込む書き込み動作と、論理“０”を書き込む書き込み動作とでの、容量比の変化を緩和することができる。
【００２７】
また、本発明では、前記補助キャパシタの容量値は、前記検出トランジスタのゲート容量値と同じ値に設定されてもよい。
【００２８】
これにより、論理“１”を書き込む書き込み動作と、論理“０”を書き込む書き込み動作とでの、容量比の変化を緩和することができる。即ち、論理“１”を書き込む書き込み動作時の第２のキャパシタに印加される電圧と、論理“０”を書き込む書き込み動作時の第２のキャパシタに印加される電圧とのオフセットを緩和することができる。
【００２９】
また、本発明では、前記補助キャパシタは、前記第１のキャパシタが形成される第１のキャパシタ形成領域の上方の領域に形成されてもよい。
【００３０】
これにより、不揮発性半導体記憶装置のレイアウト面積を無駄に大きくせずに、補助キャパシタを形成することができる。
【００３１】
また、本発明では、前記第２のキャパシタが形成される第２のキャパシタ形成領域は、前記第１のキャパシタ形成領域の第１の方向側に形成され、前記第２のキャパシタ形成領域は、その面積が前記第１のキャパシタ形成領域よりも狭くなるようにされてもよい。
【００３２】
これにより、第１のキャパシタは、その容量が第２のキャパシタの容量より大きくなるように、その形成領域の面積も大きく形成されているため、補助キャパシタの容量を大きくすることができる。
【００３３】
また、本発明では、前記第１の方向に直交する方向を第２の方向とした場合に、前記検出トランジスタのゲート電極が形成される検出トランジスタ用ゲート電極形成領域は、前記第１のキャパシタ形成領域の前記第１の方向側であり、且つ、前記第２のキャパシタ形成領域の前記第２の方向側に形成されてもよい。
【００３４】
これにより、不揮発性半導体記憶装置のレイアウト面積を小さくすることができる。
【００３５】
また、本発明は、その一端がフローティングノードに接続されている第１のキャパシタと、そのゲート電極が前記フローティングノードに接続されている検出トランジスタと、を含み、前記検出トランジスタのゲート電極を形成するポリシリコン層の上方の第１の層間絶縁膜は、ＨＤＰＣＶＤ（High-Density-Plasma-Chemical-Vapor-Deposition）法によって形成されている不揮発性半導体記憶装置に関する。
【００３６】
また、本発明は、その一端がフローティングノードに接続されている第１のキャパシタと、そのゲート電極が前記フローティングノードに接続されている検出トランジスタと、を含む不揮発性半導体記憶装置の製造方法であって、前記検出トランジスタのゲート電極を形成するポリシリコン層を形成する工程と、前記ポリシリコン層の上方に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜の上方に第１の層間絶縁膜を形成する工程と、を含み、前記第１の層間絶縁膜は、ＨＤＰＣＶＤ（High-Density-Plasma-Chemical-Vapor-Deposition）法によって形成される不揮発性半導体記憶装置の製造方法に関する。
【００３７】
また、本発明は、その一端がフローティングノードに接続されている第１のキャパシタと、そのゲート電極が前記フローティングノードに接続されている検出トランジスタと、その一端が前記フローティングノードに接続され、その他端が前記検出トランジスタのドレインに接続されている第２のキャパシタと、を含む不揮発性半導体記憶装置の製造方法であって、前記第２のキャパシタの上部電極を形成するポリシリコン層を形成する工程と、前記ポリシリコン層の上方に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜の上方に第１の層間絶縁膜を形成する工程と、を含み、前記第１の層間絶縁膜は、ＨＤＰＣＶＤ（High-Density-Plasma-Chemical-Vapor-Deposition）法によって形成される不揮発性半導体記憶装置の製造方法に関する。
【００３８】
また、本発明に係る不揮発性半導体記憶装置の製造方法は、前記第１の層間絶縁膜の上方に金属配線層を形成する工程を含んでもよい。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。
【００４０】
１．不揮発性半導体記憶装置
以下に、不揮発性半導体記憶装置の一例として、ＥＥＰＲＯＭ（Electrically-Erasable-Programmable-Read-Only-Memory）１００の構成例を示す。
【００４１】
図１は、本実施形態に係るＥＥＰＲＯＭ（広義には不揮発性半導体記憶装置）１００の一部を示す回路図である。ＥＥＰＲＯＭ１００は、選択トランジスタ２１（広義には第１の選択トランジスタ）、選択トランジスタ２２（広義には第２の選択トランジスタ）と、セル１０と、読み出しトランジスタ２３を含む。セル１０は、第１、第２のキャパシタ３１、３２と、フローティングノード３０と、検出トランジスタ４１を含む。ＥＥＰＲＯＭ１００は、例えば複数のセル１０を含むようにしてもよい。また、セル１０には例えば１ビットのデータを格納することができる。ノードＣＧＮはコントロールゲート電圧ＣＧが供給される供給ノードであり、ノードＣＤＮはコントロールドレイン電圧ＣＤが供給される供給ノードである。
【００４２】
なお、本実施形態及びその変形例において、フローティングノード３０に対する電荷の注入又は放出を行う動作を、書き込み動作と定義する。例えば、書き込み動作において、フローティングノード３０に電荷を注入する動作を論理“１”の書き込み動作とし、フローティングノード３０の電荷を放出する動作を論理“０”の書き込み動作とする。
【００４３】
選択トランジスタ２１、２２は、例えばＮ型トランジスタで構成され、そのゲートはワード線ＷＬに接続されている。選択トランジスタ２１の一端はセル１０の第１のキャパシタ３１に接続されている。選択トランジスタ２１の他端にはコントロールゲート電圧ＣＧが供給される。また、選択トランジスタ２２の一端はセル１０の第２のキャパシタ３２及び検出トランジスタ４１のドレインに接続されている。選択トランジスタ２２の他端にはコントロールドレイン電圧ＣＤが供給される。
【００４４】
例えば、ワード線ＷＬにセル１０を選択するための選択電圧が供給されると、選択トランジスタ２１及び２２がオン状態となる。これにより、セル１０には、コントロールゲート電圧ＣＧ及びコントロールドレイン電圧ＣＤが供給される。なお、この構成例では、１ビット単位からの書き込みが可能になっている。
【００４５】
セル１０の第１のキャパシタ３１の一端は選択トランジスタ２１の一端に接続され、第１のキャパシタ３１の他端はフローティングノード３０に接続されている。第２のキャパシタ３２の一端はフローティングノード３０に接続され、第２のキャパシタ３２の他端は、選択トランジスタ２２の一端に接続されている。
【００４６】
また、検出トランジスタ４１のゲート電極がフローティングノード３０に接続され、検出トランジスタ４１のドレインが選択トランジスタ２２の一端に接続されている。検出トランジスタ４１のソースは、読み出しトランジスタ２３のドレインに接続され、読み出しトランジスタ２３のソースには例えばグランドレベルの電圧ＶＳＳが供給される。
【００４７】
ＥＥＰＲＯＭ１００では、第１、第２のキャパシタ３１、３２の容量値で容量比が構成される。書き込み動作時のフローティングノード３０の電位は、およそ、この容量比とコントロールゲート電圧ＣＧ及びコントロールドレイン電圧ＣＤに基づく電位に設定される。そして、コントロールゲート電圧ＣＧ及びコントロールドレイン電圧ＣＤを制御することで、例えば論理“１”又は論理“０”をセル１０に書き込むことができる。
【００４８】
例えば、第２のキャパシタ３２の容量値は、例えば第１のキャパシタ３１の容量値よりも小さく設定されている。また、第２のキャパシタ３２を構成する酸化膜は、電荷の注入、放出を行うために薄い酸化膜（トンネル膜）で形成されている。
【００４９】
なお、上記の容量比は、トンネル膜にかかる電界が例えば１０ＭＶ／ｃｍ以上になるように設計されるが、書き込み時間に余裕がある場合には、この限りではない。薄いトンネル膜の耐圧は低く、トンネル膜にかかる電界を高くしすぎると簡単に破壊されてしまう。また、破壊に至らずとも高電界によるダメージは蓄積され、書き換え回数が急激に減少していく。このため、容量比には上限があり、その上限を超えないように容量比を設定するとよい。
【００５０】
読み出しトランジスタ２３は、例えばデータの読み出し動作時にオン状態に設定される。また、読み出しトランジスタ２３は、セル１０の中に含めるようにしてもよいし、セル１０の外側にレイアウトして、複数のセル１０で共用するようにしてもよい。
【００５１】
また、フローティングノード３０には、検出トランジスタ４１のゲート電極が接続されているため、検出トランジスタ４１のオン・オフ状態をセンスアンプ等で検出することでセル１０に格納されているデータを読み出すことができる。
【００５２】
なお、本実施形態では、フローティングノード３０に対して電荷の注入又は放出を行う動作を書き込み動作と定義しているが、本実施形態及びその変形例ではこれに限定されない。例えば、フローティングノード３０に電荷を注入する動作を書き込み動作とし、フローティングノード３０の電荷を放出させる動作を消去動作と定義してもよい。また、本実施形態では、書き込み動作として論理“１”又は論理“０”の書き込みを便宜的に示しているが、本実施形態及びその変形例ではこれに限定されない。例えば、論理“１”の書き込みを書き込み動作とし、論理“０”の書き込みを消去動作として定義してもよいし、その逆もまた可能である。
【００５３】
次にＥＥＰＲＯＭ１００の書き込み動作を説明する。論理“１”を書き込む動作（以下、ハイ書き込みとも呼ぶ）では、コントロールゲート電圧ＣＧが高電圧（例えば１０Ｖ）に設定され、コントロールドレインＣＤ電圧が低電圧（例えば０Ｖ）に設定される。また、ワード線ＷＬには選択電圧が供給されるため、第１のキャパシタ３１の一端には例えば１０Ｖの電圧が供給され、第２のキャパシタ３２の他端には例えば０Ｖの電圧が供給される。
【００５４】
なお、このときは書き込み動作であるため、読み出し信号線ＲＤにはノンアクティブに設定された信号が供給され、読み出しトランジスタ２３はオフ状態に設定される。
【００５５】
このとき、フローティングノード３０の電位は、容量比とコントロールゲート電圧ＣＧ及びコントロールドレイン電圧ＣＤに基づいた電位に設定される。第１のキャパシタ３１の容量値をＣ１、第２のキャパシタ３２の容量値をＣ２とする。例えば、容量値の比をＣ１：Ｃ２＝８：２とする。この場合、キャパシタ３２のトンネル膜には、計算上、１０Ｖの電圧が２：８に容量分割された電圧として例えば７．５Ｖの電圧が印加されることになる。
【００５６】
一方、薄い酸化膜（トンネル膜）に電圧が印加されると、ある所定の電圧を境に、印加された電圧に比例するトンネル電流が流れるようになる。この所定の電圧は、例えば酸化膜の膜厚等に依存する。ここで、キャパシタ３２のトンネル膜の膜厚が、７．５Ｖ印加時に十分なトンネル電流が流れるように形成された場合を説明する。この場合、キャパシタ３２のトンネル膜には例えば７．５Ｖの電圧が印加されるはずであるが、トンネル電流を流してしまうため、短時間の後には、結果としてキャパシタ３２には例えば６Ｖ程度の電圧しか現れないことになる。
【００５７】
即ち、フローティングノード３０にマイナスの電荷が注入されたことになる。
【００５８】
このようにして、ハイ書き込みが実施される。なお、容量Ｃ１、Ｃ２の容量比の上限は、キャパシタ３２のトンネル膜の膜厚に基づく。キャパシタ３２のトンネル膜の膜厚や、容量Ｃ１、Ｃ２の容量比は、ＥＥＰＲＯＭ１００の用途に基づいて設定することができる。例えば、書き込み動作速度を最優先にする場合には、キャパシタ３２の膜厚を薄くしたり、容量Ｃ１、Ｃ２の容量比を高く設定すればよい。容量比が高くなると、キャパシタ３２のトンネル膜に印加される電圧が高くなるため、その分、書き込み速度が速くなる。
【００５９】
一方、論理“０”を書き込む動作（以下、ロー書き込みとも呼ぶ）では、コントロールゲート電圧ＣＧが低電圧（例えば０Ｖ）に設定され、コントロールドレインＣＤ電圧が高電圧（例えば１０Ｖ）に設定される。また、ワード線ＷＬには選択電圧が供給されるため、第１のキャパシタ３１の一端には例えば０Ｖの電圧が供給され、第２のキャパシタ３２の他端には例えば１０Ｖの電圧が供給される。
【００６０】
なお、このときは書き込み動作であるため、読み出し信号線ＲＤにはノンアクティブに設定された信号が供給され、読み出しトランジスタ２３はオフ状態に設定される。このとき、フローティングノード３０の電位は、ハイ書き込みのときと同様に、容量比とコントロールゲート電圧ＣＧ及びコントロールドレイン電圧ＣＤに基づいた電位に設定される。
【００６１】
この場合、キャパシタ３２のトンネル膜には、計算上、１０Ｖの電圧が２：８に容量分割された電圧として例えば７．５Ｖの電圧が印加されるはずである。しかしながら、ハイ書き込み動作と同様にロー書き込み動作時においても、キャパシタ３２のトンネル膜にはトンネル電流が流れるため、短時間の後には、６Ｖ程度の電位差に緩和されてしまう。
【００６２】
即ち、フローティングノード３０からマイナスの電荷が放出されたことになる。
【００６３】
このようにして、ロー書き込みが実施される。なお、書き込み動作時には、キャパシタ３１の一端にコントロールゲート電圧ＣＧが供給され、キャパシタ３２の他端にコントロールドレイン電圧ＣＤが供給される。書き込み動作時のフローティングノード３０に対する電荷の注入の時間又はフローティングノード３０の電荷の放出の時間は、後述の層間絶縁膜ＩＬＤ１がＨＤＰＣＶＤ（High-Density-Plasma-Chemical-Vapor-Deposition）法よりも高温の処理によって形成された場合に比べて、短い時間に設定されている。
【００６４】
図２は、ＥＥＰＲＯＭ１００のレイアウトを示す図である。領域７１、７２は、素子分離領域８１によって分離された拡散領域７１、７２を示す。符号ＤＲ１、ＤＲ２は方向を示し、方向ＤＲ２は方向ＤＲ１と直交する方向である。素子分離領域８１は、例えばＬＯＣＯＳ（LoCal-Oxidation-of-Silicon）もしくはＳＴＩ（Shallow-Trench-Isolation）にて形成される。領域３１−２は、高濃度不純物打ち込み領域を示し、第１のキャパシタ３１の下部電極が形成される領域（広義には第１のキャパシタ形成領域）を示す。領域３２−２は、高濃度不純物打ち込み領域を示し、第２のキャパシタ３２の下部電極（広義には第２のキャパシタ形成領域）が形成される領域を示す。
【００６５】
領域３１−１は、例えば第１ポリシリコン層に形成される第１のキャパシタ３１の上部電極が形成される領域（広義には第１のキャパシタ形成領域）を示す。領域３２−１は、第１ポリシリコン層に形成される第２のキャパシタ３２の上部電極が形成される領域（広義には第２のキャパシタ形成領域）を示す。
【００６６】
図２に示すように、第２のキャパシタ３２が形成される領域３２−１及び３２−２（広義には第２のキャパシタ形成領域）は、第１のキャパシタ３１が形成される領域３１−１及び３１−２の第１の方向ＤＲ１側に形成される。第２のキャパシタ３２が形成される領域３２−１及び３２−２は、その面積が第１のキャパシタ３１が形成される領域３１−１及び３１−２よりも狭い。
【００６７】
選択トランジスタ２１、２２のゲート電極２１−Ｇ、２２−Ｇは、例えば第１ポリシリコン層の上層の第２ポリシリコン層に形成される。また、選択トランジスタ２１のゲート電極２１−Ｇが形成される領域（広義には第１の選択トランジスタ用ゲート電極形成領域）は、第１のキャパシタ３１が形成される領域３１−１及び３１−２の第２の方向ＤＲ２側の逆側に形成されている。選択トランジスタ２２のゲート電極２２−Ｇが形成される領域（広義には第２の選択トランジスタ用ゲート電極形成領域）は、第２のキャパシタ３２が形成される領域３２−１及び３２−２の第２の方向の逆側であり、且つ、選択トランジスタ２２のゲート電極２２−Ｇが形成される領域の第１の方向ＤＲ１側に形成される。
【００６８】
検出トランジスタ４１のゲート電極４１−Ｇは、例えば第１ポリシリコン層に形成され、領域３１−１のキャパシタ３１の上部電極と接続されている。また、検出トランジスタ４１のゲート電極４１−Ｇが形成される検出トランジスタ用ゲート電極形成領域４１−１は、第１のキャパシタ３１が形成される領域３１−１及び３１−２の第１の方向ＤＲ１側であり、且つ、第２のキャパシタ３２が形成される領域３２−１及び３２−２の第２の方向側に形成される。
【００６９】
なお、第１ポリシリコン層に形成されたキャパシタ３１、３２の上部電極及びゲート電極４１−Ｇは、フローティングノード３０でもある。
【００７０】
キャパシタ３２のトンネル膜に例えば１０ＭＶ／ｃｍ以上の電界を加えるためには、キャパシタ３１の容量値Ｃ１を、キャパシタ３２の容量値Ｃ２よりも十分に大きくする必要がある。ところが、キャパシタ３２の酸化膜は、薄いトンネル膜のため、キャパシタ３２の容量値Ｃ２よりもキャパシタ３１の容量値Ｃ１を大きくするためには、キャパシタ３１の電極の面積を大きくする必要がある。領域３２−１で示されるキャパシタ３２の上部電極の面積に比べて、領域３１−１で示されるキャパシタ３１の上部電極の面積は大きいのは、この容量比を稼ぐためである。
【００７１】
図３は、図８のＡ−Ａ断面を示す断面図である。符号ＰＬ１は第１ポリシリコン層を示し、例えばキャパシタ３１、３２の上部電極を含む配線を示す。図３に示すように、キャパシタ３２の酸化膜８２の膜厚３２−３は、キャパシタ３１の酸化膜８２の膜厚３１−３に比べて薄く加工され、トンネル電流を流す。膜厚３１−３は例えば１００〜２００Åに設定され、膜厚３２−３は例えば７０〜８０Åに設定される。しかしながら、キャパシタ３１の上部電極の形成領域３１−１は、キャパシタ３２の上部電極の形成領域３２−１よりも十分に面積的に大きく確保されているため、上記の容量比を構成することができる。符号ＰＬ２は第２ポリシリコン層を示し、符号ＩＬＤ１は層間絶縁膜（広義には第１の層間絶縁膜）を示す。また、符号ＩＬＤ２は層間絶縁膜（広義には第２の層間絶縁膜）を示す。
【００７２】
２．製造工程
次に図４〜図１０を用いて、本実施形態に係るＥＥＰＲＯＭ１００の製造工程を説明する。図４〜図１０には、図３の断面図のキャパシタ３２の部分が示されている。
【００７３】
まず、図４に示すように、基板（例えばＰ型サブストレート）に不純物（例えばｎ＋）が打ち込まれ、素子分離領域８１が形成される。拡散領域７２は例えば高濃度の不純物拡散領域として形成される。
【００７４】
次いで、図５に示すように酸化膜８２が形成される。次いで、図６のＡ１に示すようにエッチングされ、図７のＡ２に示すように酸化膜が形成される。次いで、図８に示すように第１ポリシリコン層（広義にはポリシリコン層）ＰＬ１が形成される。形成方法としては、通常のＣＶＤ法などにより形成することができる。なお、第１ポリシリコン層ＰＬ１の領域３２−１の部分は、第２のキャパシタ３２の上部電極であり、拡散領域７２の領域３２−１の部分は、第２のキャパシタ３２の下部電極である。
【００７５】
次いで、図９に示すようにポリシリコン層ＰＬ１がエッチングされ、第１ポリシリコン層ＰＬ１を覆うように酸化膜８２の上層に層間絶縁膜ＩＬＤ２が形成される。形成方法としては、通常のＣＶＤ法などにより形成することができる。
【００７６】
次いで、図１０に示すように層間絶縁膜ＩＬＤ２がエッチングされ、第２ポリシリコン層ＰＬ２が形成される。第２ポリシリコン層ＰＬ２は図１０に示すようにエッチングされ、第２ポリシリコン層ＰＬ２を覆うように層間絶縁膜ＩＬＤ２の上層に層間絶縁膜ＩＬＤ１が形成される。
【００７７】
本実施形態では、この層間絶縁膜ＩＬＤ２は、ＨＤＰＣＶＤ法によって形成される。第２ポリシリコン層ＰＬ２は、加工性が非常に良いため、エッチングを施すと、図１０のＡ３に示すように例えば層間絶縁膜ＩＬＤ２と第２ポリシリコン層との段差が鋭く形成される。しかしながら、ＨＤＰＣＶＤ法は、段差被膜性に優れるため、ＨＤＰＣＶＤ法を用いる前に流動性ＣＶＤ等で段差被膜性の改善を行う必要がない。
【００７８】
ＨＤＰＣＶＤ法を用いて層間絶縁膜ＩＤＬ１を形成すると、各層にチャージアップを生じる。基板は所定の電位に縛られているため、このチャージアップされた電荷が、さまざまな経路を伝って基板の所定の電位の方向に流れる。このとき、図３のキャパシタ３１、３２は、他のゲート電極と比較するとより多くの電荷を集める。しかしながら、ＨＤＰＣＶＤ法によって生じる電位は例えば数ＫＶと非常に高く、さらに製膜中の温度も高いので、キャパシタ３１、３２に生じるチャージアップは非常に厳しくなる。また、このとき、図３に示すようにキャパシタ３２の膜厚は、キャパシタ３１の膜厚と比べて、非常に薄い。即ち、キャパシタ３１、３２に溜まる電荷は、キャパシタ３２のトンネル膜を伝って基板の電位の方向に流れる。この時に、キャパシタ３２のトンネル膜は、流れる電荷によるダメージを受け、例えば図１０のＡ４に示す部分にトラップ領域が形成される。
【００７９】
このトラップ領域を利用することで、本実施形態のＥＥＰＲＯＭ１００は書き込み速度の向上が可能となる。上記のようにトンネル膜にトラップ領域が形成されると、電荷の注入・放出の際、電荷はそのトンネル膜よりも薄い絶縁層の通過で済み、例えばフローティングノード３０に対する電荷の注入が短い期間で可能となる。フローティングノード３０の電荷の放出も同様に、短い期間で可能となる。
【００８０】
なお、本実施形態では、例えば第２ポリシリコン層ＰＬ２や不純物拡散領域の上部等にシリサイドが形成されるが、説明の簡略化のため、図４〜図１０では省略されている。また、層間絶縁膜ＩＬＤ１の上層には例えばアルミ等による金属配線層が形成されても良い。その金属配線層の形成には、プラズマＣＶＤ法やＨＤＰＣＶＤ法を用いることもできる。
【００８１】
３．効果
次に、本実施形態の書き込み速度の向上を示すために、図１１及び図１２を用いて、ＥＥＰＲＯＭ１００の書き込み時間を説明する。なお、本実施形態のＥＥＰＲＯＭ１００の層間絶縁膜ＩＬＤ１がＢＰＳＧ膜で形成されている場合を比較例とする。なお、本実施形態及び比較例共に、そのキャパシタ３２のトンネル膜に印加される電圧は同じ電圧に設定される。
【００８２】
図１１は、ＥＥＰＲＯＭ１００の書き込み時間と検出トランジスタ４１の閾値Ｖｔとの関係を示す図であり、図１２は、比較例の書き込み時間と検出トランジスタ４１の閾値Ｖｔとの関係を示す図である。
【００８３】
本実施形態では、図１１によると、Ａ４に示すように書き込み時間が例えば０．００１ｓｅｃである場合に、そのときの検出トランジスタ４１の閾値Ｖｔは１．０Ｖである。これに対して、比較例では、図１２によると、書き込み時間が０．００１ｓｅｃの場合、Ａ５に示すように検出トランジスタ４１のＶｔは０．８Ｖである。即ち、検出トランジスタ４１の閾値Ｖｔを１．０Ｖにするためには、Ａ６に示すように書き込み時間を例えば０．００２ｓｅｃにする必要がある。
【００８４】
言い換えると、書き込み動作において、検出トランジスタ４１の閾値Ｖｔを例えば１．０Ｖに設定する場合に、比較例では０．００２ｓｅｃの書き込み時間が必要だったが、本実施形態では、０．００１ｓｅｃの書き込み時間で済む。即ち、本実施形態では、およそ５０％の書き込み速度の向上が可能となる。
【００８５】
この書き込み速度の向上は、図１３のＡ８に示すキャパシタ３２のトンネル膜に形成されたトラップ領域に起因する。キャパシタ３２のトンネル膜に図１０のＡ４に示すトラップ領域が形成されることで、キャパシタ３２の上部電極と下部電極の間の絶縁層が薄くなったと考えることができる。一般にトンネル膜が薄くなれば、単位時間当たりに流れる電荷量が増加する。即ち、本実施形態においても、単位時間当たりに流れる電荷量が比較例に比べて増加する。これにより、本実施形態では、キャパシタ３２のトンネル膜に印加される電圧を引き上げることなく、比較例に比べて書き込み速度を向上させることができる。また、書き込み時間の短縮が可能なため、不揮発性半導体記憶装置の低消費電力化が可能である。また、書き込み速度の向上により、比較例に比べて書き込み電圧の印加時間が短くなり、書き換え可能回数の劣化をほとんどなくすることができる。
【００８６】
また、書き込み速度の向上により、本実施形態では、比較例で必要だった書き込み時間と同じ書き込み時間を設定した場合、書き込み電圧を比較例よりも低い電圧に設定することができる。この場合、キャパシタ３２のトンネル膜に印加される電圧が低くなるため、トンネル膜に対する劣化を緩和させることができる。即ち、本実施形態は比較例よりも信頼性を高めることができ、より高い信頼性が要求されるような場合に、本実施形態の不揮発性半導体記憶装置を用いることができる。また、書き込み電圧の低電圧化が可能なため、不揮発性半導体記憶装置の低消費電力化が可能である。
【００８７】
また、比較例では、層間絶縁膜ＩＬＤ１を形成する際に、図１３のＡ７に示す段差を吸収するために例えば流動性ＣＶＤを用いて段差被膜性に優れた酸化膜（例えばＴＥＯＳ膜）を形成してから、ＢＰＳＧ膜を成膜する。流動性ＣＶＤとして、例えばＴＥＯＳ（TetraEthylOrthoSilisate）−Ｏ３ＣＶＤを用いることができる。層間絶縁膜ＩＬＤ１を形成する際に、例えばＴＥＯＳ膜を形成せずにＢＰＳＧ膜を形成すると、Ａ７の部分にＶＯＩＤが生じる可能性がある。ＶＯＩＤは、後の製造工程において破裂等を引き起こす可能性があり、歩留まりを悪くする。このため、比較例では、ＶＯＩＤの発生を抑えるために、ＴＥＯＳ膜等の段差被膜性に優れた酸化膜を形成する必要がある。また、ＴＥＯＳ膜の成膜工程では、水素原子を酸化膜等に取り込みやすい。このためＴＥＯＳ膜をフローティングノード３０の近傍に形成すると、その水素原子が、書き込み動作によってフローティングノード３０に注入された電荷に悪影響を与える。
【００８８】
これに対して、本実施形態では、ＨＤＰＣＶＤ法を用いて層間絶縁膜ＩＬＤ１を形成する。ＨＤＰＣＶＤ法は、段差被膜性に優れ、ＴＥＯＳ膜等を形成する必要がない。このため、工程数を減らすことができ、製造コストの削減が可能である。また、ＴＥＯＳ膜を形成しないため、比較例でのフローティングノード３０に与える悪影響を防ぐことができる。
【００８９】
また、比較例において、ＴＥＯＳ膜を薄く形成した場合、ＶＯＩＤの発生を抑えるためにＢＰＳＧ膜を形成する工程で比較的高温のアニールを必要とする。この高温のアニールによって、第２ポリシリコン層ＰＬ２に形成されたシリサイドＳＬ１や拡散領域に形成されたシリサイドＳＬ２に悪影響を与える場合がある。
【００９０】
シリサイドＳＬ１、ＳＬ２は、材料にもよるがおよそ７００℃を超えるアニールによって、再反応を起こし、凝集等を生じる。シリサイドＳＬ１、ＳＬ２に凝集が生じると、細線効果等により、シリサイドＳＬ１、ＳＬ２が高抵抗化されてしまう。一方、例えばＢＰＳＧ膜の融点は８００℃であり、ＶＯＩＤの発生を抑えるためには８００℃以上の高温のアニールを行う必要がある。即ち、比較例では、シリサイドＳＬ１、ＳＬ２の再反応を促進させてしまい、シリサイドＳＬ１、ＳＬ２の凝集等を引き起こす。結果として、前工程で最適化されたシリサイドＳＬ１、ＳＬ２は、細線効果等により高抵抗化されてしまい、不揮発性半導体記憶装置の歩留まりを悪くする。
【００９１】
これに対して、本実施形態では、層間絶縁膜ＩＬＤ１は、ＨＤＰＣＶＤ法によって形成される。ＨＤＰＣＶＤ法では、ＢＰＳＧ膜等を形成する際のＣＶＤ等よりも十分に温度の低い低温（例えば３５０℃〜４００℃）で成膜処理される。この低温処理では、シリサイドＳＬ１、ＳＬ２等に凝集をほとんど生じないため、層間絶縁膜ＩＬＤ１を形成する際にシリサイドＳＬ１、ＳＬ２等に悪影響を与えない。即ち、比較例に比べて、シリサイドＳＬ１、ＳＬ２の高抵抗化による歩留まりの低下を抑えることができる。
【００９２】
さらに、ＨＤＰＣＶＤ法では、その処理時間が例えば１００秒程度であり、短時間である。このため、比較例に比べて、製造コストの削減が可能である。
【００９３】
また、比較例のＢＰＳＧ膜に必要な高温のアニールは、拡散領域７１、７２にも影響を与える。拡散領域７１、７２は、例えば高濃度の不純物拡散領域であるが、この高温のアニールによって、不純物が拡散されてしまう。不純物が拡散され、拡散領域７１，７２の不純物濃度が薄くなり、拡散領域７１、７２に空乏層を生じ、キャパシタ３１、３２の容量値を変化させる。また、不純物濃度が薄くなることで、拡散領域７１、７２や、他の高濃度の不純物拡散領域の抵抗が上がる。これらは、書き込み動作を不安定にさせる可能性があり、製品の品質低下を引き起こす。また、歩留まりを悪くし、製造コストの削減を妨げる。
【００９４】
これに対して、本実施形態では、層間絶縁膜ＩＬＤ１は、ＨＤＰＣＶＤ法によって形成され、高温のアニールを必要としない。そのため、比較例のように高温のアニールによる熱履歴を各層に残さない。例えば、拡散領域７１、７２や他の不純物拡散領域の不純物濃度に影響を与えない。即ち、比較例で問題となる拡散領域７１、７２の空乏層化や、キャパシタ３１、３２の容量値の変化を本実施形態では防ぐことができる。結果として、製品の品質を確保できる。また、歩留まり低下を抑えることができ、製造コスト削減が可能となる。
【００９５】
上記のように、本実施形態では層間絶縁膜ＩＬＤ１を低温処理で形成できるため、比較例に比べて、前工程で形成された各層に熱履歴を残さない。そのため、高温処理による影響をなくすことができ、製品の歩留まり向上や、製品の品質確保が可能となる。また、熱履歴を与えることなく、キャパシタ３２のトンネル膜にトラップ領域を形成することができる。また、前工程をすべて低温処理で成膜等を行った場合、本実施形態の不揮発性半導体記憶装置の製造のすべての工程を低温処理で行うことができる。
【００９６】
また、比較例では、ＴＥＯＳ膜を厚く形成することでＶＯＩＤの発生を抑えることができるため、比較的低温（例えば６５０℃）でＢＰＳＧ膜のアニールを行うことができる。しかしながら、ＴＥＯＳ膜を厚く形成する方法は、０．２５μｍ以下のプロセスには利用できない。また、ＢＰＳＧ膜のアニールが比較的低温で処理されても、プラズマＣＶＤ等に比べて高温なため、その分、拡散領域７１、７２等にダメージを与える。そのため、上記のような拡散領域７１、７２の空乏層化を引き起こしやすく、結果として、キャパシタ３１、３２の容量値を減少させ、書き込み動作を不安定にさせる。
【００９７】
これに対して、本実施形態では、層間絶縁膜ＩＬＤ１は、ＴＥＯＳ膜やＢＰＳＧ膜を形成せずにＨＤＰＣＶＤ法によって形成される。このため、ＶＯＩＤの発生を抑えながら、０．２５μｍ以下のプロセスにも利用できる。また、上記のように、ＨＤＰＣＶＤ法では、ＢＰＳＧ膜等を形成する際のＣＶＤ等よりも十分に温度の低い低温で処理を行うため、層間絶縁膜ＩＬＤ１を形成する際に拡散領域７１、７２やシリサイドＳＬ１、ＳＬ２等にあたえる熱処理による悪影響を緩和できる。
【００９８】
さらに、本実施形態では、層間絶縁膜ＩＤＬ１の成膜過程において、キャパシタ３２のトンネル膜にトラップ領域を形成できるため、トンネル膜にトラップ領域を形成する工程を別途に用意する必要がないため、コストパフォーマンスに優れる。
【００９９】
図１４は、本実施形態のＥＥＰＲＯＭ１００と比較例の不揮発性半導体記憶装置のリテンション（保持）特性を示す図である。横軸は時間（ｈ）を示し、縦軸は検出トランジスタ４１の閾値Ｖｔを示す。図１４は、例えば３００℃の環境におけるリテンション特性を示す。曲線Ｂ１は比較例のリテンション特性を示し、曲線Ｂ２は本実施形態に係るリテンション特性を示す。曲線Ｂ１からわかるように、比較例では、３００℃の環境においても、閾値Ｖｔは測定開始後１０時間経過してもあまり低下していない。即ち、書き込みによって注入された電荷を長時間保持できる。
【０１００】
これに対して、本実施形態では、Ａ９に示すように測定開始後およそ１時間で大幅に閾値Ｖｔが低下してしまう。即ち、３００℃の環境では、本実施形態では書き込みによって注入された電荷を短い時間で消失してしまう。ところが、この結果やさまざまな実験から、本実施形態では、ＨＤＰＣＶＤ法によって、キャパシタ３２のトンネル膜の浅い位置にトラップ領域が形成されていることがわかった。そして、上述のようにトンネル膜の浅い位置にトラップ領域が形成されるため、書き込み速度が飛躍的に向上することを発見した。
【０１０１】
本実施形態は逆にこの特性を利用して、不揮発性半導体記憶装置に適用する。更なる実験の結果、およそ２５０℃以上の環境下において、図１４に示すようなリテンション特性が現れることがわかった。即ち、２５０℃以下の環境においては、比較例と同程度の長い時間にわたって電荷を保持することができる。
【０１０２】
また、通常の使用環境を考えれば、実使用２００℃以上の動作保証を考える必要はないので、本実施形態はさまざまな電子機器に適用できる。また、製品に実装する前にデータを書き込み、その書き込まれたデータを長期間保持するような仕様を許さない場合には、比較例と同様にまったく問題がない。
【０１０３】
また、本実施形態は、例えばプリンターのインクタンクの残量を示すメモリや、車等の鍵に格納されている暗号用のメモリ等にも最適である。インクタンクの残量を示すメモリや鍵の暗号用のメモリは、その使用環境の性質から小さなデータを頻繁に書き換える必要がある。さらにそのデータを保持する信頼性も要求される。即ち、これらのメモリに比較例を適用するためには、比較例の課題を解決できるような工夫を施す必要があり、そのままの適用は困難である。
【０１０４】
これに対して本実施形態では、書き込み電圧を低電圧にすることが可能であり、キャパシタ３２のトンネル膜の劣化を比較例に比べて格段に小さくできる。例えば、比較的書き換え回数が多い使用状況にも十分耐えうる。また、本実施形態では、書き込み電圧を引き上げることなく、書き込み速度を向上させることができる。また、上述されたように本実施形態では比較例に比べて信頼性を高めることができる。即ち、本実施形態は上記のインクタンクのメモリや鍵の暗号用メモリ等に適している。
【０１０５】
４．変形例
本実施形態は図１の回路に限定されず、図１５〜図１７に示す各不揮発性半導体記憶装置１１０〜１３０に適用することも可能である。各不揮発性半導体記憶装置１１０〜１３０においても、上記の本実施形態のＥＥＰＲＯＭ１００と同様の効果をそうすることができる。
【０１０６】
図１５は本実施形態の変形例である不揮発性半導体記憶装置１１０の構成例を示す図である。不揮発性半導体記憶装置１１０は、選択トランジスタ１２２（広義には第２の選択トランジスタ）と、第１のキャパシタ１３１−１、１３１−２と、第２のキャパシタ１３２と、フローティングノード１３０と、検出トランジスタ１４１を含む。なお、キャパシタ１３２は検出トランジスタ１４１のゲートに設けられたキャパシタである。
【０１０７】
不揮発性半導体記憶装置１１０では、書き込み時には、ワード線ＷＬに選択電圧が供給され、供給ノードＣＤＮ及びＣＧＮに例えば８Ｖの電圧が供給され、供給ノードＥＲは例えばフローティング状態に設定される。また、消去時には、ワード線ＷＬに非選択電圧が供給され、供給ノードＣＧＮは例えばフローティング状態に設定され、供給ノードＥＲには例えば２０Ｖの電圧が供給される。
【０１０８】
図１５の変形例においても、第２のキャパシタ１３２の上方であって、金属配線層の下層に形成される層間絶縁膜を、ＨＤＰＣＶＤ法によって形成することができる。これにより、キャパシタ１３２のトンネル膜にトラップ領域が形成され、書き込み速度の向上が可能となる。
【０１０９】
図１６は本実施形態の変形例である不揮発性半導体記憶装置１２０の構成例を示す図である。不揮発性半導体記憶装置１２０は、第１のキャパシタ２３１と、第２のキャパシタ２３２と、フローティングノード２３０と、検出トランジスタ２４１を含む。なお、キャパシタ２３２は検出トランジスタ２４１のゲートに設けられたキャパシタである。
【０１１０】
不揮発性半導体記憶装置１２０では、書き込み時には、供給ノードＣＤＮ及びＣＧＮに例えば５Ｖの電圧が供給され、供給ノードＣＳには例えば０Ｖの電圧が供給される。また、消去時には、供給ノードＣＧＮには例えば０Ｖの電圧が供給され、供給ノードＣＳ及び供給ノードＣＤＮには例えば９Ｖの電圧が供給される。
【０１１１】
図１６の変形例においても、第２のキャパシタ２３２の上方であって、金属配線層の下層に形成される層間絶縁膜を、ＨＤＰＣＶＤ法によって形成することができる。これにより、キャパシタ２３２のトンネル膜にトラップ領域が形成され、書き込み速度の向上が可能となる。
【０１１２】
図１７は、本実施形態の変形例である不揮発性半導体記憶装置１３０の構成例を示す図である。不揮発性半導体記憶装置１３０は、本実施形態のＥＥＰＲＯＭ１００のフローティングノード３０に補助キャパシタ３３を設けたＥＥＰＲＯＭ１３０である。即ち、ＥＥＰＲＯＭ１３０に含まれるセル１１は、第１、第２のキャパシタ３１、３２と、フローティングノード３０と、補助キャパシタ３３と、検出トランジスタ４１を含む。ＥＥＰＲＯＭ１３０の他の構成はＥＥＰＲＯＭ１００と同様である。また、書き込み動作における各供給ノードＣＧＮ、ＣＤＮに供給される電圧も、ＥＥＰＲＯＭ１００と同様でよい。但し、ＥＥＰＲＯＭ１３０は、補助キャパシタ３３を含むため、ＥＥＰＲＯＭ１００と異なり、容量比補正電圧ＶＰＰが補助キャパシタ３３に供給される。
【０１１３】
セル１１の補助キャパシタ３３の一端はフローティングノード３０に接続され、補助キャパシタ３３の他端には、少なくとも書き込み動作時に容量比補正電圧ＶＰＰが供給される。例えば、容量比補正電圧ＶＰＰは、コントロールゲート電圧ＣＧ又はコントロールドレイン電圧ＣＤのいずれか高い方の電圧に設定される。書き込み動作時にコントロールゲート電圧ＣＧが例えば１０Ｖに設定され、コントロールドレイン電圧ＣＤが例えば０Ｖに設定される場合には、容量比補正電圧ＶＰＰは１０Ｖに設定される。また、書き込み動作時にコントロールゲート電圧ＣＧが例えば０Ｖに設定され、コントロールドレイン電圧ＣＤが例えば１０Ｖに設定される場合にも、容量比補正電圧ＶＰＰは１０Ｖに設定される。
【０１１４】
なお、容量比補正電圧ＶＰＰは、上記の電圧に限定されることはなく、容量比補正電圧ＶＰＰは、例えば書き込み動作時のフローティングノード３０の電圧より高い電圧に設定されてもよい。また、容量比補正電圧ＶＰＰは、書き込み動作時のノードＮＤ１又はＮＤ２の電圧以上の電圧に設定されるようにしてもよい。
【０１１５】
例えば、ＥＥＰＲＯＭ１３０のハイ書き込みでは、コントロールゲート電圧ＣＧが高電圧（例えば１０Ｖ）に設定され、コントロールドレインＣＤ電圧が低電圧（例えば０Ｖ）に設定される。また、ワード線ＷＬには選択電圧が供給されるため、第１のキャパシタ３１の一端には例えば１０Ｖの電圧が供給され、第２のキャパシタ３２の他端には例えば０Ｖの電圧が供給される。
【０１１６】
また、補助キャパシタ３３の他端には、容量比補正電圧ＶＰＰ（例えば１０Ｖ）が供給される。なお、このときは書き込み動作であるため、読み出し信号線ＲＤにはノンアクティブに設定された信号が供給され、読み出しトランジスタ２３はオフ状態に設定される。
【０１１７】
このとき、フローティングノード３０の電位は、容量比とコントロールゲート電圧ＣＧ及びコントロールドレイン電圧ＣＤに基づいた電位に設定される。ここでの容量比は、厳密には、第１、第２のキャパシタ３１、３２の容量値の他に、検出トランジスタ４１の基板電位に対するゲート容量値及び補助キャパシタ３３の容量値によって構成される。
【０１１８】
図１８は、ＥＥＰＲＯＭ１３０のハイ書き込みでのセル１１の容量比を示す図である。第１のキャパシタ３１の容量値をＣ１、第２のキャパシタ３２の容量値をＣ２、検出トランジスタ４１の基板電位に対するゲート容量値をＣ３、補助キャパシタ３３の容量値をＣ４とする。変形例のＥＥＰＲＯＭ１３０では、補助キャパシタ３３の容量値Ｃ４は、例えば、検出トランジスタ４１のゲート容量値Ｃ３と同じ値に設定されているが、これに限定されない。
【０１１９】
図１８に示すように、キャパシタ３１の一端には１０Ｖの電圧が供給され、補助キャパシタ３３の他端には容量比補正電圧として１０Ｖが供給されている。即ち、キャパシタ３１と補助キャパシタ３３は並列に接続されていることになる。
【０１２０】
また、キャパシタ３２の他端は、０Ｖに設定されている。また、検出トランジスタ４１のゲート容量値Ｃ３は基板電位に対する容量値である。即ち、キャパシタ３２と検出トランジスタ４１のゲート容量は並列に接続されているとみなすことができる。
【０１２１】
以上により、その容量値がＣ１＋Ｃ４である合成容量ＣＣ１と、その容量値がＣ２＋Ｃ３である合成容量ＣＣ２が、フローティングノード３０で直列に接続されているとみなすことができる。この直列接続された合成容量ＣＣ１、ＣＣ２の両端には、それぞれ、コントロールゲート電圧ＣＧ（例えば１０Ｖ）及びコントロールドレイン電圧ＣＤ（例えば０Ｖ）が供給されていることになる。
【０１２２】
例えば、容量値の比をＣ１：Ｃ２：Ｃ３：Ｃ４＝８：２：１：１とする。すると、合成容量ＣＣ１と合成容量ＣＣ２の容量比は、（８＋１）：（２＋１）＝９：３となる。この場合、キャパシタ３２のトンネル膜には、計算上、１０Ｖの電圧が３：９に容量分割された電圧として例えば７．５Ｖの電圧が印加されることになる。
【０１２３】
キャパシタ３２のトンネル膜の膜厚は、本実施形態のＥＥＰＲＯＭ１００と同様に例えば、例えば７．５Ｖ印加時に十分なトンネル電流が流れるように形成されている。この場合、キャパシタ３２のトンネル膜には例えば７．５Ｖの電圧が印加されるはずであるが、トンネル電流を流してしまうため、短時間の後には、結果としてキャパシタ３２には例えば６Ｖ程度の電圧しか現れないことになる。
【０１２４】
即ち、フローティングノード３０にマイナスの電荷が注入されたことになる。
【０１２５】
このようにして、ハイ書き込みが実施される。なお、容量比補正電圧ＶＰＰは、フローティングノード３０の電位よりも高い電位に設定されればよい。前述したようにフローティングノード３０の電位は、各容量値Ｃ１〜Ｃ４から求まる合成容量ＣＣ１、ＣＣ２の容量比と、コントロールゲート電圧ＣＧ、コントロールドレイン電圧ＣＤによって、決定される。また、合成容量ＣＣ１、ＣＣ２の容量比の上限は、キャパシタ３２のトンネル膜の膜厚に基づく。キャパシタ３２のトンネル膜の膜厚や、合成容量ＣＣ１、ＣＣ２の容量比は、ＥＥＰＲＯＭ１００の用途に基づいて設定することができる。
【０１２６】
例えば、書き込み動作速度を最優先にする場合には、キャパシタ３２の膜厚を薄くしたり、合成容量ＣＣ１、ＣＣ２の容量比を高く設定すればよい。容量比が高くなると、キャパシタ３２のトンネル膜に印加される電圧が高くなるため、その分、書き込み速度が速くなる。
【０１２７】
また、容量比補正電圧ＶＰＰは、少なくともハイ書き込み動作時に、例えば、コントロールゲート電圧ＣＧに供給される高電圧（例えば１０Ｖ）と同じかそれ以上の電圧に設定されてもよい。
【０１２８】
次に、変形例のＥＥＰＲＯＭ１３０のロー書き込みを説明する。ＥＥＰＲＯＭ１３０のロー書き込みでは、コントロールゲート電圧ＣＧが低電圧（例えば０Ｖ）に設定され、コントロールドレインＣＤ電圧が高電圧（例えば１０Ｖ）に設定される。また、ワード線ＷＬには選択電圧が供給されるため、第１のキャパシタ３１の一端には例えば０Ｖの電圧が供給され、第２のキャパシタ３２の他端には例えば１０Ｖの電圧が供給される。
【０１２９】
また、補助キャパシタ３３の他端には、容量比補正電圧ＶＰＰ（例えば１０Ｖ）が供給される。なお、このときは書き込み動作であるため、読み出し信号線ＲＤにはノンアクティブに設定された信号が供給され、読み出しトランジスタ２３はオフ状態に設定される。
【０１３０】
このとき、フローティングノード３０の電位は、ハイ書き込みのときと同様に、容量比とコントロールゲート電圧ＣＧ及びコントロールドレイン電圧ＣＤに基づいた電位に設定される。
【０１３１】
図１９（Ａ）、（Ｂ）は、ロー書き込みでのセル１１の容量比を示す図である。なお、図１９においても、各容量値Ｃ１〜Ｃ４が図１８と同様の容量比である場合を説明する。
【０１３２】
図１９（Ａ）によると、キャパシタ３１の一端には０Ｖの電圧が供給され、補助キャパシタ３３の他端には容量比補正電圧として１０Ｖが供給されている。また、キャパシタ３２の他端には１０Ｖの電圧が供給されている。即ち、図１９（Ｂ）に示すように、キャパシタ３２と補助キャパシタ３３が並列に接続され、キャパシタ３１と検出トランジスタ４１のゲート容量が並列に接続されているとみなすことができる。
【０１３３】
従って、その容量値がＣ１＋Ｃ３である合成容量ＣＣ１１と、その容量値がＣ２＋Ｃ４である合成容量ＣＣ１２が、フローティングノード３０で直列に接続されているとみなすことができる。この直列接続された合成容量ＣＣ１１、ＣＣ１２の両端には、それぞれ、コントロールゲート電圧ＣＧ（例えば０Ｖ）及びコントロールドレイン電圧ＣＤ（例えば１０Ｖ）が供給されていることになる。
【０１３４】
これにより、合成容量ＣＣ１１と合成容量ＣＣ１２の容量比は、（８＋１）：（２＋１）＝９：３となる。この場合、キャパシタ３２のトンネル膜には、計算上、１０Ｖの電圧が３：９に容量分割された電圧として例えば７．５Ｖの電圧が印加されるはずである。しかしながら、ハイ書き込み動作と同様にロー書き込み動作時においても、キャパシタ３２のトンネル膜にはトンネル電流が流れるため、短時間の後には、６Ｖ程度の電位差に緩和されてしまう。
【０１３５】
即ち、フローティングノード３０からマイナスの電荷が放出されたことになる。
【０１３６】
このようにして、ロー書き込みが実施される。なお、容量比補正電圧ＶＰＰは、少なくともロー書き込み動作時に、例えば、コントロールドレイン電圧ＣＤに供給される高電圧（例えば１０Ｖ）と同じかそれ以上の電圧に設定されてもよい。
【０１３７】
なお、上記の構成では、補助キャパシタ３３の容量値Ｃ４は、一例として検出トランジスタ４１のゲート容量の容量値Ｃ３と同じ値に設定されているが、これに限定されない。例えば、補助キャパシタ３３の容量値Ｃ４は、検出トランジスタ４１のゲート容量の容量値Ｃ３より小さく設定されてもよい。
【０１３８】
なお、ＥＥＰＲＯＭ１３０では、書き込み動作時に、補助キャパシタ３３の他端に容量比補正電圧ＶＰＰを供給し、読み出し動作時には容量比補正電圧ＶＰＰを供給しないようにすることができる。また、読み出し動作時には、補助キャパシタ３３の他端がグランドレベルの電圧又はフローティング状態に設定することができるため、補助キャパシタ３３は、検出トランジスタ４１のオン・オフ状態を検出する際の邪魔な容量とはならない。
【０１３９】
図２０は、変形例のＥＥＰＲＯＭ１３０のレイアウトを示す図である。ＥＥＰＲＯＭ１００と異なる点は、補助キャパシタ３３が設けられた点である。即ち、図２０では、補助キャパシタ３３が形成される領域３３−１が追加されている。
【０１４０】
領域３３−１は、補助キャパシタ３３の上部電極が形成される領域を示し、補助キャパシタ３３の上部電極は例えば第１アルミ配線層に形成される。なお、補助キャパシタ３３は、領域３１−１で示されるキャパシタ３１の上部電極を補助キャパシタ３３の下部電極とすることで、第１アルミ配線層に形成される上部電極と対を成して形成される。
【０１４１】
なお、補助キャパシタ３３は、第１のキャパシタ３１が形成される領域３１−１及び３１−２（広義には、第１のキャパシタ形成領域）の上方の領域に形成される。
【０１４２】
また、図２０に示すように、第２のキャパシタ３２が形成される領域３２−１及び３２−２（広義には第２のキャパシタ形成領域）は、第１のキャパシタ３１が形成される領域３１−１及び３１−２の第１の方向ＤＲ１側に形成される。第２のキャパシタ３２が形成される領域３２−１及び３２−２は、その面積が第１のキャパシタ３１が形成される領域３１−１及び３１−２よりも狭い。
【０１４３】
図２１は、図２０のＡ−Ａ断面を示す断面図である。符号ＡＬ１は、補助キャパシタ３３の上部電極を示し、例えば第１アルミ配線層の領域３３−１に形成される。符号ＰＬ１は例えば第１ポリシリコン層に形成される配線を示し、第１ポリシリコン層に形成されたキャパシタ３１、３２の上部電極を含む。図２１に示すように、キャパシタ３２の酸化膜８２の膜厚３２−３は、キャパシタ３１の酸化膜８２の膜厚３１−３に比べて薄く加工され、トンネル電流を流す。膜厚３１−３は例えば１００〜２００Åに設定され、膜厚３２−３は例えば７０〜８０Åに設定される。しかしながら、キャパシタ３１の上部電極の形成領域３１−１は、キャパシタ３２の上部電極の形成領域３２−１よりも十分に面積的に大きく確保されているため、上記の容量比を構成することができる。
【０１４４】
また、補助キャパシタ３３の酸化膜の膜厚３３−３は、他の膜厚３１−３、３２−３に比べて厚い。しかしながら、本実施形態では、このキャパシタ３１の上部電極の形成領域を利用して、補助キャパシタ３３の形成領域を確保する。これにより、回路のレイアウトの無駄をなくして、補助キャパシタ３３の容量値Ｃ４を稼ぐことができる。
【０１４５】
次に変形例のＥＥＰＲＯＭ１３０の効果を説明する。例えば、ＥＥＰＲＯＭ１００の検出トランジスタ４１のゲート容量が無視できない場合、その検出トランジスタ４１のゲート容量値をＣ３とする。このとき、ＥＥＰＲＯＭ１００では、キャパシタ３２の他端が０Ｖに設定されている場合、即ちハイ書き込みの場合、キャパシタ３２と検出トランジスタ４１のゲート容量は並列に接続されているとみなすことができる。
【０１４６】
即ち、容量値がＣ１である容量ＣＣ２１と、その容量値がＣ２＋Ｃ３である合成容量ＣＣ２２が、フローティングノード３０で直列に接続されているとみなすことができる。この直列接続された合成容量ＣＣ２１、ＣＣ２２の両端には、それぞれ、コントロールゲート電圧ＣＧ（例えば１０Ｖ）及びコントロールドレイン電圧ＣＤ（例えば０Ｖ）が供給されていることになる。
【０１４７】
例えば、容量値の比をＣ１：Ｃ２：Ｃ３＝８：２：１とする。すると、容量ＣＣ１と合成容量ＣＣ２の容量比は、８：（２＋１）＝８：３となる。この場合、キャパシタ３２のトンネル膜には、計算上、１０Ｖの電圧が３：８に容量分割された電圧として例えば約７．３Ｖの電圧が印加されることになる。
【０１４８】
この時、キャパシタ３２のトンネル膜にはトンネル電流が流れ、短時間の後には６Ｖ程度の電位差に緩和される。
【０１４９】
即ち、フローティングノード３０にマイナスの電荷が注入されたことになる。このようにして、ハイ書き込みが実施される。
【０１５０】
一方、ＥＥＰＲＯＭ１００のロー書き込みでは、例えば、キャパシタ３１の一端には０Ｖの電圧が供給され、キャパシタ３２の他端には１０Ｖの電圧が供給されている。即ち、キャパシタ３１と検出トランジスタ４１のゲート容量が並列に接続されているとみなすことができる。
【０１５１】
従って、その容量値がＣ１＋Ｃ３である合成容量ＣＣ３１と、その容量値がＣ２である容量ＣＣ３２が、ＥＥＰＲＯＭ１００のフローティングノード３０で直列に接続されているとみなすことができる。この直列接続された合成容量ＣＣ１１、ＣＣ１２の両端には、それぞれ、コントロールゲート電圧ＣＧ（例えば０Ｖ）及びコントロールドレイン電圧ＣＤ（例えば１０Ｖ）が供給されていることになる。
【０１５２】
これにより、合成容量ＣＣ３１と容量ＣＣ３２の容量比は、（８＋１）：２＝９：２となる。この場合、キャパシタ３２のトンネル膜には、計算上、１０Ｖの電圧が２：９に容量分割された電圧として例えば約８．２Ｖの電圧が印加されることになる。ハイ書き込み動作と同様にロー書き込み動作時においても、キャパシタ３２のトンネル膜にはトンネル電流が流れ、短時間の後には６Ｖ程度の電位差に緩和される。
【０１５３】
即ち、フローティングノード３５からマイナスの電荷が放出されたことになる。
【０１５４】
ここで、ＥＥＰＲＯＭ１００の検出トランジスタ４１のゲート容量が無視できない場合でのハイ書き込みとロー書き込みを比較すると、キャパシタ３２のトンネル膜に印加される電圧は、ハイ書き込みとロー書き込みとで異なる。具体的には、ハイ書き込みではキャパシタ３２のトンネル膜には約７．３Ｖの電圧が印加され、ロー書き込みではキャパシタ３２のトンネル膜には約８．２Ｖの電圧が印加される。即ち、ハイ書き込みとロー書き込みとで、注入・放出される電荷がつりあわないことを意味する。キャパシタ３１、３２の容量比はＣ１：Ｃ２＝８：２であるため、理想的にはキャパシタ３２のトンネル膜には７．５Ｖの電圧が印加される。しかしながら、検出トランジスタ４１のゲート容量を無視することができないため、上記のようにハイ書き込みとロー書き込みとでトンネル膜に印加される電圧にオフセットを生じる。
【０１５５】
ゲート容量が無視できない場合のＥＥＰＲＯＭ１００では、ハイ書き込みのときに理想の７．５Ｖよりも低い約７．３Ｖの電圧がキャパシタ３２のトンネル膜に印加されるため、フローティングノード３０に注入される電子の量は、理想７．５Ｖが印加された状態よりも少なくなる。即ち、ＥＥＰＲＯＭ１００のフローティングノード３０の電位が、理想のハイ書き込みのときよりも高くなってしまう。理想のハイ書き込みが行われると、ＥＥＰＲＯＭ１００のフローティングノード３０の電位は、検出トランジスタ４１の閾値よりも十分に下がるため、検出トランジスタはオフ状態となる。しかしながら、ゲート容量が無視できない場合のＥＥＰＲＯＭ１００のハイ書き込みでは、ＥＥＰＲＯＭ１００のフローティングノード３０に電子が十分に注入されないため、検出トランジスタ４１のオフ状態が不安定となり、最悪の場合、オンになってしまう。即ち、十分なハイ書き込みができないことを意味する。
【０１５６】
また、ゲート容量が無視できない場合のＥＥＰＲＯＭ１００では、ロー書き込みのときに理想の７．５Ｖよりも高い約８．２Ｖの電圧がキャパシタ３２のトンネル膜に印加されるため、フローティングノード３０から放出される電子の量は、理想の７．５Ｖが印加された状態よりも多くなる。即ち、ＥＥＰＲＯＭ１００のフローティングノード３０の電位が、理想のロー書き込みのときよりも低くなってしまう。理想のロー書き込みが行われると、ＥＥＰＲＯＭ１００のフローティングノード３０の電位は、検出トランジスタ４１の閾値よりも十分に高くため、検出トランジスタはオン状態となる。しかしながら、ゲート容量が無視できない場合のＥＥＰＲＯＭ１００のロー書き込みでは、フローティングノード３０から過剰に電子が放出されるため、過書き込みが行われてしまうことになる。これは、キャパシタ３２のトンネル膜にダメージを与え、劣化を早めてしまう。
【０１５７】
また、過書き込み（又は過消去ともいう）されたセル１０のフローティングノード３０に対して、ハイ書き込みを行っても、ハイ書き込みによる電子の注入量は、過剰に放出された電子の量を補うことができない。このため、ハイ書き込みのできないセル１０が発生してしまう。
【０１５８】
上記のように、ゲート容量が無視できない場合のＥＥＰＲＯＭ１００には、ハイ書き込みとロー書き込みとで、フローティングゲート３０に注入又は放出される電子の量にオフセットがあるため、ゲート容量が無視できない場合のＥＥＰＲＯＭ１００は、動作が不安定であり、信頼性が低いという問題点がある。
【０１５９】
これに対して、変形例のＥＥＰＲＯＭ１３０では、補助キャパシタ３３の働きによって、上記の問題点を解決することができる。図１８及び図１９に示すように、変形例のＥＥＰＲＯＭ１３０では、ハイ書き込み動作時の容量比はＣＣ１：ＣＣ２＝９：３であり、ロー書き込み動作時の容量比はＣＣ１１：ＣＣ１２＝９：３である。即ち、ハイ書き込み動作及びロー書き込み動作共に同じ容量比である。これにより、変形例のＥＥＰＲＯＭ１３０では、ハイ書き込み及びロー書き込みの各動作において、キャパシタ３２のトンネル膜には、同じ電圧が印加されることなり、安定した書き込み動作を行うことができ、信頼性の維持が可能となる。
【０１６０】
また、ゲート容量が無視できない場合のＥＥＰＲＯＭ１００では、キャパシタ３２のトンネル膜に印加される電圧は、ハイ書き込み動作時よりもロー書き込み動作時のほうが高い。即ち、ゲート容量が無視できない場合のＥＥＰＲＯＭ１００では、ハイ書き込み動作が遅くなり、ロー書き込み動作が速くなる。このように、ハイ書き込みとロー書き込みに必要な時間のバランスが悪い場合、プログラム時間の設定は遅いほうの特性で決めざるを得ない。このバランスが極端に悪くなると、例えば、ロー書き込み動作は過剰な高電圧が印加される時間が長くなり、素子の寿命（例えばキャパシタ３２のトンネル膜）を短縮する。
【０１６１】
これに対して、変形例のＥＥＰＲＯＭ１３０では、ハイ書き込みとロー書き込みに必要な時間のバランスをとることができるため、キャパシタ３２のトンネル膜に与えられるダメージを緩和することができる。即ち、変形例のＥＥＰＲＯＭ１３０は、ハイ書き込み及びロー書き込みの動作を安定させることができ、信頼性の向上が可能となる。
【０１６２】
また、ゲート容量が無視できない場合のＥＥＰＲＯＭ１００では、低コスト化のためにセル面積を縮小化した場合、同時に寄生容量（例えば検出トランジスタ４１のゲート容量等）が大きく見える結果を招き、ハイ書き込み時間及びロー書き込み時間のバランスを悪化させる。これは上記のような不安定な動作や、素子寿命の短縮等を引き起こすなどの多くの問題を生む。
【０１６３】
これに対して、変形例のＥＥＰＲＯＭ１３０では、補助キャパシタ３３によって、寄生容量の影響を補正することができるため、ハイ書き込み時間及びロー書き込み時間のバランスの悪化を抑制しながら、セル面積の縮小化ができる。即ち、セル面積縮小化によるコストダウンを比較例よりも容易に実施できる。
【０１６４】
また、変形例のＥＥＰＲＯＭ１３０では、補助キャパシタ３３を例えばキャパシタ３１の形成領域の上方の領域に形成できるため、セル面積を犠牲にしない。例えば、本実施形態のＥＥＰＲＯＭ１００と同様のセル面積で変形例のＥＥＰＲＯＭ１３０のセルを形成することもできるし、それより小さくすることもできる。
【０１６５】
なお、検出トランジスタ４１のゲート容量を寄生容量として示したが、これに限定されない。ここでの寄生容量は、基板電位に対する容量のうち、例えばフローティングゲートに寄生される容量をしめす。ハイ書き込み動作時とロー書き込み動作時とで、この寄生容量はセル１１の容量比を変えてしまう。
【０１６６】
変形例のＥＥＰＲＯＭ１３０では、補助キャパシタ３３よって、これらの寄生容量による容量比の変化を補正することができる。例えば補助キャパシタ３３の容量を、これらの寄生容量と検出トランジスタ４１のゲート容量を考慮して設定することで、容量比の変化を補正することができる。
【０１６７】
なお、変形例のＥＥＰＲＯＭ１３０においても、第２のキャパシタ３２の上方であって、金属配線層の下層に形成される層間絶縁膜を、ＨＤＰＣＶＤ法によって形成することができる。これにより、キャパシタ３２のトンネル膜にトラップ領域が形成され、書き込み速度の向上が可能となる。また、書き込み速度の向上により、書き込み電圧を低くすることが可能となる。これにより、キャパシタ３２のトンネル膜の劣化を抑えることができ、信頼性の高い不揮発性半導体記憶装置を提供することができる。
【０１６８】
即ち、変形例のＥＥＰＲＯＭ１３０は、補助キャパシタ３３及びＨＤＰＣＶＤ法で形成された層間絶縁膜ＩＬＤ１によって、より信頼性の高い不揮発性半導体記憶装置を提供することが可能である。
【０１６９】
上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【図面の簡単な説明】
【０１７０】
【図１】本実施形態に係る不揮発性半導体記憶装置の構成例。
【図２】本実施形態に係る不揮発性半導体記憶装置のレイアウトの構成例。
【図３】図２のＡ−Ａ断面を示す断面図。
【図４】本実施形態に係る不揮発性半導体記憶装置の製造工程を説明する図。
【図５】本実施形態に係る不揮発性半導体記憶装置の製造工程を説明する他の図。
【図６】本実施形態に係る不揮発性半導体記憶装置の製造工程を説明する他の図。
【図７】本実施形態に係る不揮発性半導体記憶装置の製造工程を説明する他の図。
【図８】本実施形態に係る不揮発性半導体記憶装置の製造工程を説明する他の図。
【図９】本実施形態に係る不揮発性半導体記憶装置の製造工程を説明する他の図。
【図１０】本実施形態に係る不揮発性半導体記憶装置の製造工程を説明する図。
【図１１】本実施形態に係る不揮発性半導体記憶装置の書き込み時間を説明する図。
【図１２】本実施形態に係る比較例の書き込み時間を説明する図。
【図１３】本実施形態に係る不揮発性半導体記憶装置の効果を説明する断面図
【図１４】本実施形態と比較例のリテンション特性を示す図。
【図１５】本実施形態に係る変形例を示す図。
【図１６】本実施形態に係る変形例を示す他の図。
【図１７】本実施形態に係る変形例を示す他の図。
【図１８】図１８は変形例のハイ書き込み動作を説明する図。
【図１９】図１９（Ａ）、図１９（Ｂ）は変形例のロー書き込み動作を説明する図。
【図２０】本実施形態に係る変形例のレイアウトを示す図。
【図２１】図２０のＡ−Ａ断面を示す断面図。
【符号の説明】
【０１７１】
２１  第１の選択トランジスタ、２１−Ｇ  ゲート電極形成領域、
２２  第２の選択トランジスタ、２２−Ｇ  ゲート電極形成領域
３０  フローティングノード、３１  第１のキャパシタ、
３１−１、３１−２  第１のキャパシタ形成領域、３２  第２のキャパシタ、
３２−１、３２−２  第２のキャパシタ形成領域、４１−１  ゲート電極形成領域、
３３  補助キャパシタ、４１  検出トランジスタ、ＣＤ  コントロールドレイン電圧、
ＣＤＮ  供給ノード、ＣＧ  コントロールゲート電圧、ＣＧＮ  供給ノード、
ＩＤＬ１  第１の層間絶縁膜、ＩＬＤ２  第２の層間絶縁膜、
ＰＬ１  第１ポリシリコン層、ＶＰＰ  容量比補正電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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