【手続補正書】
【提出日】平成19年3月26日(2007.3.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電子装置を形成する方法であって、以下の工程を有する、
（ａ）基材を、それぞれの中に配置された少なくとも１つの材料堆積物源とシャドーマスクとを有する複数の直列接続された堆積真空容器に通過させる工程、そして、
（ｂ）各堆積真空容器に配置された少なくとも前記１つの材料堆積物源からの材料を、該堆積真空容器に配置された前記シャドーマスクを通して真空下で前記基材上に堆積し、電子素子のアレイから成る回路を前記基材上に形成する工程、ここで、前記回路の物理的レイアウトは、前記基材上での材料の連続堆積によってのみ形成される。
【請求項２】
請求項１の方法であって、前記基材は、（ｉ）導電性、（ｉ）フレキシブル、及び（ｉｉｉ）透明の少なくとも１つの性質を有する。
【請求項３】
請求項２の方法であって、前記基材は導電性であり、電気絶縁体によって前記回路は前記基材から分離される。
【請求項４】
請求項１の方法であって、
前記基材は、その長さ方向に沿って前記複数の堆積真空容器を通過する長手シートであり、前記基材の少なくとも１つの部分が各堆積真空容器を連続的に通過進行する、そして、
前記基材の前記１つの部分は、前記堆積真空容器内に位置する前記堆積物源から材料の堆積を受ける。
【請求項５】
請求項４の方法であって、前記基材は、その長さ方向に沿って、前記複数の真空容器を通過進行する複数の互いに離間した部分を形成し、各部分は、各真空容器内に位置する前記堆積物源から材料の堆積を受ける。
【請求項６】
請求項１の方法であって、
前記電子素子は薄膜トランジスタ（ＴＦＴ）であり、そして、
前記工程（ｂ）は以下の工程を含む、
各ＴＦＴの半導体材料を堆積する、
各ＴＦＴの前記半導体材料とともに、そのソースとドレンとを形成するように第１導体材料を堆積する、
各ＴＦＴの前記半導体材料、前記ソース及び前記ドレンのそれぞれの少なくとも一部分上に第１のゲート絶縁体を堆積する、
各ＴＦＴの前記ゲート絶縁体の少なくとも一部上に、ゲートを形成するように第２導体材料を堆積する、そして、
各ＴＦＴの前記第２導体材料上方に、前記第１導体材料の少なくとも一部分が第２絶縁体を通して露出するように、第２絶縁体を堆積する。
【請求項７】
請求項６の方法であって、前記工程（ｂ）は、少なくとも１つのＴＦＴの出力パッドを形成するべく第３導体材料を堆積する工程を有し、前記出力パッドは、前記第２絶縁体と前記第１導体材料の前記露出部分とを、前記第３導体材料が前記第１導体材料の前記露出部分と電気連通するようにカバーする。
【請求項８】
請求項６の方法であって、
前記第１導体材料は、少なくとも１つのＴＦＴの前記ソースと前記ドレンとの一方とともに第１アドレスバスを形成するように堆積され、
前記第２導体材料は、少なくとも１つのＴＦＴの前記ソースと前記ドレンとの他方とともに第２アドレスバスを形成するように堆積され、そして、
各アドレスバスは個々にアドレス可能である。
【請求項９】
請求項６の方法であって、
ＴＦＴの各列又は各行のＴＦＴは、前記回路の共通のアドレスバスに接続され、そして、
各アドレスバスは個々にアドレス可能である。
【請求項１０】
請求項６の方法であって、前記半導体材料は、セレン化カドミウム（ＣｄＳｅ）である。
【請求項１１】
請求項６の方法であって、前記第１絶縁体、前記第２導体材料及び前記第２絶縁体は、各ＴＦＴの前記ソースと前記ドレンの一方を形成する前記第１導体材料の少なくとも一部分を露出状態に残すように堆積される。
【請求項１２】
請求項１の方法であって、
前記電子素子は薄膜トランジスタ（ＴＦＴ）であり、そして、
前記工程（ｂ）にて形成される前記回路は、複数の堆積された発光素子を有し、前記ＴＦＴは前記基材と前記発光素子との間に配置される。
【請求項１３】
請求項１２の方法であって、前記工程（ｂ）は以下の工程を有する、
前記基材上に、各発光素子の正孔輸送材料を、前記発光素子に関連するＴＦＴの電源端子と電気連通状態に堆積する、
各発光素子の発光材料を、前記正孔輸送材料の少なくとも一部分上方に、該発光素子の前記ＴＦＴと関連する前記電源端子とアライメント、又は隣接した状態で堆積する、
各発光素子の電子輸送材料を、各発光素子の前記発光材料の少なくとも一部分上方に堆積する、そして、
各発光素子の導体材料を、前記電子輸送材料の少なくとも一部分上方に堆積する。
【請求項１４】
請求項１３の方法であって、前記導体材料は、実質的に前記回路全体上に堆積される。
【請求項１５】
請求項１３の方法であって、前記複数の発光素子は、複数の赤色、複数の緑色、及び複数の青色の発光素子から構成される。
【請求項１６】
請求項１の方法であって、
前記電子素子は薄膜トランジスタ（ＴＦＴ）であり、そして、
前記工程（ｂ）は以下の工程を有する、
前記基材上に半導体材料の層を堆積する、
前記半導体材料と前記基材とに対して、これらとともに各薄膜トランジスタのソースとドレンとを形成するように半導体適合導体材料の第１層を堆積する、
前記半導体材料、前記ソース及び前記ドレンに対して、これらとともにゲート絶縁体を形成するように第１絶縁体層を堆積する、そして、
前記ゲート絶縁体と、前記半導体材料と、前記ソースと、前記ドレンとに対して、これらとともに前記薄膜トランジスタのゲートを形成するように、導体材料の第２層を堆積する。
【請求項１７】
請求項１６の方法であって、前記工程（ｂ）は、更に以下の工程を有する、
前記導体材料の第２層と前記第１絶縁体層とに対して、第２絶縁体層を、前記導体材料の第１層の少なくとも一部分が、前記第２絶縁体層に形成された窓を通して露出されるように堆積する、そして、
前記第２絶縁体層に形成された前記窓を通して、導体材料の第３層を堆積して出力パッドを形成する。
【請求項１８】
請求項１の方法であって、更に以下の工程を有する、
前記電子素子のアレイを真空下でテストする、そして、
そのようなテストの合格又は失格の関数として、前記基材をそれに応じて明示する。
【請求項１９】
アクティブマトリクスバックプレーンであって、アクティブ電子素子のアレイから成る回路を有する基材を含み、前記各アクティブ電子素子は、当該アクティブ電子素子を形成するための、半導体材料と絶縁材料と導体材料との適当な物理的レイアウトを含み、前記半導体材料はセレン化カドミウム（ＣｄＳｅ）である。
【請求項２０】
請求項１９に記載のアクティブマトリクスバックプレーンであって、前記回路は、一連のシャドーマスク蒸着イベントによって前記基材上に形成される。
【請求項２１】
請求項１９に記載のアクティブマトリクスバックプレーンであって、前記アクティブ電子素子は、薄膜トランジスタ（ＴＦＴ）を含む。
【請求項２２】
請求項２１に記載のアクティブマトリクスバックプレーンであって、各前記ＴＦＴは以下を含む、
前記半導体材料、
前記半導体材料上に、該半導体材料との協働で、ソースとそのためのドレンとを形成するようにオーバラップする第１の導体材料、
前記半導体材料と前記ソースと前記ドレンとのそれぞれの少なくとも一部にオーバラップする第１のゲート絶縁体、
各ＴＦＴの前記ゲート絶縁体の少なくとも一部に、そのためのゲートを形成するようにオーバラップする第２の導体材料、そして
前記第１の導体材料の少なくとも一部がこの第２の絶縁体を通して露出されるように各ＴＦＴの前記第２の導体材料にオーバラップする第２の絶縁体。