(57)【要約】【課題】本発明は、スキャンパルスの幅を減らして高速駆動し得るプラズマディスプレイ装置の駆動方法を提供する。【解決手段】前記スキャン電極に正極性の上限電圧まで上昇する波形が印加されるセットアップ期間と、前記スキャン電極に負極性の第１電圧まで下降する波形が印加されると同時に前記サステイン電極に正極性の第３電圧がバイアス電圧に印加されるセットダウン期間とを含むリセット期間と、前記スキャン電極に前記第１電圧より低い第２電圧まで下降するスキャンパルスが印加され、前記サステイン電極に前記第３電圧より低い第４電圧が維持される波形が印加されるアドレス期間と、を含むことを特徴とするプラズマディスプレイ装置の駆動方法。【選択図】図１
2006235628.tif 000002
【特許請求の範囲】
【請求項１】
上部基板に形成された少なくとも一つ以上のスキャン電極及びサステイン電極と、下部基板に形成された少なくとも一つ以上のアドレス電極と、前記スキャン電極及びサステイン電極と前記アドレス電極との交差部に形成された放電セルとを備えるプラズマディスプレイ装置において、１フレームを、リセット期間、アドレス期間及びサステイン期間の少なくとも一つ以上を含んで構成されるサブフィールドに分割して駆動する方法であって、
前記スキャン電極に正極性の上限電圧まで上昇する波形が印加されるセットアップ期間と、前記スキャン電極に負極性の第１電圧まで下降する波形が印加されると同時に前記サステイン電極に正極性の第３電圧を有するバイアス電圧が印加されるセットダウン期間とを含むリセット期間と、
前記スキャン電極に前記第１電圧より低い第２電圧まで下降するスキャンパルスが印加され、前記サステイン電極に前記第３電圧より低い第４電圧が維持される波形が印加されるアドレス期間と、
を含むことを特徴とするプラズマディスプレイ装置の駆動方法。
【請求項２】
前記アドレス期間は、前記アドレス電極に前記スキャンパルスに同期されるデータパルスが印加されることを特徴とする、請求項１記載のプラズマディスプレイ装置の駆動方法。
【請求項３】
前記第４電圧は、正極性であるか、または負極性の電圧であることを特徴とする、請求項１記載のプラズマディスプレイ装置の駆動方法。
【請求項４】
前記第４電圧の絶対値は、グラウンド電圧よりは大きく、前記第３電圧の絶対値以下であることを特徴とする、請求項１記載のプラズマディスプレイ装置の駆動方法。
【請求項５】
前記正極性の上限電圧は、放電開始電圧より高く、
前記セットアップ期間の間にサステイン電圧レベルから前記上限電圧まで漸進的に上昇する波形が印加されることを特徴とする、請求項１記載のプラズマディスプレイ装置の駆動方法。
【請求項６】
前記セットダウン期間の間に、前記上限電圧から前記第１電圧まで少なくとも１段以上で下降する波形が印加されることを特徴とする、請求項１記載のプラズマディスプレイ装置の駆動方法。
【請求項７】
前記サステイン期間は、前記スキャン電極及びサステイン電極に交番的にサステインパルスを印加することを特徴とする、請求項１記載のプラズマディスプレイ装置の駆動方法。
【請求項８】
１フレームを、リセット期間、アドレス期間及びサステイン期間の少なくとも一つ以上を含んで構成されるサブフィールドに分割して駆動されるプラズマディスプレイ装置であって、
スキャン電極及びサステイン電極を含む表示電極対と、前記表示電極対と交差するアドレス電極と、前記表示電極対とアドレス電極との交差部に形成された放電セルとを備えるプラズマディスプレイパネルと、
前記表示電極対及び前記アドレス電極を駆動する駆動装置とを備え、
前記駆動装置は、
前記リセット期間において、セットアップ期間に、前記スキャン電極に正極性の上限電圧まで上昇する波形を印加し、セットダウン期間に、前記スキャン電極に負極性の第１電圧まで下降する波形を印加すると同時に、前記サステイン電極に正極性の第３電圧をバイアス電圧として印加し、
前記アドレス期間において、前記スキャン電極に前記第１電圧より低い第２電圧まで下降するスキャンパルスを印加し、前記サステイン電極に前記第３電圧より低い第４電圧が維持される波形を印加する、
ことを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイ装置の駆動方法に係るもので、スキャンパルスの下限電圧を調整して強いアドレス放電を誘導する駆動波形及び該駆動波形で動作するプラズマディスプレイ装置の駆動方法に関するものである。
【背景技術】
【０００２】
プラズマディスプレイパネルは、隔壁が形成された背面基板及びこれと対向する前面基板の間に放電セルが形成され、各放電セルの内部の不活性ガスが高周波電圧によって放電する時に発生する真空紫外線が蛍光体を発光させることで、映像を具現する装置である。
【０００３】
図１を参照してプラズマディスプレイパネルの放電セル構造について説明すると、上部基板１０は、下部基板１８と対向して、前記上部基板１０には、スキャン電極(Ｙ)及びサステイン電極(Ｚ)が形成され、前記下部基板１８には、アドレス電極(Ｘ)が形成される。
【０００４】
前記スキャン電極(Ｙ)とサステイン電極(Ｚ)は、各々透明電極(１２Ｙ、１２Ｚ)及びこれら透明電極の線幅より狭い線幅を持つ金属バス電極(１３Ｙ、１３Ｚ)から構成される。
【０００５】
前記透明電極(１２Ｙ、１２Ｚ)は、インジウムスズオキサイド(Indium-Tin-Oxide:ITO)を含んで構成されて、前記金属バス電極(１３Ｙ、１３Ｚ)は、クロム(Cr)などの金属を含んで構成されて、抵抗の高い前記透明電極(１２Ｙ、１２Ｚ)による電圧降下を減少させる役割をする。
【０００６】
また、前記上部基板１０には、前記スキャン電極(Ｙ)とサステイン電極(Ｚ)を覆うように上部誘電体層１４及び保護膜１６が積層される。また、前記上部誘電体層１４には、プラズマの放電時に発生した壁電荷が蓄積されて、前記保護膜１６は、プラズマの放電時に発生したスパッタリングによる上部誘電体層１４の損傷を防止すると共に２次電子の放出効率を高める。
【０００７】
そして、前記下部基板１８には、下部誘電体層２２が形成され、放電によって生成された紫外線及び可視光が隣接した放電セルに漏洩されることを防止する隔壁２４が形成され、前記下部誘電体層２２及び隔壁２４の表面には、蛍光体層２６が塗布される。
【０００８】
前記蛍光体層２６は、プラズマの放電時に発生した紫外線によって励起されて赤色、緑または青色の中で何れか一つの可視光線が発生する。
【０００９】
このようなプラズマディスプレイパネルは、画像の階調を具現するために、一つのフレームが発光回数が異なる複数のサブフィールドに分けられて時分割駆動する。
【００１０】
図２を参照してプラズマディスプレイパネルの駆動方法について説明すると、２５６階調で画像を表示しようとする場合に、１/６０秒に当たるフレーム期間(１６．６７ms)は、８個のサブフィールド(ＳＦ１乃至ＳＦ８)に分けられて、各々のサブフィールドは、放電セルを初期化させるためのリセット期間と、走査ラインを選択して該選択された走査ラインでセルを選択するためのアドレス期間と、放電回数によって階調を具現するサステイン期間と、から構成される。この時、各サブフィールドで表示される画像の階調は、２n(ｎ=０、１、２、３、４、５、６、７)の割合で増加する。
【００１１】
図３を参照して前記サブフィールドの間に供給されるプラズマディスプレイパネルの駆動波形について説明すると、次のようである。
【００１２】
前記リセット期間は、セットアップ期間及びセットダウン期間から成り、前記セットアップ期間には、すべてのスキャン電極(Ｙ)に上昇ランプ波形(Ramp-up)が同時印加されてすべての放電セルで微細放電が発生することで、壁電荷が生成される。
【００１３】
前記セットダウン期間には、前記上昇ランプ波形(Ramp-up)のピーク電圧より低い正極性電圧で下降する下降ランプ波形(Ramp-down)がすべてのスキャン電極(Ｙ)に同時に印加されてすべての放電セルで消去放電が発生することで、セットアップ放電によって生成された壁電荷及び空間電荷の中で不要電荷を消去させる。
【００１４】
前記アドレス期間には、スキャン電極(Ｙ)に負極性のスキャンパルス(scan)が順次的に印加され、これと同時に前記アドレス電極(Ｘ)に正極性のデータパルス(data)が印加される。このような前記スキャンパルス(scan)とデータパルス(data)の間の電圧差と、前記リセット期間の間に生成された壁電圧とによってアドレス放電が発生し、セルが選択される。
【００１５】
一方、前記セットダウン期間とアドレス期間の間に前記サステイン電極(Ｚ)には、サステイン電圧レベル(Vs)を維持する信号が印加される。
【００１６】
前記サステイン期間には、スキャン電極(Ｙ)とサステイン電極(Ｚ)に交番的にサステインパルス(sus)が印加されてスキャン電極(Ｙ)とサステイン電極(Ｚ)の間に面放電形態でサステイン放電が発生する。前記サステイン放電が完了した後には、壁電荷の消去のためのランプ波形(erase)がサステイン電極(Ｚ)に供給される。
【００１７】
図３に示したような駆動波形による放電セル内の壁電荷及び放電発生原理を、図４に示した六角形形態の電圧曲線(Vt close curve)を利用して詳しく説明する。ここで、電圧曲線(Vt close curve)は、パネルの放電発生原理及び電圧マージンを測定するために使用される曲線である。
【００１８】
図４で電圧曲線の内部の六角形領域は、放電セルの内部の壁電荷が分布される地域であって、この地域の内部では放電が発生されない。そして、Y(-)は、スキャン電極(Ｙ)に負極性の電圧が印加された時の壁電圧の変化を示し、同様に、Y(+)、X(+)、X(-)、Z(+)、Z(-)の各々は、スキャン電極(Ｙ)またはサステイン電極(Ｚ)に負極性または正極性の電圧が印加された時の壁電圧の変化を示した。
【００１９】
一つのフレームの第一番目のサブフィールドでは、すべての放電セルにおける壁電荷条件が均一ではない。このように、セルにおける壁電荷条件を均一にするために、スキャン電極(Ｙ)には、セットアップ期間の間に正極性の電圧から放電開始電圧以上まで電圧値が上昇するランプ波形(ramp-up)をスキャン電極(Ｙ)に印加する。
【００２０】
これによって図５に示したように、放電曲線の３四分面（第３象限）のスキャン電極(Ｙ)とサステイン電極(Ｚ)の間の放電境界領域に到逹して放電が発生し、この時、スキャン電極(Ｙ)とサステイン電極(Ｚ)上に形成される壁電荷によって壁電圧は、１/２の勾配で初期壁電圧地点であるA０でC１の地点に移動する。
【００２１】
以後、継続的に電圧値が上昇すると、セル電圧が下降してF地点に到逹して、スキャン電極(Ｙ)とアドレス電極(Ｘ)の間にも対向放電が発生する。また、アドレス電極(Ｘ)上にも壁電荷が生成されるから、壁電圧は、C１から１の勾配でC２地点に変化する。
【００２２】
上昇するランプ波形(ramp-up)によってセル電圧がF地点からA１地点に移動した状態で前記スキャン電極(Ｙ)には、セットダウン期間の間に下降するランプ波形(Ramp-down)が印加される。
【００２３】
図６を参照すると、前記下降するランプ波形(Ramp-down)によってセル電圧は、Y(-)方向に変化してスキャン電極(Ｙ)とサステイン電極(Ｚ)の間の面放電開始電圧であるA２地点に到逹すると、放電が発生する。この時、発生する放電によって壁電圧は、１/２の勾配でC２からC３地点に変化する。
【００２４】
継続的に下降するランプ波形によってセル電圧は、１四分面（第１象限）の面放電領域に沿って移動しながらF２地点に到逹すると、スキャン電極(Ｙ)とアドレス電極(Ｘ)の間にも放電が発生する。対向放電によってアドレス電極(Ｘ)上にも壁電荷が生成されるから、壁電圧は、１の勾配でC３からC４地点に変化する。すなわち、リセット期間に印加される上昇ランプ波形(ramp-up)と下降ランプ波形(Ramp-down)によって壁電圧は、A０の周囲の状態に初期化される。
【００２５】
リセット期間の以後にアドレス期間の間にスキャン電極(Ｙ)にはスキャンパルス(scan)が印加され、アドレス電極(Ｘ)にはデータパルス(data)が印加される。また、サステイン電極(Ｚ)には正極性のバイアス電圧が印加される。これによって、図７に示したように、セル電圧は、スキャンパルス(scan)によってY(-)方向に移動する変化量と、データパルス(data)によってX(+)方向に移動する変化量と、サステイン電極(Ｚ)に印加される正極性のバイアス電圧によってZ(+)方向に移動する変化量と、の合計によってA３地点に変化して放電を発生するようになる。
【００２６】
アドレス期間の以後にサステイン期間の間に、図８及び図９に示したように、スキャン電極(Ｙ)に正極性のサステインパルスが印加されることから始まって、スキャン電極(Ｙ)とサステイン電極(Ｚ)とにサステインパルスが交番的に印加される。
【００２７】
スキャン電極(Ｙ)に印加されるサステインパルス(sus)によって図８に示したように、セル電圧は、Y(+)方向に移動して面放電開始電圧を超過してスキャン電極(Ｙ)とサステイン電極(Ｚ)の間に面放電が発生し、壁電圧は、スキャン電極(Ｙ)とサステイン電極(Ｚ)の間に形成される壁電荷によって壁電圧の極性が逆転されてC６地点に移動するようになる。
【００２８】
壁電圧がC６地点に位置した状態でサステイン電極(Ｚ)にサステインパルス(sus)が印加されると、図９に示したように、セル電圧は、Z(+)方向に移動して面放電開始電圧以上になって放電が発生し、壁電圧はC７地点に移動するようになる。
【００２９】
このような過程で放電が発生する駆動波形においては、アドレスの放電時に図７に示したように、セル電圧が１四分面の角の付近(A３地点の付近)に変化しながら放電が発生するが、安定的な放電のためには、スキャンパルスが印加される時間、すなわち、スキャンパルス幅が確保されなければならないが、該スキャンパルス幅が増加するほどスキャンに所要される時間が増加するという問題点があった。
【００３０】
最近、パネルサイズが大型化されることで、スキャン時間の不足で画面を二分割してスキャンを行うデュアルスキャン方式が適用されるが、この時、二つのデータ駆動部が必要になって製造費用上昇の原因となる。したがって、製造費用を減らすために、シングルスキャン方式を適用するためには、スキャン時間を減らすための高速駆動方式が切実である。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
本発明は、従来の問題点に鑑みてなされたもので、スキャンパルスの幅を減らして高速駆動し得るプラズマディスプレイ装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００３２】
本発明は、上部基板に形成された少なくとも一つ以上のスキャン電極及びサステイン電極と、下部基板に形成された少なくとも一つ以上のアドレス電極の交差部に形成された放電セルを駆動するサブフィールドは、リセット期間、アドレス期間またはサステイン期間の中で何れか一つ以上を含んで構成されて、前記リセット期間は、前記スキャン電極に正極性の上限電圧まで上昇する波形が印加されるセットアップ期間と、前記スキャン電極に負極性の第１電圧まで下降する波形が印加されると同時に前記サステイン電極に正極性の第３電圧がバイアス電圧に印加されるセットダウン期間と、から成り、前記アドレス期間は、前記スキャン電極に前記第１電圧より低い第２電圧まで下降するスキャンパルスが印加され、前記サステイン電極に前記第３電圧より低い第４電圧が維持される波形が印加されることを特徴とする。
【００３３】
前記セットアップ期間の間にスキャン電極に印加される波形は、サステイン電圧レベルから前記上限電圧まで漸進的に上昇する波形が印加され、この時、前記正極性の上限電圧は、放電開始電圧より高いことを特徴とする。
【００３４】
前記セットダウン期間の間に前記スキャン電極に前記上限電圧から前記第１電圧まで少なくとも１段以上に下降する波形が印加され、前記サステイン電極に正極性の第３電圧がバイアス電圧に印加されることを特徴とする。
【００３５】
また、前記アドレス期間の間に前記スキャン電極に前記第１電圧より低い第２電圧まで下降するスキャンパルスが印加されることで、前記サステイン電極にも前記第３電圧よりもっと低い第４電圧が印加されて両電極間の電圧差が一定の水準を維持するようにすることを特徴とする。また、前記アドレス電極に前記スキャンパルスに同期されるデータパルスを印加することを特徴とする。
【００３６】
したがって、前記第４電圧は、正極性であるか、または負極性の電圧で、絶対値は、グラウンド電圧よりは大きく、前記第３電圧の絶対値以下であることが好ましい。
前記サステイン期間の間に前記スキャン電極及びサステイン電極に交番的にサステインパルスを印加することを特徴とする。
【発明の効果】
【００３７】
本発明に係る駆動波形によると、スキャン時間が短縮されて高速アドレッシングが可能になる。これにより、パネルのサイズが大型化されてもシングルスキャン方式を適用し得ることで、製造単価を低減し得るという効果がある。
【発明を実施するための最良の形態】
【００３８】
以下、添付の図面を参照して本発明によってスキャンパルスの下限電圧が従来より低く設定され、前記スキャンパルスの幅が減少されて高速駆動が可能であるプラズマディスプレイ装置の駆動方法について説明する。
【００３９】
ただし、本発明に係るプラズマディスプレイパネルは、本明細書に記載した実施形態に限定されず、多数の実施形態が存在し得ることを明示する。
【００４０】
以下、図１０乃至図１５を参照して本発明の実施形態について詳しく説明する。
【００４１】
図１０は、本発明のプラズマディスプレイパネルの駆動方法を示した駆動波形図である。
【００４２】
まず、プラズマディスプレイパネルは、少なくとも一つ以上のスキャン電極及びサステイン電極が形成された上部基板と、少なくとも一つ以上のアドレス電極が形成された下部基板とが互いに対向して構成される。上部電極と下部電極との間において、スキャン電極及びサステイン電極からなる表示電極対と、アドレス電極との交差部には、放電セルが形成される。
【００４３】
また、前記上部基板及び下部基板に形成された各電極の交差部に形成された放電セルを駆動するサブフィールドは、全画面を初期化するためのリセット期間、セルを選択するためのアドレス期間、及び選択されたセルの放電を維持させるためのサステイン期間の中で少なくとも一つ以上を含んで構成される。
【００４４】
リセット期間は、セットアップ期間及びセットダウン期間から成り、前記セットアップ期間には、すべてのスキャン電極(Ｙ)に正極性の上限電圧まで上昇する波形が印加され、前記セットダウン期間の間には、負極性の第１電圧まで下降する波形が印加される。
【００４５】
前記セットアップ期間には、サステイン電圧から前記上限電圧まで連続的に上昇するランプ波形(Ramp-up)によって全画面の放電セル内には、微弱な放電が起きてセル内で壁電荷が生成される。
【００４６】
また、前記セットダウン期間には、前記上限電圧からグラウンドレベルまで下降した後、第１電圧(-Ｖｙ)まで連続的に下降するランプ波形(Ramp-down)がスキャン電極(Ｙ)に印加される。これによって放電セルには微弱な消去放電が起きて、前記セットアップ放電によって生成された壁電荷及び空間電荷の中で不要電荷を消去させて全画面のセル内にアドレス放電に必要な壁電荷が均一に残留するようにする。
【００４７】
これと同時に、前記セットダウン期間の間に前記サステイン電極(Ｚ)には正極性の第３電圧が印加される。これをサステインバイアス電圧(Vｚ bias)という。すなわち、リセット期間の間には、スキャン電極(Ｙ)とサステイン電極(Ｚ)の間の電圧差によってセットアップ放電及びセットダウン放電が起きる。
【００４８】
アドレス期間には、前記スキャン電極(Ｙ)に負極性スキャンパルス(scan)が順次的に印加される。前記スキャンパルス(scan)は、第１電圧(-Ｖｙ)より低い第２電圧(-Ｖｙ’)まで下降する。これと同時に、前記アドレス電極(Ｘ)に正極性のデータパルス(data)が印加され、前記サステイン電極には、前記第３電圧(Vｚ bias)より低い正極性の第４電圧(Ｖｚａ)が印加される。
【００４９】
この時、該第４電圧(Ｖｚａ)の絶対値は、グラウンドレベルよりは大きく、かつ、サステインバイアスパルスの電圧以下である。ここで、補助データパルスの電圧値の絶対値（第４電圧の絶対値）は、グラウンドレベルよりは大きく、かつ、サステインバイアス電圧(Vｚ bias)以下の範囲である。
【００５０】
このように、前記スキャンパルス(scan)とデータパルス(data)が印加されることで、スキャン電極(Ｙ)とアドレス電極(Ｘ)の間の電圧差と、リセット期間の間に生成された壁電圧とが加わって、前記データパルス(data)が印加されるセル内には、アドレス放電が発生する。
【００５１】
サステイン期間の間に、前記スキャン電極(Ｙ)及びサステイン電極(Ｚ)に交番的にサステインパルス(sus)が印加される。これによってアドレス放電によって選択されたセルは、セル内の壁電圧とサステインパルス(sus)による電極間の電圧差が加わってサステイン放電が発生する。
【００５２】
本発明に係る駆動波形による放電原理を図１１乃至図１５に示した電圧曲線を利用して詳しく説明する。図１１乃至図１５において、Ｖｔｙｚは、スキャン電極（Ｙ）の電位がサステイン電極（Ｚ）の電位よりも高い場合に、両電極間で放電が開始する両電極間の閾値の電圧である。Ｖｔｚｙは、サステイン電極（Ｚ）の電位がスキャン電極（Ｙ）の電位よりも高い場合に、両電極間で放電が開始する両電極間の閾値の電圧である。Ｖｔｘｙは、アドレス電極（Ｘ）の電位がスキャン電極（Ｙ）の電位よりも高い場合に、両電極間で放電が開始する両電極間の閾値の電圧である。Ｖｔｙｚは、スキャン電極（Ｙ）の電位がアドレス電極（Ｘ）の電位よりも高い場合に、両電極間で放電が開始する両電極間の閾値の電圧である。Ｖｔｚｘは、サステイン電極（Ｚ）の電位がアドレス電極（Ｘ）の電位よりも高い場合に、両電極間で放電が開始する両電極間の閾値の電圧である。Ｖｔｘｚは、アドレス電極（Ｘ）の電位がサステイン電極（Ｚ）の電位よりも高い場合に、両電極間で放電が開始する両電極間の閾値の電圧である。
【００５３】
すべての放電セルの壁電荷条件は均一ではないため、壁電荷条件を均一にするために、一つのフレームの第一番目目のサブフィールドのリセット期間の間にスキャン電極(Ｙ)に正極性の電圧から放電開始電圧より高い上限電圧まで連続的に上昇する波形が印加される。
【００５４】
これによって図１１に示したように、放電曲線の３四分面（第３象限）のスキャン電極(Ｙ)とサステイン電極(Ｚ)との間の放電境界領域に到逹して放電が発生し、この時、スキャン電極(Ｙ)とサステイン電極(Ｚ)上に形成される壁電荷によって壁電圧は、１/２の勾配で初期壁電圧地点であるA０からC１の地点に移動する。
【００５５】
以後、継続的に電圧値が上昇すると、セル電圧が下降してF地点に到逹し、スキャン電極(Ｙ)とアドレス電極(Ｘ)の間に対向放電が発生する。また、アドレス電極(Ｘ)上にも壁電荷が生成されるから、壁電圧は、C１から１の勾配でC２地点に変化する。
【００５６】
セットアップ期間の間にスキャン電極(Ｙ)の電圧が上昇することで、セル電圧がF地点からA１地点に移動した状態でセットダウン期間の間に前記スキャン電極(Ｙ)には、上限電圧から第１電圧(-Ｖｙ)まで下降する波形(Ramp-down)が印加され、前記サステイン電極(Ｚ)には第３電圧をバイアス電圧(Vｚ bias)として維持する波形が印加される。
【００５７】
図１２を参照すると、前記負極性の第１電圧(-Ｖｙ)まで下降する波形(Ramp-down)によってセル電圧がY(-)方向に変化して、スキャン電極(Ｙ)とサステイン電極(Ｚ)の間の面放電開始電圧であるA２地点に到逹する瞬間に放電が発生し、この時に発生する放電によって壁電圧は１/２の勾配でC２からC３地点に変化する。
【００５８】
継続的に下降するランプ波形によってセル電圧は、１四分面（第１象限）の面放電領域に沿って移動しながらF２地点に到逹すると、スキャン電極(Ｙ)とアドレス電極(Ｘ)の間にも放電が発生する。対向放電によってアドレス電極(Ｘ)上にも壁電荷が生成される。このとき、アドレス電極（Ｘ）上には、セットアップ期間で蓄積された電荷とは逆極性の電荷が蓄積されるので、壁電圧は１の勾配でC３からC４地点に変化する。すなわち、リセット期間の間にセットアップ放電を起こす波形(ramp-up)とセットダウン放電を起こす波形(Ramp-down)とによって、壁電圧はA０の周囲の状態に初期化される。
【００５９】
リセット期間の以後に、アドレス期間の間にスキャン電極(Ｙ)にはスキャンパルス(scan)が印加され、アドレス電極(Ｘ)にはデータパルス(data)が印加される。また、サステイン電極(Ｚ)には、正極性の電圧(Ｖｚａ)が印加される。
【００６０】
この時、アドレス期間の間に前記スキャン電極(Ｙ)に印加されるスキャンパルス(scan)は、セットダウン期間の間に印加される波形(Ramp-down)の下限電圧である第１電圧(-Ｖｙ)より低い第２電圧(-Ｖｙ’)まで下降する。そして、前記サステイン電極(Ｚ)に印加されるパルス(Ｖｚａ)は、セットダウン期間の間に印加されるバイアス電圧である第３電圧(Vｚ bias)より低い第４電圧(Ｖｚａ)を維持する。前記第４電圧を維持する波形を補助データパルスと言う。
【００６１】
これによって、図１３に示したように、セル電圧は、サステイン電極(Ｚ)に印加される補助データパルス(Ｖｚａ)によってZ(+)方向に移動してA３地点に変化した状態で、前記スキャンパルス(scan)によってY(-)方向に移動する変化量と、データパルス(data)によってX(+)方向に移動する変化量との合計によってA４地点に変化してアドレス放電が発生する。
【００６２】
この時、前記スキャンパルス(scan)の下限電圧が従来に比べてより低くする理由は、ジッター(jitter)特性を向上させるためであるが、該ジッター特性は、スキャンパルス(scan)とデータパルス(data)とが印加された時点に、放電がいかに早く開始されるかに関する特性である。
【００６３】
実質的に、放電は、両電極の電圧差が放電開始電圧以上になってもすぐ発生されることなく、放電遅延によってある程度の時間が経た後発生するが、前記遅延時間は、放電駆動の遅延を引き起こすもので、これを短縮するほど迅速なスキャンが可能であることを意味する。
【００６４】
したがって、本発明は、ジッター特性を向上するために、前記スキャンパルス(scan)の下限電圧を第１電圧(-Ｖｙ)より低い第２電圧(-Ｖｙ’)にして、スキャンパルスの幅を従来より短縮させる。しかし、前記スキャンパルス(scan)が印加されるスキャン電極(Ｙ)とサステイン電極(Ｚ)の間の電圧差が高くなる場合、オフセルに指定されなければならないセルでもアドレス放電が発生し得るため、このような誤放電を防止するために、本発明は、前記サステイン電極(Ｚ)に印加する補助データパルスの電圧値を第３電圧(Vｚ bias)より低い第４電圧(Ｖｚａ)に低める。
【００６５】
一方、ジッター特性と関連して図１３の放電電圧曲線について説明すると、第１四分面（第１象限）の端に表現された等曲線は、放電範囲を示したための等曲線であって、放電電圧曲線の外部にある曲線であればあるほど強い放電が発生し、ジッター特性が良い境界である。
【００６６】
図１３に示したように、アドレス期間の間に従来発明の駆動波形によって駆動される放電セルから発生する放電は、点線で表示されたように、放電が弱く発生する地点にセル電圧が変化したため、ジッター特性が良くなかったが、本発明に係る駆動波形によって駆動される放電セルから発生する放電は、実線で表示されたように、誤放電が発生する地点でセル電圧が変化するから、ジッター特性が向上することが分かる。
【００６７】
アドレス期間の以後にサステイン期間の間に、図１４及び図１５に示したように、スキャン電極(Ｙ)とサステイン電極(Ｚ)でサステインパルスが交番的に印加される。
【００６８】
スキャン電極(Ｙ)に印加されるサステインパルス(sus)によって図１４に示したように、セル電圧は、Y(+)方向に移動して面放電開始電圧を超過するから、スキャン電極(Ｙ)とサステイン電極(Ｚ)の間に面放電が発生し、壁電圧は、スキャン電極(Ｙ)とサステイン電極(Ｚ)との間に形成される壁電荷によって壁電圧の極性が逆転されてC６地点に移動するようになる。
【００６９】
壁電圧がC６地点に位置した状態でサステイン電極(Ｚ)にサステインパルス(sus)が印加されると、図１５に示したように、セル電圧は、Z(+)方向に移動して面放電開始電圧以上になるから、サステイン放電が発生して壁電圧はC７地点に移動するようになる。
【００７０】
図１６は、本実施形態に係る駆動方法を適用したプラズマディスプレイ装置１の構成例である。
【００７１】
プラズマディスプレイ装置１は、プラズマディスプレイパネル４００と、データ駆動部４１０と、走査駆動部４２０と、維持駆動部４３０と、駆動パルス制御部４４０と、駆動電圧発生部４５０と、を備える。
【００７２】
プラズマディスプレイパネル４００は、前面パネルと背面パネルとを備えている。前面パネルは、前面ガラス基板と、前面ガラス基板上に形成された走査電極Ｙ１〜Ｙｎ及び維持電極Ｚからなる表示電極対と、表示電極対（走査電極Ｙ１〜Ｙｎ及び維持電極Ｚ）を覆う上部誘電体層と、上部誘電体層を覆う保護膜とを備えている。背面パネルは、背面ガラス基板と、背面ガラス基板上に形成された複数のアドレス電極Ｘ１〜Ｘｍと、複数のアドレス電極Ｘ１〜Ｘｍを覆う下部誘電体層と、下部誘電体層上に形成された隔壁と、隔壁間に露出する下部誘電体層から隔壁側面に亘って形成される蛍光体層と、を備えている。表示電極対（走査電極Ｙ１〜Ｙｎ及び維持電極Ｚ）と、アドレス電極Ｘとは交差しており、交差部には放電セルが形成されている。隔壁は、例えば、アドレス電極Ｘに略垂直な方向に沿って放電セルを区画するように形成されるストライプタイプの隔壁である。
【００７３】
データ駆動部４１０は、プラズマディスプレイパネル４００に形成されたアドレス電極Ｘ１〜Ｘｍにデータを印加する。ここで、データは、外部から入力される映像信号を処理する映像信号処理部（図示せず）で処理された映像信号データである。データ駆動部４１０は、駆動パルス制御部４４０からのデータタイミング制御信号ＣＴＲＸに応答してデータをサンプリングしてラッチした後、アドレス電圧Ｖａを有するアドレスパルスをそれぞれのアドレス電極Ｘ１〜Ｘｍに供給する。走査駆動部４２０は、プラズマディスプレイパネル４００に形成された走査電極Ｙ１〜Ｙｎを駆動する。維持駆動部４３０は、プラズマディスプレイパネル４００に共通電極として形成された維持電極Ｚを駆動する。
【００７４】
駆動パルス制御部４４０は、プラズマディスプレイパネル４００の駆動時にデータ駆動部４１０、走査駆動部４２０及び維持駆動部４３０を制御する。すなわち、駆動パルス制御部４４０は、前記のようなリセット期間、アドレス期間、維持期間にデータ駆動部４１０、走査駆動部４２０及び維持駆動部４３０の動作タイミングと同期化を制御するためのタイミング制御信号ＣＴＲＸ、ＣＴＲＹ、ＣＴＲＺを生成し、それぞれの駆動部４１０、４２０、４３０にそれぞれのタイミング制御信号ＣＴＲＸ、ＣＴＲＹ、ＣＴＲＺを伝送する。
【００７５】
ここで、データ制御信号ＣＴＲＸには、データをサンプリングするためのサンプリングクロック、ラッチ制御信号、データ駆動部４１０内のエネルギー回収回路及び駆動スィッチ素子のＯＮ／ＯＦＦタイムを制御するためのスィッチ制御信号が含まれる。走査制御信号ＣＴＲＹには、走査駆動部４２０内のエネルギー回収回路と駆動スィッチ素子のＯＮ／ＯＦＦタイムを制御するためのスィッチ制御信号が含まれる。維持制御信号ＣＴＲＺには、維持駆動部４３０内のエネルギー回収回路と駆動スィッチ素子のＯＮ／ＯＦＦタイムを制御するためのスィッチ制御信号が含まれる。
【００７６】
駆動電圧発生部４５０は、駆動パルス制御部４４０とそれぞれの駆動部４１０、４２０、４３０に必要な駆動電圧を発生させて供給する。すなわち、駆動電圧発生部４５０は、セットアップ電圧Ｖｓｅｔｕｐ、セットダウン波形の最低電圧−Ｖｙ、走査基準電圧Ｖｓc、走査電圧−Ｖｙ’、維持電圧Ｖｓ、アドレス電圧Ｖａ、バイアス電圧Ｖｚｂｉａｓ、補助データパルス電圧Ｖｚａを発生する。これらの駆動電圧は、放電ガスの組成や放電セル構造に応じて適宜変更され得る。
【００７７】
本発明に係るプラズマディスプレイ装置の駆動装置は、データ駆動部４１０、走査駆動部４２０、維持駆動部４３０及び駆動パルス制御部４４０を備えて構成することができる。また、本発明に係るプラズマディスプレイ装置の駆動装置は、駆動電圧発生器４５０を更に備えても良い。
【００７８】
データ駆動部４１０、走査駆動部４２０、維持駆動部４３０及び駆動パルス制御部４４０を備える駆動装置は、上述した駆動方法（図１０参照）を実行して、プラズマディスプレイパネル４００を駆動する。
【００７９】
リセット期間のセットアップ期間において、走査駆動部４２０は、駆動パルス制御部４４０により制御されて、図１０に示すように、全てのスキャン電極に、維持電圧ＶｓからＶｓｅｔｕｐまで上昇する上昇ランプパルスＲａｍｐ−ｕｐを印加する。
【００８０】
リセット期間のセットダウン期間において、走査駆動部４２０は、駆動パルス制御部４４０により制御されて、全てのスキャン電極に、Ｖｓｅｔｕｐよりも低い電圧（例えば、グランド電圧ＧＮＤ）から負極性の第１電圧（−Ｖｙ）まで下降する下降ランプ波形Ｒａｍｐ−ｄｏｗｎを印加する。セットダウン期間には、維持駆動部４３０は、駆動パルス制御部４４０により制御されて、サステイン電極に、正極性の第３電圧（Ｖｚｂｉａｓ）を印加する。
【００８１】
アドレス期間には、走査駆動部４２０は、駆動パルス制御部４４０により制御されて、走査基準電圧Ｖｓｃから、負極性の第２電圧（−Ｖｙ’＜−Ｖｙ）まで下降するスキャンパルスを、スキャン電極Ｙ１〜Ｙｎに順次印加する。ここで、Ｖｓｃは、グランド電圧ＧＮＤまたは正極性電圧である。なお、スキャン電極の走査方法は、順次走査に限らず、他の走査順序の走査を用いても良い。
また、アドレス期間には、データ駆動部４１０は、駆動パルス制御部４４０により制御されて、スキャンパルスに同期して、スキャンパルスが印加されるスキャン電極に含まれる放電セルに対応するデータパルス（最高電圧値Ｖａ）を、全てのアドレス電極Ｘ１〜Ｘｍに同時に印加する。
【００８２】
更に、アドレス期間には、維持駆動部４３０は、駆動パルス制御部４４０に制御されて、サステイン電極に、第３電圧（Ｖｚｂｉａｓ）より低い正極性の第４電圧(Ｖｚａ)を印加する。この時、第４電圧(Ｖｚａ)の絶対値は、グラウンドレベルよりは大きく、かつ、サステインバイアスパルス（Ｖｚｂｉａｓ）の電圧以下である。
【００８３】
サステイン期間には、走査駆動部４２０及び維持駆動部４３０は、駆動パルス制御部４４０により制御され、前記スキャン電極(Ｙ)及びサステイン電極(Ｚ)に、交互にサステインパルス（最高電圧値Ｖｓ）を印加する。
【００８４】
以上、説明した内容を通じて当業者であれば本発明の技術思想を外れない範囲で変更が可能であり、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限るのではなく、特許請求範囲により定めるはずである。
【図面の簡単な説明】
【００８５】
【図１】従来のプラズマディスプレイパネルの放電セル構造を示した斜視図である。
【図２】プラズマディスプレイパネルの一つのフレームを示した図である。
【図３】従来のサブフィールド期間の間に電極に供給される駆動波形図である。
【図４】放電セルにおける壁電荷位置を示した図である
【図５】放電による放電セルにおける壁電荷位置を示した図である（セットアップ期間）。
【図６】放電による放電セルにおける壁電荷位置を示した図である（セットダウン期間）。
【図７】放電による放電セルにおける壁電荷位置を示した図である（アドレス期間）。
【図８】放電による放電セルにおける壁電荷位置を示した図である（サステイン期間）。
【図９】放電による放電セルにおける壁電荷位置を示した図である（サステイン期間）。
【図１０】本発明によってサブフィールド期間の間に電極に供給される駆動波形図である。
【図１１】放電による放電セルにおける壁電荷位置を示した図である（セットアップ期間）。
【図１２】放電による放電セルにおける壁電荷位置を示した図である（セットダウン期間）。
【図１３】放電による放電セルにおける壁電荷位置を示した図である（アドレス期間）。
【図１４】放電による放電セルにおける壁電荷位置を示した図である（サステイン期間）。
【図１５】放電による放電セルにおける壁電荷位置を示した図である（サステイン期間）。
【図１６】本実施形態に係る駆動方法を適用したプラズマディスプレイ装置１の構成例である。
【図１】
2006235628.tif 000003
【図２】
2006235628.tif 000004
【図３】
2006235628.tif 000005
【図５】
2006235628.tif 000006
【図６】
2006235628.tif 000007
【図７】
2006235628.tif 000008
【図８】
2006235628.tif 000009
【図９】
2006235628.tif 000010
【図１０】
2006235628.tif 000011
【図１２】
2006235628.tif 000012
【図１３】
2006235628.tif 000013
【図１４】
2006235628.tif 000014
【図１５】
2006235628.tif 000015
【図４】
2006235628.tif 000016
【図１１】
2006235628.tif 000017
【図１６】
2006235628.tif 000018