【手続補正書】
【提出日】平成18年12月15日(2006.12.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一の欠陥密度と、第一のドーピングレベルとを有する出発半導体基板を選択する段階；
前記出発半導体基板上に、前記第一の欠陥密度以下の第二の欠陥道度を有する半導体層を形成する段階；
前記半導体層は、前記出発半導体基板に最も近い第一の表面において、前記第一のドーピングレベル以下の第二のドーピングレベルを有するように、形成の際にドープされる、
前記第一の表面と反対側の、前記半導体層の第二の表面上に動的素子を形成する段階；そして
前記出発半導体基板を除去する段階：
を含む、半導体素子の作製法。
【請求項２】
形成の際、前記半導体層において、ドーピングレベルを制御する段階：
をさらに含む、請求項１に記載の方法。
【請求項３】
前記ドーピングレベルを、前記半導体層を前記第二のドーピングレベルで均一にドープするように制御する、請求項２に記載の方法。
【請求項４】
前記出発半導体基板及び前記半導体層をＧａＡｓから作る、請求項１に記載の方法。
【請求項５】
前記出発半導体基板をＧａＡｓから作り、そして前記半導体層を単結晶材料のエピタキシャル成長から作る、請求項１に記載の方法。
【請求項６】
前記半導体層をＡｌＧａＡｓＰから作る、請求項５に記載の方法。
【請求項７】
前記出発半導体基板が低欠陥密度を有する、請求項１に記載の方法。
【請求項８】
形成の際、前記半導体層においてドーピングレベルを制御する段階：
をさらに含む、請求項７に記載の方法。
【請求項９】
前記半導体層を、前記第二のドーピングレベルで、均一にドープする、請求項８に記載の方法。
【請求項１０】
前記出発半導体基板及び前記半導体層をＧａＡｓから作る、請求項７に記載の方法。
【請求項１１】
前記出発半導体基板をＧａＡｓから作り、そして前記半導体層を単結晶材料のエピタキシャル成長から作る、請求項７に記載の方法。
【請求項１２】
前記半導体層を、ＡｌＧａＡｓＰから作る、請求項１１に記載の方法。
【請求項１３】
前記動的素子を形成する段階が、前記半導体層の前記第二の表面上の光学利得キャビティーを形成すること、
を含み、
前記光学利得キャビティーは、前記半導体層を通して発光するように配置されている、請求項１に記載の方法。
【請求項１４】
形成の際、前記半導体層においてドーピングレベルを制御する段階：
をさらに含む、請求項１３に記載の方法。
【請求項１５】
前記ドーピングレベルを、前記半導体層を前記第二のドーピングレベルで均一にドープするように制御する、請求項１４に記載の方法。
【請求項１６】
前記出発半導体基板及び前記半導体層をＧａＡｓから作る、請求項１３に記載の方法。
【請求項１７】
前記出発半導体基板をＧａＡｓから作り、そして前記半導体層を単結晶材料のエピタキシャル成長から作る、請求項１３に記載の方法。
【請求項１８】
前記半導体層をＡｌＧａＡｓＰから作る、請求項１７に記載の方法。
【請求項１９】
前記出発半導体基板を除去する段階の後、前記半導体層の前記第一の表面上に、光学的アパーチュアを形成する段階；そして
拡張光キャビティーを形成するように、前記半導体層の前記第一の表面に対して外部ミラー／レンズを配置する段階；
をさらに含む、請求項１３に記載の方法。
【請求項２０】
形成の際、前記半導体層においてドーピングレベルを制御する段階：
をさらに含む、請求項１９に記載の方法。
【請求項２１】
前記半導体層を、前記第二のドーピングレベルで均一にドープする、請求項２０に記載の方法。
【請求項２２】
前記出発半導体基板及び前記半導体層をＧａＡｓから作る、請求項１９に記載の方法。
【請求項２３】
前記半導体基板をＧａＡｓから作り、そして前記半導体層を単結晶材料のエピタキシャル成長から作る、請求項１９に記載の方法。
【請求項２４】
前記半導体層をＡｌＧａＡｓＰから作る、請求項２３に記載の方法。
【請求項２５】
前記第二のドーピングレベルが、５×１０16ｃｍ-3〜５×１０17ｃｍ-3である、請求項２１に記載の方法。
【請求項２６】
前記ドーピングレベルが、前記半導体層の大部分の厚さを第二のドーピングレベルでドープし、そして前記第二の表面に近接する前記半導体層領域を、第三のより高いドーピングレベルでドープするように制御される、請求項２０に記載の方法。
【請求項２７】
前記半導体層を形成させる前に、前記出発半導体基板上にエッチング停止層を形成する段階：
ここで、前記エッチング停止層は、前記出発半導体基板及び前記半導体層と異なる材料で構成される、
をさらに含む、請求項１に記載の方法。
【請求項２８】
前記出発半導体基板を除去する段階の後、前記エッチング停止層を取り除く段階：
をさらに含む、請求項２７に記載の方法。
【請求項２９】
前記動的素子上に第一の電気接点を形成する段階；
前記半導体基板の第二の表面に電気接触するように、第二の電気接点を形成する段階：
前記第一及び第二の電気接点は、前記半導体層の同じ面上に形成される、
をさらに含む、請求項１に記載の方法。
【請求項３０】
形成の際に、前記半導体層のドーピングレベルを制御する段階：
前記ドーピングレベルは、前記半導体層を前記第二のドーピングレベルで均一にドープするように制御される、
をさらに含む、請求項２９に記載の方法。
【請求項３１】
形成の際、前記半導体層に関してドーピングレベルを制御する段階：
前記ドーピングレベルは、前記半導体層の大部分の厚さを第二のドーピングレベルでドープし、そして前記第二の表面に近接する前記半導体層領域を、第三のより高いドーピングレベルでドープするように制御される、
をさらに含む、請求項２９に記載の方法。
【請求項３２】
前記ドーピングレベルが、前記半導体層の大部分の厚さを第二のドーピングレベルでドープし、そして前記第二の表面に近接する前記半導体層領域を、第三のより高いドーピングレベルでドープするように制御される、請求項２に記載の方法。
【請求項３３】
前記動的素子を形成する段階が、
前記光学利得キャビティー上に第一の電気接点を形成する段階；そして
前記半導体基板の第二の表面に電気接触するように、第二の電気接点を形成する段階：
前記第一及び第二の電気接点は、前記半導体層の同じ面上に形成される、
をさらに含む、請求項１３に記載の方法。
【請求項３４】
形成の際、前記半導体層に関してドーピングレベルを制御する段階：
前記ドーピングレベルは、前記半導体層の大部分の厚さを第二のドーピングレベルでドープし、そして前記第二の表面に近接する前記半導体層領域を、第三のより高いドーピングレベルでドープするように制御される、
をさらに含む、請求項３３に記載の方法。
【請求項３５】
形成の際、前記半導体層に関してドーピングレベルを制御する段階：
前記ドーピングレベルは、前記半導体層の大部分の厚さを第二のドーピングレベルでドープし、そして前記第二の表面に近接する前記半導体層領域を、第三のより高いドーピングレベルでドープするように制御される、
をさらに含む、請求項１３に記載の方法。
【請求項３６】
前記出発半導体基板を除去する段階の後、前記半導体層の前記第一の表面上に反射防止層を形成する段階：
をさらに含む、請求項１９に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、半導体素子又は集積回路（ＩＣ）の作製に関する。さらに具体的には、本発明は、一般的なウェーハ上で、所望のドーピングプロファイル及び欠陥密度の半導体層の外延的成長による素子又はＩＣの作製に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
一般的に、電子素子の性能は、基材表面上に成長又は形成させた構造体だけでなく、基板そのものの特性によっても決まるものである。例えば、基板中のドーピングレベルは、直列抵抗及び電流密度分布（電流が基板を通って流れる場合）、分離された素子の接合点に関する接合静電容量、又は寄生サイリスタ（ＣＭＯＳ  ＩＣｓ）を伴う素子中のラッチアップ耐性に影響を与える可能性がある。欠陥密度も重要であり、漏れ電流及び素子の信頼性に影響を与えることとなる。基板を通して発光する光学素子の場合には（ＮＥＣＳＥＬ（Ｎｏｖａｌｕｘ（商標）拡張型空洞面発光レーザー（Ｅｘｔｅｎｄｅｄ  Ｃａｖｉｔｙ  Ｓｕｒｆａｃｅ  Ｅｍｉｔｔｉｎｇ  Ｌａｓｅｒ））等）、基板中の光吸収も重要となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
ＮＥＣＳＥＬ又は底部発光ＶＣＳＥＬ（垂直空洞面発光レーザー）の特定の場合において、基板特性の重要性は、次のようになる。ゲイン領域への電流が、この基板を通過する。素子の境界面において多すぎる電流の密集を避け、そして直列抵抗を低く保つため、高い導電率が必要とされる。大量にドープした、厚い基板を用いることによって、高い導電率を達成することができる。一方、光学的損失を小さく保たねばならず、これは低ドーピングレベル及び薄い基板を意味する。第３要件は、そのライフタイム全体にわたり、仕様範囲内の素子の作用を維持する必要性から生ずるものである。第３要件を達成するのに重要な要素は、基板中の欠陥密度を低く保つことである。これら３要件（抵抗の低さ、光学的損失の少なさ、及び欠陥密度の低さ）の許容できる妥協点を、市販の基板材料で達成することは難しい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
別の態様では、化学的エッチングを用いて出発基板を取り除く。支持層１１２の成長の前に、出発基板上で好適なエッチング停止部を成長させる。エッチング停止層の例として、ＡｌＧａＡｓ及びＧａＡｓＰを含むことが好適である。ＡｌＧａＡｓエッチング停止部の場合では、例えば、クエン酸／過酸化水素／水の混合物（ＡｌＧａＡｓ上で優先的にＧａＡｓをエッチングする）を用いて、ＧａＡｓ基板を取り除くことができる。ＧａＡｓＰエッチング停止部では、好適なエッチ例は、水酸化アンモニウム／過酸化水素／水である。一旦、出発基板を取り除くと、エッチング停止層は、同じ場所に留まるか、又はさらなる化学的エッチングによって取り除かれるかのどちらかとなる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
本発明を用いた半導体素子の作製例を、図５−１及び図５−２において記述する。最初の図は、エピタキシャル成長後の、ウェーハの断面を示したものであり、支持半導体層及び素子活性層を含む。この作製プロセスは、次のような公知の半導体プロセスの各段階を併用しＮＥＣＳＥＬダイを形成する：
ａ．次の層に関するパターンを規定するマスクの位置合わせをするために用いる基準マスクの作製（段階１〜３）。
ｂ．電流閉じ込め部（段階４〜８）
約１０，０００のファクターによって、所望のゲインアパーチュアの外側のｐ−ＤＢＲの導電性を下げる陽子注入を用いて、電流閉じ込め部を達成する。ＮＥＣＳＥＬは、この注入がなくても作用するが、ゲインアパーチュアの外側の電流が、ウォールプラグ効率を下げてしまう。このプロセス中の全体で、犠牲窒化物層によってこのウェーハを覆う。高エネルギー注入は、この層を容易に貫通し、そしてこの層を取り除くことによって、注入段階又はマスキング段階からの異物が、ウェーハ上に残らないことが確保される。
ｃ．エピタキシャル層の孤立したメサ内に分離（段階９〜１１）。これによって、基板層への電気接点が可能になるだけでなく、エピタキシャル層内の固有のひずみを軽減し、改良されたダイアタッチと、さらなる堅実な性能と、より高い信頼性とに関し、最終ダイを均一化する。
ｄ．ウェーハの不導体化（段階１２〜１５）。窒化物層が、このウェーハ表面及びメサ側壁を不導体化する；ビア類が、窒化物内で電気接点のために開放される。
ｅ．レーザーダイオードのアノード及びカソードに電気接点の作製（段階１６〜２６）。一旦、ウェーハプロセスが完了すると、丈夫でかつ信頼性のあるダイアタッチプロセスが可能となるように、このダイの同一面上に電気接点を形成する。
ｆ．オンウェーハ試験（段階２７）。製造のこの早い段階において、完全にレーザー操作をチェックすることができる。
ｇ．出発基板材料を取り除くためのウェーハの薄肉化（段階２８〜２９）。
ｈ．出力表面上に反射防止層の形成、最終製品において、良好なモード制御及びスムースなＬ−Ｉ特性に関する必須の要素（段階３０）。
ｉ．モード制御を改良する出力表面上の光学的アパーチュアの形成（段階３１〜３３）。金属層を用いて、このアパーチュアの範囲を決める。