【手続補正書】
【提出日】平成19年4月23日(2007.4.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  中央プロセッサに結合された集積回路であって、
該集積回路と該中央プロセッサとの間にインターフェースを提供するプロセッサインターフェース回路であって、該プロセッサインターフェース回路は、該中央プロセッサからプログラム情報を格納する１組のレジスタを備え、該プログラム情報は、該集積回路の所望の電力状態とイネーブル化データビットとに関する情報を含み、該一組のレジスタは、第１の電力状態の間アクセス可能である、プロセッサインターフェース回路と、
該プロセッサインターフェース回路に結合されたパワーマネージメント回路であって、該１組のレジスタ中に格納されたプログラム情報に応答して該集積回路の該所望の電力状態を制御し、少なくとも該第１の電力状態および第２の電力状態をサポートし、２つの電力状態間での遷移に対する電力供給の順序付けを行う、パワーマネージメント回路と、
該プロセッサインターフェース回路および該パワーマネージメント回路に結合されたクロック生成回路であって、該パワーマネージメント回路と、該１組のレジスタ中に格納された該プログラム情報とによって制御され、該第１の電力状態の間、電力節約のために実質的にディセーブルされ、該第２の電力状態の間、該集積回路の動作時に動作可能となる、クロック生成回路と、
を備える、集積回路。
【請求項２】  前記第１の電力状態の間、前記クロック生成回路は、イネーブルおよびプログラムが可能であり、これにより、前記第２の電力状態の間の前記集積回路の動作時に該クロック生成回路が動作可能となることが可能となる、請求項１に記載の集積回路。
【請求項３】  前記クロック生成回路は、
基準クロック信号を生成する発振器回路と、
該発振器回路に結合された複数の位相ロックループ（ＰＬＬ）回路であって、該基準クロック信号に基づいて誘導クロック信号を生成する、ＰＬＬ回路と、
を備える、請求項２に記載の集積回路。
【請求項４】  前記プログラム情報は、前記誘導クロック信号を生成する際に前記ＰＬＬ回路によって用いられる乗法ファクタおよび除法ファクタをさらに含む、請求項３に記載の集積回路。
【請求項５】  前記中央プロセッサは、モニタリングされたイベントに基づいた所定の順序に従って、前記１組のレジスタ中の特定のロケーションにプログラム情報を書き込む、請求項４に記載の集積回路。
【請求項６】  前記集積回路は表示／グラフィックスコントローラである、請求項５に記載の集積回路。
【請求項７】  中央処理ユニット（ＣＰＵ）と、
該ＣＰＵに結合されたシステムメモリと、
該ＣＰＵおよび該システムメモリに結合されたグラフィックス／表示コントローラであって、
該グラフィックス／表示コントローラと該ＣＰＵとの間にインターフェースを提供し、該中央プロセッサからプログラム情報を格納する１組のレジスタを備えるプロセッサインターフェース回路であって、該プログラム情報は、該集積回路の所望の電力状態とイネーブル化データビットとに関する情報を含み、該１組のレジスタは、第１の電力状態の間アクセス可能である、プロセッサインターフェース回路と、
該プロセッサインターフェース回路に結合されたパワーマネージメント回路であって、該１組のレジスタ中に格納されたプログラム情報に応答して該集積回路の所望の電力状態を制御し、少なくとも該第１の電力状態および第２の電力状態をサポートし、２つの電力状態間での遷移に対する電力供給の順序付けを行う、パワーマネージメント回路と、
該プロセッサインターフェース回路および該パワーマネージメント回路に結合されたクロック生成回路であって、該パワーマネージメント回路および該１組のレジスタ中に格納されたプログラム情報によって制御され、該第１の電力状態の間、電力節約のために実質的にディセーブルされ、該第２の電力状態の間、該集積回路の動作時に動作可能となる、クロック生成回路と、
を備えるグラフィックスコントローラと、
を備えるコンピュータシステム。
【請求項８】  前記第１の電力状態の間、前記クロック生成回路は、イネーブルおよびプログラムが可能であり、これにより、前記第２の電力状態の間の前記集積回路の動作時に該クロック生成回路が動作可能となることが可能となる、請求項７に記載のコンピュータシステム。
【請求項９】  前記クロック生成回路は、
基準クロック信号を生成する発振器回路と、
該発振器回路に結合された複数の位相ロックループ（ＰＬＬ）回路であって、該基準クロック信号に基づいて誘導クロック信号を生成する、ＰＬＬ回路と、
を備える、請求項８に記載のコンピュータシステム。
【請求項１０】  前記プログラム情報は、前記誘導クロック信号を生成する際に前記ＰＬＬ回路によって用いられる乗法ファクタおよび除法ファクタをさらに含む、請求項９に記載のコンピュータシステム。
【請求項１１】  前記中央プロセッサは、モニタリングされたイベントに基づいた所定の順序に従って、前記１組のレジスタ中の特定のロケーションにプログラム情報を書き込む、請求項１０に記載のコンピュータシステム。
【請求項１２】  中央プロセッサに結合された集積回路中のモジュールをプロセッサインターフェース回路を介してパワーアップする方法であって、該集積回路用のクロック信号を生成する際に用いられるクロック生成回路は、該集積回路が電力節約のために第１の電力状態にあるとき、実質的にディセーブルされ、該方法は、
プログラム情報を１組のレジスタに書き込み、該クロック生成回路をプログラムおよびイネーブルする工程と、
第２の電力状態への変更を示すプログラム情報を、該中央プロセッサから該プロセッサインターフェース回路内の１組のレジスタ内の第１のロケーションに書き込む工程であって、該１組のレジスタは、該第１の電力状態の間アクセス可能である、工程と、
該第２の電力状態への変更を示すプログラム情報に応答して、該第１の電力状態から該第２の電力状態への遷移に対する電力供給の順序付けを行い、該クロック生成回路をパワーアップする工程と、
該電力供給の順序付けおよび該クロック生成回路のパワーアップを行う工程に応答して、第１の内部クロックがアクティブとなり、該集積回路中の全モジュールがイネーブル可能となり、該集積回路のうちの選択モジュールであって、該第２の電力状態と関連する選択モジュールをパワーアップする、工程と、
を包含する方法。
【請求項１３】  乗法ファクタおよび除法ファクタを前記中央プロセッサから前記１組のレジスタ中の第３のロケーションに書き込む工程であって、該乗法ファクタおよび除法ファクタは、基準クロック信号に基づいてクロック信号を誘導する際に前記クロック生成回路によって用いられる、工程、をさらに包含する、請求項１２に記載の方法。
【請求項１４】  前記第２の電力状態への変更を示すプログラム情報を書き込む工程と、前記イネーブル化データビットを書き込む工程と、乗法ファクタおよび除法ファクタを前記中央プロセッサから前記１組のレジスタ中の特定のロケーションに書き込む工程とが、モニタリングされたイベントに基づいて所定の順序に従う、請求項１３に記載の方法。
【請求項１５】  前記クロック生成回路が、節約のために、実質的にディセーブルされ、これにより、前記１組のレジスタと前記パワーマネージメント回路とを除く実質的に全ての集積回路をパワーダウンする、請求項１に記載の集積回路。
【請求項１６】  前記クロック生成回路が、節約のために、実質的にディセーブルされ、これにより、前記１組のレジスタと前記パワーマネージメント回路とを除く実質的に全ての集積回路をパワーダウンする、請求項７に記載のコンピュータシステム。
【請求項１７】  前記第１の電力状態の間において、前記集積回路内の前記１組のレジスタと前記パワーマネージメント回路のみがパワーアップされている、請求項１２に記載の方法。