【手続補正書】
【提出日】平成19年1月23日(2007.1.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  送信器と受信器との間でシリアルデータストリームをやり取りするための方法であって、前記送信器は第１のクロックレートを有する少なくとも第１のクロックに従って動作し、前記受信器は第２のクロックレートを有する少なくとも第２のクロックに従って動作し、第２のクロックレートと第１のクロックレートとの間の比率は１以上の整数であり、この方法は、
第１のクロックに応答して第１の記憶素子にスタートビットを記憶するステップと、
第１の記憶素子にスタートビットを記憶する前記ステップの後の第１のクロックに応答して、第２の記憶素子に比率ビットを記憶するステップと、
第２のクロックに応答してスタートビットをサンプリングするステップと、
第２のクロックに応答して比率ビットをサンプリングするステップと、
第２のクロックに応答してスタートビットをサンプリングする前記ステップに引き続いてスタートビットを検出するステップと、
前記比率ビットに依存したレートで比率ビットに続くその後のビットをサンプリングするステップとを含む、方法。
【請求項２】  第２のクロックに応答してスタートビットをサンプリングする前記ステップに引き続いて第３の記憶素子にスタートビットを記憶するステップと、
第２のクロックに応答して比率ビットをサンプリングする前記ステップに引き続いて第４の記憶素子に比率ビットを記憶するステップとをさらに含む、請求項１に記載の方法。
【請求項３】  前記受信器は速いクロックレートを有する速いクロックに従って動作するようにさらに構成され、第２のクロックに対する速いクロックレートの比率は１よりも大きな第２の整数であり、この方法は、
速いクロックに応答してスタートビットをサンプリングするステップと、
速いクロックに応答してスタートビットをサンプリングする前記ステップに引き続いて第５の記憶素子にスタートビットを記憶するステップと、
速いクロックに応答して比率ビットをサンプリングするステップと、
速いクロックに応答して比率ビットをサンプリングする前記ステップに引き続いて第６の記憶素子に比率ビットを記憶するステップとをさらに含む、請求項２に記載の方法。
【請求項４】  速いクロックに応答してスタートビットをサンプリングする前記ステップと、速いクロックに応答して比率ビットをサンプリングする前記ステップとは、速いクロックのエッジで同時に起こる、請求項３に記載の方法。
【請求項５】  速いクロックに応答してスタートビットをサンプリングする前記ステップと、速いクロックに応答して比率ビットをサンプリングする前記ステップとは、第３の記憶素子にスタートビットを記憶する前記ステップから予め定められた時間の後に、および第４の記憶素子に比率ビットを記憶する前記ステップから予め定められた時間の後に起こる、請求項４に記載の方法。
【請求項６】  前記第１の記憶素子および前記第２の記憶素子は１つの記憶素子であり、前記方法は、
第２の記憶素子に比率ビットを記憶する前記ステップと同時に、別の記憶素子にスタートビットを記憶するステップをさらに含む、請求項１に記載の方法。
【請求項７】  送信器と受信器との間でシリアルデータストリームを初期化するための方法であって、前記送信器は第１のクロックレートを有する少なくとも第１のクロックに従って動作し、前記受信器は第２のクロックレートを有する少なくとも第２のクロックに従って動作し、第２のクロックレートと第１のクロックレートとの間の比率は１以上の整数であり、この方法は、
第１のクロックに応答して第１の記憶素子にスタートビットを記憶するステップと、
第１の記憶素子にスタートビットを記憶する前記ステップの後の第１のクロックに応答して、第２の記憶素子に比率ビットを記憶するステップと、
第２のクロックに応答してスタートビットをサンプリングするステップと、
第２のクロックに応答して比率ビットをサンプリングするステップと、
第２のクロックに応答してスタートビットをサンプリングする前記ステップに引き続いてスタートビットを検出するステップと、
前記比率ビットに依存して前記シリアルデータストリームの残余をサンプリングするためのレートを定めるステップとを含む、方法。
【請求項８】  第２のクロックに応答してスタートビットをサンプリングする前記ステップに引き続いて第３の記憶素子にスタートビットを記憶するステップと、
第２のクロックに応答して比率ビットをサンプリングする前記ステップに引き続いて第４の記憶素子に比率ビットを記憶するステップとをさらに含む、請求項７に記載の方法。
【請求項９】  前記受信器は速いクロックレートを有する速いクロックに従って動作するようにさらに構成され、第２のクロックに対する速いクロックレートの比率は１よりも大きな第２の整数であり、この方法は、
速いクロックに応答してスタートビットをサンプリングするステップと、
速いクロックに応答してスタートビットをサンプリングする前記ステップに引き続いて第５の記憶素子にスタートビットを記憶するステップと、
速いクロックに応答して比率ビットをサンプリングするステップと、
速いクロックに応答して比率ビットをサンプリングする前記ステップに引き続いて第６の記憶素子に比率ビットを記憶するステップとをさらに含む、請求項８に記載の方法。
【請求項１０】  速いクロックに応答してスタートビットをサンプリングする前記ステップと、速いクロックに応答して比率ビットをサンプリングする前記ステップとは、速いクロックのエッジで同時に起こる、請求項９に記載の方法。
【請求項１１】  速いクロックに応答してスタートビットをサンプリングする前記ステップと、速いクロックに応答して比率ビットをサンプリングする前記ステップとは、第３の記憶素子にスタートビットを記憶する前記ステップから予め定められた時間の後に、および第４の記憶素子に比率ビットを記憶する前記ステップから予め定められた時間の後に起こる、請求項１０に記載の方法。
【請求項１２】  前記第１の記憶素子および前記第２の記憶素子は１つの記憶素子であり、方法は、
第２の記憶素子に比率ビットを記憶する前記ステップと同時に、別の記憶素子にスタートビットを記憶するステップをさらに含む、請求項７に記載の方法。
【請求項１３】  第１のクロックレートでクロック動作されるシリアルデータストリームを受けるための装置であって、前記装置は第２のクロックレートの倍数である速いク
ロックレートに従って動作するように構成され、第２のクロックレートと第１のクロックレートとの間の比率は１以上の整数であり、この装置は、
シリアルデータストリームを受けるように結合される第１のレジスタを備え、前記第１のレジスタは、前記第１のクロックレートで動作するクロックのエッジでビットをラッチするように構成され、さらに
前記第１のレジスタの出力を受けるように結合される第２のレジスタを備え、前記第２のレジスタは、前記第１のクロックレートで動作する前記クロックのエッジでビットをラッチするように構成され、さらに
前記第１のレジスタの出力を受けるように結合される第３のレジスタを備え、前記第３のレジスタは、前記第２のクロックレートで動作するクロックのエッジでビットをラッチするように構成され、さらに
前記第２のレジスタの出力を受けるように結合される第４のレジスタを備え、前記第４のレジスタは、前記第２のクロックレートで動作する前記クロックのエッジでビットをラッチするように構成され、さらに
前記第３のレジスタの出力を受けるように結合される第５のレジスタを備え、前記第５のレジスタは、前記第３のレジスタをラッチする前記クロックの前記エッジの後の予め定められた期間だけイネーブルされ、前記第５のレジスタは、前記速いクロックのエッジでビットをラッチするように構成され、さらに
前記第４のレジスタの出力を受けるように結合される第６のレジスタを備え、前記第６のレジスタは、前記第４のレジスタをラッチする前記クロックの前記エッジの後の予め定められた期間だけイネーブルされ、前記第６のレジスタは、前記速いクロックのエッジでビットをラッチするように構成され、さらに
前記第５のレジスタと前記第６のレジスタの出力を受けるように結合される論理を備え、前記シリアルデータストリームは、シリアルライン上の初期状態とは異なる前記シリアルライン上の状態を示すスタートビットで始まり、前記第２のクロックレートと前記第１のクロックレートとの間の比率を示す比率ビットが前記スタートビットの後に続き、前記論理は、前記第６のレジスタから前記スタートビットを受けるのと同時に前記第５のレジスタから前記比率ビットを受け、前記論理は、前記比率ビットのデコードに基づいて前記予め定められた期間を調整する、装置。
【請求項１４】  前記第１のレジスタおよび前記第２のレジスタは、前記第１のクロックレートで動作する前記クロックの立上がりエッジでラッチする、請求項１３に記載の装置。
【請求項１５】  前記第３のレジスタおよび前記第４のレジスタは、前記第２のクロックレートで動作する前記クロックの立下がりエッジでラッチする、請求項１３に記載の装置。
【請求項１６】  前記第５のレジスタおよび前記第６のレジスタは、前記速いクロックのいずれかのエッジでラッチする、請求項１３に記載の装置。