【手続補正書】
【提出日】平成19年9月3日(2007.9.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリシステム（１００）用のコントローラ（１１０）であって、前記コントローラがデータストローブ・バス（１７０）、相互接続部（１６０）およびクロック・バスに接続されており、
アサートする手段（３９４）であって、該アサート手段が有効にされた場合に、前記データストローブ・バス（１７０）上の第一のデータストローブ信号をアサートする手段（３９４）と、
コントローラ（１１０）の動作モードを表す情報を記憶する手段（１５０）と、を備え、
前記コントローラの動作モードが第一のコントローラ動作モードに設定されている場合、前記コントローラ（１１０）が前記相互接続部（１６０）経由で第一のデータ信号が転送されている間は前記アサートする手段が有効にされ、前記コントローラの動作モードが第二のコントローラ動作モードに設定されている場合、前記アサートする手段が連続的に有効にされ、
前記コントローラ（１１０）は、前記クロック・バス経由でクロック信号を受信すべく構成されており、更に、前記クロック信号により前記相互接続部（１６０）経由で第二のデータ信号の受信を計時すべく構成されている、コントローラ（１１０）。
【請求項２】
前記アサートする手段は、出力バッファ（３９４）が有効にされた場合に前記データストローブ・バス（１７０）上の第一のデータストローブ信号をアサートすべく構成された出力バッファ（３９４）であって、前記第一のデータストローブ信号が前記コントローラによって生成されたものである出力バッファ（３９４）を含み、
前記情報を記憶する手段が、前記コントローラの動作モードを表す情報を記憶すべく構成されたレジスタ（５１０）を含み、前記コントローラの動作モードが前記第一のコントローラ動作モードに設定されている場合、前記相互接続部（１６０）経由で第一のデータ信号がコントローラから転送されている間は前記出力バッファ（３９４）が有効にされ、前記コントローラの動作モードが前記第二のコントローラ動作モードに設定されている場合、前記出力バッファ（３９４）が連続的に有効にされる、請求項１に記載のコントローラ（１１０）。
【請求項３】
前記コントローラの動作モードが前記第二のコントローラ動作モードに設定されている場合、前記コントローラ（１１０）が、前記相互接続部（１６０）経由で前記第二のデータ信号を受信しながら、既存の較正に従って前記クロック信号の位相を調整すべく構成されている、請求項１または２に記載のコントローラ（１１０）。
【請求項４】
前記コントローラの動作モードが前記第一のコントローラ動作モードに設定されている場合、前記コントローラ（１１０）が、前記相互接続部（１６０）経由で前記第二のデータ信号を受信しながら、位相基準として、前記データストローブ・バス（１７０）上で遠隔的にアサートされた第二のデータストローブ信号を用いるべく構成されている、請求項１ないし３のいずれかに記載のコントローラ（１１０）。
【請求項５】
第一の入力として前記レジスタ（５１０）からコントローラの動作モードを受信すべく構成された回路（５１５）であって、前記コントローラの動作モードが前記第一のコントローラ動作モードに設定されている場合、前記第一の入力が第一の論理レベルにあり、前記コントローラの動作モードが前記第二のコントローラ動作モードに設定されている場合、前記第一の入力が第二の論理レベルにある回路（５１５）を更に備え、
前記回路（５１５）が、第二の入力として前記コントローラ（１１０）の動作状態を受信すべく構成されており、前記コントローラ（１１０）から前記相互接続部（１６０）経由で前記第一のデータ信号を転送する間は前記動作状態が前記第二の論理レベルに設定され、
前記第一の入力または第二の入力のいずれかが前記第二の論理レベルに設定されている場合、前記回路により前記出力バッファ（３９４）が有効にされるように、前記回路の出力が前記出力バッファ（３９４）に接続される、請求項２に記載のコントローラ（１１０）。
【請求項６】
前記コントローラ（１１０）を前記データストローブ・バス（１７０）に接続すべく構成され、前記出力バッファ（３９４）を含む、バイモーダル・データストローブ・インタフェース（３９４、５７０）を更に備え、
前記バイモーダル・データストローブ・インタフェースは、前記コントローラの動作モードが前記第二のモードに設定されている場合、一方向のデータストローブ・バスとして前記データストローブ・バス（１７０）を利用し、前記コントローラの動作モードが前記第一のモードに設定されている場合、双方向のデータストローブ・バスとして、前記データストローブ・バス（１７０）を利用する手段（５７０）を含む、請求項２に記載のコントローラ（１１０）。
【請求項７】
請求項１ないし６のいずれかに記載のコントローラ（１１０）と、
前記データストローブ・バス（１７０）と、
前記相互接続部（１６０）と、
前記クロック・バスと、
クロック信号を前記クロック・バス経由で前記コントローラ（１１０）に送信すべく構成されたクロック信号ジェネレータ（１４０）と、
メモリ素子（１３０、４４０、４５０）と、
を備える、メモリシステム（１００）。
【請求項８】
前記メモリ素子（１３０、４４０、４５０）が、前記データストローブ信号を使用して、前記相互接続部（１６０）経由で前記コントローラ（１１０）から受信した前記第一のデータ信号を計時すべく構成されている、請求項７に記載のメモリシステム（１００）。
【請求項９】
前記メモリ素子（１３０、４４０）が前記相互接続部（１６０）経由で前記第二のデータ信号を送信し、前記コントローラ（１１０）が、既存の較正と共に前記クロック信号を使用して、前記第二のデータ信号の受信を計時すべく構成されている、請求項８に記載のメモリシステム（１００）。
【請求項１０】
前記コントローラの動作モードが前記第一のコントローラ動作モードに設定されている場合、前記メモリ素子（１３０、４４０）が、前記データストローブ信号を使用して、前記相互接続部（１６０）経由で前記コントローラ（１１０）から受信した前記第一のデータ信号を計時し、前記クロック信号を使用して、前記相互接続部（１６０）経由の前記第二のデータ信号の送信を計時すべく構成されている、請求項７、８または９に記載のメモリシステム（１００）。
【請求項１１】
前記メモリ素子（４４０、４５０）が、前記データストローブ信号を使用して、前記相互接続部（１６０）経由で前記コントローラ（１１０）から受信した第一のデータ信号を計時し、前記データストローブ信号を使用して、前記相互接続部（１６０）経由の前記第二のデータ信号の送信を計時すべく構成されている、請求項７または９に記載のメモリシステム（１００）。
【請求項１２】
前記メモリ素子が、
有効にされた場合、第二のデータストローブ信号を送信すべく構成された出力バッファ（３２５）と、
前記出力バッファ（３２５）が有効にされた場合、前記相互接続部（１６０）経由で前記第二のデータストローブ信号と共に前記第二のデータ信号を送信する回路（３６０、３７０）と、
メモリ素子の動作モードを記憶するレジスタ（３０２）であって、該メモリ素子が、前記メモリ素子の動作モードが第一のメモリ素子動作モードに設定されている場合前記出力バッファ（３２５）を有効にすべく構成され、前記メモリ素子の動作モードが第二のメモリ素子動作モードに設定されている場合前記出力バッファ（３２５）を無効にすべく構成されている、レジスタ（３０２）と、
前記データストローブ・バス（１７０）上の前記第一のデータストローブ信号と共に、前記第一のデータ信号を前記相互接続部（１６０）経由で受信すべく構成された追加的な回路（３３０、３４０）であって、前記第一のデータストローブ信号が前記第一のデータ信号の受信を計時する、追加的な回路（３３０、３４０）と、
を備える、請求項７、８または９に記載のメモリシステム（１００）。
【請求項１３】
制御およびアドレスバス（１５０）を含む、請求項７、８または９に記載のメモリシステム（１００）であって、
メモリ素子（４４０、４５０）が、前記クロック・バス上の前記クロック信号と共に、制御およびアドレス信号を前記制御およびアドレスバス経由で受信すべく構成され、前記クロック信号が前記制御およびアドレス信号の受信を計時し、
前記メモリ素子が、前記データストローブ・バス（１７０）上の前記第一のデータストローブ信号と共に、前記第一のデータ信号を前記相互接続部（１６０）経由で送信すべく構成され、前記第一のデータストローブ信号が前記第一のデータ信号の受信を計時し、
前記メモリ素子が、前記相互接続部（１６０）経由で前記第二のデータ信号を送信するように構成され、前記第一のデータストローブ信号が前記第二のデータ信号の送信を計時する、請求項７、８または９に記載のメモリシステム（１００）。
【請求項１４】
前記メモリ素子（４４０）が、前記データストローブ信号を使用して、前記相互接続部（１６０）経由で前記コントローラ（１１０）から受信した前記第一のデータ信号を計時すべく構成され、
前記メモリ素子（４４０）が、前記コントローラの動作モードに対応する基準モードを記憶するためのレジスタ（３０２）を含み、
前記メモリ素子（４４０）が、前記クロック・バス経由でクロック信号を受信すべく構成され、
前記メモリ素子（４４０）が、前記相互接続部（１６０）経由で前記第二のデータ信号を送信すべく構成され、
前記メモリ素子（４４０）が、前記基準モードが第一の基準モードに設定されている場合、前記第二のデータ信号を送信しながら、前記クロック信号を位相基準として使用するように構成され、
前記メモリ素子（４４０）が、前記基準モードが第二の基準モードに設定されている場合、前記第二のデータ信号を送信しながら、前記第一のデータ信号を前記位相基準として使用すべく構成されている、
請求項７、８または９に記載のメモリシステム（１００）。
【請求項１５】
前記メモリ素子が、
前記メモリ素子を前記データストローブ・バス（１７０）に接続すべく構成されたバイモーダル・データストローブ・インタフェース（３２０、３２５、３３０）と、
動作モードを表す情報を記憶する記憶回路（３０２）と、を備え、
前記バイモーダル・データストローブ・インタフェース（３２０、３２５、３３０）は、前記動作モードが第一のモードに設定されている場合、双方向のデータストローブ・バスとして前記データストローブ・バス（１７０）を利用し、前記動作モードが第二のモードに設定されている場合、一方向のデータストローブ・バスとして前記データストローブ・バス（１７０）を利用する手段を含む、請求項７または９に記載のメモリシステム（１００）。
【請求項１６】
メモリモジュール（１２０）を備える請求項７または９に記載のメモリシステム（１００）であって、前記メモリモジュール（１２０）が、
複数のダイナミックメモリランダムアクセスメモリ素子（ＤＲＡＭ）（１３０、４４０、４５０）と、
前記メモリ素子がデータストローブ・バスの組の使用についてバイモーダルであるか否かを示す情報を記憶すべく構成され、前記データストローブ・バスの組が前記データストローブ・バス（１７０）を含む、シリアル配置された素子と、
を含み、
前記メモリ素子の各々がバイモーダルである場合、一つの動作モードでデータを送信しながら各々のデータストローブ・バスを駆動するように当該メモリ素子を設定し、別の動作モードでデータを送信しながら前記データストローブ・バス（１７０）を駆動しないように当該メモリ素子を設定するための設定機構を含む、メモリシステム（１００）。
【請求項１７】
メモリ・システムコントローラ（１１０）を動作させる方法であって、
コントローラの動作モードを維持するステップと、
第一のデータストローブ信号を生成するステップと、
前記コントローラの動作モードが第一のコントローラ動作モードに設定されている場合、第一のデータ信号を転送しながら、前記第一のデータストローブ信号の送信を有効にするステップと、
前記コントローラの動作モードが第二のコントローラ動作モードに設定されている場合、前記第一のデータストローブ信号の連続的送信を有効にするステップと、
クロック信号を受信するステップと、
第二のデータ信号の受信を基準信号により計時するステップと、を含む方法。
【請求項１８】
前記コントローラの動作モードが第二のコントローラ動作モードに設定されている場合、前記第二のデータ信号を受信しながら前記基準信号を生成すべく、既存の較正に従い前記クロック信号の位相を調整するステップを更に含む、請求項１７に記載の方法。
【請求項１９】
前記コントローラの動作モードが前記第一のコントローラ動作モードに設定されている場合、メモリ素子により遠隔的に送信された第二のデータストローブ信号を基準信号として用い、前記第二のデータ信号を受信しながら前記基準信号を位相基準として用いるステップを更に含む、請求項１７に記載の方法。
【請求項２０】
メモリシステム（１００）にデータを記憶させるようにメモリ素子を動作させる方法であって、
遠隔的にアサートされた第一のデータストローブ信号と共に第一のデータ信号を断続的に受信するステップであって、前記第一のデータストローブ信号が前記第一のデータ信号を受信しながら位相基準を与えるステップと、
基準モードを記憶するステップと、
クロック信号を受信するステップと、
第二のデータ信号を断続的に送信するステップと、
前記基準モードが第一の基準モードに設定されている場合、前記第二のデータ信号を送信しながら前記第一のデータストローブ信号を前記位相基準として用いるステップと、
前記基準モードが第二の基準モードに設定されている場合、前記第二のデータ信号を送信しながら前記クロック信号を前記位相基準として用いるステップと、を含む方法。
【請求項２１】
前記基準モードが前記第二の基準モードである場合、第二のデータ信号を送信しながら、出力を第二のデータストローブ信号に設定するステップと、
前記基準モードが第一の基準モードに設定されている場合、前記第二のデータストローブの出力を禁止するステップと、を更に含む、請求項２０に記載の方法。
【請求項２２】
前記クロック信号と共に、制御およびアドレス信号を断続的に受信して、前記クロック信号が前記制御およびアドレス信号の受信を計時するステップを更に含む、請求項２０に記載の方法。
【請求項２３】
メモリシステム（１００）にデータを記憶し、データストローブ・バス（１７０）および相互接続部（１６０）に接続されている、メモリ素子（１３０、４４０、４５０）であって、
前記データストローブ・バス（１７０）上の第一のデータストローブ信号を受信するストローブ受信手段（３３５）と、
前記データストローブ・バス（１７０）上の第二のデータストローブ信号をアサートするアサート手段（３２５）と、
動作モードを表す情報を記憶する手段（３０２）と、
前記第一のデータストローブ信号と共に第一のデータ信号を前記相互接続部（１６０）経由で受信すべく構成されたデータ受信手段（３３５、３４０）と、を備え、
前記動作モードが第一の動作モードに設定されている場合、前記メモリ素子（１３０、４４０、４５０）から第二のデータ信号が前記相互接続部（１６０）経由で転送される間は前記アサート手段（３２５）が有効にされ、前記動作モードが第二の動作モードに設定されている場合、前記アサート手段（３２５）が無効にされ、
前記動作モードが前記第二の動作モードに設定されている場合、前記ストローブ受信手段（３３５）は、前記第一のデータストローブ信号を連続的に受信すべく構成されている、メモリ素子（１３０、４４０、４５０）。
【請求項２４】
更に、前記第一のデータストローブ信号により前記第一のデータ信号の受信を計時すべく構成されている、請求項２３に記載のメモリ素子（１３０、４４０、４５０）。
【請求項２５】
更に、クロック・バス経由でクロック信号を受信すべく構成され、
前記動作モードが前記第一の動作モードに設定されている場合、前記第二のデータストローブ信号と共に前記第二のデータ信号を送信すべく構成され、更に、前記動作モードが前記第二の動作モードに設定されている場合に、前記クロック信号と共に前記第二のデータ信号を送信すべく構成されているデータ送信手段（３６０、３７０）を更に備える、請求項２３に記載のメモリ素子（１３０、４４０、４５０）。