(57)【要約】【課題】８-１４変調或いは８-１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムを提供することを課題とする。【解決手段】本発明は、８−１４変調或いは８-１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムに関するもので、アナログからデジタルへの変換装置、適応等化器及びＶｉｔｅｒｂｉデコーダ装置を包括する。アナログからデジタルへの変換装置がＥＦＭ或いはＥＳＭ変調特性のアナログ信号を受信し、またＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号に変換し、適応等化器はＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号を、最小位相特性を具えた第一信号に変換し、該Ｖｉｔｅｒｂｉデコーダ装置が第一信号を受信し、またＶｉｔｅｒｂｉアルゴリズム及びチャンネルモデルに基づいてデコーダ信号を発生し、Ｖｉｔｅｒｂｉデコーダ装置がブランチからノードパス値を計算する時、ＥＦＭ或いはＥＳＭ変調特性に基づいて存在しないパスを削除することを特徴とする。【選択図】図８
2006294203.tif 000002
【特許請求の範囲】
【請求項１】
８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムで、該システムには、
アナログからデジタルへの変換装置が、ＥＦＭ或いはＥＳＭ変調特性のアナログ信号を受信し、またＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号への変換と、
適応等化器を該アナログからデジタルへの変換装置に連結し、ＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号を、最小位相特性を具えた第一信号に変換、及び
Ｖｉｔｅｒｂｉデコーダ装置を該適応等化器に連結し、該第一信号を受信し、またＶｉｔｅｒｂｉアルゴリズム及びチャンネルモデルに基づいてデコーダ信号を発生し、
この中の、該Ｖｉｔｅｒｂｉデコーダ装置がブランチからノードパス値を計算する時において、ＥＦＭ或いはＥＳＭ変調特性に基づいて、存在しないパスを削除することを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステム。
【請求項２】
請求項１記載のシステムにおいて、さらに、
ヒステリシス（ｈｙｔｅｒｅｓｉｓ）特性を具えたスライサーで、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号を第二信号に変換し、及び
周波数及び位相回復装置で、該スライサー及び該アナログからデジタルへの変換装置に連結し、該第二信号に基づいて調整信号を発生し、該アナログからデジタルへの変換装置のサンプリング時間を調整し、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号の周波数及び位相を回復させること包括することを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステム。
【請求項３】
請求項１記載のシステムにおいて、この中の、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号が第一ヒステリシス値より大きい時、該第二信号が正電位となり、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号が第二ヒステリシス値より小さい時、該第二信号の電圧が０となることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステム。
【請求項４】
請求項１記載のシステムにおいて、この中の、該チャンネルモデルがＰＲａｂｂａであることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステム。。
【請求項５】
請求項１記載のシステムにおいて、この中の、該チャンネルモデルがＰＲａａであることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステム。
【請求項６】
請求項１記載のシステムにおいて、この中の、該チャンネルモデルがＰＲａｂａであることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステム。
【請求項７】
８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムにおいて、該システムには、
アナログからデジタルへの変換装置が、ＥＦＭ或いはＥＳＭ変調特性のアナログ信号を受信し、またＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号に変換し、
ヒステリシス（ｈｙｔｅｒｅｓｉｓ）特性を具えたスライサーで、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号を第二信号に変換し、
周波数及び位相回復装置で、該スライサー及び該アナログからデジタルへの変換装置に連結し、該第二信号に基づいて調整信号を発生し、該アナログからデジタルへの変換装置のサンプリング時間を調整し、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号の周波数及び位相の回復、
適応等化器を該アナログからデジタルへの変換装置に連結し、ＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号を、最小位相特性を具えた第一信号に変換、及び
Ｖｉｔｅｒｂｉデコーダ装置を該適応等化器に連結し、該第一信号を受信し、またＶｉｔｅｒｂｉアルゴリズム及びチャンネルモデルに基づいてデコーダ信号を発生し、
この中の、該Ｖｉｔｅｒｂｉデコーダ装置でブランチからノードパス値を計算する時において、ＥＦＭ或いはＥＳＭ変調特性に基づいて、存在しないパスを削除することを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステム。
【請求項８】
請求項７記載のシステムにおいて、この中の、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号が第一ヒステリシス値より大きい時、該第二信号が正電位となり、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号が第二ヒステリシス値より小さい時、該第二信号の電圧が０であることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステム。
【請求項９】
請求項７記載の８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムにおいて、この中の、該チャンネルモデルがＰＲａｂｂａであることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステム。
【請求項１０】
請求項７記載の８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムにおいて、この中の、該チャンネルモデルがＰＲａａであることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステム。
【請求項１１】
請求項７記載の８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムにおいて、この中の、該チャンネルモデルがＰＲａｂａであることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデコーダの技術分野に関り、特に８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムに関するものである。
【背景技術】
【０００２】
符号間干渉 （ｉｎｔｅｒｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃｅ、ＩＳＩ）の環境内において、読取データ前後においてデータビットの影響を受けるため、通常Ｐａｒｔｉａｌ  Ｒｅｓｐｏｎｓｅ方式とＭａｘｉｍｕｍ  Ｌｉｋｅｌｉｈｏｏｄ復号を組み合わせた信号識別方式のデータチャネル（ＰＲＭＬ, Ｐａｒｔｉａｌ  Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ  Ｌｉｋｅｌｉｈｏｏｄ）の技術で受信データ内の符号間干渉（ISI）現象を除去していた。そして一般的にＶｉｔｅｒｂｉデコーダを使用して符号間干渉を具えた信号を復号していた。
【０００３】
Ｖｉｔｅｒｂｉデコーダは、条件付確率に基づいて、可能なパスを検査すると共に最良のパスを選択する。図１はＰＲａｂｂａチャンネルモデルで、図２がＰＲａｂｂａチャンネルモデル内における、ａを１、ｂを２とした時のＴｒｅｌｌｉｓの表示図である。
【０００４】
ＤＶＤ及びＣＤデータ内において、８−１４変調或いは８−１６変調（ｅｉｇｈｔ  ｔｏ  ｆｏｒｕｔｅｅｎ ｍｏｄｕｌａｔｉｏｎ／ｅｉｇｈｔ  ｔｏ ｓｉｘｔｅｅｎ ｍｏｄｕｌａｔｉｏｎ、ＥＦＭ／ＥＳＭ）を使用することにより、データ列内のランレングス （ｒｕｎ ｌｅｎｇｔｈ）の１及び２のデータ列がなくなる。そのためＥＦＭ／ＥＳＭ変調データ列を復号する時、図２のＴｒｅｌｌｉｓ図を図３のＴｒｅｌｌｉｓ図に簡略化でき、つまりランレングスの１及び２のデータ列も排除できる。図３中において、破線であるａ４を−１、実線ａ４を＋１であることを示している。図４〜７は簡略化Ｔｒｅｌｌｉｓ図を使用してＶｉｔｅｒｂｉデコーダを実施する表示図で、この中の入力の配列が{−１、−１、−１、−１、＋１、＋１、＋１、−１、−１、−１、−１、−１、＋１、＋１、＋１、＋１、＋１、＋１}であり。出力の配列が{４、０、−４、−６、−４、０、４、４、０、−４、−６、−６、−４、０、４、６、６、６}である。開始すると、ノード（−１−１−１）から起点とし、受信したデータに基づいて０列目から１列目のパス値を計算する。ノード（−１−１−１）に２個のブランチを具え、ノード（−１−１−１）及びノード（−１−１ +１）までそれぞれ接続する。ノード（−１−１−１）からノード（−１−１−１）のパス値を計算する場合、出力のデータ（４）をパス値の公式内に代入し、すなわちs=４を９+３ｓ及び４+２ｓを代入することで、それぞれ２１及び１２を得ることができる。２１及び１２をそれぞれ１列目のノード（−１−１−１）及びノード（−１−１ +１）上方に表示する。１列目から２列目のパス値を計算する時、ｓ＝０を９＋３ｓ、４＋２ｓ及び０を代入することで、それぞれ９、４及び０を得て、さらに９と２１をプラス、４と２１をプラス、０と１２をプラスすることで、累積のパス値である３０、２５、１２を得る。さらに３０、２５、１２を２列目のノード（−１−１−１）、（−１−１ ＋１）及びノード（−１ ＋１ ＋１）の上方に表示する。以下順序とおり類推していく。また、ＤＶＤ及びＣＤディスクドライブの読取速度が急速に増加し、周知の技術のデコーダチップのシーケンスが向上することにとなる。しかしデコーダの問題を解決できるが、デコーダチップ設計の困難度が増加すると同時に、動作周波数が高くなることにより、チップの電力消費の増大及び放熱の問題も生じる。これにより周知のＤＶＤ及びＣＤディスクドライブのデコーダシステムはやはり改善される必要があった。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的を達成するために、周知の技術で発生するデコーダチップ設計の困難度の問題を避け、更にチップの電力消費の増大及び放熱の問題を低減することを特徴とする８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムを提供することにある。
【０００６】
本発明の特徴は、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムで、該システムにはアナログからデジタルへの変換装置、適応等化器及びＶｉｔｅｒｂｉデコーダ装置を包括する。該アナログからデジタルへの変換装置がＥＦＭ或いはＥＳＭ変調特性のアナログ信号を受信し、またＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号に変換し、該適応等化器を該アナログからデジタルへの変換装置に連結し、該ＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号を、最小位相特性を具えた第一信号に変換し、該Ｖｉｔｅｒｂｉデコーダ装置を適応等化器に連結して、該第一信号を受信し、またＶｉｔｅｒｂｉアルゴリズム及びチャンネルモデルに基づいてデコーダ信号を発生し、この中の、該Ｖｉｔｅｒｂｉデコーダ装置がブランチからノードパス値を計算する時において、該ＥＦＭ或いはＥＳＭ変調特性に基づいて、存在しないパスを削除する。
【０００７】
本発明の別の効果として、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）変調を用いたデコーダシステムを提供し、該システムにはアナログからデジタルへの変換装置、スライサー、周波数及び位相回復装置、適応等化器及びＶｉｔｅｒｂｉデコーダ装置を包括する。該アナログからデジタルへの変換装置がＥＦＭ或いはＥＳＭ変調特性を具えたアナログ信号を受信し、またＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号に変換し、該スライサーにはヒステリシス（ｈｙｔｅｒｅｓｉｓ）特性を具え、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号を第二信号に変換し、該周波数及び位相回復装置を該スライサー及び該アナログからデジタルへの変換装置に連結し、該第二信号に基づいて調整信号を発生し、該アナログからデジタルへの変換装置のサンプリング時間を調整することで、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号の周波数及び位相を回復させる。該適応等化器を該アナログからデジタルへの変換装置に連結し、該ＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号を、最小位相特性を具えた第一信号に変換し、該Ｖｉｔｅｒｂｉデコーダ装置を該適応等化器に連結し、該第一信号を受信し、またＶｉｔｅｒｂｉアルゴリズム及びチャンネルモデルに基づいてデコーダ信号を発生し、この中の、該Ｖｉｔｅｒｂｉデコーダ装置がブランチからノードパス値を計算する時において、該ＥＦＭ或いはＥＳＭ変調特性に基づいて、存在しないパスを削除する。
【０００８】
本発明である設計の新規性により、産業のために提供でき、且つ確実に効果の促進が認められるため、法律に則って特許権をここに申請する。
【課題を解決するための手段】
【０００９】
請求項１の発明は、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムで、該システムには、
アナログからデジタルへの変換装置が、ＥＦＭ或いはＥＳＭ変調特性のアナログ信号を受信し、またＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号への変換と、
適応等化器を該アナログからデジタルへの変換装置に連結し、ＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号を、最小位相特性を具えた第一信号に変換、及び
Ｖｉｔｅｒｂｉデコーダ装置を該適応等化器に連結し、該第一信号を受信し、またＶｉｔｅｒｂｉアルゴリズム及びチャンネルモデルに基づいてデコーダ信号を発生し、
この中の、該Ｖｉｔｅｒｂｉデコーダ装置がブランチからノードパス値を計算する時において、ＥＦＭ或いはＥＳＭ変調特性に基づいて、存在しないパスを削除することを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムとしている。
請求項２の発明は、請求項１記載のシステムにおいて、さらに、
ヒステリシス（ｈｙｔｅｒｅｓｉｓ）特性を具えたスライサーで、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号を第二信号に変換し、及び
周波数及び位相回復装置で、該スライサー及び該アナログからデジタルへの変換装置に連結し、該第二信号に基づいて調整信号を発生し、該アナログからデジタルへの変換装置のサンプリング時間を調整し、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号の周波数及び位相を回復させること包括することを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムとしている。
請求項３の発明は、請求項１記載のシステムにおいて、この中の、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号が第一ヒステリシス値より大きい時、該第二信号が正電位となり、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号が第二ヒステリシス値より小さい時、該第二信号の電圧が０となることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムとしている。
請求項４の発明は、請求項１記載のシステムにおいて、この中の、該チャンネルモデルがＰＲａｂｂａであることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムとしている。
請求項５の発明は、請求項１記載のシステムにおいて、この中の、該チャンネルモデルがＰＲａａであることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムとしている。
請求項６の発明は、請求項１記載のシステムにおいて、この中の、該チャンネルモデルがＰＲａｂａであることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムとしている。
請求項７の発明は、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムにおいて、該システムには、
アナログからデジタルへの変換装置が、ＥＦＭ或いはＥＳＭ変調特性のアナログ信号を受信し、またＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号に変換し、
ヒステリシス（ｈｙｔｅｒｅｓｉｓ）特性を具えたスライサーで、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号を第二信号に変換し、
周波数及び位相回復装置で、該スライサー及び該アナログからデジタルへの変換装置に連結し、該第二信号に基づいて調整信号を発生し、該アナログからデジタルへの変換装置のサンプリング時間を調整し、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号の周波数及び位相の回復、
適応等化器を該アナログからデジタルへの変換装置に連結し、ＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号を、最小位相特性を具えた第一信号に変換、及び
Ｖｉｔｅｒｂｉデコーダ装置を該適応等化器に連結し、該第一信号を受信し、またＶｉｔｅｒｂｉアルゴリズム及びチャンネルモデルに基づいてデコーダ信号を発生し、
この中の、該Ｖｉｔｅｒｂｉデコーダ装置でブランチからノードパス値を計算する時において、ＥＦＭ或いはＥＳＭ変調特性に基づいて、存在しないパスを削除することを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステム。
としている。
請求項８の発明は、請求項７記載のシステムにおいて、この中の、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号が第一ヒステリシス値より大きい時、該第二信号が正電位となり、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号が第二ヒステリシス値より小さい時、該第二信号の電圧が０であることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムとしている。
請求項９の発明は、請求項７記載の８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムにおいて、この中の、該チャンネルモデルがＰＲａｂｂａであることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムとしている。
請求項１０の発明は、請求項７記載の８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムにおいて、この中の、該チャンネルモデルがＰＲａａであることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムとしている。
請求項１１の発明は、請求項７記載の８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムにおいて、この中の、該チャンネルモデルがＰＲａｂａであることを特徴とする、８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムとしている。
【発明の効果】
【００１０】
本発明の目的を達成するために、周知の技術で発生するデコーダチップ設計の困難度の問題を避け、更にチップの電力消費の増大及び放熱の問題を低減することを特徴とする８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）を用いたデコーダシステムを提供することにある。
【発明を実施するための最良の形態】
【００１１】
図８は、本発明である８−１４変調或いは８−１６変調（ＥＦＭ／ＥＳＭ）のデコーダシステムを使用したブロック図で、これにはアナログからデジタルへの変換装置５１０、適応等化器５２０、Ｖｉｔｅｒｂｉデコーダ装置５３０、スライサー５４０及び周波数及び位相回復装置５５０を包括する。
【００１２】
アナログからデジタルへの変換装置５１０がＥＦＭ或いはＥＳＭ変調特性を具えたアナログ信号を受信し、またＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号に変換し、スライサー（slicer）５４０にはヒステリシス（ｈｙｔｅｒｅｓｉｓ）特性を具え、入力信号の大きさを判別することで、入力信号が第一ヒステリシス値より大きい時、出力が正電位となり、入力信号が第二ヒステリシス値より小さい時、出力が零となる。スライサー５４０は、該ＥＦＭ或いはＥＳＭ変調特性のアナログ信号を第二信号に変換して、周波数及び位相回復装置５５０を該スライサー５４０及び該アナログからデジタルへの変換装置５１０に連結し、該第二信号に基づいて調整信号を発生し、該アナログからデジタルへの変換装置のサンプリング時間を調整することで、周波数及び位相回復装置５５０は、該スライサー５４０が発生した信号を利用してＥＦＭ或いはＥＳＭ変調特性のアナログ信号の周波数及び位相を回復させる。
【００１３】
適応等化器５２０が該アナログからデジタルへの変換装置５１０に連結することで、ＥＦＭ或いはＥＳＭ変調特性を具えたデジタル信号を、最小位相特性を具えた第一信号に変換する。Ｖｉｔｅｒｂｉデコーダ装置５３０を該適応等化器５２０に連結することで、該第一信号を受信してから、Ｖｉｔｅｒｂｉアルゴリズム及びチャンネルモデルに基づいてデコーダ信号を発生する。この中の、該Ｖｉｔｅｒｂｉデコーダ装置がブランチからノードパス値を計算する時において、ＥＦＭ或いはＥＳＭ変調特性に基づき、存在しないパスを削除する。
【００１４】
図９は図３のＴｒｅｌｌｉｓ図における２列から４列に拡大している。図９から見ても分かるとおり、１列目及び３列目のノードが決定された後、２列目のノードが唯一決定されることができる。すなわち、デコーダパスが１列目のノード（−１−１−１）及び３列目のノード（−１−１＋１）を経由する時、該デコーダパスが必ず２列目のノード（−１−１−１）経過し、図９中の比較的黒い太線で示すとおりである。同じ原理として、デコーダパスが２列目のノード（−１ ・１ ・１）及び４列目のノード（−１＋１ ＋１）を経由する時、該デコーダパスが必ず３列目のノード（−１−１ ＋１）を経過する。
【００１５】
上記に基づき、図３のＴｒｅｌｌｉｓ図を図１０に示すようにできる。図１０は本発明の修正Ｔｒｅｌｌｉｓ図で、１回で２ビットに対しデコーダを実行できる。例えば、１列目のノード（−１ −１ −１ −１）が（−１ −１）デコーダデータに遭遇した時、２列目のノード（−１−１−１−１）に至り、図１０内において破線矢印で表示した。１列目のノード（−１ −１ −１ −１）が（−１ ＋１）のデコーダデータに遭遇した時、２列目のノード（−１−１ ・１ ＋１）に至り、図１０内において点線矢印で表示した。１列目のノード（−１ −１ −１ −１）が（+１ +１）デコーダデータに遭遇した時、２列目のノード（−１ −１ +１ +１）が、図１０において実線矢印で表示した。ＥＦＭ／ＥＳＭ変調を使用することにより、データ列内にランレングスの１及び２のデータ列がなくなり、１列目のノード（−１−１−１−１）が（＋１−１）デコーダデータに遭遇することができなくなる。１列目のノード（＋１ ＋１ ＋１ ＋１）が（＋１ ＋１）デコーダデータに遭遇する時、２列目のノード（+１ +１ +１ −１）に至り、図１０内に２つの点線矢印で表示した。
【００１６】
図１０の修正Ｔｒｅｌｌｉｓ図から、図４〜７のＶｉｔｅｒｂｉデコーダ図を描き直して、図１１〜１２に示した。図１１〜１２は本発明技術に基づいたＶｉｔｅｒｂｉデコーダの表示図である。入力の配列を{−１、−１、−１、−１、＋１、＋１、＋１、−１、−１、−１、−１、−１、＋１、＋１、＋１、＋１、＋１、＋１}とする。開始すると、ノード（−１−１−１−１）から起点となり、受信したデータに基づいて０列目から１列目のパス値を計算する。ノード（−１−１−１ −１）には３個のブランチを具え、それぞれノード（−１−１−１−１）、（−１−１−１ ＋１）及び（−１ −１ ＋１ ＋１）まで接続している。ノード（−１−１−１−１）からノード（−１ −１−１−１）までのパス値を計算する場合、出力のデータ（４）をパス値の公式内に代入し、すなわちｓ=４を３ｓ＋９及び２ｓ＋４及び０を代入することで、それぞれ２１、１２及び０を得ることができる。２１、１２及び０をそれぞれ１列目のノード（−１ −１ −１ −１）、（−１ −１ −１ ＋１）及び（−１ −１ ＋１ ＋１）の上方に表示される。１列目から２列目のパス値を計算する時、１回のデコーダの２ビットにおいて、この時ｓ＝−４を３ｓ＋９、２ｓ＋４、０、−２ｓ＋４、−２ｓ＋４及び−３ｓ＋９に代入することで、それぞれ−３、−４、０、１２及び２１を得ることができ、さらに累積のパス値を計算することで１８、１７、２１、２４、１２及び２１を得ることができる、そして１８、１７、２１、２４、１２及び２１を２列目のノード（−１ −１ −１ −１）、（−１ −１ −１ ＋１）、（−１ −１ ＋１ ＋１）、（−１ ＋１ ＋１ ＋１）、（＋１ ＋１ ＋１ −１）及び（＋１ ＋１ ＋１ ＋１）上方に表示する。以下順序とおり類推していくことで図１１〜１２のＶｉｔｅｒｂｉデコーダの表示図ができる。
【００１７】
Ｖｉｔｅｒｂｉデコーダ装置５３０は図１０の修正Ｔｒｅｌｌｉｓ図に基づいてＶｉｔｅｒｂｉデコーダを実行する。Ｖｉｔｅｒｂｉデコーダ装置５３０が１回で２ビットを使用するため、そのサンプリングレート（ｓａｍｐｌｉｎｇ  ｒａｔｅ）が１／Tから１／（２T）にまで低減することができる。また適応等化器５２０の処理時間を１Tから２Tまで増加できる。
【００１８】
適応等化器５２０のタブ（ｔａｂｓ）は伝送チャンネルのインパルス応答（ｉｍｐｕｌｓｅ ｒｅｓｐｏｎｓｅ）と関係があり、伝送チャンネルのインパルス応答の時間軸分布が長くなるほど、適応等化器５２０に使用するタブ（ｔａｂｓ）が多くなる。本発明において、適応等化器５２０の処理時間が１Tから２Tにまで増加するため、その使用する点（ｔａｂｓ）を減少できる。相対的に、Ｔｒｅｌｌｉｓ図のデコーダの深度（ｄｅｐｔｈ）も減少できる。これにより必要なメモリを減少させることができるだけでなく、さらにデコーダチップの電力消費を引き下げることができる。
【００１９】
図１３はＰＲａａチャンネルモデルの簡略化Ｔｒｅｌｌｉｓ図で、図１４は本発明の修正Ｔｒｅｌｌｉｓ図である。図１５はＰＲａｂａチャンネルモデルの簡略化Ｔｒｅｌｌｉｓ図で、図１６が本発明の修正Ｔｒｅｌｌｉｓ図である。
【００２０】
前記を総合することで、本発明であるアナログからデジタルへの変換装置５１０、適応等化器５２０、Ｖｉｔｅｒｂｉデコーダ装置５３０、スライサー５４０及び周波数及び位相回復装置５５０の動作周波数は周知の技術に比べても半減させることでき、同時に適応等化器５２０のタブ（ｔａｂｓ）及びＴｒｅｌｌｉｓ図のデコーダの深度（ｄｅｐｔｈ）も減少でき、これにより周知の技術のチップ設計の困難度の問題を解決でき、同時に周知の技術内のチップの電力消費の増大及び放熱の問題を避けることができる。
【図面の簡単な説明】
【００２１】
【図１】ＰＲａｂｂａチャンネルモデルの表示図である。
【図２】ＰＲａｂｂａチャンネルモデル内のａを１、ｂを２とした時のＴｒｅｌｌｉｓの表示図である。
【図３】ＰＲａｂｂａチャンネルモデルの簡略化Ｔｒｅｌｌｉｓの表示図である。
【図４】簡略化Ｔｒｅｌｌｉｓ図を使用してＶｉｔｅｒｂｉデコーダを実施する際の表示図である。
【図５】簡略化Ｔｒｅｌｌｉｓ図を使用してＶｉｔｅｒｂｉデコーダを実施する際の表示図である。
【図６】簡略化Ｔｒｅｌｌｉｓ図を使用してＶｉｔｅｒｂｉデコーダを実施する際の表示図である。
【図７】簡略化Ｔｒｅｌｌｉｓ図を使用してＶｉｔｅｒｂｉデコーダを実施する際の表示図である。
【図８】本発明のＥＦＭ或いはＥＳＭ変調のデコーダシステムを使用したブロック図である。
【図９】図３のＴｒｅｌｌｉｓ図を２列から４列に拡大した表示図である。
【図１０】本発明の修正Ｔｒｅｌｌｉｓ図である。
【図１１】本発明の図１０に基づいたＶｉｔｅｒｂｉデコーダの表示図である。
【図１２】本発明の図１０に基づいたＶｉｔｅｒｂｉデコーダの表示図である。
【図１３】本発明のＰＲａａチャンネルモデルの簡略化Ｔｒｅｌｌｉｓ図である。
【図１４】本発明の図１３に基づいた修正Ｔｒｅｌｌｉｓ図である。
【図１５】本発明のＰＲａｂａチャンネルモデルの簡略化Ｔｒｅｌｌｉｓ図である。
【図１６】本発明の図１５に基づいた修正Ｔｒｅｌｌｉｓ図である。
【符号の説明】
【００２２】
５１０  アナログからデジタルへの変換装置
５２０  適応等化器
５３０  Ｖｉｔｅｒｂｉデコーダ装置
５４０  スライサー
５５０  周波数及び位相回復装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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