(57)【要約】【課題】  低速テスタでも拘束動作時の回路動作を試験することができるようにすることを目的とする。【解決手段】  クロック同期回路と、複数のレプリカ遅延回路と、を備え、それらを使用するクロック信号がある半導体装置において、クロック同期回路の同期の範囲外でもクロック信号同士のタイミング関係が、同期範囲内におけるタイミング関係と等しくなるように、内部クロックの経路にクロック遅延手段を設けた。クロック同期回路は、アドレス／コマンド用クロック（ＡＣＬＫ）を発生させるためものと、データ出力用クロック（ＱＣＬＫ）を発生させるためのものがある。【選択図】  図１
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【特許請求の範囲】
【請求項１】
クロック同期回路と、複数のレプリカ遅延回路と、を備え、それらを使用するクロック信号がある半導体装置において、
前記クロック同期回路の同期の範囲外でも前記クロック信号同士のタイミング関係が、同期範囲内におけるタイミング関係と等しくなるように、前記内部クロックの経路にクロック遅延手段を設けたことを特徴とする半導体装置。
【請求項２】
前記クロック同期回路は、アドレス／コマンド用クロック（ＡＣＬＫ）を発生させるためのものと、データ出力用クロック（ＱＣＬＫ）を発生させるためのものがあることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記クロック同期回路が二つの場合、前記遅延手段は一方のクロック同期回路のクロック同期に用いるレプリカ遅延回路と同じ遅延手段を他方の遅延手段として用いることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体メモリであることを特徴とする請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
前記クロック同期回路は、アドレス・コマンド用クロック（ＡＣＬＫ）を発生させるためのものと、データ入力用クロック（ＤＣＬＫ）を発生するためのものと、データ出力用クロック（ＱＣＬＫ）を発生するためのものと、があることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記アドレス・コマンド用クロックに対して、データ入力用クロック（ＤＣＬＫ）及びデータ出力用クロック（ＱＣＬＫ）の配線長が長くなることを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体メモリの高速化を行う技術に関する。
【背景技術】
【０００２】
従来、半導体メモリには、ＤＬＬが一つ搭載されていることが一般的であった。
【０００３】
非特許文献１には、クロックとＩ／Ｏのスキューをなくすための双方向のダブルデータレート転送方式（ＤＤＲ）において、ダブルデータレート転送方式を実現するために、ＤＲＡＭチップにＤＬＬが搭載されＰＶＴばらつきを減らす技術が開示されている。
【非特許文献１】ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，Ｖｏｌ３３，Ｎｏ１１，ＮＯＶＥＭＢＥＲ  １９９８，ＵＳＡ．
【発明の開示】
【発明が解決しようとする課題】
【０００４】
メモリ高速化への要求は高まる一方である。
【０００５】
クロック信号の高速化に伴い、入出力信号の正確な受け渡しができるように、メモリ内にＤＬＬのような外部クロックと内部クロックを同期させるクロック同期回路を搭載することが標準的になってきている。
【０００６】
また、内部クロックパスの相違や、同期するクロックタイミングの違いから、アドレス入力用、データ入力用、データ出力用など複数のクロック同期回路を有することもある。
【０００７】
クロック同期回路が同期可能なクロックの周波数（ロックレンジ）には限界があり、特に低周波数側の限界は、プローブテスト用テスタや低速テスタの上限周波数よりも高速であることが多い。
【０００８】
現在、このようなテスタを用いた試験では、低速テスト専用の入出力系を別に設けてクロック同期回路を使用せずに外部との信号のやり取りを行っているが、
（１）低速テスト専用の入出力系回路のオーバーヘッドが大きい。
（２）上記設計の工数がかかる。
（３）本来の高速動作する回路の試験は、高価な高速テスタを使用しないとできない。
などの課題がある。
【０００９】
そこで、本発明は、低速テスタでも拘束動作時の回路動作を試験することができるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決するための手段として、クロック同期回路と、複数のレプリカ遅延回路と、を備え、それらを使用するクロック信号がある半導体装置において、前記クロック同期回路の同期の範囲外でも前記クロック信号同士のタイミング関係が、同期範囲内におけるタイミング関係と等しくなるように、前記内部クロックの経路にクロック遅延手段を設けた。
【発明の効果】
【００１１】
本発明によれば、例えば、アドレス入力用とデータ出力用など異なるクロック同期回路から発生する内部クロック同士のタイミング関係は、ロックレンジ外でもロックレンジ内でも等しくなり、これらのクロックを用いて発生する内部論理信号同士のタイミング関係も外部クロック周波数によらず等しくなる。
【００１２】
これは、低速テスタでも高速動作時の回路動作を試験することができるようになることを意味しており、従来の低速テスト専用の入出力回路は不要となる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照して本発明を実施するための最良の実施の形態を説明する。
【００１４】
［構成の説明］
図１は、本発明の一実施の形態の構成を示すブロック図であり、図２は、本発明の一実施の形態の動作を説明するためのタイミングチャートである。
【００１５】
図１に示すように、本発明の一実施の形態としての半導体メモリは、ＭＥＭＯＲＹ  ＡＲＲＡＹ  ０と、ＭＥＭＯＲＹ  ＡＲＲＡＹ  １とが備わっており、下端にはアドレスパッドとコマンドパッドが備わっており、上端にはデータ入出力パッドが備わっている。
【００１６】
また、クロック同期回路は、下端側に、アドレス／コマンド用クロック（ＡＣＬＫ）発生のためのＤＬＬ３と、データ出力用クロック（ＱＣＬＫ）発生のためのＤＬＬ４と、を備えている。
【００１７】
外部クロック（ＣＬＫ）が、高速でロックレンジ内の場合には、ＤＬＬ３はＡＣＬＫとＣＬＫのエッジを同期させ、ＤＬＬ４は出力データ(Ｑ０−１０)とＣＬＫのエッジがそろうようにＱＣＬＫを発生させるため、図２（ａ）のようなＡＣＬＫとＱＣＬＫを発生する。
【００１８】
そして、例えば、外部コマンド入力がＲＥＡＤの場合にはＲｅａｄＦｌａｇ信号がセットされる。
【００１９】
ＲｅａｄＦｌａｇ信号は、次のＱＣＬＫの立ち上がりエッジでラッチされ出力バッファ活性化信号ＤＯＵＴｅｎａｂｌｅを発生する。
【００２０】
ＤＯＵＴｅｎａｂｌｅがセットされている場合は、ＱＣＬＫの立ち上がりエッジを受けて出力データ（Ｑ０−１０）が出力される。
【００２１】
次のサイクルでＲＥＡＤコマンドが入力されなければＲｅａｄＦｌａｇ信号はリセットされるが、このリセットパスはセットのパスと異なるため、ＡＣＬＫからリセットまでの時間はＡＣＬＫからセットまでの時間より短い。
【００２２】
ＣＬＫが低速になりロックレンジをはずれると、ＤＬＬ１及びＤＬＬ２はバイパスモードに入り同期動作は行わず、入力されたＣＬＫをそのままＱＣＬＫ及びＡＣＬＫとして出力する。
【００２３】
この結果、ＱＣＬＫはＡＣＬＫより配線パスが長いため、遅延量が大きく図２（ｂ）のようなタイミング関係となる。
【００２４】
このとき、ＲｅａｄＦｌａｇ信号がセットされているうちにＱＣＬＫの立ち上がりエッジが発生しないと、ＤＯＵＴｅｎａｂｌｅが発生しないためデータ出力はＨｉ−Ｚに固定されてしまう。
【００２５】
つまり、内部クロック信号同士のタイミング関係が本来の高速動作時と異なった結果、回路は所望の動作をしなくなる。
【００２６】
しかし、図２（ｃ）のように、遅延量が少ないＡＣＬＫ側のバイパス経路に遅延回路を挿入し、ＱＣＬＫとのタイミング関係がロックレンジ内の場合と同じになるようにするため、外部から見た入出力タイミングは高速動作時とは異なるものの所望のＲＥＡＤ動作が行われる。
【００２７】
図３を用いて、上記ＤＬＬのバイパス経路に遅延回路を挿入する方法を説明する。
【００２８】
図３（ａ）は従来のＤＬＬのブロック構成である。
【００２９】
ＤＬＬのロックレンジ内では、バイパス判定回路の出力により、マルチプレクサＭＵＸは可変遅延回路出力を出力するパスを選択する。
【００３０】
マルチプレクサ出力は内部クロックとなり、チップ内の配線やゲート負荷を通過して、上記ＱＣＬＫやＡＣＬＫとなる。
【００３１】
一方、可変遅延回路出力は上記内部クロックのチップ内配線やゲート負荷を模倣しＤＬＬ内部に設けられたレプリカ遅延回路にも入力され、これを通過したクロックがパッドからのクロックと位相比較回路で比較され、両者のタイミングがそろうように可変遅延回路を制御する信号を発生する。
【００３２】
ロックレンジ外では、バイパス判定回路がロックレンジ外であることを判定し、マルチプレクサのパスを切り換えて、パッドからのクロック入力をそのまま内部のクロックとして出力する。
【００３３】
図３（ｂ）に示すように、図３（ａ）ではパッドからダイレクトにＭＵＸに入力していたクロックパスに遅延回路を挿入することで、二つ以上のＤＬＬが出力する内部クロック間のタイミング関係が、ロックレンジ外（バイパス動作時）でもロックレンジ内と同じになるようにする。
【００３４】
この方法をさらに詳細に示したものが図３（ｃ）である。
【００３５】
ＣＬＫの周波数が高くＤＬＬのロックレンジに入っている場合（つまりロック状態の場合）、上側のＤＬＬ−Ａでは各回路の遅延時間について、
ｔＣＫ＝ｔｖａ＋ｔｄａ
下側のＤＬＬ−Ｑでは同様に、
ｔＣＫ＝ｔｖｑ＋ｔｄｑ
となるように、それぞれの可変遅延回路の遅延時間が調整される。
【００３６】
ここで、
ｔＣＫ：外部クロックＣＬＫのクロック周期
ｔｖａ：ＤＬＬ−Ａの可変遅延回路の遅延時間
ｔｖｑ：ＤＬＬ−Ｑの可変遅延回路の遅延時間
ｔｄａ：ＤＬＬ−Ａのレプリカ遅延回路の遅延時間
ｔｄｑ：ＤＬＬ−Ｑのレプリカ遅延回路の遅延時間（ｔｄｑ＝ｔｄｑ１＋ｔｄｑ２）である。
【００３７】
レプリカ遅延回路の遅延時間は、上述のようにＤＬＬの出力に接続している配線負荷や論理回路による遅延と同じになっている。
【００３８】
このとき、ＱＣＬＫとＡＣＬＫの時間差は、
ｔ（ＡＣＬＫ）−ｔ（ＱＣＬＫ）＝ｔｖａ＋ｔｄａ−（ｔｖｑ＋ｔｄｑ１）
＝ｔＣＫ−（ｔＣＫ−ｔｄｑ２）
＝ｔｄｑ２
となっている。
【００３９】
バイパス状態では、図３（ａ）のように遅延回路をバイパス経路に設けないと、
ｔ（ＡＣＬＫ）−ｔ（ＱＣＬＫ）＝ｔｄａ−ｔｄｑ１
となり、ｔｄｑ２とは大きく異なることになる。
【００４０】
これに対して、（図３（ｃ））バイパス経路に挿入する遅延回路を、もうひとつのＤＬＬのレプリカ遅延回路と同じにすると、
ｔ（ＡＣＬＫ）−ｔ（ＱＣＬＫ）＝ｔｄｑ＋ｔｄａ−（ｔｄａ＋ｔｄｑ１）
＝ｔｄｑ−ｔｄｑ１
＝ｔｄｑ２
となり、ロック状態と同じになる。
【００４１】
［第２の実施の形態］
図４は、本発明の第２の実施の形態の構成を示すブロック図である。
【００４２】
本実施の形態では、パッドはチップの中央に集中している。
【００４３】
この場合、図１ほどＡＣＬＫとＱＣＬＫの配線長差は大きくはないが、ＤＱパッドの数がアドレスやコマンドのパッドの数に比べて多い場合にはやはり配線長やゲート負荷がＱＣＬＫの方が大きくなり、上記と同様の処置が必要となる。
【００４４】
図５にＱＣＬＫ用レプリカ遅延回路の一実施の形態を示す。
【００４５】
ＡＣＬＫ用ではダミーの出力バッファと出力負荷が無いが残りはほぼ同様になる。
【００４６】
また、レイアウト面積の都合からダミーの配線負荷を配線ではなくその次段のようなゲート遅延回路に置き換えることもよく行われる。
【００４７】
［第３の実施の形態］
図６は、本発明の第３の実施の形態の構成を示すブロック図であり、図７は、本発明の一実施の形態の動作を説明するためのタイミングチャートである。
【００４８】
本実施の形態ではＤＬＬの発生するクロックがアドレス・コマンド用クロックＡＣＬＫ、データ入力用クロックＤＣＬＫ、データ出力用クロックＱＣＬＫの３種類ある。
【００４９】
ＤＣＬＫはデータ入力のラッチを制御するクロックで、ＤＬＬロック時のタイミングは図７（ａ）に示すようにＡＣＬＫ同様、外部クロックＣＬＫと同タイミングである。
【００５０】
図６のようなエッジパッドの場合、ＡＣＬＫに対してＤＣＬＫ／ＱＣＬＫの配線長が長くなる。
【００５１】
この結果、バイパス動作時に、本実施の形態のような遅延調整を行わないと、図７（ｂ）に示すように、ＤＣＬＫのタイミングはＡＣＬＫよりも遅く、ＱＣＬＫとほぼ同タイミングになる。
【００５２】
例えば、ＡＣＬＫのタイミングで発生するＷＲＩＴＥＦｌａｇ信号（図１におけるＲＥＡＤ動作時のＲＥＡＤＦｌａｇに相当）をＤＣＬＫの立ち上がりタイミングでラッチしてデータ書き込み制御信号を発生する場合には、ＲＥＡＤの場合と同様にバイパス動作時にＷＲＩＴＥＦｌａｇ信号がＤＣＬＫでラッチできず、ＷＲＩＴＥ動作が行われなくなる。
【００５３】
そこで、図７（ｃ）に示すようなバイパス動作時の遅延調整が必要になる。
【００５４】
今回は、ＡＣＬＫ、ＤＣＬＫ、ＱＣＬＫの３信号のタイミング関係をＤＬＬロック時と同様にする必要があるので、本来もっとも早いタイミングであるべきＱＣＬＫを基準に、ＡＣＬＫ、ＤＣＬＫがＱＣＬＫよりも遅くなるように遅延を追加する。
【００５５】
具体的には各クロックのバイパス経路に挿入する遅延回路の遅延時間は、
ＡＣＬＫ：ｔ１＋ｔ３
ＤＣＬＫ：ｔ１
ＱＣＬＫ：０（遅延回路を挿入しない）
となる。
【００５６】
ここで、
ｔ１：ＤＬＬロック時のＱＣＬＫのＣＬＫに対する前倒し遅延時間
ｔ２：バイパス経路に遅延回路を挿入しない場合のＡＣＬＫのＣＬＫに対する遅延時間
ｔ３：バイパス経路に遅延回路を挿入しない場合のＱＣＬＫとＤＣＬＫのＡＣＬＫに対する遅延時間である。
【産業上の利用可能性】
【００５７】
本発明は、クロック発生用のＤＬＬが複数ある半導体メモリなどの半導体装置に利用可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施の形態の構成を示すブロック図である。
【図２】本発明の一実施の形態の動作を説明するためのタイミングチャートである。
【図３】本発明のＤＬＬのバイパス経路に遅延回路を挿入する方法を説明するための図である。
【図４】本発明の第２の実施の形態の構成を示すブロック図である。
【図５】ＱＣＬＫ用レプリカ遅延回路の一実施の形態を示す。
【図６】本発明の第３の実施の形態の構成を示すブロック図である。
【図７】本発明の一実施の形態の動作を説明するためのタイミングチャートである。
【符号の説明】
【００５９】
１  ＭＥＭＯＲＹ  ＡＲＲＡＹ
２  ＭＥＭＯＲＹ  ＡＲＲＡＹ
３  ＤＬＬ
４  ＤＬＬ
５  ＤＬＬ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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