【手続補正書】
【提出日】平成19年9月3日(2007.9.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ダイナミック・メモリーであって、
複数のセル状態を有する複数の記憶セルと、
前記記憶セルに結合されるビット線構造を有する、メモリー・コアと、
前記複数の記憶セルのセンス及び／又はリストアを行うよう構成されたビット線センス増幅器と、
相補型センス又はリストア・ドレイン・トランジスターと結合される前記センス増幅器内の少なくとも１つのラッチと、を有し、
前記相補型ドレイン・トランジスターは、スタンバイモードの間、逆バイアス状態に保たれ、漏れ電流を低減する、ダイナミック・メモリー。
【請求項２】
ダイナミック・メモリーであって、
複数のセル状態を有する複数の記憶セルと、
前記記憶セルに結合されるビット線構造を有する、メモリー・コアと、
前記複数の記憶セルのセンス及び／又はリストアを行うよう構成されたビット線センス増幅器と、
相補型センス又はリストア・ドレイン・トランジスターと結合される前記センス増幅器内の少なくとも１つのラッチと、を有し、
前記相補型ドレイン・トランジスターは、ブースト電圧電位へ駆動され、及び
前記ブースト電圧電位は、前記相補型ドレイン・トランジスターをＶＳＳで若しくはＶＳＳより下の電圧で活性化し、又は前記相補型ドレイン・トランジスターをＶＤＤで若しくはＶＤＤより下の電圧で活性化する、ダイナミック・メモリー。
【請求項３】
ダイナミック・メモリーであって、
複数のセル状態を有する複数の記憶セルと、
前記記憶セルに結合されるビット線構造を有する、メモリー・コアと、
前記複数の記憶セルのセンス及び／又はリストアを行うよう構成されたビット線センス増幅器と、
相補型センス又はリストア・ドレイン・トランジスターと結合される前記センス増幅器内の少なくとも１つのラッチと、を有し、
前記ドレイン・トランジスターは、分散型構成で各ビット線対に結合される、又は集中型構成で複数のビット線により共有される、ダイナミック・メモリー。
【請求項４】
ダイナミック・メモリーであって、
複数のセル状態を有する複数の記憶セルと、
前記記憶セルに結合されるビット線構造を有する、メモリー・コアと、
前記複数の記憶セルのセンス及び／又はリストアを行うよう構成されたビット線センス増幅器と、
相補型センス又はリストア・ドレイン・トランジスターと結合される前記センス増幅器内の少なくとも１つのラッチと、
多段プルダウン・トランジスターと２つの電位段階の制御方法を有する、負のワード線駆動装置と、を有するダイナミック・メモリー。
【請求項５】
ダイナミック・メモリーであって、
複数のセル状態を有する複数の記憶セルと、
前記記憶セルに結合されるビット線構造を有する、メモリー・コアと、
前記複数の記憶セルのセンス及び／又はリストアを行うよう構成されたビット線センス増幅器と、
相補型センス又はリストア・ドレイン・トランジスターと結合される前記センス増幅器内の少なくとも１つのラッチと、
ＶＳＳ及びＶＳＳより低い電圧ＶB2への電流路を有する電位変換器と、を有するダイナミック・メモリー。
【請求項６】
センス増幅器回路であって、
２つの回路端子の間に結合され、前記端子の電位をセンス、又はリストア、又はセンス及びリストアの両方を行うよう構成された、少なくとも１つのラッチと、
前記ラッチのそれぞれに結合され、スタンバイ状態の間、逆バイアスするよう構成された、相補型ドレイン構造と、を有するセンス増幅器回路。
【請求項７】
方法であって、
Ｐ型又はＮ型の第１のトランジスターの型の少なくとも２つのソース・トランジスターを、センスされている第１及び第２の端子の間のラッチを形成するよう結合する段階と、
Ｎ型又はＰ型の第２のトランジスターの型の相補型ドレインを、前記ラッチの前記ソース・トランジスターとセンス又はリストア信号の間に結合する段階と、
前記ラッチの前記ソース・トランジスターを、スタンバイ状態の間、漏れ電流を低減するために、逆バイアスに維持する段階と、を有する第１及び第２端子の間の信号センス又はリストア方法。
【請求項８】
ダイナミック・メモリーであって、
複数のセル状態を有する複数の記憶セルと、
前記記憶セルに結合されるビット線構造を有する、メモリー・コアと、
前記複数の記憶セルのセンス及び／又はリストアを行うよう構成されたビット線センス増幅器と、
相補型センス又はリストア・ドレイン・トランジスターと結合される前記センス増幅器内の少なくとも１つのラッチと、を有するダイナミック・メモリー。
【請求項９】
メモリーであって、
（ａ）少なくとも２つのラッチは、前記センス増幅器内で接続され、前記ラッチの少なくとも１つは相補型ドレイン・トランジスターと結合される、
（ｂ）前記ビット線センス増幅器は、ビット線対のビット線の間に結合され、前記記憶セルの電荷を共有する、
（ｃ）前記ラッチ及び相補型ドレイン・トランジスターは、Ｐドレインに結合されるＮラッチ、又はＮドレインに結合されるＰラッチ、又は両方を有する、
（ｄ）前記Ｎラッチはセンス信号線（ＳＡＮ）上のＰドレインに結合され、前記Ｐラッチはリストア信号線（ＳＡＰ）上のＮドレインに結合される、
（ｅ）前記Ｎラッチは相互に結合されたＮＭＯＳトランジスターの対を有し、前記ＰドレインはＰＭＯＳソース・トランジスターを有する、
（ｆ）前記Ｎラッチはビット線対の間に結合され、前記Ｐドレインはセンス信号線（ＳＡＮ）に結合される、
（ｇ）前記Ｐラッチは相互に結合されたＰＭＯＳトランジスターの対を有し、前記ＮドレインはＮＭＯＳソース・トランジスターを有する、
（ｈ）前記Ｐラッチはビット線対の間に結合され、前記Ｎドレインはリストア信号線（ＳＡＰ）に結合される、
（ｉ）前記相補型ドレイン・トランジスターは、スタンバイ状態の間、逆バイアス状態に保たれ、漏れ電流を減少させる、
（ｊ）前記Ｎラッチ、又は前記Ｐラッチ、又は両方は、デプリーション・モード・トランジスター又はリーキー・トランジスターとして構成される、
（ｋ）前記ドレイン・トランジスターは、分散型構成で各ビット線対に結合される、又は集中型構成で複数のビット線により共有される、
（ｌ）前記相補型ドレイン・トランジスターは、ブースト電圧電位により駆動される、
（ｍ）前記ブースト電圧電位は、前記相補型ドレイン・トランジスターを電位ＶＳＳ以下で活性化する電位、又は前記相補型ドレイン・トランジスターを電位ＶＤＤ以上で活性化する電位を有する、
上記（ａ）乃至（ｍ）の少なくとも１つを有する、請求項１、２、３、４、５又は８記載のメモリー。 
【請求項１０】
多段プルダウン・トランジスターと２つの電位段階の制御方法を有する負のワード線駆動装置、及び／又はＶＳＳ及びＶＳＳより低い電位ＶB2への電流路を有する電位変換器、を更に有する請求項８記載のメモリー。
【請求項１１】
センス増幅器回路であって、
２つの回路端子の間に結合され、前記端子の電位をセンス、又はリストア、又はセンス及びリストアの両方を行うよう構成された、少なくとも１つのラッチと、
前記ラッチのそれぞれに結合され、スタンバイ状態の間、逆バイアスするよう構成された、相補型ドレイン構造と、を有するセンス増幅器回路。
【請求項１２】
（ａ）前記相補型ドレイン構造は、ＶＳＳとＶDDの電圧範囲外の電位により駆動される、
（ｂ）前記２つの回路端子は、ダイナミック・メモリー回路内のビット線対を有する、
（ｃ）前記ラッチ及び前記相補型ドレイン構造は、Pドレインに結合されるNラッチ、又はNドレインに結合されるPラッチ、又は両方を有する、
（ｄ）前記ラッチは及び前記相補型ドレイン構造は、第１の信号線（ＳＡＮ）上のＰドレインに結合されるNラッチ、又は第２の信号線（ＳＡＰ）上のＮドレインに結合されるＰラッチ、又は両方を有する、
（ｅ）前記第１の信号線に結合されるＰＭＯＳソース・トランジスターを有する前記Ｐドレインは、活性状態で動作電圧ＶＳＳ以下の、スタンバイ状態で電位ＶＤＤ以下のゲート電圧を受信するよう構成される、
（ｆ）前記第２の信号線に結合されるＮＭＯＳソース・トランジスターを有する前記Ｎドレインは、活性状態で動作電圧ＶＤＤ以上の、スタンバイ状態で電位ＶＳＳ以上のゲート電圧を受信するよう構成される、
（ｇ）前記ドレイン構造は、デプリーション・モード・トランジスター又はリーキー・トランジスターとして構成される、
（ｈ）前記ドレイン構造は、各回路端子に結合される、又は複数の回路端子により共有される、
上記（ａ）乃至（ｈ）の少なくとも１つを有する、請求項６又は１１記載のセンス増幅器回路。
【請求項１３】
多段プルダウン・トランジスターと２つの電位段階の制御方法を有する負のワード線駆動装置を更に有し、及び／又は
ＶＳＳ及びＶＳＳより低い電位ＶB2への電流路を有する電位変換器を更に有する、請求項１１記載のセンス増幅器回路。
【請求項１４】
回路であって、ダイナミック・メモリー素子内のワード線を駆動し、
メモリー・ワードの選択を駆動するよう、ダイナミック・メモリー素子内で結合されるよう構成された信号線と、
前記信号線と制御信号線ＰＸの間に結合される、プルアップ・トランジスターと、
前記信号線とＶＳＳより低い電位の電源との間に結合される、少なくとも２つの多段プルダウン・トランジスターと、を有する回路。
【請求項１５】
前記メモリー・ワード選択を駆動する前記信号線は、最初にＶＳＳに、次にＶＳＳより低い電位の２段階で活性化されるよう構成され、及び／又は第１のライト線イネーブル信号は、前記プルアップ・トランジスターのゲートに結合され、第２のライト線イネーブル信号は、前記多段プルダウン・トランジスターのゲートに結合される、請求項１４記載の回路。
【請求項１６】
ライト線イネーブル信号と前記プルアップ・トランジスターの間に結合される、電圧シフト・トランジスターを更に有し、
前記電圧シフト・トランジスターのゲートは、電源電圧ＶＤＤより高い電源に結合される、請求項１４記載の回路。 
【請求項１７】
回路であって、ダイナミック・メモリー素子内のワード線駆動状態を制御するために利用される制御信号ＰＸを駆動し、
ダイナミック・メモリー素子内で、メモリー・ワード選択を駆動するワード線制御回路に結合されるよう構成される、制御信号出力線（ＰＸ）と、
制御信号出力線（ＰＸ）の電位を、高電位ＶＰＰとＶＢ２＜ＶＳＳを有する２つの低電位ＶＳＳ及びＶＢ２の間で変換する電位変換手段とを有し、
前記手段は、ＶＰＰとＶＢ２の間の短絡回路を防ぐよう構成される、回路。
【請求項１８】
前記電位変換手段は、
前記制御信号出力線（ＰＸ）の間に結合される、並列プルダウン・トランジスター対と、
前記制御電圧信号出力線（ＰＸ）と電位ＶＤＤを超える高電位との間に結合される、プルアップ・トランジスターと、
前記制御信号出力線（ＰＸ）を放電するために、電源ＶＢ２への過剰な電流を伴わず、制御信号ＩＮ１、ＩＮ２、及びＩＮ３上の電位を順序づける、順序付け手段と、を有し、
第１の並列プルダウン・トランジスターは、電位ＶＳＳに結合され、ゲートで信号ＩＮ２を受信し、
第２の並列プルダウン・トランジスターは、ＶＢ２はＶＳＳより低い第２の電位ＶＢ２に結合され、ゲート上に信号ＩＮ３を受信し、
前記プルアップ・トランジスターのゲートは制御信号ＩＮ１に結合される、請求項１７記載の回路。
【請求項１９】
電位ＩＮ１、ＩＮ２、及びＩＮ３の前記順序付け手段は、ＩＮ１及びＩＮ２をＶＰＰに駆動し、制御信号（ＰＸ）をＶＳＳに降下させ、そしてＩＮ３をＶＤＤ又はＶＰＰに、ＩＮ２をＶＢ２に設定するよう構成される、請求項１８記載の回路。 .
【請求項２０】
方法であって、第１及び第２端子の間の信号をセンス又はリストアし、
Ｐ型又はＮ型の第１のトランジスターの型の少なくとも２つのソース・トランジスターを、センスされている第１及び第２の端子の間のラッチを形成するよう結合する段階と、
Ｎ型又はＰ型の第２のトランジスターの型の相補型ドレインを、前記ラッチの前記ソース・トランジスターとセンス又はリストア信号の間に結合する段階と、
前記ラッチの前記ソース・トランジスターを、スタンバイ状態の間、漏れ電流を低減するために、逆バイアスに維持する段階と、を有する方法。
【請求項２１】
非相補型ドレインを、前記第１及び第２の端子の間に結合され、センス又はリストア信号に接続される、第２のラッチに結合する段階を更に有し、及び／又は前記相補型ドレインの前記トランジスターを、ＶＤＤとＶＳＳの範囲外の電位で駆動する段階を更に有する、請求項７又は２０記載の方法。
【請求項２２】
前記ラッチはＮＭＯＳトランジスターを有し、前記相補型ドレインはＰＭＯＳトランジスターを有し、及び／又は前記ラッチはＰＭＯＳトランジスターを有し、前記相補型ドレインはＮＭＯＳトランジスターを有する、請求項７又は２０記載の方法。
【請求項２３】
方法であって、メモリー回路のセンス増幅器内の漏れ電流を低減し、
センス・ラッチ、リストア・ラッチ、又は両方を、メモリー回路内のビット線の間に結合する段階と、
前記ラッチのそれぞれ、又はラッチから、センス信号、リストア信号、又は両方へ、非相補型ドレインを接続する段階と、
それぞれのゲートを逆バイアスするために、スタンバイ状態の間、前記非相補型ドレイン上のゲート電位を、通常の動作電圧範囲ＶＳＳからＶＤＤの範囲外に維持する段階と、を有する方法。
【請求項２４】
回路であって、ダイナミック・メモリー素子内のソース端子を制御し、
ダイナミック・メモリー素子のラッチ・センス増幅器内のトランジスターのソースと結合された少なくとも１つのソース端子信号線と、
前記ソース端子信号線と結合されたソース・トランジスターを有するドレインと、
電圧閾値の降下なしに前記ソース端子信号線を駆動する拡張電圧電位に応答して、前記ソース・トランジスターを活性化する、前記ソース・トランジスターのゲートと結合された制御信号と、を有する回路。
【請求項２５】
追加ドレインを更に有し、前記追加ドレインは、前記ソース端子信号線と結合されたソース・トランジスターを有する、請求項２４記載の回路。
【請求項２６】
（ａ）前記ソース端子信号線は、ＰＭＯＳトランジスターがグランド・ソース・トランジスターとして結合されるソース端子センス信号線を有する、
（ｂ）センス制御信号は、前記ＰＭＯＳソース・トランジスターのゲートと結合され、及び信号電圧ＶＮの受信に応答して前記ラッチ内のＮＭＯＳトランジスターをイネーブルにし、ＶＮ＜ＶＳＳであり、ＶＮは電圧閾値の降下なしにＰＭＯＳソース・トランジスターを有する前記ドレインを活性化する、
（ｃ）ＰＭＯＳソース・トランジスターを有する前記ドレインは、スタンバイモードで自己逆バイアスされ、及び漏れ電流は抑制される、
（ｄ）前記ソース端子信号線は、ＮＭＯＳトランジスターがパワー・ソース・トランジスターとして結合されるソース端子リストア信号線を有する、
（ｅ）リストア制御信号はゲートと結合され、前記ドレインは、ブースト電圧ＶＰＰへ駆動されるＮＭＯＳソース・トランジスターを有し、ＶＰＰ＞ＶＤＤであり、電圧閾値の降下なしに全ＶＤＤ電圧電位をラッチ・センス増幅器へ転送する、
（ｆ）ＮＭＯＳソース・トランジスターを有する前記ドレインはスタンバイモードで自己逆バイアスされ、そして漏れ電流が抑制される、
上記（ａ）乃至（ｆ）の少なくとも１つを有する、請求項２４記載の回路。
【請求項２７】
回路であって、ダイナミック・メモリー素子内のソース端子を制御し、
ダイナミック・メモリー素子のラッチ・センス増幅器内のＮＭＯＳトランジスターのソースと結合された、ソース端子センシング信号線と、
前記ソース端子センシング信号線と結合された、ＰＭＯＳソース・トランジスターを有するドレインと、
信号電圧ＶＮの受信に応答して、前記ＮＭＯＳトランジスターのラッチをイネーブルにし、ＶＮ＜ＶＳＳであり、電圧閾値の降下なしにＰＭＯＳソース・トランジスターを有する前記ドレインを活性化する、前記ＰＭＯＳソース・トランジスターのゲートと結合されたセンス制御信号と、を有する回路。
【請求項２８】
前記ソース端子センシング信号線と結合されたＰＭＯＳソース・トランジスターを有し分散型ソース構成を形成する追加ドレインを更に有し、
ＰＭＯＳソース・トランジスターを有する前記ドレインは、スタンバイモードで自己逆バイアスされ、そして漏れ電流を抑制する、請求項２７記載の回路。
【請求項２９】
回路であって、ダイナミック・メモリー素子内のソース端子を制御し、
ダイナミック・メモリー素子のラッチ・センス増幅器内のＰＭＯＳトランジスターのソースと結合された、ソース端子リストアリング信号線と、
前記ソース端子リストアリング信号線と結合された、ＮＭＯＳソース・トランジスターを有するドレインと、
ブースト電圧ＶＰＰに駆動され、ＶＰＰ＞ＶＤＤであり、電圧閾値の降下なしにラッチ・センス増幅器へ完全なＶＤＤ電圧電位を転送する、前記ＮＭＯＳソース・トランジスターのゲートと結合されたリストア制御信号、を有する回路。
【請求項３０】
前記ソース端子リストアリング信号線と結合されたＮＭＯＳソース・トランジスターを有し分散型ソース構成を形成する追加ドレインを更に有し、及び／又は
ＮＭＯＳソース・トランジスターを有する前記ドレインは、スタンバイモードで自己逆バイアスされ、そして漏れ電流を抑制する、請求項２９記載の回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】低電圧動作ＤＲＡＭ制御回路
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
活性状態では、信号線ＰＥＱは低電位になり、全ての等価トランジスターはオフになる。メモリーブロック内のワード線は、ＶＤＤより高い電位ＶＰＰになり、少なくともＶＤＤ＋Ｖｔｎと同等の電位を提供する。ここでＶｔｎは、ビット線対のトランジスターｍｎｃ１＿１のようなセル・アクセス・トランジスターの閾値電圧である。入力アドレスに応じて、信号線ＷＬ１はＶＰＰになるとする。セル（ＣＳ１＿１）とビット線キャパシター（ＣＢＬ＿１）の間には電荷共有が働く。ビット線キャパシターは、節点及び信号線の容量から成る寄生容量である。以下の説明では、セルに格納されたデータの論理値はＨｉｇｈであるとする。電荷共有の後、（ＣＳ１＿１／（ＣＳ１＿１＋ＣＢＬ＿１））×ＶＤＤ／２に等しい一定の電位がビット線ＢＬ１上に展開される。