(57)【要約】【課題】  ヴィアホール、配線層の良好なカバレージを得ることにより、歩留りや信頼性の向上を図った半導体装置の製造方法を提供する。【解決手段】  半導体基板上１に、所定パターンの第１の金属層３を形成する工程と、全面に、第１の絶縁膜４を形成する工程と、前記第１の絶縁膜４上に、所定パターンの第２の金属層５を形成し、この第２の金属層５上に第３の金属層６を形成する工程と、前記第３の金属層６上に、第２の絶縁膜７を形成する工程と、前記第２の絶縁膜７を平坦化する工程と、全面に、第３の絶縁膜９を形成する工程と、前記第３の絶縁膜９上に反射防止膜１０を形成する工程と、前記反射防止膜１０上にレジスト層を形成する工程と、前記レジスト層をパターニングする工程と、パターニングされたレジスト層１１をマスクとしてエッチングを行い、所定位置に前記第２の金属層に到達する開口部１２、１３を形成する工程と、前記開口部１２、１３内を含む全面に、第４の金属層及び第５の金属膜を形成する工程とを備える。【選択図】  図１１
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【特許請求の範囲】
【請求項１】
半導体基板上に、所定パターンの第１の金属層を形成する工程と、
全面に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、所定パターンの第２の金属層を形成し、この第２の金属層上に第３の金属層を形成する工程と、
前記第３の金属層上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を平坦化する工程と、
全面に、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に反射防止膜を形成する工程と、
前記反射防止膜上にレジスト層を形成する工程と、
前記レジスト層をパターニングする工程と、
パターニングされたレジスト層をマスクとしてエッチングを行い、所定位置に前記第２の金属層に到達する開口部を形成する工程と、
前記開口部内を含む全面に、第４の金属層及び第５の金属膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
少なくとも前記第３の絶縁膜上に形成された前記第５の金属層、前記第４の金属膜、及び前記反射防止膜を除去し、所定パターンの第６の金属膜を形成する工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記反射防止膜は、Ｔｉ、Ｔａの少なくともいずれかを含む窒化膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第３の金属層及び／又は第４の金属層は、前記反射防止膜と同じ材料を含むことを特徴とする請求項１乃至３に記載の半導体装置の製造方法。
【請求項５】
酸化膜を介して、半導体基板上に所定パターンの第１の金属層を形成する工程と、
前記酸化膜及び前記第１の金属層を覆うように第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜上に、所定パターンの第２の金属層を形成する工程と、
前記第２の金属層上に、第２の絶縁膜を堆積する工程と、
前記第１の金属層上に位置する前記第２の金属層を露出させつつ、前記第２の絶縁膜を平坦化する工程と、
前記露出した第２の金属層及び前記第２の絶縁膜上に、第３の絶縁膜を堆積する工程と、
前記第３の絶縁膜上に、反射防止膜を堆積する工程と、
前記反射防止膜上にレジスト層を形成し、このレジスト層をパターニングする工程と、
パターニングされたレジスト層をマスクとしてエッチングを行い、所定位置に前記第２の金属層に到達する開口部を形成する工程と、
前記開口部内を含む全面に、第４の金属膜及び第５の金属膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば多層配線を備えた半導体装置の製造方法に係り、特に歩留り、信頼性の向上を図った半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、多層配線を備える半導体装置において、上層配線と下層配線はタングステンプラグ等により接続されているが、下層配線、プラグの形成時に空洞やエッチングガスが残存することにより、断線など信頼性の低下を生じてしまうため、均一に成膜する手法が種々検討されている（例えば特許文献１参照）。
【０００３】
近年、信頼性の向上、抵抗の抑制を図るために、タングステンプラグを選択成長に替えてブランケット成長を用いて形成する手法が検討されている。
【０００４】
例えば、先ず、図１５に示すように、半導体基板上１０１に酸化膜１０２を形成する。そして、図１６に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔ）法により、ポリシリコンを堆積させ、通常のリソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりパターニングし、抵抗配線及びゲート電極となる配線層１０３を形成する。
【０００５】
次いで、図１７に示すように、ＣＶＤ法により絶縁膜を堆積後、メルト法により平坦化を行い、下地層間膜１０４を形成する。
【０００６】
そして、図１８に示すように、ＰＶＤ(Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔ)法により、Ａｌ層及びＴｉＮ層を順次形成し、通常のリソグラフィとＲＩＥによりパターニングし、下層の配線層１０５、１０６を形成する。さらに、図１９に示すように、全面にＣＶＤ法によりプラズマＴＥＯＳ膜等の絶縁膜１０７を堆積し、図２０に示すようにエッチバック用レジスト１０８を塗布した後、図２１に示すように、フッ素系のガスでエッチバックを行うことにより平坦化する。そして、図２２に示すように、さらに絶縁膜１０９を形成する。
【０００７】
次いで、図２３に示すように、通常のリソグラフィによりレジストパターン１１１を形成し、ＲＩＥ法によりヴィアホール１１２、１１３を開口する。さらに、図２３に示すように、全面にＴｉＮ層１１４を形成し、さらにＣＶＤ法により、全面にタングステン層１１５を形成し、ヴィアホール内を埋め込む。そして、エッチバックすることにより、タングステンプラグを形成する。
【特許文献１】特開２００３−３３８５０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このとき、配線１０３、１０５、１０６の段差により、その上層に形成される絶縁膜１０７は段差を有しており、これを平坦化するために、エッチバック用レジスト１０８を塗布した後、エッチバックを行う。ここで、絶縁膜１０７とエッチバック用レジスト１０８は１：１のレートでエッチバックすれば平坦化ができるが、実際は、絶縁膜１０７が露出した時点で、絶縁膜１０７中の酸素によりエッチバック用レジスト１０８のエッチングレートが高くなり、段差を解消することができなくなるため、予め絶縁膜１０７のレートを高めに設定する必要がある。
【０００９】
しかしながら、絶縁膜１０７の露出が早い段差の高い領域において、エッチングが早く進行し、フッ素系ガスと反応するＴｉＮ配線１０５が露出し、エッチングされてしまうという問題が発生する。ＴｉＮ層は、ヴィアホールレジストパターン形成時に反射防止膜として機能するため、段差が高くＴｉＮ層が除去された配線層上において、露光時の反射によりパターン開口径が大きくなる。さらに、開口径が大きくなることにより、ＲＩＥにより絶縁膜１０９を開口する際、反応生成物の堆積により開口部のエッチングの進行が抑えられ、ヴィアホールが低くなる。
【００１０】
このようなヴィアホール１１３を含む全面に、図２５に示すように、タングステン層を形成してヴィアホール１１２、１１３を埋め込む際、ヴィアホール１１３の開口径が大きいために埋め込み性が低下し、その中央にシームが発生する。さらに、これをエッチバックすることによりタングステンプラグ１１６、１１７を形成するが、このとき、ヴィアホールが低くなっている上に、シーム部分のエッチングレートは高くなるため、タングステン層、ＴｉＮ層のエッチバックの際に発生するプラグ落ち込み（リセス）が、下層の配線層１０５まで到達、露出する。そして、エッチバックで使用している塩素系及びフッ素系ガスにより、下層の配線層１０５のAｌが腐食を起こしてしまう。
【００１１】
そのため、空洞が発生するとともに、図２６に示すように、タングステンプラグ１１７上層に形成される配線層１１８のカバレージが悪化し、断線等により歩留りや信頼性の低下を引き起こすという問題があった。
【００１２】
そこで、本発明は、従来の問題を取り除き、ヴィアホール、配線層の良好なカバレージを得ることにより、歩留りや信頼性の向上を図った半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
本発明の一態様によれば、半導体基板上に、所定パターンの第１の金属層を形成する工程と、全面に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、所定パターンの第２の金属層を形成し、この第２の金属層上に第３の金属層を形成する工程と、前記第３の金属層上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜を平坦化する工程と、全面に、第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に反射防止膜を形成する工程と、前記反射防止膜上にレジスト層を形成する工程と、前記レジスト層をパターニングする工程と、パターニングされたレジスト層をマスクとしてエッチングを行い、所定位置に前記第２の金属層に到達する開口部を形成する工程と、前記開口部内を含む全面に、第４の金属層及び第５の金属膜を形成する工程とを備えることを特徴とする半導体装置の製造方法が提供される。
【００１４】
また、本発明の一態様によれば、酸化膜を介して、半導体基板上に所定パターンの第１の金属層を形成する工程と、前記酸化膜及び前記第１の金属層を覆うように第１の絶縁膜を堆積する工程と、前記第１の絶縁膜上に、所定パターンの第２の金属層を形成する工程と、前記第２の金属層上に、第２の絶縁膜を堆積する工程と、前記第１の金属層上に位置する前記第２の金属層を露出させつつ、前記第２の絶縁膜を平坦化する工程と、前記露出した第２の金属層及び前記第２の絶縁膜上に、第３の絶縁膜を堆積する工程と、前記第３の絶縁膜上に、反射防止膜を堆積する工程と、前記反射防止膜上にレジスト層を形成し、このレジスト層をパターニングする工程と、パターニングされたレジスト層をマスクとしてエッチングを行い、所定位置に前記第２の金属層に到達する開口部を形成する工程と、前記開口部内を含む全面に、第４の金属膜及び第５の金属膜を形成する工程とを備えることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１５】
本発明の一実施態様によれば、半導体装置の製造方法において、ヴィアホール、配線層の良好なカバレージを得ることにより、歩留りや信頼性の向上を図ることが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下本発明の実施形態について、図を参照して説明する。
【００１７】
（実施形態１）
図１乃至図１４に本実施形態の半導体装置の製造工程を示す。先ず、図１に示すように、半導体基板上１に酸化膜２を形成する。そして、図２に示すように、ＣＶＤ法により、ポリシリコンを堆積させ、通常のリソグラフィとＲＩＥによりパターニングし、抵抗配線及びゲート電極となる配線層３を形成する。
【００１８】
次いで、図３に示すように、ＣＶＤ法により絶縁膜を堆積後、メルト法により平坦化を行い、下地層間膜４を形成する。
【００１９】
そして、図４に示すように、ＰＶＤ法により、Ａｌ層及びＴｉＮ層を順次形成し、通常のリソグラフィとＲＩＥによりパターニングし、下層の配線層５、６を形成する。さらに、図５に示すように、全面にＣＶＤ法によりプラズマＴＥＯＳ膜等の絶縁膜７を堆積し、図６に示すようにエッチバック用レジスト８を塗布した後、図７に示すように、フッ素系のガスでエッチバックを行うことにより平坦化する。そして、図８に示すように、絶縁膜９を形成し、さらに図９に示すように、ＰＶＤ法により反射防止膜となるＴｉＮ層１０を形成する。
【００２０】
次いで、図１０に示すように、通常のリソグラフィによりレジストパターン１１を形成し、図１１に示すように、ＲＩＥ法によりヴィアホール１２、１３を開口する。さらに、図１２に示すように、全面にＴｉＮ層１４を形成し、さらに、全面にタングステン層１５を形成し、ヴィアホール内を埋め込む。そして、図１３に示すように、タングステン層１５とＴｉＮ層１４をエッチバックし、タングステンプラグ１６、１７を形成する。
【００２１】
このとき、絶縁膜９上に形成されたＴｉＮ層１０が反射防止膜として機能するため、上層のレジストパターン１１形成時に、下層の配線層５上の反射防止膜の有無に関わらず、露光時の反射に起因するヴィアホール開口径のばらつきが発生することなく、均一に形成することができる。従って、ヴィアホールの高さのばらつきを抑制することができる。そして、エッチバックの際に発生するプラグ落ち込み（リセス）が、下層の配線層５まで到達することなく、下層の配線層の腐食による空洞発生を防止しすることが可能となる。
【００２２】
そして、図１４に示すように、ＰＶＤ法によりＴｉＮ層、Ａｌ層、ＴｉＮ層を順次堆積後、通常のリソグラフィとＲＩＥ法によりパターニングして、上層の配線層１８を形成する。このとき、上層の配線層１８は均一に形成され、段差の高い領域に形成されるタングステンプラグ１７上層の配線層１８においても、カバレージ不良を防止することが可能となる。
【００２３】
本実施形態において、各層を構成する材料は特に規定されるものではなく、適用されるデバイスにより適宜選択することが可能である。また、反射防止膜として、ＴｉＮ層を用いたが、反射を抑制する金属窒化膜であればよく、他にＴａＮ層等を用いることができる。そして、反射防止膜の上層に形成される配線層のバリアメタルとなる金属層は、この反射防止膜と同じ材料を用いることがプロセス設計上好ましい。本実施形態においては、ＴｉＮ層を用いているが、ＴｉＮ層／Ｔｉ層の積層膜を用いてもよい。
【００２４】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一態様における半導体装置の製造工程を示す図。
【図２】本発明の一態様における半導体装置の製造工程を示す図。
【図３】本発明の一態様における半導体装置の製造工程を示す図。
【図４】本発明の一態様における半導体装置の製造工程を示す図。
【図５】本発明の一態様における半導体装置の製造工程を示す図。
【図６】本発明の一態様における半導体装置の製造工程を示す図。
【図７】本発明の一態様における半導体装置の製造工程を示す図。
【図８】本発明の一態様における半導体装置の製造工程を示す図。
【図９】本発明の一態様における半導体装置の製造工程を示す図。
【図１０】本発明の一態様における半導体装置の製造工程を示す図。
【図１１】本発明の一態様における半導体装置の製造工程を示す図。
【図１２】本発明の一態様における半導体装置の製造工程を示す図。
【図１３】本発明の一態様における半導体装置の製造工程を示す図。
【図１４】本発明の一態様における半導体装置の製造工程を示す図。
【図１５】従来の半導体装置の製造工程を示す図。
【図１６】従来の半導体装置の製造工程を示す図。
【図１７】従来の半導体装置の製造工程を示す図。
【図１８】従来の半導体装置の製造工程を示す図。
【図１９】従来の半導体装置の製造工程を示す図。
【図２０】従来の半導体装置の製造工程を示す図。
【図２１】従来の半導体装置の製造工程を示す図。
【図２２】従来の半導体装置の製造工程を示す図。
【図２３】従来の半導体装置の製造工程を示す図。
【図２４】従来の半導体装置の製造工程を示す図。
【図２５】従来の半導体装置の製造工程を示す図。
【図２６】従来の半導体装置の製造工程を示す図。
【符号の説明】
【００２６】
１、１０１  半導体基板
２、１０２  酸化膜
３、１０３  配線層
４、１０４  下地層間膜
５、６、１０５、１０６  下層の配線層
７、１０７  絶縁膜
８、１０８  エッチバック用レジスト
９、１０９  絶縁膜
１０  反射防止膜
１１、１１１  レジスト
１２、１３、１１２、１１３  ヴィアホール
１４、１１４  ＴｉＮ層
１５、１１５  タングステン層
１６、１７、１１６、１１７  タングステンプラグ
１８、１１８  上層の配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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