【手続補正書】
【提出日】平成19年11月6日(2007.11.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１演算装置ブロック（１０）と、第２演算装置ブロック（１２）とを備える演算装置であって、
第１演算装置ブロック（１０）は、第１オペランドの最下位のビット用であるＬＳＢ基本セル（１０ｂ）、および第１オペランドの最上位のビット用であるＭＳＢ基本セル（１０ｃ）を含む複数の第１基本セル（１０ａ、１０ｂ、１０ｃ）および、少なくとも４つの部分演算装置ブロック（１００１、１００２、１００３、１００４）を備え、これらの各基本セルが、第１オペランドの１ビット、または基本セルによって算出された結果ビットを格納するために少なくとも１つのレジスタセルを有しており、
第２演算装置ブロック（１２）は、第２オペランドの最下位のビット用であるＬＳＢ基本セル（１２ｂ）、および第２オペランドの最上位のビット用であるＭＳＢ基本セル（１２ｃ）を含む複数の第２基本セル（１２ａ、１２ｂ、１２ｃ）および、少なくとも４つの部分演算装置ブロック（１００５、１００６、１００７、１００８）を備え、これらの各基本セルが、第２オペランドの１ビット、または基本セルによって算出された結果ビットを格納するためにレジスタセルを有しており、
この第１演算装置ブロック（１０）の基本セル（１０ａ）と、この第２演算装置ブロックにおける同じ重みの基本セル（１２ａ）との間隔が、第１演算装置ブロック（１０）の基本セル（１０ａ）と第２演算装置ブロック（１２）における、異なる重みを有する基本セル（１２ｂ、１２ｃ）との平均間隔よりも小さくなるような空間に、上記第１および第２演算装置ブロック（１０、１２）が互いに配置されており、
上記第１演算装置ブロックの２つの部分演算装置ブロック（１００１、１００２）間に、第２演算装置ブロックの部分演算装置ブロック（１００５）が配置されており、第２演算装置ブロックにおける部分演算装置ブロック（１００５）の最下位のビットから最上位のビットに向かう方向が、第１演算装置ブロックにおける、隣接する部分演算装置ブロック（１００１）の最下位の基本セルから最上位の基本セルに向かう方向と同じであり、
第２演算装置ブロックにおける部分演算装置ブロック（１００５）の最下位の基本セルから最上位の基本セルに向かう方向が、第１演算装置における他の隣接する部分演算装置ブロック（１００２）の最下位の基本セルから最上位の基本セルに向かう方向とは反対であり、
上記演算装置ブロック（１０、１２）における基本セル数と同じ数の接続線（１４ａ、１４ｂ、１４ｃ）を有し、１つの接続線が、第１演算装置ブロック（１０）において、ある重みを有する基本セルのうちの少なくとも１つのレジスタセルを、第２演算装置ブロック（１２）において、同じ重みを有する基本セルのレジスタセルに接続し、部分演算装置ブロック（１００１、１００５）における、最下位の基本セルから最上位の基本セルに向かう方向が同じである、２つの部分演算装置ブロック（１００１、１００５）間に、接続線が配置されている接続装置と、
上記演算装置ブロック（１０）のレジスタセルの内容を、複数の接続線（１４ａ、１４ｂ、１４ｃ）を介して他の演算装置ブロック（１２）のレジスタセルに転送するための制御装置（１６）とを備え、
上記第１演算装置ブロック（１０）のＭＳＢ基本セル（１０ｃ）の桁上げ出力装置を、第２演算装置ブロックのＬＳＢ基本セル１２ｂの桁上げ入力部に接続するための切り替え可能な桁上げ線（１８）と、
上記第１および第２演算装置ブロック（１０、１２）を単一の演算装置として構成するように、切り替え可能な桁上げ線（１８）により接続するための構成装置（２０）とをさらに備え、
上記構成装置を備えることにより、第１オペランドおよび第２オペランドを全体的なオペランドとして扱うことができ、この全体的なオペランドのうちより小さい重みの桁数用に第１演算装装置ブロックが備えられ、この全体的なオペランドのうちより大きな重みの桁数用に第２演算装装置ブロックが備えられている演算装置。
【請求項２】
上記第１演算装置ブロック（１０）が、空間的に離れて配置されている、少なくとも２つの部分演算装置ブロック（１０１、１０２）に分割され、第１部分演算装置ブロック（１２１）におけるＭＳＢ基本セルの桁上げ出力部が、第２部分演算装置ブロック（１２２）におけるＬＳＢ基本セルの桁上げ入力部に接続されており、
上記第２演算装置ブロックが、空間的に離れて配置されている、２つの部分演算装置ブロック（１２１、１２２）に分割され、第１部分演算装置ブロック（１２１）におけるＭＳＢ基本セルの桁上げ出力部が、第２部分演算装置ブロック（１２２）におけるＬＳＢ基本セルの桁上げ入力部に接続されており、
上記第１演算装置ブロック（１０）の第１部分演算装置ブロック（１０１）が、第２演算装置ブロック（１２）の第１部分演算装置ブロック（１２１）に隣接して配置され、
上記第１演算装置ブロック（１０）の第２部分演算装置ブロック（１０２）が、第２演算装置ブロック（１２）の第２部分演算装置ブロック（１２２）に隣接して配置される請求項１に記載の演算装置。
【請求項３】
上記第１演算装置ブロック（１０）における第１部分演算装置ブロック（１０１）のＬＳＢ基本セルが、第２演算装置ブロック（１２）における第１部分演算装置ブロック（１２１）のＬＳＢ基本セルと隣接する領域に配置され、
上記第１部分演算装置における第１部分演算装置ブロック（１０１）のＭＳＢ基本セルが、第２演算装置ブロック（１２）における第１部分演算装置ブロックのＭＳＢ基本セルと隣接する領域に配置され、
上記第１部分演算装置における第２部分演算装置ブロック（１０２）のＬＳＢ基本セルが、第２演算装置ブロック（１２）における第２部分演算装置ブロック（１２２）のＬＳＢ基本セルと隣接する領域に配置され、
上記第１演算装置ブロック（１０）における第２部分演算装置ブロック（１０２）のＭＳＢ基本セルが、第２演算装置ブロック（１２）における第２部分演算装置ブロック（１２２）のＭＳＢ基本セルと隣接する領域に配置される請求項２に記載の演算装置。
【請求項４】
上記第１および第２演算装置ブロックの部分演算装置ブロックそれぞれにおける基本セル数が同じとなる請求項２または３に記載の演算装置。
【請求項５】
各部分演算装置ブロックが、横方向および垂直方向に延びた形状となり、
上記部分演算装置ブロックそれぞれが他の部分演算装置ブロックに対してほぼ平行して配置され、結果として、第１演算装置ブロックの部分演算装置ブロックと第２演算装置ブロックの部分演算装置ブロックとが交互に配置された窓となる請求項１〜４のいずれか１項に記載の演算装置。
【請求項６】
各基本セルが、少なくとも２つの入力オペランドレジスタセル、および結果レジスタセルを備え、
上記結果レジスタセルの内容を、同じ基本セルの入力オペランドレジスタセルに転送するように、各基本セルが形成される請求項１〜５のいずれか１項に記載の演算装置。
【請求項７】
各基本セルが、少なくとも２つの入力オペランドレジスタセル、および結果レジスタセルを備え、
上記第１演算装置ブロックの結果レジスタセルの内容を、同じ重みを有する基本セルに対応している接続線（１４ａ）を介して、第２演算装置ブロックの入力オペランドレジスタセルに転送するように、上記制御装置（１６）が配置され、ならびに、
上記第２演算装置ブロックの結果レジスタセルの内容を、同じ重みを有する基本セルに対応している接続線（１４ａ）を介して、第１演算装置ブロックの入力オペランドレジスタセルに転送するように、該制御装置が配置される請求項１〜６のいずれか１項に記載の演算装置。
【請求項８】
長大数演算装置として形成される請求項１〜７のいずれか１項に記載の演算装置。
【請求項９】
上記第１演算装置ブロックが１６０以上の基本セルを備え、第２演算装置ブロックが、同様に、１６０以上の基本セルを備えている請求項８に記載の演算装置。
【請求項１０】
上記第１演算装置ブロックの部分演算装置ブロック（１００４）と、第２演算装置ブロックの部分演算装置ブロック（１００５）との間に、構成スイッチ（２２）が配置され、この構成スイッチがＯＦＦ状態の場合に、第１および第２演算装置ブロックを、互いに独立した演算装置となるように構成する請求項１に記載の演算装置。
【請求項１１】
他のスイッチ（５０ａ、５０ｂ）が、演算装置ブロックにおける２つの部分演算装置ブロック（１００２、１００３；１００６、１００７）それぞれの間に設けられており、このスイッチ（５０ａ、５０ｂ）がＯＦＦ状態の場合に、各々２つの部分演算装置ブロック（１００１、１００２；１００３、１００４；１００５、１００６；１００７，１００８）からなる、第１および第２演算装置ブロックから互いに独立した４つの演算装置ユニットを構成する請求項１または１０に記載の演算装置。
【請求項１２】
他のスイッチ（５２ａ、５２ｂ、５２ｃ、５２ｄ）がＯＦＦ状態の場合に、演算装置を互いに独立した８つの演算装置とするよう、全ての部分演算装置ブロックを互いに分離するために、該他のスイッチ（５２ａ、５２ｂ、５２ｃ、５２ｄ）を備えている請求項１、１０または１１の何れかに１項に記載の演算装置。