(57)【要約】      （修正有）【課題】ＮＡＮＤ型フラッシュメモリ装置において、プログラムセルのしきい値電圧バラツキを狭く調節するためのプログラム検証方法を提供する。【解決手段】ＮＡＮＤ型フラッシュメモリ装置において、プログラム対象ワードラインにプログラム電圧を印加して当該ワードラインに連結されたメモリセルにデータをプログラムした後、当該ワードラインが最後のワードラインであれば第１プログラム検証電圧を印加してプログラムのパス／フェールを検証し、当該ワードラインが最後のワードラインでなければ第２プログラム検証電圧を印加してプログラムのパス／フェールを検証する。【選択図】図４
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【特許請求の範囲】
【請求項１】
Ｎ（自然数）個のワードラインそれぞれに連結されたメモリセルを含むＮＡＮＤ型フラッシュメモリ装置のプログラム検証方法において、
（ａ）前記Ｎ個のワードラインのうちプログラム対象ワードラインにプログラム電圧を印加し、当該ワードラインに連結されたメモリセルにデータをプログラムする段階と、
（ｂ）前記プログラム対象ワードラインが、最後に該当するＮ番目なのか否かを判断する段階と、
（ｃ）前記プログラム対象ワードラインがＮ番目でなければ、前記プログラム対象ワードラインに第１プログラム検証電圧を印加してプログラムのパス／フェールを検証する段階と、
（ｄ）前記段階（ｃ）におけるプログラムがパスであれば、前記ワードラインを駆動させるためのアドレスを一つ増加させて次のプログラム対象ワードラインに前記プログラム電圧を印加し、当該ワードラインに連結されたメモリセルにデータをプログラムする段階と、
（ｅ）前記段階（ｂ）に戻って前記段階（ｄ）におけるプログラム対象ワードラインがＮ番目であれば、前記段階（ｄ）におけるプログラム対象ワードラインに第２プログラム検証電圧を印加してプログラムのパス／フェールを検証する段階とを含むことを特徴とする不揮発性メモリ装置のプログラム検証方法。
【請求項２】
前記段階（ａ）〜（ｄ）は、前記プログラム対象ワードラインがＮ番目になるまで繰り返し行われることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム検証方法。
【請求項３】
前記段階（ｃ）におけるプログラムがフェールであれば、前記段階（ａ）のプログラム対象ワードラインに、前記プログラム電圧に所定の電圧を加えたプログラム電圧を印加し、前記当該ワードラインに連結されたメモリセルにデータを再びプログラムする段階をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム検証方法。
【請求項４】
前記段階（ｅ）におけるプログラムがフェールであれば、前記段階（ｄ）の次のプログラム対象ワードラインに、前記プログラム電圧に所定の電圧を加えたプログラム電圧を印加し、前記当該ワードラインに連結されたメモリセルにデータを再びプログラムする段階をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム検証方法。
【請求項５】
前記第２プログラム検証電圧レベルは、前記第１プログラム検証電圧レベルより高いことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム検証方法。
【請求項６】
前記第２プログラム検証電圧レベルは、前記第１プログラム検証電圧レベルより高い１．２Ｖであることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム検証方法。
【請求項７】
前記第１プログラム検証電圧レベルは、前記第２プログラム検証電圧レベルより低い０．８Ｖあるいは１．０Ｖであることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム検証方法。
【請求項８】
前記メモリセルそれぞれは、マルチレベルセルまたはシングルレベルセルであることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置のプログラム検証方法に係り、特に、メモリセルのしきい値電圧分布を狭く調節するためのＮＡＮＤ型フラッシュメモリ装置のプログラム検証方法に関する。
【背景技術】
【０００２】
電気的にプログラム(program)と消去(erase)が可能であり、一定の周期でデータを再作成するリフレッシュ(refresh)機能が不要な不揮発性メモリ素子の需要が増加しつつある。ここで、プログラムとは、データをメモリセルに書き込む動作を示す。
【０００３】
メモリ素子の高集積化のために複数のメモリセルが直列に接続（すなわち、隣接したセル同士がドレインまたはソースを互いに共有する構造）されて１本のストリング(string)を構成するＮＡＮＤ型フラッシュメモリ素子が開発された。ＮＡＮＤ型フラッシュメモリ素子は、ＮＯＲ型フラッシュメモリとは異なり、順次情報を読み出すメモリである。
【０００４】
既存のＮＡＮＤ型フラッシュメモリ素子のプログラムセルのしきい値電圧Ｖｔ分布は、オーバープログラムと読み出しマージンによるデバイス性能を左右する要素(factor)である。プログラムセルのしきい値電圧Ｖｔは、ＩＳＰＰ(Incremental Step Pulse Program)によって制御される。特にマルチレベルセル(Multi Level Cell)を有するＮＡＮＤ型フラッシュメモリ装置では、プログラムセルのしきい値電圧Ｖｔの分布は非常に重要な要素である。
【０００５】
図１はＮＡＮＤ型フラッシュメモリ素子のメモリセルアレイを示すが、このようなＮＡＮＤ型フラッシュメモリ素子では、ＩＳＰＰを進行する場合、ＢＰＤ(Back Pattern Dependency)効果と干渉効果(Interference effect)によってプログラムセルのしきい値電圧ＶｔがワードラインＷＬ０〜ＷＬ３別に差異を発生する。これにより、メモリセルのしきい値電圧分布が広くなる。このような広いしきい値電圧分布は、シングルレベルセルまたはマルチレベルセルで読み出しマージンを劣化させ、サイクリング(cycling)特性及びリテンション(retention)特性におけるマージンに悪影響を与える。
【０００６】
図２はＩＳＰＰを用いたプログラムセルのしきい値電圧分布を示すグラフである。図２を参照すると、最後にプログラムされるワードラインＷＬ３１のプログラムセルＭＣ３１が干渉セルしきい値電圧（隣接したセルのしきい値電圧によるアクセスセルのしきい値電圧の歪み現象）の影響を受けないため、他のプログラムセルＭＣ０〜ＭＣ３０と異なる領域でプログラムセルのしきい値電圧分布を持つことが分かる。これにより、全体プログラムセルＭＣ０〜ＭＣ３１のしきい値電圧分布が１．４Ｖ程度に広く分布していることが分かる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の技術的課題は、複数のワードラインのうち最後に該当するワードラインと残りのワードラインに互いに異なるレベルのプログラム検証電圧を印加してプログラムセルのしきい値電圧を狭く調節することにある。
【課題を解決するための手段】
【０００８】
上記課題を達成するための本発明に係る、Ｎ（自然数）個のワードラインそれぞれに連結されたメモリセルを含むＮＡＮＤ型フラッシュメモリ装置のプログラム検証方法は、（ａ）前記Ｎ個のワードラインのうちプログラム対象ワードラインにプログラム電圧を印加し、当該ワードラインに連結されたメモリセルにデータをプログラムする段階と、（ｂ）前記プログラム対象ワードラインが最後に該当するＮ番目なのか否かを判断する段階と、（ｃ）前記プログラム対象ワードラインがＮ番目でなければ、前記プログラムされたページのワードラインに第１プログラム検証電圧を印加してプログラムのパス／フェールを検証する段階と、（ｄ）前記段階（ｃ）におけるプログラムがパスであれば、前記ワードラインを駆動させるためのアドレスを一つ増加させて次のプログラム対象ワードラインに前記プログラム電圧を印加し、当該ワードラインに連結されたメモリセルにデータをプログラムする段階と、（ｅ）前記段階（ｂ）に戻って前記段階（ｄ）におけるプログラム対象ワードラインがＮ番目であれば、前記段階（ｄ）におけるプログラム対象ワードラインに第２プログラム検証電圧を印加してプログラムのパス／フェールを検証する段階とを含む。
【発明の効果】
【０００９】
上述したように、本発明によれば、プログラムセルのしきい値電圧分布を狭く調節することができる。その結果、チップの読み出しマージンを確保することができるため収率を高めることができるとともに、耐久性(endurance)および信頼性(reliability)の特性を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野における通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。
【００１１】
図３はセルのしきい値電圧分布を狭く調節するための本発明に係るＮＡＮＤ型フラッシュメモリ装置を示す。
【００１２】
図３を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、メモリセルブロック１１０、ワードラインスイッチング部１２０、ローデコーダ１３０、プログラム検証電圧選択部１４０、プログラム検証電圧発生部１５０、アドレスデコーダ１６０、及びページバッファ１７０を含む。
【００１３】
図３を参照すると、メモリセルブロック１１０は、メモリセルＭＣ、ソース選択トランジスタＳＳＴｍ及びドレイン選択トランジスタＤＳＴを含む。ドレインの役割をする各ビットラインＢＬ１〜ＢＬｎは、ドレイン選択ラインＤＳＬを選択するためのドレイン選択トランジスタＤＳＴに連結され、ソースの役割をする共通ソースラインＣＳＬは、ソース選択ラインＳＳＬを選択するためのソース選択トランジスタＳＳＴに連結される。ドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴとの間に直列に連結されるメモリセルＭＣの数は、デバイス及び密度(density)を考慮して１６個、３２個、６４個から構成される。図３では、３２個のメモリセルを１本のストリングとし、このようなストリングがＮ個存在する。メモリセル（例えばＭＣ１）は１本のワードラインＷＬ１によって制御され、一つのページを形成する。図３では３２個のページが存在する。
【００１４】
プログラム検証電圧発生部１５０は、図示してはいないが、差動増幅器と抵抗を用いて様々なプログラム検証電圧、例えば０．８Ｖ、１．０Ｖ或いは１．２Ｖのプログラム検証電圧を発生させる。
【００１５】
ここで、１．２Ｖのプログラム電圧はワードラインＷＬ３に印加され、０．８Ｖ或いは１．０Ｖは残りのワードラインＷＬ０〜ＷＬ３０に印加される。
【００１６】
プログラム検証電圧選択部１４０は、アドレスデコーダ１６０から伝達されるワードラインのアドレスの入力を受け、当該ワードラインに印加されるべきプログラム検証電圧をワードラインスイッチング部１２０へ伝達する。
【００１７】
すると、ワードラインスイッチング部１２０は、ローデコーダ１３０の出力信号に応答して当該ワードラインにプログラム検証電圧を印加する。
【００１８】
本発明では、プログラム速度を確保するために、ＩＳＰＰ(Incremental Step Pulse Program)を適用してワードラインＷＬ０〜ＷＬ３１にプログラム電圧を印加してメモリセルＭＣ０〜ＭＣ３１にデータをプログラムする。そして、ワードラインＷＬ３１に存在した干渉効果を除去するために、プログラム検証の際、ワードラインＷＬ３１に、他のワードラインＷＬ０〜ＷＬ３０とは異なるレベルのプログラム検証電圧を印加する。このようにすると、プログラムセルＭＣ３１が他のプログラムセルＭＣ０〜ＭＣ３０のようなしきい値電圧分布を持つことになり、しきい値電圧分布が狭くなる。
【００１９】
図４は本発明に係るＮＡＮＤ型フラッシュメモリ装置のプログラム検証方法を示す流れ図である。以下、図３及び図４を参照しながら、ＮＡＮＤ型フラッシュメモリ装置のプログラム検証方法について説明する。
【００２０】
図４を参照すると、まず、３２本のワードラインのうち一番目のプログラム対象ワードライン（例えば、ＷＬ０）にプログラム電圧を印加し、当該ワードラインＷＬ０に連結されたメモリセルにデータをプログラムする（Ｓ１１）。
【００２１】
次に、この１番目のプログラム対象ワードラインＷＬ０が、最後に該当する３２番目のワードラインＷＬ３１であるか否かを判断する（Ｓ１２）。この際、１番目のプログラム対象ワードラインＷＬ０が３２番目のワードラインＷＬ３１でなければ、このワードライン（例えばＷＬ０）に第１プログラム検証電圧、例えば０．８Ｖ或いは１．０Ｖを印加してプログラムのパス／フェール(pass/fail)を検証する（Ｓ１３）。
【００２２】
段階Ｓ１３でプログラムがフェールであれば、直ちに段階Ｓ１１に戻って１番目のワードライン（例えばＷＬ０）に、最初印加したプログラム電圧（例えば１８Ｖ）に０．５Ｖを加えたプログラム電圧（すなわち１８．５Ｖ）を印加して（マルチレベルセル（ＭＬＣ）の場合には、最初印加したプログラム電圧に０．２Ｖを加えたプログラム電圧を印加）、１番目のワードラインＷＬ０のメモリセルに再びデータをプログラムする。その後、さらに１番目のワードライン（例えばＷＬ０）に第１プログラム検証電圧、例えば０．８Ｖ或いは１．０Ｖを印加してプログラムのパス／フェールを検証する（Ｓ１３）。このような動作は、プログラムがパスされるまでプログラム電圧を０．５Ｖずつ高くしながら繰り返し行われる。
【００２３】
段階Ｓ１３で印加してプログラムがパスであれば、ワードラインを駆動させるためのアドレスを一つ増加させ（Ｓ１４）、段階Ｓ１１に戻って次のプログラム対象ワードライン（例えばＷＬ１）にプログラム電圧を印加してワードラインＷＬ１のメモリセルにデータをプログラムする。
【００２４】
その後、段階１２に移行して、ワードラインＷＬ１が、最後に該当する３２番目のワードライン（例えばＷＬ３１）であるか否かを判断する。段階Ｓ１１〜Ｓ１４をプログラム対象ワードラインが最後に該当する３２番目になるまで繰り返し行う。この際、プログラム対象ワードラインが最後に該当すると、すなわち３２番目のワードラインＷＬ３１であれば、ワードラインＷＬ３１に第２プログラム検証電圧、例えば１．２Ｖを印加してプログラムのパス／フェールを検証する（Ｓ１５）。
【００２５】
この際、段階Ｓ１５でプログラムがフェールであれば、さらに段階Ｓ１１に戻って、最後にプログラムしたワードライン（例えばＷＬ３１）に最初印加したプログラム電圧（例えば１８Ｖ）に０．５Ｖを加えたプログラム電圧（すなわち１８．５Ｖ）を印加し、最後に該当するワードラインＷＬ３１のメモリセルに再びデータをプログラムする。その後、プログラムされたワードラインＷＬ３１にさらに第２プログラム検証電圧、例えば１．２Ｖを印加してプログラムのパス／フェールを検証する。このような動作は、プログラムがパスされるまでプログラム電圧を０．５Ｖずつ高くしながら繰り返し行われる。
【００２６】
段階Ｓ１５でプログラムがパスであれば、全ての動作を終了する。
【００２７】
上述したプログラム検証の際にプログラムセルのしきい値電圧分布を狭くするための実施例１は、ワードラインＷＬ０〜ＷＬ３０には１．０Ｖのプログラム検証電圧を印加し、ワードラインＷＬ３１に１．２Ｖのプログラム検証電圧を印加する。
【００２８】
また、プログラム検証の際にプログラムセルのしきい値電圧分布を狭くするための実施例２は、ワードラインＷＬ０〜ＷＬ３０には０．８Ｖのプログラム検証電圧を印加し、ワードラインＷＬ３１に１．２Ｖのプログラム検証電圧を印加する。
【００２９】
上述した実施例のようにワードラインＷＬ３１に、他のワードラインＷＬ０〜ＷＬ３１とは異なるレベルのプログラム検証電圧を印加すると、図５に示したようなプログラムセルのしきい値電圧分布が示される。
【００３０】
図５を参照すると、既存のプログラム検証電圧を使用する場合には、メモリセルのしきい値電圧分布の幅が１．４Ｖに広かったが、本発明の実施例１に係るプログラム検証電圧を使用すると、メモリセルのしきい値電圧分布が１．２Ｖまで狭くなり、本発明の実施例２に係るプログラム検証電圧を使用すると、メモリセルのしきい値電圧分布が１．０Ｖまで狭くなることが分かる。
【００３１】
前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は、本発明を説明するためのものに過ぎず、本発明を制限するものではないことに注意すべきである。また、本発明は、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内において各種変形例または修正例に想到し得ることが理解できるであろう。
【図面の簡単な説明】
【００３２】
【図１】一般的なＮＡＮＤ型フラッシュメモリ装置のメモリセルブロックを示す図である。
【図２】図１のＮＡＮＤ型フラッシュメモリ装置のプログラムセルのしきい値電圧分布を示すグラフである。
【図３】メモリセルのしきい値電圧分布を狭くすることが可能な本発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。
【図４】図３のＮＡＮＤ型フラッシュメモリ装置のプログラム検証方法を示す流れ図である。
【図５】図３のＮＡＮＤ型フラッシュメモリ装置のプログラムセルのしきい値電圧分布を示すグラフである。
【符号の説明】
【００３３】
１１０    メモリセルブロック
１２０    ワードラインスイッチング部
１３０    ローデコーダ
１４０    プログラム検証電圧選択部
１５０    プログラム検証電圧発生部
１６０    アドレスデコーダ
１７０    ページバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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