【手続補正書】
【提出日】平成19年7月20日(2007.7.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  読取りアドレスの索引およびウェイ選択を受取るように結合されるタグアレイを含み、前記タグアレイは複数のウェイ（way）を含み、前記タグアレイは複数の部分タグを出力するように構成され、前記複数の部分タグの各々は前記複数のウェイの１つから来ており、さらに
前記タグアレイに結合される制御回路を含み、前記制御回路は前記読取りアドレスが前記タグアレイの前記複数のウェイの第１のウェイにおいてミスしたことに応答してサーチウェイを識別するサーチウェイ選択を生成するように構成され、前記第１のウェイは前記ウェイ選択によって識別され、前記サーチウェイからの第１の部分タグは前記読取りアドレスの対応する部分とマッチする、キャッシュ。
【請求項２】  前記タグアレイは前記第１のウェイから第１のタグを出力するようさらに構成され、前記制御回路は、前記第１のタグが前記読取りアドレスのタグ部分とマッチしないことに応答して前記第１のウェイにおいて前記読取りアドレスがミスであることを定めるよう構成される、請求項１に記載のキャッシュ。
【請求項３】  前記タグアレイは前記索引に応答して前記第１のタグの部分タグ部分を出力するよう構成され、前記タグアレイは前記索引および前記ウェイ選択に応答して前記第１のタグの残存タグ部分を出力するよう構成される、請求項２に記載のキャッシュ。
【請求項４】  前記第１のタグの前記残存タグ部分および前記読取りアドレスの第２の対応する部分を受取るために結合される第１の比較器をさらに含み、前記第１の比較器は前記制御回路に比較結果信号を与えるよう構成され、さらに、
複数の比較器を含み、前記複数の比較器の第１のものは前記第１のタグの部分タグ部分を受取るために結合され、前記複数の比較器の各他の１つは前記複数の部分タグの１つを受取るために結合され、前記複数の比較器の各々は前記読取りアドレスの前記対応する部分を受取るために結合され、前記複数の比較器の各々は前記制御回路に比較結果信号を与えるために結合される、請求項３に記載のキャッシュ。
【請求項５】  入力ウェイ予測および前記サーチウェイ選択を受取るように結合されるマルチプレクサをさらに含み、前記マルチプレクサは前記入力ウェイ予測および前記サーチウェイ選択の間で選択するように構成され、かつ前記タグアレイに前記ウェイ選択を与えるように結合される、請求項１に記載のキャッシュ。
【請求項６】  前記制御回路は前記マルチプレクサに選択制御を与えるように結合され、かつ前記制御回路が前記サーチウェイ選択を生成しないことに応答して前記入力ウェ
イ選択の選択をもたらすように構成される、請求項５に記載のキャッシュ。
【請求項７】  前記制御回路は前記サーチウェイ選択を生成することに応答して前記サーチウェイ選択の選択をもたらすように構成される、請求項６に記載のキャッシュ。
【請求項８】  前記読取りアドレスが前記サーチウェイをミスしたとき、前記制御回路は前記第２のサーチウェイからの第２の部分タグが前記読取りアドレスの前記対応する部分にマッチすることに応答して第２のサーチウェイ選択を生成するように構成される、請求項７に記載のキャッシュ。
【請求項９】  前記制御回路は、前記読取りアドレスが前記第１のウェイにおいてミスし、かつ前記複数の部分タグのいずれもが前記読取りアドレスの前記対応する部分にマッチしないことに応答してミス信号をアサートするように構成される、請求項１に記載のキャッシュ。
【請求項１０】  前記制御回路は、前記読取りアドレスが前記第１のウェイにおいてミスし、対応する部分タグが前記読取りアドレスの前記対応する部分にマッチする前記複数のウェイの各々をサーチし、かつ前記複数のウェイの前記各々においてミスすることに応答してミス信号をアサートするようさらに構成される、請求項９に記載のキャッシュ。
【請求項１１】  フェッチアドレスに応答してウェイ予測を与えるように構成されるライン予測子と、
前記ウェイ予測および前記フェッチアドレスを受取るように結合される命令キャッシュとを含み、前記命令キャッシュはセット連想型であり、かつ、前記フェッチアドレスの索引に応答して複数の部分タグを出力するように構成されるタグアレイを含み、前記命令キャッシュは、前記フェッチアドレスが前記ウェイ予測によって識別される第１のウェイにおいてミスしたことに応答して、前記複数の部分タグの対応する部分タグが前記フェッチアドレスの対応する部分にマッチするような前記タグアレイの第２のウェイをサーチするように構成される、プロセッサ。
【請求項１２】  前記命令キャッシュが前記フェッチアドレスが前記第２のウェイにおいてミスすることを定めたときは、前記命令キャッシュは、ヒットが検出されるか、または対応する部分タグが前記フェッチアドレスの前記対応する部分にマッチするようなウェイが前記命令キャッシュになくなるまで、対応する部分タグが前記フェッチアドレスの前記対応する部分にマッチするような付加的なウェイをサーチするよう構成される、請求項１１に記載のプロセッサ。
【請求項１３】  前記命令キャッシュは、前記第１のウェイにおける前記フェッチアドレスのミスに応答してミス信号をアサートするようさらに構成され、（i）前記複数の部分タグのいずれもが前記フェッチアドレスの前記対応する部分にマッチせず、または、（ii）前記フェッチアドレスのヒットを検出することなく、対応する部分タグが前記フェッチアドレスの前記対応する部分にマッチするようなウェイがなくなる、請求項１２に記載のプロセッサ。
【請求項１４】  前記第２のウェイまたは前記付加的なウェイにおいてヒットを検出することに応答して、前記命令キャッシュは前記ライン予測子に更新されたウェイ予測を与えるように構成される、請求項１２に記載のプロセッサ。
【請求項１５】  コンピュータシステムであって、
プロセッサを含み、前記プロセッサは、
フェッチアドレスに応答してウェイ予測を与えるように構成されるライン予測子と、
前記ウェイ予測および前記フェッチアドレスを受取るように結合される命令キャッシュとを含み、前記命令キャッシュはセット連想型であり、かつ、前記フェッチアドレスの索引に応答して複数の部分タグを出力するように構成されるタグアレイを含み、前記命令キャッシュは、前記フェッチアドレスが前記ウェイ予測によって識別される第１のウェイにおいてミスしたことに応答して、前記複数の部分タグの対応する部分タグが前記フェッチアドレスの対応する部分にマッチするような前記タグアレイの第２のウェイをサーチするように構成され、前記コンピュータシステムはさらに、
入力／出力（Ｉ／Ｏ）装置を含み、前記Ｉ／Ｏ装置は、前記コンピュータシステムと前
記Ｉ／Ｏ装置が結合可能な別のコンピュータシステムとの間を通信するように構成される、コンピュータシステム。
【請求項１６】  前記Ｉ／Ｏ装置はモデムを含む、請求項１５に記載のコンピュータシステム。
【請求項１７】  オーディオＩ／Ｏ装置をさらに含む、請求項１５に記載のコンピュータシステム。
【請求項１８】  前記オーディオＩ／Ｏ装置はサウンドカードを含む、請求項１７に記載のコンピュータシステム。
【請求項１９】  前記プロセッサと同一の第２のプロセッサをさらに含む、請求項１５に記載のコンピュータシステム。
【請求項２０】  第２のプロセッサをさらに含み、前記プロセッサは、
第２のフェッチアドレスに応答して第２のウェイ予測を与えるように構成される第２のライン予測子と、
前記第２のウェイ予測および前記第２のフェッチアドレスを受取るように結合される第２の命令キャッシュとを含み、前記第２の命令キャッシュはセット連想型であり、かつ、前記第２のフェッチアドレスの索引に応答して第２の複数の部分タグを出力するように構成される第２のタグアレイを含み、前記第２の命令キャッシュは、前記第２のフェッチアドレスが前記第２のウェイ予測によって識別される第３のウェイにおいてミスしたことに応答して、前記第２の複数の部分タグの対応する部分タグが前記第２のフェッチアドレスの対応する部分にマッチするような前記第２のタグアレイの第４のウェイをサーチするように構成される、請求項１５に記載のコンピュータシステム。
【請求項２１】  アドレスに応答してキャッシュから複数の部分タグを読取るステップと、
前記アドレスが前記キャッシュの予測されるウェイにおいてヒットするかどうかを定めるステップと、
前記アドレスが前記キャッシュの前記予測されるウェイにおいてヒットしないことを定めるステップに応答して、かつ、前記複数の部分タグの第１の部分タグは前記アドレスの対応する部分にマッチすることにさらに応答して、ヒットをチェックするために前記キャッシュの第２のウェイを選択するステップとを含み、前記第１の部分タグは前記第２のウェイに対応し、さらに、
ヒットに対して前記キャッシュの前記第２のウェイをサーチするステップを含む、方法。
【請求項２２】  前記定めるステップは、
前記予測されるウェイからタグを読取るステップと、
前記タグを前記アドレスのタグ部分と比較するステップとを含む、請求項２１に記載の方法。
【請求項２３】  前記アドレスが前記第２のウェイにおいてヒットするかどうかを定めるステップと、
前記アドレスが前記キャッシュの前記第２のウェイにおいてヒットしないことを定める前記ステップに応答して、ヒットに対して前記キャッシュの第３のウェイをサーチするステップとをさらに含み、前記第３のウェイは前記予測されるウェイおよび前記第２のウェイとは異なり、前記第３のウェイに対応する前記複数の部分タグの第２の部分タグは前記アドレスの前記対応する部分にマッチする、請求項２１に記載の方法。
【請求項２４】  前記アドレスが前記予測されるウェイにおいてヒットしないことを定めるステップおよび前記複数の部分タグのいずれも前記アドレスの前記対応する部分にマッチしないことに応答してミス信号を生成するステップをさらに含む、請求項２１に記載の方法。
【請求項２５】  前記アドレスが前記予測されるウェイにおいてヒットしないことを定めることおよび前記複数の部分タグの対応する部分タグが前記アドレスの前記対応する部分にマッチするような各ウェイのサーチにおいてヒットを検出しないことに応答してミ
ス信号を生成するステップをさらに含む、請求項２１に記載の方法。
【請求項２６】  前記予測されるウェイとは異なるウェイにおいてヒットを検出することに応答して更新されたウェイ予測を与えるステップをさらに含む、請求項２１に記載の方法。
【請求項２７】  アドレスの索引およびウェイ予測を受取るように結合されるタグアレイを含み、前記タグアレイは複数のウェイを含み、前記ウェイ予測は前記複数のウェイの予測されるウェイを識別し、前記タグアレイは複数の部分タグを出力するように構成され、前記複数の部分タグの各々は前記複数のウェイの１つに対応し、さらに、
前記タグアレイに結合される制御回路を含み、前記制御回路は、前記アドレスが前記予測されるウェイにおいてミスしたことに応答してサーチウェイを識別するサーチウェイ表示を生成するように構成され、前記サーチウェイは前記複数のウェイの予測されないウェイであり、前記サーチウェイに対応する第１の部分タグは前記アドレスの対応する部分にマッチする、キャッシュ。
【請求項２８】  前記タグアレイは前記予測されるウェイからの第１の全タグを出力するようさらに構成され、前記制御回路は前記第１の全タグが前記アドレスのタグ部分にマッチしないことに応答して前記アドレスが前記予測されるウェイにおいてミスであることを定めるよう構成される、請求項２７に記載のキャッシュ。
【請求項２９】  前記タグアレイは前記索引に応答して前記第１の全タグの部分タグ部分を出力するよう構成され、前記タグアレイは前記索引および前記ウェイ予測に応答して前記第１の全タグの残存タグ部分を出力するよう構成される、請求項２８に記載のキャッシュ。
【請求項３０】  前記第１の全タグの前記残存タグ部分および前記アドレスの第２の対応する部分を受取るために結合される第１の比較器をさらに含み、前記第１の比較器は前記制御回路に比較結果信号を与えるよう構成され、さらに、
複数の比較器を含み、前記複数の比較器の第１のものは前記第１の全タグの前記部分タグ部分を受取るために結合され、前記複数の比較器の各他の１つは前記複数の部分タグの異なる１つを受取るために結合され、前記複数の比較器の各々は前記アドレスの前記対応する部分を受取るために結合され、前記複数の比較器の各々は前記制御回路に比較結果信号を与えるよう結合される、請求項２９に記載のキャッシュ。
【請求項３１】  前記アドレスが前記サーチウェイをミスしたとき、前記制御回路は前記複数のウェイの第２のサーチウェイを識別する第２のサーチウェイ表示を生成するように構成され、前記第２のサーチウェイは前記複数のウェイの第２の予測されないウェイであり、前記制御回路は、前記第２のサーチウェイに対応する第２の部分タグが前記アドレスの前記対応する部分にマッチすることに応答して前記第２のサーチウェイ表示を生成するよう構成される、請求項２７に記載のキャッシュ。
【請求項３２】  前記制御回路は、前記アドレスが前記予測されるウェイにおいてミスし、かつ前記複数の部分タグのいずれもが前記アドレスの前記対応する部分にマッチしないことに応答してミス信号をアサートするように構成される、請求項２７に記載のキャッシュ。
【請求項３３】  前記制御回路は、前記アドレスが前記予測されるウェイにおいてミスし、対応する部分タグが前記アドレスの前記対応する部分にマッチするような前記複数のウェイの各々をサーチし、かつ前記複数のウェイの前記サーチされたものにおいてミスすることに応答して前記ミス信号をアサートするようにさらに構成される、請求項３２に記載のキャッシュ。