(57)【要約】  遷移グリッチ抑制回路を使用することで、信号の立ち上がりエッジまたは立ち下がりエッジの時間遅延内に発生する望ましくないグリッチを除去することができる。遷移グリッチ抑制回路は遅延入力信号を生成するために、時間遅延だけ入力信号を遅延させることができる遅延素子を有する。遷移グリッチ抑制回路はまた、対応する出力を生成するために入力信号および遅延入力信号を処理する第１および第２の論理回路を有する。マルチプレクサは、出力信号の値に基づいて、第１の論理回路の出力と第２の論理回路の出力とから選択することによって、抑制回路のための出力信号を提供する。【選択図】図４
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【特許請求の範囲】
【請求項１】
信号用の遷移フィルタであって、
入力信号を受信するための入力接続と、
出力信号を提供するための出力接続と、
前記入力接続に接続されることで前記入力信号を受信する遅延要素であって、前記遅延要素は、時間遅延だけ前記入力信号を遅延させることによって遅延入力信号を生成するよう構成される、遅延要素と、
前記入力接続に接続されることで第１入力として前記入力信号を受信し、かつ、前記遅延要素に接続されることで第２入力として前記遅延入力信号を受信する第１論理回路であって、前記第１論理回路が第１出力を提供するよう構成される、第１論理回路と、
前記入力接続に接続されることで第１入力として前記入力信号を受信し、かつ、前記遅延要素に接続されることで第２入力として前記遅延入力信号を受信する第２論理回路であって、前記第２論理回路が第２出力を提供するよう構成される、第２論理回路と、
前記第１論理回路および前記第２論理回路に接続されることで、入力として、前記第１論理回路からの前記第１出力と前記第２論理回路からの前記第２出力とを受信するマルチプレクサであって、前記マルチプレクサが選択信号に基づいて前記第１出力または前記第２出力の一方を、前記出力接続に前記出力信号として提供すべきものとして選択するよう構成される、マルチプレクサと、を備え、
前記第１論理回路、前記第２論理回路および前記マルチプレクサは、前記入力信号における遷移のうち前記時間遅延より短い持続期間を有する遷移を、前記出力信号から、除去するよう構成される遷移フィルタ。
【請求項２】
前記時間遅延が前記入力信号の周期より短い請求項１に記載の遷移フィルタ。
【請求項３】
前記第１論理回路が前記第２論理回路の伝搬遅延と実質的に等しい伝搬遅延を有する請求項１に記載の遷移フィルタ。
【請求項４】
前記出力信号が前記入力信号のデューティサイクルと実質的に等しいデューティサイクルを有する請求項１に記載の遷移フィルタ。
【請求項５】
前記遅延要素が少なくともひとつのインバータを有する請求項１に記載の遷移フィルタ。
【請求項６】
前記第１論理回路からの前記第１出力がＡＮＤゲートからの出力に対応し、前記第２論理回路からの前記第２出力がＯＲゲートからの出力に対応する請求項１に記載の遷移フィルタ。
【請求項７】
前記マルチプレクサのための前記選択信号が前記出力信号である請求項１に記載の遷移フィルタ。
【請求項８】
前記第１論理回路が、前記入力信号における遷移のうち前記時間遅延より短い遷移を、前記入力信号が第１状態から第２状態に遷移することに応じて除去するよう構成され、前記第２論理回路が、前記入力信号における遷移のうち前記時間遅延より短い遷移を、前記入力信号が前記第２状態から前記第１状態に遷移することに応じて除去するよう構成される請求項１に記載の遷移フィルタ。
【請求項９】
前記第１論理回路が、
第１ＮＯＲゲートと直列に接続された第１ＮＡＮＤゲートと、
前記第１出力を提供するよう構成された前記第１ＮＯＲゲートと、を含み、
前記第１ＮＡＮＤが入力として前記入力信号と前記遅延入力信号とを受信するよう構成される請求項１に記載の遷移フィルタ。
【請求項１０】
前記第１ＮＯＲゲートが第１入力と第２入力とを有し、そのそれぞれが前記第１ＮＡＮＤゲートの出力を受信する請求項９に記載の遷移フィルタ。
【請求項１１】
前記第２論理回路が、
第２ＮＡＮＤゲートと直列に接続された第２ＮＯＲゲートと、
前記第２出力を提供するよう構成された前記第２ＮＡＮＤゲートと、を含み、
前記第２ＮＯＲゲートが入力として前記入力信号と前記遅延入力信号とを受信するよう構成される請求項９に記載の遷移フィルタ。
【請求項１２】
前記第２ＮＡＮＤゲートが第１入力と第２入力とを有し、そのそれぞれが前記第２ＮＯＲゲートの出力を受信する請求項１１に記載の遷移フィルタ。
【請求項１３】
前記第２ＮＡＮＤゲートが前記第１ＮＡＮＤゲートと実質的に同一であり、前記第１ＮＯＲゲートが前記第２ＮＯＲゲートと実質的に同一である請求項１１に記載の遷移フィルタ。
【請求項１４】
望まれない遷移を信号から除去するための方法であって、
遅延要素で、時間遅延だけ入力信号を遅延させることによって遅延入力信号を生成することと、
第１論理回路で前記入力信号と前記遅延入力信号とを処理することであって、前記第１論理回路が第１論理回路出力を生成するよう構成される、処理することと、
第２論理回路で前記入力信号と前記遅延入力信号とを処理することであって、前記第２論理回路が第２論理回路出力を生成するよう構成される、処理することと、
マルチプレクサで、前記第１論理回路出力または第２論理回路出力の一方を、出力信号として選択することと、
前記第１論理回路、前記第２論理回路および前記マルチプレクサで、前記入力信号における遷移のうち前記時間遅延より短い持続期間を有する遷移を、前記出力信号から、除去することと、を含む方法。
【請求項１５】
前記第１論理回路出力または第２論理回路出力の一方を選択することは、前記出力信号が第１の値を有することに応じて前記第１論理回路出力を選択し、前記出力信号が前記第１の値とは異なる第２の値を有することに応じて前記第２論理回路出力を選択することを含む請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願への相互参照
本出願は、「Ｔｒａｎｓｉｔｉｏｎ  Ｇｌｉｔｃｈ  Ｓｕｐｐｒｅｓｓｉｏｎ  Ｃｉｒｃｕｉｔ」と題され、２０１７年６月２７日に特許された米国特許第９，６９２，４１７号の優先権を主張する。この出願は参照により本明細書に組み入れられる。本出願はまた、「Ｂｒｏｗｎ−Ｏｕｔ  Ｄｅｔｅｃｔｏｒ  ａｎｄ  Ｐｏｗｅｒ−ｏｎ−Ｒｅｓｅｔ  Ｃｉｒｃｕｉｔ」と題され、２０１６年８月３１日に出願された米国特許出願第１５／２５３，７３１号の優先権を主張する。この出願は参照により本明細書に組み入れられる。本出願はまた、「ＡＣ  Ｃｏｕｐｌｅｄ  Ｌｅｖｅｌ  Ｓｈｉｆｔｉｎｇ  Ｃｉｒｃｕｉｔ」と題され、２０１６年８月３１日に出願された米国特許出願第１５／２５３，７６９号の優先権を主張し、これは参照により本明細書に組み入れられる。
【背景技術】
【０００２】
チップ（または集積回路）の多くの素子は、チップの素子の適切な動作およびタイミングを保証するために、クロック信号などの周期信号を必要とする。クロック信号は５０％デューティサイクル（すなわち、信号は、論理０状態にあるのと同じ時間の間、論理１状態にある）などのデューティサイクルを有する周期的信号とすることができる。いくつかの例では、クロック信号は、ハイからローへ、またはローからハイへの遷移の間に、予期しないグリッチ（すなわち、クロック信号の周期またはデューティサイクルの一部として意図されていない論理１と論理０との間の遷移）を経験し得る。これらのグリッチは、クロック信号の立ち上がりエッジおよび立ち下がりエッジにおいて短い持続時間のものでありうる。場合によっては、予期しないグリッチがチップの素子の動作を中断させ、チップの素子の動作のさらなる中断につながる可能性があるタイミング問題をもたらす可能性がある。
【０００３】
支払い端末は、支払いトランザクションを処理し、かつ、支払い端末の磁気リーダに通される磁気ストリップを有する支払いカードなどの支払いデバイスと対話するために使用される、クロック信号を必要とするコンポーネントを有する１つまたは複数のチップと、支払い端末の対応するＥＭＶスロットに挿入されるＥｕｒｏｐａｙ／Ｍａｓｔｅｒｃａｒｄ／Ｖｉｓａ（ＥＭＶ）チップを有する支払いデバイスと、支払い端末でタップされ、安全な無線接続を介して支払い情報を送信するスマートフォンまたはＥＭＶカードなどの近距離通信（ＮＦＣ）可能デバイスと、を含んでもよい。支払トランザクションの正確な処理を確実にするためには、支払い端末におけるチップの安定した動作が必要である。支払いトランザクションを完了しようとするマーチャント及び消費者は、支払いトランザクション中にエラーが発生した場合、又は支払いターミナル内のチップの不安定な動作のために支払いトランザクションが正確に処理されない場合、フラストレーションを受けることがある。
【図面の簡単な説明】
【０００４】
本開示の上記および他の特徴、その性質、および様々な利点は、添付の図面と併せて考慮される以下の詳細な説明を考慮することによって、より明らかになるのであろう。
【０００５】
【図１】本開示のいくつかの実施形態による支払いシステムの例示的なブロック図を示す。
【０００６】
【図２】本開示のいくつかの実施形態による支払いデバイスおよび支払い端末の例示的なブロック図を示す。
【０００７】
【図３】本開示のいくつかの実施形態による支払いリーダの例示的なブロック図を示す。
【０００８】
【図４】本開示のいくつかの実施形態による、クロック源のいくつかの構成要素の例示的な概略図を示す。
【０００９】
【図５】本開示のいくつかの実施形態による、図４の遷移フィルタの例示的なタイミング図を示す。
【００１０】
【図６】本開示のいくつかの実施形態による、バイアス生成器のいくつかの構成要素の例示的な模式図を示す。
【００１１】
【図７】図７および図８は本開示のいくつかの実施形態による、図６の電源電圧監視回路の例示的なタイミング図を示す。
【図８】図７および図８は本開示のいくつかの実施形態による、図６の電源電圧監視回路の例示的なタイミング図を示す。
【００１２】
【図９】本開示のいくつかの実施形態による、ＡＣレベルシフト回路のいくつかの構成要素の例示的な概略図を示す。
【発明を実施するための形態】
【００１３】
支払い端末のチップは、クロック信号の立ち上がりエッジ（すなわち、論理０から論理１への遷移）および立ち下がりエッジ（すなわち、論理１から論理０への遷移）の近くで生じる望ましくない遷移（例えば、グリッチ）を除去する遷移フィルタを有するクロックを含むことができる。遷移フィルタはクロック源から入力クロック信号を受信し、リーダチップの他の構成要素によって使用される出力クロック信号を提供することができる。出力クロック信号は、たとえそのようなグリッチが入力信号上に存在しても、論理１と論理０との間（またはその逆）の望ましくないグリッチを含まない。
【００１４】
遷移フィルタは、入力信号を時間遅延だけ遅延させるために使用される遅延素子を有する。次いで、入力信号および遅延入力信号は、第１および第２の論理回路への入力として提供される。第１の論理回路はＮＯＲゲートと直列に結合されたＮＡＮＤゲートを含み、第２の論理回路は、ＮＡＮＤゲートと直列に結合されたＮＯＲゲートを含む。第１の論理回路の出力（すなわち、対応するＮＯＲゲートの出力）および第２の論理回路の出力（すなわち、対応するＮＡＮＤゲートの出力）は、マルチプレクサへの入力として提供される。次いで、マルチプレクサは、第１の論理回路の出力または第２の論理回路の出力のいずれかを、マルチプレクサの出力および遷移フィルタからの対応する出力信号となるように選択する。マルチプレクサによる第１の論理回路の出力または第２の論理回路の出力の選択は、出力信号の値に基づく。マルチプレクサは出力信号が論理０である場合に第１の論理回路の出力を選択することができ、マルチプレクサは、出力信号が論理１である場合に第２の論理回路の出力を選択することができる。
【００１５】
第１の論理回路はクロック信号の立ち上がりエッジ付近の望ましくない遷移を除去するために使用することができ、第２の論理回路は、クロック信号の立ち下がりエッジ付近の望ましくない遷移を除去するために使用することができる。第１の論理回路のＮＡＮＤゲートは、グリッチが発生する可能性がある時間遅延の満了まで、第１の論理回路の出力を論理０に維持することによって、クロック信号の立ち上がりエッジ付近の望ましくない遷移を除去することができる。第１の論理回路は、ＮＡＮＤゲートの出力の変化を遅延させることによって、時間遅延の満了まで、その出力を論理０に維持する。ＮＡＮＤゲートの変化は、ＮＡＮＤゲートに供給される遅延入力信号が時間遅延の満了まで論理０のままである結果として遅延され、この論理０入力はＮＡＮＤゲートの出力を論理１（入力信号に生じる望ましくないグリッチにかかわらず）に保ち、第１の論理回路の出力を論理０に保つ。
【００１６】
同様に、第２の論理回路のＮＯＲゲートは、時間遅延の満了まで第２の論理回路の出力を論理１に維持することによって、クロック信号の立ち下がりエッジ付近の望ましくない遷移を除去することができる。第２の論理回路は、ＮＯＲゲートの出力の変化を遅延させることによって、時間遅延の満了まで、その出力を論理１に維持する。ＮＯＲゲートの変化は、ＮＯＲゲートに供給される遅延入力信号が時間遅延の満了まで論理１のままである結果として遅延され、この論理１入力はＮＯＲゲートの出力を論理０（入力信号に生じる望ましくない遷移にかかわらず）に保ち、第２の論理回路の出力を論理１に保つ。
【００１７】
図１は、本開示のいくつかの実施形態による支払いシステム１の例示的なブロック図を示す。ある実施形態では、支払いシステム１は、支払いデバイス１０と、支払い端末２０と、ネットワーク３０と、支払サーバ４０と、を含む。例示的な実施形態では、支払いサーバ４０は支払いサービスシステム５０および銀行サーバ６０など、異なるエンティティによって運営される複数のサーバを含むことができる。支払いシステム１のこれらの構成要素は、マーチャントと顧客との間の電子支払いトランザクションを容易にする。
【００１８】
マーチャントと顧客との間の電子対話は、顧客の支払いデバイス１０とマーチャントの支払い端末２０との間で行われる。顧客は、磁気ストライプを有するクレジットカード、ＥＭＶチップを有するクレジットカード、または支払いアプリケーションを実行するスマートフォンなどのＮＦＣ対応電子デバイスなどの支払いデバイス１０を有する。マーチャントは支払い情報（例えば、暗号化された支払いカードデータおよびユーザ認証データ）およびトランザクション情報（例えば、購入金額および購入時点情報）を処理することができる支払い端末または他の電子デバイス（例えば、支払いアプリケーションを実行するスマートフォンまたはタブレット）などの支払い端末２０を有する。
【００１９】
いくつかの実施形態では（例えば、低価値トランザクションの場合、またはＮＦＣまたはＥＭＶ支払いデバイス１０によって示される支払い限度未満の支払いトランザクションの場合）、支払いトランザクションの初期処理および承認は、支払い端末２０で処理されてもよい。他の実施形態では、支払い端末２０はネットワーク３０を介して支払サーバ４０と通信することができる。支払いサーバ４０は単一のエンティティによって運営されてもよいが、ある実施形態では支払いサーバ４０が支払いサービスシステム５０、ならびにマーチャントおよび顧客の１つまたは複数の銀行（たとえば、銀行サーバ６０）など、任意の適切なエンティティによって運営される任意の適切な数のサーバを含んでもよい。支払い端末２０および支払いサーバ４０は、支払いおよびトランザクション情報を通信して、トランザクションが許可されるかどうかを判定する。例えば、支払い端末２０は、暗号化された支払いデータ、ユーザ認証データ、購入金額情報、および購入時点情報を、ネットワーク３０を介して支払いサーバ４０に提供することができる。支払いサーバ４０はこの受け取った情報、ならびに顧客アカウントまたはマーチャントアカウントに関する情報に基づいて、トランザクションが許可されるかどうかを判定し、ネットワーク３０を介して支払い端末２０に応答して、支払いトランザクションが許可されるかどうかを示すことができる。支払いサーバ４０はまた、トランザクション識別子のような付加的な情報を支払い端末２０に送信してもよい。
【００２０】
支払い端末２０において支払いサーバ４０から受信された情報に基づいて、マーチャントは、トランザクションが承認されたかどうかを顧客に示すことができる。チップカード支払いデバイスなどのいくつかの実施形態では、承認が支払い端末において、例えば、支払い端末の画面において示されてもよい。ＮＦＣ支払いデバイスとして動作するスマートフォンまたは腕時計などの他の実施形態では、承認されたトランザクションに関する情報および追加情報（例えば、レシート、特殊オファー、クーポン、またはロイヤリティプログラム情報）を、スマートフォンまたは腕時計の画面に表示するために、またはメモリに記憶するために、ＮＦＣ支払いデバイスに提供することができる。
【００２１】
図２は、本開示のいくつかの実施形態による支払いデバイス１０および支払い端末２０の例示的なブロック図を示す。支払いシステム１の支払いデバイス１０および支払い端末２０は任意の適切な方法で実施されてもよいことが理解されるのであろうが、一実施形態では支払い端末２０が支払いリーダ２２およびマーチャントデバイス２９を備えてもよい。しかし、本明細書で使用される場合、支払い端末という用語は、支払いリーダ２２など、支払い端末の任意の適切な構成要素を指すことができることを理解されたい。一実施形態では、支払い端末２０の支払いリーダ２２は、支払いデバイス１０とＰＯＳアプリケーションを実行するマーチャントデバイス２９との間のトランザクションを容易にする無線通信デバイスであってもよい。
【００２２】
一実施形態では、支払いデバイス１０は、ＮＦＣデバイス１２またはＥＭＶチップカード１４など、支払い端末２０と（例えば、支払いリーダ２２を介して）通信することができるデバイスであってもよい。チップカード１４は支払い端末２０のような支払い端末と通信し、ＥＭＶＣｏによって公布されたものなどの１つ以上の電子支払い規格に従って、暗号化された支払い情報を生成し、暗号化された支払い情報ならびに他の支払いまたはトランザクション情報（例えば、ローカルに処理される支払いのトランザクション制限）を提供することができる安全な集積回路を含むことができる。チップカード１４は（例えば、ＩＳＯ  ７８１６に従って）支払いリーダ２２と通信するためのコンタクトピンを含んでもよく、いくつかの実施形態では、近距離フィールド１５を介して支払いリーダ２２に誘導的に結合されてもよい。支払いリーダ２２に誘導的に結合されたチップカード１４は、ＩＳＯ  １４４４３などの無線通信規格に従って支払いリーダ２２によって提供される無線キャリア信号の負荷変調を使用して支払いリーダ２２と通信することができる。
【００２３】
ＮＦＣデバイス１２は、（例えば、支払いリーダ２２との通信を介して）支払い端末２０との安全なトランザクションを行うことができるスマートフォン、タブレット、またはスマートウォッチなどの電子デバイスであってもよい。ＮＦＣデバイス１２は、安全なトランザクション機能を実行するためのハードウェア（たとえば、ハードウェアおよび実行可能コードを含むセキュアエレメント）および／またはソフトウェア（たとえば、ホストカードエミュレーションルーチンに従ってプロセッサ上で動作する実行可能コード）を有することができる。支払いトランザクションの間、ＮＦＣデバイス１２は、近距離フィールド１５を介して支払いリーダ２２に誘導的に結合されてもよく、ＩＳＯ  １４４４３およびＩＳＯ  １８０９２などの１つまたは複数の無線通信規格に従って、支払いリーダ２２によって提供される無線キャリア信号の能動的または受動的負荷変調によって支払い端末２０と通信してもよい。
【００２４】
支払い端末２０は任意の適切な方法で実装されてもよいが、一実施形態では支払い端末２０が支払いリーダ２２およびマーチャントデバイス２９を含んでもよい。マーチャントデバイス２９はマーチャントのためのユーザインタフェースを提供し、支払いリーダ２２および支払いサーバ４０との通信を容易にする販売時点アプリケーションを実行する。支払いリーダ２２は、支払いデバイス１０とマーチャントデバイス２９との間の通信を容易にすることができる。本明細書で説明するように、ＮＦＣデバイス１２またはチップカード１４などの支払いデバイス１０は、誘導結合を介して支払いリーダ２２と通信することができる。これは、支払いリーダ２２から発せられる適切な周波数（例えば、１３．５６ＭＨｚ）を有する無線キャリア信号を含む近距離フィールド１５として図２に示されている。
【００２５】
一実施形態では支払いデバイス１０はＮＦＣデバイス１２またはチップカード１４などの非接触支払いデバイスであってもよく、支払いリーダ２２および非接触支払いデバイス１０は近距離フィールド１５内で無線キャリア信号を変調することによって通信してもよい。情報を支払いデバイス１０に通信するために、支払いリーダ２２は支払いリーダ２２から送信されるデータに基づいて無線キャリア信号の振幅および／または位相を変更し、その結果、支払いデバイスに送信される無線データ信号が得られる。この信号は１３．５６ＭＨｚで送信するように同調された支払いリーダ２２のアンテナによって送信され、支払いデバイス１０も近距離フィールド１５の範囲（例えば、０〜１０ｃｍ）内に適切に同調されたアンテナを有する場合、支払いデバイスは、支払いリーダ２２によって送信される無線キャリア信号または無線データ信号を受信する。無線データ信号の場合、支払いデバイス１０の処理回路は受信信号を復調し、支払いリーダ２２から受信したデータを処理することができる。
【００２６】
支払いデバイス１０のような非接触支払いデバイスが近距離フィールド１５の範囲内にあるとき、それは支払いリーダ２２に誘導的に結合される。したがって、支払いデバイス１０はまた、能動的または受動的負荷変調を介して無線キャリア信号を変調することができる。支払いデバイス１０のアンテナの同調特性を変更することによって（例えば、送信対象の変調データに基づいてアンテナ回路への並列負荷を選択的に切り替えることによって）、無線キャリア信号は、支払いデバイス１０および支払いリーダ２２の両方で変更され、変調された無線キャリア信号をもたらす。このようにして、支払いデバイスは、変調されたデータを支払いリーダ２２に送ることができる。
【００２７】
いくつかの実施形態では、支払いリーダ２２はまた、チップカード１４を受け入れることができるＥＭＶスロット２１を含む。チップカード１４は、チップカード１４がＥＭＶスロット２１に挿入されたときに支払いリーダ２２の対応する接点と係合する接点を有することができる。支払いリーダ２２はこれらの接点を介してチップカード１４のＥＭＶチップに電力を供給し、支払いリーダ２２およびチップカード１４は、接点によって確立された通信経路を介して通信する。
【００２８】
支払いリーダ２２はまた、磁気ストリップカード（図２には図示せず）とやりとりするためのハードウェアを含むことができる。いくつかの実施形態では、ハードウェアが磁気ストリップリーダが磁気ストリップカードから支払い情報を受け取ることができるように、磁気ストリップカードの磁気ストリップをスワイプまたはディップするように顧客を案内するスロットを含むことができる。受信された支払い情報は、支払いリーダ２２によって処理される。
【００２９】
マーチャントデバイス２９は、タブレット支払いデバイス２４、モバイル支払いデバイス２６、または支払い端末２８などの任意の適切なデバイスであり得る。タブレット支払いデバイス２４またはモバイル支払いデバイス２６のような計算デバイスの場合、販売時点アプリケーションは、購入および支払い情報の入力、顧客との相互作用、および支払いサーバ４０との通信を提供することができる。例えば、支払いアプリケーションは、マーチャントが選択することができるサービスのメニューと、トランザクションを自動化するための一連のメニューまたは画面とを提供することができる。支払アプリケーションはまた、署名、ＰＩＮ番号、または生体情報などの顧客認証情報の入力を容易にすることができる。同様の機能は、専用の支払い端末２８上に提供されてもよい。
【００３０】
マーチャントデバイス２９は、通信経路２３／２５／２７を介して支払いリーダ２２と通信することができる。通信経路２３／２５／２７は有線接続（例えば、イーサネット、ＵＳＢ、ＦｉｒｅＷｉｒｅ、Ｌｉｇｈｔｎｉｎｇ）または無線接続（例えば、Ｗｉ−Ｆｉ、Ｂｌｕｅｔｏｏｔｈ、ＮＦＣ、またはＺｉｇＢｅｅ）を介して実装されてもよいが、一実施形態では支払いリーダ２２がＢｌｕｅｔｏｏｔｈ  Ｌｏｗ  Ｅｎｅｒｇｙインタフェースを介してマーチャントデバイス２９と通信し、その結果、支払いリーダ２２およびマーチャントデバイス２９は接続されたデバイスとなる。いくつかの実施形態では、支払いトランザクションの処理は、例えばトランザクション金額が少ない場合、または支払いサーバ４０への接続がない場合に、支払いリーダ２２およびマーチャントデバイス２９上でローカルに行われてもよい。他の実施形態では、マーチャントデバイス２９または支払いリーダ２２は公衆または専用通信ネットワーク３０を介して支払サーバ４０と通信することができる。通信ネットワーク３０は任意の適切な通信ネットワークであってもよいが、一実施形態では通信ネットワーク３０はインターネットであってもよく、支払い情報およびトランザクション情報はトランスポートレイヤセキュリティ（ＴＬＳ）プロトコルまたはセキュアソケットレイヤ（ＳＳＬ）プロトコルなどによって暗号化されたフォーマットで、支払い端末２０と支払サーバ４０との間で通信されてもよい。
【００３１】
図３は、本開示のいくつかの実施形態による例示的な支払いリーダ２２のブロック図を示す。一実施形態では、支払いリーダ２２は、例えばＢｌｕｅｔｏｏｔｈクラシックまたはＢｌｕｅｔｏｏｔｈ  Ｌｏｗ  Ｅｎｅｒｇｙを使用してマーチャントデバイス２９などの対話型電子デバイスと無線で通信する無線通信デバイスであってもよい。特定の構成要素が図３に特定の構成で示されているが、支払いリーダ２２は追加の構成要素を含むことができ、図３に示された構成要素のうちの１つまたは複数は支払いリーダ２２に含まれなくてもよく、支払いリーダ２２の構成要素は任意の適切な方法で再構成されてもよいことを理解されたい。一実施形態では、支払いリーダ２２は、支払いリーダを利用する端末チップ（例えば、支払い端末２０内）と、リーダチップ１００と、複数の支払いインタフェース（例えば、非接触インタフェース１０２および接触インタフェース１０４）と、電源１０６と、無線通信インタフェース１０８と、有線通信インタフェース１１０と、信号調整デバイス１１２と、を含む。支払いリーダ２２はまた、汎用処理ユニット１２０（例えば、端末／リーダ処理ユニット）と、汎用メモリ１２２と、暗号処理ユニット１２５と、暗号メモリ１２８と、を含み得る。一実施形態では、処理ユニットおよびメモリがリーダチップ１００にパッケージ化され、特定の方法で構成されるように説明されるが、汎用処理ユニット１２０、汎用メモリ１２２、暗号処理ユニット１２５、および暗号メモリ１２８は本明細書で説明される支払いリーダ２２の機能を実行するために、任意の適切な方法で構成されてもよいことが理解されるであろう。また、リーダチップ１００の機能は単一のチップまたは複数のチップで実施することができ、それぞれが、本明細書で説明するリーダチップ１００の機能を集合的に実行するために、処理ユニットおよびメモリの任意の適切な組合せを含むことも理解されよう。
【００３２】
いくつかの実施形態では、リーダチップ１００は処理ユニットを有する適切なチップであってもよい。支払いリーダ２２のリーダチップ１００の処理ユニット１２０は、適切なプロセッサであってもよく、支払いリーダ２２の機能を実行および制御するために必要なハードウェア、ソフトウェア、メモリ、および回路を含んでもよい。処理ユニット１２０は１つまたは複数のプロセッサを含むことができ、任意の適切な数のメモリおよびメモリタイプ内のインストラクションに基づいて、リーダチップ１００の動作を実行することができる。いくつかの実施形態では、処理ユニット１２０が複数の独立した処理ユニット、例えば、マルチコアプロセッサまたは他の同様の構成要素を有することができる。処理ユニット１２０は、リーダチップ１００のメモリ１２２に記憶されたインストラクションを実行して、支払いリーダ２２の動作および処理を制御することができる。本明細書で使用される場合、プロセッサまたは処理ユニットは、ハードウェアロジック（例えば、ハードウェア記述言語（ＨＤＬ）ソフトウェアなどの、ハードウェアの構成を記述するソフトウェアによって設計されたハードウェア）、プロセッサ上で実行されるコンピュータ可読インストラクション、またはそれらの任意の適切な組合せを含むが、それらに限定されない、本明細書で説明される処理機能を実行するために必要な処理能力を有する１つまたは複数のプロセッサを含み得る。プロセッサは、有形の非一時的コンピュータ可読記憶媒体上で機械可読形式でアクセスされるソフトウェアを含む、本明細書で説明される動作を実行するためのソフトウェアを実行することができる。
【００３３】
例示的な実施形態では、リーダチップ１００の処理ユニット１２０は、メモリ１２２に格納されたインストラクションに基づいて、支払いリーダ２２の様々な構成要素の動作を制御するためのハブとして動作するように構成された２つのＲＩＳＣプロセッサを含むことができる。本明細書で使用される場合、メモリは、任意の適切な有形または非一時的記憶媒体を指すことができる。有形（または非一時的）記憶媒体の例にはディスク、ＵＳＢメモリ、およびメモリなどが含まれるが、伝搬信号は含まない。有形のコンピュータ可読保持媒体は、コンピュータ可読インストラクション、データ構造、プログラムモジュール、または他のデータなどの、揮発性および不揮発性のリムーバブルおよび非リムーバブルな媒体を含む。そのような媒体の例には、ＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＳＲＡＭ、フラッシュメモリ、ディスクまたは光記憶デバイス、磁気記憶デバイス、またはプロセッサまたは計算デバイスによってアクセスされる情報を記憶する任意の他の非一時的媒体が含まれる。
【００３４】
リーダチップ１００は、インタフェース回路、アナログフロントエンド回路、セキュリティ回路、および監視コンポーネント回路などの追加の回路も含むことができる。一実施形態では、インタフェース回路は、無線通信インタフェース１０８（例えば、ＷｉＦｉ、Ｂｌｕｅｔｏｏｔｈクラシック、およびＢｌｕｅｔｏｏｔｈ  Ｌｏｗ  Ｅｎｅｒｇｙ）とのインタフェースとなるための回路と、有線通信インタフェース１１０（例えば、ＵＳＢ、イーサネット（登録商標）、ＦｉｒｅＷｉｒｅ、およびＬｉｇｈｔｎｉｎｇ）とのインタフェースとなるための回路と、他の通信インタフェースまたはバス（例えば、Ｉ２Ｃ、ＳＰＩ、ＵＡＲＴ、およびＧＰＩＯ）とのインタフェースとなるための回路と、電源１０６とのインタフェースとなるための回路（例えば、電力管理回路、電力変換回路、整流器、および電池充電回路）と、を含んでもよい。
【００３５】
例示的な実施形態では、リーダチップ１００は、支払いトランザクションの処理、支払いデバイスとのインタフェース、暗号化、および他の支払い特有の機能に関連する機能を実行することができる。いくつかの実施形態では、リーダチップ１００が暗号処理動作を処理するための暗号処理ユニット１２５を含むことができる。汎用処理ユニット１２０および暗号処理ユニット１２５の各々はそれに関連する専用メモリ（すなわち、汎用メモリ１２２および暗号メモリ１２８）を有することができることに留意されたい。このようにして、特定の暗号処理および重要なセキュリティ情報（例えば、暗号鍵、パスワード、ユーザ情報など）は、暗号メモリ１２８によって安全に格納され、暗号処理ユニット１２５によって処理され得る。
【００３６】
リーダチップ１００の汎用処理ユニット１２０および暗号処理ユニット１２５の一方または両方は例えば、任意の適切な内部バスおよび通信技法を使用して、他方と通信することができる（例えば、処理ユニット１２０は暗号処理ユニット１２５と通信することができ、その逆も可能）。このようにして、リーダチップ１００はトランザクションを処理し、処理されたトランザクションに関する情報を（例えば、マーチャントデバイス２９と）通信することができる。
【００３７】
リーダチップ１００はまた、接触インタフェース１０４を実装するための回路（例えば、スロット２１に挿入されるチップカード１４のＥＭＶチップと直接インタフェースするための電力および通信回路）を含むことができる。いくつかの実施形態では、リーダチップ１００はまた、非接触インタフェース１０２のアナログ構成要素とインタフェースするためのアナログフロントエンド回路（例えば、電磁適合性（ＥＭＣ）回路、整合回路、変調回路、および測定回路）を含み得る。
【００３８】
非接触インタフェース１０２は、ＮＦＣデバイス１２やチップカード１４などの非接触デバイスとのＮＦＣ通信を提供することができる。リーダチップ１００によって提供される信号に基づいて、非接触インタフェース１０２のアンテナは、キャリア信号または変調信号のいずれかを出力することができる。キャリア信号は、１３．５６ＭＨｚのような固定周波数を有する信号であってもよい。変調された信号は、ＩＳＯ  １４４４３およびＩＳＯ  １８０９２などの変調手順に従って、キャリア信号の変調されたバージョンであってもよい。支払いリーダ２２が非接触デバイスに誘導的に結合されると、非接触デバイスはまた、キャリア信号を変調することができ、変調されたキャリア信号は、非接触インタフェース１０２によって感知され、処理のためにリーダチップ１００に提供されうる。キャリア信号のこれらの変調に基づいて、支払いリーダ２２および非接触デバイスは、支払い情報などの情報を通信することができる。
【００３９】
接触インタフェース１０４はチップカード１４のＥＭＶチップなどの支払いチップに電力を供給し、ＥＭＶチップと通信するための適切なインタフェースであってもよい。接触インタフェース１０４は、ＥＭＶ仕様に従ってチップカード１４と物理的にインタフェースするための複数の接点ピン（図３には図示せず）を含むことができる。いくつかの実施形態では、接触インタフェース１０４は、電源（ＶＣＣ）ピン、接地（ＧＮＤ）ピン、ＥＭＶカードをリセットするためのリセット（ＲＳＴ）ピン、クロック信号を提供するためのクロック（ＣＬＫ）ピン、ＥＭＶカードにプログラミング電圧を提供するためのプログラミング電圧（ＶＰＰ）ピン、ＥＭＶ通信を提供するための入力出力（Ｉ／Ｏ）ピン、および二つの補助ピンを含んでもよい。このようにして、支払いリーダとチップカード１４とは、支払い情報等の情報を交換することができる。いくつかの実施形態では、接触インタフェース１０４がリーダチップ１００上に収容されてもよく、任意の適切な手段（例えば、共通内部バス）を介してリーダチップ１００の様々な構成要素と通信してもよいことに留意されたい。
【００４０】
電源１０６は、ＡＣ電力、ＤＣ電力、またはバッテリへの物理的接続など、１つまたは複数の電源を含むことができる。電源１０６は、ＡＣまたはＤＣ電力源を、支払いリーダ２２の構成要素によって使用される複数のＤＣ電圧に変換するための電力変換回路を含み得る。電源１０６がバッテリを含む場合、バッテリは、物理的な電力接続を介して、誘導充電を介して、または任意の他の適切な方法を介して充電され得る。図３では支払いリーダ２２の他の構成要素に物理的に接続されているように示されていないが、電源１０６はこれらの構成要素の要件に従って、支払いリーダ２２の構成要素に様々な電圧を供給することができる。
【００４１】
無線通信インタフェース１０８は、適切な無線通信ハードウェア（例えば、アンテナ、整合回路など）と、（例えば、Ｂｌｕｅｔｏｏｔｈ  Ｌｏｗ  Ｅｎｅｒｇｙなどのプロトコルを介したマーチャントデバイス２９との）無線通信に関与するのに必要な処理能力を有する１つまたは複数のプロセッサと、ハードウェアロジックやプロセッサ上で実行されるコンピュータ可読インストラクションやそれらの任意の適切な組合せを含むがそれらに限定されない制御関連回路と、を含み得る。無線通信インタフェース１０８は任意の適切な方法で実装されてもよいが、例示的な実施形態では無線通信インタフェース１０８が処理ユニット（図示せず）およびメモリ（図示せず）を含んでもよい、Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ  ＣＣ２６４０デバイスとして実装されてもよい。  
【００４２】
有線通信インタフェース１１０は、ＵＳＢ、ライトニング、ファイアワイヤ、イーサネット（登録商標）、任意の他の適切な有線通信インタフェース、またはそれらの任意の組合せなど、他のデバイスまたは通信ネットワークとの有線通信のための任意の適切なインタフェースを含むことができる。いくつかの実施形態では、有線通信インタフェース１１０は、支払いリーダがマーチャントデバイス２９および支払サーバ４０の一方または両方と通信することを可能にし得る。
【００４３】
いくつかの実施形態では、リーダチップ１００が信号調整デバイス１１２を含むことができる。信号調整デバイス１１２は任意の適切なハードウェア、ソフトウェア、またはそれらの任意の組合せを含むことができるが、例示的な実施形態では信号調整デバイスがＦＰＧＡを含むことができる。信号調整デバイス１１２はＮＦＣ通信を使用する支払いデバイス１０が支払いリーダ２２と通信するときなどに、非接触インタフェース１０２から送信される信号を受信し、調整することができる。一実施形態では、信号調整デバイス１１２は、非接触インタフェース１０２との対話に使用するためにリーダチップ１００に格納されたインストラクション（例えば、信号調整インストラクション１３６）に基づいて動作することができる。
【００４４】
いくつかの実施形態では、汎用メモリ１２２は本明細書で説明する任意の適切なメモリとすることができ、オペレーティングインストラクション１３０、トランザクション処理インストラクション１３２、データ認証インストラクション１３４、および信号調整インストラクション１３６などの、支払いリーダ２２の動作を制御し、支払いリーダ２２の汎用トランザクション処理動作を実行するための複数のインストラクションセットを含むことができる。
【００４５】
オペレーティングインストラクション１３０は、内部通信、電力管理、メッセージの処理、システム監視、スリープモード、ユーザインタフェース応答および制御、接触インタフェース１０４、無線インタフェース１０８、有線インタフェース１１０、信号調整デバイス１１２の動作、他のインストラクションセットの管理など、支払いリーダ２２の一般的な動作を制御するためのインストラクションを含み得る。一実施形態では、オペレーティングインストラクション１３０は、支払いリーダ２２のリーダチップ１００の処理ユニット１２０によって実行される処理動作の大部分を実行するのに必要なオペレーティングシステムおよびアプリケーションを提供することができる。
【００４６】
オペレーティングインストラクション１３０はまた、マーチャントデバイス２９と対話するためのインストラクションを含むことができる。一実施形態では、マーチャントデバイス２９が販売時点アプリケーションを実行してもよい。オペレーティングインストラクション１３０は、販売時点情報管理アプリケーションと情報を交換するためにリーダチップ１００の処理ユニット１２０上で実行される相補的アプリケーションのためのインストラクションを含むことができる。例えば、販売時点アプリケーションは、マーチャントなどのユーザが顧客との購入トランザクションを行うのを容易にするユーザインタフェースを提供することができる。メニューは、項目の選択、税金の計算、ヒントの追加、および他の関連する機能を提供することができる。支払いを受領するとき、販売時点アプリケーションは支払いリーダ２２に（例えば、無線インタフェース１０８を介して）メッセージを送ることができる。オペレーティングインストラクション１３０は例えば、非接触インタフェース１０２または接触インタフェース１０４を介して支払い情報を取得し、リーダチップ１００の様々なリソースを呼び出して、その支払い情報を処理することによって（例えば、暗号処理ユニット１２５を使用して暗号メモリ１２８に格納されたメモリを実行することによって）、および無線通信インタフェース１０８および有線通信インタフェース１１０を介してマーチャントデバイス２９のＰＯＳアプリケーションに送信される応答メッセージを生成することによって、支払いの処理を容易にする。
【００４７】
オペレーティングインストラクション１３０はまた、支払いサーバ４０において支払いサービスシステム５０と対話するためのインストラクションを含み得る。一実施形態では、支払いサービスシステム５０は、支払いリーダ２２およびマーチャントデバイス２９の販売時点情報管理アプリケーションに関連付けられうる。例えば、支払サービスシステム５０は（例えば、一意の識別子に基づいて）支払サービスシステム５０に登録された支払いリーダ２２及びマーチャントデバイス２９に関する情報を有することができる。この情報を使用して、マーチャントおよび顧客の金融機関のサーバとのトランザクションを処理し、分析およびレポートをマーチャントに提供し、トランザクションデータを集約することができる。支払いリーダ２２は、（例えば、リーダチップ１００の動作に基づいて）支払い情報を処理し、処理された支払い情報を販売時点アプリケーションに通信し、販売時点アプリケーションは、支払いサービスシステム５０と通信する。このようにして、支払いリーダ２２からのメッセージは支払いサーバ４０の支払いサービスシステム５０に転送され、支払いリーダ２２および支払いサービスシステム５０は支払いトランザクションを協働して処理することができる。
【００４８】
トランザクション処理インストラクション１３２は、支払いリーダ２２と支払いデバイス１０との間の対話を制御すること（例えば、非接触インタフェース１０２および接触インタフェース１０４を介した支払デバイスとのインタフェースとなること）、支払処理手順を選択すること（例えば、支払方法に関連する支払い処理エンティティに基づく）、暗号プロセッサ１２５とのインタフェースとなること、およびトランザクション処理の任意の他の適切な態様などの、支払いリーダ２２の一般的なトランザクション処理動作を制御するためのインストラクションを含み得る。  
【００４９】
トランザクション処理インストラクション１３２はまた、支払いリーダ２２で支払トランザクションを処理するためのインストラクションを含むことができる。一実施形態では、トランザクション処理インストラクションがＥＭＶによって公布される支払い規格などの支払い規格に準拠することができる。使用されている支払い方法（例えば、ユーロペイ、マスターカード、ビザ、アメリカンエクスプレス等）に応じて、支払い方法に関連する特定の処理手順が選択されてもよく、トランザクションは、その手順に従って処理されてもよい。処理ユニット１２０によって実行されると、これらのインストラクションは、トランザクションをローカルに処理するかどうか、支払いデバイスが支払い情報にどのようにアクセスするか、その支払い情報がどのように処理されるか、どの暗号機能を実行するか、支払いサーバと交換する通信のタイプ、および支払いトランザクションの処理に関連する任意の他の適切な情報を決定し得る。いくつかの実施形態では、トランザクション処理インストラクション１３２が高レベル処理を実行し、ほとんどのトランザクション処理動作を実行するために、処理ユニット１２０が暗号処理ユニット１２５と通信するためのインストラクションを提供することができる。さらに、トランザクション処理インストラクション１３２は認証応答、カードのユーザ名、カード期限切れなどの任意の適切な情報をチップカードから（たとえば、接触インタフェース１０４および暗号処理ユニット１２５を介して）取得するためのインストラクションを提供することができる。
【００５０】
データ認証インストラクション１３４は、支払い端末２０に設定情報を提供するためのインストラクションを含むことができる。設定情報はローカルトランザクション（すなわち、支払いサーバ４０に連絡することなく生じるトランザクション）およびサポートされるアプリケーションのための支払い制限およびトランザクションのタイプなど、任意の適切な情報を含むことができる。一例として、いくつかの実施形態では、データ認証インストラクション１３４がＴＭＳ−ＣＡＰＫインストラクションなどの設定インストラクションを含むことができる。いくつかの実施形態では、ＴＭＳ−ＣＡＰＫが特定の管轄区域に合わせて（例えば、国固有に）調整されてもよい。
【００５１】
信号調整インストラクション１３６は非接触インタフェース１０２を介して（例えば、ＮＦＣ支払いデバイス１０から）支払いデバイス１０から受信した信号を調整するためのインストラクションを含むことができる。いくつかの実施形態では信号調整インストラクション１３６は非接触インタフェース１０２を介して受信した信号を操作するためのインストラクションを含むことができるが、信号調整インストラクション１３６は信号調整デバイス１１２などの信号調整ハードウェアによって最初に処理される信号を含む、信号を調整するためのインストラクションを含むことができる。
【００５２】
暗号処理ユニット１２５は本明細書で説明されるような任意の適切なプロセッサとすることができ、いくつかの実施形態では、支払いトランザクションの処理のための暗号機能を実行することができる。例えば、いくつかの実施形態では、暗号処理ユニット１２５が暗号化機能を支払いリーダ２２の他の構成要素から分離し、暗号化鍵が支払いリーダ２２の他の構成要素にさらされることから保護するように、１つまたは複数の暗号化鍵に基づいてデータを暗号化し、復号することができる。
【００５３】
いくつかの実施形態では、暗号メモリ１２８は本明細書で説明されるように、任意の適切なメモリまたはその組み合せであってもよく、支払い処理インストラクション１７６や暗号インストラクション１７８などの暗号動作を実行するための複数のインストラクションセットを含んでもよい。支払い処理インストラクション１７６は、特定の支払い手順に関連して使用される暗号化技術を提供すること、アカウントにアクセスすること、および情報を処理すること、任意の他の適切な支払い処理機能性、またはそれらの任意の適切な組合せなど、支払い処理の態様を実行するためのインストラクションを含み得る。暗号インストラクション１７８は、暗号化動作を実行するためのインストラクションを含むことができる。暗号処理ユニット１２５は、暗号インストラクション１７８を実行して、支払いトランザクションの一部として、支払いおよびトランザクション情報に対して、暗号化、復号、署名、署名の検証など、様々な暗号機能を実行することができる。
【００５４】
リーダチップ１００は、クロック１２４およびバイアス生成器１２６も含むことができる。バイアス生成器１２６は電源１０６に接続することができ、接触インタフェース１０４、処理ユニット１２０、およびメモリ１２２などのリーダチップ１００の構成要素に提供される１つまたは複数のバイアス電圧を生成することができる。一実施形態では、バイアス生成器１２６によって生成される適切なバイアス電圧は３．３ボルトであってもよい。クロック１２４は、クロック源（図示せず）およびクロック管理ユニット（図示せず）を含み得る。クロック源は水晶発振器などの任意の適切なクロック源とすることができ、クロック周波数のクロック信号をクロック管理ユニットに提供することができる。クロック管理ユニットはクロック源からの入力に基づいて、複数のクロック信号（クロック１２４によって出力される）、例えば、処理ユニット１２０のためのクロック信号と、近距離通信のための送信に適した周波数（例えば、１３．５６ＭＨｚ）を有するクロック信号と、を生成することができる。
【００５５】
図４は、本開示のいくつかの実施形態による、クロック１２４のいくつかの構成要素の例示的な概略図を示す。一実施形態では、図４に示す構成要素および回路がクロック信号の立ち上がりエッジおよび立ち下がりエッジから望ましくない遷移（例えば、グリッチ）を除去する遷移フィルタ４００に対応することができる。他の実施形態では、遷移フィルタ４００を使用して、他のデータ信号の立ち上がりエッジおよび立ち下がりエッジから不要な遷移を除去することができる。特定の構成要素が図４の特定の構成に示されているが、遷移フィルタ４００は追加の構成要素を含むことができ、図４に示された構成要素のうちの１つまたは複数は遷移フィルタ４００に含まれなくてもよく、遷移フィルタ４００の構成要素は任意の適切な方法で再構成されてもよいことを理解されたい。一実施形態では、遷移フィルタ４００が少なくとも入力接続４０２と、遅延素子４０４と、第１および第２のＮＡＮＤゲート４０６および４０８と、第１および第２のＮＯＲゲート４１０および４１２と、マルチプレクサ４１４と、出力接続４１６とを含む。
【００５６】
遷移フィルタ４００は、入力接続４０２でクロック信号を受信することができる。一実施形態では、入力接続でのクロック信号はクロック源またはクロック管理ユニットのいずれかによって提供可能である。入力クロック信号は、第１の経路４０１と、第１の経路４０１と並列な第２の経路４０３とに供給することができる。第１の経路４０１は、第１のＮＡＮＤゲート４０６および第２のＮＯＲゲート４１２を含むことができる。第２の経路４０３は、遅延素子４０４、第１のＮＯＲゲート４１０、および第２のＮＡＮＤゲート４０８を含むことができる。第１の経路４０１および第２の経路４０３は、マルチプレクサ４１４への個々の入力として提供することができる。マルチプレクサ４１４の出力は、出力接続４１６に結合することができる。出力接続４１６はクロック１２４の別の構成要素（例えば、クロック管理ユニット）またはリーダチップ１００（例えば、接触インタフェース１０４）に出力クロック信号を提供するために使用することができる。
【００５７】
入力接続４０２からのクロック信号は、第１のＮＡＮＤゲート４０６および第１のＮＯＲゲート４１０の両方の第１の入力と、遅延素子４０４とに供給することができる。遅延素子４０４は、入力クロック信号を所定の時間遅延ΔＴだけ遅延させることができる（図５参照）。一実施形態では、所定の時間遅延がクロック信号の周期よりも短く、任意の予想される「グリッチ」の周期よりも長くすることができる  別の実施形態では、所定の時間遅延をクロック信号の周期の半分（１／２）未満とすることができる。一実施形態では、遅延素子４０４は、入力クロック信号を遅延させるための１つまたは複数のバッファ素子またはインバータを含むことができる。しかし、他の実施形態では、他の要素（例えば、ＲＣフィルタ）を使用して、入力クロック信号を遅延させることができる。次に、遅延素子４０４からの遅延クロック信号は、第１のＮＡＮＤゲート４０６および第１のＮＯＲゲート４１０の両方の第２の入力に供給することができる。
【００５８】
第１のＮＡＮＤゲート４０６の第１および第２の入力における信号の電圧が両方（例えば、論理０）を下回る電圧を有値を上回る場合（例えば、論理１）、第１のＮＡＮＤゲート４０６の出力は電圧しきい値を下回る電圧を有する信号（例えば、論理０）とすることができる。言い換えると、第１のＮＡＮＤゲート４０６に供給される入力クロック信号および遅延クロック信号の両方が「ハイ」電圧（例えば、論理１）である場合、第１のＮＡＮＤゲート４０６の出力信号は「ロー」電圧（例えば、論理０）である。入力クロック信号および遅延クロック信号によって提供される、第１のＮＡＮＤゲート４０６における「ハイ」または「ロー」入力の任意の他の組み合わせについて、第１のＮＡＮＤゲート４０６の出力信号は、「ハイ」または論理１であり得る。
【００５９】
第１のＮＯＲゲート４１０の第１および第２の入力における信号の電圧が両方とも、ＮＯＲゲート４１０の電圧しきい値未満である場合（例えば、論理０）、第１のＮＯＲゲート４１０の出力は電圧しきい値を超える電圧を有する信号（例えば、論理１）とすることができる。言い替えると、第１のＮＯＲゲート４１０に供給される入力クロック信号および遅延クロック信号の両方が「ロー」（例えば、論理０）である場合、第１のＮＯＲゲート４１０の出力信号は「ハイ」（例えば、論理１）である。入力クロック信号および遅延クロック信号によって提供される、第１のＮＯＲゲート４１０における「ハイ」または「ロー」入力の任意の他の組み合わせについて、第１のＮＯＲゲート４１０の出力信号は、「ロー」または論理０であり得る。
【００６０】
第１のＮＡＮＤゲート４０６の出力信号は、第２のＮＯＲゲート４１２の両方の入力に供給することができる。第２のＮＯＲゲート４１２の出力信号は、第１のＮＡＮＤゲート４０６の出力信号が「ロー」または論理０である場合、「ハイ」または論理１であり得、第２のＮＯＲゲート４１２の出力信号は第１のＮＡＮＤゲート４０６の出力信号が「ハイ」または論理１である場合、「ロー」または論理０であり得る。一実施形態では第２のＮＯＲゲート４１２の入力が互いに結合され、同じ信号（例えば、第１のＮＡＮＤゲート４０６の出力）を受信するので、第２のＮＯＲゲート４１２はインバータと同様に動作することができる。
【００６１】
第１のＮＯＲゲート４１０の出力信号は、第２のＮＡＮＤゲート４０８の両方の入力に供給することができる。第２のＮＡＮＤゲート４０８の出力信号は第１のＮＯＲゲート４１０の出力信号が「ロー」または論理０である場合、「ハイ」または論理１であり得、第２のＮＡＮＤゲート４０８の出力信号は第１のＮＯＲゲート４１０の出力信号が「ハイ」または論理１である場合、「ロー」または論理０であり得る。一実施形態では第２のＮＡＮＤゲート４０８の入力が互いに結合され、同じ信号（例えば、第１のＮＯＲゲート４１０の出力）を受信するので、第２のＮＡＮＤゲート４０８はインバータと同様に動作することができる。
【００６２】
一実施形態では、第２のＮＯＲゲート４１２および第２のＮＡＮＤゲート４０８を、第１のＮＯＲゲート４１０および第１のＮＡＮＤゲート４０６の「レプリカ」（すなわち、実質的に同じまたは同一の構成要素）とすることができる。第２のＮＯＲゲート４１２および第２のＮＡＮＤゲート４０８に第１のＮＯＲゲート４１０および第１のＮＡＮＤゲート４０６の「レプリカ」を使用することによって、第１のＮＡＮＤゲート４０６の入力と第２のＮＯＲゲート４１２の出力との間の伝搬遅延は、第１のＮＯＲゲート４１０の入力と第２のＮＡＮＤゲート４０８の出力との間の伝搬遅延と同じにすることができる。換言すれば、第１のＮＡＮＤゲート４０６および第２のＮＯＲゲート４１２は、第１のＮＯＲゲート４１０および第２のＮＡＮＤゲート４０８と同じ速度で動作することができる。第１のＮＡＮＤゲート４０６および第２のＮＯＲゲート４１２ならびに第１のＮＯＲゲート４１０および第２のＮＡＮＤゲート４０８を通過する信号について同じ速度または伝搬遅延を維持することによって、出力信号のデューティサイクルを、入力接続４０２における入力信号のデューティサイクルと実質的に同じに維持することができる。一実施形態では、入力接続４０２における入力信号が５０％のデューティサイクルを有するクロック信号である場合、出力信号は５０％のデューティサイクルを維持する。別の実施形態では第１の経路４０１の第１のＮＡＮＤゲート４０６および第２のＮＯＲゲート４１２は（同じ入力に基づく）ＡＮＤゲートと同じ論理出力を提供することができ、第２の経路４０３の第１のＮＯＲゲート４１０および第２のＮＡＮＤゲート４０８は（同じ入力に基づく）ＯＲゲートと同じ論理出力を提供することができる。
【００６３】
第２のＮＯＲゲート４１２の出力信号はマルチプレクサ４１４の第１の入力（図４において０で識別される）に供給することができ、第２のＮＡＮＤゲート４０８の出力信号は、マルチプレクサ４１４の第２の入力（図４において１で識別される）に供給することができる。マルチプレクサ４１４に供給される選択信号は、マルチプレクサ４１４の第１の入力における信号、またはマルチプレクサ４１４の第２の入力における信号のいずれがマルチプレクサ４１４の出力に供給されるかを決定する。選択信号が「ロー」または論理０である場合（例えば、出力が以前に論理０または「ロー」信号であった結果として）、マルチプレクサ４１４は、第１の入力の信号を出力接続４１６に提供する。選択信号が「ハイ」または論理１である場合（例えば、出力が以前に論理１または「ハイ」信号であった結果として）、マルチプレクサ４１４は、第２の入力の信号を出力接続４１６に提供する。一実施形態では、マルチプレクサ４１４の出力を選択信号として使用することができ、それによってマルチプレクサ４１４を自己選択可能にする。
【００６４】
遷移フィルタ４００の例示的な動作を図５に示す入出力信号に関して説明する。図５に示すように、信号の立ち上がりエッジまたは立ち下がりエッジに関連して入力信号に発生する望ましくない遷移は出力信号に伝搬されない。したがって、遷移フィルタ４００は入力信号に「時間ドメインヒステリシス」を提供し、入力信号の短期間の変化を除去することができる。図５では、入力信号は時刻Ｔ１で「ロー」から「ハイ」に遷移し、入力信号の望ましくない遷移（またはグリッチ）が時刻Ｔ２で短い持続時間発生し、入力信号が時刻Ｔ３で「ハイ」から「ロー」に遷移し、入力信号の別の望ましくない遷移（またはグリッチ）が時刻Ｔ４で短い持続時間発生する。図５の入力信号が遷移フィルタ４００を通過した後、図５の出力信号が生成される。出力信号は時刻Ｔ５で「ロー」から「ハイ」に遷移し、時刻Ｔ６で「ハイ」から「ロー」に遷移する。Ｔ５およびＴ６における出力信号の遷移は、Ｔ１およびＴ３において生じる入力信号の対応する遷移から所定の時間遅延ΔＴの後に生じる。図５の出力信号から分かるように、Ｔ２およびＴ４で生じる入力信号の望ましくない遷移は遷移フィルタ４００によって出力信号から除去され、デューティサイクルは両方の遷移で生じるバランスのとれた遅延ΔＴによって維持される。このようにして、遷移フィルタ４００は後述するように、所定の時間遅延ΔＴよりも短い持続時間を有する入力信号の不要な遷移を除去することができる。
【００６５】
前述のように、マルチプレクサ４１４の出力は、出力接続４１６における現在の出力信号に基づいて、第１の入力における信号（すなわち、第２のＮＯＲゲート４１２の出力）または第２の入力における信号（すなわち、第２のＮＡＮＤゲート４０８の出力）から選択される。図５の例示的な実施形態では、マルチプレクサ４１４が第１の経路４０１を選択して出力信号を提供するように、入力信号および出力信号の両方が「ロー」で開始する。入力信号が「ロー」のままである限り、第１のＮＡＮＤゲート４０６への「ロー」入力（すなわち、入力信号および遅延入力信号）のために、マルチプレクサへの第１の入力は「ロー」であるので、出力信号は「ロー」のままである。マルチプレクサ４１４からの「ロー」出力信号は、出力としてマルチプレクサ４１４の第１の入力が選択されることを指示し、したがって、マルチプレクサ４１４への第２の入力は、この時点で議論される必要はない。
【００６６】
時刻Ｔ１で入力信号が「ハイ」に遷移すると、ＮＡＮＤゲート４０６への第２の入力は遅延素子４０４の遅延ΔＴに基づいてローのままであるので、所定の時間遅延ΔＴが時刻Ｔ５で経過するまで、出力信号は「ロー」のままである。所定の時間遅延ΔＴが経過すると、マルチプレクサ４１４への第１の入力は第１のＮＡＮＤゲート４０６への「ハイ」入力（すなわち、入力信号および遅延入力信号）のために「ハイ」であるので、出力信号は「ハイ」になる。第１のＮＡＮＤゲート４０６の出力は遅延入力信号が所定の時間遅延ΔＴの間「ロー」であるため「ハイ」のままであり、これはＴ２における望ましくない遷移の期間を含むので、時刻Ｔ２における望ましくない遷移は出力信号に伝搬されない。言い替えれば、遅延入力信号からの「ロー」または論理０入力が第１のＮＡＮＤゲート４０６の出力を制御するので、第１のＮＡＮＤゲート４０６は、Ｔ２における望ましくない遷移を「見る」ことはない。
【００６７】
出力接続４１６における出力信号が遅延ΔＴに基づいて時刻Ｔ５において「ハイ」に遷移した後、マルチプレクサ４１４は、出力信号として、マルチプレクサ４１４の第２の入力における信号を使用し始める。マルチプレクサ４１４からの「ハイ」出力信号は、出力として、マルチプレクサ４１４の第２の経路４０３からの第２の入力を選択することを指示する。したがって、時刻Ｔ２におけるグリッチの遅延バージョンは、第１の経路４０１もはや選択されないので、第１の経路４０１には見られない。入力信号および遅延入力信号の両方が「ハイ」であり、第２の経路４０３が選択されると、マルチプレクサ４１４への第２の入力は第１のＮＯＲゲート４１０への「ハイ」入力（すなわち、入力信号および遅延入力信号）のために、最初は「ハイ」である。遅延入力信号にグリッチの遅延バージョンが発生すると、入力接続４０２からの入力信号が「ハイ」のままであるため、第１のＮＯＲゲート４１０の出力は「ロー」のままであるので、望ましくない遷移は出力信号に伝搬しない。  換言すれば、入力接続４０２からの入力信号の「ハイ」または論理１入力が第１のＮＯＲゲート４１０の出力の遷移を防止する（すなわち、「ハイ」入力信号が第１のＮＯＲゲート４１０の出力を制御する）ので、第１のＮＯＲゲート４１０は、遅延入力信号の望ましくない遷移を「見る」ことはない。
【００６８】
時刻Ｔ３で入力信号が「ロー」に遷移すると、時刻Ｔ６で所定の時間遅延ΔＴが経過するまで、出力信号は「ハイ」のままである。所定の時間遅延ΔＴが経過すると、マルチプレクサ４１４への第２の入力は第１のＮＯＲゲート４１０への「ロー」入力（すなわち、入力信号および遅延入力信号）のために「ロー」であるので、出力信号は「ロー」になる。遅延入力信号がＴ４における不要な遷移の期間を含む所定の時間遅延の間「ハイ」であることにより、第１のＮＯＲゲート４１０の出力は「ハイ」のままであるから、時刻Ｔ４における不要な遷移は出力信号に伝搬しない。言い替えれば、遅延入力信号からの「ハイ」または論理１入力が第１のＮＯＲゲート４１０の出力を制御するので、第１のＮＯＲゲート４１０は、Ｔ４における望ましくない遷移を「見る」ことはない。
【００６９】
出力接続４１６における出力信号が時刻Ｔ６において「ロー」に遷移した後、マルチプレクサ４１４は前述のように、出力信号として、マルチプレクサ４１４の第１の経路４０１からの第１の入力における信号を使用し始める。したがって、第２の経路４０３もはや選択されていないので、時刻Ｔ４におけるグリッチの遅延バージョンは第２の経路４０３には見られない。入力信号および遅延入力信号の両方が「ロー」であり、第１の経路４０１が選択されている場合、マルチプレクサ４１４への第１の入力は、第１のＮＡＮＤゲート４０６への「ロー」入力（すなわち、入力信号および遅延入力信号）のために、最初は「ロー」である。遅延入力信号にグリッチの遅延バージョンが発生すると、入力接続４０２からの入力信号が「ロー」のままであることから、第１のＮＡＮＤゲート４０６の出力は「ハイ」のままであるため、望ましくない遷移は出力信号に伝搬しない。言い替えれば、入力接続４０２からの入力信号の「ロー」または論理０入力が第１のＮＡＮＤゲート４０６の出力の遷移を防止する（すなわち、「ロー」入力信号が第１のＮＯＲゲート４１０の出力を制御する）ので、第１のＮＡＮＤゲート４０６は、遅延入力信号の望ましくない遷移を「見る」ことはない。
【００７０】
図６は、本開示のいくつかの実施形態によるバイアス生成器１２６のいくつかの構成要素の例示的な概略図を示す。一実施形態では、図６に示す構成要素および回路が供給電圧監視回路６００に対応し、これは、バイアス生成器１２６によって提供される供給電圧（ＡＶＤＤ）を監視し、供給電圧が低い（すなわち、所定のしきい値電圧未満）ときにリセット信号（ＲＥＳＥＴＮ＿ＯＵＴ）を提供することができる。特定の構成要素が図６の特定の構成に示されているが、供給電圧監視回路６００は追加の構成要素を含むことができ、図６に示された構成要素のうちの１つまたは複数は供給電圧監視回路６００に含まれなくてもよく、供給電圧監視回路６００の構成要素は任意の適切な方法で再構成されてもよいことを理解されたい。
【００７１】
一実施形態では、供給電圧監視回路６００は、少なくとも、第１の電圧監視回路６０２と、第２の電圧監視回路６０４と、第１の電流源６０６と、キャパシタ６０８と、第１の比較器６１０と、出力接続６１２と、を含む。第１の電圧監視回路６０２は、少なくとも、第２の電流源６１４および第１の抵抗器６１６を有するバンドギャップ回路と、第２の抵抗器６１８および第３の抵抗器６２０を有する分圧器と、第２の比較器６２２と、第１のスイッチング素子６２４と、を含むことができる。第２の電圧監視回路６０４は、ダイオード６２６と、第４の抵抗器６２８と、第３の電流源６３０と、第２のスイッチング素子６３２と、第３のスイッチング素子６３４と、を含むことができる。
【００７２】
電源電圧監視回路６００は、ＲＥＳＥＴＮ＿ＯＵＴ信号を提供するために使用することができる。出力接続６１２で提供されるＲＥＳＥＴＮ＿ＯＵＴ信号は、バイアス生成器１２６によって提供される供給電圧ＡＶＤＤのレベルに基づいて、リーダチップ１００の１つ以上の素子の動作を制御するために使用され得る。一実施形態ではＡＶＤＤは３．３Ｖとすることができるが、他の実施形態ではＡＶＤＤは異なる電圧値を有することができる。ＡＶＤＤが所定の供給電圧しきい値を下回ると、ＲＥＳＥＴＮ＿ＯＵＴ信号を使用して、リーダチップ１００の１つまたは複数の要素のリセット状態を開始することができる。一実施形態では、所定の供給電圧しきい値は、以下で詳細に説明するように分圧器によって設定することができ、約２．３Ｖ〜約３．２Ｖの範囲の電圧とすることができる。一実施形態では、ＡＶＤＤが所定の供給電圧しきい値よりも大きい場合にはＲＥＳＥＴＮ＿ＯＵＴ信号を「ハイ」または論理１とすることができ、ＡＶＤＤが所定の供給電圧しきい値よりも小さい場合にはＲＥＳＥＴＮ＿ＯＵＴ信号を「ロー」または論理０とすることができる。ＲＥＳＥＴＮ＿ＯＵＴ信号が「ロー」である場合、ＡＶＤＤが所定の供給電圧しきい値よりも高い電圧に安定し、ＲＥＳＥＴＮ＿ＯＵＴ信号が「ハイ」になるまで、リーダチップ１００の１つまたは複数の素子をリセット状態にすることができる  しかし、他の実施形態では、ＲＥＳＥＴＮ＿ＯＵＴ信号が「ハイ」または論理１になることに応答して、リーダチップ１００の１つまたは複数の要素をリセット状態にすることができる。
【００７３】
ＲＥＳＥＴＮ＿ＯＵＴ信号は、第１の比較器６１０によって出力接続６１２に供給される。第１の比較器６１０の出力は、第１の比較器への入力として提供されるＶＡにおける電圧によって制御され得る。第１の比較器６１０は、ＶＡにおける電圧を所定のリセット電圧しきい値（または所定の比較器電圧しきい値）と比較する。ＶＡにおける電圧が所定のリセット電圧しきい値未満である場合、第１の比較器６１０は「ロー」または論理０であるリセット電圧値をＲＥＳＥＴＮ＿ＯＵＴ信号として出力する（ＡＶＤＤが所定の供給電圧しきい値未満であることに対応する）ことができ、ＶＡにおける電圧が所定のリセット電圧しきい値以上である場合、第１の比較器６１０は、「ハイ」または論理１である動作電圧値をＲＥＳＥＴＮ＿ＯＵＴ信号として出力する（ＡＶＤＤが所定の供給電圧しきい値より大きいことに対応する）ことができる。一実施形態では第１の比較器６１０はシュミットトリガとすることができるが、他の実施形態では第１の比較器６１０の他の構成も可能である。
【００７４】
ＶＡにおける電圧は、第１の電流源６０６、キャパシタ（または電荷蓄積デバイス）６０８、第１のスイッチング素子６２４、および第３のスイッチング素子６３４の動作によって制御することができる。第１の電流源６０６は、ＡＶＤＤとＶＡとの間に結合され、ＶＡと接地との間に結合されたキャパシタ６０８を充電するために使用することができる。第１の電圧監視回路６０２の第１のスイッチング素子６２４および第２の監視回路の第３のスイッチング素子６３４の両方が、イネーブル電圧の受信に応答して「オフ」状態にある（すなわち、開回路として動作する）場合、充電キャパシタ６０８は、第１の電流源６０６によって充電され得る。キャパシタ６０８が充電しているとき、ＶＡにおける電圧はキャパシタ６０８に蓄積された電荷から増加し、第１の比較器６１０にイネーブル入力を提供する。上述のように、ＶＡにおける電圧が所定のリセット電圧しきい値以上になると、第１の比較器６１０から出力されるＲＥＳＥＴＮ＿ＯＵＴ信号は、「ロー」または論理０から「ハイ」または論理１に変化することができる。
【００７５】
第１のスイッチング素子６２４および第３のスイッチング素子６３４の各々はまた、ディスエーブル電圧の受信に応答して「オン」状態にあるときに、ＶＡと接地との間に結合され得る。第１のスイッチング素子６２４および第３のスイッチング素子６３４のいずれかまたは両方が「オン」状態にある（すなわち、短絡回路として動作する）場合、「オン」スイッチング素子は第１の電流源６０６から接地に電流をシンクし、キャパシタ６０８を放電するので、第１の電流源６０６は、キャパシタ６０８を充電しない。キャパシタ６０８が放電されると、ＶＡにおける電圧は降下し、最終的には約０Ｖ（ボルト）まで降下し、第１の比較器６１０にディスエーブル入力を提供する。ＶＡにおける電圧が所定のリセット電圧しきい値（例えば、いくつかの実施形態では追加のヒステリシス降下を含む）を下回ると、第１の比較器６１０から出力されるＲＥＳＥＴＮ＿ＯＵＴ信号は「ロー」または論理０になりうる。一実施形態では、第１の電流源６０６は１つまたは複数のトランジスタおよび１つまたは複数の抵抗器を含むことができる。しかし、他の実施形態では、第１の電流源６０６の他の構成も可能である。別の実施形態では、第１のスイッチング素子６２４および第３のスイッチング素子６３４がそれぞれ、ｐチャネルＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）とすることができる。しかし、他の実施形態では、第１のスイッチング素子６２４および第３のスイッチング素子６３４は、他のタイプのトランジスタ（例えば、バイポーラ接合トランジスタ（ＢＪＴ）または接合電界効果トランジスタ（ＪＦＥＴ））、または他の構成要素（例えば、物理スイッチまたは他の半導体デバイス）を使用する他のスイッチング構成を使用することができる。
【００７６】
第１の電圧監視回路６０２は、ＡＶＤＤが所定の供給電圧しきい値未満である場合に、第１のスイッチング素子６２４を「オン」状態に切り替えるために使用することができる。ＡＶＤＤが所定の供給電圧しきい値よりも大きい場合、第１の電圧監視回路６０２は、第１のスイッチング素子６２４を「オフ」状態に切り替えることができる。第１のスイッチング素子６２４は、第２の比較器６２２の出力に対応するＶＣＮＴＲＬの電圧によって制御することができる。ＶＣＮＴＲＬの電圧が「ハイ」または論理１である場合、第１のスイッチング素子６２４は「オン」状態に切り替えられ、ＶＣＮＴＲＬの電圧が「ロー」または論理０である場合、第１のスイッチング素子６２４は「オフ」状態に切り替えられる。上述のように、一実施形態では、第１のスイッチング素子６２４はｐチャネルＭＯＳＦＥＴであってもよい。スイッチング素子６２４のゲートをＶＣＮＴＲＬに結合することができ、ソースを接地に結合することができ、ドレインをＶＡに結合することができる。
【００７７】
第２の比較器６２２の出力は、バンドギャップ回路からの出力電圧であるＶＢＧにおける電圧を受け取る第１の入力と、分圧器からの出力電圧であるＶＳＵＰＰＬＹ＿ＭＯＮにおける電圧を受け取る第２の入力と、の間の比較に基づくことができる。ＶＢＧにおける電圧がＶＳＵＰＰＬＹ＿ＭＯＮにおける電圧よりも大きい場合、第２の比較器６２２は「ハイ」または論理１信号を出力することができ、ＶＢＧにおける電圧がＶＳＵＰＰＬＹ＿ＭＯＮにおける電圧以下である場合、第２の比較器は、「ロー」または論理０信号を出力することができる。一実施形態では第２の比較器６２２を演算増幅器とすることができるが、他の実施形態では第２の比較器６２２の他の構成も可能である。
【００７８】
上述のように、分圧器は第２の抵抗器６１８および第３の抵抗器６２０を含むことができ、ＶＳＵＰＰＬＹ＿ＭＯＮで比例供給電圧またはモニタ電圧を確立するために使用することができる。第２の抵抗器６１８はＡＶＤＤとＶＳＵＰＰＬＹ＿ＭＯＮとの間に結合することができ、第３の抵抗器６２０は、ＶＳＵＰＰＬＹ＿ＭＯＮと接地との間に結合することができる。ＶＳＵＰＰＬＹ＿ＭＯＮにおける電圧はＡＶＤＤを監視するために第２の比較器６２２によって使用されうるものであり、第２の抵抗器６１８および第３の抵抗器６２０の抵抗値に基づいてＡＶＤＤの所定の部分に対応する。一実施形態では、第２の抵抗器６１８と第３の抵抗器６２０との間の抵抗値の比は、異なる所定の供給電圧しきい値を得るために選択可能であり得る。言い替えれば、第２の抵抗器６１８および第３の抵抗器６２０の抵抗値は、ＡＶＤＤの異なる値によりＶＳＵＰＰＬＹ＿ＭＯＮにおける電圧がＶＢＧにおける電圧を下回って降下することとなりうるように選択可能である。例えば、第２の抵抗器６１８および第３の抵抗器６２０は、ＶＳＵＰＰＬＹ＿ＭＯＮにおける電圧がＡＶＤＤが３ＶであるときにＶＢＧにおける電圧を下回って降下するような抵抗値を有してもよい。したがって、第２の抵抗器６１８および第３の抵抗器６２０の構成の結果として、所定の供給電圧しきい値が３Ｖに確立される。しかし、第２の抵抗器６１８および第３の抵抗器６２０は、ＡＶＤＤが２．４ＶであるときにＶＳＵＰＰＬＹ＿ＭＯＮにおける電圧がＶＢＧにおける電圧を下回って降下するような抵抗値を有してもよく、これは２．４Ｖである所定の供給電圧しきい値をもたらす。
【００７９】
バンドギャップ回路は、ＶＢＧにおいて実質的に一定で温度に依存しない電圧を確立するために使用することができる。バンドギャップ回路はＡＶＤＤに結合することができ、ＡＶＤＤが所定のバンドギャップ電圧しきい値（またはバンドギャップターンオン電圧）を超えると動作を開始することができる。一実施形態では所定のバンドギャップ電圧しきい値を約０．７４  Ｖとすることができるが、他の実施形態では他の電圧を所定のバンドギャップ電圧として使用することができる。バンドギャップ回路は、ＡＶＤＤとＶＢＧとの間に結合された第２の電流源６１４と、ＶＢＧと接地との間に結合された第１の抵抗器６１６と、を含む。第１の抵抗器６１６は一実施形態ではポリシリコン抵抗器とすることができるが、他の実施形態では他のタイプの抵抗器とすることができる。第２の電流源６１４は、第１の抵抗器６１６のシート抵抗に反比例する電流を提供することができる。第２の電流源６１４からの電流は、第１の抵抗器６１６へと流されると、プロセスおよび温度にわたって固定または一定の電圧を生成することができる。一実施形態では、第２の電流源６１４からの電流は、リーダチップ１００上のアナログフロントエンド（ＡＦＥ）回路から提供されうる。別の実施形態では、第２の電流源６１４および第１の抵抗器６１６が同じ温度係数を有するよう、それらを同じ材料上で製造することができる。一実施形態では、第２の電流源６１４が１つまたは複数のトランジスタおよび１つまたは複数の抵抗器を含むことができる。しかし、他の実施形態では、第２の電流源６１４の他の構成も可能である。
【００８０】
第２の電圧監視回路６０４は、ＡＶＤＤが所定のバンドギャップ電圧しきい値未満である場合にＡＶＤＤを監視するために使用可能であり、そのバンドギャップ電圧しきい値未満では、第１の電圧監視回路６０２が低ＡＶＤＤによるバンドギャップ回路の動作のばらつきのために動作不能または予測不能である。第２の電圧監視回路６０４は、ＡＶＤＤがダイオード６２６の所定のダイオード電圧しきい値未満である場合に、第３のスイッチング素子６３４を「オン」状態に切り替えるために（例えば、キャパシタ６０８が放電され、充電されないように）、使用可能である。ＡＶＤＤが所定のダイオード電圧しきい値よりも大きい場合、第２の電圧監視回路６０４は、第３のスイッチング素子６３４を「オフ」状態に切り替えて、キャパシタ６０８を充電することができる。第３のスイッチング素子６３４は、ＶＣＮＴＲＬ２の電圧によって制御することができる。ＶＣＮＴＲＬ２の電圧が「ハイ」または論理１である場合、第３のスイッチング素子６３４は「オン」状態に切り替えられ、ＶＣＮＴＲＬ２の電圧が「ロー」または論理０である場合、第３のスイッチング素子６３４は「オフ」状態に切り替えられる。上述のように、一実施形態では、第３のスイッチング素子６２４をｐチャネルＭＯＳＦＥＴとすることができる。スイッチング素子６２４のゲートはＶＣＮＴＲＬ２に結合することができ、ソースは接地に結合することができ、ドレインはＶＡに結合することができる。
【００８１】
第２の電圧監視回路６０４は、ＡＶＤＤおよびＶＣＮＴＲＬ２に結合された第３の電流源６３０を含むことができる。第３の電流源６３０は、第２のスイッチング素子６３２が「オフ」状態にあるときに、ＶＣＮＴＲＬ２の電圧を「ハイ」または論理１に設定するために使用可能である。一実施形態では、第２のスイッチング素子６３２がオープンドレイントランジスタのように動作することができる。第２のスイッチング素子６３２が「オン」状態にあるとき、第２のスイッチング素子６３２は第３の電流源６３０から接地に電流をシンクし、ＶＣＮＴＲＬ２の電圧は約０Ｖになり、これは、ＶＣＮＴＲＬ２の「ロー」または論理０信号に対応する。一実施形態では、第３の電流源６３０が１つまたは複数のトランジスタおよび１つまたは複数の抵抗器を含むことができる。しかし、他の実施形態では、第３の電流源６３０の他の構成も可能である。
【００８２】
第２のスイッチング素子６３２は、ＶＤＩＯＤＥの電圧が「ハイ」または論理１であるときに「オン」状態に切り替えられ、第２のスイッチング素子６３２はＶＤＩＯＤＥの電圧が「ロー」または論理０であるときに「オフ」状態に切り替えられる。一実施形態では、第２のスイッチング素子６３２をｐチャネルＭＯＳＦＥＴとすることができる。しかし、第２のスイッチング素子６３２は、他の実施形態では、他のタイプのトランジスタ（例えば、バイポーラ接合トランジスタ（ＢＪＴ）または接合電界効果トランジスタ（ＪＦＥＴ））、または他の構成要素（例えば、物理スイッチまたは他の半導体デバイス）を使用する他のスイッチング構成を使用することができる。第２のスイッチング素子６３２のゲートはＶＤＩＯＤＥに結合することができ、ソースは接地に結合することができ、ドレインはＶＣＮＴＲＬ２に結合することができる。ＶＤＩＯＤＥにおける電圧は、ＡＶＤＤがダイオード６２６に関連する所定のダイオード電圧しきい値よりも大きいか小さいかに基づく。ＡＶＤＤが所定のダイオード電圧しきい値よりも大きい場合、電流はダイオード６２６を通って流れ、第４の抵抗器６２８はＶＤＩＯＤＥの電圧を提供する。ＶＤＩＯＤＥが第２のスイッチング素子６３２のしきい値電圧よりも大きい（すなわち、ＶＤＩＯＤＥが論理１になる）場合、第２のスイッチング素子６３２は「オン」状態に切り替えられる。対照的に、ＡＶＤＤが所定のダイオード電圧しきい値未満である場合、ダイオード６２６は電流を遮断し、第４の抵抗器６２８はＶＤＩＯＤＥの電圧を約０Ｖに引き上げ、第２のスイッチング素子６３２は「オフ」状態に切り替えられる。
【００８３】
電圧監視回路６００の例示的な動作を、図７および図８に示す入力信号および出力信号に関して説明する。図７は電源投入イベント（すなわち、ＡＶＤＤが０Ｖから所望の電圧レベルになる）中の選択された信号の値を示す。図８は節電イベント（すなわち、ＡＶＤＤは、短期間の間、所定の供給電圧しきい値を下回る）中の選択された信号の値を示す。
【００８４】
図７に示すように、ＡＶＤＤは時刻ｔ０で約０Ｖで開始し、ＡＶＤＤが時刻ｔ６でその最大値に達するまで徐々に増加する。ＶＳＵＰＰＬＹ＿ＭＯＮはＡＶＤＤに基づくので、ＶＳＵＰＰＬＹ＿ＭＯＮ信号は、ＡＶＤＤの値の分数であることを除いて、ＡＶＤＤを追跡する。時刻ｔ０において、ＶＤＩＯＤＥにおける電圧は、ＡＶＤＤが所定のダイオード電圧しきい値よりも大きくないので０Ｖであり（これは第２のスイッチング素子６３２を「オフ」に切り替える）、ＶＣＮＴＲＬ２における電圧は、第２のスイッチング素子６３２が「オフ」であるので、「ハイ」または論理１である（これは第３のスイッチング素子６３４をオンにする）。時刻ｔ０で第３のスイッチング素子６３４は「オン」であるため、また第３のスイッチング素子６３４はＶＡを接地に短絡し、その結果ＲＥＳＥＴＮ＿ＯＵＴ信号が「ロー」となるので、ＶＡの電圧は約０Ｖである  ＶＢＧにおける電圧は、ＡＶＤＤがバンドギャップ回路を動作させるための所定のバンドギャップ電圧しきい値以下であるので、時刻ｔ０において約０Ｖである。ＶＢＧが低電圧である場合、ＶＳＵＰＰＬＹ＿ＭＯＮがＶＢＧ以上であり、第１のスイッチング素子６２４を「オフ」に切り替えることができるので、ＶＣＮＴＲＬを「ロー」にすることができる
【００８５】
時刻ｔ１において、ＡＶＤＤが所定のバンドギャップ電圧しきい値よりも大きいので、バンドギャップ回路は「オン」に切り替わる。次に、バンドギャップ回路は、時刻ｔ２において、ＶＢＧにおいてバンドギャップ参照電圧を供給し始める。ｔ２におけるバンドギャップ参照電圧はＶＳＵＰＰＬＹ＿ＭＯＮにおける電圧よりも大きいので、ＶＣＮＴＲＬにおける信号は「ハイ」になり、第１のスイッチング素子６２４を「オン」に切り替える。時刻ｔ２で第１のスイッチング素子６２４がオンであるため、また第１のスイッチング素子６２４はＶＡを接地に短絡し、その結果ＲＥＳＥＴＮ＿ＯＵＴ信号が「ロー」となるので、ＶＡの電圧は約０Ｖである  ＶＣＮＴＲＬは、ＶＳＵＰＰＬＹ＿ＭＯＮの電圧がＶＢＧのバンドギャップ参照電圧よりも大きいことに応答して、ＶＣＮＴＲＬが「ロー」に切り替わる時刻ｔ５まで「ハイ」のままであることができる。時刻ｔ３において、ＡＶＤＤが所定のダイオード電圧しきい値よりも大きいので、ダイオード６２６は「オン」に切り替わる。次いで、ダイオード６２６はいくらかの電流の流れを許容し始め、ＶＤＩＯＤＥにおける電圧は増加し始める。時刻ｔ４において、ＶＤＩＯＤＥにおける電圧は、第２のスイッチング素子６３２のしきい値電圧よりも大きくなり、第２のスイッチング要素６３２は「オン」に切り替わる。  第２のスイッチング素子の「オン」への切り替わりは第３の電流源６３０から接地に電流をシンクし、ＶＣＮＴＲＬ２の電圧を約０Ｖに駆動し、これが第３のスイッチング素子６３４を「オフ」にする。
【００８６】
ＶＣＮＴＲＬが時間ｔ５で「ロー」に切り替わると、第１のスイッチング素子６２４は「オフ」に切り替わり、第１の電流源６０６は、（第３のスイッチング素子が時刻ｔ４で「オフ」に切り替わるので）キャパシタ６０８を充電し始めることができる。ＶＡにおける電圧はキャパシタ６０８の充電により増加可能であり、時刻ｔ６において、電圧ＶＡは所定のリセット電圧しきい値よりも大きくなり、第１の比較器６１０からのＲＥＳＥＴＮ＿ＯＵＴ信号は、「ハイ」または論理１に切り替わる。
【００８７】
図８に示すように、ＡＶＤＤは時刻ｔ０でその最大電圧で開始し、時刻ｔ１で節電イベントを開始し、時刻ｔ２で低下電圧値に達し、時刻ｔ３で節電イベントを終了し、時刻ｔ４およびｔ５でその最大電圧に戻る。ＶＳＵＰＰＬＹ＿ＭＯＮはＡＶＤＤに基づくので、ＶＳＵＰＰＬＹ＿ＭＯＮ信号は、ＡＶＤＤの値の分数であることを除いて、ＡＶＤＤを追跡する。ＡＶＤＤはダイオード６２６の所定のダイオード電圧しきい値よりも大きいので、ダイオード６２６は「オン」であり、ＶＤＩＯＤＥの電圧は「ハイ」である。ＶＤＩＯＤＥの電圧は「ハイ」であるので、第２のスイッチング素子６３２は「オン」に切り替わる。  第２のスイッチング素子の「オン」への切り替わりは第３の電流源６３０からグランドへ電流をシンクし、ＶＣＮＴＲＬ２の電圧を約０Ｖに駆動し、これが第３のスイッチング素子６３４を「オフ」にする。
【００８８】
時刻ｔ０において、ＶＳＵＰＰＬＹ＿ＭＯＮにおける電圧はＶＢＧにおけるバンドギャップ参照電圧よりも大きく、その結果、ＶＣＮＴＲＬが「ロー」になり、第１のスイッチング素子６２４が「オフ」に切り替わる。第１のスイッチング素子６２４および第３のスイッチング素子６３４の両方が「オフ」に切り替えられると、第１の電流源６０６はキャパシタ６０８を充電し、ＶＡにおける電圧を所定のリセット電圧しきい値よりも大きくなるように駆動することができ、その結果、第１の比較器６１０からのＲＥＳＥＴＮ＿ＯＵＴ信号は「ハイ」または論理１になる。
【００８９】
節電イベントが時刻ｔ１で発生すると、バンドギャップ参照電圧はＶＳＵＰＰＬＹ＿ＭＯＮにおける電圧よりも大きくなり、ＶＣＮＴＲＬにおける信号は「ハイ」になり、第１のスイッチング素子６２４を「オン」に切り替える。時刻ｔ１で第１のスイッチング素子６２４がオンであるため、また第１のスイッチング素子６２４はＶＡを接地に短絡し、その結果ＲＥＳＥＴＮ＿ＯＵＴ信号が「ロー」になるので、ＶＡの電圧は約０Ｖである  節電イベントが時刻ｔ４で終了すると、ＶＳＵＰＰＬＹ＿ＭＯＮにおける電圧はＶＢＧにおけるバンドギャップ参照電圧よりも大きくなり、ＶＣＮＴＲＬにおける信号は「ロー」に切り替わる。ＶＣＮＴＲＬが時刻ｔ４で「ロー」に切り替わると、第１のスイッチング素子６２４は「オフ」に切り替わり、第１の電流源６０６は、（第３のスイッチング素子が時刻ｔ０で「オフ」に切り替わったので）キャパシタ６０８を充電し始めることができる。ＶＡにおける電圧はキャパシタ６０８の充電により増加可能であり、時刻ｔ５において、電圧ＶＡは所定のリセット電圧しきい値よりも大きくなり、第１の比較器６１０からのＲＥＳＥＴＮ＿ＯＵＴ信号は、「ハイ」または論理１に切り替わる。
【００９０】
図９は、本開示のいくつかの実施形態によるＡＣレベルシフト回路のいくつかの構成要素の例示的な概略図を示す。一実施形態では、図９に示す構成要素および回路は、入力クロック信号の電圧レベルを第１のレベルから第１のレベルよりも大きい第２のレベルにシフトするためのレベルシフト回路９００に対応してもよい。特定の構成要素が図９の特定の構成に示されているが、レベルシフト回路９００は追加の構成要素を含むことができ、図９に示された構成要素のうちの１つまたは複数がレベルシフト回路９００に含まれなくてもよく、レベルシフト回路９００の構成要素は任意の適切な方法で再構成されてもよいことを理解されたい。一実施形態では、レベルシフト回路９００は、少なくとも、入力接続９０２と、バッファ９０４と、キャパシタ９０６と、第１のスイッチ９０８および第２のスイッチ９１０と、自己バイアスインバータ９２５と、インバータ９２０と、出力接続９２２と、を含む。自己バイアスインバータ９２５は、第１の抵抗器９１２および第２の抵抗器９１４と、第１のスイッチング素子９１６と、第２のスイッチング素子９１８と、を含むことができる。
【００９１】
レベルシフト回路９００は、入力接続９０２に供給される信号の電圧レベルを、出力接続９２２における信号のための所望の電圧レベルに上げる（または昇圧する）ために使用可能である。一実施形態では、レベルシフト回路９００は、約１．２Ｖの周期的入力信号を、入力信号と同じ周波数を有する約５Ｖの周期的出力信号に調整することができる。しかし、他の実施形態では、レベルシフト回路９００は異なる入力電圧で使用することができ、異なる出力電圧を提供することができる。さらに、レベルシフト回路９００は、入力信号と実質的に同じデューティサイクルで出力信号を提供することができる。
【００９２】
レベルシフト回路９００は、入力接続９０２で入力信号を受信することができる。一実施形態では、入力信号は１．２Ｖクロック信号とすることができる。入力信号はバッファ素子９０４およびキャパシタ９０６を通過し、キャパシタ９０６は、入力信号をＰ１で自己バイアスインバータ９２５にＡＣ結合する。一実施形態ではバッファ要素９０４は、１つまたは複数のインバータを含むことができるが、他の実施形態では他の構成要素をバッファ要素９０４に使用することができる。一実施形態ではキャパシタ９０６は、約１．２５ｐＦ（ピコファラッド）の容量を有することができるが、他の実施形態では他の容量を有することができる。別の実施形態では、キャパシタ９０６は、ハイパスフィルタと同様に動作して、所定のしきい値周波数未満の周波数を除去することができる。キャパシタ９０６は入力信号の周波数を通過させるが、入力信号の任意のＤＣ成分を除去するように構成することができる。
【００９３】
自己バイアスインバータ９２５は、バイアス電圧でバイアスされる入力Ｐ１を有することができる。一実施形態では、バイアス電圧が自己バイアスインバータ９２５のしきい値電圧に対応することができる。キャパシタ９０６からの入力信号は次に、Ｐ１におけるバイアス電圧にＡＣ結合（すなわち、乗り入れ）され、入力信号が「ハイ」または論理１である場合、自己バイアスインバータ９２５を「オン」状態に切り替えるか、または、入力信号が「ロー」または論理０である場合、自己バイアスインバータ９２５を「オフ」状態に切り替えることができる。換言すれば、キャパシタ９０６からの入力信号は、正または「ハイ」の場合、自己バイアスインバータ９２５の入力電圧がしきい値電圧を超えるように（および自己バイアスインバータ９２５が「オン」状態に切り替わることができるように）、Ｐ１における入力電圧を増加させることができ、キャパシタ９０６からの入力信号は、負または「ロー」の場合、自己バイアスインバータ９２５の入力電圧がしきい値電圧を超えないように（および自己バイアスインバータ９２５が「オフ」状態に切り替わることができるように）、Ｐ１における入力電圧を減少させることができる。自己バイアスインバータ９２５は「オン」状態にあるときに「ロー」または論理０を出力し、「オフ」状態にあるときに「ハイ」または論理１を出力することができる。Ｐ２における自己バイアスインバータ９２５の出力をインバータ９２０に提供することで、自己バイアスインバータ９２５の出力を、入力クロック信号の極性に一致する（例えば、入力クロック信号が「ハイ」である場合、出力信号は「ハイ」であり得る）出力接続９２２の信号に変換することができる。自己バイアスインバータ９２５の出力は、「ハイ」の場合、ＶＣＣの電圧に対応する電圧であってもよく、この電圧レベルはインバータ９２０の出力信号に伝えられる（すなわち、インバータ９２０の出力は、「ハイ」の場合、ＶＣＣの電圧に対応する電圧であってもよい）。
【００９４】
自己バイアスインバータ９２５は、第２のスイッチング素子９１８と直列に接続された第１のスイッチング素子９１６を含むことができる。第１のスイッチング素子９１６および第２のスイッチング素子９１８は、両方とも、Ｐ１から同じ入力を受け取る。同様に、第１のスイッチング素子９１６および第２のスイッチング素子９１８の出力は、Ｐ２で互いに結合される。さらに、Ｐ２における出力は、フィードバックループにおいてＰ１における入力に接続される。一実施形態では、フィードバックループは第１の抵抗器９１２および第２の抵抗器９１４を含むことができる。しかし、他の実施形態では、フィードバックループは図９に示されるよりも多いまたは少ない抵抗器や追加の構成要素（例えば、キャパシタ）などの異なる構成を使用することができる。一実施形態では、第１の抵抗器９１２および第２の抵抗器９１４はそれぞれ約５００ｋΩ（キロオーム）の抵抗を有することができるが、他の実施形態では他の抵抗または異なる抵抗を有することができる。また、第１のスイッチング素子９１６を電圧源ＶＣＣに接続し、第２のスイッチング素子を接地することができる。一実施形態では、ＶＣＣを５Ｖとすることができるが、他の実施形態ではＶＣＣは他の電圧を有することができる。一実施形態では、第１のスイッチング素子９１６をｎチャネルＭＯＳＦＥＴとすることができ、第２のスイッチング素子９１８をｐチャネルＭＯＳＦＥＴとすることができる。しかし、他の実施形態では、第１のスイッチング素子９１６および第２のスイッチング素子９１８は、他のタイプのトランジスタ（例えば、バイポーラ接合トランジスタ（ＢＪＴ）または接合電界効果トランジスタ（ＪＦＥＴ））、または他の構成要素（例えば、物理スイッチまたは他の半導体デバイス）を使用する他のスイッチング構成を使用することができる。
【００９５】
一実施形態では、「ハイ」入力がＰ１に与えられると、第１のスイッチング素子９１６は「オフ」に切り替わり、開回路のように動作し、第２のスイッチング素子９１８は「オン」に切り替わり、Ｐ２を接地（すなわち、０Ｖ）に引く短絡のように動作する。Ｐ１に「ロー」入力が与えられると、第２のスイッチング素子９１８は「オフ」に切り替わり、開回路のように動作し、第１のスイッチング素子９１６は「オン」に切り替わり、短絡のように動作し、その結果、Ｐ２はＶＣＣ（例えば、５Ｖ）の電圧を受ける。「ロー」入力でＶＣＣの電圧をＰ２に供給するための第１のスイッチング素子９１６の動作は、Ｐ１のバイアス電圧を確立するために、第１の抵抗器９１２および第２の抵抗器９１４を有するフィードバックループと連携して使用することができる。一実施形態では、バイアス電圧はＶＣＣにおける電圧の半分（１／２）とすることができる。
【００９６】
レベルシフト回路９００はまた、第１のスイッチ９０８および第２のスイッチ９１０を含むことができる。第１のスイッチ９０８および第２のスイッチ９１０は、レベルシフト回路の動作中、閉位置にあってもよい。レベルシフト回路９００が非活性化される（またはパワーダウンされる）場合、第１のスイッチ９０８および第２のスイッチ９１０の一方または両方を開いて、キャパシタ９０６および入力Ｐ１と自己バイアスインバータ９２５との結合を解除するか、または自己バイアスインバータ９２５からフィードバック経路を除去することができる。
【００９７】
自己バイアスインバータ９２５はしきい値電圧に近いバイアス電圧を入力Ｐ１に有するので、自己バイアスインバータ９２５は自己バイアスインバータ９２５からの出力Ｐ２において入力信号のデューティサイクルを維持することができる。上述したように、「ハイ」と「ロー」との間の入力信号の変化は、Ｐ１におけるバイアス電圧と組み合わされると、自己バイアスインバータ９２５への入力に同様のタイミングの変化を生じさせ、それによって、自己バイアスインバータ９２５の出力および出力接続９２２における入力信号のデューティサイクルを維持することができる。
【００９８】
本開示のある実施の形態では、供給電圧を監視するためのシステムは、供給電圧を受けるための入力接続と、第１電流源と、第１ノードにおいて前記第１電流源に接続されるキャパシタと、を備え、前記キャパシタが前記第１電流源からの電流によって充電されるよう構成される。システムはさらに、前記第１ノードにおいて前記キャパシタおよび前記第１電流源に接続される第１比較器を備え、前記第１比較器は、前記第１ノードにおける電圧が比較器電圧しきい値より低いことに基づいてリセット電圧値を有するリセット信号を出力し、前記第１ノードにおける前記電圧が前記比較器電圧しきい値より高いことに基づいて動作電圧値を出力するよう構成される。システムはさらに、前記入力接続および前記第１ノードに接続される第１監視回路であって、前記第１監視回路が前記入力接続に接続される供給電圧分割器を備え、前記供給電圧分割器が前記供給電圧および前記供給電圧分割器に基づいて比例的供給電圧を提供するよう構成される、第１監視回路と、前記入力接続に接続されるバンドギャップ回路であって、前記バンドギャップ回路が温度変動に依存しない参照電圧を提供するよう構成される、バンドギャップ回路と、前記供給電圧分割器および前記バンドギャップ回路に接続される第２比較器であって、前記第２比較器は前記参照電圧が前記比例的供給電圧より高いことに応じて第１ディスエーブル電圧を、前記比例的供給電圧が前記参照電圧より高いことに応じて第１イネーブル電圧を、出力するよう構成される、第２比較器と、前記第２比較器と接続されると共に前記キャパシタと並列に前記第１ノードに接続される第１スイッチング素子と、を備え、前記第１スイッチング素子は、前記第１ディスエーブル電圧が前記第２比較器から受信されると、前記第１ノードと接地との間の回路経路を提供し、前記第１イネーブル電圧が前記第２比較器から受信されると、前記第１ノードと接地との間に開回路を提供するよう構成される。システムはさらに、前記入力接続および前記第１ノードに接続される第２監視回路であって、前記第２監視回路が前記入力接続と接地との間に直列に接続されたダイオードを備える、第２監視回路と、前記ダイオードと接地との間に直接に接続された第１抵抗器と、前記第１抵抗器に接続されるダイオードスイッチング入力を有するダイオードスイッチング素子と、を備え、前記ダイオードスイッチング素子は、前記ダイオードスイッチング入力の前記電圧がダイオードバイアスしきい値電圧よりも低いことに応じて第２ディスエーブル電圧を出力し、前記ダイオードスイッチング入力の前記電圧が前記ダイオードバイアスしきい値電圧よりも高いことに応じて第２イネーブル電圧を出力するよう構成される。システムはさらに、前記ダイオードスイッチング素子に接続されると共に前記キャパシタと並列に前記第１ノードに接続される第２スイッチング素子を備え、前記第２スイッチング素子は、前記第２ディスエーブル電圧が前記ダイオードスイッチング素子から受信されると、前記第１ノードと接地との間の回路経路を提供し、前記第２イネーブル電圧が前記ダイオードスイッチング素子から受信されると、前記第１ノードと接地との間に開回路を提供するよう構成される。
【００９９】
ある実施の形態では、参照電圧は、前記供給電圧がバンドギャップ電圧最小しきい値よりも高いことに応じて、実質的に一定である。
【０１００】
ある実施の形態では、前記供給電圧分割器は複数の電圧分割器抵抗を備え、前記比例的供給電圧が、前記供給電圧と、前記複数の電圧分割器抵抗の抵抗値の比と、に基づく。
【０１０１】
ある実施の形態では、前記複数の電圧分割器抵抗の前記抵抗値のうちのひとつ以上の比は、前記第２比較器からの前記第１イネーブル電圧を提供するのに必要なしきい値供給電圧を調整するために調整可能である。 
【０１０２】
本開示のある実施の形態では、供給電圧を監視するためのシステムは、供給電圧を受けるための入力接続と、第１電流源と、第１ノードにおいて前記第１電流源に接続される電荷保持デバイスと、を備えてもよく、前記電荷保持デバイスが前記第１電流源からの電流によって充電されるよう構成される。システムはさらに、前記第１ノードにおいて前記電荷保持デバイスおよび前記第１電流源に接続される第１比較器を備え、前記第１比較器は、前記第１ノードにおける電圧が比較器電圧しきい値より低いことに基づいてリセット電圧値を有するリセット信号を出力し、前記第１ノードにおける前記電圧が前記比較器電圧しきい値より高いことに基づいて動作電圧値を出力するよう構成される。システムはさらに、前記入力接続および前記第１ノードに接続される第１監視回路を備え、前記第１監視回路が、供給電圧入力および参照電圧入力を有する第２比較器であって、前記第２比較器は前記参照電圧入力における電圧が前記供給電圧入力における電圧より高いことに応じて第１ディスエーブル電圧を、前記参照電圧入力における電圧が前記供給電圧入力における電圧より低いことに応じて第１イネーブル電圧を、出力するよう構成される、第２比較器と、前記第２比較器と接続されると共に前記電荷保持デバイスと並列に前記第１ノードに接続される第１スイッチング素子と、を備え、前記第１スイッチング素子は、前記第１ディスエーブル電圧が前記第２比較器から受信されると、前記第１ノードと接地との間の回路経路を提供し、前記第１イネーブル電圧が前記第２比較器から受信されると、前記第１ノードと接地との間に開回路を提供するよう構成される。
システムはさらに、前記入力接続および前記第１ノードに接続される第２監視回路を備え、前記第２監視回路が前記入力接続と接地との間に直列に接続されたダイオードと、前記ダイオードに接続されるダイオードスイッチング入力を有するダイオードスイッチング素子と、を備え、前記ダイオードスイッチング素子は、前記供給電圧がダイオードバイアスしきい値電圧よりも低いことに応じて第２ディスエーブル電圧を出力し、前記供給電圧が前記ダイオードバイアスしきい値電圧よりも高いことに応じて第２イネーブル電圧を出力するよう構成され、前記第２監視回路が前記ダイオードスイッチング素子と接続されると共に前記電荷保持デバイスと並列に前記第１ノードに接続される第２スイッチング素子を備え、前記第２スイッチング素子は、前記第２ディスエーブル電圧が前記ダイオードスイッチング素子から受信されると、前記第１ノードと接地との間の回路経路を提供し、前記第２イネーブル電圧が前記ダイオードスイッチング素子から受信されると、前記第１ノードと接地との間に開回路を提供するよう構成される。
【０１０３】
ある実施の形態では、前記第１監視回路は、前記第２比較器の前記供給電圧入力に、前記供給電圧に比例する電圧を提供するよう構成される第１回路を備える。
【０１０４】
ある実施の形態では、前記第１回路は複数の抵抗を含み、前記供給電圧に比例する前記電圧は前記複数の抵抗の抵抗値の比と、前記供給電圧と、に基づく。
【０１０５】
ある実施の形態では、前記複数の抵抗の前記抵抗値のうちのひとつ以上の比は、前記第２比較器からの前記第１イネーブル電圧を提供するのに必要なしきい値供給電圧を調整するために調整可能である。 
【０１０６】
ある実施の形態では、前記第１監視回路は、前記第２比較器の前記参照電圧入力に、温度変動に依存しない参照電圧を提供するよう構成される第２回路を備える。
【０１０７】
ある実施の形態では、参照電圧は、前記供給電圧がバンドギャップ電圧最小しきい値よりも高いことに応じて、実質的に一定である。
【０１０８】
ある実施の形態では、前記第２回路は、第２抵抗と直列に接続された第２電流源を含み、前記比較器への前記参照電圧入力は前記第２抵抗に接続される。
【０１０９】
ある実施の形態では、前記ダイオードスイッチング素子は第１トランジスタを含み、前記第２スイッチング素子は第２トランジスタを含み、前記第１トランジスタは前記ダイオードスイッチング入力と出力ノードとを含み、前記第２トランジスタは前記第１トランジスタの前記出力ノードおよび前記入力ノードに接続され、前記第１トランジスタは、前記供給電圧がダイオードバイアスしきい値電圧よりも高いことに応じて第１イネーブル電圧を前記第２トランジスタに提供し、前記供給電圧が前記ダイオードバイアスしきい値よりも低いことに応じて第２ディスエーブル電圧を前記第２トランジスタに提供するよう構成される。
【０１１０】
ある実施の形態では、前記第１比較器はシュミットトリガを含む。
【０１１１】
本開示のある実施の形態では、供給電圧を監視するためのシステムは、供給電圧を受けるための入力接続と、第１比較器と、を備え、前記第１比較器は、前記第１比較器への入力における電圧が比較器電圧しきい値より低いことに基づいてリセット電圧値を有するリセット信号を出力し、前記第１比較器への前記入力における前記電圧が前記比較器電圧しきい値より高いことに基づいて動作電圧値を出力するよう構成される。システムはさらに、前記入力接続および前記第１比較器への前記入力に接続される第１監視回路であって、前記第１監視回路が前記入力接続に接続される第１回路を備え、前記第１回路が前記供給電圧に基づいて比例的供給電圧を提供するよう構成され、第１監視回路は、前記入力接続に接続される第２回路を備え、前記第２回路が温度変動に依存しない参照電圧を提供するよう構成され、前記第１監視回路は、前記第１回路および前記第２回路に接続される第２比較器を備え、前記第２比較器は前記参照電圧が前記比例的供給電圧より高いことに応じて第１ディスエーブル電圧を、前記比例的供給電圧が前記参照電圧より高いことに応じて第１イネーブル電圧を、出力するよう構成され、前記第１監視回路は、前記第２比較器と接続されると共に前記第１比較器への前記入力に接続される第１スイッチング素子を備え、前記第１スイッチング素子は、前記第１ディスエーブル電圧が前記第２比較器から受信されると、前記第１比較器への前記入力と接地との間の第１回路経路を提供し、前記第１イネーブル電圧が前記第２比較器から受信されると、前記第１比較器への前記入力と接地との間に開回路を提供するよう構成される。システムはさらに、前記入力接続および前記第１比較器への前記入力に接続される第２監視回路を備え、前記第２監視回路が、前記入力接続と接地との間に直列に接続されたダイオードと、前記ダイオードと接地との間に直接に接続された第１抵抗器と、前記第１抵抗器に接続されるスイッチング入力を有する第２スイッチング素子と、を備え、前記第２スイッチング素子は、前記スイッチング入力の前記電圧がダイオードバイアスしきい値電圧よりも低いことに応じて前記第１比較器への前記入力と接地との間の第２回路経路を提供し、前記スイッチング入力の前記電圧が前記ダイオードバイアスしきい値よりも高いことに応じて前記第１比較器への前記入力と接地との間に開回路を提供するよう構成される。 
【０１１２】
ある実施の形態では、システムはさらに、電流源と、前記第１比較器への前記入力において前記電流源に接続されるキャパシタと、を備え、前記キャパシタは、前記電流源からの電流によって充電されるよう構成され、かつ、前記第１スイッチング素子および前記第２スイッチング素子と並列に配置される。
【０１１３】
ある実施の形態では、前記第２スイッチング素子は、前記第１抵抗に接続される前記スイッチング入力を有する第１トランジスタを含み、前記第１トランジスタは、前記スイッチング入力の前記電圧がダイオードバイアスしきい値電圧よりも高いことに応じて第１イネーブル電圧を前記第２トランジスタに提供し、かつ、前記供給電圧が前記ダイオードバイアスしきい値よりも低いことに応じて第２ディスエーブル電圧を前記第２トランジスタに提供するよう構成され、前記第２スイッチング素子は、前記第１トランジスタの出力と接続されると共に前記キャパシタと並列に前記第１比較器の前記入力に接続される第２トランジスタを備え、前記第２トランジスタは、前記第２ディスエーブル電圧が前記第１トランジスタから受信されると、前記第１比較器の前記入力と接地との間の第２回路経路を提供し、かつ、前記第２イネーブル電圧が前記第１トランジスタから受信されると、前記第１比較器の前記入力と接地との間に開回路を提供するよう構成される。
【０１１４】
ある実施の形態では、前記電流源は第１電流源を含み、前記第２スイッチング素子はさらに第２電流源を含み、前記第２電流源は、前記第１トランジスタの出力に接続され、かつ、前記第２トランジスタに前記第２イネーブル電圧を提供するよう構成される。
【０１１５】
ある実施の形態では、前記第１回路は複数の抵抗を含み、前記比例的供給電圧は前記複数の抵抗の抵抗値の比と、前記供給電圧と、に基づく。
【０１１６】
ある実施の形態では、前記複数の抵抗の前記抵抗値のうちのひとつ以上の比は、前記第２比較器からの前記第１イネーブル電圧を提供するのに必要なしきい値供給電圧を調整するために調整可能である。 
【０１１７】
ある実施の形態では、前記第１比較器はシュミットトリガを含む。
【０１１８】
本開示のある実施の形態では、供給電圧を監視するための方法は、供給電圧を受けることと、前記供給電圧に比例する比例的供給電圧を提供することと、第１監視回路で、前記比例的供給電圧と参照電圧とを比較することと、第２監視回路で、前記供給電圧とダイオードバイアスしきい値電圧とを比較することと、前記比例的供給電圧と前記参照電圧との前記比較および前記供給電圧と前記ダイオードバイアスしきい値電圧との前記比較に基づいて、比較器への入力を設定することと、前記比較器への前記入力に基づいて前記比較器からのリセット信号を提供することと、を含み、前記リセット信号は前記比較器への前記入力が第１電圧のイネーブル入力であることに応じて動作電圧値を有し、かつ、前記比較器への前記入力が前記第１電圧より低い第２電圧のディスエーブル入力であることに応じてリセット電圧値を有し、前記リセット信号の前記リセット電圧値は、前記リセット信号を受信する少なくともひとつの構成要素をリセット状態に保持するよう構成される。ある実施の形態では、前記比較器への入力の設定は、前記比例的供給電圧が前記参照電圧よりも低いことまたは前記供給電圧が前記ダイオードバイアスしきい値電圧よりも低いことの少なくともひとつに応じて、前記比較器において前記ディスエーブル入力を受けることを含む。
【０１１９】
ある実施の形態では、前記比較器への入力の設定は、前記比例的供給電圧が前記参照電圧よりも高いことおよび前記供給電圧が前記ダイオードバイアスしきい値電圧よりも高いことの両方に応じて、前記比較器において前記イネーブル入力を受けることを含む。 
【０１２０】
ある実施の形態では、前記イネーブル入力を受けることは、電流源でキャパシタを充電することによって前記比較器への前記入力として第１電圧を確立することを含み、前記ディスエーブル入力を受けることは、前記キャパシタのノードと接地との間の回路経路を生成することによって前記比較器への前記入力として前記第２電圧を確立することを含む。
【０１２１】
ある実施の形態では、前記第１監視回路は電圧分割器とバンドギャップ回路とスイッチング素子とを含み、前記バンドギャップ回路は前記参照信号を出力するよう構成され、前記電圧分割器は前記比例的供給電圧を提供するよう構成され、前記スイッチング素子は、前記比例的供給電圧が前記参照電圧よりも高いことに応じた第１状態と、前記比例的供給電圧が前記参照電圧よりも低いことに応じた第２状態と、を有し、前記イネーブル入力を受けることは、前記スイッチング素子を前記第１状態に切り替えることを含み、前記ディスエーブル入力を受けることは前記スイッチング素子を前記第２状態に切り替えることを含む。
【０１２２】
ある実施の形態では、前記第２監視回路は、抵抗と直列に接続されたダイオードと、スイッチング構成と、を含み、前記ダイオードは前記ダイオードバイアスしきい値電圧を有し、前記スイッチング構成は、前記供給電圧が前記ダイオードバイアスしきい値電圧よりも高いことに応じた第１状態と、前記供給電圧が前記ダイオードバイアスしきい値電圧よりも低いことに応じた第２状態と、を有し、前記イネーブル入力を受けることは、前記スイッチング素子を前記第１状態に切り替えることを含み、前記ディスエーブル入力を受けることは前記スイッチング素子を前記第２状態に切り替えることを含む。
【０１２３】
ある実施の形態では、前記比較器で前記リセット信号を提供することは、前記比較器への前記入力と、所定の比較器電圧しきい値と、を比較することを含み、前記所定の比較器電圧しきい値は前記第２電圧よりも高く、前記第１電圧よりも低い。
【０１２４】
本開示のある実施の形態では、クロック信号の電圧レベルを調整するためのシステムは、第１電圧レベルを有する入力クロック信号を受信するための入力接続と、前記第１レベルよりも高い第２電圧レベルを有する出力信号を提供するための出力接続と、前記入力接続に接続されたキャパシタと、を備える。システムはさらに入力ノードにおいて前記キャパシタに接続される第１インバータを含み、前記第１インバータは前記出力信号を前記出力接続に提供するよう構成され、前記出力接続はフィードバックループにおいて前記入力ノードと接続され、前記フィードバックループは前記第１インバータ用のしきい値電圧で前記第１インバータをバイアスするよう構成される。前記第１インバータは、前記入力ノードと前記出力接続と電圧源とに接続された第１トランジスタであって、前記電圧源は前記第２電圧レベルの電圧を提供し、前記しきい値電圧は前記第２電圧レベルに基づく、第１トランジスタと、前記入力ノードと前記出力接続と接地とに接続された第２トランジスタと、前記フィードバックループを形成すべく前記入力ノードと前記出力接続との間に接続された抵抗と、を備えてもよく、前記キャパシタは、前記入力クロック信号を前記しきい値電圧へとＡＣ結合させるべく前記入力ノードに接続され、その結果、前記入力クロック信号における変化が前記第１インバータからの前記出力信号における変化を生じさせる。
【０１２５】
ある実施の形態では、前記第１トランジスタはｎチャネル金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）を含み、前記第２トランジスタはｐチャネルＭＯＳＦＥＴを含む。
【０１２６】
ある実施の形態では、前記キャパシタはしきい値周波数より低い周波数を取り除くよう構成されたハイパスフィルタである。 
【０１２７】
ある実施の形態では、前記出力信号が前記入力クロック信号のデューティサイクルと実質的に等しいデューティサイクルを有する。
【０１２８】
ある実施の形態では、前記抵抗は第２抵抗と直列に接続された第１抵抗を含む。
【０１２９】
ある実施の形態では、システムはさらに、前記出力信号を反転させるべく、前記第１インバータの前記出力接続に接続された第２インバータを含む。
【０１３０】
本開示のある実施の形態では、信号のレベルシフト回路は、第１電圧レベルおよび低電圧レベルを有する入力信号を受けるための入力接続と、前記第１電圧レベルよりも高い第２電圧レベルを有する出力信号を提供するための出力接続と、前記入力信号を受けるために前記入力接続に接続されたキャパシタと、前記入力信号を受けるために前記キャパシタに接続され、前記出力信号を提供するために前記出力接続に接続される出力モジュールと、を備えてもよい。ある実施の形態では、前記出力モジュールはスイッチング回路を備えてもよい。前記スイッチング回路は、フィードバックループにおいて接続される入力ノードおよび出力ノードを有する。前記スイッチング回路の前記フィードバックループは前記スイッチング回路をしきい値電圧でバイアスする。前記スイッチング回路は、前記入力ノードにおける入力電圧が前記しきい値電圧よりも高いことに応じて第１状態にスイッチし、前記入力ノードにおける前記入力電圧が前記しきい値電圧よりも低いことに応じて第２状態にスイッチする。前記出力信号は、前記スイッチング回路が前記第１状態と前記第２状態との間で切り替わることに基づく。前記キャパシタは、前記入力信号を前記しきい値電圧へとＡＣ結合させるよう構成され、これにより、前記第１電圧レベルの前記入力信号の一部は、前記入力ノードにおける前記入力電圧が前記しきい値電圧よりも高くなることを引き起こし、かつ、前記低電圧レベルの前記入力信号の一部は、前記入力ノードにおける前記入力電圧が前記しきい値電圧よりも低くなることを引き起こす。 
【０１３１】
ある実施の形態では、前記スイッチング回路は、前記スイッチング回路が前記第２状態にスイッチすることに応じて前記第２電圧レベルの信号を出力し、前記スイッチング回路が前記第１状態にスイッチすることに応じて前記第１電圧レベルよりも低い第３電圧レベルの信号を出力するよう構成される。
【０１３２】
ある実施の形態では、前記第３電圧レベルは接地電圧レベルを含む。
【０１３３】
ある実施の形態では、前記スイッチング回路は第１インバータを含み、前記システムは前記出力接続に接続された第２インバータを備え、前記第２インバータは前記出力信号を受け、前記出力信号の反転バージョンを提供するよう構成される。
【０１３４】
ある実施の形態では、前記第２インバータの出力信号は前記入力信号と実質的に同じ極性を有する。
【０１３５】
ある実施の形態では、前記フィードバックループは前記入力ノードと前記出力ノードとの間に接続された抵抗を含む。
【０１３６】
ある実施の形態では、前記抵抗は第２抵抗と直列に接続された第１抵抗を含む。
【０１３７】
ある実施の形態では、前記フィードバックループはさらに前記第１抵抗と前記第２抵抗との間に接続されたスイッチを含み、前記スイッチは、第１状態のとき前記入力ノードと前記出力ノードとを接続し、第２状態のとき前記入力ノードと前記出力ノードとを切り離すよう構成される。
【０１３８】
ある実施の形態では、前記キャパシタはしきい値周波数より低い周波数を取り除くよう構成される。 
【０１３９】
ある実施の形態では、前記出力信号が前記入力信号のデューティサイクルと実質的に等しいデューティサイクルを有する。 
【０１４０】
ある実施の形態では、前記スイッチング回路は、前記入力ノードと前記出力ノードと電圧源とに接続された第１トランジスタであって、前記電圧源は前記第２電圧レベルの電圧を提供する、第１トランジスタと、前記入力ノードと前記出力ノードと接地とに接続された第２トランジスタと、を含む。 
【０１４１】
ある実施の形態では、前記第１トランジスタはｎチャネル金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）を含み、前記第２トランジスタはｐチャネルＭＯＳＦＥＴを含む。
【０１４２】
ある実施の形態では、前記レベルシフト回路はさらに、前記キャパシタと前記出力モジュールとの間に接続されたスイッチを備え、前記スイッチは、第１状態のとき前記キャパシタと前記出力モジュールとを接続し、第２状態のとき前記キャパシタと前記出力モジュールとを切り離す。  
【０１４３】
ある実施の形態では、前記レベルシフト回路は、前記入力接続と前記キャパシタとの間に接続されたバッファ要素を備え、前記バッファ要素は前記入力信号をバッファリングするよう構成される。  
【０１４４】
本開示のある実施の形態では、信号の前記電圧レベルをシフトするための方法は、スイッチング回路を前記スイッチング回路用のしきい値電圧にバイアスすることと、キャパシタで第１電圧レベルの入力信号を前記しきい値電圧にＡＣ結合させることで前記インバータ用の入力電圧を生成することと、前記入力電圧が前記しきい値電圧よりも高いことに応じて前記スイッチング回路を第１状態に切り替えることであって、前記入力信号の第１部分が第１電圧を有している間前記入力電圧が前記しきい値電圧よりも高い、切り替えることと、前記入力電圧が前記しきい値電圧よりも低いことに応じて前記スイッチング回路を第２状態に切り替えることであって、前記入力信号の第２部分が第１電圧よりも低い第２電圧を有している間前記入力電圧が前記しきい値電圧よりも低い、切り替えることと、を含む。方法はさらに、前記スイッチング回路を第１状態に切り替えることおよび前記スイッチング回路を第２状態に切り替えることに基づいて、前記第１電圧よりも高い第２電圧レベルにあるスイッチング回路出力信号を生成することと、前記スイッチング回路出力信号に基づいて前記第２電圧レベルにある出力信号を提供することと、を含んでもよい。
【０１４５】
ある実施の形態では、前記スイッチング回路をバイアスすることは、フィードバックループにおいて、前記スイッチング回路の出力ノードを前記スイッチング回路の入力ノードに結合させることを含み、前記フィードバックループは少なくともひとつの抵抗を有する。
【０１４６】
ある実施の形態では、前記出力信号を提供することは、インバータで、前記スイッチング回路出力信号を反転させることを含む。
【０１４７】
ある実施の形態では、前記スイッチング回路出力信号を生成することは、前記スイッチング回路を前記第１状態に切り替えることに応じて前記スイッチング回路出力信号を第１の値に設定することと、前記スイッチング回路を前記第２状態に切り替えることに応じて前記スイッチング回路出力信号を第２の値に設定することと、を含む。 
【０１４８】
ある実施の形態では、前記スイッチング回路は第２トランジスタに接続された第１トランジスタを含む。前記第１トランジスタは前記第２電圧レベルの電圧を提供する電圧源に接続される。前記第２トランジスタは接地に接続される。前記スイッチング回路出力信号を第１の値に設定することは、前記第２トランジスタで、前記スイッチング回路の出力ノードを接地に結合させることを含む。前記スイッチング回路出力信号を第２の値に設定することは、前記第１トランジスタで、前記スイッチング回路の前記出力ノードを前記電圧源に結合させることを含む。
【０１４９】
ある実施の形態では、前記方法は、キャパシタで、しきい値周波数より低い周波数を取り除くことを含んでもよい。
【０１５０】
上記は本開示の原理の単なる例示であり、様々な修正が、本開示の範囲から逸脱することなく、当業者によって行われ得る。上述の実施形態は例示を目的として提示されたものであり、限定を目的として提示されたものではない。本開示はまた、本明細書で明示的に説明されたもの以外の多くの形態をとることができる。したがって、本開示は、明示的に開示された方法、システム、およびデバイスに限定されず、以下の項の精神の範囲内にある、その変形例および修正例を含むことが意図されることを強調する。
【０１５１】
さらなる例として、デバイスまたはプロセスパラメータ（例えば、寸法、構成、構成要素、プロセスステップ順序など）の変形を行うことで、本明細書に示され、説明されるように、提供される構造、デバイス、および方法をさらに最適化することができる。いずれにしても、本明細書で説明される構造およびデバイス、ならびに関連する方法は、多くの用途を有する。したがって、開示される主題は、本明細書で説明される任意の単一の実施形態に限定されるべきではなく、むしろ、添付の項に従う幅および範囲において解釈されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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