【手続補正書】
【提出日】平成19年10月17日(2007.10.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  第１のスイッチングレギュレータ回路と、
第２のスイッチングレギュレータ回路と、
前記第１のスイッチングレギュレータ回路および前記第２のスイッチングレギュレータ回路に結合された位相制御回路とを含む電源であって、
前記位相制御回路は、前記第１および第２のスイッチングレギュレータ回路のスイッチングを制御するための複数のスイッチング制御信号を生成するよう構成されており、
前記位相制御回路は、前記第１のスイッチングレギュレータ回路が動作し続ける間、低電力動作モードを示す信号を受けるのに応答して、前記第２のスイッチングレギュレータ回路の動作を選択的に停止させるよう構成されている、電源。
【請求項２】  前記第１のスイッチングレギュレータ回路および前記第２のスイッチングレギュレータ回路は、出力ノードに電力を提供するよう構成されており、前記第１のスイッチングレギュレータ回路は、前記第２のスイッチングレギュレータ回路の動作が前記位相制御回路によって停止された場合、前記出力ノードに電力を提供し続ける、請求項１に記載の電源。
【請求項３】  前記位相制御回路は、前記低電力動作モード中、前記第２のスイッチングレギュレータ回路の動作を、前記第２のスイッチングレギュレータ回路への前記複数の制御信号のうちの少なくとも１つをディスエーブルにすることによって選択的に停止させる、請求項２に記載の電源。
【請求項４】  前記第１および第２のスイッチングレギュレータ回路の各々は、第１のトランジスタと第２のトランジスタとを含み、前記位相制御回路は、前記制御信号を用いて前記第１および第２のトランジスタを選択的に活性化、および非活性化する、請求項３に記載の電源。
【請求項５】  前記位相制御回路は、前記第１および第２のスイッチングレギュレータ回路が互いに対して位相がずれるように、前記第１および第２のスイッチングレギュレータ回路を選択的に活性化、および非活性化する、請求項４に記載の電源。
【請求項６】  前記第１および第２のスイッチングレギュレータ回路の各々は、
前記第１のトランジスタが活性化されることに応答して、前記第１のトランジスタから電荷を受けるように結合されたキャパシタと、
前記第１のトランジスタが非活性化されることに応答して、前記キャパシタへ電流を提供するよう前記キャパシタに結合されたインダクタとをさらに含む、請求項５に記載の電
源。
【請求項７】  前記第１および第２のスイッチングレギュレータ回路の各々は、第１のトランジスタを含み、前記位相制御回路は前記第１のトランジスタを選択的に活性化、および非活性化する、請求項３に記載の電源。
【請求項８】  前記位相制御回路は、前記第１および第２のスイッチングレギュレータ回路が互いに対して位相がずれるように、前記第１および第２のスイッチングレギュレータ回路を選択的に活性化、および非活性化する、請求項７に記載の電源。
【請求項９】  前記第１および第２のスイッチングレギュレータ回路の各々は、
前記第１のトランジスタが活性化されることに応答して、前記第１のトランジスタから電荷を受けるように結合されたキャパシタと、
前記第１のトランジスタが非活性化されることに応答して、前記キャパシタへ電流を提供するよう前記キャパシタに結合されたインダクタとをさらに含む、請求項８に記載の電源。
【請求項１０】  第１のスイッチングレギュレータ回路と、
第２のスイッチングレギュレータ回路と、
第３のスイッチングレギュレータ回路と、、
第４のスイッチングレギュレータ回路と、、
前記第１のスイッチングレギュレータ回路、前記第２のスイッチングレギュレータ回路、前記第３のスイッチングレギュレータ回路、および前記第４のスイッチングレギュレータ回路に結合された位相制御回路とを含む電源であって、
前記位相制御回路は、前記第１、第２、第３、および第４のスイッチングレギュレータ回路のスイッチングを制御するための複数のスイッチング制御信号を生成するよう構成されており、
前記位相制御回路は、前記第１のスイッチングレギュレータ回路が動作し続ける間、低電力動作モードを示す信号を受けるのに応答して、前記第２、第３、および第４のスイッチングレギュレータ回路の動作を選択的に停止させるよう構成されている、電源。
【請求項１１】  前記第１のスイッチングレギュレータ回路、前記第２のスイッチングレギュレータ回路、前記第３のスイッチングレギュレータ回路、および前記第４のスイッチングレギュレータ回路は、出力ノードに電力を提供するよう構成されており、前記第１のスイッチングレギュレータ回路は、前記第２のスイッチングレギュレータ回路、前記第３のスイッチングレギュレータ回路、および前記第４のスイッチングレギュレータ回路の動作が前記位相制御回路によって停止された場合、前記出力ノードに電力を提供し続ける、請求項１０に記載の電源。
【請求項１２】  前記位相制御回路は、前記低電力動作モード中、前記第２、第３、および第４のスイッチングレギュレータ回路の動作を、前記第２、第３、および第４のスイッチングレギュレータ回路の各々への前記複数の制御信号のうちの少なくとも１つをディスエーブルにすることによって選択的に停止させる、請求項１１に記載の電源。
【請求項１３】  前記第１、第２、第３、および第４のスイッチングレギュレータ回路の各々は、第１のトランジスタと第２のトランジスタとを含み、前記位相制御回路は、前記制御信号を用いて前記第１および第２のトランジスタを選択的に活性化、および非活性化する、請求項１２に記載の電源。
【請求項１４】  前記位相制御回路は、前記第１、第２、第３、および第４のスイッチングレギュレータ回路が互いに対して位相がずれるように、前記第１、第２、第３、および第４のスイッチングレギュレータ回路を選択的に活性化、および非活性化する、請求項１３に記載の電源。
【請求項１５】  前記第１、第２、第３、および第４のスイッチングレギュレータ回路の各々は、
前記第１のトランジスタが活性化されることに応答して、前記第１のトランジスタから電荷を受けるように結合されたキャパシタと、
前記第１のトランジスタが非活性化されることに応答して、前記キャパシタへ電流を提
供するよう前記キャパシタに結合されたインダクタとをさらに含む、請求項１４に記載の電源。
【請求項１６】  前記第１、第２、第３、および第４のスイッチングレギュレータ回路の各々は、第１のトランジスタを含み、前記位相制御回路は前記第１のトランジスタを選択的に活性化、および非活性化する、請求項１２に記載の電源。
【請求項１７】  前記位相制御回路は、前記第１、第２、第３、および第４のスイッチングレギュレータ回路が互いに対して位相がずれるように、前記第１、第２、第３、および第４のスイッチングレギュレータ回路を選択的に活性化、および非活性化する、請求項１６に記載の電源。
【請求項１８】  前記第１、第２、第３、および第４のスイッチングレギュレータ回路の各々は、
前記第１のトランジスタが活性化されることに応答して、前記第１のトランジスタから電荷を受けるように結合されたキャパシタと、
前記第１のトランジスタが非活性化されることに応答して、前記キャパシタへ電流を提供するよう前記キャパシタに結合されたインダクタとをさらに含む、請求項１７に記載の電源。
【請求項１９】  マイクロプロセッサと、
前記マイクロプロセッサに結合された電源とを含み、
前記電源は、
第１のスイッチングレギュレータ回路と、
第２のスイッチングレギュレータ回路と、
前記第１のスイッチングレギュレータ回路および前記第２のスイッチングレギュレータ回路に結合された位相制御回路とを含み、
前記位相制御回路は、前記第１および第２のスイッチングレギュレータ回路のスイッチングを制御するための複数のスイッチング制御信号を生成するよう構成されており、
前記位相制御回路は、前記第１のスイッチングレギュレータ回路が動作し続ける間、低電力動作モードを示す信号を受けるのに応答して、前記第２のスイッチングレギュレータ回路の動作を選択的に停止させるよう構成されている、コンピュータシステム。
【請求項２０】  前記第１のスイッチングレギュレータ回路および前記第２のスイッチングレギュレータ回路は、前記マイクロプロセッサに電力を提供するよう構成されており、前記第１のスイッチングレギュレータ回路は、前記第２のスイッチングレギュレータ回路の動作が前記位相制御回路によって停止された場合、前記マイクロプロセッサに電力を提供し続ける、請求項１９に記載のコンピュータシステム。
【請求項２１】  前記位相制御回路は、前記低電力動作モード中、前記第２のスイッチングレギュレータ回路の動作を、前記第２のスイッチングレギュレータ回路への前記複数の制御信号のうちの少なくとも１つをディスエーブルにすることによって選択的に停止させる、請求項２０に記載のコンピュータシステム。
【請求項２２】 前記第１および第２のスイッチングレギュレータ回路の各々は、第１のトランジスタと第２のトランジスタとを含み、前記位相制御回路は、前記制御信号を用いて前記第１および第２のトランジスタを選択的に活性化、および非活性化する、請求項２１に記載のコンピュータシステム。
【請求項２３】  前記位相制御回路は、前記第１および第２のスイッチングレギュレータ回路が互いに対して位相がずれるように、前記第１および第２のスイッチングレギュレータ回路を選択的に活性化、および非活性化する、請求項２２に記載のコンピュータシステム。
【請求項２４】  前記第１および第２のスイッチングレギュレータ回路の各々は、
前記第１のトランジスタが活性化されることに応答して、前記第１のトランジスタから電荷を受けるように結合されたキャパシタと、
前記第１のトランジスタが非活性化されることに応答して、前記キャパシタへ電流を提供するよう前記キャパシタに結合されたインダクタとをさらに含む、請求項２３に記載の
コンピュータシステム。
【請求項２５】  前記第１および第２のスイッチングレギュレータ回路の各々は、第１のトランジスタを含み、前記位相制御回路は前記第１のトランジスタを選択的に活性化、および非活性化する、請求項２１に記載のコンピュータシステム。
【請求項２６】  前記位相制御回路は、前記第１および第２のスイッチングレギュレータ回路が互いに対して位相がずれるように、前記第１および第２のスイッチングレギュレータ回路を選択的に活性化、および非活性化する、請求項２５に記載のコンピュータシステム。
【請求項２７】  前記第１および第２のスイッチングレギュレータ回路の各々は、
前記第１のトランジスタが活性化されることに応答して、前記第１のトランジスタから電荷を受けるように結合されたキャパシタと、
前記第１のトランジスタが非活性化されることに応答して、前記キャパシタへ電流を提供するよう前記キャパシタに結合されたインダクタとをさらに含む、請求項２６に記載のコンピュータシステム。