【手続補正書】
【提出日】平成19年6月15日(2007.6.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トランスポンダであって、
データを記憶するメモリと；
前記メモリに電流を供給するためのリード信号を出力するクロック発生器と；
前記メモリ内の複数のアドレスから選択されたアドレスを指定するアドレスモジュールであって、前記クロック発生器は増加アドレス信号を出力し、前記アドレスモジュールは前記クロック発生器からの前記増加アドレス信号に呼応して読み取られるアドレスを選択するアドレスモジュールと；
前記メモリの、前記アドレスモジュールが示す前記選択されたアドレスに記憶されているデータを受け取るデータモジュールであって、前記クロック発生器は、前記複数のアドレスから選択されたメモリアドレスの内容が前記メモリから前記データモジュールへ出力される毎に、前記リード信号の供給を停止して前記メモリへの前記電流供給を停止させ、前記電流はこのように、前記データモジュールの各連続選択メモリアドレスの内容が各々ラッチされることに合せて、オンとオフを繰り返すデータモジュールとを含むことを特徴とするトランスポンダ。
【請求項２】
前記クロック発生器は前記メモリをプログラムすべく前記メモリへ電流を供給するためのプログラム信号を出力し、前記アドレスクロック信号はアドレスラッチ信号であって、前記アドレスモジュールは前記アドレスラッチ信号に呼応して前記メモリの特定のアドレスを選択し、前記データモジュールは前記メモリの、前記アドレスモジュールが示すアドレスにデータを入力し、前記クロック発生器は、いったん前記データモジュールのデータが前記メモリ内に記憶されると前記メモリへの電流供給を停止することを特徴とする請求項１のトランスポンダ。
【請求項３】
プログラム制御器をさらに有し、前記メモリはステータスバイト領域とデータ領域を有し、前記プログラム制御器は前記ステータスバイト領域からデータを読み取って、それに呼応してプログラムイネーブル信号を前記クロック発生器へ出力して、前記アドレス信号を前記アドレスモジュールに出力するよう前記クロック発生器をイネーブルすることを特徴とする、請求項１のトランスポンダ。
【請求項４】
前記ステータスバイト領域は少なくとも第１のシールビットと第２のシールビットとを記憶し、前記第１のシールビットと第２のシールビットのうち少なくとも一つがクリアである場合、前記プログラム制御器は前記第１のシールビットと第２のシールビットとを読み取り、前記プログラムイネーブル信号を出力することを特徴とする、請求項３のトランスポンダ。
【請求項５】
前記ステータスバイトはＨＬＯＣＫビットを含み、前記ＨＬＯＣＫビットはセットあるいはクリアに設定することができ、前記プログラム制御器は前記ＨＬＯＣＫビットを読み取り前記アドレスモジュールからアドレスを受け取り、前記ＨＬＯＣＫビットがクリアかＨＬＯＣＫビットがセットされ前記アドレスモジュールが出力した前記アドレスが前記メモリ内の前記ステータスバイトのアドレスに対応する場合に前記プログラムイネーブルを出力することを特徴とする、請求項３のトランスポンダ。
【請求項６】
前記ステータスバイトはモードビットをさらに含み、前記プログラム制御器は前記モードビットを読み取り、出力を前記アドレスモジュールへ提供して前記モードビットが示すモードに対応しない前記メモリ内のアドレスに前記アドレスモジュールがアクセスすることを禁止することを特徴とする、請求項５のトランスポンダ。
【請求項７】  前記クロック発生器は、質問機からのプログラム信号に呼応して前記アドレスモジュールへアドレスラッチ信号を出力し、前記アドレスラッチ信号は前記アドレスモジュールに前記プログラム信号に従ってプログラムされるべきアドレスを選択させ、前記プログラム信号はパルス間隔変調されることを特徴とする、請求項１のトランスポンダ。
【請求項８】  前記質問機信号と基準電圧とを受信し、質問機信号の電圧が基準電圧よりも大きいときに第１の論理レベルを出力し、質問機信号の電圧が基準電圧よりも小さいときに第２の論理レベルを出力する比較器と、
前記第１および第２の論理レベルを受信して、前記第１の論理レベルに呼応して第１の電圧表示信号を出力し、前記第２の論理レベルに呼応して第２の電圧表示信号を出力し、前記第１の信号は第２の信号の逆であって、受信した相対電圧レベルを質問機に示す送信機とをさらに含む、請求項１のトランスポンダ。
【請求項９】
前記トランスポンダは集積回路として形成され、少なくとも１つのＭＯＳＦＥＴを含むクランプをさらに有することを特徴とする、請求項１のトランスポンダ。
【請求項１０】
前記クランプはＣＭＯＳプロセスにより形成されることを特徴とする、請求項９のトランスポンダ。
【請求項１１】
前記トランスポンダは集積回路をさらに含み、前記集積回路は少なくとも１つのＭＯＳＦＥＴを含むクランプを有することを特徴とする、請求項１のトランスポンダ。
【請求項１２】
前記クランプはＣＭＯＳプロセスにより形成されることを特徴とする、請求項１１のトランスポンダ。
【請求項１３】
トランスポンダであって、
データを記憶する、アドレスを有すメモリと；
前記メモリをプログラムすべく前記メモリへ電流を供給するためのプログラム信号を出力するクロック発生器と；
メモリ内の複数のアドレスから選択されたアドレスを指定するアドレスモジュールであって、前記クロック発生器はアドレスラッチ信号を出力し、前記アドレスモジュールは前記アドレスラッチ信号に呼応して読み取られる選択アドレスを選択するアドレスモジュールと；
前記メモリの、前記アドレスモジュールが示すアドレスにデータを入力するデータモジュールであって、前記クロック発生器は、前記複数のアドレスから選択されたメモリアドレスの内容が前記メモリに記憶される毎に、前記メモリへの電力供給を停止し、前記電流はこのように、前記メモリの前記複数のメモリアドレスのうちの各連続選択メモリアドレスの内容が各々記憶されることに合せて、オンとオフを繰り返すデータモジュールとを含むことを特徴とするトランスポンダ。
【請求項１４】
プログラム制御器をさらに有し、前記メモリはステータスバイト領域とデータ領域を有し、前記プログラム制御器は前記ステータスバイト領域からデータを読み取って、それに呼応してプログラムイネーブル信号を前記クロック発生器へ出力して、前記アドレス信号を前記アドレスモジュールに出力するよう前記クロック発生器をイネーブルすることを特徴とする、ことを特徴とする請求項１３のトランスポンダ。
【請求項１５】
前記ステータスバイト領域は少なくとも第１のシールビットと第２のシールビットとを記憶し、前記第１のシールビットと第２のシールビットのうち少なくとも一つがクリアである場合、前記プログラム制御器は前記第１のシールビットと第２のシールビットとを読み取り、前記プログラムイネーブル信号を出力することを特徴とする、請求項１４のトランスポンダ。
【請求項１６】
前記ステータスバイトはＨＬＯＣＫビットを含み、前記ＨＬＯＣＫビットはセットあるいはクリアに設定することができ、前記プログラム制御器は前記ＨＬＯＣＫビットを読み取り前記アドレスモジュールからアドレスを受け取り、前記ＨＬＯＣＫビットがクリアかＨＬＯＣＫビットがセットされ前記アドレスモジュールが出力した前記アドレスが前記メモリ内の前記ステータスバイトのアドレスに対応する場合に前記プログラムイネーブルを出力することを特徴とする、請求項１４のトランスポンダ。
【請求項１７】
トランスポンダであって、
データ領域とステータスバイト領域とを含むメモリと；
プログラムイネーブル信号を受け取り、それに呼応してアドレスラッチ信号を出力するクロック発生器と；
前記アドレスラッチ信号を受け取り、前記メモリ内の複数のアドレスから所定のアドレスを、プログラムするとして指定するアドレスモジュールと；
前記ステータスバイトを読み取り、それに呼応してプログラムイネーブル信号を出力するプログラム制御器であって、前記クロック発生器は前記プログラムイネーブル信号を受け取り、前記プログラムイネーブル信号に呼応して前記アドレスラッチ信号を出力する、プログラム制御器と；
前記メモリの、前記アドレスモジュールが示すアドレスに記憶されているデータを受け取るデータモジュールであって、前記クロック発生器は、所定のアドレスからのデータが前記データモジュールへ出力される毎に、リード信号の供給を停止して前記メモリへの前記電流供給を停止させ、前記電流はこのように、前記複数のアドレスの各連続アドレスのデータが各々出力されることに合せて、オンとオフを繰り返すデータモジュールとを含むことを特徴とするトランスポンダ。
【請求項１８】
前記ステータスバイト領域は少なくとも第１のシールビットと第２のシールビットとを記憶し、前記第１のシールビットと第２のシールビットのうち少なくとも一つがクリアである場合、前記プログラム制御器は前記第１のシールビットと第２のシールビットとを読み取り、前記プログラムイネーブル信号を出力することを特徴とする、請求項１７のトランスポンダ。
【請求項１９】
前記ステータスバイトはＨＬＯＣＫビットを含み、前記ＨＬＯＣＫビットはセットあるいはクリアに設定することができ、前記プログラム制御器は前記ＨＬＯＣＫビットを読み取り前記アドレスモジュールからアドレスを受け取り、前記ＨＬＯＣＫビットがクリアかＨＬＯＣＫビットがセットされ前記アドレスモジュールが出力した前記アドレスが前記メモリ内の前記ステータスバイトのアドレスに対応する場合に前記プログラムイネーブルを出力することを特徴とする、請求項１７のトランスポンダ。