(57)【要約】【課題】電界が集中しにくく、かつオン抵抗が低い半導体装置を実現することを目的とする。【解決手段】本発明の半導体装置では、オフセットドレイン領域として、ゲート電極５のうちの一方の端部の下方に位置する第１オフセットドレイン領域７と、第１オフセットドレイン領域７とＮ+型ドレイン領域１１との間に位置する第２オフセットドレイン領域９とを備える。第１オフセットドレイン領域７の深さ方向の長さは第２オフセットドレイン領域９よりも長く、第１オフセットドレイン領域７の不純物濃度は第２オフセットドレイン領域９の不純物濃度よりも高い。【選択図】図１
2006294870.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられたゲート電極と、
前記半導体基板において、前記ゲート電極のうちの一方の端部の下方に位置する領域の少なくとも一部に設けられた第１オフセットドレイン領域と、
前記半導体基板のうち前記第１オフセットドレイン領域と離間する領域に設けられたドレイン領域と、
前記半導体基板のうち前記第１オフセットドレイン領域と前記ドレイン領域との間に位置する領域の少なくとも一部に設けられ、前記第１オフセットドレイン領域よりも不純物濃度が高く、かつ、前記第１オフセットドレイン領域よりも深さ方向の長さが短い第２オフセットドレイン領域と
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記絶縁膜は、ゲート絶縁膜と、前記ゲート絶縁膜よりも厚いフィールド絶縁膜とを含み、
前記ゲート電極のうちの前記一方の端部の下には、前記フィールド絶縁膜が設けられ、
前記フィールド絶縁膜の下には、前記第１オフセットドレイン領域が設けられていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記半導体基板にはトレンチが設けられ、
前記絶縁膜は、ゲート絶縁膜と、前記ゲート絶縁膜よりも厚く、前記トレンチに埋め込まれたトレンチ埋め込み絶縁膜とを含み、
前記ゲート電極のうちの前記一方の端部の下には、前記トレンチ埋め込み絶縁膜が設けられ、
前記トレンチ埋め込み絶縁膜の下には、前記第１オフセットドレイン領域が設けられていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
前記半導体基板において、前記ゲート電極のうちの他方の端部の下方に位置する領域に設けられたソース拡散層と、
前記半導体基板において、前記ソース拡散層と前記第１オフセットドレイン領域との間に位置する領域の少なくとも一部に設けられたチャネル拡散層と、
前記半導体基板のうち前記ドレイン領域を囲む領域に設けられたウェル層とをさらに備えることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置であって、
前記第２オフセットドレイン領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
前記半導体基板のうち前記第２オフセットドレイン領域の下に位置する領域には、前記第２オフセットドレイン領域とは異なる導電型の埋め込み層が設けられていることを特徴とする半導体装置。
【請求項７】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
前記半導体基板のうち前記第２オフセットドレイン領域の上下に位置する領域には、前記第２オフセットドレイン領域とは異なる導電型のウェルが設けられていることを特徴とする半導体装置。
【請求項８】
半導体基板のうちの一部に第１オフセットドレイン領域を形成する工程（ａ）と、
前記半導体基板における前記第１オフセットドレイン領域の上から前記第１オフセットドレイン領域の外側の領域の上に伸びる絶縁膜を形成する工程（ｂ）と、
前記絶縁膜の上に、ゲート電極を形成する工程（ｃ）と、
前記半導体基板のうち前記第１オフセットドレイン領域と離間する領域に、ドレイン領域を形成する工程（ｄ）と、
前記半導体基板のうち前記第１オフセットドレイン領域と前記ドレイン領域との間に位置する領域に、前記第１オフセットドレイン領域よりも不純物濃度が高く、かつ、前記第１オフセットドレイン領域よりも深さ方向の長さが短い第２オフセットドレイン領域を形成する工程（ｅ）と
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記工程（ｂ）では、前記絶縁膜として、前記半導体基板における前記第１オフセットドレイン領域の上に位置するフィールド絶縁膜と、前記フィールド絶縁膜よりも薄いゲート絶縁膜とを形成し、
前記工程（ｃ）では、前記ゲート絶縁膜および前記フィールド絶縁膜の上に前記ゲート電極を形成し、
前記工程（ｅ）は、前記工程（ｂ）の後に行うことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法であって、
前記工程（ａ）の前に、前記半導体基板の一部にトレンチを形成する工程（ｆ）をさらに備え、
前記工程（ａ）では、前記半導体基板のうち前記トレンチの下に位置する領域の一部に前記第１オフセットドレイン領域を形成し、
前記工程（ｂ）では、前記絶縁膜として、前記トレンチを埋めるトレンチ埋め込み絶縁膜と、前記トレンチ埋め込み絶縁膜よりも薄いゲート絶縁膜とを形成し、
前記工程（ｃ）では、前記ゲート絶縁膜および前記トレンチ埋め込み絶縁膜の上に前記ゲート電極を形成し、
前記工程（ｅ）は前記工程（ｆ）の後で前記工程（ｂ）の前に行い、前記工程（ｅ）では、前記半導体基板のうち前記トレンチの下に位置する領域の他部に前記第２オフセットドレイン領域を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８〜１０のうちいずれか１項に記載の半導体装置の製造方法であって、
前記第２オフセットドレイン領域の不純物濃度を、前記ドレイン領域の不純物濃度よりも低くすることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８〜１１のうちいずれか１項に記載の半導体装置の製造方法であって、
前記半導体基板のうち前記第２オフセットドレイン領域の下に位置する領域に、前記第２オフセットドレイン領域とは異なる導電型の埋め込み層を形成する工程（ｇ）をさらに備えることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項８〜１１のうちいずれか１項に記載の半導体装置の製造方法であって、
前記半導体基板のうち前記第２オフセットドレイン領域の上下に位置する領域に、前記第２オフセットドレイン領域とは異なる導電型のウェルを形成する工程（ｈ）をさらに備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関するものであり、特に、高耐圧半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の高耐圧化および高集積化に伴い、耐圧が数十から数百Ｖの高耐圧半導体素子と、論理回路といった低耐圧半導体素子とをモノリシック化した半導体集積回路が実現されている。従来では、このような半導体集積回路に用いられる横型高耐圧ＭＯＳトランジスタにリサーフを用いる技術が提案されている。
【０００３】
以下に、図９を参照しながら、従来においてリサーフを用いる方法について説明する（例えば特許文献１参照）。図９は、従来の半導体装置の構造を示す断面図である。図９に示すように、従来の半導体装置では、Ｐ型シリコン基板１１３の表面領域に、Ｎ型の埋め込み層１１２を介してＮ型のエピタキシャル層１１１が形成されている。Ｎ型のエピタキシャル層１１１の上部にはオフセットドレイン領域１０７が選択的に形成されている。
【０００４】
オフセットドレイン領域１０７及びエピタキシャル層１１１の表面領域には、フィールド絶縁膜１０６が選択的に形成されている。オフセットドレイン領域１０７内においてフィールド絶縁膜１０６同士の間に位置する領域には、Ｐ+型のドレイン領域１１０が形成されている。エピタキシャル層１１１のうちオフセットドレイン領域１０７に近接する領域には、チャネルとなる部分を挟んでＰ+型のソース領域１０２が形成されている。エピタキシャル層１１１のうちソース領域１０２とオフセットドレイン領域１０７との間に位置する部分はチャネルとして機能する。このエピタキシャル層１１１のうちチャネルとなる部分の上には、ゲート絶縁膜１０４が形成されている。
【０００５】
ゲート絶縁膜１０４の上からフィールド絶縁膜１０６の上の一部に亘って、ゲート電極１０５が形成されている。また、エピタキシャル層１１１のうちソース領域１０２とフィールド絶縁膜１０６との間に位置する領域には、バックゲート領域１０１が形成されている。さらに、ドレイン領域１１０を貫通してオフセットドレイン領域１０７内に到達する溝１１４が設けられ、溝１１４にはドレインコンタクト電極１０９が埋め込まれている。ドレインコンタクト電極１０９の下におけるオフセットドレイン領域１０７には、Ｐ+型の拡散層１０８が形成されている。
【０００６】
以上のような構造では、ドレインコンタクト電極１０９にバイアスが印加されると、エピタキシャル層１１１とオフセットドレイン領域１０７との接合が降伏する前にオフセットドレイン領域１０７が空乏化する。そして、空乏化したオフセットドレイン領域１０７で電位分布が緩和されることにより降伏電圧が向上する。
【特許文献１】特開２００２−３３４９９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来の構造では、オフセットドレイン領域１０７のうち、フィールド絶縁膜１０６上に形成されたゲート電極１０５の端部から離間している領域１０７Ａでは、電界が集中しないため電界強度は降伏電圧に対して十分余裕がある。このため、オフセットドレイン領域１０７を濃くすることにより拡散抵抗の低抵抗化を図りＯＮ抵抗を低減することが可能である。
【０００８】
しかしながら、ＯＮ抵抗の低減を図るために、オフセットドレイン領域１０７の濃度を濃くした場合、オフセットドレイン領域１０７のうち、フィールド絶縁膜１０６上に形成されたゲート電極１０５の端部の下方に位置する領域１０７Ｂに電界が集中するため、電界強度が高くなり耐圧が低下するという課題がある。このため、ゲート電極１０５の端部の下方に位置する領域１０７Ｂにおける電界集中を低減するためには、オフセットドレイン領域１０７の領域１０７Ｂでは濃度を薄くする必要がある。
【０００９】
従って、上記のような従来の構造では、オフセットドレイン領域１０７の高耐圧化と低ＯＮ抵抗化の両方を満足することが困難であった。
【００１０】
そこで、本発明の目的は、高耐圧化及び低ＯＮ抵抗化が図られたオフセットドレイン領域を有する高耐圧ＭＩＳトランジスタを備えた半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、半導体基板と、前記半導体基板の上に設けられた絶縁膜と、前記絶縁膜の上に設けられたゲート電極と、前記半導体基板において、前記ゲート電極のうちの一方の端部の下方に位置する領域の少なくとも一部に設けられた第１オフセットドレイン領域（第１導電型）と、前記半導体基板のうち前記第１オフセットドレイン領域と離間する領域に設けられたドレイン領域（第１導電型）と、前記半導体基板のうち前記第１オフセットドレイン領域と前記ドレイン領域との間に位置する領域の少なくとも一部に設けられ、前記第１オフセットドレイン領域よりも不純物濃度が高く、かつ、前記第１オフセットドレイン領域よりも深さ方向の長さが短い第２オフセットドレイン領域（第１導電型）とを備える。
【００１２】
本発明の半導体装置において、第１オフセットドレイン領域では、従来のオフセットドレイン領域よりも、不純物濃度が低く、かつ深さ方向の長さが長い。これにより、ドレインにバイアス電圧を印加した時に、ゲート電極の電位によって上記領域の電位分布が密になるのを抑制することができる。一方、第２オフセットドレイン領域では、従来よりも不純物濃度が高く、深さ方向の長さが短い。このように深さ方向の長さを短くすることにより、不純物濃度を高くしても、第２オフセットドレイン領域を空乏化することができる。したがって、ドレインの拡散抵抗成分を低減させることができ、オン抵抗を低減させることができる。
【００１３】
本発明の半導体装置において、前記絶縁膜は、ゲート絶縁膜と、前記ゲート絶縁膜よりも厚いフィールド絶縁膜とを含み、前記ゲート電極のうちの前記一方の端部の下には、前記フィールド絶縁膜が設けられ、前記フィールド絶縁膜の下には、前記第１オフセットドレイン領域が設けられていてもよい。
【００１４】
本発明の半導体装置において、前記半導体基板にはトレンチが設けられ、前記絶縁膜は、ゲート絶縁膜と、前記ゲート絶縁膜よりも厚く、前記トレンチに埋め込まれたトレンチ埋め込み絶縁膜とを含み、前記ゲート電極のうちの前記一方の端部の下には、前記トレンチ埋め込み絶縁膜が設けられ、前記トレンチ埋め込み絶縁膜の下には、前記第１オフセットドレイン領域が設けられていてもよい。
【００１５】
本発明の半導体装置において、前記半導体基板において、前記ゲート電極のうちの他方の端部の下方に位置する領域に設けられたソース拡散層（第１導電型）と、前記半導体基板において、前記ソース拡散層と前記第１オフセットドレイン領域との間に位置する領域の少なくとも一部に設けられたチャネル拡散層（第２導電型）と、前記半導体基板のうち前記ドレイン領域を囲む領域に設けられたウェル層（第１導電型）とをさらに備えていてもよい。
【００１６】
本発明の半導体装置において、前記ドレイン領域をコンタクト抵抗低減のためできるだけ高濃度にするのに対し、所望の降伏電圧が得られるよう前記第２オフセットドレイン領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも低くすることが好ましい。
【００１７】
本発明の半導体装置において、前記半導体基板のうち前記第２オフセットドレイン領域の下に位置する領域には、前記第２オフセットドレイン領域とは異なる導電型の埋め込み層（第２導電型）が設けられていてもよい。
【００１８】
本発明の半導体装置において、前記半導体基板のうち前記第２オフセットドレイン領域の上下に位置する領域には、前記第２オフセットドレイン領域とは異なる導電型のウェル（第２導電型）が設けられていてもよい。この場合には、第２オフセットドレイン領域の上下にウェルが接することになるため、第２オフセットドレイン領域がより空乏化しやすくなる。
【００１９】
本発明の半導体装置の製造方法は、半導体基板のうちの一部に第１オフセットドレイン領域を形成する工程（ａ）と、前記半導体基板における前記第１オフセットドレイン領域の上から前記第１オフセットドレイン領域の外側の領域の上に伸びる絶縁膜を形成する工程（ｂ）と、前記絶縁膜の上に、ゲート電極を形成する工程（ｃ）と、前記半導体基板のうち前記第１オフセットドレイン領域と離間する領域に、ドレイン領域を形成する工程（ｄ）と、前記半導体基板のうち前記第１オフセットドレイン領域と前記ドレイン領域との間に位置する領域に、前記第１オフセットドレイン領域よりも不純物濃度が高く、かつ、前記第１オフセットドレイン領域よりも深さ方向の長さが短い第２オフセットドレイン領域を形成する工程（ｅ）とを備える。
【００２０】
本発明の方法では、第１オフセットドレイン領域を、従来のオフセットドレイン領域よりも、不純物濃度が低く、かつ深さ方向の長さが長くなるように形成する。これにより、ドレインにバイアス電圧を印加した時に、ゲート電極の電位によって上記領域の電位分布が密になるのを抑制することができる。一方、第２オフセットドレイン領域を、従来よりも不純物濃度が高く、深さ方向の長さが短くなるように形成する。このように深さ方向の長さを短くすることにより、不純物濃度を高くしても、第２オフセットドレイン領域を空乏化することができる。したがって、本発明の方法により得られた半導体装置では、ドレインの拡散抵抗成分を低減させることができ、オン抵抗を低減させることができる。
【００２１】
本発明の製造方法において、前記工程（ｂ）では、前記絶縁膜として、前記半導体基板における前記第１オフセットドレイン領域の上に位置するフィールド絶縁膜と、前記フィールド絶縁膜よりも薄いゲート絶縁膜とを形成し、前記工程（ｃ）では、前記ゲート絶縁膜および前記フィールド絶縁膜の上に前記ゲート電極を形成してもよい。この場合には、前記工程（ｅ）は、前記工程（ｂ）の後に行うことが好ましい。工程（ｂ）でフィールド絶縁膜を形成するための熱酸化を行った後に工程（ｅ）で第２オフセットドレイン領域を形成すれば、第２オフセットドレイン領域が前記熱酸化の熱によって拡散することがないためである。
【００２２】
本発明の製造方法において、前記工程（ａ）の前に、前記半導体基板の一部にトレンチを形成する工程（ｆ）をさらに備え、前記工程（ａ）では、前記半導体基板のうち前記トレンチの下に位置する領域の一部に前記第１オフセットドレイン領域を形成し、前記工程（ｂ）では、前記絶縁膜として、前記トレンチを埋めるトレンチ埋め込み絶縁膜と、前記トレンチ埋め込み絶縁膜よりも薄いゲート絶縁膜とを形成し、前記工程（ｃ）では、前記ゲート絶縁膜および前記トレンチ埋め込み絶縁膜の上に前記ゲート電極を形成し、前記工程（ｅ）は前記工程（ｆ）の後で前記工程（ｂ）の前に行い、前記工程（ｅ）では、前記半導体基板のうち前記トレンチの下に位置する領域の他部に前記第２オフセットドレイン領域を形成してもよい。この方法では、トレンチに絶縁膜を埋め込む工程は低温で行うことができるため、第２オフセットドレイン領域を形成した後にトレンチ埋め込み絶縁膜を形成しても、第２オフセットドレイン領域は拡散しにくい。したがって、第２オフセットドレイン領域の深さを浅く保つことができる。
【００２３】
本発明の製造方法において、前記ドレイン領域をコンタクト抵抗低減のためできるだけ高濃度にするのに対し、所望の降伏電圧が得られるよう前記第２オフセットドレイン領域の不純物濃度を、前記ドレイン領域の不純物濃度よりも低くすることが好ましい。
【００２４】
本発明の製造方法において、前記半導体基板のうち前記第２オフセットドレイン領域の上下に位置する領域に、前記第２オフセットドレイン領域とは異なる導電型のウェルを形成する工程（ｈ）をさらに備えていてもよい。この場合には、第２オフセットドレイン領域の上下にウェルを接触させることができる。したがって、この方法により得られた半導体装置では、第２オフセットドレイン領域がより空乏化しやすくなる。
【発明の効果】
【００２５】
本発明では、電界が集中しにくく、かつオン抵抗が低い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る高耐圧ＭＩＳトランジスタを有する半導体装置の構造について、図１を参照しながら説明する。図１は、本発明の第１の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの構造を示す断面図である。
【００２７】
本実施形態のＮチャネル型高耐圧ＭＩＳトランジスタでは、図１に示すように、シリコンからなるＰ型基板１３の一部の上に、厚さ１０ｎｍのゲート絶縁膜１４が形成され、Ｐ型基板１３の上においてゲート絶縁膜１４と隣接する領域に厚さ５００ｎｍのフィールド絶縁膜６が形成されている。ゲート絶縁膜１４及びフィールド絶縁膜６の一部の上には厚さ４００ｎｍのゲート電極５が形成されている。ここで、フィールド絶縁膜６において、ゲート電極５が形成されていない領域の幅、すなわちゲート電極５の端部からＮ型第２オフセットドレイン領域９側のフィールド絶縁膜６の端部（エッジ）までの幅は、フィールド絶縁膜６に対するゲート電極５を形成する際の合わせマージン程度あれば良い。
【００２８】
Ｐ型基板１３のうちゲート電極５の一方の端部（下方にフィールド絶縁膜６が形成されていない方の端部）の下からその外側の領域に位置する領域には、濃度１×１０20ｃｍ-3のＮ型不純物を含み、深さ２００ｎｍのＮ+型ソース領域２が形成されている。
【００２９】
Ｐ型基板１３のうちフィールド絶縁膜６の下に位置する領域には、濃度１×１０16ｃｍ-3のＮ型不純物を含み、深さ１μｍのＮ-型第１オフセットドレイン領域７が形成されている。
【００３０】
Ｐ型基板１３のうちＮ-型第１オフセットドレイン領域７とＮ+型ソース領域２との間に位置する領域には、深さ３００ｎｍで濃度１×１０16ｃｍ-3のＰ型不純物を含むチャネル制御層４が形成されている。なお、図１には、チャネル制御層４が、Ｎ-型第１オフセットドレイン領域７とＮ+型ソース領域２との間の領域のうちＮ+型ソース領域２に接する領域にのみ形成されている場合を図示しているが、本発明では、チャネル制御層４が、Ｎ-型第１オフセットドレイン領域７とＮ+型ソース領域２との間に全体的に形成されていてもよい。
【００３１】
また、Ｐ型基板１３の一部には、濃度１×１０20ｃｍ-3のＮ型不純物を含むＮ+型ドレイン領域１１と、Ｎ+型ドレイン領域１１の周囲を囲む、濃度１×１０16〜１×１０17ｃｍ-3のＮ型ウェル１２とが形成されている。Ｎ+型ドレイン領域１１およびＮ型ウェル１２は、Ｎ-型第１オフセットドレイン領域７からＮ+型ソース領域２に向かう方向とは逆の方向に、Ｎ-型第１オフセットドレイン領域７から離間して設けられている。ここで、Ｎ-型第１オフセットドレイン領域７とＮ型ウェル１２との間は、所望のドレイン耐圧に応じて設定することが望ましい。
【００３２】
Ｐ型基板１３のうちＮ-型第１オフセットドレイン領域７とＮ型ウェル１２との間には、深さ３００ｎｍで濃度１×１０18ｃｍ-3以下のＮ型不純物を含むＮ型第２オフセットドレイン領域９が形成されている。Ｐ型基板１３のうちＮ型第２オフセットドレイン領域９の下に位置する領域には、濃度１×１０17ｃｍ-3以下のＰ型不純物を含むＰ型埋め込み層８が形成されている。Ｎ型第２オフセットドレイン領域９は、Ｎ-型第１オフセットドレイン領域７より浅い深さで形成する。かつ、Ｎ型第２オフセットドレイン領域９の不純物濃度は、Ｎ-型第１オフセットドレイン領域７の不純物濃度よりも高く、Ｎ+型ドレイン領域１１の不純物濃度よりも低くする。また、Ｎ型第２オフセットドレイン領域９の深さ方向の長さは、Ｎ-型第１オフセットドレイン領域７よりも短くする。
【００３３】
Ｐ型基板１３において、Ｎ+型ソース領域２と隣接する領域には、濃度１×１０19ｃｍ-3のＰ型不純物を含むバックゲート領域１が形成されている。なお、Ｎ+型ソース領域２にはチャネル制御層４も隣接しているが、バックゲート領域１はチャネル制御層４の隣接する領域とは反対側の領域においてＮ+型ソース領域２に隣接している。
【００３４】
Ｐ型基板１３上には、ゲート電極５、Ｎ+型ソース領域２、Ｎ+型ドレイン領域１１、バックゲート領域１などを覆う層間絶縁膜１５が形成されている。そして、Ｎ+型ソース領域２の一部の上からバックゲート領域１の一部の上に亘って、層間絶縁膜１５を貫通して設けられたソースコンタクト電極３が形成されている。一方、Ｎ+型ドレイン領域１１の上には、層間絶縁膜１５を貫通して設けられたドレインコンタクト電極１０が形成されている。
【００３５】
本実施形態の半導体装置では、フィールド絶縁膜６の下には、Ｎ-型第１オフセットドレイン領域７が形成されている。このＮ-型第１オフセットドレイン領域７では、従来におけるフィールド絶縁膜６の下における領域よりも不純物濃度が低い。また、Ｎ-型第１オフセットドレイン領域７は、従来のオフセットドレイン領域よりも深さ方向の長さが長い。そのため、ドレインコンタクト電極１０にバイアス電圧を印加した時に、ゲート電極５の電位によってフィールド絶縁膜６の下の領域の電位分布が密になるのを抑制することができる。一方、Ｎ型第２オフセットドレイン領域９では、従来のオフセットドレイン領域よりも不純物濃度が高く、深さ方向の長さが短い。このように深さ方向の長さを短くすると、不純物濃度を高くしても、Ｎ型第２オフセットドレイン領域９を空乏化させることができる。したがって、ドレインの拡散抵抗成分を低減させることができ、オン抵抗を低減させることができる。
【００３６】
さらに、Ｎ型第２オフセットドレイン領域９の下部にＰ型埋め込み層８を設けることにより、第１オフセットドレイン領域７の不純物濃度をさらに濃くしても空乏化させることができるので、この場合には、オン抵抗をさらに低減させることができる。なお、Ｐ型埋め込み層８は必ずしも形成しなくてもよい。
【００３７】
次に、第１の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの製造方法について図２（ａ）〜図３（ｄ）を参照しながら説明する。図２（ａ）〜（ｄ）および図３（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３８】
本実施形態の製造方法では、まず図２（ａ）に示す工程で、Ｐ型基板１３の上に、ドレインコンタクト電極形成領域を含むウェル形成領域に開口を有するマスク２１を形成する。その後、マスク２１を注入マスクして、Ｐ型基板１３に、Ｎ型不純物をドーズ量１×１０12ｃｍ-3で注入することにより、Ｎ型ウェル１２を形成する。その後、１１００℃で熱酸化をした後、マスク２１を除去する。
【００３９】
次に、図２（ｂ）に示す工程で、Ｐ型基板１３の上に、フィールド絶縁膜形成領域に開口を有するシリコン酸化膜２３とシリコン窒化膜２４との積層膜からなるマスク２５を形成する。その後、マスク２５を注入マスクにして、Ｐ型基板１３に、Ｎ型不純物をドーズ量１×１０12ｃｍ-3で注入することにより、Ｎ-型第１オフセットドレイン領域７を形成する。このとき、Ｎ-型第１オフセットドレイン領域７は、Ｎ型ウェル１２から離間した位置に形成される。
【００４０】
次に、図２（ｃ）に示す工程で、マスク２５のシリコン窒化膜２４を酸化防止膜にして、露出しているＮ-型第１オフセットドレイン領域７の基板１３を１０００℃で選択的に熱酸化することにより、厚さ５００ｎｍのフィールド絶縁膜６を形成する。その後、マスク２５を除去する。
【００４１】
次に、図２（ｄ）に示す工程で、Ｐ型基板１３の上に、チャネル制御層形成領域に開口を有するマスク２２を形成する。このとき、マスク２２は、ゲート電極形成領域に位置するＮ-型第１オフセットドレイン領域７に近接する領域に開口を形成する。その後、マスク２２を注入マスクにして、Ｐ型不純物をドーズ量１×１０12ｃｍ-3で注入することにより、Ｐ型基板１３にチャネル制御層４を形成する。その後、マスク２２を除去する。
【００４２】
次に、図３（ａ）に示す工程で、Ｐ型基板１３の上に、Ｐ型基板１３のうちＮ-型第１オフセットドレイン領域７とＮ型ウェル１２との間に位置する領域を露出する開口２７を有するマスク２６を形成する、その後、マスク２６を注入マスクにして、Ｐ型不純物をドーズ量１×１０13ｃｍ-3で注入することにより、Ｐ型基板１３の表面から離間した奥方領域にＰ型埋め込み層８を形成する。
【００４３】
次に、図３（ｂ）に示す工程で、マスク２６を注入マスクにして、Ｐ型基板１３の表面領域に、Ｎ型不純物をドーズ量１×１０13ｃｍ-3でＮ型不純物を注入することにより、Ｎ型第２オフセットドレイン領域９を形成する。このとき、Ｎ型第２オフセットドレイン領域９下にＰ型埋め込み層８が形成されるように、それぞれの注入エネルギーを設定する。また、本実施形態では、Ｐ型埋め込み層８を形成した後にＮ型第２オフセットドレイン領域９を形成したが、先にＮ型第２オフセットドレイン領域９を形成したのちＰ型埋め込み層８を形成してもよい。その後、マスク２６を除去する。
【００４４】
次に、図３（ｃ）に示す工程で、チャネル制御層４の上を覆いフィールド絶縁膜６に接するゲート絶縁膜１４を形成する。その後、ゲート絶縁膜１４の上からフィールド絶縁膜６の一部の上に亘って、ゲート電極５を形成する。
【００４５】
次に、図３（ｄ）に示す工程で、Ｎ+型ドレイン領域１１及びＮ+型ソース領域２を同時に形成した後、Ｎ+型ソース領域２に接するバックゲート領域１を形成する。その後、層間絶縁膜１５を形成した後、ソースコンタクト電極３およびドレインコンタクト電極１０を形成する。
【００４６】
本実施形態の製造方法によると、フィールド絶縁膜６を形成するための熱酸化を行った後にＮ型第２オフセットドレイン領域９を形成する。そのため、Ｎ型第２オフセットドレイン領域９に含まれる不純物が上記熱酸化によって拡散することがない。したがって、本実施形態では、Ｎ型第２オフセットドレイン領域９の拡散深さを所望の値に制御することができる。これにより、Ｎ型第２オフセットドレイン領域９の不純物濃度を濃く、厚さを薄く形成することができる。これにより、オン抵抗の低いＮチャネル型高耐圧ＭＩＳトランジスタを容易に作製することができる。
【００４７】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る高耐圧ＭＩＳトランジスタを有する半導体装置の構造について、図４を参照しながら説明する。図４は、本発明の第２の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの構造を示す断面図である。
【００４８】
本実施形態のＭＩＳトランジスタでは、図４に示すように、シリコンからなるＰ型基板４３の一部の上に、厚さ１０ｎｍのゲート絶縁膜４４が形成され、Ｐ型基板４３の上においてゲート絶縁膜４４と隣接する領域に厚さ５００ｎｍのフィールド絶縁膜３６が形成されている。ゲート絶縁膜４４及び前記フィールド絶縁膜３６の一部の上には厚さ４００ｎｍのゲート電極５が形成されている。Ｐ型基板４３のうちゲート電極３５の一方の端部（下方にフィールド絶縁膜３６が形成されていない方の端部）の下からその外側の領域に位置する領域には、濃度１×１０20ｃｍ-3のＮ型不純物を含み、深さ２００ｎｍのＮ+型ソース領域３２が形成されている。
【００４９】
Ｐ型基板４３のうちフィールド絶縁膜３６の下に位置する領域には、濃度１×１０16ｃｍ-3のＮ型不純物を含み、深さ１μｍのＮ-型第１オフセットドレイン領域３７が形成されている。
【００５０】
Ｐ型基板４３のうちＮ-型第１オフセットドレイン領域３７とＮ+型ソース領域３２との間に位置する領域には、深さ３００ｎｍで濃度１×１０16ｃｍ-3のＰ型不純物を含むチャネル制御層３４が形成されている。なお、図４には、チャネル制御層３４が、Ｎ-型第１オフセットドレイン領域３７とＮ+型ソース領域３２との間の領域のうちＮ+型ソース領域３２に接する領域にのみ形成されている場合を図示しているが、本発明では、チャネル制御層３４が、Ｎ-型第１オフセットドレイン領域３７とＮ+型ソース領域３２との間に全体的に形成されていてもよい。
【００５１】
また、Ｐ型基板４３の一部には、濃度１×１０20ｃｍ-3のＮ型不純物を含むＮ+型ドレイン領域４１と、Ｎ+型ドレイン領域４１の周囲を囲む、濃度１×１０16〜１×１０17ｃｍ-3のＮ型ウェル４２とが形成されている。Ｎ+型ドレイン領域４１およびＮ型ウェル４２は、Ｎ-型第１オフセットドレイン領域３７からＮ+型ソース領域３２に向かう方向とは逆の方向に、Ｎ-型第１オフセットドレイン領域３７から離間して設けられている。ここで、フィールド絶縁膜３６において、ゲート電極３５が形成されていない領域の幅、すなわちゲート電極３５の端部からＮ型第２オフセットドレイン領域３９側のフィールド絶縁膜３６の端部（エッジ）までの幅は、フィールド絶縁膜３６に対するゲート電極３５を形成する際の合わせマージン程度あれば良い。
【００５２】
Ｐ型基板４３のうちＮ-型第１オフセットドレイン領域３７とＮ型ウェル４２との間において、Ｐ型基板４３の表面から離間している深さ１μｍ以下の領域に、拡散層の厚みが３００ｎｍで濃度１×１０18ｃｍ-3以下のＮ型不純物を含むＮ型第２オフセットドレイン領域３９が形成されている。Ｎ型第２オフセットドレイン領域３９は、Ｎ-型第１オフセットドレイン領域３７とＮ型ウェル４２との間に設けられ、両方の領域に到達している。Ｐ型基板４３のうちＮ型第２オフセットドレイン領域３９の上下（基板の深さ方向における表面側と奥側）に位置する領域には、濃度１×１０17ｃｍ-3以下のＰ型不純物を含むＰ型ウェル３８がＮ型第２オフセットドレイン領域３９を挟むように形成されている。Ｎ型第２オフセットドレイン領域３９はＮ-型第１オフセットドレイン領域３７より薄い厚みで形成されている。また、Ｎ型第２オフセットドレイン領域３９の不純物濃度は、Ｎ-型第１オフセットドレイン領域３７よりも濃く、かつＮ+型ドレイン領域１１より薄く設定されている。また、Ｎ型第２オフセットドレイン領域３９の深さ方向の長さは、Ｎ-型第１オフセットドレイン領域３７よりも短くする。
【００５３】
Ｐ型基板４３において、Ｎ+型ソース領域３２と隣接する領域には、濃度１×１０19ｃｍ-3のＰ型不純物を含むバックゲート領域３１が形成されている。なお、Ｎ+型ソース領域３２にはチャネル制御層３４も隣接しているが、バックゲート領域３１はチャネル制御層３４の隣接する領域とは反対側の領域においてＮ+型ソース領域３２に隣接している。
【００５４】
Ｐ型基板４３上には、ゲート電極３５、Ｎ+型ソース領域３２、Ｎ+型ドレイン領域４１、バックゲート領域３１などを覆う層間絶縁膜４５が形成されている。そして、Ｎ+型ソース領域３２の一部の上からバックゲート領域３１の一部の上に亘って、層間絶縁膜４５を貫通して設けられたソースコンタクト電極３３が形成されている。一方、Ｎ+型ドレイン領域４１の上には、層間絶縁膜４５を貫通して設けられたドレインコンタクト電極４０が形成されている。
【００５５】
本実施形態の半導体装置では、フィールド絶縁膜３６の下には、Ｎ-型第１オフセットドレイン領域３７が形成されている。このＮ-型第１オフセットドレイン領域３７の不純物濃度は従来におけるフィールド絶縁膜の下における領域の不純物濃度よりも低い。また、Ｎ-型第１オフセットドレイン領域３７は、従来のオフセットドレイン領域よりも深さ方向の長さが長い。そのため、ドレインコンタクト電極４０にバイアス電圧を印加した時に、ゲート電極３５の電位によってフィールド絶縁膜３６の下の領域において、電位分布が密になるのを抑制することができる。一方、Ｎ型第２オフセットドレイン領域３９では、従来のオフセットドレイン領域よりも不純物濃度が高く、深さ方向の長さが短い。このように深さ方向の長さを短くすると、不純物濃度を高くしても、Ｎ型第２オフセットドレイン領域３９を空乏化させることができる。さらに、本実施形態では、Ｎ型第２オフセットドレイン領域３９の上下にＰ型ウェル３８を接触させているため、空乏化がより起こりやすくなる。したがって、本実施形態では、ドレインの拡散抵抗成分を低減させることができ、オン抵抗を低減させることができる。
【００５６】
次に、第２の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの製造方法について図５（ａ）〜図６（ｃ）を参照しながら説明する。図５（ａ）〜（ｅ）および図６（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００５７】
本実施形態の製造方法では、まず図５（ａ）に示す工程で、Ｐ型基板４３の上に、ドレインコンタクト電極形成領域を含むウェル形成領域に開口を有するマスク５１を形成する。その後、マスク５１を注入マスクにして、Ｐ型基板４３に、Ｎ型不純物をドーズ量１×１０12ｃｍ-3で注入することにより、Ｎ型ウェル４２を形成する。その後、１１００℃で熱酸化をした後、マスク５１を除去する。
【００５８】
次に、図５（ｂ）に示す工程で、Ｐ型基板４３の上に、フィールド絶縁膜形成領域に開口を有するシリコン酸化膜５３とシリコン窒化膜５４との積層膜からなるマスク５５を形成する。その後、マスク５５を注入マスクにして、Ｐ型基板４３に、Ｎ型不純物をドーズ量１×１０12ｃｍ-3で注入することにより、Ｎ-型第１オフセットドレイン領域３７を形成する。
【００５９】
次に、図５（ｃ）に示す工程で、マスク５５のシリコン窒化膜５４を酸化防止膜にして、露出しているＮ-型第１オフセットドレイン領域３７の基板４３を１０００℃で選択的に熱酸化することにより、厚さ５００ｎｍのフィールド絶縁膜３６を形成する。その後、マスク５５を除去する。
【００６０】
次に、図５（ｄ）に示す工程で、Ｐ型基板４３の上に、Ｐ型基板４３のうちＮ-型第１オフセットドレイン領域３７とＮ型ウェル４２との間に位置する領域を露出する開口５７を有するマスク５６を形成する。その後、マスク５６を注入マスクにして、Ｐ型不純物をドーズ量１×１０13ｃｍ-3で注入することにより、Ｐ型基板１３におけるＮ-型第１オフセットドレイン領域３７とＮ型ウェル４２との間に位置する領域にＰ型ウェル３８を形成する。その後、マスク５６を除去する。
【００６１】
次に、図５（ｅ）に示す工程で、Ｐ型基板４３の上に、チャネル制御層形成領域に開口を有するマスク５２を形成する。このとき、マスク５２は、ゲート電極形成領域に位置するＮ-型第１オフセットドレイン領域３７に近接する領域に開口を形成する。その後、マスク５２を注入マスクにして、Ｐ型不純物をドーズ量１×１０12ｃｍ-3で注入することにより、Ｐ型基板４３にチャネル制御層３４を形成する。その後、マスクを除去する。
【００６２】
次に、図６（ａ）に示す工程で、Ｐ型基板４３の上に、Ｐ型基板４３のうちＮ-型第１オフセットドレイン領域３７とＮ型ウェル４２との間に位置するＰ型ウェル３８を露出する開口５９を有するマスク５８を形成する。その後、マスク５８を注入マスクにして、Ｐ型基板４３に、Ｎ型不純物をドーズ量１×１０13ｃｍ-3で注入することにより、Ｎ型第２オフセットドレイン領域３９を形成する。このとき、Ｎ型第２オフセットドレイン領域３９は、不純物濃度のピークがＰ型ウェル３８の中に位置するように形成する。これにより、Ｎ型第２オフセットドレイン領域３９の上面側及び下面側の両側をＰ型ウェル３８で挟まれた構造となる。
【００６３】
次に、図６（ｂ）に示す工程で、チャネル制御層３４の上を覆いフィールド絶縁膜３６に接するゲート絶縁膜４４を形成する。次に、ゲート絶縁膜４４の上からフィールド絶縁膜３６の一部の上に亘って、ゲート電極３５を形成する。
【００６４】
次に、図６（ｃ）に示す工程で、Ｎ+型ドレイン領域４１およびＮ+型ソース領域３２を同時に形成した後、Ｎ+型ソース領域３２に接するバックゲート領域３１を形成する。その後、層間絶縁膜４５を形成した後、ソースコンタクト電極３３およびドレインコンタクト電極４０を形成する。以上の工程により本実施形態の半導体装置を製造することができる。
【００６５】
本実施形態の製造方法では、第１オフセットドレイン領域３７の上下にＰ型ウェル３８を接触させることができる。これにより、第１オフセットドレイン領域３７の不純物濃度を高くしても空乏化させることができる。したがって、オン抵抗の低いＮチャネル型高耐圧ＭＩＳトランジスタを容易に作製することができる。
【００６６】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る高耐圧ＭＩＳトランジスタを有する半導体装置の構造について、図７を参照しながら説明する。図７は、本発明の第３の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの構造を示す断面図である。
【００６７】
本実施形態のＭＩＳトランジスタでは、図７に示すように、シリコンからなるＰ型基板７３の一部に、深さ５００ｎｍのトレンチ７６が形成されている。そして、トレンチ７６には、酸化膜等の絶縁膜７７が埋め込まれている。Ｐ型基板７３のうちトレンチ７６に隣接する領域の上からトレンチ７６に埋め込まれた絶縁膜７７の一部の上に亘って、厚さ１０ｎｍのゲート絶縁膜７４が形成されている。ゲート絶縁膜７４の上には厚さ４００ｎｍのゲート電極６５が形成されている。Ｐ型基板７３のうちゲート電極６５の一方の端部（下方に絶縁膜７７が形成されていない方の端部）の下からその外側の領域に位置する領域には、濃度１×１０20ｃｍ-3のＮ型不純物を含み、深さ２００ｎｍのＮ+型ソース領域６２が形成されている。
【００６８】
Ｐ型基板７３のうちゲート絶縁膜７４の下に位置する領域（トレンチ７６の端部に接する付近の領域）から、トレンチ７６の底面の下に位置する領域（ゲート電極６５の下方及びその近傍の領域）に亘って、濃度１×１０16ｃｍ-3のＮ型不純物を含み、深さ１μｍのＮ-型第１オフセットドレイン領域６７が形成されている。Ｐ型基板７３において、トレンチ７６の底面の下に位置する領域のうち、ゲート電極６５の端部の下方から離間しＮ-型第１オフセットドレイン領域６７と隣接する領域には、深さ３００ｎｍで濃度１×１０18ｃｍ-3以下のＮ型不純物を含むＮ型第２オフセットドレイン領域６９が形成されている。Ｐ型基板７３のうちＮ型第２オフセットドレイン領域６９の下に位置する領域には、濃度１×１０17ｃｍ-3以下のＰ型不純物を含むＰ型埋め込み層６８が形成されている。なお、Ｎ型第２オフセットドレイン領域６９およびＰ型埋め込み層６８は、トレンチ７６のうちゲート絶縁膜７４の下に設けられている側と反対側の端部の下まで形成されている。なお、Ｎ型第２オフセットドレイン領域６９の不純物濃度は、Ｎ-型第１オフセットドレイン領域６７の不純物濃度よりも高く、ドレイン領域７１の不純物濃度よりも低くする。また、Ｎ型第２オフセットドレイン領域６９は、Ｎ-型第１オフセットドレイン領域６７より浅い深さで形成する。
【００６９】
Ｐ型基板７３のうちＮ-型第１オフセットドレイン領域６７とＮ+型ソース領域６２との間に位置する領域には、深さ３００ｎｍで濃度１×１０16ｃｍ-3のＰ型不純物を含むチャネル制御層６４が形成されている。なお、図７には、チャネル制御層６４が、Ｎ-型第１オフセットドレイン領域６７とＮ+型ソース領域６２との間の領域のうちＮ+型ソース領域６２に接する領域にのみ形成されている場合を図示しているが、本発明では、チャネル制御層６４が、Ｎ-型第１オフセットドレイン領域６７とＮ+型ソース領域６２との間に全体的に形成されていてもよい。
【００７０】
また、Ｐ型基板７３のうちＮ型第２オフセットドレイン領域６９およびＰ型埋め込み層６８に隣接する領域、言い換えるとトレンチ７６に隣接する領域には、濃度１×１０20ｃｍ-3のＮ型不純物を含むＮ+型ドレイン領域７１と、Ｎ+型ドレイン領域７１の周囲を囲む、濃度１×１０16〜１×１０17ｃｍ-3のＮ型ウェル７２とが形成されている。従って、Ｎ型第２オフセットドレイン領域６９およびＰ型埋め込み層６８は、Ｎ-型第１オフセットドレイン領域６７とＮ型ウェル７２との間に挟まれた構成となる。
【００７１】
Ｐ型基板７３において、Ｎ+型ソース領域６２と隣接する領域には、濃度１×１０19ｃｍ-3のＰ型不純物を含むバックゲート領域６１が形成されている。なお、Ｎ+型ソース領域６２にはチャネル制御層６４も隣接しているが、バックゲート領域６１はチャネル制御層６４の隣接する領域とは反対側の領域においてＮ+型ソース領域６２に隣接している。
【００７２】
Ｐ型基板７３上には、ゲート電極６５、Ｎ+型ソース領域６２、Ｎ+型ドレイン領域７１、バックゲート領域６１などを覆う層間絶縁膜７８が形成されている。そして、Ｎ+型ソース領域６２の一部の上からバックゲート領域６１の一部の上に亘って、層間絶縁膜７８を貫通して設けられたソースコンタクト電極６３が形成されている。一方、Ｎ+型ドレイン領域７１の上には、層間絶縁膜７８を貫通して設けられたドレインコンタクト電極７０が形成されている。
【００７３】
本実施形態の半導体装置では、ゲート電極６５が形成されている領域の絶縁膜７７の下には、Ｎ-型第１オフセットドレイン領域６７が形成されている。このＮ-型第１オフセットドレイン領域６７の不純物濃度は従来における絶縁膜７７における領域の不純物濃度よりも低い。また、Ｎ-型第１オフセットドレイン領域６７は、従来のオフセットドレイン領域よりも深さ方向の長さが長い。そのため、ドレインコンタクト電極７０にバイアス電圧を印加した時に、ゲート電極６５の電位によってフィールド絶縁膜６６の下の領域において、電位分布が密になるのを抑制することができる。一方、ゲート電極６５の端部から離間している領域の絶縁膜７７の下には、従来のオフセットドレイン領域よりも不純物濃度が高く、深さ方向の長さが短いＮ型第２オフセットドレイン領域６９が形成されている。このように深さ方向の長さを短くすると、不純物濃度を高くしても、Ｎ型第２オフセットドレイン領域６９を空乏化させることができる。したがって、ドレインの拡散抵抗成分を低減させることができ、オン抵抗を低減させることができる。
【００７４】
次に、第３の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの製造方法について図８（ａ）〜（ｄ）を参照しながら説明する。図８（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【００７５】
本実施形態の製造方法では、まず図８（ａ）に示す工程で、Ｐ型基板７３の上に、トレンチ形成領域に開口を有するマスク８１を形成した後、マスク８１をエッチングマスクにしてＰ型基板７３の一部をエッチングすることによりトレンチ７６を形成する。
【００７６】
次に、図８（ｂ）に示す工程で、Ｎ-型第１オフセットドレイン領域６７、Ｎ型ウェル７２、Ｐ型埋め込み層６８およびＮ型第２オフセットドレイン領域６９をそれぞれ選択的に形成する。なお、これらの形成条件自体は第１の実施形態で述べた形成条件と同様であるので、その詳しい説明は省略する。
【００７７】
次に、図８（ｃ）に示す工程で、Ｐ型基板７３の上全体に、トレンチ７６を埋める絶縁膜（図示せず）を堆積する。その後、ＣＭＰ法によって絶縁膜の平坦化を行うことにより、トレンチ７６内を埋める埋め込み絶縁膜７７を形成する。
【００７８】
次に、図８（ｄ）に示す工程で、選択的にチャネル制御層６４を形成する。その後、第１の実施形態における図３（ｃ）及び図３（ｄ）と同様な方法によって、ゲート絶縁膜７４、ゲート電極６５、Ｎ+型ソース領域６２、Ｎ+型ドレイン領域７１、バックゲート領域６１、層間絶縁膜７８、ソースコンタクト電極６３およびドレインコンタクト電極７０を形成する。
【００７９】
本実施形態の製造方法では、フィールド絶縁膜を形成するかわりにトレンチ７６に絶縁膜７７を埋めている。絶縁膜７７はＣＶＤ法等の堆積方法で形成するため、熱酸化法によって形成するフィールド絶縁膜に比べて形成温度が低い。したがって、第２オフセットドレイン領域６９を所望の拡散深さに制御できる。これにより、第２オフセットドレイン領域６７の不純物濃度を濃く、厚さを薄く形成することができる。これにより、オン抵抗の低いＮチャネル型高耐圧ＭＩＳトランジスタを容易に作成することができる。
【００８０】
なお、上述の第１〜第３の実施形態では、Ｎチャネル型高耐圧ＭＩＳトランジスタを形成する場合について説明した。しかしながら、本発明は、Ｐチャネル型高耐圧ＭＩＳトランジスタを形成する場合にも適用することができる。
【産業上の利用可能性】
【００８１】
以上説明したように、本発明は、高耐圧ＭＩＳトランジスタを有する半導体装置およびその製造方法に適用すると有用である。
【図面の簡単な説明】
【００８２】
【図１】第１の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの構造を示す断面図である。
【図２】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】第２の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの構造を示す断面図である。
【図５】（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】第３の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの構造を示す断面図である。
【図８】（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】従来の半導体装置の構造を示す断面図である。
【符号の説明】
【００８３】
１      バックゲート領域
２      Ｎ+型ソース領域
３      ソースコンタクト電極
４      チャネル制御層
５      ゲート電極
６      フィールド絶縁膜
７      Ｎ-型第１オフセットドレイン領域
８      Ｐ型埋め込み層
９      Ｎ型第２オフセットドレイン領域
１０      ドレインコンタクト電極
１１      Ｎ+型ドレイン領域
１２      Ｎ型ウェル
１３      Ｐ型基板
１４      ゲート絶縁膜
１５      層間絶縁膜
２１、２２      マスク
２３      シリコン酸化膜
２４      シリコン窒化膜
２５、２６      マスク
２７      開口
３１      バックゲート領域
３２      Ｎ+型ソース領域
３３      ソースコンタクト電極
３４      チャネル制御層
３５      ゲート電極
３６      フィールド絶縁膜
３７      Ｎ-型第１オフセットドレイン領域
３８      Ｐ型ウェル
３９      Ｎ型第２オフセットドレイン領域
４０      ドレインコンタクト電極
４１      Ｎ+型ドレイン領域
４２      Ｎ型ウェル
４３      Ｐ型基板
４４      ゲート絶縁膜
４５      層間絶縁膜
５１、５２      マスク
５３      シリコン酸化膜
５４      シリコン窒化膜
５５、５６      マスク
５７      開口
５８      マスク
５９      開口
６１      バックゲート領域
６２      Ｎ+型ソース領域
６３      ソースコンタクト電極
６４      チャネル制御層
６５      ゲート電極
６６      フィールド絶縁膜
６７      Ｎ−型第１オフセットドレイン領域
６８      Ｐ型埋め込み層
６９      Ｎ型第２オフセットドレイン領域
７０      ドレインコンタクト電極
７１      Ｎ+型ドレイン領域
７２      Ｎ型ウェル
７３      Ｐ型基板
７４      ゲート絶縁膜
７６      トレンチ
７７      絶縁膜
７８      層間絶縁膜
８１      マスク
【図１】
2006294870.tif 000003
【図２】
2006294870.tif 000004
【図３】
2006294870.tif 000005
【図４】
2006294870.tif 000006
【図５】
2006294870.tif 000007
【図６】
2006294870.tif 000008
【図７】
2006294870.tif 000009
【図８】
2006294870.tif 000010
【図９】
2006294870.tif 000011