(57)【要約】    【課題】素子の電流駆動力を向上させ、ショットチャンネル効果を改善させることができる半導体素子及びその製造方法を提供する。    【解決手段】本発明は、Ｓｉ−エピ層20,120を食刻して下部の埋込絶縁膜50,200を露出させ、一側のＬＤＤ40,180領域から他側のＬＤＤ領域40,180まで互いに平行して延長される開口部140を１つ以上形成し、ゲート電極がＳｉ−エピ層20,120の表面を取り囲むようにした。【選択図】図１１
2006054411.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上部にＳｉＧｅ−エピ層、Ｓｉ−エピ層を順次形成する段階、
（ｂ）前記半導体基板に活性領域を定義する素子分離膜を形成する段階、
（ｃ）前記Ｓｉ−エピ層に不純物を注入してチャンネル領域を形成する段階、
（ｄ）下記ＬＤＤ領域の側壁を露出させるように前記Ｓｉ−エピ層、及び所定厚さの前記ＳｉＧｅ−エピ層を食刻して一側のＬＤＤ領域から他側のＬＤＤ領域まで延長される開口部を形成する段階、
（ｅ）前記開口部を介し露出したＳｉＧｅ−エピ層下部の半導体基板にチャンネルストップイオン注入領域を形成する段階、
（ｆ）前記開口部の底部及び側壁を含む全体表面の上部にゲート絶縁膜、ゲート用導電層及びハードマスク絶縁膜を形成してパターニングし、ゲート絶縁膜パターン、ゲート電極及びハードマスク絶縁膜パターンの積層構造を形成する段階、
（ｇ）前記ゲート電極の両側のＳｉ−エピ層にＬＤＤ領域を形成する段階、
（ｈ）前記積層構造の側壁に側壁スペーサを形成する段階、
（ｉ）前記側壁スペーサの両側のＳｉ−エピ層、ＳｉＧｅ−エピ層及び所定厚さの半導体基板を食刻して除去する段階、
（ｊ）前記Ｓｉ−エピ層下部のＳｉＧｅ−エピ層を除去して空間を形成する段階、
（ｋ）前記空間を埋め込む埋込絶縁膜を形成する段階、
（ｌ）前記側壁スペーサの両側の活性領域にシリコン層を形成する段階、及び
（ｍ）前記シリコン層に不純物を注入してソース及びドレイン領域を形成する段階
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記（ｄ）段階は、前記ＬＤＤ領域の間で延長され互いに平行に配列される開口部を２つ以上形成する段階を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記（ｃ）段階前に、前記半導体基板の上部にバッファ酸化膜又はバッファ酸化膜／バッファ窒化膜の積層構造を形成し、（ｅ）段階を行なったあと前記バッファ酸化膜又はバッファ酸化膜／バッファ窒化膜の積層構造を除去する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記ゲート絶縁膜は酸化膜、窒化酸化膜、酸化膜／窒化膜／酸化膜のＯＮＯ絶縁膜及びハフニウム酸化膜（ＨｆＯ２）の中から選択される何れかで形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記シリコン層はＳｉ−成長層、ポリシリコン層及びＳｉ−成長層／ポリシリコン層の積層構造の中から選択される何れかで形成することを特徴とする請求項１から請求項４のうち何れか一項に記載の半導体素子の製造方法。
【請求項６】
前記（ｄ）段階は、前記開口部を介し露出したＳｉＧｅ−エピ層を食刻して半導体基板を露出させる段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記（ｄ）段階は、前記開口部を介し露出したＳｉＧｅ−エピ層を食刻したあと半導体基板の表面を所定厚さに食刻する段階をさらに含むことを特徴とする請求項１又は請求項６に記載の半導体素子の製造方法。
【請求項８】
素子分離膜により定義される活性領域を含む半導体基板、
前記活性領域の半導体基板の表面に備えられたチャンネルストップイオン注入領域、
前記半導体基板の表面に備えられた埋込絶縁膜、
前記埋込絶縁膜の所定部分を露出させるように前記埋込絶縁膜の上部に備えられるが、前記露出する部分は下記一側のＬＤＤ領域から他側のＬＤＤ領域まで延長されるＳｉ−エピ層、
前記Ｓｉ−エピ層内に備えられたチャンネル領域及び前記チャンネル領域と隣接したＬＤＤ領域、
前記Ｓｉ−エピ層により露出する埋込絶縁膜表面及び前記Ｓｉ−エピ層を少なくとも塗布するゲート絶縁膜パターン、ゲート電極及びハードマスク絶縁膜パターンの積層構造、
前記積層構造の側壁に備えられた側壁スペーサ、及び
前記ゲートスペーサの両側の活性領域に前記ＬＤＤ領域と隣接するよう備えられたソース及びドレイン領域
を含むことを特徴とする半導体素子。
【請求項９】
前記Ｓｉ−エピ層により露出する部分を１つ以上さらに含み、前記露出する部分は互いに平行に前記一側のＬＤＤ領域から他側のＬＤＤ領域まで延長されるよう配列されることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記ソース及びドレイン領域は不純物が注入されたＳｉ−成長層、ポリシリコン層及びＳｉ―成長層／ポリシリコン層の積層構造であることを特徴とする請求項８に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋込絶縁膜を露出させるようにその上部のＳｉ−エピ層を食刻した後、ゲート電極がＳｉ−エピ層の表面を囲むようにする半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
図１及び図２は、それぞれ従来の技術に係る半導体素子のレイアウト図、並びに図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断した半導体素子の断面図である。
【０００３】
半導体基板１０には活性領域を定義する素子分離膜２５が備えられており、前記活性領域の半導体基板の表面には埋込絶縁膜５０が備えられている。さらに、埋込絶縁膜５０の上部にはＳｉ−エピ層２０が備えられ、Ｓｉ−エピ層２０内にはチャンネル領域（図示省略）及びＬＤＤ領域４０が備えられる。前記チャンネル領域の上部にはゲート酸化膜パターン３０ａ、ゲート電極３５ａ及びハードマスク絶縁膜パターン３７ａの積層構造が備えられている。前記積層構造の側壁にはゲートスペーサ４５が備えられ、ゲートスペーサ４５の両側の活性領域にはソース／ドレイン領域５５が備えられる。
【０００４】
図３〜図９は、図２の従来の技術に係る半導体素子の製造方法を示す断面図等であり、図２のＩ−Ｉ’及びＩＩ−ＩＩ’に沿う切断面を示す図である。
【０００５】
図３に示されているように、半導体基板１０の上部にＳｉＧｅ−エピ層１５、Ｓｉ−エピ層２０を順次形成する。次には、半導体基板１０に活性領域を定義する素子分離膜２５を形成する。  
【０００６】
図４に示されているように、Ｓｉ−エピ層２０に不純物を注入してチャンネル領域（図示省略）を形成し、全体表面の上部にゲート絶縁膜３０、ゲート用導電層３５及びハードマスク絶縁膜３７を順次形成する。
【０００７】
図５に示されているように、ゲート絶縁膜３０、ゲート用導電層３５及びハードマスク絶縁膜３７をパターニングし、ゲート絶縁膜パターン３０ａ、ゲート電極３５ａ及びハードマスク絶縁膜パターン３７ａのゲート積層構造を形成する。その次に、ゲート電極３５ａの両側のＳｉ−エピ層２０に不純物を注入してＬＤＤ領域４０を形成する。
【０００８】
図６に示されているように、前記ゲート積層構造の側壁に側壁スペーサ４５を形成する。次には、側壁スペーサ４５の両側のＳｉ−エピ層２０、ＳｉＧｅ−エピ層１５及び所定厚さの半導体基板１０を食刻して除去することにより、ＬＤＤ領域４０、ＳｉＧｅ−エピ層１５の側壁並びに半導体基板１０の側壁及び表面を露出させる。
【０００９】
図７に示されているように、ゲート電極３５ａ下部のＳｉＧｅ−エピ層１５を湿式食刻工程で除去してＳｉＧｅ−エピ層１５の下部、すなわちＬＤＤ領域４０及び前記チャンネル領域の下部に空間を形成する。
【００１０】
図８に示されているように、ＳｉＧｅ−エピ層１５が除去されたゲート電極下部の空間、露出したＳｉ−エピ層２０、及び半導体基板１０の表面に絶縁膜を形成したあと湿式食刻し、ＳｉＧｅ−エピ層１５が除去されたゲート電極下部の空間を埋め込む埋込絶縁膜５０を形成する。
【００１１】
図９に示されているように、Ｓｉ−エピ層２０、ＳｉＧｅ−エピ層１５及び所定厚さの半導体基板１０が除去された側壁スペーサの両側１９０の活性領域にシリコン層５５を成長させた後、不純物を注入してシリコン層５５にソース及びドレイン領域（図示省略）を形成する。
【００１２】
前記従来の技術に係る半導体素子及びその製造方法は、ゲート電極がＳｉ−エピ層に形成されたチャンネル領域の上部にのみ位置することになって短チャネル効果が大きくなることになるが、これを解決するためにはチャンネル領域の厚さを減少させなければならない。ところが、チャンネル領域の厚さがＭＯＳＦＥＴの特性を決めることになるので、チャンネル領域の厚さが薄いほど素子の特性が大きく変化するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、Ｓｉ−エピ層を食刻して下部の埋込絶縁膜を露出させ、一側のＬＤＤ領域から他側のＬＤＤ領域まで延長される開口部を１つ以上形成し、ゲート電極がチャンネル領域の表面を囲むようにすることにより素子の電流駆動力を向上させ、ショットチャンネル効果を改善させることができる半導体素子及びその製造方法を提供することに目的がある。
【課題を解決するための手段】
【００１４】
本発明に係る半導体素子の製造方法は、（ａ）半導体基板上部にＳｉＧｅ−エピ層、Ｓｉ−エピ層を順次形成する段階と、（ｂ）前記半導体基板に活性領域を定義する素子分離膜を形成する段階と、（ｃ）前記Ｓｉ−エピ層に不純物を注入してチャンネル領域を形成する段階と、（ｄ）下記ＬＤＤ領域の側壁を露出させるように前記Ｓｉ−エピ層、及び所定厚さの前記ＳｉＧｅ−エピ層を食刻して一側のＬＤＤ領域から他側のＬＤＤ領域まで延長される開口部を形成する段階と、（ｅ）前記開口部を介し露出したＳｉＧｅ−エピ層下部の半導体基板にチャンネルストップイオン注入領域を形成する段階と、（ｆ）前記開口部の底部及び側壁を含む全体表面の上部に、ゲート絶縁膜、ゲート用導電層及びハードマスク絶縁膜を形成してパターニングし、ゲート絶縁膜パターン、ゲート電極及びハードマスク絶縁膜パターンの積層構造を形成する段階と、（ｇ）前記ゲート電極の両側のＳｉ−エピ層にＬＤＤ領域を形成する段階と、（ｈ）前記積層構造の側壁に側壁スペーサを形成する段階と、（ｉ）前記側壁スペーサの両側のＳｉ−エピ層、ＳｉＧｅ−エピ層及び所定厚さの半導体基板を食刻して除去する段階と、（ｊ）前記Ｓｉ−エピ層下部のＳｉＧｅ−エピ層を除去して空間を形成する段階と、（ｋ）前記空間を埋め込む埋込絶縁膜を形成する段階と、（ｌ）前記側壁スペーサの両側の活性領域にシリコン層を形成する段階と、（ｍ）前記シリコン層に不純物を注入してソース及びドレイン領域を形成する段階とを含むことを特徴とする。
【００１５】
本発明に係る半導体素子は、素子分離膜により定義される活性領域を含む半導体基板と、前記活性領域の半導体基板の表面に備えられたチャンネルストップイオン注入領域と、前記半導体基板の表面に備えられた埋込絶縁膜と、前記埋込絶縁膜の所定部分を露出させるように前記埋込絶縁膜の上部に備えられるが、前記露出する部分は下記一側のＬＤＤ領域から他側のＬＤＤ領域まで延長されるＳｉ−エピ層と、前記Ｓｉ−エピ層内に備えられたチャンネル領域及び前記チャンネル領域と隣接したＬＤＤ領域と、前記Ｓｉ−エピ層により露出する埋込絶縁膜表面及び前記Ｓｉ−エピ層を少なくとも塗布するゲート絶縁膜パターン、ゲート電極及びハードマスク絶縁膜パターンの積層構造と、前記積層構造の側壁に備えられた側壁スペーサと、前記ゲートスペーサの両側の活性領域に前記ＬＤＤ領域と隣接するよう備えられたソース及びドレイン領域とを含むことを特徴とする。
【００１６】
請求項２に記載の発明は、請求項１に記載の半導体素子の製造方法において、前記（ｄ）段階は、前記ＬＤＤ領域の間で延長され互いに平行に配列される開口部を２つ以上形成する段階を含むことを特徴とする。
【００１７】
請求項３に記載の発明は、請求項１に記載の半導体素子の製造方法において、前記（ｃ）段階前に、前記半導体基板の上部にバッファ酸化膜又はバッファ酸化膜／バッファ窒化膜の積層構造を形成し、（ｅ）段階を行なったあと前記バッファ酸化膜又はバッファ酸化膜／バッファ窒化膜の積層構造を除去する段階をさらに含むことを特徴とする。
【００１８】
請求項４に記載の発明は、請求項１に記載の半導体素子の製造方法において、前記ゲート絶縁膜は酸化膜、窒化酸化膜、酸化膜／窒化膜／酸化膜のＯＮＯ絶縁膜及びハフニウム酸化膜（ＨｆＯ２）の中から選択される何れかで形成することを特徴とする。
【００１９】
請求項５に記載の発明は、請求項１から請求項４のうち何れか一項に記載の半導体素子の製造方法において、前記シリコン層はＳｉ−成長層、ポリシリコン層及びＳｉ−成長層／ポリシリコン層の積層構造の中から選択される何れかで形成することを特徴とする。
【００２０】
請求項６に記載の発明は、請求項１に記載の半導体素子の製造方法において、前記（ｄ）段階は、前記開口部を介し露出したＳｉＧｅ−エピ層を食刻して半導体基板を露出させる段階をさらに含むことを特徴とする。
【００２１】
請求項７に記載の発明は、請求項１又は請求項６に記載の半導体素子の製造方法において、前記（ｄ）段階は、前記開口部を介し露出したＳｉＧｅ−エピ層を食刻したあと半導体基板の表面を所定厚さに食刻する段階をさらに含むことを特徴とする。
【００２２】
請求項９に記載の発明は、請求項８に記載の半導体素子において、前記Ｓｉ−エピ層により露出する部分を１つ以上さらに含み、前記露出する部分は互いに平行に前記一側のＬＤＤ領域から他側のＬＤＤ領域まで延長されるよう配列されることを特徴とする。
【００２３】
請求項１０に記載の発明は、請求項８に記載の半導体素子において、前記ソース及びドレイン領域は不純物が注入されたＳｉ−成長層、ポリシリコン層及びＳｉ―成長層／ポリシリコン層の積層構造であることを特徴とする。
【発明の効果】
【００２４】
本発明に係る半導体素子及びその製造方法は、Ｓｉ−エピ層に形成されたチャンネル領域を食刻して下部の埋込絶縁膜を露出させ、一側のＬＤＤ領域から他側のＬＤＤ領域まで互いに平行に延長される開口部を１つ以上形成してゲート電極がＳｉ−エピ層の表面を囲むようにすることにより、（ｉ）素子の電流駆動力を増加させ、（ｉｉ）Ｓｉ−エピ層を従来の技術より一層厚く形成することを可能にし、（ｉｉｉ）Ｓｉ−エピ層の厚さに伴う素子特性変化の敏感度を減少させ、（ｉｖ）従来の技術に比べより短いチャンネルを形成するとしてもショットチャンネル効果を抑制することができるという効果がある。
【発明を実施するための最良の形態】
【００２５】
以下、本発明に係る実施の形態を図面を参考して詳しく説明する。
図１０は、本発明の第１の実施の形態に係る半導体素子のレイアウト図である。
図１１は、図１０のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断した第１の実施の形態に係る半導体素子の断面図である。
【００２６】
図１０及び図１１に示されているように、半導体基板１００には活性領域を定義する素子分離膜１３０が備えられており、前記活性領域の半導体基板１００の表面にはチャンネルストップイオン注入領域１５０が備えられている。半導体基板１００の表面には埋込絶縁膜２００とＳｉ−エピ層１２０が備えられている。Ｓｉ−エピ層１２０内にはチャンネル領域（図示省略）及びチャンネル領域に隣接したＬＤＤ領域１８０が備えられている。ここで、Ｓｉ−エピ層１２０は埋込絶縁膜２００の所定部分を露出させるが、前記露出する部分は一側のＬＤＤ領域１８０から他側のＬＤＤ領域１８０まで延長される。
【００２７】
ゲート絶縁膜パターン１６０ａ、ゲート電極１７０ａ及びハードマスク絶縁膜パターン１７５ａのゲート積層構造はＳｉ−エピ層１２０により露出する埋込絶縁膜２００の表面及びＳｉ−エピ層１２０を少なくとも塗布する。すなわち、ゲート電極１７０ａは前記チャンネル領域を完全に取り囲む。
前記ゲート積層構造の側壁には側壁スペーサ１９０が備えられ、側壁スペーサ１９０の両側の活性領域にＬＤＤ領域１８０と隣接するようソース及びドレイン領域２１０が備えられる。
【００２８】
図１２〜図１９は、本発明に係る図１１の半導体素子の製造方法を示す断面図等であり、図１０のＩ−Ｉ’及びＩＩ−ＩＩ’に沿う切断面を示す図である。
図１２に示されているように、半導体基板１００の上部にＳｉＧｅ−エピ層１１０、Ｓｉ−エピ層１２０を順次形成する。次には、半導体基板１００に活性領域を定義する素子分離膜１３０を形成する。
【００２９】
図１３に示されているように、半導体基板の上部にバッファ酸化膜（図示省略）を形成し、Ｓｉ−エピ層１２０に不純物を注入してチャンネル領域（図示省略）を形成する。ここで、バッファ酸化膜に代えてバッファ酸化膜及びバッファ窒化膜の積層構造を形成したあと不純物を注入することもできる。次には、前記チャンネル領域の上部のバッファ酸化膜（又はバッファ酸化膜及びバッファ窒化膜の積層構造）と、Ｓｉ−エピ層１２０及び所定厚さのＳｉＧｅ−エピ層１１０を部分的に除去してＳｉＧｅ−エピ層１１０を露出させる開口部１４０を形成する。ここで、開口部１４０は後続工程で形成されるＬＤＤ領域の側壁を露出させるよう一側のＬＤＤ領域から他側のＬＤＤ領域まで、すなわちゲート電極の幅ほど延長されるように形成する。さらに、図示されてはいないが、開口部１４０を介し露出したＳｉＧｅ−エピ層１１０を半導体基板１００が露出するまで追加的に食刻するか、半導体基板１００が露出したあと所定厚さの半導体基板１００をさらに食刻することもできる。
【００３０】
次には、開口部１４０を介し露出したＳｉＧｅ−エピ層１１０下部の半導体基板１００にチャンネルストップイオン注入領域１５０を形成したあと、バッファ酸化膜（又はバッファ酸化膜及びバッファ窒化膜の積層構造）を除去する。次には、所定厚さの素子分離膜１３０を食刻してリセスする。
【００３１】
図１４及び図１５に示されているように、開口部１４０の底部及び側壁を含む全体表面の上部にゲート絶縁膜１６０、ゲート用導電層１７０及びＣＶＤ絶縁膜からなるハードマスク絶縁膜１７５を順次形成してパターニングし、ゲート絶縁膜１６０ａ及びゲート電極１７０ａのゲート積層構造を形成する。図１３の食刻工程でＳｉＧｅ−エピ層１１０を追加的に食刻して半導体基板１００を露出させた場合は、ゲート用絶縁膜１６０は開口部底部の半導体基板１００の表面とＳｉＧｅ−エピ層１１０の側壁まで塗布するように形成し、ＳｉＧｅ−エピ層１１０及び所定厚さの半導体基板１００まで食刻した場合は、開口部１４０底部の半導体基板１００の表面及び側壁とＳｉＧｅ−エピ層１１０の側壁まで塗布するように形成する。
その次に、ゲート電極１７０ａの両側の活性領域に不純物を注入して前記チャンネル領域に隣接したＬＤＤ領域１８０を形成する。
【００３２】
図１６に示されているように、前記ゲート積層構造の側壁に側壁スペーサ１９０を形成する。次には、側壁スペーサ１９０の両側の活性領域のＳｉ−エピ層１２０、ＳｉＧｅ−エピ層１１０及び所定厚さの半導体基板１００を食刻して除去することによりＳｉ−エピ層１２０、ＳｉＧｅ−エピ層１１０の側壁及び半導体基板１００の表面及び側壁を露出させる。
【００３３】
図１７に示されているように、ゲート電極１７０ａ下部のＳｉＧｅ−エピ層１１０を、好ましくは湿式食刻工程で除去してゲート電極１７０ａの下部に空間ａを形成する。
図１８に示されているように、ＳｉＧｅ−エピ層１１０が除去されたゲート電極下部の空間ａ、露出したＳｉ−エピ層１２０、及び半導体基板１００の表面に絶縁膜（図示省略）を形成したあと湿式食刻し、ＳｉＧｅ−エピ層１１０が除去されたゲート電極下部の空間ａを埋め込む埋込絶縁膜２００を形成する。ここで、絶縁膜は酸化膜、窒化酸化膜、酸化膜／窒化膜／酸化膜のＯＮＯ絶縁膜又はハフニウム酸化膜（ＨｆＯ２）で形成するのが好ましい。
【００３４】
図１９に示されているように、Ｓｉ−エピ層１２０、ＳｉＧｅ−エピ層１１０及び所定厚さの半導体基板１００が除去された側壁スペーサの両側１９０の活性領域にシリコン層２１０を成長させた後、不純物を注入してシリコン層２１０にソース及びドレイン領域を形成する。シリコン層はＳｉ−成長層、ポリシリコン層又はＳｉ−成長層／ポリシリコン層の積層構造で形成するのが好ましい。
【００３５】
図２０は、本発明の第２の実施の形態に係る半導体素子のレイアウト図である。図２１は、図２０のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断した第２の実施の形態に係る半導体素子の断面図である。
【００３６】
図２０及び図２１に示されているように、先ず図１２の工程を進める。その次にチャンネル領域の上部のＳｉ−エピ層１２０及び所定厚さのＳｉ−Ｇｅ層１１０を部分的に除去して開口部（図示省略）を形成する。ここで、前記開口部は第１の実施の形態とは別に２つ以上形成し、第１の実施の形態と同様に後続工程で形成される一側のＬＤＤ１８０領域から他側のＬＤＤ領域１８０まで延長され、互いに平行に配列されるように形成する。次には、開口部１４０の下部の半導体基板１００にチャンネルストップイオン注入領域１５０を形成する。開口部が２つ以上であるので、チャンネルストップイオン注入領域１５０も２つ以上形成する。
【００３７】
次には、図１４及び図１９の工程を行なって本発明の第２の実施の形態に係る半導体素子を完成する。
【００３８】
以上のことより、Ｓｉ−エピ層に形成されたチャンネル領域を食刻して下部の埋込絶縁膜を露出させ、一側のＬＤＤ領域から他側のＬＤＤ領域まで互いに平行に延長される開口部を１つ以上形成してゲート電極がＳｉ−エピ層の表面を囲むようにすることにより、（ｉ）素子の電流駆動力を増加させ、（ｉｉ）Ｓｉ−エピ層を従来の技術より一層厚く形成することを可能にし、（ｉｉｉ）Ｓｉ−エピ層の厚さに伴う素子特性変化の敏感度を減少させ、（ｉｖ）従来の技術に比べより短いチャンネルを形成するとしてもショットチャンネル効果を抑制することができる。
【図面の簡単な説明】
【００３９】
【図１】従来の技術に係る半導体素子のレイアウト図である。
【図２】図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断した半導体素子の断面図である。
【図３】図２の従来の技術に係る半導体素子の製造方法を示す断面図等である。
【図４】図２の従来の技術に係る半導体素子の製造方法を示す断面図等である。
【図５】図２の従来の技術に係る半導体素子の製造方法を示す断面図等である。
【図６】図２の従来の技術に係る半導体素子の製造方法を示す断面図等である。
【図７】図２の従来の技術に係る半導体素子の製造方法を示す断面図等である。
【図８】図２の従来の技術に係る半導体素子の製造方法を示す断面図等である。
【図９】図２の従来の技術に係る半導体素子の製造方法を示す断面図等である。
【図１０】本発明の第１の実施の形態に係る半導体素子のレイアウト図である。
【図１１】図１０のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断した半導体素子の断面図である。
【図１２】本発明に係る図１１の半導体素子の製造方法を示す断面図等である。
【図１３】本発明に係る図１１の半導体素子の製造方法を示す断面図等である。
【図１４】本発明に係る図１１の半導体素子の製造方法を示す断面図等である。
【図１５】本発明に係る図１１の半導体素子の製造方法を示す断面図等である。
【図１６】本発明に係る図１１の半導体素子の製造方法を示す断面図等である。
【図１７】本発明に係る図１１の半導体素子の製造方法を示す断面図等である。
【図１８】本発明に係る図１１の半導体素子の製造方法を示す断面図等である。
【図１９】本発明に係る図１１の半導体素子の製造方法を示す断面図等である。
【図２０】本発明の第２の実施の形態に係る半導体素子のレイアウト図である。
【図２１】図２０のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断した半導体素子の断面図である。
【符号の説明】
【００４０】
１０、１００   半導体基板
１５、１１０   ＳｉＧｅ−エピ層
２０、１２０   Ｓｉ−エピ層
２５、１３０   素子分離膜
３０、１６０   ゲート絶縁膜
３５、１７０   ゲート用導電層
３７、１７５   ハードマスク絶縁膜
４０、１８０   ＬＤＤ領域
４５、１９０   側壁スペーサ
５０、２００   埋込絶縁膜
５５、２１０   ソース／ドレイン領域
１４０   開口部
【図１】
2006054411.tif 000003
【図２】
2006054411.tif 000004
【図３】
2006054411.tif 000005
【図４】
2006054411.tif 000006
【図５】
2006054411.tif 000007
【図６】
2006054411.tif 000008
【図７】
2006054411.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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