(57)【要約】【課題】  消費電力が少なく、出力端子間におけるスキューの発生を抑制する。【解決手段】  分配用集積回路３４は、差動クロック信号が入力する一対のクロック入力端子と、差動クロック信号を出力する複数対のクロック出力端子とを備えている。一対のクロック入力端子に対応して設けたマイクロストリップライン４２、４４は、クロック入力端子の近傍の部分に終端抵抗Ｒｔ４〜Ｒｔ７が接続してある。各マイクロストリップライン４２、４４のそれぞれには、複数の分岐マイクロストリップライン５０、５２が抵抗素子Ｒｂを介して接続してある。分岐マイクロストリップライン５０、５２は、他端がランド５４、５６を介してクロック出力端子に接続される。一方のマイクロストリップラインに接続した抵抗素子Ｒｂは、他方のマイクロストリップラインを跨いで形成してある。【選択図】      図３
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【特許請求の範囲】
【請求項１】
差動クロック信号が入力する一対のクロック入力端子と、前記差動クロック信号を出力する複数対のクロック出力端子とを備えたクロック信号分配用集積回路であって、
前記一対のクロック入力端子に対応して設けられ、一端が前記クロック入力端子に接続され、他端が接地される終端抵抗と、
前記複数対のクロック出力端子に対応して設けられ、一端が一方の前記終端抵抗に電気的に接続され、他端が対応するクロック出力端子対の一方に接続された第１伝送線路と、
前記複数対のクロック出力端子に対応して設けられ、一端が他方の前記終端抵抗に電気的に接続され、他端が対応するクロック出力端子対の他方に接続された第２伝送線路と、
前記各伝送線路に設けた受動素子と、
を備えていることを特徴とするクロック信号分配用集積回路。
【請求項２】
請求項１に記載のクロック信号分配用集積回路において、
前記受動素子は、抵抗であることを特徴とするクロック信号分配用集積回路。
【請求項３】
請求項１または請求項２に記載のクロック信号分配用集積回路において、
前記各伝送線路は、マイクロストリップラインであることを特徴とするクロック信号分配用集積回路。
【請求項４】
請求項１ないし請求項３のいずれかに記載のクロック信号分配用集積回路において、
前記受動素子は、他の前記伝送線路上に交差して配置してあることを特徴とするクロック信号分配用集積回路。
【請求項５】
請求項１ないし請求項４のいずれかに記載のクロック分配用集積回路と発振用回路を一つの集積回路内に形成したことを特徴とする集積回路。
【請求項６】
圧電振動片を有し、差動クロック信号を出力する発振回路と、
前記発振回路の出力側に接続され、請求項１ないし請求項４のいずれかに記載のクロック信号分配用集積回路と、
を有することを特徴とする圧電発振器。
【請求項７】
圧電振動片を有し、請求項５に記載の集積回路を有することを特徴とする圧電発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路が出力する差動クロック信号を分配するのに好適なクロック信号分配用集積回路および集積回路並びに圧電発振器に関する。
【背景技術】
【０００２】
近年、取り扱う信号の高速化や外部ノイズに対して優れているなどの点から、差動信号（差動クロック信号）が注目され、電子機器の各分野において広く利用されるようになってきている。そして、近年におけるネットワーク技術の進展に伴って、複数の電子機器を相互に接続して電子機器間におけるデータの転送や制御などが行なわれている。このような電子機器においては、同期して動作をさせる必要があるところから、入力したまたは発生させたクロック信号を各電子機器に分配する必要がある。
【０００３】
従来、差動クロック信号を複数の機器や回路などに分配する場合、一般にバッファ増幅器などのバッファ回路を介して分配するようにしている（例えば、特許文献１）。このようにバッファ回路を用いてクロック信号を分配する場合、図４に示したように、複数のバッファ増幅器を内蔵した市販のクロック分配用バッファＩＣ（以下、単にバッファＩＣという）１０を用いて行なうことができる。バッファＩＣ１０は、一対の信号入力端子を有しており、これらの信号入力端子が伝送線路１２（１２ａ、１２ｂ）を介して、クロック信号源（ドライバ）である差動出力発振器１４の出力端子に接続する。差動出力発振器１４は、水晶振動子などの圧電振動子を内蔵していて、正位相のクロック信号を出力する端子（ＯＵＴ）と逆位相のクロック信号を出力する端子（ＯＵＴＮ）とを有している。そして、クロック信号の送端である差動出力発振器１４とバッファＩＣ１０とを接続した伝送線路１２は、終端抵抗Ｒｔ１を介して接地してある。
【０００４】
バッファＩＣ１０は、正位相クロック信号と逆位相クロック信号とを出力する複数対の出力端子（ＯＵＴｊ（ｊ＝１〜n）、ＯＵＴＮｋ（ｋ＝１〜n））を備えている。これらの出力端子には、終端抵抗Ｒｊ、Ｒｋが接続されるとともに、クロック信号の分配を受ける図示しないレシーバが接続される。なお、図中に示した符号Ｚ０は、伝送線路の特性インピーダンスである。
【０００５】
このように、バッファ回路を介してクロック信号を分配する場合、市販のバッファＩＣ１０を用いることによって、クロック信号を容易に分配することができる。
【０００６】
一方、図５、図６に示したように、バッファＩＣ１０を用いずに、基板上においてクロック信号を分配する方法もある。図５に示した分配方法、すなわち分配回路１６は、クロック信号の送端である差動出力発振器１４の正位相出力端子ＯＵＴと逆位相出力端子ＯＵＴＮとが終端抵抗Ｒｔ２を介して接地してある。また、差動出力発振器１４の出力端子には、複数に分岐させた伝送線路１８ａ、１８ｂの一端が接続してある。これらの分岐された伝送線路の他端は、基板に設けた対をなす出力端子ＯＵＴｊ、ＯＵＴＮｋに接続してある。これらの出力端子には、図示しないレシーバが接続される。この場合のレシーバの入力インピーダンスはハイインピーダンスである。
【０００７】
図６に示した分配回路２０は、差動出力発振器１４の出力端子ＯＵＴ、ＯＵＴＮのそれぞれに、複数に分岐させた伝送線路２２（２２ａ、２２ｂ）が接続してある。分岐された各伝送線路の他端は、基板に設けた出力端子ＯＵＴｊ、ＯＵＴＮｋに接続してある。そして、任意の一対の出力端子（例えば、出力端子ＯＵＴ１、ＯＵＴＮ１）は、終端抵抗Ｒｔ３が接続され、終端抵抗Ｒｔ３を介して接地してある。これ以外の出力端子は開放の状態である。
【特許文献１】特開２００２−１３２３７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図４に示したように、バッファＩＣ１０を用いてクロック信号を分配する方法は、クロック信号の分配数に応じてバッファＩＣ１０の消費電流が増加する。例えば、バッファＩＣ１０がＬＶ−ＰＥＣＬ（Low Voltage Positive Emitter Coupled Logic）出力である場合、１出力で消費電流が約２５ｍＡ増加する。このため、クロック信号を例えば４分配した場合には、消費電流が約１００ｍＡ増加することになる。このため、バッファＩＣ１０の発熱量が大きくなり、放熱用素子などを取り付けるなどの対策が必要となる。また、バッファＩＣ１０を用いたクロック信号の分配は、クロック信号が能動素子であるバッファを多段に通ること、電源ノイズ等によってジッタの増加が引き起こされるという問題がある。なお、電源ノイズの問題は、ＩＣ電源におけるデカップリングを行なうことによって回避することができる。しかし、デカップリングのために実装部品点数の増加を招き、コストを上昇させる。
【０００９】
一方、図５、図６に示した分配回路１６、２０は、ＣＭＯＳ、ＴＴＬなどによるシングルエンド出力において一般的であるが、デュアル出力となる差動出力にはほとんど使用されてこなかった。この理由の１つは、基板上のスペース等の問題により、分配したクロック信号を伝送する線路長が出力端子間で異なり、出力端子（チャンネル）間におけるスキュー（位相ずれ）等の問題を生ずるおそれがある。また、差動クロック信号を複数に分配する場合、正位相または逆位相のどちらか一方の伝送線路が他方の伝送線路を跨がなければならない。そして、伝送線路を交差させる場合、基板にスルーホールを設ける必要がある。しかし、高速クロック信号の伝送線路においては、スルーホールを使用しないのが一般的である。これは、スルーホールによって発生するインピーダンスの不連続により発生するクロック信号の反射を嫌うためである。まして、差動線路のどちらか一方の伝送線路にのみスルーホールを使用することは考えにくい。
【００１０】
本発明は、前記従来技術の欠点を解消するためになされたもので、消費電力が少なく、出力端子間におけるスキューの発生を抑制することを目的としている。
また、本発明は、ジッタの増加を防止することを目的としている。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明に係るクロック信号分配用集積回路は、差動クロック信号が入力する一対のクロック入力端子と、前記差動クロック信号を出力する複数対のクロック出力端子とを備えたクロック信号分配用集積回路であって、前記一対のクロック入力端子に対応して設けられ、一端が前記クロック入力端子に接続され、他端が接地される終端抵抗と、前記複数対のクロック出力端子に対応して設けられ、一端が一方の前記終端抵抗に電気的に接続され、他端が対応するクロック出力端子対の一方に接続された第１伝送線路と、前記複数対のクロック出力端子に対応して設けられ、一端が他方の前記終端抵抗に電気的に接続され、他端が対応するクロック出力端子対の他方に接続された第２伝送線路と、前記各伝送線路に設けた受動素子と、を備えていることを特徴としている。
【００１２】
このようになっている本発明は、能動素子を用いずにクロック信号を分配するようになっているため、消費電流の増加が少なく、配線長を短くできて出力端子間におけるスキューの発生を抑制することができる。しかも、伝送線路と受動素子から形成してあるため、発生するノイズが熱雑音のレベルとなり、入力するクロック信号のジッタが増加するのを防止することができる。また、送端であるクロック入力端子を終端させてあるため、クロック出力端子に入力インピーダンスがハイインピーダンスであるレシーバを接続することにより、クロック出力端子部においてクロック信号の全反射が生じ、遠端部分において充分なクロック信号の振幅を得ることができる。
【００１３】
前記受動素子は、抵抗であってよい。伝送線路に設けた抵抗は、遠端から全反射して帰ってくる反射波を吸収し、インピーダンスのマッチングの役割をする。また、前記各伝送線路は、マイクロストリップラインが望ましい。そして、前記受動素子は、他の前記伝送線路上に交差して配置するとよい。このようにすると、伝送線路自体にスルーホールを形成する必要がなく、クロック信号が反射するのを防ぐことができる。
【００１４】
そして、本発明に係る集積回路は、上記のいずれかのクロック分配用集積回路と発振用回路を一つの集積回路内に形成したことを特徴としている。これにより、発振用回路とクロック分配用回路との距離を短くすることができ、スキューの発生などを抑制することができる。
【００１５】
また、本発明に係る圧電発振器は、圧電振動片を有し、差動クロック信号を出力する発振回路と、  前記発振回路の出力側に接続され、上記したいずれかのクロック信号分配用集積回路と、を有することを特徴としている。このようになっている本発明に係る圧電発振器は、上記の効果を奏することができる。
さらに、本発明に係る圧電発振器は、圧電振動片を有し、上記した集積回路を有することを特徴としている。
【発明を実施するための最良の形態】
【００１６】
本発明に係るクロック信号分配用集積回路および集積回路並びに圧電発振器の好ましい実施の形態を、添付図面にしたがって詳細に説明する。
図１は、本発明の実施の形態に係る圧電発振器の説明図である。図１において、圧電発振器３０は、発振回路３２と、詳細を後述する分配用集積回路（クロック信号分配用集積回路）３４とを備えている。発振回路３２は、水晶振動片などの圧電振動片、または圧電振動片をパッケージ内に収容した圧電振動子（以下、圧電振動子という）３６と、増幅回路３８とを備えている。増幅回路３８は、例えばＣＭＯＳインバータなどから構成した反転増幅回路であって、圧電振動子３６を励振する。
【００１７】
また、発振回路３２は、増幅回路３８の出力側に接続した差動出力回路４０を有する。差動出力回路４０は、実施形態の場合、ＬＶ−ＰＥＣＬ（Low Voltage Positive Emitter Coupled Logic）を有し、増幅回路３８の出力するシングルエンド信号に基づいて、正位相クロック信号（ＯＵＴ）と逆位相クロック信号（ＯＵＴＮ）とを分配用集積回路３４へ出力する。なお、発振回路３２の符号Ｒｆは帰還抵抗であり、符号Ｒｄはゲイン調整用の制限抵抗、Ｃｇはゲート容量、Ｃｄはドレイン容量である。また、実施形態の場合、増幅回路３８と差動出力回路４０とが１つの集積回路（ＩＣ）として形成してある。
【００１８】
分配用集積回路３４は、図２に示したように、例えばアルミ配線からなる一対のマイクロストリップライン４２、４４が基板４６に形成してある。マイクロストリップライン４２は、正位相クロック信号を伝送する伝送線路を形成しており、マイクロストリップライン４４が逆位相クロック信号を伝送する伝送線路を形成している。これらのマイクロストリップライン４２、４４は、分配用集積回路３４の要部を模式的に示した図３のように、ランド４８を介してクロック入力端子ＩＮ、ＩＮＮに接続してある。
【００１９】
各マイクロストリップライン４２、４４は、送端であるクロック入力端子ＩＮ、ＩＮＮに近接した部分に、ＬＶ−ＰＥＣＬの終端抵抗Ｒｔ４〜Ｒｔ７が接続してあり、これらの終端抵抗Ｒｔ４〜Ｒｔ７を介して接地されるようになっている。また、分配用集積回路３４のクロック入力端子ＩＮ、ＩＮＮは、ボンディングワイヤ（図示せず）を介して差動出力回路４０の対応する出力端子に接続される。なお、圧電発振器３０のパッケージの底部に配線パターンを形成し、差動出力回路４０側のＩＣと分配用集積回路３４とをフェイスダウンボンディングして、両者をパッケージに設けた配線パターンを介して電気的に接続してもよい。
【００２０】
分配用集積回路３４は、実施形態の場合、入力した差動クロック信号を４分配するようになっている。すなわち、各マイクロストリップライン４２、４４には、それぞれに４本ずつの分岐マイクロストリップライン（伝送線路）５０、５２が電気的に接続してある。これらの分岐マイクロストリップライン５０、５２は、マイクロストリップライン４２、４４と交差、実施形態の場合、直交させて形成してある。また、これらの分岐ストリップライン５０、５２には、抵抗素子Ｒｂが設けてあって、抵抗素子Ｒｂを介してマイクロストリップライン４２、４４に接続してある。したがって、分岐マイクロストリップライン５０、５２は、抵抗素子Ｒｂ、マイクロストリップライン４２、４４を介して終端抵抗Ｒｔ４〜Ｒｔ７の一端に電気的に接続してある。
【００２１】
分岐マイクロストリップライン５０、５２は、対をなすように配置してある。また、分岐マイクロストリップライン５０、５２は、マイクロストリップライン４２、４４の両側に２対ずつ配置してある。そして、マイクロストリップライン４４側に形成された分岐マイクロストリップライン５０に設けた抵抗素子Ｒｂは、他方のマイクロストリップライン４４を跨ぐように、マイクロストリップライン４４と交差して形成してある。同様に、マイクロストリップライン４２側に形成した分岐マイクロストリップライン５２に設けた抵抗素子Ｒｂは、他方のマイクロストリップライン４２を跨いで形成してある。
【００２２】
分岐マイクロストリップライン５０は、マイクロストリップライン４２とともに第１伝送線路を構成し、他端がランド５４を介して図示しない正位相クロック信号を出力するクロック出力端子ＯＵＴ１〜ＯＵＴ４に接続してある。他方の分岐マイクロストリップライン５２は、マイクロストリップライン４４とともに第２伝送線とを構成し、他端がランド５６を介して逆位相クロック信号を出力するクロック出力端子ＯＵＴＮ１〜ＯＵＴＮ４に接続してある。なお、図２に示した符号Ｚ０は、伝送線路（マイクロストリップラインまたは分岐マイクロストリップライン）の特性インピーダンスである。
【００２３】
そして、クロック信号を分配する場合に、終端前の伝送線路（マイクロストリップライン４２、４４）の特性インピーダンスをＺ０とすると、分配後の伝送線路となる分岐マイクロストリップライン５０、５２の特性インピーダンスは、分配数（分岐数）をＮとした場合、Ｚ０×Ｎとすることが望ましい。これは、クロック信号の分配前後における伝送線路の特性インピーダンスをＺ０として設計した場合、等価的に見ると、Ｎ本の分岐マイクロストリップライン（配線）を並列接続した状態であり、各分岐マイクロストリップラインの特性インピーダンスがＺ０／Ｎとなる。このため、インピーダンスがマッチングしていないため、分配部（分岐部）においてクロック信号の反射が発生する。そこで、クロック信号の反射を避けるために、各分岐マイクロストリップラインの特性インピーダンスをＺ０のＮ倍に近づくように設定する。
【００２４】
伝送線路の特性インピーダンスＺ０は、配線材料、配線の厚み、パッケージおよび伝送線路を形成する基板材料によって影響を受ける。そして、伝送線路の特性インピーダンスＺ０は、伝送線路（配線）の単位長さ当たりの、抵抗をＲ、インダクタンスをＬ、漏れコンダクタンスをＧ、配線間の静電容量をＣとした場合、
【数１】
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と表すことができる。ただし、ｊは虚数単位、ωは角周波数である。
【００２５】
なお、分配用集積回路３４は、写真製版の原理によるフォトリソグラフィーを利用して形成したモノリシックＩＣであってもよく、抵抗素子Ｒｂなどを実装して形成したハイブリッドＩＣであってもよい。そして、分配用集積回路３４をモノリシックＩＣとして形成した場合、マイクロストリップライン４２、４４と、これらを跨いでいる抵抗素子Ｒｂとの間には、図示しない絶縁膜が形成される。
【００２６】
このように形成した分配用集積回路３４は、バッファ増幅器などの能動素子を用いることなく、受動素子である抵抗素子Ｒｂとマイクロストリップラインとによって形成してある。このため、分配用集積回路３４は、消費電力が非常に小さく、発熱量が少ないため、放熱用のヒートシンクや送風用部品を設ける必要がなく、小型にすることができ、実装面積を小さくすることができる。また、分配用集積回路３４は、各伝送線路の長さを非常に短く形成することができるため、各チャンネル（クロック出力端子）間におけるスキューの発生を抑制することができる。さらに、分配用集積回路３４は、受動素子のみによって形成してあるため、発生するノイズが熱雑音のレベルであり、発振回路３２から出力されるクロック信号のジッタが増加するといった問題を生じない。
【００２７】
また、分配用集積回路３４は、送端となるクロック入力端子ＩＮ、ＩＮＮ側において終端してあるため、クロック出力端子に入力インピーダンスがハイインピーダンスであるレシーバを接続することにより、クロック出力端子部においてクロック信号の全反射が生じ、遠端部分において充分なクロック信号の振幅を得ることができる。そして、分岐マイクロストリップライン５０、５２に抵抗素子Ｒｂを設けたことにより、抵抗素子Ｒｂが遠端から全反射して帰ってくる反射波を吸収し、インピーダンスのマッチングの役割をする。しかも、抵抗素子Ｒｂをマイクロストリップライン４２、４４を跨いで形成したことにより、分岐マイクロストリップライン５０、５２自体にスルーホールを形成する必要がなく、クロック信号が反射するのを防ぐことができる。また、伝送線路をマイクロストリップラインによって形成したことにより、伝送線路の形成が容易で高周波信号の伝送、分配回路の小型化に適している。
【００２８】
なお、前記実施形態においては、発振回路３２側のＩＣと分配用集積回路３４とを別々に形成した場合について説明したが、これらは１つの集積回路（ＩＣ）として形成してもよい。各回路を１つの集積回路として形成すると、圧電発振器３０をより小型にすることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態に係る圧電発振器の説明図である。
【図２】実施の形態に係る差動クロック信号分配用集積回路の回路図である。
【図３】実施の形態に係る差動クロック信号分配用集積回路の要部の模式図である。
【図４】従来のバッファＩＣを用いたクロック信号の分配方法の説明図である。
【図５】従来の基板上でクロック信号を分配する方法の一例を示す図である。
【図６】従来の基板上でクロック信号を分配する方法の他の例を示す図である。
【符号の説明】
【００３０】
３０………圧電発振器、３２………発振回路、３４………クロック信号分配用集積回路（分配用集積回路）、３６………圧電振動子、３８………増幅回路、４０………差動出力回路、４２、４４、５０、５２………伝送線路（マイクロストリップライン、分岐マイクロストリップライン）、Ｒｂ………受動素子（抵抗素子）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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