(57)【要約】【課題】ゲート電極オフ時のドレイン電流を抑えながら、ゲート電極オン時の駆動電流を向上した電界効果トランジスタを提供する。【解決手段】半導体基体と、この半導体基体上に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体基体上に設けられたゲート電極と、この半導体基体のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタにおいて、ソース領域の、チャネル形成領域を挟んでドレイン領域と対面する部分の面積を、ドレイン領域の、チャネル形成領域を挟んでソース領域と対面する部分の面積より小さくする。【選択図】図４
2006294995.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体と、この半導体基体上に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体基体上に設けられたゲート電極と、この半導体基体のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタであって、
ソース領域の、チャネル形成領域を挟んでドレイン領域と対面する部分の面積が、
ドレイン領域の、チャネル形成領域を挟んでソース領域と対面する部分の面積より小さいことを特徴とする電界効果トランジスタ。
【請求項２】
トランジスタのオン時に、ソース領域およびドレイン領域の、チャネル形性領域を挟んで互いに対面する両部分が覆われるように空乏層が形成される請求項１に記載の電界効果トランジスタ。
【請求項３】
半導体基体と、この半導体基体上に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体基体上に設けられたゲート電極と、この半導体基体のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタであって、
前記半導体基体は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、ゲート長方向に垂直な断面の面積がドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。
【請求項４】
前記半導体基体は、トランジスタのオン時に、前記のソース領域とドレイン領域間の部分が完全に空乏化する請求項３に記載の電界効果トランジスタ。
【請求項５】
基体平面から上方に突起した半導体層と、この半導体層上に設けられたゲート絶縁膜と、この半導体層の相対する両側面上に前記ゲート絶縁膜を介して設けられたゲート電極と、この半導体層のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタであって、
前記半導体層は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、当該半導体層の相対する両側面の間隔がドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。
【請求項６】
前記半導体層は、トランジスタのオン時に、前記のソース領域とドレイン領域間の部分が完全に空乏化する請求項５に記載の電界効果トランジスタ。
【請求項７】
前記半導体層は、ソース領域が内側にドレイン領域が外側に位置するように、複数個環状に配置され、前記ゲート電極が、前記の各半導体層に共通の一体の導電層により構成されている請求項５又は６に記載の電界効果トランジスタ。
【請求項８】
絶縁基体と、この絶縁基体上に設けられた半導体層と、この半導体層上に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体層上に設けられたゲート電極と、この半導体層のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタであって、
ソース領域およびドレイン領域は、前記半導体層において、基体平面に垂直な厚み方向の全域にわたって形成され、
前記半導体層は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、基体平面に垂直方向の厚みがドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。
【請求項９】
前記半導体層は、トランジスタのオン時に、前記のソース領域とドレイン領域間の部分が完全に空乏化する請求項８に記載の電界効果トランジスタ。
【請求項１０】
前記ゲート電極と対向するように、前記ゲート絶縁膜、前記半導体層および絶縁体を介して制御電極を有する請求項８又は９に記載の電界効果トランジスタ。
【請求項１１】
前記半導体層と対向するように前記絶縁基体を介して、高濃度不純物領域を持つ下部半導体層を有し、
前記高濃度不純物領域は、前記ゲート電極と対向するように、前記ゲート絶縁膜、前記半導体層および前記絶縁基体を介して配置されている請求項８又は９に記載の電界効果トランジスタ。
【請求項１２】
基体平面に垂直方向に延在する半導体鉛直部と、この半導体鉛直部表面に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体鉛直部の周囲を取り囲むように設けられたゲート電極と、この半導体鉛直部のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタであって、
前記半導体鉛直部は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、基体平面方向に沿った断面の面積がドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。
【請求項１３】
前記半導体鉛直部は、トランジスタのオン時に、前記のソース領域とドレイン領域間の部分が完全に空乏化する請求項１２に記載の電界効果トランジスタ。
【請求項１４】
前記半導体鉛直部は、基体平面に垂直方向に延在する柱状形状を有する請求項１２又は１３に記載の電界効果トランジスタ。
【請求項１５】
前記半導体鉛直部は、互いに導通するように複数設けられ、前記ゲート電極が、前記の各半導体鉛直部に共通の一体の導電層により構成されている請求項１４に記載の電界効果トランジスタ。
【請求項１６】
前記半導体鉛直部は、基体平面に垂直方向に延在し且つ基体平面に平行方向に延在する壁状形状を有する請求項１２又は１３に記載の電界効果トランジスタ。
【請求項１７】
請求項１２に記載の電界効果トランジスタの製造方法であって、
絶縁基体上に、第１高濃度不純物層、低濃度不純物層および第２高濃度不純物層がこの順で積層配置された半導体層を形成する工程と、
前記半導体層をパターニングして、基体平面に垂直方向に延在する半導体鉛直部およびこの半導体鉛直部と一体の基体平面に平行方向に延在する半導体端子部を有する半導体パターンを形成する工程と、
前記半導体パターンを埋め込むように第１絶縁膜を形成する工程と、
上層側の前記高濃度不純物層の全部および前記低濃度不純物層の全部が露出するように、第１絶縁膜をエッチバックして、前記半導体パターンの一部を露出させる工程と、
前記半導体パターンの露出部表面にゲート絶縁膜用の第２絶縁膜を形成する工程と、
前記半導体パターンの前記低濃度不純物層を埋め込むようにゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜を加工して、前記低濃度不純物層の周囲を取り囲むゲート電極を形成する工程と、
前記ゲート電極及び前記半導体パターンを埋め込むように層間絶縁膜として第３絶縁膜を形成する工程とを有する電界効果トランジスタの製造方法。
【請求項１８】
前記半導体層は、前記半導体パターンの半導体鉛直部の形成に際し、少なくとも前記低濃度不純物層の部分において、基体平面方向の断面積が、上方に向かって次第に小さくなるようにエッチングにより加工される請求項１７に記載の電界効果トランジスタの製造方法。
【請求項１９】
請求項１２に記載の電界効果トランジスタの製造方法であって、
絶縁基体上の半導体層をパターニングして、基体平面に垂直方向に延在する半導体端子部に対応する半導体パターンを形成する工程と、
前記半導体パターンを埋め込むように第１絶縁膜を形成する工程と、
第１絶縁膜に、前記半導体パターンに達する開口を形成する工程と、
この開口内に、第１高濃度不純物層、低濃度不純物層および第２高濃度不純物層がこの順で積層配置されるように半導体材料を埋め込み、前記開口内に半導体鉛直部を形成する工程と、
上層側の前記高濃度不純物層の全部および前記チャネル用不純物層の全部が露出するように、第１絶縁膜をエッチバックして、前記半導体鉛直部の一部を露出させる工程と、
前記半導体鉛直部の露出部表面にゲート絶縁膜用の第２絶縁膜を形成する工程と、
前記半導体鉛直部の前記低濃度不純物層を埋め込むようにゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜を加工して、前記低濃度不純物層の周囲を取り囲むゲート電極を形成する工程と、
前記ゲート電極及び前記半導体鉛直部を埋め込むように層間絶縁膜として第３絶縁膜を形成する工程を有する電界効果トランジスタの製造方法。
【請求項２０】
前記開口は、少なくとも前記低濃度不純物層が形成される部分において、基体平面方向の断面積が、下方に向かって次第に小さくなるように形成される請求項１９に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、電界効果トランジスタは、微細化とともに高速動作および低消費電力等の特性向上を目的として、種々の構造が提案・開発されている。
【０００３】
例えば、特開２００３−２９８０６３号公報（特許文献１）には、ショートチャネル効果の抑制と駆動力の向上を目的とした電界効果トランジスタが開示されている。このトランジスタは、ソース領域とドレイン領域を有する半導体からなる基体と、ソース領域とドレイン領域の間の相対する主面に設けられた一対のゲート電極とを有するダブルゲート構造を持ち、この一対のゲート電極の間隔が、ソース領域側からドレイン領域側に向けて次第に小さくなっている。そして、特許文献１には、この電界効果トランジスタのゲート電圧とドレイン電流の関係を示す特性図（特許文献１の図３）が示され、ゲート電圧の低い領域でドレイン電流が通常構造（一対のゲート電極の間隔が一定）の場合より低下し、すなわち、ゲート電極のオフ時におけるショートチャネル効果が抑制されることが記載されている。また、ゲート電圧が高い領域では通常の構造と同様にドレイン電流が高く、すなわち、ゲート電極オン時に駆動電流を十分に確保できることが記載されている。
【特許文献１】特開２００３−２９８０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のように特許文献１には駆動電流が十分に確保できることが記載されているが、実際には、特許文献１の特性図に示されているように、ゲート電圧が高い領域ではドレイン電流が通常構造の場合より低下している。すなわち、特許文献１には、上記構造による駆動電流特性の改善効果は示されていない。
【０００５】
また、特許文献１の特性図は、特許文献１の図２にも示されているように、一対のゲート電極の間隔が、ソース領域側からドレイン領域側の全体にわたって通常構造のものより狭い構造について得られたものである。そのため、特許文献１の特性図は、一対のゲート電極の間隔の変化に加えて、その間隔を単に狭くしたサイズ縮小による影響を示していると思われる。
【０００６】
本発明の目的は、素子サイズを単に小さくするのではなく、特定の素子形状を採用することにより、ゲート電極オフ時のドレイン電流を抑えながら、ゲート電極オン時の駆動電流を向上した電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、下記の電界効果トランジスタ及びその製造方法を提供することができる。
【０００８】
（１）半導体基体と、この半導体基体上に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体基体上に設けられたゲート電極と、この半導体基体のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタであって、
ソース領域の、チャネル形成領域を挟んでドレイン領域と対面する部分の面積が、
ドレイン領域の、チャネル形成領域を挟んでソース領域と対面する部分の面積より小さいことを特徴とする電界効果トランジスタ。
【０００９】
（２）トランジスタのオン時に、ソース領域およびドレイン領域の、チャネル形性領域を挟んで互いに対面する両部分が覆われるように空乏層が形成される上記事項１に記載の電界効果トランジスタ。
【００１０】
（３）半導体基体と、この半導体基体上に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体基体上に設けられたゲート電極と、この半導体基体のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタであって、
前記半導体基体は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、ゲート長方向に垂直な断面の面積がドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。
【００１１】
（４）前記半導体基体は、トランジスタのオン時に、前記のソース領域とドレイン領域間の部分が完全に空乏化する上記事項３に記載の電界効果トランジスタ。
【００１２】
（５）基体平面から上方に突起した半導体層と、この半導体層上に設けられたゲート絶縁膜と、この半導体層の相対する両側面上に前記ゲート絶縁膜を介して設けられたゲート電極と、この半導体層のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタであって、
前記半導体層は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、当該半導体層の相対する両側面の間隔がドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。
【００１３】
（６）前記半導体層は、トランジスタのオン時に、前記のソース領域とドレイン領域間の部分が完全に空乏化する上記事項５に記載の電界効果トランジスタ。
【００１４】
（７）前記半導体層は、ソース領域が内側にドレイン領域が外側に位置するように、複数個環状に配置され、前記ゲート電極が、前記の各半導体層に共通の一体の導電層により構成されている上記事項５又は６に記載の電界効果トランジスタ。
【００１５】
（８）絶縁基体と、この絶縁基体上に設けられた半導体層と、この半導体層上に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体層上に設けられたゲート電極と、この半導体層のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタであって、
ソース領域およびドレイン領域は、前記半導体層において、基体平面に垂直な厚み方向の全域にわたって形成され、
前記半導体層は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、基体平面に垂直方向の厚みがドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。
【００１６】
（９）前記半導体層は、トランジスタのオン時に、前記のソース領域とドレイン領域間の部分が完全に空乏化する上記事項８に記載の電界効果トランジスタ。
【００１７】
（１０）前記ゲート電極と対向するように、前記ゲート絶縁膜、前記半導体層および絶縁体を介して制御電極を有する上記事項８又は９に記載の電界効果トランジスタ。
【００１８】
（１１）前記半導体層と対向するように前記絶縁基体を介して、高濃度不純物領域を持つ下部半導体層を有し、
前記高濃度不純物領域は、前記ゲート電極と対向するように、前記ゲート絶縁膜、前記半導体層および前記絶縁基体を介して配置されている上記事項８又は９に記載の電界効果トランジスタ。
【００１９】
（１２）基体平面に垂直方向に延在する半導体鉛直部と、この半導体鉛直部表面に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体鉛直部の周囲を取り囲むように設けられたゲート電極と、この半導体鉛直部のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタであって、
前記半導体鉛直部は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、基体平面方向に沿った断面の面積がドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。
【００２０】
（１３）前記半導体鉛直部は、トランジスタのオン時に、前記のソース領域とドレイン領域間の部分が完全に空乏化する上記事項１２に記載の電界効果トランジスタ。
【００２１】
（１４）前記半導体鉛直部は、基体平面に垂直方向に延在する柱状形状を有する上記事項１２又は１３に記載の電界効果トランジスタ。
【００２２】
（１５）前記半導体鉛直部は、互いに導通するように複数設けられ、前記ゲート電極が、前記の各半導体鉛直部に共通の一体の導電層により構成されている上記事項１４に記載の電界効果トランジスタ。
【００２３】
（１６）前記半導体鉛直部は、基体平面に垂直方向に延在し且つ基体平面に平行方向に延在する壁状形状を有する上記事項１２又は１３に記載の電界効果トランジスタ。
【００２４】
（１７）上記事項１２に記載の電界効果トランジスタの製造方法であって、
絶縁基体上に、第１高濃度不純物層、低濃度不純物層および第２高濃度不純物層がこの順で積層配置された半導体層を形成する工程と、
前記半導体層をパターニングして、基体平面に垂直方向に延在する半導体鉛直部およびこの半導体鉛直部と一体の基体平面に平行方向に延在する半導体端子部を有する半導体パターンを形成する工程と、
前記半導体パターンを埋め込むように第１絶縁膜を形成する工程と、
上層側の前記高濃度不純物層の全部および前記低濃度不純物層の全部が露出するように、第１絶縁膜をエッチバックして、前記半導体パターンの一部を露出させる工程と、
前記半導体パターンの露出部表面にゲート絶縁膜用の第２絶縁膜を形成する工程と、
前記半導体パターンの前記低濃度不純物層を埋め込むようにゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜を加工して、前記低濃度不純物層の周囲を取り囲むゲート電極を形成する工程と、
前記ゲート電極及び前記半導体パターンを埋め込むように層間絶縁膜として第３絶縁膜を形成する工程とを有する電界効果トランジスタの製造方法。
【００２５】
（１８）前記半導体層は、前記半導体パターンの半導体鉛直部の形成に際し、少なくとも前記低濃度不純物層の部分において、基体平面方向の断面積が、上方に向かって次第に小さくなるようにエッチングにより加工される上記事項１７に記載の電界効果トランジスタの製造方法。
【００２６】
（１９）上記事項１２に記載の電界効果トランジスタの製造方法であって、
絶縁基体上の半導体層をパターニングして、基体平面に垂直方向に延在する半導体端子部に対応する半導体パターンを形成する工程と、
前記半導体パターンを埋め込むように第１絶縁膜を形成する工程と、
第１絶縁膜に、前記半導体パターンに達する開口を形成する工程と、
この開口内に、第１高濃度不純物層、低濃度不純物層および第２高濃度不純物層をこの順で積層配置されるように半導体材料を埋め込み、前記開口内に半導体鉛直部を形成する工程と、
上層側の前記高濃度不純物層の全部および前記チャネル用不純物層の全部が露出するように、第１絶縁膜をエッチバックして、前記半導体鉛直部の一部を露出させる工程と、
前記半導体鉛直部の露出部表面にゲート絶縁膜用の第２絶縁膜を形成する工程と、
前記半導体鉛直部の前記低濃度不純物層を埋め込むようにゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜を加工して、前記低濃度不純物層の周囲を取り囲むゲート電極を形成する工程と、
前記ゲート電極及び前記半導体鉛直部を埋め込むように層間絶縁膜として第３絶縁膜を形成する工程を有する電界効果トランジスタの製造方法。
【００２７】
（２０）前記開口は、少なくとも前記低濃度不純物層が形成される部分において、基体平面方向の断面積が、下方に向かって次第に小さくなるように形成される上記事項１９に記載の電界効果トランジスタの製造方法。
【発明の効果】
【００２８】
本発明によれば、ゲート電極オフ時のドレイン電流を抑えながら、ゲート電極オン時の駆動電流が向上した電界効果トランジスタを提供することができる。
【００２９】
発明による電界効果トランジスタは、例えば、ソースをグランド（低電圧側電源線）に接続したｎＭＯＳと、ソースを電源側（高電圧側電源線）に接続したｐＭＯＳからなるＣＭＯＳ回路において、その特性を効果的に発揮することができる。
【発明を実施するための最良の形態】
【００３０】
本発明は、半導体基体と、この半導体基体上に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体基体上に設けられたゲート電極と、この半導体基体のゲート電極両側に設けられたソース領域およびドレイン領域を有する、いわゆるＭＩＳ型電界効果トランジスタの素子特性を改善するものであり、その主な特徴は、ソース領域の、チャネル形成領域を挟んでドレイン領域と対面する部分の面積が、ドレイン領域の、チャネル形性領域を挟んでソース領域と対面する部分の面積より小さいことにある。
【００３１】
ここで、チャネル形成領域を挟んで対面するとは、対面する両面が平行関係にある場合に限られず、所望の効果が得られる範囲内で、チャネル形成領域に面するソース領域表面の法線（表側の法線）およびチャネル形成領域に面するドレイン領域表面の法線（表側の法線）がゲート長方向に垂直な平面と交差するように形成されている場合を含む。
【００３２】
本発明によれば、ゲート電極オフ時のドレイン電流を抑えながら、ゲート電極オン時の駆動電流を向上することができる。より十分な効果を得る点から、ゲート電極のオン時において、ソース領域およびドレイン領域の、チャネル形成領域を挟んで互いに対面する両部分が覆われるように空乏層が形成されることが好ましい。上記のようにソース領域の対面部分のサイズがドレイン領域の対面部分のサイズより小さいと、ゲート電極がオンの時、ドレイン領域から出た電気力線はソース領域に向かって集中しやすくなり、ソース領域近傍が反転しやすくなる。その結果、オン電流が増大する。一方、ゲート電極がオフあるいは電圧が低い場合は、ドレイン領域からの電界はゲートに吸収されるため、オフ電流が増大することはない。
【００３３】
このような効果がより十分に得られる構造として、上記ＭＩＳ型電界効果トランジスタの半導体基体は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、ゲート長方向に垂直な断面の面積がドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有することが好ましい。より十分な効果を得る点から、ゲート電極のオン時に、前記のソース領域とドレイン領域間の部分が完全に空乏化することが好ましい。このような構造によれば、ドレイン領域からソース領域にかけて、ゲート長方向（あるいはチャネル長方向）に垂直な特定方向の半導体サイズが次第に小さくなり、電気力線が集中しやすくなる。例えば、後述のＦｉｎＦＥＴでは、突起半導体層の相対する両側面の間隔がドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する。また、後述の平面ＳＯＩ型ＦＥＴでは、絶縁基体上の半導体層の厚みがドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する。また、後述の縦型ＦＥＴでは、半導体鉛直部の基体平面方向の任意のサイズがドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する。これらのトランジスタは、突起半導体層、絶縁基体上の半導体層、半導体鉛直部のサイズに応じて、ソース領域およびドレイン領域の相対する対面部分の面積が決まる、すなわち、ソース領域の、チャネル形成領域を挟んでドレイン領域と対面する部分の面積が、ドレイン領域の、チャネル形性領域を挟んでソース領域と対面する部分の面積より小さい。
【００３４】
図１に、Ｆｉｎ型電界効果トランジスタ（以下ＦｉｎＦＥＴ）についてシミュレーションを行った結果を示す。図２は、このシミュレーションにおけるトランジスタ構造の説明図であり、ソース領域とドレイン領域間のチャネル領域部分の平面形状を示す。また、図３にＦｉｎＦＥＴの基本的な概略構造を示す。
【００３５】
ＦｉｎＦＥＴは、図３に示すように、絶縁層３０２の表面（基体平面）から上方に突起した突起半導体層３０３と、この突起半導体層の上部から相対する両側面上に延在するゲート電極３０４と、このゲート電極と突起半導体層の間に介在する絶縁膜３０５と、この突起半導体層のゲート電極両側に設けられたソース領域３０６及びドレイン領域３０７を有する。
【００３６】
ソース領域３０６及びドレイン領域３０７は、突起半導体層のゲート電極両側において、ゲート長方向Ｌに垂直な面内方向の全域にわたって形成されている。すなわち、ソース領域およびドレイン領域が形成された部分の突起半導体層の幅Ｗ（ゲート長方向に垂直で基体平面に平行な方向のサイズ）は、ソース領域およびドレイン領域の幅Ｗ方向のサイズに対応し、また、ゲート電極下のソース領域側およびドレイン領域側の突起半導体層の断面積（ゲート長方向に垂直な平面に沿った断面積）は、それぞれ対応位置のソース領域およびドレイン領域の断面積に対応する。ソース領域とドレイン領域間の半導体部分（チャネル領域）は、所定のしきい値電圧に応じて比較的低濃度に不純物が導入され、あるいは導入されない領域であり、ゲート電極への電圧の印加によりチャネルが形成される。
【００３７】
絶縁膜３０５は、突起半導体層の相対する両側面（基体平面に垂直方向の面）とゲート電極との間においてゲート絶縁膜として機能し、このゲート絶縁膜下の突起半導体層両側面に沿ってチャネルが形成される。突起半導体層の上面に厚い絶縁膜（キャップ絶縁膜）を形成することで、突起半導体層の上面側にチャネルを形成させない構成、すなわちダブルゲート構造を形成することができる。突起半導体層の上面とゲート電極と間の絶縁膜を側面上の絶縁膜と同程度に薄く形成してゲート絶縁膜として機能させることもでき、突起半導体層の両側面および上面をチャネル形成面とする、いわゆるトライゲート構造を形成することもできる。突起半導体層の上面の絶縁膜と側面の絶縁膜は同じ材料で形成されていてもよいし、異なる材料で形成されていてもよい。
【００３８】
図３に示す構造では、支持基板３０１上に設けられた絶縁層３０２上に突起半導体層３０３が設けられているが、この絶縁層自体を支持基板とし、支持基板３０１を省略することもできる。また、支持基板３０１に代えて半導体基板を用い、突起半導体層を絶縁層３０２下の半導体基板と一体の構造とすることもできる。この場合、半導体基板を加工して突起部を形成し、絶縁層をこの突起部の上部が露出するように半導体基板上に設け、露出する突起部分を突起半導体層３０３とすることができる。なお、ＦｉｎＦＥＴにおける「基体平面」とは、基板に平行な任意の面を意味し、ここでは絶縁層３０２（以下、適宜「ベース絶縁層」という）の上面に対応し、この絶縁層上面から上方で露出する半導体部分が突起半導体層に相当する。
【００３９】
本実施形態におけるＦｉｎＦＥＴの突起半導体層は、ゲート電極に少なくとも覆われた部分において、突起半導体層の相対する両側面の間隔、すなわち図３においては、基板平面に平行であってゲート長方向Ｌに垂直な方向のサイズＷが、ドレイン領域側からソース領域側へ向かって次第に小さくなる構造を有している。この構造は、シミュレーションに用いたトランジスタ構造を示す図２（ａ）に対応する。図２（ａ）は、ソース側の幅Ｗｓが狭く、ドレイン側の幅Ｗｄが広い突起半導体層のチャネル領域部分をしめす（Ｗｄ＝１．２Ｗｓ、本発明：ＷＤ）。一方、図２（ｂ）及び図２（ｃ）は比較のための構造を示し、図２（ｂ）は、一定の幅Ｗｃを持つ突起半導体層のチャネル領域部分を示し（Ｗｃ＝（Ｗｄ＋Ｗｓ）／２、比較例：ＲＥＦ）、図２（ｃ）は、ソース側の幅Ｗｓが広く、ドレイン側の幅Ｗｄが狭い突起半導体層のチャネル領域部分（Ｗｓ＝１．２Ｗｄ、比較例：ＷＳ）を示す。
【００４０】
シミュレーションに用いたＦｉｎＦＥＴは、ダブルゲート構造を有し、突起半導体層が半導体基板と一体の構造のものを用いた。その他の条件は次の通りである。
【００４１】
突起半導体層の幅Ｗ（ソース／ドレイン端部での幅）：（Ｗｓ＋Ｗｄ）／２＝２０ｎｍで固定、
本発明ＷＤ（図２（ａ））；Ｗｓ＝１８．２ｎｍ、Ｗｄ＝２１．８ｎｍ、Ｗｄ／Ｗｓ＝１．２０（ソース側のゲート端部での幅Ｗｇｓ＝１８ｎｍ、ドレイン側のゲート端部でのＷｇｄ＝２２ｎｍ、Ｗｇｄ／Ｗｇｓ＝１．２２）、
比較例ＷＳ（図２（ｃ））；Ｗｓ＝２１．８ｎｍ、Ｗｄ＝１８．２ｎｍ、Ｗｓ／Ｗｄ＝１．２０（ソース側のゲート端部での幅Ｗｇｓ＝２２ｎｍ、ドレイン側のゲート端部でのＷｇｄ＝１８ｎｍ、Ｗｇｓ／Ｗｇｄ＝１．２２）、
突起半導体層の高さＨ：４０ｎｍ、
ゲート長Ｌ：４０ｎｍ、
ソース・ドレイン間距離：３６ｎｍ、
ゲート酸化膜厚：２ｎｍ、
チャネル領域の不純物濃度：１×１０18ｃｍ-3、
ソース領域およびドレイン領域の不純物濃度：１×１０20ｃｍ-3（ゲート端から２ｎｍの範囲で減少してチャネル領域の濃度と一致）、
ドレイン電圧：１．２Ｖ。
【００４２】
図１の特性図（シミュレーション結果）が示すように、ゲート電圧が高い領域では、本発明ＷＤは、比較例ＲＥＦよりも高いドレイン電流が得られ（図１（ａ））、ソース近傍のチャネル表面電位についても高い数値が得られている（図１（ｂ））。一方、ゲート電圧が低い領域では、本発明ＷＤと比較例ＲＥＦの特性は同等になっている。この結果より、本発明によれば、ゲート電極オフ時のドレイン電流を抑えながら、ゲート電極オン時の駆動電流を向上できることがわかる。これに対して、比較例ＷＳは、ゲート電圧が高い領域において、ドレイン電流およびソース近傍のチャネル表面電位のいずれも、本発明ＷＤ及び比較例ＲＥＦより低い数値を示し、本発明ＷＤと比較して十分な駆動電流が得られないことがわかる。このような本発明による効果は、ゲート電極のオン時において、ソース領域とドレイン領域間のゲート電極に覆われた半導体基体部分（チャネル領域）が完全に空乏化する場合において、より高い効果が得られる。
【００４３】
以下に、本発明に係るＦｉｎＦＥＴについてさらに説明する。
【００４４】
図４は、図３に対応する本発明に係るＦｉｎＦＥＴの説明図であり、図４（ａ）は側面図、図４（ｂ）はＡ−Ａ線に沿った断面図、図４（ｃ）はＣ−Ｃ線に沿った断面図、図４（ｄ）はＢ−Ｂ線に沿った断面図を示す。図中の４０２は絶縁層、４０３は突起半導体層、４０４はゲート電極、４０５は絶縁膜、４０６はソース領域、４０７はドレイン領域、４０８チャネル領域を示し、支持基板を省略している。
【００４５】
図４に示す本発明のＦｉｎＦＥＴ構造は、突起半導体層４０３の構造以外は、図３を用いて説明した構造と同様な構造をとることができる。
【００４６】
本発明に係るＦｉｎＦＥＴは、その突起半導体層４０３のゲート電極に少なくとも覆われた部分において、突起半導体層の相対する両側面の間隔、すなわち図４においては、基板平面に平行であってゲート長方向Ｌに垂直な方向の間隔Ｗが、ドレイン領域４０７側からソース領域４０６側へ向かって次第に小さくなる構造を有している。この構造では、この間隔Ｗの変化に応じて、ゲート長方向Ｌに垂直な平面に沿った断面積Ａがドレイン領域側からソース領域側へ向かって次第に小さくなる。すなわち、ソース領域の、チャネル領域と接する部分の面積が、ドレイン領域の、チャネル領域と接する部分の面積より小さい。
【００４７】
この突起半導体層４０３は、ゲート電極に覆われた部分において、特にソース領域とドレイン領域間のチャネル領域部分において、ゲート長方向Ｌに垂直な断面について、ソース領域側の最小断面積Ａｓに対するドレイン領域側の最大断面積Ａｄの面積比率（Ａｄ／Ａｓ）が、１．０５〜３の範囲にあることが好ましく、１．１〜１．５の範囲にあることがより好ましい。また、この突起半導体層４０３は、ゲート電極に覆われた部分において、特にソース領域とドレイン領域間のチャネル領域部分において、ソース領域側の最小間隔Ｗｓに対するドレイン領域側の最大間隔Ｗｄの間隔比率（Ｗｄ／Ｗｓ、基板平面に平行な同一平面内における比率）が、１．０５〜３の範囲にあることが好ましく、１．１〜１．５の範囲にあることがより好ましい。これらの比率が小さすぎると所望の効果を十分に得ることができなくなる。逆に大きすぎると、面積や幅が小さい側の半導体部分の強度が低下したり、その部分の寸法制御の精度が低下するおそれがある。また、電流が斜めに走行することで実効的にチャネル長が伸びるため効果が飽和しやすくなる。
【００４８】
本発明における突起半導体層が図４に示すように相対する側面を有する壁状形状を有する場合は、その側面としては、移動度や、平坦なゲート絶縁膜形成の容易さ等の点から、｛１００｝面、｛１１０｝面、｛１１１｝面を好適に用いることができる。
【００４９】
図１６及び図１７に、種々の突起半導体層の断面形状を示す（図４（ｄ）の断面図に対応）。４０１は支持基板、４０２は絶縁層、４０３は突起半導体層、４０４はゲート電極、４０５ａはゲート絶縁膜、４０５ｂはキャップ絶縁膜を示す。
【００５０】
ＦｉｎＦＥＴの突起半導体層４０３は、図１６に示すように突起半導体層上面にゲート絶縁膜４０５ａより厚いキャップ絶縁膜４０５ｂを載せてもよいし、図１７に示すように載せなくてもよく、適宜選択することができる。また、図１７に示すように突起半導体層の角を丸くしてもよく、これにより素子動作時の電界集中を抑えることができる。
【００５１】
また突起半導体層の構造は、図１６（ａ）及び図１７（ａ）に示す構造（突起半導体層４０３の下端とゲート電極の下端がほぼ同一平面上にある）に限られず、図１６（ｂ）〜（ｄ）、図１７（ｂ）〜（ｄ）に示す構造をとってもよい。
【００５２】
図１６（ｂ）及び図１７（ｂ）は、突起半導体層４０３の下端よりも下方にゲート電極４０４の下端が延在する構造を示す。この構造は、ゲート電極がギリシャ文字の「π」に似ていることから「πゲート構造」と呼ばれ、ゲートによるチャネルの制御性を高めることができる。この構造によれば、突起半導体層下端より下方のゲート電極部分によって、突起半導体層下部の電位に対する制御性を高めることができ、オンオフ遷移の急嵯性（サブスレショールド特性）が向上し、オフ電流を抑制することができる。
【００５３】
図１６（ｃ）及び図１７（ｃ）は、突起半導体層４０３の下面側へ一部ゲート電極４０４が回り込んでいる構造を示す。この構造は、ゲート電極がギリシャ文字の「Ω」に似ていることから「Ωゲート構造」と呼ばれている。この構造によれば、ゲートによるチャネルの制御性を高めるとともに、突起半導体層の下面もチャネルとして利用できるため駆動能力を向上することができる。
【００５４】
図１６（ｄ）及び図１７（ｄ）は、突起半導体層４０３の下面側へゲート電極４０４が完全に回り込んでいる構造を示す。この構造は、ゲート下部分において突起半導体層が基体平面に対して空中に浮いた状態となり、「ゲート・オール・アラウンド（ＧＡＡ）構造」と呼ばれている。この構造によれば、突起半導体層の下面もチャネルとして利用できるため駆動能力を向上することができ、短チャネル特性も向上することができる。
【００５５】
本発明のＦｉｎＦＥＴにおけるソース領域およびドレイン領域は、突起半導体層のゲート電極両側部分に高濃度の不純物が導入された拡散層をソース領域およびドレイン領域とすることができる。また、ソース領域およびドレイン領域を完全に金属化したショットキー・ソース／ドレイン構造としてもよい。ソース領域とドレイン領域のＷ方向（基体平面に平行であってゲート長方向Ｌに垂直な方向）のサイズ（幅）は、図４（ｂ）に示すように、それぞれチャネル領域と接する部分の幅と同じに形成してもよいし、後述の図５（ａ）に示すように、突起半導体層の全体にわたって幅が変化していてもよい。また、抵抗を下げる点から、ソース領域およびドレイン領域の少なくとも一方の幅をチャネル領域よりも広くしてもよい。
【００５６】
本発明に係るＦｉｎＦＥＴは、その突起半導体層の両側面に主たるチャネルが形成され、また突起半導体層のチャネル領域部分の幅（Ｗ方向のサイズ）が、動作時に当該突起半導体層の両側面からそれぞれ形成される空乏層により完全に空乏化されるサイズであることが好ましい。このような構成は、カットオフ特性やキャリア移動度の向上、基板浮遊効果の低減に有利である。このような構成が得られる素子構造としては、突起半導体層のチャネル領域部分の幅が、当該突起半導体層の高さＨの２倍以下、あるいはゲート長Ｌ以下であることが好ましい。具体的には、突起半導体層のチャネル領域部分の幅は、加工精度や強度等の観点から、５ｎｍ以上に設定することが好ましく、１０ｎｍ以上がより好ましく、一方、当該突起半導体層の側面に形成されるチャネルを支配的なチャネルとし且つ完全空乏型の構造を得る観点から、６０ｎｍ以下に設定することが好ましく、３０ｎｍ以下がより好ましい。
【００５７】
本発明に係るＦｉｎＦＥＴは、例えば、下記の範囲で適宜設定することができる。
【００５８】
突起半導体層の幅Ｗ：５〜１００ｎｍ、
突起半導体層の高さＨ：２０〜２００ｎｍ、
ゲート長Ｌ：１０〜１００ｎｍ、
ゲート絶縁膜の厚さ：１〜５ｎｍ（ＳｉＯ2の場合）、
チャネル領域の不純物濃度：０〜１×１０19ｃｍ-3、
ソース領域、ドレイン領域の不純物濃度：１×１０19〜１×１０21ｃｍ-3。
【００５９】
なお、突起半導体層の高さＨは、絶縁層上面（基体平面）から突起した半導体部分の基板平面に垂直方向の長さを指す。また、チャネル領域は、ゲート電極下の、ソース領域とドレイン領域間の突起半導体層部分を指す。
【００６０】
突起半導体層の材料としては、シリコン、シリコン・ゲルマニウム、ゲルマニウムを好適に用いることができる。また必要に応じてこれら材料の積層体を用いることができる。突起半導体層の材料としては、特に単結晶シリコンを好適に用いることができる。
【００６１】
基体平面を構成する絶縁層（ベース絶縁層）の材料としては、所望の絶縁性を有するものであれば特に制限はなく、例えばＳｉＯ2、Ｓｉ3Ｎ4、ＡｌＮ、アルミナ等の金属酸化物や、有機絶縁材料を挙げることができる。
【００６２】
ＦｉｎＦＥＴは、絶縁層上に半導体層を有するＳＯＩ（Silicon on Insulator）基板を用いて形成することができ、このＳＯＩ基板としては、ＳＩＭＯＸ（Silicon Implanted Oxide）や、貼り合わせ基板（bonded wafer, bonding SOI）、ＳＯＳ（シリコン・オン・サファイア、シリコン・オン・スピネル）、半導体層を有する石英基板およびＡｌＮ基板などが挙げられる。
【００６３】
ゲート電極の材料としては、所望の導電率及び仕事関数を持つ導電体を用いることができ、例えば不純物が導入された多結晶シリコン、多結晶ＳｉＧｅ、多結晶Ｇｅ、多結晶ＳｉＣ等の不純物導入半導体、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｒｅ、Ｒｕ等の金属、ＴｉＮ、ＴａＮ、ＨｆＮ、ＷＮ等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。また、ゲート電極の構造は、単層膜の他、半導体と金属膜との積層膜、金属膜同士の積層膜、半導体とシリサイド膜との積層膜等の積層構造を用いることができる。
【００６４】
ゲート絶縁膜としては、ＳｉＯ2膜、ＳｉＯＮ膜を用いることができる他、いわゆる高誘電体絶縁膜（Ｈｉｇｈ−Ｋ膜）を用いてもよい。Ｈｉｇｈ−Ｋ膜としては、例えば、Ｔａ2Ｏ5膜、Ａｌ2Ｏ3膜、Ｌａ2Ｏ3膜、ＨｆＯ2膜、ＺｒＯ2膜等の金属酸化膜、ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ等の組成式で示される複合金属酸化物を挙げることができる。また、ゲート絶縁膜は積層構造を有していてもよく、例えばシリコン等の半導体層に、ＳｉＯ2やＨｆＳｉＯ等のシリコン含有酸化膜を形成し、その上にＨｉｇｈ−Ｋ膜を設けた積層膜を挙げることができる。
【００６５】
本発明に係るＦｉｎＦＥＴは、１つのトランジスタ内に複数の突起半導体層を、例えばライン状あるいは環状に配列して有し、これら複数の突起半導体層に跨って設けられた一体の導体配線でゲート電極が構成された、いわゆるマルチ構造をとってもよい。それぞれの突起半導体層に係る素子構造は、前述と同様な構造にすることできる。素子特性の均一性や加工の容易さ等の観点から、各突起半導体層は同形状であることが好ましい。このようなマルチ構造は、基板平面に垂直方向をチャネル幅とする突起半導体層を複数有するため、チャネル幅あたりの必要な平面的面積を小さくすることができ、素子の微細化に有利である。また、このマルチ構造は、チャネル幅の異なる複数種のトランジスタを１チップ内に形成する場合でも、突起半導体層の数を変えることによりチャネル幅を制御することができ、これにより、チャネル幅を変えるために素子の高さを変える必要がなくなるため、素子の凹凸の程度を抑えて素子特性の均一性を確保することができる。
【００６６】
上記のマルチ構造を有するＦｉｎＦＥＴの一例を図５に示す。図５（ａ）は突起半導体５０３の配置を示す平面図であり、図５（ｂ）は本実施形態のＦｉｎＦＥＴの平面図であり、図５（ｃ）はＡ−Ａ線に沿った断面図である。図中、５０２は絶縁層、５０３は突起半導体層、５０４はゲート電極層、５０５は絶縁膜、５０６はソース電極層、５０７はドレイン電極層を示す。この図に示す例では、複数の突起半導体層が環状に配列されているが、突起半導体層同士がほぼ平行になるようにライン状に配列してもよい。
【００６７】
図５に示す構造において、突起半導体層５０３は、間隔Ｗの狭いソース領域が内側に、間隔Ｗの広いドレイン領域が外側に位置するように、複数個環状に配置されている。複数の突起半導体層の各ソース領域に共通のソース電極層５０６が接続され、各ドレイン領域に共通のドレイン電極層５０７が接続されている。また、複数の突起半導体層の各チャネル領域上には絶縁膜５０５を介して共通のゲート電極層５０４が接続されている。この構造によれば、ゲート電極層５０４へ接続するゲート端子、ソース電極層５０６へ接続するソース端子、ドレイン電極層５０７へ接続するドレイン端子により、突起半導体層毎に構成されたトランジスタ単位の複数を同時に動作させることができ、１つのトランジスタとして大きな駆動電流を得ることができる。また、この構造によれば、複数の突起半導体層が、間隔Ｗの狭いソース領域が内側に、間隔Ｗの広いドレイン領域が外側に配置されているため、素子の占有面積を小さくすることができる。
【００６８】
以下、ＦｉｎＦＥＴの製造方法について例を挙げて説明する。
【００６９】
まず、シリコン基板からなる支持基板と、ＳｉＯ2からなる埋め込み絶縁層（ベース絶縁層）と、単結晶シリコンからなる半導体層とからなるＳＯＩ基板（ＳＩＭＯＸ基板）を用意する。そして、このＳＯＩ基板の半導体層上に犠牲酸化膜を形成し、この犠牲酸化膜を介してチャネル領域のための不純物をイオン注入する。次いで、犠牲酸化膜を除去した後、半導体層上にキャップ絶縁膜形成用の絶縁膜（キャップ形成用絶縁膜）を形成する。なお、上記のイオン注入、犠牲酸化膜の形成と除去とは適宜省略することができる。
【００７０】
次に、フォトリソグラフィとドライエッチングにより、半導体層とその上に形成されたキャップ形成用絶縁膜とをパターニングして、突起半導体層を形成する。その際、使用するマスクは、目的の突起半導体層の形状に応じて、相対する両辺の間隔が次第に狭くなるパターン形状を有するものを用いる。次いで、突起半導体層の側面にゲート絶縁膜を形成する。
【００７１】
なお、キャップ形性用絶縁膜と半導体層とを連続してパターニングする代わりに、まずフォトリソグラフィによりキャップ形成用絶縁膜をパターニングし、レジストマスクを除去した後、パターニングされたキャップ形性用絶縁膜をマスク（ハードマスク）として半導体層をパターニングしてもよい。また、突起半導体層の上面にキャップ絶縁膜を有しないＦｉｎＦＥＴを製造する場合、フォトリソグラフィ工程の前にキャップ形成用絶縁膜を除去してもよい。
【００７２】
次に、多結晶シリコン膜を全面に形成し、これをパターニングしてゲート電極用配線パターンを形成する。次いで、基板平面に対して斜め方向から不純物のイオン注入を行って、この配線パターンに導電性を付与し、ゲート電極用配線を形成するとともに突起半導体層にソース領域およびドレイン領域を形成する。
【００７３】
次に、全面に層間絶縁膜を形成し、化学的機械的研磨（ＣＭＰ）法により表面を研磨して平坦化し、公知の方法によって、ソース領域、ドレイン領域およびゲート電極用配線に接続するプラグ等の埋め込み導電部を形成し、これらの埋め込み導電部にそれぞれ接続する上層配線を形成する。この埋め込み導電部は、ＷやＣｕを用いて形成することができ、上層配線はＣｕやＡｌを用いて形成することができる。
【００７４】
以上に説明したプロセスにおいて、次の工程を加えることにより、ゲート電極用配線の側面にサイドウォールを設けることもできる。
【００７５】
ゲート電極用配線の形成後、全面にサイドウォール形成用の絶縁膜をゲート電極が埋設される厚さに設け、ＣＭＰ法により表面を平坦化する。次いで、ゲート電極用配線のゲート長方向の幅より広い幅を持つレジストパターンを当該ゲート電極用配線に重なるように絶縁膜上に設け、このレジストパターンをマスクとしてその絶縁膜を選択的に除去する。このとき、突起半導体層上のキャップ絶縁膜も選択的に除去される。これにより、ゲート電極用配線の側面にその絶縁膜からなるサイドウォールを設けることができる。不純物のイオン注入は、このサイドウォールの形成工程の後に行ってもよいし、前後の両方で行ってもよい。前後に行う場合は、サイドウォール下に比較的低濃度の不純物拡散層を設けることができ、いわゆるＬＤＤ（Lightly doped drain）構造を形成することができる。
【００７６】
サイドウォールは次の方法によっても形成することができる。ゲート電極用配線の形成後、全面にサイドウォール形成用の絶縁膜を凹凸の上面にも側面にも同等の厚さ（形成面に垂直方向の厚さ）だけ堆積されるように比較的薄く設け、これを異方性のエッチングにより上下方向にのみ削り戻す（エッチバックする）。このサイドウォールの形成法は従来の平面型電界効果トランジスタの製造に用いられる手法と同様であるが、この方法では突起半導体層の側面にもサイドウォールが形成される場合がある。これを防ぐため、ゲート電極を充分厚くしたうえで、突起半導体層の側面にサイドウォールが残らないように充分にエッチバックを行うことが望ましい。
【００７７】
上記のようにしてサイドウォールを形成し、不純物のイオン注入を行った後に、突起半導体層の表面に低抵抗化層を形成してもよい。この低抵抗化層は、ＮｉＳｉ、ＣｏＳｉ2、ＴｉＳｉ2、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ等の金属または金属化合物を突起半導体層の露出部にＣＶＤ法等により選択的に成長することで形成することができる。また、こうして成長した金属を、突起半導体層を構成するシリコンとシリサイド化反応させて接触抵抗の低減を図ってもよい。あるいは、この低抵抗化層は、Ｎｉ、Ｃｏ、Ｔｉ等をＰＶＤ法、ＣＶＤ法等により非選択的に成長させ、これをサリサイド化させる（突起半導体層の露出部において、この金属と突起半導体層を構成するシリコンとを自己整合的にシリサイド化反応させ、その後未反応の金属のみを除去する）ことによっても形成することができる。以上のシリサイド化を行う場合、突起半導体層におけるゲート長方向の導電性の観点から、突起半導体層の芯部に未反応部分（単結晶シリコン）を残すことが好ましい。あるいは未反応部分を意図的になくすことで、ショットキー・ソース／ドレインを形成することもできる。
【００７８】
以下に、本発明の電界効果トランジスタのその他の実施形態（平面ＳＯＩ型ＦＥＴ）について説明する。
【００７９】
図６に、ＳＯＩ基板を用いて製造された平面型の電界効果トランジスタ（以下、平面ＳＯＩ型ＦＥＴ）の概略構造を示す。この図は、基板平面に垂直方向かつゲート長方向に沿った断面図である。図中の６０２は絶縁層、６０３は半導体層、６０４はゲート電極、６０５はゲート絶縁膜、６０６はソース領域、６０７はドレイン領域、６０８はチャネル領域を示し、支持基板を省略している。ゲート長方向Ｌは基板平面に平行とする。
【００８０】
本発明に係る平面ＳＯＩ型ＦＥＴは、半導体層６０３のゲート電極に少なくとも覆われた部分において、半導体層の基板平面に垂直方向の厚みＷが、ドレイン領域６０７側からソース領域６０６側へ向かって次第に小さくなる構造を有している。そして、ソース領域６０６及びドレイン領域６０７は、半導体層６０３のゲート電極両側において、基板平面に垂直な厚み方向の全域にわたって形成されている。すなわち、ソース領域６０６及びドレイン領域６０７は絶縁層６０２に接するように形成されている。よって、半導体層６０３の厚みＷは、ソース領域およびドレイン領域のＷ方向（基板平面に垂直方向）のサイズに対応する。したがって、この構造では、ソース領域の、チャネル領域と接する部分の面積が、ドレイン領域の、チャネル領域と接する部分の面積より小さい。なお、半導体層６０３の基板平面方向の終端は素子分離領域との境界とすることができる。
【００８１】
この半導体層６０３は、ゲート電極に覆われた部分において、特にソース領域とドレイン領域間のチャネル領域部分において、ゲート長方向Ｌに垂直な断面について、ソース領域側の最小断面積Ａｓに対するドレイン領域側の最大断面積Ａｄの面積比率（Ａｄ／Ａｓ）が、１．０５〜３の範囲にあることが好ましく、１．１〜１．５の範囲にあることがより好ましい。また、この半導体層６０３は、ゲート電極に覆われた部分において、特にソース領域とドレイン領域間のチャネル領域部分において、ソース領域側の最小厚みＷｓに対するドレイン領域側の最大厚みＷｄの厚み比率（Ｗｄ／Ｗｓ、基板平面に垂直な同一平面内における比率）が、１．０５〜３の範囲にあることが好ましく、１．１〜１．５の範囲にあることがより好ましい。これらの比率が小さすぎると所望の効果を十分に得ることができなくなる。逆に大きすぎると、面積や厚みが小さい側の半導体部分の強度が低下したり、その部分の寸法制御の精度が低下するおそれがある。また、電流が斜めに走行することで実効的にチャネル長が伸びるため効果が飽和しやすくなる。
【００８２】
このような平面ＳＯＩ型ＦＥＴは、ゲート電極のオン時において、ソース領域とドレイン領域間のゲート電極に覆われた半導体層部分（チャネル領域）が完全に空乏化する場合において、より高い効果が得られる。
【００８３】
本発明に係る平面ＳＯＩ型ＦＥＴは、上記構造以外は、ＳＯＩ基板を用いて製造される従来の平面型電界効果トランジスタと同様な構造をとることができる。例えば、下記の範囲で適宜設定することができる。
【００８４】
半導体層の厚さＷ：２．５〜５０ｎｍ、
ゲート長Ｌ：１０〜１００ｎｍ、
ゲート絶縁膜の厚さ：１〜５ｎｍ（ＳｉＯ2の場合）、
チャネル領域の不純物濃度：０〜１×１０19ｃｍ-3、
ソース領域、ドレイン領域の不純物濃度：１×１０19〜１×１０21ｃｍ-3。
【００８５】
以下に、平面ＳＯＩ型ＦＥＴの製造方法について例を挙げて説明する。
【００８６】
まず、シリコン基板からなる支持基板と、ＳｉＯ2からなる埋め込み絶縁層（ベース絶縁層）と、単結晶シリコンからなる半導体層とからなるＳＯＩ基板（ＳＩＭＯＸ基板）を用意する。
【００８７】
次に、半導体層６０３上に、ＳｉＮ／ＳｉＯ2積層膜等の耐酸化膜を形成し、これをフォトリソグラフィ技術によりパターニングして、図７に示すように、耐酸化マスク６１１を形成する（図７中では支持基板を省略）。この耐酸化マスク６１１は、ソース領域を形成しようとする領域全体を露出させ、且つドレイン領域を形成しようとする領域全体を少なくとも被覆するようにパターニングされる。
【００８８】
次に、酸化処理をおこない、耐酸化マスク６１１に覆われていない領域、すなわち半導体層６０３の露出部分を酸化して選択酸化膜６１２を形成する。この酸化処理は、半導体層６０３の露出部分において厚み方向の全体が酸化されない範囲内で条件を適宜設定する。酸化処理としては、例えば７００〜１０００℃で１〜１００分、水蒸気雰囲気あるいは酸素雰囲気で酸化を行うことができる。厚み方向の酸化程度は、酸化の温度と時間、および酸化の雰囲気（酸素濃度や水蒸気濃度等）により適宜調整が可能である。水蒸気雰囲気を用いるほうが低温、短時間で酸化を行うことができる点で望ましい。また酸化の横方向の広がりはこれら酸化条件に加えて、ＳｉＮ下のＳｉＯ2の膜厚によっても調整が可能であり、ＳｉＯ2を厚くするほど横方向の酸化距離が増大する。ＳｉＯ2膜厚としてはトランジスタのゲート長に応じて例えば５〜５００ｎｍの範囲で調整することができる。
【００８９】
このような酸化処理を行うことにより、半導体層６０３と耐酸化マスク６１１との界面方向に沿って酸化の程度に違いが発生し、酸化膜の厚みが次第に変化する領域が形成される。この酸化膜の厚みが次第に変化する領域に対応して半導体層の厚みが次第に変化する領域が形成される。
【００９０】
次に、耐酸化マスク６１１及び選択酸化膜６１２を除去して、厚みが次第に変化する領域６１３を有する半導体層６０３が形成される。
【００９１】
次に、従来の平面型電界効果トランジスタの製造方法に従って、半導体層６０３の厚みが次第に変化している領域上にゲート絶縁膜およびゲート電極、半導体層６０３の厚みが次第に変化している領域にチャネル領域、半導体層６０３が薄い領域にソース領域、半導体層６０３が厚い領域にドレイン領域を形成し、本発明の平面ＳＯＩ型ＦＥＴを得ることができる。
【００９２】
図８に、本発明に係る平面ＳＯＩ型ＦＥＴの他の実施形態を示す。この図は、基板平面に垂直方向かつゲート長方向Ｌに沿った断面図である。
【００９３】
本実施形態では、制御電極８０１が、ゲート電極６０４と対向するように、ゲート絶縁膜６０５、半導体層６０３及び絶縁体を介して設けられている。この制御電極は、所望の効果に応じて、ゲート電極と独立に電圧をかける構成にしてもよいし、ゲート電極と導通する構成にしてもよい。制御電極８０１に、ゲート電極と独立に電圧をかける構成にすることにより、しきい値を制御することができる。また、制御電極をゲート電極と導通させ、半導体層６０３と制御電極間の絶縁体の厚みをゲート絶縁膜６０５と同程度に薄くする構成することにより、制御電極をゲート電極として機能させることができ、いわゆるダブルゲート構造を形成することができる。
【００９４】
本実施形態のトランジスタは、次のようにして製造することができる。
【００９５】
まず、支持基板６０１及び絶縁層６０２ａからなる積層基板を用意し、その絶縁層上に、制御電極形成用の導電膜を形成する。そして、この導電膜をフォトリソグラフィとドライエッチングによりパターニングして制御電極８０１を形成する（図９（ａ））。
【００９６】
次に、制御電極８０１を埋め込むように絶縁性材料を堆積し、次いで、化学的機械的研磨（ＣＭＰ）により制御電極表面が露出するまで研磨し、制御電極８０１および絶縁層６０２ｂの表面を平坦化する（図９（ｂ））。
【００９７】
次に、制御電極８０１が形成された基板に、支持基板９０１、半導体層９０２及び絶縁層９０３からなる積層基板を、通常の貼り合わせ技術により接合する（図９（ｃ））。その際、絶縁層９０３の表面と、制御電極の露出面とを貼り合わせる。図中のＰは貼り合わせ位置を示す。
【００９８】
次に、支持基板９０１を分離・除去して、制御電極８０１が埋め込まれた絶縁層６０２上に半導体層６０３（９０２）が設けられた積層基板を得ることができる（図９（ｄ））。以降、この積層基板を用い、図７を用いて説明した方法に従って、トランジスタを形成することができる。
【００９９】
図１０に、本発明に係る平面ＳＯＩ型ＦＥＴの他の実施形態を示す。この図は、基板平面に垂直方向かつゲート長方向Ｌに沿った断面図である。
【０１００】
本実施形態では、半導体からなる支持基板６０１に、高濃度不純物領域１００１を有し、この高濃度不純物領域１００１は、ゲート電極６０４と対向するように、ゲート絶縁膜６０５、半導体層６０３および絶縁層６０２を介して設けられている。この高濃度不純物領域１００１は、支持基板である半導体基板６０１中において不純物導入量が周囲よりも選択的に多い領域であり、不純物量は、所望の効果に応じて適宜設定することができる。この高濃度不純物領域１００１へ電圧を印加することにより、しきい値を制御することができ、また、ソース・ドレインの寄生容量を低減することもできる。高濃度不純物領域の導電型は、所望のしきい値に応じて適宜選択できる。また、半導体基板中の高濃度不純物領域の導電型と、その周囲の導電型とは同じであっても、異なっていてもよく、適宜選択できる。
【０１０１】
本実施形態のトランジスタは、次のようにして製造することができる。
【０１０２】
まず、半導体基板６０１を用意し、必要により全体に不純物を導入する。この半導体基板上にフォトリソグラフィによりマスクを形成し、マスクの開口部に不純物を導入して高濃度不純物領域１００１を形成し、このマスクを除去する（図１１（ａ））。
【０１０３】
次に、この半導体基板に、支持基板９０１、半導体層９０２及び絶縁層９０３からなる積層基板を、通常の貼り合わせ技術により接合する（図１１（ｂ））。その際、絶縁層９０３の表面と、半導体基板の高濃度不純物領域形成面とを貼り合わせる。図中のＰは貼り合わせ位置を示す。
【０１０４】
次に、支持基板９０１を分離・除去して、高濃度不純物領域１００１が形成された半導体基板６０１上に絶縁層６０２（９０３）を介して半導体層６０３（９０２）が設けられた積層基板を得ることができる（図１１（ｃ））。以降、この積層基板を用い、図７を用いて説明した方法に従って、トランジスタを形成することができる。
【０１０５】
以下に、本発明の電界効果トランジスタのその他の実施形態（縦型ＦＥＴ）について説明する。
【０１０６】
図１２に、ゲート長方向が基板に垂直な縦型の電界効果トランジスタ（以下、縦型ＦＥＴ）の概略構造を示す。図１２（ａ）は、基板平面に垂直方向に沿ったＢ−Ｂ線断面図であり、図１２（ｂ）は基板平面に平行方向に沿ったＡ−Ａ線断面図である。図中の１２０２は絶縁基板（支持基板）、１２０３は半導体鉛直部、１２０４はゲート電極、１２０６ソース領域、１２０７はドレイン領域、１２０８はチャネル領域、１２１１はプラグ、１２１１ａは上層配線、１２１２はプラグ、１２１２ａは上層配線、１２１３はプラグ、１２１３ａは上層配線を示す。
【０１０７】
本発明に係る縦型ＦＥＴは、支持基板である絶縁基板１２０２上に、基板平面に垂直方向に延在する半導体鉛直部１２０３と、半導体鉛直部表面に設けられたゲート絶縁膜と、ゲート絶縁膜を介して半導体鉛直部の周囲を取り囲むように設けられたゲート電極１２０４と、半導体鉛直部のゲート電極両側に設けられたソース領域１２０６及びドレイン領域１２０７を有し、この半導体鉛直部１２０３は、ゲート電極１２０４に覆われた部分において、基板平面方向に沿った断面の面積Ａがドレイン領域側からソース領域側へ向かって次第に小さくなる構造を有している。そして、ソース領域１２０６及びドレイン領域１２０７は、半導体鉛直部１２０３のゲート電極両側において、基板平面方向の全域にわたって形成されている。よって、半導体鉛直部の断面積Ａは、ソース領域およびドレイン領域の基板平面方向に沿った断面の面積に対応する。したがって、この構造では、ソース領域の、チャネル領域と接する部分の面積が、ドレイン領域の、チャネル領域と接する部分の面積より小さい。
【０１０８】
半導体鉛直部１２０３は、図１２に示すように、基体平面に垂直方向に延在する柱状形状を有していてもよいし、図１３（ａ）に示すように、基体平面に垂直方向に延在し且つ基板平面に平行方向に延在する壁状形状を有していてもよい。また、図１３（ｂ）に示すように、１つのゲート電極に対して複数の半導体鉛直部を有していてもよい。
【０１０９】
この半導体鉛直部１２０３は、ゲート電極に覆われた部分において、特にソース領域とドレイン領域間のチャネル領域部分において、基板平面に平行な断面について、ソース領域側の最小断面積Ａｓに対するドレイン領域側の最大断面積Ａｄの面積比率（Ａｄ／Ａｓ）が、１．０５〜３の範囲にあることが好ましく、１．１〜１．５の範囲にあることがより好ましい。また、半導体鉛直部が柱状形状を持つ場合は、ゲート電極に覆われた部分において、特にソース領域とドレイン領域間のチャネル領域部分において、基板平面に平行な断面について、ソース領域側の最小内径Ｄｓに対するドレイン領域側の最大内径Ｄｄの比率（Ｄｄ／Ｄｓ、基板平面に垂直な同一平面内における比率）が、１．０３〜１．７の範囲にあることが好ましく、１．０５〜１．３の範囲にあることがより好ましい。また、半導体鉛直部が壁状形状を有する場合は、ゲート電極に覆われた部分において、特にソース領域とドレイン領域間のチャネル領域部分において、基板平面方向の相対する両側面の間隔について、ソース領域側の最小間隔Ｗｓに対するドレイン領域側の最大間隔Ｗｄの間隔比率（Ｗｄ／Ｗｓ、基板平面に垂直な同一平面内における比率）が、１．０５〜３の範囲にあることが好ましく、１．１〜１．５の範囲にあることがより好ましい。これらの比率が小さすぎると所望の効果を十分に得ることができなくなる。逆に大きすぎると、断面積や内径、間隔が小さい側の半導体部分の強度が低下したり、その部分の寸法制御の精度が低下するおそれがある。また、電流が斜めに走行することで実効的にチャネル長が伸びるため効果が飽和しやすくなる。
【０１１０】
このような縦型ＦＥＴは、ゲート電極のオン時において、ソース領域とドレイン領域間のゲート電極に覆われた半導体層部分（チャネル領域）が完全に空乏化する場合において、より高い効果が得られる。
【０１１１】
本発明に係る縦型ＦＥＴは、上記構造以外は、従来の平面型電界効果トランジスタと同様な構造をとることができる。例えば、下記の範囲で適宜設定することができる。
【０１１２】
半導体鉛直部のサイズ（内径Ｄ、間隔Ｗ）：５〜１００ｎｍ、
ゲート長Ｌ：１０〜１００ｎｍ、
ゲート絶縁膜の厚さ：１〜５ｎｍ（ＳｉＯ2の場合）、
チャネル領域の不純物濃度：０〜１×１０19ｃｍ-3、
ソース領域、ドレイン領域の不純物濃度：１×１０19〜１×１０21ｃｍ-3。
【０１１３】
以下に、縦型ＦＥＴの製造方法について例を挙げて説明する。
【０１１４】
まず、絶縁基板１２０２上に半導体層１４０１が設けられた積層基板を用意する。そして、この半導体層１４０１の所定の深さへ所定の濃度で不純物をイオン注入して、ドレイン領域を形成するための高濃度不純物領域１４０１ａ、チャネル領域を形成するための低濃度不純物領域１４０１ｂ、ソース領域を形成するための高濃度不純物領域１４０１ｃを形成する（図１４（ａ））。この半導体層１４０１は、絶縁基板上に半導体材料の堆積を行い、その堆積時に不純物の導入を行うことにより形成することもできる。
【０１１５】
次に、この半導体層１４０１を、フォトリソグラフィとドライエッチングによりパターニングして、半導体鉛直部１２０３及び半導体端子部１２０７ａを形成するための半導体層パターンを形成する。続いて、この半導体層パターンを、フォトリソグラフィとドライエッチングにより加工して、半導体鉛直部１２０３及び半導体端子部１２０７ａを形成する（図１４（ｂ））。半導体鉛直部１２０３を形成する際、少なくともチャネル領域部１２０８を形成する際に、エッチング条件を制御して、半導体鉛直部の基板平面方向の断面積がソース領域１２０６側からドレイン領域１２０７側へ向かって次第に大きくなるようにエッチングを行う。
【０１１６】
このエッチングは、誘導結合型タイプのプラズマエッチング装置を用い、圧力：１〜３００ｍTorr（０．１３３〜４０Ｐａ）、誘導コイルに印加するパワー：２００〜２０００Ｗ、基板バイアス：０〜５００Ｗの条件下で、Ｃｌ2、ＨＢｒ、ＢＣｌ3などのガスを流量５０〜１０００ｓｃｃｍ（ｃｍ3／分（０℃、１気圧））で導入し、プラズマを制御して行うことができる。テーパー形状を制御するためにＣＦ4、ＣＨＦ3、ＣＨ2Ｆ2などのフロロカーボンガスや酸素を加えてもよい。ただし、同様のテーパー形状が得られれば、誘導結合タイプのプラズマエッチング装置に限らない。
【０１１７】
次に、半導体鉛直部１２０３及び半導体端子部１２０７ａを埋め込むように絶縁材料を堆積し、次いで、化学的機械的研磨（ＣＭＰ）により、半導体鉛直部１２０３が露出するまで研磨し、半導体鉛直部および絶縁層の表面を平坦化する。次いで、この絶縁層１４０２を、ソース領域１２０６及びチャネル領域１２０８が露出するようにエッチバックする（図１４（ｃ））。
【０１１８】
次に、露出した半導体鉛直部表面にゲート絶縁膜を形成する。その後、ゲート電極形成用の導電膜を、半導体鉛直部のチャネル領域１２０８を覆うように堆積し、フォトリソグラフィとドライエッチングによりパターニングして、ゲート電極１２０４を形成する（図１４（ｄ））。以降、層間絶縁膜、プラグ、上層配線を従来の製造方法に従って設け、図１２示すトランジスタ構造を形成することができる。
【０１１９】
上述の図１２〜１３を用いて説明した縦型ＦＥＴは、基板平面に垂直方向において、ソース領域を上方、ドレイン領域を下方に配置した構造を有しているが、本発明の縦型ＦＥＴは、これとは逆に、ソース領域を下方、ドレイン領域を上方に配置した構造を有することもできる。以下にその製造方法を説明する。
【０１２０】
まず、絶縁基板１２０２上に半導体層が設けられた積層基板を用意する。そして、この半導体層に十分な導電性を付与するためにイオン注入により不純物を導入する。その後、この半導体層を、フォトリソグラフィとドライエッチングによりパターニングして半導体端子部１２０６ａを形成する（図１５（ａ））。
【０１２１】
次に、この半導体端子部１２０６ａを覆うように絶縁層１５０１を形成する。この絶縁層１５０１の厚みは、目的の半導体鉛直部１２０３の高さ以上の厚みとする。化学的機械的研磨（ＣＭＰ）により、この絶縁層１５０１の表面を研磨し、目的の半導体鉛直部の高さと同じ厚みとする。
【０１２２】
次に、フォトリソグラフィとドライエッチングにより、半導体鉛直部を形成するための開口を、半導体端子部１２０６ａに達するように絶縁層１５０１に形成する（図１５（ｂ））。この開口を形成する際、少なくともチャネル領域部に対応する深さにおいて、エッチング条件を制御して、その開口の基板平面方向の断面積が上方（絶縁層表面側）から下方（半導体端子部側）へ向かって次第に小さくなるようにエッチングを行う。
【０１２３】
このエッチングは、平行平板タイプのプラズマエッチング装置を用い、圧力１０〜３００ｍTorr（１．３３〜４０Ｐａ）、上部電極に印加するパワー：５００〜２０００Ｗ、基板バイアス：１００〜１５００Ｗの条件下で、ＣＦ4、ＣＨＦ3、ＣＨ2Ｆ2、Ｃ4Ｆ8、Ｃ5Ｆ8、Ｃ4Ｆ6などのフロロカーボンガスをアルゴンで希釈したガスを総量１００〜２０００ｓｃｃｍ（ｃｍ3／分（０℃、１気圧））で導入し、プラズマを制御して行うことができる。テーパー形状を制御するために酸素を少量加えてもよい。ただし、同様のテーパー形状が得られれば、平行平板タイプのプラズマエッチング装置に限らない。
【０１２４】
次に、この開口内へ半導体材料を堆積し、その際、ソース領域１２０６に相当する半導体堆積領域には高濃度となるように不純物を導入し、チャネル領域１２０８に相当する半導体堆積領域には低濃度となるように不純物を導入し、ドレイン領域１２０７に相当する半導体堆積領域には高濃度となるように不純物を導入する。結果、下方にソース領域１２０６、上方にドレイン領域１２０７、その間にチャネル領域１２０８を有し、ソース領域１２０６が半導体端子部１２０６ａに接続する構造を有する半導体鉛直部１２０３が形成される（図１５（ｃ））。
【０１２５】
次に、絶縁層１５０１をエッチバックして、ドレイン領域１２０７及びチャネル領域１２０８を露出させる。以降、図１４を用いて説明した方法および従来の製造方法に従って、ゲート絶縁膜、ゲート電極、層間絶縁膜、プラグ、上層配線を設けて、本発明の縦型ＦＥＴを形成することができる。
【図面の簡単な説明】
【０１２６】
【図１】本発明および従来の電界効果トランジスタの特性図。
【図２】本発明および従来の電界効果トランジスタの素子構造の説明図。
【図３】Ｆｉｎ型電界効果トランジスタ（ＦｉｎＦＥＴ）の基本構造の説明図。
【図４】本発明の電界効果トランジスタ（ＦｉｎＦＥＴ）の説明図。
【図５】本発明の電界効果トランジスタ（ＦｉｎＦＥＴ）の説明図。
【図６】本発明の電界効果トランジスタ（平面ＳＯＩ型ＦＥＴ）の説明図。
【図７】本発明の電界効果トランジスタ（平面ＳＯＩ型ＦＥＴ）の製造方法の説明図。
【図８】本発明の電界効果トランジスタ（平面ＳＯＩ型ＦＥＴ）の説明図。
【図９】本発明の電界効果トランジスタ（平面ＳＯＩ型ＦＥＴ）の製造方法の説明図。
【図１０】本発明の電界効果トランジスタ（平面ＳＯＩ型ＦＥＴ）の説明図。
【図１１】本発明の電界効果トランジスタ（平面ＳＯＩ型ＦＥＴ）の製造方法の説明図。
【図１２】本発明の電界効果トランジスタ（縦型ＦＥＴ）の説明図。
【図１３】本発明の電界効果トランジスタ（縦型ＦＥＴ）の説明図。
【図１４】本発明の電界効果トランジスタ（縦型ＦＥＴ）の製造方法の説明図。
【図１５】本発明の電界効果トランジスタ（縦型ＦＥＴ）の製造方法の説明図。
【図１６】本発明の電界効果トランジスタ（ＦｉｎＦＥＴ）の説明図。
【図１７】本発明の電界効果トランジスタ（ＦｉｎＦＥＴ）の説明図。
【符号の説明】
【０１２７】
３０１  支持基板
３０２  絶縁層
３０３  突起半導体層
３０４  ゲート電極
３０５  絶縁膜
３０６  ソース領域
３０７  ドレイン領域
４０１  支持基板
４０２  絶縁層
４０３  突起半導体層
４０４  ゲート電極
４０５  絶縁膜
４０５ａ  ゲート絶縁膜
４０５ｂ  キャップ絶縁膜
４０６  ソース領域
４０７  ドレイン領域
４０８  チャネル領域
５０２  絶縁層
５０３  突起半導体層
５０４  ゲート電極層
５０５  絶縁膜
５０６  ソース電極層
５０７  ドレイン電極層
６０１  支持基板
６０２  絶縁層
６０３  半導体層
６０４  ゲート電極
６０５  ゲート絶縁膜
６０６  ソース領域
６０７  ドレイン領域
６０８  チャネル領域
６１１  耐酸化マスク
６１２  選択酸化膜
６１３  半導体層の厚みの変化領域
８０１  制御電極
９０１  支持基板
９０２  半導体層
９０３  絶縁層
１２０２  絶縁基板
１２０３  半導体鉛直部
１２０４  ゲート電極
１２０６  ソース領域
１２０６ａ  半導体端子部
１２０７  ドレイン領域
１２０７ａ  半導体端子部
１２０８  チャネル領域
１２１１、１２１２、１２１３  プラグ
１２１１ａ、１２１２ａ、１２１３ａ  上層配線
１４０１  半導体層
１４０１ａ  高濃度不純物領域
１４０１ｂ  低濃度不純物領域
１４０１ｃ  高濃度不純物領域
１４０２  絶縁層
１５０１  絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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