(57)【要約】【課題】電源電圧を昇圧した内部電圧を降圧することにより、内部電圧を容易にモニターする。【解決手段】電源電圧を昇圧する昇圧回路１００と、昇圧された第一の内部電圧で駆動する半導体記憶装置１０と、第一の内部電圧をモニターする電圧モニター回路２００とを備え、複数の直列に接続された抵抗を用いて第一の内部電圧を降圧し、測定テスターによって決まる電圧測定範囲内に第一の内部電圧を降圧して電圧モニターすることが可能となる。【選択図】図１
2006294123.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を昇圧し前記電源電圧よりも高い第一の内部電圧を生成する高電圧生成回路と、
前記第一の内部電圧を用いて駆動されるメモリセルアレイと、
直列に接続された複数の抵抗を用いて前記第一の内部電圧を降圧し、電圧モニター開口部に出力する電圧モニター回路とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記第一の内部電圧は前記電圧モニター回路によって所定の割合の電圧に降圧されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
一端子が前記高電圧生成回路に接続され、他端子が前記電圧モニター回路に接続された第一のスイッチと、
一端子が前記電源電圧を降圧し前記電源電圧以下の第二の内部電圧を生成する降圧回路と接続され、他端子が前記電圧モニター回路に接続された第二のスイッチと、
一端子が前記降圧回路と接続され、他端子が前記電圧モニター開口部に接続された第三のスイッチとを備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記複数の抵抗の一部に抵抗調節回路を含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイが浮遊ゲートおよび制御ゲートを有する複数のＭＯＳＦＥＴが直列に接続されて構成されたＮＡＮＤ型メモリセルを備えることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関わり、とくに外部電圧を昇圧して生成される内部電圧のモニター回路に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリ等の半導体記憶装置においては、異なる複数の電圧を用いて動作し、その中には供給される電源電圧より低い内部電圧のほかに、供給される電源電圧よりも高い内部電圧も用いている。このため、このような半導体記憶装置では、降圧回路および高電圧生成回路を用い、供給された電源電圧よりも低い降圧電圧および高い昇圧電圧を生成している。このような半導体記憶装置において、降圧回路および高電圧生成回路を用いて供給された内部電圧が、所望の電位になっているかどうかを測定し、評価することは、半導体記憶装置の動作設計上きわめて重要なことである。
【０００３】
従来、このような内部電圧の測定には、内部電圧をモニター用パッドから出力し、このモニター用パッドの電圧をテスターで測定評価する方法が用いられてきた。しかし、例えば不揮発性半導体装置などで用いられる内部電圧は０Ｖから約２５Ｖ程度と広範囲にわたることから、約２５Ｖの高電圧の測定が必要であり、測定電圧範囲が２５Ｖ以下のテスターでは測定できなかった。半導体装置全般には一般に低電圧化が進められており、テスターの測定電圧範囲規格が低電圧化する傾向がある。昇圧された内部電圧の測定に関わるテストコストを抑制するためにも、高い内部電圧を低電圧用の汎用メモリテスタを用いて測定する回路が必要になっている。（例えば特許文献１参照。）。
【特許文献１】特開平７−２２６０９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、昇圧された内部電圧を容易にモニターすることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様は、電源電圧を昇圧し前記電源電圧よりも高い第一の内部電圧を生成する高電圧生成回路と、前記第一の内部電圧を用いて駆動されるメモリセルアレイと、直列に接続された複数の抵抗を用いて前記第一の内部電圧を降圧し、電圧モニター開口部に出力する電圧モニター回路とを備えることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、電源電圧から昇圧された内部電圧を容易にモニターできる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下に本発明による実施例を説明する。
【実施例１】
【０００８】
図１から図４を用いて本発明の実施例１について説明する。
【０００９】
図１は本実施例によるＮＡＮＤセル型ＥＥＰＲＯＭに実施した構成を示す回路図である。ＥＥＰＲＯＭの中で高集積化が可能なものとして、メモリセルを複数個直列接続したＮＡＮＤセル型のＥＥＰＲＯＭが知られている。図１において１０はメモリセルアレイを示す。このＥＥＰＲＯＭにおいて、ひとつのメモリセルは半導体基板にソース拡散層とドレイン拡散層を形成し、さらに基板上に絶縁膜を介して浮遊ゲートと制御ゲートを積層したＭＯＳＦＥＴ構造を有し、さらに図１に示すように複数個のメモリセル２０が隣接するもの同士でそのソース・ドレイン拡散層を共有する形で直列接続されてＮＡＮＤストリングを形成する。ＮＡＮＤストリングの一端側ドレイン拡散層は選択ゲート３０ａを介してビット線ＢＬに接続され、他端側ソース拡散層は選択ゲート３０ｂを介して共有ソース線Ｓに接続される。そして、このようなメモリセルが複数個マトリクス状に配列されてＥＥＰＲＯＭが構成され、各メモリセルの制御ゲートは行方向に連続的に配設されてワード線ＷＬとなる。
【００１０】
上記複数のワード線ＷＬは、データの書き込み時、消去時および読み出し時にそれぞれアドレス信号に基づいて選択駆動されるものであり、このアドレス信号はローデコーダ４０により供給される。例えば約１０Ｖから約２５Ｖの書き込み電圧Ｖｐｇｍ、書き込み時の非選択ワード線に約５Ｖから約１０Ｖの非選択ワード線電圧Ｖｐａｓｓ、消去時には約０Ｖなどがワード線ＷＬに供給される。
【００１１】
また、ビット線ＢＬにはセンスアンプ兼書き込み回路により所定の電圧を供給する。例えば、電源電圧Ｖｄｄのほかに、書き込み時には約０Ｖが供給される。
【００１２】
このようなＮＡＮＤメモリセルの動作は次のとおりである。ｎチャンネルの場合を説明する。データの書き込みは、選択されたメモリセルの制御ゲートには昇圧された書き込み電圧Ｖｐｇｍが印加され、ビット線にはデータに応じて０Ｖ（たとえばデータ“０”）または電源電圧Ｖｄｄ（例えばデータ“１”）などが印加される。書き込みデータが“０”のときは、選択メモリセルの浮遊ゲートとウェルの間に高電界が加わり、ウェルから浮遊ゲートに電子がトンネル注入されて、閾値が正方向に異動する。書き込みデータが“１”のときには閾値は変化しない。
【００１３】
一方、データ消去はＮＡＮＤセル内のブロック単位内のメモリセルに対して同時に行われる。ブロック単位とは、例えば１６個あるいは３２個のメモリセルが接続されたＮＡＮＤストリングがビット線２０００本分を１ブロック単位とする。このＮＡＮＤストリングは、１６個あるいは３２個のメモリセルに限定されるものではなく、ブロック単位も２０００本分のＮＡＮＤストリングに限定されるものではない。
【００１４】
消去時には、ブロック内のすべてのワード線に０Ｖが印加され、図示しないｐ型ウェルに対し、昇圧された消去電圧Ｖｅｒａなどの内部電圧が印加される。これにより、ブロック内のすべてのメモリセルにおいて、浮遊ゲートの電子がｐ型ウェルに放出され、閾値が負方向に移動する。
【００１５】
データの読み出しは選択されたメモリセルのワード線に０Ｖが印加され、それ以外の非選択メモリセルのワード線には読み出し時の非選択ワード電圧Ｖｒｅａｄが印加され、選択メモリセルで電流が流れるか否かによるビット線電圧の変化量をセンスアンプにより検出することにより行われる。
【００１６】
ＮＡＮＤメモリセルにおいて、上記のような書き込み電圧Ｖｐｇｍ、非選択ワード線電圧Ｖｐａｓｓ、および消去電圧Ｖｅｒａは、それぞれ電源電圧Ｖｄｄを昇圧して高電圧を得る高電圧発生回路によって生成される。この高電圧発生回路は図１の１００に示すような構成になっている。
【００１７】
高電圧生成回路１００は、オシレータ回路１１０と昇圧回路１２０とリミッタ回路１３０とを備えて構成されている。オシレータ回路１１０は昇圧回路のポンピングをするためのポンピングパルスを生成する回路である。昇圧回路１２０は、このポンピングパルスを受けて、電源電圧から昇圧電圧Ｖｐｐを生成する回路である。オシレータ回路１１０からのポンピングパルスを駆動信号として、昇圧回路１２０は駆動する。リミッタ回路１３０は昇圧電圧Ｖｐｐが所望の電圧レベルより高くなったことを検知して、フラグ信号ＦＬＧを出力し、このフラグ信号ＦＬＧによって、オシレータ回路１１０のポンピングパルスの出力をオン・オフ制御する回路である。リミッタ回路１３０のフラグ信号ＦＬＧによるオン・オフにより、昇圧電圧Ｖｐｐは所定のレベルにリミットされる。
【００１８】
この昇圧回路１２０によって生成された昇圧電圧Ｖｐｐは、前述したようにメモリセルにインプットされる。たとえば、書き込み動作時には、選択ワード線に書き込み電圧Ｖｐｇｍが供給され、同時に非選択ワード線に非選択ワード線電圧Ｖｐａｓｓが供給される。また消去動作時には、一括してウェル層に消去電圧Ｖｅｒａが供給される。
【００１９】
これらの昇圧された内部電圧を降圧しモニターするためのモニター回路構成を示すのが、図１に示す電圧モニター回路２００である。昇圧回路から出力される書き込み電圧Ｖｐｇｍ、非選択ワード線電圧Ｖｐａｓｓ、消去電圧Ｖｅｒａなどの内部電圧Ｖｐｐは、それぞれ高電圧用の第一のスイッチ２１０と二つの直列に接続された抵抗Ｒ１、Ｒ２を介してグランドＧＮＤに配線する。この高電圧用の第一のスイッチ２１０をオン・オフ動作することにより、モニターする電圧を選択することが可能となる。このとき電圧モニター２２０は二つの直列に接続された抵抗Ｒ１、Ｒ２間の電圧をモニターすることにより、Ｒ１とＲ２の抵抗比を用い、Ｒ２／（Ｒ１＋Ｒ２）によって決まる所定の割合に降圧することが可能である。たとえば、Ｒ１／Ｒ２＝１の比であればＶｍｏｎ電圧は１／２の割合に降圧してモニターすることが可能であり、Ｒ１／Ｒ２＝２の比であれば、Ｖｍｏｎ電圧は１／３の割合に降圧してモニターすることが可能となる。例えば汎用のテスターで測定可能な電圧範囲が約２２Ｖ規格あるいは１６Ｖ規格である場合、昇圧された内部電圧が例えば２５Ｖの場合でも、書き込み電圧Ｖｐｇｍ、非選択ワード線電圧Ｖｐａｓｓ、消去電圧Ｖｅｒａをそれぞれ約２／３あるいは１／２程度に降圧することにより、汎用テスターによる測定が容易に可能になる。また、例えば汎用のテスターで測定可能な電圧範囲が約１０Ｖ規格である場合、昇圧された内部電圧が例えば２５Ｖの場合でも、書き込み電圧Ｖｐｇｍ、非選択ワード線電圧Ｖｐａｓｓ、消去電圧Ｖｅｒａをそれぞれ約１／３程度に降圧することにより、テスターによる測定が容易に可能になる。Ｒ１／Ｒ２の抵抗比を大きくすることによって、さらに低電圧での測定が可能となる。
【００２０】
図２から図４は、本実施例によるＮＡＮＤメモリセルチップのレイアウトの構成を示している。図２において、メモリチップ３００ａはメモリセルアレイ１０と、その両端に備えられた周辺回路３２０、３２０ａからなる。メモリセルアレイ１０は図１の回路構成図におけるメモリセルアレイ１０を含む。周辺回路３２０および３２０ａは、メモリセルアレイの制御回路や昇圧回路などが含まれ、図１の回路構成図における高電圧生成回路１００などがこの周辺回路に含まれている。
【００２１】
周辺回路３２０および３２０ａには、さらに複数のパッド開口部３３０が備えられている。複数のパッド開口部３３０は、それぞれ外部電源の入力部、グランド電圧入力部、複数のデータおよびコマンドの入出力部、アドレスおよびコマンド制御信号入力などメモリセルアレイを制御するための端子としての機能を割り当てられている。図示しないが、パッド開口部はボンディングで配線され、チップの外部からの入出力端子となる。
【００２２】
外部電源Ｖｃｃから周辺回路部３２０および３２０ａに備えられた高電圧生成回路１００により、外部電源Ｖｃｃよりも高い昇圧電圧が生成される。この昇圧電圧はローデコーダ４０およびセンスアンプ兼書き込み回路７０を介してメモリアセルレイ１０に供給され、書き込みおよび消去が駆動される。
【００２３】
高電圧生成回路によって昇圧された昇圧電圧Ｖｐｐは電圧モニター回路２００にも出力することができ、電圧モニター回路２００内で降圧された電圧の信号電圧がモニター開口部３３０ａに出力される。図２から図４では、パッド開口部の端にこの電圧モニター開口部３３０ａの出力端子を割り当てたレイアウトの例を示す。配線抵抗の影響を小さくするために、高電圧生成回路１００と電圧モニター開口部３３０ａからあまり距離をあけない領域に、電圧モニター回路２００を形成することが望ましい。電圧モニター開口部３３０ａにはテスターの針を直接接触させ、電圧を測定することが可能になる。
【００２４】
図３では、メモリチップ３００ｂの片側のみに電圧モニター回路を含む周辺回路３２０を備え、パッド開口部はメモリチップ３００ｂの両側の周辺回路３２０、３２０ｂに形成した場合について示した。配線を用いて周辺回路３００ｂに備えられたパッド開口部３３０ａにも接続し、信号を出力することが可能である。
【００２５】
また、図４に示すように、メモリチップ３００ｃの片側のみにパッド開口部３３０と電圧モニター回路２００を含む周辺回路３２０を形成してもよい。図４に示すようなメモリチップのレイアウトでは、メモリチップに対する周辺回路が占める面積を相対的に小さくする効果がある。
【００２６】
この方法を用いることによって、複数の値に昇圧された内部電圧を、テスターの測定電圧範囲に降圧してモニターすることが容易に可能となる。
【実施例２】
【００２７】
図５を用いて本発明の実施例２について説明する。
【００２８】
実施例２では全体構成は実施例１と同様である。図１におけるメモリセル１０、高電圧生成回路１００およびローデコーダ４０、カラムデコーダ７０、センスアンプ兼書き込み回路６０については同様であるため図５では省略している。実施例２では電圧モニターのための電圧モニター回路２００の部分が実施例１と異なっており、実施例２における電圧モニター回路２００ａを図５を用いて説明する。
【００２９】
図５は実施例２によるＮＡＮＤメモリセルに実施した電圧モニター回路２００ａの構成を示す。以下の図面の記載において、実施例１と同一の部分には同一の符号を付している。
【００３０】
実施例２では、昇圧された書き込み電圧Ｖｐｇｍ、非選択ワード線電圧Ｖｐａｓｓ、消去電圧Ｖｅｒａなどの内部電圧を降圧して測定する方法に加え、降圧せずに内部電圧を直接電圧モニター２２０でモニターすることが可能な点で実施例１と異なっている。
【００３１】
昇圧回路１２０から出力された書き込み電圧Ｖｐｇｍ、非選択ワード線電圧Ｖｐａｓｓ、消去電圧Ｖｅｒａは、それぞれ高電圧用の第一のスイッチ２１０を用いて測定する電圧を選択することが可能であり、直列に接続された二つの抵抗とスイッチ２５０を介してグランドＧＮＤに配線する回路と、スイッチ２６０を介して電圧モニター２２０に接続する回路を備える。このときスイッチ２６０をオフにしさらにスイッチ２５０をオンにした場合には、昇圧された内部電圧は直列に接続された抵抗Ｒ１とＲ２の比によって決まる所定の割合に降圧され、電圧モニター２２０は降圧された電圧をモニターする。これにより、実施例１と同様の効果がある。また、スイッチ２６０をオンにし、さらにスイッチ２５０をオフにした場合には、電圧モニター２２０は昇圧された内部電圧を直接測定することが可能となる。これにより、昇圧された内部電圧を降圧せずに直接電圧モニター２２０でモニターすることが可能である。
【００３２】
この回路の構成を用いることによって、複数の値に昇圧された内部電圧を直接モニターする方法と降圧して測定する方法とが選択可能となり、テスターの測定範囲や仕様によって測定回路を変えることが可能となる効果がある。またあらかじめ電圧モニター回路を用いて内部電圧を測定し、テスターの測定電圧範囲内であることを確認してから高い内部電圧を降圧せずに精度よく測定することによって、テスターの測定電圧範囲を超える電圧をかける可能性がなくなり、テスターに対するダメージがないという効果がある。
【実施例３】
【００３３】
図６を用いて本発明の実施例３について説明する。
【００３４】
実施例３では実施例１と同様の全体構成であり、メモリセル１０、高電圧生成回路１００およびローデコーダ４０、カラムデコーダ７０、センスアンプ兼書き込み回路６０については省略している。実施例３では電圧モニターの降圧回路２００の部分が実施例１および実施例２と異なっており、実施例３における電圧モニター回路２００ｂを図６を用いて説明する。
【００３５】
図６は本実施例によるＮＡＮＤセル型ＥＥＰＲＯＭに実施した電圧モニターのための電圧モニター回路２００ｂの構成を示す図である。
【００３６】
実施例１および実施例２では、昇圧された内部電圧を降圧する機能として、直列接続した２つの抵抗を用いた場合を示したが、実施例３では抵抗調節回路を用いる点で異なっている。
【００３７】
昇圧回路１２０から出力された書き込み電圧Ｖｐｇｍ、非選択ワード線電圧Ｖｐａｓｓ、消去電圧Ｖｅｒａは、それぞれ高電圧用の第一のスイッチ２１０と抵抗Ｒ１および可変抵抗ＲＶ２を介してグランドＧＮＤに配線する。この高電圧用の第一のスイッチ２１０をオン・オフ動作することにより、モニターする電圧を選択することが可能となる。また、このとき電圧モニター２２０は二つの直列に接続された抵抗Ｒ１と抵抗調整回路Ｒｖ２間の電圧をモニターする。抵抗調整回路Ｒｖ２の例として、例えば図７に示すようなＭＯＳトランジスタスイッチと抵抗を直接に接続した回路を並列に接続した回路などを用いることが可能である。このとき、複数の抵抗Ｒｎ（ｎ≧２）は、基準値のたとえば４倍、２倍、１倍、１／２倍、１／４倍などの値に設定しておき、単独あるいは複数のＭＯＳトランジスタスイッチを組み合わせてオン動作することにより、抵抗値をたとえば基準値の４倍〜１／４倍に可変させて機能させることが可能である。このＭＯＳトランジスタのスイッチを制御して抵抗調節回路の抵抗値を最適化することにより、Ｒ１とＲｖ２の抵抗比を制御し、電圧モニターに出力する電圧を最適化することが可能である。
【００３８】
たとえば、テスターの測定電圧範囲が１０Ｖ以下の場合でも、Ｒｖ２の抵抗値を下げることにより、書き込み電圧Ｖｐｇｍ，非選択ワード線電圧Ｖｐａｓｓ、消去電圧Ｖｅｒａをテスターの測定電圧範囲まで十分に降圧することが可能となる。また、内部電圧が高く、２５Ｖ以上になるような場合でも、同様に可変抵抗Ｒｖ２の値を調節することによって内部電圧を１／３あるいは１／４あるいはさらに降圧することにより、テスターの測定電圧範囲まで十分に降圧することが可能となる。
【００３９】
ここでは、Ｒｖ２のみ抵抗調節回路によって可変抵抗とした場合について説明したが、Ｒ１も同様の抵抗調節回路によって可変抵抗Ｒｖ１にすることが可能である。
【００４０】
この方法を用いることによって、実施例１と同様の効果がある。さらに実施例３では、テスターの測定電圧範囲が低い場合や、内部電圧が高い場合でも、内部電圧測定時に抵抗調節回路によって最適な電圧に降圧してモニターすることが可能になる効果がある。
【実施例４】
【００４１】
図８を用いて本発明の実施例４について説明する。
【００４２】
実施例４では実施例１と同様の全体構成であり、メモリセル１０、高電圧生成回路１００およびローデコーダ４０、カラムデコーｄ７０、センスアンプ兼書き込み回路６０については省略している。
【００４３】
実施例４では電圧モニターの電圧モニター回路２００の部分が実施例１ないし実施例３とは異なっており、実施例４における電圧モニターのための電圧モニター回路２００ｃの構成を図８を用いて説明する。
【００４４】
実施例１から実施例３では昇圧された内部電圧を降圧して、あるいは直接測定する方法について説明したが、実施例４では昇圧された内部電圧に加え、電源電圧あるいは、電源電圧と同程度の低い電圧を備える第二の内部電圧も同じモニター回路で測定できる機能を付加している点で異なる。
【００４５】
昇圧回路１２０から出力された書き込み電圧Ｖｐｇｍ、非選択ワード線電圧Ｖｐａｓｓ、消去電圧Ｖｅｒａは、それぞれ高電圧用の第一のスイッチ２１０および二つの直列に接続された抵抗Ｒ１、Ｒ２を介してグランドＧＮＤに配線する。この高電圧用の第一のスイッチ２１０をオン・オフ動作することにより、モニターする電圧を選択することが可能となる。また、スイッチ２４０をオフし、スイッチ２５０をオンすると、電圧モニター２２０は二つの直列に接続された抵抗Ｒ１、Ｒ２間の電圧をモニターする。
【００４６】
また、測定するスイッチ２１０とスイッチ２４０をオンにし、スイッチ２５０とスイッチ２６０をオフにした場合には、電圧モニター２２０は昇圧された内部電圧を直接測定することが可能となる。これにより、昇圧された内部電圧を降圧せずに直接電圧モニター２２０でモニターすることが可能となる。
【００４７】
さらに、実施例４では、電源電圧と同程度の第二の内部電圧として、電源電圧よりをわずかに昇圧した１０Ｖ程度の内部電圧や、電源電圧を第二の降圧回路で降圧して生成した電源電圧以下の内部電圧を直接測定する回路を備えている。これらの１０Ｖ以下に昇圧された内部電圧と第二の降圧回路で降圧された内部電圧を第二の内部電圧と呼ぶ。この第二の内部電圧を測定する場合には、スイッチ２１０およびスイッチ２５０をオフにし、第二の内部電圧のうち、測定する電圧のスイッチ２４０とスイッチ２６０をオンにする。これにより、第二の内部電圧を電圧モニター２２０で直接測定することが可能となる。
【００４８】
これにより、実施例１および実施例２と同様の効果がある。さらに、実施例４では、第二の内部電圧を第一の内部電圧を測定するための電圧モニターで測定することが可能になり、昇圧された第一の内部電圧と第二の内部電圧とを別に測定するための電圧モニター回路を備える必要がなくなることから、周辺回路面積を小さくできるという効果がある。
【実施例５】
【００４９】
図９を用いて本発明の実施例５について説明する。
【００５０】
実施例５では実施例１と同様の全体構成であり、メモリセル１０、高電圧生成回路１００およびローデコーダ４０、カラムデコーダ７０、センスアンプ兼書き込み回路６０については省略している。
【００５１】
実施例５では電圧モニターの電圧モニター回路２００の部分が実施例１ないし実施例４とは異なっており、実施例５における電圧モニターのための電圧モニター回路２００ｄの構成を図９を用いて説明する。
【００５２】
実施例１から実施例４では昇圧された内部電圧を降圧あるいは直接測定するか、１０Ｖ以下の第二の内部電圧を直接測定することが可能であるが、実施例５では昇圧された内部電圧に加え、第二の内部電圧も、第一の内部電圧と同様に降圧して測定できる機能を付加している点で異なる。
【００５３】
図９は実施例４による電圧モニター回路２００ｄの構成を示す。
【００５４】
昇圧回路から出力された書き込み電圧Ｖｐｇｍ、非選択ワード線電圧Ｖｐａｓｓ、消去電圧Ｖｅｒａおよび電源電圧または電源電圧から１０Ｖ以下に昇圧されたか、または電源電圧から降圧された第二の内部電圧としてたとえば基準電圧Ｖｒｅｆなどは、それぞれ高電圧用の第一のスイッチ２１０あるいはスイッチ２３０を介し、さらにスイッチ２６０を介して電圧モニター２２０に接続される。さらに、二つの抵抗Ｒ１、Ｒ２とスイッチ２５０を介してグランドＧＮＤに配線する回路を備える。この高電圧用の第一のスイッチ２１０およびスイッチ２３０をオン・オフ動作することにより、測定する電圧を選択することが可能となる。スイッチ２５０をオンに、スイッチ２６０をオフに設定した場合には、電圧モニター２２０は二つの直列に接続された抵抗Ｒ１、Ｒ２間の抵抗比によってきまる割合で降圧された電圧を測定することが可能である。また、スイッチ２５０をオフに、スイッチ２６０をオンに設定した場合には、電圧モニター２２０は直接電圧を測定することが可能である。
【００５５】
これにより、実施例１，２および実施例４と同様の効果がある。実施例５では、さらに高電圧の電圧測定が不可能なテスターのみで、さらにチップによってＲ１／Ｒ２の値がばらついていている場合にも、電圧モニターの測定値から正確な内部電圧を容易に測定できる効果がある。第二の内部電圧を用い、電圧モニター回路で降圧して測定した値と、直接測定した値を比較することにより、正確に電圧モニター回路の降圧比を求めることが可能となる。これにより、書き込み電圧Ｖｐｇｍ、非選択ワード線電圧Ｖｐａｓｓ、消去電圧Ｖｅｒａの降圧される規格がきわめて正確に求められ、信頼性の高い評価が可能となる効果がある。
【実施例６】
【００５６】
図１０を用いて本発明の実施例６について説明する。
【００５７】
実施例６では実施例１と同様の全体構成であり、図１０ではメモリセル１０、高電圧生成回路１００およびローデコーダ４０、カラムデコーダ７０、センスアンプ兼書き込み回路６０については省略している。
【００５８】
実施例６では電圧モニターの電圧モニター回路２００の部分が実施例１ないし実施例５とは異なっており、実施例６における電圧モニターのための電圧モニター回路２００ｅの構成を図１０を用いて説明する。
【００５９】
実施例６では測定する内部電圧を用いてスイッチ２７０を駆動する機能を付加している点で実施例１ないし実施例５と異なる。
【００６０】
図１０は実施例４によるＮＡＮＤセル型ＥＥＰＲＯＭに実施した電圧モニター回路の構成を示す。
【００６１】
昇圧回路１２０から出力された書き込み電圧Ｖｐｇｍ、非選択ワード線電圧Ｖｐａｓｓ、消去電圧Ｖｅｒａおよび１０Ｖ以下の第二の内部電圧は、それぞれ高電圧用のスイッチ２７０あるいはスイッチ２３０とスイッチ２６０を介して電圧モニター２２０に接続されている。また、二つの直列に接続された抵抗Ｒ１、Ｒ２とスイッチ２５０を介してグランドＧＮＤに配線されている。このとき、スイッチ２７０は、スイッチ２７０のオン・オフ動作駆動電圧を発生させる回路を備えている。スイッチ２７０の駆動電圧を発生させる回路の実施例として、たとえば、書き込み電圧Ｖｐｇｍ、または非選択ワード線電圧Ｖｐａｓｓ、または消去電圧Ｖｅｒａなどの昇圧された電圧がインプットされ、このインプットされた電圧を図示しないレベルシフト回路および図示しないブースター回路を用いて昇圧させる第二の昇圧回路を備え、この第二の昇圧回路によってインプットした内部電圧をさらに昇圧した第三の内部電圧を生成する。この第三の内部電圧を用いてスイッチ２７０をオンさせる。この方法を用いて測定する電圧のスイッチ２７０をオンに、スイッチ２６０をオフにスイッチ２５０をオンに設定した場合には、電圧モニター２２０は二つの直列に接続された抵抗Ｒ２、Ｒ１の抵抗比によってきまる割合で降圧された電圧を測定することが可能である。また、スイッチ２５０をオフに、スイッチ２６０をオンに設定した場合には、電圧モニター２２０は直接電圧を測定することが可能である。
【００６２】
これにより、実施例１ないし実施例２および実施例４ないし実施例５と同様の効果がある。さらに実施例６では、電圧モニター回路に入力された内部電圧を用いてスイッチを駆動させる第三の内部電圧を生成する機能を備えることにより、スイッチの駆動が容易になり、周辺回路の面積を小さくすることが可能となる効果がある。
【００６３】
本発明は以上の構成に限定されるものではなく、種々の変形が可能である。例えば実施例では不揮発性半導体記憶装置としてＮＡＮＤ型メモリーについて説明したが、ＮＯＲ型メモリーに適用してもよいし、他のデバイスに適用することもできる。
【図面の簡単な説明】
【００６４】
【図１】実施例１に係る半導体記憶装置の回路の構成を示す図。
【図２】実施例１に係る半導体記憶装置のメモリチップの構成を示す図。
【図３】実施例１に係る半導体記憶装置のメモリチップの構成を示す図。
【図４】実施例１に係る半導体記憶装置のメモリチップの構成を示す図。
【図５】実施例２に係る半導体記憶装置の降圧回路の構成を示す図。
【図６】実施例３に係る半導体記憶装置の降圧回路の構成を示す図。
【図７】実施例３に係る半導体記憶装置の抵抗調節回路の構成を示す図。
【図８】実施例４に係る半導体記憶装置の降圧回路の構成を示す図。
【図９】実施例５に係る半導体記憶装置の降圧回路の構成を示す図。
【図１０】実施例６に係る半導体記憶装置の降圧回路の構成を示す図。
【符号の説明】
【００６５】
１０  メモリセルアレイ
２０  メモリセル
３０ａ、３０ｂ  選択ゲート
ＷＬ  ワード線
ＢＬ  ビット線
Ｓ  共有ソース線
４０  ローデコーダ
６０  センスアンプ兼書き込み回路
７０  カラムデコーダ
１００  高電圧生成回路
１１０  オシレータ回路
１２０  昇圧回路
１３０  リミッタ回路
２００  ２００ａ〜２００ｅ  電圧モニター回路
２１０  スイッチ
２２０  電圧モニター
２３０  スイッチ
２４０  抵抗調整用回路
２５０  スイッチ
２６０  スイッチ
２７０  スイッチ
３００ａ〜３００ｄ  メモリチップ
３２０  ３２０ａ〜３２０ｃ  周辺回路
３３０  パッド開口部
３３０ａ  電圧モニター開口部
Ｒ１  Ｒ２  抵抗
Ｒｖ１  Ｒｖ２  可変抵抗
ＦＬＧ  フラグ信号
ＧＮＤ  グランド
Ｖｃｃ  外部電源
Ｖｄｄ  電源電圧
Ｖｍ  中間電圧
Ｖｐｐ  昇圧電圧
Ｖｒｅｆ  基準電圧
Ｖｐｇｍ  書き込み電圧
Ｖｐａｓｓ  非選択ワード線電圧
Ｖｅｒａ  消去電圧
Ｖｍｏｎ  モニター電圧
【図１】
2006294123.tif 000003
【図２】
2006294123.tif 000004
【図３】
2006294123.tif 000005
【図４】
2006294123.tif 000006
【図５】
2006294123.tif 000007
【図６】
2006294123.tif 000008
【図７】
2006294123.tif 000009
【図８】
2006294123.tif 000010
【図９】
2006294123.tif 000011
【図１０】
2006294123.tif 000012