【手続補正書】
【提出日】平成19年1月24日(2007.1.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  連続して複数の入力ビットを受取り、そこから第１の複数の出力シンボルを生成するように構成される第１コーダと、
複数の入力ビットを連続して受け取るように構成されているインタリーバであって、インタリーバが行と列のマトリックス内に配列される複数のビット記憶位置を含み、線形合同シーケンス生成器がインタリーバの各行内でビットをシャッフルするためにシーケンスを擬似無作為に生成するように構成されているインタリーバと、
インタリーバから連続して複数のインタリーブされたビットを受け取り、そこから第２の複数の出力シンボルを生成するように構成される第２コーダと、
を備えるターボコーダ。
【請求項２】  ビットをシャッフルするためのシーケンスが、以下の等式に従って生成される線形合同シーケンス再帰を備え
ｘ（ｎ＋１）＝（ａｘ（ｎ）＋ｃ）ｍｏｄＭ、
ここでは、ｎが時間インデックスを表し、ｘ（ｎ）が時間インデックスｎ、ａ、ｃでの列インデックスを表し、Ｍが整数であり、Ｍがシーケンスの期間を表し、以下の条件、
（ｉ）ｃはＭに対して相対的に素数であり、
（ｉｉ）ａ−１はｐの倍数であり、この場合ｐはＭを分割する任意の素数を表し、
（ｉｉｉ）Ｍが４の倍数であるとき、ａ−１は４の倍数でなければならず、および
（ｉｖ）ｘ（０）は整数シード列インデックスである。
が、満たされる、請求項１に記憶されるターボコーダ。
【請求項３】  ａ＝１である、請求項２に記載されるターボコーダ。
【請求項４】  期間Ｍが２の累乗である、請求項２に記載されるターボコーダ。
【請求項５】  インタリーバ内の全ての行についてｘ（０）は０に等しい請求項２に記載されるターボコーダ。
【請求項６】  さらに、第１コーダと第２コーダにそれぞれ結合され、それぞれ、第１の複数の出力シンボルと第２の複数の出力シンボルをそこから受け取るように構成されているマルチプレクサを備える、請求項１に記載されるターボコーダ。
【請求項７】  インタリーバが、さらに、事前定義されたビット逆順アルゴリズムに従ってインタリーバの行をシャッフルするための少なくとも１つのモジュールを含む、請求項１に記載されるターボコーダ。
【請求項８】  ビットをシャッフルするためのシーケンスは、以下の等式に従って生成される線形合同シーケンス再起を備え、
ｘ（ｎ）＝（ａ（（Ｍ／２）−１）ｘ（ｎ＋１）−ｃ）ｍｏｄＭ、
そこでは、ｎは時間インデックスを表し、ｘ（ｎ）は時間インデックスｎ、ａ、ｃでの列インデックスを表し、Ｍが整数であり、Ｍがシーケンスの期間を表し、以下の条件
（ｉ）ｃがＭに対して相対的に素数であり、
（ｉｉ）ａ−１がｐの倍数であり、ここではｐはＭを分割する任意の素数を表し、
（ｉｉｉ）Ｍが４の倍数であるとき、ａ−１は４の倍数でなければならず
（ｉｖ）ｘ（０）が整数シード列インデックスである、
が満たされる、請求項１に記載されるターボコーダ。
【請求項９】  ａ＝１である、請求項８に記載されるターボコーダ。
【請求項１０】  期間Ｍが２の累乗である、請求項８に記載されるターボコーダ。
【請求項１１】  インタリーバ内の全ての行についてｘ（０）は０に等しい請求項８に記載されるターボコーダ。
【請求項１２】  データ要素を連続して行ごとにビット記憶位置のマトリックスに書き込む工程と、
線形合同シーケンス再帰に従って、ビット記憶位置のマトリックスの各行内にデータ要素を擬似無作為に再配列する工程と、
ビット記憶位置のマトリックスから列ごとに連続してデータ要素を読み取る工程と、
を備える、データ要素をインタリーブする方法。
【請求項１３】  さらに、以下の等式に従って線形合同シーケンス再帰を生成する工程を備え、
ｘ（ｎ＋１）＝（ａｘ（ｎ）＋ｃ）ｍｏｄＭ、
ここではｎは時間インデックスを表し、ｘ（ｎ）はインデックスｎ、ａ、ｃで列インデックスを表し、Ｍは整数であり、Ｍがシーケンスの期間を表し、以下の条件
（ｉ）ｃがＭに対して相対的に素数であり、
（ｉｉ）ａ−１がｐの倍数であり、この場合、ｐはＭを分割する任意の素数であり
（ｉｉｉ）Ｍが４の倍数であるとき、ａ−１は４の倍数でなければならず、および
（ｉｖ）ｘ（０）は整数シード列インデックスである、
が満たされる、請求項１２に記載される方法。
【請求項１４】  ａ＝１である、請求項１３に記載される方法。
【請求項１５】  期間Ｍが２の累乗である、請求項１３に記載される方法。
【請求項１６】  全ての行についてｘ（０）は０に等しい請求項１３に記載される方法。
【請求項１７】  さらに、事前定義されたビット逆順アルゴリズムに従って、ビット記憶位置のマトリックスの行を配列し直す工程を備える、請求項１２に記載される方法。
【請求項１８】  さらに、以下の等式に従って線形合同シーケンス再帰を生成する工程を備え、
ｘ（ｎ）＝（ａ（（Ｍ／２）−１）ｘ（ｎ＋１）−ｃ）ｍｏｄＭ、
ここでは、ｎが時間インデックスを表し、ｘ（ｎ）が時間インデックスｎ、ａ、ｃでの列インデックスを表し、Ｍが整数であり、Ｍがシーケンスの期間を表し、以下の条件
（ｉ）ｃがＭに対して相対的に素数であり、
（ｉｉ）ａ−１がｐの倍数であり、ｐがＭを分割する任意の素数を表し、
（ｉｉｉ）Ｍが４の倍数であるとき、ａ−１が４の倍数でなければならず、
（ｉｖ）ｘ（０）が整数シード列インデックスである、
請求項１２に記載される方法。
【請求項１９】  ａ＝１である、請求項１８に記載される方法。
【請求項２０】  期間Ｍが２の累乗である、請求項１８に記載される方法。
【請求項２１】    全ての行についてｘ（０）は０に等しい請求項１８に記載される方法。
【請求項２２】  データ要素を行ごとにビット記憶位置のマトリックスに連続して書き込むための手段と、
線形合同シーケンス再帰に従って、ビット記憶位置のマトリックスの各行の中にデータ要素を擬似無作為に再配列するための手段と、
ビット記憶位置のマトリックスから列ごとに順次データ要素を読み込むための手段と、
を備える、インタリーバ。
【請求項２３】  線形合同シーケンス再帰が、以下の等式に従って生成され、
ｘ（ｎ＋１）＝（ａｘ（ｎ）＋ｃ）ｍｏｄＭ、
ここではｎが時間インデックスを表し、ｘ（ｎ）が時間インデックスｎ、ａ、ｃでの列インデックスを表し、Ｍが整数であり、Ｍがシーケンスの期間を表し、以下の条件
（ｉ）ｃがＭに対して相対的に素数であり、
（ｉｉ）ａ−１がｐの倍数であり、この場合ｐがＭを分割する任意の素数を表し、
（ｉｉｉ）Ｍが４の倍数であるとき、ａ−１が４の倍数でなければならず、
（ｉｖ）ｘ（０）が整数シード列インデックスである
が満たされる、請求項２２に記載されるインタリーバ。
【請求項２４】  ａ＝１である、請求項２３に記載されるインタリーバ。
【請求項２５】  期間Ｍが２の累乗である、請求項２３に記載されるインタリーバ。
【請求項２６】  ビット記憶位置のマトリクス内の全ての行についてｘ（０）は０に等しい請求項２３に記載されるインタリーバ。
【請求項２７】  さらに、事前定義されたビット逆順アルゴリズムに従って、ビット記憶位置のマトリックスの行をシャッフルするための手段を備える、請求項２２に記載されるインタリーバ。
【請求項２８】  線形合同シーケンス再帰が、以下の等式に従って生成され、
ｘ（ｎ）＝（ａ（（Ｍ／２）−１）ｘ（ｎ＋１）−ｃ）ｍｏｄＭ、
この場合、ｎが時間インデックスを表し、ｘ（ｎ）が時間インデックスｎ、ａ、ｃでの列インデックスを表し、Ｍが整数であり、Ｍがシーケンスの期間を表し、以下の条件
（ｉ）ｃがＭに対して相対的に素数であり、
（ｉｉ）ａ−１がｐの倍数であり、この場合、ｐがＭを分割する任意の素数を表し、
（ｉｉｉ）Ｍが４の倍数であるときに、ａ−１が４の倍数でなければならず、
（ｉｖ）ｘ（０）が整数シード列インデックスである、
が満たされる、請求項２２に記載されるインタリーバ。
【請求項２９】  ａ＝１である、請求項２８に記載されるインタリーバ。
【請求項３０】  期間Ｍが２の累乗である、請求項２８に記載されるインタリーバ。
【請求項３１】  ビット記憶位置のマトリクス内の全ての行についてｘ（０）は０に等しい請求項２８に記載されるインタリーバ。