(57)【要約】【課題】  容量値の均一性が高い容量素子を備える半導体装置およびその製造方法を提供する。【解決手段】  半導体装置１の容量素子形成領域２０において、Ｐ型の半導体基板１０の表層には、導電層としてＮ型ウエル２２が形成されている。Ｎ型ウエル２２が形成された半導体基板１０の表面には、容量膜２４が成膜されている。ここで、半導体基板１０表面における容量膜２４が成膜された部分は、実質的に平坦である。容量膜２４上には、上部電極２６が設けられている。上部電極２６は、容量膜２４を挟んで対向するＮ型ウエル２２との間で容量素子（オンチップキャパシタ）を構成している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
表層に導電層が設けられた半導体基板と、
前記半導体基板の表面のうち実質的に平坦な部分上に設けられた容量膜と、
前記容量膜上に設けられ、前記容量膜を挟んで対向する前記導電層との間で容量素子を構成する上部電極と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記容量膜は、前記半導体基板側の表層に設けられた、金属元素の拡散を防止する絶縁膜を有する、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記容量膜は、シリコン酸化膜よりも高い誘電率をもつ高誘電率膜である、半導体装置。
【請求項４】
請求項１〜３の何れか一項に記載の半導体装置において、
前記半導体基板に設けられ、当該半導体装置の内部回路を構成するトランジスタを備え、
前記容量膜は、前記トランジスタのゲート絶縁膜に比して厚い、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記容量膜は、前記トランジスタのゲート絶縁膜に比して電気的換算膜厚が薄い、半導体装置。
【請求項６】
請求項４または５に記載の半導体装置において、
前記トランジスタ上に設けられた層間窒化膜と、
前記層間窒化膜上に設けられた絶縁膜と、を備え、
前記絶縁膜は、前記容量膜と一体となって設けられている、半導体装置。
【請求項７】
請求項１〜６の何れか一項に記載の半導体装置において、
前記半導体基板における前記容量膜が設けられている部分は、シリサイド化されていない、半導体装置。
【請求項８】
半導体基板の表層に導電層を形成する導電層形成工程と、
前記導電層が形成された前記半導体基板の表面のうち実質的に平坦な部分上に容量膜を形成する容量膜形成工程と、
前記容量膜上に、前記容量膜を挟んで対向する前記導電層との間で容量素子を構成する上部電極を形成する電極形成工程と、
を含むことを特徴とする、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記半導体基板は、トランジスタ形成領域と容量素子形成領域とを有し、
前記トランジスタ形成領域にトランジスタを形成するトランジスタ形成工程と、
前記容量素子形成領域にシリサイドブロックを形成するシリサイドブロック形成工程と、
前記トランジスタ形成工程および前記シリサイドブロック形成工程よりも後に、前記半導体基板の表面における前記シリサイドブロックが形成されていない部分をシリサイド化するシリサイド工程と、
前記シリサイド工程よりも後に前記シリサイドブロックを除去するシリサイドブロック除去工程と、を含み、
前記容量膜形成工程は、前記シリサイドブロック除去工程よりも後に実行される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置としては、例えば特許文献１，２に記載されたものがある。特許文献１に記載の半導体装置は、トランジスタと同一の基板上に設けられた容量素子を備えている。この半導体装置において、半導体基板上には下部電極として機能する金属膜が設けられており、この金属膜上に容量膜および上部電極が順に積層されている。
【０００３】
また、特許文献２に記載の半導体装置においては、半導体基板の容量素子形成領域にトレンチが設けられている。このトレンチにより表面に凹凸が形成された半導体基板上に、容量膜および上部電極が順に積層されている。また、半導体基板の表層には不純物拡散層が設けられており、これらの不純物拡散層、容量膜および上部電極により容量素子が構成されている。
【特許文献１】特開２００３−１７５９２号公報
【特許文献２】特開２００２−２２２９２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１，２に記載の半導体装置には、以下に述べるように、容量素子の容量値の均一性という点で改善の余地がある。
【０００５】
特許文献１に記載の半導体装置においては、容量膜を金属膜上に直接形成している。ところが、金属膜は半導体基板等に比して表面が粗いため、膜厚が均一になるように容量膜を形成することが困難である。容量膜の膜厚の不均一性は、容量値の空間的なばらつきにつながってしまう。
【０００６】
また、特許文献２に記載の半導体装置においては、表面に凹凸が形成された半導体基板上に容量膜を形成している。この場合、凹部と凸部とでは容量膜の成膜状態が相違するため、容量膜の膜厚を均一にすることが困難である。同様に、凹部の底面と側面との間においても、均一な膜厚を得ることが困難である。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、容量値の均一性が高い容量素子を備える半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明による半導体装置は、表層に導電層が設けられた半導体基板と、半導体基板の表面のうち実質的に平坦な部分上に設けられた容量膜と、容量膜上に設けられ、容量膜を挟んで対向する導電層との間で容量素子を構成する上部電極と、を備えることを特徴とする。
【０００９】
この半導体装置においては、半導体基板上の実質的に平坦な部分に容量膜が設けられている。半導体基板は金属等に比べて表面が滑らかなため、膜厚の均一性が高い容量膜を設けることができる。したがって、容量値の均一性が高い容量素子を備える半導体装置が実現される。
【００１０】
容量膜は、半導体基板側の表層に設けられた、金属元素の拡散を防止する絶縁膜を有していてもよい。これにより、容量膜中の金属元素が半導体基板に拡散するのを防ぐことができる。
【００１１】
容量膜は、シリコン酸化膜よりも高い誘電率をもつ高誘電率膜であってもよい。容量素子におけるリーク電流を抑制する上では容量膜が厚い方が好ましい。しかし、容量膜を厚くするほど、容量値が小さくなってしまう。この点、容量膜に高誘電率膜を用いることにより、大きな容量値を確保しつつ、リーク電流を抑制するのに充分な膜厚とすることができる。
【００１２】
上記半導体装置は、半導体基板に設けられ、当該半導体装置の内部回路を構成するトランジスタを備え、容量膜は、トランジスタのゲート絶縁膜に比して厚くてもよい。これにより、容量素子におけるリーク電流を抑制することができる。また、この場合において、容量膜は、トランジスタのゲート絶縁膜に比して電気的換算膜厚が薄くてもよい。これにより、リーク電流を抑制しつつ、大きな容量値を得ることができる。
【００１３】
ここで、容量膜の電気的換算膜厚とは、その容量膜が呈する容量値に対して、それと同じ容量値を呈するシリコン酸化膜の膜厚のことである。
【００１４】
上記半導体装置は、トランジスタ上に設けられた層間窒化膜と、層間窒化膜上に設けられた絶縁膜と、を備え、絶縁膜は、容量膜と一体となって設けられていてもよい。層間窒化膜上に上記絶縁膜が設けられていることにより、層間窒化膜の厚みを所望に設計することができる。また、この半導体装置の製造工程において、この絶縁膜は容量膜と同一工程で形成することができる。なお、層間窒化膜の窒化膜には、ＳｉＯＮ等の酸窒化膜も含まれる。
【００１５】
半導体基板における容量膜が設けられている部分は、シリサイド化されていなくてもよい。シリサイド表面よりもシリサイド化されていない半導体基板表面の方が滑らかであるため、シリサイド上に容量膜を設ける場合に比して、容量膜の膜厚の均一性を高めるのに適している。
【００１６】
また、本発明による半導体装置の製造方法は、半導体基板の表層に導電層を形成する導電層形成工程と、導電層が形成された半導体基板の表面のうち実質的に平坦な部分上に容量膜を形成する容量膜形成工程と、容量膜上に、容量膜を挟んで対向する導電層との間で容量素子を構成する上部電極を形成する電極形成工程と、を含むことを特徴とする。
【００１７】
この製造方法においては、半導体基板上の実質的に平坦な部分に容量膜を形成している。半導体基板は金属等に比べて表面が滑らかなため、膜厚の均一性が高い容量膜を形成することができる。したがって、容量値の均一性が高い容量素子を備える半導体装置を得ることができる。
【００１８】
半導体基板は、トランジスタ形成領域と容量素子形成領域とを有し、上記製造方法は、トランジスタ形成領域にトランジスタを形成するトランジスタ形成工程と、容量素子形成領域にシリサイドブロックを形成するシリサイドブロック形成工程と、トランジスタ形成工程およびシリサイドブロック形成工程よりも後に、半導体基板の表面におけるシリサイドブロックが形成されていない部分をシリサイド化するシリサイド工程と、シリサイド工程よりも後にシリサイドブロックを除去するシリサイドブロック除去工程と、を含み、容量膜形成工程は、シリサイドブロック除去工程よりも後に実行されてもよい。
【００１９】
この製造方法によれば、トランジスタ部分のみシリサイド化され、容量素子部分はシリサイド化されていないという構成の半導体装置を得ることができる。かかる構成は、トランジスタにおける寄生抵抗の低減および容量素子における容量膜の均一性の双方に適している。
【発明の効果】
【００２０】
本発明によれば、容量値の均一性が高い容量素子を備える半導体装置およびその製造方法が実現される。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００２２】
図１は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置１は、容量素子形成領域２０およびトランジスタ形成領域３０を有しており、それぞれの領域に容量素子およびトランジスタが設けられている。半導体装置１の容量素子形成領域２０において、Ｐ型の半導体基板１０の表層には、導電層としてＮ型ウエル２２が形成されている。Ｎ型ウエル２２の一部には、ウエルコンタクト用の拡散層２３が形成されており、拡散層２３の表層部分２３ａは、シリサイド化されている。シリサイドとしては、例えばＣｏＮｉ２またはＮｉＳｉである。この拡散層２３が形成された部分は、後述する下部電極用のコンタクト５４と接する部分である。Ｎ型ウエル２２が形成された半導体基板１０の表面には、容量膜２４が直接に成膜されている。ここで、半導体基板１０表面における容量膜２４が成膜された部分は、実質的に平坦である。また、半導体基板１０における容量膜２４が設けられている部分は、シリサイド化されていない。
【００２３】
容量膜２４は、シリコン酸化膜よりも高い誘電率をもつ高誘電率膜である。このような膜材料として、ジルコニウム、ハフニウム、ランタノイド、アルミニウム、インジウム、ガリウムまたはその酸化物が例示される。すなわち、Ｚｒ、Ｈｆ、Ｐｒ、Ｌａ、Ｌｕ、Ｅｕ、Ｙｂ、Ｓｍ、Ｈｏ、Ｃｅ、Ａｌ、Ｉｎ、Ｇａおよびこれらの酸化物が挙げられる。具体的には、ＺｒＯｘ、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＯｘ、ＨｆＡｌＯｘ、Ａｌ2Ｏ3、Ｉｎ2Ｏ3、Ｇａ2Ｏ3等が挙げられる。
【００２４】
また、容量膜２４の一部には、金属元素の拡散を防止する絶縁膜（金属元素拡散防止膜）２４ａが形成されている。具体的には、容量膜２４における半導体基板１０側の表層に金属元素拡散防止膜２４ａが形成されている。金属元素拡散防止膜２４ａとしては、例えばＳｉＯ２膜を用いることができる。
【００２５】
容量膜２４上には、上部電極２６が設けられている。上部電極２６は、容量膜２４を挟んで対向するＮ型ウエル２２との間で容量素子（オンチップキャパシタ）を構成している。すなわち、Ｎ型ウエル２２はこの容量素子の下部電極として機能する。なお、この容量素子は、いわゆるＭＩＳ（Metal-Insulator-Semiconductor）キャパシタである。上部電極２６としては、例えばＴｉＮまたはＷ等の金属膜を用いることができる。なお、この容量素子は、例えば、半導体装置１において電源とグランドとの間に挿入され、ノイズキャンセラーとして用いられる。
【００２６】
半導体装置１のトランジスタ形成領域３０において、半導体基板１０の表層には、Ｐ型ウエル３２が形成されている。さらに、Ｐ型ウエル３２の表層にはソース・ドレイン領域３４が形成されており、ソース・ドレイン領域３４の表層の一部分３４ａはシリサイド化されている。半導体基板１０のＰ型ウエル３２が形成された部分上には、ゲート絶縁膜３６およびゲート電極３８が順に積層されている。ゲート電極３８の表層部分３８ａはシリサイド化されている。ゲート絶縁膜３６およびゲート電極３８の側面は、サイドウォール４０によって覆われている。ゲート絶縁膜３６としては、例えばＳｉＯＮまたはＳｉＯ２が用いられる。また、ゲート電極３８としては、例えばポリシリコンが用いられる。なお、上述の容量膜２４の厚みは、ゲート絶縁膜３６に比して厚い。一方で、容量膜２４の電気的換算膜厚は、ゲート絶縁膜３６に比して薄い。
【００２７】
以上のＰ型ウエル３２、ソース・ドレイン領域３４、ゲート絶縁膜３６およびゲート電極３８によりＮ型ＭＯＳＦＥＴが構成されている。このトランジスタは、半導体装置１において内部回路を構成するものである。
【００２８】
上記トランジスタ上には、層間窒化膜４２が成膜されている。層間窒化膜４２としては、例えばＳｉＮまたはＳｉＯＮ等が用いられる。層間窒化膜４２上には、絶縁膜４４が成膜されている。この絶縁膜４４は、組成および厚みが上述の容量膜２４と同一である。本実施形態においては特に、これらの容量膜２４および絶縁膜４４は、同時に成膜されている。
【００２９】
また、半導体装置１には、コンタクト５２，５４，５６，５８が形成されている。これらのコンタクト５２，５４，５６，５８は、上部電極２６、Ｎ型ウエル２２、ソース・ドレイン領域３４およびゲート電極３８にそれぞれ接続されている。半導体基板１０の上部空間においては、上述の容量素子およびトランジスタの全体を覆うように、層間絶縁膜６０が形成されている。さらに、半導体装置１には、ＳＴＩ（シャロートレンチアイソレーション）６２，６４，６６，６８が形成されている。ＳＴＩ６２は、容量素子とトランジスタとを分離している。ＳＴＩ６４は、容量素子と、図中右側に隣接する他の素子（図示せず）とを分離している。ＳＴＩ６６は、トランジスタと、図中左側に隣接する他の素子（図示せず）とを分離している。また、ＳＴＩ６８は、容量素子において上部電極と下部電極とを分離している。
【００３０】
続いて、図２〜図５を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１を製造する方法の一例を説明する。まず、半導体基板１０を準備する。半導体基板１０においては、容量素子形成領域２０とトランジスタ形成領域３０とが予め規定されている。この半導体基板１０の所定位置にＳＴＩ６２，６４，６６，６８を形成した後、容量素子形成領域２０にＮ型ウエル２２を形成する（導電層形成工程）。また、トランジスタ形成領域３０にＰ型ウエル３２を形成する。さらに、ゲート絶縁膜３６、ゲート電極３８およびサイドウォール４０を形成する。続いて、ソース・ドレイン注入を行い、ソース・ドレイン領域３４を形成する。本実施形態においては、このとき拡散層２３も同時に形成する。これにより、トランジスタ形成領域３０にトランジスタが形成される（トランジスタ形成工程）。
【００３１】
次に、半導体基板１０上における容量膜２４を形成する部分に、シリサイドブロック７２を形成する（シリサイドブロック形成工程）。シリサイドブロック７２としては、例えばＳｉＯ２を用いることができる。また、シリサイドブロック７２の厚さは、例えば２０ｎｍ程度である。この状態で、半導体基板１０の表層をシリサイド化する（シリサイド工程）。これにより、拡散層２３の表層部分２３ａ、ソース・ドレイン領域３４表層の一部分３４ａ、およびゲート電極３８の表層部分３８ａがシリサイド化される。一方で、半導体基板１０における容量膜２４が設けられる部分は、シリサイド化されない（図２）。
【００３２】
次に、半導体基板１０の表面側の全面に、ＳｉＮ膜４２ａを成長させる（図３）。その後、容量膜２４を形成する領域以外をレジスト７４で覆い、当該領域上のＳｉＮ膜４２ａとシリサイドブロック７２とをエッチングにより除去する（シリサイドブロック除去工程）。これにより、トランジスタ上に層間窒化膜４２が設けられる（図４）。
【００３３】
次に、レジスト７４を除去し、半導体基板１０におけるＳｉＮ膜４２ａおよびシリサイドブロック７２が除去された部分上に、例えばＣＶＤによりＳｉＯ２等の金属元素拡散防止膜２４ａを成長させる。その後、半導体基板１０の表面側の全面に、ＨｆＯ２またはＨｆＳｉＯ等の高誘電率膜を成長させる（容量膜形成工程）。この高誘電率膜は、容量素子形成領域２０において金属元素拡散防止膜２４ａと共に容量膜２４を構成するとともに、トランジスタ形成領域３０における絶縁膜４４となる。さらに、上記高誘電率膜上にＴｉＮまたはＷ等の金属膜２６ａを形成する。続いて、この金属膜２６ａにおける上部電極２６とすべき部分をレジスト７６で覆う（図５）。
【００３４】
この状態でエッチングを行い、当該部分以外の金属膜２６ａを除去する。これにより、上部電極２６が形成される（電極形成工程）。さらに、層間絶縁膜６０を形成した後、コンタクト５２，５４，５６，５８を形成する。以上により、図１に示す半導体装置１が得られる。
【００３５】
本実施形態の効果を説明する。本実施形態においては、半導体基板１０の実質的に平坦な部分上に容量膜２４が設けられている。半導体基板は金属等に比べて表面が滑らかなため、膜厚の均一性が高い容量膜２４を設けることができる。したがって、容量値の均一性が高い容量素子を備える半導体装置１が実現されている。
【００３６】
一方、特許文献１に記載の半導体装置においては、金属膜上に容量膜を形成しているため、均一な膜厚の容量膜を得ることが困難である。また、特許文献２に記載の半導体装置においては、半導体基板上に容量膜を形成してはいるものの、半導体基板表面における容量膜が形成された部分は平坦ではなく凹凸が形成されている。それゆえ、凹部と凸部とにおける容量膜の成膜条件の相違等に起因して、均一な膜厚を得ることが困難である。
【００３７】
容量膜２４における半導体基板１０側の表層には、金属元素拡散防止膜２４ａが設けられている。これにより、容量膜２４中の金属元素が半導体基板１０に拡散するのを防ぐことができる。ただし、金属元素拡散防止膜２４ａを設けることは必須ではなく、これを設けない構成としてもよい。
【００３８】
容量膜２４として高誘電率膜を用いている。容量素子におけるリーク電流を抑制する上では容量膜２４が厚い方が好ましい。しかし、容量膜２４を厚くするほど、容量値が小さくなってしまう。この点、容量膜２４に高誘電率膜を用いることにより、大きな容量値を確保しつつ、リーク電流を抑制するのに充分な膜厚とすることができる。ただし、容量膜２４として高誘電率膜を用いることが必須ではない。したがって、例えばＳｉＯＮ膜またはＳｉＯ２膜を容量膜２４として用いてもよい。
【００３９】
容量膜２４は、トランジスタのゲート絶縁膜３６に比して厚い。これにより、容量素子におけるリーク電流を抑制することができる。しかも、容量膜２４は、ゲート絶縁膜３６に比して電気的換算膜厚が薄い。リーク電流を抑制しつつ、大きな容量値を得ることができる。ただし、容量膜２４の厚みは、トランジスタのゲート絶縁膜３６に比して同一であっても薄くてもよい。また、容量膜２４の電気的換算膜厚は、トランジスタのゲート絶縁膜３６に比して同一であっても厚くてもよい。
【００４０】
層間窒化膜４２上に、容量膜２４と同時に形成された絶縁膜４４が設けられている。これにより、層間窒化膜４２の厚みを所望に設計することができる。すなわち、層間窒化膜４２をコンタクト開口時のエッチングストッパとして用いる必要がある場合、層間窒化膜４２は薄い方が好ましく、それゆえ層間窒化膜４２の膜厚に一定の制約がかかる。この点、半導体装置１においては絶縁膜４４がエッチングストッパとして機能するため、層間窒化膜４２にかかる制約はない。したがって、絶縁膜４４が設けられていることにより、層間窒化膜４２の厚みの自由度が増している。このように層間窒化膜４２の膜厚の自由度が高いことは、層間窒化膜４２直下のトランジスタの特性を制御する上で好ましい。また、半導体装置１の製造工程において、絶縁膜４４は容量膜２４と同一工程で形成することができる。ただし、絶縁膜４４を設けることは必須ではなく、これを設けない構成としてもよい。
【００４１】
半導体基板１０における容量膜２４が設けられている部分は、シリサイド化されていない。シリサイド表面よりもシリサイド化されていない半導体基板表面の方が滑らかであるため、シリサイド上に容量膜２４を設ける場合に比して、容量膜２４の膜厚の均一性を高めるのに適している。特に、本実施形態においては、トランジスタ部分のみシリサイド化され、容量素子部分はシリサイド化されていないという構成の半導体装置１が得られる。かかる構成は、トランジスタにおける寄生抵抗の低減および容量素子における容量膜の均一性の双方に適している。ただし、半導体基板１０における容量膜２４が設けられている部分がシリサイド化されていないことは必須ではなく、この部分がシリサイド化された構成であってもよい。
【００４２】
図６は、図１に示す半導体装置１の一変形例を示す断面図である。半導体装置１ａにおいては、上部電極２６と下部電極（Ｎ型ウエル２２）との間にＳＴＩ（図１のＳＴＩ６８）が設けられていない。また、拡散層２３が、Ｎ型ウエル２２の表層のうち、ＳＴＩ６２，６４で囲まれる領域の全体に形成されている。半導体装置１ａにおけるその他の構成は、半導体装置１と同様である。
【００４３】
図７は、半導体装置１の他の変形例を示す断面図である。半導体装置１ｂにおいては、半導体基板１０の平坦な表面上に容量膜２５が設けられている。この容量膜２５は、組成および厚みがゲート絶縁膜３６と同一であり、ゲート絶縁膜３６と同一工程にて成膜することができる。容量膜２５上には、上部電極２７が設けられている。この上部電極２７は、組成および厚みがゲート電極３８と同一であり、ゲート電極３８と同一工程にて形成することができる。上部電極２７における半導体基板１０と反対側の表層部分２７ａは、シリサイド化されている。この部分２７ａのシリサイド化は、部分２３ａ，３４ａ，３８ａのシリサイド化と同一工程にて行うことができる。また、半導体装置１ｂにおいては、層間窒化膜４２がトランジスタおよび容量素子の双方を覆うように設けられている。
【００４４】
かかる構成の半導体装置１ａ，１ｂにおいても、半導体基板１０の実質的に平坦な部分上に直接に容量膜２５が設けられている。このため、容量値の均一性が高い容量素子を備える半導体装置１ａ，１ｂが実現されている。特に、半導体装置１ｂにおいては、容量素子の容量膜２５および上部電極２７が、それぞれトランジスタのゲート絶縁膜３６およびゲート電極３８と同一の層構造をとっている。このため、上述のように容量膜２５とゲート絶縁膜３６とを同一工程にて形成することができ、また上部電極２７とゲート電極３８とも同一工程にて形成することができる。したがって、半導体装置１ｂによれば、製造工程が特に簡略化することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明による半導体装置の一実施形態を示す断面図である。
【図２】本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図３】本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図４】本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図５】本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図６】図１に示す半導体装置１の変形例を示す断面図である。
【図７】図１に示す半導体装置１の変形例を示す断面図である。
【符号の説明】
【００４６】
１    半導体装置
１ａ    半導体装置
１ｂ    半導体装置
１０    半導体基板
２０    容量素子形成領域
２２    Ｎ型ウエル
２３    拡散層
２４，２５  容量膜
２４ａ    金属元素拡散防止膜
２６，２７  上部電極
３０    トランジスタ形成領域
３２    Ｐ型ウエル
３４    ソース・ドレイン領域
３６    ゲート絶縁膜
３８    ゲート電極
４０    サイドウォール
４２    層間窒化膜
４４    絶縁膜
５２，５４，５６，５８  コンタクト
６０    層間絶縁膜
７２    シリサイドブロック
７４，７６  レジスト
６２，６４，６６，６８  ＳＴＩ
【図１】
2006054402.tif 000003
【図２】
2006054402.tif 000004
【図３】
2006054402.tif 000005
【図４】
2006054402.tif 000006
【図５】
2006054402.tif 000007
【図６】
2006054402.tif 000008
【図７】
2006054402.tif 000009