(57)【要約】【課題】ＣＭＰ工程での表面平坦性の向上とキャパシタの加工安定性を図る半導体装置およびマスクパターンを提供すること。【解決手段】半導体基板と、この半導体基板の上方に設けられ、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタであり、前記誘電体膜は、Ａサイト元素としてＰｂ，Ｂａ，Ｓｒの少なくとも一つの元素を含み、Ｂサイト元素としてＺｒ，Ｔｉ，Ｔａ，Ｎｂ，Ｍｇ，Ｗ，Ｆｅ，Ｃｏの少なくとも一つの元素を含むＡＢＯ３の形で構成されるぺロブスカイト型酸化物からなるキャパシタと、を備え、前記キャパシタの上方または膜厚方向から見た側壁部の曲率半径が２５０［ｎｍ］以下であって、その弧の長さが｛２５０［ｎｍ］×π／６［ｒａｄ］｝以上である。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板の上方に設けられ、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタであり、前記誘電体膜は、Ａサイト元素としてＰｂ，Ｂａ，Ｓｒの少なくとも一つの元素を含み、Ｂサイト元素としてＺｒ，Ｔｉ，Ｔａ，Ｎｂ，Ｍｇ，Ｗ，Ｆｅ，Ｃｏの少なくとも一つの元素を含むＡＢＯ３の形で構成されるぺロブスカイト型酸化物からなるキャパシタと、
を備え、
前記キャパシタの上方または膜厚方向から見た側壁部の曲率半径が２５０［ｎｍ］以下であって、その弧の長さが｛２５０［ｎｍ］×π／６［ｒａｄ］｝以上であることを特徴とする半導体装置。
【請求項２】
前記半導体基板に対する前記側壁部のテーパー角が８５°以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記側壁部が前記キャパシタの全側面に渡って設けられたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
誘電体膜を下部電極と上部電極とで挟んでなるキャパシタの側壁部の曲率半径が２５０［ｎｍ］以下となり、その弧の長さが｛２５０［ｎｍ］×π／６［ｒａｄ］｝以上となるよう規定することを特徴とするマスクパターン。
【請求項５】
誘電体膜を下部電極と上部電極とで挟んでなる前記キャパシタの前記側壁部が、前記キャパシタに対して、少なくとも外に凸の構造を持つことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびマスクパターンに関し、特に半導体装置のキャパシタ加工に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）全般で低消費電力化、高速動作化が要求され、メモリとしては不揮発性機能の付加が重要となっている。また、高性能化・多機能化には、新材料の導入が不可欠になっており、昨今のデバイスにも、多種多用かつ新規な材料が組み込まれてきている。例えば、キャパシタの電極間絶縁膜として強誘電体薄膜を用いた不揮発性強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）が注目を集めており、その開発が急速に進んでいる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
これら新規材料には、製造過程において拡散する元素、あるいは他の材料と容易に反応する元素を含むものが比較的多い。強誘電体膜として用いられる代表的な複合酸化物の一つとして、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）があるが、その含有元素である鉛（Ｐｂ）やチタン（Ｔｉ）などがこれに当る。
【０００４】
この場合、下部下地膜を構成している元素の一部が、結晶化熱処理工程においてアモルファス膜であるＰＺＴ膜中に拡散・反応し、結晶化工程において強誘電性あるいはリーク電流特性を劣化させ得る。また、このアモルファス膜中にある構成元素が、結晶化熱処理工程において、下地電極膜側に拡散し、下地との界面にてＰＺＴ結晶膜の構成元素が欠損することもある。さらに、結晶化熱処理の初期過程において、前記アモルファス膜中にある構成元素と下地膜の構成元素とが反応し、下地電極自体の膜質が劣化して高抵抗となるばかりでなく、下地膜の結晶性が劣化することで、前記アモルファス膜の結晶成長を阻害する事態が生じる。これらもまた、結果として、ＰＺＴ膜の強誘電性、電気特性上の信頼性を著しく劣化させ得る。
【０００５】
さらに、強誘電体膜の熱処理工程には、６００〜７００℃ほどの高温処理が広く用いられているが、電極膜自体も、この様な温度域に電気的にも構造的にも耐え得る必要がある。すなわち、低抵抗であって高融点であることも求められる。これらの制約は、製造プロセスの技術開発における大きな課題となっている。なお、低温成膜した後に高温加熱処理を施して結晶性絶縁膜とする一般的な強誘電体キャパシタを形成する方法に限らず、結晶化しながら強誘電体膜を形成する時、あるいは強誘電体キャパシタ形成後の熱処理時においても、上記と同様な不具合が生じ得る。
【０００６】
キャパシタはメモリ動作の上で重要な部位であるため、上記観点の様なキャパシタ部の熱的・化学的安定性を求めることは、逆にＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）と言った反応性を用いたキャパシタ加工を困難にさせている。現状の製造プロセスにおける加工技術は、ドライエッチングが主流で、その反応性ガス(またはエッチングガスまたはエッチャントガス)エッチャントに主にハロゲン系化合物を用いて、物理的・化学的に加工処理している。
【０００７】
しかしながら、強誘電体メモリの加工技術においては、前記電極膜の構成元素とエッチャントのハロゲン系化合物融点・沸点が極めて高いため、基板加熱や高バイアス印加といった付加的なエネルギーでアシストし物理的エッチング要素を高めなければ、エッチングは極めて困難である。
【０００８】
また、主な反応性ガス(または主エッチングガスまたは主エッチャントガス)メインエッチャントとしてＡｒを用いて、物理エッチングの要素を高めた方法を用いる場合が多いが、エッチングダメージや対レジスト選択比が低くなることのほか、図７に示すようにエッチング物７２がキャパシタ７１の側壁部（サイドウォール）に再付着してしまうという重大な問題が発生している。この再付着した残留物はフェンスと呼ばれ、リーク電流の増大、ブレイクダウン耐圧の低下、Ａｌ２Ｏ３などのカバー膜のステップカバレッジ劣化による強誘電体の還元劣化、層間絶縁膜の堆積後に行うＣＭＰ工程での表面平坦性の低下などを誘発する。なお、ＰＺＴなどの強誘電体膜は酸類に極めて弱い上、水分を含むと強誘電性が劣化してしまうこともあり、ウェットエッチングによる加工は不向きである。
【０００９】
本発明の目的は、ＣＭＰ工程での表面平坦性の向上とキャパシタの加工安定性を図る半導体装置およびマスクパターンを提供することにある。
【課題を解決するための手段】
【００１０】
課題を解決し目的を達成するために、本発明の態様の半導体装置およびマスクパターンは以下の如く構成されている。
【００１１】
本発明の一態様の半導体装置は、半導体基板と、この半導体基板の上方に設けられ、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタであり、前記誘電体膜は、Ａサイト元素としてＰｂ，Ｂａ，Ｓｒの少なくとも一つの元素を含み、Ｂサイト元素としてＺｒ，Ｔｉ，Ｔａ，Ｎｂ，Ｍｇ，Ｗ，Ｆｅ，Ｃｏの少なくとも一つの元素を含むＡＢＯ３の形で構成されるぺロブスカイト型酸化物からなるキャパシタと、を備え、前記キャパシタの上方または膜厚方向から見た側壁部の曲率半径が２５０［ｎｍ］以下であって、その弧の長さが｛２５０［ｎｍ］×π／６［ｒａｄ］｝以上である。
【００１２】
本発明の一態様のマスクパターンは、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタの側壁部の曲率半径が２５０［ｎｍ］以下となり、その弧の長さが｛２５０［ｎｍ］×π／６［ｒａｄ］｝以上となるよう規定する。
【発明の効果】
【００１３】
本発明によれば、電気的にはリーク電流の低減や絶縁耐圧の増加を、構造的にはＡｌ２Ｏ３カバー膜のステップカバレッジの改善や層間絶縁膜の堆積後に行うＣＭＰ工程での表面平坦性の向上を実現でき、さらに低バラツキで高再現性のある安定なキャパシタの加工安定性を実現できる。
【発明を実施するための最良の形態】
【００１４】
以下、実施の形態を図面を参照して説明する。本実施の形態では、半導体メモリに備えられるキャパシタにおいて、エッチング加工の際に側壁部（サイドウォール）に残留物（フェンス）が形成されることを抑制する。
【００１５】
まず、ＰＺＴ膜を用いた強誘電体キャパシタの製造手順について述べる。半導体シリコン基板上の例えばＬＰ−ＴＥＯＳといった下地酸化膜の上に、成膜装置によりスパッタリング法を用いて１０ｎｍ厚のＴｉ膜および１００ｎｍ厚のＰｔ膜を連続して形成し下部電極膜とする。この下部電極膜に対するＤＣスパッタの成膜条件は、Ｔｉ膜については、投入電力１ｋＷ、成膜時間７秒、Ａｒガス雰囲気とし、Ｐｔ膜については、投入電力３ｋＷ、成膜時間２０秒、Ａｒガス雰囲気とする。
【００１６】
この下部電極膜上に、アモルファス膜であるＰＺＴ膜をＲＦマグネトロンスパッタリングにより室温にて堆積した後、ＲＴＡ装置にて、酸素雰囲気中で、６００℃、３０秒の高速昇温熱処理を行い、アモルファス膜を結晶化する。このアモルファスＰＺＴ膜のスパッタ成膜の条件は、投入電力１．５ｋＷ、成膜時間７２秒、雰囲気ガスをＡｒとする。ＲＴＡの熱処理条件は、酸素雰囲気中において、１０℃／秒以上の高速昇温とし、６００℃、３０秒の最高温度にて熱処理を行う。また、ＰＺＴターゲットには、（Ｐｂ１．０７，Ｌａ０．０３）（Ｚｒ０．４，Ｔｉ０．６）Ｏ３組成で焼結した高密度のものを用いる。このアモルファスＰＺＴ膜の成膜と結晶化アニールとの連続工程を２回繰り返すことで、合計１３０ｎｍ厚のＰＺＴ結晶膜を形成する。次いで、上部電極膜として５０ｎｍ厚のＰｔ膜を形成し、その上にシリコン酸化膜を堆積する。
【００１７】
さらに、フォトレジストマスクを堆積して、上記シリコン酸化膜が上部電極膜およびＰＺＴ膜の加工用のハードマスクとなる様にフォトレジストをパターン露光して、酸化膜エッチングを行う。このハードマスクに、チタン、チタン窒化物、チタン酸化物、ジルコン酸化物、酸化アルミニウム、酸窒化アルミニウム、ハフニウム酸化物、カーボン、タングステンなどを用いることができる。なお電極膜には、白金（Ｐｔ）以外に、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）といった貴金属材料を用いることができる。
【００１８】
以上のように形成されたサンプルをエッチング処理可能な平行平板型チャンバーに搬送し、上記シリコン酸化膜をマスクとして、基板温度３００〜４００℃、投入電力１ｋＷ、チャンバー内圧力１Ｐａ、反応性ガス(またはエッチングガスまたはエッチャントガス)エッチャントおよび流量：Ｃｌ／ＢＣｌ３＝１００ｓｃｃｍ／１００ｓｃｃｍの条件にてエッチングを行う。これにより、上部電極Ｐｔ膜、ＰＺＴ膜、および下部電極Ｐｔ膜の表面部までエッチングされ、側壁部の最大テーパー角が８５°である強誘電体キャパシタが製造される。
【００１９】
なお、ＰＺＴ膜以外の誘電体膜として、Ａサイト元素としてＰｂ，Ｂａ，Ｓｒの少なくとも一つの元素を含み、Ｂサイト元素としてＺｒ，Ｔｉ，Ｔａ，Ｎｂ，Ｍｇ，Ｗ，Ｆｅ，Ｃｏの少なくとも一つの元素を含むＡＢＯ３ペロブスカイト型酸化物を用いることができる。
【００２０】
次に、本実施の形態のＰＺＴキャパシタの製造工程の特徴について述べる。
【００２１】
図１は、本実施の形態で用いるフォトレジストのマスクパターンの上面図であり、図２は、このマスクパターンを用いて加工したＰＺＴキャパシタの上面図である。上述した強誘電体キャパシタの製造手順において、フォトレジストの露光パターンとして図１のようなリソグラフィー形状のものを用いると、結果として、図２のような形状のキャパシタ構造が得られる。ここで図１のマスクパターンの形状は、結果として得られるキャパシタの側面が後述するような形状となるよう規定されていなければならない。
【００２２】
図３の（ａ），（ｂ）は、一般的なＰＺＴキャパシタの鳥瞰画像である。図３の（ａ）は図３の（ｂ）よりも上方から見た図である。一般的に、斜め上方から見たキャパシタの形状は矩形である。この場合、４つの角部を除く平坦な側壁部には、フェンスｆが多量に形成されている。このキャパシタの電気的特性を測定すると、リーク電流密度および絶縁破壊電圧が非常に高い結果となる。なお、下部電極にＰｔ以外の貴金属、あるいはＰｔと他の貴金属との積層膜を用いても同様な結果となる。
【００２３】
図４の（ａ），（ｂ），（ｃ）は、一般的なＰＺＴキャパシタの側面角部を斜め上方から見た図である。図４の（ａ）に矢印で示すように、ＰＺＴキャパシタの側面角部に対して上方から鉛直方向にエッチングを行った場合、側面角部にはフェンスが多量に形成される。また図４の（ｂ）に矢印で示すように、ＰＺＴキャパシタの側面角部に対してやや斜め上方からエッチングを行った場合でも、側面角部にはフェンスが形成される。
【００２４】
しかし図４の（ｃ）に矢印で示すように、ＰＺＴキャパシタの側面角部に対して鉛直方向よりも１５°以上の角度θで斜め上方からエッチングを行い、形成される側壁部のテーパー角Ｔｎ、すなわち半導体基板の平坦面に対する前記側壁部の角度を８５°以下とし、その側壁部における側面角部の曲率半径Ｒが２５０［ｎｍ］以下であって、その弧の長さＡが｛２５０［ｎｍ］×π／６［ｒａｄ］｝以上となる場合、その側面角部にはフェンスが形成されない。
【００２５】
すなわち図１のマスクパターンは、エッチング後のＰＺＴキャパシタの側壁部、少なくとも側面角部の曲率半径が２５０［ｎｍ］以下であって、その弧の長さが｛２５０［ｎｍ］×π／６［ｒａｄ］｝以上となるように規定されていなければならない。
【００２６】
図５の（ａ），（ｂ）は、従来例のＰＺＴキャパシタと本実施の形態のＰＺＴキャパシタのヒステリシス特性を示す図である。図５の（ａ）に示すように、従来例ではヒステリシス形状が丸みを帯びおり、図５の（ｂ）に示すように、本実施の形態の矩形に近いヒステリシス形状と大きく異なることが判る。これは、本実施の形態に比べて従来例がリーク成分を多く含んでいるためであり、一旦誘起した電荷を保持できずリテンション特性など信頼性を著しく劣化させる要因となる。
【００２７】
図６は、従来例のＰＺＴキャパシタと本実施の形態のＰＺＴキャパシタのリーク電流特性を示す図である。図６に示すＩ−Ｖ特性から、本実施の形態では、従来例と比較してリーク電流密度および絶縁破壊耐性が各段に改善されていることが判る。
【００２８】
従来、半導体メモリに備えられるキャパシタ、特にＡＢＯ３で表されるＴｉ酸鉛ペロブスカイト化合物などで構成されたキャパシタでは、電極材料として、熱的・化学的に安定な理由から、Ｐｔ、Ｉｒ、Ｒｕといった貴金属材料が一般に用いられている。しかしながら、その安定性ゆえに、ＲＩＥによるキャパシタ加工において、容易に揮発エッチングできず、エッチング物がキャパシタ周辺部とりわけ側壁部（サイドウォール）に再付着し、フェンスと呼ばれる残留物が形成されてしまい、電気的・構造的な問題発生を招いている。
【００２９】
そこで、本実施の形態では、上方から見て矩形のキャパシタにおいて、各角部にてフェンスが形成されない現象に着目した。すなわち、８５°以下の各テーパー角において、側壁部の曲率ならびに弧の長さを規定することによって、フェンスフリーなキャパシタが実現可能となる。
【００３０】
また、一つのキャパシタの側壁部の全領域に渡って、一様な曲率および同一な弧を持たせることで、横方向から見たキャパシタ形状が全て一様になる。すなわち、キャパシタの全側面に渡って、曲率半径が２５０［ｎｍ］以下、その弧の長さが｛２５０［ｎｍ］×π／６［ｒａｄ］｝以上である側壁部を連続的に設けることで、残留物の付着形成が、エッチング条件の変化に影響されにくくなり、加工安定性が実現可能となる。これにより、エッチング条件マージンの拡張が実現可能となる。
【００３１】
上記実施の形態によるキャパシタは、オフセット型、ＴＣ並列ユニット直列接続型（チェーン型）の強誘電体メモリ（ＦｅＲＡＭ）に適用可能である。また、キャパシタの上面図は図２のみに限らず、例えば、２つの円からなる構造、２つの円の曲率半径が異なる構造（ひょうたんのような形）などでもよい。また、上記実施の形態では、キャパシタの側面全体に渡ってある曲率半径と弧の長さを有する構造をなしているが、キャパシタの側面の少なくとも一部が上記のような側面であってもよい。すなわち、キャパシタとして作用しない部分を一部有するような構造である場合、作用しない部分の側面については、上記のような曲率半径＆長さを有しなくとも構わない。あるいは、キャパシタの上部電極が強誘電体膜上に形成されていない部分を有する構造等でもよい。
【００３２】
なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【００３３】
【図１】実施の形態に係るフォトレジストのマスクパターンの上面図。
【図２】実施の形態に係るフォトレジストのマスクパターンを用いて加工したＰＺＴキャパシタの上面図。
【図３】実施の形態に係る一般的なＰＺＴキャパシタの鳥瞰画像。
【図４】実施の形態に係る一般的なＰＺＴキャパシタの側面角部を斜め上方から見た図。
【図５】従来例のＰＺＴキャパシタと本実施の形態のＰＺＴキャパシタのヒステリシス特性を示す図。
【図６】従来例のＰＺＴキャパシタと本実施の形態のＰＺＴキャパシタのリーク電流特性を示す図。
【図７】従来のキャパシタを示す図。
【符号の説明】
【００３４】
Ｔｎ…テーパー角  Ｒ…曲率半径  Ａ…弧の長さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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