【誤訳訂正書】
【提出日】平成18年12月11日(2006.12.11)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
以下の工程（ａ）〜（ｇ）を含む、メモリセルアレイのビット線（４，４０）の製造方法。
（ａ）トランジスタウェル（１２）が表面に設けられている基板（１０）と、この基板（１０）の表面に備えられている格納媒体層列（２０）と、この格納媒体層列（２０）に配置されているゲート領域層（２２）とを含む層構造を構築する工程。
（ｂ）酸化物−窒化物−酸化物層列である上記格納媒体層（２０）に達するビット線溝（３０）を、上記ゲート領域層（２２）に設ける工程。
（ｃ）上記ビット線溝（３０）の側面に、絶縁間隔層（３６）を設ける工程。
（ｄ）上記ビット線溝（３０）の領域にある格納媒体層列（２０）を、完全に、または、部分的に除去する工程。
（ｅ）上記ビット線溝（３０）の領域に、ソース／ドレイン注入部（３８）を、設ける工程。
（ｆ）上記格納媒体層列（２０）が上記工程（ｄ）において完全に除去されていなかった場合、ビット線溝（３０）の領域にある上記格納媒体層列（２０）を完全に除去する工程。
（ｇ）金属性ビット線（４０）を設けるために、ソース／ドレイン注入の対象となる領域に、絶縁間隔層（３６）によりゲート領域層（３４）から絶縁されている金属被膜を設ける工程。
【請求項２】
上記金属性ビット線（４０）を、シリサイドプロセスによって設ける、請求項１に記載の方法。
【請求項３】
上記工程（ｃ）の前に、ビット線溝（３０）の領域における、トランジスタ溝（１２）のドープ型に相当するドープ型の注入部（３２）を基板に設ける、請求項１または２に記載の方法。
【請求項４】
上記基板（１０）はシリコンからなり、上記ゲート領域層（２２）は多結晶シリコンからなる、請求項１〜３のいずれかに記載の方法。
【請求項５】
上記工程（ｄ）の前に、ハードマスク層（２４）を上記ゲート領域層（２２）に設ける、請求項１〜４のいずれかに記載の方法。
【請求項６】
請求項１に記載の工程（ａ）〜（ｇ）を実施し、かつ、以下の工程を含む、メモリセルアレイの製造方法。
（ｈ）金属性ビット線（４０）を設けた後、該金属性ビット線（４０）上のビット線溝（３０）の残りである残余のビット線溝（３０）に絶縁物質（４２）を充填する工程。
（ｉ）上記ビット線（４，４０）に対してほぼ垂直であり、多数のゲート領域とそれぞれ接続されているワード線（２，４８）を設ける工程であって、上記ゲート領域を、ワード線（２，４８）を設ける際、ゲート領域層（２２）の残余部分を適切にパターン化することにより生成する、工程。
【請求項７】
上記工程（ｉ）が、以下の工程（ｉ１）〜（ｉ３）を含む、請求項６に記載の方法。
（ｉ１）多結晶層（４６）を全面に設ける工程。
（ｉ２）多結晶層（４６）にシリサイド層（４８）を設ける工程。
（ｉ３）ゲート領域およびワード線を設けるために、シリサイド層（４８）、多結晶層（４６）、およびゲート領域層（２２）を、パターン化する工程。
【請求項８】
ワード線を設けた後、ワード線の間の領域の下部にある基板に、突き抜け防止注入部（５４）を設ける工程をさらに含む、請求項７に記載の方法。
【請求項９】
上記工程（ｉ）の後、ワード線およびゲート領域の側面に絶縁層を設置する工程をさらに含む、請求項７または８に記載の方法。
【請求項１０】
上記工程（ｉ）の後、近接したワード線間の中間領域および近接したゲート領域間の中間領域を、絶縁物質で完全に充填する工程をさらに含む、請求項７または８に記載の方法。
【請求項１１】
メモリセルアレイの製造と並行して、このメモリセルアレイの領域外に周辺トランジスタを設ける、請求項７〜１０のいずれかに記載の方法。
【請求項１２】
上記工程（ｉ）が以下の工程（ｉ１）〜（ｉ４）を含む、請求項６に記載の方法。
（ｉ１）多結晶層（４６）を全面に設置する工程。
（ｉ２）結果的にゲート領域を設けるような、多結晶層（４６）およびゲート領域層（２２）の残余部分を、ワード線のパターンに応じてパターン化する工程。
（ｉ３）多結晶層（４６）およびゲート領域層（２２）に、上記工程（ｉ２）において設ける溝を、絶縁物質（６０，６２，６６）で充填する工程。
（ｉ４）金属性ワード線を設けるために、ワード線パターンによりパターン化された多結晶層（４６）に、シリサイド層（７０）を選択的に設けるシリサイドプロセスを行う工程。
【請求項１３】
上記工程（ｉ２）において、周辺トランジスタのゲート領域を、メモリセルアレイの領域の外側にさらに設け、上記工程（ｉ３）において、このゲート領域の側面に、絶縁層（６０，６２，６４）を備え、上記工程（ｉ４）において、シリサイド層（７０）を、ゲート領域上、および、周辺トランジスタのソース／ドレイン領域（７２）にさらに設ける、請求項１２に記載の方法。
【請求項１４】
上記工程（ｉ２）の後に、周辺トランジスタのソース／ドレイン領域（５８，６８）を基板に注入する工程を含み、この注入工程の際に、多結晶層（４６）の残余部分を同時にドープする、請求項１３に記載の方法。
【請求項１５】
二次元配列に配置されており、基板に形成される電解効果トランジスタによって実現される多数のメモリセル（６）であって、それぞれのメモリセルが、酸化物−窒化物−酸化物層列である格納媒体層列（２０）と、この格納媒体層列（２０）上に配置されているゲート領域（３４）と備えている多数のメモリセル（６）と、
メモリセルアレイに関する第１方向に配置され、メモリセル（６）のゲート領域（３４）と電気的に接続されているワード線（２；４８；７０）と、
第１方向に対してほぼ垂直な第２方向において、メモリセル（６）の間に延長するビット線（４，４０）とを備えるメモリセルアレイであって、
上記ビット線（４；４０）は、メモリセルのソース／ドレイン領域（３８）に直接的に設けられる金属性構造により形成されており、このビット線（４；４０）の金属性構造と、メモリセルのゲート領域（３４；４６）との間に、絶縁手段（３６）が備えられており、
この絶縁手段（３６）が、ゲート領域（３４）の側面上に形成されている絶縁間隔層によって形成されており、この絶縁間隔層は、記憶セルの格納媒体層列（２０）上の、基板から離れた側部に配置されている、メモリセルアレイ。
【請求項１６】
ビット線の金属性構造（４０）は、シリサイド構造である、請求項１５に記載のメモリセルアレイ。
【請求項１７】
上記基板（１０）はシリコンからなり、ゲート領域が、ポリシリコンにより構成されており、上記絶縁手段（３６）は、ゲート領域の側面に設けられている酸化物間隔層である、請求項１５または１６のいずれかに記載のメモリセルアレイ。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【発明の詳細な説明】
【発明の名称】メモリセルアレイの金属性ビット線の製造方法、メモリセルアレイの製造方法、およびメモリセルアレイ
【発明の詳細な説明】
【０００１】
本発明は、メモリセルアレイの金属性ビット線の製造方法と、このような金属性ビット線を有するメモリセルアレイの製造方法と、これにより製造されるメモリセルアレイとに関するものである。特に、本発明は、注入プレーナ型の（planare）ＥＥＰＲＯＭに適した方法および装置に関するものである。ここでいうプレーナ型のＥＥＰＲＯＭには、いわゆる「独立」使用型と、いわゆる「埋め込み」使用型とがある。本発明は特に、ＳＯＮＯＳ原則に基づき構成されているメモリセルの構成に適している。ＳＯＮＯＳとは、シリコン−酸化物−窒化物−酸化物−シリコン（Silizium-Oxid-Nitrid-Oxid-Silizum）のことである。このようなメモリセルは、例えば仮想接地ＮＯＲ（virtual-ground-NOR）設計において、有利に使用できる。
【０００２】
メモリセルの分野における最も重要な開発目的の１つは、メモリセルをより一層小型化することである。これはすなわち、使用するチップに蓄積する１ビットの面積を、より小さくすることである。小型のセルを実現するには、これまでのところ、注入型すなわち拡散型のビット線(diffundierte Bitleitungen)によるのが有利とされている。しかし、拡散した領域として組み込まれるビット線は、外形が小さくなると、より高抵抗になる。なぜなら、隣接するビット線間における突き抜け現象（Durchbruchs （Punch Through））いう危険性に対処するため、拡散深度も、ビット線の小型化にあわせて深くする必要があるからである。このような接続で問題となるのは、高抵抗のビット線を用いると、セルブロック（Zellbloecke）を比較的小さくするしかないことである。そのため、この場合には使用効率が低下してしまうし、さらに、より高額の処理経費をかけざるを得ない小型のメモリセルの利点が無くなってしまう。
【０００３】
注入型ビット線と仮想接地ＮＯＲ設計とを有する、公知のメモリセルの例が、「”NROM： A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell」”, Boaz Eitan et al, IEEE Electron Device Letters, Vol. 21, No. 11, November 2000, pp. 543-545」という文献に記載されている。
【０００４】
米国特許公報第５６７９５９１号Ａ（ＵＳ−Ａ−５６７９５９１）に、注入ポリシリコン領域によるビット線の生成が記載されており、その際、ビット線によって接続されているソース／ドレイン領域は、ガラス溝によって相互に絶縁されている。この文献のメモリセルのゲート堆積は、ゲート酸化物層、第１ポリシリコン層（浮遊ゲート）、ＯＮＯ層、第２ポリシリコン層（制御ゲート）、ポリサイド層、パッド酸化物層、および窒化物層を含む層列を有している、絶縁性間隔層は、各ゲート堆積の側面上に備えられており、間隔層が基板上に、特にドープされたソース／ドレイン領域上に配置されている。
【０００５】
欧州公開特許第０３６４７６９号Ａ（ＥＰ−Ａ−０３６４７６９）に、多数の層により構成されているゲート電極を有する、メモリセルが記載されている。ソース／ドレイン領域は、半導体基板に形成されており、ゲート絶縁フィルムが、電解効果トランジスタ構造を設けるために配置されている。ゲート絶縁フィルム上に、同じく絶縁層によって、制御ゲート電極から分離されている浮遊ゲート電極が配置されている。浮遊ゲート電極を、シリコン化物層から絶縁するため、浮遊ゲート電極の側方に、絶縁層が備えられている。
【０００６】
米国特許公報第５４６７３０８号Ａ（ＵＳ−Ａ−５４６７３０８）に、メモリセルが制御ゲートおよび選択ゲートをそれぞれ備えている、ＥＥＰＲＯＭのメモリアレイが記載されている。電荷は、制御ゲート電極の下側に配置されている、ＯＮＯ層列に蓄積される。ソース／ドレイン領域上にビット線を備える金属被膜により形成されるメモリセルアレイ、またはその製造方法は、この文献には記載されていない。
【０００７】
メモリトランジスタと周辺トランジスタとを、少なくとも部分的に並行して製造することが、欧州公開特許第０９８６１００号Ａ（ＥＰ−Ａ−０９８６１００）によって知られている。
【０００８】
欧州公開特許第０３６８０９７号Ａ（ＥＰ−Ａ−０３６８０９７）に、埋め込みシリコン化ビット配線を有する、浮遊ゲートメモリアレイが記載されている。この文献のメモリセルのゲート堆積は、ゲート酸化物層と、浮遊ゲートと、誘電性中間層と、ワード線に接続されている制御ゲートとを、それぞれ備えている。各ゲート堆積に対して、メモリセルのソース／ドレイン領域ＳＤ上に直接配置されている、絶縁側方間隔層が備えられている。
【０００９】
最後に、米国特許公報第６１１７７３０号Ａ（ＵＳ−Ａ−６１１７７３０）に、フラッシュメモリセルのＯＮＯ構造の製造方法が記載されているが、絶縁間隔層または金属性ビット線については、言及されていない。
【００１０】
本発明の目的は、より大型のセルブロックにおいても、メモリセルを非常に小型化できる方法および装置を提供することである。
【００１１】
本目的は、請求項１に記載のメモリセルアレイのビット線の製造方法と、請求項６に記載のメモリセルアレイの製造方法と、請求項１５に記載のメモリセルアレイとによって達成される。
【００１２】
本発明は、メモリセルアレイのビット線の製造方法であって、トランジスタウェル（Transistorwannen）が表面に設けられている基板と、この基板の表面に備えられている格納媒体層列と、この格納媒体層列に配置されているゲート領域層とを含む層構造を構築する工程と、格納媒体層に達するビット線溝（Bitleitungsausnehmungen）を、ゲート領域層に設ける工程と、このビット線溝の側面に、絶縁間隔層（isolierenden Abstandsschichten）を設ける工程と、ビット線溝の領域にある格納媒体層列を、完全に、または、部分的に取り除く工程と、ビット線溝の領域にソース／ドレインを埋め込む工程と、格納媒体層列があらかじめ完全に除去されていなかった場合、ビット線溝の領域にある格納媒体層列を完全に取り除く工程と、金属性ビット線を設けるために、ソース／ドレイン注入の対象となる領域に、絶縁間隔層によってゲート領域層から絶縁されている金属被膜を設ける工程とを含む、方法を提供する。
【００１３】
本発明に基づくメモリセルアレイの製造方法は、上記工程の他に、金属性ビット線を設けた後、残余のビット線溝を絶縁物質で充填する工程と、ワード線を設ける際にゲート領域層の残余部分を適切にパターン化すること（Strukturieren）によって生成される多数のゲート領域にそれぞれ接続されており、ビット線に対してほぼ垂直なワード線を設ける工程と、を追加的に含んでいる。
【００１４】
本発明の好ましい実施形態によると、金属性ビット線は、露出した基板領域に、ＴｉまたはＣｏシリコン化処理(Ti- oder Co-Silizid-Prozess)を行うことにより設けられる。この基盤には、あらかじめソース／ドレイン注入が行われている。このソース／ドレイン注入は、ビット線注入ともいう。ソース／ドレイン注入部に金属被膜を設けるためのシリコン化処理の間において、後のゲート構造にハードマスクを備えることが好ましい。このハードマスクは、窒化物を含むことが好ましい。ソース／ドレイン注入の対象となる領域は、格納トランジスタのソース／ドレイン領域として機能する。この際、この領域のシリコン化（Silizierung）は、金属性ビット線として機能する。ゲート領域またはゲート構造は、自己整合手法でワード線を設ける間に、好ましくはドライエッチングによって、エッチングする。なお、本発明に基づく方法では、ゲート領域またはゲート構造は、ビット線に沿って延びる帯として事前に埋め込まれている。
【００１５】
メモリセルアレイの生成と並行して、本発明に基づく方法を使用することにより、さらに、周辺トランジスタを、メモリセルアレイの外側の領域に追加して設けることができる。このとき、本発明に基づく方法を使用することにより、いわゆる単一動作機能ゲート（Single-Workfunction-Gates）を有する周辺トランジスタと、いわゆる二重動作機能ゲート（Dual-Workfunction-Gates）を有する周辺トランジスタとを実現できる。なお、単一動作機能ゲートを有する周辺トランジスタでは、多結晶ゲート領域の全てが、１つのドープ型である。二重動作機能ゲートを有する周辺トランジスタでは、多結晶ゲート領域のドープ型が、チャネルの種類、すなわち、ソース／ドレイン領域のドープの種類に適合されている。
【００１６】
本発明に基づくメモリセルアレイは、基板に形成されている電解効果トランジスタによって実現されており、二次元配列に配置されている多数のメモリセルと、メモリセルアレイにおける第１方向に配置されており、メモリセルのゲート領域と電気的に導通した状態で接続されているワード線と、第１方向に対してほぼ垂直である第２方向に存在するメモリセルの間に延長するビット線とを備えており、このビット線は、メモリセルのソース／ドレイン領域に直接的に設けられる金属性構造によって定義され、このビット線の金属性構造と、メモリセル上のゲート領域との間に、絶縁手段が備えられているメモリセルアレイである。
【００１７】
したがって、上記発明によって、ゲート構造に対して自己整合する金属性ビット線を有するメモリセルアレイの製造方法と、そのようなビット線を有するメモリセルアレイとを提供する。さらに、本発明に基づき、金属性ワード線に対して自己整合するゲート構造が生成される。さらに、本発明により、当該製造過程において、メモリセルアレイと周辺回路構造とを並行して製造できるという、優れた処理技術的な組み合わせを可能とする。
【００１８】
金属性のすなわち金属被膜されたビット線を設けること、および、これに加えて金属性のすなわち金属被膜されたワード線を設けることによって、本発明では、外周が最小である大型のセルブロックを形成できる。そのため、セル効率を高く出来る金属性ビット線を使用することにより、このビット線を、セル面積が４Ｆ２となるように狭くできる。ここで、Ｆは、使用するリソグラフィー技術において可能な線幅を示している。この線幅は、現在のリソグラフィー技術では、１４０ｎｍに達している。本発明に基づく製造方法および構造設計では、ビット線平面およびワード線平面を、金属の配線平面として使用できる。本発明に基づく方法を、さらに、単一動作機能技術（Single-Workfunction-Technologie）と、二重動作機能技術(Dual-Workfunction-Technologie)との双方に組み合わせることができる。
【００１９】
本発明のさらに別の実施形態を、従属請求項に記載する。
【００２０】
本発明の好ましい実施形態を、以下に、添付の図を参照しながら詳しく説明する。
【００２１】
図１は、メモリセルアレイの細部の正面図を示す。図２は、本発明に基づく方法の初期段階における、層列の概略的な断面図を示す。図３は、ビット線溝領域を有する基板部分の、概略的な正面図を示す。図４Ａ〜図４Ｃは、本発明に基づくメモリセルアレイの製造方法の、第１実施形態を説明する概略的な断面図を示す。図５は、第１実施形態に基づいて周辺トランジスタを設ける場合の、中間段階の概略的な断面図を示す。図６Ａおよび図６Ｂは、第１実施形態に基づくワード線およびビット線パターンを説明する、高度な製造段階の概略的な断面図を示す。図７は、第１実施形態に基づく周辺トランジスタに関する、高度な製造段階の概略的な断面図を示す。図８Ａおよび図８Ｂは、本発明に基づくメモリセルアレイの製造方法の第２実施形態の、図６Ａおよび図６Ｂに相当する概略的な断面図を示す。図９は、第２実施形態の、図７に相当する概略的な断面図を示す。図１０Ａおよび図１０Ｂは、第２実施形態における金属性ワード線の製造を説明する、概略的な断面図を示す。図１１は、第２実施形態に基づいて製造される周辺トランジスタを説明する、概略的な断面図を示す。
【００２２】
図２〜図１１を参照して、以下に、メモリセルアレイのビット線の製造、およびメモリセルアレイの製造に関する好ましい実施形態を説明する前に、まず、図１を参照して、仮想接地ＮＯＲ設計において結果として生じるビット線およびワード線の、一般的な配列について説明する。図１は、２つのワード線２の断面を、概略的に示している。これらのワード線２は、ビット線４に対して垂直に延び、その結果、ビット線４と共に格子構造を形成している。図１において、破線は、本発明に基づく金属性ビット線４を示している。一方、実線８は、金属性ビット線に形成されている、ソース／ドレイン注入領域を示している。
【００２３】
このような仮想接地設計の場合、各メモリセル６は、ワード線２の下側で、かつビット線４の間に配列されている。ワード線の下側の領域には、ゲート領域が存在する。一方、ビット線の下側に配置されている拡散領域すなわちソース／ドレイン領域注入部は、各セルのソース／ドレイン領域を定義する。
【００２４】
本発明では、金属性ビット線およびワード線は、シリコン化によって形成することが好ましい。公知のシリコン化方法に、まず適当な金属をシリコンに塗布し、その後、熱処理（Temperaturbehandlung）を施す方法がある。ここでいう適当な金属とは、例えば、コバルト、チタン、これらの合金、またはニッケル、またはタングステンである。熱処理により、塗布した金属とシリコンとの間で化学反応が生じる。このことにより、シリサイド層が、シリコンに生成される。シリコンに金属性のシリサイド層を設けることを、シリコン化と称する。
【００２５】
本発明の第１実施形態は、メモリセルアレイを製造し、かつ、周辺トランジスタを並行して製造するために使用する。この実施形態を、図２〜図７を参考にして説明する。この実施形態では、いわゆるポリサイド方法（Polycide-Verfahren）を追加使用する。ポリサイド方法とは、メモリセルアレイのワード線を形成し、かつ、周辺トランジスタのゲート構造を形成する方法である。
【００２６】
ポリサイド方法とは、まず、多結晶シリコン層を全面に付加すなわち堆積し、さらに、この多結晶シリコン層に、ＷＳｉ層を合金として全面に堆積する方法である。その後、好ましくは窒化物を含むハードマスクを、通常はＷＳｉ層に付加する。その後、ハードマスクを、光技術による方法を使用してパターン化する。さらに、ＷＳｉ層、およびその下に存在する多結晶シリコンを、所望の構造となるようにエッチングする。
【００２７】
あるいは、ポリサイド方法の他に、多結晶シリコン層に、まず窒化タングステン層を、次にタングステン層を付加する方法も知られている。この場合、窒化タングステン層が拡散障壁体として作用するので、シリコン化タングステンすなわち合金は生じず、これに相当した低抵抗の純粋な金属構造が生じる。
【００２８】
以下に、図８〜図１１を参考にして、本発明に基づくメモリセルアレイの製造方法の第２実施形態を説明する。この場合、周辺トランジスタのワード線およびゲート構造を製造するため、いわゆるケイ化物方法（Salicide-Verfahren）を使用する。このケイ化物方法は、シリコン領域と非シリコン領域とを、まず最初に適当な金属上に全面に堆積する。ここでいう非シリコン領域とは、例えば酸化物領域または窒化物領域である。また、ここでいう適当な金属とは、例えばコバルト、チタン、または、それらの合金（例えば、コバルト／窒化チタン合金）である。その後、熱処理を行うと、金属全面がシリコンと接触している場所において化学反応が起こる。その結果、その場所にシリサイド層が生成される。金属が、酸化物または窒化物と境を接している他の領域では、化学反応は起こらない。その後、化学反応の対象とならなかった金属を、湿式化学的に除去できる。その結果、全シリコン領域が、シリサイド層により覆われている構造が残る。
【００２９】
以下に、メモリセルアレイのビット線の製造方法を含む、本発明に基づくメモリセルアレイのビット線の製造方法の、第１実施形態を説明する。
【００３０】
本発明に基づく方法は、事前処理した基板構造を基礎としている。この構造を、まず最初に簡潔に説明する。この目的のために、シリコン基板に、まず絶縁領域を決定する。この領域は、後に、例えば、特定数のメモリセル、または、特定の周辺回路構造を含むことになる。この領域を、いわゆるＳＴＩ（ＳＴＩとはトレンチ分離（shallow trench isolation）である）技術を使用して設けることが好ましい。この技術では、まずパッド酸化物（Padoxid）が成長し、その後、パッド窒化物（Padnitrid）を堆積する。これに続いて、後にエッチングされるトレンチを決定するため、光技術を使用する。次に、エッチングされたトレンチを、酸化物で充填する。さらに、例えば、化学機械研磨（ＣＭＰ； ＣＭＰとは、化学機械研磨（chemical-mechanical polishing）である）といった、平坦化するために適切な処置を講じる。最後に、残余の窒化物をエッチングして除去する。
【００３１】
絶縁領域を、上記の方法により設けた後、メモリセルアレイの周辺部において後にＣＭＯＳ領域となるｐおよびｎ溝、およびメモリセルの溝を、マスクされたホウ素注入およびリン注入、ならびに、後続のアニーリングによって製造する。これに続いて、拡散酸化物を取り除く。こうして生じた構造に、格納媒体として機能するＯＮＯ３重層（ＯＮＯとは、酸化物−窒化物−酸化物（Oxid-Nitrid-Oxid）である）が発生する。この工程に続いて、後のＣＭＯＳ領域における層を、マスクして除去する。この領域に、ゲート酸化物が成長するか、あるいは、繰り返し工程により（mit Wiederholungen）複数のゲート酸化物が発生する。
【００３２】
上記の事前処理によって生成する構造は、本発明に基づく方法の基礎となる。本発明では、この構造上にポリシリコン層を堆積する。このポリシリコン層は、ゲート領域層として機能する。また、次に、このポリシリコン層の上に、窒化物層を堆積する。メモリセル領域において生じた層列の一部の、概略的な断面図を、図２に示す。上記のように、シリコン基板１０に、トランジスタウェル１２を形成する。このトランジスタウェル１２に、ＯＮＯ３重層２０を形成する。このＯＮＯ３重層２０は、下部酸化物層１４、窒化物層１６、および上部酸化物層１８を含んでいる。メモリセル領域の外側では、このＯＮＯ３重層が、ゲート酸化物に置き換えられている。ＯＮＯ３重層２０には、多結晶層２２が形成されている。この多結晶層２２の厚さは、例えば１００ｎｍである。また、この多結晶層２２に、窒化物層２４を形成する。この窒化物層２４は、ハードマスク層として形成されており、その厚さは、例えば５０ｎｍである。
【００３３】
次の工程において、縦長の溝２６を、窒化物層２４に設けるために、光技術を使用する。この溝２６は、図３に示すように、ビット線に沿って延長している。また、このビット線は、後に設ける。さらに、この溝２６によって、帯２８を、後のビット線に沿って定義する。この帯２８は、後のゲート構造を定義するために役立つ。溝２６を設けるために窒化物層２４をエッチングした後、光技術の際に使用したレジストを剥離する。さらに、窒化物層２４をマスクとして使用し、多結晶層２３をエッチングする。このとき、ＯＮＯ３重層２０が、エッチストップ（Aetzstop）として機能する。その結果として生ずる構造を、図４Ａに示す。この構造では、ビット線溝３０が、窒化物層２４および多結晶層２２に形成されている。多結晶層２２にビット線溝３０を設けることにより、帯状のゲート領域３４が、上記の多結晶層２２に設けられる。このゲート領域３４は、後のビット線に沿って延びている。
【００３４】
本発明の好ましい実施形態の場合、ビット線溝３０の生成に続いて、ドープ領域３２を設けるため、ＯＮＯ層列２０を通じた溝領域に、トランジスタウェル１２のドープ型に相当したドープ型を注入する。この注入は任意である。このとき、ｎチャンネルメモリトランジスタの場合には、濃度が例えば１×１０１４ｃｍ−３であるホウ素注入であることが好ましい。注入部３２は、一方では、後に生成されることになるビット線注入部またはソース／ドレイン注入部を有する、ハードｐｎ遷移（harten pn-Uebergang）を設けるために機能する。他方では、ドープされた領域３２を設けることにより、ゲート縁部の下側への下方拡散（Unterstreuung）、および、これに伴うチャネルの下方への浸透を行う。その結果、突き抜け耐性（Punch-Festigkeit）を向上できる。したがって、このような注入部３２は、メモリセルにより、例えば、Boaz Etitan著の上記文献に記載されたような、２ビットメモリセルを実現するべき場合に特に有利である。
【００３５】
帯状の多結晶領域３４の側面上、および、多結晶領域３４に配置されている窒化物層２４の部分に、公知の方法を使用して、後続の工程の間に絶縁間隔層３６を設ける（図４Ｂ）。この目的のために、まず、一様な（konformes）析出によって、例えば、ＴＥＯＳ（ＴＥＯＳとは、エチル基を有するオルト珪酸塩（Tetraethylorthosilicat）である）から酸化物層を設けることが好ましい。このような堆積によって、酸化物層が全面に生じる。この酸化物層は、構造表面の水平および垂直部分と同一の厚みを有することが理想的である。次に、後続の異方性ドライエッチングによって、この酸化物層を水平な表面から取り除く。その結果、図４Ｂに示すように、側方の酸化物間隔層３６が残留する。
【００３６】
酸化物間隔層（例えば厚さ４０ｎｍでもよい）を設けた後、反応イオンエッチングを、間隔層の生成後もまだ露出しているＯＮＯ３層構造を開口するために使用することが好ましい。ＯＮＯ３層構造２０に存在する開口部を通して、ｎチャンネル記憶トランジスタの場合には、ドープ濃度が好ましくは３×１０１５ｃｍ−３である砒素を用いた注入によって、ソース／ドレイン注入部が形成される。ソース／ドレイン注入部３８は、後のビット線に沿って延長する。したがって、ビット線注入とも呼ぶことができる。
【００３７】
ただし、ここで、領域３８を設けるために注入を実施する前に、全てのＯＮＯ３層構造２０を除去しておく必要はない。例えば、この注入は、拡散酸化物として機能する下部酸化物層１４を通じて行える。この注入を、下部酸化物層１４を通して実施する場合、基板１２の上部表面を露出するために、この下部酸化物層１４を後から除去しなければならない。この領域では、ソース／ドレイン注入が実施されており、金属性のビット線形成の対象となる。
【００３８】
その後、自己整合したシリコン化のための金属（好ましくは、Ｔｉ、Ｃｏ、または、これらの合金）を堆積する。続いて、シリコン化のために必要な可鍛化（Temperung）を行う。次に、シリコン化されなかった金属を取り除く。このことにより、図４Ｂに記載の金属被膜４０が、金属製ビット線４０を表すソース／ドレイン注入部３８に設けられる。続いて、絶縁性の物質４２、好ましくは酸化物析出（ＴＥＯＳ）を使用して、残余の隙間を充填する。その結果生じた表面を平坦化する。このとき、例えば、反応性イオンエッチング、または好ましくはＣＭＰ技術を使用する。この場合、非常に固い窒化物層が、機械的な研削停止部として機能できる。その結果生じた構造を、図４Ｂに概略的な断面図で示す。
【００３９】
生成したビット線４０を横切って延長するワード線を設けるために、窒化物を、湿式化学的に除去する。この窒化物は、帯状のゲート領域３４に依然として配置されているものであり、図４Ｂにおいて参照番号４４で示すものである。この除去には、高温のリン酸を使用することが好ましい。こうして生じた構造に、図４に示すように、第２多結晶層４６、金属性の層４８、および好ましくは窒化物であるハードマスク５０を含む層構造を設ける。第２多結晶層４６を、堆積により設ける一方、金属性の層４８を、ＷＳｉを析出することにより形成する。あるいは、上述したように、この場合、多結晶シリコン、窒化タングステン、およびタングステンを含む、層列を設けることもできる。次に、第２多結晶層４６上に、窒化物層５０を、ハードマスクとして堆積により設ける。
【００４０】
上記の方法工程により周辺領域に設けた層構造を、図５に示す。周辺領域では、上述のように、ＯＮＯ３層構造２０が、ゲート酸化物層５２で置換されている。
【００４１】
図４Ｃおよび図５に記載の層構造を基礎として、次に光技術を実施する。この実施は、セル領域内にワード線を、そして周辺領域にハードマスク５０のゲート領域をパターン化するためのものである。次に、ワード線構造をエッチングする。この構造は金属層４８を含んでおり、この金属層４８は、第１多結晶層２２、第２多結晶層４６、および酸化物に対する高い選択性を有している。続いて、例えば適切な光技術を使用して、突き抜け防止注入（Antipunch-Implantationen）をワード線の間に任意に実施する。
【００４２】
この結果生じる構造は、図４Ｃの矢印Ａによって定義される。その断面を、図６Ａに示す。一方、矢印Ｂにより定義される断面を、図６Ｂに示す。図６Ａでは、上記の突き抜け防止注入を、参照番号５４により示す。
【００４３】
ワード線をパターン化する上述の工程と並行して、周辺領域に、周辺トランジスタのゲート構造をパターン化する。図７に、このようなトランジスタゲートのゲート堆積を示している、概略的な断面図を示す。このトランジスタゲートは、第１多結晶層２２と、第２多結晶層４６と、金属性層４８と、残余のハードマスク５０とを含んでいる。
【００４４】
メモリセル領域にワード線を、そして、周辺領域にゲート構造を上記のように構造した後、公知の方法で、追加の工程を実施する。この工程では、ワード線をさらに絶縁し、かつ、周辺トランジスタを構築する。ここでいう追加の工程とは、例えば、周辺トランジスタのゲート再酸化、好ましくはパターン化されたワード線構造の間の中間空間を同時に充填することになる、周辺トランジスタの側面への窒化物および／または酸化物間隔層の堆積、ＬＤＤ注入（ＬＤＤとは、低ドープドレイン（lightly doped drain）である）、およびＨＤＤ注入（ＨＤＤとは、高ドープドレイン（heavily doped drain）である）、ならびに窒化物／ＢＰＳＧ堆積、および例えばＣＭＰ技術を使用した平坦化、を含むものである。最後に、従来技術で公知の工程に基づき、接触穴の生成および充填、ならびに金属被膜および表面安定化処理（Passivierung）を実施する。
【００４５】
上述の実施形態の場合、多結晶層２２および４６を、本来の場所にドープした（in-situ-dotierte）多重層として堆積する。このとき、好ましい実施形態のｎチャンネルトランジスタの場合、ｎ＋にドープされているポリシリコン層を析出する。この第１実施形態の場合、ワード線の金属被膜化を、上述のポリサイド技術を使用して行う。この実施形態は、単一動作機能ゲート技術の場合に使用することに適している。なお、この技術は、例えばＤＲＡＭやその類似物を実現する際に有利である。
【００４６】
次に、高性能のＣＭＯＳ適用業務のための二重動作機能ゲート技術に適している、他の実施形態を説明する。
【００４７】
金属性の、すなわち金属被膜されたビット線を設けることについて、第２実施形態は、上記の第１実施形態と変わらない。しかし、第２実施形態では、第１実施形態に関して記載したワード線を設けるためのポリサイド処理の代わりに、ケイ化物処理を使用する。この目的のために、さらに窒化物領域４４が取り除かれている構造（図４Ｂに記載）を基礎とし、第２多結晶層を付加する。この第２多結晶層は、酸化物ハードマスクに直接的に付加する。ただし、第２実施形態の場合、第１多結晶層と第２多結晶層との双方を、まず、ドープしていない状態で付加する。窒化物層４４を取り除いた後、または、窒化物層４４が十分に薄く形成されている場合、この窒化物層４４を通じて、第１多結晶層のドープを、ソース／ドレイン領域のドープと同時に行える。
【００４８】
第２多結晶層と酸化物ハードマスクとを上記のように付加した後、メモリセル領域にワード線構造を設け、かつ、周辺領域にゲート構造を設ける。メモリセル領域に生じる構造を、図６Ａおよび図６Ｂの断面に同じく相当する図８Ａおよび図８Ｂに記載する。この場合、図において対応した特徴部分には、同一の参照番号を使用している。さらに、図８Ａおよび図８Ｂに、酸化物ハードマスクの残余領域５６を示す。
【００４９】
その結果生じる周辺トランジスタ構造の概略的な断面図を、図９に示す。この構造では、ＬＤＤ注入部５８が、周辺トランジスタのソースまたはゲート領域のために、既に実施されている。
【００５０】
図８および図９に記載の状態から始めて、まず最初の工程で、ゲート再酸化すなわち過酸化を実施することが好ましい。このことにより、例えば、図１０Ａ、図１０Ｂ、および図１１に示すように、厚さの６ｎｍの薄い酸化物層６０が、メモリセル領域におけるワード線構造上、および周辺トランジスタ領域におけるゲート堆積の側面に設けられる。
【００５１】
上記の実施形態からは逸脱するが、再酸化をＬＤＤ注入の前に実施することが好ましい。その結果、このようにしてソース／ドレイン領域の上側に形成された酸化物は、ＬＤＤ注入のための拡散酸化物として機能できる。再酸化の際に水平面に生じる酸化物は、異方性エッチング方法によって取り除く。続いて、この好ましい実施形態では、酸化物層６０上に、窒化物間隔層６２を設ける。さらに、他の酸化物間隔層６４を、側面に付加する（図１１参照）。これにより、メモリセル領域におけるワード線間隙を、完全に充填（充填部６６）することとなる。ここで、間隔層の注入、およびこの間隔層に選択される物質は、設けられる周辺トランジスタが有するべき誘電体力（Spannungsfestigkeit）に依存している
同様に、外部酸化物間隔層４６を、一貫性の酸化物析出（ＴＥＯＳの）により設けることが好ましい。さらに、その後、異方性エッチングによって、水平面に析出した酸化物を取り除く。同時に、このエッチングにより、ハードマスク５６の残余部分を取り除く。その結果、第２多結晶層４６の残余領域が露出する。
【００５２】
この状態で、ＨＤＤ領域６８を設けるための注入を行う。このとき、第２多結晶層４６のドープを同時に行う。
【００５３】
その後、メモリセル領域にワード線を備え、かつ金属被膜層７０を有する周辺領域にゲート堆積を備えるように、ケイ化物処理を行う。この金属被膜化を目的として、まず最初に、Ｔｉ、Ｃｏ、またはそれらの合金といった金属を全面に付加する。次に、シリサイド層７０を設けるために、さらに可鍛化工程を行う。このシリコン化の際に、さらにシリサイド層７２を、周辺トランジスタのソース／ドレイン領域に設ける。続いて、可鍛化工程の間に、付加した金属層の、シリコンと化学反応しなかった部分を、好ましくはウエットエッチング方法を使用して除去する。なお、シリコン化の可鍛化工程の間に、ＨＤＤ領域６８の注入部の間の第２多結晶層４６に導入されるドープを、さらに第１多結晶層２２内にも拡散させる。
【００５４】
上記第２実施形態の別の可能性として、メモリセルアレイの領域において、ゲート領域すなわちゲートポリシリコンをｐ＋にドープしてもよい。このことは、メモリセルが動作する際に有利となりうる。
【００５５】
したがって、本発明により、当該製造過程におけるメモリセルアレイの金属性ビット線および金属性ワード線の生成を、処理技術的に好ましく組み合わせることが可能になる。このことにより、個々のセルが最小領域となるセルを有するように、大きなセルブロックを構築できる。さらに、本発明によって、特に、メモリセル構造と周辺トランジスタ構造との生成を、並行して行うことができる。それゆえ、処理手順が簡便かつ低コストとなる。
【図面の簡単な説明】
【００５６】
【図１】メモリセルアレイの細部の正面図である。
【図２】本発明に基づく方法の、初期段階における層列の概略的な断面図である。
【図３】ビット線溝領域を有する基板部分の、概略的な正面図である。
【図４Ａ】本発明に基づくメモリセルアレイの製造方法の、第１実施形態を説明するための概略的な断面図である。
【図４Ｂ】本発明に基づくメモリセルアレイの製造方法の、第１実施形態を説明するための概略的な断面図である。
【図４Ｃ】本発明に基づくメモリセルアレイの製造方法の第１実施形態を説明する、概略的な断面図である。
【図５】第１実施形態に基づいて周辺トランジスタを設ける場合の、中間段階の概略的な断面図である。
【図６Ａ】第１実施形態に基づくワード線およびビット線パターンを説明する、高度な製造段階の概略的な断面図である。
【図６Ｂ】第１実施形態に基づくワード線およびビット線パターンを説明する、高度な製造段階の概略的な断面図である。
【図７】第１実施形態に基づく周辺トランジスタに関する、高度な製造段階の概略的な断面図である。
【図８Ａ】本発明に基づくメモリセルアレイの製造方法の、第２実施形態の、図６Ａに相当する概略的な断面図である。
【図８Ｂ】本発明に基づくメモリセルアレイの製造方法の、第２実施形態の、図６Ｂに相当する概略的な断面図である。
【図９】第２実施形態の、図７に相当する概略的な断面図である。
【図１０Ａ】第２実施形態における金属性ワード線の生成を説明する、概略的な断面図である。
【図１０Ｂ】第２実施形態における金属性ワード線の生成を説明する、概略的な断面図である。
【図１１】第２実施例に基づいて設ける周辺トランジスタを説明する、概略的な断面図である。
【符号の説明】
【００５７】
２    ワード線
４    ビット線
６    メモリセル
８    ソース／ドレイン領域注入
１０    シリコン基板
１２    トランジスタウェル
１４    下部酸化物層
１６    窒化物層
１８    上部酸化物層
２０    ＯＮＯ構造
２２    多結晶シリコン
２４    ハードマスク層
２６    窒化物層における溝
２８    帯部
３０    ビット線溝
３２    ドープされた領域
３４    帯状のゲート領域
３６    絶縁間隔層
３８    ソース／ドレイン領域注入部
４０    金属性ビット線
４２    絶縁性の物質／酸化物
４４    ゲート領域上の窒化物
４６    第２多結晶層
４８    金属性の層
５０    ハードマスク
５２    ゲート酸化物
５４    突き抜け防止注入部
５６    酸化物ハードマスク層
５８    ＬＤＤ注入部
６０    再酸化層
６２    窒化物間隔層
６４    外部酸化物間隔層
６６    ワード線間隙充填物
６８    ＨＤＤ注入部
７０    シリサイド層
７２    ソース／ドレイン領域上のシリサイド層