(57)【要約】【課題】  新たに成膜工程を追加することなく、半導体ウエハの反りを効果的に抑えることが可能な半導体製造方法を提供する。【解決手段】  半導体ウエハに複数の素子領域を形成する工程と、前記半導体ウエハ上に、層間絶縁膜を形成する工程と、前記層間絶縁膜に第１の溝を形成する工程と、前記第１の溝内に金属配線層を形成する工程を備える配線形成工程を複数回繰り返し、多層配線を形成する工程と、前記素子領域外周上に、第２の溝を形成する工程と、前記第２の溝中に空洞及び／又は金属配線層を形成する工程を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体ウエハに複数の素子領域を形成する工程と、
前記半導体ウエハ上に、層間絶縁膜を形成する工程と、前記層間絶縁膜に第１の溝を形成する工程と、前記第１の溝内に金属配線層を形成する工程を備える配線形成工程を複数回繰り返し、多層配線を形成する工程と、
前記素子領域外周上に、第２の溝を形成する工程と、
前記第２の溝中に空洞及び／又は金属配線層を形成する工程を備えることを特徴とする半導体製造方法。
【請求項２】
前記第２の溝は、前記第１の溝と同時に形成されることを特徴とする請求項１に記載の半導体製造方法。
【請求項３】
前記第２の溝のアスペクト比は、前記第１の溝のアスペクト比より高いことを特徴とする請求項２に記載の半導体製造方法。
【請求項４】
前記金属配線層は、Ｃｕ配線層であることを特徴とする請求項１乃至３のいずれかに記載の半導体製造方法。
【請求項５】
前記第２の溝を含む領域において、前記素子領域毎に複数のチップに分離する工程を備えることを特徴とする請求項１乃至４のいずれかに記載の半導体製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に多層配線の形成される半導体ウエハの反りを抑制する半導体製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高速化、高密度化に伴い、図１４に示すようなＣｕ多層配線技術が用いられている。このＣｕ多層配線技術は、能動素子等の素子領域が形成された半導体ウエハ１０１上に、層間絶縁膜１０２を成膜し、ダマシン技術によりＣｕ配線１０５を形成する、という工程を繰り返し、配線を多層化するものである。
【０００３】
しかしながら、配線の多層化（〜１１層）、半導体ウエハの大口径化に伴い、層間絶縁膜の応力による半導体ウエハの凸状の反りが３５０μｍ程度まで大きくなり、ウエハチャックが困難となるという問題があった。そして、これにより、リソグラフィ工程において合わせずれが生じ、半導体装置の歩留り、信頼性が低下するという問題が生じた。そこで、反りを抑制する手法が種々検討されてきた（例えば特許文献１参照）。
【特許文献１】特開２００３−１１００１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、半導体ウエハの反りを効果的に抑えることが可能な半導体製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、半導体ウエハ上に複数の素子領域を形成する工程と、前記半導体ウエハに、層間絶縁膜を形成する工程と、前記層間絶縁膜に第１の溝を形成する工程と、前記第１の溝内に金属配線層を形成する工程を備える配線形成工程を複数回繰り返し、多層配線を形成する工程と、前記素子領域外周上に、第２の溝を形成する工程と、前記第２の溝中に空洞及び／又は金属配線層を形成する工程を備えることを特徴とする半導体製造方法が提供される。
【発明の効果】
【０００６】
本発明の一実施態様によれば、半導体製造方法において、半導体ウエハの反りを効果的に抑えることが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下本発明の実施形態について、図を参照して説明する。
【０００８】
（実施形態１）
図１に本実施形態の半導体製造方法により形成される多層配線構造の断面を示す。図に示すように、素子領域（図示せず）が形成された半導体ウエハ１上に、層間絶縁膜であるＮＳＧ（Ｎｏｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜２ａ／ｄ−ＴＥＯＳ膜２ｂが形成されており、これらを貫通して、バリアメタル膜３ａを介して素子領域と接続するコンタクト４ａが形成されている。その上層には、層間絶縁膜であるＰ（プラズマ）−ＳｉＨ４膜２ｃが形成され、コンタクト４ａと接続されるＣｕ配線５ａが形成されている。さらにその上層には、層間絶縁膜であるキャップＳｉＣ膜２ｄ／Ｌｏｗ−ｋのＣＶＤ膜２ｅ／ｄ−ＴＥＯＳ膜２ｆが形成され、これらを貫通してバリアメタル膜３ｂを介して下層のＣｕ配線５ａと接続するビア４ｂ及びＣｕ配線５ｂからなる金属配線層が形成され、これらの層がさらに積層されて多層配線６ａが構成されている。さらにその上層には、層間絶縁膜であるＳｉＣ膜２ｇ／Ｐ−ＳｉＨ４膜２ｈ／ＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜２ｉ／Ｐ−ＳｉＨ４膜２ｊが形成され、これらを貫通してバリアメタル膜３ｃを介して下層のＣｕ配線５ｂと接続するビア４ｃ及びＣｕ配線５ｃからなる金属配線層が形成され、これらの層がさらに積層されて多層配線６ｂが構成されている。一方、素子領域の外周上にはこれらの絶縁膜２ａ〜２ｊを貫通するように空洞７が形成されている。さらにその上層には、層間絶縁膜であるＳｉＮ膜２ｋ／ｄ−ＴＥＯＳ膜２ｌ／ＳｉＮ膜２ｍ／ｄ−ＴＥＯＳ膜２ｎが形成され、これらを貫通してバリアメタル膜３ｄを介して下層のＣｕ配線５ｃと接続するビア４ｄ、Ｃｕ配線５ｄからなる金属配線層が形成され、これらの層がさらに積層されている。そして上層には層間絶縁膜であるＳｉＮ膜２ｏ／ｄ−ＴＥＯＳ膜２ｐ／ＳｉＮ膜２ｑ／ｄ−ＴＥＯＳ膜２ｒ／ＳｉＮ膜２ｓが形成されて多層配線６ｃが構成されている。
【０００９】
このような多層配線構造は、以下のようにして形成される。先ず、図２に示すように、素子領域（図示せず）が形成された半導体ウエハ１上に、ＮＳＧ膜２ａ／ｄ−ＴＥＯＳ膜２ｂを順次形成し、これらを貫通して、半導体ウエハ１の素子領域に到達するコンタクトホールを、通常のリソグラフィ工程により形成する。コンタクトホール内にバリアメタル膜３ａを形成後、Ｗ等の金属により埋め込み、コンタクト４ａを形成した後、Ｐ−ＳｉＨ４膜２ｃを形成する。そして、通常のリソグラフィ工程によりトレンチを形成し、トレンチ内にバリアメタル膜を形成後、トレンチ内部にコンタクト４ａと接続されるＣｕ配線５ａを形成し、キャップＳｉＣ膜２ｄを形成する。
【００１０】
次いで、図３に示すように、Ｌｏｗ−ｋＣＶＤ膜２ｅ／ｄ−ＴＥＯＳ膜２ｆを順次形成し、通常のデュアルダマシンプロセスにより、これらを貫通して下層のＣｕ配線５ａに到達するビアホール・トレンチを形成、内部にバリアメタル膜３ｂ、ビア４ｂ、Ｃｕ配線５ｂを形成した後、ＳｉＣ膜２ｇを形成する。そして、これら一連の工程を４回繰り返すことにより、多層配線６ａを形成する。
【００１１】
次いで、図４に示すように、Ｐ−ＳｉＨ４膜２ｈ／ＦＳＧ膜２ｉ／Ｐ−ＳｉＨ４膜２ｊを順次形成し、通常のデュアルダマシンプロセスにより、これらを貫通して下層のＣｕ配線５ｂに到達するビアホール・トレンチを形成、内部にバリアメタル膜３ｃ、ビア４ｃ、Ｃｕ配線５ｃを形成した後、ＳｉＣ膜２ｋを形成する。そして、これら一連の工程を３回繰り返し、さらにＰ−ＳｉＨ４膜２ｈ／ＦＳＧ膜２ｉ／Ｐ−ＳｉＨ４膜２ｊを順次形成し、同様にバリアメタル膜３ｃ、ビア４ｃ、Ｃｕ配線５ｃを形成した後、ＳｉＮ膜２ｌを形成することにより、多層配線６ｂを形成する。  
ここで、図５に示すように、素子領域の外周上の領域において、通常のリソグラフィプロセスにより、層間絶縁膜２ａ〜２ｌを貫通する溝７’を形成する。
【００１２】
そして、図６に示すように、その上層にｄ−ＴＥＯＳ膜２ｍを形成する。このとき、ｄ−ＴＥＯＳ膜が溝７’内部に充填される前に、開口部にｄ−ＴＥＯＳ膜が形成されるために空洞７が形成される。
【００１３】
そして、ＳｉＮ膜２ｎ／ｄ−ＴＥＯＳ膜２ｏを順次形成し、通常のデュアルダマシンプロセスにより、これらを貫通して下層のＣｕ配線５ｃに到達するビアホール・トレンチを形成、内部にバリアメタル膜３ｄ、ビア４ｄ、Ｃｕ配線５ｄを形成し、さらにＳｉＮ膜２ｐ／ｄ−ＴＥＯＳ膜２ｑ／ＳｉＮ膜２ｒ／ｄ−ＴＥＯＳ膜２ｓ／ＳｉＮ膜２ｔを形成することにより多層配線６ｃを形成する。このようにして、図１に示すような多層配線構造が形成される。
【００１４】
そして、多層配線の形成された半導体ウエハは、素子毎に分離される。このときダイシングラインとなる素子領域外周上に形成された空洞７は同時に除去される。
【００１５】
本実施形態によれば、多層配線の積層工程の途中に、素子領域外周に空洞を形成することにより、応力を緩和し、反りを抑えることが可能となる。また、空洞を用いることにより、新たな成膜工程や、除去工程を設ける必要がなく、スループットの低下を抑えることができる。
【００１６】
（実施形態２）
図７に本実施形態の半導体製造方法により形成される多層配線構造の断面を示す。図７に示すように、素子領域上における層構成は、実施形態１と同様であるが、素子領域の外周上に形成される空洞１７を、配線層毎に形成している点で異なっている。
【００１７】
このような多層配線構造は、以下のようにして形成される。実施形態１と同様に、先ず、図８に示すように、素子領域（図示せず）が形成された半導体ウエハ１１上に、ＮＳＧ膜１２ａ／ｄ−ＴＥＯＳ膜１２ｂを順次形成し、これらを貫通して、半導体ウエハ１１の素子領域に到達するコンタクトホールを、通常のリソグラフィ工程により形成する。コンタクトホール内にバリアメタル膜１３ａを形成後、Ｗ等の金属により埋め込み、コンタクト１４ａを形成した後、Ｐ（プラズマ）−ＳｉＨ４膜１２ｃを形成する。そして、通常のリソグラフィ工程によりコンタクト１４ａに到達するトレンチを形成し、トレンチ内にバリアメタル膜を形成後、トレンチ内部にコンタクト１４ａと接続するＣｕ配線１５ａを形成し、キャップＳｉＣ膜１２ｄを形成する。
【００１８】
次いで、図９に示すように、Ｌｏｗ−ｋＣＶＤ膜１２ｅ／ｄ−ＴＥＯＳ膜１２ｆを順次形成し、これらを貫通して下層のＣｕ配線１５ａに到達するビアホール・トレンチ１５ｂ’を形成するとともに、素子領域の外周上に、溝１７’を形成する。
【００１９】
そして、図１０に示すように、ビアホール・トレンチ内部にバリアメタル膜１３ｂ、ビア１４ｂ、Ｃｕ配線１５ｂを形成した後、全面にＳｉＣ膜１２ｇを形成し、溝１７’内に空洞１７ａを形成する。そして、これら一連の工程を４回繰り返すことにより、多層配線１６ａを形成する。
【００２０】
次いで、図１１に示すように、Ｐ−ＳｉＨ４膜１２ｈ／ＦＳＧ膜１２ｉ／Ｐ−ＳｉＨ４膜１２ｊを順次形成し、これらを貫通して下層のＣｕ配線１５ｂに到達するビアホール・トレンチを形成するとともに、同様に溝を形成し、ビアホール・トレンチ内部にバリアメタル膜１３ｃ、ビア１４ｃ、Ｃｕ配線１５ｃを形成した後、ＳｉＣ膜１２ｋを形成し、溝内に空洞１７ｂを形成する。そして、これら一連の工程を３回繰り返し、さらにＰ−ＳｉＨ４膜１２ｈ／ＦＳＧ膜１２ｉ／Ｐ−ＳｉＨ４膜１２ｊを順次形成し、同様にバリアメタル膜１３ｃ、ビア１４ｃ、Ｃｕ配線１５ｃを形成することにより、多層配線１６ｂを形成する。  
そして、さらに上層にＳｉＮ膜１２ｌ／ｄ−ＴＥＯＳ膜１２ｍ／ＳｉＮ膜２ｎ／ｄ−ＴＥＯＳ膜２ｏを順次形成し、通常のデュアルダマシンプロセスにより、これらを貫通して下層のＣｕ配線５ｃに到達するビアホール・トレンチを形成するとともに、同様に溝を形成し、ビアホール・トレンチ内部にバリアメタル膜１３ｄ、ビア１４ｄ、Ｃｕ配線１５ｄを形成した後、ＳｉＮ膜１２ｐを形成し、溝内に空洞１７を形成する。この工程を２回繰り返し、さらにｄ−ＴＥＯＳ膜１２ｑ／ＳｉＮ膜１２ｒ／ｄ−ＴＥＯＳ膜１２ｓ／ＳｉＮ膜１２ｔを順次形成することにより、多層配線１６ｃを形成する。このようにして、図７に示すような多層配線構造が形成される。
【００２１】
そして、多層配線の形成された半導体ウエハは、素子毎に分離される。このときダイシングラインとなる素子領域外周上に形成された空洞１７は同時に除去される。
【００２２】
本実施形態によれば、実施形態１と同様の効果を得ることができる。また、新たに素子領域外周上に溝を形成するプロセスを設ける必要がなく、スループットの低下を抑えることができる。
【００２３】
本実施形態において、ビアホール・トレンチの形成と同時に溝を形成し、選択的にビアホール・トレンチ内部に、バリアメタル膜、ビア、Ｃｕ配線を形成しているが、このとき素子領域外周上に形成される溝のアスペクト比をビアホール・トレンチより高くすることにより、全面に金属配線層を形成しても、図１２に示すように完全に充填されることなく空洞２７を形成することができる。また、このような溝を複数列形成することにより、より応力が緩和され、反りを抑えることができる。
【００２４】
また、反対に、図１３に示すように、素子領域外周上に形成される溝のアスペクト比を、ビアホール・トレンチと同程度或いはより小さくして、溝３７’内部全体に金属配線層を形成することにより、応力を緩和することも可能である。
【００２５】
これら実施形態において、素子外周部に形成される溝（空洞）は、連続していても、半導体ウエハ面内方向或いは積層方向に分離されていても良く、層間絶縁膜による応力の程度により、適宜形成することができる。
【００２６】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。    
【図面の簡単な説明】
【００２７】
【図１】本発明の一態様における多層配線構造を示す図。
【図２】本発明の一態様における多層配線構造の形成工程を示す図。
【図３】本発明の一態様における多層配線構造の形成工程を示す図。
【図４】本発明の一態様における多層配線構造の形成工程を示す図。
【図５】本発明の一態様における多層配線構造の形成工程を示す図。
【図６】本発明の一態様における多層配線構造の形成工程を示す図。
【図７】本発明の一態様における多層配線構造を示す図。
【図８】本発明の一態様における多層配線構造の形成工程を示す図。
【図９】本発明の一態様における多層配線構造の形成工程を示す図。
【図１０】本発明の一態様における多層配線構造の形成工程を示す図。
【図１１】本発明の一態様における多層配線構造の形成工程を示す図。
【図１２】本発明の一態様における多層配線構造を示す図。
【図１３】本発明の一態様における多層配線構造を示す図。
【図１４】従来の多層配線構造を示す図。
【符号の説明】
【００２８】
１、１１、１０１・・・半導体基板
２、１２、１０２・・・層間絶縁膜
３、１３・・・バリアメタル膜
４、１４・・・ビア
５、１５・・・配線
６、１６・・・多層配線
７、１７、２７・・・空洞
７’、１７’、３７’ ・・・溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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