(57)【要約】【課題】  酸化種の拡散による応力の発生を抑制してリーク電流の更なる低減を図る。【解決手段】  半導体基板上に、隣接する素子を電気的に分離するための素子分離領域１０４としてトレンチ形状の埋め込み絶縁領域を形成した後、全面にシリコン酸化膜１０９を形成する。さらに、シリコン酸化膜１０９上にシリコン窒化膜１１０を形成し、そのシリコン窒化膜１１０全体を酸化することでシリコン酸化膜を得る。【選択図】図１
2006294756.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、ＭＯＳトランジスタが配され、隣接するＭＯＳトランジスタの半導体領域を電気的に分離するための素子分離領域としてトレンチ形状の埋め込み絶縁領域を用いる半導体装置の製造方法であって、
隣接する半導体領域を電気的に分離するための素子分離領域として、トレンチにシリコン酸化膜を形成する第１の工程と、
前記シリコン酸化膜を含む領域上にシリコン窒化膜を形成する第２の工程と、
前記シリコン窒化膜全体を酸化する第３の工程とを含み、
前記シリコン窒化膜全体を酸化することにより得られたシリコン酸化膜を、前記ＭＯＳトランジスタのゲート絶縁膜として用いることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の工程の前に、前記埋め込み酸化膜を含む領域上に、所定の厚さのシリコン酸化膜を形成する工程をさらに含み、
前記第２の工程が、前記シリコン窒化膜を前記所定の厚さのシリコン酸化膜上に形成する工程である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン窒化膜全体を酸化して得られるシリコン酸化膜および前記所定の厚さのシリコン酸化膜からなる酸化膜をパターニングして前記ＭＯＳトランジスタのゲート絶縁膜を形成する工程をさらに含む、請求項３に記載の半導体装置の製造方法。
【請求項４】
前記素子分離領域によって分離された領域にフォトダイオードとなる半導体領域を形成する工程をさらに含む、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記シリコン窒化膜の酸化がＩＳＳＧ酸化である、請求項１から４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ディジタルカメラ、ビデオカメラ、複写機、ファクシミリなどの電子機器に搭載されるイメージセンサを構成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ディジタルカメラ、ビデオカメラ、複写機、ファクシミリなどの電子機器では、光電変換素子を含む固体撮像素子を１次元あるいは２次元に配列したイメージセンサが搭載されている。固体撮像素子には、例えばＣＣＤ撮像素子や増幅型固体撮像素子がある。
【０００３】
近年、イメージセンサは、多画素化のために、画素面積の縮小化が図られており、それに伴い、固体撮像素子を構成するフォトダイオードの面積も縮小せざるを得なくなっている。しかし、フォトダイオード面積を縮小すると、受光面積が小さくなるため、画質低下を招くおそれがある。このため、フォトダイオード面積は可能な限り大きくすることが望ましい。
【０００４】
そこで、最近では、フォトダイオード面積を大きくするために、素子分離形成方法として、これまで用いられてきたＬＯＣＯＳ(Local Oxidation of Silicon)技術に代えて、浅い溝（トレンチ）に絶縁膜を埋め込んで平坦化を行うＳＴＩ(Shallow Trench Isolation)技術が用いられるようになってきた。ＳＴＩによる素子分離形成によれば、ＬＯＣＯＳにより素子分離を形成する場合に比べて、素子分離領域の幅を小さくすることができるので、その分、フォトダイオード面積を大きくすることが可能である。特許文献１には、ＳＴＩ技術により素子分離領域を形成することが記載されている。
【特許文献１】特開２００４−３９８３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
増幅型ＭＯＳセンサにおいて、電荷を更に高効率で読み出すために、信号読み出し時にＭＯＳトランジスタに印加する電圧を大きくすることが要求されている。この場合には、ゲート絶縁膜を比較的厚くして高耐圧のデバイス構造とする必要がある。具体的には、ゲート絶縁膜１０８は、〜２０ｎｍ程度の膜厚とされる。このような厚膜のゲート絶縁膜１０８を熱酸化により形成すると、以下のような問題を生じる。
【０００６】
ゲート絶縁膜は、通常、ＳＴＩにより素子分離領域を形成した半導体基板（ウェハ）を加熱炉に投入して所定のガス雰囲気中で表面を熱酸化することで形成される。上記のような厚膜のゲート絶縁膜を形成するには、およそ１０分程度の熱酸化処理を行う必要がある。このように１０分といった長い時間にわたって熱酸化が行われると、熱酸化の過程において、酸化種が素子分離領域の埋め込み酸化膜中を拡散して、ＳＴＩ側壁のシリコンまで酸化されることになる。この酸化種の拡散によりＳＴＩ内の埋め込み酸化膜の体積が膨張し、その結果、ＳＴＩ側壁において応力が生じ、その応力によってＳＴＩの角部に欠陥が発生する。このような欠陥はリーク電流（暗電流）を発生する要因であり、デバイス特性の劣化を招く。
【０００７】
なお、最近では、上記の欠陥の発生を抑制するために、ＩＳＳＧ（In-Situ Steam Generation）酸化技術が用いられている。このＩＳＳＧによる酸化は、ランプ加熱したチャンバーに半導体基板（ウェハ）を投入するものであり、ウェハを一枚ずつ投入する枚葉式のものが知られている。この枚葉式のＩＳＳＧ酸化によれば、熱酸化処理時間を１分程度と短くすることができるため、上記の加熱炉による熱酸化に比べて、酸化種の拡散による応力の発生を抑制することが可能である。
【０００８】
しかし、イメージセンサの多画素化を行う場合は、より小さな信号電荷量を扱うことになるため、ノイズ成分となるフォトダイオードのリーク電流もより一層小さくする必要がある。このように、イメージセンサの多画素化において、リーク電流の更なる低減が要求されており、上記ＩＳＳＧ酸化を用いるだけでは、リーク電流をその要求レベルまで低減することは困難であった。
【０００９】
本発明の目的は、上記問題を解決し、酸化種の拡散による応力の発生を抑制してリーク電流の更なる低減を図ることのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成すため、本発明の半導体装置の製造方法は、半導体基板に、ＭＯＳトランジスタが配され、隣接するＭＯＳトランジスタの半導体領域を電気的に分離するための素子分離領域としてトレンチ形状の埋め込み絶縁領域を用いる半導体装置の製造方法であって、隣接する半導体領域を電気的に分離するための素子分離領域として、トレンチにシリコン酸化膜を形成する第１の工程と、前記シリコン酸化膜を含む領域上にシリコン窒化膜を形成する第２の工程と、前記シリコン窒化膜全体を酸化する第３の工程とを含み、前記シリコン窒化膜全体を酸化することにより得られたシリコン酸化膜を、前記ＭＯＳトランジスタのゲート絶縁膜として用いることを特徴とする。
【００１１】
この製造方法によれば、シリコン窒化膜の酸化過程において、シリコン窒化膜自体がバリアとなって、雰囲気中の酸素によってシリコン窒化膜下の領域（膜）が酸化されることを抑制するので、酸化種が素子分離領域の埋め込み酸化膜中を拡散することを抑制することができる。よって、厚膜のシリコン窒化膜を熱酸化したとしても、ＳＴＩ側壁に、前述の課題で説明したような、問題となる大きな応力が発生することはない。
【発明の効果】
【００１２】
本発明によれば、厚膜のゲート絶縁膜を形成しても、ＳＴＩ側壁において問題となるような大きな応力が発生することがないことから、リーク電流をＩＳＳＧ酸化を使用するだけでは達成できなかったレベルまで低減することができる。よって、イメージセンサの多画素化において、リーク電流をより一層低減したフォトダイオードを提供することができる。
【発明を実施するための最良の形態】
【００１３】
まず、本発明の理解のために、図６にＳＴＩによル素子分離構造を有するＭＯＳ型撮像装置の断面図の一例を示す。図６に示されるように、ｎ型半導体基板１０１上にｐ型半導体領域１０２が形成されるとともに、このｐ型半導体領域１０２とともにフォトダイオードを構成するｎ型半導体領域１０３が素子分離領域１０４に対して自己整合的に形成されている。ＳＴＩにより素子分離領域１０４を形成することで、フォトダイオードのｎ型半導体領域１０３の面積（受光面積）を限界まで大きくした構造を実現している。
【００１４】
単位画素内には、フォトダイオードの他に、このフォトダイオードにて光電変換されて蓄積された信号を増幅して読み出すためのＭＯＳトランジスタも形成されている。また、素子分離領域１０４の下には、チャネルストップ領域１０６が形成されている。このチャネルストップ領域１０６は、フォトダイオードとこれに隣接するＭＯＳトランジスタのソースドレイン領域１０７とのパンチスルー耐圧を向上するためのものである。素子分離領域１０４の上には、トランジスタの配線層１０５が形成されている。
【００１５】
上記の増幅型ＭＯＳセンサでは、フォトダイオードにて、ｎ型半導体領域１０３に入射した光が光電変換されて蓄積される。そして、ＭＯＳトランジスタのゲート電極に電圧を印加することで、光電変換されて蓄積された信号が読み出され、その読み出された信号が増幅回路へ供給される。このような構造において、本発明の特徴とする製造方法を説明する。
【００１６】
次に、本発明の実施形態について図面を参照して説明する。
【００１７】
図１は、本発明の一実施形態である半導体装置の製造方法の一手順を示す工程図である。図１において、（ａ）〜（ｃ）は素子分離領域を形成するための一連の工程を示し、（ｄ）〜（ｆ）は絶縁膜を形成するための一連の工程を示す。素子分離領域の作製工程と絶縁膜の作製工程とは、連続して行われてもよく、また、連続していなくてもよい。
【００１８】
本実施形態の製造方法は、図６に示した増幅型ＭＯＳセンサのような、ＳＴＩ技術により素子分離領域が形成される半導体装置に適用される方法であって、絶縁膜の作製工程に特徴がある。絶縁膜の作製工程以外は、基本的には、既存の工程と同じであるので、以下の説明では、絶縁膜の作製工程に関連する工程を中心に説明する。
【００１９】
まず、半導体基板１０１上にシリコン酸化膜２００、ポリシリコン膜２０１およびシリコン窒化膜２０２を順次形成した後、これらの膜を周知のフォトリソグラフィプロセスにより所定のパターンにパターニングする（図１（ａ）参照）。続いて、所定のパターンにパターニングされたシリコン酸化膜２００、ポリシリコン膜２０１およびシリコン窒化膜２０２をマスクとしてドライエッチングを行ってトレンチ２０３を形成する（図１（ｂ）参照）。
【００２０】
次に、化学気相成長法（ＣＶＤ法）やＨＤＰ（高密度プラズマ）−ＣＶＤ法により全面にシリコン酸化膜を成膜してトレンチ２０２内にシリコン酸化膜を埋め込む。その後、表面をＣＭＰ（Chemical Mechanical Polishing）等により平坦化し、シリコン酸化膜２００、ポリシリコン膜２０１およびシリコン窒化膜２０２をエッチングにより順次除去して素子分離領域１０４を形成する（図１（ｃ）参照）。
【００２１】
上記のようにして素子分離領域１０４が形成された半導体基板上に絶縁膜を以下の手順で形成する。
【００２２】
まず、図１（ｄ）に示すように、素子分離領域１０４が形成された半導体基板全面にシリコン酸化膜１０９を形成する。具体的には、素子分離領域１０４が形成された半導体基板（ウェハ）を、ＩＳＳＧ酸化を行う既存の枚葉式の熱酸化膜形成用装置に投入し、熱酸化によりシリコン酸化膜１０９を形成する。シリコン酸化膜１０９は、前述の課題で説明した応力によって生じる欠陥に起因するリーク電流が問題となることがないような厚さとする。具体的には、シリコン酸化膜１０９の厚さは、２ｎｍ〜３ｎｍ程度とする。
【００２３】
次に、シリコン酸化膜１０９上にシリコン窒化膜１１０を形成する。このシリコン窒化膜１１０の形成では、既存のＣＶＤ成膜装置を用いる。上記の熱酸化膜形成用装置として、ＣＶＤ成膜機能を有する装置を使用することで、シリコン酸化膜１０９およびシリコン窒化膜１１０の形成工程をそれぞれ同一の装置内で行うことが可能となり、両工程の間において、半導体基板が大気に晒されることを防止することができる。この場合のＣＶＤ成膜処理では、例えば、ＳｉＨ4／ＮＨ3混合ガスもしくはＳｉ2Ｈ6／ＮＨ3混合ガスを用いてＣＶＤ成膜が行われる。シリコン窒化膜１１０の膜厚は、最終的に形成されるゲート絶縁膜の厚さを考慮した所望の厚さ、具体的には、最終的なゲート絶縁膜の厚さからシリコン酸化膜１０９の厚さを差し引いた厚さとされる。
【００２４】
最後に、図１（ｅ）に示すように、ＩＳＳＧ酸化によりシリコン窒化膜１１０を酸化する。このＩＳＳＧ酸化により、シリコン酸化膜１０９とシリコン窒化膜１１０からなるＯＮ積層膜から、図１（ｆ）に示すような単層のシリコン酸化膜１１２を得る。こうして形成されたシリコン酸化膜１１２が、素子分離領域１０４にて分離される半導体素子を形成するために使用される。具体的には、画素内に設けられるスイッチ素子（ＭＯＳトランジスタなどの転送スイッチ）や周辺回路として設けられるスイッチ素子（例えば、ＭＯＳトランジスタ）のゲート絶縁膜としてシリコン酸化膜１１２が使用される。
【００２５】
上述のようにしてシリコン酸化膜１１２を形成した後、このシリコン酸化膜１１２上にゲート電極を形成するためのポリシリコン層を形成し、これを所定のパターンにパターニングする。そして、基板の所望の位置にソースドレインとなる不純物領域を形成することによって、ＭＯＳトランジスタを得て、光電変換部となるフォトダイオード（図６のｎ型半導体領域１０３等を含む）を周知のプロセスにて形成する。この他、イメージセンサを構成する他の部分も、既存のプロセスで形成する。こうして、図６に示したような増幅型ＭＯＳセンサを得る。
【００２６】
以上説明した本実施形態の製造方法では、シリコン酸化膜１０９の厚さは２ｎｍ〜３ｎｍ程度と薄いため、このシリコン酸化膜１０９の熱酸化工程において、ＳＴＩ側壁に、前述の課題で説明したような、問題となる大きな応力が発生することはない。
【００２７】
また、図１（ｄ）に示したシリコン窒化膜１１０の熱酸化工程では、シリコン窒化膜１１０において、雰囲気中の酸素がシリコンと化合し、窒素が雰囲気中に放出される。このシリコン窒化膜１１０の熱酸化過程では、シリコン窒化膜１１０自体がバリアとなって、雰囲気中の酸素によってシリコン窒化膜１１０下の層が酸化されることを抑制するので、酸化種が素子分離領域の埋め込み酸化膜中を拡散することを抑制することができる。このため、厚膜のシリコン窒化膜１１０を熱酸化したとしても、ＳＴＩ側壁に、前述の課題で説明したような、問題となる大きな応力が発生することはない。
【００２８】
加えて、シリコン窒化膜１１０における酸化膜の成長速度は、単結晶シリコンを酸化した場合の成長速度の０．５倍と遅いことから、酸化膜の膜厚の制御性がよい。このため、過剰な熱酸化を行うことなく、シリコン窒化膜１１０全体を酸化することが可能である。
【００２９】
上記のように厚膜のゲート絶縁膜を形成しても、ＳＴＩ側壁において問題となるような大きな応力が発生することがないことから、高耐圧の半導体デバイス、具体的には、高耐圧の光電変換部を備える増幅型ＭＯＳセンサにおいて、ノイズ成分となるフォトダイオードのリーク電流をより一層低減することができる。イメージセンサの多画素化を行う場合は、より小さな信号電荷量を扱うことになるため、このリーク電流低減の効果は有効である。
【００３０】
上述した本実施形態の製造方法は一例であり、その工程は適宜変更可能である。例えば、図１（ｄ）〜図１（ｆ）に示した絶縁膜の作製工程において、シリコン酸化膜１０９を形成する工程はなくてもよい。この場合は、シリコン窒化膜１１０を酸化して得られるシリコン酸化膜が、ＭＯＳトランジスタのゲート絶縁膜として使用される。なお、素子分離領域１０４が形成された半導体基板全面に直接、シリコン窒化膜１１０をＣＶＤにより成膜する場合は、デバイス特性が劣化することがある。図１（ｄ）〜図１（ｆ）に示した工程では、シリコン酸化膜１０９を形成することで、そのようなデバイス特性の劣化を抑制している。
【００３１】
また、シリコン酸化膜１０９をＩＳＳＧ酸化により形成しているが、問題となる大きな応力が発生することがないのであれば、加熱炉を用いた熱酸化によりシリコン酸化膜１０９を形成してもよい。同様に、シリコン窒化膜１１０の熱酸化についても、問題となる大きな応力が発生することがないのであれば、加熱炉を用いた熱酸化を適用することが可能である。なお、ＩＳＳＧ酸化は、加熱炉を用いた熱酸化に比べて、処理時間が短いことから、素子分離領域の埋め込み酸化膜における酸化種の拡散をより抑制することが可能である。よって、シリコン酸化膜１０９の形成およびシリコン窒化膜１１０の酸化には、ＩＳＳＧ酸化を適用することが望ましい。
【００３２】
本実施形態の製造方法は、製造工程に、ＳＴＩの素子分離領域が形成された半導体基板面上に絶縁膜を形成する工程を含む半導体装置であれば、どのような半導体装置にも適用することができる。特に、ＣＣＤイメージセンサやＭＯＳイメージセンサに代表される固体撮像装置に本実施形態の製造方法を適用することで、リーク電流低減の効果がより有効となる。
【００３３】
以下に、具体的な適応例を説明する。
【００３４】
図２に、ＣＭＯＳイメージセンサの１画素の等価回路図を示す。１画素は、フォトダイオード部ＰＤ、フォトダイオード部ＰＤからの信号電荷を転送するための転送用スイッチＭＳ１１、転送された信号を増幅して出力するための増幅手段ＭＳ１４、画素を選択するための選択スイッチＭＳ１３、残留した信号を除去し電位ＶＲにリセットするためのリセットスイッチＭＳ１２から構成される。φTX、φRES、φSELはそれぞれ転送スイッチＭＳ１１、リセットスイッチＭＳ１２、選択スイッチＭＳ１３を制御するための信号である。図３に、このような画素がマトリクス状に配された例を示す。
【００３５】
図４に、図３に示した２×２の画素の平面図を示す。フォトダイオード部ＰＤ２の周囲には、転送スイッチＴＸ２、フローティングディフージョンＦＤ２、リセットスイッチＲＥＳ２、選択スイッチＳＥＬ２、増幅手段ＳＦ２、出力部ＯＵＴ２が設けられている。また、リセットスイッチＲＥＳ２と選択スイッチＳＥＬ２との間に、リセット電源を兼ねるＶDD電源が設けられている。図中、太線で囲った領域はアクティブ領域を示す。
【００３６】
本実施例では、フォトダイオード部ＰＤ２からの信号の出力を、増幅手段ＳＦ２、出力部ＯＵＴ２を介して行うのではなく、同一行に配列された隣接するＰＤ１の側に設けられた、増幅手段ＳＦ１、出力部ＯＵＴ１を介して行う。そのために、ＰＤ２の周囲に設けられたＦＤ２とＰＤ１側に設けられたＳＦ１とを、ポリシリコン層及びアルミ第１層を用いて接続する。なお、増幅手段ＳＦ１、出力部ＯＵＴ１はＰＤ１が設けられているアクティブ領域と同一のアクティブ領域内に形成される。ＴＸ１は、転送スイッチである。
【００３７】
本実施例によれば、ＦＤとＳＦとの間の接続配線の長さが短くなり、接続配線をＲＥＳのゲート上、ＳＥＬのゲート上で配線することがなくなる。
【００３８】
図５に、図２〜図４に示したＣＭＯＳイメージセンサの製造工程の一例を示す。
【００３９】
図５（ａ）では、図１で説明したシリコン酸化膜１１２が形成された状態を示している。この状態において、ＭＯＳトランジスタをＬＤＤ構造にする場合には、ドレインに対応する領域に、ｎ型不純物領域３００を形成する。
【００４０】
次に、ＭＯＳトランジスタのゲート電極となるポリシリコン層３０１を形成する（図５（ｂ））。次に、ポリシリコン層３０１をパターニングしてＭＯＳトランジスタに対応する領域にゲート電極３０２を形成する（図５（ｃ））。次に、受光面での反射を低減させるための反射防止膜及びＭＯＳトランジスタのサイドスペーサを形成するためのシリコン窒化膜（ＳｉＮ）３０３を形成する（図５（ｄ））。
【００４１】
図５（ｄ）において形成したシリコン窒化膜３０３をパターニングして、受光面上の反射防止膜３０４及びＭＯＳトランジスタのサイドスペーサ３０５を形成する（図５（ｅ））。次に、サイドスペーサ３０５、ゲート電極３０２をマスクに用いてフォトダイオードを形成するためのｎ型の電荷蓄積領域３０６及びフローティングディフュージョン領域３０７を形成する（図５（ｆ））。
【００４２】
その後、シリコン酸化膜等からなる層間絶縁膜３０７を形成し、所望の領域にスルーホール３０８を形成して、ゲート電極、基板内の半導体領域と、配線とのコンタクトを取る。以後、必要に応じて複数の配線層、カラーフィルタ、レンズを設ければよい。
【００４３】
なお、メモリとしての半導体装置においても、前述の課題で説明したような応力によって発生する欠陥はデバイス特性を劣化する要因となることから、このデバイス特性の劣化を抑制するために本発明の製造方法を適用することは有効である。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態である半導体装置の製造方法の一手順を示す工程図である。
【図２】本発明を適用可能なＣＭＯＳイメージセンサの一例を示すブロック図である。
【図３】図２に示すＣＭＯＳイメージセンサの画素の構成を示す平面図である。
【図４】図３に示すＣＭＯＳイメージセンサの画素における２×２の画素の平面図である。
【図５】図２に示すＣＭＯＳイメージセンサの製造工程を示す断面図である。
【図６】増幅型ＭＯＳセンサにおける単位セル内のフォトダイオードの断面図である。
【符号の説明】
【００４５】
１０１  半導体基板
１０４  素子分離領域
１０９、２００  シリコン酸化膜
１１０  シリコン窒化膜
１１１、２０２  シリコン窒化膜
１１２  シリコン酸化膜
２０１  ポリシリコン膜
２０３  トレンチ
【図１】
2006294756.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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