【誤訳訂正書】
【提出日】平成19年3月19日(2007.3.19)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
所定の非常に小さなチャンネル長のゲートチャネルを有するＭＯＳＦＥＴの製造方法であって、
誘電体（２）を、半導体基板（１）上に生成する工程と
ポリシリコンからなる第１のゲート層（３）を、上記誘電体（２）上に塗布する工程と、
拡散障害物として機能し、例えば窒化タングステンからなる中間層（４）を、第１のゲート層（３）上に形成する工程と、
タングステンからなる第２のゲート層（５）を塗布する工程と、
上記第２のゲート層（５）を、第２のゲート層（５）の幅が所定のチャネル長よりも広くなるように被覆する工程と、
上記第２のゲート層（５）、上記中間層（４）、及び上記第１のゲート層（３）を、異方性エッチングする工程と、
上記第２のゲート層（５）の下の上記第１のゲート層（３）を、横側から、上記誘電体（２）、中間層（４）、第２のゲート層（５）に対して、選択的に、ドライエッチング処理においてブロミド水素を含むエッチングガス手段により、第２のゲート層（５）の幅よりも小さく、かつ、上記所定のチャネル長に相当する第１のゲート層（３）の所定の幅を達成するような制御方法で、等方性アンダーエッチングする工程とを含む方法。
【請求項２】
上記第２のゲート層（５）の幅、及び第２のゲート層（５）の下の第１のゲート層（３）をアンダーエッチングする期間により、第１のゲート層（３）の幅を制御することを特徴とする、請求項１に記載の方法。
【請求項３】
上記第１のゲート層（３）の所定の幅が、所定のチャネル長と等しいことを特徴とする、請求項１または２に記載の方法。
【請求項４】
誘電体（２）に達するまで、上記第２のゲート層（５）、及び上記第１のゲート層（３）の異方性エッチングを続けることを特徴とする、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
上記アンダーエッチングを、等方性プラズマエッチング工程を用いて行うことを特徴とする、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
上記第２のゲート層（５）の幅が、１２０ｎｍと３００ｎｍとの間であることを特徴とする、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
上記第１のゲート層（３）の幅が、３０ｎｍと１５０ｎｍとの間であることを特徴とする、請求項１〜６のいずれか１項に記載の方法。
【請求項８】
上記ゲート誘電体（２）が、二酸化ケイ素からなることを特徴とする、請求項１〜７のいずれか１項に記載の方法。
【請求項９】
上記第２のゲート層（５）は、第１のゲート層（３）よりも高い導電率を有していることを特徴とする、請求項１〜８のいずれか１項に記載の方法。
【請求項１０】
ソース／ドレイン埋め込み（Ｓ／Ｄ）を埋め込むこと、及び当該埋め込みを第２のゲート層（５）の所定の幅の下になるように第１のゲート層（３）の周辺部にまで拡散することを特徴とする、請求項１〜９のいずれか１項に記載の方法。
【請求項１１】
上記中間層（４）を形成した後、該中間層（４）をシリコン化することを特徴とする請求項１〜１０のいずれか１項に記載の方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【発明の詳細な説明】
【発明の名称】非常に小さなチャネル長を有するＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【０００１】
本発明は、所定の非常に小さなチャンネル長のゲートチャネルを有するＭＯＳＦＥＴの製造方法に関するものである。
【０００２】
従来の技術では、従来の技術では、必要な電気的操作パラメータを維持したまま、１００ｎｍ未満のゲートチャネル長を有するトランジスタ（いわゆるサブμ領域の短チャネルトランジスタ）を正確に製造することが、困難である。トランジスタの高い性能は、例えば、低電力消費のときの高い動作電流、および、オフ状態のときの低い漏電を必要条件としている。さらに、ゲート抵抗、および、ミラー容量のようなうず効果は可能な限り小さいほうがよい。
【０００３】
このため、寸法上、連続した多数の工程段階により形成されるトランジスタにおいて、正確な寸法及び均整（Proportionen）が要求される。現時点では、Ｔ型ゲート層の製造が特に困難である。このＴ型ゲート層堆積の下層は、この所望のチャネル長に応じて、ゲート層堆積の上部層と比較して非常に狭い。
【０００４】
Ｔゲートトランジスタを製造するために、様々な方法が提案されてきた。例えば、予め形成されたポリシリコンゲート上に、金属層を後から溶着させる（abgeschieden）Ｔゲートの製造が知られている。しかしながら、層間の位置的な誤りが原因で、誤配置（Dejustierung）の場合でもトランジスタの欠陥のない作動を保証するために、ソース／ドレイン接触部とゲートとの間隔を広げる必要がある。しかしながら、これにより、ソース／ドレイン抵抗の増加を引き起こす。
【０００５】
短チャネルトランジスタは、例えば、ガニ，アーメド(Ghani，Ahmed)ら、IEDM ９９、４１５ページに記載されている。さらに、Ｄ．ヒサモト(Ｄ. Hisamoto)ら（IEEE電子装置による処理（Transaction on Electronic Devices）、４４巻、９７年６月、９５１ペー
ジ）は、下層の第１のゲート層上のタングステン層を有する自己整列したＴゲートの製造方法を記載している。さらに、カサイ(Kasai)らは（IEDM ９４、４９７〜４９８ページ）は、ゲート層堆積が、ポリシリコン、拡散障害物、及び、金属層を重ねて溶着した構成であるＴゲートの製造方法を記載している。
【０００６】
後者の方法の不利点は、短チャネルゲートを、複雑なリソグラフィー方法（例えば、電子線）を用いて固定(strukturiert)しなければならないことである。
【０００７】
本発明の目的は、非常に短いチャネル長のＴゲートトランジスタを、寸法上正確に、非常に簡単な方法により、かつコストをかけずに製造することができる方法を提供することである。
【０００８】
本目的は、本発明に基づき、以下の（１）〜（６）の工程を有する、所定の非常に短いチャネル長のゲートチャンネルを有するＭＯＳＦＥＴの製造方法を手段とすることにより達成される。
（１）ゲート誘電体を、半導体基板上に生成する。
（２）ポリシリコンからなる第１のゲート層を、誘電体へ塗布する（Aufbringen）。
（３）金属からなる第２のゲート層を塗布する。
（４）上記第２のゲート層を、当該第２のゲート層の幅が上記所定のチャネル長よりも大きくなるように被覆する（Maskieren）。
（５）第２および第１のゲート層を異方性エッチングする。
（６）上記第２のゲート層の下の上記第１のゲート層を、横側から、上記誘電体（２）に対して、選択的に、等方性アンダーエッチングし（Unteraetzen）、その制御方法が、第２のゲート層の幅よりも小さく、かつ、上記所定のチャネル長に相当する第１のゲート層の所定の幅を達成するような制御方法である。
【０００９】
本発明によれば、ゲートの所望のＴ型構造を得るために、等方性度の異なる様々なエッチング工程を、適切な方法で相互に組み合わせている。まず、ゲート層堆積を、異方性エッチングする。その結果、このゲート層堆積がパターン化（strukturiert）される。このように形成されたゲートは、所定のチャネル長よりも、まだ明らかに幅が広い。
【００１０】
従来の方法とは対照的に、まず、下部ゲート層を所定のチャネル長と同じ幅に形成する試みがない。むしろ、本発明によれば、まず、より幅の広く、費用のかからない従来のリソグラフィー段階で形成された層堆積を生成している。これにより、この方法は、特に原価が安くなる。
【００１１】
まず、第２のゲート層の幅が所定のチャネル長よりも広くなるように、第２のゲート層を被覆する。すなわち、上記被覆（Maskierung）は、下記の第１エッチング工程後、第１および第２のゲート層からなり、所定のチャネル長よりも広い幅を有する層堆積を生成するような方法で行う。
【００１２】
さらに、所定のチャネル長に相当する短いゲート長を達成するために、下部ゲート層を横側から後からエッチングすることにより、ゲート層堆積を効果的に処理する。
【００１３】
このため、本発明によれば、第２エッチング工程を行う。第２のゲート層により覆われている第１のゲート層に到達するために、第２エッチングを等方性的に行う。この等方性により、第２エッチングで、第１のゲート層の側面に狭窄部が形成する。この狭窄部は、所定のチャネル長にまで狭くなるように制御されている。この場合、このようにして得られる短チャネルゲートは、複雑な方法を使用することなく、より簡単な公知の工程段階により、生成されている。
【００１４】
好ましい実施形態では、第２のゲート層の幅、及び、第２のゲート層下の第１のゲート層側面のアンダーエッチングの持続期間により、第１のゲート層の幅を制御することを提供している。最も簡単な場合には、アンダーエッチングのエッチング剤の濃縮、及び、その他のパラメータは、一定のままにする。その結果、エッチング期間のみにより、下部ゲート長が決定される。この場合、第１のゲート層の所定の幅は、所定のチャネル長に等しいことが好ましい。
【００１５】
本発明の発展した一つの形態は、上記第１のゲート層の幅を、アンダーエッチングの間、エッチング剤の濃縮により制御することを提供している。この場合、エッチングの間、濃度を一定値に設定すること、または、エッチングの経過に伴って変更することができる。
【００１６】
第１のゲート層の所定の幅は、所定のチャネル長と等しいことが好ましい。これに対して、両方向での１０％の偏差も、なお本発明の範囲内である。
【００１７】
第２および第１のゲート層の異方性エッチングが、誘電体に到達するまで持続していることが好ましい。このことにより、等方性エッチングの際に生じた側壁は、特に同形になる。他方では、第１等方性エッチングを、下部ゲート層において終了でき、そこに第２等方性エッチングを開始する。この場合、第２エッチングの間に初めて、誘電体に到達する。
【００１８】
最後に、第１のゲート層の、第２のゲート層に対して横側から選択的に、等方性のアンダーエッチングを行うことを提供する。結果として、ゲート配線の上部寸法は維持されたままであり、より簡単に接触連結する（kontaktiert）ことができる。
【００１９】
アンダーエッチングを、等方性プラズマエッチング工程を用いて実施することが好ましい。この場合、誘導性入力連結部または他の入力連結部を有する従来のドライエッチング室が使用される。
【００２０】
等方性エッチングのためのエッチング気体としては、ハロゲン化水素を用いることが好ましい。特に、臭化水素は、金属に対して良好な選択性を有するので、有利である。
【００２１】
生成したＴゲートの寸法に関して、好ましい実施形態は、第２のゲート層の幅が１２０ｎｍと３００ｎｍとの間であり、第１のゲート層の幅が３０ｎｍと１５０ｎｍとの間であることを提供する。従って、３０〜１５０ｎｍのチャンネル長を有するトランジスタが製造されることが好ましい。
【００２２】
ゲート誘電体は、二酸化ケイ素を含むことが好ましい。
【００２３】
第２のゲート層は、第１のゲート層よりも高い導電率（elektrische Leitfaehigkeit）を有することが好ましい。結果として、ゲートの導電率(Leitfaehigekit)が全体的に増加する。第２のゲート層は、金属としてのタングステンからなることが好ましい。第２のゲート層は、タングステン製でもよい。
本発明の発展した一つの形態は、ソース／ドレイン埋め込みを挿入すること、及び、当該埋め込みを第２のゲート層の所定の幅の下になるように第１のゲート層（３）の周辺部にまで拡散することことを提供する。このとき、より幅の広い上部ゲート層は、埋め込みが、下部ゲート層からある程度の間隔を開けてのみ誘電体を通りウエハーに挿入されるような被覆部（Maske）の一部を形成する。続いて、埋め込みの熱分配を、ドーピング剤が、隔板の幅に加えて、第２および第１のゲート層の幅の差、すなわち、所定の小さなチャネ
ル長に対する経路を、同じく覆う（zurucklegen）ように制御する。
【００２４】
本発明にかかるＭＯＳＦＥＴは、ＤＲＡＭまたは論理回路の一部であることが好ましい。
【００２５】
本発明を、図１〜３を参照して以下に説明する。図１〜３は、本発明にかかるＴゲートトランジスタの製造において様々な方法段階を示す。
【００２６】
図１によれば、ゲート酸化物２（好ましくは、二酸化ケイ素からなる）で覆われたシリコン基板１上に、連続した複数のゲート層が溶着されている。このように生成した上記ゲート層堆積は、ポリシリコンからなる第１のゲート層３、及び、その上層の第２のゲート層５により構成されていることが必須である。寸法が非常に小さい場合、第２のゲート層５は、ゲートの導電率を改善するために機能し、それゆえ、金属からなることが好ましく、タングステンからなることが特に好ましい。
【００２７】
これらの層の間に、例えば、窒化タングステンからなり拡散障害物の役割を果たす中間層４を、例えば、後からシリコン化することにより生成してもよい。合計で２つ以上の層を重ねて溶着することもできる。異なる物質からなる少なくとも２つのゲート層が形成されており、これにより、ゲートの上層の下の下層を横側からアンダーエッチングできることが重要である。
【００２８】
ゲート構造のために必要な層の連続が生成されると、ゲートを形成するために、それを横側からパターン化する。このため、層の連続、または最上層５が、まず被覆される。この方法段階（Verfahrensstudium）では、ことは、第２のゲート層５の幅が、所定のチャネル長よりも広くなるように被覆するので、従来のリソグラフィー技術（例えば、レジストマスク、または、ハードマスクの使用）を使用することができる。
【００２９】
本発明によれば、初期段階において、ゲート層堆積の幅を、所望のゲート長、及び、チャネル長に相当する幅よりも、意図的に広く選択する。このため、異方性の第１エッチングと後続の異方性アンダーエッチングとを組み合わせることにより、結果として、ゲート長の減少が、ゲート酸化物上で直接行われる。上記後続の異方性アンダーエッチングにより、この順序の場合、第２のゲート層の下の第１のゲート層をアンダーエッチングうることができる。このような組み合わせの効力により、公知の簡単なエッチング工程を用いて、非常に短いチャネル長を有するＴゲートを製造できる。本発明に係る方法の場合、通常非常に小さな構造のために用いられるレーザーまたは電子線の使用が必要不可欠である。さらに、第２のゲート層５を、レジストマスク、または、ハードマスクを用いて慣用の方法で被覆できる。
【００３０】
従って、ゲートの形成は、第１エッチングガス（図１のＡ１を示す）を用いて、基板の表面に対して垂直方向に方向付けられている異方性ドライエッチングから始める。全てのゲート層はパターン化されているが、その下に配置されている誘電体は、まだ侵食されて（durchbrochen）いない状態まで、エッチングを続けることが好ましい。
【００３１】
あるいは、第２のゲート層５が全て侵食されている一方、第１のゲート層３は、部分的に侵食されている段階で、エッチングを終了することもできる。この場合、後続の第２エッチング工程によって、第１のゲート層３を、誘電体２まで完全に侵食する。
【００３２】
図２によれば、次の、等方性エッチング工程において、第２エッチング気体Ａ２を、基板へ等方的に供給する。この場合、等方的とは、等方性度数が、エッチング気体Ａ２が下部ゲート層３の側壁に達しアンダーエッチングするのに十分に大きい、ということを意味
している。
【００３３】
第２エッチングを、誘電体２に対して選択的に行う必要がある。第２エッチングの誘電体に対する選択性が大きければ、誘電体の侵食をより確実に防止する。
【００３４】
必ずしも、既に第１エッチングの過程で誘電体に到達する必要はない。ゲート層の初期幅、すなわち、上部のゲート層５の幅が、十分に大きい場合、下部ゲート層３に到達した後、初めて、第２エッチングが、誘電体を露出させることも考えられる。
【００３５】
第２エッチングが、第１のゲート層３上の第２のゲート層５（および、場合によっては、これらの間に配置されている中間層）に対しても選択的に行われるように、エッチング気体Ａ２を選択することが好ましい。この場合、その良好な伝導性金属製上側部分が、第１エッチングの後に形成されたより幅の広い断面を維持している一方、下側の第１のゲート層３のみが狭い第１Ｔ型ゲート構造が生成される。結果として、上部のゲート層５をより簡単に接触連結することができる。
【００３６】
第２エッチングが、上部ゲート層に対して選択的でない場合、Ｔ型ゲート構造は生じないが、それにも関わらず、その場合にも同様に、同じ初期ゲート長の減少を実現できる。さらに、第２のゲート層５が十分な厚さで溶着されている場合、第２エッチングの後にも、ゲートの十分な導電率を保証し、ゲートと確実に接触させる（kontaktieren）ために、十分な材料が上記層に残っている。
【００３７】
等方性に行われる第２エッチングのために、エッチング気体Ａ２としては、ハロゲン化水素が用いられることが好ましい。臭化水素（HBr）は、（誘電体としての）二酸化ケイ素、および、（第２のゲート層としての）金属に対する選択性が良好であるので、特によく適している。
【００３８】
図１及び２では、隣接するキャパシタのゲート層堆積を誇張して近く隣接して示している。これは、異なる等方性度数が、エッチング気体Ａ２による形成に与える影響をより明確に示すためである。
【００３９】
これに対して、図３には、単独に製造されたＴ型層堆積３，４，５が示されている。これらは、横側から既に隔板７により覆われている。この隔板は、ゲートチャネルを、挿入されるソース／ドレイン埋め込みＳ／Ｄに対して、横側から絶縁するように機能する。
【００４０】
上記埋め込みＳ／Ｄは、隔板７の外側へ、誘電体２を通って、基板の領域８に埋め込まれる。次の熱処理の際に、上部ゲート層５の下側までのイオン異質材（Ionenprofil）６が下部ゲート層３の方へ、すなわち、領域６ａに延びるように、温度、及び、熱作用の期間を制御する。元々のゲート層堆積の幅が２００ｎｍである場合、１００ｎｍのチャネル長を有するトランジスタを形成するためには、ゲートの各側面に、アンダーエッチングに相当する５０ｎｍの付加的なイオン拡散で十分である。好ましくは（１２０〜３００ｎｍのゲート幅から始まる）ソース／ドレイン埋め込みは、（所望のチャネル長に相当して）３０〜１５０ｎｍの間隔で互いに接して実施されることが好ましい。しかし、本発明に基づき、任意のより短いチャネル長のＭＯＳＦＥＴを製造することができる。
【００４１】
このようなトランジスタを、本発明にかかる方法により、従来のリソグラフィー方法を使用して生成できる。
【００４２】
本発明を使用することにより、続いて、従来の製造装置、および、処理工程を、引き続き使用できる自己整合多層ゲートを生成できる。従って、本方法は、簡単であり、原価が
安く、制御されているアンダーエッチングのおかげで、製造されるトランジスタのゲート長は、特に測定が正確である。
【図面の簡単な説明】
【００４３】
【図１】Ｔゲートトランジスタの本発明に基づく製造の様々な方法段階を示す図である。
【図２】Ｔゲートトランジスタの本発明に基づく製造の様々な方法段階を示す図である。
【図３】Ｔゲートトランジスタの本発明に基づく製造の様々な方法段階を示す図である。