(57)【要約】【課題】ＳＯＩ基板を用いた半導体装置の製造時にけるプラズマプロセス中に発生する支持基板の表面・裏面の帯電によって生じる半導体素子の劣化を防止する。【解決手段】ＳＯＩ基板５０におけるＳＯＩ層５３に形成されたＭＯＳトランジスタ６０と、ＳＯＩ層５３を覆う層間絶縁膜８０上に形成され、Ｖｉａ８１によってＭＯＳトランジスタ６０のゲート電極６４又は拡散領域６１，６２と接続された配線パタン８２と、この配線パタン８２とＳＯＩ基板５０の支持基板５１との間に接続され、配線パタン８２を形成するプラズマプロセスにおいてゲート電極６４に対して発生する電荷が所定値を超えたときに、この電荷を支持基板５１側へ放出又は遮断する保護回路とを有している。保護回路は、例えば、前記所定値に対応するブレークダウン電圧値をそれぞれ有するＰＮ接合ダイオード７１及びＮＰ接合ダイオード７２の直列回路により構成されている。【選択図】図１
2006294719.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上に絶縁膜を介してシリコン層が形成されたＳＯＩ基板における前記シリコン層に形成された拡散層、及びゲート絶縁膜を介して形成されたゲート電極を有する半導体素子と、
前記シリコン層を覆う層間絶縁膜上に形成され、前記層間絶縁膜を貫通する接続孔によって前記半導体素子の前記ゲート電極又は前記拡散層と接続された配線パタンと、
前記ゲート電極又は前記拡散層が接続された前記配線パタンと前記支持基板との間に接続され、前記配線パタンを形成するプラズマプロセスにおいて前記ゲート電極に対して発生する電荷が所定値を超えたときに、前記電荷を前記支持基板側へ放出又は遮断する保護回路と、
を有することを特徴とする半導体装置。
【請求項２】
前記保護回路は、前記所定値に対応する降伏電圧値をそれぞれ有するＰＮ接合ダイオード及びＮＰ接合ダイオードの直列回路により構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記保護回路は、前記所定値に対応する降伏電圧値を有するＰＮＰ接合素子又はＮＰＮ接合素子により構成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ＰＮ接合ダイオード、及び前記ＮＰ接合ダイオードのいずれか一方のダイオードは、前記シリコン層内に形成され、
前記いずれか他方のダイオードは、前記支持基板からなる第１導電型の半導体基板と、前記半導体基板内に形成され、前記第１導電型とは逆極性の第２導電型の不純物拡散層とにより、構成されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
支持基板上に絶縁膜を介してシリコン層が形成されたＳＯＩ基板における前記シリコン層に形成された拡散層、及びゲート絶縁膜を介して形成されたゲート電極を有する半導体素子と、
前記シリコン層を覆う層間絶縁膜上に形成され、前記層間絶縁膜を貫通する第１の接続孔によって前記半導体素子の前記ゲート電極又は前記拡散層と接続された配線パタンと、
前記ゲート電極又は前記拡散層が接続された前記配線パタンと前記支持基板との間に接続され、前記配線パタンを形成するプラズマプロセスにおいて前記ゲート電極に対して発生する電荷が所定値を超えたときに、前記電荷を前記支持基板側へ放出する保護素子と、
前記層間絶縁膜上に形成され、前記層間絶縁膜を貫通する第２の接続孔によって前記支持基板と接続されたダミー導電パタンと、
を有することを特徴とする半導体装置。
【請求項６】
前記ダミー導電パタンは、複数のドット形導電パタン、平板形導電パタン、或いは、ライン形導電パタンの内のいずれか１つのパタンにより、又はそのパタンの組み合わせにより構成されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記半導体素子は、電界効果トランジスタであることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon-On-Insulator）基板を用いた半導体装置、特に、製造工程のプラズマプロセス中に発生する支持基板の表面・裏面の帯電によって生じる半導体素子の劣化を防止する技術に関するものである。
【背景技術】
【０００２】
従来、ＳＯＩ基板を用いた半導体装置の製造工程（プラズマプロセス）における半導体素子の劣化防止に関する技術として、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開２００３−１３３５５９号公報（図２）
【０００４】
図７（１）〜（３）は、従来のＳＯＩ基板を用いた半導体装置を示す概略の構成図であり、同図（１）は半導体装置の模式的な縦断面においてアンテナ電流の流入によるゲート酸化膜破壊を示す図、同図（２）はそのゲート酸化膜破壊を防止するための保護素子の構造を示す図、及び、同図（３）は同図（２）の回路図である。
【０００５】
図７（１）に示す従来の半導体装置は、例えば、２層配線構造をしており、ＳＯＩ基板１０上に、半導体素子として例えばＭＯＳ型電界効果トランジスタ（以下「ＭＯＳトランジスタ」という。）２０−１，２０−２が形成されている。ＳＯＩ基板１０は、例えば、Ｐ型シリコン（Ｓｉ）からなる支持基板１１と、この上に形成された絶縁膜（例えば、二酸化シリコン（ＳｉＯ２）からなるＢＯＸ層）１２と、この上に形成されたシリコン層であるＳＯＩ層１３とにより構成されている。ＳＯＩ層１３には、複数対の不純物拡散領域（例えば、ソース領域２１及びドレイン領域２２）が形成されると共に、これらの各ソース領域２１及びドレイン領域２２間が、ＳｉＯ２からなる素子分離層２５により電気的に分離されている。各対のソース領域２１及びドレイン領域２２間上には、ゲート絶縁膜（例えば、ゲート酸化膜）２３を介してゲート電極２４が形成され、これらの各対のソース領域２１、ドレイン領域２２及びゲート電極２４により、各ＭＯＳトランジスタ２０−１，２０−２が構成されている。
【０００６】
ＭＯＳトランジスタ２０−１，２０−２が形成されたＳＯＩ層１３上には、これらを覆う１層目の層間絶縁膜３０が形成されている。層間絶縁膜３０には、これを上下に貫通する複数の接続孔（以下「Ｖｉａ」という。）３１が形成され、更に、その層間絶縁膜３０上に、Ｖｉａ３１に接続された１層目の配線パタン３２が形成されている。この配線パタン３２は、例えば、層間絶縁膜３０の全面に配線層を形成し、更に、この上にレジストパタンを形成した後、このレジストパタンをマスクにして、プラズマエッチングで配線層を切り離すことにより形成される。配線パタン３２を含む層間絶縁膜３０上には、これを覆う２層目の層間絶縁膜３３が形成されている。この２層目の層間絶縁膜３３には、１層目と同様に、複数のＶｉａ３４が形成され、このＶｉａ３４に接続された２層目の配線パタン３５が層間絶縁膜３３上に形成されている。
【０００７】
このような構成の半導体装置の製造工程では、プラズマエッチング、スパッタリング、プラズマＣＶＤ（化学気相成長）等のプラズマプロセスが使われている。このプラズマ中に、アンテナとなりうる配線パタン３２，３５やＶｉａ３１，３４が曝されると、支持基板１１に接続（アース）されていないフローティング（Floating、浮遊）状態の配線パタン３２，３５やＶｉａ３１，３４では、プラズマがチャージアップして電荷が蓄積される。この電荷がＭＯＳトランジスタ２０−１，２０−２のゲート電極２４やソース領域２１、ドレイン領域２２に接続されていて、その電圧がＭＯＳトランジスタ２０−１，２０−２の耐圧を超えると、ゲート酸化膜２３に電流が流れて破壊されて、ＭＯＳトランジスタ２０−１，２０−２の破壊や性能が劣化してしまうという問題がある。
【０００８】
特に、ＳＯＩ基板１０を使った半導体装置の場合、ＭＯＳトランジスタ２０−１，２０−２を形成するＳＯＩ層１３が、ＢＯＸ層１２によって支持基板１１から完全に絶縁されているために、全ての配線パタン３２，３５がフローティング状態になっており、チャージアップの影響が顕著に現れる。
【０００９】
これを回避するために、例えば、図７（２）に示すように、特許文献１の図２に記載された半導体装置では、多数のＭＯＳトランジスタ２０−１，２０−２，・・・に接続される配線パタン３２，３５，・・・又はＶｉａ３１，３４，・・・の形成の際に、これらの配線パタン３２，３５，・・・又はＶｉａ３１，３４，・・・の面積とＭＯＳトランジスタ２０−１，２０−２，・・・のゲート面積との比が所定の値を超えた場合に、過剰な電荷を支持基板１１に逃がすための保護用のＮＰ接合ダイオード２６を、所定の値を超えるＭＯＳトランジスタ近傍のＳＯＩ層１３内にそれぞれ設けている。各ＮＰ接合ダイオード２６は、例えば、ＭＯＳトランジスタ２０−１のゲート電極２４に接続された配線パタン３２と、支持基板１１内に形成されたＰ＋型コンタクト領域１４との間に、Ｖｉａ３１により接続されている。
【００１０】
図７（３）に示すように、例えば、プラズマプロセス中のプラズマにより、アンテナとなる配線パタン３５に過剰な正（＋）電荷が印加されると、この逆方向電圧によってＮＰ接合ダイオード２６が降伏（ブレークダウン）してオン状態になり、印加された正電荷がＮＰ接合ダイオード２６を通して支持基板１１側へ放出される。これにより、ＭＯＳトランジスタ２０−１のゲート電極２４に過剰な正電荷が印加されないので、ＭＯＳトランジスタ２０−１の破壊や劣化を防止できる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来の図７（２）のような半導体装置では、保護用のダイオード２６を設けているので、例えば、プラズマプロセスにおいて、ダイオード２６に対して順バイアスとなるような電圧が支持基板１１の裏面に印加された場合、支持基板１１の裏面→Ｖｉａ３１→配線パタン３２→Ｖｉａ３１→ダイオード２６→Ｖｉａ３１→配線パタン３２→Ｖｉａ３１→ＭＯＳトランジスタ２０−１のゲート電極２４へ電流が流れ、耐圧を超えた場合にゲート酸化膜２３が破壊され、半導体素子として機能しなくなるという課題があった。
【００１２】
以下、この課題を図８（１）、（２）を参照しつつ詳細に説明する。
図８（１）、（２）は、従来技術の課題を説明するための図である。この内、図８（１）は静電チャック（以下「ＥＳＣチャック」という。）による帯電状態を示すもので、（１ａ）はプラズマプロセスにおいて支持基板１１を吸着して保持するための単極方式のＥＳＣチャック４０の説明図、及び、（１ｂ）はプラズマプロセスにおいて使用される双極方式のＥＳＣチャック４１の説明図である。図８（２）は配線層のエッチング時の電位の変化を示すもので、（２ａ）は単極方式のＥＳＣチャック４０を使用したときの配線層のエッチング中の電位の変化を説明する図、及び、（２ｂ）は単極方式のＥＳＣチャック４０を使用したときの配線層のエッチング直後（即ち、配線層がエッチングにより切り離されて配線パタンになった時）の電位の変化を説明する図である。
【００１３】
図８（１）において、プラズマプロセスで使用されるプラズマＣＶＤやドライエッチング装置では、分割前のウェハ状態の支持基板１１を支持する際に、単極方式のＥＳＣチャック４０、或いは、双極方式のＥＳＣチャック４１を使用している。ＥＳＣチャック４０，４１では高電圧８００Ｖ〜２０００Ｖを印加して静電気を発生し、ウェハ状態の支持基板１１を静電気で吸着する。この際、支持基板１１側にも静電気によって誘電帯電が生じる。単極方式のＥＳＣチャック４０では、支持基板１１の裏面に負（−）の帯電、この結果、表面が正（＋）に帯電する。双極方式のＥＳＣチャック４１では、正の高電圧８００Ｖ〜２０００Ｖが印加される正側チャック部４１−１と、負の高電圧８００Ｖ〜２０００Ｖが印加される負側チャック部４１−２とで構成されているので、正側チャック部４１−１に接触する支持基板１１の裏面部分が負の帯電、この結果、表面部分が正に帯電し、これに対し、負側チャック部４１−２に接触する支持基板１１の裏面部分が正の帯電、この結果、表面部分が負に帯電する。
【００１４】
次に、図８（２）において、例えば、単極方式のＥＳＣチャック４０を使用したときの配線層３６のエッチング時の電位変化を考察してみる。
【００１５】
（２ａ）の配線層３６のエッチング中では、ＥＳＣチャック４０によって生じた支持基板１１の表面の正電荷は、順方向接続であるダイオード２６を通り、これにＶｉａ３１，３４及び配線層３６を介して接続された全てのＭＯＳトランジスタ２０−１，２０−２，２０−３，・・・の各ゲート電極２４へ流れる。この配線層３６のエッチング中では、印加された正電荷が、Ｖｉａ３１，３４で繋がる全ての配線層３６に均等に分布し、１個当たりのＭＯＳトランジスタ２０−１，・・・に与える影響は小さい。
【００１６】
その後、（２ｂ）のように配線層３６の切り離しにより配線パタン３２，３５が形成されてエッチングが終了すると、支持基板１１の表面の全正電荷は、数少ないダイオード２６付きのＭＯＳトランジスタ２０−１のゲート電極２４に流れ込み、このゲート酸化膜２３→ＳＯＩ層１３のソース領域２１又はドレイン領域２２→他の回路へ、貫通電流が流れ、この貫通電流によりＭＯＳトランジスタ２０−１のゲート酸化膜２３が破壊されてしまう。
【００１７】
これに対し、双極方式のＥＳＣチャック４１を使用した場合は、負側チャック部４１−２に接触する支持基板１１の裏面部分では問題が生じないと思われるが、正側チャック部４１−１に接触する支持基板１１の裏面部分では、前記と同様の問題が生じる。
【課題を解決するための手段】
【００１８】
前記課題を解決するために、本発明の半導体装置では、支持基板上に絶縁膜を介してシリコン層が形成されたＳＯＩ基板における前記シリコン層に形成された拡散層、及びゲート絶縁膜を介して形成されたゲート電極を有する半導体素子（例えば、電界効果トランジスタ）と、前記シリコン層を覆う層間絶縁膜上に形成され、前記層間絶縁膜を貫通するＶｉａによって前記電界効果トランジスタのゲート電極又は拡散層と接続された配線パタンと、前記ゲート電極又は前記拡散層が接続された前記配線パタンと前記支持基板との間に接続され、前記配線パタンを形成するプラズマプロセスにおいて前記ゲート電極に対して発生する電荷が所定値を超えたときに、前記電荷を前記支持基板側へ放出又は遮断する保護回路とを有している。
【００１９】
本発明の他の半導体装置では、支持基板上に絶縁膜を介してシリコン層が形成されたＳＯＩ基板における前記シリコン層に形成された拡散層、及びゲート絶縁膜を介して形成されたゲート電極を有する半導体素子（例えば、電界効果トランジスタ）と、前記シリコン層を覆う層間絶縁膜上に形成され、前記層間絶縁膜を貫通する第１のＶｉａによって前記半導体素子のゲート電極又は拡散層と接続された配線パタンと、前記ゲート電極又は前記拡散層が接続された前記配線パタンと前記支持基板との間に接続され、前記配線パタンを形成するプラズマプロセスにおいて前記ゲート電極に対して発生する電荷が所定値を超えたときに、前記電荷を前記支持基板側へ放出する保護素子と、前記層間絶縁膜上に形成され、前記層間絶縁膜を貫通する第２のＶｉａによって前記支持基板と接続されたダミー導電パタンとを有している。
【発明の効果】
【００２０】
請求項１〜４に係る発明によれば、保護回路を設けたので、プラズマプロセスにおいて、ＥＳＣチャック電圧等が支持基板の裏面に印加されても、この印加電圧のゲート電極方向への流入経路を遮断でき、又、過大なプラズマチャージ電圧が配線パタン等に印加されても、この印加電圧を支持基板側へ放出できる。これにより、支持基板裏面に印加された電圧と、プラズマチャージによる電圧の双方の効果によるゲート絶縁膜破壊を的確に防止することができる。
【００２１】
請求項５、６に係る発明によれば、ダミー導電パタンを設けたので、プラズマプロセスにおいて、支持基板裏面から保護素子に流入する電流を減少でき、ゲート絶縁膜破壊を防止することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の最良の実施形態における半導体装置では、ＳＯＩ基板におけるＳＯＩ層に形成された拡散層、及びゲート絶縁膜を介して形成されたゲート電極を有するＭＯＳトランジスタと、前記ＳＯＩ層を覆う層間絶縁膜上に形成され、前記層間絶縁膜を貫通するＶｉａによって前記ＭＯＳトランジスタのゲート電極又は拡散層と接続された配線パタンと、前記ゲート電極又は前記拡散層が接続された前記配線パタンと前記ＳＯＩ層の支持基板との間に接続され、前記配線パタンを形成するプラズマプロセスにおいて前記ゲート電極に対して発生する電荷が所定値を超えたときに、前記電荷を前記支持基板側へ放出又は遮断する保護回路とを有している。前記保護回路は、例えば、前記所定値に対応するブレークダウン電圧値をそれぞれ有するＰＮ接合ダイオード及びＮＰ接合ダイオードの直列回路により構成されている。
【実施例１】
【００２３】
（実施例１の構成）
図１（１）〜（４）は、本発明の実施例１を示すＳＯＩ基板を用いた半導体装置の概略の構成図であり、同図（１）は模式的な縦断面図、同図（２）は上面から見た平面図、同図（３）は回路図、及び同図（４）は動作波形図である。
【００２４】
図１（１）、（２）に示す本実施例１の半導体装置は、例えば、２層配線構造をしており、ＳＯＩ基板５０上に、半導体素子（例えば、ＭＯＳトランジスタ）６０と、これを保護する保護回路（例えば、ＮＰ接合ダイオード７１及びＰＮ接合ダイオード７２の直列回路）とが形成されている。ＳＯＩ基板５０は、例えば、Ｐ型Ｓｉからなる支持基板５１と、この上に形成された絶縁膜（例えば、ＳｉＯ２からなるＢＯＸ層）５２と、この上に形成されたＳｉ層（例えば、Ｐ型ＳＯＩ層）５３とにより構成されている。支持基板５１内には、Ｐ＋型コンタクト領域５１ａが形成されている。なお、このコンタクト領域５１ａは、省略しても良い。ＳＯＩ層５３には、ＭＯＳトランジスタ６０を構成する不純物拡散層（例えば、ソース領域６１及びドレイン領域６２）と、Ｐ型拡散領域及びＮ型拡散領域からなるＰＮ接合ダイオード７１と、Ｎ型拡散領域及びＰ型拡散領域からなるＮＰ接合ダイオード７２とが形成され、これらがＳｉＯ２等の素子分離層５３により電気的に分離されている。ソース領域６１及びドレイン領域６２間上には、ゲート絶縁膜（例えば、ゲート酸化膜）６３を介してゲート電極６３が形成され、これらのソース領域６１、ドレイン領域６２及びゲート電極６４により、ＭＯＳトランジスタ６０が構成されている。
【００２５】
ＭＯＳトランジスタ６０、ＰＮ接合ダイオード７１、及びＮＰ接合ダイオード７２が形成されたＳＯＩ層５３上には、これらを覆うＳｉＯ２等の１層目の層間絶縁膜８０が形成されている。層間絶縁膜８０には、これを上下に貫通する複数のＶｉａ８１が形成され、更に、その層間絶縁膜８０上に、Ｖｉａ８１に接続されたメタル、ポリシリコン等の配線層からなる１層目の配線パタ８２が形成されている。配線パタン８２は、例えば、Ｖｉａ８１を介してＭＯＳトランジスタ６０のゲート電極６４とＮＰ接合ダイオード７２とを接続する配線部８２ａ、Ｖｉａ８１を介してＰＮ接合ダイオード７１とＮＰ接合ダイオード７２とを直列に接続する配線部８２ｂ、Ｖｉａ８１を介してＰＮ接合ダイオード７１とコンタクト領域５１ａを接続する配線部８２ｃ、及び、配線部８２ｄを有している。
【００２６】
配線パタン８２を含む層間絶縁膜８０上には、これを覆うＳｉＯ２等の２層目の層間絶縁膜８３が形成されている。この層間絶縁膜８３には、１層目と同様に、複数のＶｉａ８４が形成され、このＶｉａ８４に接続されたメタル、ポリシリコン等の配線層からなる２層目の配線パタン８５が層間絶縁膜８３上に形成されている。配線パタン８５は、例えば、Ｖｉａ８４を介して配線部８２ａと配線部８２ｄに接続された配線部８５ａ、Ｖｉａ８４を介して配線部８２ｄと配線部８５ａに接続された配線部８５ｂ、Ｖｉａ８４を介して配線部８２ｄに接続された配線部８５ｃ、及び、配線部８５ｄを有している。
【００２７】
（実施例１の製造例）
本実施例１の半導体装置は、例えば、次の（１）〜（７）の製造工程により製造される。
【００２８】
（１）ＳＯＩ基板５０を用意する工程
分割前のウェハ状のＳＯＩ基板５０を用意する。
【００２９】
（２）  半導体素子形成工程
ホトリソグラフィ技術より、ＳＯＩ層５３上にホトレジストを塗布し、これを露光及び現像してレジストパタンを形成する。レジストパタンをマスクにして、ＳＯＩ層５３における予めレイアウトされた箇所に、不純物イオンを打ち込み、ＰＮ接合ダイオード７１及びＮＰ接合ダイオード７２を形成する。ＳＯＩ層５３上に酸化膜を形成し、更にこの上に、ポリシリコン等の電極層を形成した後、ホトリソグラフィ技術により、その電極層上にレジストパタンを形成し、このレジストパタンをマスクにして、電極層及び酸化膜をエッチングし、ソース領域６１及びドレイン領域６２間上に、ゲート酸化膜６３及びゲート電極６４を選択的に形成する。ゲート電極６４等をマスクにして不純物イオンをＳＯＩ層５３に打ち込み、ソース領域６１及びドレイン領域６２を形成する。これにより、ソース領域６１、ドレイン領域６２、ゲート酸化膜６３、及びゲート電極６４からなるＭＯＳトランジスタ６０が形成される。各ソース領域６１、ドレイン領域６２、ＰＮ接合ダイオード７１、及びＮＰ接合ダイオード７２の間は、任意の工程で形成されたＳｉＯ２等の素子分離層５３により電気的に分離される。
【００３０】
（３）  １層目層間絶縁膜形成工程
ＭＯＳトランジスタ６０、ＰＮ接合ダイオード７１、及びＮＰ接合ダイオード７２が形成されたＳＯＩ層５３上に、プラズマＣＶＤにより、ＳｉＯ２等の１層目の層間絶縁膜８０を形成する。
【００３１】
（４）  １層目配線パタン形成工程
ホトリソグラフィ技術により、層間絶縁膜８０上にレジストパタンを形成し、このレジストパタンをマスクにして、プラズマエッチングにより、Ｖｉａ８１用の複数の開口部を形成する。この複数の開口部の内の支持基板５１に達する開口部から、Ｐ＋型不純物イオンを打ち込み、支持基板５１内にコンタクト領域５１ａを形成する。
【００３２】
プラズマスパッタリングにより全面にメタル、又はＣＶＤによりポリシリコン等の配線層を形成する（配線層形成工程）。この際、配線層が複数の開口部に充填され、Ｖｉａ８１が形成される。次のプラズマエッチング工程では、ホトリソグラフィ技術により、配線層上にレジストパタンを選択的に形成し（レジストパタン形成工程）、このレジストパタンをマスクにしてプラズマエッチングにより配線層を分離して１層目の配線パタン８２を形成した後（配線パタン形成工程）、オーバエッチングにより残渣を除去する（残渣除去工程）。その後、アッシング装置により、酸素（０２）アッシングして不要なレジストパタンを除去する（アッシング工程）。
【００３３】
（５）  ２層目層間絶縁膜形成工程
１層目の配線パタン８２が形成された１層目の層間絶縁膜８０上に、プラズマＣＶＤにより、ＳｉＯ２等の２層目の層間絶縁膜８３を形成する。
【００３４】
（６）  ２層目配線パタン形成工程
１層目配線パタン形成工程と同様に、２層目の層間絶縁膜８３にＶｉａ８４用の複数の開口部を形成し、全面にメタル、ポリシリコン等の配線層を形成し、プラズマエッチングによりその配線層を分離して２層目の配線パタン８５を形成し（配線パタン形成工程）、オーバエッチングにより残渣を除去した後（残渣除去工程）、Ｏ２アッシングにより不要なレジストパタンを除去する（アッシング工程）。
【００３５】
（７）  最終工程
２層目の配線パタン８５をＳｉＯ２等の保護膜で覆う等して、製造工程を終了する。
【００３６】
このような製造工程において、配線パタン８２，８５を形成するための残渣除去工程、及びアッシング工程では、配線パタン８２，８５がアンテナとして働いてプラズマプロセス中に電荷を集め、この電荷がＭＯＳトランジスタ６０のゲート酸化膜６３を破壊（ＰＩＤ）する虞がある。そこで、過剰な電荷がゲート酸化膜６３に加わらないように、次の（ａ）、（ｂ）のような方法で、配線のアンテナ比を制限するレイアウト設計を実施している。
【００３７】
（ａ）  １層目の配線パタン８２のアンテナ比Ａ１の計算
ＭＯＳトランジスタ６０のゲート酸化膜６３の面積をＧ１とする。１層目の配線パタン８２の配線層をエッチング・アッシングする際に、ＭＯＳトランジスタ６０に接続されるアンテナ（配線）面積Ｍ１は、
アンテナ面積Ｍ１＝配線部(82a+82b+82c)
（但し、配線部８２ｄは含まれない。）
アンテナ比Ａ１＝アンテナ面積Ｍ１／ゲート面積Ｇ１＝(82a+82b+82c)/G1
【００３８】
（ｂ）  ２層目の配線パタン８５のアンテナ比Ａ１の計算
アンテナ面積Ｍ２＝配線部(85a+85b+85c)
（但し、配線部８５ｄは含まれない。）
アンテナ比Ａ２＝アンテナ面積Ｍ２／ゲート面積Ｇ２＝(85a+85b+85c)/G2
【００３９】
アンテナ比Ａ１，Ａ２の制限値は、ゲート酸化膜６３の膜厚や耐圧等によって異なるが、例えば、一般的な１８０nmLogicデバイスでは、アンテナ比４００程度を超える場合に、この超えた箇所のＭＯＳトランジスタ６０に、ＰＮ接合ダイオード７１及びＮＰ接合ダイオード７２からなる保護回路を付加している。接続状態としては、
【００４０】
ＭＯＳトランジスタ６０のゲート電極６４→配線部８２ａ→ＮＰ接合ダイオード７２→配線部８２ｂ→ＰＮ接合ダイオード７１→配線部８２ｃ→支持基板５１
とする、極性の異なる２つのダイオード７１，７２を直列に接続している。
【００４１】
（実施例１の動作）
本実施例１の半導体装置では、配線のレイアウトをするに当たって予めＭＯＳトランジスタ６０に接続される配線パタン８２，８５の総面積とトランジスタゲート面積の比を計算し、アンテナ比Ａ１，Ａ２が所定の値を超えた場合に、ダイオード７１，７２からなる保護回路を付加している。これにより、図１（３）、（４）に示すように、ＥＳＣチャック４０によって支持基板５１の裏面に印加された電圧が、ダイオード７１の耐圧１以下であれば、このダイオード７１が逆バイアスのためにオフ状態となり、ＭＯＳトランジスタ６０のゲート電極６４へ電流が流れず、ゲート酸化膜６３を破壊することはない。又、プラズマチャージによって配線パタン８５に印加された電圧が、ダイオード７２の耐圧２以上になると、このダイオード７２がブレークダウンする。これにより、
【００４２】
配線パタン８５→Ｖｉａ８４→配線部８２ａ→ダイオード７２→配線部８２ｂ→ダイオード７１→配線部８２ｃ→コンタクト領域５１ａ→支持基板５１へ電流が流れ、
ＭＯＳトランジスタ６０のゲート酸化膜６３を破壊することがない。
【００４３】
（実施例１の効果）
本実施例１では、ダイオード７１の耐圧１をＥＳＣチャック電圧より充分に高く（例えば，−２０００Ｖ）、ダイオード７２の耐圧２を回路（例えば、ＭＯＳトランジスタ６０）の動作電圧より高く（例えば、５Ｖ）、且つプラズマチャージ電圧より低く（例えば、１２Ｖ）設定することで、支持基板５１の裏面に印加された電圧と、プラズマチャージによる電圧の双方の効果によるゲート酸化膜６３の破壊を防止することができる。
【実施例２】
【００４４】
図２（１）、（２）は、本発明の実施例２を示すＳＯＩ基板を用いた半導体装置の概略の構成図であり、同図（１）は模式的な縦断面図、及び同図（２）は回路図である。この図２では、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００４５】
本実施例２の半導体装置は、実施例１と同様に、例えば、２層配線構造をしているが、実施例１のＰＮ接合ダイオード７１及びＮＰ接合ダイオード７２に代えて、ＮＰＮ接合素子７０を設けた点のみが異なる。
【００４６】
本実施例２の半導体装置の製造では、実施例１と同様に、レイアウトをするに当たって予めＭＯＳトランジスタ６０に接続される配線パタン８２，８５の総面積とトランジスタゲート面積の比を計算し、アンテナ比Ａ１，Ａ２が所定の値を超えた場合にＮＰＮ接合素子７０を付加している。これにより、実施例１とほぼ同様の作用、効果が得られる。特に、本実施例２では、実施例１のＰＮ接合ダイオード７１及びＮＰ接合ダイオード７２に代えて、ＮＰＮ接合素子７０を設けているので、実施例１よりも小さい占有面積で実現することが可能である。なお、ＮＰＮ接合素子７０に代えて、ＰＮＰ接合素子を用いても、ほぼ同様の効果が得られる。
【実施例３】
【００４７】
図３（１）、（２）は、本発明の実施例３を示すＳＯＩ基板を用いた半導体装置の概略の構成図であり、同図（１）は模式的な縦断面図、及び同図（２）は回路図である。この図３では、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００４８】
本実施例３の半導体装置は、実施例１と同様に、例えば、２層配線構造をしているが、実施例１の支持基板５１側のＰＮ接合ダイオード７１に代えて、ＳＯＩ基板５０Ａに縦構造のＰＮ接合ダイオード７１Ａを設けた点のみが異なる。縦構造のＰＮ接合ダイオード７１Ａは、例えば、Ｎ型Ｓｉ基板で形成された支持基板５１Ａを用い、この一部にＰ型拡散層５４が形成され、このＰ型拡散層５４とＮ型Ｓｉ基板とで構成されている。そして、このＰＮ接合ダイオード７１ＡがＶｉａ８１及び配線部８２ｂを介してＮＰ接合ダイオード７２に直列に接続されている。
【００４９】
本実施例２の半導体装置では、実施例１とほぼ同様の作用、効果が得られる。特に、本実施例３では、支持基板５１Ａ側のＰＮ接合ダイオード７１Ａを縦構造にしているので、実施例１よりも小さい占有面積で実現することが可能である。なお、ＭＯＳトランジスタ６０側にＰＮ接合ダイオードを設け、支持基板５１Ａ側に縦構造のＮＰ接合ダイオードを設けても、ほぼ同様の効果が期待できる。
【実施例４】
【００５０】
図４（１）〜（３）は、本発明の実施例４を示すＳＯＩ基板を用いた半導体装置の概略の構成図であり、同図（１）は模式的な縦断面図、同図（２）は上面から見た平面図、及び同図（３）は回路図である。この図４では、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５１】
本実施例４の半導体装置は、例えば、３層配線構造をしているが、実施例１の保護素子（例えば、ＰＮ接合ダイオード）７１に代えて、回路とは関係がないダミー導電パタン９１〜９７を各配線層に設け、これらのダミー導電パタン９１〜９７をＶｉａ８１，８４，８７を介して支持基板５１に接続している点のみが異なる。
【００５２】
即ち、配線のレイアウトをするに当たって予めＭＯＳトランジスタ６０に接続される配線パタン８２，８５，８８の総面積とトランジスタゲート面積の比を計算し、アンテナ比が所定の値を超えた場合に、この超えたＭＯＳトランジスタ６０が形成されているＳＯＩ層５３の近傍に保護素子（例えば、ＮＰ接合ダイオード）７２を設けている。この上を覆う１層目の層間絶縁膜８０中には、複数のＶｉａ８１が形成されている。層間絶縁膜８０上には、配線部８２ａ〜８２ｃを有する１層目の配線パタン８２が形成され、更に、空きスペースに、回路とは関係がない複数の四角ドット形の導電パタンからなる１層目のダミー導電パタン９１が形成されている。
【００５３】
配線パタン８２は、Ｖｉａ８１を介してＭＯＳトランジスタ６０及びＮＰ接合ダイオード７２に接続されている。例えば、ＭＯＳトランジスタ６０のゲート電極６４は、Ｖｉａ８１、配線部８２ａ、Ｖｉａ８１、ＮＰ接合ダイオード７２、Ｖｉａ８１、配線部８２ｂ、及び、Ｖｉａ８１を介して支持基板５１に接続されている。Ｖｉａ８１と支持基板５１とは、直接に接続されるか、又は、図示しない支持基板５１内のコンタクト領域を介して接続されている。１層目のダミー導電パタン９１は、複数のＶｉａ８１を介して支持基板５１に接続されている。
【００５４】
配線パタン８２及びダミー導電パタン９１は、２層目の層間絶縁膜８３により覆われ、この層間絶縁膜８３に複数のＶｉａ８４が形成されている。層間絶縁膜８３上には、配線部８５ａ，８５ｂを有する２層目の配線パタン８５が形成され、更に、空きスペースに、回路とは関係がない複数の四角ドット形の導電パタンからなる２層目のダミー導電パタン９２が形成されている。２層目の配線パタン８５は、複数のＶｉａ８４を介して１層目の配線パタン８２と接続され、更に、２層目のダミー導電パタン９２が、複数のＶｉａ８４を介して１層目のダミー導電パタン９１に接続されている。
【００５５】
同様に、配線パタン８５及びダミー導電パタン９２は、３層目の層間絶縁膜８６により覆われ、この層間絶縁膜８６に複数のＶｉａ８７が形成されている。層間絶縁膜８６上には、配線部８８ａ〜８８ｅを有する３層目の配線パタン８８が形成され、更に、空きスペースに、回路とは関係がない複数の四角ドット形の導電パタンからなる３層目のダミー導電パタン９３〜９７が形成されている。３層目の配線パタン８８は、複数のＶｉａ８７を介して２層目の配線パタン８５に接続され、更に、３層目のダミー導電パタン９３〜９７が、複数のＶｉａ８７を介して２層目のダミー導電パタン９２に接続されている。
【００５６】
本実施例４では、回路とは関係が無いダミー導電パタン９１〜９７を各配線層に設け、このダミー導電パタン９１〜９７を各層のＶｉａ８１，８４，８７を介して支持基板５１に接続しているので、支持基板５１の裏面からＮＰ接合ダイオード７２へ流入する電流を減らすことができる。ＮＰ接合ダイオード１個当たりにｎ個のダミー導電パタン９１，・・・を設けると、支持基板５１の裏面の電荷が分配される。例えば、ダミー導電パタン９１，・・・の面積を１とし、ＮＰ接合ダイオード７２に接続された配線面積をｋ倍とすると、配線エッチング工程における支持基板５１の裏面電荷によりＮＰ接合ダイオード７２へ流れる電流は、ｋ／ｎ＋ｋに減少し、Ｖｉａエッチング工程における支持基板５１の裏面電荷によりＮＰ接合ダイオード７２へ流れる電流は、１／ｎ＋１に減少する。
【００５７】
このように複数のダミー導電パタン９１，・・・を支持基板５１まで直列に接続することで、各配線層、各Ｖｉａ層のエッチング工程、層間絶縁膜ＣＶＤ工程のプラズマチャージやＥＳＣチャック４０等における支持基板５１の裏面電荷流入の影響を低減することができる。
【００５８】
ダミー導電パタン９１，・・・の最適な個数ｎは、使用する製造装置や製造条件等によって異なるが、本発明者の実験では、１ｍｍ２当たり１０００個程度のダミー導電パタン９１，・・・を配置し、充分な防止効果が得られた。
【実施例５】
【００５９】
図５（１）〜（３）は、本発明の実施例５を示すＳＯＩ基板を用いた半導体装置の概略の構成図であり、同図（１）は模式的な縦断面図、同図（２）は上面から見た平面図、及び同図（３）は回路図である。この図５では、実施例４を示す図４中の要素と共通の要素には共通の符号が付されている。
【００６０】
本実施例５の半導体装置は、実施例４と同様に、例えば３層配線構造をしているが、実施例４の四角ドット形のダミー導電パタン９３〜９７に代えて、複数の平板形のダミー導電パタン９１Ａ〜９５Ａを各配線層に設けている点のみが異なる。なお、図５（１）では、複数の平板形のダミー導電パタン９１Ａ〜９５Ａが、各層のＶｉａ８１，８４，８７を介して、支持基板５１内のＮ型コンタクト領域５１ｂに接続されているが、このコンタクト領域５１ｂは省略しても良い。
【００６１】
このような平板形のダミー導電パタン９１Ａ〜９５Ａを設けることで、ＮＰ接合ダイオード７２に繋がる配線パタン面積Ｓ１とダミー導電パタン面積Ｓ２との比ｋと、Ｖｉａ本数比ｎを任意に適正な値に調整することができる。これにより、配線エッチング工程における支持基板５１の裏面電荷によりＮＰ接合ダイオード７２へ流れる電流は、Ｓ１／（Ｓ１＋Ｓ２）に減少し、Ｖｉａエッチング工程における支持基板５１の裏面電荷によりＮＰ接合ダイオード７２へ流れる電流は、１／ｎ＋１に減少する。
【実施例６】
【００６２】
図６（１）〜（３）は、本発明の実施例６を示すＳＯＩ基板を用いた半導体装置の概略の構成図であり、同図（１）は上面から見た模式的な要部の平面図、同図（２）は同図（１）のＩ１−Ｉ２線断面図、及び同図（３）は回路図である。この図６では、実施例４を示す図４中の要素と共通の要素には共通の符号が付されている。
【００６３】
本実施例６の半導体装置は、実施例４と同様に、例えば３層配線構造をしているが、実施例４の四角ドット形のダミー導電パタン９３〜９７に代えて、各配線層におけるデバイス部１００の外周を囲むようにライン形のダミー導電パタン１０１〜１０３を設けている点のみが異なる。各配線層におけるライン形のダミー導電パタン１０１〜１０３は、各層のＶｉａ８１，８４，８７（ｎ本）を介して、支持基板５１に接続されている。
【００６４】
各配線層におけるデバイス部１００の総面積をＳ１とし、各配線層におけるダミー導電パタン１０１〜１０３からなるアンテナパタン面積をＳ２とすると、実施例５と同様に、配線エッチング工程における支持基板５１の裏面電荷によりＮＰ接合ダイオード７２へ流れる電流は、Ｓ１／（Ｓ１＋Ｓ２）に減少し、Ｖｉａエッチング工程における支持基板５１の裏面電荷によりＮＰ接合ダイオード７２へ流れる電流は、１／ｎ＋１に減少する。
【００６５】
このように、ライン形のダミー導電パタン１０１〜１０３を用いても、実施例５とほぼ同様の作用、効果が得られる。特に、ライン形のダミー導電パタン１０１〜１０３によってデバイス部１００の外周を囲むことで、表面・裏面電荷の分布を均一にし、ダミー効果を最大限に得ることが可能となる。
【００６６】
なお、本発明は上記実施例１〜６に限定されず、半導体素子はＭＯＳトランジスタ以外の他のトランジスタ等でも良く、更に、半導体装置の配線層の数、断面構造、上から見た平面構造、構成材料、製造方法等について、図示以外の種々の変形が可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施例１を示すＳＯＩ基板を用いた半導体装置の概略の構成図である。
【図２】本発明の実施例２を示すＳＯＩ基板を用いた半導体装置の概略の構成図である。
【図３】本発明の実施例３を示すＳＯＩ基板を用いた半導体装置の概略の構成図である。
【図４】本発明の実施例４を示すＳＯＩ基板を用いた半導体装置の概略の構成図である。
【図５】本発明の実施例５を示すＳＯＩ基板を用いた半導体装置の概略の構成図である。
【図６】本発明の実施例６を示すＳＯＩ基板を用いた半導体装置の概略の構成図である。
【図７】従来のＳＯＩ基板を用いた半導体装置を示す概略の構成図である。
【図８】従来技術の課題を説明するための図である。
【符号の説明】
【００６８】
５０，５０Ａ      ＳＯＩ基板
５１，５１Ａ      支持基板
５２      ＢＯＸ層
５３      ＳＯＩ層
６０      ＭＯＳトランジスタ
７０      ＮＰＮ接合素子
７１，７１Ａ，７２      ダイオード
８０，８３，８６      層間絶縁膜
８１，８４，８７      Ｖｉａ
８２，８５，８８      配線パタン
９１〜９７，９１Ａ〜９５Ａ，１０１〜１０３      ダミー導電パタン
【図１】
2006294719.tif 000003
【図２】
2006294719.tif 000004
【図３】
2006294719.tif 000005
【図４】
2006294719.tif 000006
【図５】
2006294719.tif 000007
【図６】
2006294719.tif 000008
【図７】
2006294719.tif 000009
【図８】
2006294719.tif 000010