(57)【要約】【課題】  半導体基板からウェル領域を電気的に分離し、且つ半導体基板内部に埋め込まれたウェル層を外部に電気的接続するのに最適な構造を有する半導体装置およびその製造方法を提供する。【解決手段】  内部に第１導電型の不純物層１２を有する第２導電型の半導体基板１１と、半導体基板１１の所定領域に形成され、第１電極、第２電極および制御電極を有するトランジスタ１４と、トランジスタ１４を囲繞して不純物層１２に達するトレンチの壁面に沿って半導体基板１１内部に形成され、且つ第１導電型の不純物層１２に接触する第１導電型の不純物拡散層１５と、不純物拡散層１５上に形成されたコンタクト層１８と、を具備する。【選択図】  図１
2006294858.tif 000002
【特許請求の範囲】
【請求項１】
内部に第１導電型の不純物層を有する第２導電型の半導体基板と、
前記半導体基板の所定領域に形成され、第１電極、第２電極および制御電極を有するトランジスタと、
前記トランジスタを囲繞して前記不純物層に達するトレンチの壁面に沿って前記半導体基板内部に形成され、且つ前記第１導電型の不純物層に接触する第１導電型の不純物拡散層と、
前記不純物拡散層上に形成されたコンタクト層と、
を具備することを特徴とする半導体装置。
【請求項２】
内部に第１導電型の不純物層を有する第２導電型の半導体基板と、
前記半導体基板の所定領域に形成され、第１電極、第２電極および制御電極を有するトランジスタと、
前記トランジスタを囲繞して前記不純物層に達するトレンチの壁面に沿って前記半導体基板内部に形成され、且つ前記第１導電型の不純物層に接触する第１導電型の不純物拡散層と、
前記トレンチ内に埋め込まれた導電膜と、
前記不純物拡散層及び前記導電膜の少なくともいずれかの上に形成されたコンタクト層と、
を具備することを特徴とする半導体装置。
【請求項３】
内部に第１導電型の不純物層を有する第２導電型の半導体基板と、
前記半導体基板の所定領域に形成され、第１電極、第２電極および制御電極を有するトランジスタと、
前記トランジスタを囲繞して前記不純物層に達するトレンチ内に埋め込まれた第１導電型の半導体層と、
前記半導体層上に形成されたコンタクト層と、
を具備することを特徴とする半導体装置。
【請求項４】
第１導電型の不純物層を第２導電型の半導体基板内部に埋め込む工程と、
前記半導体基板の所定領域を囲繞して前記不純物層に達するトレンチを形成する工程と、
前記トレンチの壁面に前記第１導電型の不純物層に接触するように第１導電型の不純物拡散層を形成する工程と、
前記半導体基板の前記所定領域に、第１電極、第２電極および制御電極を有するトランジスタを形成する工程と、
前記不純物拡散層上にコンタクト層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型の不純物層を第２導電型の半導体基板内部に埋め込む工程と、
前記半導体基板の所定領域を囲繞して前記不純物層に達するトレンチを形成する工程と、
前記トレンチの壁面に前記第１導電型の不純物層に接触するように第１導電型の不純物拡散層を形成する工程と、
前記トレンチ内に導電膜を埋め込む工程と、
前記半導体基板の前記所定領域に、第１電極、第２電極および制御電極を有するトランジスタを形成する工程と、
前記不純物拡散層及び前記導電膜の少なくともいずれかの上にコンタクト層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特に半導体基板から電気的に分離されたウェル領域を形成するのに最適な構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置において、バックゲートバイアスを変化させた動作を必要とするトランジスタや微小ノイズの影響を受ける回路は、半導体基板から電気的に分離されたウェル領域内に形成されている。
【０００３】
従来、トレンチキャパシタを有するＤＲＡＭ（Dynamic Random Access Memory、以下ＤＲＡＭと記す）セルで構成された半導体装置では、ウェル領域は半導体基板内部に埋め込まれたウェル層と半導体基板表面から埋め込みウェル層に達する深い不純物拡散層によって電気的に分離されていた（例えば、特許文献１参照。）。
【０００４】
この深い不純物拡散層はウェル領域を半導体基板から電気的に分離する役割と同時に、埋め込みウェル層を外部に電気的接続するための配線層としての役割を有している。
【０００５】
そのため、深い不純物拡散層は所定の配線抵抗が得られるように、例えば半導体基板に直接深いイオン注入をおこなうことにより、幅１μｍ、深さ１μｍ、キャリア濃度１Ｅ１７〜１Ｅ１８ｃｍ−３程度に形成されている。
【０００６】
然しながら、半導体装置の微細化、高集積化によりトランジスタのゲート長が短縮化されても、深い不純物拡散層は、所定の配線抵抗を維持するために、ある一定の幅を占有している。  
そのため、チップサイズの縮小が妨げられるという問題がある。
【特許文献１】特開２００４−２２６４２号公報（６頁、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体基板からウェル領域を電気的に分離し、且つ半導体基板内部に埋め込まれたウェル層を外部に電気的接続するのに最適な構造を有する半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様の半導体装置では、内部に第１導電型の不純物層を有する第２導電型の半導体基板と、前記半導体基板の所定領域に形成され、第１電極、第２電極および制御電極を有するトランジスタと、前記トランジスタを囲繞して前記不純物層に達するトレンチの壁面に沿って前記半導体基板内部に形成され、且つ前記第１導電型の不純物層に接触する第１導電型の不純物拡散層と、前記不純物拡散層上に形成されたコンタクト層と、を具備することを特徴としている。
【０００９】
また、本発明の一態様の半導体装置の製造方法では、第１導電型の不純物層を第２導電型の半導体基板内部に埋め込む工程と、前記半導体基板の所定領域を囲繞して前記不純物層に達するトレンチを形成する工程と、前記トレンチの壁面に前記第１導電型の不純物層に接触するように第１導電型の不純物拡散層を形成する工程と、前記半導体基板の前記所定領域に、第１電極、第２電極および制御電極を有するトランジスタを形成する工程と、前記不純物拡散層上にコンタクト層を形成する工程と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、半導体基板からウェル領域を電気的に分離し、且つ半導体基板の内部に埋め込まれたウェル層を外部に電気的接続する不純物拡散層の幅を短縮することができる。その結果チップサイズの縮小が図られ、小型の半導体装置が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
図１は本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）Ａ−Ａ線に沿って切断し矢印方向に眺めた断面図、図２乃至図８は、半導体装置の製造工程の要部を示す断面図である。
【００１３】
本実施例は、半導体基板から電気的に分離されたウェル領域に、トレンチキャパシタを備えた絶縁ゲート電界効果トランジスタを有するＤＲＡＭセルを形成した半導体装置の例である。
【００１４】
図１に示すように、本実施例に係る半導体装置１０は、半導体基板、例えばｐ型シリコン基板１１と、シリコン基板１１の内部に埋め込まれたｎ型の不純物層（以下、ウェル層という）１２と、ウェル層１２を貫通するトレンチキャパシタ１３を有する絶縁ゲート電界効果トランジスタ１４と、絶縁ゲート電界効果トランジスタ１４を囲繞し、ウェル層１２を貫通するトレンチの壁面に沿ってシリコン基板１１内部に形成され、且つウェル層１２に接触するｎ型の不純物拡散層１５と、このトレンチの内側に絶縁膜１６を介して埋め込まれた導電膜１７と、不純物拡散層１５上に形成されたコンタクト層１８を具備している。
【００１５】
ウェル層１２と不純物拡散層１５により電気的に分離されたウェル領域１９が形成されている。
【００１６】
トレンチキャパシタ１３は、ウェル層１２を貫通するトレンチの壁面に沿って所定領域に形成されたｎ型の不純物拡散層（以下、プレート拡散層という）２０と、トレンチの内側に絶縁膜２１を介して埋め込まれたｎ型の導電膜２２と、ウェル領域１９と電気的絶縁するためのカラー絶縁膜２３を有している。
【００１７】
絶縁ゲート電界効果トランジスタ１４は、ソース拡散層（第１電極）２６、ドレイン拡散層（第２電極）２７およびゲート電極（制御電極）２４、２５を有し、ドレイン拡散層２７にトレンチキャパシタ１３が電気的接続され、絶縁分離層（Shallow Trench Isolation：ＳＴＩ）２８により素子分離されている。
【００１８】
不純物拡散層１５のキャリア濃度は、トレンチ内壁から不純物を熱拡散させることにより１Ｅ１９〜２０ｃｍ−３程度と、従来のイオン注入による不純物拡散層のキャリア濃度（１Ｅ１７〜１Ｅ１８ｃｍ−３）に対して２桁ほど高くできるので、不純物拡散層１５の幅Ｌ１は１００ｎｍ程度と、従来のイオン注入による不純物拡散層の幅（〜１μｍ）に対して１桁ほど小さくすることができる。
【００１９】
その結果、不純物拡散層１５は、シリコン基板１１の内部に埋め込まれたウェル層１２を外部に電気的接続するのに十分な配線抵抗を有している。
【００２０】
従って、ウェル領域１９の絶縁分離に必要な領域幅Ｌ３は、トレンチの壁面に沿った不純物拡散層１５の幅Ｌ１の２倍とトレンチ内に埋め込まれた導電膜１７の幅Ｌ２、例えば１８０ｎｍ程度との和の３８０ｎｍ程度になるので、ウェル領域１９の絶縁分離に必要な領域幅Ｌ３を従来の深い不純物拡散層に比べて１／２以下に短縮することが可能である。
【００２１】
これにより、ウェル領域１９の絶縁に必要な領域が占有する面積も１／２以下になり、チップサイズの縮小が図られる。
【００２２】
次に、半導体装置１０の製造方法について説明する。図２乃至図８は、シリコン基板１１からウェル領域１９を電気的に分離し、且つシリコン基板１１の内部に埋め込まれたウェル層１２を外部に電気的接続する不純物拡散層１５を形成する工程を順に示す断面図である。
【００２３】
始めに、図２に示すように、シリコン基板１１上にシリコン酸化膜４０を、例えば熱酸化法により厚さ８ｎｍ程度形成する。そして、シリコン酸化膜４０上にシリコン窒化膜４１を、例えばＣＶＤ（Chemical Vapor Deposition）法により厚さ２２０ｎｍ程度形成する。さらに、シリコン窒化膜４１上にＢＳＧ（Boron Silicate Glass）膜４２を、例えばＣＶＤ法により厚さ２００ｎｍ程度形成する。
【００２４】
次に、図３に示すように、フォトリソグラフィ法によりトレンチ開口のパターニングを行い、異方性エッチング、例えばＲＩＥ（Reactive Ion Etching）法によりＢＳＧ膜４２、シリコン窒化膜４１、シリコン酸化膜４０を所定の形状にエッチングして、シリコン基板１１の上面の一部を露出させる。
【００２５】
そして、ＢＳＧ膜４２をマスクとして異方性エッチング、例えばＲＩＥ法によりシリコン基板１１をエッチングする。これにより、ウェル層１２を貫通する深さ、例えば８μｍ、幅１８０ｎｍ程度の第１のトレンチ４５と、第１のトレンチ４５を囲繞する第２のトレンチ４６を同時に形成する。
【００２６】
次に、図４に示すように、全面にシリコン基板１１と反対の導電型の不純物を含むシリコン酸化膜、例えばＣＶＤ法によりＡｓＳＧ（Arsenic Silicate Glass）膜５０を厚さ３０ｎｍ程度形成し、更にフォトレジスト５１を塗布する。
【００２７】
次に、フォトリソグラフィ法により第１のトレンチ４５の内側のフォトレジスト５１ａを所定の深さまで露光する。  
一方、第２のトレンチ４６内のフォトレジスト５１ｂはフォトマスクに５２より遮蔽して、露光されないようにしておく。
【００２８】
次に、露光されたフォトレジスト５１ａを、例えばＣＤＥ（Chemical Dry Etching）法により除去した後に、露出しているＡｓＳＧ膜５０を、例えばフッ酸系のエッチャントを用いて除去し、更に、露光されていないフォトレジスト５１ｂを、例えばアッシング法により除去する。
【００２９】
次に、図５に示すように、ＴＥＯＳ（Tetraethyl Ortho Silicate）膜５５を、例えばＣＶＤ法によりシリコン基板１１上に形成し、ＡｓＳＧ膜５０をＴＥＯＳ膜５５で被覆する。
【００３０】
次に、シリコン基板１１を、例えば９００℃で熱処理し、ＡｓＳＧ膜５０からＡｓをシリコン基板１１内に拡散させる。これにより、第１のトレンチ４５の壁面に沿って所定領域にプレート拡散層２０が形成される。
【００３１】
一方、第２のトレンチ４６の内壁にはＡｓＳＧ膜５０がシリコン基板１１の表面まで残存しているので、壁面に沿って不純物拡散層１５が形成される。
【００３２】
次に、ＴＥＯＳ膜５５、ＡｓＳＧ膜５０を、例えばフッ酸を含む溶液にてエッチングして除去することにより、プレート拡散層２０および不純物拡散層１５の形成工程を終了する。
【００３３】
次に、図６に示すように、第１および第２のトレンチ４５、４６の内壁を含む全面に絶縁膜１６、２１として、例えばＣＶＤ法によりシリコン窒化膜とシリコン酸化膜との複合膜、あるいは誘電体膜を厚さ５ｎｍ程度形成する。
【００３４】
次に、図７に示すように、導電膜１７、２２として、例えばＣＶＤ法によりｎ型の不純物、例えば砒素（Ａｓ）をドープしたポリシリコン膜を形成することにより、第１および第２のトレンチ４５、４６が埋め込まれる。
【００３５】
次に、図８に示すように、第１および第２のトレンチ４５、４６に埋め込まれた導電膜１７、２２を所定の深さまで、例えばＲＩＥ法によりエッチング除去し、更に露出した絶縁膜１６、２１を除去する。
【００３６】
次に、ＣＶＤ法を用いて、全面に絶縁膜、例えばＴＥＯＳ膜を厚さ３５ｎｍ程度形成する。そして、異方性エッチング法、例えばＲＩＥ法を用いてＴＥＯＳ膜を第１および第２のトレンチ４５、４６の側面にのみ残す。これにより、カラー絶縁膜２３が形成される。
【００３７】
次に、第１および第２のトレンチ４５、４６に、ｎ型不純物、例えば砒素（Ａｓ）をドープしたポリシリコンからなる導電膜（図示せず）を埋め込み、半導体基板１１にｎ型不純物、例えば砒素（Ａｓ）をイオン注入して、半導体基板１１の表面から１μｍ程度の内部にウェル層１２を形成する。
【００３８】
これにより、半導体基板１１からウェル層１２および不純物拡散層１５により電気的に分離されたウェル領域１９が形成される。
【００３９】
次に、図１に示すように、周知の工程により、ウェル領域１９に、トレンチキャパシタ１３を備えた絶縁ゲート電界効果トランジスタ１４を有するＤＲＡＭセルを形成して半導体装置１０が製造される。
【００４０】
即ち、素子分離用のＳＴＩ２８を形成した後、ゲート絶縁膜、ポリシリコン膜、タングステンシリサイド膜、シリコン窒化膜等を順に積層して加工することによりゲート電極２４、２５が形成される。
【００４１】
次に、イオン注入法によりソース拡散層２６、ドレイン拡散層２７、コンタクト層１８などの所定の拡散層が形成される。
【００４２】
以上説明したように、本実施例によれば、第２のトレンチ４６の壁面に沿って十分な配線抵抗を有する不純物拡散層１５を形成したので、半導体基板１１からウェル領域１９を電気的に分離し、且つ半導体基板１１の内部に埋め込まれたウェル層１２を外部に電気的接続する不純物拡散層の幅を短縮することができる。その結果チップサイズの縮小が図られ、小型の半導体装置が得られる。
【００４３】
ここでは、トレンチキャパシタ１３を形成した後に、ウェル層１２を形成する場合について説明したが、第１および第２のトレンチ４５、４６を形成する前におこなっても構わない。
【００４４】
また、第２のトレンチ４６に絶縁膜１６を介して導電膜１７を埋め込む場合について説明したが、絶縁膜を埋め込んでも良いし、中空であっても構わない。
【００４５】
更に、ｎ型の不純物として砒素（Ａｓ）を使用する場合について説明したが、燐（Ｐ）、アンチモン（Ｓｂ）などでも構わない。
【実施例２】
【００４６】
図９乃至図１１は、本発明の実施例２に係る半導体装置の製造工程を示す断面図で、半導体基板からウェル領域を電気的に分離し、且つ半導体基板の内部に埋め込まれたウェル層を外部に電気的接続する不純物拡散層を形成する工程を順に示す断面図である。
【００４７】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００４８】
本実施例が上記実施例１と異なる点は、壁面に沿って不純物拡散層を有するトレンチの内側に絶縁膜を介さずに導電膜を埋め込んだことにある。
【００４９】
即ち、図９に示すように、図２乃至図６に示す工程により絶縁膜１６、２１が形成されたシリコン基板１１にフォトレジスト６０を塗布する。
【００５０】
次に、フォトリソグラフィ法により第２のトレンチ４６内のレジスト膜６０をトレンチの底部まで露光する。  
一方、第１のトレンチ４５内のフォトレジスト６０ａはフォトマスクに６１により遮光して、露光されないようにしておく。
【００５１】
次に、露光されたレジスト膜６０を、例えばＣＤＥ（Chemical Dry Etching）法により除去する。
【００５２】
次に、図１０に示すように、露出している絶縁膜１６を、例えばフッ酸系のエッチャントを用いて除去し、更に、露光されていないレジスト膜６０を、例えばアッシング法により除去する。
【００５３】
次に、図１１に示すように、導電膜１７、２２として、例えばＣＶＤ法によりｎ型不純物、例えば砒素（Ａｓ）をドープしたポリシリコン膜を形成することにより、第１のトレンチ４５には絶縁膜２１を介して導電膜２２が埋め込まれ、第２のトレンチ４６には絶縁膜１６を介さずに導電膜１７が埋め込まれる。
【００５４】
その結果、導電膜１７と不純物拡散層１５が並列接続されるので、導電膜１７の抵抗が不純物拡散層１５と同程度以下になるように、例えば砒素（Ａｓ）を１Ｅ１９〜２０ｃｍ−３程度ドープすることにより、ウェル層１２を外部に接続する配線抵抗を更に低くすることができる。
【００５５】
従って、コンタクト層１８は不純物拡散層１５または導電膜１７の少なくともいずれかの上に形成されればよいが、両方の上に形成することがより好ましい。
【００５６】
これにより、配線抵抗が減少した分、導電膜１７の埋め込み特性に支障をきたさない範囲で第２のトレンチ４６の幅Ｌ２を更に狭めることが可能である。
【００５７】
以上説明したように、本実施例によれば、第１のトレンチ４６の内側に絶縁膜を介さずに導電膜１７を形成したので、配線抵抗が減少した分だけ第２のトレンチ４６の幅Ｌ２を更に狭めることができる利点がある。
【実施例３】
【００５８】
図１２乃至図１６は、本発明の実施例３に係る半導体装置の製造工程を示す断面図で、半導体基板からウェル領域を電気的に分離し、且つ半導体基板の内部に埋め込まれたウェル層を外部に電気的接続する不純物拡散層を形成する工程を順に示す断面図である。
【００５９】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００６０】
本実施例が上記実施例１と異なる点は、第２のトレンチ４６の壁面に沿って不純物拡散層１５を形成せずに、第２のトレンチ４６の内側にエピタキシャル成長法により半導体層を埋め込んだことにある。
【００６１】
即ち、図１２に示すように、図２および図３に示す工程により第１および第２トレンチ４５、４６が形成された半導体基板１１上に、例えばＣＶＤ法によりＡＳＧ膜７０を形成した後、フォトレジスト７１を塗布する。
【００６２】
次に、フォトリソグラフィ法により第２のトレンチ４６内のフォトレジスト７１をトレンチの底部まで露光する。  
一方、第１のトレンチ４５内のフォトレジスト７１は第１フォトマスク７２により遮光し、露光されないようにしておく。
【００６３】
次に、第１フォトマスク７２を第２フォトマスク７３に交換して、第１のトレンチ４５内のフォトレジスト７１を所定の深さまで露光する。  
一方、第２のトレンチ４６内のフォトレジスト７１は第２フォトマスク７３で遮蔽して、２重露光されないようにしておく。
【００６４】
次に、露光されたフォトレジスト７１を、例えばＣＤＥ（Chemical Dry Etching）法により除去した後に、露出しているＡｓＳＧ膜７０を、例えばフッ酸系のエッチャントを用いて除去し、更に、露光されていないフォトレジスト７１ａを、例えばアッシング法により除去する。
【００６５】
これにより、第１のトレンチ４５の内壁の所定の深さにＡｓＳＧ膜７０が残存し、第２のトレンチ４６の内壁のＡｓＳＧ膜７０は全部除去される。
【００６６】
次に、図１３に示すように、ＴＥＯＳ膜７５を、シリコン基板１１上に形成し、ＡｓＳＧ膜７０をＴＥＯＳ膜７５で被覆する。
【００６７】
次に、シリコン基板１１を、例えば９００℃で熱処理し、ＡｓＳＧ膜７０からＡｓをシリコン基板１１内に拡散させる。これにより、第１のトレンチ４５の壁面に沿って所定領域にプレート拡散層２０が形成される。
【００６８】
一方、第２のトレンチ４６にはＡｓＳＧ膜７０が全て除去されているので、壁面に沿って不純物拡散層１５は形成されることがない。
【００６９】
次に、ＴＥＯＳ膜７５、ＡｓＳＧ膜７０を、例えばフッ酸を含む溶液にてエッチングして除去することにより、プレート拡散層２０の形成工程を終了する。
【００７０】
次に、図１４に示すように、第１および第２のトレンチ４５、４６の内壁を含む全面に絶縁膜１６、２１として、例えばＣＶＤ法によりシリコン窒化膜とシリコン酸化膜との複合膜、あるいは誘電体膜を厚さ５ｎｍ程度形成した後、フォトレジスト７７を塗布する。
【００７１】
次に、フォトリソグラフィ法により第２のトレンチ４６内のレジスト膜７７をトレンチの底部まで露光する。  
一方、第１のトレンチ４５内のフォトレジスト７７はフォトマスクに７８により遮光して、露光されないようにしておく。
【００７２】
次に、露光されたレジスト膜７７を、例えばＣＤＥ（Chemical Dry Etching）法により除去する。
【００７３】
次に、図１５に示すように、露出している絶縁膜１６を、例えばフッ酸系のエッチャントを用いて除去し、更に、露光されていないレジスト膜７７を、例えばアッシング法により除去する。
【００７４】
次に、図１６に示すように、エピタキシャル成長条件を適宜選択して、第１および第２のトレンチ４５、４６内に不純物をドープしたシリコン膜を埋め込むと、第２のトレンチ４６の内壁には絶縁膜が形成されていないので、シリコンはほぼ単結晶化してシリコン単結晶膜８０として成長する。  
一方、第１のトレンチ４５の内壁には絶縁膜２１が形成されているので、シリコンは多結晶化して導電膜２２が形成される。
【００７５】
その結果、シリコン単結晶膜８０とウェル層１２が同じ単結晶同士で電気的接続されるので、第２のトレンチ４６の壁面に沿って不純物拡散層１５を形成しなくても、ウェル層１２を外部に接続するに十分な配線抵抗が得られる。
【００７６】
従って、ウェル領域１９の絶縁分離に必要な領域の幅Ｌ３は、トレンチの壁面に沿った不純物拡散層１５の幅の２倍（２Ｌ１）分だけ短縮され、第２のトレンチ４６の幅Ｌ２と等しくすることが可能である。
【００７７】
以上説明したように、本実施例によれば、第１のトレンチ４６の内側にシリコン単結晶膜８０を形成したので、不純物拡散層１５を形成しなくても十分な配線抵抗が得られる。その結果、ウェル領域１９の絶縁分離に必要な領域の幅Ｌ３を短縮できる利点がある。
【００７８】
上述した実施例においては、ウェル領域１９にトレンチキャパシタを有する絶縁ゲート電界効果トランジスタで構成されるＤＲＡＭセルを形成する場合について説明したが、ＤＲＡＭ以外のトランジスタを有する半導体装置を形成しても構わない。
【００７９】
また、第２のトレンチ４６がウェル層１２を貫通する場合について説明したが、ウェル層１２が第２のトレンチ４６を介してコンタクト層１８に電気的接続されるように第２のトレンチ４６の先端がウェル層１２に達していれば良く、貫通していなくても構わない。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図３】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図６】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図７】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図８】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図９】本発明の実施例２に係る半導体装置の製造工程を順に示す断面図。
【図１０】本発明の実施例２に係る半導体装置の製造工程を順に示す断面図。
【図１１】本発明の実施例２に係る半導体装置の製造工程を順に示す断面図。
【図１２】本発明の実施例３に係る半導体装置の製造工程を順に示す断面図。
【図１３】本発明の実施例３に係る半導体装置の製造工程を順に示す断面図。
【図１４】本発明の実施例３に係る半導体装置の製造工程を順に示す断面図。
【図１５】本発明の実施例３に係る半導体装置の製造工程を順に示す断面図。
【図１６】本発明の実施例３に係る半導体装置の製造工程を順に示す断面図。
【符号の説明】
【００８１】
１０  半導体装置
１１  ｐ型シリコン基板
１２  ｎ型ウェル層
１３  トレンチキャパシタ
１４  絶縁ゲート電界効果トランジスタ
１５  不純物拡散層
１６、２１  絶縁膜
１７、２２  導電膜
１８  コンタクト層
１９  ウェル領域
２０  プレート拡散層
２３  カラー絶縁膜
２４、２５  ゲート電極
２６  ソース拡散層
２７  ドレイン拡散層
２８  ＳＴＩ
４０  シリコン酸化膜
４１  シリコン窒化膜
４２  ＢＳＧ膜
４５  第１のトレンチ
４６  第２のトレンチ
５０、７０  ＡｓＳＧ膜
５１、６０、６０ａ、７１、７１ａ、７７  フォトレジスト
５２、６１、７８  フォトマスク
５５、７５  ＴＥＯＳ膜
７２  第１フォトマスク
７３  第２フォトマスク
８０  シリコン単結晶膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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