(57)【要約】【課題】  内部電源回路の発熱を防止でき、外部電源回路からの入力電圧による設計制約を受けない半導体装置を提供する。【解決手段】  第１端子１１は、入力電圧Ｖｉを受ける。第２端子１２は、インダクタ素子Ｌ１の一端に接続される。第３端子１３は、インダクタ素子Ｌ１の他端に接続される。第３端子１３（インダクタ素子Ｌ１の他端）は、例えば、容量素子Ｃ１を介して接地線に接続される。スイッチ回路１４は、第２端子１２を第１端子１１または接地線のいずれかに接続する。制御回路１５は、第３端子１３を所定電圧に設定するために、第３端子１３の電圧Ｖｏに応じてスイッチ回路１４の接続先を切り替える。内部回路１６は、第３端子１３の電圧Ｖｏを電源電圧として受ける。【選択図】    図１
2006054980.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を受ける第１端子と、
インダクタ素子の一端に接続される第２端子と、
前記インダクタ素子の他端に接続される第３端子と、
前記第２端子を前記第１端子または接地線のいずれかに接続するスイッチ回路と、
前記第３端子を所定電圧に設定するために、前記第３端子の電圧に応じて前記スイッチ回路の接続先を切り替える制御回路と、
前記第３端子の電圧を電源電圧として受ける内部回路とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記スイッチ回路は、
前記第２端子を前記第１端子に接続する第１スイッチと、
前記第２端子を接地線に接続する第２スイッチとを備えていることを特徴とする半導体装置。
【請求項３】
入力電圧を受ける第１端子と、
前記入力電圧を一端で受けるインダクタ素子の他端に接続される第２端子と、
第３端子と、
前記第２端子を前記第３端子または接地線のいずれかに接続するスイッチ回路と、
前記第３端子を所定電圧に設定するために、前記第３端子の電圧に応じて前記スイッチ回路の接続先を切り替える制御回路と、
前記第３端子の電圧を電源電圧として受ける内部回路とを備えていることを特徴とする半導体装置。
【請求項４】
入力電圧を受ける第１端子と、
インダクタ素子を介して接地線に接続される第２端子と、
第３端子と、
前記第２端子を前記第１または第３端子のいずれかに接続するスイッチ回路と、
前記第３端子を所定電圧に設定するために、前記第３端子の電圧に応じて前記スイッチ回路の接続先を切り替える制御回路と、
前記第３端子の電圧を電源電圧として受ける内部回路とを備えていることを特徴とする半導体装置。
【請求項５】
入力電圧を受ける第１端子と、
インダクタ素子の一端に接続される第２端子と、
前記インダクタ素子の他端に接続される第３端子と、
第４端子と、
前記第２端子を前記第１端子または接地線のいずれかに接続する第１スイッチ回路と、
前記第３端子を前記第４端子または接地線のいずれかに接続する第２スイッチ回路と、
前記第４端子を所定電圧に設定するために、前記第４端子の電圧および前記入力電圧の大小関係に基づいて前記第１または第２スイッチ回路のいずれかを選択し、選択側の接続先を前記４端子の電圧に応じて切り替えるとともに、非選択側の接続先を接地線ではない側に固定する制御回路と、
前記第４端子の電圧を電源電圧として受ける内部回路とを備えていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１スイッチ回路は、
前記第２端子を前記第１端子に接続する第１スイッチと、
前記第２端子を接地線に接続する第２スイッチとを備え、
前記第２スイッチ回路は、
前記第３端子を前記第４端子に接続する第３スイッチと、
前記第３端子を接地線に接続する第４スイッチとを備えていることを特徴とする半導体装置。
【請求項７】
入力電圧を受ける第１端子と、
インダクタ素子の一端に接続される第２端子と、
前記インダクタ素子の他端に接続される第３端子と、
第４端子と、
前記第２端子を前記第１端子または接地線のいずれかに接続する第１スイッチ回路と、
前記第３端子を前記第４端子または接地線のいずれかに接続する第２スイッチ回路と、
前記第４端子を所定電圧に設定するために、前記第４端子の電圧に応じて、前記第１および第２スイッチ回路の一方の接続先を接地線側に固定するとともに、前記第１および第２スイッチ回路の他方の接続先を接地線ではない側に固定する制御回路と、
前記第４端子の電圧を電源電圧として受ける内部回路とを備えていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１スイッチ回路は、
前記第２端子を前記第１端子に接続する第１スイッチと、
前記第２端子を接地線に接続する第２スイッチとを備え、
前記第２スイッチ回路は、
前記第３端子を前記第４端子に接続する第３スイッチと、
前記第３端子を接地線に接続する第４スイッチとを備えていることを特徴とする半導体装置。
【請求項９】
入力電圧を受ける第１端子と、
インダクタ素子の一端に接続される第２端子と、
前記インダクタ素子の他端に接続される第３端子と、
第４端子と、
第５端子と、
前記第２端子を前記第１または第５端子のいずれかに接続する第１スイッチ回路と、
前記第３端子を前記第４端子または接地線のいずれかに接続する第２スイッチ回路と、
前記第４端子を第１所定電圧に設定するために前記第４端子の電圧に応じて前記第２スイッチ回路の接続先を切り替える動作と、前記第５端子を第２所定電圧に設定するために前記第５端子の電圧に応じて前記第１スイッチ回路の接続先を切り替える動作とを交互に実施する制御回路と、
前記第４端子の電圧および前記第５端子の電圧の少なくともいずれかを電源電圧として受ける内部回路とを備えていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１スイッチ回路は、
前記第２端子を前記第１端子に接続する第１スイッチと、
前記第２端子を前記第５端子に接続する第２スイッチとを備え、
前記第２スイッチ回路は、
前記第３端子を前記第４端子に接続する第３スイッチと、
前記第３端子を接地線に接続する第４スイッチとを備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、内部電源回路を有する半導体装置に関する。
【背景技術】
【０００２】
様々な半導体装置を搭載する電子機器（携帯電話など）では、半導体装置毎に電源電圧が異なる場合、複数の電源電圧を用意する必要がある。電子機器内の半導体装置の全てに対応して複数の電源回路を搭載することは、電子機器の大規模化や製品コストの増大等のデメリットが大きい。このため、一般には、電子機器内に数種類の汎用電源回路を搭載するとともに、汎用電源回路の電源電圧のいずれかに合わせて設計された半導体装置を搭載している。この結果、半導体装置の高速化と電源電圧に対する動作マージンの確保とを両立させるために膨大な設計工数を要してしまう。
【０００３】
この問題を解決するために、リニアレギュレータで構成される内部電源回路を内蔵し、外部電源回路からの入力電圧を内部電源回路により降圧した電圧を電源電圧として利用する半導体装置が知られている。リニアレギュレータでは、出力電圧が常に所定の電圧値になるように、可変抵抗素子の抵抗値が調整される。また、特許文献１〜３には、リニアレギュレータに比べて効率よく出力電圧を生成できるスイッチングレギュレータに関連する技術が開示されている。
【特許文献１】特開平８−３４０６６９号公報
【特許文献２】特開２０００−９２８２４号公報
【特許文献３】特開２００２−８３８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
リニアレギュレータは、容易に構成できるという利点があるが、入力電圧と出力電圧との電圧差は可変抵抗素子の発熱による電力消費により生成されるため、非常に効率が悪く、半導体装置の低消費電力化を妨げるという欠点がある。また、リニアレギュレータは発熱源であるため、リニアレギュレータ近傍の回路をリニアレギュレータの発熱の影響を考慮して設計しなければならない。さらに、リニアレギュレータの発熱により、パッケージの放熱能力から内部回路に許容される発熱量が制限されてしまう。このため、半導体装置の高機能化および高速化に支障が生じてしまう。
【０００５】
また、リニアレギュレータは、入力電圧より低い出力電圧しか生成できないため、複数のリニアレギュレータで構成される内部電源回路により複数の電源電圧を生成する場合、最も高い電源電圧に合わせて入力電圧を供給する必要がある。このため、複数の電源電圧のうち低い側の電源電圧を生成するリニアレギュレータは、出力電圧の生成効率が非常に悪くなってしまう。
【０００６】
本発明は、このような従来の問題点に鑑みてなされたものであり、内部電源回路の発熱を防止でき、外部電源回路からの入力電圧による設計制約を受けない半導体装置を提供することを目的とする。本発明の別の目的は、入力電圧より低い電圧だけでなく、入力電圧より高い電圧あるいは負電圧を内部電源回路により生成することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の第１形態では、第１端子は、入力電圧を受ける。第２端子は、インダクタ素子の一端に接続される。第３端子は、インダクタ素子の他端に接続される。スイッチ回路は、第２端子を第１端子または接地線のいずれかに接続する。制御回路は、第３端子を所定電圧に設定するために、第３端子の電圧に応じてスイッチ回路の接続先を切り替える。内部回路は、第３端子の電圧を電源電圧として受ける。
【０００８】
このような構成の半導体装置では、スイッチ回路が第２端子を第１端子に接続しているとき、インダクタ素子に流れる電流ＩＬは、入力電圧Ｖｉ、第３端子の電圧Ｖｏ、インダクタ素子のインダクタンスＬ、スイッチ回路による第２端子の第１端子への接続期間Ｔ１により次式（１）で表され、時間の経過と共に増加する。
ＩＬ＝（Ｖｉ−Ｖｏ）／Ｌ×Ｔ１              ・・・（１）
一方、スイッチ回路が第２端子を接地線に接続しているとき、インダクタ素子に流れる電流ＩＬは、第３端子の電圧Ｖｏ、インダクタ素子のインダクタンスＬ、スイッチ回路による第２端子の接地線への接続期間Ｔ２により次式（２）で表され、時間の経過と共に減少する。
ＩＬ＝Ｖｏ／Ｌ×Ｔ２                        ・・・（２）
式（１）、（２）におけるインダクタ素子に流れる電流ＩＬは等しいため、第３端子の電圧Ｖｏは、式（１）、（２）を変形して次式（３）で表される。
Ｖｏ＝Ｔ１／（Ｔ１＋Ｔ２）×Ｖｉ            ・・・（３）
従って、制御回路がスイッチ回路による第２端子の第１端子への接続期間および第２端子の接地線への接続期間の比率を制御することで、第３端子を入力電圧より低い所定電圧に設定できる。このため、内部回路は、入力電圧より低い所定電圧を電源電圧として常に受けることができる。この結果、外部電源回路からの入力電圧による制約を受けることなく内部回路を設計できる。また、スイッチ回路は、リニアレギュレータの可変抵抗素子とは異なり、発熱による電力消費がないため、内部回路の設計時に内部電源回路の発熱を考慮する必要はなく、パッケージの放熱能力から内部回路に許容される発熱量が制限されることはない。従って、半導体装置の高機能化および高速化に寄与できる。
【０００９】
本発明の半導体装置の第１形態の好ましい例では、スイッチ回路の第１スイッチは、第２端子を第１端子に接続する。スイッチ回路の第２スイッチは、第２端子を接地線に接続する。これにより、スイッチ回路を容易に構成できる。
本発明の半導体装置の第２形態では、第１端子は、入力電圧を受ける。第２端子は、入力電圧を一端で受けるインダクタ素子の他端に接続される。スイッチ回路は、第２端子を第３端子または接地線のいずれかに接続する。制御回路は、第３端子を所定電圧に設定するために、第３端子の電圧に応じてスイッチ回路の接続先を切り替える。内部回路は、第３端子の電圧を電源電圧として受ける。
【００１０】
このような構成の半導体装置では、スイッチ回路が第２端子を接地線に接続しているとき、インダクタ素子に流れる電流ＩＬは、入力電圧Ｖｉ、インダクタ素子のインダクタンスＬ、スイッチ回路による第２端子の接地線への接続期間Ｔ１により次式（４）で表され、時間の経過と共に増加する。
ＩＬ＝Ｖｉ／Ｌ×Ｔ１                        ・・・（４）
一方、スイッチ回路が第２端子を第３端子に接続しているとき、インダクタ素子に流れる電流ＩＬは、第３端子の電圧Ｖｏ、入力電圧Ｖｉ、インダクタ素子のインダクタンスＬ、スイッチ回路による第２端子の第３端子への接続期間Ｔ２により次式（５）で表され、時間の経過と共に減少する。
ＩＬ＝（Ｖｏ−Ｖｉ）／Ｌ×Ｔ２              ・・・（５）
式（４）、（５）におけるインダクタ素子に流れる電流ＩＬは等しいため、第３端子の電圧Ｖｏは、式（４）、（５）を変形して次式（６）で表される。
Ｖｏ＝（Ｔ１＋Ｔ２）／Ｔ２×Ｖｉ            ・・・（６）
従って、制御回路がスイッチ回路による第２端子の第３端子への接続期間および第２端子の接地線への接続期間の比率を制御することで、第３端子を入力電圧より高い所定電圧に設定できる。このため、内部回路は、入力電圧より高い所定電圧を電源電圧として常に受けることができる。この結果、外部電源回路からの入力電圧による制約を受けることなく内部回路を設計できる。また、スイッチ回路は、リニアレギュレータの可変抵抗素子とは異なり、発熱による電力消費がないため、内部回路の設計時に内部電源回路の発熱を考慮する必要はなく、パッケージの放熱能力から内部回路に許容される発熱量が制限されることはない。従って、半導体装置の高機能化および高速化に寄与できる。
【００１１】
本発明の半導体装置の第３形態では、第１端子は、入力電圧を受ける。第２端子は、インダクタ素子を介して接地線に接続される。スイッチ回路は、第２端子を第１または第３端子に接続する。制御回路は、第３端子を所定電圧に設定するために、第３端子の電圧に応じてスイッチ回路の接続先を切り替える。内部回路は、第３端子の電圧を電源電圧として受ける。
【００１２】
このような構成の半導体装置では、スイッチ回路が第２端子を第１端子に接続しているとき、インダクタ素子に流れる電流ＩＬは、入力電圧Ｖｉ、インダクタ素子のインダクタンスＬ、スイッチ回路による第２端子の第１端子への接続期間Ｔ１により次式（７）で表され、時間の経過と共に増加する。
ＩＬ＝Ｖｉ／Ｌ×Ｔ１                        ・・・（７）
一方、スイッチ回路が第２端子を第３端子に接続しているとき、インダクタ素子に流れる電流ＩＬは、第３端子の電圧Ｖｏ、インダクタ素子のインダクタンスＬ、スイッチ回路による第２端子の第３端子への接続期間Ｔ２により次式（８）で表され、時間の経過と共に減少する。
ＩＬ＝−Ｖｏ／Ｌ×Ｔ２                      ・・・（８）
式（７）、（８）におけるインダクタ素子に流れる電流ＩＬは等しいため、第３端子の電圧Ｖｏは、式（７）、（８）を変形して次式（９）で表される。
−Ｖｏ＝Ｔ１／Ｔ２×Ｖｉ                    ・・・（９）
従って、制御回路がスイッチ回路による第２端子の第１端子への接続期間および第２端子の第３端子への接続期間の比率を制御することで、第３端子を負の所定電圧に設定できる。このため、内部回路は、負の所定電圧を電源電圧として常に受けることができる。この結果、外部電源回路からの入力電圧による制約を受けることなく内部回路を設計できる。また、スイッチ回路は、リニアレギュレータの可変抵抗素子とは異なり、発熱による電力消費がないため、内部回路の設計時に内部電源回路の発熱を考慮する必要はなく、パッケージの放熱能力から内部回路に許容される発熱量が制限されることはない。従って、半導体装置の高機能化および高速化に寄与できる。
【００１３】
本発明の半導体装置の第４形態では、第１端子は、入力電圧を受ける。第２端子は、インダクタ素子の一端に接続される。第３端子は、インダクタ素子の他端に接続される。第１スイッチ回路は、第２端子を第１端子または接地線のいずれかに接続する。第２スイッチ回路は、第３端子を第４端子または接地線のいずれかに接続する。制御回路は、第４端子を所定電圧に設定するために、第４端子の電圧および入力電圧の大小関係に基づいて第１および第２スイッチ回路のいずれかを選択し、選択側の接続先を第４端子の電圧に応じて切り替えるとともに、非選択側の接続先を接地線ではない側（第１端子側または第４端子側）に固定する。内部回路は、第４端子の電圧を電源電圧として受ける。
【００１４】
このような構成の半導体装置は、第４端子の電圧および入力電圧の大小関係に応じて、前述した第１または第２形態の半導体装置のいずれかと同様に動作する。従って、第４端子を入力電圧より低いまたは高い所定電圧のいずれにも設定することができる。このため、入力電圧が所定電圧より高い側から低い側に変動する場合、あるいは入力電圧が所定電圧より低い側から高い側に変動する場合にも、内部回路は、所定電圧を電源電圧として常に受けることができる。この結果、外部電源回路からの入力電圧による制約を受けることなく内部回路を設計できる。また、スイッチ回路は、リニアレギュレータの可変抵抗素子とは異なり、発熱による電力消費がないため、内部回路の設計時に内部電源回路の発熱を考慮する必要はなく、パッケージの放熱能力から内部回路に許容される発熱量が制限されることはない。従って、半導体装置の高機能化および高速化に寄与できる。
【００１５】
本発明の半導体装置の第４形態の好ましい例では、第１スイッチ回路の第１スイッチは、第２端子を第１端子に接続する。第１スイッチ回路の第２スイッチは、第２端子を接地線に接続する。第２スイッチ回路の第３スイッチは、第３端子を第４端子に接続する。第２スイッチ回路の第４スイッチは、第３端子を接地線に接続する。これにより、第１および第２スイッチ回路を容易に構成できる。
【００１６】
本発明の半導体装置の第５形態では、第１端子は、入力電圧を受ける。第２端子は、インダクタ素子の一端に接続される。第３端子は、インダクタ素子の他端に接続される。第１スイッチ回路は、第２端子を第１端子または接地線のいずれかに接続する。第２スイッチ回路は、第３端子を第４端子または接地線のいずれかに接続する。制御回路は、第４端子を所定電圧に設定するために、第４端子の電圧に応じて、第１および第２スイッチ回路の一方の接続先を接地線側に固定するとともに、第１および第２スイッチ回路の他方の接続先を接地線ではない側（第１端子側または第４端子側）に固定する。内部回路は、第４端子の電圧を電源電圧として受ける。
【００１７】
このような構成の半導体装置では、第１スイッチ回路が第２端子を第１端子に接続し、かつ第２スイッチ回路が第３端子を接地線に接続しているとき、インダクタ素子に流れる電流ＩＬは、入力電圧Ｖｉ、インダクタ素子のインダクタンスＬ、第１スイッチ回路による第２端子の第１端子への接続期間（第２スイッチ回路による第３端子の接地線への接続期間）Ｔ１により次式（１０）で表され、時間の経過と共に増加する。
ＩＬ＝Ｖｉ／Ｌ×Ｔ１                        ・・・（１０）
一方、第１スイッチ回路が第２端子を接地線に接続し、かつ第２スイッチ回路が第３端子を第４端子に接続しているとき、インダクタ素子に流れる電流ＩＬは、第４端子の電圧Ｖｏ、インダクタ素子のインダクタンスＬ、第１スイッチ回路による第２端子の接地線への接続期間（第２スイッチ回路による第３端子の第４端子への接続期間）Ｔ２により次式（１１）で表され、時間の経過と共に減少する。
ＩＬ＝Ｖｏ／Ｌ×Ｔ２                        ・・・（１１）
式（１０）、（１１）におけるインダクタ素子に流れる電流ＩＬは等しいため、第４端子の電圧Ｖｏは、式（１０）、（１１）を変形して次式（１２）で表される。
Ｖｏ＝Ｔ１／Ｔ２×Ｖｉ                      ・・・（１２）
従って、制御回路が第１スイッチ回路による第２端子の第１端子への接続期間および第２端子の接地線への接続期間の比率を制御することで、第４端子を入力電圧より低いまたは高い所定電圧のいずれにも設定することができる。このため、入力電圧が所定電圧より高い側から低い側に変動する場合、あるいは入力電圧が所定電圧より低い側から高い側に変動する場合にも、内部回路は、所定電圧を電源電圧として常に受けることができる。この結果、外部電源回路からの入力電圧による制約を受けることなく内部回路を設計できる。また、スイッチ回路は、リニアレギュレータの可変抵抗素子とは異なり、発熱による電力消費がないため、内部回路の設計時に内部電源回路の発熱を考慮する必要はなく、パッケージの放熱能力から内部回路に許容される発熱量が制限されることはない。従って、半導体装置の高機能化および高速化に寄与できる。
【００１８】
本発明の半導体装置の第５形態の好ましい例では、第１スイッチ回路の第１スイッチは、第２端子を第１端子に接続する。第１スイッチ回路の第２スイッチは、第２端子を接地線に接続する。第２スイッチ回路の第３スイッチは、第３端子を第４端子に接続する。第２スイッチ回路の第４スイッチは、第３端子を接地線に接続する。これにより、第１および第２スイッチ回路を容易に構成できる。
【００１９】
本発明の半導体装置の第６形態では、第１端子は、入力電圧を受ける。第２端子は、インダクタ素子の一端に接続される。第３端子は、インダクタ素子の他端に接続される。第１スイッチ回路は、第２端子を第１または第５端子のいずれかに接続する。第２スイッチ回路は、第３端子を第４端子または接地線のいずれかに接続する。制御回路は、第４端子を第１所定電圧に設定するために第４端子の電圧に応じて第２スイッチ回路の接続先を切り替える動作と、第５端子を第２所定電圧に設定するために第５端子の電圧に応じて第１スイッチ回路の接続先を切り替える動作とを交互に実施する。内部回路は、第４端子の電圧および第５端子の電圧の少なくともいずれかを電源電圧として受ける。
【００２０】
このような構成の半導体装置は、制御回路が第２スイッチ回路の接続先を切り替える動作を実施しているときに、前述した第２形態の半導体装置と同様に動作し、制御回路が第１スイッチ回路の接続先を切り替える動作を実施しているときに、前述した第３形態の半導体装置と同様に動作する。従って、第４端子を入力電圧より高い第１所定電圧に設定できるとともに、第５端子を負の第２所定電圧に設定できる。このため、内部回路は、入力電圧より高い第１所定電圧および負の第２所定電圧を電源電圧として常に受けることができる。この結果、外部電源回路からの入力電圧による制約を受けることなく内部回路を設計できる。また、スイッチ回路は、リニアレギュレータの可変抵抗素子とは異なり、発熱による電力消費がないため、内部回路の設計時に内部電源回路の発熱を考慮する必要はなく、パッケージの放熱能力から内部回路に許容される発熱量が制限されることはない。従って、半導体装置の高機能化および高速化に寄与できる。
【００２１】
本発明の半導体装置の第６形態の好ましい例では、第１スイッチ回路の第１スイッチは、第２端子を第１端子に接続する。第１スイッチ回路の第２スイッチは、第２端子を第５端子に接続する。第２スイッチ回路の第３スイッチは、第３端子を第４端子に接続する。第２スイッチ回路の第４スイッチは、第３端子を接地線に接続する。これにより、第１および第２スイッチ回路を容易に構成できる。
【発明の効果】
【００２２】
本発明の半導体装置では、内部回路が電源電圧として受ける電圧を所定電圧（入力電圧より低い電圧、入力電圧より低い電圧あるいは負電圧）に設定できるため、外部電源回路からの入力電圧による制約を受けることなく内部回路を設計できる。また、内部回路の設計時に内部電源回路の発熱を考慮する必要はなく、パッケージの放熱能力から内部回路に許容される発熱量が制限されることはないため、半導体装置の高機能化および高速化に寄与できる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を用いて本発明の実施形態を説明する。図１は、本発明の半導体装置の第１の基本原理を示している。半導体装置１０は、第１端子１１、第２端子１２、第３端子１３、スイッチ回路１４、制御回路１５、内部回路１６を有している。第１端子１１は、入力電圧Ｖｉを受ける。第２端子１２は、インダクタ素子Ｌ１の一端に接続される。第３端子１３は、インダクタ素子Ｌ１の他端に接続される。第３端子１３（インダクタ素子Ｌ１の他端）は、例えば、容量素子Ｃ１を介して接地線に接続される。スイッチ回路１４は、第２端子１２を第１端子１１または接地線のいずれかに接続する。制御回路１５は、第３端子１３を所定電圧に設定するために、第３端子１３の電圧Ｖｏに応じてスイッチ回路１４の接続先を切り替える。内部回路１６は、第３端子１３の電圧Ｖｏを電源電圧として受ける。
【００２４】
図２は、本発明の半導体装置の第２の基本原理を示している。半導体装置２０は、第１端子２１、第２端子２２、第３端子２３、スイッチ回路２４、制御回路２５、内部回路２６を有している。第１端子２１は、入力電圧Ｖｉを受ける。第２端子２２は、入力電圧Ｖｉを一端で受けるインダクタ素子Ｌ１の他端に接続される。第３端子２３は、例えば、容量素子Ｃ１を介して接地線に接続される。スイッチ回路２４は、第２端子２２を第３端子２３または接地線のいずれかに接続する。制御回路２５は、第３端子２３を所定電圧に設定するために、第３端子２３の電圧Ｖｏに応じてスイッチ回路２４の接続先を切り替える。内部回路２６は、第３端子２３の電圧Ｖｏを電源電圧として受ける。
【００２５】
図３は、本発明の半導体装置の第３の基本原理を示している。半導体装置３０は、第１端子３１、第２端子３２、第３端子３３、スイッチ回路３４、制御回路３５、内部回路３６を有している。第１端子３１は、入力電圧Ｖｉを受ける。第２端子３２は、インダクタ素子Ｌ１を介して接地線に接続される。第３端子３３は、例えば、容量素子Ｃ１を介して接地線に接続される。スイッチ回路３４は、第２端子３２を第１端子３１または第３端子３３のいずれかに接続する。制御回路３５は、第３端子３３を所定電圧に設定するために、第３端子３３の電圧Ｖｏに応じてスイッチ回路３４の接続先を切り替える。内部回路３６は、第３端子３３の電圧Ｖｏを電源電圧として受ける。
【００２６】
図４は、本発明の半導体装置の第４の基本原理を示している。半導体装置４０は、第１端子４１、第２端子４２、第３端子４３、第４端子４４、第１スイッチ回路４５、第２スイッチ回路４６、制御回路４７、内部回路４８を有している。第１端子４１は、入力電圧Ｖｉを受ける。第２端子４２は、インダクタ素子Ｌ１の一端に接続される。第３端子４３は、インダクタ素子Ｌ１の他端に接続される。第４端子４４は、例えば、容量素子Ｃ１を介して接地線に接続される。第１スイッチ回路４５は、第２端子４２を第１端子４１または接地線のいずれかに接続する。第２スイッチ回路４６は、第３端子４３を第４端子４４または接地線のいずれかに接続する。制御回路４７は、第４端子４４を所定電圧に設定するために、第４端子４４の電圧Ｖｏと入力電圧Ｖｉとの大小関係に基づいて第１スイッチ回路４５および第２スイッチ回路４６のいずれかを選択し、選択側の接続先を第４端子４４の電圧Ｖｏに応じて切り替えるとともに、非選択側の接続先を接地線ではない側（第１端子４１側または第４端子４４側）に固定する。内部回路４８は、第４端子４４の電圧Ｖｏを電源電圧として受ける。
【００２７】
図５は、本発明の半導体装置の第５の基本原理を示している。図４で説明した要素と同一の要素については、同一の符号を付して説明を省略する。半導体装置５０は、図４の制御回路４７に代えて制御回路５１を有することを除いて、図４の半導体装置４０と同一である。制御回路５１は、第４端子４４を所定電圧に設定するために、第４端子４４の電圧Ｖｏに応じて、第１スイッチ回路４５および第２スイッチ回路４６の一方の接続先を接地線側に固定するとともに、第１スイッチ回路４５および第２スイッチ回路４６の他方の接続先を接地線ではない側（第１端子４１側または第４端子４４側）に固定する。
【００２８】
図６は、本発明の半導体装置の第６の基本原理を示している。半導体装置６０は、第１端子６１、第２端子６２、第３端子６３、第４端子６４、第５端子６５、第１スイッチ回路６６、第２スイッチ回路６７、制御回路６８、内部回路６９を有している。第１端子６１は、入力電圧Ｖｉを受ける。第２端子６２は、インダクタ素子Ｌ１の一端に接続される。第３端子６３は、インダクタ素子Ｌ１の他端に接続される。第４端子６４は、例えば、容量素子Ｃ１を介して接地線に接続される。第５端子６５は、例えば、容量素子Ｃ２を介して接地線に接続される。第１スイッチ回路６６は、第２端子６２を第１端子６１または第５端子６５のいずれかに接続する。第２スイッチ回路６７は、第３端子６３を第４端子６４または接地線のいずれかに接続する。制御回路６８は、第４端子６４を第１所定電圧に設定するために第４端子６４の電圧Ｖｏ１に応じて第２スイッチ回路６７の接続先を切り替える動作と、第５端子６５を第２所定電圧に設定するために第５端子６５の電圧Ｖｏ２に応じて第１スイッチ回路６６の接続先を切り替える動作とを交互に実施する。内部回路６９は、第４端子６４の電圧Ｖｏ１および第５端子６５の電圧Ｖｏ２の少なくともいずれかを電源電圧として受ける。
【００２９】
図７および図８は、本発明の半導体装置の第１の実施形態を示している。半導体装置ＳＤ１は、第１スイッチＳＷ１および第２スイッチＳＷ２（スイッチ回路）、制御回路ＣＴＬ１、ロジック回路ＬＣ１（内部回路）、外部端子Ｐ１１〜Ｐ１５を有している。スイッチＳＷ１、ＳＷ２、制御回路ＣＴＬ１およびロジック回路ＬＣ１は、例えば、共通の半導体チップ上に形成されている。また、半導体装置ＳＤ１は、例えば、図８に示すように、携帯電話等の電子機器ＥＤに搭載されるプリント基板ＰＣＢ１上に実装されている。
【００３０】
外部端子Ｐ１１（第１端子）は、プリント基板ＰＣＢ１上で外部電源回路（図示せず）に接続され、入力電圧Ｖｉを受けている。外部端子Ｐ１２（第２端子）および外部端子Ｐ１３（第３端子）は、プリント基板ＰＣＢ１上でコイルＬ１（インダクタ素子）を介して互いに接続されている。コイルＬ１と外部端子Ｐ１３との接続ノードは、プリント基板ＰＣＢ１上で平滑用コンデンサＣ１を介して接地線に接続されている。また、コイルＬ１と外部端子Ｐ１３との接続ノードは、プリント基板ＰＣＢ１上で抵抗Ｒ１ａ、Ｒ２ａを介して接地線に接続されている。外部端子Ｐ１４は、プリント基板ＰＣＢ１上で抵抗Ｒ１ａと抵抗Ｒ１ｂとの接続ノードに接続されている。すなわち、外部端子Ｐ１４は、外部端子Ｐ１３の電圧Ｖｏを分圧した分圧電圧Ｖｄを受けている。外部端子Ｐ１５は、プリント基板ＰＣＢ１上で接地線に接続されている。
【００３１】
制御回路ＣＴＬ１は、参照電圧発生器ＶＧ、誤差増幅器ＥＲＡ１、三角波発振器ＯＳＣ、ＰＷＭ比較器ＣＭＰ１（電圧パルス変換器）を有している。参照電圧発生器ＶＧは、参照電圧Ｖｒを生成して誤差増幅器ＥＲＡ１に出力する。誤差増幅器ＥＲＡ１は、非反転入力端子（＋端子）で参照電圧Ｖｒを受けるとともに、反転入力端子（−端子）で分圧電圧Ｖｄを受けている。誤差増幅回路ＥＲＡ１は、分圧電圧Ｖｄと参照電圧Ｖｒとの電圧差を増幅して電圧差信号ＤＩＦとしてＰＷＭ比較器ＣＭＰ１の反転入力端子に出力する。電圧差信号ＤＩＦの電圧値は、分圧電圧Ｖｄと参照電圧Ｖｒとの電圧差が大きいほど高くなる。三角波発振器ＯＳＣは、所定周期Ｔの三角波信号ＴＷ（発振信号）を生成してＰＷＭ比較器ＣＭＰ１の非反転入力端子に出力する。
【００３２】
ＰＷＭ比較器ＣＭＰ１は、例えば電圧比較器で構成され、電圧差信号ＤＩＦの電圧値と三角波信号ＴＷの電圧値との大小関係に応じて、スイッチＳＷ１、ＳＷ２にそれぞれ出力するスイッチ制御信号Ｓ１、Ｓ２を遷移させる。ＰＷＭ比較器ＣＭＰ１の詳細な動作については、図９で説明する。スイッチＳＷ１は、例えばｐＭＯＳトランジスタで構成され、スイッチ制御信号Ｓ１が低レベルであるときにオンし、外部端子Ｐ１２を外部端子Ｐ１１に接続する。スイッチＳＷ２は、例えばｎＭＯＳトランジスタで構成され、スイッチ制御信号Ｓ２が高レベルであるときにオンし、外部端子Ｐ１２を外部端子Ｐ１５（すなわち、接地線）に接続する。ロジック回路ＬＣ１は、外部端子Ｐ１３の電圧Ｖｏを電源電圧として受けている。
【００３３】
図９は、図７のＰＷＭ比較器ＣＭＰ１の動作を示している。ＰＷＭ比較器ＣＭＰ１は、電圧差信号ＤＩＦの電圧値が三角波信号ＴＷの電圧値より低いときに、スイッチ制御信号Ｓ１、Ｓ２を高レベルに固定する。ＰＷＭ比較器ＣＭＰ１は、電圧差信号ＤＩＦの電圧値が三角波信号ＴＷの電圧値より高いときに、スイッチ制御信号Ｓ１、Ｓ２を低レベルに固定する。すなわち、スイッチ制御信号Ｓ１、Ｓ２は、電圧差信号ＤＩＦの電圧値と三角波信号ＴＷの電圧値との大小関係の反転に同期して遷移する。三角波信号ＴＷの電圧値の上昇率および下降率は一定であるため、電圧差信号ＤＩＦの電圧値に対応したパルス幅を有するスイッチ制御信号Ｓ１、Ｓ２を生成できる。
【００３４】
従って、スイッチＳＷ１は、三角波信号ＴＷの周期Ｔのうち、電圧差信号ＤＩＦの電圧値が三角波信号ＴＷの電圧値より低い期間Ｔ２（Ｔ２ａ＋Ｔ２ｂ）中にオフする。スイッチＳＷ１は、三角波信号ＴＷの周期Ｔのうち、電圧差信号ＤＩＦの電圧値が三角波信号ＴＷの電圧値より高い期間Ｔ１中にオンする。一方、スイッチＳＷ２は、三角波信号ＴＷの周期Ｔのうち、電圧差信号ＤＩＦの電圧値が三角波信号ＴＷの電圧値より低い期間Ｔ２（Ｔ２ａ＋Ｔ２ｂ）中にオンする。スイッチＳＷ２は、三角波信号ＴＷの周期Ｔのうち、電圧差信号ＤＩＦの電圧値が三角波信号ＴＷの電圧値より高い期間Ｔ１中にオフする。
【００３５】
電圧差信号ＤＩＦの電圧値は、分圧電圧Ｖｄと参照電圧Ｖｒとの電圧差が大きいほど高くなるため、周期ＴのうちスイッチＳＷ１のオン期間Ｔ１が占める割合は、分圧電圧Ｖｄと参照電圧Ｖｒとの電圧差が大きいほど少なくなる。換言すれば、周期ＴのうちスイッチＳＷ１のオフ期間Ｔ２が占める割合は、分圧電圧Ｖｄと参照電圧Ｖｒとの電圧差が大きいほど多くなる。スイッチＳＷ１のオン期間Ｔ１は、外部端子Ｐ１２の外部端子Ｐ１１への接続期間に対応する。また、スイッチＳＷ１のオフ期間Ｔ２は、外部端子Ｐ１２の外部端子Ｐ１５（接地線）への接続期間に対応する。従って、外部端子Ｐ１３の電圧Ｖｏは、前述した式（３）で表される。制御回路ＣＴＬ１がスイッチＳＷ１、ＳＷ２のオン期間・オフ期間の比率を制御することで、外部端子Ｐ１３は、入力電圧Ｖｉより低い所定電圧に設定される。
【００３６】
以上、第１の実施形態では、制御回路ＣＴＬ１がスイッチＳＷ１、ＳＷ２のオン期間・オフ期間の比率を制御することで、外部端子Ｐ１３を入力電圧Ｖｉより低い所定電圧に設定できる。このため、ロジック回路ＬＣ１は、入力電圧Ｖｉより低い所定電圧を電源電圧として常に受けることができる。この結果、外部電源回路からの入力電圧Ｖｉによる制約を受けることなくロジック回路ＬＣ１を設計できる。また、スイッチＳＷ１、ＳＷ２は、発熱による電力消費がないため、ロジック回路ＬＣ１の設計時に内部電源回路の発熱を考慮する必要はなく、パッケージの放熱能力からロジック回路ＬＣ１に許容される発熱量が制限されることはない。従って、半導体装置ＳＤ１の高機能化および高速化に寄与できる。
【００３７】
図１０は、本発明の半導体装置の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。半導体装置ＳＤ２は、第１スイッチＳＷ１および第２スイッチＳＷ２（スイッチ回路）、制御回路ＣＴＬ１、ロジック回路ＬＣ２（内部回路）、外部端子Ｐ２１〜Ｐ２５を有している。第１の実施形態と同様に、スイッチＳＷ１、ＳＷ２、制御回路ＣＴＬ１およびロジック回路ＬＣ２は、例えば、共通の半導体チップ上に形成されている。また、半導体装置ＳＤ２は、例えば、携帯電話等の電子機器に搭載されるプリント基板ＰＣＢ２上に実装されている。
【００３８】
外部端子Ｐ２１（第１端子）は、プリント基板ＰＣＢ２上で外部電源回路（図示せず）に接続され、入力電圧Ｖｉを受けている。外部端子Ｐ２２（第２端子）は、プリント基板ＰＣＢ２上でコイルＬ１（インダクタ素子）を介して外部電源回路と外部端子Ｐ２１との接続ノードに接続されている。外部端子Ｐ２３（第３端子）は、プリント基板ＰＣＢ２上で平滑用コンデンサＣ１を介して接地線に接続されている。また、コンデンサＣ１と外部端子Ｐ２３との接続ノードは、プリント基板ＰＣＢ２上で抵抗Ｒ１ｂ、Ｒ２ｂを介して接地線に接続されている。外部端子Ｐ２４は、プリント基板ＰＣＢ２上で抵抗Ｒ１ｂと抵抗Ｒ２ｂとの接続ノードに接続されている。すなわち、外部端子Ｐ２４は、外部端子Ｐ２３の電圧Ｖｏを分圧した分圧電圧Ｖｄを受けている。外部端子Ｐ２５は、プリント基板ＰＣＢ２上で接地線に接続されている。スイッチＳＷ１は、スイッチ制御信号Ｓ１が低レベルであるときにオンし、外部端子Ｐ２２を外部端子Ｐ２３に接続する。スイッチＳＷ２は、スイッチ制御信号Ｓ２が高レベルであるときにオンし、外部端子Ｐ２２を外部端子Ｐ２５（すなわち、接地線）に接続する。ロジック回路ＬＣ２は、外部端子Ｐ２３の電圧Ｖｏを電源電圧として受けている。
【００３９】
このような構成の半導体装置ＳＤ２では、スイッチＳＷ２のオン期間Ｔ１は、外部端子Ｐ２２の外部端子Ｐ２５（接地線）への接続期間に対応する。また、スイッチＳＷ２のオフ期間Ｔ２は、外部端子Ｐ２２の外部端子Ｐ２３への接続期間に対応する。従って、外部端子Ｐ２３の電圧Ｖｏは、前述した式（６）で表される。制御回路ＣＴＬ１がスイッチＳＷ１、ＳＷ２のオン期間・オフ期間の比率を制御することで、外部端子Ｐ２３は、入力電圧Ｖｉより高い所定電圧に設定される。
【００４０】
以上、第２の実施形態では、制御回路ＣＴＬ１がスイッチＳＷ１、Ｓ２のオン期間・オフ期間の比率を制御することで、外部端子Ｐ２３を入力電圧Ｖｉより高い所定電圧に設定できる。このため、ロジック回路ＬＣ２は、入力電圧Ｖｉより高い所定電圧を電源電圧として常に受けることができる。この結果、第１の実施形態と同様に、外部電源回路からの入力電圧Ｖｉによる制約を受けることなくロジック回路ＬＣ２を設計できる。また、スイッチＳＷ１、ＳＷ２は、発熱による電力消費がないため、ロジック回路ＬＣ２の設計時に内部電源回路の発熱を考慮する必要はなく、パッケージの放熱能力からロジック回路ＬＣ２に許容される発熱量が制限されることはない。従って、半導体装置ＳＤ２の高機能化および高速化に寄与できる。
【００４１】
図１１は、本発明の半導体装置の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。半導体装置ＳＤ３は、第１スイッチＳＷ１および第２スイッチＳＷ２（スイッチ回路）、制御回路ＣＴＬ１、ロジック回路ＬＣ３、外部端子Ｐ３１〜Ｐ３５を有している。第１の実施形態と同様に、スイッチＳＷ１、ＳＷ２、制御回路ＣＴＬ１およびロジック回路ＬＣ３は、例えば、共通の半導体チップ上に形成されている。また、半導体装置ＳＤ３は、例えば、携帯電話等の電子機器に搭載されるプリント基板ＰＣＢ３上に実装されている。
【００４２】
外部端子Ｐ３１（第１端子）は、プリント基板ＰＣＢ３上で外部電源回路（図示せず）に接続され、入力電圧Ｖｉを受けている。外部端子Ｐ３２（第２端子）は、プリント基板ＰＣＢ３上でコイルＬ１（インダクタ素子）を介して接地線に接続されている。外部端子Ｐ３３（第３端子）は、プリント基板ＰＣＢ３上で平滑用コンデンサＣ１を介して接地線に接続されている。また、コンデンサＣ１と外部端子Ｐ３３との接続ノードは、プリント基板ＰＣＢ３上で抵抗Ｒ１ｃ、Ｒ２ｃを介して正電圧Ｖｐの供給線に接続されている。外部端子Ｐ３４は、プリント基板ＰＣＢ３上で抵抗Ｒ１ｃと抵抗Ｒ２ｃとの接続ノードに接続されている。すなわち、外部端子Ｐ３４は、外部端子Ｐ３３の電圧Ｖｏを分圧した分圧電圧Ｖｄを受けている。外部端子Ｐ３５は、プリント基板ＰＣＢ１上で接地線に接続されている。スイッチＳＷ１は、スイッチ制御信号Ｓ１が低レベルであるときにオンし、外部端子Ｐ３２を外部端子Ｐ３１に接続する。スイッチＳＷ２は、スイッチ制御信号Ｓ２が高レベルであるときにオンし、外部端子Ｐ３２を外部端子Ｐ３３に接続する。ロジック回路ＬＣ３は、外部端子Ｐ３３の電圧Ｖｏを電源電圧として受けている。
【００４３】
このような構成の半導体装置ＳＤ３では、スイッチＳＷ１のオン期間Ｔ１は、外部端子Ｐ３２の外部端子Ｐ３１への接続期間に対応する。また、スイッチＳＷ１のオフ期間Ｔ２は、外部端子Ｐ３２の外部端子Ｐ３３への接続期間に対応する。従って、外部端子Ｐ３３の電圧Ｖｏは、前述した式（９）で表される。制御回路ＣＴＬ１がスイッチＳＷ１、ＳＷ２のオン期間・オフ期間の比率を制御することで、外部端子３３は、負の所定電圧に設定される。
【００４４】
以上、第３の実施形態では、制御回路ＣＴＬ１がスイッチＳＷ１、Ｓ２のオン期間・オフ期間の比率を制御することで、外部端子Ｐ３３を負の所定電圧に設定できる。このため、ロジック回路ＬＣ３は、負の所定電圧を電源電圧として常に受けることができる。この結果、第１の実施形態と同様に、外部電源回路からの入力電圧Ｖｉによる制約を受けることなくロジック回路ＬＣ３を設計できる。また、スイッチＳＷ１、ＳＷ２は、発熱による電力消費がないため、ロジック回路ＬＣ３の設計時に内部電源回路の発熱を考慮する必要はなく、パッケージの放熱能力からロジック回路ＬＣ３に許容される発熱量が制限されることはない。従って、半導体装置ＳＤ３の高機能化および高速化に寄与できる。
【００４５】
図１２は、本発明の半導体装置の第４の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。半導体装置ＳＤ４は、第１スイッチＳＷ１および第２スイッチＳＷ２（第１スイッチ回路）、第３スイッチＳＷ３および第４スイッチＳＷ４（第２スイッチ回路）、制御回路ＣＴＬ２、ロジック回路ＬＣ４（内部回路）、外部端子Ｐ４１〜Ｐ４６を有している。第１の実施形態と同様に、スイッチＳＷ１〜ＳＷ４、制御回路ＣＴＬ２およびロジック回路ＬＣ４は、例えば、共通の半導体チップ上に形成されている。また、半導体装置ＳＤ４は、例えば、携帯電話等の電子機器に搭載されるプリント基板ＰＣＢ４上に実装されている。
【００４６】
外部端子Ｐ４１（第１端子）は、プリント基板ＰＣＢ４上で外部電源回路（図示せず）に接続され、入力電圧Ｖｉを受けている。外部端子Ｐ４２（第２端子）および外部端子Ｐ４３（第３端子）は、プリント基板ＰＣＢ４上でコイルＬ１（インダクタ素子）を介して互いに接続されている。外部端子Ｐ４４（第４端子）は、プリント基板ＰＣＢ４上で平滑用コンデンサＣ１を介して接地線に接続されている。また、コンデンサＣ１と外部端子Ｐ４４との接続ノードは、プリント基板ＰＣＢ４上で抵抗Ｒ１ｄ、Ｒ２ｄを介して接地線に接続されている。外部端子Ｐ４５は、プリント基板ＰＣＢ４上で抵抗Ｒ１ｄと抵抗Ｒ２ｄとの接続ノードに接続されている。すなわち、外部端子Ｐ４５は、外部端子Ｐ４４の電圧Ｖｏを分圧した分圧電圧Ｖｄを受けている。外部端子Ｐ４６は、プリント基板ＰＣＢ４上で接地線に接続されている。
【００４７】
制御回路ＣＴＬ２は、第１の実施形態（図７）のＰＷＭ比較器ＣＭＰ１に代えてＰＷＭ比較器ＣＭＰ２（電圧パルス変換器）を有することを除いて、第１の実施形態の制御回路ＣＴＬ１と同一である。ＰＷＭ比較器ＣＭＰ２は、例えば電圧比較器で構成され、電圧差信号ＤＩＦの電圧値と三角波信号ＴＷの電圧値との大小関係に応じて、スイッチＳＷ１〜ＳＷ４にそれぞれ出力する第１スイッチ制御信号Ｓ１、Ｓ２、第２スイッチ制御信号Ｓ３、Ｓ４を遷移させる。ＰＷＭ比較器ＣＭＰ２の詳細な動作については、図１３および図１４で説明する。スイッチＳＷ１は、スイッチ制御信号Ｓ１が低レベルであるときにオンし、外部端子Ｐ４２を外部端子Ｐ４１に接続する。スイッチＳＷ２は、スイッチ制御信号Ｓ２が高レベルであるときにオンし、外部端子Ｐ４２を外部端子Ｐ４６（すなわち、接地線）に接続する。スイッチＳＷ３は、例えばｐＭＯＳトランジスタで構成され、スイッチ制御信号Ｓ３が低レベルであるときにオンし、外部端子Ｐ４３を外部端子Ｐ４４に接続する。スイッチＳＷ４は、例えばｎＭＯＳトランジスタで構成され、スイッチ制御信号Ｓ４が高レベルであるときにオンし、外部端子Ｐ４３を外部端子Ｐ４６（すなわち、接地線）に接続する。ロジック回路ＬＣ４は、外部端子Ｐ４４の電圧Ｖｏを電源電圧として受けている。
【００４８】
図１３は、外部端子Ｐ４４の電圧Ｖｏが入力電圧Ｖｉより低いときのＰＷＭ比較器ＣＭＰ２の動作を示している。ＰＷＭ比較器ＣＭＰ２は、外部端子Ｐ４４の電圧Ｖｏが入力電圧Ｖｉより低いときに、電圧差信号ＤＩＦの電圧値と三角波信号ＴＷと電圧値との大小関係に応じてスイッチ制御信号Ｓ１、Ｓ２を遷移させるとともに、スイッチＳＷ３をオンさせるためにスイッチ制御信号Ｓ３、Ｓ４を低レベルに固定する。外部端子Ｐ４４の電圧Ｖｏが入力電圧Ｖｉより低いときに、スイッチＳＷ３はオンし、スイッチＳＷ４はオフするため、半導体装置ＳＤ４は、第１の実施形態（図７）の半導体装置ＳＤ１と同様に動作する。従って、外部端子Ｐ４４は、入力電圧Ｖｉより低い所定電圧に設定される。
【００４９】
図１４は、外部端子Ｐ４４の電圧Ｖｏが入力電圧Ｖｉより高いときのＰＷＭ比較器ＣＭＰ２の動作を示している。ＰＷＭ比較器ＣＭＰ２は、外部端子Ｐ４４の電圧Ｖｏが入力電圧Ｖｉより高いときに、スイッチＳＷ１をオンさせるためにスイッチ制御信号Ｓ１、Ｓ２を低レベルに固定するとともに、電圧差信号ＤＩＦの電圧値と三角波信号ＴＷと電圧値との大小関係に応じてスイッチ制御信号Ｓ３、Ｓ４を制御する。外部端子Ｐ４４の電圧Ｖｏが入力電圧Ｖｉより高いときに、スイッチＳＷ１はオンし、スイッチＳＷ２はオフするため、半導体装置ＳＤ４は、第２の実施形態（図１０）の半導体装置ＳＤ２と同様に動作する。従って、外部端子Ｐ４４は、入力電圧Ｖｉより高い所定電圧に設定される。
【００５０】
以上、第４の実施形態では、半導体装置ＳＤ４は、外部端子Ｐ４４の電圧Ｖｏおよび入力電圧Ｖｉの大小関係に応じて、第１の実施形態の半導体装置ＳＤ１または第２の実施形態の半導体装置ＳＤ２のいずれかと同様に動作する。従って、外部端子Ｐ４４を入力電圧Ｖｉより低いまたは高い所定電圧のいずれにも設定できる。このため、入力電圧Ｖｉが所定電圧より高い側から低い側に変動する場合、あるいは入力電圧Ｖｉが所定電圧より低い側から高い側に変動する場合にも、ロジック回路ＬＣ４は、所定電圧を電源電圧として常に受けることができる。この結果、第１の実施形態と同様に、外部電源回路からの入力電圧Ｖｉによる制約を受けることなくロジック回路ＬＣ４を設計できる。また、スイッチＳＷ１〜ＳＷ４は、発熱による電力消費がないため、ロジック回路ＬＣ４の設計時に内部電源回路の発熱を考慮する必要はなく、パッケージの放熱能力からロジック回路ＬＣ４に許容される発熱量が制限されることはない。従って、半導体装置ＳＤ４の高機能化および高速化に寄与できる。
【００５１】
図１５は、本発明の半導体装置の第５の実施形態を示している。第１および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。半導体装置ＳＤ５は、第４の実施形態（図１２）の制御回路ＣＴＬ２に代えて制御回路ＣＴＬ３を有することを除いて、第４の実施形態の半導体装置ＳＤ４と同一である。第１の実施形態と同様に、スイッチＳＷ１〜ＳＷ４、制御回路ＣＴＬ３およびロジック回路ＬＣ４は、例えば、共通の半導体チップ上に形成されている。また、半導体装置ＳＤ５は、例えば、携帯電話等の電子機器に搭載されるプリント基板ＰＣＢ５上に実装されている。
【００５２】
制御回路ＣＴＬ３は、第１の実施形態（図７）のＰＷＭ比較器ＣＭＰ１に代えてＰＷＭ比較器ＣＭＰ３（電圧パルス変換器）を有することを除いて、第１の実施形態の制御回路ＣＴＬ１と同一である。ＰＷＭ比較器ＣＭＰ３は、例えば電圧比較器で構成され、電圧差信号ＤＩＦの電圧値と三角波信号ＴＷの電圧値との大小関係に応じて、スイッチＳＷ１〜ＳＷ４にそれぞれ出力するスイッチ制御信号Ｓ１〜Ｓ４を遷移させる。
【００５３】
図１６は、図１５のＰＷＭ比較器ＣＭＰ３の動作を示している。ＰＷＭ比較器ＣＭＰ３は、電圧差信号ＤＩＦの電圧値が三角波信号ＴＷの電圧値より低いときに、スイッチ制御信号Ｓ１、Ｓ２を高レベルに固定するとともに、スイッチ制御信号Ｓ３、Ｓ４を低レベルに固定する。ＰＷＭ比較器ＣＭＰ３は、電圧差信号ＤＩＦの電圧値が三角波信号ＴＷの電圧値より高いときに、スイッチ制御信号Ｓ１、Ｓ２を低レベルに固定するとともに、スイッチ制御信号Ｓ３、Ｓ４を高レベルに固定する。すなわち、スイッチ制御信号Ｓ１〜Ｓ４は、電圧差信号ＤＩＦの電圧値と三角波信号ＴＷの電圧値との大小関係の反転に同期して遷移する。
【００５４】
従って、スイッチＳＷ１、ＳＷ４は、三角波信号ＴＷの周期Ｔのうち、電圧差信号ＤＩＦの電圧値が三角波信号ＴＷの電圧値より低い期間Ｔ２（Ｔ２ａ＋Ｔ２ｂ）中にオフする。スイッチＳＷ１、ＳＷ４は、三角波信号ＴＷの周期Ｔのうち、電圧差信号ＤＩＦの電圧値が三角波信号ＴＷの電圧値より高い期間Ｔ１中にオンする。一方、スイッチＳＷ２、ＳＷ３は、三角波信号ＴＷの周期Ｔのうち、電圧差信号ＤＩＦの電圧値が三角波信号ＴＷの電圧値より低い期間Ｔ２（Ｔ２ａ＋Ｔ２ｂ）中にオンする。スイッチＳＷ２、ＳＷ３は、三角波信号ＴＷの周期Ｔのうち、電圧差信号ＤＩＦの電圧値が三角波信号ＴＷの電圧値より高い期間Ｔ１中にオフする。
【００５５】
電圧差信号ＤＩＦの電圧値は、分圧電圧Ｖｄと参照電圧Ｖｒとの電圧差が大きいほど高くなるため、周期ＴのうちスイッチＳＷ１、ＳＷ４のオン期間Ｔ１が占める割合は、分圧電圧Ｖｄと参照電圧Ｖｒとの電圧差が大きいほど少なくなる。換言すれば、周期ＴのうちスイッチＳＷ１、ＳＷ４のオフ期間Ｔ２が占める割合は、分圧電圧Ｖｄと参照電圧Ｖｒとの電圧差が大きいほど多くなる。スイッチＳＷ１、ＳＷ４のオン期間Ｔ１は、外部端子Ｐ４２の外部端子Ｐ４１への接続期間、外部端子Ｐ４３の外部端子Ｐ４６（接地線）への接続期間に対応する。また、スイッチＳＷ１、ＳＷ４のオフ期間Ｔ２は、外部端子Ｐ４２の外部端子Ｐ４６（接地線）への接続期間、外部端子Ｐ４３の外部端子Ｐ４４への接続期間に対応する。従って、外部端子Ｐ４４の電圧Ｖｏは、前述した式（１２）で表される。制御回路ＣＴＬ３がスイッチＳＷ１〜ＳＷ４のオン期間・オフ期間の比率を制御することで、外部端子Ｐ４４は、入力電圧Ｖｉより低いまたは高い所定電圧のいずれにも設定される。以上、第５の実施形態でも、第４の実施形態と同様の効果が得られる。
【００５６】
図１７は、本発明の半導体装置の第６の実施形態を示している。第１〜第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。半導体装置ＳＤ６は、第１スイッチＳＷ１および第２スイッチＳＷ２（第１スイッチ回路）、第３スイッチＳＷ３および第４スイッチＳＷ４（第２スイッチ回路）、制御回路ＣＴＬ４、ロジック回路ＬＣ５（内部回路）、外部端子Ｐ６１〜Ｐ６６を有している。第１の実施形態と同様に、スイッチＳＷ１〜ＳＷ４、制御回路ＣＴＬ４およびロジック回路ＬＣ５は、例えば、共通の半導体チップ上に形成されている。また、半導体装置ＳＤ６は、例えば、携帯電話等の電子機器に搭載されるプリント基板ＰＣＢ６上に実装されている。
【００５７】
外部端子Ｐ６１（第１端子）は、プリント基板ＰＣＢ６上で電源回路（図示せず）に接続され、入力電圧Ｖｉを受けている。外部端子Ｐ６２（第２端子）および外部端子Ｐ６３（第３端子）は、プリント基板ＰＣＢ６上でコイルＬ１（インダクタ素子）を介して互いに接続されている。外部端子Ｐ６４（第４端子）は、プリント基板ＰＣＢ６上で平滑用コンデンサＣ１を介して接地線に接続されている。また、コンデンサＣ１と外部端子Ｐ６４との接続ノードは、プリント基板ＰＣＢ６上で抵抗Ｒ１ｂ、Ｒ２ｂを介して接地線に接続されている。外部端子６５（第５端子）は、プリント基板ＰＣＢ６上で平滑用コンデンサＣ２を介して接地線に接続されている。また、コンデンサＣ２と外部端子Ｐ６５との接続ノードは、プリント基板ＰＣＢ６上で抵抗Ｒ１ｃ、Ｒ２ｃを介して正電圧Ｖｐの供給線に接続されている。外部端子Ｐ６６は、プリント基板ＰＣＢ６上で抵抗Ｒ１ｂと抵抗Ｒ２ｂとの接続ノードに接続されている。すなわち、外部端子Ｐ６６は、外部端子Ｐ６４の電圧Ｖｏ１を分圧した分圧電圧Ｖｄ１を受けている。外部端子Ｐ６７は、プリント基板ＰＣＢ６上で抵抗Ｒ１ｃと抵抗Ｒ２ｃとの接続ノードに接続されている。すなわち、外部端子Ｐ６７は、外部端子Ｐ６５の電圧Ｖｏ２を分圧した分圧電圧Ｖｄ２を受けている。外部端子Ｐ６８は、プリント基板ＰＣＢ６上で接地線に接続されている。
【００５８】
制御回路ＣＴＬ４は、第１の実施形態（図７）の誤差増幅器ＥＲＡ１およびＰＷＭ比較器ＣＭＰ１に代えて誤差増幅器ＥＲＡ２およびＰＷＭ比較器ＣＭＰ４（電圧パルス変換器）を有することを除いて、第１の実施形態の制御回路ＣＴＬ１と同一である。誤差増幅回路ＥＲＡ２は、非反転入力端子（＋端子）で参照電圧Ｖｒを受けるとともに、反転入力端子の一方および他方（図の上側および下側）で分圧電圧Ｖｄ１、Ｖｄ２をそれぞれ受けている。誤差増幅回路ＥＲＡ２は、分圧電圧Ｖｄ１、Ｖｄ２を三角波信号ＴＷのサイクル毎に交互に選択し、選択した分圧電圧と参照電圧Ｖｒとの電圧差を増幅して電圧差信号ＤＩＦとしてＰＷＭ比較器ＣＭＰ４の反転入力端子に出力する。ＰＷＭ比較器ＣＭＰ４は、例えば電圧比較器で構成され、電圧差信号ＤＩＦの電圧値と三角波信号ＴＷの電圧値との大小関係に応じて、スイッチＳＷ１〜ＳＷ４にそれぞれ出力する第１スイッチ制御信号Ｓ１、Ｓ２、第２スイッチ制御信号Ｓ３、Ｓ４を遷移させる。ＰＷＭ比較器ＣＭＰ４の詳細な動作については、図１８および図１９で説明する。
【００５９】
スイッチＳＷ１は、スイッチ制御信号Ｓ１が低レベルであるときにオンし、外部端子Ｐ６２を外部端子Ｐ６１に接続する。スイッチＳＷ２は、スイッチ制御信号Ｓ２が高レベルであるときにオンし、外部端子Ｐ６２を外部端子Ｐ６５に接続する。スイッチＳＷ３は、スイッチ制御信号Ｓ３が低レベルであるときにオンし、外部端子Ｐ６３を外部端子Ｐ６４に接続する。スイッチＳＷ４は、スイッチ制御信号Ｓ４が高レベルであるときにオンし、外部端子Ｐ６３を外部端子Ｐ６８（すなわち、接地線）に接続する。ロジック回路ＬＣ５は、外部端子Ｐ６４の電圧Ｖｏ１および外部端子Ｐ６５の電圧Ｖｏ２を電源電圧として受けている。
【００６０】
図１８は、誤差増幅器ＥＲＡ２による分圧電圧Ｖｄ２の選択時におけるＰＷＭ比較器ＣＭＰ４の動作を示している。ＰＷＭ比較器ＣＭＰ４は、誤差増幅器ＥＲＡ２の分圧電圧Ｖｄ２の選択中に、電圧差信号ＤＩＦの電圧値と三角波信号ＴＷと電圧値との大小関係に応じてスイッチ制御信号Ｓ１、Ｓ２を遷移させるとともに、スイッチＳＷ４をオンさせるためにスイッチ制御信号Ｓ３、Ｓ４を高レベルに固定する。スイッチＳＷ３はオフし、スイッチＳＷ４はオンするため、半導体装置ＳＤ６は、第３の実施形態（図１１）の半導体装置ＳＤ３と同様に動作する。従って、外部端子Ｐ６５は、負の所定電圧に設定される。
【００６１】
図１９は、誤差増幅器ＥＲＡ２による分圧電圧Ｖｄ１の選択時におけるＰＷＭ比較器ＣＭＰ４の動作を示している。ＰＷＭ比較器ＣＭＰ４は、誤差増幅器ＥＲＡ２の分圧電圧Ｖｄ１の選択中に、スイッチＳＷ１をオンさせるためにスイッチ制御信号Ｓ１、Ｓ２を低レベルに固定するとともに、電圧差信号ＤＩＦの電圧値と三角波信号ＴＷと電圧値との大小関係に応じてスイッチ制御信号Ｓ３、Ｓ４を遷移させる。スイッチＳＷ１はオンし、スイッチＳＷ２はオフするため、半導体装置ＳＤ６は、第２の実施形態（図１０）の半導体装置ＳＤ２と同様に動作する。従って、外部端子Ｐ６４は、入力電圧Ｖｉより高い所定電圧に設定される。
【００６２】
以上、第６の実施形態では、半導体装置ＳＤ６は、制御回路ＣＴＬ４がスイッチＳＷ３、ＳＷ４を制御しているときに、第２の実施形態の半導体装置ＳＤ２と同様に動作し、制御回路ＣＴＬ４がスイッチＳＷ１、ＳＷ２を制御しているときに、第３の実施形態の半導体装置ＳＤ３と同様に動作する。従って、外部端子Ｐ６４を入力電圧Ｖｉより高い所定電圧に設定できるとともに、外部端子Ｐ６５を負の所定電圧に設定できる。このため、ロジック回路ＬＣ５は、入力電圧Ｖｉより高い所定電圧および負の所定電圧を電源電圧として常に受けることができる。この結果、第１の実施形態と同様に、外部電源回路からの入力電圧Ｖｉによる制約を受けることなくロジック回路ＬＣ５を設計できる。また、スイッチＳＷ１〜ＳＷ４は、発熱による電力消費がないため、ロジック回路ＬＣ５の設計時に内部電源回路の発熱を考慮する必要はなく、パッケージの放熱能力からロジック回路ＬＣ５に許容される発熱量が制限されることはない。従って、半導体装置ＳＤ６の高機能化および高速化に寄与できる。
【００６３】
なお、第１の実施形態では、半導体装置ＳＤ１（図７）がＰＷＭ制御方式の制御回路ＣＴＬ１を有する例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、半導体装置ＳＤ１は、図２０、２１にそれぞれ示すような制御回路ＣＴＬ５、ＣＴＬ６を有してもよい。図２０は、図７の制御回路ＣＴＬ１の変形例を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。制御回路ＣＴＬ５は、参照電圧発生器ＶＧ、誤差増幅器ＥＲＡ１、増幅器ＡＭＰ（電流監視回路）、電圧比較器ＶＣＭＰ１、発振器ＯＣ、ＦＦ回路ＦＣ１（制御信号生成回路）を有している。増幅器ＡＭＰは、非反転入力端子で分圧電圧Ｖｄを受けるとともに、反転入力端子でスイッチＳ１、Ｓ２の接続ノードの電圧を分圧した分圧電圧Ｖｌを受けている。増幅器ＡＭＰは、分圧電圧Ｖｄ、Ｖｌの電圧差を増幅して電流信号ＣＳとして電圧比較器ＶＣＭＰ１に出力する。従って、電流信号ＣＳの電圧値は、コイルＬ１に流れる電流に対応する。電圧比較器ＶＣＭＰ１は、非反転入力端子で増幅器ＡＭＰからの電流信号ＣＳを受けるとともに、反転入力端子で誤差増幅器ＥＲＡ１からの電圧差信号ＤＩＦを受けている。電圧比較器ＶＣＭＰ１は、電流信号ＣＳの電圧値と電圧差信号ＤＩＦの電圧値とが一致したときに、ＦＦ回路ＦＣ１に出力する電圧一致信号ＭＣＨを活性化させる。発振器ＯＣは、所定周期のパルス信号ＰＳを出力する。ＦＦ回路ＦＣ１は、例えば、ＲＳ型のフリップフロップを用いて構成され、パルス信号ＰＳに応答してスイッチ制御信号Ｓ１、Ｓ２を高レベルから低レベルに変化させ、電圧一致信号ＭＣＨの活性化に応答してスイッチ制御信号Ｓ１、Ｓ２を低レベルから高レベルに変化させる。このような構成の制御回路ＣＴＬ５を第１の実施形態の半導体装置ＳＤ１に適用しても、外部端子Ｐ１３の電圧Ｖｏを第１の実施形態と同様に調整できる。
【００６４】
図２１は、図７の制御回路ＣＴＬ１の別の変形例を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。制御回路ＣＴＬ６は、参照電圧発生器ＶＧ、電圧比較器ＶＣＭＰ２、ＦＦ回路ＦＣ２（パルス生成器）を有している。電圧比較器ＶＣＭＰ２は、反転入力端子で分圧電圧Ｖｄを受けるとともに、非反転入力端子で参照電圧Ｖｒを受けている。電圧比較器ＶＣＭＰ２は、分圧電圧Ｖｄと参照電圧Ｖｒとの一致に応答して、ＦＦ回路ＦＣ２に出力する電圧一致信号ＭＣＨを低レベルから高レベルに変化させる。ＦＦ回路ＦＣ２は、電圧一致信号ＭＣＨの立ち上がりエッジに応答して、スイッチ制御信号Ｓ１、Ｓ２を高レベルから低レベルに変化させる。ＦＦ回路ＦＣ２は、スイッチ制御信号Ｓ１、Ｓ２を高レベルから低レベルに変化させた後、所定時間が経過するとスイッチ制御信号Ｓ１、Ｓ２を低レベルから高レベルに変化させる。すなわち、ＦＦ回路ＦＣ２は、電圧一致信号ＮＣＨの立ち上がりエッジに応答して、ワンショットパルス信号をスイッチ制御信号Ｓ１、Ｓ２として出力する。このような構成の制御回路ＣＴＬ６を半導体装置ＳＤ１に適用しても、外部端子Ｐ１３の電圧Ｖｏを第１の実施形態と同様に調整できる。
【００６５】
また、以上のような構成の制御回路ＣＴＬ５、ＣＴＬ６を第２および第３の実施形態の半導体装置ＳＤ２、ＳＤ３にそれぞれ適用してもよい。さらに、制御回路ＣＴＬ５、ＣＴＬ６を、第４〜第６の実施形態の制御回路ＣＴＬ２〜ＣＴＬ４と同様にスイッチ制御信号Ｓ１〜Ｓ４のうち制御すべきスイッチ制御信号を切り替えるように構成して、第４〜第６の実施形態の半導体装置ＳＤ４〜ＳＤ６にそれぞれ適用してもよい。
【００６６】
なお、第１〜第６の実施形態では、スイッチ、制御回路およびロジック回路が共通の半導体チップ上に形成された例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、スイッチ、制御回路およびロジック回路は、共通のパッケージ内に実装される複数の半導体チップ上にそれぞれ形成されてもよい。
第１〜第６の実施形態では、コイルＬ１およびコンデンサＣ１、Ｃ２がプリント基板上で半導体装置に接続された例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、コイルＬ１およびコンデンサＣ１、Ｃ２を半導体装置のパッケージ内に実装してもよい。
【００６７】
第１〜第６の実施形態では、分圧用抵抗Ｒ１ａ〜Ｒ１ｄ、Ｒ２ａ〜Ｒ２ｄがプリント基板上で半導体装置に接続された例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、分圧用抵抗Ｒ１ａ〜Ｒ１ｄ、Ｒ２ａ〜Ｒ２ｄを半導体装置内に形成してもよい。
第６の実施形態では、誤差増幅器ＥＲＡ２による分圧電圧Ｖｄ１の選択期間と分圧電圧Ｖｄ２の選択期間とが三角波信号ＴＷの周期Ｔで同一である例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、誤差増幅器ＥＲＡ２による分圧電圧Ｖｄ１の選択期間と分圧電圧Ｖｄ２の選択期間とは、外部端子６４の電圧Ｖｏ１の負荷と外部端子６５の電圧Ｖｏ２の負荷との比率に合わせて異なっていてもよい。これにより、外部端子６４の電圧Ｖｏ１と外部端子６５の電圧Ｖｏ２とをより効率よく調整できる。
【００６８】
第６の実施形態では、ロジック回路ＬＣ５が外部端子６４の電圧Ｖｏ１および外部端子６５の電圧Ｖｏ２の双方を電源電圧として受ける例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、ロジック回路ＬＣ５は外部端子６４の電圧Ｖｏ１または外部端子６５の電圧Ｖｏ２のいずれかのみを電源電圧として受けてもよい。
【００６９】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
入力電圧を受ける第１端子と、
インダクタ素子の一端に接続される第２端子と、
前記インダクタ素子の他端に接続される第３端子と、
前記第２端子を前記第１端子または接地線のいずれかに接続するスイッチ回路と、
前記第３端子を所定電圧に設定するために、前記第３端子の電圧に応じて前記スイッチ回路の接続先を切り替える制御回路と、
前記第３端子の電圧を電源電圧として受ける内部回路とを備えていることを特徴とする半導体装置。
（付記２）
付記１記載の半導体装置において、
前記スイッチ回路は、
前記第２端子を前記第１端子に接続する第１スイッチと、
前記第２端子を接地線に接続する第２スイッチとを備えていることを特徴とする半導体装置。
（付記３）
入力電圧を受ける第１端子と、
前記入力電圧を一端で受けるインダクタ素子の他端に接続される第２端子と、
第３端子と、
前記第２端子を前記第３端子または接地線のいずれかに接続するスイッチ回路と、
前記第３端子を所定電圧に設定するために、前記第３端子の電圧に応じて前記スイッチ回路の接続先を切り替える制御回路と、
前記第３端子の電圧を電源電圧として受ける内部回路とを備えていることを特徴とする半導体装置。
（付記４）
付記３記載の半導体装置において、
前記スイッチ回路は、
前記第２端子を前記第３端子に接続する第１スイッチと、
前記第２端子を接地線に接続する第２スイッチとを備えていることを特徴とする半導体装置。
（付記５）
入力電圧を受ける第１端子と、
インダクタ素子を介して接地線に接続される第２端子と、
第３端子と、
前記第２端子を前記第１または第３端子のいずれかに接続するスイッチ回路と、
前記第３端子を所定電圧に設定するために、前記第３端子の電圧に応じて前記スイッチ回路の接続先を切り替える制御回路と、
前記第３端子の電圧を電源電圧として受ける内部回路とを備えていることを特徴とする半導体装置。
（付記６）
付記５記載の半導体装置において、
前記スイッチ回路は、
前記第２端子を前記第１端子に接続する第１スイッチと、
前記第２端子を前記第３端子に接続する第２スイッチとを備えていることを特徴とする半導体装置。
（付記７）
付記２、４、６のいずれかに記載の半導体装置において、
前記制御回路は、
前記第３端子の電圧に追従する電圧と参照電圧との電圧差に応じて電圧差信号を出力する増幅器と、
前記電圧差信号の電圧値と所定周期の発振信号の電圧値とを大小比較し、大小関係に基づいてパルス信号をスイッチ制御信号として前記第１および第２スイッチに出力する電圧パルス変換器とを備えていることを特徴とする半導体装置。
（付記８）
付記２、４、６のいずれかに記載の半導体装置において、
前記制御回路は、
前記インダクタ素子に流れる電流に応じて電流信号を出力する電流監視回路と、
前記第３端子の電圧に追従する電圧と参照電圧との電圧差に応じて電圧差信号を出力する増幅器と、
前記第１および第２スイッチに出力するスイッチ制御信号を、所定周期のパルス信号に応答して第１論理レベルに固定し、前記電流信号の電圧値と前記電圧差信号の電圧値との一致に応答して第２論理レベルに固定する制御信号生成回路とを備えていることを特徴とする半導体装置。
（付記９）
付記２、４、６のいずれかに記載の半導体装置において、
前記制御回路は、
前記第３端子の電圧に追従する電圧と参照電圧とを比較し、双方の一致に応答して電圧一致信号を出力する電圧比較器と、
前記電圧一致信号に応答してパルス信号をスイッチ制御信号として前記第１および第２スイッチに出力するパルス生成器とを備えていることを特徴とする半導体装置。
（付記１０）
付記２、４、６のいずれかに記載の半導体装置において、
前記第１および第２スイッチは、一方がオンするとともに、他方がオフするように制御されることを特徴とする半導体装置。
（付記１１）
付記１、３、５のいずれかに記載の半導体装置において、
前記スイッチ回路と前記制御回路と前記内部回路とは、共通の半導体チップ上に形成されていることを特徴とする半導体装置。
（付記１２）
付記１、３、５のいずれかに記載の半導体装置において、
前記スイッチ回路と前記制御回路と前記内部回路とは、共通のパッケージ内に実装される複数の半導体チップ上にそれぞれ形成されていることを特徴とする半導体装置。
（付記１３）
付記１１または１２記載の半導体装置において、
前記半導体チップと共通のパッケージ内に実装される前記インダクタ素子と、前記内部回路が受ける電圧を平滑化する容量素子との少なくともいずれかを備えていることを特徴とする半導体装置。
（付記１４）
入力電圧を受ける第１端子と、
インダクタ素子の一端に接続される第２端子と、
前記インダクタ素子の他端に接続される第３端子と、
第４端子と、
前記第２端子を前記第１端子または接地線のいずれかに接続する第１スイッチ回路と、
前記第３端子を前記第４端子または接地線のいずれかに接続する第２スイッチ回路と、
前記第４端子を所定電圧に設定するために、前記第４端子の電圧および前記入力電圧の大小関係に基づいて前記第１または第２スイッチ回路のいずれかを選択し、選択側の接続先を前記４端子の電圧に応じて切り替えるとともに、非選択側の接続先を接地線ではない側に固定する制御回路と、
前記第４端子の電圧を電源電圧として受ける内部回路とを備えていることを特徴とする半導体装置。
（付記１５）
付記１４記載の半導体装置において、
前記第１スイッチ回路は、
前記第２端子を前記第１端子に接続する第１スイッチと、
前記第２端子を接地線に接続する第２スイッチとを備え、
前記第２スイッチ回路は、
前記第３端子を前記第４端子に接続する第３スイッチと、
前記第３端子を接地線に接続する第４スイッチとを備えていることを特徴とする半導体装置。
（付記１６）
付記１５記載の半導体装置において、
前記制御回路は、
前記第４端子の電圧に追従する電圧と参照電圧との電圧差に応じて電圧差信号を出力する増幅器と、
前記電圧差信号の電圧値と所定周期の発振信号の電圧値とを大小比較し、大小関係に基づいてパルス信号を、前記第４端子の電圧が前記入力電圧より低いときに第１スイッチ制御信号として前記第１および第２スイッチに出力し、前記第４端子の電圧が前記入力電圧より高いときに第２スイッチ制御信号として前記第３および第４スイッチに出力する電圧パルス変換器とを備えていることを特徴とする半導体装置。
（付記１７）
付記１５記載の半導体装置において、
前記制御回路は、
前記インダクタ素子に流れる電流に応じて電流信号を出力する電流監視回路と、
前記第４端子の電圧に追従する電圧と参照電圧との電圧差に応じて電圧差信号を出力する増幅器と、
前記第４端子の電圧が前記入力電圧より低いときに、所定周期のパルス信号に応答して、前記第１および第２スイッチに出力する第１スイッチ制御信号を第１論理レベルに固定し、前記電流信号の電圧値と前記電圧差信号の電圧値との一致に応答して前記第１スイッチ制御信号を第２論理レベルに固定し、前記第４端子の電圧が前記入力電圧より高いときに、前記パルス信号に応答して、前記第３および第４スイッチに出力する第２スイッチ制御信号を第１論理レベルに固定し、前記電流信号の電圧値と前記電圧差信号の電圧値との一致に応答して前記第２スイッチ制御信号を第２論理レベルに固定する制御信号生成回路とを備えていることを特徴とする半導体装置。
（付記１８）
付記１５記載の半導体装置において、
前記制御回路は、
前記第４端子の電圧に追従する電圧と参照電圧とを比較し、双方の一致を示す電圧一致信号を出力する電圧比較器と、
前記電圧一致信号に応答してパルス信号を、前記第４端子の電圧が前記入力電圧より低いときに第１スイッチ制御信号として前記第１および第２スイッチに出力し、前記第４端子の電圧が前記入力電圧より高いときに第２スイッチ制御信号として前記第３および第４スイッチに出力するするパルス生成器とを備えていることを特徴とする半導体装置。
（付記１９）
付記１６〜１８のいずれかに記載の半導体装置において、
前記制御回路は、前記第４端子の電圧が前記入力電圧より低いときに、前記第３スイッチをオンさせるために前記第２スイッチ制御信号のレベルを固定し、前記第４端子の電圧が前記入力電圧より高いときに、前記第１スイッチをオンさせるために前記第１スイッチ制御信号のレベルを固定することを特徴とする半導体装置。
（付記２０）
付記１５記載の半導体装置において、
前記第１および第２スイッチは、一方がオンするとともに、他方がオフするように制御され、
前記第３および第４スイッチは、一方がオンするとともに、他方がオフするように制御されることを特徴とする半導体装置。
（付記２１）
入力電圧を受ける第１端子と、
インダクタ素子の一端に接続される第２端子と、
前記インダクタ素子の他端に接続される第３端子と、
第４端子と、
前記第２端子を前記第１端子または接地線のいずれかに接続する第１スイッチ回路と、
前記第３端子を前記第４端子または接地線のいずれかに接続する第２スイッチ回路と、
前記第４端子を所定電圧に設定するために、前記第４端子の電圧に応じて、前記第１および第２スイッチ回路の一方の接続先を接地線側に固定するとともに、前記第１および第２スイッチ回路の他方の接続先を接地線ではない側に固定する制御回路と、
前記第４端子の電圧を電源電圧として受ける内部回路とを備えていることを特徴とする半導体装置。
（付記２２）
付記２１記載の半導体装置において、
前記第１スイッチ回路は、
前記第２端子を前記第１端子に接続する第１スイッチと、
前記第２端子を接地線に接続する第２スイッチとを備え、
前記第２スイッチ回路は、
前記第３端子を前記第４端子に接続する第３スイッチと、
前記第３端子を接地線に接続する第４スイッチとを備えていることを特徴とする半導体装置。
（付記２３）
付記２２記載の半導体装置において、
前記制御回路は、
前記第４端子の電圧に追従する電圧と前記参照電圧との電圧差に応じて電圧差信号を出力する増幅器と、
前記電圧差信号の電圧値と所定周期の発振信号の電圧値とを大小比較し、大小関係に基づいてパルス信号をスイッチ制御信号として前記第１〜第４スイッチに出力する電圧パルス変換器とを備えていることを特徴とする半導体装置。
（付記２４）
付記２２記載の半導体装置において、
前記制御回路は、
前記インダクタ素子に流れる電流に応じて電流信号を出力する電流監視回路と、
前記第４端子の電圧に追従する電圧と参照電圧との電圧差に応じて電圧差信号を出力する増幅器と、
前記第１〜第４スイッチに出力するスイッチ制御信号を、所定周期のパルス信号に応答して第１論理レベルに固定し、前記電流信号の電圧値と前記電圧差信号の電圧値との一致に応答して第２論理レベルに固定する制御信号生成回路とを備えていることを特徴とする半導体装置。
（付記２５）
付記２２記載の半導体装置において、
前記制御回路は、
前記第４端子の電圧に追従する電圧と参照電圧とを比較し、双方の一致を示す電圧一致信号を出力する電圧比較器と、
前記電圧一致信号に応答してパルス信号をスイッチ制御信号として前記第１〜第４スイッチに出力するパルス生成器とを備えていることを特徴とする半導体装置。
（付記２６）
付記２２記載の半導体装置において、
前記第１および第４スイッチからなるスイッチ対と前記第２および第３スイッチからなるスイッチ対とは、一方がオンするとともに、他方がオフするように制御されることを特徴とする半導体装置。
（付記２７）
入力電圧を受ける第１端子と、
インダクタ素子の一端に接続される第２端子と、
前記インダクタ素子の他端に接続される第３端子と、
第４端子と、
第５端子と、
前記第２端子を前記第１または第５端子のいずれかに接続する第１スイッチ回路と、
前記第３端子を前記第４端子または接地線のいずれかに接続する第２スイッチ回路と、
前記第４端子を第１所定電圧に設定するために前記第４端子の電圧に応じて前記第２スイッチ回路の接続先を切り替える動作と、前記第５端子を第２所定電圧に設定するために前記第５端子の電圧に応じて前記第１スイッチ回路の接続先を切り替える動作とを交互に実施する制御回路と、
前記第４端子の電圧および前記第５端子の電圧の少なくともいずれかを電源電圧として受ける内部回路とを備えていることを特徴とする半導体装置。
（付記２８）
付記２７記載の半導体装置において、
前記第１スイッチ回路は、
前記第２端子を前記第１端子に接続する第１スイッチと、
前記第２端子を前記第５端子に接続する第２スイッチとを備え、
前記第２スイッチ回路は、
前記第３端子を前記第４端子に接続する第３スイッチと、
前記第３端子を接地線に接続する第４スイッチとを備えていることを特徴とする半導体装置。
（付記２９）
付記２８記載の半導体装置において、
前記制御回路は、
前記第４端子の電圧に追従する電圧と前記第５端子の電圧に追従する電圧とを交互に選択し、選択した電圧と参照電圧との電圧差に応じて電圧差信号を出力する増幅器と、
前記電圧差信号の電圧値と所定周期の発振信号の電圧値とを大小比較し、大小関係に基づいてパルス信号を、前記増幅器による前記第５端子の電圧に追従する電圧の選択時に第１スイッチ制御信号として前記第１および第２スイッチに出力し、前記増幅器による前記第４端子の電圧に追従する電圧の選択時に第２スイッチ制御信号として前記第３および第４スイッチに出力する電圧パルス変換器とを備えていることを特徴とする半導体装置。
（付記３０）
付記２８記載の半導体装置において、
前記制御回路は、
前記インダクタ素子に流れる電流に応じて電流信号を出力する電流監視回路と、
前記第４端子の電圧に追従する電圧と前記第５端子の電圧に追従する電圧とを交互に選択し、選択した電圧と参照電圧との電圧差に応じて電圧差信号を出力する増幅器と、
前記増幅器による前記第５端子の電圧に追従する電圧の選択時に、前記第１および第２スイッチに出力する第１スイッチ制御信号を所定周期のパルス信号に応答して第１論理レベルに固定し、前記電流信号の電圧値と前記電圧差信号の電圧値との一致に応答して第２論理レベルに固定し、前記増幅器による前記第４端子の電圧に追従する電圧の選択時に、前記第３および第４スイッチに出力する第２スイッチ制御信号を前記パルス信号に応答して第１論理レベルに固定し、前記電流信号の電圧値と前記電圧差信号の電圧値との一致に応答して第２論理レベルに固定するパルス発生器とを備えていることを特徴とする半導体装置。
（付記３１）
付記２８記載の半導体装置において、
前記制御回路は、
前記第４端子の電圧に追従する電圧と前記第５端子の電圧に追従する電圧とを交互に選択し、選択した電圧と参照電圧とを比較して双方の一致を示す電圧一致信号を出力する電圧比較器と、
前記電圧一致信号に応答してパルス信号を、前記電圧比較器による前記第５端子の電圧に追従する電圧の選択時に第１スイッチ制御信号として前記第１および第２スイッチに出力し、前記電圧比較器による前記第４端子の電圧に追従する電圧の選択時に第２スイッチ制御信号として前記第３および第４スイッチに出力するパルス生成器とを備えていることを特徴とする半導体装置。
（付記３２）
付記２９〜３１のいずれかに記載の半導体装置において、
前記制御回路は、前記第５端子の電圧に追従する電圧の選択時に、前記第４スイッチをオンさせるために前記第２スイッチ制御信号のレベルを固定し、前記第４端子の電圧に追従する電圧の選択時に、前記第１スイッチをオンさせるために前記第１スイッチ制御信号のレベルを固定することを特徴とする半導体装置。
（付記３３）
付記２８記載の半導体装置において、
前記第１および第２スイッチは、一方がオンするとともに、他方がオフするように制御され、
前記第３および第４スイッチは、一方がオンするとともに、他方がオフするように制御されることを特徴とする半導体装置。
（付記３４）
付記１４、２１、２７のいずれかに記載の半導体装置において、
前記第１および第２スイッチ回路と前記制御回路と前記内部回路とは、共通の半導体チップ上に形成されていることを特徴とする半導体装置。
（付記３５）
付記１４、２１、２７のいずれかに記載の半導体装置において、
前記第１および第２スイッチ回路と前記制御回路と前記内部回路とは、共通のパッケージ内に実装される複数の半導体チップ上にそれぞれ形成されていることを特徴とする半導体装置。
（付記３６）
付記３４または３５記載の半導体装置において、
前記半導体チップと共通のパッケージ内に実装される前記インダクタ素子と、前記内部回路が受ける電圧を平滑化する容量素子との少なくともいずれかを備えていることを特徴とする半導体装置。
（付記３７）
付記１、３、５、１４、２１、２７のいずれかに記載の半導体装置を実装していることを特徴とするプリント基板。
（付記３８）
付記１、３、５、１４、２１、２７のいずれかに記載の半導体装置を備えていることを特徴とする電子機器。
【００７０】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００７１】
【図１】本発明の半導体装置の第１の原理ブロック図である。
【図２】本発明の半導体装置の第２の原理ブロック図である。
【図３】本発明の半導体装置の第３の原理ブロック図である。
【図４】本発明の半導体装置の第４の原理ブロック図である。
【図５】本発明の半導体装置の第５の原理ブロック図である。
【図６】本発明の半導体装置の第６の原理ブロック図である。
【図７】本発明の半導体装置の第１の実施形態を示すブロック図である。
【図８】本発明の半導体装置の第１の実施形態を示す説明図である。
【図９】図７のＰＷＭ比較器の動作を示すタイミング図である。
【図１０】本発明の半導体装置の第２の実施形態を示すブロック図である。
【図１１】本発明の半導体装置の第３の実施形態を示すブロック図である。
【図１２】本発明の半導体装置の第４の実施形態を示すブロック図である。
【図１３】図１２のＰＷＭ比較器の動作を示すタイミング図である。
【図１４】図１２のＰＷＭ比較器の動作を示すタイミング図である。
【図１５】本発明の半導体装置の第５の実施形態を示すブロック図である。
【図１６】図１５のＰＷＭ比較器の動作を示すタイミング図である。
【図１７】本発明の半導体装置の第６の実施形態を示すブロック図である。
【図１８】図１７のＰＷＭ比較器の動作を示すタイミング図である。
【図１９】図１７のＰＷＭ比較器の動作を示すタイミング図である。
【図２０】図７の制御回路の変形例を示すブロック図である。
【図２１】図７の制御回路の別の変形例を示すブロック図である。
【符号の説明】
【００７２】
１０、２０、３０、４０、５０、６０  半導体装置
１１、２１、３１、４１、６１  第１端子
１２、２２、３２、４２、６２  第２端子
１３、２３、３３、４３、６３  第３端子
１４、２４、３４  スイッチ回路
１５、２５、３５、４７、５１、６８  制御回路
１６、２６、３６、４８、６９  内部回路
４４、６４  第４端子
４５、６６  第１スイッチ回路
４６、６７  第２スイッチ回路
６５  第５端子
ＡＭＰ  増幅器
Ｃ１、Ｃ２  コンデンサ（容量素子）
ＣＭＰ１〜ＣＭＰ４  ＰＷＭ比較器
ＣＳ  電流信号
ＣＴＬ１〜ＣＴＬ６  制御回路
ＤＩＦ  電圧差信号
ＥＤ  電子機器
ＥＲＡ１、ＥＲＡ２  誤差増幅器
ＦＣ１、ＦＣ２  ＦＦ回路
Ｌ１  コイル（インダクタ素子）
ＬＣ１〜ＬＣ５  ロジック回路
ＭＣＨ  電圧一致信号
ＯＣ  発振器
ＯＳＣ  三角波発振器
Ｐ１１〜Ｐ１５、Ｐ２１〜Ｐ２５、Ｐ３１〜Ｐ３５  外部端子
Ｐ４１〜Ｐ４６、Ｐ６１〜Ｐ６８  外部端子
ＰＣＢ１〜ＰＣＢ６  プリント基板
ＰＳ  パルス信号
Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃ、Ｒ１ｄ  抵抗
Ｒ２ａ、Ｒ２ｂ、Ｒ２ｃ、Ｒ２ｄ  抵抗
Ｓ１〜Ｓ４  スイッチ制御信号
ＳＤ１〜ＳＤ６  半導体装置
ＳＷ１〜ＳＷ４  スイッチ
ＴＷ  三角波信号
ＶＣＭＰ１、ＶＣＭＰ２  電圧比較器
【図１】
2006054980.tif 000003
【図２】
2006054980.tif 000004
【図３】
2006054980.tif 000005
【図４】
2006054980.tif 000006
【図５】
2006054980.tif 000007
【図６】
2006054980.tif 000008
【図７】
2006054980.tif 000009
【図８】
2006054980.tif 000010
【図９】
2006054980.tif 000011
【図１０】
2006054980.tif 000012
【図１１】
2006054980.tif 000013
【図１２】
2006054980.tif 000014
【図１３】
2006054980.tif 000015
【図１４】
2006054980.tif 000016
【図１５】
2006054980.tif 000017
【図１６】
2006054980.tif 000018
【図１７】
2006054980.tif 000019
【図１８】
2006054980.tif 000020
【図１９】
2006054980.tif 000021
【図２０】
2006054980.tif 000022
【図２１】
2006054980.tif 000023