(57)【要約】【課題】  素子分離領域から発生する結晶欠陥等の発生を低減するための半導体装置の製造方法を提供する。【解決手段】  半導体基板にウェルを形成するためのウェル形成領域を規定する認識マークを形成する認識マーク形成工程と、認識マークを用いて、ウェル形成領域が開口されているようにパターン形成されたマスクを形成するマスク形成工程と、ウェル形成領域に不純物を導入する不純物導入工程と、不純物を拡散させてウェルを形成するための熱処理をする熱処理工程と、半導体基板に素子分離領域を形成する素子分離領域形成工程と、を有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板にウェルを形成するためのウェル形成領域を規定する認識マークを形成する認識マーク形成工程と、
前記認識マークを用いて、前記ウェル形成領域が開口されているようにパターン形成されたマスクを形成するマスク形成工程と、
前記ウェル形成領域に不純物を導入する不純物導入工程と、
前記不純物を拡散させてウェルを形成するための熱処理をする熱処理工程と、
前記半導体基板に素子分離領域を形成する素子分離領域形成工程と、
を有する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記認識マーク形成工程は、
前記半導体基板に、前記半導体基板の表面を保護するための表面保護膜を形成する表面保護膜形成工程と、
前記表面保護膜上に、認識マークを形成する領域が開口されているようにパターン形成された認識マーク形成用のマスクを形成する認識マーク用マスク形成工程と、
前記表面保護膜及び前記半導体基板の一部までエッチングして、前記半導体基板に凹部状の認識マークを形成する認識マーク形成工程と、
前記認識マーク用マスクを除去する認識マーク用マスク除去工程と、
凹部状の前記認識マークの壁部及び底面部に保護膜を形成する保護膜形成工程と、
を有する半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記保護膜は２層の膜で形成されている半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記保護膜は、酸化シリコン膜と、前記酸化シリコン膜の上に形成された窒化シリコン膜である半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか一項に記載の半導体装置の製造方法であって、
前記素子分離領域は、ＳＴＩで形成されている半導体装置の製造方法。
【請求項６】
素子分離領域形成前にウェル形成用の認識マークが形成されている半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に素子分離領域から発生する結晶欠陥等の発生を低減するための半導体装置の製造方法及び半導体基板に関する。
【背景技術】
【０００２】
素子分離領域を有する半導体装置、特に高耐圧トランジスタの製造方法では、例えば、特許文献１のように、半導体基板に素子分離領域を形成した後、素子分離領域以外の素子形成領域に不純物を導入し、高温で長時間の熱処理することにより不純物を半導体基板内の所望の領域に均一に拡散してウェルを形成している。
【０００３】
【特許文献１】特開２００４−２６００７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の製造方法では、素子分離領域を形成した半導体基板にウェルを形成する際の熱処理により、素子分離領域に熱ストレスが加わり、結晶欠陥や、さらには当該結晶欠陥が集中すること等により、クラックが発生するという問題が生じるおそれがある。
本発明の目的は、素子分離領域から発生する結晶欠陥等の発生を低減するための半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために、本発明は、半導体基板にウェルを形成するためのウェル形成領域を規定する認識マークを形成する認識マーク形成工程と、前記認識マークを用いて、前記ウェル形成領域が開口されているようにパターン形成されたマスクを形成するマスク形成工程と、前記ウェル形成領域に不純物を導入する不純物導入工程と、前記不純物を拡散させてウェルを形成するための熱処理をする熱処理工程と、前記半導体基板に素子分離領域を形成する素子分離領域形成工程と、を有することを要旨とする。
【０００６】
本発明に係る半導体装置の製造方法によれば、認識マーク形成工程により、半導体基板にウェルを形成するためのウェル形成領域を規定する認識マークを形成する。当該認識マークを形成した後、不純物導入工程及び熱処理工程を行うことによりウェルを形成し、その後に、素子分離領域を形成する。これにより、ウェルを形成するために必要である不純物を半導体基板に拡散するための熱処理工程で、熱ストレスが当該半導体基板に加わっても、素子分離領域を形成していないので、素子分離領域を形成した後にウェルを形成する従来の製造方法とは異なり、素子分離領域から発生する結晶欠陥等が起因する電流のリークによる不良等を低減することができる。
【０００７】
また、本発明は、上記に記載の半導体装置の製造方法であって、前記認識マーク形成工程は、前記半導体基板に、前記半導体基板の表面を保護するための表面保護膜を形成する表面保護膜形成工程と、前記表面保護膜上に、認識マークを形成する領域が開口されているようにパターン形成された認識マーク形成用のマスクを形成する認識マーク用マスク形成工程と、前記表面保護膜及び前記半導体基板の一部までエッチングして、前記半導体基板に凹部状の認識マークを形成する認識マーク形成工程と、前記認識マーク用マスクを除去する認識マーク用マスク除去工程と、凹部状の前記認識マークの壁部及び底面部に保護膜を形成する保護膜形成工程と、を有することを要旨とする。
【０００８】
また、本発明は、上記に記載の保護膜は、２層の膜であるのが好ましい。
また、前記保護膜は、酸化シリコン膜と、前記酸化シリコン膜の上に形成された窒化シリコン膜であることが好ましい。
また、本発明は、上記に記載の半導体装置の製造方法であって、前記素子分離領域は、ＳＴＩで形成されていることを要旨とする。
【０００９】
また、本発明は、素子分離領域形成前にウェル形成用の認識マークが形成されていることを要旨とする。
本発明に係る半導体基板によれば、素子分離領域形成前にウェル形成用の認識マークが形成されていることにより、従来の素子分離領域形成後に当該素子分離領域をウェル形成用のマークとして、ウェルを形成する場合と異なり、素子分離領域を形成していない。したがって、素子分離領域にウェルを形成するための高温の熱処理等によって発生する熱ストレスが、素子分離領域に加わらない。これにより、素子分離領域から発生する結晶欠陥等が起因する電流のリークによる不良等を低減することができる。
【発明を実施するための最良の形態】
【００１０】
本発明に係る半導体装置及び半導体装置の製造方法を図１〜図３を用いて説明する。
図１（ａ）は、本実施形態における半導体基板としてのシリコン基板の模式断面図を示す。シリコン基板１にはＳＴＩ（Shallow Trench Isolation）構造を有する素子分離領域（以下「ＳＴＩ」という。）４と、その間には、ボロンイオンやリンイオン等の不純物が導入され、シリコン基板１の表面から所望の深さに形成されているウェル３を有する。また、シリコン基板１の所望の位置に、当該シリコン基板１の表面から内部にかけて凹状に形成されている認識マーク２を有する。
【００１１】
図１（ｂ）は、本実施形態におけるシリコン基板の模式平面図を示す。
シリコン基板１の所定の場所に、認識マーク２を有している。同図では、シリコン基板１の中心近傍に１つ、周辺に４つの認識マーク２を有している。なお、同図では、まだ、シリコン基板１には図１（ａ）で説明したウェル３及びＳＴＩ４は形成されていない。認識マーク２を用いることにより、ウェル３及びＳＴＩ４を形成する場所を特定する。
【００１２】
なお、認識マーク２が形成される場所及び数量は、上記のウェル３及びＳＴＩ４を形成する場所を特定することができるのであれば、任意の場所及び数量で形成することができる。
【００１３】
次に、認識マーク２の形成工程について、図２の工程断面図を用いて説明する。
図２（ａ）は、表面保護膜形成工程を示す。シリコン基板１の上に、シリコン基板１の表面を保護するための表面保護膜としての酸化シリコン膜１１を、熱酸化法を用いて形成する。酸化シリコン膜１１の膜厚は、１０ｎｍ以上５０ｎｍ以下の範囲で形成する。
【００１４】
なお、表面保護膜としての酸化シリコン膜１１は、後の工程で、シリコン基板１の表面に荒れや結晶欠陥等が発生しなければ、特に形成する必要はない。
【００１５】
図２（ｂ）は、認識マーク用マスク形成工程を示す。認識マーク２（図２（ｃ）参照）を形成する場所を開口するように、フォトリソグラフィー法を用いて認識マーク用マスクとしてのフォトレジスト１２を形成する。フォトレジスト１２の膜厚は５００ｎｍ以上２０００ｎｍ以下の範囲で形成する。
【００１６】
図２（ｃ）は、認識マーク形成工程を示す。フォトレジスト１２が形成されたシリコン基板１の表面全体にドライエッチング法を用いて、上記のフォトレジスト１２が開口された場所のシリコン基板１をエッチング加工し、シリコン基板１に凹部状の認識マーク２を形成する。
【００１７】
図２（ｄ）は、認識マーク用マスク除去工程を示す。硫酸またはレジスト剥離液を用いてフォトレジスト１２をシリコン基板１から除去する。さらに、アッシング処理をすることにより、フォトレジスト１２の残渣を除去してもよい。
【００１８】
図２（ｅ）は、保護膜形成工程を示す。認識マーク２を形成したシリコン基板１の表面全体に、窒化シリコン膜１３及び酸化シリコン膜１４をＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法を用いて形成する。窒化シリコン膜１３を形成する膜厚は、１０ｎｍ以上５０ｎｍの範囲とする。また、酸化シリコン膜１４の膜厚は、１０ｎｍ以上５０ｎｍ以下の範囲とする。これにより、認識マーク２が有する凹部状の壁部２ａ及び底面部２ｂに、窒化シリコン膜１３及び酸化シリコン膜１４の２層構造の保護膜が形成される。
【００１９】
上記の認識マーク２をシリコン基板１に形成することにより、従来のように、ＳＴＩ４等を形成した後に、当該ＳＴＩ４を利用してウェル３の形成領域を決定するのではなく、ＳＴＩ４等の素子分離領域を形成せずに、ウェル３の形成領域を決定することができる。
【００２０】
なお、認識マーク２に形成される窒化シリコン膜１３及び酸化シリコン膜１４は、後のウェル形成工程や素子分離領域形成工程において、当該認識マーク２が認識可能な状態に維持される場合には、２層構造でなく上記のどちらか一方の膜を形成した１層構造としてもよい。
【００２１】
次に、認識マーク２を用いて、ウェル３及びＳＴＩ４をシリコン基板１に形成する半導体装置の製造方法について、図３の工程断面図を用いて説明する。
図３（ａ）は、ウェル及び素子分離領域としてのＳＴＩを形成するためのシリコン基板を示す。上記で説明した認識マーク形成工程により、シリコン基板１に、認識マーク２を形成する。
【００２２】
図３（ｂ）は、マスク形成工程を示す。マスクとなるフォトレジスト５をシリコン基板１の全面に形成する。次に、認識マーク２を用いて、フォトレジスト５にウェル形成領域６を開口するためのフォトマスク（図示せず）とシリコン基板１との位置をほぼ正確に合わせる。その後、縮小投影露光装置（ステッパ）を用いて露光し、フォトレジスト５を現像することにより、ウェル形成領域６が開口されたパターンを有するフォトレジスト５が形成される。
【００２３】
図３（ｃ）は、不純物導入工程を示す。イオン注入法を用い、不純物としてのイオンをウェル形成領域６に導入して、不純物導入領域７を形成する。不純物としてのイオンは、形成するウェル３をｐ型の極性にする場合にはＢイオン等を、ｎ型の極性にする場合にはＰイオンまたはＡｓイオン等を用いる。
【００２４】
図３（ｄ）は、熱処理工程を示す。熱処理では、９００℃以上の温度を、シリコン基板１の全体に加える。これにより、不純物導入領域７に導入されたイオンが、シリコン基板１の内部に拡散する。不純物が拡散された領域が、ウェル３となる。
【００２５】
図３（ｅ）は、素子分離領域形成工程を示す。素子分離領域としてのＳＴＩ４を、ウェル３の近傍に形成する。ＳＴＩ４の形成は、例えば、ドライエッチング法等を用いることにより、所望の場所にトレンチを形成する。次に、トレンチの内部を埋め込むように参加シリコン膜等の絶縁性の膜を、シリコン基板１全体に形成し、その後、ドライエッチング法やＣＭＰ（Chemical Mechanical Polshing）法を用いて、余分な膜を除去する。
【００２６】
上記の工程を経ることにより、以下の効果が得られる。すなわち、ウェル３を形成するために必要である不純物をシリコン基板１に拡散するための熱処理工程で、熱ストレスがシリコン基板１に加わっても、当該シリコン基板１にはＳＴＩ４が形成されていない。したがって、ＳＴＩ４を形成した後にウェル３を形成する従来の製造方法とは異なり、ＳＴＩ４から発生する結晶欠陥等が起因する電流のリークによる不良等を低減することができる。
【００２７】
なお、本実施形態では、素子分離領域をＳＴＩで形成したが、これに限らずＬＯＣＯＳやプレーナＬＯＣＯＳ等で形成してもよい。
【図面の簡単な説明】
【００２８】
【図１】（ａ）は、認識マークが形成されている半導体基板の模式断面図、（ｂ）は、認識マークが形成されている半導体基板の模式平面図。
【図２】認識マークの製造工程を示す工程断面図。
【図３】ウェル及び素子分離領域を形成する工程を示す工程断面図。
【符号の説明】
【００２９】
１…半導体基板としてのシリコン基板、２…認識マーク、３…ウェル、４…素子分離領域としてのＳＴＩ、５…ウェル形成用マスク、６…ウェル形成領域、７…不純物導入領域、１１…表面保護膜としての酸化シリコン膜、１２…認識マーク形成用マスク、１３…保護膜としての窒化シリコン膜、１４…保護膜としての酸化シリコン膜。
【図１】
2006294959.tif 000003
【図２】
2006294959.tif 000004
【図３】
2006294959.tif 000005