(57)【要約】【課題】ニューロシナプティック・チップ３次元集積回路の形成方法、及びそのチップ３次元集積装置を提供。【解決手段】１つまたは複数のニューロン層がそれぞれ複数のコンピューティング素子を含み、それぞれがメモリ素子の配列を含む１つまたは複数のシナプス層が１つまたは複数のニューロン層の上に形成される。複数のスタガード・スルー・シリコン・ビア（ＴＳＶ）が１つまたは複数のニューロン層を１つまたは複数のシナプス層に接続し、１つまたは複数のニューロン層における１つまたは複数のコンピューティング素子と１つまたは複数のシナプス層における１つまたは複数のメモリ素子との間の通信リンクとして動作する。【選択図】図２
2019505065.tif 000002
【特許請求の範囲】
【請求項１】
方法であって、
複数のコンピューティング素子を含む１つまたは複数のニューロン層を形成するステップと、
前記１つまたは複数のニューロン層の上に、それぞれがメモリ素子の配列を含む１つまたは複数のシナプス層を形成するステップと、
前記１つまたは複数のニューロン層を前記１つまたは複数のシナプス層に接続する複数のスタガード・スルー・シリコン・ビア（ＴＳＶ）を形成するステップと
を含み、
前記複数のスタガードＴＳＶは、前記１つまたは複数のニューロン層における１つまたは複数のコンピューティング素子と前記１つまたは複数のシナプス層における１つまたは複数のメモリ素子との間の通信リンクとして動作する、方法。
【請求項２】
前記複数のスタガードＴＳＶは、前記１つまたは複数のシナプス層の外周部に形成される、請求項１に記載の方法。
【請求項３】
前記複数のスタガードＴＳＶは、前記外周部にジグザグに形成され、メモリ素子の前記配列の交互の行と列とがそれぞれの反対側の前記ＴＳＶに接続される、請求項２に記載の方法。
【請求項４】
前記シナプス層のうちの少なくとも１つのシナプス層が、メモリ素子の複数の配列を含み、前記複数のスタガードＴＳＶは、外周部とメモリ素子の前記複数の配列のそれぞれにわたりそれぞれの間に形成される、請求項１に記載の方法。
【請求項５】
それぞれの複数のスタガードＴＳＶがそれぞれのシナプス層に接続し、それぞれの複数のスタガードＴＳＶが垂直方向に互い違いに配置される、請求項１ないし４のいずれかに記載の方法。
【請求項６】
前記シナプス層のうちの２つ以上のシナプス層が異種シナプス層であり、少なくとも１つのシナプス層が、相変化メモリ（ＰＣＭ）素子と抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）素子と相補型金属酸化膜半導体（ＣＭＯＳ）メモリ素子とのうちの１つの第１の種類のメモリ素子を含むメモリ素子の配列を含み、少なくとも１つの他のシナプス層が、前記第１の種類のメモリ素子とは異なる、ＰＣＭ素子とＲＲＡＭ素子とＣＭＯＳメモリ素子とのうちの１つの第２の種類のメモリ素子を含むメモリ素子の配列を含む、請求項１ないし５のいずれかに記載の方法。
【請求項７】
メモリ素子の前記配列は、相変化メモリ（ＰＣＭ）素子と抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）素子と相補型金属酸化膜半導体（ＣＭＯＳ）メモリ素子とのうちの２つ以上のメモリ素子を含むメモリ素子の異種配列である、請求項１ないし６のいずれかに記載の方法。
【請求項８】
前記１つまたは複数のニューロン層の上に再配線層を形成するステップをさらに含み、前記再配線層において、前記複数のスタガードＴＳＶが前記１つまたは複数のニューロン層の前記１つまたは複数のコンピューティング素子に選択的に結合される、請求項１ないし７のいずれかに記載の方法。
【請求項９】
複数の１つまたは複数のニューロン層を形成するために各前記形成ステップを反復するステップをさらに含み、前記複数の１つまたは複数のニューロン層はそれぞれ、それぞれがメモリ素子の配列を含む１つまたは複数のシナプス層のそれぞれの１組を含み、前記複数のスタガードＴＳＶは、前記ニューロン層のうちのいずれか１つのニューロン層における１つまたは複数のコンピューティング素子と前記シナプス層のいずれか１つのシナプス層における１つまたは複数のメモリ素子との間の通信リンクとして動作する、請求項１ないし８のいずれかに記載の方法。
【請求項１０】
装置であって、
それぞれが複数のコンピューティング素子を含む１つまたは複数のニューロン層と、
前記１つまたは複数のニューロン層の上に形成され、それぞれがメモリ素子の配列を含む１つまたは複数のシナプス層と、
前記１つまたは複数のニューロン層を前記１つまたは複数のシナプス層に接続する複数のスタガード・スルー・シリコン・ビア（ＴＳＶ）と
を含み、
前記複数のスタガードＴＳＶは、前記１つまたは複数のニューロン層における１つまたは複数のコンピューティング素子と前記１つまたは複数のシナプス層における１つまたは複数のメモリ素子との間の通信リンクとして動作する、装置。
【請求項１１】
前記複数のスタガードＴＳＶは、前記１つまたは複数のシナプス層の外周部に形成された、請求項１０に記載の装置。
【請求項１２】
前記複数のスタガードＴＳＶは、前記外周部にジグザグに形成され、メモリ素子の前記配列の交互の行および列がそれぞれの反対側の前記ＴＳＶに接続された、請求項１１に記載の装置。
【請求項１３】
前記シナプス層のうちの少なくとも１つのシナプス層がメモリ素子の複数の配列を含み、前記複数のＴＳＶはメモリ素子の前記複数の配列のそれぞれの外周部に互い違いに配置されている、請求項１０に記載の装置。
【請求項１４】
それぞれの複数のスタガードＴＳＶがそれぞれのシナプス層に接続し、それぞれの複数のスタガードＴＳＶが垂直方向に互い違いに配置されている、請求項１０ないし１３のいずれかに記載の装置。
【請求項１５】
前記シナプス層のうちの２つ以上のシナプス層が異種シナプス層であり、少なくとも１つのシナプス層が、相変化メモリ（ＰＣＭ）素子と抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）素子と相補型金属酸化膜半導体（ＣＭＯＳ）メモリ素子とのうちの１つの第１の種類のメモリ素子を含むメモリ素子の配列を含み、少なくとも１つの他のシナプス層が、前記第１の種類のメモリ素子とは異なる、ＰＣＭ素子とＲＲＡＭ素子とＣＭＯＳメモリ素子とのうちの１つの第２の種類のメモリ素子を含むメモリ素子の配列を含む、請求項１０ないし１４のいずれかに記載の装置。
【請求項１６】
メモリ素子の前記配列は、相変化メモリ（ＰＣＭ）素子と抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）素子と相補型金属酸化膜半導体（ＣＭＯＳ）メモリ素子とのうちの２つ以上のメモリ素子を含むメモリ素子の異種配列である、請求項１０ないし１５のいずれかに記載の装置。
【請求項１７】
前記１つまたは複数のニューロン層の上に形成された再配線層をさらに含み、前記再配線層において、前記複数のＴＳＶが前記１つまたは複数のニューロン層の１つまたは複数のコンピューティング素子に選択的に結合される、請求項１０ないし１６のいずれかに記載の装置。
【請求項１８】
複数の１つまたは複数のニューロン層をさらに含み、前記複数の１つまたは複数のニューロン層はそれぞれ、それぞれがメモリ素子の配列を含む１つまたは複数のシナプス層のそれぞれの１組を含み、前記複数のスタガードＴＳＶは、前記ニューロン層のうちのいずれか１つのニューロン層における１つまたは複数のコンピューティング素子と前記シナプス層のうちのいずれか１つのシナプス層における１つまたは複数のメモリ素子との間の通信リンクとして動作する、請求項１０ないし１７のいずれかに記載の装置。
【請求項１９】
方法であって、
シナプス・チップ・コア層を形成するステップと、
前記シナプス・チップ・コア層の上に、それぞれがシナプス回路の配列を含む１つまたは複数の並列シナプス回路層を形成するステップと、
前記並列シナプス回路層のそれぞれを前記シナプス・チップ・コア層に接続する複数のスタガード・スルー・シリコン・ビア（ＴＳＶ）を形成するステップと
を含み、
前記複数のスタガードＴＳＶは、前記シナプス・チップ・コア層と前記１つまたは複数の並列シナプス回路層のそれぞれとの間の通信リンクとして動作する、方法。
【請求項２０】
請求項１９に記載の前記ステップにより形成された集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ニューロシナプティック・チップの３次元（３Ｄ）集積のための技術に関し、特に、ニューロシナプティック・チップ３次元集積回路の形成方法、ニューロシナプティック・チップ３次元集積装置およびその３次元集積回路に関する。
【背景技術】
【０００２】
脳内では、ニューロンが、発生側ニューロンの軸索で受信側ニューロンの樹状突起に送られる、スパイクと呼ばれる二値メッセージを介して通信している。軸索と樹状突起との接点はシナプスと呼ばれ、発信先シナプス後ニューロンに対する発信元シナプス前ニューロンからのスパイクの有効性を決める特定の長さを有する。
【０００３】
ニューロモーフィック（またはコグニティブ）コンピューティング・システムは、特定用途向けに脳の処理を模倣する。ニューロモーフィック・コンピューティング・システムは、数値問題の解答のみならず、より複雑で意味のある多数のデータに関する仮定、推論による論拠および推奨も生成するという点で確率的である。脳と同様に、ニューロモーフィック・コンピューティング・システムは、ニューロン（処理）デバイスと適応シナプス（メモリ）デバイスの大規模なネットワークからなる。ニューロン・デバイスは、２つの主要な機能を有する。第１の主要な機能は、接続されたシナプス・デバイスから入力を受け取ることである。入力が所定の入力閾値を上回る場合、ニューロン・デバイスは、ニューロン・デバイスのより大きなネットワークの一部として処理されるスパイク状の出力信号を発生させ、次に計算による何らかの決定を行う。このプロセスは、スパイク・タイミング依存可塑性（ｓｐｉｋｅ−ｔｉｍｉｎｇ  ｄｅｐｅｎｄｅｎｔ  ｐｌａｓｔｉｃｉｔｙ：ＳＴＤＰ）と呼ばれる。ニューロン・デバイスの第２の主要な機能は、１つまたは複数の接続されたシナプス・デバイスの状態を変化させることであり、この場合、各シナプス・デバイスはメモリ・デバイスとして機能する。
【０００４】
ニューロン・デバイスとシナプス・デバイスは、ニューロシナプティック・チップとして知られている集積回路上に実装されてきた。知られている１つの実装形態では、シナプス・デバイスは、クロスバー配列状に接続された置換可能８トランジスタ・セル・スタティック・ランダム・アクセス・メモリ（ｔｒａｎｓｐｏｓａｂｌｅ  ８−ｔｒａｎｓｉｓｔｏｒ  ｃｅｌｌ  ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ：８−Ｔ  ＳＲＡＭ）デバイスなどのシリコン・ベースのデバイスである。その他の実装形態としては、磁気ＲＡＭ（ＭＲＡＭ）や相変化メモリ（ＰＣＭ）がある。ニューロシナプティック・チップは、モジュラ・ニューロモーフィック・アーキテクチャの重要なビルディング・ブロックである。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ニューロシナプティック・チップの３次元（３Ｄ）集積のための技術を提供する。
【課題を解決するための手段】
【０００６】
例えば一実施形態では、方法は、それぞれが複数の処理デバイスを含む１つまたは複数のニューロン層を形成するステップと、１つまたは複数のニューロン層上に、それぞれがメモリ・デバイスの配列を含む１つまたは複数のシナプス層を形成するステップと、１つまたは複数のニューロン層を１つまたは複数のシナプス層に接続する複数のスタガード・スルー・シリコン・ビア（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ  ｖｉａｓ：ＴＳＶ）を形成するステップとを含み、複数のスタガードＴＳＶは、１つまたは複数のニューロン層における１つまたは複数の処理デバイスと１つまたは複数のシナプス層における１つまたは複数のメモリ・デバイスとの間の通信リンクとして動作する。
【０００７】
以下に、本発明の実施形態について、例示のみのために添付図面を参照しながら説明する。
【図面の簡単な説明】
【０００８】
【図１】ニューロシナプティック・コアのネットワークを示すアーキテクチャ概念図である。
【図２】本発明の第１の実施形態による、メモリ・デバイスの配列を含むシナプス層を示す概略上視図である。
【図３】図２のシナプス層を含む３Ｄシナプス構造体を示す概略断面側面図である。
【図４】本発明の第２の実施形態による、３Ｄシナプス構造体を示す概略断面側面図である。
【図５】本発明の第２の実施形態による、シナプス回路層を示す概略上視図である。
【発明を実施するための形態】
【０００９】
本発明の実施形態は、ニューロシナプティック・チップに関し、特に、ニューロシナプティック・チップの３次元（３Ｄ）集積のための技術に関する。また、本発明の実施形態は、ニューラル・ネットワーク回路のための拡張可能３Ｄニューロシナプティック・アーキテクチャを提供する。添付図面に示す様々な層、構造体、または領域あるいはこれらの組合せは、必ずしも縮尺通りに図示されていない概略図であることを理解されたい。さらに、説明を簡単にするために、回路デバイスまたは構造体を形成するために一般的に使用されている種類の１つまたは複数の層、構造体および領域が、所与の図面では明示的に示されていない場合がある。これは、明示的に示されてない層、構造体および領域が実際の回路構造体から省かれることを意味しない。
【００１０】
また、図面全部を通して、同一または類似の特徴、要素、層、領域または構造体を示すために同一または類似の参照番号を使用し、したがって、それらの同一または類似の特徴、要素、層、領域または構造体の詳細な説明は図面ごとに繰り返さない。本明細書で、厚さ、幅、割合、範囲などに関して使用する「約」または「実質的に」という用語は、近いかまたは近似しているが、正確ではないことを示すことを意図しているものと理解されたい。例えば、本明細書で使用する「約」または「実質的に」という用語は、記載されている数量から１％以下などのわずかな誤差があることを暗黙的に示す。また、図中で、１つの層、構造体または領域あるいはこれらの組合せの図示されている縮尺は、必ずしも実際の縮尺を表すことを意図していない。
【００１１】
コグニティブ・コンピューティングの研究において、生物学的レベルのスケールの電子ニューロモーフィック・マシン技術を開発することに関心が高まっている。したがって、コグニティブ・システムのビルディング・ブロックとしてニューロシナプティック・チップを使用することに関心が高まっている。ニューロシナプティック・チップにおける現在の最先端技術には、例えば、ＩＢＭの４５ｎｍシリコン・オン・インシュレータ（ＳＯＩ）プロセスを使用する、２５６個のデジタル積分発火ニューロンとシナプス用の１０２４×２５６ビットのスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）クロスバー・メモリとを備えたニューロシナプティック・コアと、異なるカルコゲニド材料がシナプス動作を示すように特徴づけられた超高密度大規模ニューロモーフィック・システムにおける相変化メモリ（ＰＣＭ）ベースのシナプスとが含まれる。ＴｒｕｅＮｏｒｔｈと呼ばれる最新のＩＢＭニューロシナプティック・チップは５４億個のトランジスタを組み込み、１００万個のプログラマブル・ニューロンと２億５千６００万個のプログラマブル・シナプスとを特徴としているが、それでも１０００億個のニューロンと１００兆ないし１５０兆個のシナプスとを有する平均的成人の脳を完全に模倣するには不十分である。言うまでもないが、そのような特徴に対応するシナプス・チップのサイズは指数関数的に大きくなる。
【００１２】
したがって、本発明の実施形態では、シナプス回路のための３Ｄ集積／アーキテクチャ技術を示す。このような３Ｄ構造は、シナプス・チップの実装面積を劇的に縮小すると同時に、シナプスとニューロンとの間の軸索接続の数を増大させるため、有利である。また、３Ｄ集積は、セル・フォルト・トレラント構造と、シナプス・チップ（相補型金属酸化膜半導体（ＣＭＯＳ）または不揮発性メモリ）およびニューロン・チップの異種集積とを可能にする。このような利点を例示する実施形態について、図２ないし図５を参照しながら以下により詳細に説明する。
【００１３】
図１を参照すると、効率的で、拡張可能で柔軟性のある大規模スパイキング・ニューラル・ネットワークを実装可能な、ニューロシナプティック・コアのネットワークのアーキテクチャ概念図が図示されている。図１は、脳のように、並列に動作し、イベント駆動型ネットワークを介して通信する、記憶と演算と通信とを分散モジュールとして強固に結合しているアーキテクチャの概念予想図である。
【００１４】
図２に、本発明の第１の実施形態によるニューロシナプティック回路構造体の上視図を示す。例えば、構造体２００は、ニューロン層２０２を含む。ニューロン層２０２は、複数のニューロン（図２には図示されていない処理デバイス）を含み、複数のニューロンは、例えばＮ×Ｎ配列などの任意の従来の構成を使用してニューロン層２０２内で分散させることができる。ニューロンは、例えば、サイズ、機能または能力あるいはこれらの組合せが異なる可能性がある、当技術分野で知られている任意の従来の処理デバイスまたはコンピューティング・デバイスを含み得る。実施形態によっては、ニューロシナプティック回路構造体は、複数のニューロン層を含んでよく、複数のニューロン層のそれぞれがＮ×Ｎ配列に分散させたそれぞれの複数のニューロンを含み得る。
【００１５】
構造体２００は、シナプス層２１０をさらに含む。シナプス層２１０は、シナプス（メモリ・デバイス）の配列を含む。シナプスは、例えば、ＰＣＭデバイス、抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）デバイスまたはＣＭＯＳメモリ・デバイスなどの当技術分野で知られている任意の従来のメモリ・デバイスを含むことができる。一実施形態では、ニューロシナプティック回路構造体は、複数のシナプス層を含んでよく、複数のシナプス層のそれぞれは、それぞれのシナプスの配列を含み得る。このような実施形態では、各シナプス層は、サイズの異なるシナプス配列を含んでよい。例えば、あるシナプス層は、５×５のシナプス配列を含んでよく、別のシナプス層は６×６のシナプス配列を含んでもよい。また、各シナプス配列は、ＰＣＭ、ＲＲＡＭまたはＣＭＯＳメモリ・デバイスのうちの同じメモリ・デバイスまたは異なるメモリ・デバイスを含んでよい。別の実施形態では、シナプス層は複数のシナプス配列を含み得る。
【００１６】
所与のシナプス層のシナプス配列の行および列のそれぞれは、シナプスを越えて延び、ニューロン層から直角に立ち上がる１つまたは複数のスルー・シリコン・ビア（ＴＳＶ）に接続する。例えば、構造体２００においてシナプス層２１０はシナプスの６×６配列を含み、配列の各行および各列は、ニューロン層２０２から直角に立ち上がるそれぞれのＴＳＶ（ＴＳＶ２１２−ＡないしＴＳＶ２１２−Ｌ）に接続する。
【００１７】
一実施形態によると、ＴＳＶは互い違いに配置される。本明細書で使用する「スタガードＴＳＶ」とは、中心のいずれかの側にジグザグまたは交互に配置された複数のＴＳＶを指す場合がある。例えば、構造体２００において、ＴＳＶ２１２−Ａないし２１２−Ｆは左右に互い違いにするなどして配列の各行に接続され、ＴＳＶ２１２−Ｇないし２１２−Ｌは上下に互い違いにして配列の各列に接続される。したがって、ＴＳＶ２１２−Ａないし２１２−Ｌを複数のスタガードＴＳＶと総称する場合がある。
【００１８】
次に図３を参照すると、構造体２００’が図２のＡＡ軸に沿った構造体２００の断面側面図を図示している。図３は、ニューロン層２０２とシナプス層２１０とを含む構造体２００’を示す。図３は、さらに、図２には示されていない、シナプス層２１０の下の２つの追加のシナプス層（シナプス層２２０およびシナプス層２３０と称する）を含む構造体２００’を示している。両方のシナプス層２２０および２３０は、それぞれのシナプスの配列を含む。
【００１９】
図３はさらに、ＴＳＶ２１２−Ｅを含む構造体２００’を示す。なお、図２に示すＴＳＶ２１２−Ｃおよび２１２−Ａは、図３の視点ではＴＳＶ２１２−Ｅの真後ろにあるため図３では隠れていることに留意されたい。図３はさらに、図面を簡単にすることのみを目的として、ＴＳＶ２１２−Ｇ、２１２−Ｈ、２１２−Ｉ、２１２−Ｊ、２１２−Ｋ、２１２−Ｌ、２１２−Ｆ、２１２−Ｄ、および２１２−Ｂを図示から省いている。図３はさらに、追加のＴＳＶ２２２−Ｅおよび２３２−Ｅを含む構造体２００’を示している。ＴＳＶ２２２−Ｅは、ニューロン層２０２から直角に立ち上がり、シナプス層２２０に接続し、ＴＳＶ２３２−Ｅは、ニューロン層２０２から直角に立ち上がり、シナプス層２３０に接続する。また、ＴＳＶ２２２−Ｅは、シナプス層２２０のシナプス配列の各行および各列に接続された複数のスタガードＴＳＶ（図３には示されていない２２２−Ａないし２２２−Ｌ）の一部であり、ＴＳＶ２３２−Ｅは、シナプス層２３０のシナプス配列の各行および各列に接続された複数のスタガードＴＳＶ（図３には示されていない２３２−Ａないし２３２−Ｌ）の一部であることに留意されたい。
【００２０】
図３において、ＴＳＶ２１２−Ｅ、２２２−Ｅおよび２３２−Ｅは垂直方向に互い違いになっていることに注目することが重要である。本明細書で使用する「スタガードＴＳＶ」とは、別の複数のＴＳＶから水平方向にずれた複数のＴＳＶも指す場合がある。また、本明細書で使用する「スタガードＴＳＶ」は、互い違いの垂直方向高さを有する水平方向にずれた１組のＴＳＶを指す場合がある。例えば、第１の複数のスタガードＴＳＶ（２１２−Ａないし２１２−Ｌ）と、第２の複数のスタガードＴＳＶ（２２２−Ａないし２２２−Ｌ）と、第３の複数のスタガードＴＳＶ（２３２−Ａないし２３２−Ｌ）とがそれぞれ、それぞれのシナプス層に達する互い違いの垂直方向高さを有する。
【００２１】
最後に、図３は、ニューロン層２０２の真上に配置された再配線層２０４を含む構造体２００’を示している。再配線層２０４は、１つまたは複数のＴＳＶの、ニューロン層２０２に分散させたニューロンのうちの１つまたは複数のニューロンへの選択的結合を制御するためのルーティング層として動作することができる。
【００２２】
図２および図３に示すように、複数のスタガードＴＳＶがニューロン層２０２の外周部に配置されている。実施形態によっては、ニューロン層の最外周部に最下層のシナプス層に接続する複数のスタガードＴＳＶが配置され、ニューロン層の最内周部に最上層のシナプス層に接続する複数のスタガードＴＳＶが配置されることが好ましい場合がある。そのような構成により、水平方向の伝達時間と垂直方向の伝達時間との効率的なトレードオフが可能になる。しかし、このような例示は本発明の範囲を限定することを意図したものではまったくない。別の実施形態では、シナプス層は複数のシナプス配列を含んでよく、ＴＳＶは配列の外周部に分散させるだけでなく、所与のシナプス層の１つまたは複数のシナプス配列にわたってそれら複数のシナプス配列の間にも分散させる。
【００２３】
上記の実施形態のいずれかの全体を互いに積層させてもよい。例えば、ニューロン層と最配線層とシナプス層とＴＳＶからなる追加の１組を、図３に示すような構造体２００’の上に積層させてもよい。このような構造では、所与のニューロン層から立ち上がるＴＳＶが、上に積層させた１つまたは複数のニューロン層にも延び、それらのニューロン層のうちのいずれか１つの層の１つまたは複数のコンピューティング・デバイスと、シナプス層のうちのいずれか１つの層の１つまたは複数のメモリ・デバイスとの間の通信リンクとして動作する。
【００２４】
上記の実施形態のいずれにおいても、シナプスの配列はＮ×Ｎのサイズの正方形配列である必要はない。例えば、Ｎ＞Ｍとして、複数のシナプスをＮ×Ｍのサイズの配列でシナプス層内に分散させていてもよい。
【００２５】
実施形態によっては、ニューロン層が、その上に積層させたシナプス層のうちのいずれか１つのシナプス層よりも広い面積を備えてもよい。例えば、ニューロン層は２０ｍｍ×２０ｍｍの寸法を備えてよく、複数のシナプス層がそれぞれ１９ｍｍ×１９ｍｍの寸法を備えてもよい。このような実施形態では、複数のシナプス層は、ニューロン層上に同心円状に積層させてよく、複数のＴＳＶが、複数のシナプス層を囲むニューロン層の外周部においてニューロン層から直角に延びてもよい。このような構成の例示の実施形態は図２および図３に示されている。
【００２６】
なお、配列の数およびサイズまたは配列内に含まれるニューロンまたはシナプスの数に関して上記の例のいずれも例示に過ぎないことに留意されたい。また、ＴＳＶの数、形状、配置または分散に関して上記の例のいずれも例示に過ぎず、本発明の範囲を限定することを意図したものではまったくない。
【００２７】
本発明の開示の実施形態のいずれにおいても、シナプス層の異種集積が実現され得る。例えば、所与の複数のシナプス層において、第１の層がＰＣＭデバイスの配列を含んでよく、第２の層がＲＲＡＭデバイスの配列を含んでよい。シナプス層は、ＰＣＭ、ＲＲＡＭまたはＣＭＯＳメモリ・デバイスのうちの１つまたは複数のメモリ・デバイスを含むメモリ・デバイスの配列を含んでもよい。また、開示の実施形態のいずれにおいても、ＴＳＶはタングステン、銅または他の任意の適切な材料からなり得る。例えば、Ｃｕ−Ｃｕボンディング、ポリマー・ボンディング、酸化物ボンディングまたはハイブリッド・ボンディングによって３Ｄボンディングを実現することができる。高密度３Ｄ集積構造体の場合、酸化物ボンディングが好ましい。
【００２８】
例示として、従来の２Ｄシナプス・チップは１０２４個の軸索接続を備えた２５６個のニューロン・デバイスを含むことができ、合計１０２４×２５６個のシナプス・デバイスを含み得る。これらのシナプス・デバイスは１０２４×２５６サイズの配列に分散させることができ、１０２４行がそれぞれの軸索接続に対応し、２５６列がそれぞれのニューロン／デバイスに対応する。従来の２Ｄシナプス・チップとは異なり、本発明の一実施形態は２５６個のニューロン・デバイスを含むニューロン層を含む。このニューロン層の上に、各層が２５６×２５６のサイズの配列のシナプス・デバイスを含む４層のシナプス層を積層させれば、同じ数のシナプス・デバイスが大幅に縮小させた面積に収容されることになる。例えば、３Ｄ構造体の底面サイズは、シナプス・デバイスとほぼ同じサイズで済むニューロン層のサイズとするだけでよい。あるいは、各層が１２８×１２８のサイズの配列のシナプス・デバイスを含む１６層のシナプス層を積層させても、同じ数のシナプス・デバイスがさらに小さい面積に収容されることになる。したがって、３Ｄ集積構造によってシナプス・チップの実装面積は大幅に縮小する。また、より大きな面積を必要とすることなく、積層させるシナプス層が多いほど、より多数のニューロン・デバイスとより多数のシナプス・デバイスとのより多数の軸索接続が可能になる。
【００２９】
第２の実施形態によれば、図３に示す構造体２００’とは異なり、ニューロン層がシナプス・チップ・コア層３０２に置き換えられた構造体３００の断面側面図を図４に示す。また、図３に示すようにそれぞれがシナプスの配列を含む複数のシナプス層を積層させる代わりに、構造体３００は、複数の並列シナプス回路層３０４−１、３０４−２、．．．３０４−Ｎ（並列シナプス回路層３０４と総称する）の積層を示す。図２および図３を参照して示した構造体と同様に、シナプス・チップ・コア層３０２は、複数のスタガードＴＳＶを介してそれぞれの並列シナプス回路層と通信するように動作可能に構成される。構造体３００は再配線層３０６をさらに含む。再配線層３０６は、シナプス・チップ・コア層３０２におけるある点を、並列シナプス回路層３０４における場所にルーティングするためのルーティング層として動作することができる。さらに、図１に示す構造体と同様に、構造体３００の各ブロックは、ニューロン、シナプス、および１つまたは複数のニューロンと１つまたは複数のシナプスとの間の通信リンクを含み得る。
【００３０】
次に図５を参照すると、構造体３００’に示すＴＳＶは、図２および図３を参照しながら上述した第１の実施形態と実質的に類似した方式で構成され、動作可能である。また、複数の並列シナプス回路層をシナプス・チップ・コア層の上に積層させるための技術と、各層が対応する複数の並列シナプス回路層を含む複数のシナプス・チップ・コア層を積層させるための技術は、第１の実施形態を参照しながら上記で開示した技術と実質的に類似している。したがって、説明を簡単にするために、具体的な配置および構成に関する開示は省略する。さらに、図１に示す構造体と同様に、構造体３００の各ブロックは、ニューロン、シナプス、および１つまたは複数のニューロンと１つまたは複数のシナプスとの間の通信リンクを含み得る。
【００３１】
本明細書では添付図面を参照しながら例示の実施形態について説明したが、本発明はこれらの厳密な実施形態には限定されず、本発明の範囲から逸脱することなく当業者によって様々な他の変形および変更を加えられ得るものと理解すべきである。
【図１】
2019505065.tif 000003
【図２】
2019505065.tif 000004
【図３】
2019505065.tif 000005
【図４】
2019505065.tif 000006
【図５】
2019505065.tif 000007
【手続補正書】
【提出日】平成30年7月3日(2018.7.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ニューロシナプティック・チップ３次元集積回路の形成方法であって、
複数のコンピューティング素子を含む１つまたは複数のニューロン層を形成するステップと、
前記１つまたは複数のニューロン層の上に、それぞれがメモリ素子の配列を含む１つまたは複数のシナプス層を形成するステップと、
前記１つまたは複数のニューロン層を前記１つまたは複数のシナプス層に接続する複数のスタガード・スルー・シリコン・ビア（ＴＳＶ）を形成するステップと
を含み、
前記複数のスタガードＴＳＶは、前記１つまたは複数のニューロン層における１つまたは複数のコンピューティング素子と前記１つまたは複数のシナプス層における１つまたは複数のメモリ素子との間の通信リンクとして動作する、方法。
【請求項２】
前記複数のスタガードＴＳＶは、前記１つまたは複数のシナプス層の外周部に形成される、請求項１に記載の方法。
【請求項３】
前記複数のスタガードＴＳＶは、前記外周部にジグザグに形成され、メモリ素子の前記配列の交互の行と列とがそれぞれの反対側の前記ＴＳＶに接続される、請求項２に記載の方法。
【請求項４】
前記シナプス層のうちの少なくとも１つのシナプス層が、メモリ素子の複数の配列を含み、前記複数のスタガードＴＳＶは、外周部とメモリ素子の前記複数の配列のそれぞれにわたりそれぞれの間に形成される、請求項１に記載の方法。
【請求項５】
それぞれの複数のスタガードＴＳＶがそれぞれのシナプス層に接続し、それぞれの複数のスタガードＴＳＶが垂直方向に互い違いに配置される、請求項１ないし４のいずれかに記載の方法。
【請求項６】
前記シナプス層のうちの２つ以上のシナプス層が異種シナプス層であり、少なくとも１つのシナプス層が、相変化メモリ（ＰＣＭ）素子と抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）素子と相補型金属酸化膜半導体（ＣＭＯＳ）メモリ素子とのうちの１つの第１の種類のメモリ素子を含むメモリ素子の配列を含み、少なくとも１つの他のシナプス層が、前記第１の種類のメモリ素子とは異なる、ＰＣＭ素子とＲＲＡＭ素子とＣＭＯＳメモリ素子とのうちの１つの第２の種類のメモリ素子を含むメモリ素子の配列を含む、請求項１ないし５のいずれかに記載の方法。
【請求項７】
メモリ素子の前記配列は、相変化メモリ（ＰＣＭ）素子と抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）素子と相補型金属酸化膜半導体（ＣＭＯＳ）メモリ素子とのうちの２つ以上のメモリ素子を含むメモリ素子の異種配列である、請求項１ないし６のいずれかに記載の方法。
【請求項８】
前記１つまたは複数のニューロン層の上に再配線層を形成するステップをさらに含み、前記再配線層において、前記複数のスタガードＴＳＶが前記１つまたは複数のニューロン層の前記１つまたは複数のコンピューティング素子に選択的に結合される、請求項１ないし７のいずれかに記載の方法。
【請求項９】
複数の１つまたは複数のニューロン層を形成するために各前記形成ステップを反復するステップをさらに含み、前記複数の１つまたは複数のニューロン層はそれぞれ、それぞれがメモリ素子の配列を含む１つまたは複数のシナプス層のそれぞれの１組を含み、前記複数のスタガードＴＳＶは、前記ニューロン層のうちのいずれか１つのニューロン層における１つまたは複数のコンピューティング素子と前記シナプス層のいずれか１つのシナプス層における１つまたは複数のメモリ素子との間の通信リンクとして動作する、請求項１ないし８のいずれかに記載の方法。
【請求項１０】
装置であって、
それぞれが複数のコンピューティング素子を含む１つまたは複数のニューロン層と、
前記１つまたは複数のニューロン層の上に形成され、それぞれがメモリ素子の配列を含む１つまたは複数のシナプス層と、
前記１つまたは複数のニューロン層を前記１つまたは複数のシナプス層に接続する複数のスタガード・スルー・シリコン・ビア（ＴＳＶ）と
を含み、
前記複数のスタガードＴＳＶは、前記１つまたは複数のニューロン層における１つまたは複数のコンピューティング素子と前記１つまたは複数のシナプス層における１つまたは複数のメモリ素子との間の通信リンクとして動作する、装置。
【請求項１１】
それぞれの複数のスタガードＴＳＶがそれぞれのシナプス層に接続し、それぞれの複数のスタガードＴＳＶが垂直方向に互い違いに配置されている、請求項１０に記載の装置。
【請求項１２】
前記シナプス層のうちの２つ以上のシナプス層が異種シナプス層であり、少なくとも１つのシナプス層が、相変化メモリ（ＰＣＭ）素子と抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）素子と相補型金属酸化膜半導体（ＣＭＯＳ）メモリ素子とのうちの１つの第１の種類のメモリ素子を含むメモリ素子の配列を含み、少なくとも１つの他のシナプス層が、前記第１の種類のメモリ素子とは異なる、ＰＣＭ素子とＲＲＡＭ素子とＣＭＯＳメモリ素子とのうちの１つの第２の種類のメモリ素子を含むメモリ素子の配列を含む、請求項１０ないし１１のいずれかに記載の装置。
【請求項１３】
ニューロシナプティック・チップ３次元集積回路の形成方法であって、
シナプス・チップ・コア層を形成するステップと、
前記シナプス・チップ・コア層の上に、それぞれがシナプス回路の配列を含む１つまたは複数の並列シナプス回路層を形成するステップと、
前記並列シナプス回路層のそれぞれを前記シナプス・チップ・コア層に接続する複数のスタガード・スルー・シリコン・ビア（ＴＳＶ）を形成するステップと
を含み、
前記複数のスタガードＴＳＶは、前記シナプス・チップ・コア層と前記１つまたは複数の並列シナプス回路層のそれぞれとの間の通信リンクとして動作する、方法。
【国際調査報告】
2019505065.tif 000008
2019505065.tif 000009