(57)【要約】【課題】  チップ面積を増加させることなく、信頼性の向上や歩留まりの向上などの高機能を達成できる半導体記憶装置を提供する。【解決手段】  データを書込み及び消去可能で、電圧が供給されない間も当該データを保持可能な不揮発性の半導体記憶装置であって、データに対応する静電荷をそれぞれ蓄えることが可能な第１及び第２の電荷局在部を含むメモリセルを備え、第２の電荷局在部は、第１の電荷局在部に蓄えられるべき静電荷に対応する静電荷を蓄えることにより、第１の電荷局在部を補完する。【選択図】  図１
2006294103.tif 000002
【特許請求の範囲】
【請求項１】
データを書込み及び消去可能で、電圧が供給されない間も当該データを保持可能な不揮発性の半導体記憶装置であって、
前記データに対応する静電荷をそれぞれ蓄えることが可能な第１及び第２の電荷局在部を含むメモリセルを備え、
前記第２の電荷局在部は、前記第１の電荷局在部に蓄えられるべき静電荷に対応する静電荷を蓄えることにより、前記第１の電荷局在部を補完する、半導体記憶装置。
【請求項２】
前記第１の電荷局在部が、製造不良により前記静電荷を蓄えることが困難である場合、前記データに対応する静電荷を蓄えるべき電荷局在部を、前記第１の電荷局在部から前記第２の電荷局在部へ切替える切替え手段を備える、請求項１に記載の半導体記憶装置。
【請求項３】
複数の前記メモリセルと、
複数の前記メモリセル全体について、前記電荷局在部を切替えるためのフラグ信号を出力するフラグ回路を備える、請求項２に記載の半導体記憶装置。
【請求項４】
前記フラグ回路は、電気的書き換え可能な不揮発性メモリとラッチ回路とを含む、請求項３に記載の半導体記憶装置。
【請求項５】
各前記メモリセルに接続される複数のビット線と、
各前記メモリセルに電源電圧を供給する複数の電源線とを備え、
前記切替え手段は、さらに、
前記フラグ回路からの出力に基づいて、前記ビット線と前記電源線との接続の組み合わせを切替え可能なスイッチ素子を含む、請求項３に記載の半導体記憶装置。
【請求項６】
各前記メモリセルに電源電圧を供給する複数の電源線と、
各前記メモリセルに接続されるべき複数の電源回路とを備え、
前記切替え手段は、さらに、
前記フラグ回路からの出力に基づいて、前記電源線と前記電源回路との接続の組み合わせが切替え可能なスイッチ素子を含む、請求項３に記載の半導体記憶装置。
【請求項７】
複数の前記メモリセルを含むメモリセクタを複数個と、
前記メモリセクタ毎に、前記電荷局在部を切替えるためのフラグ信号を出力する複数のフラグ回路とを備える、請求項２に記載の半導体記憶装置。
【請求項８】
各前記メモリセルに電源電圧を供給する複数の電源線と、
各前記メモリセルに接続されるべき複数の電源回路とを備え、
前記切替え手段は、さらに、
前記フラグ回路からの出力に基づいて、前記電源線と前記電源回路との接続の組み合わせが切替え可能なスイッチ素子を含む、請求項７に記載の半導体記憶装置。
【請求項９】
複数の前記メモリセルを備え、各前記メモリセルは、ビット線により決定されるロウアドレスと、ワード線により決定されるカラムアドレスとにより特定されるものであり、
さらに、前記ロウアドレス毎に、前記電荷局在部を切替えるためのフラグ信号を出力する複数のフラグ回路を備える、請求項２に記載の半導体記憶装置。
【請求項１０】
各前記メモリセルに電源電圧を供給する複数の電源線と、
各前記メモリセルに接続されるべき複数の電源回路とを備え、
前記切替え手段は、さらに、
前記フラグ回路からの出力に基づいて、前記電源線と前記電源回路との接続の組み合わせが切替え可能なスイッチ素子を含む、請求項９に記載の半導体記憶装置。
【請求項１１】
複数の前記メモリセルを備え、各前記メモリセルは、ビット線により決定されるロウアドレスと、ワード線により決定されるカラムアドレスとにより特定されるものであり、
さらに、前記カラムアドレス毎に、前記電荷局在部を切替えるためのフラグ信号を出力する複数のフラグ回路を備える、請求項２に記載の半導体記憶装置。
【請求項１２】
各前記メモリセルに電源電圧を供給する複数の電源線と、
各前記メモリセルに接続されるべき複数の電源回路とを備え、
前記切替え手段は、さらに、
前記フラグ回路からの出力に基づいて、前記電源線と前記電源回路との接続の組み合わせが切替え可能なスイッチ素子を含む、請求項１１に記載の半導体記憶装置。
【請求項１３】
複数の前記メモリセルを備え、各前記メモリセルは、ビット線により決定されるロウアドレスと、ワード線により決定されるカラムアドレスとにより特定されるものであり、
さらに、前記カラムアドレス毎に、前記電荷局在部を切替えるためのフラグ信号を出力する複数の第１のフラグ回路と、前記ロウアドレス毎に、前記電荷局在部を切替えるためのフラグ信号を出力する複数の第２のフラグ回路と、前記第１のフラグ回路の出力と第２のフラグ回路の出力との論理積をとる回路とを備える、請求項２に記載の半導体記憶装置。
【請求項１４】
各前記メモリセルに電源電圧を供給する複数の電源線を含み、
さらに、各前記メモリセルに接続される複数の電源回路とを備え、
前記切替え手段は、さらに、
前記論理積をとる回路からの出力に基づいて、前記電源線と前記電源回路との接続の組み合わせを切替え可能なスイッチ素子を含む、請求項１３に記載の半導体記憶装置。
【請求項１５】
前記第１の電荷局在部が、実使用により特性が劣化した場合、前記データに対応する静電荷を蓄えるべき電荷局在部を、前記第１の電荷局在部から前記第２の電荷局在部へ切替える切替え手段を備える、請求項１に記載の半導体記憶装置。
【請求項１６】
書換え回数を計数し、計数された前記書換え回数が予め定められた値を超えた場合、信号を出力するカウンタ回路と、
前記カウンタ回路から出力された信号に基づいて、前記電荷局在部を切替えるためのフラグ信号を出力するフラグ回路とを備える、請求項１５に記載の半導体記憶装置。
【請求項１７】
前記カウンタ回路は、所定の数のメモリセルを含む複数のメモリセクタを含み、各前記メモリセクタに異なる桁のカウントを担当させ、下位の桁のメモリセクタにキャリーが発生した場合、上位の桁のメモリセクタに１ビット追加書きを行いながら、下位のメモリセクタを消去することにより書き換え回数を計数する、請求項１６に記載の半導体記憶装置。
【請求項１８】
前記カウンタ回路は、複数のメモリセルを含み、前記メモリセルの閾値電圧Ｖｔを変動させることによって書き換え回数を計数する、請求項１６に記載の半導体記憶装置。
【請求項１９】
書込みもしくは消去動作中に、予め決められた現象を検出した場合、信号を出力する制御回路と、
前記制御回路から出力された信号に基づいて、前記電荷局在部を切替えるためのフラグ信号を出力するフラグ回路とを備える、請求項１５に記載の半導体記憶装置。
【請求項２０】
前記第１の電荷局在部が静電荷を蓄えている場合、同一の前記メモリセルにある前記第２の電荷局在部に静電荷を蓄えさせた後、前記第２の電荷局在部のデータを読み出す前に、前記第１の電荷局在部の消去動作を実行する、請求項１に記載の半導体記憶装置。
【請求項２１】
データを書込み及び消去可能で、電圧が供給されない間も当該データを保持可能な不揮発性の半導体記憶装置であって、
前記データに対応する静電荷をそれぞれ蓄えることが可能な第１及び第２の電荷局在部を含むメモリセルを備え、
前記第１の電荷局在部を、書込み及び消去可能な通常のデータを記憶する静電荷を蓄えるために用いる一方、前記第２の電荷局在部を、前記第１の電荷局在部が正常に静電荷を蓄えることができな場合に、当該第１の電荷局在部を特定して修正するデータを記憶する静電荷を蓄えるために用いる、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧を供給しない間もデータを保持することができるフラッシュＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）などの半導体記憶装置に関し、特定的には、ＭＮＯＳ（Metal Nitride Oxide Semiconductor） 型メモリセルのように、１セルに複数のデータが記憶できる複数ビット／セルのメモリセルを含む半導体記憶装置に関する。
【背景技術】
【０００２】
半導体基板上に素子を集積してデータを記憶する半導体記憶装置には、大きく分けて、電圧を供給している間のみデータを保持できる揮発性半導体記憶装置と、電圧の供給が無い間もデータを保持できる半導体記憶装置との２つの種類があり、さらにそれぞれの中で方式や使い方によって分類される。
【０００３】
後者の半導体記憶装置の中で、現在最も良く用いられている方式の一つに、電気的に書込みと消去が可能なフラッシュＥＥＰＲＯＭがある。フラッシュＥＥＰＲＯＭは、現在、ＭＯＳ （Metal Oxide Semiconductor） トランジスタのチャネル上に周りを酸化膜等で絶縁されたフローティングゲートを形成したフローティング型メモリセルを用いたものが主流である。フローティング型メモリセルは、フローティングゲートに電子を注入あるいは電子を引き抜くことにより、ＭＯＳトランジスタのソース−ドレイン間電流が流れ始めるゲート電圧しきい値（以下、Ｖｔという）を変化させ、データを記憶する。
【０００４】
一方、近年、ＭＮＯＳ型メモリセルが再び脚光を浴び始めている。ＭＮＯＳ型メモリセルは、フローティング型メモリセルと異なり、ＭＯＳトランジスタのチャネル上にＯＮＯ膜を形成し、ＯＮＯ膜界面のトラップに電子またはホールを注入することにより、Ｖｔを変化させている。ＭＮＯＳ型メモリセルは、トラップされた静電荷（電子やホール）がほとんど移動できないという特徴を持っている。このため、ＭＮＯＳ型メモリセルは、フローティング型メモリセルのように酸化膜欠陥があっても蓄えられている全ての静電荷が抜けることはない。このようなＭＮＯＳ型メモリセルが持つ特徴は、酸化膜の薄膜化にともない、近年大きな問題になっている時間経過によるデータ消失の問題（リテンション問題）に対しに有利である。
【０００５】
また、ＭＮＯＳ型メモリセルは、注入された静電荷が移動しないので、静電荷がチャネル上に局在することが可能となる。一般的に、静電荷の注入は、ホットエレクトロンが発生するドレイン近傍で発生するので、ＭＮＯＳ型メモリセルにおいて、静電荷は、ドレイン近傍上のＯＮ膜界面に局在する。また、ＭＮＯＳ型メモリセルのソースとドレインは、バイアス条件によってきまるので、ソースとドレイン間のバイアス条件は半導体記憶装置の使用中に反転可能である。したがって、ＭＮＯＳ型メモリセルは、メモリセルのチャネルの両サイドに２箇所の電荷局在部を形成することができる。このため、ＭＮＯＳ型メモリセルは、２箇所の電荷局在部にそれぞれ１つのデータを割当てることにより１セルに２つのデータを記憶可能である。以上のような特徴から、ＭＮＯＳ型メモリセルへの期待が益々高まっている。
【０００６】
図１５（ａ）は、一般的なＭＮＯＳ型メモリセルの断面図である。図１５（ａ）において、半導体基板Ｓｕｂ上に素子分離の為のＬＯＣＯＳ１０１と、ＯＮＯ膜１０２と、ゲート１０３とが形成され、ＬＯＣＯＳ１０１の下に拡散層１０４と、拡散層１０５とが形成されている。ゲート１０３は、一般にポリシリコンで形成され、メモリアレイを組んだ時はワード線として使用される。また、拡散層１０４と拡散層１０５とは、メモリセルのドレインもしくはソースであり、メモリアレイを組んだ時は埋め込み型ビット線として使用される。電荷局在部１０６及び１０７は、いずれも電荷を局在させる箇所である。
【０００７】
図１５（ｂ）は、図１５（ａ）のＭＮＯＳ型メモリセルの簡概略図であり、付与してある番号が同じ構成要素は、同一部分を指す。なお、すべての図面において、ゲート１０３と、拡散層１０４及び１０５（一方がドレイン、他方がソースに相当）と、電子局在部１０６及び１０７とを、図１５（ｂ）に示した記号により表すことにする。
【０００８】
図１６は、従来のメモリセルを用いて構成したメモリアレイ周辺部の模式図である。なお、図１６では、紙面の都合でアレイの一部分しか記述していないが、実際のアレイは、縦横方向に多くメモリセルが存在するのが一般的である。図１６に示すように、複数のメモリセルＭ０１〜Ｍ０６は、紙面横方向にアレイ状に配置されている。各メモリセルのゲートは、横方向に共通ノードであるワード線ＷＬ０に接続されている。すなわち、メモリセルＭ０１〜Ｍ０６のコントロールゲートは、ワード線ＷＬ０に接続されている。また、各メモリセルのソースもしくはドレインは、紙面縦方向に共通ノードであるビット線ＢＬ０〜ＢＬ６に接続されている。例えば、メモリセルＭ０１のドレインもしくはソースは、ビット線ＢＬ０及びＢＬ１にそれぞれ接続されている。また、メモリセルＭ０２のドレインもしくはソースは、ビット線ＢＬ１及びＢＬ２にそれぞれ接続されている。
【０００９】
各ビット線は、切替えスイッチ１０８によって、選択的にセンスアンプ１０９の一方の入力へ接続される。センスアンプ１０９の他方の入力は、リファレンスセルＲ０１のドレインがリファレンスビット線ＲＢＬを通して接続される。リファレンスセルＲ０１は、データ１状態のメモリセル電流とデータ０状態のメモリセル電流とのちょうど中間の電流が流れるように設計されたＣＭＯＳトランジスタが用いられる。また、リファレンスセルＲ０１は、ソース線ＲＳＬと、ワード線ＲＷＬとを有する。リファレンスセルＲ０１のゲートは、ワード線ＲＷＬに接続される。リファレンスセルＲ０１のうち、センスアンプ１０９に接続されていない側は、ソースであり、ソース線ＲＳＬに接続される。
【００１０】
図１６に示す従来例の場合、読み出し時にはメモリセルＭ０１〜Ｍ０６の電流をリファレンスセルＲ０１の電流と比較し、大小関係によってメモリセルＭ０１〜Ｍ０６に記憶されているデータを判定する。どのメモリセルのデータを読み出すかは、センスアンプ１０９へ接続されるビット線を切替えることによって選択する。このとき、ビット線の選択時において、各メモリセル内に２つある電荷局在部１０６もしくは１０７のいずれを読み出すかに注意する必要がある。
【００１１】
例を示すと、メモリセルＭ０２の右側の電荷局在部１０７に記憶された静電荷を読み出す時は、ビット線ＢＬ１をセンスアンプ１０９に接続し、ビット線ＢＬ２をグランドレベルに接続する。また、左側の電荷局在部１０６を読み出す時は、ビット線ＢＬ２をセンスアンプ１０９に接続し、ビット線ＢＬ１をグランドレベルに接続する。センスアンプ１０９に接続された側のビット線は、読み出し直前にＨｉレベルにプリチャージされる。すなわち、メモリセルに接続されているビット線のバイアス電圧の向きを逆にすることで、メモリセルのソースとドレインを変更し、読み出す側の電荷局在部を切替える。
【００１２】
以上のように、１つのセルに２ビットのデータを記憶し読み出すことが可能であるが、場合によって１つのセルに１ビットのみのデータを記憶させた方が、製品の特性、信頼性やコストの面で有利なこともある。その場合、同一セルにおける反対側の電荷局在部を通常使用しない構成が提案されている。例えば、上述の例の場合、電荷局在部１０７のみを使用する一方で電荷局在部１０６の使用を放棄し、１つのセルに１ビットのみのデータを記憶させる使用方法である。このメモリセルの構成を採用した場合、記憶容量は半減するが、フローティング型と比較してリテンション問題などに対する優位性は変化しない。
【００１３】
図１５に示すＭＮＯＳ型メモリセルを１ビット／セルとして使用する場合、例えばデータ記憶用の電荷局在部を１０７のみとして電荷の出し入れを行い、電荷局在部１０６の電荷の出し入れを行わないようにする。したがって、電荷局在部１０６は、常にニュートラルな状態にある。読み出し時、図１６の切替えスイッチ１０８がセンスアンプ１０９と接続するビット線は、データ読み出しを行うビット線である。データ読み出しに用いられるビット線は、データを記憶する電荷局在部をいずれにするかに応じて異なる。
【００１４】
図１７は、従来のフラッシュメモリなどの半導体記憶装置の概略構成図である。従来の半導体記憶装置は、データを記憶する為に通常使用するメモリセクタＭＳ０〜ＭＳ３と、製造上の問題などによって通常使用するメモリセクタに不具合が発生した場合に、不具合が発生したメモリセクタと置き換える為の冗長メモリセクタＭＳ４とを備える。また、従来の半導体記憶装置は、冗長メモリセクタＭＳ４を含む全てのメモリセクタに共通するワード線を駆動するためのロウデコーダー１１０（Ｘ−ＤＥＣ）と、それぞれのメモリセクタ毎に独立したカラムデコーダー１１１〜１１５（Ｙ−ＤＥＣ）とＩ／Ｏ回路１１６〜１２０とを含む。
【００１５】
メモリセクタは、メモリセルの集合体の１つの単位である。フラッシュメモリの場合のメモリセクタは、一括して消去を行うメモリセル集合体として使用されるのが通例であるが、ソース線もしくはビット線もしくはワード線を共通とするメモリセルの集合体を１つのセクタとする場合もある。また、ロウデコーダー１１０は、アドレスの指定に従って１本のワード線を選択するデーコーダーと、その選択に従いワード線に電位を供給するドライバの集合体である。同様に、カラムデコーダー１１１〜１１５は、アドレスの指定に従って１本のビット線を選択するデーコーダーである。具体的には、カラムデコーダーは、図１６で示した切替えスイッチ１０８の集合体である。また、Ｉ／Ｏ回路１１６〜１２０は、図１６で示したセンスアンプ１０９とリファレンスセルＲ０１とその他ドライバ等との回路の集合体である。
【００１６】
次に、図１７を用いて、従来の冗長救済方法について説明する。製品を出荷する前の検査において、通常使用するメモリセクタＭＳ０〜ＭＳ３に不良箇所が発見された場合、そのままでは検査した半導体記憶装置は、不良品となる。そこで、発見された不良箇所を予め作成された予備の部分（冗長メモリセクタ）に機能を代替させることにより、半導体記憶装置を良品にすることができる。このような取り扱いを冗長救済という。
【００１７】
例えば、メモリセクタＭＳ１にあるメモリセルに不良が発生した場合、メモリセクタＭＳ１のアドレスが指定された時に、アクセスする先を冗長メモリセクタＭＳ４に切替えることにより、メモリセクタＭＳ１を使用しないようにする。以上の構成により、メモリセクタＭＳ１に不良箇所が存在しても実使用上の問題にはならず、この半導体記憶装置を良品として出荷することが可能になる（特許文献１参照）。
【００１８】
冗長救済を行うメモリの単位は、なるべく小さい単位で切替えた方が、準備する冗長メモリが占める面積を小さくできる。そこで、従来、ＤＲＡＭなどでは、ワード線やビット線の１本毎を切替えの単位として使用する場合もあった。しかしながら、不揮発性の半導体記憶装置では、不良メモリセルがその周りに存在する良品メモリセルの動作を妨げることが多く、不良メモリセルのみを切替えただけでは、不十分な場合がある。
【００１９】
例えば、フラッシュメモリの場合、切替えを行った後も、良品メモリセルを消去する時に不良メモリセルの消去動作も一緒に行われてしまう。このため、データの書換えに伴って不良メモリセルの消去動作が繰返し行われ、過消去状態になった不良メモリセルがビット線をショートさせる問題が発生する。その他、不良メモリセルのみを切替えただけでは、信頼性の保障が難しくなるなどの問題がある。したがって、フラッシュメモリは、図１７で示したように、消去の単位であるメモリセクタ毎に冗長救済のための切替えを行うことが多い。
【００２０】
以上の様な方法で、従来の半導体記憶装置は、通常使用するメモリセル（メモリセクタ）に発生した不良を、その不良メモリセル（メモリセクタ）と冗長メモリセル（冗長メモリセクタ）と置き換えることで救済し、歩留を向上させている。
【００２１】
また、図１７で示すメモリセクタやロウデコーダーやカラムデコーダー等の構成は１つの例に過ぎず、従来から様々な構成が提案されている。ただし、何れの構成も、通常使用するメモリセル（メモリセクタ）以外に冗長救済用のメモリセル（メモリセクタ）が存在している点で共通する。
【特許文献１】特開平０５−４０７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、従来の方法では、チップ面積の増加が必ず発生し、チップコストが上昇する。そして、そのコスト上昇分が大きくなると、冗長救済の効果である歩留向上によるコスト削減を相殺する。例えば、チップ面積の増加によるコスト増加が、歩留向上によるコスト削減を上回っていれば、冗長救済の方法は全く意味をなさない。また、チップ面積の増加によるコスト増加が、歩留向上によるコスト削減を下回っていたとしても、歩留向上によるコスト削減効果を減少させ、その結果製品のコスト削減を困難にしている。
【００２３】
チップ面積を増加させる要因は、他にも存在する。例えば、半導体記憶装置は、データの書き換えを頻繁に行うと、使用時のストレスによりデータを記憶するビットの特性が劣化（エンデュランス劣化）し、最悪の場合データが喪失してしまう。そこで、半導体記憶装置にメモリセルのデータの書き換え回数をカウントするカウンタを設け所定の回数の書き換えを検出したり、あるいはメモリセルのエンデュランス劣化そのものを検出したりして、所定のメモリセルに記憶されたデータを他のメモリセルへ自動的に書き換える技術（ＢＩＳＲ：Built-In Self-Repairing）が提案されている。ところが、ＢＩＳＲのために、半導体記憶装置に新たなメモリセルを設けると、上述の冗長救済の場合と同様に、チップ面積の増加を招き、チップコストが上昇する。
【００２４】
本発明の目的は、チップ面積を増加させることなく、信頼性の向上や歩留まりの向上などの高機能を達成した半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２５】
上記目的は、以下の半導体記憶装置により達成される。データを書込み及び消去可能で、電圧が供給されない間も当該データを保持可能な不揮発性の半導体記憶装置であって、データに対応する静電荷をそれぞれ蓄えることが可能な第１及び第２の電荷局在部を含むメモリセルを備え、第２の電荷局在部は、第１の電荷局在部に蓄えられるべき静電荷に対応する静電荷を蓄えることにより、第１の電荷局在部を補完する。
【００２６】
上記構成により、第２の電荷局在部を有効活用し、チップ面積を増加させることなく、信頼性の向上や歩留まりの向上などの高機能を達成することができる。
【００２７】
好ましくは、第１の電荷局在部が、製造不良により静電荷を蓄えることが困難である場合、データに対応する静電荷を蓄えるべき電荷局在部を、第１の電荷局在部から第２の電荷局在部へ切替える切替え手段を備える。上記構成により、第２電荷局在部を有効活用し、冗長救済により不良品となるチップを救済することができる。このとき、冗長救済に用いたメモリセルは、冗長救済用に追加したものではなく、元来存在していたものであるから、チップ面積を増加させることがない。
【００２８】
好ましくはさらに、複数のメモリセルと、複数のメモリセル全体について、電荷局在部を切替えるためのフラグ信号を出力するフラグ回路を備える。上記構成により、メモリセル全体に対して冗長救済を行うことができる。
【００２９】
一例として、フラグ回路は、電気的書き換え可能な不揮発性メモリとラッチ回路とを含む。上記構成により、冗長救済を行う場合の検査工程を簡略化することができ、コストダウンが可能になる。
【００３０】
他の例として、各メモリセルに接続される複数のビット線と、各メモリセルに電源電圧を供給する複数の電源線とを備え、切替え手段は、さらに、ラグ回路からの出力に基づいて、ビット線と電源線との接続の組み合わせを切替え可能なスイッチ素子を含む。上記構成により、切替え手段を簡単に構成することができる。
【００３１】
さらに他の例として、各メモリセルに電源電圧を供給する複数の電源線と、各メモリセルに接続されるべき複数の電源回路とを備え、切替え手段は、さらに、フラグ回路からの出力に基づいて、電源線と電源回路との接続の組み合わせが切替え可能なスイッチ素子を含む。上記構成により、切替え手段を簡単に構成することができる。
【００３２】
好ましくはさらに、複数のメモリセルを含むメモリセクタを複数個と、メモリセクタ毎に、電荷局在部を切替えるためのフラグ信号を出力する複数のフラグ回路とを備える。上記構成により、メモリセクタ毎に冗長救済を行うことができ、より細かい単位での救済が可能になる。
【００３３】
一例として、各メモリセルに電源電圧を供給する複数の電源線と、各メモリセルに接続されるべき複数の電源回路とを備え、切替え手段は、さらに、フラグ回路からの出力に基づいて、電源線と電源回路との接続の組み合わせが切替え可能なスイッチ素子を含む。上記構成により、切替え手段を簡単に構成することができる。
【００３４】
好ましくはさらに、複数のメモリセルを備え、各メモリセルは、ビット線により決定されるロウアドレスと、ワード線により決定されるカラムアドレスとにより特定されるものであり、さらに、ロウアドレス毎に、電荷局在部を切替えるためのフラグ信号を出力する複数のフラグ回路を備える。上記構成により、ロウアドレス毎に冗長救済を行うことができ、より細かい単位での救済が可能になる。
【００３５】
一例として、各メモリセルに電源電圧を供給する複数の電源線と、各メモリセルに接続されるべき複数の電源回路とを備え、切替え手段は、さらに、フラグ回路からの出力に基づいて、電源線と電源回路との接続の組み合わせが切替え可能なスイッチ素子を含む。上記構成により、切替え手段を簡単に構成することができる。
【００３６】
好ましくはさらに、複数のメモリセルを備え、各メモリセルは、ビット線により決定されるロウアドレスと、ワード線により決定されるカラムアドレスとにより特定されるものであり、さらに、カラムアドレス毎に、電荷局在部を切替えるためのフラグ信号を出力する複数のフラグ回路を備える。上記構成により、カラムアドレス毎に冗長救済を行うことができ、より細かい単位での救済が可能になる。
【００３７】
一例として、各メモリセルに電源電圧を供給する複数の電源線と、各メモリセルに接続されるべき複数の電源回路とを備え、切替え手段は、さらに、フラグ回路からの出力に基づいて、電源線と電源回路との接続の組み合わせが切替え可能なスイッチ素子を含む。上記構成により、切替え手段を簡単に構成することができる。
【００３８】
好ましくはさらに、複数のメモリセルを備え、各メモリセルは、ビット線により決定されるロウアドレスと、ワード線により決定されるカラムアドレスとにより特定されるものであり、さらに、カラムアドレス毎に、電荷局在部を切替えるためのフラグ信号を出力する複数の第１のフラグ回路と、ロウアドレス毎に、電荷局在部を切替えるためのフラグ信号を出力する複数の第２のフラグ回路と、第１のフラグ回路の出力と第２のフラグ回路の出力との論理積をとる回路とを備える。上記構成により、メモリセル毎に冗長救済を行うことができ、より細かい単位での救済が可能になる。
【００３９】
一例として、各メモリセルに電源電圧を供給する複数の電源線と、各メモリセルに接続されるべき複数の電源回路とを備え、切替え手段は、さらに、フラグ回路からの出力に基づいて、電源線と電源回路との接続の組み合わせが切替え可能なスイッチ素子を含む。上記構成により、切替え手段を簡単に構成することができる。
【００４０】
好ましくは、第１の電荷局在部が、実使用により特性が劣化した場合、データに対応する静電荷を蓄えるべき電荷局在部を、第１の電荷局在部から第２の電荷局在部へ切替える切替え手段を備える。上記構成により、信頼性を向上させ、市場不良を救済することができる。
【００４１】
好ましくはさらに、書換え回数を計数し、計数された書換え回数が予め定められた値を超えた場合、信号を出力するカウンタ回路と、カウンタ回路から出力された信号に基づいて、電荷局在部を切替えるためのフラグ信号を出力するフラグ回路とを備える。上記構成により、市場不良を救済することができるとともに、書換え保証回数を２倍にすることができる。
【００４２】
一例として、カウンタ回路は、所定の数のメモリセルを含む複数のメモリセクタを含み、各メモリセクタに異なる桁のカウントを担当させ、下位の桁のメモリセクタにキャリーが発生した場合、上位の桁のメモリセクタに１ビット追加書きを行いながら、下位のメモリセクタを消去することにより書き換え回数を計数する。上記構成により、少ないメモリセルによりカウンタ回路を構成することができ、チップ面積を増加させることがない。
【００４３】
他の例として、カウンタ回路は、複数のメモリセルを含み、メモリセルの閾値電圧Ｖｔを変動させることによって書き換え回数を計数する。上記構成により、少ないメモリセルによりカウンタ回路を構成することができ、チップ面積を増加させることがない。
【００４４】
好ましくはさらに、書込みもしくは消去動作中に、予め決められた現象を検出した場合、信号を出力する制御回路と、制御回路から出力された信号に基づいて、電荷局在部を切替えるためのフラグ信号を出力するフラグ回路とを備える。上記構成により、市場不良を救済することができるとともに、メモリセル個々のバラツキに対応することができる。
【００４５】
好ましくは、第１の電荷局在部が静電荷を蓄えている場合、同一のメモリセルにある第２の電荷局在部に静電荷を蓄えさせた後、第２の電荷局在部のデータを読み出す前に、第１の電荷局在部の消去動作を実行する。上記構成により、書換え前の消去のための待ち時間をとる必要がなくなり、急な書換え命令に対応することができる。
【００４６】
上記目的は、以下の半導体記憶装置により達成される。データを書込み及び消去可能で、電圧が供給されない間も当該データを保持可能な不揮発性の半導体記憶装置であって、データに対応する静電荷をそれぞれ蓄えることが可能な第１及び第２の電荷局在部を含むメモリセルを備え、第１の電荷局在部を、書込み及び消去可能な通常のデータを記憶する静電荷を蓄えるために用いる一方、第２の電荷局在部を、第１の電荷局在部が正常に静電荷を蓄えることができな場合に、当該第１の電荷局在部を特定して修正するデータを記憶する静電荷を蓄えるために用いる。上記構成により、第２電荷局在部が、第１の電荷局在部が正常に静電荷を蓄えることが可能であるかを検出し修正するためのデータ（いわゆるＥＣＣ）を記憶するので、ＥＣＣを記憶するために別途メモリセルを用意する必要がない。
【発明の効果】
【００４７】
本発明によれば、チップ面積を増加させることなく、信頼性の向上や歩留まりの向上などの高機能を達成した半導体記憶装置を提供することができる
【発明を実施するための最良の形態】
【００４８】
（実施の形態１）
図１は、本発明の実施の形態１に係るＭＮＯＳ型メモリセルの簡概略図である。図１（ａ）は、電荷局在部１０７に格納されたデータを読み出す場合のソースとドレインとの関係を示し、図１（ｂ）は、電荷局在部１０６に格納されたデータを読み出す場合のソースとドレインとの関係を示している。なお、図１（ａ）と図１（ｂ）とに図示されたＭＮＯＳ型メモリセルは、図１５（ａ）と図１５（ｂ）とを用いて説明した従来のＭＮＯＳ型メモリセルと等しい構造を持つ。
【００４９】
実施の形態１に係るＭＮＯＳ型メモリセルは、１セルあたり２ビットのデータを格納可能なメモリセルである。実施の形態１に係るＭＮＯＳ型メモリセルは、２ビット／セル型のメモリセルであるが、一方の電荷局在部を静電荷を通常蓄えるために用い、他方の電荷局在部を一方の電荷局在部に蓄えられた静電荷を補完するために用いている。以下、電荷局在部１０７をデータに対応する静電荷を通常蓄えるために用い、電荷局在部１０６を電荷局在部１０７に蓄えられた静電荷を補完するために用いる例を説明する。
【００５０】
実施の形態１に係るＭＮＯＳ型メモリセルにおいて、データの読み出しは、電荷局在部１０７に蓄えられた静電荷を読み出すことにより行われる。この場合、図１（ａ）に示すように、電荷局在部１０７側の埋め込み拡散層１０５がソースとなり、反対側の埋め込み拡散層１０４をドレインとなるようにバイアス電圧を印加する。このようにバイアス電圧を印加することにより、電荷局在部１０７に蓄えられる静電荷の有無によりメモリセルへ電流が流れるか否かを決定することができるので、電荷局在部１０７のデータを読み出すことができる。
【００５１】
また、実施の形態１に係るＭＮＯＳ型メモリセルにおいて、データの書込みは、電荷局在部１０７に静電荷を蓄えることにより行われる。この場合、図１（ｂ）に示すように、電荷局在部１０７側の埋め込み拡散層１０５がドレインとなり、反対側の埋め込み拡散層１０４がソースとなるようにバイアス電圧を印加する。このようにバイアス電圧を印加することにより、ドレイン近傍である電荷局在部１０７の周辺で発生したホットエレクトロンが電荷局在部１０７へ注入され、電荷局在部１０７へデータの書込みが行われる。
【００５２】
ここで、電荷局在部１０７に製造上の問題等で不具合が発生した場合を考える。このような不具合は、例えば、電荷局在部１０７の周辺の酸化膜が規定より厚くなり、そのため書込み時間や消去時間のスペックを満足しなくなった場合や、電荷局在部１０７の周辺の酸化膜に結晶欠陥が多く存在し、不揮発性データの保持特性が悪い場合等に発生する。不具合の原因となる現象の発生箇所が局所的である場合、電荷局在部１０７にのみ不具合が生じ、同じメモリセル内にある電荷局在部１０６には問題がないことがある。特に、電荷局在部１０７の不具合の原因が偶発的である場合、電荷局在部１０６の動作に問題がないことが多い。
【００５３】
そこで、実施の形態１に係る半導体記憶装置は、そのような不具合が発生した場合、メモリセルに印加するバイアス条件を反転させることで、データの記憶に用いる電荷局在部を切替える。すなわち、読み出し時に用いるバイアス条件を図１（ｂ）に示す様に、電荷局在部１０６側の埋め込み拡散層１０４をソースとして、反対側の埋め込み拡散層１０５がドレインとなるようにする。また、書込み時に用いるバイアス条件を図１（ａ）に示す様に、電荷局在部１０６側の埋め込み拡散層１０４をドレインとして、反対側の埋め込み拡散層１０５がソースとなるようにする。また、併せてデータの記憶用として使用しなくなった電荷局在部１０７は、消去状態にする。
【００５４】
図２は、本発明の実施の形態１に係る半導体記憶装置の全体の概略図である。実施の形態１に係る半導体記憶装置は、データを記憶する為に通常使用するメモリセクタＭＳ０〜ＭＳ３を備える。また、実施の形態１に係る半導体記憶装置は、メモリセクタに共通するワード線を駆動するためのロウデコーダー１１０（Ｘ−ＤＥＣ）と、それぞれのメモリセクタ毎に独立したカラムデコーダー１１１〜１１４（Ｙ−ＤＥＣ）と、それぞれのメモリセクタ毎に独立したＩ／Ｏ回路１１６〜１１９と、フラグ回路１とを含む。
【００５５】
メモリセクタは、メモリセルの集合体の１つの単位である。フラッシュメモリの場合のメモリセクタは、一括して消去を行うメモリセル集合体として使用されるのが通例であるが、ソース線もしくはビット線もしくはワード線を共通とするメモリセルの集合体を１つのセクタとする場合もある。また、ロウデコーダー１１０は、アドレスの指定に従って１本のワード線を選択するデーコーダーと、その選択に従いワード線に電位を供給するドライバの集合体である。同様に、カラムデコーダー１１１〜１１４は、アドレスの指定に従って１本のビット線を選択するデーコーダーである。
【００５６】
また、メモリセクタＭＳ０〜ＭＳ３は、いずれも複数のメモリセルを含んでいる。各メモリセルは、図１を用いて説明したＭＮＯＳ型メモリセルであり、１つのセルに２ビット情報に対応する静電荷を蓄えることが可能である。各メモリセルは、先に説明したように、データに対応する静電荷を通常蓄えるために用いられる電荷局在部と、蓄えられた静電荷を補完するため用いられる電荷局在部の２つを有している。フラグ回路１は、所定のフラグビットを保持可能である。
【００５７】
実施の形態１に係る半導体記憶装置は、メモリセクタＭＳ０〜ＭＳ３に含まれるメモリセルの静電荷を通常蓄えるために用いられる電荷局在部のいずれかに不具合が発生した場合、フラグ回路１の出力に基づいて静電荷を保持すべき電荷局在部の切替えをすべてのメモリセルに対して行う。すなわち、実施の形態１に係る半導体記憶装置は、フラグ回路１の出力にしたがって、全てのメモリセクタＭＳ０〜ＭＳ３においてメモリセルのバイアス電圧を切替えることにより、データの記憶に用いる電荷局在部を切替えて不良メモリセルを救済する。
【００５８】
図３及び図４は、本発明の実施の形態１に係る半導体記憶装置のメモリセクタに含まれるメモリアレイとその周辺部の模式図である。各図は、メモリセルＭ０１、Ｍ１１、Ｍ２１を例にすると、図３は、紙面右側の電荷局在部に静電荷が蓄えられる場合のメモリアレイの模式図、図４は、紙面左側の電荷局在部に静電荷が蓄えられる場合のメモリアレイの模式図である。なお、図３及び図４では、紙面の都合でメモリアレイの一部分しか記述していない。図３及び図４は、メモリアレイは、９個のメモリセルを格子上に並べて接続した状態を示している。メモリセルＭ０１〜Ｍ０３は、紙面横方向にアレイ状に配置される。各メモリセルのゲートは、横方向に共通ノードであるワード線ＷＬ０に接続される。すなわち、メモリセルＭ０１〜Ｍ０３のコントロールゲートは、ワード線ＷＬ０に接続される。同様に、メモリセルＭ１１〜Ｍ１３のコントロールゲートは、ワード線ＷＬ１に、メモリセルＭ１２〜Ｍ２３のコントロールゲートは、ワード線ＷＬ２に、それぞれ接続される。
【００５９】
また、各メモリセルのソースもしくはドレインは、紙面縦方向に共通ノードであるビット線ＢＬ０〜ＢＬ３に接続される。例えば、メモリセルＭ０１〜Ｍ２１のドレインもしくはソースは、ビット線ＢＬ０及びＢＬ１にそれぞれ接続される。また、メモリセルＭ０２〜Ｍ２２のドレインもしくはソースは、ビット線ＢＬ１及びＢＬ２にそれぞれ接続される。また、メモリセルＭ０３〜Ｍ２３のドレインもしくはソースは、ビット線ＢＬ２及びＢＬ３にそれぞれ接続される。
【００６０】
各ビット線ＢＬ０〜ＢＬ３は、切替えスイッチ１０８によって、選択的にセンスアンプ１０９の一方の入力へ接続される。センスアンプ１０９の他方の入力は、リファレンスセルＲ０１のドレインがリファレンスビット線ＲＢＬを通して接続される。リファレンスセルＲ０１は、データ１状態のメモリセル電流とデータ０状態のメモリセル電流とのちょうど中間の電流が流れるように設計されたＣＭＯＳトランジスタが用いられる。また、リファレンスセルＲ０１は、ソース線ＲＳＬと、ワード線ＲＷＬとを有する。リファレンスセルＲ０１のゲートは、ワード線ＲＷＬに接続される。リファレンスセルＲ０１のうち、センスアンプ１０９に接続されていない側は、ソースであり、ソース線ＲＳＬに接続される。
【００６１】
また、各ビット線ＢＬ０〜ＢＬ３はそれぞれスイッチ素子ＳＷＢ０〜ＳＷＢ３を通じて、電源回路ＰＳ０に接続されている電源線ＰＬ０、もしくはＰＳ１に接続されている電源線ＰＬ１に接続される。スイッチ素子ＳＷＢ０〜ＳＷＢ３は、一体的に切替え可能なスイッチである。
【００６２】
実施の形態１に係る半導体記憶装置において、読み出し時には各メモリセルの電流をリファレンスセルＲ０１の電流と比較し、大小関係によって各メモリセルに記憶されているデータを判定する。どのメモリセルのデータを読み出すかは、センスアンプ１０９へ接続されるビット線を切替えることによって選択する。
【００６３】
以上の構成において、はじめに、スイッチ素子ＳＷＢ０〜ＳＷＢ３は、図３に示すように、ビット線ＢＬ０及びＢＬ２が電源線ＰＬ０に接続され、ビット線ＢＬ１及びＢＬ３が電源線ＰＬ１に接続されるように初期設定される。以上の構成において、読み出し動作を行う場合、電源回路ＰＳ１はグランド電位を電源線ＰＬ１に供給し、電源回路ＰＳ０はＨｉレベルの電位を電源線ＰＬ０に供給する。この結果、ビット線ＢＬ１とＢＬ３とにはグランド電位が供給され、ビット線ＢＬ０とＢＬ２にはＨｉ電位が供給される。
【００６４】
以上のバイアス条件では、メモリセルＭ０１，Ｍ１１，Ｍ２１，Ｍ０３，Ｍ１３，Ｍ２３からはメモリセルの紙面右側の電荷局在部１０７に記憶されているデータが読み出される。一方、メモリセルＭ０２，Ｍ１２，Ｍ２２からはメモリセルの紙面左側の電荷局在部１０６に記憶されているデータが読み出される。なお、図３及び図４においては、それらデータを読み出される側の電荷局在部を丸印もしくは三角印の記号が付すことで表現している。
【００６５】
例えば、メモリセルＭ１２の左側の電荷局在部１０６に不具合が発生した場合を考える。ここで、不具合とは、先に説明したように、メモリセルＭ１２の電荷局在部１０６周辺の酸化膜が規定より厚くなり、そのため書込み時間や消去時間のスペックを満足しなくなった場合や、メモリセルＭ１２の電荷局在部１０６周辺の酸化膜に結晶欠陥が多く存在し、不揮発性データの保持特性が悪い場合等が挙げられる。メモリセルＭ１２の不具合が検出されると、フラグ回路１のフラグ信号が反転し、フラグ信号が出力される。
【００６６】
メモリセルＭ１２の左側の電荷局在部１０６に発生した不具合が検出されフラグ回路１からフラグ信号が出力されると、スイッチ素子ＳＷＢ０〜ＳＷＢ３を図４に示す接続状態になるように反転させて、バイアス条件を変更する。バイアス条件の変更により、ビット線に供給されるバイアス電圧が反転し、ビット線ＢＬ０とＢＬ２にはグランド電位が供給され、ビット線ＢＬ１とＢＬ３にはＨｉ電位が供給される。
【００６７】
この結果、全てのメモリセルにおいてデータが読み出される側の電荷局在部が切り替わり、メモリセルＭ０１，Ｍ１１，Ｍ２１，Ｍ０３，Ｍ１３，Ｍ２３からはメモリセルの紙面左側の電荷局在部１０６に記憶されているデータが読み出され、メモリセルＭ０２，Ｍ１２，Ｍ２２からはメモリセルの紙面右側の電荷局在部１０７に記憶されているデータが読み出される。メモリセルＭ１２については、不具合が発生した紙面左側の電荷局在部１０６は読み出し対象から除外することができる。
【００６８】
なお、静電荷を蓄えるべき電荷局在部の切替えを行う場合、スイッチ素子ＳＷＢ０〜ＳＷＢ３の反転とともに、切替えスイッチ１０８の接続方法も変更する必要がある。また、書込みや消去動作においても静電荷を蓄えるべき電荷局在部を切替える必要があるが、読み出し対象の電荷局在部の切替え方法と同じ方法で実現できるので、説明は省略する。
【００６９】
以上説明したように、実施の形態１に係る半導体記憶装置は、不具合が発生した電荷局在部１０７の代わりに電荷局在部１０６を使用することができるので、メモリセルが良品として使用可能となり、本来不良品となるべきチップを良品として救済可能である。この時、冗長救済に用いたメモリセルは、冗長救済用として追加したものでなく、当初から存在していたメモリセルを利用したものなので、チップ面積の増加が発生しない。実施の形態１に係る半導体記憶装置によれば、従来例の様に冗長メモリセクタＭＳ４を必要としないので、チップ面積の増加を伴うことなく歩留を向上させることができる。
【００７０】
図５は、本発明の実施の形態１に係る半導体記憶装置におけるフラグ回路１の第１の構成を示す回路図である。フラグ回路１の出力は、データの記憶に用いるための静電荷を蓄えるべき電荷局在部の切替えを行うか否かの２値信号で十分である。ここでは一例として、切替えを行わない場合をデータ０（Ｌｏｗレベル）に、切替えを行う場合をデータ１（Ｈｉレベル）に対応させることとする。
【００７１】
例えば、製造プロセス後の検査時に、冗長救済を行う場合、第１の構成のフラグ回路１を用いることができる。図５において、フラグ回路１は、物理ヒューズ２とプルアップ抵抗３とを含む。すなわち、図５に示すように、グランドに接続された物理ヒューズ２と電源線に接続されたプルアップ抵抗３の共通ノードをフラグ回路１の出力として、切替えを行う場合のみヒューズを切断する。このように構成することにより、フラグ回路１の出力も切替えを行う場合のみＨｉレベルになる。
【００７２】
また、第２の構成として、メモリセルとラッチ回路とを組み合わせてフラグ回路１を構成することが可能である。特に、通常のデータに対応する静電荷を蓄えるためのメモリセルの一部を、フラグ回路１に含まれるメモリセルに転用することにより、新たな回路構成を増設することなく、半導体記憶装置にフラグ回路１を形成することができる。
【００７３】
図６は、本発明の実施の形態１に係る半導体記憶装置におけるフラグ回路１の第２の構成を示すメモリアレイの回路図である。図６に示すメモリアレイは、図３及び図４で示した実施の形態１の半導体記憶装置に対し、フラグ回路１用のメモリセルＭＦ１〜ＭＦ３と、各メモリセルのゲートに接続されるワード線ＷＬＦとをロウアドレス方向に形成し、センスアンプ１０９にラッチ回路４を接続した回路を示している。図６のメモリアレイの他の構成は、図３及び図４に示したメモリアレイと同一である。
【００７４】
図６において、電源立ち上げ時に、メモリセルＭＦ１〜ＭＦ３からフラグ信号を読み出し、その結果をラッチ回路４に格納し、その出力を電荷局在部の切替えの出力として利用する。なお、フラグ回路１に対応するメモリセルＭＦ１〜ＭＦ３におけるデータ記憶用の電荷局在部は、フラグ情報を読み出す前に読み出し動作を行うので、切替えることはできない。また、フラグ回路１に対応するメモリセルは１つあれば十分であるが、メモリアレイの構成上、複数のメモリセルを追加する必要がある。ただし、フラグ信号を保持する以外のメモリセルは、その他の用途に用いるフラグ信号の保存に使用するなどの利用法が考えられる。
【００７５】
このように、第２の構成のフラグ回路１を適用することにより、電荷局在部の切替え出力を行うためのフラグ信号を、メモリセル自体を使って記憶するので、第１の構成のように検査工程を複雑化してコストを上昇させることなく、冗長救済を行うことができる。
【００７６】
（実施の形態２）
図７は、本発明の実施の形態２に係る半導体記憶装置のメモリセクタに含まれるメモリアレイとその周辺部の模式図である。実施の形態２に係る半導体記憶装置は、図２〜図４に示した実施の形態１と概略構成が同一であるので、以下相違点のみを説明し、同一の構成要素については説明を省略する。また、図７において、実施の形態１において用いた符号と同一の符号を付した構成については、同一の構成要素であることを示している。
【００７７】
実施の形態２に係る半導体記憶装置は、図２〜図４に示した実施の形態１に係る装置と、各ビット線ＢＬ０〜ＢＬ３と電源線ＰＬ０及びＰＬ１との接続部分が異なる。実施の形態２に係る半導体記憶装置は、スイッチ素子ＳＷＢ０〜ＳＷＢ３を有さない。実施の形態２に係る半導体記憶装置は、かわりに、セレクトワード線ＳＷＬ０及びＳＷＬ１を有し、ビット線ＢＬ０がセレクトトランジスタＳＴ００を通じてセレクトワード線ＳＷＬ０と、ビット線ＢＬ１がセレクトトランジスタＳＴ１１を通じてセレクトワード線ＳＷＬ１と、ビット線ＢＬ２がセレクトトランジスタＳＴ０２を通じてセレクトワード線ＳＷＬ０と、ビット線ＢＬ３がセレクトトランジスタＳＴ１３を通じてセレクトワード線ＳＷＬ１とそれぞれ接続されている。
【００７８】
また、実施の形態２に係る半導体記憶装置は、電源線ＰＬ０がスイッチ素子ＳＷ０を介して電源回路ＰＳ０と、スイッチ素子ＳＷ２介して電源回路ＰＳ１とそれぞれ接続され、電源線ＰＬ１がスイッチ素子ＳＷ１を介して電源回路ＰＳ０と、スイッチ素子ＳＷ３を介して電源回路ＰＳ１とそれぞれ接続される。なお、切替えスイッチ１０８と、センスアンプ１０９と、フラグ回路１等は、実施の形態１と同一であり、図示を省略している。
【００７９】
実施の形態２に係る半導体記憶装置において、電源線ＰＬ０及び電源線ＰＬ１に供給される電位はスイッチ素子ＳＷ０〜ＳＷ３の状態によって制御することが可能である。実施の形態１の場合と同様に、電源回路ＰＳ１がグランド電位を供給し、電源回路ＰＳ０がＨｉレベルの電位を供給するものとする。
【００８０】
例えば、スイッチ素子ＳＷ０及びＳＷ３がオン状態で、スイッチ素子ＳＷ１とＳＷ２がオフ状態の場合、電源線ＰＬ０にはＨｉレベルの電位が供給され、セレクトトランジスタＳＴ００とＳＴ０２を通して接続されているビット線ＢＬ０とＢＬ２はＨｉレベルの電位となる。また、電源線ＰＬ１にはグランドレベルの電位が供給され、セレクトトランジスタＳＴ１１とＳＴ１３を通して接続されているビット線ＢＬ１とＢＬ３はグランドレベルになる。
【００８１】
逆に、スイッチ素子ＳＷ０とＳＷ３がオフ状態で、スイッチ素子ＳＷ１とＳＷ２がオン状態の時、電源線ＰＬ０とＰＬ１に供給される電位は逆転し、ビット線ＢＬ０〜ＢＬ３の電位も逆転する。以上のようにバイアス電圧条件を切替えることによって、実施の形態１と同様にデータに対応する静電荷を蓄える電荷局在部を切替えることができる。
【００８２】
以上の構成において、読み出し動作を行う場合、スイッチ素子ＳＷ０及びＳＷ３がオン状態で、スイッチ素子ＳＷ１とＳＷ２がオフ状態に初期設定し、電源回路ＰＳ１はグランド電位を電源線ＰＬ１に供給し、電源回路ＰＳ０はＨｉレベルの電位を電源線ＰＬ０に供給する。この結果、ビット線ＢＬ１とＢＬ３とにはグランド電位が供給され、ビット線ＢＬ０とＢＬ２にはＨｉ電位が供給される。
【００８３】
以上のバイアス条件では、メモリセルＭ０１，Ｍ１１，Ｍ２１，Ｍ０３，Ｍ１３，Ｍ２３からはメモリセルの紙面右側の電荷局在部１０７に記憶されているデータが読み出される。一方、メモリセルＭ０２，Ｍ１２，Ｍ２２からはメモリセルの紙面左側の電荷局在部１０６に記憶されているデータが読み出される。
【００８４】
実施の形態１と同様に、メモリセルＭ１２の左側の電荷局在部１０６に発生した不具合が検出されフラグ回路１からフラグ信号が出力されると、スイッチ素子ＳＷ０とＳＷ３がオフ状態で、スイッチ素子ＳＷ１とＳＷ２がオン状態になるように反転させて、バイアス条件を変更する。バイアス条件の変更により、ビット線に供給されるバイアス電圧が反転し、ビット線ＢＬ０とＢＬ２にはグランド電位が供給され、ビット線ＢＬ１とＢＬ３にはＨｉ電位が供給される。
【００８５】
この結果、全てのメモリセルにおいてデータが読み出される側の電荷局在部が切り替わり、メモリセルＭ０１，Ｍ１１，Ｍ２１，Ｍ０３，Ｍ１３，Ｍ２３からはメモリセルの紙面左側の電荷局在部１０６に記憶されているデータが読み出され、メモリセルＭ０２，Ｍ１２，Ｍ２２からはメモリセルの紙面右側の電荷局在部１０７に記憶されているデータが読み出される。メモリセルＭ１２については、不具合が発生した紙面左側の電荷局在部１０６は読み出し対象から除外することができる。
【００８６】
以上説明したように、実施の形態２に係る半導体記憶装置は、不具合が発生した電荷局在部１０７の代わりに電荷局在部１０６を使用することができるので、メモリセルが良品として使用可能となり、本来不良品となるべきチップを良品として救済可能である。この時、冗長救済に用いたメモリセルは、冗長救済用として追加したものでなく、当初から存在していたメモリセルを利用したものなので、チップ面積の増加が発生しない。
【００８７】
実施の形態２に係る半導体記憶装置によれば、従来例の様に冗長メモリセクタＭＳ４を必要としないので、チップ面積の増加を伴うことなく歩留を向上させることができる。また、実施の形態２に係る半導体記憶装置は、電源回路近傍にバイアス電圧を切替えるスイッチを配することで、バイアス電圧の切替えのために追加するスイッチ素子などの回路を最小限に抑えることができる。
【００８８】
（実施の形態３）
図８は、本発明の実施の形態３に係る半導体記憶装置の全体の概略図である。実施の形態３に係る半導体記憶装置は、実施の形態１と概略構成が同一であるので、以下相違点のみを説明し、同一の構成要素については説明を省略する。また、図８において、実施の形態１及び２において用いた符号と同一の符号を付した構成については、同一の構成要素であることを示している。
【００８９】
実施の形態３に係る半導体記憶装置は、メモリセクタＭＳ０〜ＭＳ３に対応して、フラグ回路５〜８を備えている。実施の形態３に係る半導体記憶装置は、実施の形態１及び２とは異なり、メモリセクタＭＳ０〜ＭＳ３に含まれるメモリセルの静電荷を通常蓄えるために用いられる電荷局在部のいずれかに不具合が発生した場合、そのメモリセルが含まれるメモリセクタに対応するフラグ回路の出力に基づいて電荷局在部の切替えをメモリセクタ毎に行う。例えば、不具合の生じたメモリセルがメモリセクタＭＳ１に含まれている場合、実施の形態３に係る半導体記憶装置は、フラグ回路６の出力にしたがって、メモリセクタＭＳ１に含まれるメモリセルのバイアス電圧を切替えることにより、データの記憶に用いる電荷局在部を切替えて不良メモリセルを救済する。なお、実施の形態３に係る半導体記憶装置において、バイアス電圧を切替えるための動作は、図７を用いて説明した実施の形態２の方法等を用いることができる。
【００９０】
実施の形態３に係る半導体記憶装置は、以上の構成を備えているので、メモリセクタ毎に存在するフラグ回路からの出力に基づいて、メモリセクタ毎にバイアス電圧の反転が可能になる。したがって、実施の形態３に係る半導体記憶装置は、フラグ回路をメモリセクタ毎に追加するという少ない回路の変更によりセクタ毎のバイアス電圧の切替えが可能となり、より細かな単位で冗長救済を効果的に行うことが可能である。
【００９１】
（実施の形態４）
図９は、本発明の実施の形態４に係る半導体記憶装置の全体の概略図である。実施の形態４に係る半導体記憶装置は、実施の形態１と概略構成が同一であるので、以下相違点のみを説明し、同一の構成要素については説明を省略する。また、図９において、実施の形態１及び２において用いた符号と同一の符号を付した構成については、同一の構成要素であることを示している。
【００９２】
実施の形態４に係る半導体記憶装置は、各メモリセクタＭＳ０〜ＭＳ３に含まれるメモリセルのロウアドレス毎に、フラグ回路を備えている点を特徴とする。各ロウアドレスに対応するフラグ回路は、図９中のフラグ回路群９に図示されている。フラグ回路群９は、メモリセクタに共通するワード線を駆動するためのロウデコーダー１１０と、メモリセルの間に接続される。
【００９３】
実施の形態４に係る半導体記憶装置は、実施の形態１及び２とは異なり、メモリセルの静電荷を通常蓄えるために用いられる電荷局在部のいずれかに不具合が発生した場合、不具合が発生したメモリセルのワード線のロウアドレスに対応するフラグ回路の出力に基づいて、電荷局在部の切替えをロウアドレス毎に行う。例えば、不具合の生じたメモリセルがメモリセクタＭＳ１に含まれており、ワード線ＷＬ１に接続されている場合、実施の形態４に係る半導体記憶装置は、ワード線ＷＬ１に対応するフラグ回路の出力にしたがって、ワード線ＷＬ１に接続されているメモリセルのバイアス電圧を切替えることにより、データの記憶に用いる電荷局在部を切替えて不良メモリセルを救済する。なお、実施の形態４に係る半導体記憶装置において、バイアス電圧を切替えるための動作は、図７を用いて説明した実施の形態２の方法等を用いることができる。
【００９４】
実施の形態４に係る半導体記憶装置は、これまで説明した実施の形態１〜３と同様にフラグ回路からの出力によって、データを記憶する電荷局在部の切替えを行うためのバイアス条件の反転を行うか否かを決定する。しかしながら、実施の形態１〜３では一旦その切替えの決定がなされると、動作中に変更することはない。それに対し、実施の形態４に係る半導体記憶装置は、フラグ回路群９が電荷局在部の切替えるべきロウアドレスにあるメモリセルにアクセスするときのみ、バイアス条件を反転させる。すなわち、実施の形態４の半導体記憶装置は、バイアス電圧の切替えをフラグ回路群９の出力に応じてリアルタイムに制御している。
【００９５】
実施の形態４に係る半導体記憶装置は、以上の構成を備えているので、ロウアドレス毎に存在するフラグ回路からの出力に基づいて、ロウアドレス毎にバイアス電圧の反転が可能になる。したがって、実施の形態４に係る半導体記憶装置は、フラグ回路をロウアドレス毎に追加するという少ない回路の変更によりワード線単位のバイアス電圧の切替えが可能となり、より細かな単位で冗長救済を効果的に行うことが可能である。また、実施の形態４に係る半導体記憶装置は、バイアス電圧の切替えをリアルタイムで行うことができる。
【００９６】
（実施の形態５）
図１０は、本発明の実施の形態５に係る半導体記憶装置の全体の概略図である。実施の形態５に係る半導体記憶装置は、実施の形態１と概略構成が同一であるので、以下相違点のみを説明し、同一の構成要素については説明を省略する。また、図１０において、実施の形態１及び２において用いた符号と同一の符号を付した構成については、同一の構成要素であることを示している。
【００９７】
実施の形態５に係る半導体記憶装置は、各メモリセクタＭＳ０〜ＭＳ３に含まれるメモリセルのカラムアドレス毎に、フラグ回路を備えている点を特徴とする。各カラムアドレスに対応するフラグ回路は、図１０中のフラグ回路群１０に図示されている。フラグ回路群１０は、メモリセクタに共通するビット線を駆動するためのカラムデコーダー１１１〜１１４と、メモリセルの間に接続される。
【００９８】
実施の形態５に係る半導体記憶装置は、実施の形態１及び２とは異なり、メモリセルの静電荷を通常蓄えるために用いられる電荷局在部のいずれかに不具合が発生した場合、不具合が発生したメモリセルのビット線のカラムアドレスに対応するフラグ回路の出力に基づいて、電荷局在部の切替えをカラムアドレス毎に行う。例えば、不具合の生じたメモリセルがメモリセクタＭＳ１に含まれており、ビット線ＢＬ１に接続されている場合、実施の形態５に係る半導体記憶装置は、ビット線ＢＬ１に対応するフラグ回路の出力にしたがって、ビット線ＢＬ１に接続されているメモリセルのバイアス電圧を切替えることにより、データの記憶に用いる電荷局在部を切替えて不良メモリセルを救済する。なお、実施の形態５に係る半導体記憶装置において、バイアス電圧を切替えるための動作は、図７を用いて説明した実施の形態２の方法等を用いることができる。
【００９９】
実施の形態５に係る半導体記憶装置は、これまで説明した実施の形態１〜３と同様にフラグ回路からの出力によって、データを記憶する電荷局在部の切替えを行うためのバイアス条件の反転を行うか否かを決定する。しかしながら、実施の形態１〜３では一旦その切替えの決定がなされると、動作中に変更することはない。それに対し、実施の形態５に係る半導体記憶装置は、フラグ回路群１０が電荷局在部の切替えるべきカラムアドレスにあるメモリセルにアクセスするときのみ、バイアス条件を反転させる。すなわち、実施の形態５の半導体記憶装置は、バイアス電圧の切替えをフラグ回路群１０の出力に応じてリアルタイムに制御している。
【０１００】
実施の形態５に係る半導体記憶装置は、以上の構成を備えているので、カラムアドレス毎に存在するフラグ回路からの出力に基づいて、カラムアドレス毎にバイアス電圧の反転が可能になる。したがって、実施の形態５に係る半導体記憶装置は、フラグ回路をカラムアドレス毎に追加するという少ない回路の変更によりビット線単位のバイアス電圧の切替えが可能となり、より細かな単位で冗長救済を効果的に行うことが可能である。また、実施の形態５に係る半導体記憶装置は、バイアス電圧の切替えをリアルタイムで行うことができる。
【０１０１】
（実施の形態６）
図１１は、本発明の実施の形態６に係る半導体記憶装置の全体の概略図である。実施の形態６に係る半導体記憶装置は、実施の形態１と概略構成が同一であるので、以下相違点のみを説明し、同一の構成要素については説明を省略する。また、図１１において、実施の形態１及び２において用いた符号と同一の符号を付した構成については、同一の構成要素であることを示している。
【０１０２】
実施の形態６に係る半導体記憶装置は、各メモリセクタＭＳ０〜ＭＳ３に含まれるメモリセルのロウアドレス毎及びカラムアドレス毎に、それぞれフラグ回路を備えている点を特徴とする。各ロウアドレスに対応するフラグ回路は、図１１中のフラグ回路群９に図示されている。フラグ回路群９は、メモリセクタに共通するワード線を駆動するためのロウデコーダー１１０と、メモリセルの間に接続される。また、各カラムアドレスに対応するフラグ回路は、図１１中のフラグ回路群１０に図示されている。フラグ回路群１０は、メモリセクタに共通するビット線を駆動するためのカラムデコーダー１１１〜１１４と、メモリセルの間に接続される。
【０１０３】
実施の形態６に係る半導体記憶装置は、実施の形態１及び２とは異なり、メモリセルの静電荷を通常蓄えるために用いられる電荷局在部のいずれかに不具合が発生した場合、不具合が発生したメモリセルのワード線のロウアドレスに対応するフラグ回路の出力とビット線のカラムアドレスに対応するフラグ回路の出力との論理積に基づいて、電荷局在部の切替えをメモリセル毎に行う。例えば、不具合の生じたメモリセルがメモリセクタＭＳ１に含まれており、ワード線ＷＬ１とビット線ＢＬ１とに接続されている場合、実施の形態６に係る半導体記憶装置は、ワード線ＷＬ１に対応するフラグ回路の出力とビット線ＢＬ１に対応するフラグ回路の出力との論理積回路により論理積をとり、その結果にしたがって、メモリセルのバイアス電圧を切替えることにより、データの記憶に用いる電荷局在部を切替えて不良メモリセルを救済する。なお、実施の形態６に係る半導体記憶装置において、バイアス電圧を切替えるための動作は、図７を用いて説明した実施の形態２の方法等を用いることができる。
【０１０４】
実施の形態６に係る半導体記憶装置は、これまで説明した実施の形態１〜３と同様にフラグ回路からの出力によって、データを記憶する電荷局在部の切替えを行うためのバイアス条件の反転を行うか否かを決定する。しかしながら、実施の形態１〜３では一旦その切替えの決定がなされると、動作中に変更することはない。それに対し、実施の形態６に係る半導体記憶装置は、特定のメモリセルにアクセスするときのみ、バイアス条件を反転させる。すなわち、実施の形態６の半導体記憶装置は、バイアス電圧の切替えをフラグ回路群９の出力とフラグ回路群１０の出力との論理積に応じてリアルタイムに制御している。
【０１０５】
実施の形態６に係る半導体記憶装置は、以上の構成を備えているので、ロウアドレス毎に存在するフラグ回路からの出力とカラムアドレス毎に存在するフラグ回路からの出力との論理積に基づいて、メモリセル毎にバイアス電圧の反転が可能になる。したがって、実施の形態６に係る半導体記憶装置は、フラグ回路をロウアドレス毎及びカラムアドレス毎に追加するという少ない回路の変更によりメモリセル単位のバイアス電圧の切替えが可能となり、より細かな単位で冗長救済を効果的に行うことが可能である。また、実施の形態６に係る半導体記憶装置は、バイアス電圧の切替えをリアルタイムで行うことができる。
【０１０６】
（実施の形態７）
図１２は、本発明の実施の形態７に係る半導体記憶装置の全体の概略図である。実施の形態７に係る半導体記憶装置は、実施の形態１と概略構成が同一であるので、以下相違点のみを説明し、同一の構成要素については説明を省略する。また、図１２において、実施の形態１及び２において用いた符号と同一の符号を付した構成については、同一の構成要素であることを示している。
【０１０７】
一般に、半導体記憶装置は、データの書き換えを頻繁に行うと、使用時のストレスによりデータを記憶するビットの特性が劣化（エンデュランス劣化）し、最悪の場合データが書込みや消去が不能になってしまう。そこで、実施の形態７に係る半導体装置は、装置の信頼性を向上させるため、エンデュランス劣化によるデータの書込みや消去不能が起こる前に、メモリセルの静電荷を通常蓄えるために用いられる電荷局在部を切替えて、メモリセルを保護している。
【０１０８】
実施の形態７に係る半導体記憶装置は、メモリセクタＭＳ０〜ＭＳ３毎にそれぞれ設けられたフラグ回路５〜８と、メモリセクタＭＳ０〜ＭＳ３毎にそれぞれ設けられたカウンタ回路１１〜１４とを備え、メモリセクタ毎に、カウンタ回路とフラグ回路とが接続されている点を特徴としている。
【０１０９】
実施の形態７に係る半導体記憶装置は、静電荷を通常蓄えるために用いられる電荷局在部をいずれか一方に特定した状態で出荷される。カウンタ回路１１〜１４は、それぞれ対応するメモリセクタの書換えが行われるごとにカウントアップを行う。そして、各カウンタ回路は、書換え回数が予め決められた回数を超えた場合、各カウンタ回路に対応するメモリセクタのフラグ回路に書込みを行い、フラグ回路からの出力を電荷局在部の切替えを出力するものに変更する。
【０１１０】
例えば、カウンタ回路１１が書換え回数が予め決められた回数を超えたことを計数した場合、カウンタ回路１１はフラグ回路５に信号を書込み、フラグ信号を立てる。その後、実施の形態７に係る半導体記憶装置は、フラグ回路５の出力にしたがって、メモリセルＭＳ０のバイアス電圧を切替えることにより、データの記憶に用いる電荷局在部を切替えてエンデュランス劣化によるデータの書込みや消去不能を防止する。なお、実施の形態７に係る半導体記憶装置において、バイアス電圧を切替えるための動作は、図７を用いて説明した実施の形態２の方法等を用いることができる。なお、他のメモリセクタの場合も動作は同じである。
【０１１１】
なお、実施の形態７に係る半導体装置において、各カウンタ回路として不揮発性メモリのメモリセルの一部を使用することができる。カウンタ回路をメモリセルにすることにより、回路を追加することなくエンデュランス劣化によるデータの書込みや消去不能を防止することが可能である。しかしながら、半導体記憶装置がフラッシュメモリに適用した場合、フラッシュメモリは１ビット毎の書換えができないので、１回の書き換えが発生するたびに、カウンタ回路用に追加書込みをしなければならない。
【０１１２】
そこで、実施の形態７に係る半導体装置において、カウンタ回路は、所定の数のメモリセルを含む複数の小規模メモリセクタで構成するとよい。この構成において、各小規模メモリセクタに異なる桁のカウントを担当させ、下位の桁のメモリセクタにキャリーが発生した場合、上位の桁のメモリセクタに１ビット追加書きを行いながら、下位のメモリセクタを消去する。以上の方法により、カウンタ回路の追加書き換えをすることなく、書き換え回数をカウントすることができる。
【０１１３】
図１３は、本発明の実施の形態７に係るカウンタ回路の別の例を示す概念図である。カウンタ回路は、メモリセルＭＣ１〜ＭＣ３と、Ａ／Ｄ変換機１５とを含む。メモリセルＭＣ１〜ＭＣ３は、それぞれ書換え回数が増加する毎に少しずつ書込みをおこなって、メモリセルのＶｔを変化させる。その後、メモリセルのＶｔは、Ａ／Ｄ変換機１５によって、書換え回数に変換される。このとき、書き換え回数は、正確に把握される必要はなく、概略の回数がわかれば良いので、１回の書換えによるＶｔの変動量はわずかでよい。このように、メモリセルの閾値電圧Ｖｔを変動させることによっても、書き換え回数をカウントすることができる。この方式に、先に説明したような異なる桁への対応やキャリー処理を併存させて行えば、より大きな数のカウントに対応することができる。このように、メモリセルの閾値電圧Ｖｔをカウントに使用することにより、カウンタ回路に用いるメモリセルの数を少なくし、チップ面積を節約することができる。
【０１１４】
実施の形態７に係る半導体記憶装置は、以上の構成を備えているので、エンデュランス劣化によるデータの書込みや消去不能を防止することができるとともに、２つの電荷局在部を切替えて使用するので、書換え保障回数を２倍にすることができる。
【０１１５】
（実施の形態８）
図１４は、本発明の実施の形態８に係る半導体記憶装置の全体の概略図である。実施の形態８に係る半導体記憶装置は、先に述べた実施の形態７の変形例であるので、以下相違点のみを説明し、同一の構成要素については説明を省略する。また、図１２において、実施の形態１及び２において用いた符号と同一の符号を付した構成については、同一の構成要素であることを示している。
【０１１６】
実施の形態８に係る半導体装置は、カウンタ回路による書き換え回数の管理ではなく、書込み／消去制御回路によるメモリセルのエンデュランス劣化の検出によって、メモリセルを制御する。
【０１１７】
実施の形態８に係る半導体記憶装置は、各メモリセクタＭＳ０〜ＭＳ３毎にそれぞれ設けられたフラグ回路５〜８と、フラグ回路に接続される書込み／消去制御回路とを備える点を特徴としている。
【０１１８】
実施の形態８に係る半導体記憶装置において、各フラグ回路は、データを記憶する電荷局在部の切替えを行わない状態で出荷される。書込み／消去制御回路１６は、それぞれ対応するメモリセクタの書込みもしくは消去動作中に、予め決められた現象、例えば書込み又は消去が完了する時間がスペックを超えた場合や書込み又は消去が実行される際のバイアス電圧が所定値から外れた場合等を検出すると、問題となる現象が発生したメモリセクタのフラグ回路にフラグを立てる。
【０１１９】
例えば、書込み／消去制御回路１６がメモリセクタＭＳ０に含まれる特定のメモリセクタの書込み時間が予め決められた時間を超えたことを検出した場合、書込み／消去制御回路１６はフラグ回路５に書込みを行い、フラグ信号を立てる。その後、実施の形態８に係る半導体記憶装置は、フラグ回路５の出力にしたがって、メモリセルＭＳ０のバイアス電圧を切替えることにより、データの記憶に用いる電荷局在部を切替えてエンデュランス劣化によるデータの書込みや消去不能を防止する。なお、実施の形態８に係る半導体記憶装置において、バイアス電圧を切替えるための動作は、図７を用いて説明した実施の形態２の方法等を用いることができる。なお、他のメモリセクタの場合も動作は同じである。
【０１２０】
実施の形態８に係る半導体記憶装置は、以上の構成を備えているので、エンデュランス劣化によるデータの書込みや消去不能を防止することができるとともに、２つの電荷局在部を切替えて使用するので、書換え保障回数を２倍にすることができる。特に、実施の形態８に係る半導体記憶装置は、個々のメモリセルの状態を検出するので、メモリセルの特性のバラつきに対する対策として有効である。また、実施の形態８に係る半導体記憶装置は、エンデュランス劣化によるデータの書込みや消去不能を防止だけではなく、電荷局在部に長期間蓄えられていた静電荷が消失する問題（リテンション不良）に対しても有効である。
【０１２１】
（実施の形態９）
次に、本発明の実施の形態９に係る半導体記憶装置を説明する。実施の形態９に係る半導体記憶装置は、実施の形態１に係る半導体記憶装置と概略構成が等しい。実施の形態９に係る半導体記憶装置は、所定のメモリセルの通常はデータ記憶用として用いない電荷局在部１０６に、エラーコレクトコード（ＥＣＣ：Error Correct Code）を格納する。
【０１２２】
ＥＣＣは、電荷局在部１０７に蓄えられていたはずの静電荷が失われた場合、その静電荷を読み出す際に、データの誤りを訂正するために本来のデータとは別に付加される冗長なデータを意味する。実施の形態９に係る半導体記憶装置は、いずれかのメモリセクタにあるメモリセルの電荷局在部１０７にアクセスして、データを読み出す際に、電荷局在部１０７の不具合より読み出しが不能になった場合に備え、ＥＣＣを生成して電荷局在部１０６に格納する。
【０１２３】
実施の形態９に係る半導体記憶装置は、以上の構成を備えているので、ＥＣＣを保持するためのメモリセル等の構成を別途設けることなく、ＥＣＣを保持すことができる。したがって、実施の形態９に係る半導体記憶装置は、チップ面積を増加させることなく、半導体記憶装置の機能を向上させることができる。
【０１２４】
（実施の形態１０）
次に、本発明の実施の形態１０に係る半導体記憶装置を説明する。実施の形態１０に係る半導体記憶装置は、実施の形態１に係る半導体記憶装置と概略構成が等しい。実施の形態１０に係る半導体記憶装置は、所定のメモリセルの通常はデータ記憶用として用いない電荷局在部１０６に、一時的にデータを書込むためのテンポラリーエリアとして用いる。
【０１２５】
通常、フラッシュメモリは、データがメモリセクタごとに一括消去されるため、メモリセクタ全体が消去されない限り、そのメモリセクタに新たなデータを書込むことができない。しかしながら、大容量の通信データを受信する場合等では、消去時間がタイムラグとなりメモリの書込みと消去が間に合わない自体も考えられる。そこで、実施の形態１０に係る半導体記憶装置は、電荷局在部１０７に記憶されているデータを消去して書込む場合に、データを電荷局在部１０６に記憶させる。そして、実施の形態１０に係る半導体記憶装置は、電荷局在部１０７のデータを消去して、電荷局在部１０７の電荷を取り除いた後に、電荷局在部１０６に書き込まれていたデータを読む。
【０１２６】
実施の形態１０に係る半導体記憶装置は、以上の構成を備えているので、データの書換え前に消去のための待ち時間を取る必要がなくなり、急な書換え命令にも対応できる。
【産業上の利用可能性】
【０１２７】
本発明は、携帯電話端末等のモバイル機器のプログラム用メモリや、デジタルカメラ等のデータ用メモリ等、不揮発性の半導体記憶装置が用いられている機器一般に適用可能である。
【図面の簡単な説明】
【０１２８】
【図１】本発明の実施の形態１に係るＭＮＯＳ型メモリセルの簡概略図
【図２】本発明の実施の形態１に係る半導体記憶装置の全体の概略図
【図３】本発明の実施の形態１に係る半導体記憶装置のメモリセクタに含まれるメモリアレイとその周辺部の模式図
【図４】本発明の実施の形態１に係る半導体記憶装置のメモリセクタに含まれるメモリアレイとその周辺部の模式図
【図５】本発明の実施の形態１に係る半導体記憶装置におけるフラグ回路１の第１の構成を示す回路図
【図６】本発明の実施の形態１に係る半導体記憶装置におけるフラグ回路１の第２の構成を示すメモリアレイの回路図
【図７】本発明の実施の形態２に係る半導体記憶装置のメモリセクタに含まれるメモリアレイとその周辺部の模式図
【図８】本発明の実施の形態３に係る半導体記憶装置の全体の概略図
【図９】本発明の実施の形態４に係る半導体記憶装置の全体の概略図
【図１０】本発明の実施の形態５に係る半導体記憶装置の全体の概略図
【図１１】本発明の実施の形態６に係る半導体記憶装置の全体の概略図
【図１２】本発明の実施の形態７に係る半導体記憶装置の全体の概略図
【図１３】本発明の実施の形態７に係るカウンタ回路の別の例を示す概念図
【図１４】本発明の実施の形態８に係る半導体記憶装置の全体の概略図
【図１５】一般的なＭＮＯＳ型メモリセルの断面図
【図１６】従来のメモリセルを用いて構成したメモリアレイ周辺部の模式図
【図１７】従来のフラッシュメモリなどの半導体記憶装置の概略構成図
【符号の説明】
【０１２９】
１０１  ＬＯＣＵＳ
１０２  ＯＮＯ膜
１０３  ゲート
１０４、１０５  埋め込み拡散層
１０６、１０７  電荷局在領域
１０８  切替えスイッチ
１０９  センスアンプ
１１０  ロウデコーダー
１１１〜１１５  カラムデコーダー
１１６〜１２０  Ｉ／Ｏ回路
１  フラグ回路
２  物理ヒューズ
３  抵抗
４  ラッチ回路
５〜８  フラグ回路
９、１０  フラグ回路群
１１〜１４  カウンタ
１５  Ａ／Ｄ変換機
１６  書込み／消去制御回路
Ｍ０１〜Ｍ０６  メモリセル
ＢＬ０〜ＢＬ６  ビット線
ＷＬ０  ワード線
Ｒ０１  リファレンスセル
ＲＳＬ  リファレンスソース線
ＲＢＬ  リファレンスビット線
ＲＷＬ  リファレンスワード線
ＳＷＢ０〜ＳＷＢ３  スイッチ素子
ＰＳ０、ＰＳ１  電源回路
ＰＬ０、ＰＬ１  電源線
Ｍ１１〜Ｍ１３  メモリセル
Ｍ２１〜Ｍ２３  メモリセル
ＷＬ１、ＷＬ２  ワード線
ＷＬＦ  ワード線
ＭＦ１〜ＭＦ３  メモリセル
ＳＷＬ０、ＳＷＬ１  セレクトワード線
ＳＴ００、ＳＴ１１  セレクトトランジスタ
ＳＴ０２、ＳＴ１３  セレクトトランジスタ
ＳＷ０１〜ＳＷ０４  スイッチ素子
ＰＬ００、ＰＬ０１  電源線
ＭＣ１〜ＭＣ３  メモリセル
【図１】
2006294103.tif 000003
【図２】
2006294103.tif 000004
【図３】
2006294103.tif 000005
【図４】
2006294103.tif 000006
【図５】
2006294103.tif 000007
【図６】
2006294103.tif 000008
【図７】
2006294103.tif 000009
【図８】
2006294103.tif 000010
【図９】
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【図１０】
2006294103.tif 000012
【図１１】
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【図１２】
2006294103.tif 000014
【図１３】
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【図１４】
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【図１５】
2006294103.tif 000017
【図１６】
2006294103.tif 000018
【図１７】
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