(57)【要約】【課題】  キャパシタの空乏化を抑制して、優れたフラッシュメモリ特性を有する半導体記憶装置およびその製造方法を提供する。【解決手段】  半導体基板の上に、トンネル酸化膜を介して形成されたフローティングゲートと、このフローティングゲートを被覆する絶縁膜と、この絶縁膜の上に形成されたコントロールゲートとを有する半導体記憶装置において、フローティングゲート中の不純物濃度が、トンネル酸化膜との界面付近、フローティングゲートの上面と絶縁膜との界面付近、および、フローティングゲートの側面と絶縁膜との界面付近で高く、これらの界面から離れるにしたがい漸次減少することを特徴とする。【選択図】      図１３
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【特許請求の範囲】
【請求項１】
半導体基板の上に、トンネル酸化膜を介して形成されたフローティングゲートと、
前記フローティングゲートを被覆する絶縁膜と、
前記絶縁膜の上に形成されたコントロールゲートとを有する半導体記憶装置において、
前記フローティングゲート中の不純物濃度は、前記トンネル酸化膜との界面付近、前記フローティングゲートの上面と前記絶縁膜との界面付近、および、前記フローティングゲートの側面と前記絶縁膜との界面付近で高く、これらの界面から離れるにしたがい漸次減少することを特徴とする半導体記憶装置。
【請求項２】
半導体基板の上にトンネル酸化膜を形成する工程と、
前記トンネル酸化膜の上にノンドープトポリシリコン膜を形成する工程と、
前記ノンドープトポリシリコン膜と前記トンネル酸化膜との界面付近に不純物を注入してドープトポリシリコン膜を形成する工程と、
前記ドープトポリシリコン膜の上面付近に不純物を注入する工程と、
前記ドープトポリシリコン膜の上に絶縁膜を形成する工程と、
前記ドープトポリシリコン膜を加工してフローティングゲートを形成する工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記ドープトポリシリコン膜の側面付近に不純物を注入する工程をさらに有する請求項２に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ等の不揮発性の半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、フラッシュメモリのフローティングゲートには、リン（Ｐ）をドープしたポリシリコンが用いられていた。しかし、ドープトポリシリコンは粒径が大きく、トンネル酸化膜との界面における形状がビット間で不均一となるために、閾値電圧（Ｖｔｈ）にばらつきが生じるという問題があった。
【０００３】
このため、現在では、ノンドープトポリシリコンを形成した後に、リンを注入する方法が採られている。この方法によれば、粒径を小さくして、閾値電圧の分布のばらつきを小さくすることができる。
【０００４】
ノンドープトポリシリコンにリンを注入する方法では、注入後に熱処理によってリンを拡散させている。しかし、拡散後におけるフローティングゲート中のリン濃度の分布は、ドープトポリシリコンと比較すると不均一なものにならざるを得ない。この場合、フローティングゲートの上方におけるリン濃度が小さいと、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ；酸化膜−窒化膜−酸化膜）膜の側で空乏化が起こる。反対に、フローティングゲートの下方におけるリン濃度が小さいと、トンネル酸化膜の側で空乏化が起こる。したがって、何れの場合であっても、キャパシタの実効容量の低下（または、不安定化）を招くことになる。
【０００５】
一方、フローティングゲート中のリン濃度の分布を制御するために、上下端面近傍に不純物を含有しないフローティングゲートを形成した後、このフローティングゲートの表面を熱酸化してポリゲート酸化膜を形成する方法が提案されている（例えば、特許文献１参照。）。しかしながら、この方法では、上述した問題、すなわち、ノンドープトポリシリコンに注入したリンの不均一な濃度分布によって起こる問題については、何ら言及されていない。
【０００６】
【特許文献１】特開２００３−２１８２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、キャパシタの空乏化を抑制して、優れたフラッシュメモリ特性を有する半導体記憶装置およびその製造方法を提供することにある。
【０００８】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【０００９】
本願第１の発明は、半導体基板の上に、トンネル酸化膜を介して形成されたフローティングゲートと、このフローティングゲートを被覆する絶縁膜と、この絶縁膜の上に形成されたコントロールゲートとを有する半導体記憶装置において、フローティングゲート中の不純物濃度が、トンネル酸化膜との界面付近、フローティングゲートの上面と絶縁膜との界面付近、および、フローティングゲートの側面と絶縁膜との界面付近で高く、これらの界面から離れるにしたがい漸次減少することを特徴とする半導体記憶装置に関する。
【００１０】
また、本願第２の発明は、半導体基板の上にトンネル酸化膜を形成する工程と、このトンネル酸化膜の上にノンドープトポリシリコン膜を形成する工程と、このノンドープトポリシリコン膜とトンネル酸化膜との界面付近に不純物を注入してドープトポリシリコン膜を形成する工程と、このドープトポリシリコン膜の上面付近に不純物を注入する工程と、ドープトポリシリコン膜の上に絶縁膜を形成する工程と、ドープトポリシリコン膜を加工してフローティングゲートを形成する工程とを有することを特徴とする半導体記憶装置の製造方法に関する。
【発明の効果】
【００１１】
本願第１の発明によれば、フローティングゲートを厚膜にした状態で、且つ、側壁部におけるリン濃度を高くすることができるので、側壁部におけるキャパシタの空乏化を抑制して実効容量が低下するのを防ぐとともに、カップリング比を大きくすることができる。
【００１２】
また、本願第２の発明によれば、キャパシタの空乏化を抑制することができるので、安定したキャパシタ容量およびカップリング比を得ることが可能となる。
【発明を実施するための最良の形態】
【００１３】
実施の形態１．
以下、本発明の実施の形態１を図面を参照して説明する。
【００１４】
図１〜図６を用いて、本実施の形態における半導体記憶装置の製造方法を説明する。尚、これらの図において、（ａ）はワード線方向に沿う断面図であり、（ｂ）はビット線方向に沿う断面図である。また、同じ符号を付した部分は同じものであることを示している。
【００１５】
まず、半導体基板としてのシリコン基板１の所定領域にシリコン酸化膜を埋め込み、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域２を形成する。次に、素子分離領域２によって囲まれた部分を熱酸化またはランプ酸化してトンネル酸化膜３を形成する。次いで、トンネル酸化膜３の上に、フローティングゲート材料膜としてのノンドープトポリシリコン膜４をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成する。これにより、図１（ａ）および（ｂ）に示す構造が得られる。
【００１６】
次に、トンネル酸化膜３とノンドープトポリシリコン膜４の界面付近に、リン（Ｐ）をイオン注入して、ドープトポリシリコン膜５を形成する（図２（ａ），（ｂ））。具体的には、これらの界面付近に注入飛程ピークを持つエネルギーで注入を行う。
【００１７】
次いで、ドープトポリシリコン膜５の上面付近にもリン（Ｐ）をイオン注入する（図３（ａ）、（ｂ））。具体的には、上面付近に注入飛程ピークを持つエネルギーで注入を行う。
【００１８】
イオン注入を終えた後は、フォトリソグラフィー法を用いて、ドープトポリシリコン膜５を所定の形状に加工する（図４（ａ），（ｂ））。
【００１９】
次に、ドープトポリシリコン膜５を被覆するようにして、シリコン基板１の上に、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ；酸化膜−窒化膜−酸化膜）膜６を形成する（図５（ａ），（ｂ））。具体的には、まず、熱酸化またはランプ酸化（第１の酸化）によってシリコン酸化膜を形成する。次いで、このシリコン酸化膜の上に、ＣＶＤ法によってシリコン窒化膜を形成する。最後に、このシリコン窒化膜の上に、熱酸化またはランプ酸化（第２の酸化）によってシリコン酸化膜を形成する。
【００２０】
次に、ＯＮＯ膜６の上に、ドープトポリシリコン膜７およびタングステンシリサイド膜８をこの順に形成する。これらの膜は、ＣＶＤ法によって形成することができる。ドープトポリシリコン膜７およびタングステンシリサイド膜８は、コントロールゲート材料膜である。
【００２１】
最後に、タングステンシリサイド膜８、ドープトポリシリコン膜７、ＯＮＯ膜５およびドープトポリシリコン膜５をフォトリソグラフィー法を用いて加工することによって、図６（ａ）および（ｂ）に示すゲート構造が得られる。
【００２２】
図７（ａ）は、図３（ａ）のドープトポリシリコン膜５について、Ｙ−Ｙ´線に沿って変化するリン濃度分布を示したものである。一方、図７（ｂ）は、リン濃度分布をＸ−Ｘ´線に沿って示したものである。
【００２３】
これらの図から分かるように、フローティングゲート中のリン濃度のピークは、トンネル酸化膜との界面付近と、フローティングゲートの上面とＯＮＯ膜の界面付近とに位置する。したがって、本実施の形態によれば、キャパシタの空乏化を抑制することができるので、安定したキャパシタ容量およびカップリング比を得ることが可能となる。また、閾値電圧の分布のばらつきを小さくするとともに、ＥＷ耐性を向上させることもできる。
【００２４】
実施の形態２．
実施の形態１で述べたフローティングゲート中におけるリン濃度の局在化は、フローティングゲート材料膜の膜厚を厚くすることによって一層顕著となる。また、厚膜にすると、フローティングゲートの側壁部の表面積が大きくなるので、ＯＮＯ膜の容量を高めてカップリング比を大きくすることができる。
【００２５】
図８（ａ），（ｂ）は、図７（ａ），（ｂ）と同様に、ドープトポリシリコン膜中のリン濃度分布を示したものである。但し、図８（ａ），（ｂ）では、図７（ａ），（ｂ）よりドープトポリシリコン膜の膜厚を厚くしている。厚膜化によって、リンが上下の界面付近に一層局在化していることが分かる。
【００２６】
しかしながら、リンの局在化が進むと、界面以外の領域におけるリン濃度は相対的に低くなる。このため、厚膜化によってフローティングゲートの上面および下面における空乏化を一層抑制することができるものの、フローティングゲートの側面とＯＮＯ膜との界面付近におけるリン濃度が低くなることによって、側壁部におけるキャパシタが空乏化し実効容量が低下するという問題が生じる。
【００２７】
そこで、本実施の形態においては、実施の形態１と同様に、フローティングゲート材料膜の上下界面にリンをイオン注入した後に、さらに側壁部にリンが注入されるよう斜めイオン注入を行うことを特徴としている。
【００２８】
以下、図９〜図１２を用いて、本実施の形態における半導体記憶装置の製造方法を説明する。尚、これらの図において、（ａ）はワード線方向に沿う断面図であり、（ｂ）はビット線方向に沿う断面図である。また、同じ符号を付した部分は同じものであることを示している。
【００２９】
まず、実施の形態１で説明した図１（ａ），（ｂ）〜図４（ａ），（ｂ）と同様にして、図９（ａ），（ｂ）の構造を形成する。
【００３０】
具体的には、まず、半導体基板としてのシリコン基板１１の所定領域に素子分離領域１２を形成した後、トンネル酸化膜１３と、フローティングゲート材料膜としてのノンドープトポリシリコン膜１４を形成する。ここで、ノンドープトポリシリコン膜１４は、実施の形態１におけるよりも厚い膜厚で形成する。
【００３１】
次いで、トンネル酸化膜１３とノンドープトポリシリコン膜１４の界面付近に、リン（Ｐ）をイオン注入した後、ノンドープトポリシリコン膜１４の上面付近にもリンをイオン注入して、ドープトポリシリコン膜１５を形成する。その後、フォトリソグラフィー法を用いて、ドープトポリシリコン膜１５を所定の形状に加工する。
【００３２】
次に、ドープトポリシリコン膜１５の側面付近にリンをイオン注入する（図１０（ａ），（ｂ））。具体的には、シリコン基板１１に対して斜めにリンを注入する。
【００３３】
次いで、ドープトポリシリコン膜１５を被覆するようにして、シリコン基板１１の上に、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ；酸化膜−窒化膜−酸化膜）膜１６を形成する（図１１（ａ），（ｂ））。具体的には、まず、熱酸化またはランプ酸化（第１の酸化）によってシリコン酸化膜を形成する。次いで、このシリコン酸化膜の上に、ＣＶＤ法によってシリコン窒化膜を形成する。最後に、このシリコン窒化膜の上に、熱酸化またはランプ酸化（第２の酸化）によってシリコン酸化膜を形成する。
【００３４】
次に、ＯＮＯ膜１６の上に、ドープトポリシリコン膜１７およびタングステンシリサイド膜１８をこの順に形成する。これらの膜は、ＣＶＤ法によって形成することができる。ドープトポリシリコン膜１７およびタングステンシリサイド膜１８は、コントロールゲート材料膜である。
【００３５】
最後に、タングステンシリサイド膜１８、ドープトポリシリコン膜１７、ＯＮＯ膜１６およびドープトポリシリコン膜１５をフォトリソグラフィー法を用いて加工することによって、図１２（ａ）および（ｂ）に示すゲート構造が得られる。
【００３６】
図１３（ａ）は、図１０（ａ）のドープトポリシリコン膜１５について、Ｙ−Ｙ´線に沿って変化するリン濃度分布を示したものである。一方、図１３（ｂ）は、リン濃度分布をＸ−Ｘ´線に沿って示したものである。
【００３７】
図１３（ａ），（ｂ）から分かるように、フローティングゲート中のリン濃度のピークは、トンネル酸化膜との界面付近、フローティングゲートの上面とＯＮＯ膜との界面付近、および、フローティングゲートの側面とＯＮＯ膜との界面付近にそれぞれ位置する。そして、これらの界面から離れるにしたがいリン濃度は漸次減少する。
【００３８】
したがって、本実施の形態によれば、実施の形態１で得られた効果に加えて、さらに次のような効果が得られる。すなわち、フローティングゲートを厚膜にした状態で、且つ、側壁部におけるリン濃度を高くすることができるので、側壁部におけるキャパシタの空乏化を抑制して実効容量が低下するのを防ぐとともに、カップリング比を大きくすることができる。したがって、消去速度の向上および相互コンダクタンス（ｇｍ）の改善を図り、フラッシュメモリ特性を向上させることが可能となる。また、これによって、ＥＷ耐性を向上させることもできる。
【００３９】
尚、本発明は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々変形して実施することができる。
【図面の簡単な説明】
【００４０】
【図１】（ａ），（ｂ）は、実施の形態１における半導体記憶装置の製造方法の説明図である。
【図２】（ａ），（ｂ）は、実施の形態１における半導体記憶装置の製造方法の説明図である。
【図３】（ａ），（ｂ）は、実施の形態１における半導体記憶装置の製造方法の説明図である。
【図４】（ａ），（ｂ）は、実施の形態１における半導体記憶装置の製造方法の説明図である。
【図５】（ａ），（ｂ）は、実施の形態１における半導体記憶装置の製造方法の説明図である。
【図６】（ａ），（ｂ）は、実施の形態１における半導体記憶装置の製造方法の説明図である。
【図７】ドープトポリシリコン膜中のリン濃度分布を示す一例であり、（ａ）は図３（ａ）のＹ−Ｙ´線に沿う分布、（ｂ）は図３（ａ）のＸ−Ｘ´線に沿う分布である。
【図８】ドープトポリシリコン膜中のリン濃度分布を示す他の例であり、（ａ）は図３（ａ）のＹ−Ｙ´線に沿う分布、（ｂ）は図３（ａ）のＸ−Ｘ´線に沿う分布である。
【図９】（ａ），（ｂ）は、実施の形態２における半導体記憶装置の製造方法の説明図である。
【図１０】（ａ），（ｂ）は、実施の形態２における半導体記憶装置の製造方法の説明図である。
【図１１】（ａ），（ｂ）は、実施の形態２における半導体記憶装置の製造方法の説明図である。
【図１２】（ａ），（ｂ）は、実施の形態２における半導体記憶装置の製造方法の説明図である。
【図１３】ドープトポリシリコン膜中のリン濃度分布を示す一例であり、（ａ）は図１０（ａ）のＹ−Ｙ´線に沿う分布、（ｂ）は図３（ａ）のＸ−Ｘ´線に沿う分布である。
【符号の説明】
【００４１】
１，１１  シリコン基板
２，１２  素子分離領域
３，１３  トンネル酸化膜
４，１４  ノンドープトポリシリコン膜
５，１５  ドープトポリシリコン膜
６，１６  ＯＮＯ膜
７，１７  ドープトポリシリコン膜
８，１８  タングステンシリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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