(57)【要約】  共有画素配列技術に基づくＣＭＯＳイメージセンサを用いるカメラは、高精細度（ＨＤ）及び超高精細度（ＵＨＤ）解像度モードフォーマットの両方に役立つ。動的画素管理は、スイッチドキャパシタ雑音低減技術を用いる画素信号のシーケンシャル及びビニングタイミングフォーマットの両方を可能にする。ＵＨＤ解像度モードが選択される場合、デジタル二重サンプリング（ＤＤＳ）又は差分デジタル二重サンプリング（ｄＤＤＳ）の両方を用いて雑音を低減することができ、ＨＤ解像度モードが選択される場合、ＤＤＳを用いて雑音を低減することができる。加えて、ＨＤ解像度モードが選択される場合、ローリングシャッタ及びグローバルシャッタモードの両方を選択することができる。【選択図】図４
2019530321.tif 000002
【特許請求の範囲】
【請求項１】
高精細度（ＨＤ）と超高精細度（ＵＨＤ）との間で動作モードを切り替えるよう動的画素管理を提供するためのイメージセンシングシステムであって、
それぞれが少なくとも２つのフォトダイオード及び共有フローティングディフュージョンを備える複数の共有画素ユニットを有する共有画素配列を含む相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサと、
前記ＣＭＯＳイメージセンサに結合され、前記ＣＭＯＳイメージセンサの動作モードに基づいて画像取り込み中に前記複数の共有画素ユニットを作動させるよう構成される複数の垂直及び水平充電回路と、
前記イメージセンサによって取り込まれた前記画像のための画像解像度のユーザ選択に応じてＵＨＤモードとＨＤモードとの間で前記ＣＭＯＳイメージセンサの前記動作モードを切り替えるよう構成される動的画素マネージャと、
前記動的画素マネージャが前記ＣＭＯＳイメージセンサの前記動作モードを前記ＵＨＤモードに設定して前記イメージセンサによる前記画像取り込み中に前記少なくとも２つのフォトダイオードのそれぞれの出力値を個々にサンプリングする場合、前記複数の垂直及び水平充電回路を制御して各共有画素ユニットの前記少なくとも２つのフォトダイオードと前記共有フローティングディフュージョンとの間で電荷を順次伝送するよう構成されるＵＨＤモードコントローラと、
前記動的画素マネージャが前記ＣＭＯＳイメージセンサの前記動作モードを前記ＨＤモードに設定して前記イメージセンサによる前記画像取り込み中に前記少なくとも２つのフォトダイオードの出力値を組み合わせる各共有画素ユニットの出力値を一括でサンプリングする場合、前記複数の垂直及び水平充電回路を制御して各共有画素ユニットの前記少なくとも２つのフォトダイオードと前記共有フローティングディフュージョンとの間で同時に電荷をビニングするよう構成されるＨＤモードコントローラと、
前記ＵＨＤモードにおいて前記画像取り込み中に各共有画素ユニットの前記少なくとも２つのフォトダイオードのサンプリングされた出力値を格納し、前記ＨＤモードにおいて前記画像取り込み中に各共有画素ユニットの前記サンプリングされた出力値を格納するようそれぞれ構成される前記共有画素配列に選択的に結合される複数の蓄積キャパシタを有するカラム読み出し回路と、
前記複数の蓄積キャパシタ内の前記格納されたサンプリングされた出力値に基づいて画像データを生成するよう構成される画像生成ユニットであって、前記生成された画像データはディスプレイ装置上に表示されるよう構成される、画像生成ユニットと、を備えるイメージセンシングシステム。
【請求項２】
前記共有画素配列は、少なくとも１つの第１の共有画素ユニットを備える共有画素ユニットの第１の行と、少なくとも１つの第２の共有画素ユニットを備える共有画素ユニットの第２の行とを備える、請求項１に記載のイメージセンシングシステム。
【請求項３】
前記カラム読み出し回路は、更に、前記少なくとも１つの第１の共有画素ユニットの前記共有フローティングディフュージョン及び前記少なくとも１つの第２の共有画素ユニットの前記共有フローティングディフュージョンから前記格納されたサンプリングされた出力値を読み取るよう構成される、請求項２に記載のイメージセンシングシステム。
【請求項４】
前記動的画素マネージャは、更に、前記動的画素マネージャが前記ＣＭＯＳイメージセンサの前記動作モードを前記ＨＤモードに設定する場合、前記複数の垂直及び水平充電回路を制御して、前記少なくとも１つの第１の共有画素ユニットの少なくとも１つのフォトダイオードと前記共有フローティングディフュージョンとの間及び前記少なくとも１つの第２の共有画素ユニットの少なくとも１つのフォトダイオードと前記共有フローティングディフュージョンとの間で電荷を同時に伝送するよう構成される、請求項２に記載のイメージセンシングシステム。
【請求項５】
前記画像生成ユニットは、前記ＵＨＤモードでの前記画像取り込み中に雑音を低減するよう各共有画素ユニットの前記少なくとも２つのフォトダイオードをデジタル的に二重サンプリングするよう構成される画素出力計算器を備える、請求項２に記載のイメージセンシングシステム。
【請求項６】
前記画素出力計算器は、前記少なくとも２つのフォトダイオードのそれぞれの明サンプリング出力から暗サンプリング出力を減算することによって各共有画素ユニットの前記少なくとも２つのフォトダイオードをデジタル的に二重サンプリングし、前記暗及び前記明サンプリング出力は前記第１の行の前記共有フローティングディフュージョンから前記カラム回路によって順次読み取られる、請求項５に記載のイメージセンシングシステム。
【請求項７】
前記ＵＨＤモードコントローラは、更に、前記動的画素マネージャが前記ＣＭＯＳイメージセンサの前記動作モードを前記ＵＨＤモードに設定する場合、前記複数の垂直及び水平充電回路を制御して、前記ＣＭＯＳイメージセンサを制御して、ローリングシャッタ露光シーケンスに従って前記共有画素配列の画素出力をサンプリングするよう構成される、請求項２に記載のイメージセンシングシステム。
【請求項８】
前記共有画素配列は、更に、少なくとも１つの第３の共有画素ユニットを備える共有画素ユニットの第３の行を備え、前記ローリングシャッタ露光シーケンスは、電荷が前記少なくとも１つの第１の共有画素ユニットの前記少なくとも１つのフォトダイオードと前記共有フローティングディフュージョンとの間で伝送された後、前記少なくとも１つの第３の共有画素ユニットの少なくとも１つのフォトダイオードと共有フローティングディフュージョンとの間で電荷を伝送する、請求項７に記載のイメージセンシングシステム。
【請求項９】
高精細度（ＨＤ）と超高精細度（ＵＤＨ）との間で動作モードを切り替えるよう動的画素管理を提供するためのカメラであって、
それぞれが少なくとも２つのフォトダイオード及び共有フローティングディフュージョンを備える複数の共有画素を有する共有画素配列を含むイメージセンサと、
前記イメージセンサによる画像取り込みのための選択される画像解像度に基づいてＵＨＤモードとＨＤモードとの間で前記イメージセンサの動作モードを切り替えるよう構成される動的画素マネージャと、
前記動的画素マネージャが前記イメージセンサの前記動作モードを前記ＵＨＤモードに設定して前記イメージセンサによる前記画像取り込み中に前記少なくとも２つのフォトダイオードのそれぞれのフォトダイオード出力値を個々にサンプリングする場合、前記イメージセンサを制御して各共有画素の前記少なくとも２つのフォトダイオードと前記共有フローティングディフュージョンとの間で電荷を順次伝送するよう構成されるＵＨＤモードコントローラと、
前記動的画素マネージャが前記イメージセンサの前記動作モードを前記ＨＤモードに設定して前記イメージセンサによる前記画像取り込み中に前記少なくとも２つのフォトダイオードの出力値を組み合わせる各共有画素の画素出力値を一括でサンプリングする場合、前記イメージセンサを制御して各共有画素の前記少なくとも２つのフォトダイオードと前記共有フローティングディフュージョンとの間で同時に電荷をビニングするよう構成されるＨＤモードコントローラと、
前記ＵＨＤモードの間の前記個々にサンプリングされたフォトダイオード出力値及び前記ＨＤモードの間の前記一括でサンプリングされた画素出力値のうちの少なくとも１つに基づいて画像データを生成するよう構成される画像生成ユニットと、を備えるカメラ。
【請求項１０】
更に、前記ＵＨＤモードにおいて前記画像取り込み中に各共有画素ユニットの前記少なくとも２つのフォトダイオードのサンプリングされた出力値を格納し、前記ＨＤモードにおいて前記画像取り込み中に各共有画素ユニットのサンプリングされた出力値を格納するようそれぞれ構成される前記共有画素配列に選択的に結合される複数の蓄積キャパシタを有するカラム読み出し回路を備える、請求項９に記載のカメラ。
【請求項１１】
前記共有画素配列は、少なくとも１つの第１の共有画素ユニットを備える共有画素ユニットの第１の行と、少なくとも１つの第２の共有画素ユニットを備える共有画素ユニットの第２の行とを備える、請求項９に記載のカメラ。
【請求項１２】
更に、前記少なくとも１つの第１の共有画素ユニットの前記共有フローティングディフュージョン及び前記少なくとも１つの第２の共有画素ユニットの前記共有フローティングディフュージョンから前記格納されたサンプリングされた出力値を読み取るよう構成されるカラム読み出し回路を備える、請求項１１に記載のカメラ。
【請求項１３】
前記動的画素マネージャは、更に、前記動的画素マネージャが前記イメージセンサの前記動作モードを前記ＨＤモードに設定する場合、前記イメージセンサを制御して、前記少なくとも１つの第１の共有画素ユニットの少なくとも１つのフォトダイオードと前記共有フローティングディフュージョンとの間及び前記少なくとも１つの第２の共有画素ユニットの少なくとも１つのフォトダイオードと前記共有フローティングディフュージョンとの間で電荷を同時に伝送するよう構成される、請求項１１に記載のカメラ。
【請求項１４】
前記画像生成ユニットは、前記ＵＨＤモードでの前記画像取り込み中に雑音を低減するよう各共有画素ユニットの前記少なくとも２つのフォトダイオードをデジタル的に二重サンプリングするよう構成される画素出力計算器を備える、請求項１２に記載のカメラ。
【請求項１５】
前記画素出力計算器は、前記少なくとも２つのフォトダイオードのそれぞれの明サンプリング出力から暗サンプリング出力を減算することによって各共有画素ユニットの前記少なくとも２つのフォトダイオードをデジタル的に二重サンプリングし、前記暗及び前記明サンプリング出力は前記第１の行の前記共有フローティングディフュージョンから前記カラム回路によって順次読み取られる、請求項１４に記載のカメラ。
【請求項１６】
前記ＵＨＤモードコントローラは、更に、前記動的画素マネージャが前記イメージセンサの前記動作モードを前記ＵＨＤモードに設定する場合、前記イメージセンサを制御して、前記イメージセンサを制御して、ローリングシャッタ露光シーケンスに従って前記共有画素配列の画素出力をサンプリングするよう構成される、請求項９に記載のカメラ。
【請求項１７】
前記共有画素配列は、更に、少なくとも１つの第３の共有画素ユニットを備える共有画素ユニットの第３の行を備え、前記ローリングシャッタ露光シーケンスは、電荷が前記少なくとも１つの第１の共有画素ユニットの前記少なくとも１つのフォトダイオードと前記共有フローティングディフュージョンとの間で伝送された後、前記少なくとも１つの第３の共有画素ユニットの少なくとも１つのフォトダイオードと共有フローティングディフュージョンとの間で電荷を伝送する、請求項１６に記載のカメラ。
【請求項１８】
画像取り込みのための画像解像度を変更するよう動作モード間を切り替える動的画素管理を提供するためのカメラであって、
前記カメラのための選択された画像解像度に基づいて第１の動作モードと第２の動作モードとの間で前記カメラを切り替えるよう構成されるカメラモードコントローラと、
前記カメラモードコントローラが画像取り込みのために前記カメラを前記第１の動作モードに設定する場合にイメージセンサ内の各画素の副画素を個々にサンプリングし、前記カメラモードコントローラが前記画像取り込みのために前記カメラを前記第２の動作モードに設定する場合に前記イメージセンサ内の各画素の前記副画素を一括でサンプリングするよう構成されるイメージセンサと、を備えるカメラ。
【請求項１９】
前記第１の動作モードは超高精細度モードであり、前記第２の動作モードは高精細度（ＨＤ）モードである、請求項１８に記載のカメラ。
【請求項２０】
更に、前記カメラモードコントローラが前記カメラを前記ＵＨＤモードに設定して前記画像取り込み中に前記少なくとも２つのフォトダイオードのそれぞれのフォトダイオード出力値を個々にサンプリングする場合、前記イメージセンサを制御して前記イメージセンサ内の各画素の少なくとも２つのフォトダイオードと共有フローティングディフュージョンとの間で電荷を順次伝送するよう構成されるＵＨＤモードコントローラを備える、請求項１９に記載のカメラ。
【請求項２１】
更に、前記カメラモードコントローラが前記カメラを前記ＨＤモードに設定して前記画像取り込み中に前記少なくとも２つのフォトダイオードの出力値を組み合わせる各共有画素の画素出力値を一括でサンプリングする場合、前記イメージセンサを制御して各画素の前記少なくとも２つのフォトダイオードと前記共有フローティングディフュージョンとの間で同時に電荷をビニングするよう構成されるＨＤモードコントローラを備える、請求項２０に記載のカメラ。
【請求項２２】
更に、前記ＵＨＤモードの間の前記個々にサンプリングされたフォトダイオード出力値及び前記ＨＤモードの間の前記一括でサンプリングされた画素出力値のうちの少なくとも１つに基づいて画像データを生成するよう構成される画像生成ユニットを備える、請求項２０に記載のカメラ。
【請求項２３】
更に、前記ＵＨＤモードにおいて前記画像取り込み中に各共有画素ユニットの前記少なくとも２つのフォトダイオードのサンプリングされた出力値を格納し、前記ＨＤモードにおいて前記画像取り込み中に各共有画素ユニットのサンプリングされた出力値を格納するようそれぞれ構成される前記イメージセンサに選択的に結合される複数の蓄積キャパシタを有するカラム読み出し回路を備える、請求項２２に記載のカメラ。
【請求項２４】
前記イメージセンサは、少なくとも１つの第１の共有画素ユニットを備える共有画素ユニットの第１の行と、少なくとも１つの第２の共有画素ユニットを備える共有画素ユニットの第２の行とを有する共有画素配列を備える、請求項２２に記載のカメラ。
【請求項２５】
前記ＨＤモードコントローラは、更に、前記カメラモードコントローラが前記カメラの前記動作モードを前記ＨＤモードに設定する場合、前記イメージセンサを制御して、前記少なくとも１つの第１の共有画素ユニットの少なくとも１つのフォトダイオードと前記共有フローティングディフュージョンとの間及び前記少なくとも１つの第２の共有画素ユニットの少なくとも１つのフォトダイオードと前記共有フローティングディフュージョンとの間で電荷を同時に伝送するよう構成される、請求項２４に記載のカメラ。
【請求項２６】
前記画像生成ユニットは、前記ＵＨＤモードでの前記画像取り込み中に雑音を低減するよう各共有画素ユニットの前記少なくとも２つのフォトダイオードをデジタル的に二重サンプリングするよう構成される画素出力計算器を備える、請求項２２に記載のカメラ。
【請求項２７】
前記画素出力計算器は、前記少なくとも２つのフォトダイオードのそれぞれの明サンプリング出力から暗サンプリング出力を減算することによって各共有画素ユニットの前記少なくとも２つのフォトダイオードをデジタル的に二重サンプリングし、前記暗及び前記明サンプリング出力は前記第１の行の前記共有フローティングディフュージョンから前記カラム回路によって順次読み取られる、請求項２６に記載のカメラ。
【請求項２８】
前記ＵＨＤモードコントローラは、更に、前記カメラモードコントローラが前記カメラの前記動作モードを前記ＵＨＤモードに設定する場合、前記イメージセンサを制御して、前記イメージセンサを制御して、ローリングシャッタ露光シーケンスに従って前記共有画素配列の画素出力をサンプリングするよう構成される、請求項２０に記載のカメラ。
【請求項２９】
前記共有画素配列は、更に、少なくとも１つの第３の共有画素ユニットを備える共有画素ユニットの第３の行を備え、前記ローリングシャッタ露光シーケンスは、電荷が前記少なくとも１つの第１の共有画素ユニットの前記少なくとも１つのフォトダイオードと前記共有フローティングディフュージョンとの間で伝送された後、前記少なくとも１つの第３の共有画素ユニットの少なくとも１つのフォトダイオードと共有フローティングディフュージョンとの間で電荷を伝送する、請求項２８に記載のカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願は、２０１６年９月８日出願の米国仮特許出願第６２／３８５，０２７号明細書の優先権を主張する２０１６年１１月２８日出願の米国特許出願第１５／３６２，０２３号明細書の一部継続出願である２０１７年９月６日出願の米国特許出願第１５／６９７，３４９号明細書の優先権を主張するものである。本願は、また、２０１６年９月８日出願の米国仮特許出願第６２／３８５，２０４号明細書の優先権も主張する。これらの出願のそれぞれの内容の全てをここで全体で引用して本明細書中に組み込む。
【０００２】
本明細書中の開示は、一般に、デジタルカメラに関し、特に、相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサを用いるカメラに関する。
【背景技術】
【０００３】
相補型金属酸化膜半導体（「ＣＭＯＳ」）イメージセンサは、光信号を電気信号に変換することによってデジタル画像を生成するデジタルカメラにおいて広く用いられている。作動中、ＣＭＯＳイメージセンサは、それぞれがフォトダイオード及び読み出し回路を含む多数の画素を用いて光信号を電気信号に変換してもよい。フォトダイオードは、吸収光を用いて電荷を生成し、生成した電荷をアナログ電流に変換し、アナログ電流を読み出し回路へ出力する。読み出し回路は、アナログ信号をデジタル信号に変換してもよく、デジタル信号を出力する。
【０００４】
ある特定のＣＭＯＳイメージセンサ画素回路は、４つのトランジスタを用いて形成され、４Ｔイメージセンサ画素又は「４Ｔ画素」と称される。図１は、ビット線１２０に接続される４Ｔ画素１１０の例示的な設計を示している。図示するように、４Ｔ  ＣＭＯＳイメージセンサ画素１１０は光子から電子への変換を提供するフォトダイオード（「ＰＤ」）を含む一方で、フローティングディフュージョン（「ＦＤ」）点は電子から電圧への変換を提供する。ＦＤの電子当たりの電圧変換は変換利得（「ＣＧ」）として公知であり、ＣＭＯＳイメージセンサにとって重要なパラメータである。変換利得はアナログノイズに対する画素信号を増強し、それによってノイズフロアを低減し、それによって低光レベルにおける性能を可能にしている。
【０００５】
かかるＣＭＯＳイメージセンサに対し、アナログデジタル変換プロセス中、比較器はアナログ電圧を受け取り、アナログ電圧をランプ電圧と比較する。ＣＭＯＳイメージセンサの一実装において、比較器は、アナログ電圧をランプ電圧と比較し、カウンタを用いて、ランプ電圧がアナログ電圧より大きくなるまでカウントする。カウンタがカウントを停止すれば、カウント値はアナログ電圧に対応するデジタルデータであり、すなわち、カウント値はアナログ電圧が変換されたデジタルデータである。
【０００６】
図１を参照すると、画素はリセットトランジスタ（「ＲＳＴ」）及び転送ゲート（「ＴＧ」）が同時にオンされる場合にリセットされ、フローティングディフュージョンＦＤ及びフォトダイオードＰＤの両方をＶＤＤ電圧レベルに設定する。次いで、転送ゲートＴＧはオフにされ（フォトダイオードＰＤ及びフローティングディフュージョンＦＤを切断し）、フォトダイオードＰＤは光を集めたまま残る。
【０００７】
集光後、信号測定が行われる。最初に、リセットトランジスタＲＳＴがオン及びオフされてフローティングディフュージョンＦＤをリセットする。この直後、リセットレベルがフローティングディフュージョンＦＤからサンプリングされ、カラム回路、すなわち、ビット線１２０上に蓄積される。次いで、転送ゲートＴＧがオン及びオフされ、フォトダイオードＰＤ上の電荷がフローティングディフュージョン（ＦＤ）へ移動することを可能にする。電荷移動が完了すると、この電荷（フォトダイオード信号レベルに加えてフローティングディフュージョンリセットレベル）は測定され、ビット線１２０上に同様に蓄積される。
【０００８】
これら２つの蓄積された電圧は、次いで、フォトダイオード信号レベルを特定するよう相違が計算される。４Ｔ画素設計１１０は、他のＣＭＯＳイメージセンサの性能を大きく向上させ、読み出しノイズ及び残像の両方を低減する。加えて、設計は画素ソースフォロワオフセット等を低減する。
【発明の概要】
【課題を解決するための手段】
【０００９】
例示的な一態様において、イメージセンシングシステムが、高精細度（ＨＤ）と超高精細度との間で動作モードを切り替えるよう動的画素管理を提供するために開示される。この態様において、イメージセンサは、それぞれが少なくとも２つのフォトダイオード及び共有フローティングディフュージョンを備える複数の共有画素ユニットを有する共有画素配列を含む相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサと、ＣＭＯＳイメージセンサに結合され、イメージセンサの動作モードに基づいて画像取り込み中に複数の共有画素ユニットを作動させるよう構成される複数の垂直及び水平充電回路と、イメージセンサによって取り込まれた画像のための画像解像度のユーザ選択に応じてＵＨＤモードとＨＤモードとの間でＣＭＯＳイメージセンサの動作モードを切り替えるよう構成される動的画素マネージャと、を含む。その上、イメージセンシングシステムは、動的画素マネージャがＣＭＯＳイメージセンサの動作モードをＵＨＤモードに設定してイメージセンサによる画像取り込み中に少なくとも２つのフォトダイオードのそれぞれの出力値を個々にサンプリングする場合、複数の垂直及び水平充電回路を制御して各共有画素ユニットの少なくとも２つのフォトダイオードと共有フローティングディフュージョンとの間で電荷を順次伝送するよう構成されるＵＨＤモードコントローラと、動的画素マネージャがＣＭＯＳイメージセンサの動作モードをＨＤモードに設定してイメージセンサによる画像取り込み中に少なくとも２つのフォトダイオードの出力値を組み合わせる各共有画素ユニットの出力値を一括でサンプリングする場合、複数の垂直及び水平充電回路を制御して各共有画素ユニットの少なくとも２つのフォトダイオードと共有フローティングディフュージョンとの間で同時に電荷をビニングするよう構成されるＨＤモードコントローラと、ＵＨＤモードにおいて画像取り込み中に各共有画素ユニットの少なくとも２つのフォトダイオードのサンプリングされた出力値を格納し、ＨＤモードにおいて画像取り込み中に各共有画素ユニットのサンプリングされた出力値を格納するようそれぞれ構成される共有画素配列に選択的に結合される複数の蓄積キャパシタを有するカラム読み出し回路と、複数の蓄積キャパシタ内の格納されたサンプリングされた出力値に基づいて画像データを生成するよう構成される画像生成ユニットであって、生成された画像はディスプレイ装置上に表示されるよう構成される、画像生成ユニットと、を含む。
【００１０】
別の例示的な実施形態において、カメラが、高精細度（ＨＤ）と超高精細度との間で動作モードを切り替えるよう動的画素管理を提供するために開示される。この態様において、カメラは、それぞれが少なくとも２つのフォトダイオード及び共有フローティングディフュージョンを備える複数の共有画素を有する共有画素配列を含むイメージセンサと、イメージセンサによる画像取り込みのための選択される画像解像度に基づいてＵＨＤモードとＨＤモードとの間でイメージセンサの動作モードを切り替えるよう構成される動的画素マネージャと、動的画素マネージャがイメージセンサの動作モードをＵＨＤモードに設定してイメージセンサによる画像取り込み中に少なくとも２つのフォトダイオードのそれぞれのフォトダイオード出力値を個々にサンプリングする場合、イメージセンサを制御して各共有画素の少なくとも２つのフォトダイオードと共有フローティングディフュージョンとの間で電荷を順次伝送するよう構成されるＵＨＤモードコントローラと、動的画素マネージャがイメージセンサの動作モードをＨＤモードに設定してイメージセンサによる画像取り込み中に少なくとも２つのフォトダイオードの出力値を組み合わせる各共有画素ユニットの画素出力値を一括でサンプリングする場合、イメージセンサを制御して各共有画素の少なくとも２つのフォトダイオードと共有フローティングディフュージョンとの間で同時に電荷をビニングするよう構成されるＨＤモードコントローラと、ＵＨＤモードの間の個々にサンプリングされたフォトダイオード出力値及びＨＤモードの間の一括でサンプリングされた画素出力値のうちの少なくとも１つに基づいて画像データを生成するよう構成される画像生成ユニットと、を含む。
【００１１】
別の態様において、カメラが、高精細度（ＨＤ）と超高精細度との間で動作モードを切り替えるよう動的画素管理を提供するために開示される。この態様において、カメラは、画像取り込みのための選択された画像解像度に基づいてＵＨＤモードとＨＤモードとの間でカメラを切り替えるよう構成されるカメラモードコントローラと、カメラモードコントローラが画像取り込みのためにカメラをＵＨＤモードに設定する場合にイメージセンサ内の各画素の副画素を個々にサンプリングし、カメラモードコントローラが画像取り込みのためにカメラをＨＤモードに設定する場合にイメージセンサ内の各画素の副画素を一括でサンプリングするよう構成されるイメージセンサと、を含む。
【００１２】
本明細書中に説明する装置の他の態様は、以下の詳細な説明に基づいて当業者に容易に明らかとなり、ここで、メモリの様々な態様を実例によって示し、説明する。これらの態様は多くの異なる形態で実施されてもよく、その詳細は、本発明の適用範囲から逸脱することなく様々な方法で修正されてもよい。従って、本明細書中で提供される図面及び詳細な説明は、本質において例示的なものとして見なされるべきであり、特許請求の範囲の適用範囲を制限するものとして見なされるべきではない。
【００１３】
この明細書に組み込まれ、その一部を構成する添付図面は、本開示の１つ以上の態様例を示し、詳細な説明と共に、それらの原理及び実施を説明する役割を果たす。
【図面の簡単な説明】
【００１４】
【図１】図１は、カラム回路に接続されるＣＭＯＳイメージセンサの４Ｔ画素構成の従来の設計を示す。
【図２】図２は、例示的な実施形態に関連して実装されてもよい例示的な４Ｔ共有画素ＣＭＯＳイメージセンサの略図を示す。
【図３】図３は、例示的な一実施形態による画素配列の一部の上面図を示す。
【図４】図４は、図３に示す画素配列の一部の概念視点のブロック図を示す。
【図５】図５は、例示的な実施形態によるイメージセンサの画素配列内の複数の４Ｔ共有画素の略図を示す。
【図６】図６は、例示的な実施形態によるイメージセンサの画素配列内の複数の４Ｔ共有画素の略図を示す。
【図７】図７は、ＣＭＯＳイメージセンサの画素値のデジタルサンプリングを実行する方法のフロー図である。
【図８】図８は、例示的な一実施形態によるＣＭＯＳイメージセンサのブロック図を示す。
【図９】図９は、一実施形態によるＣＭＯＳイメージセンサの動的画素管理のためのカメラシステム図を示す。
【図１０】図１０は、一実施形態によるＣＭＯＳイメージセンサのシステムアーキテクチャを示す。
【図１１】図１１Ａは、一実施形態による共有画素ユニットの略図を示す。図１１Ｂは、図１１Ａの実施形態による共有画素ユニットの部分断面装置図を示す。図１１Ｃは、図１１Ａの実施形態による共有画素ユニットの記号図を示す。
【図１２】図１２は、一実施形態による共有画素ユニットを有するカラム回路の特徴を示す。
【図１３】図１３Ａは、一実施形態による雑音を取り去るための制御図を示す。図１３Ｂは、別の実施形態による雑音を取り去るための制御図を示す。
【図１４】図１４Ａ〜Ｂは、動的画素管理（ＤＰＭ）実施形態による超高精細度（ＵＨＤ）解像度モードを用いる画素配列と高精細度（ＨＤ）解像度モードを用いる画素配列との比較を示す。
【図１５Ａ】図１５Ａは、一実施形態による差分デジタル二重サンプリング（ｄＤＤＳ）による超高精細度（ＵＨＤ）モードに対応する信号の画素タイミング読み出しスキームを示す。
【図１５Ｂ】図１５Ｂは、図１５Ａの実施形態に対応する追加信号の画素タイミング読み出しスキームを示す。
【図１６Ａ】図１６Ａは、一実施形態によるデジタル二重サンプリング（ＤＤＳ）による超高精細度（ＵＨＤ）モードに対応する信号の部分画素タイミング読み出しスキームを示す。
【図１６Ｂ】図１６Ｂは、図１６Ａの実施形態に対応する信号の部分画素タイミング読み出しスキームを示す。
【図１７】図１７は、一実施形態によるデジタル二重サンプリングＤＤＳによる高精細度（ＨＤ）モードに対応する信号の画素タイミング読み出しスキームを示す。
【図１８Ａ】図１８Ａは、一実施形態によるグローバルシャッタシーケンスを用いるＨＤモードに対応する信号の部分画素タイミング読み出しスキームを示す。
【図１８Ｂ】図１８Ｂは、図１８Ａの実施形態に対応する信号の部分画素タイミング読み出しスキームを示す。
【図１９】図１９は、一実施形態による動的画素管理のフロー図を示す。
【発明を実施するための形態】
【００１５】
開示するシステム及び方法の様々な態様をここで図面を参照して説明し、図面において同様の参照番号は、全体を通して同様の構成要素を参照するために用いられる。以下の説明において、説明する目的で、多数の具体的な詳細を開示の１つ以上の態様の完全な理解を促進するために説明する。しかし、幾つかの又は全ての例において、以下で説明する任意の態様を、以下で説明する具体的な設計詳細を採用することなく実施することができることは明白である可能性がある。別の例において、１つ以上の態様の説明を容易にするために、周知の構造および装置をブロック図の形で示す。以下は、その基本的な理解を提供するために、発明の１つ以上の態様の簡略化した要約を表している。
【００１６】
一構成において、ＣＭＯＳイメージセンサの画素配列におけるフォトダイオードの行及び列の数は、両方とも２倍にされてもよい。結果として、画像領域が４Ｔ画素で満たされている場合のフォトダイオードの数と比較して、一画像領域内に４倍のフォトダイオードが存在していてもよい。かかる構成において、１つの４Ｔ画素によって最初は占有されてもよい各画素領域は４つのフォトダイオードを含んでいてもよい。４つのフォトダイオードを含むかかる画素は４Ｔ共有画素、共有画素、及び／又は共有画素単位と称されてもよい。
【００１７】
図２は、例示的な実施形態に関連して実装されてもよい例示的な４Ｔ共有画素ＣＭＯＳイメージセンサの略図を示している。共有画素２００は、それが４つの副画素、例えば、それぞれの転送ゲート（ＴＧ０〜ＴＧ３として示す）によってそれぞれ駆動されるフォトダイオード２１０Ａ、２１０Ｂ、２１０Ｃ、及び２１０Ｄ（ＰＤ０〜ＰＤ３としても示す）を含むことを除いて、上で説明した４Ｔ画素と同様の構成を含んでいる。ＣＭＯＳトランジスタである転送ゲートは、符号２１２Ａ、２１２Ｂ、２１２Ｃ、及び２１２Ｄによって識別される。図示するように、転送ゲート２１２Ａ〜１１２Ｄのそれぞれは、共通の読み出し回路を共有し、フローティングディフュージョン点、２１４、すなわち、キャパシタＣｆｄに接続される。更に図示するように、トランジスタ２１６（リセットトランジスタ）及びトランジスタ２１７の両方は画素の電圧源（例えば、ＶＤＤ  ＰＩＸ）に接続されるドレインを有している。リセットトランジスタ２１６のソースはフローティングディフュージョン点２１４に接続され、トランジスタ２１７のソースは選択トランジスタ２１８のドレインに接続される。選択トランジスタ２１８のソースはカラム回路２１９に接続される。
【００１８】
以下でより詳細に検討するように、各副画素（すなわち、フォトダイオードＰＤ０〜ＰＤ３のそれぞれ）は、その対応する転送ゲートを作動させることによって別々に読み出されてもよい。従って、フォトダイオード２１０Ａを読み出すには、転送ゲート２１２Ａがオンにされる／作動される。同様に、フォトダイオード２１０Ｂは転送ゲート２１２Ｂを作動させることによって読み出される等である。幾つかの例において、多数の副画素は、それぞれの転送ゲートを同時に作動させることによって、単一の読み出し操作と同時に読み出される。
【００１９】
共有画素によって提供されるより高い解像度を活用するために、共有画素の各フォトダイオードは個々に読み出されることを必要としてもよい。共有画素の各フォトダイオードを個々に読み出すには、４本のワイヤが各フォトダイオードを個々にアドレス指定するために必要とされてもよい。４本のワイヤを１つの共有画素に接続させることは、例えば、共有画素の光路を遮断することによって、及び／又は、イメージセンサの変換利得、フィルファクタ、感度に悪影響を及ぼすことによって、共有画素の性能を劣化させる可能性がある。従って、共有画素に関連する相互接続／配線を低減する一方で、共有画素の各フォトダイオードを個々に読み出す能力を維持することが望ましくてもよい。
【００２０】
図３は、例示的な一実施形態による画素配列３００の一部の上面図を示している。画素配列３００は上で説明した多数の共有画素を含んでいる。例えば、例示的な画素配列３００の中央に示すように、共有画素３０２は中実の黒っぽい方形として示されており、フォトダイオード３１０Ａ〜３１０Ｄとして識別される副画素（すなわち、フォトダイオードＰＤ０〜ＰＤ３）を含んでいる。更に示すように、フォトダイオード３２０Ａ、３２０Ｂ、３２０Ｃ、及び３２０Ｄを含む共有画素が共有画素３０２の行の上の配列行内に示され、フォトダイオード３３０Ａ、３３０Ｂ、３３０Ｃ、及び３３０Ｄを含む別の共有画素が共有画素３０２の行の下の配列行内に示されている。一構成において、共有画素３０２のそれぞれ並びに共有画素３０２の上及び下の共有画素は図２において上で説明した共有画素２００であってもよい。
【００２１】
例示的な実施形態によれば、画素配列３００は４Ｔ共有画素の３×３配列を示している。画素配列３００は１１２５行を有する配列の一部であってもよく、各行は２つの副画素（すなわち、フォトダイオードＰＤ０及びＰＤ２）を備えることができる。従って、各行は２×１１２５ライン、すなわち、２２５０ライン深さの垂直シフトレジスタを備えてもよい。加えて、合計４つの副画素（すなわちフォトダイオードＰＤ０〜ＰＤ３）が存在するため、１１２５行を有する配列は合計で４５００の副画素信号又は電圧を提供することができ、そのそれぞれは画素配列３００を用いるプラットフォーム及び／又はカメラシステムによって読み出される。デジタル二重サンプリング（ＤＤＳ）を用いるカメラシステム又はプラットフォームは画像につき暗信号及び明信号の両方を読み出すことを必要とされてもよく、従って、プラットフォームは画像につき合計で２×４５００の副画素信号（９０００副画素信号）を読み出すことを必要とされてもよい。本明細書中の教示によれば、別の読み出し方法、差分ＤＤＳ（ｄＤＤＳ）が、必要とされる読み出し回数を９０００から６７５０に更に低減するために有利に用いられてもよい。
【００２２】
更に示すように、画素３０２のフォトダイオードのそれぞれは、上で説明したように、そのそれぞれの転送ゲートに接続される。従って、フォトダイオード３１０Ａはトランジスタ３１２Ａに接続され、フォトダイオード３１０Ｂはトランジスタ３１２Ｂに接続され、フォトダイオード３１０Ｃはトランジスタ３１２Ｃに接続され、フォトダイオード３１０Ｄはトランジスタ３１２Ｄに接続される。画素３０２は実線の方形で示されているが、画素配列３００は、隣接する画素の副画素が帯域幅を最小にするよう同時に読み出されるように、画素同士の交差接続を提供する。各読み出しを破線及び四角で示す。従って、以下の開示に基づいて容易に明らかとなるように、副画素３０６の群を形成する副画素が最初に読み出され、続いて副画素３０４の群が読み出されてもよい。
【００２３】
従って、共有画素３０２のフォトダイオード３１０Ｃ（ＰＤ２）は、上の行内の共有画素のフォトダイオード３２０Ｂ（ＰＤ１）が読み出される場合、同時に読み出されてもよい。一構成において、フォトダイオード３１０Ｃ（ＰＤ２）は第１のクロックサイクル中に読み出されてもよく、フォトダイオード３２０Ｂ（ＰＤ１）は第２のクロックサイクル中に読み出されてもよい。第１のクロックサイクル及び第２のサイクルは連続するクロックサイクルであってもよい。同様に、共有画素３０２のフォトダイオード３１０Ｄ（ＰＤ３）は、上の行内の共有画素のフォトダイオード３２０Ａ（ＰＤ０）が読み出される場合、同時に読み出されてもよい。一構成において、フォトダイオード３１０Ｄ（ＰＤ３）は第１のクロックサイクル中に読み出されてもよく、フォトダイオード３２０Ａ（ＰＤ０）は第２のクロックサイクル中に読み出されてもよい。第１のクロックサイクル及び第２のサイクルは連続するクロックサイクルであってもよい。
【００２４】
その上、画素３０２のフォトダイオード３１０Ａ（ＰＤ０）が読み出される場合、下の行内の共有画素のフォトダイオード３３０Ｄ（ＰＤ３）もまた読み出されてもよい。一構成において、フォトダイオード３１０Ａ（ＰＤ０）は第１のクロックサイクル中に読み出されてもよく、フォトダイオード３３０Ｄ（ＰＤ３）は第２のクロックサイクル中に読み出されてもよい。第１のクロックサイクル及び第２のサイクルは連続するクロックサイクルであってもよい。同様に、画素３０２のフォトダイオード３１０Ｂ（ＰＤ１）が読み出される場合、下の行内の共有画素のフォトダイオード３３０Ｃ（ＰＤ２）もまた読み出されてもよい。一構成において、フォトダイオード３１０Ｂ（ＰＤ１）は第１のクロックサイクル中に読み出されてもよく、フォトダイオード３３０Ｃ（ＰＤ２）は第２のクロックサイクル中に読み出されてもよい。第１のクロックサイクル及び第２のサイクルは連続するクロックサイクルであってもよい。
【００２５】
図２を参照して上で説明したように、特定のフォトダイオードの値を読み出すには、それぞれの転送ゲートを作動させなければならない。この例において、転送ゲート信号は隣接する行同士の副画素に印加されて、２つの値を同時に読み出す。例えば、示すように、転送ゲート信号ＴＧ０／３（すなわち、信号３４０Ａ）は、副画素３１０Ａを上で示したように読み出すことができるように、トランジスタ３１２Ａに印加される。更に示すように、この転送ゲート信号３４０Ａは、また、共有画素３０２の行の下の隣接する行上のフォトダイオード３３０Ｄのための転送ゲートにも印加される。転送ゲート信号３４０Ａが起動されるのと同じ読み出し期間中、制御回路は、また、共有画素３０２のフォトダイオード３１０Ｂ及び共有画素３０２の真下の共有画素のフォトダイオード３３０Ｃ（すなわち、ＰＤ２）のための転送ゲートを作動させる転送ゲート信号３４０Ｂを作動させる。示すように、転送ゲート信号３４０Ａ及び転送ゲート信号３４０Ｂはシフトレジスタの同じ行内にある。
【００２６】
更に、次の読み出し期間中に、転送ゲート信号３４２Ａ及び３４２Ｂが同様の方法で印加される。転送ゲート信号３４２Ａは、共有画素３０２のフォトダイオード３１０Ｃ及び画素配列３００内で共有画素３０２の真上の共有画素のフォトダイオード３２０Ｂのための転送ゲートを作動させる。同様に、転送ゲート信号３４２Ｂは、共有画素３０２のフォトダイオード３１０Ｄ及び画素配列３００内で共有画素３０２の真上の共有画素のフォトダイオード３２０Ａのための転送ゲートを作動させる。
【００２７】
一構成において、２つの異なる共有画素の転送ゲートを交差結合する相互接続（例えば、３５０及び３５２）は、図４に示すように、画像領域の縁部に位置してもよい。一構成において、２つの異なる共有画素の転送ゲートを交差結合する相互接続（例えば、３５０及び３５２）は画素格子内（例えば、共有画素３０２及び共有画素３０２上下の共有画素内）に位置してもよく、従って、画像領域の縁部上のシフトレジスタの数を低減している。
【００２８】
図４は、図３に示す画素配列の一部の概念視点のブロック図を示している。特に、この図に示す列は副画素Ａｎ、Ｂｎ、Ｃｎ、及びＤｎを含む共有画素４００を含んでいる。一構成において、共有画素４００は上で検討した共有画素２００又は３０２であってもよく、副画素Ａｎ、Ｂｎ、Ｃｎ、及びＤｎは上で検討した副画素２１０Ａ〜２１０Ｄ又は３１０Ａ〜３１０Ｄに対応してもよい。その上、上で説明したように、各４Ｔ共有画素は、ＦＤｎとして図示し、４１０で示すフローティングディフュージョン点を含んでいる。更に示すように、直前の行内の共有画素４０２は副画素Ａｎ−１、Ｂｎ−１、Ｃｎ−１、及びＤｎ−１（フローティングディフュージョン点ＦＤｎ−１を含む）によって形成され、２つの副画素Ｃｎ−２及びＤｎ−２が共有画素４０２の上に形成されている。同様に、共有画素４００の後の行は副画素Ａｎ＋１、Ｂｎ＋１、Ｃｎ＋１、及びＤｎ＋１（フローティングディフュージョン点ＦＤｎ＋１を含む）によって形成され、２つの副画素Ａｎ＋２及びＢｎ＋２が共有画素４０６の下に形成されている。この開示の目的のため、各共有画素のための行は行ｎ−２、ｎ−１、ｎ、ｎ＋１、及びｎ＋２と見なされてもよい。例えば、共有画素４００は行ｎ上にあり、共有画素４０２は行ｎ−１上にあり、共有画素４０６は行ｎ＋１上にある。
【００２９】
上で説明したように、各転送ゲートは（配列に対して）垂直方向の異なる隣接する画素行内（例えば、行ｎ−１及びｎ内又は行ｎ及びｎ＋１内）にある２つの隣接する副画素のために作動される。従って、副画素Ｃｎ−１及びＢｎのための転送ゲートは転送ゲート信号４３０Ｂによって最初に作動されてもよい。副画素Ｃｎ−１及びＢｎは異なる行、すなわち、異なる共有画素内にあるため、副画素Ｃｎ−１及びＢｎの値は同じ読み出し期間中に読み出されてもよい。次いで、転送ゲート信号４３０Ａが副画素Ａｎ及びＤｎ−１を作動させるために印加されてもよい。一対の転送ゲート信号４３０Ａ及び４３０Ｂによる起動後、ＣＭＯＳイメージセンサは副画素Ａｎ、Ｂｎ、Ｃｎ−１、及びＤｎ−１の読み出しを行っている。この読み出しは図３に示す破線四角３０６に対応してもよく、それにおいて副画素３１０Ａ（例えば、Ａｎ）、副画素３１０Ｂ（例えば、Ｂｎ）、副画素３３０Ｃ（例えば、Ｃｎ−１）、及び副画素３３０Ｄ（例えば、Ｄｎ−１）は全て、１読み出し期間中に読み出されることは、正しく認識するべきである。
【００３０】
図４に戻って参照すると、読み出しの次のサイクル中、転送ゲート信号４３２Ｂ及び４３２Ａは対応する副画素を作動させるために印加されてもよい。上で説明したものと類似の方法において、副画素Ｃｎ及びＢｎ＋１のための転送ゲートは転送ゲート信号４３２Ｂによって最初に作動されてもよい。次いで、転送ゲート信号４３２Ａが副画素Ａｎ＋１及びＤｎを作動させるために印加されてもよい。従って、一対の転送ゲート信号４３２Ａ及び４３２Ｂによる起動後、ＣＭＯＳイメージセンサは副画素Ｃｎ、Ｄｎ、Ａｎ＋１、及びＢｎ＋１の読み出しを行っている。
【００３１】
図５及び６は、例示的な実施形態によるイメージセンサの画素配列内の複数の４Ｔ共有画素の略図を示している。図５に示すように、画素配列は画素配列の垂直方向において一対の隣接する行、すなわち、第１の画素行ｎ−１及び第２の画素行ｎを含む。行ｎ及びｎ−１内のそれぞれ別々の共有画素は、図２を参照して上で検討した同じ４Ｔ共有トランジスタ回路構成を含み、本明細書中では繰り返されないことは、正しく認識するべきである。示すように、１つの転送ゲート信号５３０Ａは副画素Ｃｎ−１の転送ゲート（ＴＧ０）及び副画素Ｂｎの転送ゲート（ＴＧ３）に印加されてもよい。同様に、別の転送ゲート信号５３０Ｂは副画素Ａｎの転送ゲート（ＴＧ２）及び副画素Ｄｎ−１の転送ゲート（ＴＧ１）に印加されてもよい。一構成において、転送ゲート信号５３０Ａ及び５３０Ｂは、上で説明した転送ゲート信号３４０Ａ及び３４０Ｂ、３４２Ａ及び３４２Ｂ、４３０Ａ及び４３０Ｂ、又は４３２Ａ及び４３２Ｂであってもよい。
【００３２】
図６は、図５におけるものと同じ画素配列回路図を示し、また、上で説明した同じ転送ゲート信号である追加の転送ゲート信号６３２Ａ及び６３２Ｂの印加も示している。図５及び６の両方において、各副画素の出力はカラム回路に接続されて読み出しを提供する。
【００３３】
図７は、ＣＭＯＳイメージセンサの画素値のデジタルサンプリングを実行する方法のフロー図７００である。方法はＣＭＯＳイメージセンサを含む装置によって実行されてもよい。ＣＭＯＳイメージセンサは、上で説明したような多数の共有画素を含んでいてもよい画素配列を含んでいてもよい。７０２において、装置は、第１の信号（例えば、転送ゲート信号４３０Ａ）を第１の画素に印加することによって第１の画素行上の第１の画素（例えば、共有画素４００）から第１の画素値を読み出してもよい。第１の画素は第１の複数のフォトダイオードを含んでいてもよい。第１の画素からの第１の画素値は第１の複数のフォトダイオードのフォトダイオードのうちの第１のもの（例えば、Ａｎ）から読み出されてもよい。
【００３４】
７０４において、装置は、第１の信号（例えば、転送ゲート信号４３０Ａ）を第２の画素に同時に印加することによって第２の画素行上の第２の画素（例えば、共有画素４０２）から第１の画素値を読み出してもよい。第２の画素は第２の複数のフォトダイオードを含んでいてもよい。第２の画素からの第１の画素値は第２の複数のフォトダイオードのフォトダイオードのうちの第１のもの（例えば、Ｄｎ−１）から読み出されてもよい。
【００３５】
一構成において、第１の画素行は第２の画素行に隣接していてもよく、第１の画素は第２の画素に隣接していてもよい。一構成において、第１の複数のフォトダイオードのフォトダイオードのうちの第１のもの（例えば、Ａｎ）及び第２の複数のフォトダイオードのフォトダイオードのうちの第１のもの（例えば、Ｄｎ−１）は異なる列上にあってもよい。一構成において、第１の画素からの第１の画素値は第１のクロックサイクル中に読み出されてもよく、第２の画素からの第１の画素値は第２のクロックサイクル中に読み出されてもよい。第１のクロックサイクル及び第２のクロックサイクルは連続するクロックサイクルであってもよい。
【００３６】
７０６において、装置は、第２の信号（例えば、転送ゲート信号４３０Ｂ）を第１の画素に印加することによって第１の画素（例えば、共有画素４００）から第２の画素値を任意に読み出してもよい。第１の画素からの第２の画素値は第１の複数のフォトダイオードのフォトダイオードのうちの第２のもの（例えば、Ｂｎ）から読み出されてもよい。
【００３７】
７０８において、装置は、第２の信号（例えば、転送ゲート信号４３０Ｂ）を第２の画素に同時に印加することによって第２の画素（例えば、共有画素４０２）から第２の画素値を任意に読み出してもよい。第２の画素からの第２の画素値は第２の複数のフォトダイオードのフォトダイオードのうちの第２のもの（例えば、Ｃｎ−１）から読み出されてもよい。
【００３８】
一構成において、第１の複数のフォトダイオードのフォトダイオードのうちの第２のもの（例えば、Ｂｎ）及び第２の複数のフォトダイオードのフォトダイオードのうちの第２のもの（例えば、Ｃｎ−１）は異なる列上にあってもよい。一構成において、第１の画素からの第２の画素値は第１のクロックサイクル中に読み出されてもよく、第２の画素からの第２の画素値は第２のクロックサイクル中に読み出されてもよい。第１のクロックサイクル及び第２のクロックサイクルは連続するクロックサイクルであってもよい。
【００３９】
一構成において、装置は第１の画素（例えば、共有画素４０２）を含む第１の画素行を含んでいてもよい。第１の画素は第１の複数のフォトダイオード及び第１の複数の転送ゲートを含んでいてもよい。第１の複数のフォトダイオードのそれぞれは第１の複数の転送ゲートの対応する１つと関連していてもよい。装置は第２の画素（例えば、共有画素４００）を含む第２の画素行を含んでいてもよい。第２の画素は第２の複数のフォトダイオード及び第２の複数の転送ゲートを含んでいてもよい。第２の複数のフォトダイオードのそれぞれは第２の複数の転送ゲートの対応する１つと関連していてもよい。第１の複数の転送ゲートの転送ゲートのうちの第１のもの（例えば、Ｄｎ−１と関連する転送ゲート）は第２の複数の転送ゲートの転送ゲートのうちの第１のもの（例えば、Ａｎと関連する転送ゲート）に結合されてもよい。
【００４０】
一構成において、第１の複数の転送ゲートの転送ゲートのうちの第１のもの（例えば、Ｄｎ−１と関連する転送ゲート）及び第２の複数の転送ゲートの転送ゲートのうちの第１のもの（例えば、Ａｎと関連する転送ゲート）を結合するための接続は画像領域の縁部にあってもよい。画像領域は第１の画素行及び第２の画素行を含んでいてもよい。一構成において、第１の複数の転送ゲートの転送ゲートのうちの第１のもの（例えば、Ｄｎ−１と関連する転送ゲート）及び第２の複数の転送ゲートの転送ゲートのうちの第１のもの（例えば、Ａｎと関連する転送ゲート）を結合するための接続は第１の画素（例えば、共有画素４０２）及び第２の画素（例えば、共有画素４００）にあってもよい。
【００４１】
一構成において、第１の複数のフォトダイオードのフォトダイオードのうちの第１のもの（例えば、Ｄｎ−１）は第１の複数の転送ゲートの転送ゲートのうちの第１のものと関連していてもよく、第２の複数のフォトダイオードのフォトダイオードのうちの第１のものは第２の複数の転送ゲートの転送ゲートのうちの第１のものと関連していてもよい（例えば、Ａｎ）。一構成において、第１の複数のフォトダイオードのフォトダイオードのうちの第１のもの（例えば、Ｄｎ−１）及び第２の複数のフォトダイオードのフォトダイオードのうちの第１のもの（例えば、Ａｎ）は異なる列上にあってもよい。一構成において、第１の画素行は第２の画素行に隣接していてもよい。第１の画素は第２の画素に隣接していてもよい。
【００４２】
一構成において、第１の複数の転送ゲートの転送ゲートのうちの第２のもの（例えば、Ｃｎ−１と関連する転送ゲート）は第２の複数の転送ゲートの転送ゲートのうちの第２のもの（例えば、Ｂｎと関連する転送ゲート）に結合されてもよい。一構成において、第１の複数の転送ゲートの転送ゲートのうちの第２のもの（例えば、Ｃｎ−１と関連する転送ゲート）及び第２の複数の転送ゲートの転送ゲートのうちの第２のもの（例えば、Ｂｎと関連する転送ゲート）を結合するための接続は画像領域の縁部にあってもよい。画像領域は第１の画素行及び第２の画素行を含んでいてもよい。一構成において、第１の複数の転送ゲートの転送ゲートのうちの第２のもの（例えば、Ｃｎ−１と関連する転送ゲート）及び第２の複数の転送ゲートの転送ゲートのうちの第２のもの（例えば、Ｂｎと関連する転送ゲート）を結合するための接続は第１の画素（例えば、共有画素４０２）及び第２の画素（例えば、共有画素４００）にあってもよい。
【００４３】
一構成において、装置は更に、第３の画素（例えば、共有画素４０６）を備える第３の画素行を含んでいてもよい。第３の画素は第３の複数のフォトダイオード及び第３の複数の転送ゲートを含んでいてもよい。第３の複数のフォトダイオードのそれぞれは第３の複数の転送ゲートの転送ゲートのうちの対応する１つと関連していてもよい。
【００４４】
一構成において、第２の画素行は第３の画素行に隣接していてもよく、第２の画素行は第１の画素行と第３の画素行との間に位置してもよい。一構成において、第２の画素（例えば、共有画素４００）は第３の画素（例えば、共有画素４０６）に隣接していてもよい。一構成において、第２の画素（例えば、共有画素４００）は第１の画素（例えば、共有画素４０２）と第３の画素（例えば、共有画素４０６）との間に位置してもよい。
【００４５】
一構成において、第２の複数の転送ゲートの転送ゲートのうちの第３のもの（例えば、Ｃｎと関連する転送ゲート）は第３の複数の転送ゲートの転送ゲートのうちの第１のもの（例えば、Ｂｎ＋１と関連する転送ゲート）に結合されてもよい。一構成において、第２の複数の転送ゲートの転送ゲートのうちの第４のもの（例えば、Ｄｎと関連する転送ゲート）は第３の複数の転送ゲートの転送ゲートのうちの第２のもの（例えば、Ａｎ＋１と関連する転送ゲート）に結合されてもよい。一構成において、転送ゲート同士を交差結合するための接続は画像領域の縁部にあってもよい。画像領域は第２の画素行及び第３の画素行を含んでいてもよい。一構成において、転送ゲート同士を交差結合するための接続は第２の画素（例えば、共有画素４００）及び第３の画素（例えば、共有画素４０６）にあってもよい。
【００４６】
図８は、例示的な一実施形態によるＣＭＯＳイメージセンサのブロック図を示している。示すように、ＣＭＯＳイメージセンサ８００は、例えば、多数の４Ｔ共有画素構成を含む上で説明した画素配列３００であってもよい画素配列８１０を含む。更に、画素配列８１０の出力は、アナログ画素信号をデジタル信号へ変換するよう画素配列８１０からのアナログ出力電圧を処理するために設けられるアナログ読み出し経路及びＡ／Ｄ変換器８２０に供給されてもよい。アナログ読み出し経路及びＡ／Ｄ変換器８２０は当業者にとって公知であることは理解すべきである。
【００４７】
更に示すように、ラッチ配列ユニット（又はラインバッファ）８３０がアナログ読み出し経路及びＡ／Ｄ変換器８２０から出力されたデジタル信号を格納するために設けられている。ラインバッファ８３０は画素配列８１０の画素の読み出し順序に応じて多数の線を含むことができる。その上、制御ユニット８５０が、前述のユニットを制御し、インターフェースを介して外部（例えば、ディスプレイユニット）にデータを出力することに用いられる制御信号を提供するために設けられている。例えば、制御ユニット８５０は行デコーダ８４０と共に、起動信号を生成することができる。その上、一実施形態において、制御ユニット８５０は、また、キャパシタ読み出しのスイッチを開閉させる制御信号を生成することもできる。
【００４８】
制御ユニット８５０は本明細書中に説明する制御アルゴリズムを実行するための１つ以上のプロセッサ及び１つ以上のモジュールを含んでいてもよい。モジュールはプロセッサ内で実行されるか若しくはメモリ内に常駐／格納されるソフトウェアモジュール、プロセッサに結合される１つ以上のハードウェアモジュール、又はそれらの幾つかの組み合わせであってもよい。プロセッサの例はマイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、状態機械、ゲーテッドロジック、ディスクリートハードウェア回路、及びこの開示の全体を通して説明される様々な機能を実行するよう構成される他の適切なハードウェアを含む。処理システム内の１つ以上のプロセッサはソフトウェアを実行してもよい。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語、又はその他と称されるかどうかに関わらず、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行ファイルのスレッド、プロシージャ、関数、等を意味するよう広く解釈されるべきである。
【００４９】
更に、制御ユニット８５０は、制御ユニット８５０から送信された制御信号に基づいて画素配列８１０内の行を選択するための信号を出力するよう構成される行デコーダ８４０に結合されてもよい。その上、制御ユニットは、複数の格納キャパシタ内に格納されたサンプリングした出力値、すなわち、受信した「データ信号」に基づいて画像データを生成（すなわち、「データ出力」）するよう構成される画像生成ユニットを含むことができ、その生成された画像は当業者にとって正しく認識されるべきであるようなディスプレイ装置上に表示されるよう構成されてもよい。
【００５０】
好ましくは、アナログ読み出し経路及びＡ／Ｄ変換器８２０は、上で説明したような画素配列８１０の列数と同じ数の比較器を含んでいてもよい。比較器のそれぞれは、画素が位置する列のアナログ画素値をデジタル信号に変換する役割を果たす。デジタル信号は、画素配列８１０の列数と同じ数のラッチを含むラッチ配列ユニット８３０内に格納される。ラッチ配列ユニット８３０内に格納されたデジタル信号は、制御ユニット８５０による画像処理を受け、次いで、イメージセンサの出力ピンを介して画像処理順序で順次出力される。
【００５１】
本明細書中の開示によれば、例示的な方法及びセンサは、必要とされる出力帯域幅を低減し、画素配列のアナログチェーン全体を介するデジタル二重サンプリングを可能にする画素配列からの画素値の効率的な読み出しを提供する。その上、開示する技法を用いると、ブラックサン及び変動アナログ外乱のような効果が回避され、抑制される。
【００５２】
一構成において、画素又は画素配列内の相互接続を低減するには、２つの異なる共有画素（例えば、２つの隣接する行上の２つの共有画素）に属する２つの転送ゲートが接続されてもよい。結果として、２つの共有画素の２つのフローティングディフュージョンが同時に（例えば、同じ読み出し期間中に）読み出される。２つの異なる行上の２つの転送ゲートを交差結合することによって、２つの共有画素が並列に操作されてもよい。この構成は、画素又は副画素をアドレス指定するための垂直シフトレジスタに必要とされる配線の数を削減してもよい。例えば、４つのフォトダイオードを有する共有画素のために、共有画素をアドレス指定する相互接続の数は４本のワイヤから２本のワイヤに削減されてもよい。共有画素における削減された配線により、画素性能（例えば、共有画素の変換利得、フィルファクタ、感度）は配線の低い複雑度により向上する可能性がある。
【００５３】
上の実施例において、全ての切替信号は正の論理信号であると考えられ、すなわち、高レベル又は「１」は結果としてスイッチを閉じることを正しく認識するべきである。しかし、逆ロジック又は混合した方法で正及び負両方のロジックを用いることも可能である。その上、開示するＣＭＯＳイメージセンサ及び方法は読み出し回路全体の向上した速度を提供する。一態様において、読み出し回路の速度の増加は、高精細度撮像に対する重要な特徴である行列内の画素数の増加を可能にする。
【００５４】
ＣＭＯＳイメージセンサの動的画素管理
カメラ解像度及びシャッタ動作はカメラの品質を部分的に決定する。カメラ解像度は画像を取り込むために用いられる画素数と関係していてもよい一方で、シャッタ動作は、露光済情報が処理されるか又はメモリに読み込まれる方法に関係してもよい。カメラ解像度は、更に、規格毎に分類されてもよい。例えば、高精細度（ＨＤ）規格は、４，０９６×２１６０の画素領域カウントに基づく超高精細度（ＵＨＤ）規格と比較して１，９２０×１０８０の画素領域カウントに基づいてもよい。とりわけ、ＵＨＤ規格は４Ｋ−ＵＨＤとも称され、ＨＤ規格の４倍である。加えて、ＵＨＤ用のカメラを操作することは、ＨＤ用のカメラを操作することと比べて、カメラがＣＭＯＳイメージセンサを用いる場合に、より高い読み取り速度を要求する可能性がある。
【００５５】
シャッタ動作は、ローリングラインシャッタシーケンス又はグローバルシャッタシーケンスのどちらか一方によって分類されてもよい。ＣＭＯＳイメージセンサにおけるローリングシャッタ動作中、画素配列の行は順次露光され、読み取られてもよく、従って、連続する行同士の間に遅延が存在する。遅延は、ひいては、ローリングシャッタ露光及び／又は取り込みシーケンスの速度が移動する物体の速度よりも低い場合に画像の歪みの原因となる可能性がある。グローバルシャッタは全ての画素データを同時に（一括で）露光し、格納することによって歪み問題を軽減することができる。しかし、露光した画素はＣＭＯＳ画素配列から行毎に読み取らなければならないため、高い信号対雑音比を有するグローバルシャッタを成功して実現することは、システム全体の帯域幅に高い要求を出す可能性がある。
【００５６】
システム帯域幅と動画を取り込むこととの間の技術的なトレードオフにより、カメラ、ビデオ装置、及びカメラシステムは、１つの解像度から別のものへ変換する機能を有するＵＨＤ、ＨＤ、ローリングシャッタ、及びグローバルシャッタの全ての特徴を提供して開示される。従って、以下で詳細に説明するように、交差画素相互接続型ＣＭＯＳイメージセンサの動的画素管理（ＤＰＭ）のための装置及び方法を開示する。例示的な態様において、交差画素相互接続型ＣＭＯＳイメージセンサは、ＨＤ、ＵＨＤ、ローリングシャッタ、及びグローバルシャッタを組み合わせるための高度なＤＰＭスキームを提供するカメラシステムを提供するために図２〜６において上で説明したように用いられてもよい。
【００５７】
図９は、一実施形態によるＣＭＯＳイメージセンサ９０２の動的画素管理のためのカメラシステム図９００を示している。カメラシステム図９００は、インターフェース９０６、動的画素管理（ＤＰＭ）モジュール９０４、及びＣＭＯＳイメージセンサ９０２を含んでいる。ＤＰＭモジュール９０４は解像サブブロック９０８及びシャッタモードサブブロック９１０を含む。ユーザはインターフェース９０６を介してカメラ機能及び／又はオプションを選択することができる。インターフェース９０６は、ユーザが外部制御パネルを介して又は組み込まれたカメラメニューを介して機能選択に入ることを可能にすることができる。ユーザによって提供された情報に基づいて、ＤＰＭモジュール９０４及びサブブロック９０８、９１０はＣＭＯＳイメージセンサ９０２を制御してＨＤ又はＵＨＤ解像度モードに従って及びローリングシャッタ又はグローバルシャッタ露光シーケンスに従って画素を転送し、読み取ることができる。実際には、インターフェース９０６及び／又は動的画素マネージャ９０４が、画像取り込みのために選択された画像解像度に基づいて選択されたＵＨＤモードとＨＤモードとの間でカメラを切り替えるよう構成されるカメラモードコントローラとして一括して操作することができる。ひいては、以下で詳細に説明するように、イメージセンサは、カメラモードコントローラが画像取り込みのためにカメラをＵＨＤモードに設定する場合にイメージセンサ内の各画素の副画素を個々にサンプリングし、カメラモードコントローラが画像取り込みのためにカメラをＨＤモードに設定する場合にイメージセンサ内の各画素の副画素を一括でサンプリングする。
【００５８】
カメラユーザは、アクティブライン及びビデオモードに少なくとも部分的に基づいてビデオフォーマットを追加して選択することができる。ＤＰＭを用いる例示的なカメラは、１０８０Ｐ５０、１０８０Ｐ５９、１０８０Ｐ１５０、１０８０Ｐ１７９、１０８０ｉ３００、１０８０ｉ３５９、４Ｋ５０、及び４Ｋ５０を含む複数のビデオフォーマットに対する選択を含むことができる。ここで、１０８０、４Ｋ、「Ｐ」、及び「ｉ」は、ＨＤ画素（１０８０）、４Ｋ−ＵＨＤ画素（４０９６）、「プログレッシブ」、及び「インターレース」を表すことができる一方で、５０、５９を含む数字はフレームレートに関連することができる。
【００５９】
図１０は、一実施形態によるＣＭＯＳイメージセンサ９０２のシステムアーキテクチャを示している。ＣＭＯＳイメージセンサ９０２は、動的画素マネージャ又はＤＰＭモジュール１００４、垂直回路１００６、ＣＭＯＳイメージセンサ配列１００８、及び水平回路を含んでいる。ＣＭＯＳイメージセンサ配列１００８は本明細書中に説明するような交差画素相互接続型センサ配列であってもよく、共有画素センサ配列とも称されてもよい。ＤＰＭモジュール１００４はユーザが選択した「モード」を示す１つ以上の信号を受信することができる。例えば、ユーザは、上で説明したような複数のビデオフォーマット１０８０Ｐ５０、１０８０Ｐ５９、１０８０Ｐ１５０、１０８０Ｐ１７９、１０８０ｉ３００、１０８０ｉ３５９、４Ｋ５０、及び／又は４Ｋ５０からカメラ機能「モード」を選択してもよい。
【００６０】
ＤＰＭモジュール１００４は、ＣＭＯＳイメージセンサ配列１００８の副画素を制御するようＣＭＯＳイメージセンサ内部の１つ以上の素子により実現されてもよい。例えば、ユーザが４Ｋ５０を選択する場合、ＤＰＭモジュール１００４は、ＣＭＯＳイメージセンサ配列１００８の副画素（フォトダイオード）が順次、ローリングシャッタモードで読み取られるように、制御信号を垂直回路１００６及び水平回路１０１０へ提供する動作モード（すなわち、例えば、取り込んだ画像の好ましい解像度のために選択されるようなＨＤ対ＵＨＤ）を特定することができる。代替として、ＨＤ「モード」を示すビデオフォーマットが選択された場合、ＤＰＭモジュール１００４は、ＣＭＯＳイメージセンサ配列１００８の副画素（フォトダイオード）が共にビニングされ、ローリングシャッタ又は水平シャッタモードのどちらか一方で読み取られるように、信号を垂直回路１００６及び水平回路１０１０に提供することができる。
【００６１】
例示的な態様によれば、動的画素マネージャは、本明細書中に説明するような画素（副画素又はフォトダイオード）サンプリングを実行するよう構成されるＵＨＤモードコントローラ及びＨＤモードコントローラを含む多数のコントローラを実装することができる。例えば、ＵＨＤモードコントローラは、動的画素マネージャがＣＭＯＳイメージセンサの動作モードをＵＨＤモードに設定してイメージセンサによる画像取り込み中に少なくとも２つのフォトダイオードのそれぞれの出力値を個々にサンプリングする場合、複数の垂直及び水平充電回路を制御して各共有画素ユニットの少なくとも２つのフォトダイオードと共有フローティングディフュージョンとの間で電荷を順次伝送するよう構成されてもよい。その上、ＨＤモードコントローラは、動的画素マネージャがＣＭＯＳイメージセンサの動作モードをＨＤモードに設定してイメージセンサによる画像取り込み中に少なくとも２つのフォトダイオードの出力値を組み合わせる各共有画素ユニットの出力値を一括でサンプリングする場合、複数の垂直及び水平充電回路を制御して各共有画素ユニットの少なくとも２つのフォトダイオードと共有フローティングディフュージョンとの間で同時に電荷をビニングするよう構成される。例示的な一態様において、これらのコントローラは上で説明した制御ユニット８５０の一部として実装されてもよい。
【００６２】
ＣＭＯＳイメージセンサ９０２のシステムアーキテクチャは４つのシステムブロック（ＤＰＭモジュール１００４、垂直回路１００６、水平回路１０１０、ＣＭＯＳイメージセンサ配列１００８）を有するアーキテクチャを示しているが、他の構成が可能である。当業者は正しく認識することができるように、垂直回路１００６はＣＭＯＳイメージセンサ配列１００８の行を制御するための回路ブロックを備えることができ、水平回路１０１０はＣＭＯＳイメージセンサ配列１００８の列を読み取り、処理するための回路ブロックを備えることができる。例えば、垂直及び水平回路１００６、１０１０はシフトレジスタを含むことができる。また、水平回路１０１０は、デジタル二重サンプリングとの使用のための雑音消去回路を含むことができ、アナログデジタル（Ａ／Ｄ）変換器、デジタル信号プロセッサ（ＤＳＰ）、メモリ、等も含むことができる。水平回路はデジタル及びアナログフォーマットでの読み取りに適したフォーマットで出力データ「ＯＵＴ」を提供することができる。
【００６３】
ＤＰＭモジュール１００４は、フェイズロックループ（ＰＬＬ）及びシリアル／パラレルインターフェースコンポーネントを含むがこれらに限定されないタイミング回路ブロックを含むことができる。他の構成において、ＰＬＬを含むタイミング回路ブロックはＤＰＭモジュール１００４の外部にあってもよい。当業者は正しく認識することができるように、ＤＰＭモジュール１００４によって表されるようなＤＰＭ機能は、ソフトウェア及びハードウェアの両方により実装されてもよく、マイクロプロセッサ及び／又はコントローラを含む１つ以上の回路コンポーネントにより実現されてもよい。
【００６４】
図１１Ａは、一実施形態による共有画素ユニット１１００の略図を示している。４Ｔ共有画素センサは、また、共有画素ユニット１１００とも称されてもよく、共有画素ユニット１１００は図２の例示的な４Ｔ共有画素ＣＭＯＳイメージセンサと同等であってもよい。しかし、コンポーネント及び信号入力はタイミング図の検討を容易にするよう整列されている。共有画素ユニット１１００は副画素Ａｎ、Ｂｎ、Ｃｎ、及びＤｎを含み、それぞれはグラウンドとフローティングディフュージョンＦＤｎの蓄積ノードとの間で共有画素配列内部のＮ番目の行（ｎ行）のために電気的に結合されている。図１１Ａに示すように、フローティングディフュージョンＦＤｎはキャパシタＣｆｄとしてモデル化されている。また、蓄積ノードは、リセットトランジスタＭＮ５のソース及びソースフォロワトランジスタＭＮ６のゲートに電気的に結合されている。選択トランジスタＭＮ７はトランジスタＭＮ６のソースとカラムバス「列」との間に結合される。
【００６５】
副画素Ａｎ、Ｂｎ、Ｃｎ、及びＤｎは共有画素ユニットであり、それぞれはフォトダイオード（ＰＤ０〜ＰＤ３）及びゲートトランジスタ（ＭＮ０〜ＭＮ３）を含んでいる。図２を参照して上で検討し、図１１Ａに示すように、トランジスタ（ＭＮ０〜ＭＮ３）のゲートノード（ゲート）はそれぞれ転送ゲート信号ＴＧ０（Ｎ）〜ＴＧ３（Ｎ）を受信する。また、リセットトランジスタＭＮ５のゲートはリセット信号ＲＳＴ（Ｎ）を受信し、読み取り選択トランジスタＭＮ７のゲートは選択信号ＳＥＬ（Ｎ）を受信する。添字「Ｎ」は、信号が行Ｎ（行ｎ）の画素配列ユニットのゲートに印加されることを示している。図１１Ｂに詳述するように、各副画素Ａｎ、Ｂｎ、Ｃｎ、及びＤｎはフローティングディフュージョンＦＤｎとフォトダイオード（ＰＤ０〜ＰＤ３）のディフュージョンとの間のゲートの複合レイアウトによって実現されてもよい。
【００６６】
図１１Ｂは、図１１Ａの実施形態による共有画素ユニットの部分断面装置図１１０３を示している。部分断面装置図１１０３は、ディフュージョン１１０５、１１０６、１１０７の簡略化した断面表現を含み、副画素Ｃｎ、Ｄｎ及びフローティングディフュージョンＦＤｎに関して相互接続して示している。図１１Ｂにおいて、ディフュージョン１１０５及び１１０７はフォトダイオードＰＤ０及びＰＤ１のＮ型ディフュージョンを表すことができ、それぞれはＰエピタキシャル層１１０８において接合部を形成しており、ディフュージョン１１０６はフローティングディフュージョンＦＤｎにおける蓄積空乏層キャパシタＣｆｄを形成するＮ型ディフュージョンを表すことができる。図１１Ｂに示すように、トランジスタＭＮ０はディフュージョン１１０５及び１１０６間のゲート１１１４によって形成されてもよく、トランジスタＭＮ１はディフュージョン１１０７及び１１０６間のゲート１１１２によって形成されてもよい。
【００６７】
当業者は正しく認識することができるように、ゲートＴＧ０（Ｎ）がディフュージョン１１０５及び１１０６間の反転領域の原因となる信号又は電圧を受信する場合、電荷はディフュージョン１１０５及び１１０６間で伝送されてもよい。同様に、ゲート１１１４がディフュージョン１１０７及び１１０６間の反転領域の原因となる信号又は電圧ＴＧ１（Ｎ）を受信する場合、電荷はディフュージョン１１０７及び１１０６間で伝送されてもよい。図１１Ａを参照すると、転送ゲートが論理「高」を及ぼす場合、電荷はフォトダイオードＰＤ０、１及びフローティングディフュージョンＦＤｎ間で伝送されると言うことができる。
【００６８】
図１１Ｃは、図１１Ａの実施形態による共有画素ユニットの記号図１１２０を示している。記号図１１２０は、図１１Ａの略図の階層的概略記号表現を示している。当業者は正しく認識することができるように、記号図は、副画素並びにゲート信号ＴＧ０（Ｎ）〜ＴＧ３（Ｎ）、行選択信号ＳＥＬ（Ｎ）、及び行リセット信号ＲＳＴ（Ｎ）とのそれらの接続を示す便利な方法であってもよい。
【００６９】
図１２は、一実施形態による共有画素ユニットを有するカラム回路１２００の特徴を示している。図１２のカラム回路１２００は、信号の更なる詳細がタイミング図の検討を容易にするよう含まれており、また、図４は雑音消去回路を紹介していることを除いて、図４の画素配列部の概念図と同等であってもよい。図１２のカラム回路１２００は行Ｎ−１、Ｎ、及びＮ＋１（また、小文字で行ｎ−１、ｎ、及びｎ＋１とも称する）のための３つの画素配列ユニットを示している。行Ｎ−１画素配列ユニットは副画素Ａｎ−１、Ｂｎ−１、Ｃｎ−１、及びＤｎ−１を含む。行Ｎ画素配列ユニットは副画素Ａｎ、Ｂｎ、Ｃｎ、及びＤｎを含み、行Ｎ＋１画素配列ユニットは副画素Ａｎ＋１、Ｂｎ＋１、Ｃｎ＋１、及びＤｎ＋１を含んでいる。
【００７０】
図４のカラム回路と同様に、Ｎ−１、Ｎ、及びＮ＋１行のための画素配列ユニットは、ゲート信号が組み合わされることを有利に可能にする十字相互接続パターンを有する。図１２に示すように、転送ゲート信号は組み合わされている。例えば、副画素Ａｎ＋１及び副画素Ｄｎは信号ＴＧ１／２（ＴＧ１（Ｎ＋１）をＴＧ２（Ｎ）と組み合わせる）を受信するよう示されており、副画素Ｂｎ＋１及び副画素Ｃｎは信号ＴＧ０／３（ＴＧ０（Ｎ）をＴＧ３（Ｎ＋１）と組み合わせる）を受信するよう示されている。タイミング図から理解できるように、行に対する下付文字はラベル表示において外されている。例えば、タイミング図に関して説明するように、副画素Ａｎ＋１及びＤｎに対応する信号ＴＧ１／２は副画素Ａｎ及びＤｎ−１に対応する信号ＴＧ１／２とは関係なく順序付けられてもよい。同様に、副画素Ｂｎ＋１及びＣｎに対応する信号ＴＧ０／３は副画素Ｂｎ及びＣｎ−１に対応する信号ＴＧ０／３とは関係なく順序付けられてもよい。
【００７１】
図１２は、また、差分デジタル二重サンプリング（ｄＤＤＳ）及びデジタル二重サンプリング（ＤＤＳ）を提供するためのスイッチドキャパシタアプローチも示している。示すように、回路は、デジタル二重サンプリングのためのビデオレベル及び暗レベルを蓄積するよう設けられる４つのキャパシタＣＤ１、ＣＤ２、ＣＢ１及びＣＢ２を含んでいる。特に、２つの「明」キャパシタ（すなわち、キャパシタＣＢ１及びＣＢ２）はビデオレベルをサンプリングするよう設けられ、２つの「暗」キャパシタ（すなわち、キャパシタＣＤ１及びＣＤ２）は基準レベルをサンプリングするよう設けられている。従って、示すように、キャパシタＣＤ１及びＣＤ２は、基準電圧から固定値を読み出すようキャパシタ基準電圧に結合されている一方で、キャパシタＣＢ１及びＣＢ２は、各画素出力の暗、明、及び二倍明の値の画素電圧（すなわち、ビデオレベル）をサンプリングするよう画素配列のビット線（列ｍ）に結合されている。読み出し経路は完全差分であり、各キャパシタの接続は以下で詳細に説明するように動作モードによって決まる。
【００７２】
列線（列ｍ）の端部において、画素配列から暗、明、及び二倍明の値をそれぞれサンプリングするよう画素配列の出力を蓄積キャパシタＣＢ１及びＣＢ２に選択的に接続するための２つのスイッチ６２１Ａ及び６２１Ｂが存在している。その上、読み出し回路は、蓄積キャパシタＣＤ１及びＣＤ２をキャパシタのための基準電圧に選択的に接続するための更に２つのスイッチ６１１Ａ及び６１１Ｂを含んでいる。キャパシタＣＢ１、ＣＢ２、ＣＤ１、及びＣＤ２のそれぞれは、キャパシタをＧＮＤ（グラウンド）に対する以前の値にリセットするために、リセットスイッチ６３１Ａ、６３１Ｂ、６３１Ｃ、及び６３１Ｄに並列にそれぞれ接続される。その上、列選択スイッチ６４１Ａ〜６４１Ｄが、蓄積キャパシタと、測定された差動電圧をＡ／Ｄ変換器（図示せず）へ、次いで、バッファへ最終的に出力する母線（また図示せず）との間にそれぞれ設けられる。従って、列選択スイッチ６４１Ａ〜６４１Ｄは、蓄積した信号を蓄積キャパシタＣＤ１、ＣＤ２、ＣＢ１、及びＣＢ２から列の１つと同時に母線へ出力するよう制御される。画素のそれぞれは行デコーダによって所定の時間に作動される。
【００７３】
有利に、この設計を用いると、画素配列からの画素出力電圧のサンプリングがＡ／Ｄ変換から切り離される。切り離しは、これら２つの行動を直列操作の代わりに並列に行うことによって、画素出力電圧の高速読み出しを可能にする。
【００７４】
図１３Ａは、一実施形態による雑音を取り去るための制御図１３００を示している。制御図１３００は、メモリ及びＤＤＳスキームを用いるための加算ブロック１３０４を含んでいる。メモリ１３０２は暗（ＤＡＲＫ）及び／又は明（ＢＲＩＧＨＴ）信号のデジタル表現を受信する。暗信号は、画素のリセット後であり、副画素フォトダイオードの露光前に読み取られる列データのデジタル記号表現であってもよい。明信号は、露光及び共有画素ユニット内部のフォトダイオードとフローティングディフュージョンとの間の電荷の伝送後に読み取られる列データのデジタル記号表現を表すことができる。フローティングディフュージョンがリセットされた後、値（ＤＡＲＫ）は、図１１Ａの列ｍ等の列上でサンプリングされ、カラムキャパシタ上に蓄積される。アナログデジタル変換器は信号を変換することができ、デジタル記号は、次いで、メモリ１３０２内に格納される。ＴＧ０／３又はＴＧ１／２等の転送パルス（ＴＧ）が作用された後、フローティングディフュージョンからの明信号は、再度、読み出され（ＢＲＩＧＨＴ）、２つの値が、低減された雑音ビデオ信号（ビデオＰＤ）を提供するよう加算ブロック１３０４において減算される。これは、電子システムに固有の雑音並びにランダム及びシステマティックオフセットの追加成分を有利に除去することができる。制御図１３００は、ＤＳＰ及び／又はアナログ画素データのＡ／Ｄ変換からのデジタル記号を用いるコントローラにおいて実装されてもよい。画素データは、図１２の列ｍ等の列から読み取られる画素データであってもよい。
【００７５】
図１３Ｂは、別の実施形態による雑音を取り去るための制御図１３５０を示している。図１３Ｂの実施形態は、制御図１３５０が差分ＤＤＳを実装するよう追加の加算接合部を含むことを除いて、図１３Ａのものと同様である。制御図１３５０は、メモリ１３５２、加算ブロック１３５４、及び加算ブロック１３５６を含んで差分ＤＤＳ（ｄＤＤＳ）スキームを実装している。メモリ１３５２は、暗（ＤＡＲＫ）、明（ＢＲＩＧＨＴ）、及び二倍明（ＤＯＵＢＬＥＢＲＩＧＨＴ）信号のデジタル表現を受信するよう示されている。明信号は、露光及び共有画素ユニット内部のフォトダイオードとフローティングディフュージョンとの間の電荷の伝送後に読み取られる列データのデジタル記号表現を表すことができる。フローティングディフュージョンがリセットされた後、値（ＤＡＲＫ）は、図１１Ａの列ｍ等の列上でサンプリングされ、カラムキャパシタ上に蓄積される。アナログデジタル変換器は、その後メモリ１３５２内に格納される信号を変換することができる。
【００７６】
ＴＧ０／３又はＴＧ１／２等の転送パルス（ＴＧ）が作用された後、フローティングディフュージョンからの明信号は、再度、読み出され（ＢＲＩＧＨＴ）、２つの値が、低減された雑音ビデオ信号（ビデオＰＤ０）を提供するよう加算ブロック１３５４において減算される。明信号の読み取り後、別の読み取り操作が、前の明（ＢＲＩＧＨＴ）信号に重畳させられる別の副画素を読み出して二倍明（ＤＯＵＢＬＥＢＲＩＧＨＴ）信号を提供するよう行われてもよい。明信号は、次いで、加算ブロック１３５６において二倍明信号から減算されて第２の低減された雑音ビデオ信号（ビデオＰＤ１）を提供する。これは２つの低減された雑音信号を有利に提供し、差分ＤＤＳ（ｄＤＤＳ）のためのタイミングシーケンスは出力生データレートを有利に低減することができる。アナログ二重サンプリング読み出しスキームと比較してデータレートを２倍にすることを必要とする代わりに、ｄＤＤＳスキームは、それぞれにリセット雑音抑圧によって２つの画素ビデオＰＤ０及びビデオＰＤ１を再構築するために暗、明、及び二倍明の値を用いることによって、出力生データレートを低減することができる。
【００７７】
図１４Ａ〜Ｂは、動的画素管理（ＤＰＭ）実施形態による超高精細度（ＵＨＤ）解像度モードを用いる画素配列１４００と高精細度（ＨＤ）解像度モードを用いる画素配列１４２０との比較を示している。画素配列ユニット１４０２によって示すように、ＵＨＤモードにおいて、副画素Ａｎ−１、Ｂｎ−１、Ｃｎ−１、及びＤｎ−１は、列ビット線（列）に沿って個々に読み出すためのそれらのフローティングディフュージョン点ＦＤｎ−１に伝送されてもよい。図示するように、これは画素配列１４２０のＨＤ読み出しモードと比較して４倍高い空間解像度を可能にする。ＵＨＤモードにおいて、読み出しはＤＤＳ又はｄＤＤＳのどちらか一方を用いることができる。
【００７８】
画素配列１４２０は画素ビニングを示している。画素配列ユニット１４２２によって示すように、ＨＤモードにおいて、副画素Ａｎ−１、Ｂｎ−１、Ｃｎ−１、及びＤｎ−１は、列ビット線（列）に沿った組み合わされた副画素読み出しのためのそれらのフローティングディフュージョン点ＦＤｎ−１へ同時に伝送（ビニング）されてもよい。副画素は、実質上４倍の副画像の領域を有するより大きな画素を生成するよう並列でビニングされる。これは、より低い全体的な画素解像度の費用でより多くの露光表面積を有する良好な画素を有利に提供することができる。画素ビニングにおいて、４つのフォトダイオードが一度に読み出される。４つのフォトダイオードからの電荷はフローティングディフュージョンノードＦＤｎ−１においてビニング（収集）される。
【００７９】
電荷領域ビニングはビニングされる画素数に比例して感度を向上させることができる。ＨＤ読み出しのために構成される画素配列１４２０において、画素読み取り雑音は画素配列１４００における読み取り雑音と同じであってもよい。従って、４倍の性能向上があってもよい。加えて、４つの画素の代わりに１つが読み取られるため、読み出し速度も４倍向上することができる。有利に、ＨＤモードにおいて、グローバルシャッタ及びローリングシャッタ両方の順序付けを実施することができる。
【００８０】
図１５Ａは、一実施形態による差分デジタル二重サンプリング（ｄＤＤＳ）による超高精細度（ＵＨＤ）モードに対応する信号の画素タイミング読み出しスキーム１５００を示している。図１５Ｂは、図１５Ａの実施形態に対応する追加信号の画素タイミング読み出しスキーム１５７０を示している。
【００８１】
読み出しスキーム１５００、１５７０は、差分デジタル二重サンプリングを提供するための十字相互接続パターンを有する画素配列の水平タイミングを示すことができる。示すように、水平読み出しスキーム１５００、１５７０は、信号「４Ｋ  ＳｕｂＣｎｔ」によって示すような６つのサブカウントのサイクルを提供するカウンタに基づいてもよい。タイミング図の時間軸は、従って、１５２０〜１５４２とラベル表示されるカウンタベースのサイクルに分割されるよう示される。この点に関し、カウンタは固定周期を有するクロックと同期したカウント動作を実行し、例えば、シフトレジスタクロック信号「ＳｈｉｆｔＲｅｇＣｌｋ」が６サイクル毎にクロックパルスを提供するよう示されている。また、カウンタベースのサイクルに関し、各サイクル１５２０〜１５４２中に、カラムキャパシタは信号「ＲＳＴ＿ＣＣＡＰ」を介してリセットされる。
【００８２】
一実施形態において、読み出しは、各読み出し（すなわち、各クロックサイクル）がＶＣ信号指標によって示されるような１４．８１μｓで実行されながら、１０８０ｐ規格に従って実行することができる。各読み出しサイクル後、取得された６つの値、２つの暗値、２つの明値、及び２つの二倍明値があってもよい。差分デジタル二重サンプリング技術がこれらの値を用いて適用された後、４つの画素の修正されたデジタル出力が取得されてもよく、それは４ｋ／ＵＨＤ規格を生じる。
【００８３】
図示する目的のため、タイミング図は上で検討した図１２に示す副画素に従って注釈が付けられている。示すように、第１のカウント値１５２０の間、リセット信号Ｒｓｔ１は行ｎ−１に、特に、フローティングディフュージョンｆｄｎ−１（ＦＤｎ−１）をリセットするために印加されてもよい。リセット信号は、２２２ＭＨｚ又は９９ナノ秒で２２のクロックの幅を有しているのが好ましい。この同じカウントの間、選択信号Ｓｅｌ１が行ｎ−１、すなわち、Ｄｎ−１に印加される。選択信号は、２２２ＭＨｚ又は９４３ナノ秒で２１０のクロックの幅を有しているのが好ましい。同様に、第２のカウント値１５２２の間、リセット信号Ｒｓｔ２は行ｎ、すなわち、フローティングディフュージョン点ｆｄｎ（ＦＤｎ）へ印加され、選択信号Ｓｅｌ２は行ｎ、すなわち、Ｄｎへ印加される。従って、ｄＤＤＳフィルタリング技術によれば、行ｎ−１及びｎのそれぞれは、各画素のためのデジタルデータを取得できるようにリセットされていることを正しく認識するべきである。これを、暗値Ｒｎ−１及びＲｎがクロックサイクルのカウント２及び３の間に画素配列から読み出される読み出し行（すなわち、「ＲＥＡＤ」）において示す。
【００８４】
一般に、タイミング図は、キャパシタが各カウントの上部におけるＲＳＴ＿ＣＣＡＰ値によってリセットされ、キャパシタＣＢ１及びＣＢ２のための制御信号ＳＷ＿Ｂ並びにキャパシタＣＤ１及びＣＤ２のための制御信号ＳＷ＿Ｄが当業者にとって理解すべきであるようなビット線（列）上で日付をサンプリングするよう連続して印加されることを示している。これらのキャパシタのリセット及びサンプリングは、サイクルにおけるそれぞれ別々のカウントに対して説明しない。
【００８５】
暗値Ｒｎ−１及びＲｎがカウント１及び２（カウント期間１５２０及び１５２２）においてサンプリングされ、カウント２及び３（１５２２及び１５２３）において読み出されると、タイミングはサイクルのカウント３（１５２３）に続く。示すように、転送ゲートＴＧ０／３は、行ｎ−１及びｎ内の対応する副画素を作動させるよう印加される。例えば、この転送ゲート信号ＴＧ０／３は副画素Ｃｎ−１及びＢｎを作動させることができる。従って、選択信号Ｓｅｌ１が再度行ｎ−１に印加される場合、副画素Ｃｎ−１は、カウント４（１５２６）の間に更に示すように読み出されてもよい。同様に、選択信号Ｓｅｌ２が再度行ｎに印加される場合、副画素Ｂｎは、カウント５（１５２８）の間に更に示すように読み出されてもよい。転送ゲート信号は、２２２ＭＨｚ又は１４３７ナノ秒で３２０のクロックの幅を有しているのが好ましい。
【００８６】
更に、カウント５（１５２８）の間、転送ゲートＴＧ１／２は、行ｎ及びｎ−１内の対応する副画素を作動させるよう印加される。この転送ゲート信号ＴＧ１／２は副画素Ｄｎ−１及びＡｎを作動させることができる。従って、選択信号Ｓｅｌ１が再度行ｎ−１に印加される場合、副画素Ｃｎ−１及びＤｎ−１両方の二倍明値は、カウント６（１５３０）の間に更に示すように読み出されてもよい。同様に、選択信号Ｓｅｌ２が再度行ｎに印加される場合、副画素Ｂｎ及び副画素Ａｎの二倍明値は、次のクロックサイクル（１５３２）のカウント１の間に更に示すように読み出されてもよい。従って、このカウンタサイクルの間、読み出し回路は副画素Ｃｎ−１及びＢｎからのサンプリング値、並びに、副画素Ｃｎ−１及びＤｎ−１からの並びに副画素Ａｎ及びＢｎからの二倍明値を有する。図１３Ａ及び１３Ｂを参照して上で説明したように、副画素Ｄｎ−１のための値はＣｎ−１の値を二倍明値から除去することによって特定されてもよい。同様に、副画素Ａｎのための値はＢｎの値を二倍明値から除去することによって特定されてもよい。
【００８７】
図１６Ａは、一実施形態によるデジタル二重サンプリング（ＤＤＳ）による超高精細度（ＵＨＤ）モードに対応する信号の部分画素タイミング読み出しスキーム１６００を示している。図１６Ｂは、図１６Ａの実施形態に対応する信号の部分画素タイミング読み出しスキーム１６７０を示している。読み出しスキーム１５００、１５７０とは異なり、読み出しスキーム１６００、１６７０は、６つの代わりに８サイクルにわたって分割されるＤＤＳのためのタイミング図を示している。１６とラベル表示されたカウンタベースサイクルにわたって分割されるタイミング図の時間軸は、従って、１６２０〜１６５０とラベル表示されるカウンタベースサイクルに分割されるよう示される。この点に関し、カウンタは固定周期を有するクロックと同期したカウント動作を実行し、例えば、シフトレジスタクロック信号「ＳｈｉｆｔＲｅｇＣｌｋ」が８サイクル毎にクロックパルスを提供するよう示されている。
【００８８】
読み出しスキーム１６００及び１６７０に示すように、１．８５ｕｓの持続時間の８サイクル（１６２０〜１６３４）の期間にわたって、ＤＤＳはＵＨＤモードで実施されてもよい。「読み取り」データを参照すると、ＤＤＳサイクルは、サイクル２（１６２２）の間に暗値Ｒｎ−１を、サイクル３（１６２４）の間に暗値Ｒｎを、サイクル４（１６２６）の間に明値Ｃｎ−１を、そして、サイクル５（１６２８）の間に明値Ｂｎを読み取るように実施されてもよい。暗値Ｒｎ−１は明値Ｃｎ−１から減算されてもよく、暗値Ｒｎは図１３Ａに示すようなＤＤＳを用いて明値Ｂｎから減算されてもよい。示すように、次々と暗、暗、明、及び明信号を読み取るこのプロセスは、合計７つの副画素Ｃｎ−１、Ｂｎ、Ｄｎ−１、Ａｎ、Ｃｎ、Ｂｎ＋１、Ｄｎ、及びＢｎが読み取られるまで継続する。このように、ＤＤＳは７つの副画素Ｃｎ−１、Ｂｎ、Ｄｎ−１、Ａｎ、Ｃｎ、Ｂｎ＋１、Ｄｎ、及びＢｎ値のそれぞれに適用されてもよい。
【００８９】
図１７は、一実施形態によるデジタル二重サンプリングＤＤＳによる高精細度（ＨＤ）モードに対応する信号の画素タイミング読み出しスキーム１７００を示している。画素タイミング読み出しスキーム１７００は、副画素が同時にビニングされ、ＤＤＳが読み取り値に適用される場合のタイミングスキームを示している。示すように、読み出しスキーム１７００は、６又は８の代わりに２サイクルにわたって操作を実行するカウンタ（２Ｋ  ＳｕｂＣｎｔ）により達成されてもよい。ＤＤＳを達成するために、合計４サイクルが必要とされてもよい。例えば、「読み取り」データを参照すると、行ｎ−１のための暗信号Ｒｎ−１はクロック期間１７２２の間に読み取られてもよく、次いで、全ての副画素Ａｎ−１、Ｂｎ−１、Ｃｎ−１、Ｄｎ−１がクロック期間１７２６の間にフローティングディフュージョンＦＤｎ−１へ伝送されてもよく、明値Ａｎ−１、Ｂｎ−１、Ｃｎ−１、Ｄｎ−１がクロック期間１７２８の間に読み取られてもよい。再度、ＤＤＳは、クロック期間１７２２の間に取得された暗値をクロック期間１７２８の間に読み取られた明値から減算することによって適用されてもよい。
【００９０】
図１８Ａは、一実施形態によるグローバルシャッタシーケンスを用いるＨＤモードに対応する信号の部分画素タイミング読み出しスキーム１８００を示し、図１８Ｂは、図１８Ａの実施形態に対応する信号の部分画素タイミング読み出しスキーム１８５０を示している。タイミング読み出しスキーム１７００とは異なり、読み出しスキーム１８００及び１８５０はグローバルシャッタ読み出しのためのタイミングを示している。
【００９１】
再度、２サイクルを有するカウンタ（２Ｋ  ＳｕｂＣｎｔ）がサイクル１８１８〜１８４０を分割するために用いられるが、しかし、ビニングされる副画素の行を順次読み取る代わりに、全ての暗値が読み取られ、次いで、全ての明値が一括で読み取られる。例えば、サイクル１８１８〜１８２６の間、全ての暗値はメモリ内に読み込まれる。次いで、サイクル１８２８〜１８３２の間、全ての副画素がビニングされて各副画素フォトダイオードからそのそれぞれの共有フローティングディフュージョンに電荷を伝送する。次に、サイクル１８２８〜１８３２の間にフローティングディフュージョンへ伝送された全ての明値は、サイクル１８３４〜１８４０の間で読み取られる。
【００９２】
図１９は、一実施形態による動的画素管理のフロー図１９００を示している。フロー図１９００は、初期操作ステップ１９０２、決定ステップ１９０４、１９０６、１９１２、及びモード操作ステップ１９０８、１９１０、１９１４、１９１６、１９１８を含んでいる。初期操作ステップ１９０２は、カメラユーザから所望のカメラフォーマットを読み取ることを含むことができる。このステップは、メニュー又は外部制御パネルからの入力を受信することを含むことができる。初期操作ステップ１９０２の後、カメラ内部のＤＰＭモジュール又は別の処理要素が決定ステップ１９０４を実行することができる。
【００９３】
決定ステップ１９０４は、ＨＤ又はＵＨＤモードが選択されたかどうかを特定する。ＨＤモードが決定ステップ１９０４において選択された場合、ＤＰＭ及び／又はＤＰＭモジュールは、操作ステップ１９１０によって示されるような画素ビニングによるＨＤモードで動作するようＣＭＯＳイメージセンサを制御することができる。ステップ１９１０の後、決定ステップ１９１２は、グローバルシャッタ又はローリングシャッタが用いられるかどうかを特定する。グローバルシャッタモードが決定ステップ１９１２において選択された場合、ＤＰＭ及び／又はＤＰＭモジュールは、グローバルシャッタモード及びＤＤＳ雑音低減を有する画素ビニングによって画素を読み取るようＣＭＯＳイメージセンサを制御することができる。ローリングシャッタモードが決定ステップ１９１２において選択された場合、ＤＰＭ及び／又はＤＰＭモジュールは、ローリングシャッタモード及びＤＤＳ雑音低減を有する画素ビニングによって画素を読み取るようＣＭＯＳイメージセンサを制御することができる。
【００９４】
ＵＨＤモードが決定ステップ１９０４において選択された場合、以下の決定ステップ１９０６は、ＣＭＯＳイメージセンサがｄＤＤＳ又はＤＤＳ雑音消去のために制御されるかどうかを特定することができる。決定ステップ１９０６がｄＤＤＳを選択する場合、ＤＰＭ及び／又はＤＰＭモジュールはｄＤＤＳ雑音消去を有するＵＨＤモード及びローリングシャッタで動作するようＣＭＯＳイメージセンサを制御することができる。決定ステップ１９０６がＤＤＳを選択する場合、ＤＰＭ及び／又はＤＰＭモジュールはＤＤＳ雑音消去を有するＵＨＤモード及びローリングシャッタで動作するようＣＭＯＳイメージセンサを制御することができる。
【００９５】
ＤＰＭは、ＨＤ、ＵＨＤ、ローリングシャッタ、及びグローバルシャッタのためのモードを含む上で説明したカメラ特徴を管理するが、他の構成は可能である。カメラ特徴は、被写界深度、動的及び静的解像度、動的及び静的範囲、感度及びＦストップを含むが、これらに限定されない。例えば、ＤＰＭは、また、少なくとも１５Ｆストップを有するカメラＦストップ特徴を実装するために用いられてもよい。
【００９６】
態様を上で概説した実施例と共に説明してきたが、公知であるか、現在は予想されていない又はその可能性があるかに関わらない様々な代替例、修正、変形例、改良、及び／又は実質的な均等物は、当該技術に少なくとも精通する者にとって明らかになる可能性がある。従って、上で述べたような発明の実施例は、説明のためのものを意図し、限定する意図はない。様々な変更は態様の精神及び適用範囲から逸脱することなく行われてもよい。従って、態様は、全ての公知又は後に開発される代替例、修正、変形例、改良、及び／又は実質的な均等物を含むことを意図している。
【００９７】
先の説明は、いずれかの当業者が開示の全範囲を完全に理解することができるよう提供されている。本明細書中に開示した様々な例示的な実施形態に対する修正は当業者に容易に明らかとなるであろう。従って、特許請求の範囲は本明細書中に説明した開示の様々な態様に限定されるべきではないが、特許請求の範囲の言葉と一致する完全な適用範囲を与えられるべきである。当業者にとって公知であるか、後に公知となる本開示の全体を通して説明した様々な態様の構成要素に対するすべての構造的及び機能的均等物は、引用によって本明細書中に明示的に組み込まれ、特許請求の範囲によって包含されることを意図している。更に、本明細書中に開示したいずれのものも、かかる開示が特許請求の範囲において明示的に説明されているかどうかに関わらず、公用に供する意図はない。いずれの特許請求項の構成要素も、構成要素が「〜するための手段」といった語句を用いて明示的に説明されていない限り、又は、方法クレームの場合、構成要素が「〜するためのステップ」といった語句を用いて説明されていない限り、米国特許法第１１２条（ｆ）項の規定又は米国以外の司法権における類似の法律の下で解釈すべきではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【国際調査報告】
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