【手続補正書】
【提出日】平成19年9月20日(2007.9.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電荷サンプリング（ＣＳ）回路（１）であって、制御信号発生器（４）を備え、サンプリング段階で前記制御信号発生器（４）からのサンプリング信号に応じて前記電荷サンプリング回路（１）へのアナログ入力信号を制御して積分器（３）で積分し、ここで前記アナログ入力信号の電流を積分して積分電荷を生成してサンプリング段階の終わりに比例電圧または電流のサンプルを信号出力に生成し、
前記サンプリング段階は時刻ｔ1から時刻ｔ2までであって、ここで前記サンプルは時刻ｔs＝（ｔ1＋ｔ2）／２での前記アナログ信号の瞬時値を表し、一定部分と周波数依存部分（ｓｉｎ（２πｆiΔｔ））／（２πｆiΔｔ）から成る係数だけ前記瞬時値とは異なる、ただし、ｆiは前記アナログ信号の第ｉ成分の周波数であり、Δｔ＝（ｔ2−ｔ1）／２、すなわち、前記サンプリング段階の幅の半分であることを特徴とする、電荷サンプリング（ＣＳ）回路（１）。
【請求項２】
請求項１記載の電荷サンプリング（ＣＳ）回路（１）であって、
アナログ入力信号のための信号入力と、前記積分器（３）の信号入力に接続する信号出力と、前記制御信号発生器（４）のサンプリング信号出力に接続して前記発生器（４）からの前記サンプリング信号がサンプリング段階にあるときだけ前記スイッチを制御して導通させる制御入力とを有するサンプリング・スイッチ（２）を特徴とする、電荷サンプリング（ＣＳ）回路（１）。
【請求項３】
請求項１または２記載の電荷サンプリング回路であって、
前記制御信号発生器（４）は前記積分器（３）を制御して、前記発生器（４）からのリセット信号を前記積分器（３）の制御入力に与えるまで前記サンプルを保持することを特徴とする、電荷サンプリング回路。
【請求項４】
請求項１乃至３のいずれか１項に記載の第１および第２のＣＳ回路を特徴とする差動電荷サンプリング（ＣＳ）回路であって、
ここで前記ＣＳ回路の全ての制御信号発生器を共通の制御信号発生器（４）に置き換え、前記第１のＣＳ回路の信号入力は前記差動ＣＳ回路の第１のアナログ入力であり、前記第２のＣＳ回路の信号入力は差動アナログ信号用の前記差動ＣＳ回路の第２の入力であり、前記第１のＣＳ回路の信号出力と前記第２のＣＳ回路の信号出力は前記差動ＣＳ回路の第１の信号出力と第２の信号出力である、差動電荷サンプリング（ＣＳ）回路。
【請求項５】
請求項４記載の差動電荷サンプリング回路であって、
前記第１のＣＳ回路の積分器（３）と前記第２のＣＳ回路の積分器（３）は２入力を持つ単一差動積分器を形成して、前記アナログ信号の差動電流を積分し、前記第１の信号出力と第２の信号出力で差動サンプルを生成することを特徴とする、差動電荷サンプリング（ＣＳ）回路。
【請求項６】
帯域通過電荷サンプリング（ＢＰＣＳ）回路（５）であって、
信号制御発生器（７）を備え、差動アナログ信号の第１の端と第２の端を制御して、重みおよびサンプリング（Ｗ＆Ｓ）段階で前記制御信号発生器（７）からのＷ＆Ｓ信号に応じてＷ＆Ｓ要素（６）で重みを付け、ここで前記アナログ信号の電流は前記Ｗ＆Ｓ信号がＷ＆Ｓ段階にあるときだけ前記Ｗ＆Ｓ要素（６）を通過し、また前記制御信号発生器（７）は前記Ｗ＆Ｓ段階で前記Ｗ＆Ｓ要素（６）の出力信号を制御して積分器（３）で積分し、ここで前記Ｗ＆Ｓ要素（６）の出力信号の電流を積分して積分電荷を生成して、前記Ｗ＆Ｓ段階の終わりに比例電圧または電流サンプルを信号出力で生成することを特徴とする、帯域通過電荷サンプリング（ＢＰＣＳ）回路（５）。
【請求項７】
請求項６記載の帯域通過電荷サンプリング（ＢＰＣＳ）回路（５）であって、
第１のスイッチ（２Ａ）であって、前記差動アナログ信号の第１の端を受ける信号入力と、前記重みおよびサンプリング（Ｗ＆Ｓ）要素（６）の信号入力に接続する信号出力と、前記制御信号発生器（７）のクロック出力に接続してクロック信号を受けるときだけ前記スイッチ（２Ａ）を制御して導通させる制御入力とを有する第１のスイッチ（２Ａ）と、第２のスイッチ（２Ｂ）であって、前記差動アナログ信号の第２の端を受ける信号入力と、前記重みおよびサンプリング（Ｗ＆Ｓ）要素（６）の前記信号入力に接続する信号出力と、前記制御信号発生器（７）の反転クロック出力に接続してクロック信号を受けるときだけ前記スイッチ（２Ｂ）を制御して導通させる制御入力とを有する第２のスイッチ（２Ｂ）と、前記重みおよびサンプリング（Ｗ＆Ｓ）要素（７）であって、前記制御信号発生器のＷ＆Ｓ信号出力に接続する制御入力を有し、ここで前記アナログ信号の電流は前記Ｗ＆Ｓ信号が前記クロックのｎサイクルを含むＷ＆Ｓ段階にあるときだけ前記Ｗ＆Ｓ要素（６）を通過し、前記アナログ信号の電流は一定、直線、ガウスまたはその他の重み関数を持つ前記Ｗ＆Ｓ信号により制御されるＷ＆Ｓ要素（６）と、積分器であって、前記Ｗ＆Ｓ要素（６）の出力に接続する信号入力と前記制御信号発生器（７）のリセット信号出力に接続する制御入力を持つ積分器とを特徴とする、帯域通過電荷サンプリング（ＢＰＣＳ）回路（５）。
【請求項８】
請求項６または７記載の帯域通過電荷サンプリング（ＢＰＣＳ）回路（５）であって、
制御信号発生器（７）は積分器を制御して前記リセット信号が始まるリセット段階まで前記サンプルを保持することを特徴とする、帯域通過電荷サンプリング（ＢＰＣＳ）回路（５）。
【請求項９】
請求項６乃至８のいずれか１項に記載の帯域通過電荷サンプリング（ＢＰＣＳ）回路（５）であって、
前記サンプルは前記アナログ信号のベースバンド内容を表し、前記出力周波数は２（ｐ−１）ｆc≦ｆin≦ｐｆcにおいてｆout＝｜ｆin−（２ｐ−１）ｆc｜であり、ここでｆin は前記アナログ信号の周波数成分の１つ、ｆcは前記クロックの周波数、ｐは整数で≧１であり、前記出力周波数の位相は前記ｆinの位相とｆcの位相に依存し、ｐ＝１は主周波数応答範囲を定義し、ｐ＞１では同じ形の周波数応答を繰り返すが振幅は減少し、所定のｐでは（２ｐ−１）ｆc−ｆin1＝ｆin2−（２ｐ−１）ｆcのとき周波数ｆin1（＜（２ｐ−１）ｆc）とｆin2（＞（２ｐ−１）ｆc）において同じ出力周波数が得られるが位相は異なり、前記周波数応答の帯域幅と形は前記ｎ（ｎが大きいほど帯域幅は狭い）と前記重み関数（一定、直線、ガウス、またはその他の関数）に依存し、前記ＢＰＣＳ回路は同時にフィルタとミクサとサンプラであることを特徴とする、帯域通過電荷サンプリング（ＢＰＣＳ）回路（５）。
【請求項１０】
請求項６乃至９のいずれか１項に記載の第１および第２のＢＰＣＳ回路を特徴とする差動帯域電荷サンプリング（ＢＰＣＳ）回路（８）であって、
前記ＢＰＣＳの全ての制御信号発生器を共通の制御信号発生器（７）に置き換え、前記第１のＢＰＣＳ回路の第１信号入力と第２の信号入力を前記第１のＢＰＣＳ回路の第２入力と第１入力にそれぞれ接続し、また第１の信号入力と、第２の信号入力と、前記第１のＢＰＣＳ回路の信号出力と、前記第２のＢＰＣＳ回路の信号出力は、前記差動帯域電荷サンプリング（ＢＰＣＳ）回路の第１の信号入力と、第２の信号入力と、第１の信号出力と、第２の信号出力である、差動帯域電荷サンプリング（ＢＰＣＳ）回路（８）。
【請求項１１】
請求項１０記載の差動帯域電荷サンプリング（ＢＰＣＳ）回路（８）であって、
前記第１のＢＰＣＳ回路と前記第２のＢＰＣＳ回路内の積分器（３Ａ，３Ｂ）を統合して単一の差動積分器（１０）を形成して前記アナログ信号の差動電流を積分し、差動サンプルを前記差動ＢＰＣＳ回路の前記第１の信号出力と前記第２の信号出力で生成することを特徴とする、差動帯域電荷サンプリング（ＢＰＣＳ）回路（８）。
【請求項１２】
請求項１乃至３のいずれか１項に記載の多数のＣＳ回路を備える並列ＣＳ回路であって、
全ての第１の信号入力をまとめて前記並列ＣＳ回路の第１のアナログ信号入力として接続し、前記ＣＳ回路の全ての制御信号発生器を共通の制御信号発生器に置き換え、マルチプレクサは前記ＣＳ回路の信号出力にそれぞれ接続する前記数の信号入力と、前記共通の制御信号発生器の多重化信号出力に接続する制御入力と、信号出力とを有して、前記ＣＳ回路の出力が保持段階にあるとき前記ＣＳ回路の出力を多重化して前記並列ＣＳ回路の出力に与え、ここで前記並列ＣＳ回路はサンプリング速度を高め、２連続サンプリン点の間の時間間隔を短くし、前記並列ＣＳ回路は単一端回路であることを特徴とする、並列ＣＳ回路。
【請求項１３】
請求項４または５記載の多数のＣＳ回路を備える並列ＣＳ回路であって、
全ての第１の信号入力をまとめて前記並列ＣＳ回路の第１のアナログ信号入力として接続して差動アナログ信号の第１の端を受け、全ての第２の信号入力をまとめて前記並列ＣＳ回路の第２のアナログ信号入力として接続して前記差動アナログ信号の第２の端を受け、前記ＣＳ回路の全ての制御信号発生器を共通の制御信号発生器に置き換え、マルチプレクサは前記ＣＳ回路の信号出力対にそれぞれ接続する前記数の信号入力対と、前記共通の制御信号発生器の多重化信号出力に接続する制御入力と、信号出力対とを有して、前記ＣＳ回路の出力対が保持段階にあるとき前記ＣＳ回路の出力対を多重化して前記並列ＣＳ回路の出力対に与え、ここで前記並列ＣＳ回路はサンプリング速度を高め、２連続サンプリン点の間の時間間隔を短くし、前記並列ＣＳ回路は差動回路であることを特徴とする、並列ＣＳ回路。
【請求項１４】
請求項１２または１３記載の並列ＣＳ回路であって、
前記制御信号発生器は、クロック入力と、前記数のサンプリング信号出力と、前記数のリセット信号出力と、前記数の多重化信号出力とを有して、前記ＣＳ回路のスイッチの制御入力に接続するサンプリング信号出力で前記数のサンプリング信号をそれぞれ生成し、前記ＣＳ回路の積分器の制御入力に接続する前記リセット信号出力で前記数のリセット信号をそれぞれ生成し、前記多重化信号出力で前記数の多重化信号を生成し、前記リセット信号と前記サンプリング信号と前記多重化信号を均一に時間的に交互配置することを特徴とする、並列ＣＳ回路。
【請求項１５】
請求項６乃至９のいずれか１項に記載の多数のＢＰＣＳ回路を備える並列ＢＰＣＳ回路（１１）であって、
全ての第１の信号入力をまとめて前記並列ＣＳ回路の第１のアナログ信号入力として接続して差動アナログ信号の第１の端を受け、全ての第２の信号入力をまとめて前記並列ＣＳ回路の第２のアナログ信号入力として接続して差動アナログ信号の第２の端を受け、全ての前記第１のスイッチを分離または統合し、全ての前記第２のスイッチを分離または統合し、前記ＢＰＣＳ回路内の全ての制御信号発生器を共通の制御信号発生器（１３）に置き換え、マルチプレクサ（１１）は前記ＢＰＣＳ回路の信号出力に接続する前記数の信号入力対と、前記共通の制御信号発生器の多重化信号出力に接続する制御入力と、信号出力とを有して、前記ＢＰＣＳ回路の信号出力が保持段階にあるとき前記ＢＰＣＳ回路の出力を多重化して前記信号出力に与え、ここで前記信号出力は前記並列ＢＰＣＳ回路の信号出力であり、また前記並列ＢＰＣＳ回路はサンプリング速度を高め、２連続サンプリン点の間の時間間隔を小さくし、前記並列ＢＰＣＳ回路は単一端回路であることを特徴とする、並列ＢＰＣＳ回路（１１）。
【請求項１６】
請求項１０または１１記載の多数のＢＰＣＳ回路を備える並列ＢＰＣＳ回路（１１）であって、
全ての第１の信号入力をまとめて前記並列ＢＰＣＳ回路の第１の信号入力として接続して差動アナログ信号の第１の端を受け、全ての第２の信号入力をまとめて前記並列ＢＰＣＳ回路の第２の信号入力として接続して差動アナログ信号の第2の端を受け、前記第１のＢＰＣＳ回路内の全ての第１のスイッチを分離または統合し、前記第１のＢＰＣＳ回路内の全ての第２のスイッチを分離または統合し、前記第２のＢＰＣＳ回路内の全ての第１のスイッチを分離または統合し、前記第２のＢＰＣＳ回路内の全ての第２のスイッチを分離または統合し、前記ＢＰＣＳ回路の全ての制御信号発生器を共通の制御信号発生器に置き換え、マルチプレクサは前記ＢＰＣＳ回路の信号出力対に接続する前記数の信号入力対と、前記共通の制御信号発生器の多重化信号出力に接続する制御入力と、出力対とを有して、前記ＢＰＣＳ回路の信号出力対が保持段階にあるとき前記ＢＰＣＳ回路の出力対を多重化して前記信号出力対に与え、ここで前記信号出力対は前記並列ＢＰＣＳ回路の信号出力対であり、また前記並列ＢＰＣＳ回路はサンプリング速度を高め、２連続サンプリン点の間の時間間隔を小さくし、ここで前記並列ＢＰＣＳ回路は差動回路であることを特徴とする、並列ＢＰＣＳ回路（１１）。
【請求項１７】
請求項１５または１６記載の多数のＢＰＣＳ回路を備える並列ＢＰＣＳ回路であって、
制御信号発生器は、クロック入力と、クロック出力と、反転クロック出力と、前記数のＷ＆Ｓ信号出力と、前記数のリセット信号出力と、前記数の多重化信号出力とを持ち、ここで前記クロック入力は前記並列ＢＰＣＳ回路のクロック入力であって、前記ＢＰＣＳ回路の全ての第１のスイッチの制御入力に接続する前記共通の信号制御発生器のクロック出力でクロック信号を生成し、また前記ＢＰＣＳ回路の全ての第２のスイッチの制御入力に接続する前記反転クロック出力の反転クロックを生成するのに用いられ、前記数のＷ＆Ｓ信号出力は前記ＢＰＣＳ回路の全てのＷ＆Ｓ要素（９Ａ−９Ｘ）の制御入力に接続し、前記数のリセット信号出力は前記ＢＰＣＳ回路の全ての積分器（１０Ａ−１０Ｘ）の制御入力に接続し、前記数の多重化信号とリセット信号とサンプリング信号と多重化信号とを均一に時間的に交互配置することを特徴とする、並列ＢＰＣＳ回路。
【請求項１８】
請求項１乃至３，１２のいずれか１項に記載のＣＳ回路であって、
アナログ信号を受ける信号入力と、（２πｆiΔｔ）／（ｓｉｎ（２πｆiΔｔ））に比例する周波数応答を持つ信号出力とを有するアナログ周波数補償回路を備え、ここで前記信号出力は前記ＣＳの信号入力に接続することを特徴とする、ＣＳ回路。
【請求項１９】
請求項４，５，１３のいずれか１項に記載のＣＳ回路であって、
アナログ信号を受ける信号入力対と、（２πｆiΔｔ）／（ｓｉｎ（２πｆiΔｔ））に比例する周波数応答を持つ信号出力対とを有するアナログ周波数補償回路を備え、ここで前記信号出力対は前記ＣＳの第１の信号入力と第２の信号入力に接続することを特徴とする、ＣＳ回路。
【請求項２０】
請求項１乃至３，１２のいずれか１項に記載のＣＳ回路であって、
（２πｆiΔｔ）／（ｓｉｎ（２πｆiΔｔ））に比例する周波数応答を持ち、前記ＣＳ回路の信号出力をディジタル信号に変換するＡ／Ｄ変換器の後に接続するディジタル周波数補償回路を特徴とする、ＣＳ回路。
【請求項２１】
請求項４，５，１３のいずれか１項に記載のＣＳ回路であって、
（２πｆiΔｔ）／（ｓｉｎ（２πｆiΔｔ））に比例する周波数応答を持ち、前記ＣＳ回路の信号出力対をディジタル信号に変換するＡ／Ｄ変換器の後に接続するディジタル周波数補償回路を特徴とする、ＣＳ回路。
【請求項２２】
請求項５乃至１１，１５乃至１７のいずれか１項に記載の第１および第２のＢＰＣＳ回路（３９，４２）を備える２ステップＢＰＣＳ回路であって、
前記第１のＢＰＣＳ回路（３９）内の差動アナログ信号の第１の端と第２の端をそれぞれ受けて、前記第１のＢＰＣＳ回路の信号出力または出力対で信号サンプルを第１のサンプリング速度で生成する第１の信号入力と第２の信号入力と、
前記第１のＢＰＣＳ回路（３９）からの信号を時間的に対称に前記第１のサンプリング速度に等しいクロック信号の周波数でその信号出力または出力対でチョッピングするチョッピング回路（４０）と、
前記チョッピング回路からの信号を差動的にその信号出力対で増幅する差動出力増幅器（４１）と、
前記第２のＢＰＣＳの第１の信号入力と第２の信号入力は前記増幅器（４１）の信号出力対に接続して、信号サンプルを第２のサンプリング速度で信号出力または出力対で生成する、
ことを特徴とする、２ステップＢＰＣＳ回路。
【請求項２３】
請求項２２記載の２ステップＢＰＣＳ回路であって、
前記第１のＢＰＣＳ回路（３９）が用いる第１のクロック信号を受けるクロック入力を有し、また前記チョッピング回路のクロック入力と前記第２のＢＰＣＳ回路のクロック入力に同時に与える第２のクロック信号を生成するクロック信号発生器（４３）を特徴とする、２ステップＢＰＣＳ回路。
【請求項２４】
請求項１乃至２３のいずれか１項に記載の前記ＢＰＣＳ回路のいずれかの種類におけるビルディング・ブロックの構成であって、
ドレンを信号入力とし、ゲートを制御入力とし、ソースを信号出力とする、ｎ−ＭＯＳトランジスタを備える前記スイッチのｎ−ＭＯＳ構成と、
ドレンを互いに接続して信号入力とし、ソースを互いに接続して信号出力とし、前記ｎ−ＭＯＳトランジスタのゲートを制御入力とする、ｎ−ＭＯＳトランジスタおよびｐ−ＭＯＳトランジスタと、入力を前記ｎ−ＭＯＳトランジスタのゲートに接続し、出力を前記ｐ−ＭＯＳトランジスタのゲートに接続するインバータと、を備える前記スイッチのＣＭＯＳ構成と、
ドレンを信号入力とし、ゲートを制御入力とし、ソースを信号出力とするｎ−ＭＯＳトランジスタを備える前記Ｗ＆Ｓ要素の構成と、
第１の端を信号入力とし、第２の端を接地するコンデンサと、必要に応じて前記信号入力と前記コンデンサの第１の端の間に挿入するオプションの抵抗器と、ドレンとソースを前記コンデンサの第１の端と第２の端にそれぞれ接続し、ゲートを制御入力とするｎ−ＭＯＳトランジスタと、を備える前記積分器の受動構成と、
信号入力と信号出力をそれぞれ前記差動積分器の第１の信号入力と第１の信号出力とする前記積分器の第１の受動構成と、信号入力と信号出力をそれぞれ前記差動積分器の第２の信号入力と第２の信号出力とする前記積分器の第２の受動構成と、を備える前記差動積分器の能動構成と、
正入力を接地し、負入力を前記積分器の信号入力とし、出力を前記積分器の信号出力とする差動入力単一出力増幅器と、第１の端を前記差動入力単一出力増幅器の負入力に接続するコンデンサと、入力を前記積分器の制御入力とするインバータと、信号入力を前記差動入力単一出力増幅器の負入力に接続し、制御入力を前記積分器の制御入力に接続し、信号出力を前記差動入力単一出力増幅器の出力に接続する前記スイッチの第１のｎ−ＭＯＳまたはＣＭＯＳ構成と、信号入力を前記コンデンサの第２の端に接続し、制御入力を前記積分器の制御入力に接続し、信号出力を接地する前記スイッチの第２のｎ−ＭＯＳまたはＣＭＯＳ構成と、信号入力を前記コンデンサの第２の端に接続し、制御入力を前記インバータの出力に接続し、信号出力を前記差動入力単一出力増幅器の出力に接続する前記スイッチの第３のｎ−ＭＯＳまたはＣＭＯＳ構成と、必要に応じて前記積分器の信号入力と前記差動入力単一出力増幅器の負入力の間に挿入するオプションの抵抗器と、を備える前記積分器の能動構成と、
負入力と、正入力と、正出力と、負出力を前記差動積分器の第１の信号入力と、第２の信号入力と、第１の信号出力と、第２の信号出力とする差動入力差動出力増幅器と、第１の端を前記差動入力差動出力増幅器の負入力に接続する第１のコンデンサと、第１の端を前記差動入力差動出力増幅器の正入力に接続する第２のコンデンサと、入力を前記差動積分器の制御入力とするインバータと、信号入力を前記差動入力差動出力増幅器の負入力に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を前記差動入力差動出力増幅器の正出力に接続する、前記スイッチの第１のｎ−ＭＯＳ構成またはＣＭＯＳ構成と、信号入力を前記第１のコンデンサの第２の端に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を接地する前記スイッチの第２のｎ−ＭＯＳ構成またはＣＭＯＳ構成と、信号入力を前記第１のコンデンサの第２の端に接続し、制御入力を前記インバータの出力に接続し、信号出力を前記差動入力差動出力増幅器の正出力に接続する前記スイッチの第３のｎ−ＭＯＳ構成またはＣＭＯＳ構成と、信号入力を前記差動入力差動出力増幅器の正入力に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を前記差動入力差動出力増幅器の負入力に接続する前記スイッチの第４のｎ−ＭＯＳ構成またはＣＭＯＳ構成と、信号入力を前記第２のコンデンサの第２の端に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を接地する前記スイッチの第５のｎ−ＭＯＳ構成またはＣＭＯＳ構成と、信号入力を前記第２のコンデンサの第２の端に接続し、制御入力を前記インバータの出力に接続し、信号出力を前記差動入力差動出力増幅器の負出力に接続する前記スイッチの第６のｎ−ＭＯＳ構成またはＣＭＯＳ構成と、必要に応じて前記差動積分器の第１の信号入力と前記差動入力差動出力増幅器の負入力の間に挿入する第１のオプションの抵抗器と、必要に応じて前記差動積分器の第２の信号入力と前記差動入力差動出力増幅器の正入力の間に挿入する第２のオプションの抵抗器と、を備える前記差動積分器の能動構成と、
を特徴とするビルディング・ブロックの構成。
【請求項２５】
請求項６乃至１１，１５乃至１７，２２，２３のいずれか１項に記載の第１および第２のＢＰＣＳ回路を備えるフロントエンド・サンプリング無線受信装置であって、
前記クロック周波数の２倍以下の帯域幅を持ち、無線信号を受信して濾波する低域フィルタ（４５）と、
差動的に増幅された無線信号を前記濾波された信号から生成する低雑音増幅器（４６）と、
Ｉクロック信号をその信号出力に生成するローカル発振器（４９）と、
信号入力を前記ローカル発振器（４９）に接続して、前記Ｉクロック信号と同じ振幅でπ／２位相シフトしたＱクロック信号をその信号出力に生成するπ／２移相器（４８）と、
を備え、
前記低雑音増幅器（４６）の信号出力対の２端を前記第１のＢＰＣＳ回路（４７Ａ）と第２のＢＰＣＳ回路（４７Ｂ）にそれぞれ接続し、前記Ｉクロック信号出力を前記第１のＢＰＣＳ回路（４７Ａ）のクロック入力に接続し、前記Ｑクロック信号出力を前記第２のＢＰＣＳ回路（４７Ｂ）のクロック入力に接続して、前記無線信号のベースバンドＩサンプルを前記第１のＢＰＣＳ回路（４７Ａ）の信号出力または出力対で生成し、前記無線信号のベースバンドＱサンプルを前記第２のＢＰＣＳ回路（４７Ｂ）の信号出力または出力対で生成する、
ことを特徴とする、フロントエンド・サンプリング無線受信装置。
【請求項２６】
請求項２５記載のフロントエンド・サンプリング無線受信装置であって、
前記第１および第２のＢＰＣＳ回路（４７Ａ，４７Ｂ）の前記ローカル発振器（４９）と前記移相器（４８）と前記クロック発生器を組み合わせて、差動Ｉクロック信号およびＱクロック信号を一層効果的にまた正確に生成し、
前記ベースバンドＩサンプルおよびＱサンプルを、２個の別個のアナログ・ディジタル変換器によりまたは単一の多重化アナログ・ディジタル変換器によりディジタル信号に変換し、
前記ディジタル信号をデジタル信号処理（ＤＳＰ）ユニットで処理し、
前記フロントエンド・サンプリング無線受信装置は非常に簡単化されたアナログ部を有する優れたアナログ無線受信装置であり、またＤＳＰの能力を高度に利用する、
ことを特徴とする、フロントエンド・サンプリング無線受信装置。
【請求項２７】
電荷サンプリングの方法であって、
サンプリング段階でアナログ入力信号を積分し、すなわち、アナログ入力信号の電流を積分して積分電荷を生成し、
前記サンプリング段階の終わりに前記積分電荷の比例電圧または電流サンプルを生成し、
ここで、前記サンプリング段階が時刻ｔ1から時刻ｔ2までの場合、前記サンプルは時刻ｔs＝（ｔ1＋ｔ2）／２での前記アナログ信号の瞬時値を表し、一定部分と周波数依存部分（ｓｉｎ（２πｆiΔｔ））／（２πｆiΔｔ）から成る係数だけ前記瞬時値とは異なる、ただし、ｆiは前記アナログ信号の第ｉ成分の周波数であり、Δｔ＝（ｔ2−ｔ1）／２、すなわち、前記サンプリング段階の幅の半分である、ステップを特徴とする、電荷サンプリングの方法。
【請求項２８】
請求項２７記載の電荷サンプリングの方法であって、
前記アナログ入力信号は差動アナログ信号であり、前記積分電荷の前記比例電圧または電流サンプルは差動信号であることを特徴とする、電荷サンプリングの方法。
【請求項２９】
Ｗ＆Ｓ段階で差動アナログ信号の第１の端と第２の端に重みを付け、前記Ｗ＆Ｓ段階で重み付き信号を積分し、すなわち、前記重み付き信号の電流を積分して積分電荷を生成し、
前記Ｗ＆Ｓ段階の終わりに比例電圧または電流サンプルを生成する、ステップを特徴とする、電荷サンプリングの方法。