(57)【要約】非平坦型ＶＣＳＥＬは、活性領域の上方または下方に位置し第１の厚さを有する阻止領域と、阻止領域内に位置し第１の厚さよりも大きい第２の厚さを有する１つまたは複数の導電チャネルコアとを含み得る。阻止領域は、インプラントを有することによって画定される。１つまたは複数の導電チャネルコアは、インプラントを有していない。阻止領域は、１つまたは複数の導電チャネルコアの外側にある。阻止領域と１つまたは複数の導電チャネルコアとが分離領域である。ＶＣＳＥＬは、分離領域の上方に位置する１つまたは複数の非平坦化半導体層の非平坦化半導体領域を含み得る。ＶＣＳＥＬは、活性領域の下方の底部平坦ミラー領域と、分離領域の上方の頂部非平坦ミラー領域とを含むか、または活性領域の下方の底部非平坦ミラー領域を含み得る。
2019530246.tif 000002
【特許請求の範囲】
【請求項１】
非平坦型の垂直共振器面発光レーザ（ＶＣＳＥＬ）であって、
活性領域の上方または下方に位置し、第１の厚さを有する阻止領域と、
前記阻止領域内に位置し、前記第１の厚さよりも大きい第２の厚さを有する１つまたは複数の導電チャネルコアであって、前記阻止領域はインプラントを有することによって画定され、前記１つまたは複数の導電チャネルコアはインプラントを有しておらず、前記阻止領域は前記１つまたは複数の導電チャネルコアの外側にあり、前記阻止領域と前記１つまたは複数の導電チャネルコアとが分離領域である、前記１つまたは複数の導電チャネルコアと、
前記分離領域の上方に位置する１つまたは複数の非平坦化半導体層の非平坦化半導体領域と、
を備えるＶＣＳＥＬ。
【請求項２】
前記活性領域の下方に位置する底部平坦ミラー領域と、
前記分離領域の上方に位置する頂部非平坦ミラー領域と、
を備える請求項１に記載のＶＣＳＥＬ。
【請求項３】
前記活性領域の下方に位置する底部非平坦ミラー領域を備える請求項１に記載のＶＣＳＥＬ。
【請求項４】
前記阻止領域は１ｎｍ〜５００ｎｍの厚さを有する、請求項１に記載のＶＣＳＥＬ。
【請求項５】
前記導電チャネルコアは１ｎｍ〜１０００ｎｍの厚さを有する、請求項４に記載のＶＣＳＥＬ。
【請求項６】
前記導電チャネルコアは約１μｍ〜約２００μｍの直径を有する、請求項５に記載のＶＣＳＥＬ。
【請求項７】
前記導電チャネルコアは約２μｍ〜約６μｍの直径を有する、請求項５に記載のＶＣＳＥＬ。
【請求項８】
前記複数の導電チャネルコアを共通の阻止領域内に備える、請求項１に記載のＶＣＳＥＬ。
【請求項９】
前記導電チャネルコアは前記阻止領域よりも高い屈折率を有する、請求項１に記載のＶＣＳＥＬ。
【請求項１０】
前記ＶＣＳＥＬは、酸化物開口部を有していないか、酸化されていないか、または分離領域を有するメサを有していない、請求項１に記載のＶＣＳＥＬ。
【請求項１１】
前記インプラントがシリコンまたは酸素である、請求項１に記載のＶＣＳＥＬ。
【請求項１２】
前記頂部非平坦ミラーのミラー領域は、第１の頂部非平坦ミラー層が前記阻止領域の上方の下部領域を有し、当該下部領域が前記導電チャネルコアの上方の上部領域に接続されるように構成された接続型の段差部を有する、請求項２に記載のＶＣＳＥＬ。
【請求項１３】
前記頂部非平坦ミラーのミラー領域は、第１の頂部非平坦ミラー層が前記阻止領域の上方の下部領域を有し、当該下部領域が前記導電チャネルコアの上方の上部領域に非接続とされるように構成された非接続型の段差部を有する、請求項２に記載のＶＣＳＥＬ。
【請求項１４】
垂直共振器面発光レーザ（ＶＣＳＥＬ）のアレイであって、
請求項１に記載のＶＣＳＥＬを複数備えており、前記複数の導電チャネルコアが共通の阻止領域内に存在し、複数の前記ＶＣＳＥＬが規則的パターンで配置され、複数の前記ＶＣＳＥＬが複数の異なるタイプのＶＣＳＥＬを含み、各異なるタイプのＶＣＳＥＬが異なる特性を有する、ＶＣＳＥＬのアレイ。
【請求項１５】
請求項１に記載のＶＣＳＥＬを製造する方法であって、
活性領域を形成すること、
導電チャネルコアとともに阻止領域を有する分離領域を前記活性領域の上方または下方に形成すること、
前記分離領域の上方に１つまたは複数の非平坦化半導体層の非平坦化半導体領域を形成すること、
を備える方法。
【請求項１６】
前記阻止領域となる導電層の領域にインプラントすることによって前記導電層から前記阻止領域と１つまたは複数の前記導電チャネルコアとを形成することを備え、インプラントされていない１つまたは複数の領域が１つまたは複数の前記導電チャネルコアとなる、請求項１５に記載の方法。
【請求項１７】
前記阻止領域を形成すること、
１つまたは複数の前記導電チャネルコアの前記第２の厚さよりも小さい前記第１の厚さを有するように前記阻止領域をエッチングすること、
を備える請求項１６に記載の方法。
【請求項１８】
前記導電層の頂部の１つまたは複数の領域をインプラントおよびエッチングを阻止するフォトレジストで覆うことであって、前記フォトレジストを有する前記１つまたは複数の領域が１つまたは複数の前記導電チャネルコアを画定し、前記フォトレジストを有していない領域が前記阻止領域を画定する、前記フォトレジストで覆うこと、
前記フォトレジストを有していない領域にインプラントして前記阻止領域を形成すること、
を備える請求項１７に記載の方法。
【請求項１９】
導電層の頂部の１つまたは複数の領域をインプラントおよびエッチングを阻止するフォトレジストで覆うことであって、前記フォトレジストを有する前記１つまたは複数の領域が１つまたは複数の前記導電チャネルコアを画定し、前記フォトレジストを有していない領域が前記阻止領域を画定する、前記フォトレジストで覆うこと、
前記フォトレジストを有していない領域にインプラントして前記阻止領域を形成すること、
前記阻止領域を部分的にエッチングして、薄化した阻止領域を残すこと、
を備える請求項１５に記載の方法。
【請求項２０】
前記阻止領域のエッチング後に前記フォトレジストを除去すること、
前記フォトレジストを除去した後に、頂部非平坦ミラー領域を形成すること、
を備え、前記阻止領域をエッチングする量が、前記頂部非平坦ミラー領域の上部ミラー層と下部ミラー層とのオフセットを規定する、請求項１９に記載の方法。
【請求項２１】
非平坦型の垂直共振器面発光レーザ（ＶＣＳＥＬ）であって、
活性領域と、
前記活性領域の上方に位置し、第１の厚さを有する１つまたは複数の阻止コアと、
前記阻止コアの周囲に位置し、前記第１の厚さよりも大きい第２の厚さを有する１つまたは複数の導電チャネル周囲であって、前記阻止コアはインプラントを有することによって画定され、前記１つまたは複数の導電チャネル周囲は前記インプラントを有しておらず、前記導電チャネル周囲は前記１つまたは複数の阻止コアの外側にあり、前記導電チャネル周囲と前記１つまたは複数の阻止コアとが分離領域である、前記１つまたは複数の導電チャネル周囲と、
前記分離領域の上方に位置する１つまたは複数の非平坦化半導体層の非平坦化半導体領域と、
を備えるＶＣＳＥＬ。
【請求項２２】
非平坦型の垂直共振器面発光レーザ（ＶＣＳＥＬ）であって、
活性領域と、
前記活性領域の下方であって基板の上方に位置し、第１の厚さを有する１つまたは複数の阻止コアと、
前記阻止コアの周囲に位置し、前記第１の厚さよりも大きい第２の厚さを有する１つまたは複数の導電チャネル周囲であって、前記阻止コアはインプラントを有することによって画定され、前記１つまたは複数の導電チャネル周囲は前記インプラントを有しておらず、前記導電チャネル周囲は１つまたは複数の阻止コアの外側にあり、前記導電チャネル周囲と前記１つまたは複数の阻止コアとが分離領域である、前記１つまたは複数の導電チャネル周囲と、
前記分離領域の上方に位置する１つまたは複数の非平坦化半導体層の非平坦化半導体領域と、
を備えるＶＣＳＥＬ。
【請求項２３】
発光方法であって、
請求項１に記載のＶＣＳＥＬを提供すること、
前記ＶＣＳＥＬから光を放出させること、
を備える発光方法。
【請求項２４】
発光方法であって、
請求項１４に記載の垂直共振器面発光レーザ（ＶＣＳＥＬ）のアレイを提供すること、
前記ＶＣＳＥＬのアレイから光を放出させること、
を備える発光方法。
【請求項２５】
前記アレイ内の複数の前記ＶＣＳＥＬを選択的に無効化すること、
無効化されていない前記ＶＣＳＥＬから光を放出させること、
を備える請求項２４に記載の発光方法。
【請求項２６】
選択的に無効化される前記ＶＣＳＥＬがランダムパターンである、請求項２５に記載の発光方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ＶＣＳＥＬに関する。
【背景技術】
【０００２】
レーザは、データ伝送用の現在の通信コンポーネントの多くで一般的に使用されている。より一般的な用途の一つに、データネットワーク内におけるレーザの使用がある。レーザは、ネットワーク上でデジタルデータを送信するために多くの光ファイバ通信システムで使用されている。一つの例示的な構成では、レーザがデジタルデータによって変調されることで、バイナリデータストリームを表す明出力および暗出力の期間を含む光信号を生成することができる。実際には、レーザは、バイナリ・ハイを表す高光出力と、バイナリ・ローを表す低光出力とを出力する。迅速な応答時間を得るために、レーザは常にオンされるが高光出力から低光出力まで変化する。
【０００３】
光ネットワークは、銅線ベースのネットワークなどの他の種類のネットワークに対して様々な利点を有する。例えば、多くの既存の銅線ネットワークは、銅線技術について可能な限りほぼ最大のデータ伝送速度と距離で動作する。一方、多くの既存の光ネットワークは、データ伝送速度および距離の両方において、銅線ネットワークで可能とされる最大値を超えている。すなわち、光ネットワークは、銅線ネットワークで可能とされる距離よりも長い距離にわたって、より高速にデータを確実に伝送することができる。
【０００４】
光データ伝送に使用されるレーザの一つのタイプは、垂直共振器面発光レーザ（ＶＣＳＥＬ）である。ＶＣＳＥＬは、その名前が示すように、２つのミラースタックの間に挟まれ、それら２つのミラースタックによって画定されるレーザキャビティを有する。ＶＣＳＥＬは、典型的にはガリウム砒素（ＧａＡｓ）などの半導体ウェハ上に構築される。ＶＣＳＥＬは、半導体ウェハ上に構成された底部ミラーを含む。典型的には、底部ミラーは、多数の交互に並ぶ高屈折率層と低屈折率層とを含む。ある屈折率の層から別の屈折率の層まで光が通過するとき、その光の一部が反射される。交互に並ぶ十分な数の層を使用することによって、光の高い割合をミラーによって反射することができる。
【０００５】
底部ミラー上には多数の量子井戸を含む活性領域が形成されている。活性領域は、互いに反対の導電型（例えば、１つのｐ型ミラーと１つのｎ型ミラー）を有する頂部ミラーと底部ミラーとの間に挟まれたＰＮ接合を形成する。頂部ミラーおよび底部ミラーの概念は任意とすることができる。いくつかの構成では、「頂部」ミラーが全反射性を有し、したがって不透明である場合、ＶＣＳＥＬのウェハ側から光を抽出することができる。しかしながら、本発明の目的において、「頂部」ミラーとは、そのミラーが物理的構造内においてどのように配置されているかにかかわらず、光が取り出されるミラーを指す。電流によってＰＮ接合が順方向にバイアスされると、正孔および電子の形態のキャリアが量子井戸に注入される。十分に高いバイアス電流において、注入された少数キャリアは量子井戸で反転分布を形成して光利得を生じさせる。活性領域内の光子が電子を刺激し伝導帯内の正孔と再結合して追加の光子を生じさせる価電子帯となると、光利得が生じる。光利得が２つのミラーにおける全損失を超えると、レーザ発振が起こる。
【０００６】
また、活性領域は、活性領域の近くの頂部ミラーおよび／または底部ミラーに形成された１つまたは複数の酸化物層を使用して形成された酸化物開口部を含み得る。酸化物開口部は、光学キャビティの形成と、形成されたキャビティの中央領域を介してバイアス電流を向けることの両方に役立つ。あるいは、これらの機能を実現するために、イオン注入、
パターニング後のエピタキシャル再成長、または他のリソグラフィパターニングなどの他の手段が用いられ得る。
【０００７】
活性領域上には、頂部ミラーが形成されている。頂部ミラーは、概して、高屈折率と低屈折率との間で多数の交互に並ぶ層を含むという点で底部ミラーと同様である。概して、頂部ミラーは、ＶＣＳＥＬの上部からの光放出を高めるために、交互に並ぶ高屈折率層と低屈折率層とのミラー周期が少ない。
【０００８】
例示的には、電流がＰＮ接合を通過して活性領域にキャリアを注入するときにレーザが機能する。量子井戸内の伝導帯から価電子帯への注入キャリアの再結合により、ミラーによって画定されたレーザキャビティ内を光子が移動し始める。ミラーは光子を前後に反射する。キャビティによってサポートされる波長で量子井戸状態間の分布反転を生じさせるのにバイアス電流が十分であるとき、光利得が量子井戸内に生成される。光利得が共振器の損失に等しいとき、レーザ発振が生じ、レーザはしきい値バイアスにあると言え、光学コヒーレント光子がＶＣＳＥＬの頂部から放出されるときＶＣＳＥＬは「レーザ」として機能し始める。
【０００９】
特許文献１は、空乏化半導体ヘテロ接合界面を用いて形成された電流阻止領域を有する発光デバイスを記載している。このタイプのヘテロ接合界面を阻止用に使用すると、阻止領域または中心導電領域自体のいずれかに位置選択的な特定ドーピング変化を適用することによって導電チャネルを形成することが可能となる。この手法では、ドーピングは拡散機構を介して行われる。
【００１０】
非特許文献１は、ヘテロ接合電流の阻止領域と中央エッチング化導電チャネルとを使用する発光デバイスを記載している。しかし、この設計で使用されるその後の再成長は平坦化されず、デバイスの中央チャネル内に屈折率導波光学モードを形成しない。その代わりに、隣接領域に漏れる可能性があるより大きな光学モードを有する反共振デバイスが形成される。これは、非常に大きなエミッタまたは近くに配置されたアレイに有用であり得るが、この設計アプローチは、単一の高光出力効率および高変調帯域幅のＶＣＳＥＬにとっては望ましくない。
【００１１】
非特許文献２では、電流阻止領域は、イオン注入損傷によって形成され、低ドープへテロ接合の使用によるものではない。屈折率導波光学モードは、特許文献１におけるようなエッチングされたメサを介して形成される。
【００１２】
本明細書で請求される主題は、何らかの不都合を解決したり、上記のような環境でのみ動作したりする実施形態に限定されない。むしろ、この背景技術は、本明細書に記載のいくつかの実施形態を実施することができる１つの例示的な技術を例示するために提供されているにすぎない。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第８，７７４，２４６号明細書
【非特許文献】
【００１４】
【非特許文献１】D. ZhouおよびL.J. Mawst、「High-Power Single-Mode Antiresonant Reflecting Optical Waveguide-Type Vertical-Cavity-Surface-Emitting Lasers」、IEEE Journal of Quantum Electronics、第１２号、第５８巻、第１５９９〜１６０６頁（２００２年）
【非特許文献２】L.M.F. Chriovsky、W.S. Hobson、R.E. Leibenguth、S.P. Hui、J. Lopata、G.J. Zydzik、G. Giaretta、K.W. Goossen、J.D. Wynn、A.V. Krishnamoorthy、B.J. Tseng、J.M. Vandenberg、およびL.A. D’Asaro、「Implant-Apertured and Index-Guided Vertical-Cavity-Surface-Emitting Lasers (I2-VCSELs)」、IEEE Photonics Technology Letters、第１１巻、第５号、第５００〜５０２頁（１９９９年）
【発明の概要】
【００１５】
一実施形態では、非平坦型の垂直共振器面発光レーザ（ＶＣＳＥＬ）は、活性領域の上方または下方に位置し、第１の厚さを有する阻止領域と、阻止領域内に位置し、第１の厚さよりも大きい第２の厚さを有する１つまたは複数の導電チャネルコアと、１つまたは複数の非平坦化半導体層の非平坦化半導体領域とを含み得る。阻止領域はインプラントを有することによって画定される。１つまたは複数の導電チャネルコアはインプラントを有していない。阻止領域は１つまたは複数の導電チャネルコアの外側にあり、阻止領域および１つまたは複数の導電チャネルコアは分離領域である。１つまたは複数の非平坦化半導体層の非平坦化半導体領域は分離領域の上方に位置している。一態様では、ＶＣＳＥＬは、活性領域の下方に底部平坦ミラー領域を含み、分離領域の上方に頂部非平坦ミラー領域を含み得る。一態様では、ＶＣＳＥＬは、活性領域の下方に底部非平坦ミラー領域を含み得る。一態様では、阻止領域は、１ｎｍ〜５００ｎｍ、１ｎｍ〜３０ｎｍ、１ｎｍ〜１０ｎｍ、または１ｎｍ〜３ｎｍの厚さを有する。一態様では、導電チャネルコアは、１ｎｍ〜１０００ｎｍ、１ｎｍ〜６０ｎｍ、１ｎｍ〜２０ｎｍ、または１ｎｍ〜６ｎｍの厚さを有する。一態様では、導電チャネルコアは、約１μｍ〜約２００μｍの直径を有する。一態様では、導電チャネルコアは、約２μｍ〜約６μｍの直径を有する。一態様では、複数の導電チャネルコアは共通の阻止領域内に位置する。一態様では、導電チャネルコアは阻止領域よりも高い屈折率を有する。一態様では、ＶＣＳＥＬは、酸化物開口部を有さないもの、酸化されていないもの、または、分離領域を有するメサ（mesa）を有さないものとすることができる。一態様では、インプラントはシリコンまたは酸素である。一態様では、頂部非平坦ミラーのミラー層は、第１の頂部非平坦ミラー層が阻止領域の上方の下部領域を有し、この下部領域が導電チャネルコアの上方の上部領域に接続されるように構成された接続型の段差部を有する。一態様では、頂部非平坦ミラーのミラー層は、第１の頂部非平坦ミラー層が阻止領域の上方の下部領域を有し、この下部領域が導電チャネルコアの上方の上部領域に非接続とされるように構成された非接続型の段差部を有する。
【００１６】
一実施形態は、各種実施形態のうち一つのＶＣＳＥＬを製造する方法に関する。この方法は、活性領域を形成すること；活性領域の上方に分離領域を形成することであって、導電チャネルコアを備えた阻止領域を有する分離領域を形成すること；および、分離領域の上方に１つまたは複数の半導体層の非平坦化半導体領域を形成することを含み得る。一態様では、方法は、導電チャネルコアを備えた阻止領域を有する分離領域を形成すること；および、分離領域の上方に１つまたは複数の半導体層の非平坦化半導体領域を形成することを含み得る。一態様では、方法は、阻止領域となる導電層の領域をインプラントすることによって導電層から阻止領域と１つまたは複数の導電チャネルコアとを形成することを含み得る。この場合、インプラントされていない１つまたは複数の領域が、１つまたは複数の導電チャネルコアとなる。一態様では、方法は、阻止領域を形成すること；および、第１の厚さを有するように阻止領域をエッチングすることを含み得る。この第１の厚さは、１つまたは複数の導電チャネルコアの第２の厚さよりも小さい。一態様では、方法は、インプラントおよびエッチングを阻止するフォトレジストで導電層の上部の１つまたは複数の領域を被覆することを含み得る。この場合、フォトレジストを有する１つまたは複数の領域は１つまたは複数の導電チャネルコアを画定し、フォトレジストを有さない領域は阻止領域を画定する。方法は、このフォトレジストを有さない領域をインプラントして阻止領域を形成することを含み得る。一態様では、方法は、インプラントおよびエッチングを阻止するフォトレジストで導電層の上部の１つまたは複数の領域を被覆することを含み得る。この場合、フォトレジストを有する１つまたは複数の領域は１つまたは複数の導電
チャネルコアを画定し、フォトレジストを有さない領域は阻止領域を画定する。方法は、フォトレジストを有さない領域をインプラントして阻止領域を形成すること；および、阻止領域を部分的にエッチングして、薄化した阻止領域を残すことを含み得る。一態様では、方法は、阻止領域のエッチング後にフォトレジストを除去すること；および、フォトレジストを除去した後に頂部非平坦ミラー領域を形成することを含み得る。阻止領域をエッチングする量は、頂部非平坦ミラー領域の上部ミラー層と下部ミラー層のオフセットを定義する。
【００１７】
一実施形態では、非平坦型のＶＣＳＥＬは、活性領域と、活性領域の上方に位置し、第１の厚さを有する１つまたは複数の阻止コアと、阻止コアの周囲に位置し、第１の厚さよりも大きい第２の厚さを有する１つまたは複数の導電チャネル周囲とを含み得る。阻止コアはインプラントを有することによって画定される。１つまたは複数の導電チャネル周囲はインプラントを有していない。導電チャネル周囲は１つまたは複数の阻止コアの外側に位置する。導電チャネル周囲および１つまたは複数の阻止コアは分離領域である。ＶＣＳＥＬは、分離領域の上方に位置する１つまたは複数の非平坦化半導体層の非平坦化半導体領域を含み得る。
【００１８】
一実施形態では、非平坦型のＶＣＳＥＬは、活性領域と、活性領域の下方に位置するとともに基板の上方に位置し、第１の厚さを有する１つまたは複数の阻止コアと、阻止コアの周囲に位置し、第１の厚さよりも大きい第２の厚さを有する１つまたは複数の導電チャネル周囲とを含み得る。阻止コアはインプラントを有することによって画定される。１つまたは複数の導電チャネル周囲はインプラントを有していない。導電チャネル周囲は１つまたは複数の阻止コアの外側に位置する。導電チャネル周囲および１つまたは複数の阻止コアは分離領域である。ＶＣＳＥＬは、分離領域の上方に位置する１つまたは複数の非平坦化半導体層の非平坦化半導体領域を含み得る。
【００１９】
一実施形態では、ＶＣＳＥＬのアレイは、本明細書に記載のいずれかの実施形態の複数のＶＣＳＥＬを含み得る。複数のＶＣＳＥＬは規則的なパターンで配置されている。複数のＶＣＳＥＬは複数の異なるタイプのＶＣＳＥＬを含み、各タイプのＶＣＳＥＬは異なる特性を有している。
【００２０】
本開示の上記および下記の情報ならびに他の特徴は、添付の図面と併せて、以下の説明および添付の特許請求の範囲からより完全に明らかになる。これらの図面は本開示によるいくつかの実施形態のみを示しており、したがって、その範囲を限定すると見なされるべきではない。添付の図面を使用してさらなる詳細とともに本開示を説明する。
【図面の簡単な説明】
【００２１】
【図１】ＶＣＳＥＬの動作環境の一実施形態の概略図。
【図２】中央モード閉じ込め領域の対応するミラー層に接続された外側電流阻止領域のミラー層を有する層状ＶＣＳＥＬの半導体動作環境の一実施形態の概略図。
【図２Ａ】分離領域の正方形断面を示す上面図。
【図２Ｂ】メサを形成するためにエッチングされた分離領域の円形断面を示す上面図。
【図２Ｃ】中央モード閉じ込め領域の対応するミラー層に接続されていない外側電流阻止領域のミラー層を有する層状ＶＣＳＥＬの半導体動作環境の一実施形態の概略図。
【図３】Ｎ型ＤＢＲミラーと、導電層でキャップされたＱＷを有する活性領域とを示す第１の成長の図。
【図４】導電層の中央領域へのインプラントを阻止するインプラント阻止フォトレジストを示す図であって、インプラントが中央領域の外側に電流阻止領域を形成することを示した図。
【図５】電流阻止領域のエッチングを示す図であって、フォトレジストが中央領域の上方のエッチングを阻止することを示した図。
【図６】フォトレジストの除去により導電チャネルコアを囲む阻止領域が形成されることを示した図。
【図７】段付きミラー層をもたらす非平坦化再成長を示した図。
【図８】共通阻止層内の複数の導電チャネルコアを示す図。
【図８Ａ】共通阻止層内に複雑な形状を有する複数の導電チャネルコアを示す図。
【図８Ｂ】異なるタイプのＶＣＳＥＬの異種組み合わせを有し、行列状に整列した規則的パターンによるＶＣＳＥＬアレイを示す図。
【図８Ｃ】異なる種類のＶＣＳＥＬの異種組み合わせを有し、六角形配置の規則的パターンによるＶＣＳＥＬアレイを示す図。
【図８Ｄ】異なるタイプのＶＣＳＥＬの異種組み合わせを有し、間隔をあけて整列した行と、交互配置された列との規則的パターンによるＶＣＳＥＬアレイを示す図。
【図８Ｅ】異なるタイプのＶＣＳＥＬの異種組み合わせを有し、整列した行と、交互配置された列との規則的パターンによるＶＣＳＥＬアレイを示す図。
【図９】ＶＣＳＥＬを製造する方法の一実施形態のフロー図。
【図１０】ＶＣＳＥＬを製造する方法の一実施形態のフロー図。
【図１１】中央モード閉じ込め領域の対応する底部ミラー層に接続されていない外側電流阻止領域の底部ミラー層を有する層状ＶＣＳＥＬの半導体動作環境の一実施形態の概略図。
【発明を実施するための形態】
【００２２】
以下の詳細な説明では、その一部をなす添付の図面を参照する。文脈上特段の指示がない限り、図面において同様な符号は典型的には同様の構成要素を識別する。詳細な説明、図面、および特許請求の範囲に記載されている例示的な実施形態は、限定的であることを意味していない。本明細書に記載された主題の思想または範囲から逸脱することなく、他の実施形態を利用したり他の変更を加えたりすることができる。本明細書に一般的に記載され、図示されるような本開示の態様は、多種多様な異なる構成で配置、置換、組み合わせ、分離、および設計することができ、本明細書においてそれらすべては明示的に考慮される。
【００２３】
概して、ＶＣＳＥＬ技術における現在の進歩は、インプラント中に導電層の領域を保護する保護領域を準備することによって阻止領域と導電領域を形成することに関し、保護領域が導電領域を形成し、導電領域の周りのインプラント領域が阻止領域を形成するものとなる。選択的エッチングにより、阻止領域と導電領域とが垂直方向に異なる厚さを有するものとなるため、平坦化はされない。次いで、非平坦化の状態で阻止領域および導電領域の上方にミラー層が形成され、その結果、段状のミラー周期が生じる。導電領域は、ＶＣＳＥＬの動作中および活性領域での発光中に阻止領域のインプラント材料よりも高い導電性を示す材料を含み得る。したがって、阻止領域および導電領域は、選択的電流誘導のためのヘテロ接合を形成することができる。導電領域は、阻止領域を通る導電チャネルを形成し得る。あるいは、ＶＣＳＥＬは、業界の標準として、または組み込まれた文献の場合のように準備され得る。
【００２４】
本発明の半導体デバイスは、任意の適切な種類の半導体材料から製造することができる。適切な材料の例としては、ＩＩＩ−Ｖ族半導体材料（例えば、１つまたは複数のＩＩＩ族材料（ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）、およびウンウントリウム（Ｕｕｔ））から作られる）および１つまたは複数のＶ族材料（窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、およびウンウンペンチウム（Ｕｕｐ）（未確認））、ならびに任意でいくつかのＩＶ型材料が挙げられる。
【００２５】
半導体デバイスは、１つまたは複数の量子井戸と、１つまたは複数の量子井戸障壁とを有する活性領域を含み得る。量子井戸および量子井戸障壁は、それらの間の１つまたは複数の遷移層によって分離され得る。遷移層は、量子井戸と量子井戸障壁との間の界面に位置するので、界面層とも呼ぶことができる。しかしながら、活性領域は、ＶＣＳＥＬの分野において任意の既知のまたは開発されたものとして構成することができる。
【００２６】
任意で、電気閉じ込め層は活性領域を挟み得る。電気閉じ込め層は、キャリアを活性領域に閉じ込めることによって光利得効率をもたらし得る。この閉じ込め層は高いエネルギーバンドギャップの領域を有することができ、これは多くのＩＩＩ−Ｖ族化合物の場合には高いアルミニウム含有量（例えば、ＩＩＩ族材料について７０％〜１００％Ａｌ）に変わる。アルミニウム含有量は、活性領域の量子井戸障壁におけるバンドギャップと比較して、材料に比較的広いバンドギャップを与えるように選択され得る。広いバンドギャップの材料は閉じ込め層に良好なキャリア閉じ込めを与え、活性領域における効率を高めることができる。例示的な実施形態では、高アルミニウム領域はドーピングの増加も含み得る。閉じ込め層は、閉じ込め障壁が活性領域のｎ側にあるかｐ側にあるかに応じて、ｐ型ドーパントまたはｎ型ドーパントでドープすることができる。
【００２７】
ヘテロ接合導電チャネル構成は、小口径（例えば、２〜６μｍ）のＶＣＳＥＬデバイスの実装を可能にすることによって、光ファイバトランシーバの信頼性、電気光学帯域幅、およびリンク距離を改善することができる。高出力ＶＣＳＥＬでは、ヘテロ接合導電チャネル構成は、ＶＣＳＥＬにおけるより高い最大電力を可能にしつつ高密度アレイにおける単位面積当たりのより多くのエミッタを可能にする。
【００２８】
このヘテロ接合導電チャネル構成は、製造において１つまたは複数のＭＯＣＶＤ（有機金属化学気相成長）結晶成長工程の使用を可能にすることによって導波モードＶＣＳＥＬのより効率的な大量生産を可能にする。したがって、この工程は側方の水蒸気酸化または酸化物開口部の形成を省略することができる。
【００２９】
図１は、頂部（１２４）および底部（１１６）ミラー用の周期層のペアを有する平面型の電流ガイドＶＣＳＥＬ１００を示す。底部接点１１２上には基板１１４が形成され、この基板１１４は第１のタイプの不純物（すなわち、ｐ型またはｎ型ドーパント）でドープされている。基板１１４上には底部ミラースタック１１６が形成されており、任意で底部ミラースタック１１６上には底部閉じ込め層１１８が形成される。活性領域１２２は、底部ミラースタック１１６の上方または底部閉じ込め層１１８（存在する場合）の上方に形成されている。活性領域１２２の上方には任意で頂部閉じ込め層１２０が形成される。任意の一態様では、底部閉じ込め層１１８および頂部閉じ込め層１２０によって活性領域１２２が挟まれる。活性領域１２２の上方かまたは任意による頂部閉じ込め層１２０の上方には分離領域１２８が形成されている。この分離領域１２８は、側方領域の阻止領域１２７と中央導電チャネルコア１２９とを含む。底部閉じ込め層１１８および／または頂部閉じ込め層１２０は、活性領域と分離領域との間のスペーサ領域とすることができる。あるいは、底部閉じ込め層１１８および／または頂部閉じ込め層１２０は導電領域とすることができる。したがって、活性領域を画定するスペーサ領域は、閉じ込め領域、導電領域、または閉じ込めもせず導電性も有さない半導体スペーサとすることができる。
【００３０】
分離領域１２８の上方には上部ミラースタック１２４が形成されている。金属層１２６はスタック１２４の一部の上に接点を形成する。しかしながら、他のＶＣＳＥＬ構成も利用することができ、様々な他のＶＣＳＥＬ層または他の種類の層を使用することができる。
【００３１】
分離領域１２８は、活性領域１２２を介した電流の流れ１３０の面積を制限する。分離領域１２８は、導電層を堆積し、その導電層の中央領域を保護し、保護されていない側方領域を阻止領域１２７にインプラント法を用いて変化させ、保護部を削除することによって、側方領域の遮断領域１２７と中央導電チャネルコア１２９とを含むように形成され得る。分離領域１２８は、単層の阻止領域１２７または多層の阻止層、および／または単層の中央導電チャネルコア１２９または多層の中央導電チャネルコア層を含み得る。
【００３２】
ミラースタック１１６（底部）およびミラースタック１２４（頂部）は、分布ブラッグ反射器（ＤＢＲ：distributed Bragg reflector）スタックとすることができ、周期層（例えば、１３２，１３４であるが、図示されているものから切り替えることができる）を含むことができる。周期層１３２，１３４は典型的にはそれぞれＡｌＧａＡｓとＡｌＡｓであるが、他のＩＩＩ−Ｖ族半導体材料から作製することもできる。ミラースタック１１６，１２４はドープされていてもよいしドープされていなくてもよい。ドープは特定のＶＣＳＥＬ設計に応じてｎ型またはｐ型とすることができる。なお、他の種類のＶＣＳＥＬミラーが使用されてもよい。
【００３３】
頂部ミラースタック１２４は、本明細書に記載されているような段付きミラー層を有し得る。この段付きミラー層は、図のような接続型の段付きミラー層または図２Ｃのような非接続型の段付きミラー層とすることができる。段付きミラー層は、外側電流阻止領域内に下部平面を有し、中央モード閉じ込め領域内に上部平面を有する。頂部ミラーのミラー層は平坦化されていない。段付きミラー層は接続型とすることができ、この場合、下部平面層と上部平面層との間には接続部が存在する。段付きミラー層は非接続型とすることができ、この場合、上部平面と下部平面との間で点接触以外の接続部は存在しない。
【００３４】
金属接点層１１２，１２６は、ＶＣＳＥＬ１００の適切な電気的バイアスを可能にする抵抗（ohmic）接点とすることができる。ＶＣＳＥＬ１００が接点１１２上の電圧とは異なる接点１２６上の電圧で順方向にバイアスされると、活性領域１２２は光１３６を放出し、この光１３６は頂部ミラースタック１２４を通過する。なお、当業者であれば、他の構成の接点を使用して活性領域１２２に電圧を印加して光１３６を発生させることができることを理解し得る。
【００３５】
図２は、阻止領域１２７と中央導電チャネルコア１２９とを有する分離領域１２８の下方の活性領域１２２と閉じ込め層１１８，１２０とを示している。阻止領域１２７は外側電流阻止領域１６０を形成し、中央導電チャネルコア１２９は中央モード閉じ込め領域１６２を形成している。活性領域１２２は、量子井戸障壁１４０によって分離された１つまたは複数の量子井戸１３８から形成されている。ここで、量子井戸１３８と障壁１４０との間の線は遷移層であり得る。閉じ込め層１１８，１２０は、任意で、それぞれ高アルミニウム含有領域１４２，１４４を含み得る。高アルミニウム含有領域は活性領域１２２内に良好なキャリア閉じ込めを提供する。
【００３６】
閉じ込め領域１２０は、活性領域１２２と高アルミニウム含有領域１４４との間に配置されたランプ（ramp）領域１４６を含み得る。後述するように、高アルミニウム含有領域１４４とランプ領域１４６との組み合わせは、良好なキャリア閉じ込めと良好な電子注入を有する注入構造を提供する。
【００３７】
ＶＣＳＥＬデバイスの設計および高アルミニウム含有領域１４２，１４４の厚さに応じて、閉じ込め領域１１８，１２０はそれぞれ任意でスペーサ層１４８，１５０を含み得る。スペーサ層１４８，１５０の厚さは、製造されるＶＣＳＥＬデバイスの種類に依存し得る。ＶＣＳＥＬなどの垂直共振器型の共振デバイスでは、スペーサ層は、ミラー間の共振間隔を規定し、必要に応じて活性領域の量子井戸が光学場のピークの中心となるようにす
る。
【００３８】
閉じ込め層１１８，１２０および活性領域１２２は、ＧａＡｓ、ＡｌＡｓ、ＩｎＰ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＰ、ＡｌＧａＡｓＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰ、ＩｎＡｌＧａＡｓ、ＳｉＧｅ等の１つまたは複数の種類の半導体材料から形成することができる。
【００３９】
一例では、下部電気閉じ込め層はＡｌＩｎＰである。別の例では、上部電気閉じ込め層はＡｌＩｎＧａＰとすることができる。
図２は、頂部ミラースタック１２４が段付き形成された交互に並ぶミラー周期層を含むことを示している。ここでは、各層が段付き形成されて接続されている。各ミラー周期層は、側方下部段差部１２４ａと中央上部段差部１２４ｂとを含み、これらは段差接続部１２４ｃによって接続されている。ミラーは交互に並ぶ層を有している。ここでは、各層が、段差接続部１２４ｃにより接続された側方下部段差部１２４ａと中央上部段差部１２４ｂとを有している。
【００４０】
図２Ａは、分離領域の正方形断面を示す上面図である。図２Ｂは、メサ（mesa）を形成するためにエッチングされた分離領域の円形断面を示す上面図である。単一チップは複数の分離領域を有することができ、この分離領域は図２Ａのように平面状であるか、または単一チップ上に複数のメサを有するようにエッチングされる。
【００４１】
図２Ｃは、図２と同様の実施形態を示している。しかしながら、側方下部段差部１２４ａは中央上部段差部１２４ｂに接続されていない。ここで、１つのタイプの側方下部段差部１２４ａの頂部は、他のタイプの中央上部段差部１２４ｂの頂部と同一面であるかまたはほぼ同一面（ほぼ平面）である。したがって、層は平面であり得るが、第１の材料の側方下部段差部１２４ａは第２の材料の中央上部段差部１２４ｂと平面であり、第２の材料の側方下部段差部１２４ａは第１の材料の中央上部段差部１２４ｂと平面である。側方下部段差部１２４ａは外側電流阻止領域を形成する。中央上部段差部１２４ｂは、中央モード閉じ込め領域を形成する。なお、対応する側方下部段差部１２４ａおよび中央上部段差部１２４ｂは、同じ堆積処理の間に同じ材料で形成され得ることが認識される。しかしながら、阻止領域１２７と中央導電チャネルコア１２９との間の高さの差が段差を生じさせるものとなる。
【００４２】
ＶＣＳＥＬヘテロ接合導電チャネル構成は、導電層を配置し、導電領域のチャネル領域を保護し、保護されたチャネル領域の周囲の導電層にインプラントすることによって形成された導電チャネルを有するヘテロ接合電流阻止領域を含むように形成され得る。この場合、インプラントされた領域が阻止領域になる。側方領域が導電層よりも低い屈折率および低い導電率を有する阻止領域になるようにインプラントされるとき、導電チャネル領域がより高い屈折率を有し、導電チャネルコアと見なすことができる。阻止領域は、より低い屈折率を有する周囲領域であり得る。インプラントによって阻止領域の屈折率が低下することで、導電チャネルコアのより高い屈折率と区別することができる。これにより導波光学モードの形成が可能になる。ヘテロ接合導電チャネル構成を用いると、ＶＣＳＥＬまたはＶＣＳＥＬアレイを、標準のＭＯＣＶＤ技術および現在の大容量ＶＣＳＥＬ製造に現在使用されている他の標準の製造技術を使用してより容易に製造することができる。
【００４３】
一実施形態では、ヘテロ接合導電チャネル構成を有するＶＣＳＥＬの製造方法は、ミラー領域１１６を形成すること、ミラー領域１１６の上方に活性領域１２２を形成すること、および活性領域１２２の上方に導電層１２９ａを形成することを含み得る。この工程は図３に示されている。図３は、Ｎ型ＤＢＲミラーと、阻止領域でキャップされたＱＷを有する活性領域とを示す第１の成長の図を示す。この形成はＭＯＣＶＤによって行うことが
できる。
【００４４】
次いで、図４に示すように、導電層コア１２９となる導電層１２９ａの阻止領域の上方にインプラント阻止フォトレジスト４１０が閉じ込め層１２０に置かれる。図４は、Ｎ型ＤＢＲミラーと、イオン注入によって形成された電流阻止領域でキャップされたＱＷを有する活性領域とを示す第１の成長の図を示す。フォトレジストのメサが中央導電性開口部の領域内のイオン注入を阻止する。次に、低エネルギー、低ドープ注入などのインプラント（例えば、矢印で示されるように）を用いた工程により、非阻止領域を電流阻止領域１２７に変化させる。これにより、中央が導電性開口部となり、導電チャネルコア１２９となる。側方領域はインプラントにより阻止層１２７となる。
【００４５】
阻止層１２７は、ＭＯＣＶＤベースの再成長を妨げる空気中での激しい酸化を受けない。したがって、ＭＯＣＶＤの使用は、ヘテロ接合導電チャネル構成を形成するのに有益であり得る。
【００４６】
フォトレジスト４１０がまだ定位置にある状態で、阻止層１２７の一部を湿式化学エッチングによって除去して、図４の構造から図５の構造に移行する。阻止層１２７全体はエッチングされないので、エッチングされた領域１７０を有する低い高さまたは厚さを有する阻止層１２７が保持される。阻止層１２７は、エッチング前には高さまたは厚さを有する一方、エッチング後には、エッチング前の高さまたは厚さの１０％、２５％、５０％、７５％、８０％、または９０％の高さまたは厚さを有し得る。その結果、エッチングされた阻止領域と中央の光ガイドメサが得られる。
【００４７】
図６は、フォトレジスト４１０を除去して、導電チャネルコア１２９をメサとして有する阻止層１２７を残すことを示している。
一例では、導電層および導電チャネルコアは、Ａｌ０．１５Ｇａ０．８５Ａｓとすることができる。
【００４８】
なお、フォトレジスト４１０のエッチングおよび除去は単一工程でもよいことが認識される。
フォトレジスト４１０をエッチングして除去した後、非平坦化再成長を実行して、図７に示すようにミラー領域１２４を形成する。非平坦化再成長は、より高い達成可能な成長速度を得るためのＭＯＣＶＤ成長パラメータの選択によって実施される。阻止層１２７と比較して、メサである導電チャネルコア１２９は、非平坦化再成長をもたらし、その結果、各ミラー層は、導電チャネルコア１２９で段差を有する。これにより、段差部が接続されているか非接続であるかに応じて、図２または図２Ｃの頂部ミラー１２４を実現することができる。堆積の高さおよびエッチングの量により、図２の構造が得られるのかまたは図２Ｃの構造が得られるのかを決定することができる。底部ミラーがＰドープされているとき、頂部ミラーはＮドープされ、ＶＣＳＥＬの他の層は対応して決定され得る。
【００４９】
一実施形態では、単一の基板は、アレイに形成することができる複数のＶＣＳＥＬエミッタを含み得る。マクロ導電層を有するマクロ基板を複数のフォトレジストで保護し、保護されていない領域にインプラントして阻止領域を形成し、インプラント阻止領域をエッチングし、段付き形成されたインプラント阻止領域および非インプラント導電チャネルコアの上方に非平坦ミラー層を形成してもよい。インプラントおよびエッチングに対して保護するフォトレジストを有する位置の数は、ＶＣＳＥＬのアレイ内の発光領域の数を画定し得る。各導電チャネルコアは、（インプラントおよびエッチングされた）ヘテロ接合電流阻止領域と上段側の中央導電チャネルとを使用する個々の発光デバイスとすることができ、上段側の導電チャネルおよび阻止領域全体は、その後非平坦化層を有するように再成長させることができる。図８は、単一基板上のＶＣＳＥＬエミッタのそのようなレーザア
レイを示している。各ＶＣＳＥＬエミッタは導電チャネルコア１２９を含み得る。ここで、全てのＶＣＳＥＬエミッタは各々、共通阻止層１２７によって囲まれている。図８Ａは、フォトレジストを複雑な形状として適用することができ、それによって導電チャネルコア１２９が複雑な形状に形成されることを示している。
【００５０】
ＶＣＳＥＬアレイは、アレイ態様のＶＣＳＥＬを任意の数で含み得る。しかしながら、ＶＣＳＥＬアレイの一実施形態は、本明細書に記載の複数のインプラント再成長ＶＣＳＥＬ（例えば、エミッタ）を含み得る。この複数のＶＣＳＥＬは、複数の異なるタイプのインプラント再成長ＶＣＳＥＬを含む。したがって、いくつかのエミッタは他のいくつかのエミッタとは異なる特性を有する。これにより、異なるタイプのＶＣＳＥＬの異種組み合わせを有するインプラント再成長ＶＣＳＥＬアレイが得られる。異なるタイプのインプラント再成長ＶＣＳＥＬは、複数の異なる寸法のＶＣＳＥＬ（例えば、異なる直径の導電チャネルコア）、複数の異なる形状のＶＣＳＥＬ（例えば、円形、非円形、楕円形、正方形、四角形、三角形、複雑な形状などの異なる形状）、複数の異なる配向のＶＣＳＥＬ（例えば、対称配向、または互いに角度付けられた非対称配向）、および／または複数の異なる発散角のＶＣＳＥＬ（例えば、放出された光の発散角は、異なるＶＣＳＥＬ間で異なるなど）を含み得る。したがって、ＶＣＳＥＬの間隔および位置は、均一、パターン、形状、均等、周期的、および／または規則的または反復的であり得る。しかしながら、ＶＣＳＥＬのタイプ（例えば、形状および／またはサイズおよび／または配向）は、不均一であってもよい。したがって、アレイ内のＶＣＳＥＬの位置は順序付けられてもよいが、ＶＣＳＥＬのタイプはアレイ全体にわたって変化していてもよい。
【００５１】
ＶＣＳＥＬアレイは、各ＶＣＳＥＬが三角形、正方形、長方形、他の四角形、五角形、六角形、または任意の他の多角形の角部に配置されるなど、任意のパターンで配置された個々のＶＣＳＥＬを有し得る、および／または個々のＶＣＳＥＬが角部と中点、中点、または任意の他の均一な配置で配置され得る。しかしながら、アレイ内の複数のＶＣＳＥＬは、異なるＶＣＳＥＬタイプの異種組み合わせであり得る。パターンは、各ＶＣＳＥＬの位置が任意のタイプの繰り返しパターンなどのパターン内に規則正しく並んでいる規則的なアレイと考えることができる。個々のＶＣＳＥＬはランダムな配置にはない。
【００５２】
一実施形態では、チップまたはウェハは、本明細書に記載されるように形成されたものなど、アレイのＶＣＳＥＬ間における多用な開口部サイズおよび／または開口部形状、または任意の他の変化または差を有する、インプラント再成長ＶＣＳＥＬの規則的なアレイ格子を含み得る。側方酸化の代わりに、本明細書に記載されるようなリソグラフィによって、異なる種類の開口部を画定することができる。ＶＣＳＥＬアレイ内の異なる種類の開口部は、本明細書に記載された用途、または高密度ＶＣＳＥＬアレイを使用する用途に使用することができる。いくつかの追加の例では、異種ＶＣＳＥＬタイプのＶＣＳＥＬアレイは、他のものと同様に、３Ｄスキャン、３Ｄジェスチャ、および３Ｄ顔認識などの用途に使用することができる。一例では、異種ＶＣＳＥＬタイプを有するＶＣＳＥＬアレイは、モバイルデバイス（例えば、携帯電話、タブレットなど）用のタッチスクリーンなどのスクリーンに使用することができる。別の例では、ＶＣＳＥＬアレイを構造光の中で使用することができる。
【００５３】
一実施形態では、ＶＣＳＥＬアレイは、放射開口部の形状、サイズ、配向、および／または発散角の異種組み合わせを有するエミッタ位置（たとえばＶＣＳＥＬ）の規則的格子パターンを含むことができる。放射開口部およびその近接（例えば、３０μｍ未満または本明細書に記載の他の近接）の異なる変化は、リソグラフィで画定された開口部形状および開口数（ＮＡ）定義に対してリソグラフィでエッチングされた段差部高さを用いて、インプラント再成長ＶＣＳＥＬを形成する方法によって可能になる。アレイ内の３〜６（または他の整数）の最近隣エミッタの各サブアレイは固有の構成を有することができるので
、異種エミッタの組み合わせを有する規則的アレイを３Ｄセンサおよび３Ｄジェスチャ認識などの構造化光プロジェクタ用途に使用することができる。
【００５４】
一実施形態では、異なるタイプのＶＣＳＥＬの異種組み合わせを有するＶＣＳＥＬアレイは、米国特許出願公開第２０１３／００３８８８１号明細書（その全体が特定の参照により本明細書に組み込まれる）の技術で使用することができ、これにより、同文献におけるランダムＶＣＳＥＬの使用を、本明細書に記載されるようなＶＣＳＥＬの異なるタイプの異種組み合わせを有するＶＣＳＥＬアレイに置き換えることができる。例えば、エミッタの異種組み合わせを有する規則的パターンを有するＶＣＳＥＬアレイは、３Ｄマッピングシステム、３Ｄ投影アセンブリ、３Ｄ集積光学投影モジュール、またはこの組み込まれた文献の他の実施形態において使用され得る。
【００５５】
一実施形態では、ＶＣＳＥＬの異なるタイプの異種組み合わせを有するＶＣＳＥＬアレイは、米国特許出願公開第２０１３／０２５００６６号明細書（その全体が特定の参照により本明細書に組み込まれる）の技術で使用することができ、これにより、同文献における同一のＶＣＳＥＬエミッタのアレイまたはエミッタアレイの代わりに、ＶＣＳＥＬの異なるタイプの異種組み合わせを有するＶＣＳＥＬアレイを使用することができる。例えば、エミッタの異種組み合わせを有する規則的パターンを有するＶＣＳＥＬアレイは、３Ｄカメラ、３Ｄプロジェクタ、または他の３Ｄ撮像装置に使用することができる。
【００５６】
図８Ｂは、異なるタイプのＶＣＳＥＬ８０２，８０４，８０６の異種組み合わせを有するそのようなＶＣＳＥＬアレイ８００の実施形態を示している。ここでは、ＶＣＳＥＬアレイ８００は、円形ＶＣＳＥＬ８０２、第１の角度付き楕円ＶＣＳＥＬ８０４、および第２の角度付き楕円ＶＣＳＥＬ８０６を含む。しかしながら、他の形状、大きさ、配向（例えば角度）、および発散角も使用され得る。４つのＶＣＳＥＬの組み合わせを４エミッタサブアレイ８０８に使用することができ、これは他の４エミッタサブアレイ８１０と比べて独特である。図８Ｂは、正方形サブアレイを示している。しかしながら、サブアレイは、任意の多角形などの任意の形状とすることができ、また、他のパターンも使用することができる。ＶＣＳＥＬアレイは整列した列および行で示されているが、列および／または行は依然として規則的パターンであると考えられる互い違いの配置にあってもよい。
【００５７】
図８Ｃは、六角形アレイ８２０などの他の多角形サブアレイが可能であることを示している。図示されるように、六角形アレイ８２０は各六角形８２２の角部を有し、その角部に１つまたは複数の個々のＶＣＳＥＬが存在する。例えば、ＶＣＳＥＬ１はより大きな円形であり、ＶＣＳＥＬ２はより小さな円形であり、ＶＣＳＥＬ３は３つの近接配置されたエミッタを含み、ＶＣＳＥＬ４は垂直方向（例えば、第１の方向）に近接配置された２つのエミッタを含み、ＶＣＳＥＬ５は、水平方向（例えば、第１の方向に対してある角度を有するか又は直交する方向などの第２の方向）に近接配置された２つのエミッタを含む。上記したように、図８Ｃのパターンはランダムではなく、各六角形の角部が１つまたは複数のエミッタの異なるエミッタタイプを有する、組織化された規則的な六角形パターンである。図８Ｃは六角形サブアレイを示している。他の任意の多角形パターン配列は、ＶＣＳＥＬ１、２、３、４、もしくは５、または図８Ｃに示すものと同様の他のものを有することができる。
【００５８】
図８Ｄは、異なるタイプのＶＣＳＥＬエミッタの密集した規則的ＶＣＳＥＬアレイを有する交互アレイ８３０を示しており、異なる寸法を有し得る円形および楕円形などの異なる形状を有することが示されている。全体的なパターン形状はパターンとして最上列として互い違いにされていると考えられ、次列は上の列の２つのエミッタの間にエミッタを有し、このパターンは密集したセンス規則的アレイ全体にわたって続く。図８Ｄは三角形サブアレイ８３２を示している。
【００５９】
図８Ｅは、六角形に配置される高密度エミッタアレイを有する別の交互アレイ８４０を示しており、これは図８Ｄと同様である。しかしながら、ここでは、機能的エミッタ８４４のようにランダムエミッタがオンされており機能的である。いくつかのランダム非機能エミッタ８４６はオフにされており、これはＸで示されている。Ｘの非機能エミッタ８４６は機能しないが、それらはオンになるように構成され得る。このように、パターンは規則的パターンであるが、ランダムエミッタは機能しない。本明細書に記載されるように、ピッチは５μｍ程度に小さくてもよい。図８Ｅは三角形サブアレイを示している。一態様では、機能的エミッタ８４４および非機能的エミッタ８４６は、プログラムなどによってまたはリアルタイムで変更することができ、あるいはそれらを設定することができる。これにより、非機能エミッタ８４６がランダムに分布しているときに、交互アレイ８４０内の規則的なパターンがランダムアレイとして機能することが可能になる。また、機能的エミッタ８４４になるようにエミッタをオンにし、次に非機能的エミッタ８４６になるようにエミッタをオフにする能力は、放出光を調整することを可能にする。
【００６０】
本構成は、半導体層を損傷する可能性がある側方酸化を使用しないので、ＶＣＳＥＬから酸化物開口部を省略することができる。導電チャネルコアと共に阻止層を使用することは、より良好な熱伝導性を有する半導体材料を使用する。熱伝導率は、頂部ミラー内のアルミニウムヒ化物層のために優れており、処理によってそれらの層が酸化されることはない。底部ミラーは二元材料を使用することができる。ＶＣＳＥＬの信頼性もまた増大させることができる。これは、製造方法が活性領域の近くでトレンチを切ることおよび半導体中に酸化することを含まないからである。
【００６１】
デバイスがより低い温度で動作するとき、ＶＣＳＥＬの信頼性は改善され得る。現在の技術では、酸化物層の低い熱伝導率のために、酸化物閉じ込めＶＣＳＥＬはより加熱される。デバイスに溝を切ることで酸化物層が形成されるようにする。したがって、本明細書で提供されるＶＣＳＥＬは、酸化物層を形成することを可能にするそのような酸化物層および／またはトレンチを欠くことができる。
【００６２】
レーザ装置の信頼性に関する問題のほとんどは、その酸化層の先端で進行するある種の化学処理に関連している。酸化物層によって引き起こされる応力のために、いくつかの信頼性の問題が酸化物の先端で生じる。ほとんどの信頼性の問題は高温で悪化する。酸化物閉じ込めレーザは、酸化層との物理的相互作用の結果として信頼性の問題を有し、酸化層での応力が半導体層に欠陥を生じさせる。これを考慮して、本明細書に記載されるレーザは、酸化物層を欠くことによって、より高い温度でさえもより少ない欠陥およびより少ない欠陥形成を有することが予想される。本発明のインプラントＶＣＳＥＬは、酸化物層を持たないことによって改善された信頼性を有することができる。
【００６３】
現在の技術では、エッチングされた下段側の阻止層によって非常に小さい上段側の導電チャネルコアを形成して、改善された信頼性を有する１つまたは複数のレーザデバイスを形成することができる。非常に小さい上段側の導電チャネルコア同士は、互いに非常に接近し得る。例えば、個々の導電チャネルコアは、１μｍ〜１０μｍ、１．５μｍ〜５μｍ、２μｍ〜４μｍ、または約２．５μｍ〜３μｍの直径（または他の交差寸法）を有し得る。個々の導電チャネルコアは、１μｍ〜１０μｍ、１．５μｍ〜５μｍ、２μｍ〜４μｍ、または約２．５μｍ〜３μｍの距離（例えば、最小距離）で分離され得る。これにより、１〜１０個またはそれ以上のレーザを共通のチップ上に含むことができ、そのうちの１つ以上（例えば、４または５個）は共通の光ファイバに結合することができる。
【００６４】
一実施形態では、デバイスは浅いインプラントを含み得る。浅いインプラントは、電流阻止能力に関して効果的であり得る。これはまた一種の幾何学的安定性であり、最新技術
では浅いインプラントの上で再成長する。
【００６５】
化学エッチングに共通してマスクを使用してエッチング部分と非エッチング部分とを画定することができる。マスクまたは他の化学的阻止材料を、化学エッチングが起こらない場所を画定する、上段側の導電チャネルコア上に配置することができる。一例では、ＭＯＣＶＤ堆積を用いて導電チャネルコアを形成する。
【００６６】
図９は、本明細書に記載のＶＣＳＥＬを製造する方法の一実施形態の別の工程９００のフローチャートである。この工程は、１つまたは複数の屈折率を有する複数の第１のミラー層を有する第１のミラー領域を成長させること（ブロック９１０）、および、次に（任意で）第１のミラー領域の上に第１のスペーサ領域を成長させること（ブロック９２０）を含み得る。次に、第１のスペーサ領域の上方に活性領域を成長させる（ブロック９３０）（または第１のスペーサ領域が成長していない場合は第１のミラーの上方に活性領域を成長させる）。次に、活性領域の上方に導電領域を成長させる（ブロック９３５）。次に、導電領域の上方にレジスト層を形成する（ブロック９４０）。レジスト層を有さない導電領域のインプラントを実行することで、インプラントされた領域が阻止領域となる（ブロック９４５）。次に、阻止領域を第１の厚さより短い第２の厚さまでエッチングする（ブロック９５０）。次に、レジスト層を除去して（ブロック９６０）、阻止領域よりも高い段差を有する導電チャネルコアを形成する（例えば、阻止領域と比較して、メサとして導電チャネルコアを形成する）。また、工程９００は、１つまたは複数の屈折率を有する複数の第２非平坦ミラー層を有する第２ミラー領域を成長させること（ブロック９７０）を含み得る。この第２非平坦ミラー層は接続型または非接続型の段差部を有する。
【００６７】
また、ＶＣＳＥＬの活性領域または半導体層全体は、分子線エピタキシー（ＭＢＥ）を用いて製造することができる。ＭＢＥ中のより低い成長温度を使用してＶＣＳＥＬ半導体層を作成することができる。ＭＢＥによるこれらの構造の成長は、５００℃未満で行うことができる。比較すると、ＭＯＣＶＤの温度は、６００℃を超える場合がある。さらに、ＶＣＳＥＬは、本明細書に記載の領域を生成することができるＧＳＭＢＥ（ガス供給源ＭＢＥ）やＭＯＭＢＥ（有機金属ＭＢＥ）などのＭＢＥと同様の方法によって作成することができる。
【００６８】
インプラントおよび化学エッチングは、当該技術分野において有用であり既知のものであればいずれでもよい。
一実施形態では、阻止領域の上方に上段側の導電チャネルコアを有するＶＣＳＥＬは、図４に示すようにイオン注入電流阻止領域を形成することによって作成することができる。導電チャネルコアは、インプラントをフォトレジストで阻止することによって形成される。導電チャネルコアはより高い屈折率を有する。
【００６９】
また、浅いエッチングによる高い実効屈折率の領域は、導波モード形成を可能にする。エッチングがなければ、最初の市販のＶＣＳＥＬと同様に、インプラントのみの構造が得られる。これらの装置は、高い閾値、不規則な光学モード、低速、および低い壁プラグ効率を有する。本明細書に記載の浅いエッチングは、デバイスがガイドすることを可能にし得る。浅い縁はより高い屈折率を可能にする。
【００７０】
次いで、図５（フォトレジストを除去する前）および図６（フォトレジストを除去した後）に示すように、阻止領域を浅いエッチングによって短くする（より短い高さを有するようにエッチングする）。次に、図７に示すように、この構造の上にＰ−ＤＢＲミラーを再成長させて、段差を有する非平坦ミラー層を形成する。このデバイスは、標準のＭＯＣＶＤ技術や、大量ＶＣＳＥＬ製造に使用される標準のインプラントおよびエッチング技術を使用して製造することができる。
【００７１】
一実施形態では、効果的な低ドープ、高イオン質量インプラント工程は、再成長を妨げたり、デバイス性能を著しく低下させたりすることはない。一例では、Ｓｉイオンをインプラント中に使用して、阻止層をＮ型にまたは酸素を結晶損傷に基づく阻止に変換することができる。一例では、阻止領域は、Ｐ型導電チャネルコアと比較して、Ｎ型とすることができる。一例では、阻止領域は、損傷を受けていない導電チャネルコアに対して損傷を受ける可能性がある。
【００７２】
インプラント注入量、エネルギー、および種の範囲は、本明細書に記載されるように変化し得る。
一実施形態では、インプラントはＮドーパントであり得る。Ｎドーパントは活性化を必要とし得る。例えば、Ｓｉは、Ｎドーパントとして最も一般的に使用されている。しかしながら、ＳやＳｅの他の可能性もある。一例では、Ｎインプラントの実施は、活性化のために８５０℃未満などの高温アニールを必要とする。インプラント損傷もこの工程で排除される。Ｓｉを使用しそれをドーパントとして活性化するとき、インプラントは逆バイアスＰＮ接合を形成することによって電流を阻止する。しかしながら、半導体結晶はインプラントとしてのＳｉによって損傷を受けず、インプラント領域がより透過性になり得る。インプラント物質がＳｉである場合、導電層中のＧａＡｓまたはＡｌＧａＡｓは、Ｐ型半導体からＮ型半導体に変化し得る。
【００７３】
別の実施形態では、阻止アプローチのために、再成長中に損傷によってアニールアウトしない重イオンがインプラントに使用される。そのようなインプラントの例は、Ｏ、Ｂ、またはＦを含み得る。インプラントとしてＯ、Ｂ、またはＦを使用すると、半導体が損傷して絶縁体になり得る。一態様では、Ｏ、Ｂ、またはＦをインプラントとして使用した後、結晶が過度に損傷を受けているかどうかを決定するために半導体を分析することができる。その後、インプラント領域にわたってさらなる結晶成長（例えば、再成長）を実行することができる。
【００７４】
一実施形態では、導電チャネルコアと阻止領域との間の接合は、ヘテロ接合ではなくてもよい。阻止領域は、導電チャネルコアと比較して、より短くまたはより薄い厚さを有するようにエッチングされるインプラント領域とすることができる。エッチングにより、導電チャネルコアを、阻止領域の上方に延びるメサにすることができる。
【００７５】
一実施形態では、分離領域および阻止領域内のインプラントはプロトン注入ではない。
なお、同じフォトレジストがインプラントおよび阻止エッチングを阻止することがあり得る。
【００７６】
非平坦化層は、完全にオフセットされていてもよいし、最小限にオフセットされていてもよい。つまり、オフセットは１０％、２０％、３０％、４０％、５０％、６０％、７０％、８０％、９０％、または１００％（完全オフセット）とすることができる。オフセットは、段付き層の上方の中央領域での光ガイドをもたらす。
【００７７】
一実施形態では、本明細書に記載されたように製造されたデバイスは、キャビティ間接触デバイスではない。これは、中心部への著しいドーピングおよびそれに伴う大きな損失なしにデバイスが作成されることを含み得る。本デバイスは、キャビティ間接触がなくてもより高い熱放出を有し得る。
【００７８】
一実施形態では、図１および図２〜図２Ｃの頂部ミラーの構造を底部ミラーに含めることができる。それに対応して、図３〜図７の方法は、活性領域ではなく基板の上方で使用される方法に変更することにより、底部ミラーに対して実行することができる。また、図
９に記載の方法は、頂部ミラーを有する活性領域の上方ではなく、底部ミラーを有する基板上で実施されるように変更することができる。
【００７９】
しかしながら、この手順を頂部ミラーと底部ミラーの両方に適用して非平坦化層（ＰまたはＮ）を形成することができることが認識される。
一実施形態では、阻止領域は、底部ミラーのみ、頂部ミラーのみ、または底部ミラーおよび頂部ミラーの中に存在し得る。一実施形態では、活性領域に対して底面に阻止を形成することによって導電チャネルを形成することができる。すなわち、底部ミラーは電流阻止領域を含むことができ、光学モード用に基板の上方の底部ミラーにエッチング工程を実行することによって形成することができる。一例では、方法は、底部ミラーの一部を成長させることのみを含み得る。
【００８０】
図１０は、本明細書に記載のＶＣＳＥＬを製造する方法の一実施形態の別の工程１０００のフローチャートである。この工程は、導電性であり得る１つまたは複数の屈折率を有する複数の第１のミラー層を有する第１のミラー領域の一部を成長させることを含み得る（ブロック１０１０）。次に、第１のミラー領域の一部の領域（例えば、導電領域）の上方にレジスト層を形成する（ブロック１０１２）。レジスト層を有さない第１のミラー領域の一部の領域のインプラントを実行する。これによりインプラントされた領域は阻止領域となる（ブロック１０１４）。次に、阻止領域を第１の厚さより短い第２の厚さまでエッチングする（ブロック１０１６）。次いで、レジスト層を除去して（ブロック１０１８）、阻止領域よりも高い段差を有する導電チャネルコアを形成する（例えば、阻止領域と比較して、メサとして導電チャネルコアを形成する）。また、工程１０００は、１つまたは複数の屈折率を有する複数の第２非平坦ミラー層を有する第１のミラー領域の第２部分を成長させることを含み得る（ブロック１０２０）。この複数の第２非平坦ミラー層は接続型または非接続型の段差部を有する。次に（任意で）第１のミラー領域の上方に第１のスペーサ領域を成長させる（ブロック１０２２）。次に、第１のスペーサ領域の上方に活性領域を成長させる（ブロック１０２４）（または第１のスペーサ領域が成長していないときは第１のミラーの上方に活性領域を成長させる）。次に、活性領域の上方に導電領域を成長させる（ブロック１０２６）。次に、第２のミラー領域内に阻止領域および導電チャネルを形成しつつまたは形成することなく、第２のミラー領域を成長させる（ブロック１０２８）。
【００８１】
図１１は、阻止領域４２７と中央導電チャネルコア４２９とを有する分離領域４２８の上方の活性領域１２２および閉じ込め層１１８，１２０を示す。基板１１４は、底部接点１１２上に形成され、第１のタイプの不純物（すなわち、ｐ型またはｎ型ドーパント）でドープされている。基板１１４上には底部ミラースタック４１６またはその一部が形成されている。底部ミラースタック４１６またはその一部の上または内部には分離領域４２８が形成されている。阻止領域４２７は外側電流阻止領域１６０を形成し、中央導電チャネルコア４２９は中央モード閉じ込め領域１６２を形成する。
【００８２】
活性領域１２２は、量子井戸障壁１４０によって分離された１つまたは複数の量子井戸１３８から形成される。閉じ込め層１１８，１２０は、任意で、それぞれ高アルミニウム含有領域１４２，１４４を含んでもよい。高アルミニウム含有領域は活性領域１２２内に良好なキャリア閉じ込めを提供する。
【００８３】
閉じ込め領域１２０は、活性領域１２２と高アルミニウム含有領域１４４との間に配置されたランプ領域１４６を含み得る。上記したように、高アルミニウム含有領域１４４とランプ領域１４６との組み合わせは、良好なキャリア閉じ込めと良好な電子注入を有する注入構造を提供する。
【００８４】
ＶＣＳＥＬデバイスの設計および高アルミニウム含有領域１４２，１４４の厚さに応じて、閉じ込め領域１１８，１２０はそれぞれスペーサ層１４８，１５０を任意で含み得る。スペーサ層１４８，１５０の厚さは、製造されるＶＣＳＥＬデバイスの種類に依存し得る。ＶＣＳＥＬなどの垂直共振器型の共振デバイスでは、スペーサ層は、ミラー間の共振間隔を規定し、必要に応じて活性領域の量子井戸が光学場のピークの中心となるようにする。
【００８５】
底部ミラースタック４１６は、段付き形成された交互に並ぶミラー周期層を含み得る。その各層は段付き形成されて接続されている。各ミラー周期層は、側方下部段差部４２４ａと中央上部段差部４２４ｂとを含み、それらは段差接続部４２４ｃによって接続されている。ミラーは交互に並ぶ層を有している。ここでは、各層が、段部接続部４２４ｃにより接続された側方下部段差部４２４ａと中央上部段差部４２４ｂとを有している。
【００８６】
同様に、図２Ｃに示す分離領域は、図１１のように底部ミラーに含めることができる。さらに、レーザは、頂部に分離領域（頂部分離領域）および底部に分離領域（底部分離領域）を含むことができ、これは、異なる図に示される実施形態を組み合わせることによって得ることができる。
【００８７】
一実施形態では、処理は、リアクタ内で半導体層を成長させるための半導体の製造を含み得る。その後、半導体をリアクタから取り出し、本明細書に記載のように阻止領域をインプラントしエッチングする。インプラントおよびエッチングの後、インプラントされた半導体は、半導体のさらなる成長のためにリアクタ内に配置され、その結果、インプラントおよびエッチングされた阻止領域および導電チャネルの上方に非平坦化半導体層が生じる。インプラントされエッチングされた阻止領域および導電チャネルの上方の第２の半導体成長は再成長であると考えることができる。この再成長は、インプラントされエッチングされた阻止領域および導電チャネルを有する分離領域が活性領域の下方にあるか上方にあるかにかかわらず行うことができる。例えば、分離領域が基板の上方であって活性領域の下方に位置するとき、再成長を実行して、底部非平坦ミラーなどの下部非平坦化半導体層を形成することができる。別の例では、分離領域が活性領域の上方に位置するとき、再成長を実行して、頂部非平坦ミラーなどの上部非平坦化半導体層を形成することができる。さらに、このような製造は、底部分離領域および手要部分離領域の両方の上方に非平坦化半導体層を有するように行うことができる。
【００８８】
一実施形態では、非平坦化半導体層が底部分離領域および／または頂部分離領域の上方にあるかどうかにかかわらず、平坦化層を準備することで、後の平坦化層（それが存在する場合）のために構造を平坦化することができる。非平坦化半導体層はその上に平坦化層を配置することができ、または非平坦化層の頂部領域が選択的にエッチングされて平坦化されるか、または（例えば、平坦化のために成長させない層の上方に位置するマスクまたはフォトレジストを用いて）選択的に成長させることで平坦となる。
【００８９】
一実施形態では、活性領域およびその他を含む半導体は、非平坦化領域の上方に成長したときに非平坦化され得る。したがって、図に示す非平坦化領域は、非平坦化領域の上方に形成されたすべての半導体層において連続していてもよい。例えば、分離領域が活性領域の下方に位置するとき、活性領域を含む分離領域の上方の全ての領域は平坦化されていなくてもよい。
【００９０】
一実施形態では、阻止領域は、阻止領域の周囲で環状になる導電チャネルによって囲まれた中央に存在し得る。したがって、図２Ａおよび図２Ｂに示されている阻止領域および導電チャネルの向きは逆にすることができる。
【００９１】
一実施形態では、トレンチおよび酸化の欠如は、導電コア（または中央阻止領域）が従来のデバイスよりも互いに接近することをもたらし得る。一例では、トレンチおよび酸化による従来のデバイスは、約２１μｍ〜２５μｍの間隔でコア（導電部または阻止部）を有し得る。しかしながら、現在のデバイスはトレンチおよび酸化を省略しているので、コア（導電部または阻止部）は、４μｍ、２μｍ〜６μｍ、または１μｍ〜８μｍ（中心間）のように、互いに非常に近くなり得る。
【００９２】
例えば、コアの中心間距離を約４μｍにして、高密度アレイを達成することができる。高密度は、同じ位相を有するコアを有するコヒーレントアレイを可能にし得る。また、フェイズドアレイ内のビームのコヒーレンスをある程度制御することができ、それは走査に使用するために小さなスポットに集束することができる。さらに、高密度アレイをより正確に制御することにより、本技術で達成された高密度アレイをレーザ兵器に使用することが可能になる。
【００９３】
この技術では、コヒーレントアレイを使用できる。つまり、すべてのコアの位相が同じであるか、コア間の位相を制御できるため、物理的にレーザを回転させなくても目的の場所にレーザビームを向けることができる。一例では、戦闘機において、別の戦闘機を照らすフェイズドアレイがノーズにあり、それによってフェイズドアレイはあらゆる方向に向くことができる。フェイズドアレイのビームのコヒーレンスを制御することにより、小さなスポットまでビームを集束させることができる。このような制御により、本発明を走査用途に使用することが可能になる。この構成は、熱放出を制御することができる大きな面積にわたって多くのコアを分散させることができ、また、コアのすべての位相を制御することにより、それらを集束させるなどして組み合わせることが可能となり、その結果、集束したときに単位面積あたり非常に大量の電力が得られるようにすべてのコアが連携してそれらの電力を結合するので、レーザ兵器においても有用であり得る。
【００９４】
典型的には、レーザは、活性領域に対して、レーザの上部にＰ領域を含み、レーザの下部にＮ領域を含む。しかしながら、活性領域に対して、Ｎ領域が上部にあり、Ｐ領域が下部にあることが有利ともなり得る。したがって、本明細書に記載のデバイスは、これらの向きのいずれかを用いて構成することができる。下部領域は、上部領域が下部領域の上方に成長する前に基板上に成長する。
【００９５】
一実施形態では、非平坦型のＶＣＳＥＬは、活性領域と、活性領域の上方に位置し第１の厚さを有する阻止領域と、阻止領域内に位置し第１の厚さよりも大きい第２の厚さを有する１つまたは複数の導電チャネルコアとを含み得る。阻止領域はインプラントを有することによって画定される。１つまたは複数の導電チャネルコアはインプラントを有していない。阻止領域は１つまたは複数の導電チャネルコアの外側にある。阻止領域と１つまたは複数の導電チャネルコアとは分離領域である。ＶＣＳＥＬは、分離領域の上方に位置する１つまたは複数の非平坦化半導体層の非平坦化半導体領域を含み得る。
【００９６】
一実施形態では、非平坦型のＶＣＳＥＬは、活性領域の上方または下方に位置し第１の厚さを有する阻止領域と、阻止領域内に位置し第１の厚さよりも大きい第２の厚さを有する１つまたは複数の導電チャネルコアとを含み得る。阻止領域はインプラントを有することによって画定される。１つまたは複数の導電チャネルコアはインプラントを有していない。阻止領域は１つまたは複数の導電チャネルコアの外側にある。阻止領域と１つまたは複数の導電チャネルコアとは分離領域である。ＶＣＳＥＬは、分離領域の上方に位置する１つまたは複数の非平坦化半導体層の非平坦化半導体領域を含み得る。
【００９７】
一実施形態では、非平坦型のＶＣＳＥＬは、第１の厚さを有する阻止領域と、阻止領域内に位置し第１の厚さよりも大きい第２の厚さを有する１つまたは複数の導電チャネルコ
アとを含み得る。阻止領域はインプラントを有することによって画定される。１つまたは複数の導電チャネルコアはインプラントを有していない。阻止領域は１つまたは複数の導電チャネルコアの外側にある。阻止領域と１つまたは複数の導電チャネルコアとは分離領域である。ＶＣＳＥＬは、分離領域の上方に位置する１つまたは複数の非平坦化半導体層の非平坦化半導体領域を含み得る。
【００９８】
したがって、非平坦型のＶＣＳＥＬは様々な構成を有することができる。一態様では、ＶＣＳＥＬは、活性領域の下方に底部平坦ミラー領域を含み、分離領域の上方に頂部非平坦ミラー領域を含み得る。一態様では、ＶＣＳＥＬは、活性領域の下方に底部非平坦ミラー領域を含み、分離領域の上方に頂部非平坦ミラー領域を含み得る。一態様では、ＶＣＳＥＬは、活性領域の下方に底部非平坦ミラー領域を含み、分離領域の上方に頂部平坦ミラー領域を含み得る。一態様では、ＶＣＳＥＬは、底部ミラー領域と活性領域との間の底部スペーサ領域、および／または活性領域と分離領域との間の頂部スペーサ領域を含み得る。一態様では、ＶＣＳＥＬは、阻止領域内に延在し、活性領域と接触する導電チャネルコアを含み得る。一態様では、導電チャネルコアは阻止領域を貫通し、頂部スペーサ領域と接触する。一態様では、阻止領域は、１ｎｍ〜５００ｎｍ、１ｎｍ〜３０ｎｍ、１ｎｍ〜１０ｎｍ、または１ｎｍ〜３ｎｍの厚さを有する。一態様では、導電チャネルコアは、１ｎｍ〜１０００ｎｍ、１ｎｍ〜６０ｎｍ、１ｎｍ〜２０ｎｍ、または１ｎｍ〜６ｎｍの厚さを有する。一態様では、導電チャネルコアは、約１μｍ〜約１０μｍ、または最大約２００μｍ（例えば、大型高出力デバイスの場合）の直径を有する。一態様では、導電チャネルコアは、約２μｍ〜約６μｍの直径を有する。
【００９９】
一実施形態では、ＶＣＳＥＬは、共通の阻止領域内に１つの導電チャネルコアまたは複数の導電チャネルコアを含み得る。一態様では、ＶＣＳＥＬは単一の導電チャネルコアを含み得る。一態様では、ＶＣＳＥＬは、単一の阻止領域内に単一の導電チャネルコアを含み得る。一態様では、ＶＣＳＥＬは、共通の阻止領域内に５つの導電チャネルコアを含み得る。一態様では、ＶＣＳＥＬのアレイは複数のＶＣＳＥＬを含み得る。
【０１００】
一実施形態では、導電チャネルコアは阻止領域よりも高い屈折率を有する。一態様では、阻止領域は導電チャネルコアよりも低い屈折率を有する。一態様では、導電チャネルコアは、約３．７〜３の屈折率を有する。一態様では、阻止領域は約３．７〜３の屈折率を有する。一態様では、導電チャネルコアの屈折率と阻止領域の屈折率との差は、約０．１、０．２、０．５、０．７、またはそれらの任意の値の間の任意の範囲であり得る。
【０１０１】
一実施形態では、ＶＣＳＥＬは、ＶＣＳＥＬに共通の特徴を欠いていてもよい。一態様では、ＶＣＳＥＬは酸化物開口部を有していなくてもよい。一態様では、ＶＣＳＥＬは酸化されていなくてもよい。一態様では、ＶＣＳＥＬは、分離領域を内部に有するメサを有していなくてもよい。
【０１０２】
一実施形態では、阻止領域は様々な種類のインプラントを有することができる。一態様では、インプラントはシリコンである。一態様では、インプラントは酸素である。一態様では、阻止層は、インプラントを追加した導電チャネルコアの基材を含む。一態様では、導電チャネルコアはＡｌＧａＡｓである。
【０１０３】
一実施形態では、頂部非平坦ミラー内のミラー層は、第１の頂部非平坦ミラー層が阻止領域の上方の下部領域を有し、この下部領域が導電チャネルコアの上方の上部領域に接続されるように構成された接続型の段差部を有する。
【０１０４】
一実施形態では、ＶＣＳＥＬは、非平坦頂部ミラー内にミラー層を含む。ＶＣＳＥＬは、第１の頂部非平坦ミラー層が阻止領域の上方の下部領域を有し、この下部領域が導電チ
ャネルコアの上方の上部領域に非接続とされるように構成された非接続型の段差部を有する。
【０１０５】
一実施形態では、ＶＣＳＥＬを製造する方法は、活性領域を有するＶＣＳＥＬを形成すること；活性領域の上方に分離領域を形成することであって、導電チャネルコアとともに阻止領域を有する分離領域を形成すること；および、分離領域の上方に１つまたは複数の半導体層の非平坦化半導体領域を形成することを含み得る。
【０１０６】
一実施形態では、ＶＣＳＥＬを製造する方法は、活性領域を有するＶＣＳＥＬを形成すること；活性領域の下方に分離領域を形成することであって、導電チャネルコアとともに阻止領域を有する分離領域を形成すること；および、分離領域の上方に１つまたは複数の半導体層の非平坦化半導体領域を形成することを含み得る。
【０１０７】
一実施形態では、ＶＣＳＥＬを製造する方法は、導電チャネルコアとともに阻止領域を有した分離領域を有するＶＣＳＥＬを形成すること；および、分離領域の上方に１つまたは複数の半導体層の非平坦化半導体領域を形成することを含み得る。
【０１０８】
一態様では、方法は、阻止領域となる導電層の領域にインプラントすることによって、導電層から阻止領域と１つまたは複数の導電チャネルコアとを形成することを含み得る。インプラントを有さない１つまたは複数の領域が、１つまたは複数の導電チャネルコアとなる。一態様では、方法は、阻止領域を形成すること、および第１の厚さを有するようにその阻止領域をエッチングすることを含み得る。第１の厚さは、１つまたは複数の導電チャネルコアの第２の厚さよりも小さい。一態様では、方法は、インプラントおよびエッチングを阻止するフォトレジストで導電層の頂部の１つまたは複数の領域を覆うことを含み得る。フォトレジストを設けた１つまたは複数の領域は１つまたは複数の導電チャネルコアを画定する。フォトレジストを有さない領域は阻止領域を画定する。また、方法は、フォトレジストなしで領域にインプラントして阻止領域を形成することを含み得る。一態様では、方法は、インプラントおよびエッチングを阻止するフォトレジストで導電層の頂部の１つまたは複数の領域を覆うことを含み得る。フォトレジストを設けた１つまたは複数の領域は１つまたは複数の導電チャネルコアを画定する。フォトレジストは阻止領域を画定する。方補王は、フォトレジストを有していない領域にインプラントして阻止領域を形成すること、および、阻止領域を部分的にエッチングして、薄化した阻止領域を残すことを含み得る。
【０１０９】
一態様では、方法は、阻止領域のエッチング後にフォトレジストを除去することを含み得る。一態様では、方法は、阻止領域のエッチング後にフォトレジストを除去すること、およびフォトレジストを除去した後に頂部非平坦ミラー領域を形成することを含み得る。阻止領域をエッチングする量は、頂部非平坦ミラー領域の上部ミラー層と下部ミラー層のオフセットを定義する。一態様では、方法は、阻止領域のエッチング後にフォトレジストを除去することと、およびフォトレジストを除去した後に非平坦化半導体領域を形成することを含み得る。阻止領域をエッチングする量は、非平坦化半導体領域の層のオフセットを規定する。
【０１１０】
一実施形態では、方法は、活性領域の下方に底部平坦ミラー領域を形成すること、および分離領域の上方に頂部非平坦ミラー領域を形成することを含み得る。一態様では、方法は、活性領域の下方に底部非平坦ミラー領域を形成すること、および分離領域の上方に頂部非平坦ミラー領域を形成することを含み得る。一態様では、方法は、活性領域の下方に底部非平坦ミラー領域を形成すること、および、分離領域の上方に頂部平坦ミラー領域を形成することを含み得る。一態様では、方法は、底部ミラー領域と活性領域との間に底部スペーサ領域を形成すること、および活性領域と阻止領域との間に頂部スペーサ領域を形
成することを含み得る。
【０１１１】
一態様では、方法は、その両方が活性領域に接触するように導電チャネルコアおよび阻止領域を形成することを含み得る。一態様では、方法は、その両方が上部スペーサ領域と接触するように導電チャネルコアおよび阻止領域を形成することを含み得る。一態様では、方法は、阻止領域内に複数の導電チャネルコアを有するように分離領域を形成することを含み得る。一態様では、方法は、阻止領域よりも高い屈折率を有するように導電チャネルコアを形成することを含み得る。一態様では、方法は、導電チャネルコアよりも低い屈折率を有するように阻止領域を形成することを含み得る。
【０１１２】
一態様では、方法は、ＭＯＣＶＤを使用して分離領域を形成することを含み得る。一態様では、方法は、ＭＯＣＶＤを使用して分離領域および頂部非平坦ミラー領域を形成することを含み得る。一態様では、方法は、ＭＯＣＶＤ、インプラント、およびエッチングを使用して、１つまたは複数の導電チャネルコアの周囲に阻止領域を形成することを含み得る。
【０１１３】
一態様では、方法は、頂部ミラー領域を平坦化することを省略し得る。
一態様では、方法は、ＶＣＳＥＬのアレイを形成することを含み得る。
一態様では、方法は、酸化物開口部を省略するようにＶＣＳＥＬを形成することを含み得る。一態様では、方法は、酸化されないようにＶＣＳＥＬを形成することを含み得る。一態様では、方法は、分離領域を有するメサを省略するようにＶＣＳＥＬを形成することを含み得る。
【０１１４】
一実施形態では、方法は、半導体領域を形成した後、半導体領域をリアクタから除去し、半導体領域のインプラントおよびエッチングを実行し、次にインプラントおよびエッチングされた半導体領域をリアクタ内に配置し、インプラントされエッチングされた半導体領域の上方に非平坦化半導体を形成することを含み得る。
【０１１５】
一実施形態では、非平坦型のＶＣＳＥＬは、活性領域の下方であって基板の上方に位置し第１の厚さを有する阻止領域と、阻止領域内に位置し第１の厚さよりも大きい第２の厚さを有する１つまたは複数の導電チャネルコアとを含み得る。一態様では、阻止領域はインプラントを有することによって画定される。１つまたは複数の導電チャネルコアはインプラントを有していない。阻止領域は１つまたは複数の導電チャネルコアの外側にある。阻止領域と１つまたは複数の導電チャネルコアは分離領域である。また、ＶＣＳＥＬは、分離領域の上方に位置する１つまたは複数の非平坦化半導体層の非平坦化半導体領域を含み得る。
【０１１６】
一態様では、ＶＣＳＥＬは、活性領域の上方に位置する頂部平坦ミラー領域と、活性領域の下方であって分離領域の上方に位置するかまたは分離領域を含む底部非平坦ミラー領域とを含み得る。一態様では、ＶＣＳＥＬは、活性領域の下方に位置する底部非平坦ミラー領域と、分離領域の上方に位置する頂部非平坦ミラー領域とを含み得る。一態様では、ＶＣＳＥＬは、活性領域の下方に位置する底部非平坦ミラー領域と、分離領域の上方に位置する頂部平坦ミラー領域とを含み得る。
【０１１７】
一態様では、ＶＣＳＥＬは、頂部ミラー領域と活性領域との間の頂部スペーサ領域、および／または活性領域と底部分離領域との間の底部スペーサ領域を含み得る。
一態様では、導電チャネルコアは阻止領域内に延在して基板と接触する。一態様では、導電チャネルコアは阻止領域を貫通し、基板上の底部ミラーの一部と接触する。一態様では、阻止領域は、１ｎｍ〜５００ｎｍ、１ｎｍ〜３０ｎｍ、１ｎｍ〜１０ｎｍ、または１ｎｍ〜３ｎｍの厚さを有する。一態様では、導電チャネルコアは、１ｎｍ〜１０００ｎｍ
、１ｎｍ〜６０ｎｍ、１ｎｍ〜２０ｎｍ、または１ｎｍ〜６ｎｍの厚さを有する。一態様では、導電チャネルコアは、約１μｍ〜約１０μｍ、または最大約２００μｍ（例えば、大型高出力デバイスの場合）の直径を有する。一態様では、導電チャネルコアは、約２μｍ〜約６μｍの直径を有する。一態様では、ＶＣＳＥＬは、共通の阻止領域内に複数の導電チャネルコアを含み得る。一態様では、ＶＣＳＥＬは、単一の導電チャネルコアを含み得る。一態様では、ＶＣＳＥＬは、単一の阻止領域内に単一の導電チャネルコアを含み得る。一態様では、ＶＣＳＥＬは、デバイス内に単一の導電チャネルコアを含み得る。
【０１１８】
一実施形態では、非平坦型のＶＣＳＥＬは、活性領域と、活性領域の上方に位置し第１の厚さを有する１つまたは複数の阻止コアと、阻止コアの周囲に位置し第１の厚さよりも大きい第２の厚さを有する１つまたは複数の導電チャネル周囲とを含み得る。阻止コアはインプラントを有することによって画定される。１つまたは複数の導電チャネル周囲はインプラントを有していない。導電チャネル周囲は１つまたは複数の阻止コアの外側にある。導電チャネル周囲と１つまたは複数の阻止コアとは分離領域である。ＶＣＳＥＬは、分離領域の上方に位置する１つまたは複数の非平坦化半導体層の非平坦化半導体領域を含み得る。
【０１１９】
一実施形態では、非平坦型のＶＣＳＥＬは、活性領域と、活性領域の下方であって基板上に位置し、第１の厚さを有する１つまたは複数の阻止コアと、阻止コアの周囲に位置し、第１の厚さよりも大きい第２の厚さを有する１つまたは複数の導電チャネル周囲とを含み得る。阻止コアはインプラントを有することによって画定される。１つまたは複数の導電チャネル周囲はインプラントを有していない。導電チャネル周囲は１つまたは複数の阻止コアの外側にある。導電チャネル周囲と１つまたは複数の阻止コアとは分離領域である。ＶＣＳＥＬは、分離領域の上方に位置する１つまたは複数の非平坦化半導体層の非平坦化半導体領域を含み得る。
【０１２０】
一実施形態では、ＶＣＳＥＬのアレイは、規則的パターンで配列された複数のＶＣＳＥＬを含み得る。複数のＶＣＳＥＬは複数の異なるタイプのＶＣＳＥＬを含む。各タイプのＶＣＳＥＬは異なる特性を有する。一態様では、ＶＣＳＥＬの各異なるタイプの異なる特性は、光学的開口寸法、光学的開口形状、光学的開口配向、または発散角のうちの１つまたは複数において相違を有する。一態様では、複数のＶＣＳＥＬはエミッタのサブアレイを含み、サブアレイは異なる特性を有する少なくとも２つの異なるタイプのＶＣＳＥＬを有する。一態様では、複数のＶＣＳＥＬは、３、４、５、６、または他の整数のエミッタのサブアレイを含み、サブアレイは、異なる特性を有する少なくとも２つの異なるタイプのＶＣＳＥＬを有する。一態様では、複数のＶＣＳＥＬは複数の固有のサブアレイを含む。一態様では、複数のＶＣＳＥＬは、多角形に配置されたエミッタのサブアレイを含み、サブアレイは異なる特性を有する少なくとも２つの異なるタイプのＶＣＳＥＬを有する。一態様では、複数のＶＣＳＥＬは、３、４、５、または６以上のエミッタのサブアレイを含み、サブアレイは、異なる特性を有する少なくとも２つの異なるタイプのＶＣＳＥＬを有する。ここで、３つのエミッタのサブアレイは三角形の形状であり、４つのエミッタのサブアレイは正方形の形状であり、５つのエミッタのサブアレイは五角形の形状であり、または６つのエミッタのサブアレイは六角形の形状である。一態様では、複数のＶＣＳＥＬは多角形形状のサブアレイを含み、多角形形状の各角部は１つまたは複数の個々のエミッタを有する。一態様では、複数のＶＣＳＥＬは多角形形状のサブアレイを含み、多角形形状の各角部はサブパターンに配置された１つまたは複数の個々のエミッタを有する。一態様では、複数のＶＣＳＥＬは、少なくとも２つの異なるタイプのエミッタを含む隣接エミッタのサブアレイを含む。一態様では、ＶＣＳＥＬの各異なるタイプの異なる特性は、光学的開口寸法に違いがある。一態様では、ＶＣＳＥＬの各異なるタイプの異なる特性は、光学的開口形状に違いがある。一態様では、ＶＣＳＥＬの各異なるタイプの異なる特性は、エミッタ間の相対光学開口配向角度に違いがある。一態様では、ＶＣＳＥＬの各異な
るタイプの異なる特性は、発散角に違いがある。一態様では、アレイは、ＶＣＳＥＬエミッタのランダムな分布を有していない。一態様では、ＶＣＳＥＬアレイは、一時的に動作不能または永久的に動作不能となり得る１つまたは複数の動作不能エミッタを含み得る。ただし、ＶＣＳＥＬエミッタは規則的パターンで存在している（ランダムではない）。
【０１２１】
一実施形態では、発光方法は、ＶＣＳＥＬの規則的パターンを有するＶＣＳＥＬアレイ内の複数のＶＣＳＥＬから光を放出することを含む。この方法は、いくつかのエミッタをランダムにオンにし、他のエミッタをオフにすることを含み得るか、あるいはＶＣＳＥＬアレイ内のランダムなエミッタが他のエミッタが発光していないところで発光していると見えるようにプログラムされ得る。
【０１２２】
当業者は、本明細書に開示された上記および他の工程および方法に関して、それらの工程および方法において実行される機能は異なる順序で実施されてもよいことを理解し得る。さらに、上記したステップおよび動作は単に例として提供されており、ステップおよび動作のいくつかは任意であり、開示された実施形態の本質から逸脱することなく、より少ないステップおよび動作と組み合わせたり、または追加のステップおよび動作に拡張されたりしてもよい。
【０１２３】
本開示は、様々な態様の例示であることが意図されており、本願に記載された特定の実施形態に限定されるべきではない。当業者には明らかであるように、その思想および範囲から逸脱することなく、多くの変更および変形を行うことができる。本明細書に列挙したものに加えて本開示の範囲内の機能的に等価な方法および装置が上記の説明から当業者には明らかである。そのような変更形態および変形形態は、添付の特許請求の範囲内に含まれることが意図されている。本開示は、そのような特許請求の範囲が権利を有する等価物の全範囲と共に、添付の特許請求の範囲の用語によってのみ限定されるべきである。本明細書で使用される用語は、特定の実施形態を説明することのみを目的としており、限定することを意図していない。
【０１２４】
概して、本明細書、特に添付の特許請求の範囲で使用される用語は、概して「オープン」用語として意図される。例えば、「含む」という用語は、「それに限定されないが含む」と解釈されるべきであり、「有する」という用語は、「少なくとも有する」と解釈されるべきである。特定の数が請求項で意図される場合、そのような意図は請求項に明示的に列挙され、そのような記載がない場合、そのような意図は存在しないことが当業者によって理解され得る。例えば、理解を助けるために、以下の添付の特許請求の範囲は、請求項の列挙を紹介するための導入句として「少なくとも１つ」および「１つまたは複数」の使用を含み得る。さらに、例えば「Ａ、Ｂ、およびＣのうちの少なくとも１つ」に類似した規則が使用される場合には、一般に、そのような構造は当業者がその規則を理解するという意味で意図される。例えば「Ａ、Ｂ、およびＣのうちの少なくとも１つを有するシステム」は、Ａ単独、Ｂ単独、Ｃ単独、ＡとＢ、ＡとＣ、ＢとＣ、および／またはＡとＢとＣとを有するシステムを含むが、これらに限定されない。明細書、特許請求の範囲、または図面のいずれであっても、２つ以上の代替用語を提示する語句は、用語のうちの１つを含み得ると理解されるべきである。例えば、「ＡまたはＢ」は、「Ａ」、または「Ｂ」、あるいは「ＡおよびＢ」の可能性を含むと理解され得る。
【０１２５】
さらに、本開示の特徴または態様がマーカッシュグループに関して説明されている場合、当業者であれば、開示がマーカッシュグループの任意の個々のメンバーまたはメンバーのサブグループに関しても説明されていることを理解し得る。
【０１２６】
当業者は理解するように、書面による説明を提供することなどに関するありとあらゆる目的のために、本明細書に開示されているすべての範囲は、ありとあらゆる可能な部分範
囲およびそれらの部分範囲の組み合わせも包含する。列挙した範囲はいずれも、同じ範囲を少なくとも半分、３分の１、４分の１、５分の１、１０分の１などに分割可能にするものとして認識され得る。当業者は理解するように、「〜まで」、「少なくとも」などのすべての用語は、列挙された数を含み、上記したように細分化した範囲に分割可能な範囲であることに言及する。最後に、当業者は理解するように、範囲は各個々の要素を含む。したがって、例えば、１〜３個のセルを有する群は、１個、２個、または３個のセルを有する群を指す。同様に、１〜５個のセルを有する群は、１、２、３、４個、または５個のセルを有する群などを指す。
【０１２７】
以上の説明から、本開示の様々な実施形態が例示の目的で本明細書に記載されていること、および本開示の範囲および思想から逸脱することなく様々な変形がなされ得ることが理解される。したがって、本明細書に開示されている様々な実施形態は限定することを意図するものではなく、真の範囲および思想は特許請求の範囲によって示される。
【０１２８】
本明細書に引用された全ての参考文献は、その全体が特定の参照により本明細書に組み込まれる。
【図１】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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