(57)【要約】      （修正有）【課題】検査の精度を高めるとともに、検査時間を短縮する表示ドライバを提供すること。【解決手段】表示ドライバは、第１〜第ｍの保持回路１０と、マルチプレクサ７０と、階調電圧を出力するＤ／Ａ変換器２０とを含み、テストモード時には、第１〜第ｍの保持回路１０は、その各々が含む第ｎのラッチ回路ＬＡｎの出力から第１〜第ｍのシリアル出力データとして、その各々が保持するｎビットの表示データをシリアル出力し、マルチプレクサ７０は、第１〜第ｍのシリアル出力データを時分割に第ｎのマルチプレクサ用出力端子ＰＱｎから出力し、第１〜第ｎのＤ／Ａ変換用入力端子ＤＡＩＮ１〜ＤＡＩＮｎの各々には、第ｎのマルチプレクサ用出力端子ＰＱｎを介して時分割に第１〜第ｍのシリアル出力データが入力され、Ｄ／Ａ変換器２０は、第１〜第ｍのシリアル出力データの各ビットのデータが入力される毎にＤ／Ａ変換を行い、階調電圧を出力する。【選択図】      図１
2006235067.tif 000002
【特許請求の範囲】
【請求項１】
その各々が少なくとも１画素のｎ（ｎは２以上の整数）ビットの表示データを保持して出力する第１〜第ｍ（ｍは２以上の整数）の保持回路と、
前記第１〜第ｍの保持回路から出力される複数画素の表示データを受け、通常動作モード時には前記複数画素の表示データを時分割に出力するマルチプレクサと、
第１〜第ｎのＤ／Ａ変換用入力端子を備え、前記第１〜第ｎのＤ／Ａ変換用入力端子を介して入力されたｎビットのデータに基づいてＤ／Ａ変換し、その出力を階調電圧として出力するＤ／Ａ変換器と、
を含み、
前記第１〜第ｍの保持回路の各々は、前記ｎビットの表示データの各ビットのデータをラッチする第１〜第ｎのラッチ回路を含み、
前記マルチプレクサは、第１〜第ｎのマルチプレクサ用出力端子を含み、
前記表示データを検査するテストモード時には、
前記第１〜第ｍの保持回路は、その各々が含む前記第ｎのラッチ回路の出力から第１〜第ｍのシリアル出力データとして、その各々が保持する前記ｎビットの表示データをシリアル出力し、
前記マルチプレクサは、前記第１〜第ｍのシリアル出力データを時分割に前記第ｎのマルチプレクサ用出力端子から出力し、
前記第１〜第ｎのＤ／Ａ変換用入力端子の各々には、前記第ｎのマルチプレクサ用出力端子を介して時分割に前記第１〜第ｍのシリアル出力データが入力され、
前記Ｄ／Ａ変換器は、前記第１〜第ｎのＤ／Ａ変換用入力端子に入力される前記第１〜第ｍのシリアル出力データの各ビットのデータが入力される毎にＤ／Ａ変換を行い、前記階調電圧を出力することを特徴とする表示ドライバ。
【請求項２】
請求項１において、
前記第１〜第ｍの保持回路の各々は、
スキャンイネーブル信号に基づいて前記第１〜第ｎのラッチ回路にラッチされている表示データを前記マルチプレクサに出力し、
前記スキャンイネーブル信号がノンアクティブに設定された場合は、前記第１〜第ｎのラッチ回路に保持されている前記第１〜第ｎビットのデータをそれぞれ異なる出力線を介して前記マルチプレクサに出力し、
前記スキャンイネーブル信号がアクティブに設定された場合は、前記第ｎのラッチ回路の出力端子から前記第１〜第ｎビットのデータをシリアル出力データとして前記マルチプレクサに出力することを特徴とする表示ドライバ。
【請求項３】
請求項２において、
前記第１〜第ｍの保持回路の各々は、
第１〜第（ｎ−１）のスキャン用スイッチ回路をさらに含み、
前記第１〜第（ｎ−１）のスキャン用スイッチ回路のうちの第ｋ（ｋは１以上の整数）のスキャン用スイッチ回路は、
前記第１〜第ｎのラッチ回路のうちの第ｋのラッチ回路からの出力と、前記表示データのうちの第（ｋ＋１）ビットのデータとを受け、
前記スキャンイネーブル信号がアクティブに設定された場合には、前記第ｋのラッチ回路の出力を第（ｋ＋１）のラッチ回路に出力し、
前記スキャンイネーブル信号がノンアクティブに設定された場合には、前記第（ｋ＋１）ビットのデータを第（ｋ＋１）のラッチ回路に出力することを特徴とする表示ドライバ。
【請求項４】
その各々が少なくとも１画素のｎ（ｎは２以上の整数）ビットの表示データを保持して出力する第１〜第ｍ（ｍは２以上の整数）の保持回路と、
前記第１〜第ｍの保持回路から出力される複数画素の表示データを受け、通常動作モード時には前記複数画素の表示データを時分割に出力するマルチプレクサと、
第１〜第ｎのＤ／Ａ変換用入力端子を備え、前記第１〜第ｎのＤ／Ａ変換用入力端子を介して入力されたｎビットのデータに基づいてＤ／Ａ変換し、その出力を階調電圧として出力するＤ／Ａ変換器と、
を含み、
前記第１〜第ｍの保持回路の各々は、前記ｎビットの表示データの各ビットのデータをラッチする第１〜第ｎのラッチ回路を含み、
前記マルチプレクサは、第１〜第ｎのマルチプレクサ用出力端子を含み、
前記表示データを検査するテストモード時には、
前記第１〜第ｍの保持回路は、その各々が含む前記第ｎのラッチ回路の出力から第１〜第ｍのシリアル出力データとして、その各々が保持する前記ｎビットの表示データをシリアル出力し、
前記第ｍの保持回路の前記第ｎのラッチ回路の出力から前記第１〜第ｍのシリアル出力データが順次に出力され、
前記マルチプレクサは、前記第１〜第ｍのシリアル出力データを前記第ｎのマルチプレクサ用出力端子に出力し、
前記第１〜第ｎのＤ／Ａ変換用入力端子の各々には、前記第ｎのマルチプレクサ用出力端子を介して順次に前記第１〜第ｍのシリアル出力データが入力され、
前記Ｄ／Ａ変換器は、前記第１〜第ｎのＤ／Ａ変換用入力端子に入力される前記第１〜第ｍのシリアル出力データの各ビットのデータが入力される毎にＤ／Ａ変換を行い、前記階調電圧を出力することを特徴とする表示ドライバ。
【請求項５】
請求項４において、
前記マルチプレクサは
前記テストモード時には、前記第１〜第ｍの保持回路のうち、前記第１〜第（ｍ−１）の保持回路の出力から入力されるデータを、前記第１〜第ｎのマルチプレクサ用出力端子に出力しないことを特徴とする表示ドライバ。
【請求項６】
請求項４又は５において、
前記第１〜第ｍの保持回路のうち、少なくとも第２〜第ｍの保持回路の各々は、前記テストモード時に前段の保持回路の第ｎのラッチ回路の出力が接続されるシリアルデータ入力端子を含み、
前記第１〜第ｍの保持回路の各々は、
スキャンイネーブル信号に基づいて、その各々が含む前記第１〜第ｎのラッチ回路にラッチされている表示データを前記マルチプレクサに出力し、
前記テストモード時には、前記スキャンイネーブル信号がアクティブに設定され、
前記第１〜第ｍの保持回路の各々は、前記第ｎのラッチ回路の出力端子から前記ｎビットの表示データをシリアル出力データとして出力し、
前記第２〜第ｍの保持回路の前記シリアルデータ入力端子には前段の保持回路の前記第ｎのラッチ回路の出力端子から出力される前記シリアル出力データが入力され、前記第ｍの保持回路の前記第ｎのラッチ回路の出力端子から前記第１〜第ｍのシリアル出力データが順次に前記マルチプレクサに出力されることを特徴とする表示ドライバ。
【請求項７】
請求項６において、
前記第１〜第ｍの保持回路の各々は、
第１〜第（ｎ−１）のスキャン用スイッチ回路と、
シリアル出力データ用スイッチ回路と、
をさらに含み、
前記第１〜第（ｎ−１）のスキャン用スイッチ回路のうちの第ｋ（ｋは１以上の整数）のスキャン用スイッチ回路は、
前記第１〜第ｎのラッチ回路のうちの第ｋのラッチ回路からの出力と、前記表示データのうちの第（ｋ＋１）ビットのデータとを受け、
前記スキャンイネーブル信号がアクティブに設定された場合には、前記第ｋのラッチ回路の出力を第（ｋ＋１）のラッチ回路に出力し、
前記スキャンイネーブル信号がノンアクティブに設定された場合には、前記第（ｋ＋１）ビットのデータを第（ｋ＋１）のラッチ回路に出力し、
前記第１〜第ｍの保持回路のうちの第Ｌ（Ｌは２以上の整数）の保持回路が含む前記シリアル出力データ用スイッチ回路は、
第（Ｌ−１）の保持回路の前記第ｎのラッチ回路からの出力と、前記表示データのうちの第１ビットのデータとを受け、
前記スキャンイネーブル信号がアクティブに設定された場合には、前記第（Ｌ−１）の保持回路の前記第ｎのラッチ回路からの出力を第２のラッチ回路に出力し、
前記スキャンイネーブル信号がノンアクティブに設定された場合には、前記表示データの第１ビットのデータを前記第２のラッチ回路に出力することを特徴とする表示ドライバ。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記通常動作モード時と、前記テストモード時とで、入力されたデータの出力経路を切り替えて出力するモードセレクタをさらに含み、
前記モードセレクタは、前記マルチプレクサの前記第１〜第ｎのマルチプレクサ用出力端子と接続された第１〜第ｎのモードセレクタ用入力端子と、前記マルチプレクサから入力された前記表示データを出力するための第１〜第ｎのモードセレクタ用出力端子を含み、
前記テストモード時には、前記モードセレクタは、アクティブに設定されたデジタル出力イネーブル信号を受け、前記第１〜第ｎのモードセレクタ用入力端子のうち、前記マルチプレクサの前記第ｎのマルチプレクサ用出力端子から出力される前記シリアル出力データを受ける第ｎのモードセレクタ用入力端子を、前記第１〜第ｎのモードセレクタ用出力端子のそれぞれに電気的に接続し、前記第ｎのラッチ回路からの前記シリアル出力データを前記第１〜第ｎのモードセレクタ用出力端子に出力することを特徴とする表示ドライバ。
【請求項９】
請求項８において、
前記モードセレクタは、第１〜第（ｎ−１）のモードセレクタ用スイッチ回路を含み、
第１〜第（ｎ−１）のモードセレクタ用スイッチ回路のうちの第ｋ（ｋは１以上の整数）のモードセレクタ用スイッチ回路は、
第ｋのモードセレクタ用入力端子に接続される第ｋのマルチプレクサ用出力端子からの出力と、第ｎのモードセレクタ用入力端子に接続される前記第ｎのマルチプレクサ用出力端子からの出力とを受け、
前記デジタル出力イネーブル信号がアクティブに設定された場合には、前記第ｎのマルチプレクサ用出力端子からの出力を前記第ｋのモードセレクタ用出力端子に出力し、
前記デジタル出力イネーブル信号がノンアクティブに設定された場合には、前記第ｋのマルチプレクサ用出力端子からの出力を前記第ｋのモードセレクタ用出力端子に出力することを特徴とする表示ドライバ。
【請求項１０】
その各々が少なくとも１画素の表示データを保持して出力する第１〜第ｍの保持回路と、
前記第１〜第ｍの保持回路から出力される複数画素の表示データを受け、通常動作モード時には前記複数画素の表示データを時分割に出力するマルチプレクサと、
前記マルチプレクサから出力される前記表示データをＤ／Ａ変換し、その出力を階調電圧として出力するＤ／Ａ変換器と、
前記Ｄ／Ａ変換器からの出力に基づく階調電圧が、その第１の入力端子に入力され、駆動電圧出力端子に駆動電圧を出力する出力セレクタと、
を含み、
前記第１〜第ｍの保持回路の各々は、１画素の表示データの各ビットのデータをラッチする第１〜第ｎ（ｎは２以上の整数）のラッチ回路を含み、
前記通常動作モード時には、
前記マルチプレクサは、前記複数画素の表示データを１画素毎に時分割して出力し、各画素の表示データの各ビットのデータを異なる配線を介して出力し、
前記Ｄ／Ａ変換器は、前記マルチプレクサによって出力される１画素の表示データに基づいて前記階調電圧を出力し、
前記出力セレクタは前記第１の入力端子に入力される前記階調電圧に基づいた前記駆動電圧を前記駆動電圧出力端子から出力し、
前記表示データの検査を行うテストモード時には、
前記第１〜第ｍの保持回路の各々は、前記第１〜第ｎのラッチ回路にラッチされているデータをシリアル出力データとして第ｎのラッチ回路の出力からシリアル出力し、
前記第１〜第ｍの保持回路の各々から出力される前記シリアル出力データは前記マルチプレクサを介して前記出力セレクタの第２の入力端子に入力され、
前記出力セレクタは、前記第２の入力端子に入力される前記シリアル出力データの各ビットのデータに基づいた電圧を前記駆動電圧出力端子に出力することを特徴とする表示ドライバ。
【請求項１１】
請求項１０において、
前記マルチプレクサは、
前記テストモード時には、前記第１〜第ｍの保持回路の各々から出力された各画素の前記シリアル出力データを、所定のビット数毎に時分割に出力することを特徴とする表示ドライバ。
【請求項１２】
請求項１０又は１１において、
前記第１〜第ｍの保持回路の各々は、
スキャンイネーブル信号に基づいて前記第１〜第ｎのラッチ回路にラッチされている表示データを前記マルチプレクサに出力し、
前記スキャンイネーブル信号がノンアクティブに設定された場合は、前記第１〜第ｎのラッチ回路に保持されている前記第１〜第ｎビットのデータをそれぞれ異なる出力線を介して前記マルチプレクサに出力し、
前記スキャンイネーブル信号がアクティブに設定された場合は、前記第ｎのラッチ回路の出力端子から前記第１〜第ｎビットのデータをシリアル出力データとして前記マルチプレクサに出力することを特徴とする表示ドライバ。
【請求項１３】
請求項１０において、
前記マルチプレクサは、前記表示データを出力するための第１〜第ｎのマルチプレクサ用出力端子を含み、
前記テストモード時には、前記第１〜第ｍの保持回路の各々から前記シリアル出力データとして出力される第１〜第ｍのシリアル出力データが前記第ｍの保持回路の前記第ｎのラッチ回路から順次に出力され、前記第ｍの保持回路から出力されるデータのうち、少なくとも前記第ｍの保持回路の前記第ｎのラッチ回路から順次に出力される前記第１〜第ｍのシリアル出力データを前記第ｎのマルチプレクサ用出力端子に出力することを特徴とする表示ドライバ。
【請求項１４】
請求項１０又は１３において、
前記第１〜第ｍの保持回路のうち、少なくとも第２〜第ｍの保持回路の各々は、前記テストモード時に前段の保持回路の第ｎのラッチ回路の出力が接続されるシリアルデータ入力端子を含み、
前記第１〜第ｍの保持回路の各々は、
スキャンイネーブル信号に基づいて前記第１〜第ｎのラッチ回路にラッチされている表示データを前記マルチプレクサに出力し、
前記通常動作モード時には、前記スキャンイネーブル信号がノンアクティブに設定され、前記第１〜第ｍの保持回路の各々は、前記第１〜第ｎのラッチ回路に保持されている前記第１〜第ｎビットのデータをそれぞれ異なる出力線を介して前記マルチプレクサに出力し、
前記テストモード時には、前記スキャンイネーブル信号がアクティブに設定され、
前記第１〜第ｍの保持回路の各々は、前記第ｎのラッチ回路の出力端子から前記第１〜第ｎビットのデータをシリアル出力データとして出力し、
前記第２〜第ｍの保持回路の前記シリアルデータ入力端子には前段の保持回路の前記第ｎのラッチ回路の出力端子から出力されるシリアル出力データが入力され、前記第ｍの保持回路の前記第ｎのラッチ回路の出力端子から前記第１〜第ｍのシリアル出力データが順次に前記マルチプレクサに出力されることを特徴とする表示ドライバ。
【請求項１５】
請求項１０乃至１４のいずれかにおいて、
前記出力セレクタと、前記マルチプレクサとの間にデジタル信号出力線が設けられ、
前記第１〜第ｍの保持回路の前記第１〜第ｎのラッチ回路のそれぞれは、前記表示データの第１〜第ｎビットのデータを記憶し、
前記マルチプレクサからの出力は、前記デジタル信号出力線を介して前記出力セレクタの前記第２の入力端子に入力され、
前記テストモード時には、
前記第１〜第ｍの保持回路に入力されるスキャンイネーブル信号がアクティブに設定され、前記第１〜第ｍの保持回路のそれぞれの前記第ｎのラッチ回路の出力端子から、前記第１〜第ｍの保持回路のそれぞれの前記第１〜第ｎビットのデータが前記シリアル出力データとして出力され、
前記第１〜第ｍの保持回路の各々から出力される前記シリアル出力データは、前記マルチプレクサ及び前記デジタル信号出力線を介して前記出力セレクタの前記第２の入力端子に入力され、
前記出力セレクタは、前記第２の入力端子に入力された前記シリアル出力データに基づいた電圧を前記駆動電圧出力端子から出力することを特徴とする表示ドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示ドライバに関する。
【背景技術】
【０００２】
表示パネルを駆動するための表示ドライバは、製品として出荷するために動作確認等の検査が行われる。例えばＴＦＴパネルを駆動する表示ドライバを検査する場合、検査項目の一つとして、表示ドライバから出力される駆動電圧を検査する。この場合、製品の表示ドライバから出力される駆動電圧はアナログであるため、その駆動電圧を一度Ａ／Ｄ変換し、その変換されたデジタルデータに基づいて検査を行う。
【０００３】
これに対して、近年の表示パネルに対する高解像度、高階調表示の要望を満たす表示パネルが広く普及し始めている。例えば高階調表示が可能なＴＦＴパネルを駆動する表示ドライバは、そのＴＦＴパネルの階調数に応じた複数種類の駆動電圧を出力する。しかしながら、階調数が多くなると、対応する駆動電圧の種類も多くなり、その駆動電圧をＡ／Ｄ変換する際の精度が要求される。これは製品の製造コストの削減を妨げる。また、検査の際にＡ／Ｄ変換に要する時間も製品の製造コストの削減を妨げる。
【０００４】
さらに、駆動電圧の種類がより多くなると、その駆動電圧を正確にＡ／Ｄ変換することが難しくなり、精度の高い検査が行えなくなるという問題も生じる。
【０００５】
また、上記のような検査手法では、製品の検査の際に表示ドライバのロジック回路部分の検査を行うことができないという問題も生じる。
【特許文献１】特開平６−２３５７５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、検査の精度を高めるとともに、検査時間を短縮する表示ドライバを提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、その各々が少なくとも１画素のｎ（ｎは２以上の整数）ビットの表示データを保持して出力する第１〜第ｍ（ｍは２以上の整数）の保持回路と、前記第１〜第ｍの保持回路から出力される複数画素の表示データを受け、通常動作モード時には前記複数画素の表示データを時分割に出力するマルチプレクサと、第１〜第ｎのＤ／Ａ変換用入力端子を備え、前記第１〜第ｎのＤ／Ａ変換用入力端子を介して入力されたｎビットのデータに基づいてＤ／Ａ変換し、その出力を階調電圧として出力するＤ／Ａ変換器と、を含み、前記第１〜第ｍの保持回路の各々は、前記ｎビットの表示データの各ビットのデータをラッチする第１〜第ｎのラッチ回路を含み、前記マルチプレクサは、第１〜第ｎのマルチプレクサ用出力端子を含み、前記表示データを検査するテストモード時には、前記第１〜第ｍの保持回路は、その各々が含む前記第ｎのラッチ回路の出力から第１〜第ｍのシリアル出力データとして、その各々が保持する前記ｎビットの表示データをシリアル出力し、前記マルチプレクサは、前記第１〜第ｍのシリアル出力データを時分割に前記第ｎのマルチプレクサ用出力端子から出力し、前記第１〜第ｎのＤ／Ａ変換用入力端子の各々には、前記第ｎのマルチプレクサ用出力端子を介して時分割に前記第１〜第ｍのシリアル出力データが入力され、前記Ｄ／Ａ変換器は、前記第１〜第ｎのＤ／Ａ変換用入力端子に入力される前記第１〜第ｍのシリアル出力データの各ビットのデータが入力される毎にＤ／Ａ変換を行い、前記階調電圧を出力する表示ドライバに関する。
【０００８】
本発明によれば、表示データを検査するテストモードでは、表示ドライバは、複数画素の表示データを時分割に駆動電圧出力端子からデジタルのシリアルデータとして出力することができる。これにより、テストモード時にテストパターンと一致判定する際に、デジタルのデータ同士での一致判定が可能となり、検査の精度の向上及び検査時間の短縮が可能となる。
【０００９】
また、本発明では、前記第１〜第ｍの保持回路の各々は、スキャンイネーブル信号に基づいて前記第１〜第ｎのラッチ回路にラッチされている表示データを前記マルチプレクサに出力し、前記スキャンイネーブル信号がノンアクティブに設定された場合は、前記第１〜第ｎのラッチ回路に保持されている前記第１〜第ｎビットのデータをそれぞれ異なる出力線を介して前記マルチプレクサに出力し、前記スキャンイネーブル信号がアクティブに設定された場合は、前記第ｎのラッチ回路の出力端子から前記第１〜第ｎビットのデータをシリアル出力データとして前記マルチプレクサに出力するようにしてもよい。
【００１０】
これにより、マルチプレクサは、スキャンイネーブル信号がアクティブに設定される場合に第１〜第ｍの保持回路の各々からのシリアル出力データを時分割に出力することができる。
【００１１】
また、本発明では、前記第１〜第ｍの保持回路の各々は、第１〜第（ｎ−１）のスキャン用スイッチ回路をさらに含み、前記第１〜第（ｎ−１）のスキャン用スイッチ回路のうちの第ｋ（ｋは１以上の整数）のスキャン用スイッチ回路は、前記第１〜第ｎのラッチ回路のうちの第ｋのラッチ回路からの出力と、前記表示データのうちの第（ｋ＋１）ビットのデータとを受け、前記スキャンイネーブル信号がアクティブに設定された場合には、前記第ｋのラッチ回路の出力を第（ｋ＋１）のラッチ回路に出力し、前記スキャンイネーブル信号がノンアクティブに設定された場合には、前記第（ｋ＋１）ビットのデータを第（ｋ＋１）のラッチ回路に出力するようにしてもよい。
【００１２】
これにより、第１〜第ｍの保持回路の各々は、スキャンイネーブル信号がアクティブに設定される場合に、その各々が含む第１〜第ｎのラッチ回路にラッチされているデータを、第ｎのラッチ回路の出力からシリアル出力データとして出力することができる。
【００１３】
また、本発明は、その各々が少なくとも１画素のｎ（ｎは２以上の整数）ビットの表示データを保持して出力する第１〜第ｍ（ｍは２以上の整数）の保持回路と、前記第１〜第ｍの保持回路から出力される複数画素の表示データを受け、通常動作モード時には前記複数画素の表示データを時分割に出力するマルチプレクサと、第１〜第ｎのＤ／Ａ変換用入力端子を備え、前記第１〜第ｎのＤ／Ａ変換用入力端子を介して入力されたｎビットのデータに基づいてＤ／Ａ変換し、その出力を階調電圧として出力するＤ／Ａ変換器と、を含み、前記第１〜第ｍの保持回路の各々は、前記ｎビットの表示データの各ビットのデータをラッチする第１〜第ｎのラッチ回路を含み、前記マルチプレクサは、第１〜第ｎのマルチプレクサ用出力端子を含み、前記表示データを検査するテストモード時には、前記第１〜第ｍの保持回路は、その各々が含む前記第ｎのラッチ回路の出力から第１〜第ｍのシリアル出力データとして、その各々が保持する前記ｎビットの表示データをシリアル出力し、前記第ｍの保持回路の前記第ｎのラッチ回路の出力から前記第１〜第ｍのシリアル出力データが順次に出力され、前記マルチプレクサは、前記第１〜第ｍのシリアル出力データを前記第ｎのマルチプレクサ用出力端子に出力し、前記第１〜第ｎのＤ／Ａ変換用入力端子の各々には、前記第ｎのマルチプレクサ用出力端子を介して順次に前記第１〜第ｍのシリアル出力データが入力され、前記Ｄ／Ａ変換器は、前記第１〜第ｎのＤ／Ａ変換用入力端子に入力される前記第１〜第ｍのシリアル出力データの各ビットのデータが入力される毎にＤ／Ａ変換を行い、前記階調電圧を出力する表示ドライバに関する。
【００１４】
本発明によれば、表示データを検査するテストモードでは、表示ドライバは、複数画素の表示データを順次に駆動電圧出力端子からデジタルのシリアルデータとして出力することができる。これにより、テストモード時にテストパターンと一致判定する際に、デジタルのデータ同士での一致判定が可能となり、検査の精度の向上及び検査時間の短縮が可能となる。
【００１５】
また、本発明では、前記マルチプレクサは前記テストモード時には、前記第１〜第ｍの保持回路のうち、前記第１〜第（ｍ−１）の保持回路の出力から入力されるデータを、前記第１〜第ｎのマルチプレクサ用出力端子に出力しないことを特徴とする表示ドライバ。
【００１６】
これにより、テストモード時には第ｍの保持回路が含む第１〜第ｎのラッチ回路の出力を第１〜第ｎのマルチプレクサ用出力端子に出力することができる。
【００１７】
また、本発明では、前記第１〜第ｍの保持回路のうち、少なくとも第２〜第ｍの保持回路の各々は、前記テストモード時に前段の保持回路の第ｎのラッチ回路の出力が接続されるシリアルデータ入力端子を含み、前記第１〜第ｍの保持回路の各々は、スキャンイネーブル信号に基づいて、その各々が含む前記第１〜第ｎのラッチ回路にラッチされている表示データを前記マルチプレクサに出力し、前記テストモード時には、前記スキャンイネーブル信号がアクティブに設定され、前記第１〜第ｍの保持回路の各々は、前記第ｎのラッチ回路の出力端子から前記ｎビットの表示データをシリアル出力データとして出力し、前記第２〜第ｍの保持回路の前記シリアルデータ入力端子には前段の保持回路の前記第ｎのラッチ回路の出力端子から出力される前記シリアル出力データが入力され、前記第ｍの保持回路の前記第ｎのラッチ回路の出力端子から前記第１〜第ｍのシリアル出力データが順次に前記マルチプレクサに出力されるようにしてもよい。
【００１８】
本発明によれば、第１〜第ｍの保持回路のうち、第ｍの保持回路は、テストモード時に第ｍの保持回路の第ｎのラッチ回路の出力端子から前記第１〜第ｍのシリアル出力データを順次に出力することができる。これにより、駆動電圧出力端子から第１〜第ｍの保持回路に保持されている各画素の表示データがデジタルのシリアルデータとして出力される。即ち、テストモード時には、駆動電圧出力端子からデジタルの表示データを検出することができるため、精度の高い検査ができる。
【００１９】
また、本発明では前記第１〜第ｍの保持回路の各々は、第１〜第（ｎ−１）のスキャン用スイッチ回路と、シリアル出力データ用スイッチ回路と、をさらに含み、前記第１〜第（ｎ−１）のスキャン用スイッチ回路のうちの第ｋ（ｋは１以上の整数）のスキャン用スイッチ回路は、前記第１〜第ｎのラッチ回路のうちの第ｋのラッチ回路からの出力と、前記表示データのうちの第（ｋ＋１）ビットのデータとを受け、前記スキャンイネーブル信号がアクティブに設定された場合には、前記第ｋのラッチ回路の出力を第（ｋ＋１）のラッチ回路に出力し、前記スキャンイネーブル信号がノンアクティブに設定された場合には、前記第（ｋ＋１）ビットのデータを第（ｋ＋１）のラッチ回路に出力し、前記第１〜第ｍの保持回路のうちの第Ｌ（Ｌは２以上の整数）の保持回路が含む前記シリアル出力データ用スイッチ回路は、第（Ｌ−１）の保持回路の前記第ｎのラッチ回路からの出力と、前記表示データのうちの第１ビットのデータとを受け、前記スキャンイネーブル信号がアクティブに設定された場合には、前記第（Ｌ−１）の保持回路の前記第ｎのラッチ回路からの出力を第２のラッチ回路に出力し、前記スキャンイネーブル信号がノンアクティブに設定された場合には、前記表示データの第１ビットのデータを前記第２のラッチ回路に出力するようにしてもよい。
【００２０】
これにより、第１〜第ｍの保持回路は、その各々に保持されている表示データの各ビットのデータを第ｍの保持回路の第ｎのラッチ回路の出力端子から出力するか否かを切り替えることができる。
【００２１】
また、本発明では、前記通常動作モード時と、前記テストモード時とで、入力されたデータの出力経路を切り替えて出力するモードセレクタをさらに含み、前記モードセレクタは、前記マルチプレクサの前記第１〜第ｎのマルチプレクサ用出力端子と接続された第１〜第ｎのモードセレクタ用入力端子と、前記マルチプレクサから入力された前記表示データを出力するための第１〜第ｎのモードセレクタ用出力端子を含み、前記テストモード時には、前記モードセレクタは、アクティブに設定されたデジタル出力イネーブル信号を受け、前記第１〜第ｎのモードセレクタ用入力端子のうち、前記マルチプレクサの前記第ｎのマルチプレクサ用出力端子から出力される前記シリアル出力データを受ける第ｎのモードセレクタ用入力端子を、前記第１〜第ｎのモードセレクタ用出力端子のそれぞれに電気的に接続し、前記第ｎのラッチ回路からの前記シリアル出力データを前記第１〜第ｎのモードセレクタ用出力端子に出力するようにしてもよい。
【００２２】
本発明によれば、表示データを検査するテストモードでは、マルチプレクサからシリアル出力される表示データが、モードセレクタによりＤ／Ａ変換器の各入力端子に同じく入力されるため、駆動電圧出力端子から表示データの各ビットに応じた電圧をシリアルに出力することができる。このシリアルに出力される電圧を検出することで、表示データの各ビットのデータを読み取ることが可能となるため、テストモード時にテストパターンと一致判定する際に、デジタルのデータ同士での一致判定が可能となり、検査の精度の向上及び検査時間の短縮が可能となる。
【００２３】
また、本発明では、前記モードセレクタは、第１〜第（ｎ−１）のモードセレクタ用スイッチ回路を含み、第１〜第（ｎ−１）のモードセレクタ用スイッチ回路のうちの第ｋ（ｋは１以上の整数）のモードセレクタ用スイッチ回路は、第ｋのモードセレクタ用入力端子に接続される第ｋのマルチプレクサ用出力端子からの出力と、第ｎのモードセレクタ用入力端子に接続される前記第ｎのマルチプレクサ用出力端子からの出力とを受け、前記デジタル出力イネーブル信号がアクティブに設定された場合には、前記第ｎのマルチプレクサ用出力端子からの出力を前記第ｋのモードセレクタ用出力端子に出力し、前記デジタル出力イネーブル信号がノンアクティブに設定された場合には、前記第ｋのマルチプレクサ用出力端子からの出力を前記第ｋのモードセレクタ用出力端子に出力するようにしてもよい。
【００２４】
また、本発明は、その各々が少なくとも１画素の表示データを保持して出力する第１〜第ｍの保持回路と、前記第１〜第ｍの保持回路から出力される複数画素の表示データを受け、通常動作モード時には前記複数画素の表示データを時分割に出力するマルチプレクサと、前記マルチプレクサから出力される前記表示データをＤ／Ａ変換し、その出力を階調電圧として出力するＤ／Ａ変換器と、前記Ｄ／Ａ変換器からの出力に基づく階調電圧が、その第１の入力端子に入力され、駆動電圧出力端子に駆動電圧を出力する出力セレクタと、を含み、前記第１〜第ｍの保持回路の各々は、１画素の表示データの各ビットのデータをラッチする第１〜第ｎ（ｎは２以上の整数）のラッチ回路を含み、前記通常動作モード時には、前記マルチプレクサは、前記複数画素の表示データを１画素毎に時分割して出力し、各画素の表示データの各ビットのデータを異なる配線を介して出力し、前記Ｄ／Ａ変換器は、前記マルチプレクサによって出力される１画素の表示データに基づいて前記階調電圧を出力し、前記出力セレクタは前記第１の入力端子に入力される前記階調電圧に基づいた前記駆動電圧を前記駆動電圧出力端子から出力し、前記表示データの検査を行うテストモード時には、前記第１〜第ｍの保持回路の各々は、前記第１〜第ｎのラッチ回路にラッチされているデータをシリアル出力データとして第ｎのラッチ回路の出力からシリアル出力し、前記第１〜第ｍの保持回路の各々から出力される前記シリアル出力データは前記マルチプレクサを介して前記出力セレクタの第２の入力端子に入力され、前記出力セレクタは、前記第２の入力端子に入力される前記シリアル出力データの各ビットのデータに基づいた電圧を前記駆動電圧出力端子に出力する表示ドライバに関する。
【００２５】
本発明によれば、表示データを検査するテストモードでは、表示ドライバは、複数画素の表示データを駆動電圧出力端子からデジタルのシリアルデータとして出力することができる。これにより、テストモード時にテストパターンと一致判定する際に、デジタルのデータ同士での一致判定が可能となり、検査の精度の向上及び検査時間の短縮が可能となる。また、通常動作モード時において、駆動電圧出力端子から駆動電圧を出力しないように設定することができる。
【００２６】
また、本発明では、前記マルチプレクサは、前記テストモード時には、前記第１〜第ｍの保持回路の各々から出力された各画素の前記シリアル出力データを、所定のビット数毎に時分割に出力するようにしてもよい。
【００２７】
これにより、テストモード時に複数の画素の表示データの各ビットのデータを時分割に出力することができるため、駆動電圧出力端子から複数の画素の表示データを複数ビットのデジタルのデータとして取得することができる。即ち、精度の高い検査を短時間で行うことができる。
【００２８】
また、本発明では、前記第１〜第ｍの保持回路の各々は、スキャンイネーブル信号に基づいて前記第１〜第ｎのラッチ回路にラッチされている表示データを前記マルチプレクサに出力し、前記スキャンイネーブル信号がノンアクティブに設定された場合は、前記第１〜第ｎのラッチ回路に保持されている前記第１〜第ｎビットのデータをそれぞれ異なる出力線を介して前記マルチプレクサに出力し、前記スキャンイネーブル信号がアクティブに設定された場合は、前記第ｎのラッチ回路の出力端子から前記第１〜第ｎビットのデータをシリアル出力データとして前記マルチプレクサに出力するようにしてもよい。
【００２９】
また、本発明では、前記マルチプレクサは、前記表示データを出力するための第１〜第ｎのマルチプレクサ用出力端子を含み、前記テストモード時には、前記第１〜第ｍの保持回路の各々から前記シリアル出力データとして出力される第１〜第ｍのシリアル出力データが前記第ｍの保持回路の前記第ｎのラッチ回路から順次に出力され、前記第ｍの保持回路から出力されるデータのうち、少なくとも前記第ｍの保持回路の前記第ｎのラッチ回路から順次に出力される前記第１〜第ｍのシリアル出力データを前記第ｎのマルチプレクサ用出力端子に出力するようにしてもよい。
【００３０】
また、本発明では、前記第１〜第ｍの保持回路のうち、少なくとも第２〜第ｍの保持回路の各々は、前記テストモード時に前段の保持回路の第ｎのラッチ回路の出力が接続されるシリアルデータ入力端子を含み、前記第１〜第ｍの保持回路の各々は、スキャンイネーブル信号に基づいて前記第１〜第ｎのラッチ回路にラッチされている表示データを前記マルチプレクサに出力し、前記通常動作モード時には、前記スキャンイネーブル信号がノンアクティブに設定され、前記第１〜第ｍの保持回路の各々は、前記第１〜第ｎのラッチ回路に保持されている前記第１〜第ｎビットのデータをそれぞれ異なる出力線を介して前記マルチプレクサに出力し、前記テストモード時には、前記スキャンイネーブル信号がアクティブに設定され、前記第１〜第ｍの保持回路の各々は、前記第ｎのラッチ回路の出力端子から前記第１〜第ｎビットのデータをシリアル出力データとして出力し、前記第２〜第ｍの保持回路の前記シリアルデータ入力端子には前段の保持回路の前記第ｎのラッチ回路の出力端子から出力されるシリアル出力データが入力され、前記第ｍの保持回路の前記第ｎのラッチ回路の出力端子から前記第１〜第ｍのシリアル出力データが順次に前記マルチプレクサに出力されるようにしてもよい。
【００３１】
また、本発明では、前記出力セレクタと、前記マルチプレクサとの間にデジタル信号出力線が設けられ、前記第１〜第ｍの保持回路の前記第１〜第ｎのラッチ回路のそれぞれは、前記表示データの第１〜第ｎビットのデータを記憶し、前記マルチプレクサからの出力は、前記デジタル信号出力線を介して前記出力セレクタの前記第２の入力端子に入力され、前記テストモード時には、前記第１〜第ｍの保持回路に入力されるスキャンイネーブル信号がアクティブに設定され、前記第１〜第ｍの保持回路のそれぞれの前記第ｎのラッチ回路の出力端子から、前記第１〜第ｍの保持回路のそれぞれの前記第１〜第ｎビットのデータが前記シリアル出力データとして出力され、前記第１〜第ｍの保持回路の各々から出力される前記シリアル出力データは、前記マルチプレクサ及び前記デジタル信号出力線を介して前記出力セレクタの前記第２の入力端子に入力され、前記出力セレクタは、前記第２の入力端子に入力された前記シリアル出力データに基づいた電圧を前記駆動電圧出力端子から出力するようにしてもよい。
【００３２】
本発明によれば、テストモード時に第１〜第ｍの保持回路の第１〜第ｎのラッチ回路にラッチされているデータを出力セレクタの第２の入力端子にシリアル出力することができる。これにより、テストモード時に駆動電圧出力端子から表示データをシリアル出力することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３４】
１．第１実施形態
１．１．表示ドライバ
図１は、第１実施形態にかかる表示ドライバ１００を示す図である。表示ドライバ１００は、例えば各々が１画素分の表示データを記憶する保持回路１０Ａ〜１０Ｃ（広義には第１〜第ｍの保持回路）を含む。また、表示ドライバ１００は、表示データをＤ／Ａ変換するＤ／Ａ変換器２０と、保持回路１０Ａ〜１０Ｃの出力を受けるマルチプレクサ７０と、マルチプレクサ７０の出力レベルを調整するレベルインターフェース３０を含む。さらに表示ドライバ１００は、Ｄ／Ａ変換器２０の出力を受けて、駆動電圧を出力するバッファ回路４０と、駆動電圧を出力する駆動電圧出力端子ＶＯＵＴとを含む。表示ドライバ１００は、前述の構成要素を全て含む必要はなく、例えばレベルインターフェース３０やバッファ回路４０を省略する構成も可能である。
【００３５】
図１の表示データ１００は、Ｒ画素、Ｇ画素、Ｂ画素の３画素をマルチプレクス駆動する場合の構成例を示し、保持回路１０ＡにはＲ画素の表示データが保持され、保持回路１０ＢにはＧ画素の表示データが保持され、保持回路１０ＣにはＢ画素の表示データが保持されるが、これに限定されない。例えば、表示ドライバ１００に、複数の保持回路１０を用意し、例えば６画素、９画素等の複数の画素をマルチプレクス駆動させるようにしてもよい。
【００３６】
Ｄ／Ａ変換器２０は、各入力端子ＤＡＩＮ１〜ＤＡＩＮｎを介して入力されるｎビットのデータに基づいてＤ／Ａ変換を行い、ｎビットのデータに対応する階調電圧をＤ／Ａ変換器２０の出力端子ＤＡＱに出力する。
【００３７】
各保持回路１０Ａ〜１０Ｃは、複数の入力端子ＬＩＮ１〜ＬＩＮｎと、複数の出力端子ＬＱ１〜ＬＱｎを含み、複数の入力端子ＬＩＮ１〜ＬＩＮｎに１画素の表示データが入力される。具体的には、各保持回路１０Ａ〜１０Ｃの各入力端子ＬＩＮ１〜ＬＩＮｎに対して、１画素のｎビットの表示データの各ビットのデータが入力される。例えば保持回路１０Ａの入力端子ＬＩＮ１には、Ｒ画素の表示データの第１ビットのデータＲ１が入力され、入力端子ＬＩＮ２には、Ｒ画素の表示データの第２ビットのデータＲ２が入力され、入力端子ＬＩＮｎには、表示データの第ｎビットのデータＲｎが入力される。
【００３８】
同様にして、保持回路１０Ｂの各入力端子ＬＩＮ１〜ＬＩＮｎにはＧ画素の表示データの各ビットのデータＧ１〜Ｇｎが入力され、保持回路１０Ｃの各入力端子ＬＩＮ１〜ＬＩＮｎにはＢ画素の表示データの各ビットのデータＢ１〜Ｂｎが入力される。
【００３９】
保持回路１０Ａ〜１０Ｃは、スキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブに設定された場合、クロックＤＴＬＨＣＫに基づいて、各入力端子ＬＩＮ１〜ＬＩＮｎに入力されたｎビットの表示データを保持し、ｎビットの表示データの各ビットのデータを各出力端子ＬＱ１〜ＬＱｎから出力する。
【００４０】
一方、スキャンイネーブル信号ＳＣＡＮＥＮがアクティブに設定された場合、保持回路１０Ａ〜１０Ｃは、保持しているｎビットの表示データの各ビットのデータを例えば出力端子ＬＱｎからスキャンクロックＳＣＡＮＣＫに基づいてシリアル出力する。この場合、シリアル出力とは、例えば第ｎビットのデータを出力端子ＬＱｎから出力し、次に第（ｎ−１）ビットのデータを出力端子ＬＱｎから出力し、その後、順番に第１ビットのデータまで出力することを意味し、このシリアル出力によって出力される一連の第ｎ〜第１ビットのデータをシリアル出力データと呼ぶ。
【００４１】
例えば、テストモード時にはスキャンイネーブル信号ＳＣＡＮＥＮが一定の期間、アクティブに設定され、保持回路１０Ａの出力端子ＬＱｎから第１のシリアル出力データがマルチプレクサ７０に出力される。同様に、保持回路１０Ｂからは第２のシリアル出力データがマルチプレクサ７０に出力され、保持回路１０Ｃからは第３のシリアル出力データ（広義には第ｍのシリアル出力データ）がマルチプレクサ７０に出力される。
【００４２】
マルチプレクサ７０は、複数の入力端子ＡＩＮ１〜ＡＩＮｎ、ＢＩＮ１〜ＢＩＮｎ、ＣＩＮ１〜ＣＩＮｎを含み、例えば入力端子ＡＩＮ１〜ＡＩＮｎには保持回路１０Ａ（広義には第ｍの保持回路）の出力端子ＬＱ１〜ＬＱｎを介してＲ画素の表示データの各ビットのデータＲ１〜Ｒｎが入力される。同様にして、入力端子ＢＩＮ１〜ＢＩＮｎには保持回路１０ＢからＧ画素の表示データの各ビットのデータＧ１〜Ｇｎが入力され、入力端子ＣＩＮ１〜ＣＩＮｎには保持回路１０ＣからＢ画素の表示データの各ビットのデータＢ１〜Ｂｎが入力される。
【００４３】
また、マルチプレクサ７０は第１〜第ｎのマルチプレクサ用出力端子ＰＱ１〜ＰＱｎを含み、各保持回路１０Ａ〜１０Ｃから出力されたデータを、マルチプレクサ制御信号ＤＥＮＡ−Ａ、ＤＥＮＡ−Ｂ、ＤＥＮＡ−Ｃに基づいて各マルチプレクサ用出力端子ＰＱ１〜ＰＱｎから出力する。例えば、通常動作モードでは、各保持回路１０Ａ〜１０Ｃから出力される各画素の表示データを画素毎に時分割に第１〜第ｎのマルチプレクサ用出力端子ＰＱ１〜ＰＱｎから出力する。具体的には、例えば入力端子ＡＩＮ１〜ＡＩＮｎに入力されたＲ画素の表示データの各ビットのデータＲ１〜Ｒｎをマルチプレクサ用出力端子ＰＱ１〜ＰＱｎから出力する。その後、入力端子ＢＩＮ１〜ＢＩＮｎに入力されたＧ画素の表示データの各ビットのデータＧ１〜Ｇｎをマルチプレクサ用出力端子ＰＱ１〜ＰＱｎから出力した後、入力端子ＣＩＮ１〜ＣＩＮｎに入力されたＢ画素の表示データの各ビットのデータＢ１〜Ｂｎをマルチプレクサ用出力端子ＰＱ１〜ＰＱｎから出力する。
【００４４】
一方、テストモード時には、各保持回路１０Ａ〜１０Ｃの出力端子ＬＱｎから第１〜第３のシリアル出力データ（広義には第１〜第ｍのシリアル出力データ）がマルチプレクサ７０に出力される。この場合、マルチプレクサ７０は第１〜第３のシリアル出力データを例えば１ビットのデータ毎（広義には所定のビット数毎）に時分割にマルチプレクサ用出力端子ＰＱｎから出力する。
【００４５】
なお、図１では、マルチプレクサ７０に３つの保持回路１０Ａ〜１０Ｃが接続される構成例が示されているがこれに限定されない。第１〜第ｍの保持回路、即ちｍ個の保持回路がマルチプレクサ７０に接続される場合には、ｍ種類のマルチプレクサ制御信号を用いるようにしてもよい。
【００４６】
モードセレクタ６０は、複数の入力端子ＭＩＮ１〜ＭＩＮｎ（広義には第１〜第ｎのモードセレクタ用入力端子）と複数の出力端子ＭＱ１〜ＭＱｎ（広義には第１〜第ｎのモードセレクタ用出力端子）を含む。各入力端子ＭＩＮ１〜ＭＩＮｎはマルチプレクサ７０のマルチプレクサ用出力端子ＰＱ１〜ＰＱｎと接続される。モードセレクタ６０は、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮに基づいて各入力端子ＭＩＮ１〜ＭＩＮｎと各出力端子ＭＱ１〜ＭＱｎとの接続を切り替える。具体的には、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定されると、各入力端子ＭＩＮ１〜ＭＩＮｎと各出力端子ＭＱ１〜ＭＱｎとを一対一に接続する。この場合、例えば入力端子ＭＩＮ１は出力端子ＭＱ１と接続され、例えば入力端子ＭＩＮｎは出力端子ＭＱｎと接続される。一方、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定されると、入力端子ＭＩＮｎが各出力端子ＭＱ１〜ＭＱｎに接続される。例えば、入力端子ＭＩＮ１は出力端子ＭＱｎと接続され、入力端子ＭＩＮｎは出力端子ＭＱｎと接続される。
【００４７】
テストモード時では、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定され、スキャンイネーブル信号ＳＣＡＮＥＮが一定期間アクティブに設定される。この場合、各保持回路１０Ａ〜１０Ｃの出力端子ＬＱｎから第１〜第３のシリアル出力データがシリアル出力される。そして、このシリアル出力された第１〜第３のシリアル出力データはマルチプレクサ７０によって１ビット毎に時分割にモードセレクタ６０に出力され、モードセレクタ６０の各出力端子ＭＱ１〜ＭＱｎから出力される。即ち、この場合にはモードセレクタ６０の各出力端子ＭＱ１〜ＭＱｎから同じパルスが出力されることになる。これにより、モードセレクタ６０の後段のＡ／Ｄ変換器２０は、テストモード時においてハイレベル又はローレベルの電圧を出力することでデジタルデータを駆動電圧出力端子ＶＯＵＴから出力することができる。
【００４８】
レベルインターフェース３０は、モードセレクタ６０からｎビットの表示データを受け、後段のＤ／Ａ変換器２０に適した信号レベルに調整して、Ｄ／Ａ変換器２０に出力する。例えば、レベルインターフェース３０は、信号レベルの調整に関して電圧ＶＤＨの供給を受けるがこれに限定されない。レベルインターフェース３０は、モードセレクタ６０の各出力端子ＭＱ１〜ＭＱｎからそれぞれ別系統の配線でｎビットの表示データを受ける。
【００４９】
具体的には、レベルインターフェース３０は、例えばモードセレクタ６０の出力端子ＭＱ１の出力に対してレベル調整を施し、Ｄ／Ａ変換器２０の入力端子ＤＡＩＮ１に出力する。同様にして、レベルインターフェース３０はモードセレクタ６０の各出力端子ＭＱ２〜ＭＱｎの出力に対してレベル調整を施し、Ｄ／Ａ変換器２０の各入力端子ＤＡＩＮ２〜ＤＡＩＮｎに出力する。
【００５０】
通常動作モード時には、例えばスキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブに設定され、且つ、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定される。この場合、各保持回路１０Ａ〜１０Ｃから各出力端子ＬＱ１〜ＬＱｎを介してｎビットの表示データが出力され、マルチプレクサ７０によって画素毎に時分割に出力される。そして、Ｄ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎには、モードセレクタ６０及びレベルインターフェース３０を介してｎビットの表示データの各ビットのデータに対応する信号が入力される。具体的には、例えばＲ画素のデータが出力されるときには入力端子ＤＡＩＮ１にはＲ画素の表示データの第１ビットのデータＲ１に相当する信号が入力され、入力端子ＤＡＩＮ２にはＲ画素の表示データの第２ビットのデータＲ２に相当する信号が入力される。同様にして、入力端子ＤＡＩＮｎにはＲ画素の表示データの第ｎビットのデータＲｎに相当する信号が入力される。Ｇ画素、Ｂ画素についても同様であり、広義には第ｍの保持回路から出力される表示データについても同様である。
【００５１】
このようにして、通常動作モード時には、Ｄ／Ａ変換器２０は、画素毎に時分割出力されたｎビットの表示データに基づいて階調電圧を出力する。
【００５２】
また、テストモード時では、各保持回路１０Ａ〜１０Ｃの出力端子ＬＱｎから第１〜第３のシリアル出力データがシリアル出力され、マルチプレクサ７０によって１ビット毎に時分割に出力される。そして、時分割に出力されたデータは、モードセレクタ６０及びレベルインターフェース３０を介してＤ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎにシリアルで入力される。即ち、Ｄ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎには共通の信号が入力される。つまり、この場合には、Ｄ／Ａ変換器２０は、各入力端子ＤＡＩＮ１〜ＤＡＩＮｎの全てに同じハイレベル又はローレベルの電圧が入力されるため、これに基づいてＤ／Ａ変換を行い、ハイレベル又はローレベルの２種類の電圧を出力端子ＤＡＱから出力する。なお、Ｄ／Ａ変換器２０には電圧ＶＤＨが供給されるが、これに限定されない。
【００５３】
なお、本実施形態では、レベルインターフェース３０を省略し、モードセレクタ６０の各出力端子ＭＱ１〜ＭＱｎをＤ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎに接続するようにしてもよい。
【００５４】
バッファ回路４０は、Ｄ／Ａ変換器２０の出力端子ＤＡＱから出力される階調電圧を受け、駆動電圧出力端子ＶＯＵＴに出力する。
【００５５】
以下に、例えば１画素の表示データは６ビット（広義にはｎビット、ｎは整数）のデータで構成され、保持回路１０には例えば１画素分の表示データである６ビットのデータが記憶される場合の表示ドライバの構成例を示すが、これに限定されない。
【００５６】
１．２．保持回路
図２は、保持回路１０の構成例を示す図である。図１の保持回路１０Ａ〜１０Ｃはそれぞれ、図２の保持回路１０と同様に構成される。図２の保持回路１０は、第１〜第ｎのラッチ回路ＬＡ１〜ＬＡｎと、第１〜第ｎ−１のスキャン用スイッチ回路ＳＳ１〜ＳＳｎ−１を含む。なお、図２では、６ビットの表示データを保持する場合の構成例が示され、保持回路１０は６つのラッチ回路ＬＡ１〜ＬＡ６と、５つ（６−１＝５）のスキャン用スイッチ回路ＳＳ１〜ＳＳ５を含む。
【００５７】
各ラッチ回路ＬＡ１〜ＬＡ６の出力Ｑは保持回路１０の出力端子ＬＱ１〜ＬＱ６に接続される。ラッチ回路ＬＡ１の入力Ｄには保持回路１０の入力端子ＬＩＮ１が接続される。残りの各ラッチ回路ＬＡ２〜ＬＡ６の入力Ｄには各スキャン用スイッチ回路ＳＳ１〜ＳＳ５の出力が接続される。例えばラッチ回路ＬＡ２の入力Ｄにはスキャン用スイッチ回路ＳＳ１の出力が接続され、例えば、ラッチ回路ＬＡ６の入力Ｄにはスキャン用スイッチ回路ＳＳ５の出力が接続される。
【００５８】
各ラッチ回路ＬＡ１〜ＬＡ６のクロック入力Ｃには、スキャンクロックＳＣＡＮＣＫ又はクロックＤＴＬＨＣＫに基づくクロックが入力され、各ラッチ回路ＬＡ１〜ＬＡ６の反転クロック入力ＸＣには、クロック入力Ｃに入力される信号の反転信号が入力される。これにより、各ラッチ回路ＬＡ１〜ＬＡ６は、各ラッチ回路ＬＡ１〜ＬＡ６の入力Ｄに入力されたデータのラッチや、各ラッチ回路ＬＡ１〜ＬＡ６の出力Ｑからのデータの出力を行う。なお、各ラッチ回路ＬＡ１〜ＬＡ６は、例えばＤ−ＦＦ（ディレイ・フリップフロップ）で構成される。
【００５９】
各ラッチ回路ＬＡ１〜ＬＡ６のうちの第ｋ（ｋはｎ以下の整数）のラッチ回路ＬＡｋの出力Ｑは、各スキャン用スイッチ回路ＳＳ１〜ＳＳｎ−１のうちの第ｋのスキャン用スイッチ回路ＳＳｋに接続される。例えば第３のラッチ回路ＬＡ３の出力Ｑは第３のスキャン用スイッチ回路ＳＳ３に接続される。また、各スキャン用スイッチ回路ＳＳ１〜ＳＳ５は、保持回路１０の各入力端子ＬＩＮ２〜ＬＩＮ６と接続される。例えば、第１のスキャン用スイッチ回路ＳＳ１は、保持回路１０の入力端子ＬＩＮ２が接続される。なお、第ｋのラッチ回路ＬＡｋ及び第ｋのスキャン用スイッチ回路ＳＳｋは、ｋ＝１の場合にはラッチ回路ＬＡ１及びスキャン用スイッチ回路ＳＳ１を示し、ｋ＝５の場合にはラッチ回路ＬＡ５及びスキャン用スイッチ回路ＳＳ５を示すこととする。
【００６０】
また、各スキャン用スイッチ回路ＳＳ１〜ＳＳ５は、スキャンイネーブル信号ＳＣＡＮＥＮに基づいてオン・オフ制御されるスイッチＤＳＷ及びＬＳＷを含む。例えば第ｋのスキャン用スイッチ回路ＳＳｋのスイッチＤＳＷは、スキャンイネーブル信号ＳＣＡＮＥＮに基づいて、保持回路１０の入力端子ＬＩＮｋとスキャン用スイッチ回路ＳＳｋの出力を接続する。これにより、保持回路１０の入力端子ＬＩＮｋが第ｋ＋１のラッチ回路ＬＡｋ＋１の入力Ｄに接続される。
【００６１】
また、例えば第ｋのスキャン用スイッチ回路ＳＳｋのスイッチＬＳＷは、スキャンイネーブル信号ＳＣＡＮＥＮに基づいて、第ｋのラッチ回路ＬＡｋの出力Ｑとスキャン用スイッチ回路ＳＳｋの出力を接続する。これにより、第ｋのラッチ回路ＬＡｋの出力Ｑが第ｋ＋１のラッチ回路ＬＡｋ＋１の入力Ｄに接続される。なお、入力端子ＬＩＮｋは、ｋ＝１の場合には入力端子ＬＩＮ１を示し、ｋ＝５の場合には入力端子ＬＩＮ５を示すこととする。
【００６２】
上記のような構成において、スキャンイネーブル信号ＳＣＡＮＥＮがアクティブに設定されると、第ｋのスキャン用スイッチ回路ＳＳｋのスイッチＬＳＷがオンになり、スキャン用スイッチ回路ＳＳｋのスイッチＤＳＷはオフになるため、第ｋ＋１のラッチ回路ＬＡｋ＋１の入力Ｄには第ｋのラッチ回路ＬＡｋの出力Ｑが接続される。一方、スキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブに設定されると、第ｋのスキャン用スイッチ回路ＳＳｋのスイッチＤＳＷがオンになり、スキャン用スイッチ回路ＳＳｋのスイッチＬＳＷはオフになるため、第ｋ＋１のラッチ回路ＬＡｋ＋１の入力Ｄには保持回路１０の入力端子ＬＩＮｋが接続される。
【００６３】
即ち、第ｋ＋１のラッチ回路ＬＡｋ＋１は、スキャンイネーブル信号ＳＣＡＮＥＮがアクティブの場合には、第ｋのラッチ回路ＬＡｋの出力Ｑのデータをラッチし、スキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブの場合には、保持回路１０の入力端子ＬＩＮｋに入力されたデータをラッチする。これにより、スキャンイネーブル信号ＳＣＡＮＥＮがアクティブに設定された場合、各ラッチ回路ＬＡ１〜ＬＡ６のうちの最終段のラッチ回路であるラッチ回路ＬＡ６（広義には第ｎのラッチ回路）の出力Ｑから、保持回路１０に入力されたｎビットの表示データの各ビットのデータをシリアルに出力することが可能となる。
【００６４】
また、スキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブの場合には、保持回路１０は入力端子ＬＩＮ１〜ＬＩＮ６に供給されたデータを各ラッチ回路ＬＡ１〜ＬＡ６によって保持し、保持したデータを出力端子ＬＱ１〜ＬＱ６に出力する。
【００６５】
１．３．マルチプレクサ
図３はマルチプレクサ７０の構成例を示す図である。マルチプレクサ７０は、第１〜第ｎのマルチプレクサ用出力端子ＰＱ１〜ＰＱｎと接続する第１〜第６のマルチプレクサ用スイッチ回路ＭＰＳ１〜ＭＰＳ６（広義には第１〜第ｎのマルチプレクサ用スイッチ回路ＭＰＳ１〜ＭＰＳｎ）を含む。各マルチプレクサ用スイッチ回路ＭＰＳ１〜ＭＰＳｎは、各マルチプレクサ制御信号ＤＥＮＡ−Ａ、ＤＥＮＡ−Ｂ、ＤＥＮＡ−Ｃに基づいて、マルチプレクサ７０の入力端子と出力端子の接続を切り替える。
【００６６】
具体的には、例えば第１のマルチプレクサ用スイッチ回路ＭＰＳ１は、各マルチプレクサ制御信号ＤＥＮＡ−Ａ、ＤＥＮＡ−Ｂ、ＤＥＮＡ−Ｃに基づいて、各入力端子ＡＩＮ１、ＢＩＮ１、ＣＩＮ１とマルチプレクサ用出力端子ＰＱ１との接続を切り替える。マルチプレクサ用スイッチ回路ＭＰＳ１は、例えばマルチプレクサ制御信号ＤＥＮＡ−Ａがアクティブに設定されると入力端子ＡＩＮ１とマルチプレクサ用出力端子ＰＱ１を接続する。同様に、制御信号ＤＥＮＡ−Ｂがアクティブに設定された場合には入力端子ＢＩＮ１と出力端子ＰＱ１を接続し、制御信号ＤＥＮＡ−Ｃがアクティブに設定された場合には入力端子ＣＩＮ１と出力端子ＰＱ１を接続する。
【００６７】
他のマルチプレクサ用スイッチ回路ＭＰＳ２〜ＭＰＳ６についても同様に、各制御信号ＤＥＮＡ−Ａ、ＤＥＮＡ−Ｂ、ＤＥＮＡ−Ｃに基づいて、対応する入力端子とスイッチ回路ＭＰＳ２〜ＭＰＳ６の各々が接続する出力端子ＰＱ２〜ＰＱ６と接続する。例えば第６のマルチプレクサ用スイッチ回路ＭＰＳ６（広義には第６のマルチプレクサ用スイッチ回路ＭＰＳｎ）は、各マルチプレクサ制御信号ＤＥＮＡ−Ａ、ＤＥＮＡ−Ｂ、ＤＥＮＡ−Ｃに基づいて、各入力端子ＡＩＮ６、ＢＩＮ６、ＣＩＮ６とマルチプレクサ用出力端子ＰＱ６との接続を切り替える。
【００６８】
このような構成により、マルチプレクサ７０は、マルチプレクサ制御信号ＤＥＮＡ−Ａがアクティブに設定された場合、各マルチプレクサ用出力端子ＰＱ１〜ＰＱｎと各入力端子ＡＩＮ１〜ＡＩＮｎを接続する。これにより、図１の第３の保持回路１０Ａ（広義には第ｍの保持回路）の各出力端子ＬＱ１〜ＬＱｎから出力されたデータが、マルチプレクサ７０の各マルチプレクサ用出力端子ＰＱ１〜ＰＱｎから出力される。同様にして、マルチプレクサ制御信号ＤＥＮＡ−Ｂがアクティブに設定された場合には、第２の保持回路１０Ｂからの出力が各マルチプレクサ用出力端子ＰＱ１〜ＰＱｎから出力され、マルチプレクサ制御信号ＤＥＮＡ−Ｃがアクティブに設定された場合には、第１の保持回路１０Ｃからの出力が各マルチプレクサ用出力端子ＰＱ１〜ＰＱｎから出力される。
【００６９】
なお、図１では、本実施形態の構成例として３つの保持回路１０Ａ〜１０Ｃが図示されている。そのため、マルチプレクサ７０は例えば３つのマルチプレクサ制御信号ＤＥＮＡ−Ａ、ＤＥＮＡ−Ｂ、ＤＥＮＡ−Ｃを用いて各保持回路１０Ａ〜１０Ｃの出力を時分割にマルチプレクサ用出力端子ＰＱ１〜ＰＱｎから出力することができる。例えば、マルチプレクサ７０に第１〜第ｍの保持回路が接続される場合には、ｍ種類のマルチプレクサ制御信号を用いてもよい。
【００７０】
１．４．モードセレクタ
図４にモードセレクタ６０の構成例を示す。モードセレクタ６０は、第１〜第（ｎ−１）のモードセレクタ用スイッチ回路ＭＳ１〜ＭＳｎ−１を含む。また、第１〜第（ｎ−１）のモードセレクタ用スイッチ回路ＭＳ１〜ＭＳｎ−１のうちの第ｋのモードセレクタ用スイッチ回路ＭＳｋは、入力端子ＭＩＮｋと入力端子ＭＩＮｎのいずれか一方を、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮに基づいて、モードセレクタ６０の出力端子ＭＱｋに接続する。
【００７１】
例えば、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定された場合には、モードセレクタ６０の入力端子ＭＩＮｎをモードセレクタ６０の出力端子ＭＱｋに接続する。また、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定された場合には、入力端子ＭＩＮｋを出力端子ＭＱｋに接続する。
【００７２】
具体的には、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定された場合、例えばモードセレクタ用スイッチ回路ＭＳ１は入力端子ＭＩＮ６（ＭＩＮｎ）を出力端子ＭＱ１に接続し、例えばモードセレクタ用スイッチ回路ＭＳ５は入力端子ＭＩＮ６（ＭＩＮｎ）を出力端子ＭＱ５に接続する。
【００７３】
また、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定された場合、例えばモードセレクタ用スイッチ回路ＭＳ１は入力端子ＭＩＮ１を出力端子ＭＱ１に接続し、例えばモードセレクタ用スイッチ回路ＭＳ５は入力端子ＭＩＮ５を出力端子ＭＱ５に接続する。
【００７４】
なお、入力端子ＭＩＮ６（ＭＩＮｎ）はデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮによらず、出力端子ＭＱ６（ＭＱｎ）に接続される。
【００７５】
上記のような構成において、通常動作モード時にはデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定される。この場合、各マルチプレクサ用出力端子ＰＱ１〜ＰＱｎの出力がモードセレクタ６０の各出力端子ＭＱ１〜ＭＱｎから出力される。
【００７６】
一方、テストモード時には、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定される。この場合、各マルチプレクサ用出力端子ＰＱ１〜ＰＱｎのうち、マルチプレクサ用出力端子ＰＱｎの出力がモードセレクタ６０の各出力端子ＭＱ１〜ＭＱｎから出力される。
【００７７】
１．５．動作
図５及び図６のタイミングチャートを用いて本実施形態の表示ドライバ１００の動作を説明する。図５は通常動作モードでの動作を示すタイミングチャートである。通常動作モードでは、各保持回路１０Ａ〜１０Ｃに入力されるスキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブ（例えばローレベル）に設定される。また、モードセレクタ６０に入力されるデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブ（例えばローレベル）に設定される。
【００７８】
なお、以下に保持回路１０ＡにはＲ画素の表示データが入力され、保持回路１０ＢにはＧ画素の表示データが入力され、保持器回路１０ＣにはＢ画素の表示データが入力される場合の動作を説明するが、これに限定されない。
【００７９】
通常動作モード時には、クロックＤＴＬＨＣＫに基づいてＤ／Ａ変換器２０には複数画素の表示データが１画素毎に時分割に入力される。Ｄ／Ａ変換器２０は、１画素毎に入力された表示データをＤ／Ａ変換して階調電圧として出力端子ＤＡＱから出力する。この階調電圧に基づいた電圧が駆動電圧出力端子ＶＯＵＴから駆動電圧が出力される。
【００８０】
例えばＡ１の期間では、Ａ２のタイミングでクロックＤＴＬＨＣＫが立ち上がり、Ａ／Ｄ変換器２０には、マルチプレクサ制御信号ＤＥＮＡ−Ａ、ＤＥＮＡ−Ｂ、ＤＥＮＡ−Ｃに基づいてＲ画素、Ｇ画素、Ｂ画素の各画素の表示データが時分割に入力される。例えばマルチプレクサ制御信号ＤＥＮＡ−Ａがアクティブに設定されると、マルチプレクサ７０から出力されるＲ画素の表示データに基づいた電圧が入力される。具体的には、Ａ３のタイミングでマルチプレクサ制御信号ＤＥＮＡ−Ａが立ち上がると、このタイミングでの保持回路１０Ａの出力に基づいたデータがＤ／Ａ変換器２０に入力される。Ａ３のタイミングでの保持回路１０Ａの出力端子ＬＱ５から出力される第５ビットの表示データＲ５がハイレベルであり、他のデータＲ１〜Ｒ４及びＲ６はローレベルである。このときの各ビットのデータＲ１〜Ｒ６に基づいてＤ／Ａ変換器２０はＤ／Ａ変換するため、Ａ４に示す駆動電圧が駆動電圧出力端子ＶＯＵＴから出力される。
【００８１】
次にＡ５のタイミングでマルチプレクサ制御信号ＤＥＮＡ−Ｂが立ち上がると、Ｄ／Ａ変換器２０にはマルチプレクサ７０から出力されるＧ画素の表示データに基づいた電圧が入力される。このタイミングでは、保持回路１０Ｂから出力される第６ビットのデータＧ６がハイレベルであり、他の第１〜第５ビットのデータＧ１〜Ｇ５はローレベルである。この時の保持回路１０Ｂから出力される各ビットのデータＧ１〜Ｇ６に基づいて、Ｄ／Ａ変換器２０は階調電圧を出力端子ＤＡＱから出力する。これにより、Ａ６に示す駆動電圧が駆動電圧出力端子ＶＯＵＴから出力される。
【００８２】
次にＡ７のタイミングでマルチプレクサ制御信号ＤＥＮＡ−Ｃが立ち上がると、Ｄ／Ａ変換器２０にはマルチプレクサ７０から出力されるＢ画素の表示データに基づいた電圧が入力される。このタイミングでは、保持回路１０Ｃから出力される第１ビットのデータＢ１がハイレベルであり、他の第２〜第６ビットのデータＧ１〜Ｇ５はローレベルである。この時の保持回路１０Ｃから出力される各ビットのデータＢ１〜Ｂ６に基づいて、Ｄ／Ａ変換器２０は階調電圧を出力端子ＤＡＱから出力する。これにより、Ａ８に示す駆動電圧が駆動電圧出力端子ＶＯＵＴから出力される。
【００８３】
上記のようにして、通常動作モードでは、マルチプレクサ７０は複数画素の表示データを画素毎に時分割に出力する。これにより、複数の画素の表示データが各画素毎に出力され、各画素の表示データの値に応じた駆動電圧が駆動電圧出力端子ＶＯＵＴから出力される。
【００８４】
これに対して、テストモード時の動作を図６を用いて説明する。表示ドライバ１００の検査を行うテストモード時では、モードセレクタ６０に入力されるデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定される。これにより、上述したように、図４のモードセレクタ６０の入力端子ＭＩＮ６に入力されたデータが各出力端子ＭＱ１〜ＭＱｎから共通に出力される。
【００８５】
また、例えばＡ９に示す期間に各保持回路１０Ａ〜１０Ｃに入力されるスキャンイネーブル信号ＳＣＡＮＥＮはアクティブに設定される。これにより、スキャンクロックＳＣＡＮＣＫに基づいて各保持回路１０Ａ〜１０Ｃの出力端子ＬＱ６から各ビットのデータがシリアル出力される。
【００８６】
例えばＡ１０のタイミングでクロックＤＴＬＨＣＫが立ち上がると、各保持回路１０Ａ〜１０Ｃは入力された各画素の表示データを保持する。そしてＡ１１のタイミングでマルチプレクサ制御信号ＤＥＮＡ−Ａが立ち上がると、マルチプレクサ７０は保持回路１０Ａからの出力をモードセレクタ６０に出力する。この時、モードセレクタ６０の入力端子ＭＩＮ６には保持回路１０Ａの出力端子ＬＱ６から出力されるＲ画素の第６ビットのデータＲ６が入力される。このタイミングにおいて、第６ビットのデータＲ６は図６によるとローレベルである。つまり、モードセレクタ６０の入力端子ＭＩＮ６にはローレベルの電圧が入力され、Ｄ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮ６にはローレベルの電圧が入力される。これにより、Ｄ／Ａ変換器２０は出力端子ＤＡＱからローレベルの電圧を階調電圧として出力し、Ａ１２に示す駆動電圧が駆動電圧出力端子ＶＯＵＴから出力される。
【００８７】
次にＡ１３のタイミングでマルチプレクサ制御信号ＤＥＮＡ−Ｂが立ち上がると、マルチプレクサ７０は保持回路１０Ｂからの出力をモードセレクタ６０に出力する。この時、モードセレクタ６０の入力端子ＭＩＮ６には保持回路１０Ｂの出力端子ＬＱ６から出力されるＧ画素の第６ビットのデータＲ６が入力される。このタイミングにおいて、第６ビットのデータＧ６は図６によるとハイレベルである。つまり、モードセレクタ６０を介してＤ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮ６にはハイレベルの電圧が入力される。これにより、Ｄ／Ａ変換器２０は出力端子ＤＡＱからハイレベルの電圧を階調電圧として出力し、Ａ１４に示す駆動電圧が駆動電圧出力端子ＶＯＵＴから出力される。
【００８８】
次にＡ１５のタイミングでマルチプレクサ制御信号ＤＥＮＡ−Ｃが立ち上がると、マルチプレクサ７０は保持回路１０Ｃからの出力をモードセレクタ６０に出力する。この時、モードセレクタ６０の入力端子ＭＩＮ６に入力されるＢ画素の第６ビットのデータＢ６は図６によるとローレベルである。つまり、モードセレクタ６０を介してＤ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮ６にはローレベルの電圧が入力される。これにより、Ｄ／Ａ変換器２０は出力端子ＤＡＱからローレベルの電圧を階調電圧として出力し、Ａ１６に示す駆動電圧が駆動電圧出力端子ＶＯＵＴから出力される。
【００８９】
このようにして、各画素の表示データの第６ビットのデータＲ６、Ｇ６、Ｂ６が駆動電圧出力端子ＶＯＵＴから出力される。
【００９０】
次にＡ１７のタイミングでスキャンクロックＳＣＡＮＣＫが立ち上がる。これにより、各保持回路１０Ａ〜１０Ｃのラッチ回路ＬＡ６はラッチ回路ＬＡ５の出力をラッチする。即ち、各保持回路１０Ａ〜１０Ｃの出力端子ＬＱ６から各画素の表示データの第５ビットのデータが出力される。具体的には、保持回路１０Ａの出力端子ＬＱ６からＲ画素の第５ビットのデータＲ５が出力され、保持回路１０Ｂの出力端子ＬＱ６からＧ画素の第５ビットのデータＧ５が出力され、保持回路１０Ｃの出力端子ＬＱ６からＢ画素の第５ビットのデータＢ５が出力される。
【００９１】
Ａ１７のタイミングでスキャンクロックＳＣＡＮＣＫが立ち上がった後、Ａ１８のタイミングでマルチプレクサ制御信号ＤＥＮＡ−Ａが立ち上がると、マルチプレクサ７０は保持回路１０Ａから出力されたＲ画素の第５ビットのデータＲ５をモードセレクタ６０に出力する。この時、モードセレクタ６０の入力端子ＭＩＮ６に入力されるＲ画素の第５ビットのデータＲ５は図６によるとハイレベルである。つまり、モードセレクタ６０を介してＤ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮ６にはハイレベルの電圧が入力される。これにより、Ｄ／Ａ変換器２０は出力端子ＤＡＱからハイレベルの電圧を階調電圧として出力し、Ａ１９に示す駆動電圧が駆動電圧出力端子ＶＯＵＴから出力される。
【００９２】
上記のように、各保持回路１０Ａ〜１０Ｃから第ｎビットのデータＲｎ、Ｇｎ、Ｂｎがマルチプレクサ７０によって時分割にモードセレクタ６０に出力された後、スキャンクロックＳＣＡＮＣＫの立ち上がりに基づいて、マルチプレクサ７０は各保持回路１０Ａ〜１０Ｃから第（ｎ−１）ビットのデータＲｎ−１、Ｇｎ−１、Ｂｎ−１を受ける。マルチプレクサ７０は、入力されたデータをマルチプレクサ制御信号ＤＥＮＡ−Ａ、ＤＥＮＡ−Ｂ、ＤＥＮＡ−Ｃに基づいて時分割にモードセレクタ６０に出力する。
【００９３】
表示ドライバ１００は、このような動作をマルチプレクサ７０が各画素の第１ビットのデータＲ１、Ｇ１、Ｂ１をモードセレクタ６０に出力するまで繰り返す。これにより、駆動電圧出力端子ＶＯＵＴから各画素の表示データＲ１〜Ｒｎ、Ｇ１〜Ｇｎ、Ｂ１〜Ｂｎが出力される。データの出力される順番は、例えば、Ｒ６、Ｇ６、Ｂ６、Ｒ５、Ｇ５、Ｂ５、Ｒ４、Ｇ４、Ｂ４、・・・Ｒ１、Ｇ１、Ｂ１の順である。
【００９４】
例えば、Ａ２０で示す期間では、Ｒ画素の第５ビットのデータＲ５と、Ｇ画素の第６ビットのデータＧ６及び、Ｂ画素の第１ビットのデータＢ１がハイレベルであり、残りのデータはローレベルである。このとき、ハイレベルを“１”と定義し、ローレベルを“０”と定義すると、Ｒ画素の６ビットの表示データは（０１００００）、Ｇ画素の６ビットの表示データは（１０００００）、Ｂ画素の６ビットの表示データは（０００００１）と表すことができる。
【００９５】
上記のデータの順番に従うと、テストモード時には駆動電圧出力端子ＶＯＵＴから出力されるデータは（０１０１０００００００００００００１）と表すことができる。つまり、Ａ１４はデータＲ５がハイレベルであることを示し、Ａ１９はデータＧ６がハイレベルであることを示し、Ａ２２はデータＢ１がハイレベルであることを示す。このようにして、テストモード時には、この駆動電圧出力端子ＶＯＵＴから出力されるパルスを検出することで、各画素の表示データＲ１〜Ｒｎ、Ｇ１〜Ｇｎ、Ｂ１〜Ｂｎの値を読み取ることができる。
【００９６】
以上のように、本実施形態に係る表示ドライバ１００は、テストモード時では、各保持回路１０Ａ〜１０Ｃに記憶されている各画素の６ビットの表示データを駆動電圧出力端子ＶＯＵＴからデジタルのシリアル出力データとして出力することができる。
【００９７】
図７に本実施形態に係る表示ドライバ１００の検査のフローの一例を示す。処理ＰＲ１では表示ドライバ１００の内部レジスタの各種設定を行う。次に処理ＰＲ２では、テストモードを設定するためのコマンドを表示ドライバ１００に送出する。このコマンドにより、表示ドライバ１００のモードセレクタ６０にはアクティブに設定されたデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮが入力される。また、テストを行うために表示データのテストパターンを表示データが記憶される表示メモリ等にあらかじめ書き込むが、この書き込みは処理ＰＲ２に限定されず、他の処理で行ってもよい。
【００９８】
次に処理ＰＲ３では表示イネーブルコマンドが表示ドライバ１００に送出される。表示イネーブルコマンドにより、例えば表示データが記憶されている表示メモリから各画素の表示データが表示ドライバ１００の保持回路１０に出力される。さらに、図６のタイミングチャートに示されるように、クロックＤＴＬＨＣＫ、スキャンクロックＳＣＡＮＣＫ及びスキャンイネーブル信号ＳＣＡＮＥＮが各保持回路１０Ａ〜１０Ｃに入力されるので、各画素の６ビットの表示データのデジタルデータがマルチプレクサ７０を介してＤ／Ａ変換器２０に入力される。これにより、駆動電圧出力端子ＶＯＵＴから各画素の６ビットの表示データが例えば１８ビットのデータとしてシリアル出力される。
【００９９】
次に処理ＰＲ４では、処理ＰＲ３によって駆動電圧出力端子ＶＯＵＴから出力される各画素の６ビットの表示データをデジタルのシリアルデータとして取得する。
【０１００】
次に処理ＰＲ５では、処理ＰＲ４で取得した各画素の６ビットの表示データをあらかじめ設定した表示データのテストパターンを比較して、一致判定を行う。この一致判定によって、表示ドライバ１００が例えば設計通りの動作を行っているか等の判定を行うことができる。
【０１０１】
このように、本実施形態に係る表示ドライバ１００では、表示ドライバ１００の検査をデジタルの表示データで行えるため、精度の高い検査が可能である。なお、上記の検査フローは、検査の一例であり、本実施形態の表示ドライバ１００を限定しない。
【０１０２】
２．第２実施形態
２．１．表示ドライバ
図８は、第１実施形態にかかる表示ドライバ１１０を示す図である。表示ドライバ１１０は、例えば各々が１画素分の表示データを記憶する保持回路１５Ａ〜１５Ｃ（広義には第１〜第ｍの保持回路）と、表示データをＤ／Ａ変換するＤ／Ａ変換器２０と、保持回路１５Ａ〜１５Ｃの出力を受けるマルチプレクサ７０と、マルチプレクサ７０の出力レベルを調整するレベルインターフェース３０と、Ｄ／Ａ変換器２０の出力を受け、駆動電圧を出力するバッファ回路４０と、駆動電圧を出力する駆動電圧出力端子ＶＯＵＴとを含むが、これに限定されない。表示ドライバ１１０は、前述の構成要素を全て含む必要はなく、例えばレベルインターフェース３０やバッファ回路４０を省略する構成も可能である。
【０１０３】
なお、Ｄ／Ａ変換器２０、レベルインターフェース３０、バッファ回路４０及びモードセレクタ６０は、第１実施形態に動作の説明が記載されているため、ここでは省略する。
【０１０４】
第１実施形態と同様に第２実施形態においても、図８はＲ画素、Ｇ画素、Ｂ画素の３画素をマルチプレクス駆動する表示ドライバ１１０の構成例を示し、保持回路１５ＡにはＲ画素の表示データが保持され、保持回路１５ＢにはＧ画素の表示データが保持され、保持回路１５ＣにはＢ画素の表示データが保持されるが、これに限定されない。例えば、表示ドライバ１１０に、複数の保持回路１０を用意し、例えば６画素、９画素等の複数の画素をマルチプレクス駆動させるようにしてもよい。
【０１０５】
各保持回路１５Ａ〜１５Ｃは、図１の保持回路１０Ａ〜１０Ｃと同様に、複数の入力端子ＬＩＮ１〜ＬＩＮｎと、複数の出力端子ＬＱ１〜ＬＱｎを含み、複数の入力端子ＬＩＮ１〜ＬＩＮｎに１画素の表示データが入力される。
【０１０６】
さらに、各保持回路１５Ａ、１５Ｂ（広義には第２〜第ｍの保持回路）はシリアルデータ入力端子ＳＩＮを含み、シリアルデータ入力端子ＳＩＮには前段の保持回路のラッチ回路ＬＡｎの出力が入力される。具体的には、保持回路１５Ａのシリアルデータ入力端子ＳＩＮには、保持回路１５Ａの前段の保持回路である保持回路１５Ｂのラッチ回路ＬＡ６の出力が入力され、保持回路１５Ｂのシリアルデータ入力端子ＳＩＮには、保持回路１５Ｂの前段の保持回路である保持回路１５Ｃのラッチ回路ＬＡ６の出力が入力される。なお、第ｍの保持回路の前段の保持回路とは、第（ｍ−１）の保持回路を示す。また、保持回路１５Ｃにもシリアルデータ入力端子ＳＩＮが設けられてもよい。
【０１０７】
スキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブに設定された場合は、各保持回路１５Ａ〜１５Ｃは、図１の保持回路１０Ａ〜１０Ｃと同様に、クロックＤＴＬＨＣＫに基づいて、ｎビットの表示データの各ビットのデータを各出力端子ＬＱ１〜ＬＱｎから出力する。
【０１０８】
一方、スキャンイネーブル信号ＳＣＡＮＥＮがアクティブに設定された場合、各保持回路１５Ａ〜１５Ｃは、保持しているｎビットの表示データの各ビットのデータを例えば出力端子ＬＱｎからスキャンクロックＳＣＡＮＣＫに基づいてシリアル出力する。例えば、テストモード時にはスキャンイネーブル信号ＳＣＡＮＥＮが一定の期間、アクティブに設定され、保持回路１５Ａの出力端子ＬＱｎから第６〜第１ビットのデータＲｎ〜Ｒ１で構成される第１のシリアル出力データが出力される。同様に、保持回路１５Ｂからは第６〜第１ビットのデータＧｎ〜Ｇ１で構成される第２のシリアル出力データが出力され、保持回路１５Ｃからは第６〜第１ビットのデータＢｎ〜Ｂ１で構成される第３のシリアル出力データ（広義には第ｍのシリアル出力データ）が出力される。
【０１０９】
さらに、保持回路１５Ａのシリアルデータ入力端子ＳＩＮには、前段の保持回路１５Ｂから出力される第２のシリアル出力データが入力され、保持回路１５Ｂのシリアルデータ入力端子ＳＩＮには、前段の保持回路１５Ｃの第３のシリアル出力データが入力される。これにより、第１〜第３のシリアル出力データが保持回路１５Ａの出力端子ＬＱｎから順次に出力される。
【０１１０】
また、マルチプレクサ７０は第１実施形態と同様の構成でもよい。本実施形態の通常動作モードでは、マルチプレクサ７０は第１実施形態の通常動作モードと同様の動作をするが、テストモード時の動作が第１実施形態と異なる。本実施形態のテストモード時には、各保持回路１５Ａ〜１５Ｃの出力端子ＬＱｎから順次に出力される第１〜第３のシリアル出力データ（広義には第１〜第ｍのシリアル出力データ）が、マルチプレクサ７０の入力端子ＡＩＮｎに入力される。この場合、マルチプレクサ７０は第１〜第３のシリアル出力データを順次にマルチプレクサ用出力端子ＰＱｎから出力する。
【０１１１】
なお、図８では、マルチプレクサ７０に３つの保持回路１５Ａ〜１５Ｃが接続される構成例が示されているがこれに限定されない。第１〜第ｍの保持回路、即ちｍ個の保持回路がマルチプレクサ７０に接続される場合には、ｍ種類のマルチプレクサ制御信号を用いるようにしてもよい。
【０１１２】
テストモード時では、マルチプレクサ用出力端子ＰＱｎから第１〜第３のシリアル出力データが順次にモードセレクタ６０に出力され、モードセレクタ６０の各出力端子ＭＱ１〜ＭＱｎから出力される。即ち、この場合にはモードセレクタ６０の各出力端子ＭＱ１〜ＭＱｎから同じパルスが出力されることになる。これにより、モードセレクタ６０の後段のＡ／Ｄ変換器２０は、テストモード時においてハイレベル又はローレベルの電圧を出力することでデジタルデータを駆動電圧出力端子ＶＯＵＴから出力することができる。
【０１１３】
なお、本実施形態では、レベルインターフェース３０を省略し、モードセレクタ６０の各出力端子ＭＱ１〜ＭＱｎをＤ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎに接続するようにしてもよい。
【０１１４】
以下に、例えば１画素の表示データは６ビット（広義にはｎビット、ｎは整数）のデータで構成され、各保持回路１５Ａ〜１５Ｃには例えば１画素分の表示データである６ビットのデータが記憶される場合の表示ドライバの構成例を示すが、これに限定されない。
【０１１５】
２．２．保持回路
図９は、保持回路１５の構成例を示す図である。なお、図８の保持回路１５Ａ、１５Ｂは、図９の保持回路１５と同様に構成され、図８の保持回路１５Ｃは図２の保持回路１０と同様に構成されるが、これに限定されない。例えば、図８の保持回路１５Ｃは、図９の保持回路１５と同様に構成されてもよい。
【０１１６】
図９の保持回路１５は、図２の保持回路１０にシリアル出力データ用スイッチ回路ＳＤＳが設けられて構成される。基本的な動作は図２の保持回路１０と同様であるが、保持回路１５のラッチ回路ＬＡ１に前段の保持回路の出力が入力される点が異なる。各スキャン用スイッチ回路ＳＳ１〜ＳＳ５については説明を省略する。なお、図９では、６ビットの表示データを保持する場合の構成例が示され、保持回路１５は６つのラッチ回路ＬＡ１〜ＬＡ６と、５つ（６−１＝５）のスキャン用スイッチ回路ＳＳ１〜ＳＳ５と、シリアル出力データ用スイッチ回路ＳＤＳを含む。
【０１１７】
ラッチ回路ＬＡ１の入力Ｄにはシリアル出力データ用スイッチ回路ＳＤＳの出力が接続される。シリアル出力データ用スイッチ回路ＳＤＳは、スキャンイネーブル信号ＳＣＡＮＥＮに基づいてオン・オフ制御されるスイッチＤＳＷ及びＬＳＷを含む。例えばシリアル出力データ用スイッチ回路ＳＤＳのスイッチＤＳＷは、スキャンイネーブル信号ＳＣＡＮＥＮに基づいて、保持回路１５の入力端子ＬＩＮ１とシリアル出力データ用スイッチ回路ＳＤＳの出力を接続する。これにより、保持回路１５の入力端子ＬＩＮ１が第１のラッチ回路ＬＡ１の入力Ｄに接続される。
【０１１８】
また、例えばシリアル出力データ用スイッチ回路ＳＤＳのスイッチＬＳＷは、スキャンイネーブル信号ＳＣＡＮＥＮに基づいて、シリアルデータ入力端子ＳＩＮとシリアル出力データ用スイッチ回路ＳＤＳの出力を接続する。これにより、前段の保持回路１５の出力端子ＬＱ６が、第１のラッチ回路ＬＡ１の入力Ｄに接続され、前段の保持回路１５のラッチ回路ＬＡ６からの出力データが図９の保持回路１５のラッチ回路ＬＡ１の入力Ｄに入力される。
【０１１９】
上記のような構成において、スキャンイネーブル信号ＳＣＡＮＥＮがアクティブに設定されると、シリアル出力データ用スイッチ回路ＳＤＳのスイッチＳＳＷがオンになり、前段の保持回路１５の各ラッチ回路ＬＡ１〜ＬＡ６と図９の保持回路１５の各ラッチ回路ＬＡ１〜ＬＡ６が直列に接続される。これにより、スキャンクロックＳＣＡＮＣＫに応じて、各ラッチ回路ＬＡ１〜ＬＡ６にラッチされているデータがシフトされ、最終的に、保持回路１５の出力端子ＬＱ６からシリアルに出力される。即ち、図８の各保持回路１５Ａ〜１５Ｃから出力される第３〜第１のシリアル出力データが保持回路１５Ａの出力端子ＬＱ６からシリアルに出力される。
【０１２０】
２．３．動作
図１０のタイミングチャートを用いて本実施形態の表示ドライバ１１０の動作を説明する。通常動作モードでの動作は第１実施形態の図５と同様であるため、説明を省略する。図１０を用いて表示ドライバ１１０のテストモード時の動作を説明する。表示ドライバ１１０の検査を行うテストモード時では、モードセレクタ６０に入力されるデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定される。これにより、上述したように、図８のモードセレクタ６０の入力端子ＭＩＮ６に入力されたデータが各出力端子ＭＱ１〜ＭＱｎから共通に出力される。
【０１２１】
また、スキャンイネーブル信号ＳＣＡＮＥＮは例えばＡ２３に示す期間、アクティブに設定される。これにより、スキャンクロックＳＣＡＮＣＫに基づいて各保持回路１５Ａ〜１５Ｃの出力端子ＬＱ６から各ビットのデータがシリアル出力される。また、マルチプレクサ制御信号ＤＥＮＡ−Ａは例えばＡ２４に示す期間、アクティブ（例えばハイレベル）に設定される。これにより、Ａ２４に示す期間、マルチプレクサ７０の入力端子ＡＩＮ６に入力されるデータは、出力端子ＰＱ６を介してモードセレクタ６０の入力端子ＭＩＮ６に入力される。なお、テストモード時には、マルチプレクサ制御信号ＤＥＮＡ−Ｂ、ＤＥＮＡ−Ｃはノンアクティブ（例えばローレベル）に設定される。
【０１２２】
例えば、Ａ２５のタイミングでクロックＤＴＬＨＣＫが立ち上がると、各保持回路１５Ａ〜１５Ｃは入力された各画素の表示データを保持する。そして、マルチプレクサ制御信号ＤＥＮＡ−ＡがＡ２６のタイミングで立ち上がると、マルチプレクサ７０はマルチプレクサ７０の出力端子ＰＱ６からの出力をモードセレクタ６０に出力する。この時、モードセレクタ６０の入力端子ＭＩＮ６には保持回路１５Ａの出力端子ＬＱ６から出力されるＲ画素の第６ビットのデータＲ６が入力される。このタイミングにおいて、第６ビットのデータＲ６は図１０によるとローレベルである。つまり、モードセレクタ６０の入力端子ＭＩＮ６にはローレベルの電圧が入力され、Ｄ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮ６にはローレベルの電圧が入力される。これにより、Ｄ／Ａ変換器２０は出力端子ＤＡＱからローレベルの電圧を階調電圧として出力し、Ａ２７に示すローレベルの電圧が駆動電圧出力端子ＶＯＵＴから出力される。
【０１２３】
次にＡ２８のタイミングでスキャンクロックＳＣＡＮＣＫが立ち上がると、保持回路１５Ａは出力端子ＬＱ６から、Ｒ画素の第５ビットのデータＲ５を、マルチプレクサ７０を介してモードセレクタ６０に出力する。このタイミングにおいて、第５ビットのデータＲ５は図１０によるとハイレベルである。つまり、モードセレクタ６０を介してＤ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮ６にはハイレベルの電圧が入力される。これにより、Ｄ／Ａ変換器２０は出力端子ＤＡＱからハイレベルの電圧を階調電圧として出力し、Ａ２９に示す駆動電圧が駆動電圧出力端子ＶＯＵＴから出力される。
【０１２４】
その後、保持回路１５Ａの出力端子ＬＱ６からは、スキャンクロックＳＣＡＮＣＫの立ち上がりに応じて、Ｒ画素の第４〜第１ビットのデータＲ４〜Ｒ１が順次に出力される。この保持回路１５Ａの出力に基づいてＤ／Ａ変換器２０から階調電圧が出力され、駆動電圧出力端子ＶＯＵＴからはＡ３０に示すローレベルの電圧が出力される。
【０１２５】
保持回路１５Ａの出力端子ＬＱ６からは、Ｒ画素の第１ビットのデータＲ１が出力された後に、例えばＡ３１のタイミングでのスキャンクロックＳＣＡＮＣＫの立ち上がりに応じてＧ画素の第６ビットのデータＧ６が出力される。このタイミングにおいて、Ｇ画素の第６ビットのデータＧ６は図１０によるとハイレベルである。これにより、Ｄ／Ａ変換器２０は出力端子ＤＡＱからハイレベルの電圧を階調電圧として出力し、Ａ３２に示す駆動電圧が駆動電圧出力端子ＶＯＵＴから出力される。
【０１２６】
その後、保持回路１５Ａの出力端子ＬＱ６からは、スキャンクロックＳＣＡＮＣＫの立ち上がりに応じて、Ｇ画素の第５〜第１ビットのデータＧ５〜Ｇ１が順次に出力される。それに続いて、保持回路１５Ａの出力端子ＬＱ６からは、Ｂ画素の第６〜第２ビットのデータＢ５〜Ｂ２がスキャンクロックＳＣＡＮＣＫの立ち上がりに応じて順次に出力される。この保持回路１５Ａの出力に基づいてＤ／Ａ変換器２０から階調電圧が出力され、駆動電圧出力端子ＶＯＵＴからはＡ３３に示すローレベルの電圧が出力される。
【０１２７】
その後、Ａ３４のタイミングでスキャンクロックＳＣＡＮＣＫが立ち上がると、保持回路１５Ａは出力端子ＬＱ６から、Ｂ画素の第１ビットのデータＢ１を、マルチプレクサ７０を介してモードセレクタ６０に出力する。このタイミングにおいて、Ｂ画素の第１ビットのデータＢ１は図１０によるとハイレベルである。これにより、Ｄ／Ａ変換器２０は出力端子ＤＡＱからハイレベルの電圧を階調電圧として出力し、Ａ３５に示す駆動電圧が駆動電圧出力端子ＶＯＵＴから出力される。
【０１２８】
このようにして、スキャンクロックＳＣＡＮＣＫに応じて、各画素の表示データの第１〜第６ビットのデータＲ１〜Ｒ６、Ｇ１〜Ｇ６、Ｂ１〜Ｂ６に基づいた電圧が駆動電圧出力端子ＶＯＵＴから順次に出力される。データの出力される順番は、例えば、Ｒ６〜Ｒ１、Ｇ６〜Ｇ１、Ｂ６〜Ｂ１の順である。
【０１２９】
例えば、Ａ２３で示す期間では、ハイレベルを“１”と定義し、ローレベルを“０”と定義すると、Ｒ画素の６ビットの表示データは（０１００００）、Ｇ画素の６ビットの表示データは（１０００００）、Ｂ画素の６ビットの表示データは（０００００１）と表すことができる。
【０１３０】
上記のデータの順番に従うと、テストモード時には駆動電圧出力端子ＶＯＵＴから出力されるデータは（０１００００１００００００００００１）と表すことができる。つまり、Ａ２９はデータＲ５がハイレベルであることを示し、Ａ３２はデータＧ６がハイレベルであることを示し、Ａ３５はデータＢ１がハイレベルであることを示す。このようにして、テストモード時には、この駆動電圧出力端子ＶＯＵＴから出力されるパルスを検出することで、各画素の表示データＲ１〜Ｒｎ、Ｇ１〜Ｇｎ、Ｂ１〜Ｂｎの値を読み取ることができる。
【０１３１】
以上のように、テストモード時では、各保持回路１５Ａ〜１５Ｃに記憶されている各画素の６ビットの表示データが駆動電圧出力端子ＶＯＵＴからデジタルのシリアルデータとして出力される。なお、表示ドライバ１１０を検査する場合も表示ドライバ１００と同様の手法で検査することができる。例えば図６に示す検査フローも第２実施形態に係る表示ドライバ１１０に適用することができる。
【０１３２】
３．比較例と効果
図１１は第１実施形態及び第２実施形態に係る表示ドライバの比較例を示す図である。比較例の表示ドライバ１２０は、保持回路１２、Ｄ／Ａ変換器２０、レベルインターフェース３０、及びバッファ４０を含むが、これに限定されない。例えば、表示ドライバ１２０はレベルインターフェース３０を省略する構成でもよい。保持回路１２はクロックＣＬＫに応じて、ｎビットの表示データをラッチし、出力する。出力されたｎビットの表示データは、例えばレベルインターフェース３０を介してＤ／Ａ変換器２０に入力される。Ｄ／Ａ変換器２０は、入力された表示データをＤ／Ａ変換し、出力端子ＤＡＱから階調電圧を出力する。階調電圧はバッファ４０を介して駆動電圧出力端子ＶＯＵＴから出力される。
【０１３３】
上記のような構成の表示ドライバ１２０を検査する場合の検査フローの一例を図１２に示す。処理ＰＲ２１では表示ドライバ１２０の内部レジスタの各種設定を行う。次に処理ＰＲ２２では表示イネーブルコマンドが表示ドライバ１２０に送出される。表示イネーブルコマンドにより、例えば表示データが記憶されている表示メモリから各画素の表示データが表示ドライバ１２０の保持回路１２に出力される。これにより、表示ドライバ１２０の駆動電圧出力端子ＶＯＵＴから駆動電圧が出力される。
【０１３４】
次に処理ＰＲ２３では、処理ＰＲ２２によって表示ドライバ１２０の駆動電圧出力端子ＶＯＵＴから出力される駆動電圧を検査するために、この駆動電圧をＡ／Ｄ変換する。
【０１３５】
次に処理ＰＲ２４では、処理ＰＲ２３でのＡ／Ｄ変換後のデジタルデータと、あらかじめ設定した表示データのテストパターンを比較して、一致判定を行う。この一致判定によって、表示ドライバ１００が例えば設計通りの動作を行っているか等の判定を行う。
【０１３６】
ところが、上記のような手法では、いくつかの問題点がある。例えば、上記の手法では、表示ドライバ１２０の駆動電圧出力端子ＶＯＵＴから出力される駆動電圧をＡ／Ｄ変換する必要があり、Ａ／Ｄ変換の精度が要求される。また、検査の際に画素毎にＡ／Ｄ変換が必要なため検査時間の短縮を妨げる。さらに、階調度が高階調になるほど、駆動電圧に対するＡ／Ｄ変換の精度が要求され、近年の高解像度・高階調の表示パネルを駆動する表示ドライバに対しては、駆動電圧をＡ／Ｄ変換しても正確なデータを取得することが難しいため、検査の精度を高めることが難しい。
【０１３７】
従って、これらは、製品の製造コスト削減を妨げる要因となり、また品質の高い表示ドライバの提供の妨げにもなる。
【０１３８】
一方、第１実施形態に係る表示ドライバ１００及び第２実施形態に係る表示ドライバ１１０は、上記の問題点を解決することができる。表示ドライバ１００、１１０は、ともにテストモードを設定することができる。このテストモードを設定した場合、表示ドライバ１００、１１０の駆動電圧出力端子ＶＯＵＴからは、複数画素の表示データがデジタルデータとして出力される。このため、あらかじめテストパターンとして設定した表示データと、駆動電圧出力端子ＶＯＵＴから出力される表示データとを一致判定する際、デジタルのデータ同士の比較で一致判定が行えるため、非常に高精度の検査が可能である。さらに、デジタルデータでの比較のため、表示ドライバ１００、１１０が高階調表示を行うような場合であっても、デジタルデータの値が大きくなるだけであり、検査において検査精度を下げる要因にはならない。つまり、表示ドライバ１００、１１０は高階調表示に対応している場合であっても、精度の高い検査が可能である。
【０１３９】
さらに、第１実施形態に係る表示ドライバ１００及び第２実施形態に係る表示ドライバ１１０は、テストモード時に、駆動電圧出力端子ＶＯＵＴから複数の画素の表示データをデジタルのシリアルデータとして出力できる。このため、比較例と比べて、検査時間の短縮や検査の精度を高める効果はさらに大きいものとなる。
【０１４０】
上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【０１４１】
４．変形例
図１３は、第１実施形態に係る表示ドライバ１００の変形例である表示ドライバ１３０を示す図である。表示ドライバ１３０は、図１の表示ドライバ１００に出力セレクタ５０及びデジタル出力線ＤＯＬが加えられ、表示ドライバ１００からモードセレクタ６０が省略されて構成される。その他の構成は同様である。
【０１４２】
出力セレクタ５０は、Ｄ／Ａ変換器２０の出力端子ＤＡＱから出力される階調電圧に基づく電圧を受ける入力端子ＩＮ１（広義には第１の入力端子）と、デジタル出力線ＤＯＬが接続される入力端子ＩＮ２（広義には第２の入力端子）と、駆動電圧出力端子ＶＯＵＴを含む。なお、デジタル出力線ＤＯＬには、マルチプレクサ７０の出力端子ＰＱｎからの出力に基づく電圧が供給される。
【０１４３】
また、出力セレクタ５０は、アナログ出力イネーブル信号ＡＮＡＬＯＧＥＮ及びデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮを受け、これらの信号ＡＮＡＬＯＧＥＮ、ＤＩＧＩＴＡＬＥＮに基づいて駆動電圧出力端子ＶＯＵＴに出力する電圧を切り替える。
【０１４４】
具体的には、出力セレクタ５０は、アナログ出力イネーブル信号ＡＮＡＬＯＧＥＮがアクティブに設定され、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定されると、入力端子ＩＮ１に入力された階調電圧を駆動電圧出力端子ＶＯＵＴに出力する。反対に、アナログ出力イネーブル信号ＡＮＡＬＯＧＥＮがノンアクティブに設定され、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定されると、出力セレクタ５０は、入力端子ＩＮ２を選択する。これにより、入力端子ＩＮ２に接続されたデジタル出力線ＤＯＬから供給される電圧が、駆動電圧出力端子ＶＯＵＴから出力される。
【０１４５】
テストモード時には、例えばアナログ出力イネーブル信号ＡＮＡＬＯＧＥＮがノンアクティブに設定され、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定され、各保持回路１０Ａ〜１０Ｃに入力されるスキャンイネーブル信号ＳＣＡＮＥＮがアクティブに設定される。これにより、駆動電圧出力端子ＶＯＵＴから各画素の表示データの各ビットのデータに対応した電圧が例えば１ビット毎（広義には所定のビット数）に時分割に出力される。即ち、テストモード時に駆動電圧出力端子ＶＯＵＴから各画素の表示データをデジタルのシリアルデータとして取得することができる。
【０１４６】
一方、出力セレクタ５０が入力端子ＩＮ２を選択し、且つ、スキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブに設定された場合、駆動電圧出力端子ＶＯＵＴから各画素のｎビットの表示データの第ｎビットのデータに対応した電圧が出力される。この場合は、表示パネルのデジタル階調表示に対応する場合に有効である。デジタル階調表示では、駆動電圧出力端子ＶＯＵＴから出力されるハイレベル又はローレベルの電圧によって表示パネルが駆動される。例えば表示パネルの１ドットがＲ画素、Ｇ画素、Ｂ画素の３画素で構成された場合、デジタル階調表示では、各画素で２階調を表現できるため、８階調のカラー表示がされることになる。
【０１４７】
本実施形態では、通常動作モードにおいて、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮ及びアナログ出力イネーブル信号ＡＮＡＬＯＧＥＮを設定することで、表示パネルのアナログ階調表示又はデジタル階調表示に対応することができる。
【０１４８】
なお、デジタル出力線ＤＯＬは上記の構成に限定されない。出力セレクタ５０の入力端子ＩＮ２には各保持回路１０Ａ〜１０Ｃの出力端子ＬＱｎから出力されるデータに対応する信号が入力されればよい。
【０１４９】
また、アナログ出力イネーブル信号ＡＮＡＬＯＧＥＮ及びデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定されている場合には、出力セレクタ５０は入力端子ＩＮ１及びＩＮ２の双方を非選択とし、駆動電圧出力端子ＶＯＵＴから電圧を出力しない。この場合、例えば駆動電圧出力端子ＶＯＵＴはハイインピーダンス状態に設定されてもよい。即ち、表示ドライバ１３０は、Ｄ／Ａ変換されて生成された階調電圧を表示パネルに出力しないようにすることが可能である。
【０１５０】
図１４は、第２実施形態に係る表示ドライバ１１０の変形例である表示ドライバ１４０を示す図である。表示ドライバ１４０は、図８の表示ドライバ１１０に出力セレクタ５０及びデジタル出力線ＤＯＬが加えられ、表示ドライバ１１０からモードセレクタ６０が省略されて構成される。その他の構成は同様である。また、出力セレクタ５０及びデジタル出力線ＤＯＬについては、図１３と同様であり、表示ドライバ１４０は図１３の表示ドライバ１３０と同様の作用効果を有する。
【０１５１】
テストモード時には、例えばアナログ出力イネーブル信号ＡＮＡＬＯＧＥＮがノンアクティブに設定され、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定され、各保持回路１５Ａ〜１５Ｃに入力されるスキャンイネーブル信号ＳＣＡＮＥＮがアクティブに設定される。これにより、駆動電圧出力端子ＶＯＵＴから各画素の表示データの各ビットのデータに対応した電圧が順次に出力される。即ち、テストモード時に駆動電圧出力端子ＶＯＵＴから各画素の表示データをデジタルのシリアルデータとして取得することができる。
【図面の簡単な説明】
【０１５２】
【図１】第１実施形態に係る表示ドライバを示す図。
【図２】第１実施形態に係る表示ドライバの保持回路の構成例。
【図３】第１実施形態及び第２実施形態に係るマルチプレクサの構成例。
【図４】第１実施形態及び第２実施形態に係るモードセレクタの構成例。
【図５】第１実施形態に係る表示ドライバのテストモード時の動作を説明するタイミングチャート。
【図６】第１実施形態に係る表示ドライバの通常動作モード時の動作を説明するタイミングチャート。
【図７】第１実施形態、第２実施形態及びその変形例に係る表示ドライバの検査フローを示すフローチャート。
【図８】第２実施形態に係る表示ドライバを示す図。
【図９】第２実施形態に係る表示ドライバの保持回路の構成例。
【図１０】第２実施形態に係る表示ドライバのテストモード時の動作を説明するタイミングチャート。
【図１１】第１実施形態及び第２実施形態に係る表示ドライバの比較例の構成例。
【図１２】比較例の表示ドライバの検査フローを示すフローチャート。
【図１３】第１実施形態に係る表示ドライバの変形例。
【図１４】第２実施形態に係る表示ドライバの変形例。
【符号の説明】
【０１５３】
１０、１０Ａ〜１０Ｃ  保持回路、１５、１５Ａ〜１５Ｃ  保持回路、
２０  Ｄ／Ａ変換器、５０  出力セレクタ、６０  モードセレクタ、
７０  マルチプレクサ、１００、１１０、１３０、１４０  表示ドライバ、
ＤＡＩＮ１〜ＤＡＩＮｎ  Ｄ／Ａ変換器用入力端子、
ＤＩＧＩＴＡＬＥＮ  デジタル出力イネーブル信号、ＤＯＬ  デジタル出力線、
ＩＮ１  第１の入力端子、ＩＮ２  第２の入力端子、ＬＡ１〜ＬＡｎ  ラッチ回路、
ＬＱｎ  第ｎのラッチ回路の出力、ＭＩＮ１〜ＭＩＮｎ  モードセレクタ用入力端子、
ＭＱ１〜ＭＱｎ  モードセレクタ用出力端子、
ＭＳ１〜ＭＳｎ−１  モードセレクタ用スイッチ回路、ＮＴＲ  Ｎ型トランジスタ、
ＰＴＲ  Ｐ型トランジスタ、ＰＱ１〜ＰＱｎ  マルチプレクサ用出力端子、
ＱＮＤ  出力ノード、ＳＣＡＮＥＮ  スキャンイネーブル信号、
ＳＩＮ  シリアルデータ入力端子、ＳＳ１〜ＳＳｎ−１  スキャン用スイッチ回路、
ＳＤＳ  シリアル出力データ用スイッチ回路、ＶＯＵＴ  駆動電圧出力端子
【図１】
2006235067.tif 000003
【図２】
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【図３】
2006235067.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2006235067.tif 000009
【図８】
2006235067.tif 000010
【図９】
2006235067.tif 000011
【図１０】
2006235067.tif 000012
【図１１】
2006235067.tif 000013
【図１２】
2006235067.tif 000014
【図１３】
2006235067.tif 000015
【図１４】
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