【手続補正書】
【提出日】平成19年4月10日(2007.4.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  リバースエンジニアリングから半導体集積回路を保護する方法であって、
半導体基板を準備するステップと、
前記基板上に複数の半導体活性領域を形成するステップであって、前記半導体活性領域が、前記半導体基板の一部分によって、相互に分離されているところのステップと、
相互接続検出防止のための連続するシリサイド層を形成するステップであって、連続する前記シリサイド層は、前記半導体活性領域のうちの少なくとも１つの活性領域全体に亘り、そして、選択された基板領域の少なくとも一部分に形成されており、連続する前記シリサイド層は、複数の前記半導体活性領域のうちの前記少なくとも１つの活性領域と他の活性領域とを電気的に相互接続するところのステップと、
メタライゼーション層を、電源および連続する前記シリサイド層に接続するステップであって、連続する前記シリサイド層は、前記電源と、複数の前記半導体活性領域のうちの前記少なくとも１つの活性領域および他の活性領域との間の電気接続をもたらすところのステップと
を含む方法。
【請求項２】  基板上に複数の半導体活性領域を形成する前記ステップは、基板上にＣＭＯＳ対を形成するステップを含む、請求項１に記載の方法。
【請求項３】  相互接続検出防止のためのシリサイド層を形成する前記ステップは、
前記基板にわたって、第１のシリサイド層を介してＶｓｓソースを、ｎ＋ソース／ドレインに相互接続し、そして、
前記基板にわたって、第２のシリサイド層を介してＶｃｃソースを、ｐ＋ソース／ドレインに相互接続する
ことを含む、請求項２に記載の方法。
【請求項４】  半導体集積回路の相互接続部分を隠すための方法であって、
半導体基板を準備するステップと、
前記基板上に複数の半導体活性領域を形成するステップであって、複数の前記活性領域のうちの少なくとも２つが、前記基板の一部によって相互に分離されているところのステップと、
相互接続検出防止のための連続するシリサイド層を形成するステップであって、前記シリサイド層は、前記少なくとも２つの活性領域全体に亘り、そして、複数の前記活性領域のうちの前記少なくとも２つを分離する、基板の前記一部分の少なくとも一部に形成されており、連続する前記シリサイド層は、前記２つの活性領域を電気的に相互接続するところのステップと、
メタライゼーション層を、電源および連続する前記シリサイド層に接続するステップであって、連続する前記シリサイド層は、前記電源と、前記２つの活性領域との間の電気接続をもたらすところのステップと
を含む方法。
【請求項５】  相互接続検出を防止するための方法であって、
半導体基板を準備するステップと、
前記基板上に複数の半導体活性領域を形成するステップであって、前記半導体活性領域が、前記半導体基板の一部分によって、相互に分離されているところのステップと、
相互接続検出防止のための連続する、薄い平坦なシリサイド層を形成するステップであって、連続する薄い平坦な前記シリサイド層は、前記半導体活性領域のうちの少なくとも１つの活性領域全体に亘り、そして、前記少なくとも１つの半導体活性領域を他の活性領域に相互接続するための選択された基板領域に形成されており、連続する前記シリサイド層は、２００Å以下の厚さを有しているところのステップと、
メタライゼーション層を、電源および連続する前記シリサイド層に接続するステップであって、連続する前記シリサイド層は、前記電源と、前記少なくとも１つの半導体活性領域および他の活性領域との間の電気接続をもたらすところのステップと
を含む方法。
【請求項６】  薄い平坦なシリサイド層は、約１００Åの厚さを有している、請求項５に記載の方法。
【請求項７】  基板上に複数の半導体活性領域を形成する前記ステップは、基板上にＣＭＯＳ対を形成するステップを含む、請求項５に記載の方法。
【請求項８】  薄い平坦なシリサイド層を形成する前記ステップは、
前記基板にわたって、第１のシリサイド層を介してＶｓｓソースを、ｎ＋ソース／ドレインに相互接続し、そして、
前記基板にわたって、第２のシリサイド層を介してＶｃｃソースを、ｐ＋ソース／ドレインに相互接続する
ことを含む、請求項５に記載の方法。
【請求項９】  基板に複数の第１の領域の組を形成するステップであって、複数の第１の領域の前記組における第１の領域の各々は、使用時に、これに関連付けられたメタライゼーション層を介して、電源に接続されているところのステップと、
前記基板に複数の第２の領域の組を形成するステップであって、複数の第２の領域の前記組における第２の領域の各々は、前記基板の少なくとも一部分によって、複数の第１の領域の前記組における第１の領域の各々から分離しているところのステップと、
前記第１の領域と、前記第２の領域と、前記電源とを選択的に電気的に接続するための連続するシリサイド層を形成するステップであって、連続する前記シリサイド層は、複数の第１の領域の前記組における少なくとも１つの第１の領域の全体に亘って、そして、複数の第２の領域の前記組における少なくとも１つの第２の領域の全体に亘って、そして、前記少なくとも１つの第１の領域と前記少なくとも１つの第２の領域との間における、前記基板の前記一部分の少なくとも一部に位置しているところのステップと
を含む方法。
【請求項１０】  前記第１の領域は、第１の導電性を有しており、前記第２の領域は、第２の導電性を有している、請求項９に記載の方法。
【請求項１１】  半導体基板を準備するステップと、
前記基板上に複数の半導体活性領域を形成するステップであって、前記半導体活性領域が、前記半導体基板の一部分によって、相互に分離されているところのステップと、
連続するシリサイド層を形成するステップであって、連続する前記シリサイド層は、半導体基板の複数の活性領域のうちの少なくとも１つの活性領域全体に亘り、これと接触し、そして、基板の選択された領域の少なくとも一部分と接触するように形成されており、連続する前記シリサイド層は、複数の前記半導体活性領域のうちの前記少なくとも１つの活性領域と他の活性領域とを電気的に相互接続するところのステップと、
メタライゼーション層を、電源および連続する前記シリサイド層に接続するステップであって、連続する前記シリサイド層は、前記電源と、複数の前記半導体活性領域のうちの前記少なくとも１つの活性領域および他の活性領域との間の電気接続をもたらすところのステップと
を含む方法。
【請求項１２】  基板上に複数の半導体活性領域を形成する前記ステップは、基板上にＣＭＯＳ対を形成するステップを含む、請求項１１に記載の方法。
【請求項１３】  連続するシリサイド層を形成する前記ステップは、
前記基板にわたって、第１のシリサイド層を介してＶｓｓソースを、ｎ＋ソース／ドレインに相互接続し、そして、
前記基板にわたって、第２のシリサイド層を介してＶｃｃソースを、ｐ＋ソース／ドレインに相互接続する
ことを含む、請求項１２に記載の方法。
【請求項１４】  半導体基板を準備するステップと、
前記基板上に複数の半導体活性領域を形成するステップであって、複数の前記活性領域のうちの少なくとも２つが、前記半導体基板の一部分によって、相互に分離されているところのステップと、
連続するシリサイド層を形成するステップであって、前記シリサイド層は、前記少なくとも２つの活性領域全体に亘り、これと接触し、そして、複数の前記活性領域のうちの前記少なくとも２つを分離する基板の前記一部分の少なくとも一部と接触するように形成されており、連続する前記シリサイド層は、前記少なくとも２つの活性領域を電気的に相互接続するところのステップと、
メタライゼーション層を、電源および連続する前記シリサイド層に接続するステップであって、連続する前記シリサイド層は、前記電源と、前記少なくとも２つの活性領域との間の電気接続をもたらすところのステップと
を含む方法。
【請求項１５】  半導体基板を準備するステップと、
前記基板上に複数の半導体活性領域を形成するステップであって、前記半導体活性領域が、前記半導体基板の一部分によって、相互に分離されているところのステップと、
相互接続検出防止のための連続する、薄い平坦なシリサイド層を形成するステップであって、連続する薄い平坦な前記シリサイド層は、複数の半導体活性領域のうちの少なくとも１つと接触すると共に、前記少なくとも１つの半導体活性領域を他の活性領域と相互接続するための、基板の選択された領域に接触しており、連続する前記シリサイド層は、２００Å以下の厚さを有しているところのステップと、
メタライゼーション層を、電源および連続する前記シリサイド層に接続するステップであって、連続する前記シリサイド層は、前記電源と、前記少なくとも１つの半導体活性領域および他の活性領域との間の電気接続をもたらすところのステップと
を含む方法。
【請求項１６】  薄い平坦なシリサイド層は、約１００Åの厚さを有している、請求項１４に記載の方法。
【請求項１７】  基板上に複数の半導体活性領域を形成する前記ステップは、基板上にＣＭＯＳ対を形成するステップを含む、請求項１４に記載の方法。
【請求項１８】  薄い平坦なシリサイド層を形成する前記ステップは、
前記基板にわたって、第１のシリサイド層を介してＶｓｓソースを、ｎ＋ソース／ドレインに相互接続し、そして、
前記基板にわたって、第２のシリサイド層を介してＶｃｃソースを、ｐ＋ソース／ドレインに相互接続する
ことを含む、請求項１４に記載の方法。
【請求項１９】  基板に複数の第１の領域の組を形成するステップであって、複数の第１の領域の前記組における第１の領域の各々は、使用時に、これに関連付けられたメタライゼーション層を介して、電源に接続されているところのステップと、
前記基板に複数の第２の領域の組を形成するステップであって、複数の第２の領域の前記組における第２の領域の各々は、前記基板の少なくとも一部分によって、複数の第１の領域の前記組における第１の領域の各々から分離しているところのステップと、
前記第１の領域と、前記第２の領域と、前記電源とを選択的に電気的に接続するための連続するシリサイド層を形成するステップであって、連続する前記シリサイド層は、複数の第１の領域の前記組における少なくとも１つの第１の領域と接触し、そして、複数の第２の領域の前記組における少なくとも１つの第２の領域と接触し、そして、前記少なくとも１つの第１の領域と前記少なくとも１つの第２の領域との間における、前記基板の前記一部分の少なくとも一部と接触しているところのステップと
を含む方法。
【請求項２０】  前記第１の領域は、第１の導電性を有しており、前記第２の領域は、第２の導電性を有している、請求項９に記載の方法。