(57)【要約】【課題】  トグルセルに関して、複数の磁気抵抗素子（薄膜磁性体）に対してアクセストランジスタを共有することによりトグルセルの部品点数を削減して集積度を向上させた不揮発性記憶装置を提供する。【解決手段】  トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３は、デジット線ＤＬ＜０＞〜ＤＬ＜３＞の上層側に配置される。また、トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３はストラップＳＴおよびコンタクトホール３４０に形成された金属膜を介してアクセストランジスタＡＴＲのソース／ドレイン領域３２０と電気的に結合される。ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３とそれぞれ電気的に結合され、トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３の上層側に配置される。本願構成の如く複数のトンネル磁気抵抗素子ＴＭＲに対して１つのアクセストランジスタを共有した構成とすることにより、エリアペナルティの小さい集積度の高い不揮発性記憶装置を実現することができる。【選択図】        図９
2006294179.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルと、
メモリセル列にそれぞれ対応して設けられた、データ書込時に第１のデータ書込電流が供給される複数のビット線とを備え、
各前記メモリセルは、
各々が、磁気的に不揮発的なデータ記憶を実行する複数の磁気抵抗素子と、
各前記磁気抵抗素子を介して対応するビット線と固定電圧との間の電気的な接続を共通に制御するスイッチとを含み、
前記複数の磁気抵抗素子にそれぞれ対応して、前記データ書込時に第２のデータ書込電流が供給される複数のデジット線をさらに備え、
各前記磁気抵抗素子は、
前記対応するビット線および対応するデジット線に対して所定角度の磁化容易軸に沿って配置された固定磁化層と、
前記データ書込時に前記対応するビット線および前記対応するデジット線に対して、所定のパルスシーケンスの前記第１および第２のデータ書込電流が流れることにより所定のデータ書込磁界が印加されることによって磁化方向が前のデータに対して反転する自由磁化層とを含む、不揮発性記憶装置。
【請求項２】
データ読出時に、前記複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルと電気的に結合され、前記選択メモリセルに含まれるスイッチの制御により前記選択メモリセルを介して前記固定電圧と電気的に結合されるデータ線と、
前記データ読出時に前記データ線を所定電圧と結合して選択メモリセルに前記通過電流を供給するための電流供給回路と、
前記選択メモリセルに対して前記所定のデータ書込磁界を印可するためのデータ書込回路と、
１回のデータ読出動作内において少なくとも１回実行される前記所定のデータ書込磁界の印加の前後のそれぞれにおける前記選択メモリセルの記憶データに基づいて読出データを生成するためのデータ読出回路とを備え、
前記データ読出回路は、
前記所定のデータ書込磁界の印加前後の前記選択メモリセルのデータ読出によって流れる通過電流の比較に基づいて前記読出データを生成する比較部を含む、請求項１記載の不揮発性記憶装置。
【請求項３】
１回のデータ書込動作内において、前記１回のデータ読出動作が実行され、
前記１回のデータ書込動作内において、前記データ書込回路は、前記比較部により生成された前記読出データと書込データとの比較に基づいて前記選択メモリセルに対して前記所定のデータ書込磁界を印加する、請求項２記載の不揮発性記憶装置。
【請求項４】
メモリセル行にそれぞれ対応して設けられ、各前記メモリセルの対応するスイッチを制御するための複数のワード線をさらに備え、
前記メモリセル行に沿って配置されている隣接する２つのメモリセルは、前記スイッチに相当する互いに異なる対応するワード線と電気的に接続されたアクセストランジスタをそれぞれ有する、請求項１記載の不揮発性記憶装置。
【請求項５】
メモリセル行にそれぞれ対応して設けられ、前記固定電圧と電気的に結合された複数のソース線をさらに備え、
前記隣接する２つのメモリセルの各々のアクセストランジスタは、対応するソース線を互いに共有している、請求項４記載の不揮発性記憶装置。
【請求項６】
前記所定のパルスシーケンスは、前記対応する第１および第２の書込電流線に対して９０°の位相がずれたデータ書込電流が流れるように設定される、請求項１記載の不揮発性記憶装置。
【請求項７】
メモリセルと、
データ読出時に前記メモリセルと電気的に結合されるリードビット線とを備え、
前記メモリセルは、
各々が、磁気的に不揮発的なデータ記憶を実行するとともに、積層された複数の磁気抵抗素子と、
各前記磁気抵抗素子と前記リードビット線との間の電気的な接続を共通に制御するスイッチとを含み、
前記積層された複数の磁気抵抗素子にそれぞれ対応して、データ書込時に第１のデータ書込電流が供給される複数の第１の書込電流線と、
前記積層された複数の磁気抵抗素子にそれぞれ対応して、前記データ書込時に第２のデータ書込電流が供給される複数の第２の書込電流線とをさらに備え、
各前記磁気抵抗素子は、
前記対応する第１および第２の書込電流線に挟まれた間の角度の磁化容易軸に沿って配置された固定磁化層と、
前記データ書込時に前記対応する第１および第２の書込電流線に対して、所定のパルスシーケンスの前記第１および第２のデータ書込電流が流れることにより所定のデータ書込磁界が印加されることによって磁化方向が前のデータに対して反転する自由磁化層とを含む、不揮発性記憶装置。
【請求項８】
各前記第１の書込電流線の一端側は固定電圧と電気的に結合されるとともに、対応する磁気抵抗素子と電気的に結合され、
データ読出時に、前記リードビット線と電気的に結合されるデータ線と、
前記データ読出時に前記データ線を所定電圧と結合して前記メモリセルを流れる通過電流に基づいて読出データを生成するためのデータ読出回路とをさらに備える、請求項７記載の不揮発性記憶装置。
【請求項９】
前記リードビット線と各前記第１の書込電流線は、同一方向に沿って配置される、請求項７記載の不揮発性記憶装置。
【請求項１０】
前記リードビット線および前記複数の第１の書込電流線は、積層された複数段の金属配線層を用いて形成され、
前記リードビット線は、初段の金属配線層を用いて形成される、請求項７記載の不揮発性記憶装置。
【請求項１１】
各前記第１の書込電流線の一端側は、固定電圧と電気的に結合され、各前記第１の書込電流線の他端側は、選択信号に応答して導通するドライバトランジスタを介して電源電圧と電気的に結合される、請求項７記載の不揮発性記憶装置。
【請求項１２】
データ読出時に、前記リードビット線および前記メモリセルを介して固定電圧と電気的に結合されるデータ線と、
前記データ読出時に前記データ線を所定電圧と結合して前記メモリセルに前記通過電流を供給するための電流供給回路と、
前記メモリセルに対して前記所定のデータ書込磁界を印可するためのデータ書込回路と、
１回のデータ読出動作内において少なくとも１回実行される前記所定のデータ書込磁界の印加の前後のそれぞれにおける前記メモリセルの記憶データに基づいて読出データを生成するためのデータ読出回路とを備え、
前記データ読出回路は、
前記所定のデータ書込磁界の印加前後の前記メモリセルのデータ読出によって流れる通過電流の比較に基づいて前記読出データを生成する比較部を含む、請求項７記載の不揮発性記憶装置。
【請求項１３】
１回のデータ書込動作内において、前記１回のデータ読出動作が実行され、
前記１回のデータ書込動作内において、前記データ書込回路は、前記比較部により生成された前記読出データと書込データとの比較に基づいて前記メモリセルに対して前記所定のデータ書込磁界を印加する、請求項１２記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【背景技術】
【０００２】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。特に、近年では磁気トンネル接合（ＭＴＪ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。
【０００３】
一般的にこれら不揮発性記憶装置の記憶素子として用いられるメモリセルのデータ読出を実行する場合には、記憶素子を構成するトンネル磁気抵抗素子（ＴＭＲ）に流れる電流やＴＭＲの両端電圧を測定し、ＴＭＲの抵抗値を間接測定することで実行することができる。
【０００４】
メモリセルの種類としては種々のメモリセルが提案されているが、近年いわゆるトグルセルと呼ばれるものが発表されている（非特許文献１）。非特許文献１においては基本的なトグルセルの構造が示されている。後述するがトグルセルの構造は自由層にＳＡＦ構造が用いられており、固定磁化の向きをビット線およびデジット線に対して所定角度に傾けた構造となっている。
【０００５】
このトグルセルは所定の書込動作を実行することによりこの書込動作前の自由層の磁化方向に対し、常に反対の方向に自由層を磁化させる動きをする。すなわち一度所定書込動作をした場合には自由層と固定層との磁化方向に対して平行（低抵抗）か、反平行（高抵抗）かのいずれか一方から他方の状態に必ず変化する。すなわち記憶データとしては１回の書込動作により必ず反転データに書換えられることになる。特許文献１においては、このトグルセルを用いたセルフリファレンス方式のデータ読出が開示されている。
【０００６】
一方で、ＣＰＵの高速化に伴い記憶容量の大容量化が高まるなかメモリセルの集積度を向上させることも重要な課題となってきている。
【０００７】
特許文献２においては、複数のトンネル磁気抵抗素子を積層することにより、アクセストランジスタを共有して単体のメモリセルの部品点数を削減することにより集積度を向上させる方式が開示されている。
【特許文献１】米国特許公開６７４４６６３号公報
【特許文献２】特開２００１−３５７６６６号公報
【非特許文献１】ＩＳＳＣＣ２００４  Ａ４Ｍｂ  ０．１８μｍ  １Ｔ１ＭＴＪ  Ｔｏｇｇｌｅ  ＭＲＡＭ  Ｍｅｍｏｒｙ
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の特許文献２においては、トンネル磁気抵抗素子（薄膜磁性体）を積層した構造が示されている。
【０００９】
本発明は、トグルセルに関して、複数のトンネル磁気抵抗素子（薄膜磁性体）に対してアクセストランジスタを共有することによりトグルセルの部品点数を削減して集積度を向上させた不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る不揮発性記憶装置は、行列状に配置された複数のメモリセルと、メモリセル列にそれぞれ対応して設けられた、データ書込時に第１のデータ書込電流が供給される複数のビット線と、複数の磁気抵抗素子にそれぞれ対応して、データ書込時に第２のデータ書込電流が供給される複数のデジット線とを備える。各メモリセルは、各々が、磁気的に不揮発的なデータ記憶を実行する複数の磁気抵抗素子と、各磁気抵抗素子を介して対応するビット線と固定電圧との間の電気的な接続を共通に制御するスイッチとを含む。
【００１１】
各磁気抵抗素子は、対応するビット線および対応するデジット線に対して所定角度の磁化容易軸に沿って配置された固定磁化層と、データ書込時に対応するビット線および対応するデジット線に対して、所定のパルスシーケンスの第１および第２のデータ書込電流が流れることにより所定のデータ書込磁界が印加されることによって磁化方向が前のデータに対して反転する自由磁化層とを含む。
【００１２】
本発明に係る別の不揮発性記憶装置は、メモリセルと、データ読出時にメモリセルと電気的に結合されるリードビット線とを備える。メモリセルは、各々が、磁気的に不揮発的なデータ記憶を実行するとともに、積層された複数の磁気抵抗素子と、各磁気抵抗素子とリードビット線との間の電気的な接続を共通に制御するスイッチとを含む。積層された複数の磁気抵抗素子にそれぞれ対応して、データ書込時に第１のデータ書込電流が供給される複数の第１の書込電流線と、積層された複数の磁気抵抗素子にそれぞれ対応して、データ書込時に第２のデータ書込電流が供給される複数の第２の書込電流線とをさらに備える。各磁気抵抗素子は、対応する第１および第２の書込電流線に挟まれた間の角度の磁化容易軸に沿って配置された固定磁化層と、データ書込時に対応する第１および第２の書込電流線に対して、所定のパルスシーケンスの第１および第２のデータ書込電流が流れることにより所定のデータ書込磁界が印加されることによって磁化方向が前のデータに対して反転する自由磁化層とを含む。
【００１３】
本発明に係るさらに別の不揮発性記憶装置は、行列状に配置された複数のメモリセルと、メモリセル列にそれぞれ対応して設けられた、データ書込時に第１のデータ書込電流が供給される複数のビット線と、各々が、隣接する２列ずつのメモリセル列にそれぞれ対応して設けられ、互いに共有される、複数のソース線とを備える。各メモリセルは、各々が、磁気的に不揮発的なデータ記憶を実行する複数の磁気抵抗素子と、各磁気抵抗素子を介して対応するビット線と対応するソース線との間の電気的な接続を制御するスイッチとを含む。複数の磁気抵抗素子にそれぞれ対応して、データ書込時に第２のデータ書込電流が供給される複数のデジット線をさらに備える。
【００１４】
好ましくは、データ読出時に、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルに含まれるスイッチの制御により選択メモリセルを介して固定電圧と電気的に結合された対応するビット線と対応するソース線とが電気的に結合され、データ読出時に複数のソース線のうちの対応するソース線と電気的に結合されるデータ線と、データ読出時にデータ線を所定電圧と結合して選択メモリセルに通過電流を供給するための電流供給回路と、選択メモリセルに対して所定のデータ書込磁界を印可するためのデータ書込回路と、１回のデータ読出動作内において少なくとも１回実行される所定のデータ書込磁界の印加の前後のそれぞれにおける選択メモリセルの記憶データに基づいて読出データを生成するためのデータ読出回路とを備え、データ読出回路は、所定のデータ書込磁界の印加前後の選択メモリセルのデータ読出によって流れる通過電流の比較に基づいて読出データを生成する比較部を含む。
【発明の効果】
【００１５】
本発明に係る不揮発性記憶装置は、メモリセルを備え、メモリセルは、複数の磁気抵抗素子と、各磁気抵抗素子とビット線との間の電気的な接続を制御するスイッチとを含む。すなわち、スイッチは、各磁気抵抗素子に共通に設けられたものである。したがって、複数の磁気抵抗素子に対応して一つのスイッチが設けられる構成であるためメモリセルの部品点数を削減して、メモリセルの集積度を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１７】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【００１８】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体の動作を制御するコントロール回路５と、行列状に集積配置されたＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）を含むメモリアレイ１０と、行選択回路２０，２１と、列デコーダ２５とを備える。
【００１９】
行選択回路２０，２１は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいてアクセス対象となるメモリアレイ１０における行選択動作を実行する。列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいてアクセス対象となるメモリアレイ１０の列選択動作を実行する。
【００２０】
また、ＭＲＡＭデバイス１は、メモリアレイ１０の両側に設けられ、入力データＤＩＮに基づくデータ書込あるいは読出データＤＯＵＴとして外部に出力するデータ読出を実行する読出／書込制御回路３０，３５とをさらに備える。なお、以下においては信号、信号線およびデータ等の二値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。また、メモリアレイ１０の行列状に集積配置された複数のメモリセルＭＣの行および列をメモリセル行およびメモリセル列ともそれぞれ称する。
【００２１】
メモリアレイ１０は、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬおよびデジット線ＤＬと、メモリセル列にそれぞれ対応して設けられる複数のビット線ＢＬとおよびソース線ＳＬとをさらに備える。図１には代表的に１つのメモリセルＭＣが示され、メモリセルＭＣのメモリセル行に対応してワード線ＷＬおよびデジット線ＤＬがそれぞれ１本ずつ示されている。また、メモリセルＭＣのメモリセル列に対応してビット線ＢＬが代表的に１本ずつ示されている。
【００２２】
図２は、本発明の実施の形態１に従うメモリアレイ１０およびその周辺回路の概略構成図である。
【００２３】
図２を参照して、メモリアレイ１０は、行列状に集積配置されたメモリセルＭＣを含む。また、メモリセル列にそれぞれ対応して設けられた複数のビット線ＢＬを含む。また、また、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬと、複数のデジット線ＤＬと、複数のソース線ＳＬが設けられている。本例においては、代表的にメモリセ列に対応して設けられたビット線ＢＬ０，ＢＬ１と、メモリセル行にそれぞれ対応して設けられたワード線ＷＬ＜０＞，ＷＬ＜１＞と、ソース線ＳＬが示されている。本例においては、ビット線ＢＬ０とワード線ＷＬ＜０＞の交差点に位置するメモリセルＭＣ０およびビット線ＢＬ１とワード線ＷＬ＜１＞の交差点に位置するメモリセルＭＣ１について代表的に説明する。なお、メモリセルＭＣおよびＭＣ１のレイアウト図については後述する。
【００２４】
行選択回路２０は、メモリセル行ごとに配置された行ドライバ４５，５０を含む。行ドライバ４５，５０は、行選択結果であるデコード信号ＤＷ＜０＞，ＤＷ＜１＞に応じてワード線ＷＬ＜０＞，ＷＬ＜１＞を駆動する。また、行選択回路２１は、デジット線ＤＬ＜３：０＞を固定電圧Ｖｓｓにプルダウンするためのトランジスタ４０を含む。トランジスタ４０は、行選択結果であるデコード信号ＷＤ＜３：０＞の入力に応答してオンする。ここで、＜ｚ：０＞の記号は、＜０＞〜＜ｚ＞を指し示すものとする。デコード信号ＤＷおよびＷＤは、図示しないが行選択回路２０，２１に含まれるデコーダがロウアドレスＲＡに基づいて行選択結果として出力されたデコード信号である。
【００２５】
読出／書込制御回路３０は、データ書込制御回路７０を含む。データ書込制御回路７０は、コントロール回路５からの動作指示に応答して動作する。
【００２６】
データ書込制御回路７０は、動作時に、入力された入力データＤＩＮおよび列デコーダ２５からの列選択結果に応じてメモリセル列ごとに書込制御信号ＷＣＳＬを設定する。さらに、ライトドライバ制御回路１８０は、１回のデータ読出動作期間内において、後述するデータ読出回路ＲＤＣからの読出データＤＯを受けて書込制御信号ＷＣＳＬを設定する。本例においては、ビット線ＢＬ０，ＢＬ１に対応して書込制御信号ＷＣＳＬ＜０＞，ＷＣＳＬ＜１＞が一例として示されている。
【００２７】
読出／書込制御回路３０は、さらにメモリセル列ごとに設けられたビット線ＢＬを電源電圧Ｖｃｃにプルアップするためのドライバトランジスタを含む。本例においては、ビット線ＢＬ０，ＢＬ１にそれぞれ対応して設けられたドライバトランジスタＴｒ０，Ｔｒ２が示されており、それぞれ書込制御信号ＷＣＳＬ＜０＞，ＷＣＳＬ＜１＞の入力を受ける。また、読出／書込制御回路３５は、メモリセル列ごとに設けられ、ビット線ＢＬの他端側を固定電圧Ｖｓｓにプルダウンするためのドライバトランジスタを含む。本例においては、ビット線ＢＬ０，ＢＬ１にそれぞれ対応して設けられたドライバトランジスタＴｒ１，Ｔｒ３が示されており、それぞれ書込制御信号ＷＣＳＬ＜０＞，ＷＣＳＬ＜１＞の入力を受ける。たとえば、書込制御信号ＷＣＳＬ＜０＞が「Ｈ」レベルに設定されると、ドライバトランジスタＴｒ０，Ｔｒ１がオンし、電流経路が形成されデータ書込電流がビット線ＢＬ０に流れる。また、書込制御信号ＷＣＳＬ＜１＞が「Ｈ」レベルに設定されると、ドライバトランジスタＴｒ２，Ｔｒ３がオンし、電流経路が形成されデータ書込電流がビット線ＢＬ１に流れる。
【００２８】
読出／書込制御回路３０は、さらに選択メモリセルの電気抵抗に応じた通過電流が供給されるデータ線ＤＩＯと、メモリセル列にそれぞれ対応して設けられデータ線ＤＩＯおよび各ビット線ＢＬの間に設けられた読出選択ゲートＲＣＳＧとを含む。本例においては、ビット線ＢＬ０，ＢＬ１にそれぞれ対応して設けられた読出選択ゲートＲＣＳＧ０，ＲＣＳＧ１が示されており、それぞれ読出選択信号ＲＣＳＬ＜０＞，ＲＣＳＬ＜１＞の入力を受ける。対応するメモリセル列が選択された場合には読出選択ゲートＲＣＳＧがオンし、ビット線ＢＬとデータ線ＤＩＯとが電気的に結合される。同様の構成は各メモリセル列に対応して設けられる。すなわちデータ線ＤＩＯは、各ビット線ＢＬによって共有される。このような構成とすることにより選択メモリセルは、データ読出時において選択列のビット線ＢＬおよび対応する読出選択ゲートＲＣＳＧを介してデータ線ＤＩＯと電気的に結合される。読出選択信号ＲＣＳＬは、コラムアドレスＣＡに基づいて列デコーダ２５が列選択結果として出力したデコード信号である。
【００２９】
また、読出／書込制御回路３０は、制御信号／ＳＡＥおよび制御信号ＥＮ１，／ＥＮ１，ＥＮ２，／ＥＮ２の入力を受けて所定のデータ読出動作を実行し読出データＤＯを出力するデータ読出回路ＲＤＣを含む。
【００３０】
ここで、トグルセルについて説明する。ここでは、１つの薄膜磁性体を有する場合について説明する。
【００３１】
図３は、本発明の実施の形態に従うトグルセルの縦構造を模式的に説明する図である。
【００３２】
図３を参照して、トグルセルは、ビット線１２０とデジット線１３０との間に挟まれた薄膜磁性体１００を有する。ビット線１２０およびデジット線１３０は、電流を通すことが可能な導電性材料を含む。この図では、ビット線１２０は、薄膜磁性体１００の上部に位置付けられており、デジット線１３０は薄膜磁性体１００の下部に位置付けられている。また、デジット線１３０は、ビット線１２０に対して９０°の角度に方向づけられている。
【００３３】
薄膜磁性体１００は、第１の磁気部１１５と、トンネルバリア１１６と、第２の磁気部１７とを含む。トンネルバリア１１６は、第１の磁気領域１１５と第２の磁気領域１１７との間に挟まれている。
【００３４】
本例においては、第１の磁気部１１５は、３層構造で構成され、２つの強磁性体層１４５，１５５と、２つの強磁性体層１４５，１５５の間に挟まれた反強磁性体結合スペーサ層１６５とを有する。さらに、第２の磁気部１１７は、３層構造で形成され、２つの強磁性体層１４６，１５６と、２つの強磁性体層１４６，１５６の間に挟まれた反強磁性体結合スペーサ層１６６とを有する。
【００３５】
反強磁性体結合スペーサ層１６５および１６６は、例えば元素Ｒｕ、Ｏｓ、Ｒｅ、Ｃｒ、Ｒｈ、Ｃｕのうちの少なくとも１つ、またはそれらの組合せを含む。さらに、強磁性体層１４５、１５５、１４６および１５６は、例えば元素Ｎｉ、Ｆｅ、Ｍｎ、Ｃｏのうちの少なくとも１つ、またはそれらの組合せを含む。また、第１の磁気部１１５および１１７は３層構造以外の合成反強磁性層材料構造を含む場合があり、たとえば、１つのそのような合成反強磁性層材料構造は、強磁性体層／反強磁性体結合スペーサ層／強磁性体層／反強磁性体結合スペーサ層／強磁性体層の構造で形成される５層の積層構造とすることも可能である。
【００３６】
強磁性体層１４５および１５５は各々、反強磁性体結合スペーサ層１６５の結合によって通常時においては反平行に保たれた磁気モーメントベクトル１５７および１５３をそれぞれ有する。また、第１の磁気部１１５は合力磁気モーメントベクトル１４０を有し、第２の磁気部１１７は合力磁気モーメントベクトル１５０を有する。
【００３７】
合力磁気モーメントベクトル１４０および１５０は、磁化容易軸に沿って、ビット線１２０とデジット線１３０とに挟まれた間の所定角度、好ましくは４５°，１３５°，２２５°，３１５°の方向に向けられているものとする。この点が通常のメモリセルと相違する。メモリセルにおいては、磁化容易軸はビット線方向となるように配置されていたが、トグルセルＭＣについては、磁化容易軸は、ビット線およびデジット線に挟まれた間において、所定角度ずれた位置となるように配置されているからである。
【００３８】
さらに、第１の磁気部１１５は、自由な強磁性体領域すなわち自由磁化層であり、つまり、印加された磁界の存在下で合力磁気モーメントベクトル１４０が回転する。第２の磁気部１１７は、固定された一定の磁化方向を有する強磁性体領域すなわち固定磁化層であり、つまり、合力磁気モーメントベクトル１５０は適度に印加された磁界の存在下で自由に回転せず、基準層として使用される。
【００３９】
反強磁性体結合層１６５は第１の磁気部１１５の２つの強磁性体層１４５，１５５の間に示されているが、強磁性体層は静磁場または他の特徴といった他の手段を介して反強磁性的に結合可能である。
【００４０】
なお、少なくとも強磁性体層１４５および１５５の作成において、好ましい磁化容易軸（誘導異方性）を設定するために磁界が提供される。提供された磁界は、磁気モーメントベクトル１５３および１５７にとって好ましい異方性軸を作り出す。好ましい軸は、これから説明されるように、ビット線１２０とデジット線１３０との間で４５°の角度となるよう設定される。
【００４１】
図４は、本発明の実施の形態に従うトグルセルの磁化方向を説明する図である。
【００４２】
図４を参照して、トグルセルＭＣの薄膜磁性体１００は、ビット線１２０およびデジット線１３０とが互いに９０°の角度で交差する部分に設けられている。なお、説明を簡略化するため、図示されているようなｘ−ｙ座標系と、時計回りの回転方向９４および反時計回りの回転方向９６とを参照することにする。
【００４３】
そして、磁気モーメントベクトル１５３および１５７にとって好ましい異方性軸は、−ｘ方向および−ｙ方向に対して４５°の角度、＋ｘ方向および＋ｙ方向に対して４５°の角度で方向付けられている。一例として、図４は、磁気モーメントベクトル１５３が−ｘ方向および−ｙ方向に対して４５°の角度で方向付けられていることを示している。磁気モーメントベクトル１５７は一般に、磁気モーメントベクトル１５３とは反平行に向けられているため、それは＋ｘ方向および＋ｙ方向に対して４５°の角度で方向付けられている。
【００４４】
ビット線電流ＩWは円周方向の磁界ＨWを誘導し、デジット線電流Ｉｐは円周方向のデジット磁界ＨDを誘導する。
【００４５】
ビット線１２０は、薄膜磁性体１００の上部にあるため、素子の平面において、ＨWは、ビット線電流ＩWに対して＋ｙ方向に印加される。同様に、デジット線１３０は、薄膜磁性体１００の下部にあるため、素子の平面において、ＨDは、デジット線電流Ｉｐに対して＋ｘ方向に印加される。
【００４６】
次に、本発明の実施の形態１に従うトグルセルの書込方式について説明する。
【００４７】
トグル書込方法を用いる場合、電流の方向にかかわらず、同じ極性の電流パルスがビット線１２０およびデジット線１３０の双方に対して選択されている限り、薄膜磁性体１００の自由磁化層の磁化方向は、書込動作毎にスイッチングされる。たとえば、「１」が最初に記憶されている場合、１つの電流パルスシーケンスがビット線およびデジット線を流れた後は「０」にスイッチングされる。そして、「０」が記憶されている場合、電流パルスシーケンスを繰り返せば、「１」に戻る。
【００４８】
したがって、１回の書込シーケンスにより必ずデータレベルがこの書込シーケンス前に記憶されたデータレベルから反転したデータレベルへと変化する。
【００４９】
図５は、本発明の実施の形態に従うトグルセルの書込時における電流パルスシーケンスである。
【００５０】
ここでは、ビット線電流ＩWおよびデジット線電流Ｉｐが示されており、その位相はデジット線電流Ｉｐが９０°位相遅れた波形が示されている。
【００５１】
図６を用いて、図５で示されたパルスシーケンスを用いてトグルセルのデータ書込について説明する。
【００５２】
ここで図６を参照して、本例においては、図５で示されたパルスシーケンスを用いて「１」を「０」に書込むためのトグル書込モードを示している。
【００５３】
この図では、時点ｔ0で、磁気モーメントベクトル１５３および１５７は、図６に示すような好ましい方向に向けられている。この向きは「１」として定義される。
【００５４】
時刻ｔ1で、ビット線電流ＩWがオンになり、それは磁界ＨWを＋ｙ方向に方向付けられるよう誘導する。磁界ＨWの効果は、ほぼバランスのとれた、反整列された第１の磁気部１１５の３層構造を「フロップ」させて、印加された磁界の方向に対して約９０°に向けられるようにすることである。強磁性体層１４５および１５５間の有限の反強磁性体交換相互作用により、磁気モーメントベクトル１５３および１５７はここで、磁界の方向に向けて少しの角度それるようになり、合力磁気モーメントベクトル１４０は磁気モーメントベクトル１５３および１５７間の角度の範囲を定めて磁界ＨWと整列する。このため、磁気モーメントベクトル１５３は時計回りの方向９４に回転する。合力磁気モーメントベクトル１４０は磁気モーメントベクトル１５３および１５７のベクトル加法であるため、磁気モーメントベクトル１５７も時計回りの方向９４に回転する。
【００５５】
時刻ｔ2で、デジット電流Ｉｐがオンになり、それは磁界ＨDを誘導する。したがって、合力磁気モーメントベクトル１４０は、磁界ＨWによって＋ｙ方向に、磁界ＨDによって＋ｘ方向に同時に方向付けられ、それは、合力磁気モーメントベクトル１４０を、それが概して＋ｘ方向と＋ｙ方向との間の４５°の角度に向けられるまで時計方向９４にさらに回転させる効果を有する。したがって、磁気モーメントベクトル１５３および１５７も時計回りの方向９４にさらに回転する。
【００５６】
時刻ｔ3で、ビット線電流ＩWがオフになり、そのためここでは磁界ＨDのみが合力磁気モーメントベクトル１４０を方向付け、それはここでは＋ｘ方向に向けられる。双方の磁気モーメントベクトル１５３および１５７はここでは概して、それらの磁化困難軸不安定点を通った角度に方向付けられる。
【００５７】
時刻ｔ4で、デジット電流Ｉｐがオフになり、そのため合力磁気モーメントベクトル１４０には磁界力が作用していない。したがって、磁気モーメントベクトル１５３および１５７は、それらの最も近い好ましい方向に向けられて、異方性エネルギーを最小限に抑える。この場合、磁気モーメントベクトル１５３にとって好ましい方向は、＋ｙ方向および＋ｘ方向に対して４５°の角度である。この好ましい方向は、時刻ｔ0での磁気モーメントベクトル１５３の最初の方向から１８０°でもあり、「０」として定義される。このため、薄膜磁性体１００は既に「０」にスイッチングされている。
【００５８】
図７を用いて、図５で示されたパルスシーケンスを用いてトグルセルの別のデータ書込について説明する。
【００５９】
ここで図７を参照すると、本例においては、図５で示されたパルスシーケンスを用いて「０」を「１」に書込むためのトグル書込モードを示している。
【００６０】
図示されているのは、前述のような時刻ｔ0、ｔ1、ｔ2、ｔ3およびｔ4の各々での磁気モーメントベクトル１５３および１５７ならびに合力磁気モーメントベクトル１４０であり、薄膜磁性体の状態を同じ電流および磁界方向で「０」から「１」にスイッチングできることを示している。
【００６１】
図８は、本発明の実施の形態１に従うメモリセルＭＣ０およびＭＣ１の詳細を説明する回路構成図である。
【００６２】
本発明の実施の形態１に従うメモリセルＭＣは、複数のトンネル磁気抵抗素子ＴＭＲに対して１つのアクセストランジスタを共有した構成となっている。
【００６３】
図８を参照して、本発明の実施の形態１に従うメモリセルＭＣ０は、トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３と、アクセストランジスタＡＴＲとを含む。
【００６４】
トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３は、ビット線ＢＬ０とアクセストランジスタＡＴＲとの間にそれぞれ並列に接続されている。アクセストランジスタＡＴＲは、複数のトンネル磁気抵抗素子ＴＭＲを介してソース線ＳＬとビット線ＢＬ０との間に配置され、そのゲートはワード線ＷＬ＜０＞と電気的に結合されている。
【００６５】
また、図８を参照して、メモリセルＭＣ１も同様に構成されており、具体的には、トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３がアクセストランジスタＡＴＲとビット線ＢＬ１との間に並列にそれぞれ配置されている。また、アクセストランジスタＡＴＲは、複数のトンネル磁気抵抗素子を介してビット線ＢＬ１とソース線ＳＬとの間に配置され、そのゲートはワード線ＷＬ＜１＞と電気的に結合されている。ここで、メモリセルＭＣ０とＭＣ１のソース線ＳＬは互いに共有している。ソース線ＳＬは、２行のメモリセル行毎に１本のソース線ＳＬが設けられている。また、メモリセルＭＣ０およびＭＣ１において、トンネル磁気抵抗素子ＴＭＲ０は、デジット線ＤＬ＜０＞を共有している。また、他のトンネル磁気抵抗素子ＴＭＲ１〜３についても同様にメモリセルＭＣ０、ＭＣ１でデジット線ＤＬ＜１＞〜ＤＬ＜３＞を共有した構成となっている。
【００６６】
また、デジット線ＤＬ＜０＞〜ＤＬ＜３＞の一端側は、図示しないが電源電圧Ｖｃｃと電気的に結合されており、他端側は固定電圧Ｖｓｓと接続された複数のトランジスタ４０が設けられている。そして、各トランジスタ４０のゲートは、各デジット線ＤＬ＜０＞〜ＤＬ＜３＞にそれぞれ対応して行選択信号ＷＤ＜０＞〜ＷＤ＜３＞の入力を受けてオンし、デジット線ＤＬにデータ書込電流が流れる。
【００６７】
また、メモリセル行に沿った隣接する２つのメモリセルＭＣ０，ＭＣ１でソース線ＳＬを共有した構成であるため配線数を抑制して配線ピッチも十分に確保することが可能となる。
【００６８】
また、隣接する２つのメモリセルＭＣのアクセストランジスタは互いに異なるワード線ＷＬ＜０＞およびＷＬ＜１＞とそれぞれ電気的に結合されている。
【００６９】
図９は、本発明の実施の形態１に従うメモリセルＭＣの断面構成を説明する図である。
【００７０】
図９を参照して、半導体基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域３１０および３２０とゲート領域とを有する。
【００７１】
アクセストランジスタＡＴＲのゲートとなるワード線ＷＬはｐ型のゲート領域の上層に形成される。
【００７２】
ソース／ドレイン領域３１０は、第１層の金属配線層３５０において形成されるソース線ＳＬと電気的に結合される。デジット線ＤＬは、第１層の金属配線層３５０の上層の第２層の金属配線層３７５に形成される。
【００７３】
トンネル磁気抵抗素子ＴＭＲは、デジット線ＤＬの上層側に配置される。具体的には、デジット線ＤＬ＜０＞〜ＤＬ＜３＞のそれぞれ上層側にトンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３が設けられる。また、トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３はストラップＳＴおよびコンタクトホール３４０に形成された金属膜を介してアクセストランジスタＡＴＲのソース／ドレイン領域３２０と電気的に結合される。ストラップＳＴは、トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３をアクセストランジスタＡＴＲと電気的に結合するために設けられ、導電性の物質で形成される。
【００７４】
ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３とそれぞれ電気的に結合され、トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３の上層の第３層の金属配線層３６０に形成される。一方、ワード線ＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬは、独立した金属配線層を新たに設けることなく、ゲート３３０と同一の配線層にポリシリコン層やポリサイド層などを用いて形成されるのが一般的である。
【００７５】
図１０は、本発明の実施の形態１に従うメモリセルＭＣのレイアウトを説明する図である。ここでは、デバイス上部方向からデバイスを見た場合のレイアウト構成が示されている。
【００７６】
図１０を参照して、ビット線ＢＬ０，ＢＬ１をそれぞれ形成する第３層の金属配線層３６０，３６１が上層に形成されている。トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３は、第３の金属配線層３６０，３６１と、ストラップＳＴとの間に挟まれている。そして、ストラップＳＴは、コンタクトホール３４０を介してｎ型領域であるソース／ドレイン領域３２０と結合される。また、ストラップＳＴの下においては、第２層の金属配線層３７５を用いてデジット線ＤＬ＜０＞〜ＤＬ＜３＞がトンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３にそれぞれ対応して設けられている。そして、さらに下においては、ソース／ドレイン領域３１０，３２０を電気的に結合するワード線ＷＬを形成するゲート３３０が設けられる。ここでは、メモリセルＭＣ０に対応して設けられたワード線ＷＬ＜０＞と、メモリセルＭＣ１に対応して設けられたワード線ＷＬ＜１＞が示されている。また、ソース／ドレイン領域３１０と電気的に結合されるソース線ＳＬが第１層の金属配線層３５０を用いて形成される。
【００７７】
本発明の実施の形態に従う構成の如く複数のトンネル磁気抵抗素子ＴＭＲに対して１つのアクセストランジスタを共有した構成とすることにより、メモリセルの集積度を向上することができる。特にアクセストランジスタのサイズを小さくすることにより集積度の向上を図ることができるが、そのサイズの縮小には限度があり、セルピッチは、トンネル磁気抵抗素子のサイズではなく、アクセストランジスタのサイズに起因している場合が多い。したがって、アクセストランジスタのサイズに合わせて、トンネル磁気抵抗素子を複数個配置することによりエリアペナルティの小さい集積度の高い不揮発性記憶装置を実現することが可能である。
図１１は、本発明の実施の形態１に従う比較部５５の回路構成図である。
【００７８】
図１１を参照して、本発明の実施の形態１に従う比較部５５は、トランジスタＰＴ１〜ＰＴ５と、トランジスタＮＴ１〜ＮＴ４と、トランスファーゲートＴＧ１，ＴＧ２と、キャパシタＣＡ，ＣＢとを含む。
【００７９】
トランジスタＰＴ２は、ノードＮ１とノードＮ０との間に配置され、そのゲートはノードＮ０と電気的に結合される。トランジスタＮＴ１は、ノードＮ０とデータ線ＤＩＯとの間に配置され、そのゲートは基準電圧Ｖｒｅｆの入力を受ける。この基準電圧Ｖｒｅｆは、データ線ＬＩＯを所定の電圧レベルに制御する制御電圧である。トランジスタＰＴ１は、電源電圧ＶｃｃとノードＮ１との間に配置され、そのゲートは制御信号／ＳＡＥの入力を受ける。トランジスタＰＴ３は、ノードＮ１とノードＮ２との間に配置され、そのゲートはノードＮ０の入力を受ける。トランジスタＰＴ４は、ノードＮ１とノードＮ３との間に配置され、そのゲートはノードＮ０と電気的に接続される。トランジスタＰＴ５は、ノードＮ１とノードＮ４との間に配置され、そのゲートはノードＮ０と電気的に結合される。トランジスタＮＴ２は、ノードＮ２と固定電圧Ｖｓｓとの間に配置され、そのゲートはノードＮ５と電気的に結合される。
【００８０】
キャパシタＣＢは、ノードＮ５と固定電圧Ｖｓｓとの間に配置される。トランスファーゲートＴＧ２は、ノードＮ５とノードＮ６との間に配置され、そのゲートには制御信号ＥＮ２，／ＥＮ２がそれぞれ入力される。トランジスタＮＴ３は、ノードＮ３と固定電圧Ｖｓｓとの間に配置され、そのゲートはノードＮ６と電気的に結合される。トランスファーゲートＴＧ１は、ノードＮ６とノードＮ８との間に配置され、そのゲートはそれぞれ制御信号ＥＮ１，／ＥＮ１の入力を受ける。キャパシタＣＡは、ノードＮ８と固定電圧Ｖｓｓとの間に配置される。トランジスタＮＴ４は、ノードＮ４と固定電圧Ｖｓｓとの間に配置されそのゲートはノードＮ８と電気的に結合される。
【００８１】
本発明の実施の形態に従う比較部５５は、メモリセルを流れる通過電流に基づいてキャパシタＣＡ，ＣＢで電荷を蓄積し、キャパシタＣＡ，ＣＢで蓄積した電荷に基づいた比較データＳＡＯ，／ＳＡＯを増幅部２１０に出力する。
【００８２】
以下、具体的な動作について説明する。
【００８３】
データ読出時において、まず制御信号／ＳＡＥが「Ｌ」レベルに設定される。これによりトランジスタＰＴ１がオンし、電源電圧ＶｃｃがノードＮ１と電気的に結合される。これにより、動作電圧が供給されデータ読出が実行される。そして、まず制御信号ＥＮ１、／ＥＮ１がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定される。一方、後述するが最初のデータ読出においては、制御信号ＥＮ２，／ＥＮ２は「Ｌ」レベルおよび「Ｈ」レベルに設定されている。すなわち、トランスファーゲートＴＧ１はオンしており、ノードＮ６とノードＮ８とは電気的に結合されている。一方、トランスファーゲートＴＧ２はオフであり、ノードＮ５とノードＮ６とは電気的に切離されている。
【００８４】
この状態において、データ線ＬＩＯを介して選択メモリセルに電流が供給されると、トランジスタＰＴ２，ＰＴ４でカレントミラー回路が構成されているため同じ電流量が流れる。また、上述したようにノードＮ６とノードＮ８は電気的に結合されており、トランジスタＮＴ３，ＮＴ４もカレントミラー回路を構成しているため同じ電流量が流れる。したがって、キャパシタＣＡには、最初のデータ読出においてデータ線ＬＩＯに流れる電流に基づいた電荷が蓄積される。
【００８５】
一方、２回目のデータ読出においては、制御信号ＥＮ２，／ＥＮ２は「Ｈ」レベルおよび「Ｌ」レベルに設定され、制御信号ＥＮ１，／ＥＮ１は「Ｌ」レベルおよび「Ｈ」レベルに設定される。すなわち、トランスファーゲートＴＧ２はオンしており、ノードＮ５とノードＮ６とは電気的に結合されている。一方、トランスファーゲートＴＧ１はオフであり、ノードＮ６とノードＮ８とは電気的に切離されている。
【００８６】
この状態において、データ線ＬＩＯを介して選択メモリセルに電流が供給されると、トランジスタＰＴ２，ＰＴ４でカレントミラー回路が構成されているため同じ電流量が流れる。また、上述したようにノードＮ５とノードＮ６とは電気的に結合されており、トランジスタＮＴ２，ＮＴ３もカレントミラー回路を構成しているため同じ電流量が流れる。したがって、キャパシタＣＢには、２回目のデータ読出においてデータ線ＬＩＯに流れる電流に基づいた電荷が蓄積される。
【００８７】
そして、このキャパシタＣＡ，ＣＢに蓄積された電荷に基づいてトランジスタＮＴ２，ＮＴ４がオンし、比較に応じた比較データ信号ＳＡＯ，／ＳＡＯから出力する。
【００８８】
図１２は、本発明の実施の形態１に従う増幅部６０の回路構成図である。
【００８９】
増幅部６０は、トランジスタＰＴ６，ＰＴ７，ＰＴ１０，ＰＴ１１と、トランジスタＮＴ５〜ＮＴ１０とを含む。トランジスタＮＴ８〜ＮＴ１０は、ノードＮ９およびノードＮ１０を短絡するために設けられている。トランジスタＮＴ８は、ノードＮ９とノードＮ１０との間に配置され、そのゲートは制御信号ＰＲの入力を受ける。トランジスタＮＴ９は、ノードＮ１０と固定電圧Ｖｓｓとの間に配置され、そのゲートは制御信号ＰＲの入力を受ける。トランジスタＮＴ１０は、ノードＮ９と固定電圧Ｖｓｓとの間に配置され、そのゲートは制御信号ＰＲの入力を受ける。
【００９０】
制御信号ＰＲが「Ｈ」レベルの場合にトランジスタＮＴ８〜ＮＴ１０が全てオンし、ノードＮ９およびＮ１０が短絡されるとともに、固定電圧と結合されて放電される。
【００９１】
トランジスタＰＴ７は、ノードＮ２とノードＮ１０との間に配置され、そのゲートは制御信号ＰＡＥの入力を受ける。また、トランジスタＰＴ６は、ノードＮ４とノードＮ９との間に配置され、そのゲートは制御信号ＰＡＥの入力を受ける。トランジスタＰＴ６，ＰＴ７は、制御信号ＰＡＥが「Ｌ」レベルの場合にオンし、比較部５５と増幅部６０とを電気的に結合させる。
【００９２】
一方、制御信号ＰＡＥが「Ｈ」レベルである場合には、これらのトランジスタはオフとなり、比較部５５と増幅部６０とは電気的に切離された状態となる。
【００９３】
アンプＡＭＰは、いわゆるクロスラッチ型のセンスアンプであり、ノードＮ９およびノードＮ１０に伝達された信号を増幅して、読出データＤＯ，／ＤＯとして出力する。
【００９４】
アンプＡＭＰは、トランジスタＰＴ９〜ＰＴ１１と、トランジスタＮＴ５〜ＮＴ７とを含む。トランジスタＰＴ９は、電源電圧ＶｃｃとノードＮ１１との間に配置され、そのゲートは制御信号／ＰＡＥの入力を受ける。制御信号／ＰＡＥは、制御信号ＰＡＥの反転信号である。トランジスタＰＴ１０は、ノードＮ１１とノードＮ９との間に配置され、そのゲートはノードＮ１０の入力を受ける。トランジスタＰＴ１１は、ノードＮ１１とノードＮ１０との間に配置され、そのゲートはノードＮ９の入力を受ける。トランジスタＮＴ５は、ノードＮ９とノードＮ１２との間に配置され、そのゲートはノードＮ１０の入力を受ける。トランジスタＮＴ６は、ノードＮ１０とノードＮ１２との間に配置され、そのゲートはノードＮ９と電気的に結合される。トランジスタＮＴ７は、ノードＮ１２と固定電圧Ｖｓｓとの間に配置され、そのゲートは制御信号ＰＡＥの入力を受ける。
【００９５】
データ読出前において、制御信号ＰＡＥは「Ｌ」レベルに設定されており、ノードＮ９およびノードＮ１０は等電位に設定されている。そして、データ読出時において制御信号ＰＡＥは「Ｈ」レベルに設定され、ノードＮ９とノードＮ１０とは切離されるとともにアンプＡＭＰが活性化されて、ノードＮ９，Ｎ１０に伝達された比較データ信号ＳＡＯ，／ＳＡＯを増幅して読出データＤＯ，／ＤＯとして出力する。
【００９６】
図１３は、本発明の実施の形態１に従うデータ読出動作を説明するフローチャート図である。
【００９７】
本実施の形態１においては、選択対象となるメモリセルにおける１ビットのデータ読出について説明する。以下においては、一例としてメモリセルＭＣ０に含まれる複数のトンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３について主にトンネル磁気抵抗素子ＴＭＲ０に着目して説明する。
【００９８】
データ読出動作が開始され（ステップＳ１）、初期データ読出動作が実行される（ステップＳ２）。具体的には、選択メモリセルの選択対象となるトンネル磁気抵抗素子から記憶データを読出して記憶データに応じた電荷をキャパシタＣＡに蓄積する。具体的には、ワード線ＷＬが活性化（「Ｈ」レベル）されてソース線ＳＬとビット線ＢＬ０との間で電流経路が形成される。また、読出選択信号ＲＣＳＬが「Ｈ」レベルに設定され、ビット線ＢＬとデータ線ＬＩＯとが電気的に結合されて、データ読出回路ＲＤＣからトンネル磁気抵抗素子の記憶データに応じた通過電流が供給される。
【００９９】
図１４は、本発明の実施の形態１に従うメモリセルのトンネル磁気抵抗素子ＴＭＲ０（高抵抗ＲＨ）のデータ読出を説明する図である。
【０１００】
本例においては、たとえば選択メモリセルの選択対象となるトンネル磁気抵抗素子としてトンネル磁気抵抗素子ＴＭＲ０に着目する。
【０１０１】
具体的には、データ読出時において、ビット線ＢＬに所定電圧が印加され、各トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３にそれぞれ各トンネル磁気抵抗素子が有する抵抗値に応じた通過電流が流れる。たとえば、高抵抗ＲＨを有するトンネル磁気抵抗素子ＴＭＲ０に流れる電流をＩ０とする。そして、トンネル磁気抵抗素子ＴＭＲ１〜ＴＭＲ３に流れる電流をＩＡとする。この場合、全体としてメモリセルＭＣには、電流ＩＡ＋Ｉ０が流れることになる。そして、比較部５５は、上述したようにこの流れる電流ＩＡ＋Ｉ０に対応した電荷をキャパシタＣＡに蓄積する。
【０１０２】
再び、図１３を参照して、次に、書込動作として選択メモリセルの選択対象となるトンネル磁気抵抗素子へ反転データを書込む（ステップＳ３）。具体的には、上述したように所定のパルスシーケンスで選択対象となるトンネル磁気抵抗素子に所定のデータ書込磁界を印加する。これにより、上述したようにトンネル磁気抵抗素子の自由層は、書込前の磁化方向と反対の磁化方向を有する。したがって、上述の図１４で説明したトンネル磁気抵抗素子ＴＭＲ０については、その磁化方向が反転して抵抗が低抵抗ＲＬとなる。
【０１０３】
そして、次にデータ読出動作を実行する（ステップＳ４）。具体的には、選択メモリセルの選択対象となるトンネル磁気抵抗素子から反転データを読出して、反転データに応じた電荷をキャパシタＣＢに蓄積する。
【０１０４】
図１５は、本発明の実施の形態１に従うメモリセルのトンネル磁気抵抗素子ＴＭＲ０（低抵抗ＲＬ）のデータ読出を説明する図である。
【０１０５】
本例においては、たとえば選択メモリセルの選択対象となるトンネル磁気抵抗素子としてトンネル磁気抵抗素子ＴＭＲ０に着目する。
【０１０６】
データ読出時において、ビット線ＢＬに所定電圧が印加され、各トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３にそれぞれ各トンネル磁気抵抗素子が有する抵抗値に応じた通過電流が流れる。したがって、トンネル磁気抵抗素子ＴＭＲ０に流れる電流は上述したようにＩ１である。そして、トンネル磁気抵抗素子ＴＭＲ１〜ＴＭＲ３に流れる電流はＩＡである。この場合、全体としてメモリセルＭＣには、電流ＩＡ＋Ｉ１が流れることになる。
【０１０７】
一般的にトンネル磁気抵抗素子ＴＭＲのＭＲ比は２０％程ある。したがって、上述の反転データのデータ書込により、電流Ｉ０および電流Ｉ１については、このＭＲ比に応じた電流変化を検出することができる。すなわち、データ読出マージンを十分に確保することが可能となる。
【０１０８】
そして、比較部５５は、上述したようにこの流れる電流ＩＡ＋Ｉ１に対応した電荷をキャパシタＣＢに蓄積する。
【０１０９】
そして、次に読出データ確定動作を実行する（ステップＳ５）。具体的には、キャパシタＣＡとＣＢとに蓄積された電荷に基づいて読出データＤＯを確定する。具体的には、データ読出回路ＲＤＣにおいて、上述した所定動作を実行することにより読出データＤＯが出力される。
【０１１０】
そして、次に書込動作を実行する（ステップＳ６）。具体的には、選択メモリセルの選択対象となるトンネル磁気抵抗素子へ記憶データを書戻す。これによりデータ読出動作を終了する（ステップＳ７）。
【０１１１】
図１６は、本発明の実施の形態１に従うデータ読出動作のタイミングチャート図である。上述の一連のデータ読出動作について具体的に説明する。
【０１１２】
まず、時刻ｔ０において、最初の初期データ読出動作（１ＳＴリード）が開始される。具体的には、制御信号ＰＲが「Ｈ」レベルから「Ｌ」レベルに設定される。これに伴い、ノードＮ９およびＮ１０のイコライズおよび放電が終了し、ノードＮ９およびノードＮ１０は電気的に切離される。また、制御信号ＳＡＥ、ワード線ＷＬおよび読出選択信号ＲＣＳＬが活性化（「Ｈ」レベル）される。具体的には、ワード線ＷＬ（「Ｈ」レベル）によりアクセストランジスタＡＴＲがオンして、トンネル磁気抵抗素子ＴＭＲを介してビット線ＢＬとソース線ＳＬとが電気的に結合される。また、読出選択信号ＲＣＳＫＬ（「Ｈ」レベル）によりビット線ＢＬとデータ線ＬＩＯとが電気的に結合される。また、制御信号ＳＡＥが「Ｈ」レベルすなわち制御信号／ＳＡＥが「Ｌ」レベルに設定され、電源電圧Ｖｃｃが比較部５５に供給される。すなわち、トンネル磁気抵抗素子ＴＭＲを介して電源電圧Ｖｃｃと固定電圧Ｖｓｓとの間で電流経路が形成される。したがって、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じた通過電流が流れる。そして、制御信号ＥＮ１が「Ｈ」レベルに設定され、通過電流に応じた電荷がキャパシタＣＡに蓄積される。たとえば、トンネル磁気抵抗素子ＴＭＲが低抵抗ＲＨ（「Ｌ」データ）の場合には、電流ＩＡ＋Ｉ１が流れる。この電流量に応じた電荷がキャパシタＣＡに蓄積されてノードＮ８の電位が設定される。一方、トンネル磁気抵抗素子ＴＭＲが高抵抗ＲＨ（「Ｈ」データ）の場合には、電流ＩＡ＋Ｉ０が流れる。この電流量に応じた電荷がキャパシタＣＡに蓄積されてノードＮ８の電位が設定される。
【０１１３】
次に、時刻ｔ１において、書込動作（１ＳＴライト）が実行される。具体的には、上述した所定のパルスシーケンスにより選択対象となるトンネル磁気抵抗素子ＴＭＲのデータが反転する。
【０１１４】
そして、時刻ｔ２において、２回目のデータ読出動作（２ＳＴリード）が実行される。具体的には、上述したようにトンネル磁気抵抗素子ＴＭＲを介して電源電圧Ｖｃｃと固定電圧Ｖｓｓとの間で電流経路が形成される。したがって、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じた通過電流が流れる。そして、制御信号ＥＮ２が「Ｈ」レベルに設定され、通過電流に応じた電荷がキャパシタＣＢに蓄積される。たとえば、反転してトンネル磁気抵抗素子ＴＭＲが低抵抗ＲＬ（「Ｈ」データ）の場合には、電流ＩＡ＋Ｉ０が流れる。この電流量に応じた電荷がキャパシタＣＢに蓄積されてノードＮ５の電位が設定される。一方、反転してトンネル磁気抵抗素子ＴＭＲが高抵抗ＲＨ（「Ｌ」データ）の場合には、電流ＩＡ＋Ｉ１が流れる。この電流量に応じた電荷がキャパシタＣＢに蓄積されてノードＮ５の電位が設定される。
【０１１５】
そして、キャパシタＣＡおよびＣＢに蓄積された電荷に従って、すなわちノードＮ５およびＮ８の電位に従って比較データ信号ＳＡＯ，／ＳＡＯが増幅されて増幅部６０に伝達される。そして、時刻ｔ３の前において、制御信号ＰＡＥ（「Ｈ」レベル）に応答してアンプＡＭＰにおいて増幅動作が実行される。これにより読出データＤＯが出力される。トンネル磁気抵抗素子ＴＭＲの記憶データが「Ｌ」データの場合には、ノードＮ８の方がノードＮ５よりも電位レベルが高いので比較データＳＡＯ，／ＳＡＯは「Ｌ」レベルおよび「Ｈ」レベルにそれぞれ設定される。そして、後段の増幅部６０でさらに増幅されて読出データＤＯ，／ＤＯは「Ｌ」レベルおよび「Ｈ」レベルにそれぞれ設定される。一方、トンネル磁気抵抗素子ＴＭＲの記憶データが「Ｈ」データの場合には、ノードＮ８の方がノードＮ５の電位レベルよりも低いので比較データＳＡＯ，／ＳＡＯは「Ｌ」レベルおよび「Ｌ」レベルにそれぞれ設定される。そして、後段の増幅部６０でさらに増幅されて読出データＤＯ，／ＤＯは「Ｌ」レベルおよび「Ｌ」レベルにそれぞれ設定される。
【０１１６】
時刻ｔ３において、読出データ確定動作とともに書込動作（２ＮＤライト）が実行される。
【０１１７】
具体的には、前の書込動作によりデータが反転しているため、再度書込動作を実行することにより元の記憶データに再現することが可能となる。
【０１１８】
これにより、選択メモリセルの選択対象となるトンネル磁気抵抗素子のデータ読出を実行することができる。すなわち、１ビットのデータ読出を実行することができる。
【０１１９】
図１７は、本発明の実施の形態１に従うデータ書込動作を説明するフローチャート図である。
【０１２０】
図１７を参照して、データ書込動作を開始する（ステップＳ１０）。この場合には、最初の記憶データが「０」もしくは「１」のいずれであるかを判別する必要がある。したがって、初期データ読出動作（ステップＳ１１）、書込動作（ステップＳ１２）、データ読出動作（ステップＳ１３）および読出データ確定動作（ステップＳ１４）については、上述したステップＳ２〜Ｓ５で説明したのと同様であるのでその詳細な説明は繰返さない。
【０１２１】
次に、ステップＳ１５において、読出データＤＯと、書込データとが一致するかどうかを判定する。一致する場合には、書込動作を実行する（ステップＳ１６）。
【０１２２】
一方、ステップＳ１５において、読出データＤＯと書込データとが一致しない場合にはスキップしてデータ書込動作を終了する（ステップＳ１７）。
【０１２３】
一致する場合に、書込動作を実行するのは、現在のトンネル磁気抵抗素子のデータレベルが前の書込動作（ステップＳ１２）により反転データとなっているため元の記憶データに戻す必要があるからである。
【０１２４】
一方、一致しない場合に、書込動作（ステップＳ１６）をスキップするのは、現在のトンネル磁気抵抗素子のデータレベルが前の書込動作（ステップＳ１２）により反転データとなっているためさらに書込動作（ステップＳ１６）を実行する必要がないからである。これにより、無駄な書込動作を停止して消費電力を低減することができる。
【０１２５】
上記で説明したように本願実施の形態１に従うデータ読出方式およびデータ書込方式により、複数のトンネル磁気抵抗素子に対してアクセストランジスタを共有するトグルセルに対してもセルフリファレンスのデータ読出およびデータ書込を実行することができる。
【０１２６】
（実施の形態１の変形例）
上記の実施の形態１においては、一つのメモリセルにおいて、複数のトンネル磁気抵抗素子ＴＭＲが互いに並列に同じ位置に設けられた構造を例に挙げて説明した。
【０１２７】
本発明の実施の形態１の変形例においては、複数のトンネル磁気抵抗素子が積層された
構造について説明する。
【０１２８】
図１８は、本発明の実施の形態１に従うメモリセルＭＣ♯およびその周辺回路を説明する図である。
【０１２９】
図１８を参照して、メモリセルＭＣ＃は、複数のトンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３と、アクセストランジスタＡＴＲとを含む。また、ここではトンネル磁気抵抗素子ＴＭＲを積層した場合の回路構成図が示されている。トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３にそれぞれ対応して、データ書込電流が流れる書込ビット線ＷＢＬ０〜ＷＢＬ３およびデジット線ＤＬ０〜ＤＬ３が設けられている。
【０１３０】
またトンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３に共通にアクセストランジスタＡＴＲが設けられており、ゲートはワード線ＷＬと電気的に結合されている。ワード線ＷＬの活性化に応答してアクセストランジスタはオンし、リードビット線ＲＢＬと各トンネル磁気抵抗素子ＴＭＲとが電気的に結合される。
【０１３１】
また、書込ビット線ＷＢＬ０〜ＷＢＬ３の一端側は、書込ビット線ＷＢＬ０〜ＷＢＬ３をプルアップするためのドライバトランジスタＴｒ０＃，Ｔｒ２＃，Ｔｒ４＃，Ｔｒ６＃がそれぞれ設けられている。そして、ドライバトランジスタＴｒ０＃，Ｔｒ２＃，Ｔｒ４＃，Ｔｒ６＃のゲートには、それぞれ書込制御信号ＷＣＳＬ＜０＞〜ＷＣＳＬ＜３＞がそれぞれ入力されている。また、書込ビット線ＷＢＬ０〜ＷＢＬ３の他端側は固定電圧Ｖｓｓと電気的に結合されている。たとえば、書込制御信号ＷＣＳＬ＜１＞が「Ｈ」レベルの場合には、ドライバトランジスタＴｒ０＃がオンして、書込ビット線ＷＢＬ０にデータ書込電流が流れる。
【０１３２】
また、リードビット線ＲＢＬは、メモリセル列にそれぞれ対応して設けられ、読出選択ゲートＲＣＳＧ０を介してデータ線ＬＩＯと電気的に結合されている。読出選択ゲートＲＣＳＧ０は、列選択信号ＲＣＳＬ＜０＞に応答してリードビット線ＲＢＬとデータ線ＬＩＯとを電気的に結合する。データ線ＬＩＯは、データ読出回路ＲＤＣと接続されている。データ読出回路ＲＤＣについては、実施の形態１で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１３３】
図１９は、図１８で説明したメモリセルＭＣ♯の断面を説明する図である。
【０１３４】
図１９を参照して、メモリセルＭＣ＃は、トンネル磁気抵抗素子ＴＭＲを含むセルユニットＣＵで構成される。具体的には、本例においては、各トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３をそれぞれ含むセルユニットＣＵ０〜ＣＵ３が示されている。すなわち、各セルユニットＣＵが一段ずつ積層されている構成が示されている。
【０１３５】
半導体基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域３１０および３２０とゲート領域とを有する。
【０１３６】
アクセストランジスタＡＴＲのゲートとなるワード線ＷＬはｐ型のゲート領域の上層に形成される。
【０１３７】
ソース／ドレイン領域３２０は、第１層の金属配線層３５０において形成されるリードビット線ＲＢＬとコンタクトホール３５１を介して電気的に結合される。ソース／ドレイン領域３１０は、コンタクトホール３４０を介して上層のセルユニットＣＵ０〜ＣＵ３と電気的に結合される。ワード線ＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬは、金属配線層を新たに設けることなく、ゲート３３０と同一の配線層にポリシリコン層やポリサイド層などを用いて形成されるのが一般的である。
【０１３８】
セルユニットＣＵは、トンネル磁気抵抗素子ＴＭＲと、書込ビット線ＷＢＬと、デジット線ＤＬとで構成される。具体的には、第２層の金属配線層３６０にデジット線ＤＬが設けられる。セルユニットＣＵ０において、トンネル磁気抵抗素子ＴＭＲ０は、デジット線ＤＬ０の上層側に配置される。また、トンネル磁気抵抗素子ＴＭＲ０は、ストラップＳＴおよびコンタクトホール３４０に形成された金属膜を介してアクセストランジスタＡＴＲのソース／ドレイン領域３１０と電気的に結合される。ストラップＳＴは、トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３をアクセストランジスタＡＴＲと電気的に結合するために設けられ、導電性の物質で形成される。また、書込ビット線ＷＢＬは、第３層の金属配線層３７０に設けられ、トンネル磁気抵抗素子ＴＭＲ０と電気的に結合される。
【０１３９】
他のセルユニットＣＵ１〜ＣＵ３についてもＣＵ０で説明したのと同様の方式に従って積層される。たとえばセルユニットＣＵ１は、第４層の金属配線層３８０にデジット線が設けられる。また、第５層の金属配線層３９０に書込ビット線ＷＢＬが設けられる。
【０１４０】
本発明の実施の形態１の変形例に従うメモリセルＭＣ＃の構成においても複数のトンネル磁気抵抗素子ＴＭＲに対して１つのアクセストランジスタを共有した構成とすることにより、メモリセルの集積度を向上することができる。特にアクセストランジスタのサイズを小さくすることにより集積度の向上を図ることができるが、上述したようにそのサイズの縮小には限度がある。したがって、本発明の実施の形態１の変形例に従う構成の如くアクセストランジスタの上層にセルユニットＣＵを積層することにより、部品点数を削減することができるとともに、エリアペナルティの小さい集積度の高い不揮発性記憶装置を実現することが可能である。
【０１４１】
本発明の実施の形態１の変形例に従うメモリセルＭＣ＃においても実施の形態１の図１３で説明したデータ読出方式と同様の方式が適用される。
【０１４２】
再び、図１３を用いて本発明の実施の形態１の変形例に従うメモリセルＭＣ＃のデータ読出について説明する。
【０１４３】
データ読出動作が開始される（ステップＳ１）。そして、初期データ読出動作が実行される（ステップＳ２）。具体的には、ワード線ＷＬが活性化されて、アクセストランジスタＡＴＲを介してリードビット線ＲＢＬとセルユニットＣＵとが電気的に結合される。ここで、セルユニットＣＵにおいて、各書込ビット線ＷＢＬの他端側は固定電圧Ｖｓｓと電気的に結合されており、ワード線ＷＬの活性化に応答してリードビット線ＲＢＬと書込ビット線ＷＢＬとの間で電流経路が形成される。また、上述したように読出選択信号ＲＣＳＬ（「Ｈ」レベル）に応答して読出選択ゲートＲＣＳＧがオンし、リードビット線ＲＢＬとデータ線ＬＩＯとが電気的に結合される。すなわち、データ読出回路ＲＤＣとの間で電流経路が形成される。
【０１４４】
図２０は、本発明の実施の形態１の変形例に従うメモリセルＭＣ＃のトンネル磁気抵抗素子ＴＭＲ０（低抵抗ＲＨ）のデータ読出を説明する図である。
【０１４５】
本例においては、たとえば選択メモリセルの選択対象となるトンネル磁気抵抗素子としてトンネル磁気抵抗素子ＴＭＲ０に着目する。
【０１４６】
データ読出時において、リードビット線ＲＢＬに所定電圧が印加され、各トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３にそれぞれ各トンネル磁気抵抗素子が有する抵抗値に応じた通過電流が流れる。たとえば、高抵抗ＲＨを有するトンネル磁気抵抗素子ＴＭＲ０に流れる電流をＩ０とする。そして、他のトンネル磁気抵抗素子ＴＭＲ１〜ＴＭＲ３についても同様に抵抗値に応じた通過電流が流れる。たとえばトンネル磁気抵抗素子ＴＭＲ１〜ＴＭＲ３に流れる電流をＩＡとする。この場合、全体としてメモリセルＭＣには、電流ＩＡ＋Ｉ０が流れることになる。そして、比較部５５は、上述したようにこの流れる電流ＩＡ＋Ｉ０に対応した電荷をキャパシタＣＡに蓄積する。
【０１４７】
再び、図１３を参照して、次に、書込動作として選択メモリセルの選択対象となるトンネル磁気抵抗素子へ反転データを書込む（ステップＳ３）。具体的には、上述したように所定のパルスシーケンスで選択対象となるトンネル磁気抵抗素子に所定のデータ書込磁界を印加する。これにより、上述したようにトンネル磁気抵抗素子の自由層は、最初の磁化方向と反対の磁化方向を有する。したがって、上述の図２０で説明したトンネル磁気抵抗素子ＴＭＲ０については、その磁化方向が反転して抵抗が低抵抗ＲＬとなる。
【０１４８】
そして、次にデータ読出動作を実行する（ステップＳ４）。具体的には、選択メモリセルの選択対象となるトンネル磁気抵抗素子から反転データを読出して、反転データに応じた電荷をキャパシタＣＢに蓄積する。
【０１４９】
図２１は、本発明の実施の形態１の変形例に従うメモリセルＭＣ＃のトンネル磁気抵抗素子ＴＭＲ０（低抵抗ＲＬ）のデータ読出を説明する図である。
【０１５０】
本例においては、たとえば選択メモリセルの選択対象となるトンネル磁気抵抗素子としてトンネル磁気抵抗素子ＴＭＲ０に着目する。
【０１５１】
データ読出時において、リードビット線ＲＢＬに所定電圧が印加され、各トンネル磁気抵抗素子ＴＭＲ０〜ＴＭＲ３にそれぞれ各トンネル磁気抵抗素子が有する抵抗値に応じた通過電流が流れる。したがって、トンネル磁気抵抗素子ＴＭＲ０に流れる電流は上述したようにＩ１である。そして、トンネル磁気抵抗素子ＴＭＲ１〜ＴＭＲ３に流れる電流はＩＡである。この場合、全体としてメモリセルＭＣには、電流ＩＡ＋Ｉ１が流れることになる。
【０１５２】
そして、比較部５５は、上述したようにこの流れる電流ＩＡ＋Ｉ１に対応した電荷をキャパシタＣＢに蓄積する。
【０１５３】
そして、次に読出データ確定動作を実行する（ステップＳ５）。具体的には、キャパシタＣＡとＣＢとに蓄積された電荷に基づいて読出データＤＯを確定する。具体的には、データ読出回路ＲＤＣにおいて、上述した所定動作を実行することにより読出データＤＯが出力される。
【０１５４】
そして、次に書込動作を実行する（ステップＳ６）。具体的には、選択メモリセルの選択対象となるトンネル磁気抵抗素子へ記憶データを書戻す。これによりデータ読出動作を終了する（ステップＳ７）。
【０１５５】
したがって、本発明の実施の形態１の変形例に従うメモリセルＭＣ＃においても実施の形態１と同様のデータ読出を実行することが可能である。
【０１５６】
図２２は、本発明の実施の形態１の変形例に従うメモリセルＭＣ＃のレイアウトを説明する図である。ここでは、デバイス上面から見た場合が示されている。
【０１５７】
図２２を参照して、上述したようにセルユニットＣＵが積層された構造であり、たとえば図１９で示されるセルユニットＣＵ１を例に挙げて説明すれば、第４の金属配線層３９０において書込ビット線ＷＢＬ１が形成される。そして、トンネル磁気抵抗素子ＴＭＲ１は書込ビット線ＷＢＬ１とストラップＳＴとの間に形成される。また、その下に第３の金属配線層３８０を用いてデジット線ＤＬ１が形成される。また、ストラップＳＴは、コンタクトホール３４０を介してソース／ドレイン領域３１０と電気的に結合される。ソース／ドレイン領域３２０は、第１層の金属配線層３５０において形成されるリードビット線ＲＢＬとコンタクトホール３５１を介して電気的に結合される。ワード線ＷＬは、ゲート３３０と同一の配線層に形成される。
【０１５８】
したがって、上述したように本発明の実施の形態１の変形例に従う構成の如くアクセストランジスタの上層にセルユニットＣＵを積層することにより、部品点数を削減することができるとともに、エリアペナルティの小さい集積度の高い不揮発性記憶装置を実現することが可能である。
【０１５９】
（実施の形態２）
図２３は、本発明の実施の形態２に従うメモリアレイ１０ａおよびその周辺回路の概略構成図である。
【０１６０】
図２３を参照して、メモリアレイ１０ａは、行列状に集積配置されたメモリセルＭＣａを含む。また、メモリセル列にそれぞれ対応して設けられた複数の書込ビット線ＷＢＬと、リードソース線ＲＳＬを含む。また、また、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬと、複数のデジット線ＤＬとが設けられている。本例においては、代表的にメモリセ列に対応して設けられた書込ビット線ＷＢＬ０，ＷＢＬ１と、リードソース線ＲＳＬと、メモリセル行にそれぞれ対応して設けられたワード線ＷＬ＜０＞，ＷＬ＜１＞とが示されている。本例においては、書込ビット線ＷＢＬ０とワード線ＷＬ＜０＞の交差点に位置するメモリセルＭＣａ０および書込ビット線ＷＢＬ１とワード線ＷＬ＜１＞の交差点に位置するメモリセルＭＣａ１について代表的に説明する。また、図２で説明した構成と比較して、ドライバトランジスタＴｒ１，Ｔｒ３が削除された構成であり、書込ビット線ＷＢＬ０，ＷＢＬ１の他端側は固定電圧Ｖｓｓにプルダウンされている。
【０１６１】
また、リードソース線ＲＳＬに対応して読出選択ゲートＲＣＳＧが設けられる。本例において、読出選択ゲートＲＣＳＧ０は、リードソース線ＲＳＬとデータ線ＬＩＯとの間に設けられ、そのゲートは読出選択信号ＲＣＳＬ＜０＞の入力を受ける。
【０１６２】
図２４は、本発明の実施の形態２に従うメモリセルＭＣａ０およびＭＣａ１の詳細を説明する回路構成図である。
【０１６３】
図２４を参照して、本発明の実施の形態２に従うメモリセルＭＣａは、実施の形態１に従うメモリセルＭＣと比較して、リードソース線ＲＳＬの構成が異なっている。具体的には、実施の形態１に従うメモリセルＭＣは、メモリセル行に沿って設けられていたソース線ＳＬと接続されていたが、本例においては、メモリセル列に沿って設けられていたリードソース線ＲＳＬと接続されている。
【０１６４】
その他の点については図８で説明した構成と同様であるのでその詳細な説明は繰り返さない。
【０１６５】
本発明の実施の形態２に従う構成は、リードソース線ＲＳＬを用いてデータ読出を実行する。
【０１６６】
具体的には、読出選択信号ＲＣＳＬ＜０＞（「Ｈ」レベル）の入力に応答してリードソース線ＲＳＬとデータ線ＬＩＯとが電気的に結合される。そして、ワード線ＷＬの活性化に伴い、リードソース線ＲＳＬ側からトンネル磁気抵抗素子ＴＭＲを介して固定電圧Ｖｓｓと電気的に結合された書込ビット線ＷＢＬへの電流経路が形成される。
【０１６７】
したがって、図１４および図１５で説明した電流の向きが反対方向となるのみで実施の形態１で説明したのと同様のデータ読出を実行することができる。
【０１６８】
図２５は、本発明の実施の形態２に従うメモリセルＭＣａの断面を説明する図である。
【０１６９】
図２５を参照して、本発明の実施の形態２に従うメモリセルＭＣａは、図９で説明したメモリセルＭＣの構造と比較して、リードソース線ＲＳＬがビット線ＢＬと同じ方向に沿って、第１層の金属配線層３５０を用いて形成されている点が異なる。その他の点は、図９で説明したメモリセルＭＣの構造と同様であるのでその詳細な説明は繰り返さない。
【０１７０】
図２６は、本発明の実施の形態２に従うメモリセルＭＣａのレイアウトを説明する図である。ここでは、デバイス上面から見た場合が示されている。
【０１７１】
図２６を参照して、本発明の実施の形態２に従うメモリセルＭＣａは、図１０で説明したメモリセルＭＣの構造と比較して、上述したようにリードソース線ＲＳＬがビット線ＢＬと同じ方向に沿って、第１の金属配線層３５０を用いて形成されている点が異なる。その他の点は、同様であるのでその詳細な説明は繰り返さない。
【０１７２】
当該構成とすることにより、図２３で説明したようにビット線ＢＬの他端側にドライバトランジスタを設ける必要が無くなる。図２の構成では、ビット線ＢＬは、データ読出時およびデータ書込時においてともに共有するためにデータ書込時においてはオープン状態とするべく、ビット線ＢＬの両側にドライバトランジスタを設けた構成とする必要があったが、本発明の実施の形態２に従う構成においては、リードソース線ＲＳＬを用いてデータ読出が実行されるため書込ビット線ＷＢＬをオープン状態にする必要はないからである。したがって、周辺回路の部品点数を削減し、レイアウト効率の高いＭＲＡＭデバイスを実現することが可能となる。
【０１７３】
また、実施の形態１に従うデータ読出は、上述したようにビット線ＢＬを用いたデータ読出が実行される。一方、本発明の実施の形態２に従うデータ読出は、リードソース線ＲＳＬを用いたデータ読出が実行される。ここで、寄生容量について考えれば、ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲを介してストラップＳＴとも電気的に結合されている。このストラップＳＴは、デジット線ＤＬと距離が近い場所に形成される。したがって、このストラップＳＴがデジット線ＤＬから受ける配線間容量の影響をビット線ＢＬは少なからず受けることになる。これに対して、本発明の実施の形態２に従う構成においては、リードソース線ＲＳＬとデジット線ＤＬとの間はある程度の距離が確保されており、ビット線ＢＬよりもデジット線ＤＬからの配線間容量の影響は比較的小さい。
【０１７４】
したがって、リードソース線ＲＳＬを用いたデータ読出の方が負荷が軽減され、ビット線ＢＬを用いたデータ読出よりも高速なデータ読出動作を実現することが可能となる。
【０１７５】
また、メモリセル列に沿った隣接する２つのメモリセルでリードソース線ＲＳＬを共有した構成であるため配線数を抑制して配線ピッチも十分に確保することが可能となる。
【０１７６】
なお、上記の説明においては、磁気抵抗素子の一例として薄膜磁性体を用いたトンネル磁気抵抗素子（ＴＭＲ）を例に挙げて説明したが、これに限られず、巨大磁気抵抗素子（ＧＭＲ）を用いた場合においても同様に適用可能である。
【０１７７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１７８】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】本発明の実施の形態１に従うメモリアレイ１０およびその周辺回路の概略構成図である。
【図３】本発明の実施の形態に従うトグルセルを模式的に説明する図である。
【図４】本発明の実施の形態に従うトグルセルの磁化方向を説明する図である。
【図５】本発明の実施の形態に従うトグルセルの書込時における電流パルスシーケンスである。
【図６】図５で示されたパルスシーケンスを用いてトグルセルのデータ書込について説明する図である。
【図７】図５で示されたパルスシーケンスを用いてトグルセルの別のデータ書込について説明する図である。
【図８】本発明の実施の形態１に従うメモリセルＭＣ０およびＭＣ１の詳細を説明する回路構成図である。
【図９】本発明の実施の形態１に従うメモリセルＭＣの断面構成を説明する図である。
【図１０】本発明の実施の形態１に従うメモリセルＭＣのレイアウトを説明する図である。
【図１１】本発明の実施の形態１に従う比較部５５の回路構成図である。
【図１２】本発明の実施の形態１に従う増幅部６０の回路構成図である。
【図１３】本発明の実施の形態１に従うデータ読出動作を説明するフローチャート図である。
【図１４】本発明の実施の形態１に従うメモリセルのトンネル磁気抵抗素子ＴＭＲ０（高抵抗ＲＨ）のデータ読出を説明する図である。
【図１５】本発明の実施の形態１に従うメモリセルのトンネル磁気抵抗素子ＴＭＲ０（低抵抗ＲＬ）のデータ読出を説明する図である。
【図１６】本発明の実施の形態１に従うデータ読出動作のタイミングチャート図である。上述の一連のデータ読出動作について具体的に説明する。
【図１７】本発明の実施の形態１に従うデータ書込動作を説明するフローチャート図である。
【図１８】本発明の実施の形態１に従うメモリセルＭＣ♯およびその周辺回路を説明する図である。
【図１９】図１８で説明したメモリセルＭＣ♯の断面を説明する図である。
【図２０】本発明の実施の形態１の変形例に従うメモリセルＭＣ＃のトンネル磁気抵抗素子ＴＭＲ０（低抵抗ＲＨ）のデータ読出を説明する図である。
【図２１】本発明の実施の形態１の変形例に従うメモリセルＭＣ＃のトンネル磁気抵抗素子ＴＭＲ０（低抵抗ＲＬ）のデータ読出を説明する図である。
【図２２】本発明の実施の形態１の変形例に従うメモリセルＭＣ＃のレイアウトを説明する図である。
【図２３】本発明の実施の形態２に従うメモリアレイ１０ａおよびその周辺回路の概略構成図である。
【図２４】本発明の実施の形態２に従うメモリセルＭＣａ０およびＭＣａ１の詳細を説明する回路構成図である。
【図２５】本発明の実施の形態２に従うメモリセルＭＣａの構造図である。
【図２６】本発明の実施の形態２に従うメモリセルＭＣａのレイアウトを説明する図である。
【符号の説明】
【０１７９】
１  ＭＲＡＭデバイス、５  コントロール回路、１０  メモリアレイ、２０，２１  行選択回路、２５  列デコーダ、３０，３５  読出／書込制御回路、４５，５０  行ドライバ、５５  比較部、６０  増幅部、７０  データ書込制御回路、ＲＤＣ  データ読出回路０  読出制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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