(57)【要約】    【課題】  低電圧駆動の装置においても、ＲＯＭ読出しを安定的に実行することを可能にすると共に、ユーザシーケンス実行時の電圧降下のマージンを大きく確保し、電源電圧のスペックの範囲を広く取ることができる。    【解決手段】  ＲＯＭ読出しモードにおいては、電圧レベル検知回路２０が、電源電圧Ｖｃｃがリカバリ電圧Ｖｃｃｍｉｎ以下になったことを検知した場合、信号生成回路２１で生成される信号ＬＯＷＶＤＤＲＳＴｎが”Ｌ”に立ち下がり、リカバリ動作が開始される。一方、通常の読出し、書き込み等の際には、切替回路２２により、この信号ＬＯＷＶＤＤＲＳＴｎが無効化される。    【選択図】  図１
2006054010.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルにより構成されたメモリセルアレイと、
前記メモリセルアレイのデータの読出し、書込み及び消去の動作を制御する制御回路と、
アドレス信号により前記メモリセルアレイのメモリセル選択を行うデコード回路と、
前記メモリセルアレイのデータを検知増幅するセンスアンプ回路と、
電源電圧がリカバリ動作を必要とするリカバリ電圧レベルに達したことを検知する電圧レベル検知回路と、
前記電源電圧が前記リカバリ電圧レベルとなったことを前記電圧レベル検知回路が検知した場合、読出し、書き込み及び消去の動作を停止して各部の電位を初期状態に戻すリカバリ動作を指示するリカバリ動作指示信号を生成する信号生成回路と、
所定の動作モードが実行される場合に前記リカバリ動作指示信号を無効とし、他の場合には前記リカバリ動作指示信号を有効とする切替回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記切替回路は、前記リカバリ動作の実行を禁止するリカバリ動作禁止信号の入力を受け、このリカバリ動作禁止信号が入力された場合に、前記リカバリ動作指示信号を無効とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルアレイは、その一部がメモリ動作条件を規定する初期設定データを記憶するための初期設定データ領域として設定され、
前記電圧レベル検知回路は、電源投入後、前記電源電圧が前記リカバリ電圧レベルよりも高い初期設定電圧レベルとなったことをも検知するように構成され、
前記信号生成回路は、電源投入後、前記電源電圧が前記初期設定電圧レベルとなったことを前記電圧レベル検知回路が検知した場合、前記制御回路に対し前記初期設定データの読出しを指示する初期設定データ読出し指示信号を生成する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記信号発生回路で発生される初期設定データ読出し指示信号及びリカバリ動作指示信号は、前記電源電圧が前記初期設定電圧レベルに達すると立ち上がり、前記電源電圧が前記リカバリ電圧レベルに達すると立ち下がる信号として生成される請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記電圧レベル検知回路は、前記リカバリ電圧レベルとして複数の電圧レベルを検知するように構成され、
前記複数の電圧レベルは、初期設定データに記憶される切替データに基いて動作モードごとに切り替えられることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より詳しくは、メモリセルアレイの特定領域に記憶された初期設定データを通常の動作（ユーザシーケンス）の前に読み出して（ＲＯＭ読出し）初期設定を行う不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置において読出し、書き込み及び消去を誤りなく正確に行うには、半導体記憶装置を構成する全ての回路にその動作可能な最低限の電圧（以下、「リカバリ電圧」という）Ｖｃｃｍｉｎ以上の電圧を維持する必要がある。例えば、３Ｖ駆動のＮＡＮＤ型フラッシュメモリでは、このリカバリ電圧Ｖｃｃｍｉｎは２．１Ｖ程度である（図９（ａ）参照）。電源電圧がピーク電流の発生等によりリカバリ電圧Ｖｃｃｍｉｎ以下に下がった場合には、誤動作等の防止のため、実行中のシーケンスを停止して、各部の電圧を初期状態に戻す動作（リカバリ動作）が行われる。電源電圧がリカバリ電圧Ｖｃｃｍｉｎ以上に復帰するのを待って、停止されたシーケンスが再開される。
【０００３】
また、半導体記憶装置においては、不良セルを冗長セルで置換するためのリダンダンシデータや、タイマや電圧調整のためのトリミングデータ等の初期設定データを、電源投入後にヒューズ回路等の記憶部から読み出して各種初期設定を行っている（以下、この動作を「ＲＯＭ読出し」という）。ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置においては、メモリセルアレイの特定の領域が初期設定データの記憶用に特別に割り当てられる（例えば、特許文献１参照）。
【０００４】
ＲＯＭ読出しは、電源投入後、スペックで規定されている電源電圧の下限Ｖｓｐｍｉｎ（３Ｖ駆動のＮＡＮＤ型フラッシュメモリの場合、一例としてＶｓｐｍｉｎ＝２．７Ｖ（図９（ａ）参照））に達する前に開始され、終了されている必要がある。ＲＯＭ読出しが開始されるときの電源電圧の値Ｖｒｍｒｄを、以下では、「ＲＯＭ読出し開始電圧」という。３Ｖ駆動のメモリで、電源電圧のスペック下限Ｖｓｐｍｉｎが２．７Ｖである場合、ＲＯＭ読出し開始電圧Ｖｒｍｒｄは、リカバリ電圧Ｖｃｃｍｉｎ（２．１Ｖ）とスペック下限Ｖｓｐｍｉｎ（２．７Ｖ）との間の、例えばＶｒｍｒｄ＝２．３Ｖ程度に設定できる。
【０００５】
このＲＯＭ読出しの際にも、その実行中、全てのメモリ内の回路が動作可能なリカバリ電圧Ｖｃｃｍｉｎを確保する必要がある。電源電圧が一旦ＲＯＭ読出し開始電圧Ｖｒｍｒｄに達しＲＯＭ読出しが開始された場合でも、ピーク電流の発生等により、電源電圧がリカバリ電圧Ｖｃｃｍｉｎを下回った場合には、ＲＯＭ読出し動作は中断し、メモリセル各部の電圧を初期状態に戻すリカバリ動作を行う必要がある。ＲＯＭ読出しにおける読出しの誤りは、その後のユーザシーケンスの動作に悪影響を及ぼすからである。
【０００６】
【特許文献１】特開２００３−１７８５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
３Ｖ駆動のメモリ（図９（ａ））の場合、上記の数値例でもスペック下限値Ｖｓｐｍｉｎとリカバリ電圧Ｖｃｃｍｉｎとの間の差（マージン）を０．６Ｖ取ることができる。従って、通常動作時（読出し、書き込み、消去等）において、電源電圧がリカバリ電圧を下回る可能性は低い。
【０００８】
しかし、より低電圧駆動のメモリでは、このマージンがより小さくならざるを得ないため、電源電圧のスペックの幅を大きく保ちつつ、ＲＯＭ読出し動作を確実に行うことが困難となる。例えば、１．８Ｖ駆動のメモリでは、一例として、図９（ｂ）に示すように、リカバリ電圧Ｖｃｃｍｉｎが１．４５Ｖ程度、スペック下限値Ｖｓｐｍｉｎは１．６５Ｖ程度、ＲＯＭ読出し開始電圧Ｖｒｍｒｄは、その間の例えば１．５Ｖ程度となる。
【０００９】
この場合、ＲＯＭ読出し開始電圧Ｖｒｍｒｄとスペック下限値Ｖｓｐｍｉｎとの間のマージンは０．１５Ｖしかなく、ＲＯＭ読出しが完了する前に、電源電圧スペック下限値Ｖｓｐｍｉｎに達してしまう可能性が高い。ＲＯＭ読出し完了前にユーザの入力等が行われると、誤動作等の悪影響が生じる虞がある。しかし、これを防止するため、スペック下限値Ｖｓｐｍｉｎを高く設定すると、電源電圧のスペックの範囲が狭くなってしまう。また、ＲＯＭ読出し開始電圧Ｖｒｍｒｄをリカバリ電圧Ｖｃｃｍｉｎに近づけると、ＲＯＭ読出しを安定して行うことができなくなる。
本発明は、低電圧駆動の装置においても、ＲＯＭ読出しを安定的に実行することを可能にすると共に、ユーザシーケンス実行時の電圧降下のマージンを大きく確保し、電源電圧のスペックの範囲を広く取ることができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルにより構成されたメモリセルアレイと、前記メモリセルアレイのデータの読出し、書き込み及び消去の動作を制御する制御回路と、アドレス信号により前記メモリセルアレイのメモリセル選択を行うデコード回路と、前記メモリセルアレイのデータを検知増幅するセンスアンプ回路と、電源電圧がリカバリ動作を必要とするリカバリ電圧レベルに達したことを検知する電圧レベル検知回路と、前記電源電圧が前記リカバリ電圧レベルとなったことを前記電圧レベル検知回路が検知した場合、読出し、書き込み及び消去の動作を停止して各部の電位を初期状態に戻すリカバリ動作を指示するリカバリ動作指示信号を生成する信号生成回路と、所定の動作モードが実行される場合に前記リカバリ動作指示信号を無効とし、他の場合には前記リカバリ動作指示信号を有効とする切替回路とを備えたことを特徴とする。
【発明の効果】
【００１１】
この発明によれば、低電圧駆動時においても、ＲＯＭ読出しを安定的に実行することを可能にすると共に、ユーザシーケンス実行時の電圧降下のマージンを大きく確保し、電源電圧のスペックの範囲を広く取ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、この発明の実施の形態を説明する。
図１はこの発明の実施の形態によるＥＥＰＲＯＭの構成を示す。メモリセルアレイ１は、電気的書き換え可能な不揮発性メモリセルをマトリクス配列して構成される。不揮発性メモリセルは浮遊ゲートと制御ゲートが積層されたスタックト・ゲート型のＭＯＳトランジスタ構造を有するものである。メモリセルアレイ１には不良セルを置き換えるための冗長ロウセルアレイ２ａと冗長カラムセルアレイ２ｂが設けられている。またメモリセルアレイ１の初期設定データ領域３は、メモリの動作条件を決定するための初期設定データを書き込む領域として予め定められている。
【００１３】
図２は、メモリセルアレイ１の具体的な構成例を示す。この例では、１６個のメモリセルが直列接続されたＮＡＮＤセルユニットを構成している。ワード線ＷＬが共通に配設された複数のＮＡＮＤセルユニットは、データ消去の最小単位となるセルブロックを構成しており、複数のセルブロックＢ０、Ｂ１、・・・、Ｂｎがビット線ＢＬを共通にして配置される。この様なメモリセルアレイ１のうち、例えば図に破線で示したセルブロックＢｎが、初期設定データを記憶するための初期設定データ領域３として定められる。
【００１４】
初期設定データ領域３は、ビット線ＢＬ及びワード線ＷＬの選択駆動により、データの書き込み、消去及び読み出しが可能ではあるが、後に説明するように、ＥＥＰＲＯＭの通常の動作（ユーザシーケンス）においては外部からはアクセスされない。従ってまた、データの一括消去或いはブロック単位の消去の際にも、この初期設定データ領域３は消去条件に設定されない。
【００１５】
初期設定データ領域３の最小単位は、ＮＡＮＤ型ＥＥＰＲＯＭにおいては、消去最小単位であるＮＡＮＤセルブロックである。これは本体セルと同じ構成であるため、レイアウトや回路動作については通常ＮＡＮＤセルブロックと同様であり、設計が容易である。
【００１６】
メモリセルアレイ１のビット線ＢＬは、センスアンプ回路５を介してデータレジスタ６に接続される。メモリセルアレイ１のビット線ＢＬおよびワード線ＷＬを選択するために、カラムデコーダ７及びロウデコーダ４が設けられている。アドレスＡＤ、データＤＡ及びコマンドＣＭＤはＩ／Ｏバッファ９に入力され、アドレスはアドレスレジスタ１２に、コマンドはコマンドレジスタ１２に取り込まれ、書き込みデータはデータレジスタ６に取り込まれる。
【００１７】
アドレスレジスタ１２から発生されるロウアドレス、カラムアドレスはそれぞれロウデコーダ４、カラムデコーダ７でデコードされて、メモリセル選択がなされる。データ書き込み、消去に用いられる各種高電圧は、昇圧回路により構成された高電圧発生回路８により発生される。コマンドレジスタ１０に取り込まれたコマンドは例えば制御回路１１でデコードされ、この制御回路１１によりデータ書き込み、消去のシーケンス制御がなされる。
【００１８】
データ書き込み時には、選択されたメモリセルでの書き込み動作、書き込み状態を確認するためのベリファイ動作を行い、書き込み不十分のメモリセルには再度書き込みを行うという制御がなされる。データ消去時にも同様に、選択されたブロックでの消去動作、消去状態を確認するためのベリファイ動作を行い、消去不十分の場合には再度消去を行うという制御がなされる。書き込みモード又は消去モードの設定により、上述した一連の書き込み又は消去の制御を行うのが、制御回路１１である。
【００１９】
メモリセルアレイ１の初期設定データ領域３に書き込まれる初期設定データは、具体的には、（１）不良アドレスデータ、（２）データ読出し、書き込み及び消去の各種制御データ（電圧値データ、書き込み、消去の制御ループ数等の他、各動作モードにおけるリカバリ動作の実行の有無、実行する場合のリカバリ電圧の大きさ等のデータを含む）、（３）メモリ容量や仕様に関するコード、メーカコード等のチップ情報（ＩＤコード）である。この初期設定データの初期設定データ領域３への書き込みは、チップをパッケージングした後、製品出荷の前に例えば、特定のコマンド入力により行うものとする。
【００２０】
即ち、ロウデコーダ４及びカラムデコーダ７は、初期設定データ領域３を含めてメモリセルアレイ１の全体をアクセス可能に構成されてはいるが、通常のデータ書き込み、読み出し動作では、初期設定データ領域３にはアドレスが割り当てられておらず、外部アドレスにより初期設定データ領域３を指定することはできない。特定のコマンドを入力したときにのみ、制御回路１１はアドレスレジスタを制御して初期設定データ領域３をアクセスするに必要な内部アドレスを発生させ、これにより初期設定データ領域３に初期設定データを書き込みできるようになっている。
【００２１】
この様に初期設定データがメモリセルアレイ１の初期設定データ領域３に記憶されたＥＥＰＲＯＭでは、電源投入時、初期設定データ領域３に書き込まれた初期設定データを読み出して動作条件の初期化が行われる（この読出しを、本明細書では、適宜「ＲＯＭ読出し」と称する）。図１の場合、不良アドレスを記憶するための初期設定データラッチ回路１３、高電圧発生回路８を制御する制御データを記憶するための初期設定データラッチ回路１５、チップ情報を記憶するためのチップ情報データラッチ回路１８、及びリカバリ動作情報を記憶するためのリカバリ動作情報データラッチ回路１９を示している。この初期設定データ領域３のデータ読み出し（ＲＯＭ読出し）と、その読み出しデータの初期設定データラッチ回路１３、１５、チップ情報データラッチ回路１８及びリカバリ動作設定データラッチ回路１９への転送制御は、制御回路１１により自動的になされる。
【００２２】
即ち電源を投入すると、パワーオンリセット回路１７が動作する。制御回路１１はこの電源投入を検出して、電源安定化のための一定の待ち時間の後、ＲＯＭ読み出しモードに設定され、引き続き初期設定データ領域３をスキャンするための、順次インクリメントされる内部アドレスをアドレスレジスタ１２から発生させる。この初期設定データ領域３をアクセスする内部アドレスは前述のように通常の動作では割り当てられていない。そして、ロウデコーダ４及びカラムデコーダ７により選択された初期設定データ領域３のデータは、センスアンプ回路５により読み出されてデータレジスタ６に転送保持され、更にデータバスＢＵＳを介して、初期設定データラッチ回路１３、１５、チップ情報データラッチ回路１８及びリカバリ動作設定データラッチ回路１９に転送されて保持される。以上の初期化動作の間、制御回路１１は、レディ／ビジーバッファ１６を介して外部にアクセス禁止を知らせるレディ／ビジー信号（Ｒ／Ｂ）＝Ｌ（ビジー状態）を出す。
【００２３】
このようなＲＯＭ読出し動作は、通常の動作（ユーザシーケンス）が誤動作なく実行されるため重要であり、誤読出し防止のため、前述のリカバリ電圧をキープして実行される必要がある。その一方で、ユーザシーケンス実行時においては、ＲＯＭ読出しの際に設定されたリカバリ電圧をそのまま用いることは、却ってユーザシーケンスの円滑な実行を妨げる虞もある。この実施の形態では、ＲＯＭ読出しの安定的な実行、及びユーザシーケンスの円滑な実行のために、電圧レベル検出回路２０、信号生成回路２１及び切替回路２２が設けられている。
【００２４】
電圧レベル検知回路２０と信号発生回路２１の構成を、図３を参照して説明する。電圧レベル検知回路２０は、同図（ａ）に示すように、例えば抵抗列２０１、及び比較器２０２、２０３を備えて構成される。抵抗列２０１は、抵抗Ｒ０〜Ｒ２を直列接続して構成され、一端に電源電圧Ｖｃｃが与えられ、他端に接地電圧Ｖｓｓが与えられている。比較器２０２は、抵抗Ｒ２とＲ１の接続ノードＮｏｄｅ１の電圧と、基準電圧Ｖｒｅｆを入力端子に与えられ、出力信号Ｎ１を出力するように構成されている。比較器２０３は、抵抗Ｒ１とＲ０の接続ノードＮｏｄｅ２の電圧と、基準電圧Ｖｒｅｆを入力端子に与えられ、出力信号Ｎ０を出力するように構成されている。出力信号Ｎ１は、電源電圧Ｖｃｃがリカバリ電圧Ｖｃｃｍｉｎ（ここでは、１．４５Ｖ）と等しくなったときに論理が切り替わるようにされている。また、出力信号Ｎ０は、電源電圧ＶｃｃがＲＯＭ読出し開始電圧（ここでは１．５Ｖ）と等しくなったときに論理が切り替わるようにされている（同図（ｂ）参照）。抵抗値Ｒ０〜Ｒ２の抵抗値は、上記のような論理の切り替わりが生じるように設定されている。
【００２５】
また、信号発生回路２１は、インバータ２１１、フリップフロップ回路２１２、及びインバータ２１３から構成されている。フリップフロップ回路２１２は、出力信号Ｎ１と、出力信号Ｎ０のインバータ２１１による反転信号を入力信号としている。その出力信号は、インバータ２１３により更に反転され、出力信号ＬＯＷＶＤＤＲＳＴｎとして出力される。この出力信号ＬＯＷＶＤＤＲＳＴｎは、ＲＯＭ読出しの開始を指示するＲＯＭ読出し指示信号として機能し得ると共に、リカバリ動作の開始を指示するリカバリ動作指示信号としても機能する。
【００２６】
この構成において、出力信号ＬＯＷＶＤＤＲＳＴｎは、同図（ｂ）に示すように、電源電圧ＶｃｃがＲＯＭ読出し開始電圧Ｖｒｍｒｄ（１．５Ｖ）になったときに立ち上がり、その後電源電圧Ｖｃｃがリカバリ電圧Ｖｃｃｍｉｎ（１．４５Ｖ）に再び下がったときに立ち下がるヒステリシスを持った信号となる。
【００２７】
図４は、切替回路２２の具体的構成の一例を示している。切替回路２２は、インバータ２２１、ＮＯＲ回路２２２、及びＯＲ回路２２３を備えている。この構成により、ＲＯＭ読出しモード以外のモード、即ちユーザシーケンスモード（読出し、書き込み、消去等）が実行される場合において、リカバリ動作設定データラッチ１９のデータに基づき、リカバリ動作を実行するか否かを切り替える機能を有する。
【００２８】
インバータ２２１は、リカバリ動作設定データラッチ回路１９から出力される信号ＮＯＮ＿ＲＣＶ（ある動作モードの場合に、リカバリ動作を行わないことを示す信号）を反転させた反転信号／ＮＯＮ＿ＲＣＶを出力するものである。また、ＮＯＲ回路２２２は、この反転信号／ＮＯＮ＿ＲＣＶと、ＲＯＭ読出しモードを示す信号ＲＯＭＲＥＡＤ（ＲＯＭ読出し実行の際、”Ｈ”となり、それ以外は”Ｌ”となる）とを入力信号として、ＮＯＲ出力信号ＩＶＬを出力する。
信号ＲＯＭＲＥＡＤ、反転信号／ＮＯＮ＿ＲＣＶのいずれかが”Ｈ”である場合には、出力信号ＩＶＬは”Ｌ”となる。これにより、ＯＲ回路２２３の出力信号ＬＯＷＶＤＤＲＳＴｎ＿ｎｅｗは、出力信号ＬＯＷＤＤＲＳＴｎと等しくなる。従って、電源電圧Ｖｃｃがリカバリ電圧Ｖｃｃｍｉｎとなった場合には、リカバリ動作が行われる。
【００２９】
一方、信号ＲＯＭＲＥＡＤ、反転信号／ＮＯＮ＿ＲＣＶが共に”Ｌ”である場合に、出力信号ＩＶＬは”Ｈ”となり、これにより、ＯＲ回路２２３の出力信号ＬＯＷＶＤＤＲＳＴｎ＿ｎｅｗは、出力信号ＩＶＬと同じ”Ｈ”の波形となる。従って、電源電圧Ｖｃｃがリカバリ電圧Ｖｃｃｍｉｎ以下となっても、リカバリ動作は実行されない。すなわち、出力信号ＩＶＬは、所定の動作モードが実行される場合にリカバリ動作を禁止するリカバリ動作禁止信号として機能するものである。
【００３０】
図５は、上述した初期設定動作の制御フローの例を示している。電源投入を検出すると、Ｒ／ＢがＢｕｓｙ状態にセットされる（Ｓ１）。信号ＲＯＭＲＥＡＤは”Ｈ”にセットされる。パワーオンリセット回路１７によりパワーオンリセットがかかり（Ｓ２）、一定時間の待機（Ｓ３）の後、電源電圧Ｖｃｃが、ＲＯＭ読出し開始電圧Ｖｒｍｒｄ以上となったことが電圧レベル検知回路２０により検知されると（Ｓ５）、ＯＲ回路２２３の出力信号ＬＯＷＶＤＤＲＳＴｎ＿ｎｅｗが”Ｌ”から”Ｈ”に立ち上がり（Ｓ６）、制御回路１１がＲＯＭ読出し動作を開始する（Ｓ７）。
【００３１】
ＲＯＭ読出し動作の実行中において、電源電圧Ｖｃｃが、リカバリ電圧Ｖｃｃｍｉｎ以下となったことが電圧レベル検知回路２０により場合には（Ｓ８）、ＲＯＭ読出し動作は中止される（Ｓ９）。電源電圧Ｖｃｃがリカバリ電圧Ｖｃｃｍｉｎより大きい間は、ＲＯＭ読出し動作は継続され（Ｓ１０）、読出し完了までの間、電源電圧Ｖｃｃの大きさは、電圧レベル検知回路２０により検知され続ける（Ｓ１１、Ｓ１２）。なお、ＲＯＭ読出し動作が終了したら、Ｒ／ＢをＲｅａｄｙ状態（スタンバイ状態）にセットする。
【００３２】
ＲＯＭ読出し動作が終了すると、信号ＲＯＭＲＥＡＤは”Ｈ”から”Ｌ”に立ち下がる。そして、Ｒ／Ｂ＝Ｈ（レディ状態）となり、ユーザシーケンスモード（通常の読み出し、書き込み及び消去）の実行が可能になる。このユーザシーケンスモードでは、アドレスが入力されると、アドレスレジスタ１２に取り込まれたアドレスと、初期設定データラッチ回路１３に保持されている不良アドレスとの一致が、一致検出回路１４により検出される。一致検出されると、置換制御信号ａ，ｂが出力される。この置換制御信号ａ，ｂによりロウデコーダ４，カラムデコーダ７が制御されて、不良セルの冗長セルアレイによる置換が行われる。また、書き込み、消去、読み出しの各モードに応じて、初期設定データラッチ回路１５に保持された制御データにより高電圧発生回路８が制御されて、必要な電圧が発生される。信号ＲＯＭＲＥＡＤは”Ｌ”とされているので、電源電圧Ｖｃｃがリカバリ電圧Ｖｃｃｍｉｎ以下となっても、リカバリ動作は開始されない。したがって、この実施の形態では、ユーザシーケンス実行時の電源電圧のマージンが広く設定されており、ユーザシーケンスの円滑な実行が可能となっている。
【００３３】
次に、本発明の第２の実施の形態を、図６〜８を参照して説明する。
この実施の形態は、リカバリ電圧Ｖｃｃｍｉｎを、複数の動作モード（ここでは、動作モードＡ、Ｂの２種類とする）の違いに応じて複数通り設定することを可能にすることを想定する。このため、電圧レベル検知回路２０、信号生成回路２１、及び切替回路２２に変更が加えられている点で、第１の実施の形態と異なっている。その他の部分は第１の実施の形態と共通しているので、詳細な説明は省略する。
【００３４】
この第２の実施の形態の電圧レベル検知回路２０、及び信号生成回路２１の構成例を図６に示す。電圧レベル検知回路２０は、動作モードＡに使用される第１リカバリ電圧Ｖｃｃｍｉｎ１を検出するための比較器２０２’と、動作モードＢに使用され、この第１リカバリ電圧Ｖｃｃｍｉｎ１より大きい第２リカバリ電圧Ｖｃｃｍｉｎ２を検出するための比較器２０３’とを備えている。比較器２０４’は、図３の比較器２０３と同様、ＲＯＭ読出し開始電圧Ｖｒｍｒｄを検出するためのものである。
【００３５】
また、この実施の形態では、第１の実施の形態の出力信号ＬＯＷＶＤＤＲＳＴｎに加えて、２種類の出力信号ＬＯＷＶＤＤＲＳＴｎＡ及びＬＯＷＶＤＤＲＳＴｎＢを生成している。前者は、図７に示すように、電源電圧ＶｃｃがＲＯＭ読出し開始電圧Ｖｄｄｍｉｎになると立ち上がり、第１リカバリ電圧Ｖｃｃｍｉｎ１になると立ち下がる信号である。後者は、図７に示すように、電源電圧ＶｃｃがＲＯＭ読出し開始電圧Ｖｄｄｍｉｎになると立ち上がり、第２リカバリ電圧Ｖｃｃｍｉｎ２になると立ち下がる信号である。
【００３６】
前者の信号を動作モードＡで使用し、後者の信号をモードＢで使用する等により、動作モードによって異なるリカバリ電圧を設定することができる。図８は、このような動作を得るための切替回路２２の構成例である。それぞれの動作モードＡ、Ｂにおいて、リカバリ動作を行なわないように設定したい場合には、信号ＮＯＮ＿ＲＣＶを”Ｈ”にすることにより、出力信号ＬＯＷＶＤＤＲＳＴｎ＿ｎｅｗが、リカバリ電圧Ｖｃｃｍｉｎにおいて立ち下がらない信号とすることができる。
【００３７】
以上、発明の実施の形態について説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の改変、追加及び置換等が可能である。例えば、次のような変更が可能である。
（１）前記切替回路は、動作モードを特定する動作モード特定信号の入力を受け、前記リカバリ動作禁止信号は、所定の動作モードを示す動作モード特定信号が入力された場合に入力される。
（２）前記切替回路は、前記初期設定データの読出しが実行されている間は、前記リカバリ動作指示信号を有効に設定する。
（３）前記切替回路は、読出し、書き込み及び消去モードを含むユーザシーケンスモードにおいては、前記リカバリ動作指示信号を無効に設定する。
（４）前記初期設定データに、前記リカバリ動作指示信号を有効化するか又は無効化するかを、動作モード毎に切り替えるための切替データが含まれ、前記切替回路は、読み出された前記切替データに基いて、前記リカバリ動作指示信号の有効／無効を切り替える。
【図面の簡単な説明】
【００３８】
【図１】この発明の第１の実施の形態によるＥＥＰＲＯＭの構成を示す図である。
【図２】図１のメモリセルアレイ１の構成を示す図である。
【図３】図１の電圧レベル検知回路２０、及び信号生成回路２１の具体的構成の一例とその動作例を示す。
【図４】図１の切替回路２２の具体的構成の一例を示す。
【図５】図１のＥＥＰＲＯＭの動作を示すフローチャートである。
【図６】この発明の第２の実施の形態による電圧レベル検知回路２０、及び信号生成回路２１の具体的構成の一例を示す。
【図７】図６の回路の各種信号の波形を示す。
【図８】この発明の第２の実施の形態による切替回路２２の構成例を示す。
【図９】従来のＮＡＮＤ型ＥＥＰＲＯＭにおいて、電源電圧のスペック下限値、ＲＯＭ読出し開始電圧、及びリカバリ電圧の関係を示す。
【符号の説明】
【００３９】
１・・・メモリセルアレイ、  ２ａ、２ｂ・・・冗長セルアレイ、  ３・・・初期設定データ領域、  ４・・・ロウデコーダ、  ５・・・センスアンプ回路、  ６・・・データレジスタ、  ７・・・カラムデコーダ、  ８・・・高電圧発生回路、  ９・・・Ｉ／Ｏバッファ、  １０・・・コマンドレジスタ、  １１・・・制御回路、  １２・・・アドレスレジスタ、  １３、１５・・・初期設定データラッチ回路、  １４・・・一致検出回路、  １６・・・レディ／ビジーバッファ、  １７・・・パワーオンリセット回路、  １８・・・チップ情報データラッチ回路、  １９・・・リカバリ動作設定データラッチ回路、  ２０・・・電圧レベル検知回路、  ２１・・・信号生成回路、  ２２・・・切替回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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