(57)【要約】【課題】  リセット電源電圧の変化の際に生じる表示画面のチラツキを防止することができるプラズマディスプレイ装置を提供することを課題とする。【解決手段】  複数の表示セルにより構成され、画像を表示するためのプラズマディスプレイパネルと、プラズマディスプレイパネルに表示する画像に応じて表示セルをリセットするためのリセット電源電圧（Ｖｗ）を変化させるリセット回路とを有し、そのリセット電源電圧の上昇変化時間（Ｔ４）は、その下降変化時間（Ｔ５）よりも短いプラズマディスプレイ装置が提供される。【選択図】        図８
2006235106.tif 000002
【特許請求の範囲】
【請求項１】
複数の表示セルにより構成され、画像を表示するためのプラズマディスプレイパネルと、
前記プラズマディスプレイパネルに表示する画像に応じて前記表示セルをリセットするためのリセット電源電圧を変化させるリセット回路とを有し、
前記リセット電源電圧の上昇変化時間は、その下降変化時間よりも短いプラズマディスプレイ装置。
【請求項２】
前記画像は複数のフィールドで構成され、その各フィールドは階調表示を行うために重み付けされた複数のサブフィールドで構成され、
前記上昇変化時間は、平均サブフィールド時間以内である請求項１記載のプラズマディスプレイ装置。
【請求項３】
前記上昇変化時間は、１．６ｍｓ以内である請求項１記載のプラズマディスプレイ装置。
【請求項４】
前記リセット回路は、表示率が高い画像を表示するときには、前記リセット電源電圧を高くする請求項１記載のプラズマディスプレイ装置。
【請求項５】
前記リセット回路は、前記リセット電源電圧を基に鋸歯状のリセットパルスを生成して前記表示セルに供給する請求項１記載のプラズマディスプレイ装置。
【請求項６】
前記リセット電源電圧の変化範囲は２０Ｖ以上である請求項１記載のプラズマディスプ
レイ装置。
【請求項７】
前記プラズマディスプレイパネルは複数の第１の電極及び複数の第２の電極を有し、
前記第１の電極及び第２の電極は交互に並行に設けられ、
前記第２の電極は、一方に隣接する第１の電極との間で１つの表示セルを構成し、他方に隣接する第１の電極との間で他の１つの表示セルを構成する請求項１記載のプラズマディスプレイ装置。
【請求項８】
さらに、交互に正負極性を反転させた表示のためのサステインパルスを前記表示セルに供給するサステイン回路を有する請求項１記載のプラズマディスプレイ装置。
【請求項９】
複数の表示セルにより構成され、画像を表示するためのプラズマディスプレイパネルと、
前記プラズマディスプレイパネルに表示する画像に応じて前記表示セルをリセットするためのリセット電源電圧を変化させるリセット回路とを有し、
前記画像は複数のフィールドで構成され、その各フィールドは階調表示を行うために重み付けされた複数のサブフィールドで構成され、
前記リセット電源電圧の上昇変化時間は、平均サブフィールド時間以内であるプラズマディスプレイ装置。
【請求項１０】
複数の表示セルにより構成され、画像を表示するためのプラズマディスプレイパネルと、
前記プラズマディスプレイパネルに表示する画像に応じて前記表示セルをリセットするためのリセット電源電圧を変化させるリセット回路とを有し、
前記リセット電源電圧の上昇変化時間は、１．６ｍｓ以内であるプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイ装置に関する。
【背景技術】
【０００２】
下記の特許文献１には、発光画素比率に従い比率の低い画像ではサブフィールドリセット電圧を低く、比率の高い画像ではサブフィールドリセット電圧を高くするプラズマディスプレイ装置が記載されている。
【０００３】
【特許文献１】特開２０００−２９４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１では、発光画素比率に応じたリセット電源電圧の制御速度について考慮されていない。黒表示画像から白表示画像に変わると、発光画素比率が高くなり、そのリセット電源電圧を高くする必要がある。リセット電源電圧の上昇速度が遅い場合、白表示画像等で駆動電圧マージンが不足し、表示画面にチラツキが生じる可能性がある。
【０００５】
本発明の目的は、リセット電源電圧の変化の際に生じる表示画面のチラツキを防止することができるプラズマディスプレイ装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、複数の表示セルにより構成され、画像を表示するためのプラズマディスプレイパネルと、プラズマディスプレイパネルに表示する画像に応じて表示セルをリセットするためのリセット電源電圧を変化させるリセット回路とを有し、リセット電源電圧の上昇変化時間は、その下降変化時間よりも短いプラズマディスプレイ装置が提供される。
【発明の効果】
【０００７】
リセット電源電圧の上昇変化時間を下降変化時間よりも短くするので、黒表示画像から白表示画像に変化する際の表示画面のチラツキを防止することができる。また、表示画像に応じてリセット電源電圧を変化させることにより、通常階調の画面におけるリセット電源電圧を低くでき、コントラストの改善を図ることができる。
【発明を実施するための最良の形態】
【０００８】
図１は、本発明の実施形態によるプラズマディスプレイ装置の構成例を示す図である。制御回路７は、表示率検出部８を有し、画像データＤＡＴＡ、クロック信号ＣＬＯＣＫ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣを入力し、Ｘ駆動回路４、Ｙ駆動回路５及びアドレス駆動回路６を制御する。
【０００９】
表示率検出部８は、画像データＤＡＴＡを基に１垂直同期期間でのプラズマディスプレイパネル３全面の表示率を検出する。表示率は、発光画素数及びその発光階調に応じて決められる。パネル３全面が最大階調値で表示されている場合は表示率が１００％である。また、パネル３全面が最大階調値の１／１０で表示されている場合は表示率が例えば１０％である。また、パネル３の１０％のエリアのみが最大階調値で表示されているような場合にも、表示率が例えば１０％である。Ｙ駆動回路５は、リセット回路を有する。表示率検出部８は、検出した表示率信号Ｖｗｒ（図４）をＹ駆動回路５内のリセット回路ＲＣに出力する。表示率信号Ｖｗｒは、図８に示すように、表示率が所定値より低い期間Ｔ１及びＴ３ではローレベル、表示率が所定値より高い期間Ｔ２ではハイレベルになる。その詳細は、後に説明する。
【００１０】
Ｘ駆動回路４は、複数のＸ電極Ｘ１，Ｘ２，・・・に所定の電圧を供給する。以下、Ｘ電極Ｘ１，Ｘ２，・・・の各々を又はそれらの総称を、Ｘ電極Ｘｉといい、ｉは添え字を意味する。Ｙ駆動回路５は、複数のＹ電極Ｙ１，Ｙ２，・・・に所定の電圧を供給する。以下、Ｙ電極Ｙ１，Ｙ２，・・・の各々を又はそれらの総称を、Ｙ電極Ｙｉといい、ｉは添え字を意味する。アドレス駆動回路６は、複数のアドレス電極Ａ１，Ａ２，・・・に所定の電圧を供給する。以下、アドレス電極Ａ１，Ａ２，・・・の各々を又はそれらの総称を、アドレス電極Ａｊといい、ｊは添え字を意味する。
【００１１】
プラズマディスプレイパネル３では、複数のＹ電極Ｙｉ及び複数のＸ電極Ｘｉが水平方向に並行に延びる行を形成し、アドレス電極Ａｊが垂直方向に延びる列を形成する。Ｙ電極Ｙｉ及びＸ電極Ｘｉは、垂直方向に交互に配置される。Ｙ電極Ｙｉ及びアドレス電極Ａｊは、ｉ行ｊ列の２次元行列を形成する。表示セルＣｉｊは、Ｙ電極Ｙｉ及びアドレス電極Ａｊの交点並びにそれに対応して隣接するＸ電極Ｘｉにより形成される。この表示セルＣｉｊが画素に対応する。プラズマディスプレイパネル３は、複数の表示セルＣｉｊにより構成され、２次元画像を表示することができる。表示セルＣｉｊは、Ｘ電極Ｘｉ及びＹ電極Ｙｉ並びにその間の誘電体を含む容量性負荷である。
【００１２】
図２は、本実施形態によるプラズマディスプレイパネル３の構造例を示す分解斜視図である。Ｘ電極Ｘｉ及びＹ電極Ｙｉは、前面ガラス基板１上に形成されている。その上には、放電空間に対し絶縁するための誘電体層１３が被着されている。さらにその上には、ＭｇＯ（酸化マグネシウム）保護層１４が被着されている。一方、アドレス電極Ａｊは、前面ガラス基板１と対向して配置された背面ガラス基板２上に形成される。その上には、誘電体層１６が被着される。更にその上には、蛍光体１８〜２０が被着されている。隔壁（リブ）１７の内面には、赤、青、緑色の蛍光体１８〜２０がストライプ状に各色毎に配列、塗付されている。Ｘ電極Ｘｉ及びＹ電極Ｙｉの間の放電によって蛍光体１８〜２０を励起して各色が発光する。前面ガラス基板１及び背面ガラス基板２との間の放電空間には、Ｎｅ＋Ｘｅペニングガス等が封入されている。
【００１３】
図３は、画像の１フィールドＦＤの構成例を示す図である。画像は、例えば６０フィールド／秒で形成される。１フィールドＦＤは、第１のサブフィールドＳＦ１、第２のサブフィールドＳＦ２、・・・、第ｎのサブフィールドＳＦｎにより形成される。このｎは、例えば１０であり、階調ビット数に相当する。サブフィールドＳＦ１，ＳＦ２等の各々を又はそれらの総称を、以下、サブフィールドＳＦという。平均サブフィールド時間は、６００サブフィールド／秒である。
【００１４】
各サブフィールドＳＦは、リセット期間Ｔｒ、アドレス期間Ｔａ及びサステイン（維持放電）期間Ｔｓにより構成される。リセット期間Ｔｒでは、表示セルＣｉｊの初期化を行う。この初期化のためのリセット電源電圧は、表示率に応じて制御される。アドレス期間Ｔａでは、アドレス電極Ａｊ及びＹ電極Ｙｉ間のアドレス放電により各表示セルＣｉｊの発光又は非発光を選択することができる。具体的には、Ｙ電極Ｙ１，Ｙ２，Ｙ３，Ｙ４，・・・等に順次スキャンパルスを印加し、そのスキャンパルスに対応してアドレス電極Ａｊにアドレスパルスを印加することにより、所望の表示セルＣｉｊの発光を選択することができる。サステイン期間Ｔｓでは、選択された表示セルＣｉｊのＸ電極Ｘｉ及びＹ電極Ｙｉ間でサステイン放電を行い、発光を行う。各サブフィールドＳＦでは、Ｘ電極Ｘｉ及びＹ電極Ｙｉ間のサステインパルスによる重み付け発光回数（サステイン期間Ｔｓの長さ）が異なる。これにより、階調値を決め、階調表示を行うことができる。サブフィールドＳＦの詳細な説明は、後に図５を参照しながら行う。
【００１５】
奇数フィールドでは、電極Ｘ１及びＹ１間、電極Ｘ２及びＹ２間、並びに電極Ｘ３及びＹ３間等でサステイン放電を行い、偶数フィールドでは、電極Ｙ１及びＸ２間、電極Ｙ２及びＸ３間、並びに電極Ｙ３及びＸ４間等でサステイン放電を行う。すなわち、Ｙ電極は、一方に隣接するＸ電極との間で１つの表示セルを構成し、他方に隣接するＸ電極との間で他の１つの表示セルを構成する。
【００１６】
図４は、本実施形態によるＸ駆動回路４及びＹ駆動回路５の構成例を示す回路図である。容量性負荷２０は、Ｘ電極Ｘ及びＹ電極Ｙ並びにその間の誘電体により構成される表示セルＣｉｊに対応する。Ｘ駆動回路４は、容量性負荷２０の左側の回路であり、Ｘ電極Ｘに所定の電圧を印加する。Ｙ駆動回路５は、容量性負荷２０の右側の回路であり、Ｙ電極Ｙに所定の電圧を印加する。
【００１７】
以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。ｎチャネルトランジスタは、すべて寄生ダイオードを有し、ソースに寄生ダイオードのアノードが接続され、ドレインに寄生ダイオードのカソードが接続される。ｐチャネルトランジスタも、すべて寄生ダイオードを有し、ドレインに寄生ダイオードのアノードが接続され、ソースに寄生ダイオードのカソードが接続される。
【００１８】
まず、Ｘ駆動回路（サステイン回路）について説明する。スイッチＳＷ４は、ｎチャネルトランジスタにより構成され、信号ラインＯＵＴＡ及びＯＵＴＣ間に接続される。信号ラインＯＵＴＣは、Ｘ電極Ｘに接続される。信号ラインＯＵＴＡは、容量性負荷２０のＸ電極Ｘに接続可能である。スイッチＳＷ５は、ｎチャネルトランジスタにより構成され、信号ラインＯＵＴＢ及びＯＵＴＣ間に接続される。信号ラインＯＵＴＢも、容量性負荷２０のＸ電極Ｘに接続可能である。コンデンサＣ１及びＣｘは、信号ラインＯＵＴＡ及びＯＵＴＢ間に接続される。
【００１９】
スイッチＳＷ１は、ｎチャネルトランジスタ及びダイオードＤ１の直列接続であり、信号ラインＯＵＴＡ及び電位＋Ｖｓ／２（第１の電位）間に接続される。ダイオードＤ１は、アノードが電位＋Ｖｓ／２側に接続され、カソードが信号ラインＯＵＴＡ側に接続される。
【００２０】
スイッチＳＷ２は、ｎチャネルトランジスタ及びダイオードの直列接続とｐチャネルトランジスタ及びダイオードの直列接続とが並列に接続され、信号ラインＯＵＴＡ及びグランド電位間に接続される。そのｎチャネルトランジスタでは、ダイオードはアノードが信号ラインＯＵＴＡに接続され、カソードがｎチャネルトランジスタのドレインに接続される。そのｐチャネルトランジスタでは、ダイオードはアノードがｐチャネルトランジスタのドレインに接続され、カソードが信号ラインＯＵＴＡに接続される。スイッチＳＷ２は、両方向スイッチである。
【００２１】
コイル回路Ａは、コイルＬＡ及びダイオードＤＡの直列接続構成を有し、信号ラインＯＵＴＡ及びグランド電位間に接続される。ダイオードＤＡは、カソードが信号ラインＯＵＴＡに接続される。コイルＬＡは、ダイオードＤＡのアノード及びグランド電位間に接続される。
【００２２】
スイッチＳＷ３は、ｎチャネルトランジスタ及びダイオードの直列接続とｐチャネルトランジスタ及びダイオードの直列接続とが並列に接続され、信号ラインＯＵＴＢ及びグランド電位間に接続される。そのｎチャネルトランジスタでは、ダイオードはアノードが信号ラインＯＵＴＢに接続され、カソードがｎチャネルトランジスタのドレインに接続される。そのｐチャネルトランジスタでは、ダイオードはアノードがｐチャネルトランジスタのドレインに接続され、カソードが信号ラインＯＵＴＢに接続される。スイッチＳＷ３は、両方向スイッチである。
【００２３】
コイル回路Ｂは、コイルＬＢ及びダイオードＤＢの直列接続構成を有し、信号ラインＯＵＴＢ及びグランド電位間に接続される。ダイオードＤＢは、アノードが信号ラインＯＵＴＢに接続される。コイルＬＢは、ダイオードＤＢのカソード及びグランド電位間に接続される。ダイオードＤ２は、アノードがダイオードＤＢのカソードに接続され、カソードが信号ラインＯＵＴＢに接続される。
【００２４】
次に、Ｙ駆動回路について説明する。Ｙ駆動回路は、リセット回路及びサステイン回路を有する。リセット回路は、図５のリセット期間Ｔｒで表示セルをリセットするための回路である。サステイン回路は、図５のサステイン期間Ｔｓで表示のためのサステインパルスを表示セルに供給する回路である。
【００２５】
Ｙ駆動回路のサステイン回路は、Ｘ駆動回路と同様の構成を有する。スイッチＳＷ４’は、ｎチャネルトランジスタにより構成され、信号ラインＯＵＴＡ’及びＯＵＴＣ’間に接続される。信号ラインＯＵＴＣ’は、Ｙ電極Ｙに接続される。信号ラインＯＵＴＡ’は、容量性負荷２０のＹ電極Ｙに接続可能である。スイッチＳＷ５’は、ｎチャネルトランジスタにより構成され、信号ラインＯＵＴＢ’及びＯＵＴＣ’間に接続される。信号ラインＯＵＴＢ’も、容量性負荷２０のＹ電極Ｙに接続可能である。コンデンサＣ４及びＣｙは、信号ラインＯＵＴＡ’及びＯＵＴＢ’間に接続される。
【００２６】
スイッチＳＷ４’及びＳＷ５’は、スキャンドライバＳＤを構成している。スキャンドライバＳＤは、図５のアドレス期間ＴａにおけるＹ電極Ｙのスキャンパルスを出力するためのスイッチング動作を行う。
【００２７】
スイッチＳＷ１’は、ｎチャネルトランジスタ及びダイオードＤ１’の直列接続であり、信号ラインＯＵＴＡ’及び電位＋Ｖｓ／２間に接続される。ダイオードＤ１’は、アノードが電位＋Ｖｓ／２側に接続され、カソードが信号ラインＯＵＴＡ’側に接続される。
【００２８】
スイッチＳＷ２’は、ｎチャネルトランジスタ及びダイオードの直列接続とｐチャネルトランジスタ及びダイオードの直列接続とが並列に接続され、信号ラインＯＵＴＡ’及びグランド電位間に接続される。そのｎチャネルトランジスタでは、ダイオードはアノードが信号ラインＯＵＴＡ’に接続され、カソードがｎチャネルトランジスタのドレインに接続される。そのｐチャネルトランジスタでは、ダイオードはアノードがｐチャネルトランジスタのドレインに接続され、カソードが信号ラインＯＵＴＡ’に接続される。スイッチＳＷ２’は、両方向スイッチである。
【００２９】
コイル回路Ａ’は、コイルＬＡ’及びダイオードＤＡ’の直列接続構成を有し、信号ラインＯＵＴＡ’及びグランド電位間に接続される。ダイオードＤＡ’は、カソードが信号ラインＯＵＴＡ’に接続される。コイルＬＡ’は、ダイオードＤＡ’のアノード及びグランド電位間に接続される。
【００３０】
スイッチＳＷ３’は、ｎチャネルトランジスタ及びダイオードの直列接続とｐチャネルトランジスタ及びダイオードの直列接続とが並列に接続され、信号ラインＯＵＴＢ’及びグランド電位間に接続される。そのｎチャネルトランジスタでは、ダイオードはアノードが信号ラインＯＵＴＢ’に接続され、カソードがｎチャネルトランジスタのドレインに接続される。そのｐチャネルトランジスタでは、ダイオードはアノードがｐチャネルトランジスタのドレインに接続され、カソードが信号ラインＯＵＴＢ’に接続される。スイッチＳＷ３’は、両方向スイッチである。
【００３１】
コイル回路Ｂ’は、コイルＬＢ’及びダイオードＤＢ’の直列接続構成を有する。コイル回路Ｂ’及びスイッチＳＷ１０の直列接続は、信号ラインＯＵＴＢ’及びグランド電位間に接続される。スイッチＳＷ１０は、ｎチャネルトランジスタにより構成される。ダイオードＤＢ’は、アノードが信号ラインＯＵＴＢ’に接続される。ダイオードＤ２’は、アノードがダイオードＤＢ’のカソードに接続され、カソードがスイッチＳＷ３’のｎチャネルトランジスタのドレインに接続される。
【００３２】
スイッチＳＷ９は、ｎチャネルトランジスタＴｒ２及びＴｒ３を含み、信号ラインＯＵＴＢ’及び電位Ｖｘ間に接続され、図５のサステイン期間ＴｓにおけるＹ電極Ｙの電圧を生成することができる。
【００３３】
次に、Ｙ駆動回路のリセット回路ＲＣについて説明する。リセット電源回路４０１は、直流リセット電源電圧Ｖｗ０を入力し、表示率信号Ｖｗｒに応じてリセット電源電圧Ｖｗを変化させて出力する。表示率信号Ｖｗｒは、図８に示すように、表示率が所定値より低い期間Ｔ１及びＴ３ではローレベル、表示率が所定値より高い期間Ｔ２ではハイレベルになる。リセット電源電圧Ｖｗは、表示率信号Ｖｗｒがローレベルのときには低い電圧Ｖｗ０になり、表示率信号Ｖｗｒがハイレベルのときには高い電圧Ｖｗ０＋Ｖｗ１になる。ただし、リセット電源電圧上昇変化時間Ｔ４は、リセット電源電圧下降変化時間Ｔ５よりも短い。
【００３４】
リセット波形発生回路ＲＷＧは、入力端子がリセット信号入力端子ＲＳＴＩに接続され、出力端子が抵抗Ｒ１１を介してｎｐｎバイポーラトランジスタＴｒ１のベースに接続される。ｎｐｎバイポーラトランジスタＴｒ１のコレクタは、抵抗Ｒ１を介してリセット電源電圧Ｖｗに接続され、エミッタはダイオードを介して信号ラインＯＵＴＢ’に接続される。また、信号ラインＯＵＴＢ’及びリセット電源電圧Ｖｗ間にダイオードが接続される。抵抗Ｒ１２は、ｎｐｎバイポーラトランジスタＴｒ１のベース及びエミッタ間に接続される。容量ＣＲ１は、ｎｐｎバイポーラトランジスタＴｒ１のベース及びグランド電位間の浮遊容量である。
【００３５】
リセット波形発生回路ＲＷＧは、リセット信号入力端子ＲＳＴＩより入力される矩形波のリセット信号ＶＲ１から、信号レベル（例えば、電圧や電流等）が時間の経過とともに変化するランプ波（鈍波）ＶＲ２を生成し出力する。なお、ランプ波ＶＲ２における信号レベルの変化率は、経過時間にかかわらず一定であっても良いし、時間経過とともに変化させる（例えば、時間の経過に伴って変化率を徐々に小さくする）ようにしても良い。
【００３６】
スイッチＳＷ８は、抵抗Ｒ１及びｎｐｎバイポーラトランジスタＴｒ１を含み、信号ラインＯＵＴＢ’及びリセット電源電圧Ｖｗ間に接続され、図５のリセット期間ＴｒにおけるＹ電極ＹのリセットパルスＲＰを生成することができる。
【００３７】
スイッチＳＷ１０は、図５のリセット期間Ｔｒ及びアドレス期間Ｔａ等に、信号ラインＯＵＴＢ’に印加される電圧（Ｖｓ／２＋Ｖｗ）及び（Ｖｓ／２＋Ｖｘ）が、そのままグランド電位に抜けてしまわないようにするためのスイッチである。
【００３８】
図５は、図４に示した駆動回路の１サブフィールドＳＦにおける動作例を示す波形図であり、Ｘ電極、Ｙ電極及びアドレス電極の電圧の波形例を示す。１つのサブフィールドは、全面書き込み期間及び全面消去期間からなるリセット期間Ｔｒと、アドレス期間Ｔａと、サステイン期間Ｔｓとに区分される。
【００３９】
まず、リセット期間Ｔｒについて説明する。Ｘ電極Ｘに印加する電圧がグランド電位から電圧−Ｖｓ／２に引き下げられる。
【００４０】
一方、Ｙ電極Ｙでは、活性化されたリセット信号ＶＲ１がリセット信号入力端子ＲＳＴＩを介して入力されると、リセット波形発生回路ＲＷＧはランプ波ＶＲ２を出力する。すると、ｎｐｎバイポーラトランジスタＴｒ１が徐々にオンする。これにより、Ｙ電極Ｙに印加される電圧が時間経過とともに徐々に上昇して、最終的にリセット電源電圧Ｖｗと電圧Ｖｓ／２とを加算した電圧がＹ電極Ｙに印加される。このＹ電極Ｙに印加されるリセットパルスＲＰは、鋸歯状のリセットパルス（鋸波及び鈍波を含む）である。リセット回路ＲＣは、リセット電源電圧Ｖｗを基に鋸歯状のリセットパルスを生成して容量性負荷（表示セル）２０に供給する。
【００４１】
このようにして、Ｘ電極ＸとＹ電極Ｙとの電位差が（Ｖｓ＋Ｖｗ）となり、以前の表示状態にかかわらず、全表示ラインの全表示セルで放電が行われ、壁電荷が形成される（全面書き込み）。
【００４２】
次に、Ｘ電極Ｘ及びＹ電極Ｙの電圧をグランド電位に戻した後、Ｘ電極Ｘの印加電圧をグランド電位から電圧Ｖｓ／２まで引き上げるとともに、Ｙ電極Ｙの印加電圧を電圧−Ｖｓ／２に引き下げる。これにより、全表示セルにおいて壁電荷自身の電圧が放電開始電圧を越えて放電が開始され、蓄積されていた壁電荷が消去される（全面消去）。
【００４３】
次に、アドレス期間Ｔａについて説明する。画像データに応じて各表示セルのオン／オフを行うために、線順次でアドレス選択が行われる。このとき、Ｘ電極Ｘには、電圧Ｖｓ／２が印加される。また、ある表示ラインに相当するＹ電極Ｙに電圧を印加するときには、線順次により選択されたＹ電極Ｙには電圧−Ｖｓ／２、非選択のＹ電極Ｙにはグランド電位が印加される。
【００４４】
このとき、各アドレス電極Ａ１〜Ａｍ中のサステイン放電を起こす表示セル、すなわち点灯させる表示セルに対応するアドレス電極Ａｊには、電圧Ｖａのアドレスパルスが選択的に印加される。この結果、点灯させる表示セルのアドレス電極Ａｊと線順次で選択されたＹ電極Ｙとの間で放電が起こり、これをプライミング（種火）としてＸ電極ＸとＹ電極Ｙとの放電に即移行する。これにより、選択表示セルのＸ電極Ｘ及びＹ電極Ｙの上のＭｇＯ保護膜面に、次のサステイン放電が可能な量の壁電荷が蓄積される。
【００４５】
次に、サステイン期間Ｔｓについて説明する。Ｘ電極Ｘの電圧はコイル回路Ａの作用により徐々に上昇してゆく。そして、その上昇のピーク電圧＋Ｖｓ／２の近傍において、Ｘ電極Ｘの電圧をＶｓ／２にクランプする。
【００４６】
次に、Ｙ電極Ｙの電圧は徐々に下降してゆく。このとき、その一部の電荷をコイル回路Ｂ’により回収する。そして、その下降のピーク電圧−Ｖｓ／２の近傍において、Ｙ電極Ｙの電圧を−Ｖｓ／２にクランプする。
【００４７】
同様にして、Ｘ電極Ｘ及びＹ電極Ｙの印加電圧を電圧−Ｖｓ／２からグランド電位にするときには、印加電圧を徐々に上昇させてゆく。また、Ｙ電極Ｙにおいて、最初の高電圧の印加時のみ電圧（Ｖｓ／２＋Ｖｘ）を印加する。なお、電圧Ｖｘは、アドレス期間Ｔａに発生した壁電荷の電圧に加えることで維持放電に必要な電圧を生成する上乗せ分の電圧である。
【００４８】
また、Ｘ電極Ｘ及びＹ電極Ｙの印加電圧を電圧Ｖｓ／２からグランド電位にするときには、印加電圧を徐々に下降させるとともに、表示セルに蓄積されていた電荷の一部をコイル回路Ｂ、Ｂ’により回収する。
【００４９】
このようにして、サステイン期間Ｔｓには、Ｘ電極Ｘと各表示ラインのＹ電極Ｙとに互いに極性の異なる電圧（＋Ｖｓ／２、−Ｖｓ／２）を交互に印加してサステイン放電を行い、１サブフィールドの画像を表示する。すなわち、Ｘ電極Ｘ及びＹ電極Ｙ間の電位差がＶｓ付近になる度に放電発光を行い、発光を繰り返す。
【００５０】
図６は、図４に示した駆動回路のサステイン期間Ｔｓにおける動作例を示す波形図であり、Ｙ電極Ｙの駆動波形を示す。信号ラインＯＵＴＡ’と、信号ラインＯＵＴＢ’と、信号ラインＯＵＴＣ’の電圧波形を一緒に図示している。ここで、それらの電圧波形を見やすくするため、信号ラインＯＵＴＣ’の電圧波形に対して、信号ラインＯＵＴＡ’の電圧波形は少し持ち上げて、信号ラインＯＵＴＢ’の電圧波形は少し持ち下げて図示している。
【００５１】
時刻ｔ１１の前では、スイッチＳＷ１’、ＳＷ２’、ＳＷ３’、ＳＷ４’、ＳＷ５’はオフである。信号ラインＯＵＴＣ’は、信号ラインＯＵＴＡ’及びＯＵＴＢ’から切り離される。信号ラインＯＵＴＡ’はグランド電位、信号ラインＯＵＴＢ’及びＯＵＴＣ’は電圧−Ｖｓ／２である。コンデンサＣ４には、電圧Ｖｓ／２が充電されている。
【００５２】
時刻ｔ１１では、スイッチＳＷ４’をオンにする。容量性負荷２０に蓄積された信号ラインＯＵＴＣ’の電圧−Ｖｓ／２がスイッチＳＷ４’を介して信号ラインＯＵＴＡ’に伝達される。これにより、信号ラインＯＵＴＡ’の電圧が−Ｖｓ／２となり、その電圧はコンデンサＣ４の一方の端子に印加される。それに伴い、コンデンサＣ４の他方の端子における電位は−Ｖｓに変化し、信号ラインＯＵＴＢ’の電圧も−Ｖｓとなる。
【００５３】
そして、時刻ｔ１１の直後からコイルＬＡ’と容量性負荷２０との間でスイッチＳＷ４’を介してＬＣ共振が行われることにより、グランド電位よりコイルＬＡ’及びスイッチＳＷ４’を介して容量性負荷２０に電荷が供給される。これにより、信号ラインＯＵＴＡ’及びＯＵＴＣ’の電位は、−Ｖｓ／２からグランド電位を経て＋Ｖｓ／２付近まで上昇する。このような電荷の流れによって、Ｙ電極Ｙに印加される信号ラインＯＵＴＣ’の電圧は、時刻ｔ１１〜ｔ１２に示すように徐々に上昇してゆく。
【００５４】
次に、時刻ｔ１２では、この共振時に発生するピーク電圧の近傍（より詳細には、電圧＋Ｖｓ／２に達する前）において、スイッチＳＷ１’、ＳＷ３’をオンにすることにより、Ｙ電極Ｙに印加される信号ラインＯＵＴＣ’の電圧を＋Ｖｓ／２にクランプする。
【００５５】
次に、時刻ｔ１３では、スイッチＳＷ１’、ＳＷ３’、ＳＷ４’をオフにする。信号ラインＯＵＴＣ’は、信号ラインＯＵＴＡ’から切り離される。
【００５６】
次に、時刻ｔ１４では、スイッチＳＷ５’をオンにする。これにより、容量性負荷２０に蓄積されている信号ラインＯＵＴＣ’の電圧Ｖｓ／２がスイッチＳＷ５’を介して信号ラインＯＵＴＢ’に印加され、信号ラインＯＵＴＢ’の電圧はＶｓ／２となる。それに伴い、信号ラインＯＵＴＡ’の電圧は、Ｖｓまで上昇する。
【００５７】
そして、時刻ｔ１４の直後からコイルＬＢ’と容量性負荷２０との間でスイッチＳＷ５’を介してＬＣ共振が行われることにより、コイルＬＢ’及びスイッチＳＷ５’を介して容量性負荷２０が電荷をグランド電位へ放電する。これにより、信号ラインＯＵＴＢ’及びＯＵＴＣ’の電位は、＋Ｖｓ／２からグランド電位を経て−Ｖｓ／２付近まで下降する。このような電荷の流れによって、Ｙ電極Ｙに印加される信号ラインＯＵＴＣ’の電圧は、時刻ｔ１４〜ｔ１５に示すように徐々に下降してゆく。
【００５８】
次に、時刻ｔ１５では、この共振時に発生するピーク電圧の近傍（より詳細には、電圧−Ｖｓ／２に達する前）において、スイッチＳＷ２’をオンにする。これにより、Ｙ電極Ｙに印加される出力ラインＯＵＴＣ’の電圧を−Ｖｓ／２にクランプする。
【００５９】
その後、Ｘ駆動回路が上記のＹ駆動回路と同様な動作を行う。すなわち、信号ラインＯＵＴＡ，ＯＵＴＢ，ＯＵＴＣは、信号ラインＯＵＴＡ’，ＯＵＴＢ’，ＯＵＴＣ’と同じ電圧波形になる。サステイン回路は、交互に正負極性を反転させた表示のためのサステインパルスを容量性負荷（表示セル）２０に供給する。そして、Ｙ駆動回路及びＸ駆動回路が交互にサステインパルスを生成することにより、互いに逆位相のサステインパルスを生成し、サステイン放電が行われる。
【００６０】
信号ラインＯＵＴＣ及びＯＵＴＣ’では、グランドレベルのクランプ（維持）期間がない。すなわち、本実施形態の駆動回路は、同じ周期でサステイン動作を行う場合に、サステインパルスのトップ幅及びボトム幅である電圧＋Ｖｓ／２又は電圧−Ｖｓ／２を維持する時間を長くすることができる。これにより、サステイン期間Ｔｓにおいて、Ｘ電極及びＹ電極間において壁電荷が移動するための時間をより確実に確保することができる。さらには、サステイン放電をより安定的に行うことができ、動作マージンの拡大及びプラズマディスプレイパネルの輝度を向上させることができる。
【００６１】
なお、コイル回路Ａ（Ａ’）及びコイル回路Ｂ（Ｂ’）は、両方が必ずしも必要ではなく、片方だけでもよい。
【００６２】
図７は、図４のリセット電源回路４０１の構成例を示す回路図である。補助直流電源Ｖｗ１は、トランス又はチャージポンプ等を用いて構成することができ、陰極がリセット電源電圧Ｖｗ０の端子に接続され、陽極がスイッチＳＷＲを介してリセット電源電圧Ｖｗの端子に接続される。コンデンサＣｗ１は、リセット電源電圧Ｖｗの端子及びグランド電位間に接続される。抵抗Ｒｗ１及びＲｗ２の直列接続は、リセット電源電圧Ｖｗの端子及びグランド電位間に接続される。ダイオードＤｗ１は、アノードが表示率信号Ｖｗｒの端子に接続され、カソードが抵抗Ｒｗ３を介してコンパレータＩＣＷのプラス入力端子に接続される。ダイオードＤｗ２は、カソードが表示率信号Ｖｗｒの端子に接続され、アノードが抵抗Ｒｗ４を介してコンパレータＩＣＷのプラス入力端子に接続される。コンデンサＣｗ２は、コンパレータＩＣＷのプラス入力端子及びグランド電位間に接続される。コンパレータＩＣＷは、マイナス入力端子が抵抗Ｒｗ１及びＲｗ２の相互接続点に接続され、出力端子がｎｐｎバイポーラトランジスタＱｗのベースに接続される。ｎｐｎバイポーラトランジスタＱｗは、コレクタがリセット電源電圧Ｖｗ０の端子に接続され、エミッタがリセット電源電圧Ｖｗの端子に接続される。
【００６３】
図８は、図７のリセット電源回路の動作例を示すタイミングチャートである。横軸が時間を示し、縦軸が電圧を示す。期間Ｔ１は時刻ｔ１より前の期間、期間Ｔ２は時刻ｔ１〜ｔ３の期間、期間Ｔ３は時刻ｔ３より後の期間である。期間Ｔ１及びＴ３は表示率が所定値より低い期間であり、期間Ｔ２は表示率が所定値より高い期間である。表示率信号Ｖｗｒは、期間Ｔ１及びＴ３では表示率が低いのでローレベル、期間Ｔ２では表示率が高いのでハイレベルになる。電圧Ｖｗｒ１は、コンパレータＩＣＷのプラス入力端子の電圧である。
【００６４】
時刻ｔ１の前では、スイッチＳＷＲはオフである。コンパレータＩＣＷは、電圧Ｖｗｒ１を抵抗Ｒｗ１及びＲｗ２の抵抗分割電圧と比較し、その比較結果の電圧を出力する。バイポーラトランジスタＱｗは、その比較結果の電圧に応じて、コレクタ−エミッタ間に流れる電流を制御する。その結果、リセット電源電圧Ｖｗは、リセット電源電圧Ｖｗ０と同じ電圧を維持する。
【００６５】
次に、時刻ｔ１では、スイッチＳＷＲがオンし、表示率信号Ｖｗｒがローレベルからハイレベルになる。すると、表示率信号Ｖｗｒの端子からダイオードＤｗ１及び抵抗Ｒｗ３を介してコンデンサＣｗ２に電流が流れる。抵抗Ｒｗ３及びコンデンサＣｗ２のＣＲ時定数に応じた速度で、電圧Ｖｗｒ１はローレベルからハイレベルに向けて立ち上がる。抵抗Ｒｗ３は小さいので、立ち上がり速度は速い。同様に、リセット電源電圧Ｖｗも上昇する。
【００６６】
次に、時刻ｔ２では、電圧Ｖｗｒ１はハイレベルに到達し、リセット電源電圧ＶｗはＶｗ０＋Ｖｗ１になる。
【００６７】
次に、時刻ｔ３では、スイッチＳＷＲがオフし、表示率信号Ｖｗｒがローレベルになる。すると、コンデンサＣｗ２からからダイオードＤｗ２及び抵抗Ｒｗ４を介して表示率信号Ｖｗｒの端子に電流が流れる。抵抗Ｒｗ４及びコンデンサＣｗ２のＣＲ時定数に応じた速度で、電圧Ｖｗｒ１はハイレベルからローレベルに向けて立ち下がる。抵抗Ｒｗ４は大きいので、立ち上がり速度は遅い。同様に、リセット電源電圧Ｖｗも下降する。
【００６８】
次に、時刻ｔ４では、電圧Ｖｗｒ１はローレベルに到達し、リセット電源電圧ＶｗはＶｗ０になる。以後、この状態を維持する。
【００６９】
リセット電源電圧Ｖｗの上昇変化時間Ｔ４は時刻ｔ１〜ｔ２の期間であり、下降変化時間Ｔ５は時刻ｔ３〜ｔ４の期間である。抵抗Ｒｗ３は抵抗ｔｗ４よりも小さいので、上昇変化時間Ｔ４は下降変化時間Ｔ５よりも短い。
【００７０】
リセット電源電圧Ｖｗは、表示セルをリセットするための適切な値にする必要がある。しかし、その適正なリセット電源電圧Ｖｗは、表示率に応じて変化する。表示率が低い期間Ｔ１及びＴ３ではリセット電源電圧Ｖｗは低い電圧Ｖｗ０が適正値であり、表示率が高い期間Ｔ２ではリセット電源電圧Ｖｗは高い電圧Ｖｗ０＋Ｖｗ１が適正値である。
【００７１】
例えば、黒表示画像から白表示画像に変わると、表示率が高くなり、リセット電源電圧Ｖｗを上昇させる必要がある。リセット電源電圧Ｖｗの上昇速度が遅い場合、白表示画像で駆動電圧マージンが不足し、表示画面にチラツキが生じることがある。
【００７２】
本実施形態によれば、リセット電源電圧Ｖｗの上昇変化時間Ｔ４を下降変化時間Ｔ５よりも短くするので、黒表示画像から白表示画像に変化する際の表示画面のチラツキを防止することができる。
【００７３】
また、表示率が低いときにリセット電源電圧Ｖｗを高くすると、リセットパルスの過剰放電により背景発光が生じてしまい、コントラストが低下してしまう。本実施形態によれば、表示率に応じてリセット電源電圧Ｖｗを変化させることにより、表示率が高くない通常階調の画面におけるリセット電源電圧Ｖｗを低い電圧Ｖｗ０にすることができ、コントラストの改善を図ることができる。
【００７４】
以上のように、本実施形態によれば、プラズマディスプレイパネルに表示する画像（表示率）に応じて表示セルをリセットするためのリセット電源電圧Ｖｗを変化させる。そのリセット電源電圧Ｖｗの上昇変化時間Ｔ４は、その下降変化時間Ｔ５よりも短い。
【００７５】
図３に示すように、画像は複数のフィールドＦＤで構成され、その各フィールドＦＤは階調表示を行うために重み付けされた複数のサブフィールドＳＦで構成される。リセット電源電圧Ｖｗの上昇変化時間Ｔ４は、平均サブフィールド時間以内であることが好ましい。
【００７６】
１フィールドの時間は、６０フィールド／秒である。１フィールドは、例えば１０個のサブフィールドからなる。平均サブフィールド時間は、６００／秒である。したがって、リセット電源電圧の上昇変化時間Ｔ４は、１．６ｍｓ以内であることが好ましい。これに対し、リセット電源電圧の下降変化時間Ｔ５は、例えば１〜２秒である。また、リセット電源電圧Ｖｗの変化範囲Ｖｗ１は２０Ｖ以上であることが好ましい。
【００７７】
以上のように、リセット電源電圧Ｖｗの上昇変化時間Ｔ４を下降変化時間Ｔ５より短くすることにより、高電圧が必要となる白表示画面に高速に対応できる。その具体的構成として、リセット電源回路４０１に、補助電源回路Ｖｗ１等を付加し、白表示画面では補助電源回路Ｖｗ１等から高速充電し、高いリセット電源電圧Ｖｗを生成することができる。
【００７８】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００７９】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００８０】
（付記１）
複数の表示セルにより構成され、画像を表示するためのプラズマディスプレイパネルと、
前記プラズマディスプレイパネルに表示する画像に応じて前記表示セルをリセットするためのリセット電源電圧を変化させるリセット回路とを有し、
前記リセット電源電圧の上昇変化時間は、その下降変化時間よりも短いプラズマディスプレイ装置。
（付記２）
前記画像は複数のフィールドで構成され、その各フィールドは階調表示を行うために重み付けされた複数のサブフィールドで構成され、
前記上昇変化時間は、平均サブフィールド時間以内である付記１記載のプラズマディスプレイ装置。
（付記３）
前記上昇変化時間は、１．６ｍｓ以内である付記１記載のプラズマディスプレイ装置。
（付記４）
前記リセット回路は、表示率が高い画像を表示するときには、前記リセット電源電圧を高くする付記１記載のプラズマディスプレイ装置。
（付記５）
前記リセット回路は、前記リセット電源電圧を基に鋸歯状のリセットパルスを生成して前記表示セルに供給する付記１記載のプラズマディスプレイ装置。
（付記６）
前記リセット電源電圧の変化範囲は２０Ｖ以上である付記１記載のプラズマディスプレ
イ装置。
（付記７）
前記プラズマディスプレイパネルは複数の第１の電極及び複数の第２の電極を有し、
前記第１の電極及び第２の電極は交互に並行に設けられ、
前記第２の電極は、一方に隣接する第１の電極との間で１つの表示セルを構成し、他方に隣接する第１の電極との間で他の１つの表示セルを構成する付記１記載のプラズマディスプレイ装置。
（付記８）
さらに、交互に正負極性を反転させた表示のためのサステインパルスを前記表示セルに供給するサステイン回路を有する付記１記載のプラズマディスプレイ装置。
（付記９）
前記表示セルは容量性負荷であり、
さらに、前記容量性負荷の一端に表示のためのサステインパルスを供給するサステイン回路を有し、
前記サステイン回路は、
前記容量性負荷の一端に接続可能な第１の信号ラインと、
前記容量性負荷の一端に接続可能な第２の信号ラインと、
前記第１の信号ライン及び第１の電位間に接続される第１のスイッチと、
前記第１の信号ライン及び第２の電位間に接続される第２のスイッチと、
前記第１及び第２の信号ライン間に接続されるコンデンサと、
前記第２の信号ライン及び前記第２の電位間に接続される第３のスイッチと、
前記第１及び第２の信号ラインの少なくとも一方と前記第２の電位との間に接続されるコイル回路とを有する付記１記載のプラズマディスプレイ装置。
（付記１０）
複数の表示セルにより構成され、画像を表示するためのプラズマディスプレイパネルと、
前記プラズマディスプレイパネルに表示する画像に応じて前記表示セルをリセットするためのリセット電源電圧を変化させるリセット回路とを有し、
前記画像は複数のフィールドで構成され、その各フィールドは階調表示を行うために重み付けされた複数のサブフィールドで構成され、
前記リセット電源電圧の上昇変化時間は、平均サブフィールド時間以内であるプラズマディスプレイ装置。
（付記１１）
前記リセット回路は、表示率が高い画像を表示するときには、前記リセット電源電圧を高くする付記１０記載のプラズマディスプレイ装置。
（付記１２）
前記リセット回路は、前記リセット電源電圧を基に鋸歯状のリセットパルスを生成して前記表示セルに供給する付記１０記載のプラズマディスプレイ装置。
（付記１３）
前記リセット電源電圧の変化範囲は２０Ｖ以上である付記１０記載のプラズマディスプ
レイ装置。
（付記１４）
前記プラズマディスプレイパネルは複数の第１の電極及び複数の第２の電極を有し、
前記第１の電極及び第２の電極は交互に並行に設けられ、
前記第２の電極は、一方に隣接する第１の電極との間で１つの表示セルを構成し、他方に隣接する第１の電極との間で他の１つの表示セルを構成する付記１０記載のプラズマディスプレイ装置。
（付記１５）
さらに、交互に正負極性を反転させた表示のためのサステインパルスを前記表示セルに供給するサステイン回路を有する付記１０記載のプラズマディスプレイ装置。
（付記１６）
前記表示セルは容量性負荷であり、
さらに、前記容量性負荷の一端に表示のためのサステインパルスを供給するサステイン回路を有し、
前記サステイン回路は、
前記容量性負荷の一端に接続可能な第１の信号ラインと、
前記容量性負荷の一端に接続可能な第２の信号ラインと、
前記第１の信号ライン及び第１の電位間に接続される第１のスイッチと、
前記第１の信号ライン及び第２の電位間に接続される第２のスイッチと、
前記第１及び第２の信号ライン間に接続されるコンデンサと、
前記第２の信号ライン及び前記第２の電位間に接続される第３のスイッチと、
前記第１及び第２の信号ラインの少なくとも一方と前記第２の電位との間に接続されるコイル回路とを有する付記１０記載のプラズマディスプレイ装置。
（付記１７）
複数の表示セルにより構成され、画像を表示するためのプラズマディスプレイパネルと、
前記プラズマディスプレイパネルに表示する画像に応じて前記表示セルをリセットするためのリセット電源電圧を変化させるリセット回路とを有し、
前記リセット電源電圧の上昇変化時間は、１．６ｍｓ以内であるプラズマディスプレイ装置。
（付記１８）
前記リセット回路は、表示率が高い画像を表示するときには、前記リセット電源電圧を高くする付記１７記載のプラズマディスプレイ装置。
（付記１９）
前記リセット回路は、前記リセット電源電圧を基に鋸歯状のリセットパルスを生成して前記表示セルに供給する付記１７記載のプラズマディスプレイ装置。
（付記２０）
前記リセット電源電圧の変化範囲は２０Ｖ以上である付記１７記載のプラズマディスプ
レイ装置。
（付記２１）
前記プラズマディスプレイパネルは複数の第１の電極及び複数の第２の電極を有し、
前記第１の電極及び第２の電極は交互に並行に設けられ、
前記第２の電極は、一方に隣接する第１の電極との間で１つの表示セルを構成し、他方に隣接する第１の電極との間で他の１つの表示セルを構成する付記１７記載のプラズマディスプレイ装置。
（付記２２）
さらに、交互に正負極性を反転させた表示のためのサステインパルスを前記表示セルに供給するサステイン回路を有する付記１７記載のプラズマディスプレイ装置。
（付記２３）
前記表示セルは容量性負荷であり、
さらに、前記容量性負荷の一端に表示のためのサステインパルスを供給するサステイン回路を有し、
前記サステイン回路は、
前記容量性負荷の一端に接続可能な第１の信号ラインと、
前記容量性負荷の一端に接続可能な第２の信号ラインと、
前記第１の信号ライン及び第１の電位間に接続される第１のスイッチと、
前記第１の信号ライン及び第２の電位間に接続される第２のスイッチと、
前記第１及び第２の信号ライン間に接続されるコンデンサと、
前記第２の信号ライン及び前記第２の電位間に接続される第３のスイッチと、
前記第１及び第２の信号ラインの少なくとも一方と前記第２の電位との間に接続されるコイル回路とを有する付記１７記載のプラズマディスプレイ装置。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施形態によるプラズマディスプレイ装置の構成例を示す図である。
【図２】本実施形態によるプラズマディスプレイパネルの構造例を示す分解斜視図である。
【図３】画像の１フィールドの構成例を示す図である。
【図４】本実施形態によるＸ駆動回路及びＹ駆動回路の構成例を示す回路図である。
【図５】図４に示した駆動回路の１サブフィールドにおける動作例を示す波形図である。
【図６】図４に示した駆動回路のサステイン期間における動作例を示す波形図である。
【図７】図４のリセット電源回路の構成例を示す回路図である。
【図８】図７のリセット電源回路の動作例を示すタイミングチャートである。
【符号の説明】
【００８２】
１  前面ガラス基板
２  背面ガラス基板
３  プラズマディスプレイパネル
４  Ｘ駆動回路
５  Ｙ駆動回路
６  アドレス駆動回路
７  制御回路
８  表示率検出部
１３、１６  誘電体層
１４  保護層
１７  隔壁
１８〜２０  蛍光体
【図１】
2006235106.tif 000003
【図２】
2006235106.tif 000004
【図３】
2006235106.tif 000005
【図４】
2006235106.tif 000006
【図５】
2006235106.tif 000007
【図６】
2006235106.tif 000008
【図７】
2006235106.tif 000009
【図８】
2006235106.tif 000010