(57)【要約】【課題】  本発明は絶縁基板上にゲート電極及びゲート絶縁膜を形成して、ゲート絶縁膜上に非晶質シリコーン層を形成した後、ギャッピング層及び金属触媒層を形成して、熱処理して非晶質シリコーン層を多結晶シリコーン層で形成した後、エッチング阻止層及びソース／ドレイン領域とソース／ドレイン電極を形成してＳＧＳ結晶化法で結晶化されたチャネル領域を有するボトムゲート構造の薄膜トランジスタ及びその製造方法を提供する。【解決手段】  本発明の薄膜トランジスタ及びその製造方法は絶縁基板と；基板上に形成されたゲート電極と；ゲート電極上に形成されたゲート絶縁膜と；ゲート絶縁膜上に形成されて、ＳＧＳ結晶化法で結晶化された多結晶シリコーン層；及び基板上の所定領域に形成されたソース／ドレイン領域及びソース／ドレイン電極を含んで構成された薄膜トランジスタ及びその製造方法に技術的特徴がある。【選択図】  図２Ｄ
2006054416.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と；
前記基板上に形成されたゲート電極と；
前記ゲート電極上に形成されたゲート絶縁膜と；
前記ゲート絶縁膜上に形成されて、ＳＧＳ結晶化法で結晶化された多結晶シリコーン層；及び
前記基板上の所定領域に形成されたソース／ドレイン領域及びソース／ドレイン電極を含むことを特徴とする薄膜トランジスタ。
【請求項２】
前記多結晶シリコーン層の所定領域はチャネル領域であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記多結晶シリコーン層の所定領域上に形成されたエッチング阻止層をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
前記エッチング阻止層はギャッピング層の一部分であることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項５】
前記エッチング阻止層は少なくとも多結晶シリコーン層のチャネル領域の幅より広い幅で形成されていることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項６】
前記多結晶シリコーン層の所定領域上に形成された高農度不純物が注入されたシリコーン層をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項７】
前記ソース／ドレイン領域は多結晶シリコーン層に不純物注入工程で不純物が注入された領域であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項８】
前記多結晶シリコーン層に金属触媒が１０９ないし１０１３ａｔｏｍｓ／ｃｍ２の面密度で残留することを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項９】
絶縁基板を準備する段階と；
前記基板上にゲート電極を形成する段階と；
前記ゲート電極上にゲート絶縁膜を形成する段階と；
前記ゲート絶縁膜上に非晶質シリコーン層及びギャッピング層を形成する段階と；
前記ギャッピング層上に金属触媒層を形成する段階と；
前記基板を熱処理して前記非晶質シリコーン層を多結晶シリコーン層で形成する段階；及び
前記基板上にソース／ドレイン領域及びソース／ドレイン電極を形成する段階を含むことを特徴とする薄膜トランジスタ製造方法。
【請求項１０】
前記多結晶シリコーン層を形成する段階以後、
前記ギャッピング層をパターニングしてエッチング阻止層を形成する段階をさらに含むことを特徴とする請求項９に記載の薄膜トランジスタ製造方法。
【請求項１１】
前記多結晶シリコーン層を形成する段階以後、
前記ギャッピング層を除去して、絶縁膜を形成した後、パターニングしてエッチング阻止層を形成する段階をさらに含むことを特徴とする請求項９に記載の薄膜トランジスタ製造方法。
【請求項１２】
前記エッチング阻止層を形成する段階以後、
前記基板上に高農度不純物が注入されたシリコーン層を形成する段階をさらに含むことを特徴とする請求項９に記載の薄膜トランジスタ製造方法。
【請求項１３】
前記ソース／ドレイン領域を形成する段階は前記基板上に高農度不純物が注入されたシリコーン層を形成して、前記シリコーン層をパターニングする段階であることを特徴とする請求項９に記載の薄膜トランジスタ製造方法。
【請求項１４】
前記ソース／ドレイン領域を形成する段階はエッチング阻止層をマスクとして利用して多結晶シリコーン層に不純物を注入して形成することを特徴とする請求項９に記載の薄膜トランジスタ製造方法。
【請求項１５】
前記熱処理は第１熱処理工程及び第２熱処理工程であることを特徴とする請求項９に記載の薄膜トランジスタ製造方法。
【請求項１６】
前記第１熱処理工程は２００ないし８００℃の温度範囲で熱処理する工程であって、第２熱処理工程は４００ないし１３００℃の温度範囲で熱処理する工程であることを特徴とする請求項１５に記載の薄膜トランジスタ製造方法。
【請求項１７】
前記基板を熱処理して前記非晶質シリコーン層を多結晶シリコーン層を形成する段階；及び前記基板上にソース／ドレイン領域を形成する段階は、
前記基板を第３熱処理して金属触媒を前記ギャッピング層内部に拡散または浸透させる段階と；
前記ギャッピング層をパターニングしてギャッピング層パターンを形成する段階と；
前記ギャッピング層パターンをマスクとして利用して不純物イオン注入工程でソース／ドレイン領域を形成する段階；及び
前記基板を第４熱処理して前記非晶質シリコーン層を多結晶シリコーン層に結晶化する段階であることを特徴とする請求項９に記載の薄膜トランジスタ製造方法。
【請求項１８】
前記基板を熱処理して前記非晶質シリコーン層を多結晶シリコーン層を形成する段階；及び前記基板上にソース／ドレイン領域を形成する段階は、
前記基板を第３熱処理して金属触媒を前記ギャッピング層内部に拡散または浸透させる段階と；
前記ギャッピング層をパターニングしてギャッピング層パターンを形成する段階と；
前記基板を第４熱処理して前記非晶質シリコーン層を多結晶シリコーン層に結晶化する段階；及び
前記ギャッピング層パターンをマスクとして利用して不純物イオン注入工程でソース／ドレイン領域を形成する段階であることを特徴とする請求項９に記載の薄膜トランジスタ製造方法。
【請求項１９】
前記ギャッピング層パターンはエッチング阻止層であることを特徴とする請求項１７または１８に記載の薄膜トランジスタ製造方法。
【請求項２０】
前記第３熱処理工程は２００ないし８００℃の温度範囲で熱処理する工程であって、第４熱処理工程は４００ないし１３００℃の温度範囲で熱処理する工程であることを特徴とする請求項１７または１８に記載の薄膜トランジスタ製造方法。
【請求項２１】
前記金属触媒層は金属触媒が１０１１ないし１０１５ａｔｏｍｓ／ｃｍ２の面密度で形成されることを特徴とする請求項９に記載の薄膜トランジスタ製造方法。
【請求項２２】
前記多結晶シリコーン層に金属触媒が１０９ないし１０１３ａｔｏｍｓ／ｃｍ２の面密度で残留することを特徴とする請求項９に記載の薄膜トランジスタ製造方法。
【請求項２３】
前記金属触媒層を形成する段階はＮｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、ＣｄまたはＰｔのうちいずれか一つ以上を蒸着して金属触媒層を形成する段階であることを特徴とする請求項９に記載の薄膜トランジスタ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ及びその製造方法に係り、さらに詳細には絶縁基板上にゲート電極及びゲート絶縁膜を形成して、前記ゲート絶縁膜上に非晶質シリコーン層を形成した後、ギャッピング層及び金属触媒層を形成して、熱処理して前記非晶質シリコーン層を多結晶シリコーン層で形成した後、エッチング阻止層及びソース／ドレイン領域とソース／ドレイン電極を形成してＳＧＳ結晶化法で結晶化されたチャネル領域を有するボトムゲート構造の薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ディスプレー装置に使われる薄膜トランジスタは一般にガラス、石英などの透明基板に非晶質（ａｍｏｒｐｈｏｕｓ）シリコーンを蒸着させて、前記非晶質シリコーンを脱水素処理した後、チャネルを形成するための不純物をイオン注入して、前記非晶質シリコーンを結晶化して半導体層を形成する。
【０００３】
前記非晶質シリコーンをポリシリコーンに結晶化する方法は固相結晶化法（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、エキシマレーザー結晶化法（Ｅｘｃｉｍｅｒ  Ｌａｓｅｒ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、金属誘導結晶化法（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）及び金属誘導側面結晶化法（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）などがあるが、固相結晶化法は非晶質シリコーン層を薄膜トランジスタが使われるディスプレー素子の基板を形成する物質であるガラスの変形温度である約７００℃以下の温度で数時間ないし数十時間にかけてアニーリングする方法であって、エキシマレーザー結晶化法はエキシマレーザーをシリコーン層に走査して非常に短い時間の間局部的に高い温度に加熱して結晶化する方法であって、金属誘導結晶化法はニッケル、パラジウム、金、アルミニウムなどの金属を非晶質シリコーン層と接触させたり注入して前記金属により非晶質シリコーンがポリシリコーンを相変化が誘導される現象を利用する方法であって、金属誘導側面結晶化法は金属とシリコーンが反応して生成されたケイ化物が側面に続けて伝播されながら順にシリコーンの結晶化を誘導する方法を利用してシリコーン層を結晶化させる方法である。
【０００４】
図１Ａ及び図１Ｂは従来の薄膜トランジスタの製造工程断面図である。
【０００５】
先に、図１Ａはトップゲート（ｔｏｐ  ｇａｔｅ）型薄膜トランジスタの製造工程断面図である。図で見るようにガラスまたはプラスチックのような絶縁基板１１上にガスまたは水分の浸透を防止するためのバッファー層１２を形成して、前記バッファー層上に非晶質シリコーン層を形成する。
【０００６】
続いて、前記で詳述した結晶化法で前記非晶質シリコーン層を結晶化した後、パターニングして多結晶シリコーン層で構成された半導体層１３を形成して、シリコーン酸化膜またはシリコーン窒化膜の単層または複層でゲート絶縁膜１４を形成する。
【０００７】
続いて、前記基板上に導電体物質でゲート電極１５を形成して、絶縁膜で層間絶縁膜１６を形成する。
【０００８】
続いて、前記層間絶縁膜及びゲート絶縁膜の所定領域をエッチングして前記半導体層の所定領域をオープンさせるコンタクトホールを形成した後、ソース／ドレイン電極１７を形成してトップゲート型薄膜トランジスタを完成する。
【０００９】
次に、図１Ｂはボトムゲート（ｂｏｔｔｏｍ  ｇａｔｅ）型薄膜トランジスタの製造工程断面図である。図で見るようにガラスまたはプラスチックのような絶縁基板２１上にバッファー層２２を形成して、基板全面に金属物質を形成した後、パターニングしてゲート電極２３を形成する。
【００１０】
続いて、前記基板全面にシリコーン酸化膜またはシリコーン窒化膜の単層または複層でゲート絶縁膜２４を形成する。
【００１１】
続いて、前記基板全面に非晶質シリコーン層を蒸着した後、パターニングして非晶質シリコーン層パターン２５を形成する。
【００１２】
続いて、前記基板全面に絶縁膜を形成した後、パターニングして前記非晶質シリコーン層パターンでチャネル領域の上部にエッチング阻止層（ｅｔｃｈ  ｓｔｏｐｐｅｒ）２６を形成する。
【００１３】
続いて、前記基板全面に高農度不純物が注入された非晶質シリコーン層を形成した後、フォトレジストパターンと前記エッチング阻止層を利用してパターニングして高農度不純物が注入された非晶質シリコーン層パターン２７を形成してソース／ドレイン領域を定義する。
【００１４】
続いて、前記基板全面に導電性金属を蒸着した後、フォトレジストパターンと前記エッチング阻止層を利用して前記導電性金属をパターニングしてソース／ドレイン電極２８を形成してボトムゲート型薄膜トランジスタを完成する。
【００１５】
前記で詳述したトップゲート型薄膜トランジスタは色々な結晶化方法を利用して多結晶シリコーン層で構成された半導体層を形成して薄膜トランジスタのオン（Ｏｎ）／オフ（Ｏｆｆ）の速度が速いだけでなく、電子移動度が高い長所を持っている反面、製造工程が複雑だという工程上の問題点だけでなく、ゲート絶縁膜と半導体層の界面が露出して汚染されたり欠陥が発生しやすいという短所があって、ボトムゲート型薄膜トランジスタは製造工程が単純であって、ゲート絶縁膜とチャネル領域の界面が露出しない長所がある反面、結晶化が難しくて非晶質シリコーン層でチャネル領域を形成することによって動作速度及び電子移動度が低いという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
したがって、本発明は前記のような従来技術の諸般短所と問題点を解決するためのことであって、絶縁基板上にゲート電極及びゲート絶縁膜を形成して、前記ゲート絶縁膜上に非晶質シリコーン層を形成した後、ギャッピング層及び金属触媒層を形成して、熱処理して前記非晶質シリコーン層を多結晶シリコーン層で形成した後、エッチング阻止層及びソース／ドレイン領域とソース／ドレイン電極を形成してＳＧＳ結晶化法で結晶化されたチャネル領域を有するようにすることによって、トップゲート型薄膜トランジスタの長所とボトムゲート型薄膜トランジスタの長所を同時に有する薄膜トランジスタ及びその製造方法を提供することに本発明の目的がある。
【課題を解決するための手段】
【００１７】
本発明の前記目的は絶縁基板と；前記基板上に形成されたゲート電極と；前記ゲート電極上に形成されたゲート絶縁膜と；前記ゲート絶縁膜上に形成されて、ＳＧＳ結晶化法で結晶化された多結晶シリコーン層；及び前記基板上の所定領域に形成されたソース／ドレイン領域及びソース／ドレイン電極で構成された薄膜トランジスタにより達成される。
【００１８】
また、本発明の前記目的は前記多結晶シリコーン層上の少なくともチャネル領域より幅が広く形成されたギャッピング層の一部分であるエッチング阻止層をさらに含む薄膜トランジスタによっても達成される。
【００１９】
また、本発明の前記目的は絶縁基板を準備する段階と；前記基板上にゲート電極を形成する段階と；前記ゲート電極上にゲート絶縁膜を形成する段階と；前記ゲート絶縁膜上に非晶質シリコーン層及びギャッピング層を形成する段階と；前記ギャッピング層上に金属触媒層を形成する段階と；前記基板を熱処理して前記非晶質シリコーン層を多結晶シリコーン層で形成する段階；及び前記基板上にソース／ドレイン領域及びソース／ドレイン電極を形成する段階で構成された薄膜トランジスタ製造方法によっても達成される。
【００２０】
また、本発明の前記目的は前記多結晶シリコーン層を形成する段階以後、前記ギャッピング層をパターニングしてエッチング阻止層を形成する段階をさらに含む薄膜トランジスタ製造方法によっても達成される。
【００２１】
また、本発明の前記目的は前記多結晶シリコーン層を形成する段階以後、前記ギャッピング層を除去して、絶縁膜を形成した後、パターニングしてエッチング阻止層を形成する段階をさらに含む薄膜トランジスタ製造方法によっても達成される。
【発明の効果】
【００２２】
したがって、本発明の薄膜トランジスタ及びその製造方法は従来のトップゲート構造の薄膜トランジスタの製造方法では、チャネル領域とゲート絶縁膜の界面が大気中に直接露出したり、フォトレジストパターンまたはエッチング溶液に直接接触されることによって、酸化物、有機物または金属物質等のような不純物に汚染されたり、結晶粒系に多い損傷を受けるだけでなく、結晶化時金属触媒が界面に残留するようになって漏れ電流等のような問題点を誘発したが、本発明のボトムゲート構造の製造方法ではチャネル領域とゲート絶縁膜の界面が露出しなくて前記のような問題点が発生しなくて特性が優秀な薄膜トランジスタを製造することができるだけでなく製造工程が単純化することができるという効果がある。
【発明を実施するための最良の形態】
【００２３】
本発明の前記目的と技術的構成及びそれによる作用効果に関する詳細な事項は本発明の望ましい実施形態を図示している図面を参照した以下詳細な説明によりさらに明確に理解されることである。
【００２４】
〔実施形態１〕
図２Ａないし図２Ｄは本発明による薄膜トランジスタ製造工程の一実施形態の断面図である。
【００２５】
先に、図２Ａは基板上にバッファー層及びゲート電極を形成する工程の断面図である。図で見るようにガラスまたはプラスチックのような透明な絶縁基板１０１上にバッファー層１０２を形成して、前記バッファー層上にゲート電極形成物質を形成した後、パターニングしてゲート電極１０３を形成する。この時前記バッファー層は下部基板で発生する水分または不純物の拡散を防止する役割をする。
【００２６】
次に、図２Ｂは前記ゲート電極が形成された基板上にゲート絶縁膜、非晶質シリコーン層、ギャッピング層及び金属触媒層を次々と形成する工程の断面図である。図で見るようにゲート電極が形成された基板上にシリコーン酸化膜またはシリコーン窒化膜の単層または複層で成り立ったゲート絶縁膜１０４を形成して、前記ゲート絶縁膜上に非晶質シリコーン層１０５を形成する。この時、前記非晶質シリコーン層は化学的気相蒸着法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）または物理的気相蒸着法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を利用して形成することができる。また前記非晶質シリコーン層を形成する時または形成した後に脱水素処理工程を進行して水素の濃度を低くめる工程を進行することができる。
【００２７】
続いて、前記非晶質シリコーン層上にシリコーン酸化膜またはシリコーン窒化膜で構成されたギャッピング層１０６を形成する。この時、前記ギャッピング層はシリコーン窒化膜で形成することが望ましいが、これは前記シリコーン酸化膜よりはシリコーン窒化膜が金属触媒の拡散が容易であるためである。
【００２８】
この時、図２Ｂでは基板全面に非晶質シリコーン層を形成した後、ギャッピング層を形成する工程を進行したが、前記非晶質シリコーン層をパターニングして非晶質シリコーン層パターンを形成した後、前記ギャッピング層を形成しても構わない。
【００２９】
続いて、前記ギャッピング層上に金属触媒層１０７を形成する。この時前記金属触媒層はＮｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、ＣｄまたはＰｔ等のような金属触媒のうちいずれか一つ以上をスパッタ（ｓｐｕｔｔｅｒ）装置のような蒸着装置を利用して形成する。この時前記金属触媒層は前記ギャッピング層上に１０１１ないし１０１５ａｔｏｍｓ／ｃｍ２の面密度で形成される。また前記金属触媒層はニッケル（Ｎｉ）で形成されることが望ましいが、これは前記ニッケルが非晶質シリコーン層を多結晶シリコーン層に結晶化するのに最も適合するためである。
【００３０】
次に、図２Ｃは前記基板を熱処理して前記非晶質シリコーン層を多結晶シリコーン層で形成する工程の断面図である。図で見るように前記基板を熱処理１０８して金属触媒層の金属触媒が前記ギャッピング層に拡散または浸透１０９してギャッピング層と非晶質シリコーン層の界面へ移動して結晶化の核であるシード（ｓｅｅｄ）１１０を形成して、前記シードにより前記非晶質シリコーン層が多結晶シリコーン層１１１に結晶化するようになる。この時、前記熱処理工程は炉（Ｆｕｒａｎｃｅ）工程、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）工程、ＵＶ工程、プラズマ工程またはレーザー工程などのように基板全体または前記ギャッピング層及び非晶質シリコーン層を熱処理することができる工程を利用する。
【００３１】
この時、前記熱処理工程は二度にかけて実施できるが、第１熱処理工程は前記金属触媒がギャッピング層と非晶質シリコーン層の界面へ移動してシードを形成する工程であって、第２熱処理工程は前記シードにより非晶質シリコーン層が多結晶シリコーン層に結晶化する工程である。この時第１熱処理工程の工程温度は２００ないし８００℃であって、第２熱処理工程の工程温度は４００ないし１３００℃である。また前記第１熱処理工程以後、前記金属触媒層を除去して第２熱処理工程の間金属触媒の拡散または浸透が発生しないようにする。
【００３２】
したがって、前記ギャッピング層と非晶質シリコーン層の界面上に生成されるシードの個数、密度または位置によって前記多結晶シリコーン層の結晶粒の大きさ及び均一度が決定されるが、これは前記ギャッピング層内での金属触媒の拡散特性だけでなく金属触媒層の密度によっても決定される。すなわち、前記金属触媒層の密度が低いほど、前記ギャッピング層内の金属触媒の拡散が少ないほど（拡散する量があまり少なければ結晶化が起こらないので適正な量は拡散しなければならない）多結晶シリコーン層の結晶粒大きさは大きくなるようになる。
【００３３】
この時、前記のように非晶質シリコーン層上に金属触媒の拡散または浸透を調節するギャッピング層と金属触媒層を形成した後、熱処理して前記非晶質シリコーン層を結晶粒の大きさが大きい多結晶シリコーン層で形成する結晶化法をＳＧＳ（Ｓｕｐｅｒ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ）結晶化法という。
【００３４】
次に、図２Ｄは前記基板上にソース／ドレイン領域及びソース／ドレイン電極を形成する工程の断面図である。図で見るように前記ギャッピング層をパターニングしてエッチング阻止層１１２を形成したり、前記ギャッピング層を除去した後、シリコーン酸化膜またはシリコーン窒化膜等のような絶縁膜を形成して、パターニングしてエッチング阻止層を形成する。
【００３５】
この時、前記ギャッピング層をエッチングしてエッチング阻止層を形成することが望ましいが、これは前記ギャッピング層がシリコーン酸化膜またはシリコーン窒化膜のような絶縁膜で形成されているためエッチング阻止層を形成するための絶縁膜を再び形成することが不要であるためである。もちろん前記ギャッピング層には金属触媒が微量に含まれているが以後薄膜トランジスタには何らの影響を及ぼさないため微量の金属触媒は無視しても構わない。これは前記多結晶シリコーン層で最も重要な領域であるゲート絶縁膜と多結晶シリコーン層の界面は前記微量の金属触媒が影響を及ぼすことができる領域であるゲート絶縁膜と多結晶シリコーン層の界面の反対側（すなわち、ギャッピング層と多結晶シリコーン層の界面）であるため残留する金属による問題点はほとんど発生しないと見ることができる。
【００３６】
この時、前記エッチング阻止層が形成された領域下部の多結晶シリコーン層がチャネル領域に定義される。
【００３７】
続いて、図２Ｄで見るように前記基板上に高農度不純物が注入されたシリコーン層１１３を形成して、パターニングしてソース／ドレイン領域を定義した後、ソース／ドレイン電極形成物質を形成して、パターニングしてソース／ドレイン電極１１４を形成したり、図には図示しなかったが、高農度不純物が注入されたシリコーン層とソース／ドレイン電極形成物質を次々と形成した後、前記高農度不純物が注入されたシリコーン層とソース／ドレイン電極形成物質を同時にエッチングしてソース／ドレイン領域及びソース／ドレイン電極を同時に形成することもできる。
【００３８】
この時、前記エッチング阻止層は前記高農度不純物が注入されたシリコーン層またはソース／ドレイン電極形成物質をエッチングする時、前記多結晶シリコーン層（特に、チャネル領域）がエッチングされたり損傷を受けないようにする役割をするようになる。前記のようにエッチング阻止層を利用してソース／ドレイン電極形成物質及び高農度不純物が注入されたシリコーン層をエッチングしてソース／ドレイン電極及びソース／ドレイン領域を形成する工程をＥ／Ｓ（Ｅｔｃｈ  ｓｔｏｐｐｅｒ）エッチング工程という。
【００３９】
したがって、前記図２Ａないし図２Ｄで上述したような工程を薄膜トランジスタを製造するようになれば、多結晶シリコーン層とゲート絶縁膜の界面が露出しなくてきれいな界面を得ることができるだけでなく、ＳＧＳ結晶化法で結晶粒の大きさが大きい多結晶シリコーン層をチャネル領域として利用することができて漏れ電流特性が優秀であって、電子移動度が大きい薄膜トランジスタを簡単な製造工程で製造することができる。
【００４０】
〔実施形態２〕
図３Ａないし図３Ｄは本発明による薄膜トランジスタ製造工程の他の一実施形態の断面図である。
【００４１】
先に、図３Ａは基板上にバッファー層、ゲート電極、ゲート絶縁膜、非晶質シリコーン層、ギャッピング層及び金属触媒層を次々と形成する工程の断面図である。図で見るように実施形態１で上述したような方法でガラスまたはプラスチックのような透明な絶縁基板２０１上にバッファー層２０２を形成して、前記バッファー層上にゲート電極形成物質を形成した後、パターニングしてゲート電極２０３を形成する。
【００４２】
続いて、前記基板上にシリコーン酸化膜またはシリコーン窒化膜の単層または複層で成り立ったゲート絶縁膜２０４を形成して、前記ゲート絶縁膜上に非晶質シリコーン層２０５を形成する。
【００４３】
続いて、前記非晶質シリコーン層上にシリコーン酸化膜またはシリコーン窒化膜で構成されたギャッピング層２０６を形成する。
【００４４】
この時、図３Ａでは基板全面に非晶質シリコーン層を形成した後、ギャッピング層を形成する工程を進行したが、前記非晶質シリコーン層をパターニングして非晶質シリコーン層パターンを形成した後、前記ギャッピング層を形成しても構わない。
【００４５】
続いて、前記ギャッピング層上に金属触媒層２０７を形成する。この時前記金属触媒層はＮｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、ＣｄまたはＰｔ等のような金属触媒のうちいずれか一つ以上をスパッタ装置のような蒸着装置を利用して形成する。この時前記金属触媒層は前記ギャッピング層上に１０１１ないし１０１５ａｔｏｍｓ／ｃｍ２の面密度で形成される。また前記金属触媒層はニッケルで形成されることが望ましいが、これは前記ニッケルが非晶質シリコーン層を多結晶シリコーン層に結晶化するのに最も適合するためである。
【００４６】
次に、図３Ｂは前記基板を第３熱処理する工程の断面図である。図で見るように前記基板を第３熱処理２０８を進行して金属触媒層内の金属触媒２０７ａをギャッピング層内部に拡散または浸透２０９させる。この時前記ギャッピング層内部に拡散または浸透された金属触媒は前記非晶質シリコーン層とギャッピング層の界面までは移動しないようにすることが望ましい。すなわち、実施形態１における第１熱処理のように非晶質シリコーン層とギャッピング層の界面にシードを形成する程の熱処理はしなくて、金属触媒がギャッピング層内部への移動になることができる程度に熱処理する。これは以後ギャッピング層をパターニングして結晶化を誘導するシードの生成位置や生成密度または個数を制御するためである。
【００４７】
この時、前記第３熱処理工程は２００ないし８００℃の工程温度で熱処理する。
【００４８】
次に、図３Ｃは前記ギャッピング層をパターニングしてエッチング阻止層を形成した後、イオン注入工程及び結晶化工程の断面図である。図で見るように前記金属触媒を含むギャッピング層をパターニングしてエッチング阻止層２１０を形成する。この時、前記エッチング阻止層の幅は薄膜トランジスタのチャネル領域を定義するようになるので適切な幅で形成するようにする。また本発明におけるエッチング阻止層は金属触媒を含んでいるため前記エッチング阻止層の大きさによって、多結晶シリコーン層の結晶粒の大きさを決定するようになるのでこれを考慮してエッチング阻止層を形成しなければならない。
【００４９】
続いて、不純物注入工程と結晶化工程を進行するようになるが、両工程のうちいずれか一工程を先に進行しても構わない。すなわち、前記エッチング阻止層をマスクとして利用して不純物注入工程を進行してソース／ドレイン領域２１４ａを定義して、前記基板を第４熱処理して前記非晶質シリコーン層を多結晶シリコーン層で形成する結晶化工程を進行することができる。また前記結晶化工程を先に実施して、不純物注入工程を以後に進行しても構わない。但し、不純物注入工程を先に実施するようになれば結晶化工程で注入された不純物の活性化が同時に起こるようになって、以後不純物活性化工程を別に進行する必要がないという長所がある。
【００５０】
この時、前記不純物注入工程を進行することによって、以後、高農度不純物が注入されたシリコーン層を形成する必要がなくなる。
【００５１】
この時、前記結晶化工程は図３Ｃで見るように前記第３熱処理工程によりエッチング阻止層（前記ギャッピング層の一部）内部に拡散または浸透した金属触媒を第４熱処理工程２１１を進行してエッチング阻止層と非晶質シリコーン層の界面へ移動２１２させ結晶化に必要なシード２１３を形成して、前記シードを利用して前記非晶質シリコーン層を多結晶シリコーン層２１４に結晶化する。この時、図では２個のシードが形成されて前記多結晶シリコーン層が２個の結晶粒が形成されていることを見せてくれているが、前記金属触媒層形成及び第３熱処理工程を適切に制御したり、前記エッチング阻止層の幅を制御して一つのシードのみを形成して前記非晶質シリコーン層を単結晶シリコーン層に結晶化することもでき、複数個のシードを均一に形成して多結晶シリコーン層の結晶粒大きさの均一度を高めることもできる。
【００５２】
この時、前記第４熱処理工程は４００ないし１３００℃の温度範囲で熱処理する工程である。また前記第３熱処理工程または第４熱処理工程は炉工程、ＲＴＡ工程、ＵＶ工程、プラズマ工程またはレーザー工程などのように基板全体または前記ギャッピング層及び非晶質シリコーン層を熱処理することができる工程である。
【００５３】
次に、図３Ｄは前記基板上にソース／ドレイン電極を形成する工程の断面図である。図で見るように前記基板全面にソース／ドレイン電極形成物質を形成した後、Ｅ／Ｓエッチング工程でパターニングしてソース／ドレイン電極２１５を形成して薄膜トランジスタを完成する。
【００５４】
したがって、前記図３Ａないし図３Ｄで上述したような工程で薄膜トランジスタを製造するようになれば、多結晶シリコーン層とゲート絶縁膜の界面が露出しなくてきれいな界面を得ることができるだけでなく、ＳＧＳ結晶化法で結晶粒の大きさが大きい多結晶シリコーン層をチャネル領域として利用することができて漏れ電流特性が優秀であって、電子移動度が大きい薄膜トランジスタを簡単な製造工程で製造することができるだけでなく、高農度不純物が注入されたシリコーン層を別に形成する必要がなく不純物注入工程でソース／ドレイン領域を形成することができる。
【００５５】
〔実施形態３〕
図４Ａないし図４Ｃは本発明による薄膜トランジスタ製造工程のまた他の一実施形態の断面図である。
【００５６】
先に、図４Ａは基板上にバッファー層、ゲート電極、ゲート絶縁膜、非晶質シリコーン層、ギャッピング層及び金属触媒層を次々と形成する工程の断面図である。図で見るように実施形態１で上述したような方法でガラスまたはプラスチックのような透明な絶縁基板３０１上にバッファー層３０２を形成して、前記バッファー層上にゲート電極形成物質を形成した後、パターニングしてゲート電極３０３を形成する。
【００５７】
続いて、前記基板上にシリコーン酸化膜またはシリコーン窒化膜の単層または複層で成り立ったゲート絶縁膜３０４を形成して、前記ゲート絶縁膜上に非晶質シリコーン層３０５を形成する。
【００５８】
続いて、前記非晶質シリコーン層上にシリコーン酸化膜またはシリコーン窒化膜で構成されたギャッピング層３０６を形成する。
【００５９】
この時、図４Ａでは基板全面に非晶質シリコーン層を形成した後、ギャッピング層を形成する工程を進行したが、前記非晶質シリコーン層をパターニングして非晶質シリコーン層パターンを形成した後、前記ギャッピング層を形成しても構わない。
【００６０】
続いて、前記ギャッピング層上に金属触媒層３０７を形成する。この時前記金属触媒層はＮｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、ＣｄまたはＰｔ等のような金属触媒のうちいずれか一つ以上をスパッタ装置のような蒸着装置を利用して形成する。この時前記金属触媒層は前記ギャッピング層上に１０１１ないし１０１５ａｔｏｍｓ／ｃｍ２の面密度で形成される。また前記金属触媒層はニッケルで形成されることが望ましいが、これは前記ニッケルが非晶質シリコーン層を多結晶シリコーン層に結晶化するのに最も適合するためである。
【００６１】
次に、図４Ｂは前記基板を熱処理して前記非晶質シリコーン層を多結晶シリコーン層で形成する工程の断面図である。図で見るように実施形態１で前述したように前記基板を熱処理３０８して金属触媒層の金属触媒が前記ギャッピング層を拡散または浸透３０９してギャッピング層と非晶質シリコーン層の界面へ移動して結晶化の核であるシード３１０を形成して、前記シードにより前記非晶質シリコーン層が多結晶シリコーン層３１１に結晶化するようになる。この時、前記熱処理工程は炉工程、ＲＴＡ工程、ＵＶ工程、プラズマ工程またはレーザー工程などのように基板全体または前記ギャッピング層及び非晶質シリコーン層を熱処理することができる工程を利用する。
【００６２】
この時、前記熱処理工程は二度にかけて実施できるが、第１熱処理工程は前記金属触媒がギャッピング層と非晶質シリコーン層の界面へ移動してシードを形成する工程であって、第２熱処理工程は前記シードにより非晶質シリコーン層が多結晶シリコーン層に結晶化する工程である。この時第１熱処理工程の工程温度は２００ないし８００℃であって、第２熱処理工程の工程温度は４００ないし１３００℃である。また前記第１熱処理工程以後、前記金属触媒層を除去して第２熱処理工程の間金属触媒の拡散または浸透が発生しないようにする。
【００６３】
したがって、前記ギャッピング層と非晶質シリコーン層の界面上に生成されるシードの個数、密度または位置によって前記多結晶シリコーン層の大きさ及び均一度が決定されるが、これは前記ギャッピング層内での金属触媒の拡散特性だけでなく金属触媒層の密度によっても決定される。すなわち、前記金属触媒層の密度が低いほど、前記ギャッピング層内の金属触媒の拡散が少ないほど（拡散する量があまり少なければ結晶化が起こらないので適正な量は拡散しなければならない）多結晶シリコーン層の大きさは大きくなるようになる。
【００６４】
次に、図４Ｃは基板上に高農度不純物が注入されたシリコーン層及びソース／ドレイン電極を形成する工程の断面図である。図で見るように熱処理工程であって前記非晶質シリコーン層を多結晶シリコーン層に結晶化工程を進行した後、前記ギャッピング層を除去する。
【００６５】
続いて、前記多結晶シリコーン層に不純物を注入して高農度不純物が注入されたシリコーン層を形成したり、高農度不純物が注入されたシリコーン層を蒸着して高農度不純物が注入されたシリコーン層を形成する。
【００６６】
続いて、前記高農度不純物が注入されたシリコーン層と前記多結晶シリコーン層をパターニングして、前記基板全面にソース／ドレイン電極形成物質を蒸着した後、ソース／ドレイン電極３１２、チャネル領域３１３及びソース／ドレイン領域３１４を定義するエッチングを実施して薄膜トランジスタを完成する。この時、チャネル領域を定義するエッチングは前記高農度不純物が注入されたシリコーン層だけでなく多結晶シリコーン層の一部をさらにエッチングすることによって形成される。前記のようにパターンのみを利用してソース／ドレイン電極形成物質、高農度不純物が注入されたシリコーン層及びチャネル領域の一部をエッチングして除去して各領域を形成する工程をＥ／Ｂ（Ｅｔｃｈ  Ｂａｃｋ）エッチング工程という。
【００６７】
したがって、前記図４Ａないし図４Ｃで上述したような工程を薄膜トランジスタを製造するようになれば、多結晶シリコーン層とゲート絶縁膜の界面が露出しなくてきれいな界面を得ることができるだけでなく、ＳＧＳ結晶化法で結晶粒の大きさが大きい多結晶シリコーン層をチャネル領域として利用することができて漏れ電流特性が優秀であって、電子移動度が大きい薄膜トランジスタを簡単な製造工程で製造することができる。
【００６８】
本発明は以上でよく見たように望ましい実施形態を挙げて図示して説明したが、前記実施形態に限られなくて本発明の精神を外れない範囲内で該発明が属する技術分野で通常の知識を有する者により多様な変更と修正が可能であることである。
【図面の簡単な説明】
【００６９】
【図１Ａ】従来の薄膜トランジスタの製造工程断面図である。
【図１Ｂ】従来の薄膜トランジスタの製造工程断面図である。
【図２Ａ】本発明による薄膜トランジスタ製造工程の一実施形態の断面図である。
【図２Ｂ】本発明による薄膜トランジスタ製造工程の一実施形態の断面図である。
【図２Ｃ】本発明による薄膜トランジスタ製造工程の一実施形態の断面図である。
【図２Ｄ】本発明による薄膜トランジスタ製造工程の一実施形態の断面図である。
【図３Ａ】本発明による薄膜トランジスタ製造工程の他の一実施形態の断面図である。
【図３Ｂ】本発明による薄膜トランジスタ製造工程の他の一実施形態の断面図である。
【図３Ｃ】本発明による薄膜トランジスタ製造工程の他の一実施形態の断面図である。
【図３Ｄ】本発明による薄膜トランジスタ製造工程の他の一実施形態の断面図である。
【図４Ａ】本発明による薄膜トランジスタ製造工程のまた他の一実施形態の断面図である。
【図４Ｂ】本発明による薄膜トランジスタ製造工程のまた他の一実施形態の断面図である。
【図４Ｃ】本発明による薄膜トランジスタ製造工程のまた他の一実施形態の断面図である。
【符号の説明】
【００７０】
１０３、２０３、３０３    ゲート電極
１０５、２０５、３０５    非晶質シリコーン層
１０６、２０６、３０６    ギャッピング層
１０７、２０７、３０７    金属触媒層
１１０、２１３、３１０    シード
１１１、２１４、３１１    多結晶シリコーン層
１１２、２１０    エッチング阻止層
１１４、２１５、３１２    ソース／ドレイン電極
１１３、３１４    高農度不純物が注入されたシリコーン層
【図１Ａ】
2006054416.tif 000003
【図１Ｂ】
2006054416.tif 000004
【図２Ａ】
2006054416.tif 000005
【図２Ｂ】
2006054416.tif 000006
【図２Ｃ】
2006054416.tif 000007
【図２Ｄ】
2006054416.tif 000008
【図３Ａ】
2006054416.tif 000009
【図３Ｂ】
2006054416.tif 000010
【図３Ｃ】
2006054416.tif 000011
【図３Ｄ】
2006054416.tif 000012
【図４Ａ】
2006054416.tif 000013
【図４Ｂ】
2006054416.tif 000014
【図４Ｃ】
2006054416.tif 000015