(57)【要約】【課題】  様々なパターンを有するゲート電極をフルシリサイド化することができる半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、半導体基板１０上にゲート絶縁膜３０を形成し、ゲート絶縁膜上にゲート電極４０、４２を形成し、ゲート電極上に金属膜１００を堆積し、第１の熱処理を施すことによってゲート電極の上部をシリサイド化し、第１の熱処理においてシリサイド化しなかった金属膜を除去し、第２の熱処理を施すことによってゲート電極の下部までシリサイド化する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極上に金属膜を堆積し、
第１の熱処理を施すことによって前記ゲート電極の上部をシリサイド化し、
前記第１の熱処理においてシリサイド化しなかった前記金属膜を除去し、
第２の熱処理を施すことによって前記ゲート電極の下部までシリサイド化することを具備した半導体装置の製造方法。
【請求項２】
前記ゲート電極はポリシリコンからなり、
前記金属膜はニッケル（Ｎｉ）からなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の熱処理は、３００℃〜４００℃の温度範囲で２０秒以上実行されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の熱処理は、４５０℃〜５５０℃の温度範囲で６０秒以上実行されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極材料を堆積し、
前記ゲート電極材料上に前記ゲート電極材料を被覆するキャップ材料を堆積し、
前記ゲート電極材料および前記キャップ材料をゲート電極パターンに成形し、
前記ゲート電極の側壁および前記キャップ材料の側壁にスペーサを形成し、
前記ゲート電極の両側にソースおよびドレイン拡散層を形成し、
前記ソースおよびドレイン拡散層上に第１の金属膜を用いてシリサイドを形成し、
前記ソースおよびドレイン拡散層を被覆するように絶縁材料を堆積し、
前記絶縁材料を平坦化することによって、前記キャップ材料の上面を露出させ、
前記キャップ材料を除去し、
前記ゲート電極の上面に第２の金属膜を堆積し、
第１の熱処理を施すことによって前記ゲート電極の上部をシリサイド化し、
前記第１の熱処理においてシリサイド化しなかった前記第２の金属膜を除去し、
第２の熱処理を施すことによって前記ゲート電極の下部までシリサイド化することを具備した半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ゲート電極全体をシリサイド化（以下、フルシリサイド化という）するＭＯＳＦＥＴを半導体基板上に製造することが考えられている。このフルシリサイド電極は、ロジック回路、メモリ回路またはアナログ回路におけるトランジスタに採用することができる。
【０００３】
しかし、同一の半導体基板上に形成されるＭＯＳＦＥＴであっても、ゲート電極のゲート長およびゲート幅には、広狭（大小）の差がある。シリサイドプロセスの進行は、このようなゲート電極のパターンの相違によって異なる。そのため、総てのパターンのゲート電極をフルシリサイド化することは困難であった。
【０００４】
例えば、ゲートパターンの面積が小さいゲート電極のパターンでは、シリサイド化が速く進行する。ゲート電極の材料に対して一定の比率の金属が必要であり、面積が狭いゲート電極のパターンでは、金属がゲート電極の周辺から多く供給されるからである。従って、この場合、ゲート電極はフルシリサイド化されやすく、尚且つ、金属含有率の大きいシリサイドになりやすい。金属含有率が大きいシリサイドは、余剰の金属を除去するエッチング工程において金属とともにエッチングされるおそれがある。よって、このエッチング工程で、ゲート電極自体がエッチングされてしまうという問題があった。
【０００５】
一方、ゲートパターンの面積が広いゲート電極のパターンでは、シリサイド化の進行が遅い。これは、シリサイド工程において、メタルがゲート電極の周辺から充分に供給され得ないからである。従って、この場合には、ゲート電極はフルシリサイド化され難いという問題が生じる。
【特許文献１】米国特許第６，５５５，４５３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、様々なパターンを有するゲート電極を容易にフルシリサイド化することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に金属膜を堆積し、第１の熱処理を施すことによって前記ゲート電極の上部をシリサイド化し、前記第１の熱処理においてシリサイド化しなかった前記金属膜を除去し、第２の熱処理を施すことによって前記ゲート電極の下部までシリサイド化することを具備する。
【０００８】
本発明に係る他の実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極材料を堆積し、前記ゲート電極材料上に前記ゲート電極材料を被覆するキャップ材料を堆積し、前記ゲート電極材料および前記キャップ材料をゲート電極パターンに成形し、前記ゲート電極の側壁および前記キャップ材料の側壁にスペーサを形成し、前記ゲート電極の両側にソースおよびドレイン拡散層を形成し、前記ソースおよびドレイン拡散層上に第１の金属膜を用いてシリサイドを形成し、前記ソースおよびドレイン拡散層を被覆するように絶縁材料を堆積し、前記絶縁材料を平坦化することによって、前記キャップ材料の上面を露出させ、前記キャップ材料を除去し、前記ゲート電極の上面に第２の金属膜を堆積し、第１の熱処理を施すことによって前記ゲート電極の上部をシリサイド化し、前記第１の熱処理においてシリサイド化しなかった前記第２の金属膜を除去し、第２の熱処理を施すことによって前記ゲート電極の下部までシリサイド化する。
【発明の効果】
【０００９】
本発明による半導体装置の製造方法は、様々なパターンを有するゲート電極を容易にフルシリサイド化することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
図１から図５は、本発明に係る実施形態に従った半導体装置の製造方法の流れを示す断面図である。これらの図面は、便宜的に、半導体基板１０表面の占有面積が小さいＭＯＳＦＥＴおよびその占有面積が大きいＭＯＳＦＥＴを１つずつ図示している。実際には、これらのＭＯＳＦＥＴがシリコン基板上に多数形成される。ここでは、半導体基板１０の表面を占める面積を、単に、“面積”とも呼ぶ。
【００１２】
図１に示すように、まず、半導体基板としてのシリコン基板１０上に素子分離領域ＳＴＩ（Shallow Trench Isolation）２０を形成する。例えば、シリコン基板１０上にシリコン酸化膜およびシリコン窒化膜（図示せず）を堆積させる。次に、フォトリソグラフィ技術およびＲＩＥ法等を用いてシリコン窒化膜をパターニングする。このパターニングされたシリコン窒化膜をマスクとして、シリコン酸化膜およびシリコン基板１０を所定の深さまでエッチングし、トレンチを形成する。続いて、シリコン基板１０の全面にシリコン酸化膜を堆積し、トレンチ内にシリコン酸化膜を充填する。このシリコン酸化膜をＣＭＰ等で平坦化する。さらに、シリコン窒化膜を除去することによって、素子分離領域２０が完成する。
【００１３】
次に、シリコン基板１０の全面にゲート絶縁膜３０を形成する。例えば、シリコン基板１０を熱酸化してシリコン基板１０の表面に熱酸化膜を形成する。ゲート絶縁膜３０は、熱酸化膜をさらに窒化することによって形成された酸窒化膜または窒化膜であってもよい。あるいは、ゲート絶縁膜３０は、ハフニウム酸化膜またはハフニウムシリケート等の高誘電体膜であってもよい。ゲート絶縁膜３０の厚さは、例えば、３ｎｍ以下である。
【００１４】
次に、ゲート絶縁膜３０上にポリシリコンからなる第１のゲート電極４０および第２のゲート電極４２を形成する。例えば、ゲート絶縁膜３０上にポリシリコンを堆積する。ポリシリコンの厚さは、例えば、１００ｎｍである。フォトリソグラフィ技術およびＲＩＥ等の異方性エッチングを利用して、このポリシリコンをゲートパターンに成形する。これにより、第１および第２のゲート電極４０および４２が形成される。第１のゲート電極４０のゲート長は、例えば、０．３μｍ未満とし、第２のゲート電極４２のゲート長は、例えば、０．３μｍ以上とする。第１および第２のゲート電極４０および４２の材料としてポリシリコンに代えてアモルファスシリコンを用いてもよい。尚、便宜的に、第１および第２のゲート電極４０および４２の奥行き（ゲート幅）は、等しいものとする。よって、第１のゲート電極４０の面積は、第２のゲート電極４２の面積よりも大きい
次に、エクステンション（ＬＤＤ（Lightly Doped Drain））層５０を形成するためにイオン注入を行う。次に、第１および第２のゲート電極４０および４２の側壁にスペーサ６０を形成し、ソース・ドレイン層７０を形成するためにイオン注入を行う。続いて、イオン注入によるシリコン基板１０が受けたダメージの回復および不純物の活性化のためにアニールを行う。これにより、エクステンション層５０およびソース・ドレイン層７０が形成される。次に、シリコン酸化膜等の層間絶縁膜８０を全面に堆積した後、この層間絶縁膜８０をＣＭＰ等により平坦化する。このとき、第１および第２のゲート電極４０および４２の上面が露出するまで層間絶縁膜８０を研磨する。これにより、図１に示す構造が得られる。
【００１５】
次に、図２に示すように、シリサイド用の金属膜としてニッケル膜１００を堆積する。ニッケル膜１００の厚さは、ゲート電極４０、４２の厚みの７０％以下である。例えば、ゲート電極４０、４２の厚みが１００ｎｍの場合に、ニッケル膜１００の厚さは、ゲート電極４０、４２の厚みの５０％、即ち、５０ｎｍとしてよい。
【００１６】
次に、ＲＴＡ（Rapid Thermal Annealing）を用いて３００℃〜４００℃の温度範囲で２０秒以上、シリコン基板１０を熱処理する。より好ましくは、３２５℃〜３７５℃の温度範囲で３０秒以上、シリコン基板１０を熱処理する。これを、第１の熱処理とする。第１の熱処理によって、図３に示すように、第１および第２のゲート電極４０および４２とニッケル膜１００とをシリサイド化させる。この第１の熱処理は、３００℃〜４００℃（好ましくは、３２５℃〜３７５℃）という比較的低温の熱処理である。従って、第１および第２のゲート電極４０および４２の上部のみがシリサイド化され、その下部には、ポリシリコンが残存する。
【００１７】
また、このような低温のＲＴＡによって、第１および第２のゲート電極４０および４２の上部に形成されたシリサイド層４３、４５の組成は、ＮｉｘＳｉ（１≦ｘ≦３）となる。ニッケル膜１００に近いシリサイド層４３、４５の上面近傍は、ニッケル含有量の多い組成（例えば、ＮｉｘＳｉ（２≦ｘ≦３））となる。ゲート絶縁膜３０に近いシリサイド層４３、４５の底面近傍は、ニッケル含有量の少ない組成（例えば、ＮｉＳｉ）となる。シリサイド層４３、４５の上面近傍のニッケル含有率は、ＮｉＳｉのニッケル含有率よりも多く、尚且つ、ニッケル膜の除去液（例えば、過酸化水素水と硫酸との混合液）に侵食されない程度の含有率である必要がある。そこで、上述のように、第１の熱処理の温度範囲を３００℃〜４００℃と制限した。これは、第１の熱処理の温度が３００℃を下回る場合には、ゲート電極４０および４２のシリサイド化が進まないからである。一方、第１の熱処理の温度が４００℃を超える場合には、シリサイド層４３、４５の上面近傍の組成がＮｉｘＳｉ（ｘ＞３）となってしまう。この場合、ゲート電極４０および４２がニッケル膜の除去液（例えば、過酸化水素水と硫酸との混合液）によって削られてしまうからである。また、熱処理時間を２０秒未満とすると、ゲート電極４０および４２のシリサイド化が進行しない。
【００１８】
これらの不具合をさらに効果的に抑制するためには、第１の熱処理は、３２５℃〜３７５℃の温度範囲で、３０秒以上行なわれることがより好ましい。
【００１９】
次に、図４に示すように、シリサイド化しなかったニッケル膜１００を過酸化水素水と硫酸との混合液によってエッチングする。このときゲート電極４０および４２はこの混合液によってエッチングされない。
【００２０】
次に、ＲＴＡを用いて４５０℃〜５５０℃の温度範囲で６０秒以上、シリコン基板１０を熱処理する。代表的には、５００℃の温度範囲で６０秒以上、シリコン基板１０を熱処理する。これを、第２の熱処理とする。第２の熱処理によって、シリサイド層４３、４５に多く含有しているニッケルがゲート電極４０、４２の下部に残存していたポリシリコン層４４、４６へ拡散する。これにより、ゲート絶縁膜３０に接するゲート電極４０、４２の下部までシリサイド化を進行させ、ポリシリコン層４４、４６がシリサイド化される。その結果、図５に示すように、実質的に、ゲート電極４０、４２の全部がシリサイド化される。
【００２１】
第２の熱処理の温度を４５０℃〜５５０℃と限定した。これは、第２の熱処理の温度が４５０℃を下回ると、ポリシリコン層４４、４６がシリサイド化されないからである。また、第２の熱処理の温度が５５０℃を超えると、ニッケルがアグロメレーション（凝集）を起こすからである。
【００２２】
これらの不具合をさらに効果的に抑制するためには、第２の熱処理は、５００℃の温度で６０秒以上行なわれることがより好ましい。
【００２３】
この後の製造工程は、通常のトランジスタ形成プロセスと同じでよい。例えば、層間膜として酸化膜（図示せず）を堆積した後、コンタクトおよび配線を形成する。これにより半導体装置が完成する。
【００２４】
本実施形態は、様々なパターンを有する第１のゲート電極４０および第２のゲート電極４２を、ともにフルシリサイド化することができる。
【００２５】
（変形例）
図６から図１２は、上記実施形態の変形例を示している。この変形例は、シリサイド層１１０がソース・ドレイン層７０上に形成されている点で上記実施形態と異なる。シリサイド層１１０の形成工程において、第１のゲート電極４０および第２のゲート電極４２がシリサイド化されないように、シリコン窒化膜キャップ１１５が第１のゲート電極４０および第２のゲート電極４２上に設けられている。第１および第２のゲート電極４０、４２およびシリコン窒化膜キャップ１１５の形成方法は以下の通りである。
【００２６】
まず、上記実施形態と同様の工程を経て、ゲート絶縁膜３０がシリコン基板１０上に形成される。次に、ゲート絶縁膜３０上にゲート電極材料としてのポリシリコンおよびキャップ材料としてのシリコン窒化膜を堆積する。フォトリソグラフィ技術およびＲＩＥ等の異方性エッチングを利用して、このポリシリコンおよびシリコン窒化膜をゲート電極パターンに成形する。これにより、図６に示すように、第１および第２のゲート電極４０、４２およびシリコン窒化膜キャップ１１５が形成される。シリコン窒化膜キャップ１１５は、シリサイド化抑制材料として第１および第２のゲート電極４０、４２のそれぞれの上面を被覆している。次に、必要に応じて側壁を形成した後、第１の金属膜としてのニッケル膜１０１が堆積される。これにより、図６に示す構造が得られる。
【００２７】
次に、シリコン基板１０を熱処理することによって、図７に示すようにシリサイド層１１０がソース・ドレイン層７０上に形成される。このとき、シリコン窒化膜キャップ１１５が第１および第２のゲート電極４０、４２のシリサイド化を防止する。さらに、ニッケル膜１０１が除去される。
【００２８】
次に、層間絶縁膜８０を堆積する。層間絶縁膜８０をＣＭＰで研磨することによって、図８に示すようにシリコン窒化膜キャップ１１５の上面が露出される。さらに、シリコン窒化膜キャップ１１５を除去する。次に、図９に示すように、ゲート電極４０、４２をシリサイド化するための第２の金属膜としてニッケル膜１００が堆積される。ニッケル膜１００の厚さは、上記実施形態と同様に、ゲート電極４０、４２の厚みの７０％以下である。
【００２９】
次に、上述の第１の熱処理を実行する。これにより、図１０に示すように、第１および第２のゲート電極４０および４２の上部のみがシリサイド化され、その下部には、ポリシリコンが残存する。図１０に示すゲート電極４０および４２の構造および組成は、図３に示すゲート電極４０、４２の構造および組成と同様でよい。
【００３０】
次に、図１１に示すように、シリサイド化されなかったニッケル膜１００を過酸化水素水と硫酸との混合液によってエッチングする。このときゲート電極４０および４２はこの混合液によってエッチングされない。
【００３１】
次に、上述の第２の熱処理を実行する。これにより、シリサイド層４３、４５に多く含有しているニッケルがゲート電極４０、４２の下部に残存していたポリシリコン層４４、４６へ拡散する。これにより、ゲート絶縁膜３０に接するゲート電極４０、４２の下部までシリサイド化を進行させ、ポリシリコン層４４、４６がシリサイド化される。その結果、図１２に示すように、実質的に、ゲート電極４０、４２の全部がシリサイド化される。その後、上記実施形態と同様の工程を経て半導体装置が完成する。
【００３２】
上記実施形態およびその変形例において、第１および第２の熱処理は、ＲＴＡに代えて、通常の電気炉を用いた熱処理であってもよい。この場合、第１および第２の熱処理の熱処理時間は、ＲＴＡに比べて長くなる。
【００３３】
トランジスタの閾値電圧を制御するために、第１および第２のゲート電極４０、４２の材料となるポリシリコンには、ゲートパターンに加工される前に予め不純物を導入してよい。
【００３４】
第１および第２のゲート電極４０、４２の材料はアモルファスシリコンであってもよい。
【００３５】
金属膜１００および１０１は、ニッケルに限定されず、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、プラチナ（Ｐｔ）、タングステン（Ｗ）、エルビウム（Ｅｒ）、イットリウム（Ｙ）、ニオブ（Ｎｂ）または鉛（Ｐｂ）等でもよい。さらに、金属膜１００は、ニッケルと、チタン（Ｔｉ）、コバルト（Ｃｏ）、プラチナ（Ｐｔ）、タングステン（Ｗ）、エルビウム（Ｅｒ）、イットリウム（Ｙ）、ニオブ（Ｎｂ）または鉛（Ｐｂ）のいずれかの合金であってもよい。ただし、ニッケル以外の金属を採用する場合には、ゲート電極４０、４２と金属膜１００との膜厚比、並びに、第１および第２の熱処理の温度や時間を変更する必要がある。
【００３６】
ゲート絶縁膜３０は、上述の材料以外の高誘電体、その酸化膜、酸窒化膜等であってもよい。
【００３７】
層間絶縁膜８０の平坦化工程において、シリコン酸化膜が第１および第２のゲート電極４０および４２の上面に僅かに残った状態でＣＭＰによるエッチングを停止し、残りのシリコン酸化膜はＲＩＥ等のエッチングで除去してもよい。
【００３８】
上記の実施形態は、平面型トランジスタに適用されているが、Ｆｉｎ型トランジスタのようなチャネルおよびゲート電極が立体構造であるトランジスタにも適用できる。
【００３９】
上記実施形態によるトランジスタは、ＳＯＩ基板に製造してもよい。
【図面の簡単な説明】
【００４０】
【図１】本発明に係る実施形態に従った半導体装置の製造方法を示す断面図。
【図２】図１に続く、半導体装置の製造方法を示す断面図。
【図３】図２に続く、半導体装置の製造方法を示す断面図。
【図４】図３に続く、半導体装置の製造方法を示す断面図。
【図５】図４に続く、半導体装置の製造方法を示す断面図。
【図６】上記実施形態の変形例に従った半導体装置の製造方法を示す断面図。
【図７】図６に続く、半導体装置の製造方法を示す断面図。
【図８】図７に続く、半導体装置の製造方法を示す断面図。
【図９】図８に続く、半導体装置の製造方法を示す断面図。
【図１０】図９に続く、半導体装置の製造方法を示す断面図。
【図１１】図１０に続く、半導体装置の製造方法を示す断面図。
【図１２】図１１に続く、半導体装置の製造方法を示す断面図。
【符号の説明】
【００４１】
１０…半導体基板
２０…ＳＴＩ
３０…ゲート絶縁膜
４０…第１のゲート電極
４２…第２のゲート電極
５０…エクステンション層
６０…スペーサ
７０…ソース・ドレイン層
８０…層間絶縁膜
１００…ニッケル膜
【図１】
2006294800.tif 000003
【図２】
2006294800.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006294800.tif 000009
【図８】
2006294800.tif 000010
【図９】
2006294800.tif 000011
【図１０】
2006294800.tif 000012
【図１１】
2006294800.tif 000013
【図１２】
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