【手続補正書】
【提出日】平成19年9月21日(2007.9.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ要素、読出し／書込みアクセスデバイス、及びリフレッシュアクセスデバイスを有し、前記メモリ要素は基板内のＳ字形（serpentine）活性領域上に形成され、前記メモリ要素は約４要素（feature）サイズの幅と約４要素サイズの長さを有するメモリセルと、
前記読出し／書込みアクセスデバイスに結合された読出し／書込みデジットラインと、
前記リフレッシュアクセスデバイスに結合されたリフレッシュデジットラインと、
前記読出し／書込みアクセスデバイスに結合された読出し／書込みアクセスラインと、
前記フレッシュアクセスデバイスに結合されたリフレッシュアクセスラインと、
前記読出し／書込みデジットラインに結合されたセンス増幅器と、
前記読出し／書込みデジットラインに結合された入／出力回路と、
前記リフレッシュデジットラインに結合された第一のノードを有するリフレッシュセンス増幅器と、を備えることを特徴とする集積回路デバイス。
【請求項２】
前記メモリセルがダイナミックランダムアクセスメモリセルを備えることを特徴とする請求項１記載の集積回路デバイス。
【請求項３】
前記リフレッシュセンス増幅器が、１対の交差結合された電界効果トランジスタを備えることを特徴とする請求項１記載の集積回路デバイス。
【請求項４】
前記メモリセルが第一のメモリセルであり、前記リフレッシュデジットラインが第一のリフレッシュデジットラインであり、前記リフレッシュアクセスラインが第一のリフレッシュアクセスラインであり、更に、
メモリ要素、読出し／書込みアクセスデバイス、及びリフレッシュアクセスデバイスを有し、基板内のＳ字形活性領域上に形成された第二のメモリセルと、
前記第二のメモリセルのフレッシュアクセスデバイスに結合された第二のリフレッシュデジットラインと、
前記第二のメモリセルのフレッシュアクセスデバイスに結合され、前記第二のリフレッシュデジットラインが前記リフレッシュセンス増幅器の第二のノードに結合された第二のリフレッシュアクセスラインと、
を備えることを特徴とする請求項１記載の集積回路デバイス。
【請求項５】
前記第一と第二のメモリセルがダイナミックランダムアクセスメモリセルを備えることを特徴とする請求項４記載の集積回路デバイス。
【請求項６】
前記第一と第二のメモリセルの各々が約４要素サイズの幅と約４要素サイズの長さを有することを特徴とする請求項５記載の集積回路デバイス。
【請求項７】
前記リフレッシュセンス増幅器が、１対の交差結合された電界効果トランジスタを備えることを特徴とする請求項５記載の集積回路デバイス。
【請求項８】
前記第一と第二のリフレッシュデジットラインがオープンデジットラインアレイアーキテクチャとして構成されることを特徴とする請求項７記載の集積回路デバイス。
【請求項９】
前記第一と第二のリフレッシュデジットラインが折畳みデジットラインアレイアーキテクチャとして構成されることを特徴とする請求項７記載の集積回路デバイス。
【請求項１０】
更に、前記第一のリフレッシュデジットラインと前記リフレッシュセンス増幅器の第一のノードとの間に結合された第一のアイソレーショントランジスタと、  前記第二のリフレッシュデジットラインと前記リフレッシュセンス増幅器の第二のノードとの間に結合された第二のアイソレーショントランジスタと、を備えることを特徴とする請求項７記載の集積回路デバイス。
【請求項１１】
基板内にＳ字形活性領域上に形成された電荷蓄積（メモリ）要素と、
前記電荷蓄積要素に結合され、前記電荷蓄積要素を読出し／書込みデジットラインに結合するように適合化された第一のアクセストランジスタと、
前記電荷蓄積要素に結合され、前記電荷蓄積要素をリフレッシュデジットラインに結合するように適合化され、前記第一のアクセストランジスタはリード／ライトワードラインに結合されたゲート端子を有し、前記第二のアクセストランジスタはリフレッシュワードラインに結合されたゲート端子を有し、半導体メモリセルが約４要素サイズの幅と約４要素サイズの長さを有する第二のアクセストランジスタと、
を備えることを特徴とする半導体メモリセル。
【請求項１２】
前記電荷蓄積要素がキャパシタを備えることを特徴とする請求項１１記載の半導体メモリセル。
【請求項１３】
前記電荷蓄積要素が第一と第二の端子を含み、第一の端子が前記第一のアクセストランジスタと前記第二のアクセストランジスタに結合され、第二の端子が電圧源に結合されることを特徴とする請求項１１記載の半導体メモリセル。
【請求項１４】
基板と、
前記基板内のＳ字形活性領域と、
前記Ｓ字形活性領域の、それぞれ、第一と第二の領域と重なる第一と第二の平行なデジットラインと、
前記第一と第二の平行なデジットラインに対して実質的に垂直に延び、前記Ｓ字形活性領域の、それぞれ、第三と第四の領域と重なる第一と第二の平行なワードラインと、
前記Ｓ字形活性領域の、前記第一と第二のワードライン間の、第五の領域に対して平行に延びこれと重なる概ね長方形のキャパシタ構造と、を備えることを特徴とする半導体メモリセル。
【請求項１５】
前記キャパシタ構造が前記第一と第二のデジットラインの上に設けられることを特徴とする請求項１４記載の半導体メモリセル。
【請求項１６】
前記第一と第二のデジットラインが前記キャパシタ構造の上に設けられることを特徴とする請求項１４記載の半導体メモリセル。
【請求項１７】
前記キャパシタ構造がスタック構造を備えることを特徴とする請求項１４記載の半導体メモリセル。
【請求項１８】
前記キャパシタ構造がくし形構造を備えることを特徴とする請求項１４記載の半導体メモリセル。
【請求項１９】
前記キャパシタ構造が部分的に前記第一と第二のワードランイと重なり、前記第一と第二のデジットラインを越えて延在することを特徴とする請求項１４記載の半導体メモリセル。
【請求項２０】
更に、
前記第一のワードラインと前記Ｓ字形活性領域の第三の領域とが重なる領域を備える第一のアクセストランジスタと、
前記第二のワードラインと前記Ｓ字形活性領域の第四の領域とが重なる領域を備える第二のアクセストランジスタと、を備えることを特徴とする請求項１４記載の半導体メモリセル。
【請求項２１】
更に、
前記第一のデジットラインと前記Ｓ字形活性領域の第一の領域との間を延び第一のコンタクトと、
前記第二のデジットラインと前記Ｓ字形活性領域の第二の領域との間を延び第二のコンタクトと、を備えることを特徴とする請求項１４記載の半導体メモリセル。
【請求項２２】
前記メモリセルが約４要素サイズの幅と約４要素サイズの長さを有することを特徴とする請求項１４記載の半導体メモリセル。
【請求項２３】
基板内のＳ字形活性領域上に形成され、約４要素サイズの幅と約４要素サイズの長さを有するメモリセルを第一のデジットラインに結合する過程と、
前記第一のデジットラインを通じてデータを前記メモリセルに書き込む過程と、
前記第一のデジットラインから前記メモリセルを切り離す過程と、
前記メモリセルを第二のデジットラインに結合する過程と、
前記第二のデジットラインを通じて前記メモリセル内に格納されているデータをリフレッシュする過程と、
前記第二のデジットラインから前記メモリセルを切り離す過程と、
前記メモリセルを前記第一のデジットラインに結合する過程と、
前記第一のデジットラインを通じて前記メモリセル内のデータを読み出す過程と、
前記第一のデジットラインから前記メモリセルを切り離す過程と、
定期的に、前記メモリセルを前記第二のデジットラインに結合し、前記第二のデジットラインを通じて前記メモリセル内に格納されているデータをリフレッシュし、前記第二のデジットラインから前記メモリセルを切り離す過程と、を含むことを特徴とする集積回路メモリデバイスを動作する方法。
【請求項２４】
前記メモリセルがダイナミックランダムアクセスメモリセルを備えることを特徴とする請求項２３記載の方法。
【請求項２５】
前記第二のデジットラインを通じて前記メモリセル内に格納されているデータをリフレッシュする過程が：
前記第二のデジットラインをリフレッシュセンス増幅器に結合する過程と、
前記メモリセル内に格納されている電荷をセンシングする過程と、
前記第二のデジットラインを通じて前記メモリセル内に電荷を再充電する過程と、を含むことを特徴とする請求項２３記載の方法。
【請求項２６】
前記第二のデジットラインを通じて前記メモリセル内に格納されているデータをリフレッシュする過程が：
前記第二のデジットラインをリフレッシュセンス増幅器の第一のノードに結合する過程と、
前記リフレッシュセンス増幅器の第二のノードにリファレンスデジットラインを結合する過程と、
前記第二のデジットラインと前記リファレンスデジットラインとの間の電位差をセンシングする過程と、
前記電位差を増幅する過程と、
前記第二のデジットラインを通じて前記メモリセル内に電荷を印加する過程と、を含むことを特徴とする請求項２３記載の方法。