【誤訳訂正書】
【提出日】平成19年5月21日(2007.5.21)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【書類名】  明細書
【発明の名称】  大規模集積半導体メモリー用のトレンチキャパシタの製造方法
【特許請求の範囲】
【請求項１】
集積半導体メモリー用のｐドープされているシリコン層に、トレンチキャパシタを生成する方法において、
所定の抵抗性を有し、ｐドープされているシリコン層を用意する工程と、
ｐドープされているシリコン層の表面に、開始中心部を生成する工程と、
ｐドープされているシリコン層の表面に、電解質を接触させる工程と、
ｐドープされているシリコン層の裏面と電解質との間に、電圧を印加し、結果として、任意の電流密度を有する電流をシリコン層に流し、トレンチを生成し、この際、ｐドープされているシリコン層の裏面に、１〜１０ｍＡ／ｃｍ2の電流密度を生成するように電圧を調整し、トレンチの直径が３００ｎｍより小さくなるようにする工程と、
トレンチに第１電極を形成する工程と、
トレンチの第１電極にキャパシタ誘電体を形成する工程と、
トレンチに第２電極を形成する工程とを有する方法。
【請求項２】
上記ｐドープされているシリコン層は、シリコンウエハーであるか、ｐドープされているシリコンウエハーの一部であるか、あるいは、ｐドープされているシリコンウエハーの上に載っていることを特徴とする、請求項１に記載の方法。
【請求項３】
上記ｐドープされているシリコン層は、２オームｃｍ未満の抵抗性を備えていることを特徴とする、請求項１または２に記載の方法。
【請求項４】
上記ｐドープされているシリコン層は、０．３オームｃｍ未満の抵抗性を備えていることを特徴とする、請求項３に記載の方法。
【請求項５】
上記ｐドープされているシリコン層の表面に、マスクを用いて開始中心部を配置することを特徴とする、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
上記マスクは、パターニングされた酸化物層／窒化物層の積層体、パターニングされた酸化物層、および／またはパターニングされたレジスト層であることを特徴とする、請求項５に記載の方法。
【請求項７】
上記マスクを製造する際のオーバーエッチングにより、シリコン層に開始中心部を生成することを特徴とする、請求項５または６に記載の方法。
【請求項８】
上記マスクの開口領域におけるアルカリ性溶液の浸漬により、シリコン層に開始中心部を生成することを特徴とする、請求項５〜７のいずれかに記載の方法。
【請求項９】
ｐ+型ドーピング層をシリコンウエハーの裏面に生成するためのドーピング工程を、上記シリコンウエハーの裏面の電気接触接続より先に行うことを特徴とする、請求項２〜８のいずれかに記載の方法。
【請求項１０】
上記シリコンウエハーの裏面のｐ+型ドーピング層を、トレンチの生成後に取り除くことを特徴とする、請求項９に記載の方法。
【請求項１１】
上記電解質は、フッ化水素酸またはフッ素の添加されている有機溶液であることを特徴とする、請求項１〜１０のいずれか１項に記載の方法。
【請求項１２】
上記電解質は、フッ化水素酸が添加されている、アセトニトリル（ＭｅＣＮ）、ジメチルホルムアミド（ＤＭＦ）、またはジメチルアミド（ＤＭＡ）であることを特徴とする、請求項１〜１０のいずれか１項に記載の方法。
【請求項１３】
上記ｐドープされているシリコン層の裏面と電解質との間の電圧を、電解質に挿入されている対向電極と、ｐドープされているシリコン層の裏面との間の電圧により生成することを特徴とする、請求項１〜１２のいずれか１項に記載の方法。
【請求項１４】
上記電圧が印加されると、ｐドープされているシリコン層の裏面において電流がほぼ一定の電流密度を有するように、対向電極をｐドープされているシリコン層に対して製造および配置することを特徴とする、請求項１３に記載の方法。
【請求項１５】
上記対向電極は、ｐドープされているシリコン層の裏面における電圧に対して、負の電圧となっていることを特徴とする、請求項１３または１４に記載の方法。
【請求項１６】
所定の直径を有するトレンチが生成されるように、上記シリコン層の抵抗性および電流密度を選択することを特徴とする、請求項１〜１５のいずれか１項に記載の方法。
【請求項１７】
上記電流密度は、トレンチ生成の間の時間に関連して変化し、結果として、トレンチの直径は、トレンチの深さ方向に変化することを特徴とする、請求項１〜１６のいずれか１項に記載の方法。
【請求項１８】
上記電流密度は、トレンチ生成の間の時間に関連して変化し、結果として、トレンチはボトルのような形状となることを特徴とする、請求項１〜１７のいずれか１項に記載の方法。
【請求項１９】
上記トレンチにおける最大の直径は、１００ｎｍ未満であることを特徴とする、請求項１〜１８のいずれか１項に記載の方法。
【請求項２０】
上記トレンチを生成するためのエッチング率は、１μｍ／分より大きいことを特徴とする、請求項１〜１９のいずれか１項に記載の方法。
【請求項２１】
上記トレンチは、１０μｍよりも深いことを特徴とする、請求項１〜２０のいずれか１項に記載の方法。
【請求項２２】
上記トレンチは、５μｍよりも深いことを特徴とする、請求項２１に記載の方法。
【請求項２３】
上記トレンチにおける最大の直径／深さの縦横比は、２０よりも大きいことを特徴とする、請求項１〜２２のいずれか１項に記載の方法。
【請求項２４】
上記トレンチにおける最大の直径／深さの縦横比は、５０よりも大きいことを特徴とする、請求項２３に記載の方法。
【請求項２５】
上記トレンチの壁を、ＡＳＧドーピングまたはＧＰＤドーピングによりｎドープすることを特徴とする、請求項１〜２４のいずれか１項に記載の方法。
【請求項２６】
上記トレンチの内壁の表面積を、メソ細孔により拡大することを特徴とする、請求項１〜２５のいずれか１項に記載の方法。
【請求項２７】
上記半導体メモリーは、上記トレンチキャパシタが蓄積キャパシタとして機能する、ＤＲＡＭまたは強誘電半導体メモリーであることを特徴とする、請求項１〜２６のいずれか項に記載の方法。
【発明の詳細な説明】
本発明は、大規模集積回路、および、特にＤＲＡＭデバイスのためのｐドープされているシリコンに、トレンチキャパシタを製造する方法に関するものである。
【０００１】
メモリーセルの蓄積キャパシタに蓄積されている電荷を、再現可能なように読み出せるように、蓄積キャパシタの容量は、少なくとも３０ｆＦの値である必要がある。同時に、蓄積濃度を上昇させるため、キャパシタの横側への広がりを、連続的に減少させる必要がある。メモリーセルのキャパシタにより生じるこの相反する条件は、キャパシタの横側への広がりが減少しても、十分なキャパシタ領域を提供できるように、キャパシタのより一層複雑なパターニング（「トレンチキャパシタ」「堆積キャパシタ」「クラウンキャパシタ」）に繋がる。
【０００２】
従来技術に基づく、ＤＲＡＭ半導体メモリーのための、トレンチキャパシタの製造を、図１ａ〜図１ｅに図式的に記載する。第１工程（図１ａ）では、薄い酸化物層（パッド酸化物）１−２、窒化物層１−３および酸化物層１−４が、ｐドープされているシリコンウエハー１−１に形成される。さらに、フォトレジストマスク層１−６が酸化物層１−４に形成され、フォトレジストマスク１−６の開口部が、エッチングされるトレンチの断面と位置とを再現するように、フォトリソグラフィーによってパターニングされる。この場合、マスク開口部１−１３は、大抵の場合、楕円形あるいはほぼ丸い断面を有しており、その結果、実際には、上方から見れば、ほぼホールのように見える。図１ａは、パターニングされたフォトレジストマスク１０６を示す。
【０００３】
更なる工程（図１ｂ）では、パッド酸化物１−２、窒化物層１−３、酸化物層１−４を備えている層堆積が、好ましくは第１ドライエッチングガス１−７を用いて、異方性エッチング工程においてパターニングされる。これにより、ハードマスクが製造され、この際、トレンチが、ｐドープされているシリコンウエハー１−１にエッチングされる。
【０００４】
トレンチ１−１５は、異方性ドライエッチング工程、例えば、図１ｃに図解の第２ドライエッチングガス１−８を用いるＲＩＥによるエッチング工程により、基本的に酸化物マスク１−４に関して選択的にエッチングされている。
【０００５】
更なる工程では、トレンチ１−１５の内壁は、これらを取り囲んでいるｐドープされている領域から絶縁されて、製造されるキャパシタのための第１電極１−１０（「埋設プレート」）として機能できるように、ｎドープされている。トレンチ内壁のｎ型ドーピングは、例えば、トレンチ１−１５の内壁にヒ素ガラスケイ酸塩層（Arsenglassilikatschicht）を蒸着させることにより行われる。次の拡散工程は、ヒ素ケイ酸塩ガラス（Arsensilikatglass）のヒ素を側壁に浸透させ、完全にトレンチを取り囲むｎドープされている層を生成する。トレンチを取り囲むｎドープされている層は、トレンチキャパシタ用の第１電極１−１０（ｎ埋設プレート）を形成する。そして、ヒ素ガラスケイ酸塩層は、再び取り除かれる（図１ｄ）。
【０００６】
次に、第１電極１−１０（図１ｅには図示せず）に隣接している短絡回路のためのｎ型埋め込み、キャパシタ誘電体１−１１、例えば、酸化物−窒化物−酸化物（ＯＮＯ）層の第１電極１−１０への蒸着、および、第２電極１−１２として機能するｎドープされているポリシリコン層の蒸着が続く。次の化学機械研磨工程（ＣＭＰ）によって、キャパシタ誘電体１−１１および第２電極１−１２を形成しているポリシリコン層は、トレンチ内にのみ残る（図１ｅ）。こうして、トレンチキャパシタの製造は、ほぼ終了する。
【０００７】
大規模集積回路において、蓄積キャパシタの最少容量のための十分な電極領域を提供するために、現在では、約６−７μｍの深さのトレンチが通常生成されている。このようなトレンチの直径は、約３００ｎｍである。その結果、トレンチの縦横比、すなわち、トレンチの深さとトレンチの直径との比は、約２０である。しかし、集積密度をより一層高くするには、トレンチの直径を小さくする必要がある。このことにより、内壁領域の損失を補償するために、より深いトレンチの深さ、すなわち、より大きな縦横比が必要である。しかし、このとき、トレンチ製造方法は、経済的限界に直面する。なぜなら、ＲＩＥエッチング方法などのドライエッチング方法の場合、縦横比が上昇するのに伴い、エッチング率は、著しく減少するからである。
【０００８】
エッチング時間が比例するより長くかかる理由は、トレンチの深さが深くなるにつれて、エッチングガスの送入、および、ガスエッチング生成物の搬出が、長く、狭くなっていくトレンチの深さに対して次第に遅く進行するからである（「ＲＩＥ効果」）。現在でも、３００ｎｍの直径を有し、６−７μｍの深さを有するトレンチを生成するには、１０分より長くかかる。ＲＩＥエッチングプロセスは、シングルウエハープロセスなので、より一層深く狭いトレンチを生成するための方法は、次世代ＤＲＡＭでは極めて時間がかかり、高価なものとなる。
【０００９】
したがって、本発明は、完全に、または部分的に、上記の問題点を排除するようなトレンチキャパシタの製造方法を提供するという目的を基礎としている。特に、この方法の目的は、本製造方法と、既存の方法、特に従来のＤＲＡＭ製造方法との互換性をほぼ維持したまま、トレンチが、高いエッチング率を有し、縦横比が２０より大きく、５００ｎｍ以下の直径を有するようにすることである。
【００１０】
本目的は、独立特許請求項１に係る、半導体メモリー用のキャパシタを製造するためのｐドープされているシリコン層に、トレンチを生成する方法により達成される。さらに、本発明の有利な実施形態、改良、および解釈は、従属請求項、詳細、および添付の図に記載されている。
【００１１】
本発明は、所定の抵抗性を有し、ｐドープされているシリコン層を用意する工程と、ｐドープされているシリコン層の表面に、開始中心部（Startkeime）を生成する工程と、ｐドープされているシリコン層の表面に、電解質を形成する工程と、ｐドープされているシリコン層の裏面と電解質との間に、電圧を印加し、結果として、任意の電流密度を有する電流をシリコン層に流し、トレンチを生成する工程と、トレンチに第１電極を生成する工程と、第１電極にキャパシタ誘電体を形成する工程と、トレンチに第２電極を生成する工程とを有する、集積半導体メモリー用のｐドープされているシリコン層に、トレンチキャパシタを生成する方法を提供する。
【００１２】
冒頭部分に記載したように、トレンチという用語は、特に、シリコン層の表面から見て基本的には丸い断面を有する、シリコン層にあるトレンチのことである。直径が５０ｎｍより大きく、ほぼ丸い断面を有するトレンチは、文献ではマクロ細孔とも称される。ｐドープされているシリコンにあるマクロ細孔は、ここ数年で知られてきたものであり、これについての研究は、例えば、Ｊ電気化学協会１４１巻１９９４年１００６頁（E.K. Probst, P.A. Kohl, J. Electrochem. Soc., Vol. 141 (1994), S.1006）およびＪ電気化学協会１４６巻１９９９年２９６８頁（V. Lehmann, S. Roennebeck, J. Electrochem. Soc., Vol. 146 (1999), S. 2968）にも、また、電気化学および半導体誌１巻１９９８年４２頁(E.A. Ponomarev, C. Levy-Clement, Electrochem. and Solid State Lett., Vol. 1 (1998), S. 42)に記載されている。これらの研究は、特別なマクロ細孔実施形態に関するものであり、特に、マイクロ電子光学のアプリケーションには使用されていない。
【００１３】
本発明に係る方法は、シリコン層の裏面に対して基本的には垂直に加えられる電場を使用して、シリコンに、まず開始中心部が、そして次に、好ましくは形成するトレンチの底が選択的にエッチングされるように、電解質とｐドープされているシリコンとの間に電気化学プロセスを使用する。エッチング選択性は、場強度によって引き起こされる。この場強度は、印加電圧によって上昇され、開始中心部の先端にまず生じており、そして次に、トレンチの底に生じている。場強度が上昇される度合い、および、空間電荷ゾーンの範囲も、ｐドープされているシリコン層の抵抗性に応じているので、抵抗性は、エッチング選択性に影響し、従って、形成するトレンチの直径にも影響する。
【００１４】
エッチング操作の選択性の物理的原因として考えられることは、電解質とｐドープされているシリコンとの間の連結によって形成されるショットキーダイオード状の連結である。電解質が、負の電位である場合、電解質とｐドープされているシリコンとの間の連結は、順方向バイアスショットキー連結である。この連結は、シリコン遷移領域において、高い場の場合、小さな減耗ゾーン幅を有し、小さな電場の場合、大きな減耗ゾーン幅を有している。減耗されていないｐシリコン層と電解質との間の電荷搬送は、減耗ゾーン幅に大きく依存しているので、エッチング率も、電場分布によって決定される。このように、エッチングプロセスのための好ましい指示と、トレンチ壁は直径限界値を越えてエッチングされないという観察とを説明できる。
【００１５】
開始中心部は、ｐドープされているシリコン層の表面に対してできるだけ尖鋭に、シリコン層表面にエッチングされた窪みであり、逆三角形であることが好ましい。開始中心部が、シリコン層にできるだけ尖鋭に延びる形状を有していることにより、最大限可能な電場ピークが生じ、従って、トレンチが効果的に生成される。この場合、トレンチを形成するには、開始中心部を、表面からｐドープされているシリコン層へほんの数１０ｎｍ延長することで十分である。その結果、簡単な局部エッチングにより開始中心部を生成できる。
【００１６】
電解質と印加電圧とを用いてトレンチの形成を始める場合には、トレンチの底にエッチングを行うことが好ましい。なぜなら、最も高い場が、底に生じているからである。従って、トレンチが次第に深くエッチングされる一方、トレンチの直径は、限界値までしか大きくならない。この限界値は、基本的に、シリコン層のｐ型ドーピング、電解質の特性、および、トレンチを生成する電流密度に応じている。その結果、ほぼ丸い断面とほぼ均一な直径とを有するトレンチを、シリコン層の表面から、裏面へと生成できる。この場合、任意のエッチング率のために、トレンチの深さは、印加電圧の持続期間、すなわち、電流の流れる持続期間にのみ応じている。その結果、この方法により、非常に高い（深さ／直径）縦横比に該当している、直径が小さく非常に深いトレンチを生成できる。
【００１７】
トレンチを製造した後、第１電極がトレンチに生成され、次に、キャパシタ誘電体が第１電極に形成され、そして、第２電極がトレンチに生成される。その結果、トレンチキャパシタが生成される。非常に高い縦横比を有するトレンチは、表面における最少の占有領域と併せて、十分な容量のトレンチキャパシタを生成するための大きな領域を有している。最少の占有領域は、半導体メモリーが必要とする非常に大規模な集積のための条件である。
【００１８】
ｐドープされているシリコン層は、シリコンウエハーであるか、ｐドープされているシリコンウエハーの一部であるか、あるいは、ｐドープされているシリコンウエハーの上に載っていることが好ましい。このことは、シリコン層が、裏面接触接続のシリコンと同じドーピング型を有していることを保証する。結果として、表面と裏面との間の電流の流れを制限するｐｎ連結は生じない。直径が非常に小さなトレンチは、非常に高いｐ型ドーピング（＞１０17１／ｃｍ3）を必要とするので、好ましくはトレンチの深さより大きな厚さを有し、高ドープされているシリコン層が、適度にｐドープされているシリコンウエハーにエピタキシー成長されることが有利である。
【００１９】
ｐドープされているシリコン層は、２オームｃｍ未満、好ましくは、０．３オームｃｍ未満の抵抗性を有することが好ましい。標準的な値は、１、０．３、または、０．１オームｃｍである。電流密度および電解質の型に加え、抵抗性は、トレンチの直径を決定するパラメータである。１オームｃｍのｐドープされているシリコンは、約３００ｎｍの直径を有するトレンチを生成し、０．３オームｃｍのｐドープされているシリコンは、約２００ｎｍの直径を有するトレンチを生成し、０．１オームｃｍのｐドープされているシリコンは、約１００ｎｍの直径を有するトレンチを生成する。この場合、電気化学プロセスの間の印加電流密度によって、直径をかなり変化できる。概して、トレンチの直径は、ｐドープされているシリコン層の抵抗性のほぼ平方根、そして、有益な範囲では、電流密度の平方根だけ上昇する。
【００２０】
開始中心部は、ｐドープされているシリコン層の表面に、マスクを用いて配置されることが好ましい。本発明に係るトレンチの位置は、開始中心部の位置によって定義されるので、同じく、マスクは、トレンチの位置も間接的に定義する。この場合、開始中心部は、エッチング工程を用いて生成されることが好ましい。このエッチング工程は、マスクの開口領域にあるシリコン層を、初期的にエッチングする。開始中心部は、数１０ｎｍの深さを有していればよいので、マスクは１００ｎｍ未満の厚さを有していることが好ましく、フォトレジストのみであることが好ましい。これにより、生産技術に関するプロセス手順を簡易化することができる。さらに、薄いマスクは、非常に細かい構造を簡単にし、その結果、トレンチを、このように非常に高い解像度のマスクによって生成できる。
【００２１】
他の有利な実施形態では、マスクは、パターニングされた酸化物層／窒化物層の堆積、または、パターニングされた酸化物層である。なぜなら、これらマスクは、続く化学機械研磨（ＣＭＰ）工程のためのパターニングマスクとして、後に機能することが好ましいからである。この場合、マスクの酸化物層は、応力緩和機能（パッド酸化物）のみを有していることが好ましく、非常に薄く（＜１０ｎｍ）することができる。厚い酸化物層のマスクもまた、後のＣＭＰ工程のためのパターニングマスクとして後に機能する。
【００２２】
好ましい実施形態では、開始中心部は、マスクの製造の間のオーバーエッチング、例えば、ＲＩＥエッチングによって、シリコン層に生成される。このことで、少なくとも１工程を省略できる。他の好ましい実施形態では、開始中心部は、シリコンにアルカリ腐食法（アンモニアエッチング）を行うことによって生成される。このプロセスの間に、逆三角形の好ましい形状を有する開始中心部を、シリコン層の表面に生成するために、シリコンにおけるアルカリ腐食法の異方性エッチング作用が使用される。
【００２３】
シリコンウエハーの裏面の電気的接触接続の前に、ｐ+型ドーピング層を生成するためのドーピング工程があることが好ましい。このドーピング工程は、イオン埋め込みによって行われることが好ましい。ドーピング工程は、電位を得るための役割をし、この電位は、フィールドライン（Feldlinien）がシリコン層の裏面を通ってほぼ垂直に延びるように、裏面における電気化学プロセスの間の電圧を印加する間は、できるだけ同じ大きさとなっている。シリコンウエハーが、裏面において非常に低い抵抗物質、すなわち、例えば、１オームｃｍ未満の抵抗物質の場合には、この工程は、省略されることが好ましい。他の有利な実施形態では、裏面は、金属層によって被覆されており、金属とシリコンウエハーとの間のよい抵抗接触を確実にするための対処がされなければならない。
【００２４】
シリコンウエハーの裏面のｐ+型ドーピング層は、例えば、続くプロセス工程のドーピング物質により、シリコン層の表面が汚染されるのを防止するため、トレンチの生成の後に、エッチングされて再び取り除かれることが好ましい。
【００２５】
他の有利な実施形態では、シリコンウエハーの裏面は、シリコンウエハーの裏面と接触している導電性液体によって電気的に接続されている。導電性液体は、好ましくは第２電解質であり、特に、好ましくは、水溶液中のＨＦである。導電性液体によるシリコンウエハーの裏面の電気接触接続は、裏面全体に拡散されている同質の低い抵抗接触接続を、先行のｐ型埋め込み工程なしで製造できるという長所がある。ｐ型埋め込み工程の省略は、埋め込みの間汚染から保護するための保護層の適用、および、裏面にあるｐ+型ドーピング層を後に除去するためのエッチング工程を予め省略できる。シリコンウエハーの裏面側が、導電性液体を用いて電気的に接触接続される、電気化学チャンバーの好ましい構造は、ドイツ特許出願番号９０１０９０３９．９（deutschen Patentanmeldung Nr. 90109039.9）、題「電解質を用いる半導体ボディーの広領域電気接触接続の方法」に記載されている。
【００２６】
ｐドープされているシリコン層の表面にある電解質は、シリコン層と電解質との間の電流のための電荷キャリアとしても、シリコン層から電荷と共に、シリコンを取り除き搬送する化学物質のキャリアとしても、機能することが好ましい。電解質は、フッ化水素酸またはフッ素が添加されている有機溶液、特に、アセトニトリル（ＭｅＣＮ）、ジメチルホルムアミド（ＤＭＦ）またはジメチルアミド（ＤＭＡ）、あるいは、フッ化水素酸が添加された水溶液であることが好ましい。１μｍ未満の直径を有するトレンチは、有機電解質を用いて生成されることが好ましい。溶液中のフッ化水素酸の好ましい濃度は、約１〜２０重量％である。電解質は、トレンチが製造される領域においてシリコン層の表面を覆うことが好ましい。
【００２７】
トレンチを生成する電流は、電圧によって生成される。この電圧は、ｐドープされているシリコン層の裏面と電解質に挿入される対向電極との間に印加されることが好ましい。この場合、ｐドープされているシリコン層は、シリコンウエハーの裏面の接触接続により、電圧源と電気的に確実に接続されていることが好ましい。
【００２８】
対向電極は、電圧が印加されると、電流が、ｐドープされているシリコン層の裏面側においてほぼ一定の電流密度を有するように、ｐドープされているシリコン層に関連して形成され、配置されることが好ましい。このことは、シリコンウエハーに面している表面が、シリコンウエハーと同一表面である対向電極により達成されることが好ましい。この場合、対向電極は、少なくともトレンチが生成されるシリコン層の領域を覆っていることが好ましい。このことは、エッチングされるトレンチの領域のシリコン層の裏面におけるほぼ均一な電流密度、および、シリコンウエハーの裏面に対してほぼ垂直に延びる好ましい電流の流れに繋がる。本発明に係る電気化学プロセスを実施できる電気化学チャンバーの好ましい実施形態は、ファイル参照番号１００２７９３１．７に登録されている２０００年５月３１日の原ドイツ出願に記載されている。
【００２９】
対向電極は、ｐドープされているシリコン層の裏面における電圧に関連して、負の電圧にされることが好ましい。このように、電解質とｐドープされているシリコン層との間のショットキーダイオードのようなインターフェースは、順方向バイアスされており、この際、トレンチの底およびトレンチの壁に関するエッチング率の選択性が上昇する。このことは、形成されるトレンチの形状を定義する。
【００３０】
シリコン層の抵抗性および電流密度は、所定の直径のトレンチが生成されるように、選択されることが好ましい。トレンチの直径という用語は、十分に長いトレンチ形成時間Ｔ０の経過後に確立され、時間にはもうあまり関係のない最大の直径を意味するのに一般的には使用される。この場合、トレンチ形成時間Ｔ０は、基本的には、開始中心部のサイズから、トレンチ壁において自己不動態化（Selbstpassivierung）が活性化されるサイズまで、トレンチを展開させるのに必要な時間である。この場合、トレンチ壁の自己不動態化は、基本的には、冒頭部分に述べた、トレンチにおけるエッチング率に関して、選択的に行われる。これは、電場の形態、すなわち、シリコン層の抵抗性と、トレンチ領域における電流密度とに応じている。この場合、トレンチの（最大）直径は、シリコン層の抵抗性のほぼ平方根だけ減少し、ある領域では電流密度の平方根だけ上昇することが明らかとなる。このように、トレンチの直径を、シリコン層の適切な抵抗性および電流密度を用いて、広範囲において自由に選択できる。従って、１オームｃｍｐドーピングされているシリコン層は、約５００ｎｍの直径を有するトレンチを産出し、一方、０．１オームｃｍのｐドープされているシリコンは、約１００ｎｍの直径を有するトレンチを産出する。
【００３１】
さらに好ましい実施形態では、電流密度は、トレンチの生成されている間の時間に関連して変化し、その結果、トレンチの直径は、トレンチの深さの方向に変化する。トレンチの深さの方向へのトレンチ直径の変化は、所定のトレンチの深さのために、トレンチ壁表面領域を上昇させる。この際、トレンチキャパシタの容量をさらに上昇させる可能性がある。
【００３２】
さらに好ましい実施形態では、電流密度は、トレンチ生成の間の時間に関連して、トレンチがボトルのような形状を呈するように変化する。このことは、例えば、第１段階において小さく維持されている電流密度によって、達成される。その結果、トレンチは、小さな直径（ボトルの首）で深く成長する。第２段階において電流密度は大きく維持されており、その結果、トレンチは、大きな直径（ボトルの胴体）でさらに深く成長する。ボトルのような形状により、シリコン層の表面における最少占有領域に伴い、大きなトレンチ壁表面の長所が得られる。このことは、有利である。なぜなら、大規模集積半導体メモリーに蓄積キャパシタを生成するには、トレンチキャパシタだけではなく、トランジスタおよび他の回路要素もシリコン層の表面に形成する必要があるためであり、その結果、シリコン層の表面において必要とされる領域は、特に重要である。
【００３３】
ボトルのような形状は、電流密度の設定によって生成する代わりに、シリコンウエハーのトレンチ領域における適切なドーピング特性を用いても生成できる。従って、高ドープされている層は、小さな直径（ボトルの首）を有するトレンチを生成し、低ドープされている層は、より大きな直径を生成する。
【００３４】
電圧は、１〜１０ｍＡ／ｃｍ2の電流密度が、ｐドープされているシリコン層の裏面に生成されるように設定されることが好ましい。この領域では、トレンチ形成は、上記のように行われる。好ましくは、シリコン層の裏面の電流は、生成されるトレンチの領域において、特に、ほぼ一定の電流密度を有している。このことにより、シリコン層へのトレンチ形成は、全てのトレンチに対してほぼ同一に行われることが確実となる。
【００３５】
トレンチを生成するためのパラメータは、トレンチの直径が、３００ｎｍ未満、好ましくは約１００ｎｍ未満となるように設定されることが好ましい。このような直径の小さなトレンチのために、約３０ｆＦの同じ最少蓄積容量を得られるように、トレンチは、相当してより深く掘られている必要がある。従って、トレンチは、好ましくは５μｍより深く、好ましくは、約１０μｍより深く作られている。このことは、約２０、５０、あるいはそれ以上の縦横比を必要とし、このことは、従来のエッチング技術、例えば、ＲＩＥエッチングでは、大量生産のためにエッチング率が一層小さくなっているので、非常に複雑である。これに対し、本発明に係る方法のエッチング率は、原則として、ほぼ縦横比には無関係である。従って、本発明に係る方法は、２０より大きい縦横比、好ましくは５０より大きい縦横比を生成することが好ましい。さらに、本発明に係る方法のエッチング率は、もともと約２〜１０の係数だけ従来のエッチング技術よりも高いことが好ましい。本発明に係る方法のエッチング率は、好ましくは、１μｍ／分より大きく、５μｍ／分と同じ高さでもよい。その結果、一層深いトレンチを数分で生成できる。
【００３６】
トレンチエッチングに続くトレンチ壁のドーピングは、ヒ素ケイ酸塩ガラス（ＡＳＧ）ドーピング、および／または、トレンチへ導入されるガス位相ドーピング（ＧＰＤ）によって行われることが好ましい。続く熱処理工程は、ｎ型ドーピング剤を、トレンチ壁へ浸透させ、活性化する。ｎ型ドーピングは、トレンチキャパシタの第１電極を生成するために実施されることが好ましい。このことは、好ましくは、トレンチ壁にあるｐドープされているシリコン層からは絶縁されて作動することを目的としている。
【００３７】
キャパシタの容量をさらに上昇させるため、トレンチの内壁の表面は、粗面化またはメソ細孔により、拡大されていることが好ましい。粗面化は、特に、内壁におけるフッ化水素酸または他の酸の作用によって生成される。これに対し、メソ細孔は、５０ｎｍより明らかに小さな直径を有する、小さな虫穴のようなチャネルであり、トレンチの内壁に電気化学的に生成できる。この方法は、ｎドープされている物質において実施されることが好ましい。その結果、トレンチ内壁は、事前にｎドープされている必要がある。メソ細孔の生成方法は、本発明の方法に適している。なぜなら、電気化学エッチングプロセス、特に、電気化学チャンバーにおけるシリコンウエハーの裏面の接触接続は、メソ細孔の生成に適用できる。メソ細孔をＤＲＡＭトレンチプロセスに集積することは、ドイツ出願「幾何学的に予め定義されている構造におけるメソ細孔成長の自己制御」（"Selbstlimitierung von Mesoporenwachstum in geometrisch vordefinierten Strukturen" M. Goldbach, A. Birner and M. Franosch著）に詳しく開示されている。
【００３８】
本発明に係る方法が適用される半導体メモリーは、蓄積キャパシタの充電状態の形状で情報を蓄積する、ダイナミック・ランダム・アクセス・メモリーチップ（ＤＲＡＭ）、強誘電体半導体メモリー、および、全ての大規模集積半導体メモリーであることが好ましい。これらのデバイスのために、本発明に係る方法は、トレンチキャパシタを生成する方法が簡易化されるおかげで、コストを非常に節約できる可能性があり、蓄積キャパシタを非常に高い密度で実装できる。
【００３９】
本発明を、図面の図を参照して、以下に、より詳細に説明する。
【００４０】
図１ａ〜図１ｅは、ＤＲＡＭ半導体メモリー用の蓄積キャパシタを生成するためのｐドープされているシリコン層に、トレンチを製造する従来技術の方法を示す図である。図２ａ〜図２ｆは、ＤＲＡＭ半導体メモリー用の蓄積キャパシタを生成するためのｐドープされているシリコン層に、トレンチを製造するための本発明の方法を示す図である。図３は、本発明の方法により生成されるボトル状のトレンチキャパシタを示す図である。
【００４１】
図１ａ〜図１ｅに示す、ｐドープされているシリコンにトレンチを生成するための従来技術の方法は、既に説明されている。
【００４２】
図２ａ〜図２ｄは、ＤＲＡＭ半導体メモリーの製造のためのプロセス工程の連続の部分である、ｐドープされているシリコンに、トレンチを生成するための本発明の方法を示す。
【００４３】
図２ａは、ｐドープされているシリコンウエハー２−１を示す。このウエハーは、（０．１オームｃｍに相当している）ドーピング剤としてホウ素を用いることが好ましく、約３×１０17１／ｃｍ3の好ましいドーピングを有する、高く埋め込まれているシリコン層２−１ａと、約１０16１／ｃｍ3の平均的なドーピングを有するシリコン基板２−１ｂとを備えている。シリコン層の好ましい結晶方位は、＜１００＞である。シリコン層２−１ａは、シリコン基板２−１ｂにエピタキシー形成されることが好ましい。またこのシリコン層２−１ａは、エッチングされるトレンチの深さよりも厚い、すなわち、１０μｍより厚いことが好ましい。シリコンウエハー２−１には、まず酸化物層２−２が、そして、窒化物層２−３が形成される。この酸化物層２−２は、好ましくは薄いパッド酸化物であり、窒化物層２−３は、後に開始中心部の位置を予め決定するマスクのためのマスク物質として機能する。同時に、このマスクは、続くＣＭＰパターニングプロセス（ダマスカスパターニング方法（Damascene'sche Strukturierungsverfahren））のためのパターニングマスクとしても機能する。さらに、続く裏面埋め込みの間にパターニングされる表面の保護として、例えば、ＢＳＧ層２−４が表面に形成される。
【００４４】
あるいは、酸化物-窒化物マスク層を、フォトレジストにより代用できる。なぜなら、トレンチを生成するために、マスクは、数１０ｎｍの深さしか有していない開始中心部を製造するためにのみ機能するからである。これが方法を主に簡易化している点である。さらに、この処置は、結果としてよりよいマスク解像度となる。なぜなら、フォトレジストマスクはこの際１００ｎｍ以下の厚さでなければならないからである。不利なのは、開始中心部を生成するためにフォトレジストマスクを使用する場合、ＣＭＰ工程のためのハードマスクは、後のプロセスのためには使用できないことである。従って、適切なら、このようなハードマスクは、後から形成される。
【００４５】
酸化物窒化物層（２−２および２−３）を、（双方向から）形成した後、窒化物層２−３を通り、酸化物層２−２を通る裏面埋め込みが、ｐ埋め込み２−５により行われる。ｐ埋め込み２−５は、裏面接触接続のために、低抵抗および均一なｐ型埋め込み層２−６を提供する。ホウ素を使用する裏面埋め込みのための標準的な埋め込み量は、約２２０ｋｅＶのエネルギーにおいて１０16１／ｃｍ3である。この方法工程を、図２ａに示す。埋め込みの後、ＢＳＧ層２−４は再び取り除かれる。
【００４６】
図２ｂは、マスクと、開始中心部２−７とが生成された後の、ｐドープされているシリコンウエハー２−１を示す。酸化物層２−２と、窒化物層２−３とを有するマスクは、フォトリソグラフィーにより製造された、上にあるフォトレジストマスク２−８に、第３ドライエッチングガス２−９を用いる異方性ドライエッチング工程、好ましくはＲＩＥエッチング工程によって製造されることが有利である。マスク開口部の直径は、標準的な７０ｎｍである。有利な実施形態では、開始中心部２−７は、マスクを生成するときにシリコン層２−１ａをオーバーエッチングすることにより生成される。この工程により、少なくとも１つのプロセス工程が省かれる。
【００４７】
あるいは、開始中心部２−７は、エッチングプロセスの後に、酸化物−窒化物マスク製造とは別の操作によって生成される。この場合、開始中心部２−７は、アルカリ性の腐食剤を用いるエッチングにより製造されることが好ましい。この処置の有利な点は、シリコンにおけるアルカリ性の腐食剤により精製される開始中心部の逆三角形の形状であり、この腐食剤は、シリコンにおいて異方性エッチングを行う。逆三角形の形状は、シリコンウエハーの裏面の方へ向かう頂点により、開始中心部として特に適している。はっきりとした頂点は、電場を著しく上昇させる、その結果、ここに、トレンチ（マクロ細孔）が、定義されたように成長し始める。
【００４８】
シリコンウエハー２−１の裏面から、エッチング工程において、窒化物層２−３および酸化物層２−２が取り除かれた後、シリコンウエハー２−１は、その裏面を伝導性接触層２−１０へ、適切な場合には、その上へ押し付けて、電気化学チャンバー２−１１に置かれることが好ましい。電気化学チャンバーの実施形態は、図２ｃに図式的に記載されている。伝導性接触層２−１０は、シリコンウエハー２−１の裏面が、定義されている電位になるように、基板支持部２−１２とシリコンウエハー２−１との間に電気的に伝導性の接続を生成するために機能する。
【００４９】
さらに、エッチング容器２−１４が、シリコンウエハー２−１上に配されており、Ｏリングを用いて防水されてシリコンウエハー２−１と密封されている。電解質２−１５が、エッチング容器２−１４に入れられ、続いて、シリコンウエハー２−１の表面のみを覆う。電極２−１６は、電解質２−１５に浸っており、シリコンウエハー２−１の方に向かっている電極の表面は、シリコンウエハー２−１とほぼ同一表面であり、シリコンウエハー２−１をほぼ覆っている。このことは、シリコンウエハー２−１の裏面の領域における均一な電流密度を、確実にし、電流方向は、シリコンウエハー２−１の裏面に対してほぼ垂直に延びている。電流の流れのために必要とされる電圧は、電極２−１６と基板支持部２−１２との間の電圧源２−１８によって提供される。電極２−１６にかかる電圧は、基板支持部に関して負の電圧であることが好ましい。電圧は、１〜１０ｍＡ／ｃｍ2の範囲における電流密度が確立されるまで上昇する。電流、すなわち、平均電流密度は、電流測定デバイス２−１９を用いて測定される。
【００５０】
電気化学プロセスは、約１〜１０ｍＡ／ｃｍ2の電流密度により行われ、これにより、約１００ｎｍの直径を有するトレンチが、シリコン層に生成されることが好ましい。使用される電解質は、好ましくは、有機電解質、好ましくは、４％のフッ化水素酸成分を有する、アセトニトリル（ＭｅＣＮ）、ジメチルホルムアミド（ＤＭＦ）、または、ジメチルアミド（ＤＭＡ）である。これら電解質では、エッチング率は、約２〜５μｍ／分であり、結果として、深さが１０μｍのトレンチを生成するための電気化学エッチング操作は、２〜５分後に終了する（図２ｄ）。トレンチを電気化学エッチングした後、高ドープされる裏面によって、シリコンウエハー２−１の表面が汚染されるのを防止するために、ｐ型埋め込み層２−６が、エッチングによって裏面から取り除かれることが好ましい。こうして、図２ｄに示す構造が得られる。
【００５１】
その後、酸化物窒化物マスク（２−２および２−３）は、トレンチ２−２２の部分的に覆われているトレンチ開口部を露出させ、キャパシタの仕上げを始めるために、フォトリソグラフィーマスクを用いてエッチバックされることが好ましい。酸化物窒化物マスク（２−２および２−３）がエッチバックされた後、好ましい実施形態では、ヒ素ケイ酸塩ガラス（ＡＳＧ）層が、トレンチ２−２２に挿入される。ヒ素は、熱処理工程においてトレンチの側壁に至り、その結果、トレンチ壁は、生成される蓄積キャパシタの埋め込みキャパシタプレート２−２４を表すｎドープされている領域を生成する。あるいは、ＡＳＧ工程の代わりに、ｎ型層は、例えば、ガス位相ドーピング（ＧＰＤ）の影響を受ける。これら工程により生じる構造を図２ｅに示す。
【００５２】
以下の工程、すなわち、薄いキャパシタ誘電層２−２６（好ましくはＯＮＯ層）をトレンチに挿入し、蓄積キャパシタの第２キャパシタプレート２−２８としてポリシリコン層を、トレンチのキャパシタ誘電層に形成し、ＣＭＰ工程を用いてこれらの層のパターニングも行うと、図２ｆに示す構造になる。これらの工程は従来技術であり、ここでは詳しく説明しない。
【００５３】
図３は、本発明に基づく方法により生成される、第２トレンチキャパシタを示す。しかし、図２ａ〜図２ｆに示す方法と比べると、この方法では、電流密度が、トレンチをエッチングしている間のある適切な時点で、２ｍＡ／ｃｍ2から１０ｍＡ／ｃｍ2の電流密度値に上昇されている。その結果、トレンチの下側の部分の直径は、より大きい。この変化の結果、トレンチは、ボトルのような形状を得る。他の手順、すなわち、キャパシタ誘電体２−２６の等角（konforme）な形成と、第２電極のためのポリシリコン層２−２８の形成とは、図２ａ〜図２ｆに示す順序と同じである。トレンチキャパシタのボトルのような形状は、トレンチ壁の領域を広げ、その結果、シリコン層の表面に必要な領域は同じまま、より大きな容量を得られる。
【図面の簡単な説明】
【図１】
ａ〜ｅは、ＤＲＡＭ半導体メモリー用の蓄積キャパシタを生成するためのｐドープされているシリコン層に、トレンチを製造する従来技術の方法を示す図である。
【図２】
ａ〜ｆは、ＤＲＡＭ半導体メモリー用の蓄積キャパシタを生成するためのｐドープされているシリコン層に、トレンチを製造するための本発明の方法を示す図である。
【図３】
本発明の方法により生成されるボトル状のトレンチキャパシタを示す図である。
【符号の説明】
１−１    シリコンウエハー
１−２    パッド酸化物
１−３    窒化物層
１−４    酸化物層
１−６    フォトレジストマスク
１−７    第１ドライエッチングガス
１−８    第２ドライエッチングガス
１−１０  第１電極
１−１１  キャパシタ誘電体
１−１２  第２電極
１−１３  マスク開口部
１−１５  トレンチ
２−１    シリコンウエハー
２−２    酸化物層
２−３    窒化物層
２−４    ＢＳＧ層
２−５    ｐ型埋め込み
２−６    ｐ型埋め込み層
２−７    開始中心部
２−８    フォトレジスト
２−９    第３ドライエッチングガス
２−１０  導電性接触層
２−１１  電気化学チャンバー
２−１２  基板支持部
２−１４  エッチング容器
２−１５  電解質
２−１６  対向電極
２−１８  電圧源
２−１９  電流測定デバイス
２−２２  トレンチ
２−２４  第１電極
２−２６  キャパシタ誘電体
２−２８  第２電極