(57)【要約】  【課題】  マスク処理に関するＣＰＵ（中央処理装置）の処理負担を軽減することが可能な情報処理装置を提供すること。  【解決手段】  ＡＳＩＣ１０が，複数の割込ビット２１ａ〜２１ｄが順に配列された割込レジスタ２１と，前記割込レジスタ２１の割込ビット２１ａ〜２１ｄの配列順を変更する配列順変更処理部３１と，前記割込レジスタ２１に記憶された割込ビット２１ａ〜２１ｄのうちのいずれか一の割込ビットを除く全ての割り込み情報をマスクするマスク処理部４１と，前記ＣＰＵ２０から前記処理部１０ａ〜１０ｄを実行する既定の順序に関する情報（既定順序情報）を受信する情報受信処理部５１と，を有しており，前記配列順変更処理部３１が，前記情報受信処理部５１によって取得された既定順序情報に基づいて前記割込レジスタ２１の割込ビット２１ａ〜２１ｄの配列順を変更する。【選択図】  図１
2006235922.tif 000002
【特許請求の範囲】
【請求項１】
複数の情報処理を実行する処理実行手段と，
前記処理実行手段における前記複数の情報処理の進行に伴って更新される該複数の情報処理毎の割り込み情報が配列して記憶された割込情報記憶手段と，
前記割込情報記憶手段に記憶された前記割り込み情報のうちのいずれか一の割り込み情報を除く全ての割り込み情報をマスクするマスク手段と，
前記マスク手段によりマスクされない非マスク部を前記処理実行手段における前記複数の情報処理の進行に伴って変更するマスク制御手段と，
前記非マスク部の割り込み情報に基づいて前記処理実行手段に前記複数の情報処理を既定の順序で実行させる中央処理装置と，
を備えてなる情報処理装置であって，
前記処理実行手段が，前記中央処理装置から前記既定の順序に関する既定順序情報を取得する既定順序情報取得手段と，前記割込情報記憶手段に記憶された前記割り込み情報の配列順を前記既定順序情報取得手段により取得された既定順序情報に基づいて変更する配列順変更手段と，を備えてなり，
前記マスク制御手段が，前記配列順変更手段により変更された配列順に従って前記非マスク部を変更するものであることを特徴とする情報処理装置。
【請求項２】
前記配列順変更手段が，前記割込情報記憶手段に記憶された前記割り込み情報の配列順を前記処理実行手段により実行される前記複数の情報処理の進行順に変更するものである請求項１に記載の情報処理装置。
【請求項３】
前記処理実行手段又は前記中央処理装置が，前記マスク制御手段を備えてなる請求項１又は２のいずれかに記載の情報処理装置。
【請求項４】
前記中央処理装置から送信される前記既定順序情報を指示するモード信号と，前記複数の情報処理の実行順序に関する複数の順序情報とを対応付けて記憶する順序情報記憶手段を更に備えてなり，
前記順序取得手段が，前記中央処理装置から送信される前記モード信号に応じた前記順序情報を前記既定順序情報として前記順序情報記憶手段から抽出するものである請求項１〜３のいずれかに記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，複数の処理を実行するＡＳＩＣ（集積回路）等の処理実行装置を制御する中央処理装置（ＣＰＵ）を備えた情報処理装置に関し，特に，中央処理装置が前記処理実行装置に前記複数の処理を既定の順序で実行させる際に行われるマスク処理に関するものである。
【背景技術】
【０００２】
パーソナルコンピュータや画像形成装置，家電機器などに搭載され各種の情報処理を実行する情報処理装置は，該情報処理装置の動作を統括的に制御するＣＰＵ（中央処理装置）と該ＣＰＵにより制御されて複数の処理を実行するＡＳＩＣ（処理実行手段）とを備えて構成される。この情報処理装置では，前記ＡＳＩＣによって複数の処理が予め定められた一連の順序（以下「既定の順序」という）に従って実行されることにより，所望の演算処理や印字処理などの処理結果が得られる。なお，この既定の順序は，前記情報処理装置において実行される処理内容に応じて適宜前記ＣＰＵによって変更される。
前記ＣＰＵは，前記ＡＳＩＣに複数の処理を既定の順序で実行させるため，前記ＡＳＩＣから通知される各処理の終了に基づいて次工程の処理を前記ＡＳＩＣに実行させる。一般に情報処理装置において複数の制御主体としての役割を担う前記ＣＰＵでは，このような前記ＡＳＩＣの制御が，該ＡＳＩＣからの各処理の通知を受けて発生する割り込み処理により実現される（例えば，特許文献１参照）。以下，このような従来の情報処理装置Ｙについて図７を用いて説明する。
【０００３】
図７に示すように，前記情報処理装置Ｙは，各種の処理を実行する複数の処理部１００ａ〜１００ｄを有するＡＳＩＣ１００と該ＡＳＩＣ１００を制御するＣＰＵ２００とを備えている。前記ＡＳＩＣ１００と前記ＣＰＵ２００とは所定のバス配線（不図示）により接続されている。前記ＡＳＩＣ１００は，前記処理部１００ａ〜１００ｄ各々に対応する複数のフラグビット１０１ａ〜１０１ｄが順に配列されたフラグレジスタ１０１を有している。前記フラグビット１０１ａ〜１０１ｄの各状態（立上がり，立下り）は，対応する前記処理部１００ａ〜１００ｄ各々の処理の終了に応じて変更される。
また，前記ＣＰＵ２００は，前記フラグビット１０１ａ〜１０１ｄ各々に対応する複数の割込ビット２０１ａ〜２０１ｄが順に配列された割込レジスタ２０１を有している。前記割込ビット２０１ａ〜２０１ｄの状態は，対応する前記フラグビット１０１ａ〜１０１ｄ各々の状態に応じて更新される。したがって，前記ＣＰＵ２００は前記割込レジスタ２０１の割込ビット２０１ａ〜２０１ｄの状態の変化を監視することにより，前記処理部１００ａ〜１００ｄ各々の処理の終了を判断することができる。そして，前記ＣＰＵ２００ではこの処理の終了時を前記ＡＳＩＣ１００からの割り込み処理の要求として認識する。
ここで，前記ＣＰＵ２００により監視される割込ビットは，既定の順序で進行する前記処理部１００ａ〜１００ｄの処理の進行状況に応じた前記割込ビット２０１ａ〜２０１ｄのいずれか一つであればよい。即ち，前記ＣＰＵ２００では，前記ＡＳＩＣ１００において実行されている前記処理部１００ａ〜１００ｄのいずれか一つの処理に対応する割込ビットだけが監視されていればよい。そこで，従来から，前記ＣＰＵ２００は，実行中の前記処理部１００ａ〜１００ｄのいずれか一つの処理に対応する前記割込ビット２０１ａ〜２０１ｄのいずれか一つのみを有効とし，その他の全ての割込ビットを無効とする所謂マスク処理を実行するマスク処理部２４１が設けられている。これにより，前記割込レジスタ２０１の割込ビット２０１ａ〜２０１ｄがノイズ等によって不用意に変更されたとしても，前記ＣＰＵ２００ではその変更による割り込み処理が発生しないため，前記ＣＰＵ２００の処理速度の低下や不安定な動作が防止される。
【０００４】
以下，前記ＡＳＩＣ１００において前記処理部１００ｂ，１００ａ，１００ｄ，１００ｃの順で処理が実行される場合に，前記ＣＰＵ２００のマスク処理部２４１で実行されるマスク処理の一例について説明する。
まず，前記ＣＰＵ２００から前記ＡＳＩＣ１００に前記処理部１００ｂの処理を実行させる旨の指示がなされると，前記ＡＳＩＣ１００では，前記処理部１００ｂにおける処理が実行される。このとき，前記ＣＰＵ２００では，前記処理部１００ｂに対応する割込ビット２０１ｂだけを監視すればよいから，該ＣＰＵ２００のマスク処理部２４１では，前記処理部１００ｂに対応する割込ビット２０１ｂの位置が検索され，前記割込ビット２０１ｂの位置をマスクしない部分（以下「非マスク部」という）として該割込ビット２０１ｂを除く全ての割込ビット２０１ａ，２０１ｃ，２０１ｄをマスクするマスク処理が実行される。これにより，前記ＣＰＵ２００では前記割込ビット２０１ｂに対応する処理，即ち前記処理部１００ｂの処理の終了のみが監視されることになる。
そして，前記処理部１００ｂの処理が終了して前記フラグレジスタ１０１のフラグビット１０１ｂが立てられると，これに対応して前記割込ビット２０１ｂが立てられる。これにより，前記ＣＰＵ２００では，当該情報処理装置Ｙにおいて実行中の他の処理が一時的に中断され，前記処理部１００ｂの処理が終了したと判断して，次工程の前記処理部１００ａの処理を実行させる旨の前記ＡＳＩＣ１００に対する指示が割り込み処理として処理される。
次に，前記ＣＰＵ２００のマスク処理部２４１では，前記処理部１００ａの処理の終了だけを監視するべく，前記処理部１００ａに対応する割込ビット２０１ａの位置が検索され，前記割込ビット２０１ａの位置を非マスク部として該割込ビット２０１ａを除く全ての割込ビット２０１ｂ，２０１ｃ，２０１ｄをマスクするマスク処理が実行される。なお，前記処理部１００ｄ，１００ｃの処理も同様に処理される。
このように，前記ＣＰＵ２００のマスク処理部２４１では，前記処理部１００ｂ，１００ａ，１００ｄ，１００ｃの処理の進行に伴って非マスク部を変更するための処理が実行される。
【特許文献１】特開平１１−２０３１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述したように前記マスク処理部２４１では，前記ＡＳＩＣ１００で実行される前記処理部１００ａ〜１００ｄの進行状況に応じて非マスク部を検索して変更する処理が行われ，更に非マスク部以外をマスクする処理が行われる。即ち，前記マスク処理部２４１では前記非マスク部の検索，変更，そして非マスク部以外のマスクといった複数の処理が実行される。そのため，従来のマスク処理では，前記の複数の処理が，前記ＣＰＵ２００にとって大きな負担となり，該ＣＰＵ２００の処理速度を低下させるという問題がある。
従って，本発明は上記事情に鑑みてなされたものであり，その目的とするところは，マスク処理に関するＣＰＵ（中央処理装置）の処理負担を軽減することが可能な情報処理装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために本発明は，複数の情報処理を実行するＡＳＩＣ等の処理実行手段における前記複数の情報処理の進行に伴って更新される該複数の情報処理毎の割り込み情報が配列して記憶された割込情報記憶手段が設けられ，該割込情報記憶手段に記憶された前記割り込み情報のうちのいずれか一の割り込み情報を除く全ての割り込み情報をマスクするマスク機能を有する情報処理装置に適用されるものであって，前記処理実行手段が，前記複数の情報処理の進行に伴って変更される非マスク部（マスクされない部分）の割り込み情報に基づいて前記処理実行手段に前記複数の情報処理を既定の順序で実行させる中央処理装置（ＣＰＵ）から前記既定の順序に関する既定順序情報を取得し，この既定順序情報に基づいて前記割込情報記憶手段に記憶された前記割り込み情報の配列順を変更するように構成される。そして，前記複数の情報処理の進行に伴う前記非マスク部の変更が，前記処理実行手段で変更された配列順に従って行われる。
ここで，前記割込情報記憶手段に記憶された前記割り込み情報の配列順は，前記処理実行手段により実行される前記複数の情報処理の進行順に変更されることが考えられる。
このように構成された情報処理装置では，前記非マスク部の変更は前記変更された配列順に行えばよいため，前記複数の処理の進行状況に応じた前記非マスク部を前記割込情報記憶手段内で検索する必要がなくなる。その結果，前記中央処理装置において，前記非マスク部の検索に相当する処理負担が軽減される。
また，前記処理実行手段又は前記中央処理装置のいずれが前記非マスク部を変更する機能を有する構成であってもよいが，特に，前記処理実行手段が前記非マスク部を変更する機能を有する構成では，前記非マスク部の変更に相当する処理負担が更に軽減されるため，前記中央処理装置の処理負担が更に削減される。
更に，前記中央処理装置から送信される前記既定順序情報を指示するモード信号と前記複数の情報処理の実行順序に関する複数の順序情報とを対応付けて記憶する順序情報記憶手段を設けておくことにより，前記処理実行手段は，前記中央処理装置から送信される前記モード信号に応じた前記順序情報を前記順序情報記憶手段から抽出することにより，前記既定順序情報を取得することができる。この場合，前記中央処理装置と前記処理実行手段との間で行われる通信が簡易化される。
【発明の効果】
【０００７】
本発明によれば，前記非マスク部の変更は前記変更された配列順に行えばよいため，前記複数の処理の進行状況に応じた前記非マスク部を前記割込情報記憶手段内で検索する必要がないため，前記非マスク部の変更に関する処理負担が軽減される。
また，前記処理実行手段又は前記中央処理装置のいずれが前記非マスク部を変更する機能を有する構成であってもよいが，特に，前記処理実行手段が前記非マスク部を変更する機能を有する構成では，前記非マスク部の変更に相当する前記中央処理装置の処理負担が削減されるため好適である。
【発明を実施するための最良の形態】
【０００８】
以下添付図面を参照しながら，本発明の実施の形態について説明し，本発明の理解に供する。尚，以下の実施の形態は，本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。
ここに，図１は本発明の実施の形態に係る情報処理装置Ｘの概略構成を示すブロック図，図２は前記情報処理装置ＸのＡＳＩＣ１０及びＣＰＵ２０で実行される処理の手順の一例を説明するためのフローチャート，図３は各種のレジスタの内部情報の更新遷移を示す図，図４は前記情報処理装置ＸのＡＳＩＣ１０及びＣＰＵ２０で実行される処理の手順の他の例を説明するためのフローチャート，図５は各種のレジスタの内部情報の更新遷移を示す図である。
【０００９】
まず，図１を用いて，本発明の実施の形態に係る情報処理装置Ｘの概略構成について説明する。
図１のブロック図に示すように，前記情報処理装置Ｘは，各種の情報処理（以下「処理」と略称する）を実行する複数の処理部１０ａ〜１０ｄを有するＡＳＩＣ１０（処理実行手段の一例）と，該ＡＳＩＣ１０をはじめとする複数の被制御装置を制御するＣＰＵ２０（中央処理装置）と，を備えている。前記ＡＳＩＣ１０と前記ＣＰＵ２０とは所定のバス配線（不図示）により接続されている。
前記ＡＳＩＣ１０は，前記処理部１０ａ〜１０ｄ各々に対応する複数のフラグビット１１ａ〜１１ｄが順に配列されたフラグレジスタ１１と，前記フラグビット１１ａ〜１１ｄ各々に対応する複数の割込ビット２１ａ〜２１ｄ（割り込み情報の一例）が順に配列された割込レジスタ２１（割込情報記憶手段の一例）と，前記割込レジスタ２１の割込ビット２１ａ〜２１ｄの配列順を変更する配列順変更処理部３１（配列順変更手段の一例）と，前記割込レジスタ２１に記憶された割込ビット２１ａ〜２１ｄのうちのいずれか一の割込ビットを除く全ての割り込み情報をマスクするマスク処理部４１（マスク手段の一例）と，前記ＣＰＵ２０から前記処理部１０ａ〜１０ｄを実行する既定の順序に関する情報（以下「既定順序情報」という）を受信する情報受信処理部５１（既定順序情報取得手段の一例）と，を有している。ここに，前記既定順序情報は，前記情報処理装置Ｘにおいて実行される処理内容に応じて適宜変更されるものであり，前記処理内容に応じて前記ＣＰＵ２０によって予め定められる。
前記フラグビット１１ａ〜１１ｄの各状態（立上がり，立下り）は，対応する前記処理部１０ａ〜１０ｄ各々の処理の終了に応じて変更され，前記割込ビット２１ａ〜２１ｄの状態は，対応する前記フラグビット１１ａ〜１１ｄ各々の状態に応じて更新される。
一方，前記ＣＰＵ２０は，前記ＡＳＩＣ１０に前記処理部１０ａ〜１０ｄを既定の順序で実行させるに際して，前記既定順序情報を前記ＡＳＩＣ１０に通知する情報通知処理部２２を有している。また，前記ＣＰＵ２０は，前記情報処理装置Ｘにおいて複数の処理主体としての役割を担うものであるため，前記ＡＳＩＣ１０とは別の被制御装置を制御している最中は，前記ＡＳＩＣ１０からの割り込み処理の要求により，前記別の被制御装置の制御を中断して該ＡＳＩＣ１０からの要求に従った処理を実行する。前記ＣＰＵ２０では，前記マスク処理部４１を介して伝送される前記割込レジスタ２１の割込ビット２１ａ〜２１ｄの状態の変更を前記ＡＳＩＣ１０からの割り込み処理の要求として監視することにより，前記処理部１０ａ〜１０ｄ各々の処理の終了が判断される。
このように構成された前記情報処理装置Ｘでは，前記マスク処理部４１によりマスクされない非マスク部の割込ビットに基づいて前記複数の処理部１０ａ〜１０ｄを既定の順序で実行するように前記ＡＳＩＣ１０が前記ＣＰＵ２０によって制御される。このとき，予め前記配列順変更処理部３１により前記割込ビット２１ａ〜２１ｄの配列順が前記情報受信処理部５１により受信された既定順序情報に基づいて変更されることにより，前記マスク処理部４１が処理負担の軽減された簡易な構成で実現される。
【００１０】
以下，図２のフローチャートに従って，前記ＡＳＩＣ１０が前記ＣＰＵ２０に制御されることにより，前記処理部１０ａ，１０ｂ，１０ｃ，１０ｄの順で処理を実行する場合のマスク処理（図３参照），及び前記処理部１０ｂ，１０ａ，１０ｄ，１０ｃの順で処理を実行する場合のマスク処理（図５参照）について説明する。なお，図中のＳ１１，Ｓ１２，…及びＳ２１，Ｓ２２，…は各処理主体における処理手順（ステップ）の番号を表している。
まず，図１及び図３を参照しつつ図２のフローチャートを用いて，前記処理部１０ａ，１０ｂ，１０ｃ，１０ｄの順で処理が実行される場合の処理例について説明する。
図２のフローチャートに示すように，まずステップＳ１１では，前記ＣＰＵ２０により前記ＡＳＩＣ１０の情報受信処理部５１に対して前記既定順序情報が通知される。ここでは，前記既定順序情報が，前記処理部１０ａ，１０ｂ，１０ｃ，１０ｄの順を示すものである。
【００１１】
前記ＣＰＵ２０から前記既定順序情報が送信されると，前記ＡＳＩＣ１０の情報受信処理部５１により前記既定順序情報が受信される（Ｓ２１）。
そして，前記ＡＳＩＣ１０では，前記配列順変更処理部３１により，前記割込レジスタ２１の割込ビット２１ａ〜２１ｄの配列順が，前記既定順序情報に従って変更される（Ｓ２２）。ここでは，前記既定順序情報が，前記処理部１０ａ，１０ｂ，１０ｃ，１０ｄの順を示しているため，前記割込レジスタ２１内の割込ビットの配列順が，前記割込ビット２１ａ，２１ｂ，２１ｃ，２１ｄの順となる（図１参照）。
また，前記ＡＳＩＣ１０では，ステップＳ２３において，初めに実行する前記処理部１０ａに対応する割込ビット２１ａを非マスク部として，該割込ビット２１ａを除く全ての割込ビット（２１ｂ〜２１ｄ）をマスクするマスク処理が前記マスク処理部４１によって実行される（図３（ａ）参照）。なお，図３に示す０は割込ビットの無効部分（マスク部），１は割込ビットの有効部分（非マスク部）を示している。これにより，前記ＣＰＵ２０では，前記割込ビット２１ａの変更だけが監視させることとなる。即ち，前記割込ビット２１ｂ〜２１ｄのいずれかがノイズなどの要因により変更されたとしても，その変更が前記ＣＰＵ２０に入力されることがないため，前記ＣＰＵ２０における不用意な割り込み処理の発生が防止されている。
そして，前記ＣＰＵ２０から前記ＡＳＩＣ１０に前記処理部１０ａの処理を実行させる旨の指示（Ｓ１２）を受信すると（Ｓ２４），前記ＡＳＩＣ１０ではその要求された前記処理部１０ａの処理が実行される（Ｓ２５）。
その後，前記処理部１０ａの処理が終了すると（Ｓ２６のＹｅｓ側），続くステップＳ２７において，前記フラグレジスタ１１のフラグビット１１ａが立てられ，これに対応して前記割込レジスタ２１の左から１ビット目に相当する前記割込ビット２１ａが立てられる。
【００１２】
これにより，前記ＣＰＵ２０では，前記割込ビット２１ａが変更されたと判断され（Ｓ１３のＹｅｓ側），当該情報処理装置Ｘにおいて実行中の他の処理が一時的に中断され，前記処理部１０ａの処理が終了したと判断して，前記ＡＳＩＣ１０に対して次工程の前記処理部１０ｂの処理を実行させる旨の指示が割り込み処理として実行される（Ｓ１４）。
【００１３】
前記ＣＰＵ２０から前記ＡＳＩＣ１０に前記処理部１０ｂの処理を実行させる旨の指示（Ｓ１４）がなされると，前記ＡＳＩＣ１０では，続くステップＳ２８において，前記マスク処理部４１により非マスク部が右に１ビットシフトされる（図３（ｂ）参照）。即ち，前記処理部１０ｂに対応する割込ビット２１ｂを非マスク部として，該割込ビット２１ｂを除く全ての割込ビット（２１ａ，２１ｃ，２１ｄ）をマスクするマスク処理が前記マスク部４１によって実行される。これにより，前記割込ビット２１ｂの変更だけが前記ＣＰＵ２０に通知されることとなる。
そして，前記ＡＳＩＣ１０では前記処理部１０ｂの処理が実行され（Ｓ２５），前記処理部１０ｂの処理が終了すると，続くステップＳ２７において，前記フラグレジスタ１１のフラグビット１１ｂが立てられ，これに対応して前記割込ビット２１ｂが立てられる。
【００１４】
前記割込ビット２１ｂが立てられると，前記ＣＰＵ２０では，前記割込ビット２１ｂが変更されたと判断され（Ｓ１３のＹｅｓ側），当該情報処理装置Ｘにおいて実行中の他の処理が一時的に中断され，前記処理部１０ｂの処理が終了したと判断して，次工程の前記処理部１０ｃの処理を実行させる旨の前記ＡＳＩＣ１０に対する指示が割り込み処理として処理される（Ｓ１４）。そして，続く前記処理部１０ｃ，１０ｄの処理も同様に実行される（図３（ｃ），図３（ｄ）参照）。この処理は，前記ＣＰＵ２０において前記ＡＳＩＣ１０に実行させる一連の処理の終了が判断されるまで（Ｓ１５のＹｅｓ側）繰り返し実行される。
以上のように，前記ＡＳＩＣ１０のマスク処理部４１では，前記処理部１０ａ，１０ｂ，１０ｃ，１０ｄの処理の進行に伴って非マスク部を１ビットずつ右にシフトすることにより，この処理の進行順序に応じたマスク処理が実現される。ここに，前記非マスク部を変更するときの前記マスク処理部４１がマスク制御手段に相当する。したがって，前記マスク処理部４１は，非マスク部を単に１ビットずつシフトする処理を実行するだけの機能を有する簡素なものでよい。なお，本実施の形態では，前記マスク処理部４１が，前記ＡＳＩＣ１０側に設けられているため，前記ＣＰＵ２０におけるマスク処理に関する処理負担が削減されているが，前記マスク処理部４１が前記ＣＰＵ２０側に設けられる構成も考えられる。この場合，前記ＣＰＵ２０は，前記マスク処理を実行するための処理負担を負うこととなるが，前述したように前記マスク処理に関する処理負担は軽減されている。
【００１５】
次に，図４及び図５を参照しつつ図２のフローチャートを用いて，前記処理部１０ｂ，１０ａ，１０ｄ，１０ｃの順で処理が実行される場合の処理例について説明する。
図２のフローチャートに示すように，まずステップＳ１１では，前記ＣＰＵ２０により前記ＡＳＩＣ１０の情報受信処理部５１に対して前記既定順序情報が通知される。ここでは，前記既定順序情報が，前記処理部１０ｂ，１０ａ，１０ｄ，１０ｃの順を示すものである。
【００１６】
前記ＣＰＵ２０から前記既定順序情報が送信されると，前記ＡＳＩＣ１０の情報受信処理部５１により前記既定順序情報が受信される（Ｓ２１）。
そして，前記ＡＳＩＣ１０では，前記配列順変更処理部３１により，前記割込レジスタ２１の割込ビット２１ａ〜２１ｄの配列順が，前記既定順序情報に従って変更される（Ｓ２２）。ここでは，前記既定順序情報が，前記処理部１０ｂ，１０ａ，１０ｄ，１０ｃの順を示しているため，前記割込レジスタ２１内の割込ビットの配列順が，前記割込ビット２１ｂ，２１ａ，２１ｄ，２１ｃの順となる（図４参照）。
また，前記ＡＳＩＣ１０では，ステップＳ２３において，初めに実行する前記処理部１０ｂに対応する割込ビット２１ｂを非マスク部として，該割込ビット２１ｂを除く全ての割込ビット（２１ａ，２１ｃ，２１ｄ）をマスクするマスク処理が前記マスク処理部４１によって実行される（図５（ａ）参照）。なお，図５に示す０は割込ビットの無効部分（マスク部），１は割込ビットの有効部分（非マスク部）を示している。
その後，前記処理部１０ｂの処理が終了すると（Ｓ２６のＹｅｓ側），続くステップＳ２７において，前記フラグレジスタ１１のフラグビット１１ｂが立てられ，これに対応して前記割込レジスタ２１の左から１ビット目に相当する前記割込ビット２１ｂが立てられる。
【００１７】
これにより，前記ＣＰＵ２０では，前記割込ビット２１ｂが変更されたと判断され（Ｓ１３のＹｅｓ側），当該情報処理装置Ｘにおいて実行中の他の処理が一時的に中断され，前記処理部１０ｂの処理が終了したと判断して，前記ＡＳＩＣ１０に対して次工程の前記処理部１０ａの処理を実行させる旨の指示が割り込み処理として実行される（Ｓ１４）。
【００１８】
前記ＣＰＵ２０から前記ＡＳＩＣ１０に前記処理部１０ａの処理を実行させる旨の指示（Ｓ１４）がなされると，前記ＡＳＩＣ１０では，続くステップＳ２８において，前記マスク処理部４１により非マスク部が右に１ビットシフトされる（図５（ｂ）参照）。即ち，前記処理部１０ｂに対応する割込ビット２１ｂを非マスク部として，該割込ビット２１ａを除く全ての割込ビット（２１ａ〜２１ｄ）をマスクするマスク処理が前記マスク部４１によって実行される。これにより，前記割込ビット２１ａの変更だけが前記ＣＰＵ２０に通知されることとなる。
そして，前記ＡＳＩＣ１０では前記処理部１０ａの処理が実行され（Ｓ２５），前記処理部１０ａの処理が終了すると，続くステップＳ２７において，前記フラグレジスタ１１のフラグビット１１ａが立てられ，これに対応して前記割込ビット２１ａが立てられる。
【００１９】
前記割込ビット２１ａが立てられると，前記ＣＰＵ２０では，前記割込ビット２１ａが変更されたと判断され（Ｓ１３のＹｅｓ側），当該情報処理装置Ｘにおいて実行中の他の処理が一時的に中断され，前記処理部１０ａの処理が終了したと判断して，次工程の前記処理部１０ｄの処理を実行させる旨の前記ＡＳＩＣ１０に対する指示が割り込み処理として処理される（Ｓ１４）。そして，続く前記処理部１０ｄ，１０ｃの処理も同様に実行される（図５（ｃ），図５（ｄ）参照）。
以上のように，前記ＣＰＵ２０により前記処理部１０ａ〜１０ｄの実行順序が変更されたとしても，前記配列順変更処理部３１により，その実行順序に関する既定順序情報に基づいて前記割込ビットの配列順が，その都度前記処理部１０ａ〜１０ｄの処理の進行順に変更されるため，前記マスク処理部４１は，非マスク部を単に１ビットずつシフトする処理を実行することにより前記ＡＳＩＣ１０における処理の進行状況に応じたマスク処理を実現することができる。
【００２０】
なお，本実施の形態では，前記ＡＳＩＣ１０が前記割込レジスタ２１を有している構成について説明したが，前記割込レジスタ２１は前記ＣＰＵ２０側に設けられていてもよい。この場合，前記配列順変更処理部３１が，前記割込レジスタ２１に代えて前記フラグレジスタ１１における前記フラグビット１１ａ〜１１ｄの配列順を前記既定順情報に基づいて変更し，前記マスク処理部４１が，前記フラグレジスタ１１から前記割込レジスタ２１の間で割込ビット２１ａ〜２１ｄのうちのいずれか一の割込ビットを除く全ての割り込み情報をマスクするマスク処理を実行する構成が考えられる。
また，前記ＡＳＩＣ１０又は前記ＣＰＵ２０のいずれが前記マスク処理部４１を有する構成であっても，前記マスク処理部２１によるマスク処理の処理負担は軽減されるが，特に，本実施の形態のように前記ＡＳＩＣ１０が前記マスク処理部４１を有する構成では，従来，前記ＣＰＵ２０により実行されていた前記非マスク部の変更に相当する処理負担が更に軽減されるため，前記ＣＰＵ２０の処理負担が更に削減される。
【実施例】
【００２１】
ここに，図６は，本実施例に係る情報処理装置Ｘ´の概略構成を示すブロック図である。なお，前記実施の形態において説明した前記情報処理装置Ｘと同様の構成については同じ符号を用い，その説明を省略する。
前記実施の形態では，前記ＡＳＩＣ１０が，前記ＣＰＵ２０から前記処理部１０ａ〜１０ｄを実行する順序に関する順序情報を受信することにより該処理部１０ａ〜１０ｄを実行する順序を取得する構成について説明した。一方，他の実施例として，前記ＡＳＩＣ１０が，前記ＣＰＵ２０から通知される簡素な伝送信号（以下「モード信号」という）によりに基づいて前記既定順序情報を取得する構成が考えられる。
この場合，図６に示すように，前記ＡＳＩＣ１０には，前記モード信号と前記処理部１０ａ〜１０ｄを実行する順序に関する複数の順序情報とを対応付けて記憶する記憶部６１（順序情報記憶手段の一例）が設けられる。
そして，図２に示すフローチャートに従って前記情報処理装置Ｘ´で実行される処理では，前記ステップＳ１１に相当する処理において前記ＣＰＵ２０から前記ＡＳＩＣ１０に前記モード信号が通知され，前記ステップＳ２１に相当する処理において前記ＡＳＩＣ１０の情報受信処理部５１により前記モード信号が受信される。これにより，前記ＡＳＩＣ１０では，前記モード信号に対応する順序情報を前記既定順序情報として前記記憶部６１に記憶された複数の順序情報の中から抽出する処理が実行される。これに続く処理は，図２に示すフローチャートと同様であるからその説明を省略する。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態に係る情報処理装置Ｘの概略構成を示すブロック図。
【図２】本発明の実施の形態に係る情報処理装置ＸのＡＳＩＣ１０及びＣＰＵ２０で実行される処理の手順の一例を説明するためのフローチャート。
【図３】各種のレジスタの内部情報の更新遷移を示す図。
【図４】本発明の実施の形態に係る情報処理装置ＸのＡＳＩＣ１０及びＣＰＵ２０で実行される処理の手順の他の例を説明するためのフローチャート。
【図５】各種のレジスタの内部情報の更新遷移を示す図。
【図６】本発明の実施例に係る情報処理装置Ｘ´の概略構成を示すブロック図。
【図７】従来の情報処理装置Ｙの概略構成を示すブロック図。
【符号の説明】
【００２３】
１０，１００・・・ＡＳＩＣ（処理実行手段の一例）
１０ａ〜１０ｄ，１００ａ〜１００ｄ・・・処理部
１１，１０１・・・フラグレジスタ
１１ａ〜１１ｄ，１０１ａ〜１０１ｄ・・・フラグビット
２０，２００・・・ＣＰＵ（中央処理装置）
２１，２０１・・・割込レジスタ（割込情報記憶手段の一例）
２１ａ〜２１ｄ，２０１ａ〜２０１ｄ・・・割込ビット（割込情報の一例）
３１・・・配列順変更処理部（配列順変更手段の一例）
４１，２４１・・・マスク処理部（マスク手段及びマスク制御手段に相当）
５１・・・情報受信処理部（既定順序情報取得手段の一例）
６１・・・順序情報記憶部（順序情報記憶手段の一例）
【図１】
2006235922.tif 000003
【図２】
2006235922.tif 000004
【図３】
2006235922.tif 000005
【図４】
2006235922.tif 000006
【図５】
2006235922.tif 000007
【図６】
2006235922.tif 000008
【図７】
2006235922.tif 000009