(57)【要約】【課題】高周波特性の良好な差動増幅回路を提供する。【解決手段】半導体チップ上に再配線層が形成されるチップサイズパッケージを備える半導体基板上に形成する差動増幅回路において、差動対をトランジスタＱ１とトランジスタＱ２により構成し、ペアのトランジスタＱ１，Ｑ２のエミッタを夫々別のボンディングパッド２０１，２０２及びＣＳＰ出力端子２０５，２０６に接続して接地することにより、エミッタ部での共通インピーダンスを無くすようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
チップ上に再配線層が形成されるチップサイズパッケージを備える半導体基板上に形成する差動増幅回路において、差動対を構成する第１トランジスタのエミッタ又はソースが第１パッドに接続され、差動対を構成する第２トランジスタのエミッタ又はソースが前記第１パッドとは異なる第２パッドに接続され、前記第１パッドが再配線を介して第１のＣＳＰ出力端子に接続され、前記第２パッドが再配線を介して前記第１のＣＳＰ出力端子とは異なる第２のＣＳＰ出力端子に接続され、接地されていることを特徴とする差動増幅回路。
【請求項２】
再配線により前記第１及び第２のＣＳＰ出力端子が接続されていることを特徴とする請求項１記載の差動増幅回路。
【請求項３】
一方端が前記第１トランジスタのベース又はゲートに接続される第１抵抗の他方端に第１バイアス回路が接続され、一方端が前記第２トランジスタのベース又はゲートに接続される第２抵抗の他方端に前記第１バイアス回路と同じ構造を持つ第２バイアス回路が接続されることを特徴とする請求項１又は２記載の差動増幅回路。
【請求項４】
前記第１トランジスタのコレクタ又はドレインに接続される第３パッド、前記第１トランジスタ、前記第１パッド、前記第１抵抗及び前記第１バイアス回路を互いに隣接して配置したものを第１セルとし、前記第２トランジスタのコレクタ又はドレインに接続される第４パッド、前記第１トランジスタ、前記第１パッド、前記第２抵抗及び前記第２バイアス回路を前記第１セルと同じ構造を持つよう配置したものを第２セルとし、前記第１セルと前記第２セルを隣接して線対称となるよう配置することを特徴とする請求項３記載の差動増幅回路。
【請求項５】
前記第１及び第２セルの周囲に第１サブコンタクト部を配置し、前記第１サブコンタクト部で前記第１及び第２セルを囲うことを特徴とする請求項４記載の差動増幅回路。
【請求項６】
前記第１サブコンタクト部を第５パッドに接続し、前記第５パッドが前記第１及び第２ＣＳＰ出力端子とは異なるＣＳＰ出力端子に接続され、接地されることを特徴とする請求項５記載の差動増幅回路。
【請求項７】
前記第１サブコンタクト部と前記第５パッドを隣接させることを特徴とする請求項５記載の差動増幅回路。
【請求項８】
送信又は受信回路を備え、前記送信又は受信回路に請求項１〜８のいずれか１項記載の差動増幅回路が用いられている無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置のレイアウト方法に関するものであり、特に高周波差動増幅回路のレイアウト方法に関するものである。
【背景技術】
【０００２】
図７は一般的な高周波差動増幅回路のレイアウト図、図８は図７の等価回路図である（特許文献１参照）。
【０００３】
高周波差動増幅回路は、差動対を構成するトランジスタＱ１及びトランジスタＱ２、トランジスタＱ１のベースに接続される抵抗１０４及びトランジスタＱ２のベースに接続される抵抗１０５を介してトランジスタＱ１，Ｑ２に動作点を与えるバイアス回路１０３、トランジスタＱ１，Ｑ２のエミッタが接続される接地用パッド２０１、接地用パッド２０１が接続されるＣＳＰ出力端子２０５、トランジスタＱ１のコレクタが接続される出力用パッド２０３、トランジスタＱ２のコレクタが出力用パッド２０４によって構成される。
【０００４】
そして、トランジスタＱ１及びトランジスタＱ２に差動信号が入力されることにより、トランジスタＱ１及びトランジスタＱ２のコレクタに差動の信号が増幅され出力されることになる。
【特許文献１】特開２００３−１３３８６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した従来の高周波差動増幅回路では、トランジスタＱ１及びトランジスタＱ２のエミッタが短絡され接地用パッド２０１に接続されている。図２〜図４はウェハレベルチップサイズパッケージの外観図及び断面図である。
【０００６】
図２，図３に示すように、ウェハレベルチップサイズパッケージは、半導体チップ４０１とその上に積層された樹脂２１３とこの樹脂２１３表面に配列した半田ボール２１１とからなる。
【０００７】
次に、図４を用いてウェハレベルチップサイズパッケージの断面構造について説明する。ウェハレベルチップサイズパッケージにおいては、アルミパッド２１７からヴィアを介して再配線層２１４に接続される。再配線層２１４は半田ボール２１１の形成位置の真下まで配線され、樹脂２１３で覆われた銅ポスト２１２に接続される。この銅ポスト２１２上に半田ボール２１１が形成される。この半田ボール２１１がＣＳＰ出力端子となり、外部端子として使用される。この際、パッド２１７からＣＳＰ出力端子までには再配線層２１４及び銅ポスト２１２が存在するため、寄生インダクタンス成分が存在する。この寄生インダクタンス成分は図８の等価回路においてＬ１として示す。
【０００８】
この寄生インダクタンス成分Ｌ１が存在すると、トランジスタＱ１及びトランジスタＱ２のエミッタにおいて共通インピーダンスとなり、エミッタにおいて入力の差動信号の２倍高調波が生じることになる。この２倍高調波が存在すると、入力信号に対して妨害する方向に働き、差動増幅回路の歪み特性の劣化が生じることになる。
【０００９】
さらにトランジスタＱ１及びトランジスタＱ２のベースにバイアスを与えるための抵抗１０４及び抵抗１０５が夫々存在しており、これはトランジスタＱ１及びトランジスタＱ２のベース間に抵抗を挿入したことになり、入力信号にロスが生じ、利得の減少を引き起こす。
【００１０】
さらに、高周波差動増幅回路を変復調回路部及び周波数シンセサイザ部と１チップ化する場合、半導体基板（サブストレート）を経由して生じる互いの信号の干渉が問題となる。干渉が生じると、スプリアスの発生や雑音の劣化など様々な特性劣化を引き起こす。例えば、送信ドライバアンプを変復調回路部及び周波数シンセサイザ部と１チップ化する場合、送信ドライバアンプの出力が発振器に回り込み干渉すると、発振器の周波数ずれが生じることになる。あるいは、変調器に入力されるローカル信号が直接送信ドライバアンプに回り込むと、キャリアリークとなり変調精度の劣化を引き起こす。
【００１１】
このように、従来の高周波差動回路においては、高周波差動増幅回路と変復調回路部及び周波数シンセサイザ部間で互いの信号が半導体基板（サブストレート)を経由して干渉しあい、前記のような様々な特性劣化を引き起こすことになる。
【００１２】
本発明は、このような問題点を解決し、歪み特性及び利得が向上し、さらに同じ半導体基板上に存在する他の回路間との信号干渉による特性劣化の少ない高周波差動回路を実現した差動増幅回路及び無線通信装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記目的を達成するため、請求項１に係る発明は、チップ上に再配線層が形成されるチップサイズパッケージを備える半導体基板上に形成する差動増幅回路において、差動対を構成する第１トランジスタのエミッタ又はソースが第１パッドに接続され、差動対を構成する第２トランジスタのエミッタ又はソースが前記第１パッドとは異なる第２パッドに接続され、前記第１パッドが再配線を介して第１のＣＳＰ出力端子に接続され、前記第２パッドが再配線を介して前記第１のＣＳＰ出力端子とは異なる第２のＣＳＰ出力端子に接続され、接地されていることを特徴とする。
【００１４】
請求項２に係る発明は、請求項１に係る発明において、再配線により前記第１及び第２のＣＳＰ出力端子が接続されていることを特徴とする。
【００１５】
請求項３に係る発明は、請求項１又は２に係る発明において、一方端が前記第１トランジスタのベース又はゲートに接続される第１抵抗の他方端に第１バイアス回路が接続され、一方端が前記第２トランジスタのベース又はゲートに接続される第２抵抗の他方端に前記第１バイアス回路と同じ構造を持つ第２バイアス回路が接続されることを特徴とする。
【００１６】
請求項４に係る発明は、請求項３に係る発明において、前記第１トランジスタのコレクタ又はドレインに接続される第３パッド、前記第１トランジスタ、前記第１パッド、前記第１抵抗及び前記第１バイアス回路を互いに隣接して配置したものを第１セルとし、前記第２トランジスタのコレクタ又はドレインに接続される第４パッド、前記第１トランジスタ、前記第１パッド、前記第２抵抗及び前記第２バイアス回路を前記第１セルと同じ構造を持つよう配置したものを第２セルとし、前記第１セルと前記第２セルを隣接して線対称となるよう配置することを特徴とする。
【００１７】
請求項５に係る発明は、請求項４に係る発明において、前記第１及び第２セルの周囲に第１サブコンタクト部を配置し、前記第１サブコンタクト部で前記第１及び第２セルを囲うことを特徴とする。
【００１８】
請求項６に係る発明は、請求項５に係る発明において、前記第１サブコンタクト部を第５パッドに接続し、前記第５パッドが前記第１及び第２ＣＳＰ出力端子とは異なるＣＳＰ出力端子に接続され、接地されることを特徴とする。
【００１９】
請求項７に係る発明は、請求項５に係る発明において、前記第１サブコンタクト部と前記第５パッドを隣接させることを特徴とする。
【００２０】
請求項８に係る発明は、無線通信装置において、送信又は受信回路を備え、前記送信又は受信回路に請求項１〜８のいずれか１項記載の差動増幅回路が用いられているものである。
【発明の効果】
【００２１】
本発明によれば、上記レイアウトとすることにより、歪み特性及び利得が向上し、さらに同じ半導体基板上に存在する他の回路間との信号干渉による特性劣化の少ない高周波差動回路を実現できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００２３】
（第１の実施形態）
図１は本発明の第１の実施形態の構成図である。チップ上に再配線層が形成されるチップサイズパッケージを備える半導体基板上に形成する差動増幅回路において、図１（ａ）に示すように、差動対を構成するトランジスタＱ１のエミッタがパッド２０１に接続され、差動対を構成するトランジスタＱ２のエミッタがパッド２０１とは異なるパッド２０２に接続され、パッド２０１及びパッド２０２が夫々ＣＳＰ出力端子２０５及びＣＳＰ出力端子２０６に接続され、接地される。図１（ｂ）に示すようにＣＳＰ出力端子２０５及びＣＳＰ出力端子２０６は再配線層２１４（図４参照）を介して接続される。
【００２４】
トランジスタＱ１のベースに接続される抵抗１０４の一方端にバイアス回路１０１が接続され、トランジスタＱ２のベースに接続される抵抗１０５の一方端にバイアス回路１０１と同じ構造を持つバイアス回路１０２が接続される。さらにトランジスタＱ１のコレクタに接続されるパッド２０３、トランジスタＱ１、パッド２０１、抵抗１０４及びバイアス回路１０１を互いに隣接して配置したものをセル６０１とし、トランジスタＱ２のコレクタに接続されるパッド２０４、トランジスタＱ２、パッド２０２、抵抗１０５及びバイアス回路１０２をセル６０１と同じ構造を持つよう配置したものをセル６０２とし、セル６０１とセル６０２を隣接して線対称となるよう配置する。
【００２５】
トランジスタＱ１及びトランジスタＱ２のエミッタからＣＳＰ出力端子２０５，２０６後のベタＧＮＤ間には再配線及び銅ポスト部分の寄生インダクタンス成分が存在するが、トランジスタＱ１及びトランジスタＱ２のエミッタは夫々独立して接地されているため、共通インピーダンスとはならず、２次高調波などの振幅成分を持つことがない。すなわち２次高調波による歪み特性の劣化を抑えることが可能となる。また、図１（ｂ）に示すように、ＣＳＰ出力端子２０５及びＣＳＰ出力端子２０６を樹脂２１３（図４参照）上において再配線層を介して接続した場合は、複数のＣＳＰ出力端子が再配線層によって接地されることになるため、再配線層を低インピーダンスにすることができ、パッド２０１及びパッド２０２からベタＧＮＤまでの寄生インダクタンスを抑えることが可能となる。したがって、図１（ａ）に示すレイアウトの場合と同様に、トランジスタＱ１及びトランジスタＱ２のエミッタ間の共通インピーダンスによる歪み特性の劣化を抑えることが可能となる。
【００２６】
また差動対を構成するトランジスタＱ１及びトランジスタＱ２のベースに接続される抵抗１０４及び抵抗１０５の一方端を、共通の一つのバイアス回路ではなく、同じ構造を持つ二つのバイアス回路１０１およびバイアス回路１０２で接続しているため、従来例のようなトランジスタＱ１及びトランジスタＱ２のベース間に存在する抵抗がなくなり、入力端での信号ロスが減少し、利得の向上が可能となる。
【００２７】
（第２の実施形態）
図５は本発明の第２の実施形態の構成図である。チップ上に再配線層が形成されるチップサイズパッケージを備える半導体基板上に形成する差動増幅回路において、差動対を構成するトランジスタＱ１のエミッタがパッド２０１に接続され、差動対を構成するトランジスタＱ２のエミッタがパッド２０１とは異なるパッド２０２に接続され、パッド２０１及びパッド２０２が夫々ＣＳＰ出力端子２０５及びＣＳＰ出力端子２０６に接続され、接地される。あるいはＣＳＰ出力端子２０５及びＣＳＰ出力端子２０６は再配線層２１４（図４参照）を介して接続される。
【００２８】
トランジスタＱ１のベースに接続される抵抗１０４の一方端にバイアス回路１０１が接続され、トランジスタＱ２のベースに接続される抵抗１０５の一方端にバイアス回路１０１と同じ構造を持つバイアス回路１０２が接続される。
【００２９】
さらにトランジスタＱ１のコレクタに接続されるパッド２０３、トランジスタＱ１、パッド２０１、抵抗１０４及びバイアス回路１０１を互いに隣接して配置したものをセル６０１とし、トランジスタＱ２のコレクタに接続されるパッド２０４、トランジスタＱ２、パッド２０２、抵抗１０５及びバイアス回路１０２をセル６０１と同じ構造を持つよう配置したものをセル６０２とし、セル６０１とセル６０２を隣接して線対称となるよう配置する。
【００３０】
さらにセル６０１の周囲にサブコンタクト３０１を配置し、サブコンタクト３０１でセル６０１及びセル６０２を囲い、サブコンタクト３０１をパッド２０９に接続し、パッド２０９が、パッド２０１，２０２が接続されるＣＳＰ出力端子２０５，２０６とは異なるＣＳＰ出力端子２１０に接続され、接地される。パッド２０９はサブコンタクト３０１と隣接させるように配置する。
【００３１】
このような構造を持つ差動増幅回路は、差動増幅回路を構成するトランジスタＱ１，Ｑ２、パッド２０１，２０２，２０３，２０４、抵抗１０４，１０５、バイアス回路１０１，１０２をサブコンタクト３０１で囲んでいることにより、変復調回路部又は周波数シンセサイザ部といった他ブロックとの半導体基板を経由しての信号の干渉が生じても、差動増幅回路部周辺がサブコンタクト３０１で低インピーダンスとなっているため、差動増幅回路部内への信号の回り込みが少ない。なお、このサブコンタクト３０１の面積を大きくするほど干渉の抑制効果が大きいため、可能な範囲で大きくする。また、サブコンタクト３０１を単独のパッド２０９及び単独のＣＳＰ出力端子２１０で接地することにより、干渉抑制効果がさらに大きくなる。この単独のパッド２０９はサブコンタクト３０１から可能な限り近い距離で配置し、またパッド２０９は可能な限り短い距離でＣＳＰ出力端子２１０に接続することが望ましい。さらにサブコンタクト３０１に接続されるパッド及びＣＳＰ出力端子は複数個以上接続した場合の方が効果的である。
【００３２】
（第３の実施形態）
図６は本発明の第３の実施形態にかかる無線回路装置の回路構成図である。図６に示す無線回路装置はアンテナ７０１と、デュプレクサ７０２と、パワーアンプ７０３と、フィルタ７０４，７１３と、ドライバアンプ７０５と、変調器７０６と、発信器７０８，７１０と、ローカルアンプ７０９，７１１と、低雑音増幅器７１２と、復調器７０７から構成される。
【００３３】
上記構成において、第１，２の実施形態の差動増幅回路は、送信ドライバアンプ７０５、低雑音増幅器７１２及びパワーアンプ７０３に適用可能であり、上記構成が１チップ化される場合に発明の効果が大きい。
【００３４】
図６の無線回路装置において、送信時は、ベースバンド（ＢＢ）からの信号が変調器７０６に入力され、発信器７０８で発生しローカルアンプ７０９で増幅されたローカル信号により変調される。変調された信号は送信ドライバアンプ７０５で増幅されフィルタ７０４で不要周波数成分をフィルタリングし、パワーアンプ７０３でさらに増幅された後、デュプレクサ７０２を介してアンテナ７０１から送信される。受信時はアンテナ７０１で受信された信号はデュプレクサ７０２を介して低雑音増幅器７１２で増幅される。増幅された信号はフィルタ７１３によりフィルタリングされた後、復調器７０７に入力され、発信器７１０で発生しローカルアンプ７１１で増幅されたローカル信号により復調され、ベースバンド信号としてベースバンドＬＳＩ（図示せず）に入力される。
【００３５】
上記動作において、発信器７０８で発生する信号及びローカルアンプ７０９で増幅される信号が送信ドライバアンプ７０５に半導体基板を経由して回り込むと、キャリアリークとなり、変調精度の劣化を起こす。しかし、本発明の差動増幅回路を用いることによりキャリアリークの回り込みを低減できる。さらに他ブロックからの干渉によるスプリアス、雑音なども低減できる。また、低雑音増幅器７１２は無線システムの構成上特に低雑音が要求されるが、本発明の差動増幅回路を用いることにより、他ブロックからの干渉を抑えることができ、低雑音かつ低歪みとすることが可能である。
【００３６】
この第３の実施形態のように、図６の無線回路装置に第１，２の実施形態にかかる差動増幅回路を適用させることで無線特性の良好な（低雑音及び低歪みな）無線回路装置を実現できる。
【産業上の利用可能性】
【００３７】
本発明の差動増幅回路は、通信用半導体集積回路内の送信ドライバアンプや低雑音増幅器として有用であり、特に高周波回路として使用した場合、本発明の効果が大きい。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態に係る差動増幅回路のレイアウト図
【図２】図１のウェハレベルチップサイズパッケージの端子面外観図
【図３】図１のウェハレベルチップサイズパッケージの側面外観図
【図４】図１のウェハレベルチップサイズパッケージの断面図
【図５】本発明の第２の実施形態に係る差動増幅回路のレイアウト図
【図６】本発明の第３の実施形態に係る無線回路装置の回路構成図
【図７】従来の差動増幅回路のレイアウト図
【図８】従来の差動増幅回路の等価回路図
【符号の説明】
【００３９】
Ｑ１，Ｑ２  トランジスタ
Ｌ１  寄生インダクタ成分
１０１〜１０３  バイアス回路
１０４，１０５  抵抗
２０１〜２０４，２０９  パッド
２０５〜２０８，２１０  ＣＳＰ出力端子
２１１  半田ボール
２１２  銅ポスト
２１３  樹脂
２１４  再配線
２１５  ポリイミド層
２１６  アルミパッド開口層
２１７  アルミパッド
３０１  サブコンタクト
４０１  半導体チップ
６０１，６０２  セル
７０１  アンテナ
７０２  デュプレクサ
７０３  パワーアンプ
７０４，７１３  フィルタ
７０５  ドライバアンプ
７０６  変調器
７０７  復調器
７０８，７１０  発信器
７０９，７１１  ローカルアンプ
７１２  低雑音増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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