(57)【要約】【課題】  強誘電体素子の下に位置するバリア膜のバリア能力を向上させた半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、絶縁膜１０に接続孔１０ａを形成する工程と、接続孔１０ａの中に導電性のプラグ１２ａを形成する工程と、プラグ１２ａ上に、組成に厚さ方向の変化を有するバリア膜２０を形成する工程と、強誘電体膜を有する強誘電体素子を形成する工程とを具備する。バリア膜２０を形成する工程は、第１の成分からなる第１の層２１ａ，２１ｂ，２１ｃ，２１ｄと、第２の成分からなる第２の層２２ａ，２２ｂ，２２ｃとを交互に積層する工程と、これら第１の層及び第２の層をアニール処理する工程とを具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
絶縁膜に接続孔を形成する工程と、
前記接続孔の中に、導電性のプラグを形成する工程と、
前記プラグ上に、組成に厚さ方向の変化を有するバリア膜を形成する工程と、
前記バリア膜上に、強誘電体膜を有する強誘電体素子を形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
前記強誘電体素子を形成する工程において、前記強誘電体膜を、酸素雰囲気下でアニール処理する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記バリア膜を形成する工程は、
第１の成分からなる第１の層と、第２の成分からなる第２の層とを交互に積層する工程と、
前記第１の層及び前記第２の層をアニール処理する工程と、
を具備する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の成分はＴｉＮであり、前記第２の成分はＡｌである請求項３に記載の半導体装置の製造方法。
【請求項５】
前記バリア膜を形成する工程において、最下層には前記第１の層が形成され、該最下層に位置する前記第1の層を他の層より厚くする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記アニール処理する工程において、不活性雰囲気下で前記第１の層及び前記第２の層をアニール処理する請求項３〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記強誘電体素子は、下部電極、強誘電体膜及び上部電極をこの順に積層した強誘電体キャパシタである請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記バリア膜を形成する工程において、前記バリア膜を前記絶縁膜上にも形成し、
前記強誘電体キャパシタを形成する工程は、
前記バリア膜上に、下部電極層、強誘電体膜、及び上部電極層をこの順に積層する工程と、
前記上部電極層、前記強誘電体膜、前記下部電極層、及び前記バリア膜をパターニングする工程と、
を具備する請求項７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記強誘電体膜はＰｂ又はＢｉを含み、
前記下部電極はＰｔを有する請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
第１の成分からなる第１の層と、第２の成分からなる第２の層とを交互に積層する工程と、
前記第１の層及び前記第２の層をアニール処理することにより、組成に厚さ方向の変化を有するバリア膜を形成する工程と、
を具備する半導体装置の製造方法。
【請求項１１】
絶縁膜と、
前記絶縁膜に埋め込まれた導電性のプラグと、
前記プラグ上に位置し、組成に厚さ方向の分布を有するバリア膜と、
前記バリア膜上に形成され、強誘電体膜を具備する強誘電体素子と、
を具備する半導体装置。
【請求項１２】
前記バリア膜は、ＴｉＮとＡｌから形成され、上面側のＡｌ濃度が下面側と比べて高い請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体素子を具備する半導体装置の製造方法及び半導体装置に関する。特に本発明は、強誘電体素子の下に位置するバリア膜のバリア能力を向上させることができる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図３は、従来の半導体装置の構成を説明する為の断面図である。本図に示す半導体装置は、層間絶縁膜１１０上に強誘電体キャパシタ１２０を具備する。強誘電体キャパシタ１２０は、下部電極１２１、ＰＺＴ又はＳＢＴからなる強誘電体層１２２、及び上部電極１２３をこの順に積層した構造である。
【０００３】
層間絶縁膜１１０には、強誘電体キャパシタ１２０の下方に位置する接続孔が形成されている。この接続孔の中には、密着層としてのＴｉＮ膜１１１ａ及びタングステンプラグ１１１が形成されている。
【０００４】
強誘電体キャパシタ１２０の下部電極１２１は、Ｉｒによって形成されている。強誘電体層１２２を形成するときに、酸素雰囲気下によるアニール処理が行われる場合がある。このアニール処理において、下部電極１２１にはＩｒＯ２が形成される。下部電極１２１のＩｒＯ２は、酸素バリア膜として機能し、アニール処理においてタングステンプラグ１１１の表面が酸化することを抑制する。
上記した技術に類似する内容が、特許文献１に開示されている。
【特許文献１】特開２００２−１７６１４９号公報（図７）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した例では、プラグの表面が酸化することを防止するために、下部電極にＩｒを用いている。しかし、強誘電体層の結晶構造を向上させるためには、下部電極にＰｔを使うのが望ましい。Ｐｔは酸素を透過するため、下部電極にＰｔを用いるためには、プラグと下部電極の間に、酸素の透過を抑制するバリア膜を形成する必要がある。
【０００６】
バリア膜は、一般的にスパッタリング法により形成されるが、この場合、バリア膜の組成は、バリア膜表面からの拡散や蒸発などにより、スパッタリングターゲットの組成からずれることがある。このため、バリア膜の組成を、酸素の透過を抑制するための最適な組成にすることは難しかった。このため、バリア膜のバリア能力を十分に高くすることは困難であった。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、強誘電体素子の下に位置するバリア膜のバリア能力を向上させることができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、絶縁膜に接続孔を形成する工程と、
前記接続孔の中に、導電性のプラグを形成する工程と、
前記プラグ上に、組成に厚さ方向の変化を有するバリア膜を形成する工程と、
強誘電体膜を有する強誘電体素子を形成する工程とを具備する。
【０００９】
この半導体装置の製造方法によれば、バリア膜は、厚さ方向に組成が変化しているため、いずれかの部分で、バリア膜として最適な組成になる。従って、バリア膜のバリア能力が向上する。
【００１０】
前記強誘電体素子を形成する工程において、前記強誘電体膜を、酸素雰囲気下でアニール処理してもよい。この場合、バリア膜は、プラグの酸化を防止する膜として機能する。
【００１１】
前記バリア膜を形成する工程は、第１の成分からなる第１の層と、第２の成分からなる第２の層とを交互に積層する工程と、前記第１の層及び前記第２の層をアニール処理する工程とを具備してもよい。このようにすると、厚さ方向に組成が変化するバリア膜を、用意に形成することができる。
【００１２】
前記バリア膜を形成する工程において、最下層に位置する前記第１の層を他の層より厚くしてもよい。このようにすると、バリア膜の上層における第２の成分の濃度を、下層と比べて濃くすることができる。
前記アニール処理する工程において、不活性雰囲気下で前記第１の層及び前記第２の層をアニール処理するのが好ましい。前記第１の成分は、例えばＴｉＮであり、前記第２の成分は、例えばＡｌである。
前記強誘電体素子は、例えば下部電極、強誘電体膜及び上部電極をこの順に積層した強誘電体キャパシタである。
【００１３】
前記バリア膜を形成する工程において、前記バリア膜を前記絶縁膜上にも形成し、前記強誘電体キャパシタを形成する工程は、前記バリア膜上に、下部電極層、強誘電体膜、及び上部電極層をこの順に積層する工程と、前記上部電極層、前記強誘電体膜、前記下部電極層、及び前記バリア膜をパターニングする工程とを具備してもよい。
【００１４】
前記強誘電体膜がＰｂ又はＢｉを含む場合、前記下部電極はＰｔを有するのが好ましい。
【００１５】
本発明に係る他の半導体装置の製造方法は、第１の成分からなる第１の層と、第２の成分からなる第２の層とを交互に積層する工程と、
前記第１の層及び前記第２の層をアニール処理することにより、組成に厚さ方向の変化を有するバリア膜を形成する工程とを具備する。
【００１６】
本発明に係る半導体装置は、絶縁膜と、
前記絶縁膜に埋め込まれた導電性のプラグと、
前記プラグ上に位置し、組成に厚さ方向の分布を有するバリア膜と、
前記バリア膜上に形成され、強誘電体膜を具備する強誘電体素子とを具備する。
前記バリア膜は、例えばＴｉＮとＡｌから形成され、上層のＡｌ濃度が下層と比べて高い。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２は、本発明の一実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態で製造される半導体製造装置は、強誘電体キャパシタを具備している。
【００１８】
まず、図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、素子領域を他の領域から分離する。素子分離膜２は、例えばＬＯＣＯＳ法により形成されるが、トレンチアイソレーション法によりシリコン基板１に埋め込まれてもよい。
【００１９】
次いで、シリコン基板１を熱酸化する。これにより、素子領域に位置するシリコン基板１には、ゲート酸化膜３が形成される。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３上にはゲート電極４が形成される。次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、素子領域に位置するシリコン基板１には、低濃度不純物領域６ａ，６ｂが形成される。
【００２０】
次いで、ゲート電極４上を含む全面上に、酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁はサイドウォール５で覆われる。次いで、ゲート電極４、サイドウォール５、及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、素子領域に位置するシリコン基板１には、ドレイン及びソースとなる不純物領域７ａ，７ｂが形成される。このようにして、シリコン基板１にはトランジスタが形成される。
【００２１】
次いで、トランジスタ上を含む全面上に、酸化シリコンを主成分とする第１の層間絶縁膜１０を、例えばＣＶＤ法により形成する。次いで、第１の層間絶縁膜１０の表面をＣＭＰ（Chemical Mechanical Polishing）により研磨する。これにより、第１の層間絶縁膜１０の表面は平坦化される。次いで、第１の層間絶縁膜１０上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第１の層間絶縁膜１０上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第１の層間絶縁膜１０をエッチングする。これにより、第１の層間絶縁膜１０には、不純物領域７ａ，７ｂそれぞれ上に位置する接続孔１０ａ，１０ｂが形成される。その後、レジストパターンを除去する。
【００２２】
次いで、接続孔１０ａ，１０ｂそれぞれの中及び第１の層間絶縁膜１０上に、密着層となるＴｉＮ膜１１をスパッタリング法により形成し、さらにその上に、タングステン膜をＣＶＤ法により形成する。次いで、第１の層間絶縁膜１０上のタングステン膜を、ＣＭＰ又はエッチバックにより除去する。これにより、接続孔１０ａにはＴｉＮ膜１１及びタングステンプラグ１２ａが埋め込まれ、接続孔１０ｂにはＴｉＮ膜１１及びタングステンプラグ１２ｂが埋め込まれる。
【００２３】
次いで、図１（Ｂ）に示すように、ＴｉＮ膜１１上にバリア膜２０を形成する。バリア膜２０は、ＴｉＮ膜、及び酸素バリア機能を有するＡｌ膜を、スパッタリング法により交互に積層した膜である。本実施形態では、バリア膜２０は、ＴｉＮ膜２１ａ、Ａｌ膜２２ａ、ＴｉＮ膜２１ｂ、Ａｌ膜２２ｂ、ＴｉＮ膜２１ｃ、Ａｌ膜２２ｃ、及びＴｉＮ膜２１ｄを、この順に積層した構造を有している。最下層に位置するＴｉＮ膜２１ａの膜厚は、他の膜より厚く、例えば１５０ｎｍである。ＴｉＮ膜２１ｂ，２１ｃ，２１ｄそれぞれの膜厚は、例えば１７ｎｍであり、Ａｌ膜２２ａ，２２ｂ，２２ｃそれぞれの膜厚は、例えば３ｎｍである。ただし、これらの膜厚は、上記した例に限定されない。なお、ＴｉＮ膜を形成するときのシリコン基板１の温度は、例えば３００℃であり、Ａｌ膜を形成するときのシリコン基板１の温度は、例えば室温である。
【００２４】
次いで、図１（Ｃ）に示すように、バリア膜２０を、不活性雰囲気中（例えば窒素雰囲気中）でアニール処理する。アニール処理時のシリコン基板１の温度は、例えば６００℃であり、アニール時間は例えば２０分である。これにより、Ａｌ膜及びＴｉＮ膜は相互に拡散し、バリア膜２０は、厚さ方向にＡｌ濃度が変化しているＴｉ−Ａｌ−Ｎ系の膜になる。Ａｌ濃度は、表層から少し下に位置する部分で最大になり、その後は下方に行くにつれて下がっている。
【００２５】
次いで、図２（Ａ）に示すように、バリア膜２０上に、Ｐｔからなる下部導電膜３１をスパッタリング法により形成する。次いで、下部導電膜３１上に、強誘電体を含む溶液を、スピンコート法を用いて塗布する。強誘電体は、Ｐｂ又はＢｉを含んでおり、例えばＰＺＴ、ＳＢＴ、ＢＩＴ、又はＢＬＴである。次いで、塗布した溶液を酸素雰囲気下で加熱処理する。このときシリコン基板１は、例えば８００℃に加熱される。これにより、下部導電膜３１上には、結晶化した強誘電体膜３２が形成される。
【００２６】
タングステンプラグ１２ａ，１２ｂの上部にはバリア膜２０が形成されている。バリア膜２０は、厚さ方向にＡｌ濃度が変化しているため、いずれかの部分で、酸素の透過を防止するための最適な組成になっている。従って、上記した加熱処理工程における、タングステンプラグ１２ａ，１２ｂの酸化が抑制される。
【００２７】
なお、スパッタリング法又はＭＯＣＶＤ法により強誘電体膜３２を形成することも可能である。この場合においても、雰囲気中には酸素が含まれるが、バリア膜２０によってタングステンプラグ１２ａ，１２ｂの酸化が抑制される。
次いで、強誘電体膜３２上に、Ｐｔからなる上部導電膜３３をスパッタリング法により形成する。
【００２８】
次いで、図２（Ｂ）に示すように、上部導電膜３３上にフォトレジスト膜(図示せず)を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、上部導電膜３３上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして、上部導電膜３３及び強誘電体膜３２をエッチングする。これにより、強誘電体キャパシタ３０の上部電極３３ａ及び強誘電体層３２ａが形成される。その後、レジストパターンを除去する。
【００２９】
次いで、上部電極３３ａ上及び下部導電膜３１上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、レジストパターンを形成する。このレジストパターンは、上部電極３３ａを覆っている。次いで、このレジストパターンをマスクとして、下部導電膜３１をエッチングする。これにより、強誘電体キャパシタ３０の下部電極３１ａが形成される。このようにして、タングステンプラグ１２ａの上方には、下部電極３１ａ、強誘電体層３２ａ、及び上部電極３３ａをこの順に積層した強誘電体キャパシタ３０が形成される。
その後、レジストパターンを除去する。
【００３０】
次いで、バリア膜２０上及び強誘電体キャパシタ３０を含む全面上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、レジストパターンを形成する。このレジストパターンは、強誘電体キャパシタ３０を覆っている。次いで、このレジストパターンをマスクとして、バリア膜２０及びＴｉＮ膜１１をエッチングする。これにより、強誘電体キャパシタ３０から露出しているバリア膜２０及びＴｉＮ膜１１は除去される。
その後、レジストパターンを除去する。
【００３１】
次いで、図２（Ｃ）に示すように、強誘電体キャパシタ３０の上面及び側面、並びに第１の層間絶縁膜１０上に、水素バリア膜４０を形成する。水素バリア膜４０は、例えば酸化アルミニウム膜であり、例えばスパッタリング法またはＡＬＣＶＤ（Atomic Layer Chemical Vapor Deposition）法により形成される。これにより、強誘電体キャパシタ３０には水素が入りにくくなる。
【００３２】
次いで、水素バリア膜４０上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光および現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとして水素バリア膜４０をエッチングする。これにより、水素バリア膜４０は、強誘電体キャパシタ３０の上面、側面、及び強誘電体キャパシタ３０の近傍を残して除去される。その後、レジストパターンを除去する。
【００３３】
次いで、水素バリア膜４０上及び第１の層間絶縁膜１０上に、第２の層間絶縁膜４１を、ＣＶＤ法を用いて形成する。第２の層間絶縁膜４１は酸化シリコンを主成分としており、原料ガスには、例えばＳｉＨ4やＴＥＯＳ等水素原子を含むものが用いられる。このため、成膜過程で水素、水酸基および水（以下水素等と記載）が発生する。しかし、強誘電体キャパシタ３０は水素バリア膜４０によって上面及び側面が覆われているため、水素等による強誘電体キャパシタ３０の劣化が抑制される。
【００３４】
次いで、第２の層間絶縁膜４１上にフォトレジスト膜(図示せず)を塗布する。次いで、このフォトレジスト膜を露光および現像することにより、第２の層間絶縁膜４１上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして、第２の層間絶縁膜４１及び水素バリア膜４０をこの順にエッチングする。これにより、第２の層間絶縁膜４１及び水素バリア膜４０には、強誘電体キャパシタ３０の上部電極３３ａ上に位置する接続孔４１ａが形成される。また、第２の層間絶縁膜４１には、タングステンプラグ１２ｂ上に位置する接続孔４１ｂが形成される。その後、レジストパターンを除去する。
【００３５】
次いで、接続孔４１ａ，４１ｂそれぞれの中及び第２の水素バリア膜４０上に、密着層となるＴｉＮ膜４２をスパッタリング法により形成し、さらにその上に、タングステン（Ｗ）膜をＣＶＤ法により形成する。タングステン膜の形成には、例えばＷＦ6を水素で還元するＣＶＤ法が用いられる。このとき、雰囲気中には水素が含まれるが、強誘電体キャパシタ３０は水素バリア膜４０によって上面及び側面が覆われている。このため、水素等による強誘電体キャパシタ３０の劣化が抑制される。
【００３６】
次いで、第２の層間絶縁膜４１上から、タングステン膜及びＴｉＮ膜４２を、ＣＭＰ又はエッチバックにより除去する。これにより、接続孔４１ａにはＴｉＮ膜４２及びタングステンプラグ４３ａが埋め込まれ、接続孔４１ｂにはＴｉＮ膜４２及びタングステンプラグ４３ｂが埋め込まれる。ＴｉＮ膜４２及びタングステンプラグ４３ａは、強誘電体キャパシタ３０の上部電極３３ａに接続し、ＴｉＮ膜４２及びタングステンプラグ４３ｂは、タングステンプラグ１２ｂに接続する。
【００３７】
次いで、第２の層間絶縁膜４１上及びタングステンプラグ４３ａ，４３ｂそれぞれ上に、Ａｌ合金膜を形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜がパターニングされ、Ａｌ合金配線４４ａ，４４ｂが形成される。
【００３８】
Ａｌ合金配線４４ａは、タングステンプラグ４３ａを介して強誘電体キャパシタ３０の上部電極３３ａに接続し、Ａｌ合金配線４４ｂは、タングステンプラグ４３ｂ，１２ｂを介して、トランジスタのソースとなる不純物領域７ｂに接続している。なお、強誘電体キャパシタ３０の下部電極３１ａは、タングステンプラグ１２ａを介してトランジスタのドレインとなる不純物領域７ａに接続している。その後、レジストパターンを除去する。
【００３９】
以上、本発明の一実施形態によれば、タングステンプラグ１２ａ，１２ｂ上には、Ｔｉ−Ａｌ−Ｎ系のバリア膜２０が設けられる。バリア膜２０は、ＴｉＮ膜及びＡｌ膜を、スパッタリング法により交互に積層した後、不活性雰囲気下でアニール処理することにより形成される。このため、バリア膜２０は、厚さ方向にＡｌ濃度が変化している膜となり、いずれかの部分で、酸素の透過を防止するための最適な組成になる。この効果は、バリア膜２０を構成するＴｉＮ膜又はＡｌ膜の膜厚にばらつきが生じる場合、又は膜の表面から拡散や蒸発が生じる場合のいずれにおいても、得ることができる。
【００４０】
従って、下部電極３１ａにＩｒを用いなくても、強誘電体キャパシタの形成工程においける、タングステンプラグ１２ａ，１２ｂの酸化が抑制される。そして、下部電極３１ａにＰｔを用いて、強誘電体層３２ａの膜質を向上させることができる。
【００４１】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施形態では、酸素の透過を防止するバリア膜を形成したが、他のバリア膜を同様の方法を用いて形成してもよい。この場合、バリア膜を構成する膜の種類及びその厚さを適切に設定することにより、任意の組成（例えばスパッタリングターゲットとしては準備できない組成）を有するバリア膜を形成することができる。
【図面の簡単な説明】
【００４２】
【図１】（Ａ）は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図２】（Ａ）は図１（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図３】従来の半導体装置の構成を説明する為の断面図。
【符号の説明】
【００４３】
１…シリコン基板、２…素子分離膜、３…ゲート酸化膜、４…ゲート電極、５…サイドウォール、６ａ，６ｂ…低濃度不純物領域、７ａ，７ｂ…不純物領域、１０…第１の層間絶縁膜、１０ａ，１０ｂ，４１ａ，４１ｂ…接続孔、１１，４２，１１１ａ…ＴｉＮ膜、１２ａ，１２ｂ，４３ａ，４３ｂ…タングステンプラグ、２０…バリア膜、２１ａ，２１ｂ，２１ｃ，２１ｄ…ＴｉＮ膜、２２ａ，２２ｂ，２２ｃ…Ａｌ膜、３０，１２０…強誘電体キャパシタ、３１…下部導電膜、３１ａ，１２１…下部電極、３２…強誘電体膜、３２ａ，１２２…強誘電体層、３３…上部導電膜、３３ａ，１２３…上部電極、４０…水素バリア膜、４１…第２の層間絶縁膜、４４ａ，４４ｂ…Ａｌ合金配線、１１０…層間絶縁膜
【図１】
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【図２】
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【図３】
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