(57)【要約】【課題】電気的特性に優れた、より高性能な強誘電体メモリ装置及びその製造方法。【解決手段】半導体基板１１上に下側絶縁膜（第１絶縁膜）３０を形成し、下部電極４２、強誘電体層４４及び上部電極４６が順次に積層されてなる強誘電体キャパシタ構造体４０を形成し、強誘電体キャパシタ構造体を覆う上側絶縁膜（第５絶縁膜）５０を形成し、上側絶縁膜上に延在する配線層７０を形成し、配線層及び上側絶縁膜を覆う５〜５０ｎｍの膜厚を有する酸化アルミニウム膜９０を形成する。【選択図】図１
2006294923.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、下側絶縁膜を形成する工程と、
前記下側絶縁膜の上側に、下部電極、強誘電体層及び上部電極が順次に積層されてなる強誘電体キャパシタ構造体を形成する工程と、
前記強誘電体キャパシタ構造体を覆う上側絶縁膜を形成する工程と、
前記上側絶縁膜上に延在し、前記強誘電体キャパシタ構造体、メモリセル素子及びロジック回路素子に電気的に接続される配線層を形成する工程と、
前記配線層及び前記上側絶縁膜を覆う５〜５０ｎｍの膜厚を有する酸化アルミニウム膜であるバリア膜を形成する工程と
を含むことを特徴とする強誘電体メモリ装置の製造方法。
【請求項２】
複数のメモリセル素子が設けられるメモリセルアレイ領域、及び複数のロジック回路素子が設けられるロジック回路領域を含む複数のチップ領域を有する半導体基板を準備する工程と、
前記メモリセルアレイ領域及び前記ロジック回路領域を含む前記複数のチップ領域を有する前記半導体基板上に下側絶縁膜を形成する工程と、
前記メモリセルアレイ領域及び前記ロジック回路領域の前記下側絶縁膜に、前記基板に至る複数のコンタクトホールを形成する工程と、
前記コンタクトホールを介して、前記メモリセル素子及び前記ロジック回路素子を形成する工程と、
前記下側絶縁膜の上側である前記メモリセルアレイ領域内に、下部電極、強誘電体層及び上部電極が順次に積層されてなる強誘電体キャパシタ構造体を形成する工程と、
前記下側絶縁膜及び前記強誘電体キャパシタ構造体を覆う上側絶縁膜を形成する工程と、
前記上側絶縁膜の複数の前記チップ領域の端縁より内側に、当該チップ領域それぞれを囲む複数の閉環状の溝部を形成する工程と、
前記上側絶縁膜上に延在し、前記強誘電体キャパシタ構造体、前記メモリセル素子及び前記ロジック回路素子に電気的に接続される配線層を形成する工程と、
前記配線層及び前記上側絶縁膜を覆い、かつ閉環状の前記溝部を埋め込む５〜５０ｎｍの膜厚を有する酸化アルミニウム膜であるバリア膜を形成する工程と
を含むことを特徴とする強誘電体メモリ装置の製造方法。
【請求項３】
前記バリア膜を形成する工程は、原子層成膜法により酸化アルミニウム膜を形成する工程であることを特徴とする請求項１又は２に記載の強誘電体メモリ装置の製造方法。
【請求項４】
前記バリア膜を形成する工程は、前記半導体基板の温度を２００℃〜４００℃とし、チャンバ内を真空引きしつつ、
（１）窒素キャリア流量を１００〜７００ｓｃｃｍとし、導入時間を５０〜５００ｍｓとし、トリエチルアルミニウムガスが充填されているボンベ容器の温度を３０℃として、前記トリエチルアルミニウムガスをチャンバ内に導入するサブステップと、
（２）流量を２００〜１４００ｓｃｃｍとして、窒素ガスをチャンバ内に導入するサブステップと、
（３）窒素キャリア流量を１００〜７００ｓｃｃｍとし、導入時間を５０〜５００ｍｓとして、酸素濃度に対する濃度が１０％〜２５％の範囲であるオゾンガスをチャンバ内に導入するサブステップと、
（４）流量を２００〜１４００ｓｃｃｍとして、窒素ガスをチャンバ内に導入するサブステップと
を含むステップを、５〜５０ｎｍの膜厚に達するまで複数回繰り返す工程であることを特徴とする請求項３に記載の強誘電体メモリ装置の製造方法。
【請求項５】
前記バリア膜を形成する工程は、前記半導体基板の温度を３００℃〜３５０℃とし、チャンバ内を真空引きしつつ、
（１）窒素キャリア流量を２５０ｓｃｃｍとし、導入時間を１２５ｍｓとして、トリエチルアルミニウムガスが充填されているボンベ容器の温度を３０℃として、前記トリエチルアルミニウムガスをチャンバ内に導入するサブステップと、
（２）流量を１２００ｓｃｃｍとし、導入時間を１２５ｍｓとして窒素ガスをチャンバ内に導入するサブステップと、
（３）窒素キャリア流量を６００ｓｃｃｍとし、導入時間を２５０ｍｓとして、酸素濃度に対する濃度が２０％の範囲であるオゾンガスをチャンバ内に導入するサブステップと、
（４）流量を１２００ｓｃｃｍとして、窒素ガスをチャンバ内に導入するサブステップと
を含むステップを、５〜５０ｎｍの膜厚に達するまで複数回繰り返す工程であることを特徴とする請求項３に記載の強誘電体メモリ装置の製造方法。
【請求項６】
メモリセル素子及び複数のロジック回路素子を含む複数の素子が設けられている半導体基板と、
前記半導体基板上に設けられている下側絶縁膜と、
前記下側絶縁膜上に設けられていて、下部電極、強誘電体層及び上部電極が順次に積層されてなる強誘電体キャパシタ構造体と、
前記下側絶縁膜及び前記強誘電体キャパシタ構造体を覆う上側絶縁膜と、
前記上側絶縁膜上に延在し、前記強誘電体キャパシタ構造体、前記メモリセル素子及び前記ロジック回路素子と電気的に接続されている配線層と、
前記配線層及び前記上側絶縁膜を覆って設けられている、５〜５０ｎｍの膜厚を有する酸化アルミニウム膜であるバリア膜と
を具えていることを特徴とする強誘電体メモリ装置。
【請求項７】
メモリセル素子及び複数のロジック回路素子を含む複数の素子が設けられている半導体基板と、
前記半導体基板上に設けられている下側絶縁膜と、
前記下側絶縁膜の上側に設けられている下側水素バリア膜と、
前記下側水素バリア膜の上側に設けられていて、下部電極、強誘電体層及び上部電極が順次に積層されてなる強誘電体キャパシタ構造体と、
前記強誘電体キャパシタ構造体を覆う上側絶縁膜と、
前記上側絶縁膜上に延在し、前記強誘電体キャパシタ構造体、前記メモリセル素子及び前記ロジック回路素子と電気的に接続されている配線層と、
前記配線層及び前記上側絶縁膜を覆って設けられている、５〜５０ｎｍの膜厚を有する酸化アルミニウム膜である上側水素バリア膜と
を具えていることを特徴とする強誘電体メモリ装置。
【請求項８】
複数のメモリセル素子が設けられているメモリセルアレイ領域、及び複数のロジック回路素子が設けられているロジック回路領域を含む半導体基板と、
前記半導体基板上の前記メモリセルアレイ領域及び前記ロジック回路領域に設けられている下側絶縁膜と、
前記下側絶縁膜の上側に設けられている下側水素バリア膜と、
前記下側水素バリア膜の上側の前記メモリセルアレイ領域内に設けられていて、下部電極、強誘電体層及び上部電極が順次に積層されてなる強誘電体キャパシタ構造体と、
前記下側絶縁膜及び前記強誘電体キャパシタ構造体を覆って、前記メモリセルアレイ領域及び前記ロジック回路領域に設けられていて、スクライブラインより内側を当該スクライブラインに沿って囲む閉環状の溝部を有する上側絶縁膜と、
前記上側絶縁膜上に延在し、前記上側絶縁膜の表面から前記強誘電体キャパシタ構造体に至るコンタクトホール内を埋め込む配線層と、
前記配線層及び前記上側絶縁膜を覆い、かつ閉環状の前記溝部を埋め込んで設けられている、５〜５０ｎｍの膜厚を有する酸化アルミニウム膜である上側水素バリア膜と
を具えていることを特徴とする強誘電体メモリ装置。
【請求項９】
前記上側水素バリア膜及び前記下側水素バリア膜は、原子層成膜法により形成される酸化アルミニウム膜であることを特徴とする請求項７又は８に記載の強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、２値化データを強誘電体層の分極状態として記憶するメモリセルを有する強誘電体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
いわゆる強誘電体メモリとして、ＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。
【０００３】
ＦｅＲＡＭが具える強誘電体層は、酸素化合物材料により形成されている。この酸素化合物材料は、強誘電体層の周囲に形成される、例えば、ＣＶＤ膜中に不可避的に混入してしまう水分（Ｈ2Ｏ）及びこの水分に由来する水素（Ｈ2）によって還元反応を起こしてしまう。この還元反応により、強誘電体層の分極特性が劣化してしまう。
【０００４】
例えば、パッシベーション膜の形成工程で発生する水素が、強誘電体層まで拡散するのを防止することを目的として、強誘電体層に接続される金属配線層上に、酸化アルミニウム（Ａｌ2Ｏ3）からなる水素拡散防止膜が設けられている構成が開示されている（特許文献１参照。）。
【０００５】
また、パッシベーション膜を形成する際に発生する水素による影響を低減することを目的として、反応性スパッタリングにより形成される１０ｎｍ〜２００ｎｍの膜厚を有するＳｉ3Ｎ4又はＳｉＯＮからなる水分拡散防止膜を、金属配線の上面及び側面を覆う層として設ける構成が開示されている（特許文献２参照。）。
【０００６】
上述した特許文献１及び２の構成によれば、金属配線上に、直接的に酸化アルミニウム、Ｓｉ3Ｎ4又はＳｉＯＮからなる水素（又は水分）拡散防止膜を形成している。
【０００７】
詳細は後述するが、これらの防止膜を形成する際には、金属配線が帯電する、いわゆるチャージアップという現象が起こるおそれがある。
【０００８】
さらに、従来の熱ＣＶＤ法の欠点を解決することを目的とする成膜方法として、ＡＬＤ（Atomic Layer Deposition)法が知られている（特許文献３参照。）。
【特許文献１】特開２００２−４３５４１号公報
【特許文献２】特開２００３−１００９９４号公報
【特許文献３】特開２００４−０２３０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
既に説明したように、水素（又は水分）拡散防止膜を、金属配線上に直接形成すると、金属配線がチャージアップしてしまう。すると、この金属配線に接続されている埋込みコンタクト等の配線構造を経て、これと電気的につながるトランジスタのゲート酸化膜が、物理的に破壊されてしまうおそれがある。
【００１０】
すなわち、このようにゲート酸化膜が破壊されてしまうと、例えば、メモリセルの制御といったロジック回路素子の機能が損なわれ、ひいては強誘電体メモリとしての機能を果たさなくなる。
【００１１】
一般的には、複数の強誘電体キャパシタを含むメモリセルアレイ領域に形成される第１層目の金属配線（第１配線層）の表面積（上面及び側面の面積の和）より、このメモリセルアレイ領域以外のロジック回路領域に形成される金属配線の表面積の方が大きい。また、ロジック回路領域の配線は、トランジスタのゲート電極に直接的に接続される。従って、特に、ロジック回路領域において、チャージアップによるトランジスタのゲート絶縁膜の破壊が起こり易い。
【００１２】
従来の構成例では、かかるチャージアップを防止することを目的として、カバー膜を成膜する前に、ライナー酸化膜が形成されている。このライナー酸化膜は、既に説明したとおり、例えば、ＣＶＤ法により、形成される。
【００１３】
上述したように、ＣＶＤ法により形成された膜には、不可避的に水分が含まれてしまう。また、この水分は、加熱処理により分解されて水素となる場合もある。
【００１４】
このため、強誘電体層が、水分及び水素のいずれか又は両方に曝されることを防止するために、従来はライナー酸化膜の脱水及び／又は脱水素を目的として、４００℃程度の温度でのアニール工程が必須であった。
【００１５】
しかしながら、このような条件でアニール工程が行われると、特に、メモリセルアレイ領域以外の領域、すなわち、この例では、ロジック回路領域に形成されているトランジスタの電気的特性が変化してしまうおそれがある。また、強誘電体層の特性が劣化してしまうおそれがある。
【００１６】
ライナー絶縁膜は、数百ｎｍの膜厚で形成したとしても、その効果は十分とはいえない。
【００１７】
この発明は、上述した従来技術にかかる問題点に鑑みなされたものである。すなわち、この発明の目的は、チャージアップ等の製造工程に起因する強誘電体メモリセルアレイ及びロジック回路の電気的特性の劣化を防止することができる、強誘電体メモリ装置の製造方法を提供することにある。
【００１８】
また、この発明の他の目的は、初期状態（出荷時）における電気的特性に優れた、より高性能な強誘電体メモリセルアレイ及び電気的特性の劣化のないロジック回路を含む強誘電体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１９】
これらの目的の達成を図るため、この発明の強誘電体メモリ装置の製造方法は、主として下記のような工程を含んでいる。
【００２０】
すなわち、半導体基板上に、下側絶縁膜を形成する工程と、下側絶縁膜の上側に、下部電極、強誘電体層及び上部電極が順次に積層されてなる強誘電体キャパシタ構造体を形成する工程と、強誘電体キャパシタ構造体を覆う上側絶縁膜を形成する工程と、上側絶縁膜上に延在し、強誘電体キャパシタ構造体、メモリセル素子及びロジック回路素子に電気的に接続される配線層を形成する工程と、配線層及び上側絶縁膜を覆う５〜５０ｎｍの膜厚を有する酸化アルミニウム膜であるバリア膜を形成する工程とを含んでいる。
【００２１】
また、この発明の強誘電体メモリ装置は、下記のような構成を具えている。
【００２２】
すなわち、強誘電体メモリ装置は、複数のメモリセル素子及び複数のロジック回路素子を含む複数の素子が設けられている半導体基板と、半導体基板上に設けられている下側絶縁膜と、下側絶縁膜の上側に設けられている下側水素バリア膜と、下側水素バリア膜の上側に設けられていて、下部電極、強誘電体層及び上部電極が順次に積層されてなる強誘電体キャパシタ構造体と、強誘電体キャパシタ構造体を覆う上側絶縁膜と、上側絶縁膜上に延在し、強誘電体キャパシタ構造体、メモリセル素子及びロジック回路素子と電気的に接続されている配線層と、配線層及び上側絶縁膜を覆って設けられている、５〜５０ｎｍの膜厚を有する酸化アルミニウム膜である上側水素バリア膜とを具えている。
【発明の効果】
【００２３】
この発明の強誘電体メモリ装置の製造方法によれば、バリア膜の形成工程をＡＬＤ法により行うので、直接的に配線層を覆うことができる。すなわち、いわゆるチャージアップを引き起こす懸念がない。従って、従来の製造工程において問題となっていた、ロジック回路領域の、特にゲート絶縁膜の破壊が生じない。従って、ゲート絶縁膜の破壊を防止するために必須であったライナー酸化膜の形成工程及び従来必要とされていた条件でのアニール工程は必要なくなる。従って、ライナー酸化膜の形成に伴う強誘電体メモリセルアレイの初期特性の劣化がない強誘電体メモリ装置を、より簡易な工程で提供することができる。
【００２４】
結果として、製造される強誘電体メモリ装置の歩留まりが向上する。また、アンテナ比（ゲート電極に接続されている配線の表面積をゲート面積で除した値）を考慮する必要がなくなるので、配線レイアウト設計の自由度が向上する。すなわち、配線設計を最適化できるので、配線にかかる電気的特性がより向上した強誘電体メモリ装置を提供することができる。
【００２５】
この発明の強誘電体メモリ装置の構成によれば、メモリセルアレイ領域及び周辺回路領域に、ライナー酸化膜が設けられていないため、かかるライナー酸化膜から拡散する水分又は水素により、強誘電体層が、経時的に劣化するおそれがなくなる。
【００２６】
また、この発明のバリア膜は、いわゆるＡＬＤ法により形成される。このバリア膜は、特に高い膜密度（ｇ／ｃｍ3）を有し、かつ優れた段差被覆性を有している。そのため、このバリア膜は、水素又は水の強誘電体層への到達をより効果的に防止することができる。従って、バリア膜は、良好な膜質を具えているため強誘電体層をより、効果的に保護することができる。
【００２７】
従って、使用による電気的特性の経時的な劣化が少ない、高性能な強誘電体メモリセルアレイを具える強誘電体メモリ装置を提供することができる。
【００２８】
また、バリア膜の端縁部を、配線層を閉環状に囲む溝部に埋め込む構成とすれば、製造工程において、上面側から侵入する水素又は水ばかりでなく、強誘電体メモリ装置をチップとしたときの側面部方向からの侵入をも防止することができる。従って、より効果的に強誘電体層を保護することができる。
【発明を実施するための最良の形態】
【００２９】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分は、この発明が理解できる程度に概略的に示してあるに過ぎず、また、以下に挙げる数値的条件等は単なる例示に過ぎないことを理解されたい。
【００３０】
（第１の実施の形態の強誘電体メモリ装置の構成例）
図１を参照して、この発明の強誘電体メモリ装置の一構成例につき説明する。
【００３１】
図１（Ａ）は、この発明の強誘電体メモリ装置を上面側からみた、構成要素を説明するための概略的な平面図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。
【００３２】
図１（Ａ）及び（Ｂ）に示すように、この発明の強誘電体メモリ装置１００は、いわゆる（半導体）チップの形態を有している。強誘電体メモリ装置１００は、この例では直方体状の形状を有している。
【００３３】
図１（Ａ）及び（Ｂ）に示すように、強誘電体メモリ装置１００は、平面形状が矩形状である半導体基板１１を具えている。半導体基板１１には、複数の領域が設定されている。この例では、矩形状のメモリセルアレイ領域（第１領域）１及びこのメモリセルアレイ領域１を囲むロジック回路領域（第２領域）２の２つの領域が区画されている。この区画例は、例示に過ぎず、例えば、Ｉ／Ｏ回路、アナログ回路、ＲＦ回路、いわゆるマイコン等の任意好適な素子又は回路を含む他の領域を区画してもよい。
【００３４】
ここでいう「領域」とは、半導体基板１１上に設けられる構成要素をも含む３次元的な領域を意味する。
【００３５】
メモリセルアレイ領域１にはメモリセル素子１０が設けられている。また、ロジック回路領域２にはロジック回路素子２０が設けられている。これらメモリセル素子１０とロジック回路素子２０とは、従来公知の素子分離工程により形成された素子分離構造、例えば、ＬＯＣＯＳ法により形成されたフィールド酸化膜５により、互いに素子分離されている。
【００３６】
メモリセルアレイ領域１には、後述する強誘電体層４４及びメモリセル素子１０を含むメモリセルが、マトリクス状に複数配設されている。
【００３７】
メモリセル素子１０は、従来公知の構成を有する、例えば、トランジスタ等の素子を含んでいる。メモリセル素子１０は、例えば、トランジスタの構成要素として、メモリセル拡散領域１２、メモリセルゲート絶縁膜（ゲート酸化膜）１４、及びメモリセルゲート絶縁膜１４上に設けられているメモリセルゲート電極１６を有している。
【００３８】
メモリセル拡散領域１２は、例えば、従来公知の条件で、任意好適なイオンが打ち込まれているイオン拡散領域である。メモリセルゲート絶縁膜１４は、例えば、従来公知の熱酸化工程により形成されるシリコン酸化膜である。メモリセルゲート電極１６は、従来公知の例えばメタル電極である。
【００３９】
ロジック回路領域２には、ロジック回路素子２０が形成されている。
【００４０】
ロジック回路素子２０は、メモリセル素子１０と同様に、トランジスタ等の素子を含んでいる。ロジック回路素子２０は、メモリセルアレイに接続されて、メモリセルの動作を制御する、デコーダ回路等を含んでいる。
【００４１】
ロジック回路素子２０は、例えば、トランジスタの構成要素として、ロジック回路素子拡散領域２２、ロジック回路素子ゲート絶縁膜２４、及びロジック回路素子ゲート絶縁膜２４上に設けられているロジック回路素子ゲート電極２６を有している。
【００４２】
メモリセル素子１０が作り込まれているメモリセルアレイ領域１上及びロジック回路素子２０が作り込まれているロジック回路領域２上には、第１絶縁膜（下側絶縁膜）３０が設けられている。すなわち、メモリセル素子１０及びロジック回路素子２０が形成されている基板１１の上側全面に、第１絶縁膜３０が設けられている。この第１絶縁膜３０は、好ましくは、例えば、オゾン（Ｏ3）を用い、ＴＥＯＳを材料としたＣＶＤ法によって成膜されたＯ3−ＴＥＯＳ系ＢＰＳＧ膜（以下、単にＢＰＳＧ膜とも称する。）とするのがよい。第１絶縁膜３０の膜厚は、好ましくは、例えば８５０ｎｍ程度とすればよい。
【００４３】
第１絶縁膜３０上には、第２絶縁膜３２が設けられている。第２絶縁膜３２は、好ましくは、例えばＰ−ＴＥＯＳ膜とするのがよい。この第２絶縁膜３２は、第１絶縁膜３０であるＢＰＳＧ膜の吸湿を防止するための膜である。
【００４４】
この第１絶縁膜３０及び第２絶縁膜３２には、これらを貫通する複数のコンタクトホールが設けられている。このコンタクトホールは、メモリセル素子１０及びロジック回路素子２０に至っている。こららコンタクトホールは、第１領域１の第１メモリセルコンタクトホール６１ａと、第２領域２の第１ロジック回路コンタクトホール６６ａとを含んでいる。
【００４５】
これら第１メモリセルコンタクトホール６１ａ及び第１ロジック回路コンタクトホール６６ａ内には、図示しない金属膜がバリアメタルとして、設けられている。この金属膜は、好ましくは、例えば膜厚１５ｎｍ程度のチタン（Ｔｉ）膜及び膜厚２０ｎｍ程度の窒化チタン（ＴｉＮ）膜の積層構造とするのがよい。
【００４６】
この金属膜が設けられているコンタクトホール（６１ａ、６６ａ）は、タングステン（Ｗ）といった導電性材料により埋め込まれ、プラグ６３とされている。プラグ６３の頂面６３ａは、第２絶縁膜３２の表面３２ａと同じ高さとされている。
【００４７】
第２絶縁膜３２上には、第３絶縁膜３４が設けられている。第３絶縁膜３４は、好ましくは、例えば膜厚１００ｎｍ程度のシリコン窒化膜（ＳｉｘＮｙ：Ｓｉ3Ｎ4）又は膜厚５〜５０ｎｍ程度の酸化アルミニウム（ＡｌｘＯｙ：Ａｌ2Ｏ3、単にアルミナとも称する）膜とするのがよい。この第３絶縁膜３４は、後述する強誘電体層４４の特性の回復を目的として一般的に行われるいわゆる回復アニール工程と称される高温処理により酸化されるおそれがあるプラグ６３を保護するための膜である。また、第３絶縁膜３４は、第３絶縁膜３４より下側の構造から拡散して、強誘電体層４４まで浸透しようとする水素又は水をブロックする効果も有している。従って、以下、第３絶縁膜３４を下側水素バリア膜とも称する。
【００４８】
第３絶縁膜３４上には、第４絶縁膜３６が設けられている。第４絶縁膜３６は、例えば酸化タンタル膜（ＴａｘＯｙ：Ｔａ2Ｏ5）とするのがよい。この第４絶縁膜３６は、後述する下部電極４２の密着層として機能する膜である。
【００４９】
メモリセルアレイ領域１内の第４絶縁膜３６上には、強誘電体キャパシタ構造体４０が設けられている。強誘電体キャパシタ構造体４０は、従来公知の構成を有している。すなわち、強誘電体キャパシタ構造体４０は、下部電極４２、強誘電体層４４及び上部電極４６が順次に積層された構造を有している。
【００５０】
下部電極４２及び上部電極４６は、好ましくは、例えば、プラチナ（Ｐｔ）電極とするのがよい。強誘電体層４４は、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａドープＰＺＴ（ＰＬＺＴ）又はＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を材料とすることができる。強誘電体層４４は、好ましくはＳＢＴ膜とするのがよい。
【００５１】
第５絶縁膜（上側絶縁膜）５０は、強誘電体キャパシタ構造体４０を覆っている。また、第５絶縁膜５０は、第４絶縁膜３６上の全面に設けられている。すなわち、この第５絶縁膜５０は、メモリセルアレイ領域１及びロジック回路領域２上にわたって設けられている。第５絶縁膜５０は、好ましくは、例えば、ＴＥＯＳ−シリコン酸化膜とするのがよい。
【００５２】
この第５絶縁膜５０には、第２メモリセルコンタクトホール６１ｂと、第２ロジック回路コンタクトホール６６ｂとが設けられている。
【００５３】
メモリセルアレイ領域１内には、キャパシタコンタクトホール６２ａが設けられている。キャパシタコンタクトホール６２ａは、第５絶縁膜５０の表面５０ａから、強誘電体キャパシタ構造体４０に至って設けられている。
【００５４】
一方、第２メモリセルコンタクトホール６１ｂは、メモリセルアレイ領域１内に設けられていて、第５絶縁膜５０の表面５０ａから、メモリセル素子１０に接続されているプラグ６３に接続されている。
【００５５】
第２ロジック回路コンタクトホール６６ｂは、ロジック回路領域２内に設けられていて、第５絶縁膜５０の表面５０ａから、第５絶縁膜５０、第４絶縁膜３６及び第３絶縁膜３４を貫通して設けられている。ロジック回路コンタクトホール６６ｂは、プラグ６３の頂面６３ａに至って開口されている。
【００５６】
第２メモリセルコンタクトホール６１ｂ及び第２ロジック回路コンタクトホール６６ｂ内の表面にはバリアメタル６７が設けられている。バリアメタル６７は、好ましくは、例えば窒化チタン膜、窒化タンタル膜とするのがよい。また、バリアメタル６７は、例えば、窒化ジルコニウム（ＺｒＮ）膜、窒化タングステン（ＷＮ）膜としてもよい。
【００５７】
第５絶縁膜５０の表面５０ａの上側には、複数の配線部を含む配線層７０が設けられている。バリアメタル６７は、表面５０ａ上であって、配線層７０の下面にも延在している。配線層７０は、第２メモリセルコンタクトホール６１ｂ、第２ロジック回路コンタクトホール６６ｂ及びキャパシタコンタクトホール６２ａを埋め込んで設けられている。すなわち、配線層７０は、プラグ６３、上部電極４６及び下部電極４２に電気的に接続されている。
【００５８】
配線層７０は、第１配線部７２及び第２配線部７４を含んでいる。第１配線部７２は、第５絶縁膜５０のメモリセルアレイ領域１内にある第１部分表面領域５０ａａ上に延在させて設けられている。第１配線部７２は、メモリセルアレイ領域１の上部電極４６、下部電極４２及びプラグ６３に、電気的に接続されている。
【００５９】
第２配線部７４は、ロジック回路領域２内にある第２部分表面領域５０ａｂ上に延在させて設けられている。第２配線部７４は、ロジック回路領域２のプラグ６３に電気的に接続されている。なお、これら第１及び第２配線部７２及び７４同士は、配線層７０内では、互いに電気的に接続されていない。
【００６０】
配線層７０は、好ましくは、例えば、アルミニウム（Ａｌ）、アルミニウムにシリコン（Ｓｉ）及び銅（Ｃｕ）又は銅のみを添加したアルミニウム合金、銅、銅に銀（Ａｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、スズ（Ｓｎ）を添加した銅合金といった金属配線とするのがよい。
【００６１】
配線層７０（第１配線部７２、第２配線部７４）の上面７２ａ及び７４ａ上には、反射防止膜７１が設けられている。
【００６２】
配線層７０（第１配線部７２、第２配線部７４）が設けられている第５絶縁膜５０の上側全面には、バリア膜９０が設けられている。すなわち、バリア膜９０は、第２配線部７４が設けられているロジック回路領域２から、第１配線部７２が設けられているメモリセルアレイ領域１にわたって設けられている。バリア膜９０は、酸化アルミニウムの薄膜である。このバリア膜９０は、特に配線層７０の上側に設けられる構成が発生する水素及び水分の強誘電体層４４への浸透を防止する。従って、以下、このバリア膜９０を上側水素バリア膜とも称する。
【００６３】
この発明の強誘電体メモリ装置１００は、このバリア膜９０が原子層成膜法（ＡＬＤ法）により形成された極めて良質な膜質を具えていることを特徴とする。
【００６４】
詳細は後述するが、原子層成膜法により形成された酸化アルミニウム膜は、原子層単位での成膜が可能なため、膜厚の制御が容易であり、かつ１００％の段差被覆性を得ることができる。すなわち、部分的に厚くなったり薄くなったりしてしまうと、例えばスルーホールの開口に悪影響を与え、ひいては電気的特性を悪化させてしまうおそれがあるが、段差被覆性に優れた膜を形成することができれば、このような問題は発生しない。また、水素／水の拡散防止能について、同じ堆積膜厚で比較すれば、良好な被覆性を有する良質な膜を用いた方がより優れた拡散防止能を示す。
【００６５】
このように、原子層成膜法により形成された酸化アルミニウム膜を用いれば、バリア膜９０の堆積膜厚を顕著に薄型とすることができる。具体的にはバリア膜９０の膜厚を好ましくは５ｎｍ〜５０ｎｍ程度とすることができる。
【００６６】
ＡＬＤ法により形成された酸化アルミニウム膜は、この程度の膜厚を有してさえいれば、強誘電体層４４より上部の構成から、強誘電体層４４へ浸透してくる水素及び水をブロックすることができる。
【００６７】
また、このように従来と比較して段差被覆性に優れた酸化アルミニウム膜を適用するので、強誘電体層４４の残留分極量をより向上させることができる。従って、優れた分極特性を有するより高性能な強誘電体メモリ装置１００を提供することができる。
【００６８】
さらに、酸化アルミニウム膜を段差被覆性よく、より薄膜化することができるので、より多層の配線構造が必要になった場合、或いは製造プロセスルールのさらなる微細化が進んで、例えばスルーホールの径がより小さくなった場合でも電気的な特性の劣化を効果的に防止することができる。
【００６９】
ここで、図２を参照して、ＡＬＤ法により形成された酸化アルミニウム膜の段差被覆性につき説明する。
【００７０】
図２はこの発明の強誘電体メモリ装置１００の断面を透過型電子顕微鏡を用いて撮影した写真図である（製造工程については後述する。）。
【００７１】
上述した配線層７０上に、バリア膜９０である酸化アルミニウム膜をＡＬＤ法を用いて５０ｎｍの膜厚で成膜してある。
【００７２】
図より明らかなように、ＡＬＤ法により形成されたバリア膜９０である酸化アルミニウム膜は、配線層７０の側面及び反射防止膜７１上に、いわゆるオーバーハングのない均一な膜厚で形成されていることがわかる。
【００７３】
この発明の強誘電体メモリ装置１００は、配線層７０を第１配線層として、この第１配線層より上側に、例えば、バリア膜９０を貫通するコンタクトホールを有し、配線層７０と電気的に接続される、第２、第３の配線層を含む多層配線構造を有していてもよい。しかしながら、かかる構成は、この発明の要旨ではないので、図示及びその詳細な説明は省略する。
【００７４】
（第２の実施の形態の強誘電体メモリ装置の構成例）
図３を参照して、この発明の強誘電体メモリ装置１００のさらなる一構成例につき説明する。
【００７５】
図３（Ａ）は、この発明の強誘電体メモリ装置１００を上面側からみた、構成要素を説明するための概略的な平面図である。図３（Ｂ）は、図１（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。
【００７６】
この実施の形態の強誘電体メモリ装置１００は、バリア膜９０の形状に特徴を有している。すなわち、他の構成要素にはほとんど変わるところがないため、変更箇所のみについて説明し、変更がない構成要素については同一番号を付してその詳細な説明を省略する。
【００７７】
図３（Ａ）及び（Ｂ）に示すように、この実施の形態の強誘電体メモリ装置１００は、バリア膜９０の一部分が、強誘電体メモリ装置１００を構成する積層構造内に埋め込まれる構成を有している。
【００７８】
具体的には、第５絶縁膜５０には、閉環状の溝部５２が設けられている。溝部５２は、第５絶縁膜５０及び強誘電体キャパシタ構造体４０を覆っており、この例ではメモリセルアレイ領域１を囲むロジック回路領域２に設けられている。すなわち、溝部５２は、個片化工程での切断線であるスクライブラインＬ１より内側を、スクライブラインＬ１に沿って囲んで設けられている。
【００７９】
この溝部５２の深さは、好ましくは、第４絶縁膜３６を貫通して第３絶縁膜３４の表面に至る深さとするのがよい。溝部５２の深さは、さらに好ましくは、第４絶縁膜３６及び第３絶縁膜３４を貫通して、第２絶縁膜３２の表面３２ａにまで至る深さとするのがよい。
【００８０】
溝部５２は、強誘電体メモリ装置１００の機能を損なわない範囲で任意好適な領域に設け、かつ任意好適な幅とすることができる。
【００８１】
溝部５２は、好ましくは、スクライブラインＬ１から１０μｍ程度離間させて設けるのがよい。溝部５２の幅は、好ましくは例えば１μｍ程度とすればよい。
【００８２】
この実施の形態のバリア膜９０は、その一部分が溝部５２を埋め込んで埋め込み部９２を構成している。
【００８３】
バリア膜９０は、上述したようにＡＬＤ法により形成される極めて良好な膜質を有する酸化アルミニウム膜とするので、溝部５２の埋込みも極めて高精度に行うことができる。
【００８４】
この埋め込み部９２は、スクライブラインＬ１に沿って行われる個片化工程により形成される切断面、すなわち強誘電体メモリ装置１００の側面側から、強誘電体層４４に浸透しようとする水素及び／又は水分をブロックする機能を奏する。特に埋め込み部９２を、第２絶縁膜３２の表面３２ａに接触させる構成とすれば、上側水素バリア膜であるバリア膜９０、バリア膜９０が具える埋め込み部９２及び下側水素バリア膜である第３絶縁膜３４により、強誘電体層４４を含む強誘電体キャパシタ構造体４０が、囲まれてカプセル化されることになるので、特に個片化工程中及び個片化工程後に、これらの構造より外部からの水素及び／又は水分をより効果的にブロックすることができる。従って、より効果的に強誘電体層４４の劣化を防止することができる。
【００８５】
〈第１の実施の形態の強誘電体メモリ装置の製造方法〉
次に、図４及び図５を参照して、上述した構成を有する強誘電体メモリ装置１００の製造方法例について説明する。
【００８６】
なお、この発明の製造方法例の説明では、説明図の複雑化を回避するために、１枚のウェハに同時に形成される多数の強誘電体メモリ装置のうち、強誘電体メモリ装置の一部分、すなわち、１つのメモリセルを有するメモリセルアレイ領域及びロジック回路領域のみを、図１（Ｂ）と同様の切断面を示す図を用いて説明する。
【００８７】
図４（Ａ）は、ウェハレベルで製造途中の強誘電体メモリ装置を、図１（Ａ）のＡ−Ａ’で示した一点鎖線と同じ位置で切断した切り口で示す概略的な製造工程の説明図である。
【００８８】
図５（Ａ）及び（Ｂ）は、図４に続く製造工程の説明図である。
【００８９】
まず、半導体基板（ウェハ）１１に、メモリセルアレイ領域１、このメモリセルアレイ領域１を囲むロジック回路領域２を１組として、これらをマトリクス状に複数組を区画しておく。
【００９０】
次に、半導体基板１１のメモリセルアレイ領域１に、従来公知のウェハプロセスにより、メモリセル素子１０を作り込む。また、ロジック回路領域２にも、同様にロジック回路素子２０を作り込む。
【００９１】
具体的には、例えば、ＬＯＣＯＳ法によりフィールド酸化膜５、すなわち、素子分離構造を形成する。
【００９２】
次いで、メモリセルゲート絶縁膜１４、及びメモリセルゲート絶縁膜１４上に設けられているメモリセルゲート電極１６を、常法に従ってメモリセルアレイ領域１に作り込む。また、ロジック回路素子領域にも同様に、ロジック回路素子ゲート絶縁膜２４、ロジック回路素子ゲート絶縁膜２４上に設けられているロジック回路素子ゲート電極２６を形成する。なお、拡散層の形成は、後述するコンタクトホールの形成後に行われるので、メモリセル素子１０及びロジック回路素子２０それぞれは、この時点では拡散層を有していない。
【００９３】
次に、半導体基板１１の露出面、すなわち拡散層を除く、メモリセル素子１０が作り込まれているメモリセルアレイ領域１上及びロジック回路素子２０が作り込まれているロジック回路領域２上である半導体基板１１の上側全面に、第１絶縁膜３０を成膜する。第１絶縁膜３０の膜厚は、例えば８５０ｎｍ程度として成膜すればよい。
【００９４】
この第１絶縁膜３０は、常法に従って、好ましくは、例えば、オゾン（Ｏ3）を用い、ＴＥＯＳを材料とした常法に従うＣＶＤ法によってＯ3−ＴＥＯＳ系ＢＰＳＧ膜を成膜すればよい。
【００９５】
次いで、第１絶縁膜３０上に、第２絶縁膜３２を、常法に従って形成する。第２絶縁膜３２は、膜厚１００ｎｍ程度のＰ−ＴＥＯＳ膜（シリコン酸化膜）として成膜を行えばよい。従って、第２絶縁膜３２は、常法に従うＣＶＤ法により成膜すればよい。
【００９６】
次に、この第１及び第２絶縁膜３０及び３２に、これらを貫通する複数のコンタクトホールを常法に従って、ホトリソグラフィ工程及びエッチング工程により形成する。このコンタクトホールは、基板面、ゲート電極に至るコンタクトホール、すなわち、既に説明した第１領域１の第１メモリセルコンタクトホール６１ａ、第２領域２の第１ロジック回路コンタクトホール６６ａである。
【００９７】
次いで、図４（Ｂ）に示すように、第１メモリセルコンタクトホール６１ａ、第１ロジック回路コンタクトホール６６ａを介して、コンタクトホールから露出した基板面に対して、常法に従うイオン打ち込み工程及び熱拡散工程を行う。このイオン打ち込み工程は、常法に従って、例えばＰ+、ＢＦ2+といったイオンを打ち込む工程である。然る後、打ち込まれたイオンを熱拡散させる熱拡散工程を行う。この熱拡散工程は、例えば、１０００℃で１０秒程度の加熱処理とすればよい。
【００９８】
この工程により、メモリセル素子拡散領域１２及びロジック回路素子拡散領域２２が形成され、メモリセル素子１０及びロジック回路素子２０が形成される。
【００９９】
次に、これら第１メモリセルコンタクトホール６１ａ、第１ロジック回路コンタクトホール６６ａ内に、図示しない金属膜、すなわち、例えば膜厚１５ｎｍ程度のチタン（Ｔｉ）膜及び膜厚２０ｎｍ程度の窒化チタン（ＴｉＮ）膜の積層構造を常法に従って形成する。
【０１００】
次いで、この金属膜が設けられている第１メモリセルコンタクトホール６１ａ、第１ロジック回路コンタクトホール６６ａを、常法に従って埋め込む。この工程により、第１メモリセルコンタクトホール６１ａ、第１ロジック回路コンタクトホール６６ａは、タングステン（Ｗ）といった導電性材料により埋め込まれ、プラグ６３とされる。
【０１０１】
次に、露出面全面、すなわち第２絶縁膜３２の表面３２ａ上及びプラグ６３の頂面６３ａ上を覆う第３絶縁膜３４を形成する。第３絶縁膜３４は、好ましくは例えば、シリコン窒化膜として成膜する。具体的には、プラズマＣＶＤ法を用い、常法に従って膜厚１００ｎｍ程度に成膜すればよい。
【０１０２】
さらに、第３絶縁膜３４上に、膜厚１５０ｎｍ程度のＰ−ＴＥＯＳ  ＮＳＧ膜を形成する（図示せず。）。このＰ−ＴＥＯＳ  ＮＳＧ膜上に、好ましくは例えば、酸化タンタル膜である第４絶縁膜３６を形成する。第４絶縁膜３６の成膜工程は、ターゲットにタンタル（Ｔａ）、プロセスガスにアルゴン（Ａｒ）／酸素（Ｏ2）の混合ガスを用いる常法に従ったスパッタリング工程により行うのがよい。
【０１０３】
次いで、第４絶縁膜３６上であるメモリセルアレイ領域１に、常法に従って、強誘電体キャパシタ構造体４０を形成する。
【０１０４】
具体的には、常法に従い、プラチナ等を用いる下部電極４２、既に説明したＳＢＴといった膜材料を用いる強誘電体層４４及びプラチナ等の膜材料を用いる上部電極４６を、順次に成膜して積層する。
【０１０５】
プラチナ膜の成膜は、例えばターゲットにプラチナを用い、プロセスガスにアルゴンを用いる常法に従うスパッタリング工程により、任意好適な膜厚で成膜すればよい。ＳＢＴ膜の成膜は、常法に従って、スピン塗布工程と焼成工程を所望の膜厚に達するまで繰り返すことにより行うことができる。然る後、常法に従ってホトリソグラフィ工程及びエッチング工程を行うことにより、メモリセルアレイ領域１にマトリクス状に形成される複数の強誘電体キャパシタ構造体４０を形成する。
【０１０６】
次いで、第５絶縁膜５０を成膜する。この第５絶縁膜５０は、メモリセルアレイ領域１及びロジック回路領域２にわたって形成する。すなわち、第５絶縁膜５０は、強誘電体キャパシタ構造体４０を覆うように、形成する。第５絶縁膜５０は、例えば、ＴＥＯＳを材料として形成されるシリコン酸化膜である。この第５絶縁膜５０は、従来公知のプラズマＣＶＤ法により形成すればよい。
【０１０７】
引き続き、図４（Ｃ）に示すように、第５絶縁膜５０の表面５０ａ、すなわちメモリセルアレイ領域１及びロジック回路領域２には、常法に従ってコンタクトホールを形成する。メモリセルアレイ領域１には、強誘電体キャパシタ構造体４０に至る、キャパシタコンタクトホール６２ａ及びメモリセル素子１０に接続されているプラグ６３の頂面６３ａに至る（露出させる）第２メモリセルコンタクトホール６１ｂを開口して形成する。ロジック回路領域２の第５絶縁膜５０の表面５０ａには、ロジック回路素子２０と接続されているプラグ６３の頂面６３ａに至る第２ロジック回路コンタクトホール６６ｂを形成する。
【０１０８】
これらコンタクトホールの形成工程は、従来公知のホトリソグラフィ工程及びエッチング工程により、常法に従って行うことができる。また、コンタクトホールの形成工程終了後、いわゆる回復アニール工程が行われる。すなわち、酸素（Ｏ2）雰囲気下、６００℃〜７５０℃で０．５時間〜１時間の加熱処理が行う。この工程により、プラズマダメージにより劣化した強誘電体層４４の電気的特性が回復する。
【０１０９】
次に、これらのコンタクトホール内に、バリアメタル６７を形成する。このバリアメタル６７は、後述する配線層７０のパターニング工程により、同時にパターニングされるが、この時点では、露出面全面に形成する。具体的には、膜厚１５０ｎｍ程度の窒化チタン（ＴｉＮ）膜として成膜する。バリアメタル６７は、例えばターゲットとしてチタン（Ｔｉ）、プロセスガスとして窒素（Ｎ2）ガスを用いる従来公知のスパッタリング工程により形成することができる。また、バリアメタル６７は、窒化タンタル（ＴａＮ）膜とすることもできる。この場合には、ターゲットとしてタンタルを用い、アルゴン／窒素混合ガスを用いる従来公知のスパッタリング工程により形成すればよい。窒化タンタル膜は、窒化チタン膜と比較して、上部電極４６の材料としてプラチナ及び配線層７０の材料としてアルミニウム合金を使用した場合に、後工程である熱処理工程において、これらが互いに反応してしまう現象をより効果的に防止することができる。
【０１１０】
次いで、バリアメタル６７により覆われたコンタクトホールを埋め込んで、バリアメタル６７上に、配線層７０を形成する。
【０１１１】
具体的には、既に説明したアルミニウム合金等を用いて、バリアメタル６７上に、常法に従って導体膜（配線層７０に相当する。図示せず。）を形成する。次いでこの導体膜上に例えば窒化チタン膜からなる反射防止膜７１を積層する。
【０１１２】
この配線層７０となる導体膜の成膜は、ターゲットとしてアルミニウム合金を使用し、プロセスガスとしてアルゴンガスを使用する常法に従うスパッタリング工程により形成すればよい。
【０１１３】
反射防止膜７１は、バリアメタル６７と同様に、例えばターゲットとしてチタン（Ｔｉ）、プロセスガスとして窒素（Ｎ2）ガスを用いる従来公知のスパッタリング工程により形成すればよい。
【０１１４】
次いで、図４（Ｃ）に示すように、反射防止膜、導体膜及びバリアメタル６７を、従来公知のホトリソグラフィ工程及びエッチング工程によりパターニングして、配線層７０を形成する。
【０１１５】
上述したように配線層７０は、第１配線部７２及び第２配線部７４を含んでいる。
【０１１６】
第１配線部７２は、第５絶縁膜５０の表面５０ａであって、メモリセルアレイ領域１内にある第１部分表面領域５０ａａ上に延在させて形成する。第１配線部７２は、メモリセルアレイ領域のプラグ６３又は強誘電体キャパシタ構造体４０に電気的に接続して形成する。
【０１１７】
また、第２配線部７４は、第５絶縁膜５０の表面５０ａのロジック回路領域２内である第２部分表面領域５０ａｂに延在させて形成する。第２配線部７４は、ロジック回路領域２のプラグ６３に電気的に接続して形成する。なお、これら第１及び第２配線部７２及び７４は、配線層７０内では互いに電気的に接続されることはないが、第５絶縁膜５０上の同一平面上、すなわち、表面５０ａ上に、同時に形成する。
【０１１８】
この配線層７０の形成工程によっても強誘電体層４４の電気的特性の劣化が懸念されるため、引き続いて、酸素雰囲気下、４００℃で３０分間の加熱処理を行う。
【０１１９】
次に、図５（Ａ）に示すように、原子層成膜法により、５ｎｍ〜５０ｎｍの膜厚を有する酸化アルミニウムの薄膜であるバリア膜９０を成膜する。バリア膜９０は、半導体ウェハ１１上の全面、すなわち、メモリセルアレイ領域１及びロジック回路領域２上にわたって、配線層７０を覆って形成する。
【０１２０】
ここで、原子層成膜法の詳細につき説明する。
【０１２１】
この発明のバリア膜９０である酸化アルミニウム膜の形成には、プロセス中に、強誘電体層４４が水素又は水分により劣化してしまうのを防ぐため、オゾン（Ｏ3）を用いる原子層成膜法が適用される。
【０１２２】
原子成膜法は、単原子層を１層ずつ、所望の膜厚に達するまで積層する成膜方法である。従って、原子成膜法によるバリア膜９０の形成工程は、複数のサブステップからなる単原子層の成膜ステップを、所望の膜厚に達するまで複数回繰り返す形成工程である。
【０１２３】
この成膜ステップは、具体的には、真空チャンバを用い、基板温度を２００℃〜４００℃程度の範囲に設定して、０．１３３Ｐａ（パスカル）（１×１０-3ｔｏｒｒ）程度でチャンバ内を真空引きしつつ、（１）窒素キャリア流量を１００〜７００ｓｃｃｍとし、導入時間を５０〜５００ｍｓ（ミリ秒）として、トリエチルアルミニウムガスが充填されているボンベ容器の温度を３０℃として、トリエチルアルミニウムガスをチャンバ内に導入するサブステップと、（２）流量を２００〜１４００ｓｃｃｍとして、窒素ガスをチャンバ内に導入するサブステップと、（３）窒素キャリア流量を１００〜７００ｓｃｃｍとし、導入時間を５０〜５００ｍｓとして、酸素濃度に対する濃度が１０％〜２５％の範囲であるオゾンガスをチャンバ内に導入するサブステップと、（４）流量を２００〜１４００ｓｃｃｍとして、窒素ガスをチャンバ内に導入するサブステップとを含んでいる。
【０１２４】
膜質の向上という観点から考えると、成膜工程中の半導体基板、すなわち配線層７０の形成工程までが終了した製造途中の半導体基板の温度を、好ましくは例えば３５０℃程度まで上昇させれば、より良好な膜質の酸化アルミニウム膜が得られるものと考えられる。
【０１２５】
この成膜ステップにおいて、トリエチルアルミニウムガス、オゾンガスの導入は、酸化アルミニウム膜が形成される配線層７０及び第５絶縁膜５０の露出面に対するトリエチルアルミニウム及びオゾンの吸着が十分に飽和する条件とされる。
【０１２６】
バリア膜９０として所望の膜厚を得るためには、このステップを複数回繰り返すことにより、単原子層を複数層積層すればよい。
【０１２７】
なお、図３を参照して説明した第２の実施の形態の強誘電体メモリ装置を製造する場合でも同様のステップを複数回繰り返すことにより成膜しつつ、溝部５２を埋め込んで埋込み部９２を形成すればよい。
【０１２８】
この発明の要旨ではないので詳細な説明は省略するが、この配線層７０を第１配線層として、配線層７０より上側に、例えば、バリア膜９０を貫通するヴィアを設け、さらに配線層７０と電気的に接続される、第２、第３の配線層を形成し、多層配線構造とする。
【０１２９】
然る後、図５（Ｂ）に示すように、スクライブラインＬ１に沿って、従来公知のダイシング装置を用いてダイシングすることにより、個片化する。
【０１３０】
このようにして、いわゆる（半導体）チップの形態を有し、それぞれ同一の構造を有する複数個の強誘電体メモリ装置１００を１枚のウェハ１１から製造することができる。
【０１３１】
（実施例）
ここで、図２を参照して説明したＡＬＤ法により成膜された酸化アルミニウム膜の具体的な成膜条件を１実施例として説明する。
【０１３２】
まず、半導体基板の温度を３００℃とし、チャンバ内を真空引きした。（１）窒素キャリア流量を２５０ｓｃｃｍとし、導入時間を１２５ｍｓとし、トリエチルアルミニウムガスが充填されているボンベ容器の温度を３０℃として、トリエチルアルミニウムガスをチャンバ内に導入した。（２）流量を１２００ｓｃｃｍとし、導入時間を１２５ｍｓとして窒素ガスをチャンバ内に導入した。（３）窒素キャリア流量を６００ｓｃｃｍとし、導入時間を２５０ｍｓとして、酸素濃度に対する濃度が２０％の範囲であるオゾンガスをチャンバ内に導入した。（４）流量を１２００ｓｃｃｍとして、窒素ガスをチャンバ内に導入した。
【０１３３】
以上の（１）〜（４）のサブステップを含むステップを、５０ｎｍの膜厚に達するまで繰り返すことにより、図２を参照して説明した、膜厚５０ｎｍの酸化アルミニウム膜を得た。
【０１３４】
（水素及び水分拡散抑制効果の評価）
ここで、図６を参照して、上述した実施例と同一の成膜工程により得られた酸化アルミニウム膜の水素及び水分拡散抑制効果につき説明する。
【０１３５】
図６は、ＡＬＤ法により形成された酸化アルミニウム膜の水素（Ａ図）及び水分（Ｂ図）の拡散防止効果をそれぞれ昇温脱離ガス分析法（ＴＤＳ法）により評価した結果を示すグラフである。
【０１３６】
評価サンプルとして、シリコン基板上に、６００ｎｍの膜厚でＴＥＯＳを材料とするシリコン酸化膜を成膜し、このシリコン酸化膜上に、５０ｎｍの膜厚で酸化アルミニウム膜を成膜した構造体を用いた（図示しない。）。なお、対照として、シリコン酸化膜上に酸化アルミニウム膜を有しない構造体を用いた（図示しない。）。
【０１３７】
実線で示すグラフａは酸化アルミニウム膜を成膜した構造体の分析結果を示し、点線で示すグラフｂは酸化アルミニウム膜を有しない構造体の分析結果を示している。
【０１３８】
グラフの横軸は温度（℃）を示し、縦軸は対数任意単位（ａ，ｕ）の強度を示している。
【０１３９】
（Ａ）図より明らかなように、酸化アルミニウム膜を有しない構成（グラフｂ）では、約２５０℃以上の温度で強度が増加している、すなわちシリコン酸化膜からの水素の放出が検出されていることがわかる。一方、酸化アルミニウム膜を有する構成（グラフａ）では、約７００℃程度まで水素の放出が抑制している。
【０１４０】
また、（Ｂ）図より明らかなように、５００℃程度までは、酸化アルミニウム膜を有しない構成（グラフｂ）よりも酸化アルミニウム膜を有する構成（グラフａ）は、シリコン酸化膜からの水分の放出を抑制している。
【０１４１】
この発明の強誘電体メモリの製造工程においては、バリア膜（酸化アルミニウム膜）の形成工程終了後には、４００℃を超える加熱処理が行われることはほとんどないと考えられる。従って、ＡＬＤ法により形成された良好な膜質を有するバリア膜は、５０ｎｍ程度の膜厚で必要十分な水素及び水分の拡散防止効果を有しているといえる。
【０１４２】
〈第２の実施の形態の強誘電体メモリ装置の製造方法〉
次に、図７を参照して、第２の実施の形態の強誘電体メモリ装置１００の製造方法例について説明する。
【０１４３】
なお、この例の製造方法は、図３を参照して既に説明した溝部５２の形成工程及びこの溝部５２を埋め込む埋め込み部９２の形成工程（バリア膜９０の成膜工程）にのみ特徴を有している。従って、第１の実施の形態と同様の工程については、その詳細な説明を省略する。
【０１４４】
図７（Ａ）及び（Ｂ）は、ウェハレベルで製造途中の強誘電体メモリ装置を、図３（Ａ）のＡ−Ａ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な製造工程の説明図である。
【０１４５】
図４（Ｃ）を参照して説明した配線層７０の形成工程までを同様にして行う。
【０１４６】
引き続き、図７（Ａ）に示すように、第５絶縁膜５０に、既に説明した閉環状の溝部５２を形成する。
【０１４７】
溝部５２は、スクライブラインＬ１により区画されるチップ領域内、すなわち、スクライブラインＬ１より内側を、スクライブラインＬ１に沿って囲む形状として形成する。
【０１４８】
具体的には、従来公知のホトリソグラフィ工程及びエッチング工程により常法に従って形成すればよい。
【０１４９】
溝部５２の形成後、既に説明した強誘電体層４４の電気的特性の劣化を回復させるための酸素雰囲気下、４００℃で３０分間の加熱処理を行えばよい。
【０１５０】
次いで、図７（Ｂ）に示すように、バリア膜９０をＡＬＤ法により成膜する。この工程により、バリア膜９０の一部分が溝部５２を埋め込んで埋め込み部９２を形成する。
【０１５１】
この発明の強誘電体メモリ装置１００の製造方法によれば、バリア膜の形成工程をＡＬＤ法により行うので、いわゆるチャージアップを防止しつつ直接的にバリア膜で配線層を覆うことができる。従って、ゲート絶縁膜の破壊を防止するために必須であったライナー酸化膜の形成工程及び従来必要とされていた条件でのアニール工程は必要なくなる。従って、ライナー酸化膜の形成に伴う強誘電体メモリセルアレイの初期特性の劣化がない強誘電体メモリ装置１００を、より簡易な工程で提供することができる。
【０１５２】
また、ＡＬＤ法により形成されたバリア膜は、従来の例えばスパッタ法により形成された膜と比較して膜密度をより高め、かつ段差被覆性をより良好にすることができるので、膜厚のより薄い膜として成膜することができる。従って、例えば、より多層の配線構造を形成する場合でも装置の電気的特性をより良好なものとすることができる。
【０１５３】
さらに、アンテナ比を考慮する必要がなくなるので、配線レイアウト設計の自由度が向上する。すなわち、配線設計を最適化できるので、配線にかかる電気的特性がより向上した強誘電体メモリ装置を提供することができる。
【０１５４】
結果として、製造される強誘電体メモリ装置の歩留まりが向上する。
【図面の簡単な説明】
【０１５５】
【図１】（Ａ）図は、この発明の第１の実施の形態の強誘電体メモリ装置の構成要素を説明するための概略的な平面図である。（Ｂ）図は、（Ａ）図のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。
【図２】この発明の強誘電体メモリ装置の断面を透過型電子顕微鏡を用いて撮影した写真図である。
【図３】（Ａ）図は、この発明の第２の実施の形態の強誘電体メモリ装置の構成要素を説明するための概略的な平面図である。（Ｂ）図は、（Ａ）図のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。
【図４】（Ａ）、（Ｂ）及び（Ｃ）図は、ウェハレベルで製造途中の強誘電体メモリ装置を、図１（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口で示す概略的な製造工程の説明図である。
【図５】（Ａ）及び（Ｂ）図は、図４に続く、概略的な製造工程の説明図である。
【図６】（Ａ）及び（Ｂ）図は、酸化アルミニウム膜の水素及び水分拡散抑制効果の評価を示すグラフである。
【図７】（Ａ）及び（Ｂ）図は、ウェハレベルで製造途中の強誘電体メモリ装置を、図３（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口で示す概略的な製造工程の説明図である。
【符号の説明】
【０１５６】
１００：強誘電体メモリ装置（強誘電体メモリ）
１：メモリセルアレイ領域（第１領域）
２：ロジック回路領域（第２領域）
５：フィールド酸化膜
１０：メモリセル素子
１１：半導体基板
１２：メモリセル拡散領域
１４：メモリセルゲート絶縁膜
１６：メモリセルゲート電極
２０：ロジック回路素子
２２：ロジック回路素子拡散領域
２４：ロジック回路素子ゲート絶縁膜
２６：ロジック回路素子ゲート電極
３０：第１絶縁膜（下側絶縁膜）
３２：第２絶縁膜
３２ａ：表面
３４：第３絶縁膜（下側水素バリア膜）
３６：第４絶縁膜
４０：強誘電体キャパシタ構造体
４２：下部電極
４４：強誘電体層
４６：上部電極
５０：第５絶縁膜（上側絶縁膜）
５０ａ：表面
５０ａａ：（第５絶縁膜の）第１部分表面領域
５０ａｂ：（第５絶縁膜の）第２部分表面領域
５２：溝部
６１ａ：第１メモリセルコンタクトホール
６１ｂ：第２メモリセルコンタクトホール
６２ａ：キャパシタコンタクトホール
６３：プラグ（配線構造）
６３ａ：頂面
６６ａ：第１ロジック回路コンタクトホール
６６ｂ：第２ロジック回路コンタクトホール
６７：バリアメタル
７０：配線層
７１：反射防止膜
７２：第１配線部
７２ａ、７４ａ：上面
７４：第２配線部
９０：バリア膜（上側水素バリア膜）
９２：埋込み部
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図２】
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