(57)【要約】【課題】  セルごとのカップリング比のばらつきを抑制した信頼性の高い高集積化が可能な不揮発性半導体記憶装置の製造方法を提供すること。【解決手段】  本発明の一実施例に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜、第１のシリコン膜及び第２の絶縁膜を順に形成する工程と、基板上の一部領域の第２の絶縁膜、第１のシリコン膜、第１の絶縁膜及び半導体基板の一部を順次除去してトレンチを形成する工程と、トレンチ内部を含む（あるいは、トレンチ内部が埋まるように）半導体基板上全面に第３の絶縁膜を形成する工程と、第２の絶縁膜が露出するように第３の絶縁膜の一部を除去する工程と、第２の絶縁膜層を除去し、第１のシリコン膜を露出する工程と、第１のシリコン膜上に第２のシリコン膜を選択的に形成する工程と、第２のシリコン膜を平坦化するようにその一部を除去する工程とを具備することを特徴とする。【選択図】  図６
2006294813.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜、第１のシリコン膜及び第２の絶縁膜を順に形成する工程と
、
前記半導体基板上の一部領域にある前記第２の絶縁膜、前記第１のシリコン膜、前記第１
の絶縁膜及び前記半導体基板の一部を順次除去してトレンチを形成する工程と、
前記トレンチの内部を含んで前記半導体基板全面に第３の絶縁膜を形成し、前記第２の絶
縁膜が露出するように前記第３の絶縁膜の一部を除去する工程と、
前記第２の絶縁膜を除去し、前記第１のシリコン膜を露出する工程と、
前記第１のシリコン膜上に第２のシリコン膜を選択的に形成する工程と、
前記第２のシリコン膜を平坦化するように、その一部を除去する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第２のシリコン膜中にはゲルマニウムが添加されていることを特徴とする請求項１に
記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
半導体基板上に第１の絶縁膜、第１のシリコン膜及び第２の絶縁膜を順に形成する工程と
、
前記半導体基板上の一部領域にある前記第２の絶縁膜、前記第１のシリコン膜、前記第１
の絶縁膜及び前記半導体基板の一部を順次除去してトレンチを形成する工程と、
前記トレンチの内部を含んで前記半導体基板全面に第３の絶縁膜を形成し、前記第２の絶
縁膜が露出するように前記第３の絶縁膜の一部を除去する工程と、
前記第２の絶縁膜を除去し、前記第１のシリコン膜を露出する工程と、
前記第１のシリコン膜上にシリコンゲルマニウム膜を選択的に形成する工程と、
前記シリコンゲルマニウム膜上に第２のシリコン膜を選択的に形成する工程と、
前記第２のシリコン膜を平坦化するように、その一部を除去する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１のシリコン膜を露出する工程の後、前記第３の絶縁膜をエッチングにより後退さ
せる工程
を更に具備することを特徴とする請求項１、２又は３に記載の不揮発性半導体記憶装置の
製造方法。
【請求項５】
前記トレンチを形成する工程の後、前記第２絶縁膜の一部を除去し、第１のシリコン膜の
上部の一部を露出させる工程を更に具備することを特徴とする請求項1乃至４の何れか一
に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、電源の供給がなくても記憶を保持できるため、マルチメディアカー
ド用の記憶素子として広く普及している。近年、フラッシュメモリ更なる大容量化が望ま
れており、大容量化を実現するためにフラッシュメモリをさらに高集積化する必要がある
。
【０００３】
フラッシュメモリの高集積化の方法の一つとして、下記特許文献１及び特許文献２に記載
されているように、フローティングゲートのシリコン層を二層に分けて成膜し、一層目の
シリコン層の形成後に素子分離を行い、続いて二層目のシリコン層を形成する工程におい
て、一層目のシリコン層上にのみ、二層目のシリコン層を自己整合的且つ選択的に堆積さ
せる方法が提案されている。
【０００４】
これら特許文献１及び特許文献２に開示されている方法は、二層目のシリコン層を素子分
離用絶縁膜上に横方向に拡張させて成長し、フローティングゲートを形成することを特徴
としている。これらの方法を用いれば、フローティングゲートをトンネル絶縁膜の幅より
も大きく、且つ隣接するフローティングゲート間の距離を最小線幅よりも小さくすること
ができ、結果的に大きなカップリング比を実現することができる。また、これらの方法を
用いることにより、必然的にフローティングゲート端が丸みを帯びる構造を有することに
なるため、フローティングゲートに電界集中が起こりにくくなる。
【０００５】
また、フラッシュメモリの高集積化の方法の一つとして、下記特許文献３に記載されてい
るように、トンネルゲート絶縁膜を形成後、素子分離を行い、フローティングゲートを形
成するという方法が提案されている。
【特許文献１】特開２００１−１１８９４４号公報
【特許文献２】特開２００３−７８６９号公報
【特許文献３】特開２００１−２８４５５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、セルごとのカップリング比のばらつきを抑制した、信頼性の高い高集積化が可
能なフラッシュメモリ等の不揮発性半導体記憶装置の製造方法を提供することを目的とす
る。
【課題を解決するための手段】
【０００７】
本発明の一形態によると、半導体基板上に第１の絶縁膜、第１のシリコン膜及び第２の絶
縁膜を順に形成する工程と、前記半導体基板上の一部領域にある前記第２の絶縁膜、前記
第１のシリコン膜、前記第１の絶縁膜及び前記半導体基板の一部を順次除去してトレンチ
を形成する工程と、前記トレンチの内部を含んで前記半導体基板全面に第３の絶縁膜を形
成し、前記第２の絶縁膜が露出するように前記第３の絶縁膜の一部を除去する工程と、前
記第２の絶縁膜層を除去し、前記第１のシリコン膜を露出する工程と、前記第１のシリコ
ン膜上に第２のシリコン膜を選択的に形成する工程と、前記第２のシリコン膜を平坦化す
るように、その一部を除去する工程と、を具備することを特徴とする不揮発性半導体記憶
装置の製造方法が提供される。
【０００８】
また、本発明の一形態によると、半導体基板上に第１の絶縁膜、第１のシリコン膜及び第
２の絶縁膜を順に形成する工程と、前記半導体基板上の一部領域にある前記第２の絶縁膜
、前記第１のシリコン膜、前記第１の絶縁膜及び前記半導体基板の一部を順次除去してト
レンチを形成する工程と、前記トレンチの内部を含んで前記半導体基板全面に第３の絶縁
膜を形成し、前記第２の絶縁膜が露出するように前記第３の絶縁膜の一部を除去する工程
と、前記第２の絶縁膜層を除去し、前記第１のシリコン膜を露出する工程と、前記第１の
シリコン膜上にシリコンゲルマニウム膜を選択的に形成する工程と、前記シリコンゲルマ
ニウム膜上に第２のシリコン膜を選択的に形成する工程と、前記第２のシリコン膜を平坦
化するように、その一部を除去する工程と、を具備することを特徴とする不揮発性半導体
記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明の不揮発性半導体記憶装置の製造方法によると、セルごとのカップリング比のばら
つきを抑制した、信頼性の高い高集積化が可能なフラッシュメモリを提供することができ
る。
【発明を実施するための最良の形態】
【００１０】
上述の特許文献１及び特許文献２に開示されている方法では、選択成長によって成膜され
るシリコン表面は、その材料が多結晶であるがゆえに必然的に凹凸が激しく、個々のセル
ごとのインターポリ絶縁膜との面積にはばらつきが生じるため、セルごとのカップリング
比にもばらつきが生じてしまうという問題があった。また、これらの方法では、カップリ
ング比の大きさとフローティングゲート間隔はトレードオフの関係にあり、素子密度が高
くなるにつれてカップリング比を大きく取りにくくなり、カップリング比を増加させる限
界が生じるという問題があった。
【００１１】
また、上述の特許文献３に開示されている方法を用いた場合、メモリセルの微細化に伴い
、フローティングゲートに用いる二層目の多結晶シリコン層に空洞が残ってしまい、高品
質のメモリセルを作製することができないという問題があった。この二層目の多結晶シリ
コン層中の空洞をなくすためには、酸化膜層の端をエッチングにより丸める、あるいは二
層目の多結晶シリコン層を堆積した後に、一旦、二層目の多結晶シリコン層をエッチング
してから三層目の多結晶シリコン層を堆積させる、等の方法が考えられるが、何れの方法
もプロセスが長時間化・複雑化してしまうという問題があった。また、従来、二層目の多
結晶シリコン層の堆積後、その表面をエッチング除去することにより、二層目の多結晶シ
リコン層と素子分離領域との高さを揃えていたが、この工程によっては、面積の大きい素
子分離領域上に堆積した多結晶シリコン層を完全に取り除くことが困難で、隣り合うメモ
リセル同士で互いのフローティングゲートが短絡（ショート）してしまうという問題があ
った。更に、特許文献３に開示されている方法を用いた場合は、フローティングゲートの
側面と上端の成す角が尖っている為、デバイス動作時にフローティングゲートに電界集中
が起こりやすく、デバイス特性が劣化しやすいという問題があった。
【００１２】
以下、本発明の実施例に係る不揮発性半導体記憶装置の製造方法について、図面を参照し
ながら詳細に説明する。なお、実施例においては、本発明の不揮発性半導体記憶装置及び
その製造方法の例を示しており、本発明の不揮発性半導体記憶装置及びその製造方法は、
それら実施例に限定されるわけではない。
【実施例１】
【００１３】
図１乃至図６を参照する。図１乃至図６には、本発明の本実施例に係る不揮発性半導体記
憶装置の製造工程が示されている。
【００１４】
まず、図１を参照する。図１（ａ）に示すとおり、シリコン基板１上に第１の絶縁膜とし
てトンネル絶縁膜となる熱酸化膜１０を厚さ９ｎｍで形成した後、第１のシリコン膜（Ｓ
ｉ膜）１１を厚さ４０ｎｍで形成し、続いて第２の絶縁膜として、例えば、窒化珪素膜（
ＳｉＮ膜）１２を厚さ１５０ｎｍで形成する。なお、この第１のシリコン膜１１は燐が添
加されていても、されていなくてもよい。また、この第１のシリコン膜１１は、アモルフ
ァスシリコンであっても多結晶シリコンであってもよい。第１のシリコン膜１１がアモル
ファスシリコンの場合には、表面の凹凸が少なく、表面上に形成した第１の絶縁膜１２の
表面も平坦にできるため、ラインエッジラフネス(Line Edge Roughness: LER)などの後工
程での加工端におけるゆらぎを低減することができる。一方、第１のシリコン膜１１が多
結晶シリコンの場合には、アモルファスシリコンに比較して密度が高いため、後工程での
高精度の加工が可能である。また、第１のシリコン膜１１がアモルファスシリコンであっ
た場合でも、第２の絶縁膜１２であるＳｉＮ膜を堆積する際の熱工程で結晶化し、多結晶
シリコン膜となる。
【００１５】
次に、図１（ｂ）に示すとおり、マスク材２１を堆積する。その後、図２（ｃ）に示すと
おり、パターンニングを行い、第２の絶縁膜であるＳｉＮ膜１２、第１のシリコン膜１１
、第１の絶縁膜１０、シリコン基板１を反応性イオンエッチング（Reactive Ion Etching
；RIE）によりエッチング除去し、素子分離領域ａ及びｂとなる部分を形成する。この素
子分離領域ａ及びｂは非活性領域となり、それ以外のトランジスタとして機能する領域が
活性領域となる。ここで、図２（ｃ）において、「Ａ」で示す部分の拡大図を図３（ａ）
に示す。図２（ｃ）に示す工程において、次の工程における素子分離用絶縁膜の埋め込み
特性を良くするため、ＳｉＮ膜１２及びシリコン基板１には、順テーパー（θ＝０.３°
〜５°、代表的には約３°)を設けてもよい。
【００１６】
次に、図２（ｄ）に示すとおり、マスク材２１を剥離した後、素子分離領域ａ及びｂに素
子分離用絶縁膜２２ａ及び２２ｂを堆積し、その後ＳｉＮ膜をストッパーとしてＣＭＰ（
ＣＭＰ：Chemical Mechanical Polish）等の研磨技術やエッチバック等の方法によって、
エッチング除去し、ＳｉＮ膜１２の表面と素子分離用絶縁膜２２ａ及び２２ｂの表面の高
さを揃える。本実施例においては、ＣＭＰを用いた。特に研磨技術を用いる方法としてＣ
ＭＰを用いる場合には、研磨後の表面を平滑かつストッパーと表面の高さをそろえること
ができるため、セル間のばらつきを小さくできるという利点がある。このとき、素子分離
用絶縁膜２２ｂの表面は余分に削られるため、所謂ディッシングが生じる場合がある。デ
ィッシングは素子分離領域の面積が大きければ大きいほど顕著に現れる。また、この図２
（ｄ）に示す工程でＳｉＮ膜１２も約１０ｎｍ削られることになる。
【００１７】
次に、図４（ｅ）に示すとおり、ＳｉＮ膜１２をリン酸ウェットエッチングにより除去す
る。素子分離領域ａ及びｂに順テーパー（代表的にはθ＝約３°）が設けられている場合
、ＳｉＮ膜１２が除去された部分である開口領域ｃは逆テーパーになっている。なお、開
口領域ｃの深さは、ＳｉＮ膜１２の厚さと同じ１４０ｎｍであった。
【００１８】
次に、第１のシリコン膜１１の表面に形成された（自然）酸化膜を除去するため、ＤＨＦ
溶液でエッチング処理を行なう。この酸化膜除去処理によって、第１のシリコン膜１１の
表面には、シリコンの結晶が現れる。
【００１９】
次に、図４（ｆ）に示すとおり、その後、基板をＬＰＣＶＤによる成膜装置内に搬送し、
原料ガスとしてジクロルシラン(ＤＣＳ)、塩化水素(ＨＣｌ)、およびフォスフィン(ＰＨ
３)を基板表面に供給し、開口領域ｃに燐が添加された第２のシリコン膜（Ｐ添加Ｓｉ膜
）１３を厚さ１６０ｎｍで成膜した。この成膜において、キャリアガスとして、水素（Ｈ
２）あるいは窒素（Ｎ２）を用いてもよい。この第２のシリコン膜１３は、成膜時におい
て、基板温度は８００℃、圧力は１０Ｔｏｒｒ、ＤＣＳ、ＨＣｌ、およびＰＨ３の流量は
、それぞれ、０.５ｓｌｍ、０.１ｓｌｍ、０.００２ｓｌｍであった。また、成膜速度は
４ｎｍ／ｍｉｎであり、膜中の燐濃度が２×１０２０ｃｍ−３である多結晶シリコンとし
て堆積された。このガス条件の場合には、素子分離用絶縁膜２２ａ及び２２ｂと開口領域
ｃの境界領域における素子分離絶縁膜上へのオーバーグロース（ｏｖｅｒｇｒｏｗｔｈ）
を除いて、素子分離用絶縁膜２２ａ及び２２ｂ上面へのシリコンの堆積は起こらなかった
。一方で、ＨＣｌ流量を0.05slmとした場合、成膜速度は１０ｎｍ／ｍｉｎと増加するが
、図３（ｂ）に示すように、素子分離用絶縁膜２２ａ及び２２ｂ上面に粒状のシリコン膜
２４の堆積が起こった。また、この第２のシリコン膜の成膜においては、さらにモノゲル
マン（ＧｅＨ４）を添加することで、第２のシリコン膜をシリコンゲルマニウム膜として
もよい。この例については、後述する実施例において詳細に述べる。
【００２０】
なお、開口領域ｃが逆テーパー状になっている場合は、第２のシリコン膜の下面の面積は
、その上面の面積より大きくなる。
【００２１】
次に、図５（ｇ）に示すとおり、ＣＭＰのような研磨技術やエッチバック等の表面を平滑
化することが可能な処理により、前記第２のシリコン膜を平坦化するようにその一部を除
去する。この処理により、凹凸のあった第２のシリコン膜１３の表面を平滑化することが
できる。これにより、メモリセルごとに異なっている第２のシリコン膜１３の表面形状を
均一化することができる。特に研磨技術を用いる方法としてＣＭＰを用いる場合には、研
磨後の表面を平滑かつストッパーと表面の高さをそろえることができるため、この上部に
形成する絶縁膜の絶縁耐性を良好なものにできるとともに、セル間のばらつきを小さくで
きるという利点がある。また、この処理により、素子分離用絶縁膜２２ａ及び２２ｂ上に
シリコン膜２４が成長してしまった場合でも、その除去を同時に行うことができる。また
仮に素子分離用絶縁膜２２ａ及び２２ｂ上に亘って第２のシリコン膜１３が成長してしま
っている場合でも、その第２のシリコン膜１３を除去することができるため、隣接する第
２のシリコン膜１３（フローティングゲート）が互いに短絡することを防止することがで
き、電気特性上の不具合が生じることはない。
【００２２】
次に、図５（ｈ）に示すとおり、素子分離用絶縁膜２２ａ及び２２ｂを反応性イオンエッ
チングにより約１００ｎｍ除去する。その後、第２のシリコン膜１３の角部に対して、そ
の曲率半径を増加させるために、ケミカルドライエッチングにより角部のみをエッチング
してもよい。また、その角部をエッチングする代わりに、例えば酸化などの方法によって
、その曲率半径を増加させてもよい。本実施例においては、第２のシリコン膜１３の角の
丸みの曲率半径は、５００ｎｍであった。本実施例における第２のシリコン膜１３の形状
によると、デバイス動作時の電界集中を緩和することができ、メモリセルの安定動作を実
現することができる。
【００２３】
次に、図６（ｉ）に示すとおり、第１のシリコン膜１１及び第２のシリコン膜１３から成
るフローティングゲートと、後に形成するコントロールゲート（制御ゲート）との間のイ
ンターポリ絶縁膜１４を形成する。この絶縁膜１４としては酸化珪素膜／窒化珪素膜／酸
化珪素膜からなる所謂ＯＮＯ膜、あるいはシリコン酸化膜よりも高い誘電率を有する、所
謂高誘電体絶縁膜を用いる。
【００２４】
次に、燐が添加されたシリコン膜（Ｐ添加Ｓｉ膜）１５を厚さ１００ｎｍで形成し、続い
て、タングステンシリサイド膜（ＷＳｉ膜）１６を厚さ８５ｎｍで形成する。これらシリ
コン膜１５及びタングステンシリサイド膜１６は、制御ゲートとなる。
【００２５】
次に、フローティングゲートをメモリセルごとに孤立させ、また制御ゲート用のシリコン
膜１５及びタングステンシリサイド膜１６をパターニングするための反応性イオンエッチ
ングを行なう（図示せず）。
【００２６】
以上の工程をもって、メモリセルトランジスタ領域１００には、メモリセル１０１が形成
され、周辺回路トランジスタ領域２００には、メモリセルトランジスタ１０１を制御する
ための回路を形成する素子等が形成される。
【００２７】
上述した本発明の本実施例に係る不揮発性半導体記憶装置の製造方法には、以下のような
特徴がある。
【００２８】
本発明の本実施例に係る不揮発性半導体記憶装置の製造方法においては、第１のシリコン
膜１１を核とした選択成長により第２のシリコン膜１３を形成している。一方、従来、第
２のシリコン膜を非選択で成長する場合は、特にトレンチを順テーパーで形成し、結果的
に第２のシリコン膜１３を逆テーパーの溝のような開口領域ｃに堆積する場合には、図２
２に示すように、各メモリセルの中央部分の第１のシリコン膜１０３上の第２のシリコン
膜１０４内に空洞１０５が形成されてしまうという問題があった。このような空洞１０５
が形成されると、第２のシリコン膜１０４を平坦化する際、空洞１０５が表面に露出し、
その後に形成されるインターポリ絶縁膜の電気的不良を引き起こす原因となる。しかしな
がら、本発明の本実施例に係る不揮発性半導体記憶装置の製造方法においては、第１のシ
リコン膜１１を核とした選択成長により第２のシリコン膜１３を形成しているので、この
ような空洞が形成されるといった問題は生じない。
【００２９】
また、十分な選択性をもって第２のシリコン膜１３を堆積する場合には、素子分離用絶縁
膜２２ａ及び２２ｂ上にシリコン膜が形成されることを抑制することができ、フローティ
ングゲート同士がショートするという問題も発生しない。仮に第２のシリコン膜１３の形
成に際して選択性が不十分な場合でも、素子分離用絶縁膜２２ａ及び２２ｂ上に形成され
るシリコン２４は粒状であるため、ＣＭＰ等の研磨技術やエッチバック等により処理する
ことで、従来と比較して、この粒状のシリコンを容易に除去することができる。
【００３０】
また不純物をドープした状態で第２のシリコン膜１５を選択的に堆積させることにより、
フローティングゲートの不純物濃度の高濃度化が可能となり、トンネル絶縁膜１０、イン
ターポリ絶縁膜１４の空乏化を抑制することが可能となる。
【００３１】
従来、２層のシリコン膜によりフローティングゲートを形成する場合には、選択成長によ
らず第２のシリコン膜を成長させていたが、選択成長によらずに第２のシリコン膜を成長
する場合には、そのシリコン膜中に高濃度の燐をドーピングするため、0.1Torr程度の圧
力の下で、ＳｉＨ４の供給とＰＨ３の供給とを交互に繰り返すことによる成膜が多くの場
合用いられる。しかしながら、この方法では、第２のシリコン膜が溝部（開口部）の内部
に形成されるものであるため、燐を吸着させるときの溝内部の幅は、もともとの溝の幅よ
りも狭くなってしまうため、その膜中の燐の平均濃度を高めることが困難となる。これに
対して、本発明の本実施例に係る不揮発性半導体記憶装置及びその製造方法によると、第
２のシリコン膜を選択成長させるため、１０Ｔｏｒｒという比較的高い圧力で第２のシリ
コン膜を堆積することが可能となり、ＰＨ３をシリコンのソースガス（例えば、ジクロル
シラン（ＤＣＳ：ＳｉＨ２Ｃｌ２））と同時に供給した場合であっても成膜速度が遅くな
らず、高濃度に燐を含有するシリコン膜を開口部（溝内部）に形成できるようになってい
る。
【００３２】
また、特に、ＳｉＨ４の供給とＰＨ３の供給とを交互に繰り返す従来の成膜方法では、溝
の中にまで燐を十分に供給するためには、第２のシリコン膜をＣＭＰ等の研磨技術で処理
するよりも前の工程として、膜中で燐が十分に拡散するような熱工程が必要となる。一方
、本発明の本実施例に係る不揮発性半導体記憶装置の製造方法によると、元々第２のシリ
コン膜１３の内部に均一に燐が添加されているため、第２のシリコン膜をＣＭＰ等で処理
するよりも前の工程として、燐を拡散させるための熱工程は必要ない。
【００３３】
また、本発明の本実施例に係る不揮発性半導体記憶装置の製造方法によると、第２のシリ
コン膜１３の成膜時に、燐を含んだガスを流すことで、燐の外方拡散による第１のシリコ
ン膜１１又は第２のシリコン膜１３からの燐の脱離を抑制することができる。
【００３４】
また、後述する実施例において、詳細に説明するが、第２のシリコン膜１３をシリコンゲ
ルマニウム膜とした場合には、その選択成長時に素子分離用絶縁膜２２ａ及び２２ｂ上へ
の成長が起こりにくくなる。この結果として、低温で高い速度での選択成長が可能となり
、プロセスの低温化に有利に働く。また、第２のシリコン膜１３をシリコンゲルマニウム
膜とした場合には、フローティングゲート中において、トンネル絶縁膜１０に接した領域
と、インターポリ絶縁膜１４に接した領域とでのゲルマニウム組成を変調することができ
る。シリコンゲルマニウムのバンドギャップは、シリコンのバンドギャップよりも狭いた
め、リーク電流を抑えたいインターポリ絶縁膜１４を流れる電流を少なくしつつ、データ
の書き込み・消去時には電流を流すべきトンネル絶縁膜１０に流れる電流を十分に確保す
ることができる。
【００３５】
また、図４（ｆ）に示すような選択成長により形成した第２のシリコン膜１３は、多結晶
である第１のシリコン膜１１が核となって結晶成長が生じるため、その結晶状態が、第１
の多結晶シリコン１１から引き継いだ、柱状に成長方向に伸びた多結晶シリコンとなる。
つまり、第２のシリコン膜の結晶粒界は、優先的に縦方向の一方向（基板に対して概略垂
直方向）を向くことになる。一般に、多結晶シリコンにおいては、結晶粒界を介した拡散
が起こりやすい。よって、第２のシリコン膜１３が柱状結晶を有する多結晶シリコンであ
る結果として、第２のシリコン膜１３中のドーパントを効率的に第１のシリコン膜１１に
供給・拡散できる。従って、トンネル絶縁膜１０付近に十分に燐を拡散することができ、
トンネル絶縁膜１０に接したフローティングゲート中での空乏化を抑制することができる
ため、トンネル絶縁膜１０の薄膜化が可能となる。一方、従来のように、第２のシリコン
膜を選択成長によって形成せず、非選択で多結晶シリコンを形成する場合には、基板と平
行な方向に結晶成長が進むため、上述したような本発明の本実施例に係る製造方法による
効率的な不純物の拡散は起こらなくなる。
【００３６】
また、素子分離用絶縁膜２２ａ及び２２ｂの埋め込み性を確保するため、本発明の本実施
例に係る不揮発性半導体記憶装置の製造方法では、素子分離領域のための溝の形成におい
て順テーパーとなるようにしてもよい。このように素子分離領域のための溝を順テーパー
とすると、必然的に第２のシリコン膜１３を形成する開口部は逆テーパーとなり、第２の
シリコン膜１３を非選択の条件で堆積する場合には、必然的に第２のシリコン膜１３のフ
ローティングゲートになる領域において空洞が生じてしまうという問題があるが、本発明
の本実施例に係る不揮発性半導体記憶装置及びその製造方法においては、第２のシリコン
膜１３を選択成長させているので、この問題が発生することはない。このようなテーパー
構造を採用することで、フローティングゲートごとに孤立させるための反応性エッチング
工程において、シリコンが残ることなく加工されるため、フローティングゲート同士が電
気的に短絡してしまうような不良が起こりにくくなるという効果がある。
【００３７】
また、本発明の本実施例に係る不揮発性半導体記憶装置及びその製造方法によると、素子
分離用絶縁膜２２ａ及び２２ｂをエッチングにより後退させた後、インターポリ絶縁膜１
４を形成することにより、第２のシリコン膜１３の横方向への成長を利用することなく、
チップデザインとは独立して、その後退量によってカップリング比を任意の高い値に均一
性よく決定することができるという優れた効果を奏する。
【００３８】
なお、本発明の本実施例に係る不揮発性半導体記憶装置の製造方法において、以下の実施
例２乃至８において説明するプロセスを適宜組み合わせて実施することも可能である。
【実施例２】
【００３９】
本実施例においては、上述の実施例１における燐を添加した第２のシリコン膜１３の代わ
りに、ドーパントを意図的に導入していない所謂イントリンシックな第２の多結晶シリコ
ン膜を用いる例について説明する。本発明の本実施例に係る不揮発性半導体記憶装置の製
造方法においては、図１（ａ）〜図４（ｅ）に示す工程については、上述の実施例１にお
いて説明した工程と同様であるので、ここでは改めて説明しない。
【００４０】
図７を参照する。図７（ｆ−１）に示すとおり、基板をＬＰＣＶＤによる成膜装置内に搬
送し、原料ガスとしてジクロルシラン(ＤＣＳ)及び塩化水素(ＨＣｌ)、を基板表面に供給
し、開口領域ｃにドーパントを意図的に導入していない所謂イントリンシックな第２のシ
リコン膜（Ｓｉ膜）１３’を厚さ１６０ｎｍで成膜した。この第２のシリコン膜１３’は
、成膜時において、基板温度は８００℃、圧力は１０Ｔｏｒｒ、ＤＣＳ及びＨＣｌの流量
は、それぞれ、０.５ｓｌｍ、０.１ｓｌｍであった。また、成膜速度は５ｎｍ／ｍｉｎで
ああり、膜中のドーパント濃度が１×１０１９ｃｍ−３以下である多結晶シリコンとして
堆積された。このガス条件の場合には、素子分離用絶縁膜２２ａ及び２２ｂ上面へのシリ
コンの堆積は起こらなかった。一方で、ＨＣｌ流量を0.05slmとした場合、成膜速度は１
２ｎｍ／ｍｉｎと増加するが、図３（ｂ）で示したのと同様に、素子分離用絶縁膜２２ａ
及び２２ｂ上面に粒状の第２のシリコン２４の堆積が起こった。
【００４１】
次に、図７（ｆ−２）に示すように、燐イオンをイオンドーピング処理によって第２のシ
リコン膜１３’に注入する。その後、図８（ｇ−１）に示すとおり、ＣＭＰ等の研磨技術
やエッチバック等の表面の平滑化の可能な処理により、素子分離用絶縁膜２２ａ及び２２
ｂ上に成長したシリコン膜１３’の除去を行う。本実施例においては、ＣＭＰを用いた。
この処理により、凹凸のあった第２のシリコン膜１３’の表面を平滑化することができる
。これにより、メモリセルごとに異なっている第２のシリコン膜１３’の表面形状を均一
化することができる。また、この処理により、仮に素子分離用絶縁膜２２ａ及び２２ｂ上
に亘って第２のシリコン膜１３’が成長してしまっている場合でも、その第２のシリコン
膜１３’を除去することができるため、隣接する第２のシリコン膜１３’（フローティン
グゲート）が互いに短絡することを防止することができ、電気特性上の不具合が生じるこ
とはない。
【００４２】
また、図７（ｆ−２）に示す燐イオンを注入する工程に代えて、ドーパントを含んだガス
中での熱処理を行なようにしてもよい。例えば、不活性ガスあるいは水素で希釈されたＰ
Ｈ３、あるいはＡｓＨ３雰囲気において基板の熱処理を行なう。この熱処理は、イントリ
ンシックな第２のシリコン１３’の成膜と連続して行なってもよい。この熱処理により、
第２のシリコン膜１３’中にドーパントが導入される。この後、図８（ｇ−１）に示す工
程によって、素子分離用絶縁膜２２ａ及び２２ｂ上にオーバーグロースした第２のシリコ
ン膜１３’を除去する。
【００４３】
このようなドーパントを含んだガス中での熱処理によるドーピングは、ガスフェーズドー
ピング（Gas Phase Doping：以下「ＧＰＤ」と言う。）と呼ばれるが、この方法を取るこ
とで、成膜と同時にドーピングを行なう場合に生じてしまう成長速度の低下という問題点
を回避することができる。一方、一般的に、多結晶シリコン上でＧＰＤを行なうと、この
工程が還元性雰囲気での熱処理であるため、多結晶シリコンの流動が生じ、表面が荒れる
という問題点がある。しかしながら、本発明の本実施例に係る不揮発性半導体記憶装置及
びその製造方法によると、ＧＰＤを行なった後に図８（ｇ−１）に示す素子分離用絶縁膜
２２ａ及び２２ｂ上にオーバーグロースした第２のシリコン膜１３’を除去する工程によ
って、ＧＰＤによる第２のシリコン膜１３’の表面の除去することができる。
【００４４】
また、図９（ｆ−１）に示すとおり、基板をＬＰＣＶＤによる成膜装置内に搬送し、原料
ガスとしてジクロルシラン(ＤＣＳ)及び塩化水素(ＨＣｌ)を基板表面に供給し、開口領域
ｃにドーパントを意図的に導入していない所謂イントリンシックな第２のシリコン膜（Ｓ
ｉ膜）１３’を厚さ１６０ｎｍで成膜した後、図９（ｆ−２）に示すとおり、ＣＭＰ等の
研磨技術やエッチバック等の表面の平滑化の可能な処理により、素子分離用絶縁膜２２ａ
及び２２ｂ上に成長したシリコン膜１３’の除去を行うようにしてもよい。その後、図１
０（ｇ−３）に示すように、燐イオンをイオンドーピング処理によって第２のシリコン膜
１３’に注入するようにしてもよい。
【００４５】
本実施例における上述の何れの場合においても、その後の工程は、上述の実施例１と同様
である。
【００４６】
本実施例によると、燐を添加した第２のシリコン膜１３’を形成しなくても、第２のシリ
コン膜１３’を形成した後、イオンドーピング又はＧＰＤによって燐イオンを第２のシリ
コン膜１３’に注入することができ、第２のシリコン膜１３’の不純物濃度を高い精度で
制御することができ、セルごとの特性ばらつきを低減でき、また、成長速度が速く、高い
生産性を得ることができる。
【００４７】
なお、本発明の本実施例に係る不揮発性半導体記憶装置の製造方法において、実施例１及
び後述する実施例３乃至８において説明するプロセスを適宜組み合わせて実施することも
可能である。
【実施例３】
【００４８】
本実施例においては、上述の本発明の実施例１に係る不揮発性半導体記憶装置及びその製
造方法において、素子分離領域ａを形成した後、素子分離用絶縁膜２２ａ及び２２ｂを形
成する前に、ＳｉＮ膜１２をエッチングする例について説明する。なお、本発明の本実施
例に係る不揮発性半導体記憶装置及びその製造方法においては、図１（ａ）〜図２（ｃ）
に示す工程については、上述の実施例１において説明した工程と同様であるので、ここで
は改めて説明しない。
【００４９】
図２（ｃ）に示す工程の後、図１１（ｃ−１）に示すとおり、マスク材２１を除去する。
その後、加熱した燐酸溶液によりＳｉＮ膜１２をエッチングし、その線幅を細める（図１
１（ｃ−２））。この結果として、図１１（ｃ−２）に示したように、素子分離領域ａ及
びｂの上部の幅が広くなる。
【００５０】
次に、図１２（ｄ−１）に示すとおり、素子分離領域ａ及びｂに素子分離用絶縁膜２２ａ
及び２２ｂを堆積し、その後ＳｉＮ膜をストッパーとしてＣＭＰ等の研磨技術やエッチバ
ック等の方法によって、エッチング除去し、ＳｉＮ膜１２の表面と素子分離用絶縁膜２２
ａ及び２２ｂの表面の高さを揃える。このとき、素子分離用絶縁膜２２ｂの表面は余分に
削られるため、所謂ディッシングが生じる場合がある。ディッシングは素子分離領域の面
積が大きければ大きいほど顕著に現れる。また、この図１２（ｄ−１）に示す工程でＳｉ
Ｎ膜１２も約１０ｎｍ削られることになる。図１２（ｄ−１）に示すように、本実施例に
おいては、素子分離用絶縁膜２２ａ及び２２ｂは、それらの上部の幅が広くなる形状とな
る。
【００５１】
次に、図１２（ｅ−１）に示すとおり、ＳｉＮ膜１２をリン酸ウェットエッチングにより
除去する。素子分離領域ａ及びｂに順テーパー（代表的にはθ＝約３°）が設けられてい
る場合、ＳｉＮ膜１２が除去された部分である開口領域ｃは逆テーパーになっている。
【００５２】
次に、第１のシリコン膜１１の表面に形成された（自然）酸化膜を除去するため、ＤＨＦ
溶液でエッチング処理を行なう。この酸化膜除去処理によって、第１のシリコン膜１１の
表面には、シリコンの結晶が現れる。その後の工程ついては、上述の実施例１で説明した
図４（ｆ）〜図６（ｉ）と同様である。
【００５３】
本実施例の不揮発性半導体記憶装置の製造方法によると、このＤＨＦ溶液によるエッチン
グ処理に際し、予め素子分離用絶縁膜２２ａ及び２２ｂの幅を広げてあるため、ＤＨＦ溶
液によるエッチングを行なっても、素子分離用絶縁膜２２ａ及び２２ｂの幅が狭くなりす
ぎることはない。その結果として隣接するフローティングゲート同士が近づきすぎてしま
うことを避けることができ、メモリセル同士の近接効果による干渉という問題を解決する
ことができる。
【００５４】
なお、本発明の本実施例に係る不揮発性半導体記憶装置及びその製造方法において、実施
例１、２及び後述する実施例４乃至８において説明するプロセスを適宜組み合わせて実施
することも可能である。
【実施例４】
【００５５】
本実施例においては、上述の実施例１で説明した図４（ｅ）の工程の後、フローティング
ゲートとなる領域以外の領域にも、第１のシリコンが表面に露出した状態の領域を作成し
ておく。その結果として、フローティングゲートとなる領域以外にも第２のシリコン膜１
３を選択的に堆積させる。このような領域を、広い絶縁膜領域の一部に設けておく。こう
することによって、選択成長の崩れやすい広い絶縁膜領域においても、制御できない選択
崩れが起きることを抑えることができる。
【００５６】
なお、本発明の本実施例に係る不揮発性半導体記憶装置及びその製造方法において、実施
例１乃至３及び後述する実施例５乃至８において説明するプロセスを適宜組み合わせて実
施することも可能である。
【実施例５】
【００５７】
本実施例においては、上述の本発明の実施例１に係る不揮発性半導体記憶装置の製造方法
において、素子分離用絶縁膜２２ａ及び２２ｂを形成し、ＳｉＮ膜１２をリン酸ウェット
エッチングによって除去した後、素子分離用絶縁膜２２ａ及び２２ｂの一部をエッチング
除去する例について説明する。なお、本発明の本実施例に係る不揮発性半導体記憶装置の
製造方法においては、図１（ａ）〜図４（ｅ）に示す工程については、上述の実施例１に
おいて説明した工程と同様であるので、ここでは改めて説明しない。
【００５８】
図４（ｅ）と同様の工程によって、図１３（ｅ）に示すとおり、ＳｉＮ膜１２をリン酸ウ
ェットエッチングにより除去する。素子分離領域ａ及びｂに順テーパー（代表的にはθ＝
約３°）が設けられている場合、ＳｉＮ膜１２が除去された部分である開口領域ｃは逆テ
ーパーになっている。なお、開口領域ｃの深さは、ＳｉＮ膜１２の厚さと同じ１４０ｎｍ
であった。ここで、図１３（ｅ−１）に示すとおり、希弗酸などにより素子分離用絶縁膜
２２ａ及び２２ｂをエッチング除去し、後退させることで、二層目のシリコン膜を形成す
る領域を大きくする。
【００５９】
次に、第１のシリコン膜１１の表面に形成された（自然）酸化膜を除去するため、ＤＨＦ
溶液でエッチング処理を行なう。この酸化膜除去処理によって、第１のシリコン膜１１の
表面には、シリコンの結晶が現れる。
【００６０】
次に、図１４（ｆ−２）に示すとおり、その後、基板をＬＰＣＶＤによる成膜装置内に搬
送し、原料ガスとしてジクロルシラン(ＤＣＳ)、塩化水素(ＨＣｌ)、およびフォスフィン
(ＰＨ３)を基板表面に供給し、開口領域ｃに燐が添加された第２のシリコン膜（Ｐ添加Ｓ
ｉ膜）１３を厚さ１６０ｎｍで成膜した。この第２のシリコン膜１３は、成膜時において
、基板温度は８００℃、圧力は１０Ｔｏｒｒ、ＤＣＳ、ＨＣｌ、およびＰＨ３の流量は、
それぞれ、０.５ｓｌｍ、０.１ｓｌｍ、０.００２ｓｌｍであった。また、成膜速度は４
ｎｍ／ｍｉｎであった。このガス条件の場合には、素子分離用絶縁膜２２ａ及び２２ｂ上
面へのシリコンの堆積は起こらなかった。一方で、ＨＣｌ流量を0.05slmとした場合、成
膜速度は１０ｎｍ／ｍｉｎと増加するが、図３（ｂ）で示したのと同様に、素子分離用絶
縁膜２２ａ及び２２ｂ上面に粒状のシリコン膜２４の堆積が起こった。また、この第２の
シリコン膜１３の成膜においては、さらにモノゲルマン（ＧｅＨ４）を添加することで、
第２のシリコン膜１３をシリコンゲルマニウム膜としてもよい。この例については、後述
する実施例において詳細に述べる。
【００６１】
次に、図１４（ｇ―４）に示すとおり、ＣＭＰ等の研磨技術やエッチバック等の表面を平
滑化することが可能な処理により、素子分離用絶縁膜２２ａ及び２２ｂ上に成長したシリ
コン膜１３の除去を行う。本実施例においては、ＣＭＰを用いた。この処理により、凹凸
のあった第２のシリコン膜１３の表面を平滑化することができる。これにより、メモリセ
ルごとに異なっている第２のシリコン膜１３の表面形状を均一化することができる。また
、この処理により、仮に素子分離用絶縁膜２２ａ及び２２ｂ上に亘って第２のシリコン膜
１３が成長してしまっている場合でも、その第２のシリコン膜１３を除去することができ
るため、隣接する第２のシリコン膜１３（フローティングゲート）が互いに短絡すること
を防止することができ、電気特性上の不具合が生じることはない。
【００６２】
次に、図１５（ｈ−２）に示すとおり、素子分離用絶縁膜２２ａ及び２２ｂを反応性イオ
ンエッチングにより約１００ｎｍ除去する。その後、第２のシリコン膜１３の角部に対し
て、その曲率半径を増加させるために、ケミカルドライエッチングにより角部のみをエッ
チングしてもよい。また、その角部をエッチングする代わりに、例えば酸化などの方法に
よって、その曲率半径を増加させてもよい。本実施例においては、第２のシリコン膜１３
の角の丸みの曲率半径は、５００ｎｍであった。本実施例における第２のシリコン膜１３
の形状によると、デバイス動作時の電界集中を緩和することができ、メモリセルの安定動
作を実現することができる。
【００６３】
次に、図１５（ｉ−１）に示すとおり、第１のシリコン膜１１及び第２のシリコン膜１３
から成るフローティングゲートと、後に形成するコントロールゲート（制御ゲート）との
間のインターポリ絶縁膜１４を形成する。本実施例においては、この絶縁膜１４としては
酸化珪素膜／窒化珪素膜／酸化珪素膜からなる所謂ＯＮＯ膜を用いる。
【００６４】
次に、燐が添加されたシリコン膜（Ｐ添加Ｓｉ膜）１５を厚さ１００ｎｍで形成し、続い
て、タングステンシリサイド膜（ＷＳｉ膜）１６を厚さ８５ｎｍで形成する。これらシリ
コン膜１５及びタングステンシリサイド膜１６は、制御ゲートとなる。
【００６５】
次に、フローティングゲートをメモリセルごとに孤立させ、また制御ゲート用のシリコン
１５及びタングステンシリサイド膜１６をパターニングするための反応性イオンエッチン
グを行なう（図示せず）。
【００６６】
以上の工程をもって、メモリセルトランジスタ領域１００には、メモリセル１０１が形成
され、周辺回路トランジスタ領域２００には、メモリセルトランジスタ１０１を制御する
ための回路を形成する素子等が形成される。
【００６７】
本実施例においては、希弗酸などにより素子分離用絶縁膜２２ａ及び２２ｂをエッチング
除去し、後退させることで、第２のシリコン膜１３を形成するための上面側の面積を増加
させることができ、第２のシリコン膜１３を形成する領域を大きくすることが可能である
。
【００６８】
また、本実施例においては、後述の実施例６で説明する工程を用いても良い。即ち、Ｓｉ
Ｎ膜１２の一部をエッチング除去した後、素子分離用絶縁膜２２ａ及び２２ｂを形成する
ようにしてもよい。こうすることにより、より微細な加工を実現することができる。本発
明の本実施例に係る不揮発性半導体記憶装置で必要とされるラインとスペースの交互パタ
ーンをリソグラフィーにより描画するにおいては、そのラインとスペースの幅が全く同じ
場合に、その描画におけるマージンが最も広くなる。したがって、ＳｉＮ膜１２の一部を
エッチング除去し、リソグラフィーによりラインとスペースが等間隔になるようにマスク
の加工を行い、その後、最上層の膜の加工をＲＩＥで行った後、その側面をエッチングす
る等の処理を行うことにより、等間隔でないラインとスペースを形成する、本発明の本実
施例に係る不揮発性半導体記憶装置の出来上がり時のセル幅と素子分離用絶縁膜を自由に
制御することができる。
【００６９】
なお、燐の導入のために、実施例１で説明したＧＰＤプロセスを行う場合は、ＣＭＰ処理
後にＧＰＤを行う事でフローティングゲート表面からトンネル絶縁膜界面の距離を短くす
ることになり、結果的に短時間の処理で均一な燐をフローティングゲート内に導入するこ
とが可能となる。
【００７０】
後述する実施例６及び７で説明するシリコンゲルマニウムを用いた工程を取り入れても良
い。この場合、第２のシリコン膜１３の代わりに、第２のシリコンゲルマニウム膜５１及
び第３のシリコン膜５２を形成することになる。
【００７１】
なお、本発明の本実施例に係る不揮発性半導体記憶装置の製造方法において、実施例１乃
至４及び後述する実施例７乃至８において説明するプロセスを適宜組み合わせて実施する
ことも可能である。
【実施例６】
【００７２】
本実施例においては、上述の本発明の実施例１に係る不揮発性半導体記憶装置の製造方法
において、ＳｉＮ膜１２のエッチングを行った後、素子分離用絶縁膜２２ａ及び２２ｂを
形成する例について説明する。
【００７３】
まず、図１６を参照する。図１６（ｂ）に示すとおり、シリコン基板１上にトンネル絶縁
膜となる熱酸化膜１０を厚さ９ｎｍで形成した後、第１のシリコン膜（Ｓｉ膜）１１を厚
さ４０ｎｍで形成し、続いて窒化珪素膜（ＳｉＮ膜）１２を厚さ１５０ｎｍで形成する。
なお、この第１のシリコン膜１１は燐が添加されていても、されていなくてもよい。次に
、図１６（ｂ）に示すとおり、マスク材を堆積する。
【００７４】
その後、図１６（ｃ−３）に示すとおり、ＳｉＮ膜１２のパターンニングを行い、素子分
離領域が形成される開口領域ｄを形成する。
【００７５】
次に、図１７（ｃ−４）に示すとおり、ＳｉＮ１２の一部をリン酸ウェットエッチングに
より除去する。この処理を行うことによって、素子分離領域となるべき開口領域ｄが大き
くなる。
【００７６】
その後、図１７（ｃ−５）に示すとおり、パターンニングを行い、シリコン膜１１、シリ
コン基板１０を反応性イオンエッチング（Reactive Ion Etching；RIE）によりエッチン
グ除去し、素子分離領域ａ及びｂとなる部分を形成する。図１７（ｃ−５）に示す工程に
おいて、次の工程における素子分離用絶縁膜の埋め込み特性を良くするため、ＳｉＮ膜１
２及びシリコン基板１には、順テーパー（θ＝０.３°〜５°、代表的には約３°)を設け
てもよい。
【００７７】
以後、上述の実施例１において説明した図２（ｄ）〜図６（ｉ）に示す工程と同様の工程
が行われる。
【００７８】
本実施例においては、ＳｉＮ膜１２の一部をエッチング除去し、素子分離領域となるべき
開口領域ｄを大きくした後、素子分離用絶縁膜２２ａ及び２２ｂを形成しているので、よ
り微細な加工を実現することができる。本発明の本実施例に係る不揮発性半導体記憶装置
で必要とされるラインとスペースの交互パターンをリソグラフィーにより描画するにおい
ては、そのラインとスペースの幅が全く同じ場合に、その描画におけるマージンが最も広
くなる。したがって、ＳｉＮ膜１２の一部をエッチング除去し、リソグラフィーによりラ
インとスペースが等間隔になるようにマスクの加工を行い、その後、最上層の膜の加工を
ＲＩＥで行った後、その側面をエッチングする等の処理を行うことにより、等間隔でない
ラインとスペースを形成する、本発明の本実施例に係る不揮発性半導体記憶装置の出来上
がり時のセル幅と素子分離用絶縁膜を自由に制御することができる。
【００７９】
なお、本発明の本実施例に係る不揮発性半導体記憶装置及びその製造方法において、実施
例１乃至５及び後述する実施例７、８において説明するプロセスを適宜組み合わせて実施
することも可能である。
【実施例７】
【００８０】
本実施例においては、上述の本発明の実施例１に係る不揮発性半導体記憶装置及びその製
造方法において、トンネル絶縁膜上の第１の膜にはシリコンを用い、その上に形成される
第２の膜にはシリコンゲルマニウムを用い、その上に形成される第３の膜にはシリコン膜
を用いることを特徴としている。なお、デバイスの性能的には、インターポリ絶縁膜に接
した部分のシリコン膜は、ゲルマニウムを含有していることが望ましい。一方、プロセス
的には、そのプロセス途中でゲルマニウムが表層部に顔を出していることは望ましくない
。よって、本実施例において説明するように、第２の膜にシリコンゲルマニウムを堆積し
たのち、キャップ膜として第３の層にはシリコン膜を堆積する方法が考えられる。なお、
デバイスの特性を上げつつ、工程をできるだけ簡略化するためには、第１のシリコン膜及
び第２のシリコンゲルマニウム膜からなるフローティングゲートを用いても良い。
【００８１】
本実施例において、第２の膜にシリコンゲルマニウムを用いることにより、シリコンを用
いた場合と同等の選択性を維持したまま、生産性の良好な成膜レートを得ることができる
。シリコンゲルマニウムは、デバイス製造工程においてサーマルバジェットが厳しい場合
に有効な成膜材料である。一方、第１の膜はシリコンであることが望ましい。これは、ト
ンネル絶縁膜にシリコンゲルマニウムを直接成長させようとすると、粒状に成長してしま
う恐れが高くなるからである。また、シリコンゲルマニウムからなる第２の膜上に形成す
る第３の膜は、シリコンであることが望ましい。これは、インターポリ絶縁膜形成時に表
面に露出しているのがシリコンゲルマニウムであると表面流動を起こしやすく、インター
ポリ絶縁膜が均一な厚さでフローティングゲート上に形成されない恐れが高いためである
。
【００８２】
以上の理由から、本実施例においては、フローティングゲートに３層構造を採用し、トン
ネルゲート絶縁膜に近い側から、シリコン／シリコンゲルマニウム／シリコンとなるよう
に形成することを特徴とする。なお、上述したとおり、フローティングゲートに２層構造
を採用し、トンネルゲート絶縁膜に近い側から、シリコン／シリコンゲルマニウムとなる
ように形成するようにしてもよい。以下、その製造工程について詳細に説明する。なお、
本発明の本実施例に係る不揮発性半導体記憶装置及びその製造方法においては、図１（ａ
）〜図４（ｅ）に示す工程については、上述の実施例１において説明した工程と同様であ
るので、ここでは改めて説明しない。
【００８３】
まず、図４（ｅ）の工程を終えた基板に、第１のシリコン膜１１の表面に形成された（自
然）酸化膜を除去するため、ＤＨＦ溶液でエッチング処理を行なう。この酸化膜除去処理
によって、第１のシリコン膜１１の表面には、シリコンの結晶が現れる。
【００８４】
次に、図１８を参照する。図１８（ｆ−３）に示すように、その後、基板をＬＰＣＶＤに
よる成膜装置内に搬送し、原料ガスとしてジクロルシラン(ＤＣＳ)、塩化水素(ＨＣｌ)、
ゲルマン（ＧｅＨ４）およびフォスフィン(ＰＨ３)を基板表面に供給し、開口領域ｃに燐
が添加された第２のシリコンゲルマニウム膜（Ｐ添加ＳｉＧｅ膜）５１を厚さ１４０ｎｍ
で成膜した。この第２のシリコンゲルマニウム膜５１は、成膜時において、基板温度は７
００〜７５０℃、圧力は１０Ｔｏｒｒ、ＤＣＳ、ＨＣｌ、ＧｅＨ４およびＰＨ３の流量は
、それぞれ、０.５ｓｌｍ、０.１ｓｌｍ、０.０２ｓｌｍ、０.００２ｓｌｍであった。ま
た、成膜速度は６ｎｍ／ｍｉｎであった。このガス条件の場合には、素子分離用絶縁膜２
２ａ及び２２ｂ上面へのシリコンゲルマニウム膜５１の堆積は起こらなかった。一方で、
ＨＣｌ流量を０.０５ｓｌｍとした場合、成膜速度は１０ｎｍ／ｍｉｎと増加するが、図
３（ｂ）で示したのと同様に、素子分離用絶縁膜２２ａ又は２２ｂ上面に粒状のシリコン
ゲルマニウム膜の堆積が起こった。なお、成膜する膜厚は、素子分離用絶縁膜２２ａ及び
２２ｂ上面全面にシリコンゲルマニウム膜５１が堆積しないようにする。本実施例の条件
によると、シリコンゲルマニウム膜５１中のゲルマニウム濃度は、約２０％（ａｔｏｍｉ
ｃ％）となる。なお、シリコンゲルマニウム膜５１中のゲルマニウム濃度は、１０％以上
８０％以下であることが望ましい。シリコンゲルマニウム膜５１中のゲルマニウム濃度が
１０％以下であると、上述のゲルマニウムを添加する効果がプロセス的にもデバイス的に
も得にくくなり、また、８０％以上であると、堆積時に平滑な表面を得ることが困難であ
り、シリコンゲルマニウム膜５１上に形成される酸化膜が均一に成長せず、良好な電気的
特性を得ることができないからである。
【００８５】
続けて、ゲルマン（ＧｅＨ４）の供給を停止し、第３のシリコン膜５２を厚さ２０ｎｍで
成膜した。基板温度および各ガスの流量等の条件は、上述の実施例１の図４（ｆ）の工程
で説明した条件と同様である。このような工程を経て、第１のシリコン膜１１、第２のシ
リコンゲルマニウム膜５１及び第３のシリコン膜５２の三層構造を得ることができる。ま
た、本実施例においては、第２のシリコンゲルマニウム膜５１上に第３のシリコン５２膜
を形成したが、第２のシリコンゲルマニウム膜５１上に第３のシリコン５２膜を形成せず
、第２のシリコンゲルマニウム膜５１をフローティングゲートの最表面としてもよい。な
お、第２のシリコンゲルマニウム膜５１及び第３のシリコン５２膜を形成した後に、熱処
理を行い、ゲルマニウム（Ｇｅ）をインターポリ絶縁膜１０まで拡散させてもよい。この
場合、第２のシリコンゲルマニウム膜５１上に第３のシリコン５２膜を形成せず、第２の
シリコンゲルマニウム膜５１をフローティングゲートの最表面とした場合と電気的性質が
同様なものが得られる。
【００８６】
次に、図１９（ｇ−５）に示すとおり、ＣＭＰ等の研磨技術やエッチバック等の表面を平
滑化することが可能な処理により、素子分離用絶縁膜２２ａ及び２２ｂ上に成長したシリ
コン膜１３のエッチング除去を行う。本実施例においては、ＣＭＰを用いた。この処理に
より、凹凸のあった第３のシリコン膜５２の表面を平滑化することができる。これにより
、メモリセルごとに異なっている第３のシリコン膜５２の表面形状を均一化することがで
きる。また、この処理により、仮に素子分離用絶縁膜２２ａ及び２２ｂ上に亘って第２の
シリコンゲルマニウム膜５１や第３のシリコン膜５２が成長してしまっている場合でも、
それらの膜を除去することができるため、隣接する第２のシリコンゲルマニウム膜５１や
第３のシリコン膜５２（フローティングゲート）が互いに短絡することを防止することが
でき、電気特性上の不具合が生じることはない。
【００８７】
以後、上述の実施例１において説明した図５（ｈ）以降の工程による処理を行う。
【００８８】
以上説明したとおり、本実施例において、第２の膜にシリコンゲルマニウムを用いること
により、シリコンを用いた場合と同等の選択性を維持し、良好な電気的特性を維持したま
ま、生産性の良好な成膜レートを得ることができる。
【００８９】
なお、本発明の本実施例に係る不揮発性半導体記憶装置及びその製造方法において、実施
例１乃至６及び後述する実施例８において説明するプロセスを適宜組み合わせて実施する
ことも可能である。
【実施例８】
【００９０】
本実施例においては、上述の本発明の実施例１に係る不揮発性半導体記憶装置及びその製
造方法において、トンネル絶縁膜上の第１の膜にはシリコンを用い、その上に形成される
第２の膜にはシリコンゲルマニウムを用い、その上に形成される第３の層にはシリコン膜
を用いることを特徴としている。なお、デバイスの特性を上げつつ、工程をできるだけ簡
略化するためには、第１のシリコン膜及び第２の多結シリコンゲルマニウム膜からなるフ
ローティングゲートを用い、トンネルゲート絶縁膜に近い側から、シリコン／シリコンゲ
ルマニウムとなるようにフローティングゲートを形成するようにしてもよい。
【００９１】
以下、その製造工程について詳細に説明する。なお、本発明の本実施例に係る不揮発性半
導体記憶装置の製造方法においては、図１（ａ）〜図４（ｅ）に示す工程については、上
述の実施例１において説明した工程と同様であるので、ここでは改めて説明しない。
【００９２】
まず、図４（ｅ）の工程を終えた基板に、第１のシリコン膜１１の表面に形成された（自
然）酸化膜を除去するため、ＤＨＦ溶液でエッチング処理を行なう。この酸化膜除去処理
によって、第１のシリコン膜１１の表面には、シリコンの結晶が現れる。
【００９３】
次に、図２０を参照する。図２０（ｆ−３）に示すように、その後、基板をＬＰＣＶＤに
よる成膜装置内に搬送し、原料ガスとしてジクロルシラン(ＤＣＳ)、塩化水素(ＨＣｌ)、
ゲルマン（ＧｅＨ４）およびフォスフィン(ＰＨ３)を基板表面に供給し、開口領域ｃに燐
が添加された第２のシリコンゲルマニウム膜（Ｐ添加ＳｉＧｅ膜）５１を厚さ１４０ｎｍ
で成膜した。この第２のシリコンゲルマニウム膜５１は、成膜時において、基板温度は７
００〜７５０℃、圧力は１０Ｔｏｒｒ、ＤＣＳ、ＨＣｌ、ＧｅＨ４およびＰＨ３の流量は
、それぞれ、０.５ｓｌｍ、０.１ｓｌｍ、０.０２ｓｌｍ、０.００２ｓｌｍであった。ま
た、成膜速度は６ｎｍ／ｍｉｎであった。このガス条件の場合には、素子分離用絶縁膜２
２ａ及び２２ｂ上面へのシリコンゲルマニウム膜５１の堆積は起こらなかった。一方で、
ＨＣｌ流量を０.０５ｓｌｍとした場合、成膜速度は１０ｎｍ／ｍｉｎと増加するが、素
子分離用絶縁膜２２ａ及び２２ｂ上面に、図３（ｂ）で示したのと同様に、シリコンゲル
マニウム膜の堆積が起こった。なお、成膜する膜厚は、素子分離用絶縁膜２２ａ及び２２
ｂ上面全面にシリコンゲルマニウム膜５１が堆積しないようにする。なお、シリコンゲル
マニウム膜５１中のゲルマニウム濃度は、１０％以上８０％以下であることが望ましい。
シリコンゲルマニウム膜５１中のゲルマニウム濃度が１０％以下であると、上述のゲルマ
ニウムを添加する効果がプロセス的にもデバイス的にも得にくくなり、また、８０％以上
であると、堆積時に平滑な表面を得ることが困難であり、シリコンゲルマニウム膜５１上
に形成される酸化膜が均一に成長せず、良好な電気的特性を得ることができないからであ
る。
【００９４】
次に、図２０（ｆ−５）に示すように、素子分離用絶縁膜２２ａ及び２２ｂを溶液により
エッチング除去する。エッチングには弗酸を含む水溶液を用い、素子分離絶縁膜２２ａ及
び２２ｂを約５ｎｍ程度除去する。このような処理を行うことによって、各開口領域ｃに
形成された第２のシリコンゲルマニウム膜５１の側面が露出することになる。
【００９５】
次に、図２１（ｆ−５）に示すとおり、基板をＬＰＣＶＤによる成膜装置内に搬送し、原
料ガスとしてジクロルシラン(ＤＣＳ)、塩化水素(ＨＣｌ)、およびフォスフィン(ＰＨ３)
を基板表面に供給し、開口領域ｃに燐が添加された第３のシリコン膜（Ｐ添加Ｓｉ膜）５
２を厚さ２０ｎｍで成膜した。この第３のシリコン膜１３は、成膜時において、基板温度
は７５０℃、圧力は１０Ｔｏｒｒ、ＤＣＳ、ＨＣｌ、およびＰＨ３の流量は、それぞれ、
０.５ｓｌｍ、０.１ｓｌｍ、０.００２ｓｌｍであった。また、成膜速度は０．４４ｎｍ
／ｍｉｎであった。このガス条件の場合には、素子分離用絶縁膜２２ａ及び２２ｂ上面へ
のシリコンの堆積は起こらなかった。一方で、ＨＣｌ流量を０.０５ｓｌｍとした場合、
成膜速度は０.８ｎｍ／ｍｉｎと増加するが、図３（ｂ）で示したのと同様に、素子分離
用絶縁膜２２ａ及び２２ｂ上面に粒状のシリコン膜の堆積が起こった。
【００９６】
このような工程を経て、第１のシリコン膜１１、第２のシリコンゲルマニウム膜５１及び
第３のシリコン膜５２の三層構造を得ることができる。
【００９７】
次に、図２１（ｇ−６）に示すとおり、ＣＭＰ等の研磨技術やエッチバック等の表面を平
滑化することが可能な処理により、素子分離用絶縁膜２２ａ及び２２ｂ上に成長したシリ
コン膜１３のエッチング除去を行う。本実施例においては、ＣＭＰを用いた。この処理に
より、凹凸のあった第３のシリコン膜５２の表面を平滑化することができる。これにより
、メモリセルごとに異なっている第３のシリコン膜５２の表面形状を均一化することがで
きる。また、この処理により、仮に素子分離用絶縁膜２２ａ及び２２ｂ上に亘って第３の
シリコン膜５２が成長してしまっている場合でも、それらの膜を除去することができるた
め、隣接する第３のシリコン膜５２（フローティングゲート）が互いに短絡することを防
止することができ、電気特性上の不具合が生じることはない。
【００９８】
以後、上述の実施例１において説明した図５（ｈ）以降の工程を行う。
【００９９】
本実施例においては、第２のシリコンゲルマニウム膜５１形成後に素子分離用絶縁膜２２
ａ及び２２ｂの一部を等方性エッチングにより除去した後、第３のシリコン膜５２を形成
することにより、第３のシリコン膜５２が第２のシリコンゲルマニウム膜５１をくるむよ
うに形成することができる。よって、図５（ｈ）に示す工程によって素子分離用絶縁膜２
２ａ及び２２ｂを除去しても、第２のシリコンゲルマニウム膜５１が露出しないようにす
ることが可能となる。
【０１００】
したがって、本実施例においては、フローティングゲートが三層構造を有し、トンネルゲ
ート絶縁膜１０に近い側から、シリコン／シリコンゲルマニウム／シリコンとなるように
形成されており、かつシリコンゲルマニウム膜の側面の少なくとも一部がシリコン膜によ
り覆われていることになる。
【０１０１】
なお、本発明の本実施例に係る不揮発性半導体記憶装置及びその製造方法において、実施
例１乃至７において説明するプロセスを適宜組み合わせて実施することも可能である。
【図面の簡単な説明】
【０１０２】
【図１】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図２】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図３】（ａ）は、図２（ｃ）において、「Ａ」で示す部分の拡大図であり、（ｂ）は、素子分離領域ａ、ｂ上に粒状のシリコンが形成される様子を示す図である。
【図４】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図５】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図６】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図７】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図８】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図９】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図１０】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図１１】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図１２】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図１３】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図１４】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図１５】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図１６】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図１７】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図１８】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図１９】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図２０】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図２１】本発明の一実施例に係る不揮発性半導体記憶装置の製造プロセスを示す図である。
【図２２】各メモリセルの中央部分の第１のシリコン膜１０３上の第２のシリコン膜１０４内に空洞１０５が形成される様子を示した図である。
【符号の説明】
【０１０３】
１      シリコン基板
１０    トンネル酸化膜
１１    シリコン膜
１２    窒化珪素膜
１３    シリコン膜
１３’  シリコン膜
１４    ＯＮＯ膜
１５    シリコン膜
１６    タングステンシリサイド膜
２１    マスク材
２２    素子分離用絶縁膜
２３    素子分離領域上面ディッシング
５１    シリコンゲルマニウム膜
５２    シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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