(57)【要約】      （修正有）【課題】Ｎ型ＦＥＴ形成領域における短チャネル効果の抑制と、ｎＦＥＴ特性が向上した半導体装置の製造方法を提供する。【解決手段】第１ゲート電極を備えるＮ型ＦＥＴ形成領域と、第２ゲート電極を備えるＰ型ＦＥＴ形成領域とを覆うように基板保護膜を形成する工程と、前記Ｎ型ＦＥＴ形成領域と前記Ｐ型ＦＥＴ形成領域とを覆うようにレジスト膜を形成した後、該レジスト膜をパターニングして、前記Ｐ型ＦＥＴ形成領域を開口する工程と、前記Ｐ型ＦＥＴ形成領域の前記基板保護膜を、前記第２ゲート電極の側壁に残すように選択的に除去し前記半導体基板表面を露出させる工程と、前記レジスト膜と、前記第２ゲート電極および前記第２ゲート電極の側壁の前記基板保護膜とをマスクとして、前記半導体基板に不純物を導入し、前記第２ゲート電極の両脇の前記半導体基板表面近傍に一対のＰ型エクステンション領域を形成する工程と、を含む。【選択図】      図１
2006294877.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１ゲート電極を備えるＮ型ＦＥＴ形成領域と、前記半導体基板上に形成された第２ゲート電極を備えるＰ型ＦＥＴ形成領域とを覆うように基板保護膜を形成する工程と、
前記Ｎ型ＦＥＴ形成領域と前記Ｐ型ＦＥＴ形成領域とを覆うようにレジスト膜を形成した後、該レジスト膜をパターニングして、前記Ｐ型ＦＥＴ形成領域を開口する工程と、
前記Ｐ型ＦＥＴ形成領域の前記基板保護膜を、前記第２ゲート電極の側壁に残すように選択的に除去し前記半導体基板表面を露出させる工程と、
前記レジスト膜と、前記第２ゲート電極および前記第２ゲート電極の側壁の前記基板保護膜とをマスクとして、前記半導体基板に不純物を導入し、前記第２ゲート電極の両脇の前記半導体基板表面近傍に一対のＰ型エクステンション領域を形成する工程と、
前記Ｎ型ＦＥＴ形成領域に形成された前記レジスト膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記レジスト膜をパターニングして、前記Ｐ型ＦＥＴ形成領域を開口する工程の前に、
前記第１ゲート電極の両脇の前記半導体基板表面近傍に、一対のＮ型エクステンション領域を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記基板保護膜を形成する工程は、
半導体基板上に形成された第１ゲート電極を備えるＮ型ＦＥＴ形成領域と、前記半導体基板上に形成された第２ゲート電極を備えるＰ型ＦＥＴ形成領域とを覆うようにレジスト膜を形成した後、該レジスト膜をパターニングして、前記Ｎ型ＦＥＴ形成領域を開口する工程と、
前記レジスト膜と、前記第１ゲート電極とをマスクとして、前記半導体基板に不純物を導入し、前記第１ゲート電極の両脇の前記半導体基板表面近傍に一対のＮ型エクステンション領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記基板保護膜が、第１絶縁膜と第２絶縁膜とからなり、
前記基板保護膜を形成する工程が、
前記半導体基板上に形成された前記第１ゲート電極を備える前記Ｎ型ＦＥＴ形成領域と、前記半導体基板上に形成された前記第２ゲート電極を備える前記Ｐ型ＦＥＴ形成領域とを覆うように第１絶縁膜を形成する工程と、
前記Ｎ型ＦＥＴ形成領域と前記Ｐ型ＦＥＴ形成領域を覆うようにレジスト膜を形成した後、該レジスト膜をパターニングして、前記Ｎ型ＦＥＴ形成領域を開口する工程と、
前記レジスト膜と、前記第１ゲート電極および前記第１ゲート電極の側壁の前記第１絶縁膜とをマスクとして、前記半導体基板に不純物を導入し、前記Ｎ型ＦＥＴ形成領域の前記第１絶縁膜の直下に位置する前記半導体基板表面近傍に、一対のＮ型エクステンション領域を形成する工程と、
前記Ｎ型ＦＥＴ形成領域、および前記Ｐ型ＦＥＴ形成領域を覆うように前記第２絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置の製造方法において、
前記Ｎ型ＦＥＴ形成領域に形成された前記レジスト膜を除去する工程の後に、
前記Ｎ型ＦＥＴ形成領域および前記Ｐ型ＦＥＴ形成領域を覆うように側壁絶縁膜を形成し、次いでエッチバックすることにより、前記第１ゲート電極および前記第２ゲート電極の側壁に前記側壁絶縁膜および前記基板保護膜からなる第１および第２サイドウォールを形成する工程と、
前記Ｎ型ＦＥＴ形成領域と前記Ｐ型ＦＥＴ形成領域とを覆うようにレジスト膜を形成した後、該レジスト膜をパターニングして、前記Ｎ型ＦＥＴ形成領域を開口する工程と、
前記レジスト膜と前記第１ゲート電極および前記第１サイドウォールとをマスクとして、前記第１サイドウォールの両脇の前記半導体基板表面近傍に一対のＮ型ソース／ドレイン領域を形成する工程と、
前記Ｎ型ＦＥＴ形成領域と前記Ｐ型ＦＥＴ形成領域を覆うようにレジスト膜を形成した後、該レジスト膜をパターニングして、前記Ｎ型ＦＥＴ形成領域を開口する工程と、
前記レジスト膜と前記第２ゲート電極および前記第２サイドウォールとをマスクとして、前記半導体基板に不純物を導入し、前記第２サイドウォールの両脇の前記半導体基板表面近傍に一対のＰ型ソース／ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記基板保護膜が、第１絶縁膜からなり、
前記基板保護膜を形成する工程が、
前記Ｎ型ＦＥＴ形成領域と前記Ｐ型ＦＥＴ形成領域を覆うようにレジスト膜を形成した後、該レジスト膜をパターニングして、前記Ｎ型ＦＥＴ形成領域を開口する工程と、
前記レジスト膜と、前記第１ゲート電極および前記第１ゲート電極の側壁の前記第１絶縁膜とをマスクとして、前記Ｎ型ＦＥＴ形成領域の前記第１絶縁膜の直下に位置する前記半導体基板表面近傍に、一対のＮ型エクステンション領域を形成する工程と、
前記Ｎ型ＦＥＴ形成領域、および前記Ｐ型ＦＥＴ形成領域を覆うように第１絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記第１ゲート電極を備える前記Ｎ型ＦＥＴ形成領域と、前記第２ゲート電極を備える前記Ｐ型ＦＥＴ形成領域とが、コア形成領域内に形成されており、
前記コア形成領域内の前記Ｎ型ＦＥＴ形成領域および前記Ｐ型ＦＥＴ形成領域と、前記半導体基板上に形成されたＩ／Ｏ形成領域内の第３ゲート電極を備えるＮ型ＦＥＴ形成領域と、前記半導体基板上に形成されたＩ／Ｏ形成領域内の第４ゲート電極を備えるＰ型ＦＥＴ形成領域と、を覆うように基板保護膜を形成する工程と、
前記コア形成領域内のＮ型ＦＥＴ形成領域と、前記コア形成領域内のＰ型ＦＥＴ形成領域と、前記Ｉ／Ｏ形成領域内のＮ型ＦＥＴ形成領域と、前記Ｉ／Ｏ形成領域内のＰ型ＦＥＴ形成領域と、を覆うようにレジスト膜を形成した後、該レジスト膜をパターニングして、前記コア形成領域内のＰ型ＦＥＴ形成領域を開口する工程と、
前記コア形成領域内のＰ型ＦＥＴ形成領域の前記基板保護膜を、前記第２ゲート電極の側壁に残すように選択的に除去し前記半導体基板表面を露出させる工程と、
前記レジスト膜と、前記第２ゲート電極および前記第２ゲート電極の側壁の前記基板保護膜とをマスクとして、前記半導体基板に不純物を導入し、前記第２ゲート電極の両脇の前記半導体基板表面近傍に一対のＰ型エクステンション領域を形成する工程と、
前記コア形成領域内のＮ型ＦＥＴ形成領域と、前記Ｉ／Ｏ形成領域内のＮ型ＦＥＴ形成領域と、前記Ｉ／Ｏ形成領域内のＰ型ＦＥＴ形成領域と、に形成された前記レジスト膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に形成された第１ゲート電極、前記第１ゲート電極の両脇の前記半導体基板表面近傍に形成された一対のＮ型拡散層、および前記第１ゲート電極の両脇に設けられた第１サイドウォールを有するＮ型ＦＥＴと、
前記半導体基板上に形成された第２ゲート電極、前記第２ゲート電極の両脇の前記半導体基板表面近傍に形成された一対のＰ型拡散層、および前記第２ゲート電極の両脇に設けられた第２サイドウォールを有するＰ型ＦＥＴと、
を備え、
前記第２サイドウォールは、前記半導体基板表面に接するように設けられた側壁絶縁膜を有し、前記第１サイドウォールは、側壁絶縁膜と、前記半導体基板および前記側壁絶縁膜の間に介在する基板保護膜とを有することを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記基板保護膜は、異なる材料からなる複数の絶縁膜の積層膜であることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記基板保護膜は、前記半導体基板上に形成されたシリコン酸化膜と、該シリコン酸化膜上に形成されたシリコン窒化膜との積層膜であることを特徴とする半導体装置。
【請求項１１】
請求項８乃至１０のいずれかに記載の半導体装置において、
前記基板保護膜は、前記Ｎ型拡散層の表面に形成されていることを特徴とする半導体装置。
【請求項１２】
請求項８乃至１１のいずれかに記載の半導体装置において、
前記基板保護膜は、前記第１ゲート電極の側壁から前記半導体基板表面に亘って形成され、断面略Ｌ字形状を有することを特徴とする半導体装置。
【請求項１３】
請求項８乃至１２のいずれかに記載の半導体装置において、
前記半導体装置は、コア領域とＩ／Ｏ領域とを含み、
前記コア領域には、前記Ｎ型ＦＥＴと前記Ｐ型ＦＥＴとを備え、
前記Ｉ／Ｏ領域には、
前記半導体基板上に形成された第３ゲート電極、前記第３ゲート電極の両脇の前記半導体基板表面近傍に形成された一対のＮ型拡散層、および前記第３ゲート電極の両脇に設けられた第３サイドウォールを有するＮ型ＦＥＴと、
前記半導体基板上に形成された第４ゲート電極、前記第４ゲート電極の両脇の前記半導体基板表面近傍に形成された一対のＰ型拡散層、および前記第４ゲート電極の両脇に設けられた第４サイドウォールを有するＰ型ＦＥＴと、
をさらに備え、
前記第３サイドウォールおよび前記第４サイドウォールは、側壁絶縁膜と、前記半導体基板および前記側壁絶縁膜の間に介在する基板保護膜とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎ型ＦＥＴおよびＰ型ＦＥＴを備える半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
Ｎ型ＦＥＴおよびＰ型ＦＥＴを備える従来の半導体装置としては、例えば特許文献１に記載されたものがある。同文献に記載された半導体装置を図２０に示す。この半導体装置１００は、半導体基板１１２において、Ｎ型ＦＥＴ１０２を備えるＮ型ＦＥＴ形成領域およびＰ型ＦＥＴ１０４を備えるＰ型ＦＥＴ形成領域を有する。尚、図面において、「ｎＦＥＴ」とは「Ｎ型ＦＥＴ形成領域」を意味し、Ｎ型ＦＥＴが形成される予定領域およびＮ型ＦＥＴが形成された領域のいずれをも含むものである。また、図面において、「ｐＦＥＴ」とは「Ｐ型ＦＥＴ形成領域」を意味し、Ｐ型ＦＥＴが形成される予定領域およびＰ型ＦＥＴが形成された領域のいずれをも含むものである。Ｎ型ＦＥＴ形成領域およびＰ型ＦＥＴ形成領域は、半導体基板１１２においてＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により形成された素子分離層１１４により分離されている。
【０００３】
Ｎ型ＦＥＴ形成領域においては、半導体基板１１２にＰウエル１１２ａが形成されている。さらに、Ｐウエル１１２ａの表面領域に、Ｎ−型の第１ソース／ドレインエクステンション領域（以下、第１エクステンション領域）１４０とＮ＋型の第１ソース／ドレイン領域１４２とが形成されている。半導体基板１１２の表面には、第１ゲート酸化膜１１６と第１ゲート電極１１８とが積層されている。第１ゲート電極１１８の上層には第１シリサイド層１２０が形成されている。第１ゲート酸化膜１１６と第１ゲート電極１１８との側壁には第１絶縁膜１２２が形成されている。さらに、第１絶縁膜１２２の外表面には側壁絶縁膜１２４が形成されている。第１絶縁膜１２２と側壁絶縁膜１２４により第１サイドウォール１２６が形成される。
【０００４】
一方、Ｐ型ＦＥＴ形成領域においては、半導体基板１１２にＮウエル１１２ｂが形成されている。さらに、Ｎウエル１１２ｂの表面領域に、Ｐ−型の第２ソース／ドレインエクステンション領域（以下、第２エクステンション領域）１５０と、Ｐ＋型の第２ソース／ドレイン領域１５２とが形成されている。半導体基板１１２の表面には、第２ゲート酸化膜１３０と第２ゲート電極１３２とが積層されている。第２ゲート電極１３２の上層には第２シリサイド層１３４が形成されている。第２ゲート酸化膜１３０と第２ゲート電極１３２との側壁には、第１絶縁膜１２２と第２絶縁膜１２３とが順に積層されている。さらに、第２絶縁膜１２３の外表面には側壁絶縁膜１２４が形成されている。第１絶縁膜１２２と第２絶縁膜１２３と側壁絶縁膜１２４とにより第２サイドウォール１３６が形成される。さらに、これらの領域全体を覆うようにストッパー層１３８が形成されている。
【０００５】
このような、半導体装置１００の製造方法を図面を参照しながら説明する。半導体装置１００の製造方法を示す工程断面図を図２１〜２３に示す。
【０００６】
まず、Ｐウエル１１２ａとＮウエル１１２ｂとが素子分離層１１４により分離された半導体基板１１２を準備する。Ｎ型ＦＥＴ形成領域においては、半導体基板１１２上に、第１ゲート酸化膜１１６と第１ゲート電極１１８とが順に積層されている。一方、Ｐ型ＦＥＴ形成領域においては、半導体基板１１２上、第２ゲート酸化膜１３０と第２ゲート電極１３２とが順に積層されている。第１ゲート電極１１８の上層には第１シリサイド層１２０が形成され、第２ゲート電極１３２の上層には第２シリサイド層１３４が形成されている。このようなＮ型ＦＥＴ形成領域とＰ型ＦＥＴ形成領域とを覆うように、第１絶縁膜１２２と第２絶縁膜１２３とを順に積層する（図２１（ａ））。
【０００７】
次いで、Ｐ型ＦＥＴ形成領域をレジスト膜１６０で覆う。レジスト膜１６０は、Ｎ型ＦＥＴ形成領域を開口するようにパターニングされている。そして、Ｎ型ＦＥＴ形成領域において、所定のエッチングを行う。これにより、第１シリサイド層１２０上に形成された第１絶縁膜１２２および第２絶縁膜１２３と、半導体基板１１２表面に形成された第１絶縁膜１２２および第２絶縁膜１２３を除去する。さらに、第１ゲート電極１１８の側壁の第２絶縁膜１２３を除去し、第１ゲート電極１１８の側壁に第１絶縁膜１２２のみを残す（図２１（ｂ））。
【０００８】
次いで、露出した半導体基板１１２表面からイオン注入を行い、Ｐウエル１１２ａ表層に、チャネル領域と後述する第１ソース／ドレイン領域１４２との電気的接続部である第１エクステンション領域１４０を形成する（図２２（ｃ））。
【０００９】
つづいて、Ｎ型ＦＥＴ領域をレジスト膜１６２で覆う。レジスト膜１６２は、Ｐ型ＦＥＴ形成領域を開口するようにパターニングされている。さらに、Ｐ型ＦＥＴ形成領域において、半導体基板１１２上に形成された第１絶縁膜１２２および第２絶縁膜１２３をエッチング等により除去し、半導体基板１１２表面を露出させる（図２２（ｄ））。
【００１０】
次いで、露出した半導体基板１１２表面からイオン注入を行い、Ｎウエル１１２ｂ表層に、チャネル領域と後述する第２ソース／ドレイン領域１５２との電気的接続部である第２エクステンション領域１５０を形成する（図２３（ｅ））。
【００１１】
次いで、レジスト膜１６２を除去した後、これらの領域を覆うように絶縁膜（不図示）を形成し、エッチバックを行う。これにより、第１ゲート酸化膜１１６と第１ゲート電極１１８との側壁に第１サイドウォール１２６を形成するとともに、第２ゲート酸化膜１３０と第２ゲート電極１３２との側壁に第２サイドウォール１３６を形成する（図２３（ｆ））。つづいて、Ｎ型ＦＥＴ形成領域およびＰ型ＦＥＴ形成領域を覆うようにストッパー層１３８を全面に形成し、Ｎ型ＦＥＴ１０２およびＰ型ＦＥＴ１０４を有する半導体装置１００を完成する（図２３（ｇ））。
【特許文献１】特開２００４−３４９３７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記文献記載の半導体装置においては、以下の点で改善の余地を有していた。つまり、Ｎ型ＦＥＴ１０２において、第１ゲート電極１１８の側壁にのみ第１絶縁膜１２２が形成されており、半導体基板表面が露出している。そのため、レジスト膜を除去する工程やサイドウォールを形成する工程において、第１エクステンション領域１４０の形成された基板表面が劣化することがあり、ｎＦＥＴ特性を低下させる原因となっていた。
【００１３】
一方、上記文献記載の半導体装置を製造する際にも、以下の点で改善の余地を有していた。つまり、半導体基板１１２のＮ型ＦＥＴ形成領域において、第１エクステンション領域１４０の形成された基板表面を保護しないで、Ｐ型ＦＥＴ形成領域のレジスト膜１６０を除去している（図２２（ｃ）乃至（ｄ））。さらに、半導体基板１１２のＮ型ＦＥＴ形成領域において、第１エクステンション領域１４０の形成された基板表面に直接形成されたレジスト膜１６２を除去している（図２３（ｅ）乃至（ｆ））。このようなレジスト膜除去工程において、第１エクステンション領域１４０の形成された基板表面に劣化が生じる傾向があり、ｎＦＥＴ特性を低下させる原因となっていた。
【００１４】
このようなｎＦＥＴ特性の低下は、半導体装置の性能のバラツキを生む要因である。さらに近年では、第１エクステンション領域の拡散深さが浅くなるにつれて、半導体基板表面の状態がｎＦＥＴ特性に与える影響が大きくなってきている。そのため、半導体基板表面に劣化が生じると、ｎＦＥＴ特性の低下が顕著に表れるようになってきている。このような状況から、ｎＦＥＴ特性の低下を抑制することにより、Ｎ型ＦＥＴ形成領域における短チャネル効果の抑制と、ｎＦＥＴ特性の向上が求められていた。
【課題を解決するための手段】
【００１５】
本発明によれば、半導体基板上に形成された第１ゲート電極を備えるＮ型ＦＥＴ形成領域と、前記半導体基板上に形成された第２ゲート電極を備えるＰ型ＦＥＴ形成領域とを覆うように基板保護膜を形成する工程と、
前記Ｎ型ＦＥＴ形成領域と前記Ｐ型ＦＥＴ形成領域とを覆うようにレジスト膜を形成した後、該レジスト膜をパターニングして、前記Ｐ型ＦＥＴ形成領域を開口する工程と、
前記Ｐ型ＦＥＴ形成領域の前記基板保護膜を、前記第２ゲート電極の側壁に残すように選択的に除去し前記半導体基板表面を露出させる工程と、
前記レジスト膜と、前記第２ゲート電極および前記第２ゲート電極の側壁の前記基板保護膜とをマスクとして、前記半導体基板に不純物を導入し、前記第２ゲート電極の両脇の前記半導体基板表面近傍に一対のＰ型エクステンション領域を形成する工程と、
前記Ｎ型ＦＥＴ形成領域に形成された前記レジスト膜を除去する工程と、
を含む半導体装置の製造方法が提供される。
【００１６】
この発明によれば、半導体製造プロセスにおいて、半導体基板に形成されるＮ型拡散層のｎＦＥＴ特性の低下を抑制することができ、短チャネル効果の抑制と、ｎＦＥＴ特性の向上を図ることができる。
【００１７】
また、本発明によれば、半導体基板上に形成された第１ゲート電極、前記第１ゲート電極の両脇の前記半導体基板表面近傍に形成された一対のＮ型拡散層、および前記第１ゲート電極の両脇に設けられた第１サイドウォールを有するＮ型ＦＥＴと、
前記半導体基板上に形成された第２ゲート電極、前記第２ゲート電極の両脇の前記半導体基板表面近傍に形成された一対のＰ型拡散層、および前記第２ゲート電極の両脇に設けられた第２サイドウォールを有するＰ型ＦＥＴと、
を備え、
前記第２サイドウォールは、前記半導体基板表面に接するように設けられた側壁絶縁膜を有し、前記第１サイドウォールは、側壁絶縁膜と、前記半導体基板および前記側壁絶縁膜の間に介在する基板保護膜とを有する半導体装置が提供される。
【００１８】
この発明によれば、サイドウォールを形成する際に、Ｎ型拡散層が保護され、ｎＦＥＴ特性の低下を抑制することができ、ｎＦＥＴ特性が安定した半導体装置を提供することができる。
【発明の効果】
【００１９】
本発明の半導体装置の製造方法によれば、Ｎ型ＦＥＴ形成領域の半導体基板表面は基板保護膜で保護されており、その後の工程において用いられる剥離液やプラズマ等による劣化を抑制することができる。そのため、半導体基板に形成されるＮ型拡散層のｎＦＥＴ特性の低下を抑制することができ、短チャネル効果の抑制と、ｎＦＥＴ特性の向上を図ることができる。そのため、半導体製造プロセスにおいて、電気的特性のバラツキが少ない半導体装置を提供することができる。また、本発明の半導体装置によれば、Ｎ型ＦＥＴの第１サイドウォールは、側壁絶縁膜と、半導体基板および前記側壁絶縁膜の間に介在する基板保護膜とからなる。そのため、サイドウォールを形成する際に、Ｎ型拡散層が保護され、ｎＦＥＴ特性の低下を抑制することができる。つまり、ｎＦＥＴ特性が安定した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の第１乃至第３の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２１】
（第１の実施形態）
図１は、本発明による半導体装置の第１の実施形態を示す概略断面図である。
図１に示すように、半導体装置１は、半導体基板１２上に形成された第１ゲート電極１８、第１ゲート電極１８の両脇の半導体基板１２表面近傍に形成された一対のＮ型拡散層３９、および第１ゲート電極１８の両脇に設けられた第１サイドウォール２６を有するＮ型ＦＥＴ２と、半導体基板１２上に形成された第２ゲート電極３２、第２ゲート電極３２の両脇の半導体基板１２表面近傍に形成された一対のＰ型拡散層４９、および第２ゲート電極３２の両脇に設けられた第２サイドウォール３６を有するＰ型ＦＥＴ４と、を備える。
【００２２】
半導体装置１は、半導体基板１２において、Ｎ型ＦＥＴ２を備えるＮ型ＦＥＴ形成領域およびＰ型ＦＥＴ４を備えるＰ型ＦＥＴ形成領域を有する。これらの領域は、半導体基板１２において、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により形成された素子分離層１４により分離されている。尚、図面において、「ｎＦＥＴ」とは「Ｎ型ＦＥＴ形成領域」を意味し、Ｎ型ＦＥＴが形成される予定領域およびＮ型ＦＥＴが形成された領域のいずれをも含むものである。また、「ｐＦＥＴ」とは「Ｐ型ＦＥＴ形成領域」を意味し、Ｐ型ＦＥＴが形成される予定領域およびＰ型ＦＥＴが形成された領域のいずれをも含むものである。
【００２３】
Ｎ型ＦＥＴ形成領域においては、半導体基板１２にＰウエル１２ａが形成されている。さらに、Ｐウエル１２ａの表面領域に、Ｎ型拡散層３９と第１シリサイド層４４とが各々一対が形成されている。Ｎ型拡散層３９は、第１エクステンション領域４０と第１ソース／ドレイン領域４２とからなる。
【００２４】
Ｎ型ＦＥＴ形成領域の半導体基板１２の表面には、第１ゲート酸化膜１６と第１ゲート電極１８とが積層されている。第１ゲート電極１８の表層には第１シリサイド層２０が形成されている。第１ゲート酸化膜１６および第１ゲート電極１８の側壁と、半導体基板１２の表面を沿うように、断面略Ｌ字形状の第１絶縁膜２２が形成されている。さらに、この第１絶縁膜２２の表面には、断面略Ｌ字形状の第２絶縁膜２３が形成されている。基板保護膜は、第１絶縁膜２２と第２絶縁膜２３とからなる。半導体基板１２の表面には、第１絶縁膜２２ａと第２絶縁膜２３ａが順に形成されている。つまり、基板保護膜は、半導体基板１２および側壁絶縁膜２４の間に介在している。
【００２５】
第１絶縁膜２２および第２絶縁膜２３は、例えば、ＳｉＯ２、ＳｉＮ等から形成される。第２絶縁膜２３の表面には、第２絶縁膜２３を覆うように側壁絶縁膜２４が形成されている。側壁絶縁膜２４は、例えば、ＳｉＯ２等から形成されている。第１絶縁膜２２と第２絶縁膜２３と側壁絶縁膜２４により第１サイドウォール２６が形成される。半導体基板１２表面に沿って形成されている第１絶縁膜２２および第２絶縁膜２３の端部は、第１サイドウォール２６の外表面に露出している。
【００２６】
一方、Ｐ型ＦＥＴ形成領域においては、半導体基板１２にＮウエル１２ｂが形成されている。さらに、Ｎウエル１２ｂの表面領域に、Ｐ型拡散層４９と第２シリサイド層５４とが各々一対が形成されている。Ｐ型拡散層４９は、第２エクステンション領域５０と第２ソース／ドレイン領域５２とからなる。
【００２７】
Ｐ型ＦＥＴ形成領域の半導体基板１２の表層には、第２ゲート酸化膜３０を介して第２ゲート電極３２が形成されている。第２ゲート電極３２の上面には第２シリサイド層３４が形成されている。第２ゲート酸化膜３０と第２ゲート電極３２との側壁には、第１絶縁膜２２と第２絶縁膜２３とが順に積層されている。さらに、第２絶縁膜２３の外表面には側壁絶縁膜２４が形成されており、側壁絶縁膜２４は、半導体基板１２表面に接するように設けられている。第１絶縁膜２２と第２絶縁膜２３と側壁絶縁膜２４とにより第２サイドウォール３６が形成される。
【００２８】
さらに、これらの領域全体を覆うように、ＳｉＮ等からなるストッパー層３８が形成されている。
【００２９】
この半導体装置１の構造は、図２のように説明することができる。図２に示すように、第２ゲート電極３２の半導体基板１２表面からの高さを長さＡ、第１ゲート電極１８の半導体基板１２表面からの高さを長さＡ'とする。この場合に、半導体基板１２表面から長さＡ（または長さＡ'）の１／３の範囲において、第１サイドウォール２６および第２サイドウォール３６の構造は、Ｎ型ＦＥＴ２およびＰ型ＦＥＴ４共にＸ方向に３層構造である。さらに、第２サイドウォール３６の幅を長さＢ、第１サイドウォール２６の幅を長さＢ'とする。この場合に、サイドウォールの最外表面から長さＢ（または長さＢ'）の１／２の範囲において、第２サイドウォール３６の構造はＹ方向に１層構造である。それに対し、第１サイドウォール２６の構造はＹ方向に３層構造である。
【００３０】
このような第１の実施形態における半導体装置１の製造方法は、
半導体基板１２上に形成された第１ゲート電極１８を備えるＮ型ＦＥＴ形成領域と、半導体基板１２上に形成された第２ゲート電極３２を備えるＰ型ＦＥＴ形成領域とを覆うように基板保護膜（第１絶縁膜２２および第２絶縁膜２３）を形成する工程（図４（ａ）乃至図５（ｃ））と、
前記Ｎ型ＦＥＴ形成領域と前記Ｐ型ＦＥＴ形成領域を覆うようにレジスト膜を形成した後、該レジスト膜をパターニングして、Ｐ型ＦＥＴ形成領域が開口されたレジスト膜６２を形成する工程と、
前記Ｐ型ＦＥＴ形成領域の前記基板保護膜を、第２ゲート電極３２の側壁に残すように選択的に除去し半導体基板１２表面を露出させる工程（図５（ｄ））と、
レジスト膜６２と、第２ゲート電極３２および第２ゲート電極３２の側壁の前記基板保護膜とをマスクとして、前記半導体基板に不純物を導入し、前記Ｐ型ＦＥＴ形成領域の半導体基板１２中に一対の第２エクステンション領域５０を形成する工程（図６（ｅ））と、
前記Ｎ型ＦＥＴ形成領域に形成されたレジスト膜６２を除去する工程（図６（ｅ）乃至図６（ｆ））と、を含む。
【００３１】
本実施形態の製造方法において、Ｎ型ＦＥＴ形成領域の半導体基板１２表面は基板保護膜により保護されている。そのため、Ｎ型ＦＥＴ形成領域の半導体基板１２表面は、レジスト膜除去に用いられる剥離液やプラズマ等、さらに洗浄工程における洗浄液から効果的に保護される。Ｎ型ＦＥＴ形成領域の半導体基板１２の表層は、第１エクステンション領域４０および第１ソース／ドレイン領域４２を形成する領域であるため、このように半導体基板１２表面を保護することにより、ｎＦＥＴ特性の低下を抑制することができ、短チャネル効果の抑制と、ｎＦＥＴ特性の向上を図ることができる。
【００３２】
以下、図４〜８を参照しながら、第１の実施形態における半導体装置１の製造方法を具体的に説明する。
【００３３】
まず、Ｐウエル１２ａとＮウエル１２ｂとが素子分離層１４により分離された半導体基板１２を準備する。Ｎ型ＦＥＴ形成領域において、半導体基板１２上に、従来の方法により第１ゲート酸化膜１６を形成し、さらに第１ゲート酸化膜１６上に第１ゲート電極１８を形成する。一方、Ｐ型ＦＥＴ形成領域において、半導体基板１２上に、従来の方法により第２ゲート酸化膜３０を形成し、さらに第２ゲート酸化膜３０上に第２ゲート電極３２を形成する。さらに、Ｎ型ＦＥＴ形成領域とＰ型ＦＥＴ形成領域とを覆うように、第１絶縁膜２２を形成する（図４（ａ））。第１絶縁膜２２の形成方法としては、熱酸化法やＣＶＤ法等が挙げられる。第１絶縁膜２２としては、ＳｉＯ２やＳｉＮ等を用いることができる。膜厚は、例えば１０オングストローム〜１５０オングストローム程度とすることができる。
【００３４】
次いで、レジスト膜６０で、Ｐ型ＦＥＴ形成領域を覆う。レジスト膜６０は、Ｎ型ＦＥＴ形成領域を開口するようにパターニングされている。そして、Ｐウエル１２ａ上において、第１ゲート電極１８と、第１ゲート電極１８の側壁に形成された第１絶縁膜２２とをマスクにして、第１絶縁膜２２の直下に位置するＰウエル１２ａの表層に、ＳｂやＡｓ等のＮ型不純物をドープする。これにより、第１のソース／ドレインエクステンション領域（以下、第１エクステンション領域）４０が形成される（図４（ｂ））。第１エクステンション領域４０は、チャネル領域と後述する第１ソース／ドレイン領域４２との電気的接続部である。
【００３５】
つづいて、レジスト膜６０を除去する。このとき、第１エクステンション領域４０の表面は第１絶縁膜２２により保護されている。そのため、第１エクステンション領域４０の表面は、レジスト膜６０除去に用いられる剥離液やプラズマ等、さらに洗浄工程における洗浄液により影響を受けない。次いで、Ｎ型ＦＥＴ形成領域およびＰ型ＦＥＴ形成領域において、第１絶縁膜２２の表面に、第２絶縁膜２３を積層する（図５（ｃ））。第２絶縁膜２３の形成方法としては、ＣＶＤ法等が挙げられる。第２絶縁膜２３としては、ＳｉＯ２やＳｉＮ等を用いることができる。膜厚は、例えば２０オングストローム〜１５０オングストローム程度とすることができる。
【００３６】
つづいて、レジスト膜６２でＮ型ＦＥＴ形成領域を覆う。レジスト膜６２は、Ｐ型ＦＥＴ形成領域を開口するようにパターニングされている。つづいて、Ｎ型ＦＥＴ形成領域において、第１ゲート電極１８と、第１ゲート電極１８の側壁に形成された第１絶縁膜２２および第２絶縁膜２３とをマスクにして、エッチングを行う。エッチングにより、半導体基板１２表面に形成された第１絶縁膜２２および第２絶縁膜２３が除去される。これにより、Ｐ型ＦＥＴ形成領域において、半導体基板１２表面を露出させるとともに、第２ゲート酸化膜３０および第２ゲート電極３２の側壁にのみ第１絶縁膜２２と第２絶縁膜２３との積層構造を残す。（図５（ｄ））。
【００３７】
次いで、第２ゲート電極３２と、第２ゲート電極３２の側壁に形成された第１絶縁膜２２および第２絶縁膜２３とをマスクにして、露出した半導体基板１２の表層に、ＢやＢＦ２等のＰ型不純物をドープする。これにより、Ｎウエル１２ｂ表層に、第２のソース／ドレインエクステンション領域（以下、第２エクステンション領域）５０を形成する（図６（ｅ））。第２エクステンション領域５０は、チャネル領域と後述する第２ソース／ドレイン領域５２との電気的接続部である。
【００３８】
つづいて、Ｎ型ＦＥＴ形成領域において、半導体基板１２上に形成されているレジスト膜６２を除去する。このとき、第１エクステンション領域４０の表面は第１絶縁膜２２と第２絶縁膜２３により保護されている。そのため、第１エクステンション領域４０は、レジスト膜６２除去に用いられる剥離液やプラズマ等、さらに洗浄工程における洗浄液により影響を受けない。
【００３９】
そして、Ｎ型ＦＥＴ形成領域およびＰ型ＦＥＴ形成領域を覆うように側壁絶縁膜２４を形成し（図６（ｆ））次いで、エッチバックを施して、第１サイドウォール２６と第２サイドウォール３６を形成する。（図７（ｇ））。第１サイドウォール２６は、第１絶縁膜２２と、第２絶縁膜２３と、側壁絶縁膜２４とから形成されている。第１サイドウォール２６の第１絶縁膜２２は、第１ゲート酸化膜１６と第１ゲート電極１８の側壁から半導体基板１２に沿って形成され、断面略Ｌ字形状を有する。一方、第１サイドウォール２６の第２絶縁膜２３は、第１サイドウォール２６の第１絶縁膜２２の表面に形成され、断面略Ｌ字形状を有する。第１サイドウォール２６の側壁絶縁膜２４は、第１サイドウォール２６の第２絶縁膜２３の表面を覆うように形成され、断面略扇状の形状を有している。一方、第２サイドウォール３６も、第１絶縁膜２２と、第２絶縁膜２３と、側壁絶縁膜２４とから形成されている。第２サイドウォール３６の第１絶縁膜２２は、第２ゲート酸化膜３０と第２ゲート電極３２との側壁に形成され、第２サイドウォール３６の第２絶縁膜２３は、第２サイドウォール３６の第１絶縁膜２２の表面に形成されている。第２サイドウォール３６の側壁絶縁膜２４は、第２サイドウォール３６の第２絶縁膜２３の表面と半導体基板１２表面の一部を覆うように形成され、断面略扇状の形状を有している。
【００４０】
つづいて、レジスト膜６４で、Ｎ型ＦＥＴ形成領域を覆う。レジスト膜６４は、Ｐ型ＦＥＴ形成領域を開口するようにパターニングされている。そして、Ｐ型ＦＥＴ形成領域において、第２ゲート電極３２と第２サイドウォール３６とをマスクにして、半導体基板１２にＢ等のＰ型不純物をドープして一対の第２ソース／ドレイン領域５２を形成する（図７（ｈ））。
【００４１】
次いで、Ｎ型ＦＥＴ形成領域に形成されているレジスト膜６４を除去した後、Ｐ型ＦＥＴ形成領域をレジスト膜６６で覆う。レジスト膜６６は、Ｎ型ＦＥＴ形成領域を開口するようにパターニングされている。そして、Ｎ型ＦＥＴ形成領域において、第１ゲート電極１８と第１サイドウォール２６とをマスクにして、半導体基板１２にＡｓやＰ等のＮ型不純物をドープして一対の第１ソース／ドレイン領域４２を形成する（図８（ｉ））。
【００４２】
そして、Ｐ型ＦＥＴ形成領域に形成されているレジスト膜を除去し、さらにアニールして拡散層内の不純物を活性化させる（図８（ｊ））。次いで、Ｎ型ＦＥＴ形成領域およびＰ型ＦＥＴ形成領域において、従来公知の方法により第１シリサイド層および第２シリサイド層を形成する。Ｎ型ＦＥＴ形成領域においては、第１ゲート電極１８および第１サイドウォール２６をマスクとして半導体基板１２に一対の第１シリサイド層４４を形成する。この際、第１ゲート電極１８の上面においても第１シリサイド層２０が形成される。一方、Ｐ型ＦＥＴ形成領域においては、第２ゲート電極３２および第２サイドウォール３６をマスクとして半導体基板１２に一対の第２シリサイド層５４を形成する。この際、第２ゲート電極３２の上面においても第２シリサイド層３４が形成される。さらに、Ｎ型ＦＥＴ形成領域およびＰ型ＦＥＴ形成領域を覆うように、ＳｉＮ等からなるストッパー層３８を形成して、半導体装置１を完成する（図８（ｋ））。
【００４３】
第１実施形態である半導体装置１において、Ｎ型ＦＥＴ２を構成する第１サイドウォール２６は、半導体基板１２および側壁絶縁膜２４の間に、基板保護膜（第１絶縁膜２２ａおよび第２絶縁膜２３ａ）が介在している。そのため、第１サイドウォール２６を形成する際に、第１エクステンション領域４０が保護され、ｎＦＥＴ特性の特性の低下を抑制し、ｎＦＥＴ特性が安定した半導体装置１を製造することができる。
【００４４】
このような製造方法により製造される半導体装置１は、Ｎ型ＦＥＴ２に第１サイドウォール２６が形成されている。本実施形態の半導体装置１においては、この第１サイドウォール２６を特定の構造とすることにより、様々な機能を備えることができる。従来、サイドウォールは、半導体装置を製造する工程において、エッチバックによりゲート電極の側壁に形成される構造体であった。そのため、サイドウォールを特定の構造とすることにより、特定の効果を得ることなど想定すらされていなかった。このような状況において、本願発明者は鋭意研究したところ、Ｎ型ＦＥＴ２において第１サイドウォール２６を特定の構造とすることにより、Ｎ型ＦＥＴ２に様々な機能を付加することができることを見いだした。このような効果は、第１サイドウォール２６を形成する基板保護膜により得られるものである。
【００４５】
本実施形態において、半導体基板１２表面に形成される基板保護膜は、第１絶縁膜２２ａと第２絶縁膜２３ａとの積層膜とすることができる。このような積層構造とすることにより、様々な材料の組み合わせが可能となり所望の機能を付加することができる。さらに、第１サイドウォール２６の設計の自由度が向上する。
【００４６】
具体的には、第１絶縁膜２２は熱酸化により形成されたＳｉＯ２膜を用いることができる。このようにして得られるＳｉＯ２膜は、緻密な膜であるため、第１エクステンション領域４０を効果的に保護することができる。そのため、半導体装置の製造プロセスにおけるｎＦＥＴの特性の低下を抑制することができる。また、第２絶縁膜２３はＳｉＮ膜から構成することができる。このような構成とすることにより、半導体基板に所望のストレスを与えることができる。そのため、Ｎ型ＦＥＴ形成領域においてはオン電流を増加させることができ、ｎＦＥＴとしての性能を向上させることができる。さらに、半導体基板１２の表面に位置する部分に、第２絶縁膜２３ａを有するため、第２絶縁膜２３ａによるストレスの制御を容易に行うことができる。またさらに、このような位置に第２絶縁膜２３ａを有するため、第２絶縁膜２３ａの膜厚が薄くても、第２絶縁膜２３ａによるストレスの制御を容易に行うことができる。この他にも、様々な材料を組み合わせることにより、第１サイドウォール２６に様々な機能を付加することができ、さらに設計の自由度が増大する。
【００４７】
一方、Ｐ型ＦＥＴ形成領域においては、側壁絶縁膜２４が半導体基板１２表面に接するように設けられ、第２ゲート電極３２の側壁に基板保護膜（第１絶縁膜２２と第２絶縁膜２３）が形成されているに過ぎない。このような構造としているのは、Ｐ型不純物はＮ型不純物に比べ軽い元素であり、半導体基板中に深く拡散していくため、Ｐ型拡散層表面の劣化はほとんど問題にならないためである。さらに、Ｐ型不純物は剥離液や洗浄液との反応性が低く、化学的に安定でありＰ型拡散層表面の劣化はほとんど問題にならない。またさらに、半導体形成プロセスにおいて、Ｐ型拡散層はＮ型拡散層を形成した後に形成されるため、エッチング工程やレジスト膜除去工程や洗浄工程において、Ｎ型拡散層に比べて影響を受け難い。本願発明者はそのような知見に基づき研究した結果、第２サイドウォール３６を、半導体基板１２表面に接するように設けられた側壁絶縁膜２４を有する構造とし、第１サイドウォール２６を、側壁絶縁膜２４と、半導体基板１２および側壁絶縁膜２４の間に介在する基板保護膜（第１絶縁膜２２ａと第２絶縁膜２３ａ）とを有する特定の構造とすれば、ｐＦＥＴ特性に影響を与えることなくｎＦＥＴの特性の低下を抑制することができることを見出したのである。
【００４８】
また、第１実施形態における半導体装置１の製造方法において、図４（ｂ）に示したように、第１エクステンション領域４０の表面には、第１絶縁膜２２が形成されている。そのため、図４（ｂ）乃至図５（ｃ）の工程において、レジスト膜６０を除去する際においても、第１エクステンション領域４０はレジスト膜６０除去に用いられる剥離液やプラズマ等、さらに洗浄工程における洗浄液により影響を受けない。
【００４９】
さらに、図６（ｅ）に示したように、第１エクステンション領域４０の表面には、第１絶縁膜２２と第２絶縁膜２３とが積層されている。そのため、図６（ｅ）乃至（ｆ）の工程において、レジスト膜６２を除去する際においても、第１エクステンション領域４０はレジスト膜６２除去に用いられる剥離液やプラズマ等、さらに洗浄工程における洗浄液により影響を受けない。
【００５０】
つまり、本実施形態の製造方法によれば、第１エクステンション領域４０の形成された基板表面は絶縁膜で保護されているため劣化を抑制することができ、ｎＦＥＴの特性の低下を抑制することができる。これにより、Ｎ型ＦＥＴ形成領域における短チャネル効果の抑制と、ｎＦＥＴ特性の向上を図ることができる。そのため、このような製造方法によれば、電気的特性のバラツキが少ない半導体装置を提供することができる。
【００５１】
（第２の実施形態）
図３は、本発明による半導体装置の第２の実施形態を示す概略断面図である。
第２の実施形態における半導体装置１は、第１の実施形態における半導体装置１と比較して、第１サイドウォール２６および第２サイドウォール３６の構造のみが異なる。以下、第１サイドウォール２６および第２サイドウォール３６について説明し、その他の部分については説明を省略する。
【００５２】
図３に示すように、第１サイドウォール２６は、基板保護膜である第１絶縁膜２１と、側壁絶縁膜２４とからなる。第１絶縁膜２１は、第１ゲート酸化膜１６および第１ゲート電極１８の側壁と、半導体基板１２の表面を沿うように、断面略Ｌ字型の形状を有する。つまり、半導体基板１２の表面には、第１絶縁膜２１ａが形成されている。さらに、側壁絶縁膜２４は、第１絶縁膜２１を覆うように形成されている。半導体基板１２表面に沿って形成されている第１絶縁膜２１ａの端部は、第１サイドウォール２６の外表面に露出している。第１絶縁膜２１としては、ＳｉＯ２やＳｉＮ等を用いることができる。膜厚は、例えば１０オングストローム〜１５０オングストローム程度とすることができる。
【００５３】
このような第２の実施形態における半導体装置１の製造方法は、
半導体基板１２上に形成された第１ゲート電極１８を備えるＮ型ＦＥＴ形成領域、および半導体基板１２上に形成された第２ゲート電極３２を備えるＰ型ＦＥＴ形成領域を覆うように基板保護膜（第１絶縁膜２１）を形成する工程（図９（ａ）乃至図１０（ｃ））と、
前記Ｎ型ＦＥＴ形成領域と前記Ｐ型ＦＥＴ形成領域を覆うようにレジスト膜を形成した後、該レジスト膜をパターニングして、Ｐ型ＦＥＴ形成領域を開口する工程と、
前記Ｐ型ＦＥＴ形成領域の前記基板保護膜（第１絶縁膜２１）を、第２ゲート電極３２の側壁に残すように選択的に除去し半導体基板１２表面を露出させる工程（図１０（ｄ））と、
レジスト膜６２と、第２ゲート電極３２および第２ゲート電極３２の側壁の前記基板保護膜とをマスクとして、半導体基板１２に不純物を導入し、前記Ｐ型ＦＥＴ形成領域の半導体基板１２中に一対のＰ型の第２エクステンション領域５０を形成する工程（図１１（ｅ））と、
前記Ｎ型ＦＥＴ形成領域に形成されたレジスト膜６２を除去する工程（図１１（ｅ）乃至（ｆ））と、を含む。
【００５４】
本実施形態の製造方法において、Ｎ型ＦＥＴ形成領域の半導体基板１２表面は基板保護膜（第１絶縁膜２１）により保護されている。そのため、Ｎ型ＦＥＴ形成領域の半導体基板１２表面は、レジスト膜除去に用いられる剥離液やプラズマ等、さらに洗浄工程における洗浄液から効果的に保護される。Ｎ型ＦＥＴ形成領域の半導体基板１２の表面近傍は、Ｎ型の第１エクステンション領域４０および第１ソース／ドレイン領域４２を形成する領域である。そのため、このように半導体基板１２表面を保護することにより、ｎＦＥＴの特性の低下を抑制することができ、短チャネル効果を抑制し、ｎＦＥＴ特性が向上した半導体装置１を製造することができる。
【００５５】
以下、図９〜１２を参照しながら、第２の実施形態における半導体装置１の製造方法を具体的に説明する。
【００５６】
まず、Ｐウエル１２ａとＮウエル１２ｂとが素子分離層１４により分離された半導体基板１２を準備する。Ｎ型ＦＥＴ形成領域において、半導体基板１２上に、従来の方法により第１ゲート酸化膜１６を形成し、さらに第１ゲート酸化膜１６上に第１ゲート電極１８を形成する。一方、Ｐ型ＦＥＴ形成領域において、半導体基板１２上に、従来の方法により第２ゲート酸化膜３０を形成し、さらに第２ゲート酸化膜３０上に第２ゲート電極３２を形成する（図９（ａ））。
【００５７】
次いで、レジスト膜６０で、Ｐ型ＦＥＴ形成領域を覆う。レジスト膜６０は、Ｎ型ＦＥＴ形成領域を開口するようにパターニングされている。そして、Ｐウエル１２ａ上において、第１ゲート電極１８をマスクにして、Ｐウエル１２ａの表層に、ＳｂやＡｓ等のＮ型不純物をドープする。これにより、第１のソース／ドレインエクステンション領域（以下、第１エクステンション領域）４０が形成される（図９（ｂ））。
【００５８】
つづいて、レジスト膜６０を除去し、次いで、Ｎ型ＦＥＴ形成領域およびＰ型ＦＥＴ形成領域において、第１絶縁膜２１を形成する（図１０（ｃ））。第１絶縁膜２１の形成方法としては、熱酸化法やＣＶＤ法等が挙げられる。第１絶縁膜２１としては、ＳｉＯ２やＳｉＮ等を用いることができる。膜厚は、例えば１０オングストローム〜１５０オングストローム程度とすることができる。
【００５９】
つづいて、レジスト膜６２でＮ型ＦＥＴ形成領域を覆う。レジスト膜６２は、Ｐ型ＦＥＴ形成領域を開口するようにパターニングされている。つづいて、Ｐ型ＦＥＴ形成領域において、第２ゲート電極３２と、第２ゲート電極３２の側壁に形成された第１絶縁膜２１とをマスクにして、エッチングを行う。エッチングにより、半導体基板１２表面に形成されている第１絶縁膜２１が除去される。これにより、Ｐ型ＦＥＴ形成領域において、半導体基板１２表面を露出させるとともに、第２ゲート酸化膜３０および第２ゲート電極３２の側壁にのみ第１絶縁膜２１を残す。（図１０（ｄ））。
【００６０】
次いで、第２ゲート電極３２と、第２ゲート電極３２の側壁に形成された第１絶縁膜２１とをマスクにして、露出した半導体基板１２の表層に、ＢやＢＦ２等のＰ型不純物をドープする。これにより、Ｎウエル１２ｂ表層に、第２エクステンション領域５０を形成する（図１１（ｅ））。
【００６１】
つづいて、Ｎ型ＦＥＴ形成領域において、半導体基板１２上に形成されているレジスト膜６２を除去する。このとき、第１エクステンション領域４０の表面は第１絶縁膜２１により保護されている。そのため、第１エクステンション領域４０は、レジスト膜６２除去に用いられる剥離液やプラズマ等、さらに洗浄工程における洗浄液により影響を受けない。
【００６２】
そして、Ｎ型ＦＥＴ形成領域およびＰ型ＦＥＴ形成領域を覆うように絶縁膜（不図示）を形成し、次いで、エッチバックを施して、第１サイドウォール２６と第２サイドウォール３６を形成する。（図１１（ｆ））。第１サイドウォール２６は、第１絶縁膜２１と、側壁絶縁膜２４とから形成されている。第１サイドウォール２６の第１絶縁膜２１は、第１ゲート酸化膜１６と第１ゲート電極１８の側壁から半導体基板１２に沿って形成され、断面略Ｌ字形状を有する。第１サイドウォール２６の側壁絶縁膜２４は、第１サイドウォール２６の第１絶縁膜２１の表面を覆うように形成され、断面略扇状の形状を有している。一方、第２サイドウォール３６も、第１絶縁膜２１と、側壁絶縁膜２４とから形成されている。第２サイドウォール３６の第１絶縁膜２１は、第２ゲート酸化膜３０と第２ゲート電極３２との側壁の表面に積層されている。第２サイドウォール３６の側壁絶縁膜２４は、第２サイドウォール３６の第１絶縁膜２１と半導体基板１２表面の一部を覆うように形成され、断面略扇状の形状を有している。
【００６３】
第１サイドウォール２６と第２サイドウォール３６とを形成した後に、第１の実施形態と同様にして半導体装置１を完成させる（図１２（ｇ）〜（ｈ））。具体的には、図７（ｈ）〜図８（ｋ）と同様な工程を行う。
【００６４】
このような製造方法により得られる、第２の実施形態の半導体装置１において、Ｎ型ＦＥＴ２を構成する第１サイドウォール２６は、半導体基板１２および側壁絶縁膜２４の間に、基板保護膜（第１絶縁膜２１ａ）が介在している。そのため、第１サイドウォール２６を形成する際に、第１エクステンション領域４０が保護され、ｎＦＥＴ特性の特性の低下を抑制し、ｎＦＥＴ特性が安定した半導体装置１を製造することができる。
【００６５】
また、第１絶縁膜２１としては熱酸化により形成されたＳｉＯ２膜を用いることができる。このようにして得られるＳｉＯ２膜は、緻密な膜であるため、第１エクステンション領域４０を効果的に保護することができ、上記効果にさらに優れる。
【００６６】
第２の実施形態における半導体装置１の製造方法において、図１１（ｅ）に示したように、第１エクステンション領域４０の表面には、第１絶縁膜２１が形成されている。そのため、図１１（ｅ）乃至（ｆ）の工程において、レジスト膜６２を除去する際においても、第１エクステンション領域４０はレジスト膜６０除去に用いられる剥離液やプラズマ等、さらに洗浄工程における洗浄液により影響を受けない。
【００６７】
つまり、本実施形態の製造方法によれば、第１エクステンション領域４０の形成された基板表面は第１絶縁膜２１で保護されているため劣化を抑制することができ、ｎＦＥＴの特性の低下を抑制することができる。これにより、Ｎ型ＦＥＴ形成領域における短チャネル効果の抑制と、ｎＦＥＴ特性の向上を図ることができる。そのため、このような製造方法によれば、電気的特性のバラツキが少ない半導体装置を提供することができる。さらに、本実施形態においては、基板保護膜が第１の絶縁膜２１だけで形成されているので、第１の実施形態と比較して工程数を削減することができ、工期短縮や原価低減が可能になる。
【００６８】
（第３の実施形態）
上記実施形態においては、Ｎ型ＦＥＴ形成領域およびＰ型ＦＥＴ形成領域を有するコア形成領域（コア形成領域はＳＲＡＭ形成領域を含んでいてもよい。）を備える半導体装置１について説明した。さらに、半導体装置１はコア形成領域およびＩ／Ｏ形成領域を備え、各々の領域においてＮ型ＦＥＴ形成領域とＰ型ＦＥＴ形成領域を有していてもよい（第３の実施形態）。本実施形態は、コア形成領域においては、Ｎ型ＦＥＴに基板保護膜を設け、Ｐ型ＦＥＴには基板保護膜を設けない構成にして、Ｉ／Ｏ形成領域においては、Ｎ型ＦＥＴおよびＰ型ＦＥＴの両方に基板保護膜を設ける構成にしたものである。尚、図面において、「ＣＯＲＥ」とは「コア形成領域」を意味し、コア領域が形成される予定領域およびコア領域が形成された領域のいずれをも含むものである。また、「Ｉ／Ｏ」とは「Ｉ／Ｏ形成領域」を意味し、Ｉ／Ｏ領域が形成される予定領域およびＩ／Ｏ領域が形成された領域のいずれをも含むものである。
【００６９】
以下に、第３の実施形態における半導体装置１の製造方法を、図１３〜１８を参照しながら説明する。なお、半導体装置１の詳細な構造については説明を省略する。
【００７０】
まず、コア形成領域とＩ／Ｏ形成領域とが素子分離層１４により分離された半導体基板１２を準備する。コア形成領域においては、Ｐウエル１２ａとＮウエル１２ｂとが素子分離層１４により分離され、Ｎ型ＦＥＴ形成領域とＰ型ＦＥＴ形成領域とを形成している。一方、Ｉ／Ｏ形成領域においても、Ｐウエル１２ａとＮウエル１２ｂとが素子分離層１４により分離され、Ｎ型ＦＥＴ形成領域とＰ型ＦＥＴ形成領域とを形成している。コア形成領域のＮ型ＦＥＴ形成領域およびＰ型ＦＥＴ形成領域において、上記と同様に、半導体基板１２上にゲート酸化膜とゲート電極が積層されている。一方、Ｉ／Ｏ形成領域のＮ型ＦＥＴ形成領域においては、半導体基板１２上に、第３ゲート酸化膜７０と第３ゲート電極７２とが積層されている。Ｐ型ＦＥＴ形成領域においては、第４ゲート酸化膜７４と第４ゲート電極７６とが積層されている。さらに、コア形成領域とＩ／Ｏ形成領域とを覆うように、第１絶縁膜２２を形成する（図１３（ａ））。
【００７１】
次いで、Ｉ／Ｏ形成領域のＮ型ＦＥＴ形成領域を開口するようにパターニングされたレジスト膜７８で、コア形成領域とＩ／Ｏ形成領域とを覆う。そして、第３ゲート電極７２と、第３ゲート電極７２の側壁に形成された第１絶縁膜２２とをマスクにして、第１絶縁膜２２の直下に位置するＰウエル１２ａの表層に、ＳｂやＡｓ等のＮ型不純物をドープする。これにより、第３のソース／ドレインエクステンション領域（以下、第３エクステンション領域）８０が形成される（図１３（ｂ））。
【００７２】
つづいて、レジスト膜７８を除去し、次いで、コア形成領域のＮ型ＦＥＴ形成領域を開口するようにパターニングされたレジスト膜８２で、コア形成領域とＩ／Ｏ形成領域とを覆う。そして、第１ゲート電極１８と、第１ゲート電極１８の側壁に形成された第１絶縁膜２２とをマスクにして、第１絶縁膜２２の直下に位置するＰウエル１２ａの表層に、第１エクステンション領域４０を形成する（図１４（ｃ））。
【００７３】
つづいて、レジスト膜８２を除去する。このとき、第１エクステンション領域４０の表面は第１絶縁膜２２により保護されている。そのため、第１エクステンション領域４０は、レジスト膜８２除去に用いられる剥離液やプラズマ等の影響を受けない。次いで、Ｉ／Ｏ形成領域のＰ型ＦＥＴ形成領域を開口するようにパターニングされたレジスト膜８４で、コア形成領域とＩ／Ｏ形成領域とを覆う。つづいて、第４ゲート電極７６と、第４ゲート電極７６の側壁に形成された第１絶縁膜２２とをマスクにして、第１絶縁膜２２の直下に位置するＮウエル１２ｂの表層に、ＢやＢＦ２等のＰ型不純物をドープする。これにより、Ｎウエル１２ｂ表層に、第４エクステンション領域８６を形成する（図１４（ｄ））。
【００７４】
つづいて、レジスト膜８４を除去する（図１５（ｅ））。このとき、第１エクステンション領域４０の表面は第１絶縁膜２２により保護されている。そのため、第１エクステンション領域４０は、レジスト膜８４除去に用いられる剥離液やプラズマ等の影響を受けない。
【００７５】
そして、コア形成領域およびＩ／Ｏ形成領域において、第１絶縁膜２２の表面に、第２絶縁膜２３を積層する（図１５（ｆ））。
【００７６】
つづいて、コア形成領域のＰ型ＦＥＴ形成領域を開口するようにパターニングされたレジスト膜８８で、コア形成領域とＩ／Ｏ形成領域とを覆う。そして、Ｐ型ＦＥＴ形成領域において、第２ゲート電極３２と、第２ゲート電極３２の側壁に形成された第１絶縁膜２２および第２絶縁膜２３とをマスクにして、エッチングを行う。エッチングにより、半導体基板１２表面に形成された第１絶縁膜２２および第２絶縁膜２３が除去される。これにより、Ｐ型ＦＥＴ形成領域において、半導体基板１２表面を露出させるとともに、第２ゲート酸化膜３０および第２ゲート電極３２の側壁にのみ第１絶縁膜２２と第２絶縁膜２３との積層構造を残す。（図１６（ｇ））。
【００７７】
そして、第２ゲート電極３２と、第２ゲート電極３２の側壁に形成された第１絶縁膜２２および第２絶縁膜２３とをマスクにして、露出した半導体基板１２の表層に、ＢやＢＦ２等のＰ型不純物をドープする。これにより、Ｎウエル１２ｂ表層に、第２エクステンション領域５０を形成する（図１６（ｈ））。
【００７８】
つづいて、レジスト膜８８を除去する。このとき、第１エクステンション領域４０の表面は第１絶縁膜２２と第２絶縁膜２３により保護されている。そのため、エクステンション領域４０は、レジスト膜８８除去に用いられる剥離液やプラズマ等の影響を受けない。そして、コア形成領域およびＩ／Ｏ形成領域を覆うように側壁絶縁膜２４を形成し（図１７（ｉ））、次いでエッチバックを施して、コア形成領域において第１サイドウォール２６および第２サイドウォール３６を形成し、Ｉ／Ｏ形成領域において第３サイドウォール８９および第４サイドウォール９０を形成する。（図１７（ｊ））。
【００７９】
第３サイドウォール８９は、第１絶縁膜２２と、第２絶縁膜２３と、側壁絶縁膜２４とから形成されている。第３サイドウォール８９の第１絶縁膜２２は、第３ゲート酸化膜７０と第３ゲート電極７２の側壁から半導体基板１２に沿って形成され、断面略Ｌ字形状を有する。一方、第３サイドウォール８９の第２絶縁膜２３は、第３サイドウォール８９の第１絶縁膜２２の表面に形成され、断面略Ｌ字形状を有する。第３サイドウォール８９の側壁絶縁膜２４は、第３サイドウォール８９の第２絶縁膜２３の表面を覆うように形成され、断面略扇状の形状を有している。一方、第４サイドウォール９０は、第３サイドウォール８９と同一の形状を有している。
【００８０】
つづいて、所定の形状にパターニングされたレジスト膜（不図示）を用いて、半導体基板１２にＮ型不純物をドープし、半導体基板１２に第１ソース／ドレイン領域４２および第３ソース／ドレイン領域８１を形成する。さらにアニールして、これらの拡散層内の不純物を活性化させる。さらに、レジスト膜（不図示）を用いて、半導体基板１２にＰ型不純物をドープし、半導体基板１２に第２ソース／ドレイン領域５２および第４ソース／ドレイン領域８７を形成する。さらにアニールして、これらの拡散層内の不純物を活性化させる（図１８（ｋ））。
【００８１】
次いで、コア形成領域およびＩ／Ｏ形成領域において、ゲート電極とサイドウォールをマスクとして、半導体基板１２にシリサイド層が形成される。さらに、ゲート電極の表層においてもシリサイド層が形成される。具体的には、コア形成領域のＮ型ＦＥＴ形成領域において、半導体基板１２に一対の第１シリサイド層４４が形成され、第１ゲート電極１８の表層においても第１シリサイド層２０が形成される。また、コア形成領域のＰ型ＦＥＴ形成領域においても、同様に、半導体基板１２上の第２シリサイド層５４と第２ゲート電極３２上の第２シリサイド層３４が形成される。一方、Ｉ／Ｏ形成領域のＮ型ＦＥＴ形成領域において、半導体基板１２に一対の第３シリサイド層９２が形成され、第３ゲート電極７２の表層においても第３シリサイド層９１が形成される。また、Ｉ／Ｏ形成領域のＰ型ＦＥＴ形成領域においても、同様に、半導体基板１２上に第４シリサイド層９６が形成され、第４ゲート電極７６の表層においても第４シリサイド層９４が形成される。さらに、コア形成領域およびＩ／Ｏ形成領域を覆うように、ＳｉＮ等からなるストッパー層３８を形成して、半導体装置１を完成する（図１８（ｌ））。このように、第３の実施形態によれば、半導体装置１がコア形成領域とＩ／Ｏ形成領域とを含む場合に、コア形成領域内においてＰ型ＦＥＴ形成領域のみゲート側壁構造を異ならせるとともに、Ｉ／Ｏ形成領域においては、Ｎ型ＦＥＴ形成領域とＰ型ＦＥＴ形成領域とのゲート側壁構造を同じ構造にすることができる。
【００８２】
図１３（ｂ）に示したように、第１エクステンション領域４０の形成予定領域の表面には、第１絶縁膜２２が形成されている。そのため、図１３（ｂ）乃至図１４（ｃ）の工程において、第１エクステンション領域４０の形成予定領域の表面は、レジスト膜７８除去に用いられる剥離液やプラズマ等の影響を受けない。
【００８３】
また、図１４（ｃ）に示したように、第１エクステンション領域４０の表面には、第１絶縁膜２２が形成されている。そのため、図１４（ｃ）乃至（ｄ）の工程において、第１エクステンション領域４０は、レジスト膜８２除去に用いられる剥離液やプラズマ等の影響を受けない。さらに、図１４（ｄ）乃至図１５（ｅ）の工程において、第１エクステンション領域４０は、レジスト膜８４除去に用いられる剥離液やプラズマ等の影響を受けない。
【００８４】
また、図１６（ｈ）に示したように、第１エクステンション領域４０の表面には、第１絶縁膜２２および第２絶縁膜２３が形成されている。そのため、図１６（ｈ）乃至図１７（ｉ）の工程において、第１エクステンション領域４０は、レジスト膜８８除去に用いられる剥離液やプラズマ等の影響を受けない。
【００８５】
つまり、本実施形態の製造方法によれば、第１エクステンション領域４０の形成された基板表面は絶縁膜で保護されているため劣化が抑制され、ｎＦＥＴの特性の低下を抑制することができる。これにより、Ｎ型ＦＥＴ形成領域における短チャネル効果の抑制と、ｎＦＥＴ特性の向上を図ることができる。そのため、このような製造方法によれば、ｎＦＥＴ特性のバラツキが少ない半導体装置を提供することができる。さらに、本実施形態では、Ｉ／Ｏ形成領域内のＰ型ＦＥＴに基板保護膜を設ける製造方法と比較して、Ｉ／Ｏ形成領域内のＰ型ＦＥＴへの不純物注入工程の前に基板保護膜をエッチバックしなくて済むので、工程数を削減することができ、工期短縮や原価低減が可能になる。
【００８６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００８７】
たとえば、基板保護膜が３層以上となるように、複数の絶縁膜が積層されていてもよい。
【００８８】
また第３の実施形態の半導体装置１において、第１サイドウォール２６が、第１絶縁膜２１と側壁絶縁膜２４とから形成されていてもよい。
【００８９】
また、第３の実施形態においては、第３エクステンション領域８０、第１エクステンション領域４０、および第４エクステンション領域８６をこの順で形成した例（図１３（ｂ）乃至図１４（ｄ））によって示したが、特に限定されず、任意の順序で形成することができる。
【００９０】
また、本実施形態では、Ｎ型ＦＥＴ形成領域とＰ型ＦＥＴ形成領域とが隣接している例によって示したが、これらは所定の距離離間していてもよい。
【００９１】
[実施例]
【００９２】
以下、本発明を実施例により具体的に説明するが、本発明は、これらの実施例により制限されるものではない。
【００９３】
（実施例１）
実施例１においては、本実施形態１の製造方法（図４〜８）に従い、以下の条件で半導体装置１を製造した。
【００９４】
第１サイドウォール２６および第２サイドウォール３６を構成する第１絶縁膜２２、第２絶縁膜２３、側壁絶縁膜２４の形成条件は以下のとおりである。
・第１絶縁膜２２形成条件
熱酸化法：ＳｉＯ２膜，膜厚１００オングストローム
・第２絶縁膜２３形成条件
ＣＶＤ法：ＳｉＮ膜，膜厚１００オングストローム
・側壁絶縁膜２４形成条件
ＣＶＤ法：ＳｉＯ２膜，膜厚１００オングストローム
実施例１の半導体装置１のｎＦＥＴ特性を測定した。結果を図１９に示す。図１９は、様々なゲート長を有するｎＦＥＴについてＩＯＮおよびＩＯＦＦを測定し、プロットしたものである。なお、ＩＯＮは、ｎＦＥＴがオン状態になっている時に流れる単位ゲート幅当たりの電流値である。また、ＩＯＦＦは、ｎＦＥＴがオフ状態になっている時に流れる単位ゲート幅当たりの電流値である。
【００９５】
（比較例１）
比較例１においては、従来技術の製造方法（図２１〜２３）に従い、以下の条件で半導体装置１００を製造した。
【００９６】
第１サイドウォール１２６および第２サイドウォール１３６を構成する第１絶縁膜１２２、第２絶縁膜１２３、側壁絶縁膜１２４の形成条件は以下のとおりである。
・第１絶縁膜１２２形成条件
熱酸化法：ＳｉＯ２膜，膜厚１００オングストローム
・第２絶縁膜１２３形成条件
ＣＶＤ法：ＳｉＮ膜，膜厚１００オングストローム
・側壁絶縁膜１２４形成条件
ＣＶＤ法：ＳｉＯ２膜，膜厚１００オングストローム
比較例１の半導体装置１００のｎＦＥＴ特性を測定した。結果を図１９に示す
【００９７】
図１に示すように、実施例１の方法により得られた半導体装置１は、Ｎ型ＦＥＴ形成領域において、第１ゲート電極１８の両脇の半導体基板１２表面に、第１絶縁膜２２ａと第２絶縁膜２３ａとからなる基板保護膜を有していた。一方、図２０に示すように、比較例１の方法により得られた半導体装置１００において、側壁絶縁膜１２４が第１ゲート電極１１８の両脇の半導体基板１１２表面に接している。つまり、基板保護膜が半導体基板１２表面に成膜されていない。
【００９８】
このような半導体装置のｎＦＥＴ特性を測定したところ、図１９に示すように、実施例１の半導体装置１は比較例１の半導体装置１００と比較して、オン・オフ比（ＩＯＦＦ／ＩＯＮ）が低下し、良好なｎＦＥＴ特性を有していることが確認された。そのため、実施例１の半導体装置１は、比較例１の半導体装置１００と比較して、ｎＦＥＴの特性の低下を抑制することができ、Ｎ型ＦＥＴ形成領域における短チャネル効果の抑制と、ｎＦＥＴ特性の向上を図ることができることが確認された。
【図面の簡単な説明】
【００９９】
【図１】第１の実施形態に係る半導体装置の概略断面図である。
【図２】第１の実施形態に係る半導体装置の概略断面図である。
【図３】第２の実施形態に係る半導体装置の概略断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【図９】第２の実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【図１０】第２の実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【図１１】第２の実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【図１２】第２の実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【図１３】第３の実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【図１４】第３の実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【図１５】第３の実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【図１６】第３の実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【図１７】第３の実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【図１８】第３の実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【図１９】実施例において、半導体装置のｎＦＥＴのオン電流とオフ電流とを測定した結果を示すグラフである。
【図２０】従来の半導体装置の概略断面図である。
【図２１】従来の半導体装置の製造方法を示す概略工程断面図である。
【図２２】従来の半導体装置の製造方法を示す概略工程断面図である。
【図２３】従来の半導体装置の製造方法を示す概略工程断面図である。
【符号の説明】
【０１００】
１      半導体装置
２，３    Ｎ型ＦＥＴ
４，５    Ｐ型ＦＥＴ
１２    半導体基板
１２ａ  Ｐウエル
１２ｂ  Ｎウエル
１４    素子分離層
１６    第１ゲート酸化膜
１８    第１ゲート電極
２０    第1シリサイド層
２１    第１絶縁膜
２２    第１絶縁膜
２３    第２絶縁膜
２４    側壁絶縁膜
２６    第１サイドウォール
３０    第２ゲート酸化膜
３２    第２ゲート電極
３４    第２シリサイド層
３６    第２サイドウォール
３８    ストッパー層
３９    Ｎ型拡散層
４０    第１エクステンション領域
４２    第１ソース／ドレイン領域
４４    第１シリサイド層
４９    Ｐ型拡散層
５０    第２エクステンション領域
５２    第２ソース／ドレイン領域
５４    第２シリサイド層
６０、６２，６４，６６，７８，８２，８４，８８    レジスト膜
７０    第３ゲート酸化膜
７２    第３ゲート電極
７４    第４ゲート酸化膜
７６    第４ゲート電極
８０    第３エクステンション領域
８１    第３ソース／ドレイン領域
８６    第４エクステンション領域
８７    第４ソース／ドレイン領域
８９    第３サイドウォール
９０    第４サイドウォール
９１，９２    第３シリサイド層
９４，９６    第４シリサイド層
１００    半導体装置
１０２    Ｎ型ＦＥＴ
１０４    Ｐ型ＦＥＴ
１１２    半導体基板
１１２ａ  Ｐウエル
１１２ｂ  Ｎウエル
１１４    素子分離層
１１６    第１ゲート酸化膜
１１８    第１ゲート電極
１２０    第1シリサイド層
１２２    第１絶縁膜
１２３    第２絶縁膜
１２４    側壁絶縁膜
１２６    第１サイドウォール
１３０    第２ゲート酸化膜
１３２    第２ゲート電極
１３４    第２シリサイド層
１３６    第２サイドウォール
１３８    ストッパー層
１４０    第１エクステンション領域
１４２    第１ソース／ドレイン領域
１５０    第２エクステンション領域
１５２    第２ソース／ドレイン領域
１６０，１６２    レジスト膜
【図１】
2006294877.tif 000003
【図２】
2006294877.tif 000004
【図３】
2006294877.tif 000005
【図４】
2006294877.tif 000006
【図５】
2006294877.tif 000007
【図６】
2006294877.tif 000008
【図７】
2006294877.tif 000009
【図８】
2006294877.tif 000010
【図９】
2006294877.tif 000011
【図１０】
2006294877.tif 000012
【図１１】
2006294877.tif 000013
【図１２】
2006294877.tif 000014
【図１３】
2006294877.tif 000015
【図１４】
2006294877.tif 000016
【図１５】
2006294877.tif 000017
【図１６】
2006294877.tif 000018
【図１７】
2006294877.tif 000019
【図１８】
2006294877.tif 000020
【図１９】
2006294877.tif 000021
【図２０】
2006294877.tif 000022
【図２１】
2006294877.tif 000023
【図２２】
2006294877.tif 000024
【図２３】
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