(57)【要約】【課題】外部クロック信号に対して内部クロック信号を正確に制御することが可能なＳＴＢＤ回路を有する半導体装置を提供する。【解決手段】入力バッファ回路１１は、クロック信号を受ける。第１の補正回路１４，１５，１８は、入力バッファ回路１１から供給されるクロック信号の遅延時間を検出し、遅延時間が補正されたクロック信号を出力する。第２の補正回路２０、２１，２３は、入力バッファ回路１１から供給されるクロック信号の遅延時間を検出し、遅延時間が補正されたクロック信号を出力する。第１のスイッチ１３、１７は、入力バッファ回路１１と第１の補正回路１４、１８との間に設けられ、第２のスイッチ１９、２２は、入力バッファ回路１１と前記第２の補正回路２０、２３との間に設けられ、第１のスイッチと相補的に動作する。【選択図】      図１
2006294146.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を受ける入力バッファ回路と、
前記入力バッファ回路から供給される前記クロック信号の遅延時間を検出し、前記遅延時間が補正されたクロック信号を出力する第１の補正回路と、
前記入力バッファ回路から供給される前記クロック信号の遅延時間を検出し、前記遅延時間が補正されたクロック信号を出力する第２の補正回路と、
前記入力バッファ回路と前記第１の補正回路との間に設けられた第１のスイッチと、
前記入力バッファ回路と前記第２の補正回路との間に設けられた第２のスイッチと、
前記第１、第２のスイッチをクロック信号に応じて交互に制御する制御部と、
前記第１の補正回路から出力される前記クロック信号と、前記第２の補正回路から出力される前記クロック信号のいずれか一方を出力する第３のスイッチと
を具備することを特徴とする半導体装置。
【請求項２】
前記入力バッファ回路の出力端と前記第３のスイッチの出力端との間に接続された第４のスイッチをさらに具備し、
前記制御部は、前記第１、第２の補正回路の一方から補正が困難であることを示す信号が出力された場合、前記第３のスイッチをオフとし、前記第４のスイッチをオンとすることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記制御部は、バースト読み出しの開始を示す信号を受けた場合、前記第１、第２の補正回路をリセットするリセット信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項４】
クロック信号を受ける入力バッファ回路と、
前記入力バッファ回路の出力信号を遅延する第１の遅延回路と、
前記第１の遅延回路の状態を保持する第１の状態保持回路と、
前記第１の状態保持回路に保持された状態に応じて前記入力バッファ回路の出力信号を遅延する第２の遅延回路と、
前記入力バッファ回路の出力信号を遅延する第３の遅延回路と、
前記第３の遅延回路の状態を保持する第２の状態保持回路と、
前記第２の状態保持回路に保持された状態に応じて前記入力バッファ回路の出力信号を遅延する第４の遅延回路と、
前記入力バッファ回路と前記第１の遅延回路との間に接続された第１のスイッチと、
前記入力バッファ回路と前記第３の遅延回路との間に接続された第２のスイッチと、
前記入力バッファ回路と前記第２の遅延回路との間に接続された第３のスイッチと、
前記入力バッファ回路と前記第４の遅延回路との間に接続された第４のスイッチと、
前記第１、第２のスイッチを交互に制御し、前記第３、第４のスイッチを交互に制御する制御部と
を具備することを特徴とする半導体装置。
【請求項５】
読み出しデータを保持するフリップフロップ回路と、
前記フリップフロップ回路の出力データと、読み出しデータが供給される選択回路と、
バースト読み出し時に、設定されたウェイト数が規定値より小さい場合、前記選択回路により、先ず前記読み出しデータを選択させ、次いで、前記フリップフロップ回路の出力データを選択させる制御部と
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばバースト読み出しモードを有する半導体記憶装置に適用される半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、チップの外部から供給される外部クロック信号に対して、チップの内部で発生される内部クロック信号を同期させる必要がある。チップにおいて、外部クロック信号を入力バッファで受け、この外部クロック信号をチップ内部で分配すると、バッファや配線による遅延のため、チップ内部と外部でクロック信号の位相が異なってしまう。これを避けるため、外部クロック信号と内部クロック信号を同期させる同期回路が種々開発されている。この同期回路としては、例えば主にＤＲＡＭにおいて使用されているＳＴＢＤ（Synchronous Traced Backward Delay）回路がある（例えば特許文献１参照）。このＳＴＢＤ回路は、外部から入力されるクロック信号の周波数をチップ内部でモニタし、チップ内部における回路の遅延時間を補正して内部クロック信号を生成する。
【０００３】
しかし、ＳＴＢＤ回路において、補正中にクロック信号の周波数が変化すると、前進（forward）、後退（Backward）の各遅延回路が干渉し、正確な回路動作を保証することができなかった。
【０００４】
また、半導体記憶装置の読み出しモードとして、バースト読み出しがある。このバースト読み出しにおいて、高速動作を可能とするため、出力回路にフリップフロップを用いた場合、データ出力の１クロック前にフリップフロップ回路にデータを設定しなければならない。バースト読み出し動作においては、バースト読み出しモードを示す信号を受けてからメモリセルをアクセスした後、アドレスをインクリメントしてデータをバースト出力するまでの時間（クロック信号のウェイト（wait）数）が設定される。しかし、ＳＴＢＤ回路を用いた場合、クロック信号を補正するために、クロック信号の数が変化する。このため、バースト読み出し時に、ウェイト数を正確に制御することが困難となる。さらに、ウェイト数に対する動作周波数の線形性が崩れ、回路設定を複雑にしていた。
【特許文献１】特願平８−１００９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、外部クロック信号に対して内部クロック信号を正確に制御することが可能なＳＴＢＤ回路を有する半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の第１の態様は、クロック信号を受ける入力バッファ回路と、前記入力バッファ回路から供給される前記クロック信号の遅延時間を検出し、前記遅延時間が補正されたクロック信号を出力する第１の補正回路と、前記入力バッファ回路から供給される前記クロック信号の遅延時間を検出し、前記遅延時間が補正されたクロック信号を出力する第２の補正回路と、前記入力バッファ回路と前記第１の補正回路との間に設けられた第１のスイッチと、前記入力バッファ回路と前記第２の補正回路との間に設けられた第２のスイッチと、前記第１、第２のスイッチをクロック信号に応じて交互に制御する制御部と、前記第１の補正回路から出力される前記クロック信号と、前記第２の補正回路から出力される前記クロック信号のいずれか一方を出力する第３のスイッチとを具備している。
【０００７】
本発明の半導体装置の第２の態様は、クロック信号を受ける入力バッファ回路と、前記入力バッファ回路の出力信号を遅延する第１の遅延回路と、前記第１の遅延回路の状態を保持する第１の状態保持回路と、前記第１の状態保持回路に保持された状態に応じて前記入力バッファ回路の出力信号を遅延する第２の遅延回路と、前記入力バッファ回路の出力信号を遅延する第３の遅延回路と、前記第３の遅延回路の状態を保持する第２の状態保持回路と、前記第２の状態保持回路に保持された状態に応じて前記入力バッファ回路の出力信号を遅延する第４の遅延回路と、前記入力バッファ回路と前記第１の遅延回路との間に接続された第１のスイッチと、前記入力バッファ回路と前記第３の遅延回路との間に接続された第２のスイッチと、前記入力バッファ回路と前記第２の遅延回路との間に接続された第３のスイッチと、前記入力バッファ回路と前記第４の遅延回路との間に接続された第４のスイッチと、前記第１、第２のスイッチを交互に制御し、前記第３、第４のスイッチを交互に制御する制御部とを具備している。
【０００８】
本発明の半導体装置の第３の態様は、読み出しデータを保持するフリップフロップ回路と、前記フリップフロップ回路の出力データと、読み出しデータが供給される選択回路と、バースト読み出し時に、設定されたウェイト数が規定値より小さい場合、前記選択回路により、先ず前記読み出しデータを選択させ、次いで、前記フリップフロップ回路の出力データを選択させる制御部とを具備している。
【発明の効果】
【０００９】
本発明によれば、外部クロック信号に対して内部クロック信号を正確に制御することが可能なＳＴＢＤ回路を有する半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係り、ＳＴＢＤ回路を示している。
【００１２】
従来のＳＴＢＤ回路は、前進パルス用遅延回路、後退パルス用遅延回路が１系統であった。このため、後退パルス用遅延回路内をクロック信号が伝播している間に、外部クロック信号の周波数が変化し、次のクロック信号が前進パルス用遅延回路に入力されてしまうと、後退パルス用遅延回路を初期化（モニタ状態）してしまう。このため、クロック信号を正確に補正できず、最悪の場合はクロック信号を消失する可能性もあった。
【００１３】
そこで、第１の実施形態は、２系統の前進パルス用遅延回路、後退パルス用遅延回路、及び状態保持回路を持ち、１周期前に一方の前進パルス用遅延回路でモニタしたクロック信号の遅延時間を用いて、他方の後退パルス用遅延回路によりクロック信号を補正し、これとともに、他方の前進パルス用遅延回路で現在のクロック信号の遅延時間をモニタする。
【００１４】
すなわち、図１に示すＳＴＢＤ回路は、前進パルス用第１の遅延回路としてのＦＤＵ（Forward Delay Unit）１４、２０、後退パルス用第２の遅延回路としてのＢＤＵ（Backward Delay Unit）１８、２３、及び状態保持回路としてのＳＨＵ（Status Hold Unit）１５、２１をＥＶＥＮ／ＯＤＤの２系統有し、これらをスイッチ１３，１７，１９，２２により交互に切り換えている。スイッチ１３は信号Ｄｉｎ（ＥＶＥＮ）により制御され、スイッチ１７は、反転された信号／Ｄｉｎ（ＥＶＥＮ）により制御される。スイッチ１９は、信号Ｄｉｎ（ＯＤＤ）により制御され、スイッチ２２は、反転された信号／Ｄｉｎ（ＯＤＤ）により制御される。
【００１５】
具体的な構成について説明する。外部クロック信号ＣＬＫＥＸＴを受ける入力バッファ回路１１は、ディレイモニタ（ＤＭ）１２の入力端に接続されている。このディレイモニタ１２の出力端はスイッチ１３を介してＦＤＵ１４に接続され、スイッチ１９を介してＦＤＵ２０に接続される。ＦＤＵ１４、２０は、それぞれ複数の単位遅延素子ＤＬを有し、ディレイモニタ１２からスイッチ１３又はスイッチ１９を介して供給されたクロック信号を順次遅延する。このＦＤＵ１４には、ＳＨＵ１５が接続され、ＦＤＵ２０にはＳＴＵ２１が接続されている。ＳＨＵ１５、２１は、それぞれ複数の保持回路ＨＣを有し、これら保持回路ＨＣにより、ＦＤＵ１４又はＦＤＵ２０内を進むクロック信号の状態を保持する。ＳＨＵ１５には、ＢＤＵ１８が接続され、ＳＨＵ２１にはＢＤＵ２３が接続されている。これらＢＤＵ１８、２３は、それぞれ複数の単位遅延素子ＤＬを有し、入力バッファ回路１１から遅延回路１６、スイッチ１７又は２２を介してクロック信号が供給される。これらＢＤＵ１８、２３は、供給されたクロック信号をＳＨＵ２１に保持された１周期前のクロック信号の遅延時間に応じて遅延し出力する。これらＢＤＵ１８、２３のから出力されたクロック信号は、オア回路２４に供給されるこのオア回路の出力端から出力される信号はスイッチ２５を介して内部クロック信号ＣＬＫＩＮＴとして出力される。このスイッチ２５の出力端にはスイッチ２６の出力端が接続されている。このスイッチ２６の入力端は入力バッファ回路１１の出力端に接続されている。
【００１６】
制御部２７は、入力バッファ１１の出力端に接続されている。この制御部２７は、入力バッファ１１から供給されるクロック信号に応じて、信号Ｄｉｎ（ＯＤＤ）、／Ｄｉｎ（ＯＤＤ）、Ｄｉｎ（ＥＶＥＮ）、／Ｄｉｎ（ＥＶＥＮ）を生成する。また、制御部２７は、入力バッファ１１から供給されるクロック信号、ＦＤＵ１４から出力される信号Ｍａｘ（ＥＶＥＮ）、ＦＤＵ２０から出力される信号Ｍａｘ（ＯＤＤ）に応じて信号ＳＴＢＤＥＮを生成する。スイッチ２５は信号ＳＴＢＤＥＮにより制御され、スイッチ２６は反転された信号／ＳＴＢＤＥＮにより制御される。
【００１７】
さらに、制御部２７は、信号Ｄｉｎと信号ＣＬＫＳＴＩＮから生成される信号や、バースト読み出し開始アドレス（入力イネーブル）信号ＡＤＶＢＰＡＤに応じて、リセット信号ＲＳＴ（ＥＶＥＮ）、ＲＳＴ（ＯＤＤ）を生成する。リセット信号ＲＳＴ（ＥＶＥＮ）は、ＦＤＵ１４、ＳＨＵ１５に供給され、リセット信号ＲＳＴ（ＯＤＤ）は、ＦＤＵ２０、ＳＨＵ１５に供給される。
【００１８】
上記構成において、図２を参照して通常の動作について説明する。図２は、各スイッチを制御する信号を示している。このとき、信号Ｍａｘ（ＥＶＥＮ）、Ｍａｘ（ＯＤＤ）は、例えばローレベルであり、信号ＳＴＢＤＥＮ及びバースト読み出し開始アドレス信号ＡＤＶＢＰＡＤは例えばハイレベルとされている。このため、スイッチ２５はオン、スイッチ２６はオフとされている。
【００１９】
この状態において、外部クロック信号ＣＬＫＥＸＴが入力バッファ回路１１に入力されると、入力バッファ回路１１から出力される信号ＣＬＫＳＴＩＮは、ディレイモニタ１２に供給される。ディレイモニタ１２は、入力バッファ回路１１の遅延時間Ｔｒｃ１、スイッチ１９（スイッチ１３）の遅延時間Ｔｒｃ２、遅延回路１６の遅延時間Ｔｒｃ３、スイッチ１７（スイッチ２２）の遅延時間Ｔｒｃ４、及びオア回路２４の遅延時間Ｔｄｒの和に相当する遅延時間を有している。このとき、信号Ｄｉｎ（ＥＶＥＮ）、Ｄｉｎ（ＯＤＤ）はハイレベル、信号／Ｄｉｎ（ＥＶＥＮ）、／Ｄｉｎ（ＯＤＤ）はローレベルとなっている。このため、このディレイモニタ１２により遅延されたクロック信号は、スイッチ１３を介してＦＤＵ１４に供給される。このＦＤＵ１４内を伝播するクロック信号の遅延時間はＳＨＵ１５によりモニタされる。
【００２０】
一方、入力バッファ回路１１から出力される信号ＣＬＫＳＴＩＮは、遅延回路１６、スイッチ２２を介してＢＤＵ２３に供給される。ＢＤＵ２３は、ＳＨＵ２１によりモニタされた１周期前のクロック信号の遅延時間に応じて信号ＣＬＫＳＴＩＮを遅延する。このＢＤＵ２３の出力信号はオア回路２４、スイッチ２５を介して内部クロック信号ＣＬＫＩＮＴとして出力される。
【００２１】
次に、外部クロック信号ＣＬＫＥＸＴが入力バッファ回路１１に供給されると、信号Ｄｉｎ（ＥＶＥＮ）、Ｄｉｎ（ＯＤＤ）はローレベル、信号／Ｄｉｎ（ＥＶＥＮ）、／Ｄｉｎ（ＯＤＤ）はハイレベルとなる。このため、ディレイモニタ１２により遅延されたクロック信号は、スイッチ１９を介してＦＤＵ２０に供給される。このＦＤＵ２０内を伝播するクロック信号の遅延時間はＳＨＵ２１によりモニタされる。
【００２２】
一方、入力バッファ回路１１から出力される信号ＣＬＫＳＴＩＮは、遅延回路１６、スイッチ１７を介してＢＤＵ１８に供給される。ＢＤＵ１８は、ＳＨＵ１５によりモニタされた１周期前のクロック信号の遅延時間に応じて信号ＣＬＫＳＴＩＮを遅延する。このＢＤＵ１８の出力信号はオア回路２４、スイッチ２５を介して内部クロック信号ＣＬＫＩＮＴとして出力される。
【００２３】
上記第１の実施形態によれば、ＦＤＵ１４、２０、ＢＤＵ１８、２３、及び状態保持回路としてのＳＨＵ１５、２１をＥＶＥＮ／ＯＤＤの２系統有し、これらをスイッチ１３、１７、１９、２２により交互に切り換えている。このため、例えばＢＤＵ１８又はＢＤＵ２３内をクロック信号が伝播している状態において、外部クロック信号ＣＬＫＥＸＴの周波数が変化し、次のクロック信号が入力された場合においても、クロック信号が伝播している側のＦＤＵ１４又はＦＤＵ２０、ＳＨＵ１５又はＳＨＵ２１の状態は変化しない。このため、内部クロック信号ＣＬＫＩＮＴの消失を回避でき、内部クロック信号ＣＬＫＩＮＴが供給される回路の動作を保証することができる。
【００２４】
（外部クロック信号の周波数が低下した場合）
次に、図３を参照して、外部クロック信号の周波数が低下した場合の動作について説明する。
【００２５】
ＦＤＵ１４、又はＦＤＵ２０に、ＦＤＵ１４、又はＦＤＵ２０によりモニタできない低周波数の外部クロック信号ＣＬＫＥＸＴが供給された場合、誤動作が生じるおそれを有している。
【００２６】
図３（ａ）は、通常の動作状態を示している。これに対して、図３（ｂ）に示すように、低周波数の外部クロック信号ＣＬＫＥＸＴがＦＤＵ１４、又はＦＤＵ２０に供給された場合、ＳＴＢＤ回路により補正が困難となり、見かけ上、内部クロック信号ＣＬＫＩＮＴの位相が外部クロック信号ＣＬＫＥＸＴより進んでしまう。そこで、第１の実施形態は、外部クロック信号ＣＬＫＥＸＴの周波数が低下した場合、ＳＴＢＤ回路の制御を解除し、クロック信号を補正せずに内部クロック信号ＣＬＫＩＮＴを生成する。
【００２７】
すなわち、外部クロック信号ＣＬＫＥＸＴの周波数が低下し、ＦＤＵ１４、又はＦＤＵ２０によりモニタできない低周波数になった場合、ＦＤＵ１４、又はＦＤＵ２０を伝播するクロック信号は、ＦＤＵ１４、又はＦＤＵ２０の再終段の単位遅延素子ＤＬから信号Ｍａｘ（ＥＶＥＮ）又はＭａｘ（ＯＤＤ）として出力される。この信号Ｍａｘ（ＥＶＥＮ）又はＭａｘ（ＯＤＤ）は、制御部２７に供給される。制御部２７は、信号Ｍａｘ（ＥＶＥＮ）、又は信号Ｍａｘ（ＯＤＤ）に対応して信号ＳＴＢＤＥＮを反転させる。このため、スイッチ２５は、信号ＳＴＢＤＥＮに応じてオフとされ、スイッチ２６は、信号／ＳＴＢＤＥＮに応じてオンとされる。したがって、図３（ｃ）に示すように、入力バッファ回路１１から出力された信号ＣＬＫＳＴＩＮは補正されることなく、スイッチ２６を介して内部クロック信号ＣＬＫＩＮＴとして出力される。
【００２８】
上記第１の実施形態によれば、制御部２７は、ＦＤＵ１４、又はＦＤＵ２０から供給される信号Ｍａｘ（ＥＶＥＮ）又はＭａｘ（ＯＤＤ）に応じて、スイッチ２５、２６を切り換えている。このため、外部クロック信号ＣＬＫＥＸＴがＳＴＢＤ回路により補正が困難な低周波数となった場合、自動的にＳＴＤＢ回路を解除し、信号ＣＬＫＳＴＩＮを補正せずに内部クロック信号ＣＬＫＩＮＴとして出力している。したがって、内部クロック信号ＣＬＫＩＮＴを正確に制御でき、内部回路の誤動作を防止することができる。
【００２９】
（バースト読み出し時）
バースト読み出し時、バースト読み出しを示す信号ＡＤＶＢＰＡＤと同期して読み出し開始アドレスが半導体記憶装置に供給される。半導体記憶装置の内部回路、例えばバースト制御部は、予め設定されたウェイト数に応じてクロック信号の数を計数し、ウェイト数を経過した後、アドレスに同期してデータを出力する。
【００３０】
一方、ＳＴＢＤ回路は、動作開始時に最初のクロック信号を用いて遅延時間を検出し、この遅延時間により次のクロック信号を補正して、内部クロック信号として出力している。このため、ＳＴＢＤ回路を使用する場合、動作開始時にのみ外部クロック信号の数に対して内部クロック信号の数が１つ削減されてしまう。したがって、バースト読み出しを行なう場合、ＳＴＢＤ回路の動作開始時と、開始後において、ウェイト数の計数タイミングに誤差が生じ、誤動作が発生するおそれを有している。
【００３１】
そこで、第１の実施形態は、外部クロック信号に対して内部クロック信号を正確に制御することにより、ＳＴＢＤ回路の動作開始時と開始後において、ウェイト数の計数タイミングに誤差が生じることを防止している。
【００３２】
図４を参照してバースト読み出し時の動作について説明する。
【００３３】
制御部２７は、信号ＡＤＶＢＰＡＤを検知すると、ＳＴＢＤ回路を再スタートさせる。すなわち、制御部２７は、信号ＡＤＶＢＰＡＤを検知すると、リセット信号ＲＳＴ（ＥＶＥＮ）、ＲＳＴ（ＯＤＤ）を発生する。このため、ＦＤＵ１４、ＳＨＵ１５、ＦＤＵ２０、ＳＨＵ２１は、リセット信号ＲＳＴ（ＥＶＥＮ）、ＲＳＴ（ＯＤＤ）に応じてそれぞれリセットされ、ＦＤＵ１４、ＳＨＵ１５、ＦＤＵ２０、ＳＨＵ２１は、次の外部クロック信号ＣＬＫＥＸＴに応じて動作を再開する。このため、ＳＴＤＢ回路を使用した場合、内部ウェイト数は、常に“設定されたウェイト数−１”に固定される。したがって、例えばバースト制御部は、ＳＴＢＤ回路が使用さている場合、ウェイト数を計数する際、“設定されたウェイト数−１”とすることにより、ウェイト数を正しく制御できる。具体的には、図示せぬバースト制御部は、ＳＴＢＤ回路が動作していることを示す信号が活性化されているとき、“設定されたウェイト数−１”としてクロック信号を計数することにより、ウェイト数を正しく制御できる。
【００３４】
上記第１の実施形態によれば、制御部２７は、バースト読み出し時、信号ＡＤＶＢＰＡＤに応じてリセット信号ＲＳＴ（ＥＶＥＮ）、ＲＳＴ（ＯＤＤ）を発生し、ＦＤＵ１４、ＳＨＵ１５、ＦＤＵ２０、ＳＨＵ２１をリセットしている。このため、ＳＴＢＤ回路は、次の外部クロック信号ＣＬＫＥＸＴにより動作する。したがって、バースト読み出し時における内部クロック信号を正確に制御できるため、ウェイト数を設定されたウェイト数−１に制御できる。したがって、バースト制御部は、ＳＴＢＤ回路が使用さている場合、“設定されたウェイト数−１”としてウェイト数を計数することにより、ウェイト数を正しく制御できる。
【００３５】
（第２の実施形態）
バースト読み出しを高速化するため、出力部にフリップフロップ回路を設け、このフリップフロップ回路からデータを出力する技術が考えられている。しかし、この場合、フリップフロップ回路からデータを出力する１クロック前に読み出しデータが確定していなければならない。
【００３６】
通常ウェイト数ＷＴは、メモリセルアレイをアクセスするためのｔＡＣＣに使用する動作周波数Ｆｍａｘを書けた値として求められる。すなわち、ウェイト数ＷＴは、次式で表される。
【００３７】
ＷＴ＝ｔＡＣＣ・Ｆｍａｘ
このため、フリップフロップ回路を用いない場合、図６に二破線で示すように、線形性を保持することができる。
【００３８】
しかし、フリップフロップ回路を用いた場合、図６に破線で示すように、線形性を保持することが困難となり、ウェイト数の算出が複雑となる。
【００３９】
そこで、第２の実施形態は、図６に示すように、ウェイト数が少ない場合、動作周波数が低いことを利用し、ウェイト数が少ない場合はフリップフロップ回路を使用せずに、最初のデータを出力し、２番目のデータからフリップフリップ回路を使用してデータを出力する。
【００４０】
図５は、第２の実施形態に係り、半導体記憶装置の要部の構成を概略的に示している。図５において、メモリセルアレイ３０は、例えばＮＯＲ型のフラッシュメモリにより構成されている。センスアンプ部３１は、例えば１２８個の図示せぬセンスアンプを有し、これらセンスアンプにより、メモリセルアレイ３０の選択された図示せぬ１２８個のメモリセルのデータを検出する。センスアンプ部３１により検出された１２８個のデータはラッチ回路部３２に供給される。このラッチ回路部３２は、例えば１２８個のラッチ回路を有し、これらラッチ回路により、センスアンプ部３１から供給されるデータを保持する。このラッチ回路部３２に保持されたデータはページデコーダ３３に供給される。このページデコーダ３３は、アドレス信号に応じてラッチ回路部３３に保持されたデータを例えば１６ビットずつ出力ずつ順次出力する。フリップフロップ回路部（ＦＦ）３４は、例えば１６個のフリップフロップ回路を有し、各フリップフロップ回路はクロック信号に応じてラッチ回路部３３から出力されたデータを保持する。選択回路３５は、ページデコーダ３３から出力されるデータと、フリップフロップ回路部３４から出力されるデータを受け、バースト制御部３６の出力信号及びクロック信号ＣＬＫに応じて、これらのうちの一方のデータを出力する。バースト制御部３６は、予め供給されたウェイト数に応じて選択回路３５を制御する。
【００４１】
上記構成において、動作について説明する。
【００４２】
バースト制御部３６は、設定されたウェイト数が規定値、例えば“５”以下の場合、先ず、選択回路３５によりページデコーダ３３の出力データを選択させる。選択回路３５により第１ページのデータを出力した後、バースト制御部３６は、選択回路３５によりフリップフロップ回路３４の出力データを選択させる。このため、第２ページ以降のデータは、フリップフロップ回路３４を介して選択回路３５から出力される。
【００４３】
前記規定値は、次のようにして求められる。
【００４４】
フリップフロップ回路を使用する場合の最大動作周波数ＦｍａｘＦＦは、次式で示される。
【００４５】
ＦｍａｘＦＦ＝（ウェイト数−１）／（ｔＡＣＣ−ｔ出力）
ここで、ｔ出力は、センスアンプから選択回路により出力されるまでの時間である。
【００４６】
一方、フリップフロップ回路を使用しない場合の最大動作周波数ＦｍａｘＮＦＦは、次式で示される。
【００４７】
ＦｍａｘＮＦＦ＝ウェイト数／ｔＡＣＣ
ＦｍａｘＦＦとＦｍａｘＮＦＦの関係は、次式に示すようである。
【００４８】
ＦｍａｘＦＦ≦ＦｍａｘＮＦＦ
このため、規定値としてのウェイト数ＷＴは、次式で示される。
【００４９】
ＷＴ＝ｔＡＣＣ／ｔ出力
具体的には、非同期読み出し時間ｔＡＣＣが例えば５０ｎｓ、ｔ出力が例えば１０ｎｓである場合、ＷＴは、
ＷＴ＝５０ｎｓ／１０ｎｓ＝５
となる。
【００５０】
したがって、ウェイト数が５以下の場合、バースト読み出し時において、第１ページのデータは、フリップフロップ回路３４を介さずに出力し、第２ページ以降のデータは、フリップフロップ回路３４を介して出力する。このような構成とすることにより、ウェイト数に対する動作周波数の上限の線形性を保存することが可能である。
【００５１】
上記第２の実施形態によれば、バースト制御部３６により制御される選択回路３５を設け、ウェイト数が規定値より大きく、半導体記憶装置を高周波数で動作させる時、選択回路３５によりフリップフロップ回路３４からのデータを出力することにより、バースト読み出しの高速化を図り、ウェイト数が規定値より小さく、半導体記憶装置を低周波数で動作させる時、第１ページのデータは、選択回路３５によりフリップフロップ回路３４を介さず、非同期的に出力させ、第２ページ以降のデータはフリップフロップ回路３４を介して出力している。このため、ウェイト数に対する動作周波数の線形性を保持することが可能である。
【図面の簡単な説明】
【００５２】
【図１】第１の実施形態に係わり、ＳＴＢＤ回路を示す構成図。
【図２】図１に示すＳＴＢＤ回路の動作を示すタイミングチャート。
【図３】図１に示すＳＴＢＤ回路において、クロック信号が低周波数時の動作を示すタイミングチャート。
【図４】図１に示すＳＴＢＤ回路において、バースト読み出し時の動作を示すタイミングチャート。
【図５】第２の実施形態に係わり、半導体記憶装置を概略的に示す構成図。
【図６】図５に示す装置の動作を説明するために示す図。
【符号の説明】
【００５３】
１１…入力バッファ回路、１２…ディレイモニタ、１３、１７、１９、２２、２５、２６…スイッチ、１４、２０…ＦＤＵ（前進パルス用第１の遅延回路）、１５、２１…ＳＨＵ（状態保持回路）、１８、２３…ＢＤＵ（後退パルス用第２の遅延回路）、２７…制御部、３０…メモリセルアレイ、３１…センスアンプ部、３４…フリップフロップ回路、３５…選択回路、３６…バースト制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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