(57)【要約】【課題】  自己遮蔽機能を有する半導体ウェーハおよびそれのテスト方法を提供する。【解決手段】  ここに開示された半導体ウェーハ及びそれのテスト方法は、テスト時、半導体ウェーハ上に形成された複数個の半導体装置のうち過電流が流れる半導体装置を検出し、 過電流が流れる半導体装置の電源供給を自動的に遮断する。そして、半導体装置に対する過電流検出結果をテスト装備に出力する。【選択図】  図６
2006054450.tif 000002
【特許請求の範囲】
【請求項１】
ウェーハ上に形成された複数個の半導体装置と、
前記半導体装置にテスト電源を伝達する電源ラインと、
前記半導体装置がテストされる間過電流が流れる半導体装置を検出し、外部の制御なしに前記検出された半導体装置と前記電源ライン間の電気的連結を自動的に遮断する電源遮断部とを含むことを特徴とする半導体ウェーハ。
【請求項２】
前記電源遮断部は
前記テスト電源の電圧を降下させる電圧降下部と、
前記電圧降下結果と所定の基準電圧を比較する比較部と、
前記比較結果から、所定レベル以上の電圧降下が検出された場合、前記半導体装置と前記電源間の連結を遮断するスイッチング部とを含むことを特徴とする請求項１に記載の半導体ウェーハ。
【請求項３】
前記基準電圧は調節可能であることを特徴とする請求項２に記載の半導体ウェーハ。
【請求項４】
前記電源遮断部は、前記半導体装置に対する過電流検出情報をラッチさせるデータラッチ部をさらに含むことを特徴とする請求項２に記載の半導体ウェーハ。
【請求項５】
前記ラッチされた前記過電流検出情報をテスト装備に出力する信号出力部をさらに含むことを特徴とする請求項４に記載の半導体ウェーハ。
【請求項６】
前記電源遮断部によって検出された前記半導体装置は前記テストから除外されることを特徴とする請求項１に記載の半導体ウェーハ。
【請求項７】
前記電源ラインは前記半導体装置の間のスクライブレーン領域で配線されることを特徴とする請求項１に記載の半導体ウェーハ。
【請求項８】
前記テストはバーンインテスト、ＤＣカレントテスト、及びファンクションテストのうちのいずれか一つであることを特徴とする請求項１に記載の半導体ウェーハ。
【請求項９】
ウェーハ上に形成された複数個の半導体装置と、
前記半導体装置にテスト電源を伝達する電源ラインと、
前記半導体装置がテストされる間過電流が流れる半導体装置を検出し、外部の制御なしに前記検出された半導体装置と前記電源ライン間の電気的連結を自動的に遮断する電源遮断部とを含み、
前記電源遮断部は外部から入力された複数個の出力制御信号に応答して前記半導体装置に対する過電流検出情報を外部のテスト装備に出力することを特徴とする半導体ウェーハ。
【請求項１０】
前記電源遮断部は、
前記テスト電源の電圧を降下させる電圧降下部と、
前記電圧降下結果と所定の基準電圧とを比較する比較部と、
前記比較結果から、所定レベル以上の電圧降下が検出された場合、前記半導体装置と前記電源間の連結を遮断するスイッチング部と、
前記比較結果を保持するデータラッチ部と、
前記比較結果を前記テスト装備に前記過電流検出情報として出力する信号出力部とを含むことを特徴とする請求項９に記載の半導体ウェーハ。
【請求項１１】
前記基準電圧は調節可能であることを特徴とする請求項９に記載の半導体ウェーハ。
【請求項１２】
前記電源遮断部によって検出された前記半導体装置は前記テストから除外されることを特徴とする請求項９に記載の半導体ウェーハ。
【請求項１３】
前記電源ラインは前記半導体装置の間のスクライブレーン領域に配線されることを特徴とする請求項９に記載の半導体ウェーハ。
【請求項１４】
前記電源遮断部に前記複数個の出力制御信号を伝達する複数個の第１及び第２出力制御ラインをさらに含むことを特徴とする請求項９に記載の半導体ウェーハ。
【請求項１５】
前記第１及び第２出力制御ラインは前記半導体装置の間のスクライブレーン領域に配線されることを特徴とする請求項１４に記載の半導体ウェーハ。
【請求項１６】
前記第１または第２出力制御ラインを通じて前記半導体装置のウェーハ上の位置情報が前記テスト装備に提供されることを特徴とする請求項１４に記載の半導体ウェーハ。
【請求項１７】
前記電源遮断部は前記出力制御信号に応答して前記複数個の半導体装置に対する前記過電流検出結果をロウ／コラム単位、またはウェーハ単位で出力することを特徴とする請求項９に記載の半導体ウェーハ。
【請求項１８】
前記テストはバーンインテスト、ＤＣカレントテスト、及びファンクションテストのうちのいずれか一つであることを特徴とする請求項９に記載の半導体ウェーハ。
【請求項１９】
ウェーハ上に形成された複数個の半導体装置と、
前記半導体装置にテスト電源を伝達する電源ラインと、
前記半導体装置がテストされる間過電流が流れる半導体装置を検出し、外部の制御なしに前記検出された半導体装置と前記電源ライン間の電気的連結を自動的に遮断する電源遮断部と、
前記電源遮断部から検出された過電流検出情報を外部のテスト装備に出力する信号出力部と、
前記信号出力部に複数個の出力制御信号を伝達する複数個の第１及び第２出力制御ラインとを含むことを特徴とする半導体ウェーハ。
【請求項２０】
前記電源遮断部は、
前記テスト電源の電圧を降下させる電圧降下部と、
前記電圧降下結果と所定の基準電圧とを比較する比較部と、
前記比較結果から、所定レベル以上の電圧降下が検出された場合、前記半導体装置と前記電源間の連結を遮断するスイッチング部と、
前記比較結果を保持し、保持された前記比較結果を前記信号出力部に前記過電流検出情報として出力するデータラッチ部とを含むことを特徴とする請求項１９に記載の半導体ウェーハ。
【請求項２１】
前記基準電圧は調節可能であることを特徴とする請求項２０に記載の半導体ウェーハ。
【請求項２２】
前記電源遮断部によって検出された前記半導体装置は前記テストから除外されることを特徴とする請求項１９に記載の半導体ウェーハ。
【請求項２３】
前記電源ラインと前記複数個の第１及び第２出力制御ラインは前記半導体装置の間のスクライブレーン領域に配線されることを特徴とする請求項１９に記載の半導体ウェーハ。
【請求項２４】
前記第１または第２出力制御ラインは前記半導体装置のウェーハ上の位置情報をテスト装備に提供することを特徴とする請求項１９に記載の半導体ウェーハ。
【請求項２５】
前記信号出力部は前記出力制御信号に応答して前記複数個の半導体装置に対する前記過電流検出結果をロウ／コラム単位、またはウェーハ単位で出力することを特徴とする請求項１９に記載の半導体ウェーハ。
【請求項２６】
前記テストはバーンインテスト、ＤＣカレントテスト、及びファンクションテストのうちのいずれか一つであることを特徴とする請求項１９に記載の半導体ウェーハ。
【請求項２７】
半導体ウェーハに対するテストが実行される間前記ウェーハ上に配列された複数個の半導体装置のうち過電流が流れる半導体装置が存在するか否かを検出する段階と、
外部の制御なしに前記ウェーハ上に具備されている電源遮断部を通じて前記検出された半導体装置の電源供給を自動的に遮断し、前記半導体装置に適正レベルの電源が維持されるようにする段階と、
前記半導体装置に対する過電流検出結果を外部のテスト装備に出力する段階とを含むことを特徴とする半導体ウェーハのテスト方法。
【請求項２８】
前記検出段階は、
前記半導体装置に提供されるテスト電源の電圧降下を測定する段階と、 
前記電圧降下結果と所定の基準電圧とを比較する段階とを含むことを特徴とする請求項２７に記載の半導体ウェーハのテスト方法。
【請求項２９】
前記適正電源を維持する段階は、所定レベル以上の電圧降下が検出された場合、該当の半導体装置と前記電源ライン間の連結を遮断することを特徴とする請求項２８に記載の半導体ウェーハのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体ウェーハ及びそれのテスト方法に係わり、さらに具体的にはウェーハレベルのテストを効果的に実行することができる半導体ウェーハ及びそれのためのテスト方法に関する。
【背景技術】
【０００２】
半導体装置の信頼性を高めるために多様なテストが実施されている。その中でもバーンインテストは半導体装置の潜在的欠陥や固有の欠陥を捜し出すのに使われている。バーンインテストは高温環境で実行されるエイジングテストである。バーンインテストは定格電圧またはその以上の電源電圧を利用して各半導体装置に一定電流、または実際動作に近い入力信号を入力し、各半導体装置に高温及び高電圧のストレスを印加して、各半導体装置の潜在的な欠陥を意図的に発生させて不良を選別し出す。ここで、半導体装置は受動素子、能動素子または集積回路が入っているとても小さくて薄い四角の半導体の切れ端として、ダイ（ｄｉｅ）またはチップ（ｃｈｉｐ）とも呼ばれる。通常一つのウェーハ上には複数個の半導体装置が一定間隔を置いてロウ（ｒｏｗ）方向及びコラム（ｃｏｌｕｍｎ）方向に配列されている。
【０００３】
最近、バーンインテスト工程がウェーハレベルに適用されていることに従って、複数個の半導体装置を一回でテストすることができる方案が提示されている。例えば、特許文献１ではスクライブレーン（ｓｃｒｉｂｅ ｌａｎｅ）上にバーンインテストのための電源ラインを配線して、複数個の半導体装置に対するバーンインテストを同時に実行する方法が開示されている。
【０００４】
図１はスクライブレーン上に電源ラインが配線された構造を有する半導体ウェーハの構成を示す図であり、特許文献１の図１を例としてあげたものである。
【０００５】
図１を参照すると、ウェーハ上に複数個の半導体装置１００が配置されており、複数個の半導体装置１００の間には複数個のスクライブレーン領域（ｓｃｒｉｂｅ ｌａｎｅ ｒｅｇｉｏｎｓ）が配置されている。図１に示したスクライブレーン領域は、ウェーハ上に何らの回路も構成されない領域として、ウェーハを個々のチップで分けるために切り捨てる領域である。スクライブレーン領域には複数個の半導体装置１００と連結された複数個のバーンイン電源ライン１０、バーンイン接地ライン２０、およびクロック信号ライン３０が配線される。
【０００６】
スクライブレーン領域内に配線された各々のライン１０、２０、３０は複数個の半導体装置１００に共通に接続されているので、ウェーハ上に配置された複数個の半導体装置１００にストレス（すなわち、バーンイン電源電圧）を一回で印加することができるようになる。したがって、ウェーハの全体に対するバーンインテストを同時に実行することができるようになって、バーンインテストの時間が減る。
【０００７】
しかし、このような方式は特定の半導体装置に欠陥が発生した場合、前記欠陥によってバーンインテスト自体を正常に実行することができない誤謬をもたらすことがありうる。例えば、バーンインテストのうち特定の半導体装置に不良（特に、メタリックブリッジ（ｍｅｔａｌｌｉｃ ｂｒｉｄｇｅ）の不良など）が発生すれば、該当の半導体装置には所定レベル以上の過電流が流れるようになる。この場合、バーンインテストに使用される電流の大部分が不良半導体装置に流れるようになり、それによってウェーハに印加されるバーンインテスト電圧のレベルが低くなる。その結果、テストされなければならない残りの半導体装置に所望するストレスを正常に印加することができない問題が発生するようになる。
【０００８】
このような問題を解決するために特許文献２ではヒューズを利用して過度な電流が流れる半導体装置の電源供給を物理的に遮断する方法が提案された。しかし、このような方法はヒューズが有している物理的な特性上、数十ｍＡ以上の電流が検出される場合にだけ適用可能であるので、これより少ない電流（例えば、数百μＡ）の過電流が流れる半導体装置には適用することができない問題点がある。そして、前記方法はバーンインテストを実行する前に過度な電流が流れる半導体装置を予め捜し出してカッティングしなければならない別途の過程が隋伴されなければならないので、テスト時間及びテスト装備のロードが増加するという問題点がある。また、ヒューズのような受動素子を利用して過電流を遮断するので、別途の検証手続きを経なくては半導体装置に対するテスト電源供給の可否を確認することができないという問題点がある。
【特許文献１】米国特許第６，４９０，２３３号明細書
【特許文献２】米国特許第６，１３３，０５４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、上述の問題点を解決するために提案されたものであり、より正確な半導体ウェーハのテストを実行することができる装置及び方法を提供することにある。
【００１０】
本発明の他の目的は、半導体ウェーハのテスト時、電流の消耗を最小化することができる装置及び方法を提供することにある。
【００１１】
本発明の他の目的は、半導体ウェーハ上に配置された複数個の半導体装置のうち正常な半導体装置に対するテストを選別的に実行することができる装置及び方法を提供することにある。
【課題を解決するための手段】
【００１２】
前記課題を達成するために本発明による半導体ウェーハは、ウェーハ上に形成された複数個の半導体装置、前記半導体装置にテスト電源を伝達する電源ライン、及び前記半導体装置がテストされる間過電流が流れる半導体装置を検出して、外部の制御なしに前記検出された半導体装置と前記電源ライン間の電気的連結を自動的に遮断する電源遮断部を含むことを特徴とする。
【００１３】
前記課題を達成するために本発明による半導体ウェーハは、ウェーハ上に形成された複数個の半導体装置、前記半導体装置にテスト電源を伝達する電源ライン、及び前記半導体装置がテストされる間過電流が流れる半導体装置を検出して、外部の制御なしに前記検出された半導体装置と前記電源ライン間の電気的連結を自動的に遮断する電源遮断部を含み、前記電源遮断部は外部から入力された複数個の出力制御信号に応答して前記半導体装置に対する過電流検出情報を外部のテスト装備に出力することを特徴とする。
【００１４】
前記課題を達成するために本発明による半導体ウェーハは、ウェーハ上に形成された複数個の半導体装置と、前記半導体装置にテスト電源を伝達する電源ラインと、前記半導体装置がテストされる間過電流が流れる半導体装置を検出して、外部の制御なしに前記検出された半導体装置と前記電源ライン間の電気的連結を自動的に遮断する電源遮断部と、前記電源遮断部から検出された過電流検出情報を外部のテスト装備に出力する信号出力部と、 前記信号出力部に前記複数個の出力制御信号を伝達する複数個の第１及び第２出力制御ラインとを含むことを特徴とする。
【００１５】
前記課題を達成するために本発明による半導体ウェーハのテスト方法は、（ａ）半導体ウェーハに対するテストが実行される間前記ウェーハ上に配列された複数個の半導体装置のうち過電流が流れる半導体装置が存在するか否かを検出する段階、（ｂ）外部の制御なしに前記ウェーハ上に具備されている電源遮断部を通じて前記検出された半導体装置の電源供給を自動的に遮断して、過電流が流れない半導体装置に対するテストを選別的に実行する段階、及び（ｃ）前記半導体装置に対する過電流検出結果を外部のテスト装備に出力する段階を含むことを特徴とする。
【発明の効果】
【００１６】
本発明によると、ウェーハ上に構成された半導体装置に対するテスト時、半導体装置に流れる過電流をより精緻なレベルまで検出し、これを遮断することができる。そして、ウェーハ上に配置された複数個の半導体装置のうち正常な半導体装置に対するバーンインテストを選別的に実行することができる。また、半導体装置の各々に対する過電流検出結果をテスト装備に直接提供することで、別途の検証過程がなくても各半導体装置の欠陥の有無を判定することができるようになる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明による実施形態を添付の図を参照して詳細に説明する。
【００１８】
本発明の半導体ウェーハ及びそれのテスト方法は、テスト時、半導体ウェーハ上に形成された複数個の半導体装置のうち過電流が流れる半導体装置を検出し、過電流が流れる半導体装置の電源供給を自動的に遮断する。そして、半導体装置に対する過電流検出結果をテスト装備に出力する。
【００１９】
図２は本発明の望ましい実施形態によるテスト用半導体ウェーハの構成を示す図である。図２に示した半導体ウェーハの構成は多様なウェーハレベルのテストに適用することができる。ウェーハレベルのテストにはバーンインテスト、ＤＣカレントテスト（ＤＣ  ｃｕｒｒｅｎｔ ｔｅｓｔ）、ファンクションテスト（ｆｕｎｃｔｉｏｎ ｔｅｓｔ）などがある。以下では説明の便宜のためにバーンインテストを例としてあげて説明する。
【００２０】
図２を参照すると、ウェーハ上には複数個の半導体装置１００、および複数個のスクライブレーン領域が配置されている。スクライブレーン領域内には複数個の半導体装置１００と連結された複数個のバーンイン電源ライン１０、複数個のバーンイン接地ライン２０および複数個のクロック信号ライン３０が配線される。
【００２１】
そして、各々のバーンイン電源ライン１０と各々の半導体装置１００との間には電源遮断部２００が連結される。電源遮断部２００はバーンインテスト時、過電流が流れる半導体装置を捜し出し、捜し出した半導体装置と前記電源ラインとの間の電気的な連結を自動的に遮断する。その結果、バーンインテスト時、欠陥が発生した半導体装置に流れる過電流を遮断することができ、バーンインテスト時、電流の消耗を最小化できる。そして、ウェーハ上に配置された複数個の半導体装置のうち正常な半導体装置に対するバーンインテストを選別的に実行することができるようになる。
【００２２】
なお、図２に示した半導体装置１００は、受動半導体素子、能動半導体素子、半導体メモリ装置、及び集積回路で構成された半導体装置（例えば、ＳＯＣ（Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ）など）などで構成することもでき、前記メモリ装置は揮発性メモリ装置及び不揮発性メモリ装置を含む多様なタイプのメモリ装置を適用することができる。
【００２３】
図３は図２に示した電源遮断部２００の詳細回路図である。図３を参照すると、本発明による電源遮断部２００は電圧降下部２１０、比較部２２０、及びスイッチング部２３０を含む。
【００２４】
電圧降下部２１０は抵抗のような電圧降下手段を利用してテスト電源（すなわち、バーンイン電源Ｖｃｃ）の電圧を所定レベル降下させる。比較部２２０は電圧降下部２１０によって降下された電圧（すなわち、ノードＮ１の電圧ＶＮ１）と、外部から印加される所定の基準電圧Ｖｒｅｆを比べて、比較結果をスイッチング部２３０に出力する。基準電圧Ｖｒｅｆのレベルはユーザによって調節可能である。基準電圧Ｖｒｅｆの調節によると、電源遮断部２００の構成が変わらなくても半導体装置１００とテスト電源間の接続を遮断する基準を多様に調節することができる。
【００２５】
スイッチング部２３０はＰＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタのようなスイッチング素子で構成される。スイッチング部２３０は比較部２２０から発生した比較結果に応答してバーンイン電源Ｖｃｃの供給をスイッチングする。例えば、電圧降下部２１０で所定レベル以上の電圧降下が発生すれば、内部ノードＮ１の電圧ＶＮ１は基準電圧Ｖｒｅｆより低くなる。比較部２２０はノードＮ１の電圧ＶＮ１が基準電圧Ｖｒｅｆより低くなれば、ハイレベルの比較結果をスイッチング部２３０に出力する。スイッチング部２３０を構成するＰＭＯＳトランジスタはハイレベルの比較結果に応答してターンオフされ、半導体装置１００とテスト電源Ｖｃｃとの間の電気的連結を遮断する。
【００２６】
上述のように、本発明による電源遮断部２００は半導体装置に対するテスト時、外部の制御なしに半導体ウェーハ上に形成された複数個の半導体装置のうち過電流が流れる半導体装置を検出し、過電流が流れる半導体装置の電源供給を自動的に遮断する自己遮蔽機能を有する。このような本発明による電源遮断部２００の構成によると、数十ｍＡだけでなく、これより少ない電流、例えば、その数十乃至数百分の１である数百μＡの過電流も全部検出して遮断することができ、別途の回路構成なしに単純に基準電圧Ｖｒｅｆのレベルを調節することだけでも過電流検出レベルを多様に変更することができるようになる。その結果、ウェーハ上に配置された複数個の半導体装置のうちの正常な半導体装置に対するバーンインテストを選別的に実行することができるようになる。
【００２７】
図４は本発明の他の実施形態によるテスト用半導体ウェーハの構成を示す図である。
【００２８】
図４及び図２を参照すると、本発明による半導体ウェーハは図２に示した構成以外に次のような構成が追加して配置される。まず、各々の電源遮断部３００には各々の半導体装置１００に対する過電流検出結果（ＬＡＴＣＨ ＤＡＴＡ）を出力する信号出力部５０が連結される。信号出力部５０はＭＯＳ（Metal Oxide Semiconductor）トランジスタのようなスイッチング素子で構成される。信号出力部５０は電源遮断部３００の内部に構成することもでき、図４に示したように電源遮断部３００の外部に構成することもできる。
【００２９】
各々のスクライブレーン領域内には信号出力部５０の信号出力動作を制御する第１及び第２出力制御ライン６０、７０がコラム（ｃｏｌｕｍｎ）方向とロウ（ｒｏｗ）方向に各々配線される。
【００３０】
第２出力制御ライン７０は同一のロウ（ｒｏｗ）上に配列された複数個の信号出力部５０の制御端子（すなわち、ＭＯＳトランジスタのゲート）に共通に連結される。そして、第１出力制御ライン６０は同一のコラム（ｃｏｌｕｍｎ）上に配列された複数個の信号出力部５０の電流通路と共通に連結される。信号出力部５０は第１または第２出力制御ライン６０、７０を通じて印加される出力制御信号に応答して、各々の電源遮断部３００から検出された過電流検出結果（ＬＡＴＣＨ ＤＡＴＡ）を選択的に出力する。その結果、テスト装備はロウ／コラムスキャン動作を通じて各々の信号出力部５０から出力される過電流検出結果（ＬＡＴＣＨ ＤＡＴＡ）を読み出すことができるようになる。この際、第１または第２出力制御ライン６０、７０を通じて各々の半導体装置１００別の位置情報がテスト装備に提供されて、各半導体装置１００の位置による過電流検出結果（ＬＡＴＣＨ ＤＡＴＡ）を確認することができるようになる。この際、出力される過電流検出結果（ＬＡＴＣＨ ＤＡＴＡ）は第１または第２出力制御ライン６０、７０から入力される制御信号に従ってロウまたはコラム単位で出力することもでき、ウェーハ単位で出力することもできる。
【００３１】
半導体装置で過電流が検出されたということは、該当の半導体装置１００に不良が発生したことを意味する。したがって、テスト装備は別途の過電流テストを経なくても前記過電流検出結果（ＬＡＴＣＨ ＤＡＴＡ）を根拠にして半導体装置１００が不良であるか否かを判別することができるようになる。その結果、テスト時間が減るようになり、テスト装備のテスト負担が減るようになる。また、ウェーハテスト時、検出された過電流検出結果とノーマル動作時の過電流検出結果とを比べて分析することで、これら間の相関関係（ｃｏｒｒｅｌａｔｉｏｎ）を求めることができるようになる。
【００３２】
図５は図４に示した電源遮断部３００の詳細回路図である。
【００３３】
図５及び図３を参照すると、図５に示した電源遮断部３００は図３に示した電源遮断部２００と比べると、データラッチ部３５０が追加されたことを除けば、図３の電源遮断部２００と同一の構成を有する。したがって、説明の便宜のために同一の回路構成に対しては同一の参照番号を付加し、重複される説明を避けるために同一の回路構成に対する説明は以下略する。
【００３４】
図５で、データラッチ部３５０は比較部２２０及びスイッチング部２３０の間に連結される。データラッチ部３５０は各々の半導体装置１００に対する過電流検出情報、すなわち比較部２２０から発生した比較結果をラッチさせる。そして、ラッチされた比較結果を信号出力部５０に過電流検出結果（ＬＡＴＣＨ ＤＡＴＡ）として提供する。
【００３５】
過電流が検出されて、スイッチング部２３０のＰＭＯＳトランジスタがターンオフされれば、内部ノードＮ１がフローティングされる可能性がある。したがって、本発明では比較部２２０及びスイッチング部２３０の間にデータラッチ部３５０を構成して過電流検出結果（ＬＡＴＣＨ ＤＡＴＡ）を出力することで、フローティングの影響を受けないようにする。
【００３６】
図６は本発明の望ましい実施形態による半導体ウェーハのテスト方法を示すフローチャートである。
【００３７】
図６を参照すると、本発明による半導体ウェーハのテスト方法は、まず、半導体ウェーハ上に配列された複数個の半導体装置１００の各々に対してテスト電源を供給する（２０００段階）。前記テスト電源はウェーハのスクライブレーン領域に配置された複数個の電源ライン１０を通じて各々の半導体装置１００に印加される。各々の半導体装置１００にテスト電源が印加されれば、各々の電源ライン１０と各々の半導体装置１００との間に具備された複数個の電圧検出部２００または３００は、各々の半導体装置１００に過電流が流れるか否かを測定する（２１００段階）。過電流の測定のために、電圧検出部２００または３００は半導体装置１００に印加されるテスト電源を所定レベル降下させた電圧降下結果ＶＮ１と所定の基準電圧Ｖｒｅｆとを比べる。そして、前記比較結果を根拠にして各々の半導体装置１００に過電流が流れるか否かを判断する。
【００３８】
続いて、２１００段階での測定結果を根拠にして過電流が検出された半導体装置が存在するか否かを判別する（２２００段階）。２２００段階での判別結果から、過電流が検出された半導体装置が存在すれば、電圧検出部２００または３００は外部の制御なしに該当の半導体装置の電源供給を自動的に遮断する（２３００段階）。次に、過電流が流れない半導体装置に対するテストを実行する（２４００段階）。このような半導体装置１００に対する選択的な電源供給及びテストは電圧検出部２００または３００のスイッチング動作によって制御される。
【００３９】
２４００段階で過電流が流れない半導体装置に対するテストが全部実行された後、電圧検出部３００は２２００段階で検出された過電流検出結果（ＬＡＴＣＨ ＤＡＴＡ）を外部のテスト装備に出力する（２５００段階）。その結果、テスト装備が不良が発生した半導体装置１００を予め特定することができるようにする。テスト装備は別途の過電流テストを経なくても２４００段階で出力された過電流検出結果（ＬＡＴＣＨ ＤＡＴＡ）に基づいて半導体装置１００が不良であるか否かをすぐ判別する。その結果、テスト時間が減るようになり、テスト装備のテスト負担が減るようになる。また、ウェーハテスト時検出された過電流検出結果とノーマル動作時の過電流検出結果とを比べて分析することで、これら間の相関関係（ｃｏｒｒｅｌａｔｉｏｎ）を求めることができるようになる。
【００４０】
上述のように、本発明による半導体ウェーハ及びそれのテスト方法によると、ウェーハ上に構成された半導体装置に対するテスト時、半導体装置に流れる過電流をより精緻なレベルまで検出し、外部の制御なしに自動的に過電流の供給を遮断することができる。そして、ウェーハ上に配置された複数個の半導体装置のうち正常な半導体装置に対するバーンインテストを選別的に実行することができ、半導体装置の各々に対する過電流検出結果をテスト装備に直接提供することができる。その結果、別途の検証過程がなくても各半導体装置の欠陥の有無を判定することができる。
【００４１】
以上のように、図面と明細書で最適な実施形態が開示された。ここで特定の用語が使用されたが、これはただ本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載した本発明の範囲を制限するために使用されたものではない。したがって、本技術分野の通常の知識を持つ者であれば、今後多様な変形及び均等な他の実施形態が可能であるという点を理解するであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって決まらなければならないであろう。
【図面の簡単な説明】
【００４２】
【図１】スクライブレーン上に電源ラインが配線された構造を有する半導体ウェーハの構成を示す図である。
【図２】本発明の望ましい実施形態によるテスト用半導体ウェーハの構成を示す図である。
【図３】図２に示した電源遮断部２００の詳細回路図である。
【図４】本発明の他の実施形態によるテスト用半導体ウェーハの構成を示す図である。
【図５】図４に示した電源遮断部３００の詳細回路図である。
【図６】本発明の望ましい実施形態による半導体ウェーハのテスト方法を示すフローチャートである。
【符号の説明】
【００４３】
１００  半導体装置
２００，３００  電源遮断部
２１０  電圧降下部
２２０  比較部
２３０  スイッチング部
３５０  データラッチ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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