(57)【要約】【課題】リダンダンシ回路において、プログラムされたヒューズの切れ残りが発生し、意図したリダンダンシ回路へ置換されない問題がある。またプログラムされたヒューズカット良品率がモニターできないという問題がある。【解決手段】ヒューズのプログラム状態を読み出し、プログラムされたヒューズの本数をカウントし、期待値と比較することで、プログラムされたヒューズの本数と期待値との一致／不一致を検出する。この構成とすることでヒューズ検出方法、及びヒューズ検出回路を備えた半導体記憶装置が得られる。【選択図】  図１
2006294096.tif 000002
【特許請求の範囲】
【請求項１】
個々のプログラム素子のプログラム（書き込みまたは未書き込み）状態を読み出しキラー信号を生成するリダンダンシ制御ブロックと、ヒューズカウント判定回路を備え、該ヒューズカウント判定回路は前記キラー信号の書き込みまたは未書き込み状態の一方をカウントするカウンター回路と、前記個々のプログラム素子に対する書き込みまたは未書き込みの期待値を入力されたヒューズブロックと、前記カウンター回路のカウント数と前記期待値とを比較し、一致／不一致を判定する一致検出回路と、を備えたヒューズ検出回路を内蔵したことを特徴とする半導体記憶装置。
【請求項２】
前記ヒューズブロックに入力された期待値としては、一部の下位ビットのみを入力されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記カウンター回路は、さらにテスター装置からカウント信号を入力することでカウントアップすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記キラー信号は１コマンドサイクル毎に出力されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記リダンダンシ制御ブロックはリダンダンシ回路選択回路、リダンダンシデコーダ回路、デコーダキラー回路を備え、前記リダンダンシデコーダ回路は個々のヒューズのプログラム状態を出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記リダンダンシデコーダ回路はイネーブルヒューズのプログラム状態を出力するイネーブル判定回路、アドレスヒューズのプログラム状態を出力するアドレス判定回路、デコーダ出力回路を備え、前記デコーダ出力回路は、前記イネーブル判定回路及び前記アドレス判定回路からの出力を入力され、個々のヒューズのプログラム状態を出力することを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
個々のプログラム素子のプログラム（書き込みまたは未書き込み）状態を読み出しキラー信号を生成するステップと、前記キラー信号の書き込みまたは未書き込み状態の一方をカウントし、そのカウント数を求めるステップと、前記個々のプログラム素子に対する書き込みまたは未書き込みの期待値を入力するステップと、前記カウント数と前記期待値とを比較し、一致・不一致を判定するステップを備えたことを特徴とするヒューズ検出方法。
【請求項８】
前記期待値として、一部の下位ビットのみを入力することを特徴とする請求項７に記載のヒューズ検出方法。
【請求項９】
前記一致・不一致を判定するステップにおいて、不一致と判定されたときに、さらに前記カウント数をカウントアップし、前記カウント数と前記期待値とを比較することを特徴とする請求項７に記載のヒューズ検出方法。
【請求項１０】
個々のプログラム素子のプログラム（書き込みまたは未書き込み）状態を読み出しキラー信号を生成するリダンダンシ制御ブロックと、ヒューズカウント判定回路を備え、該ヒューズカウント判定回路は前記キラー信号の書き込みまたは未書き込み状態の一方をカウントするカウンター回路と、前記個々のプログラム素子に対する書き込みまたは未書き込みの期待値を入力されたヒューズブロックと、前記カウンター回路のカウント数と前記期待値とを比較し、一致／不一致を判定する一致検出回路とを備えたことを特徴とするヒューズ検出回路。
【請求項１１】
前記ヒューズブロックに入力された期待値としては、一部の下位ビットのみを入力されたことを特徴とする請求項１０に記載のヒューズ検出回路。
【請求項１２】
前記カウンター回路は、テスター装置から入力することでさらにカウントアップすることを特徴とする請求項１０に記載のヒューズ検出回路。
【請求項１３】
前記リダンダンシ制御ブロックはリダンダンシ回路選択回路、リダンダンシデコーダ回路、デコーダキラー回路を備え、前記リダンダンシデコーダ回路は個々のヒューズのプログラム状態を出力することを特徴とする請求項１０に記載のヒューズ検出回路。
【請求項１４】
前記リダンダンシデコーダ回路はイネーブルヒューズのプログラム状態を出力するイネーブル判定回路、アドレスヒューズのプログラム状態を出力するアドレス判定回路、デコーダ出力回路を備え、前記デコーダ出力回路は、前記イネーブル判定回路及び前記アドレス判定回路からの出力を入力され、個々のヒューズのプログラム状態を出力することを特徴とする請求項１３に記載のヒューズ検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にヒューズのプログラム状態を検出するヒューズ検出方法、及びヒューズ検出回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体素子が微細化され、半導体装置は大規模化されている。特に半導体記憶装置の分野ではその傾向が顕著である。たとえばダイナミックランダムアクセスメモリ（ＤＲＡＭ）においては１ギガビットのメモリ容量を有する製品が開発、実用化されている。
【０００３】
これらの半導体記憶装置においては、通常のメモリセルアレイが配置されたメインメモリセルアレイ領域のほかに、予備のメモリセルアレイを配置した救済用のリダンダンシメモリセルアレイ領域が用意されている。メインメモリセルアレイ領域の一部に欠陥が発見された場合には、欠陥メモリセルの代わりに、リダンダンシメモリセルに置き換えるリダンダンシ回路が採用されている。このリダンダンシ回路の採用により大規模化された半導体記憶装置の歩留まりを向上させ、コストダウンが図られている。これらのリダンダンシ回路には欠陥メモリセルのアドレス等を記憶させるプログラム素子が必要である。このプログラム素子としては、ポリシリや金属配線をレーザートリーマで切断する破壊ヒューズが主として使用されている。
【０００４】
リダンダンシ回路の利用方法として、（１）動作不良メモリセルの置き換え、（２）特性不良メモリセルの置き換え、（３）低グレードメモリセルの置き換えがある。（１）の動作不良メモリセルの置き換えとは、基本的な動作不良のメモリセルを救済するものである。この救済をＬＦＴ（Loose Function Test）不良救済と呼称する。（２）の特性不良メモリセルの置き換えとは、基本的な動作は行うが、スイッチング特性、保持特性等で不良になったメモリセルを救済するものである。この救済を特性不良救済と呼称する。（３）の低グレードメモリセルの置き換えとは、規格値は満足しているが規格値からの余裕度により数種類のグレードを設定し、低グレードのメモリセルを置き換えるものである。この置き換えをグレード救済と呼称する。
【０００５】
実際の半導体記憶装置には、１０００リンク程度のリダンダンシ回路が備えられている。この１０００リンクは概略として、ＬＦＴ不良救済に２０リンク程度、特性不良救済に２００リンク程度、グレード救済に６００リンク程度が使用されている。したがって大部分のリダンダンシ回路はグレード救済に使用されている。グレード救済の場合は低グレードから救済を開始し、次第に高いグレードを救済していく、すべてのリンクを使い切っても救済することが出来ないグレードに達すると、その１つ前のグレードまでのメモリセルを置き換える。全てのリンク数を使用するのではなく、チップとして同じグレードになるようにリダンダンシ回路に置き換える。
【０００６】
リダンダンシ回路に置き換えた場合、プログラムされたヒューズが正常にカットされ、プログラムとおりに置き換えられたどうかの置換率の確認が必要である。プログラムされたヒューズが正常にカットされない場合には、意図しないメモリセルがリダンダンシ回路に置き換えられ、逆に不良のメモリセルはリダンダンシ回路に置き換えられないことで、そのチップは不良判定される。従って置換率の確認は非常に重要となる。しかし、下記の理由により、置換率の確認はＬＦＴ不良救済のリダンダンシ回路により行われることで、その精度は非常に低く、実効的に確認できていないという問題がある。
【０００７】
リダンダンシ回路により救済を行った場合の再現性としては、ＬＦＴ不良救済は９９％一致するが、特性不良救済は９５％の一致しか得られない。この理由は、ヒューズが正常にカットされたかどうかとともに、テスター機差、温度条件差、などの要因が含まれることにある。さらにグレード救済はその再現率すら不明である。グレード救済は低グレードのメモリセルを置き換えることから、その特性値を直接比較する必要がある。特性値を比較するには各メモリセルの特性値を１つ１つ求める必要があり、これは実用的には不可能である。実用的には特性の分布がどの程度の範囲に分布しているかを調べるのがせいぜいである。従って、置換率の確認は再現性のよいＬＦＴ不良救済のリダンダンシ回路により行われることになる。
【０００８】
通常リダンダンシ回路の１リンクに使用されるヒューズ数は、１０から１２個であり、平均して半数のヒューズがカットされる。従って１０００リンクのリダンダンシ回路をプログラムするには５０００個のヒューズをカットする必要があり、すべてが正しく切れてはじめて望みの製品が得られることになる。カットの不良率０．０２％（２Ｅ−４）のときにはチップが良品となる確率が５０％であり、これを９０％にするには更に１桁、９９％の成功率を得るには（１Ｅ−６）程度以下の不良率をキープしなければならない。これをＬＦＴ不良救済の置換率で調べるとすると、ＬＦＴ不良救済に使用される比率は約２％であることから、不良率が（２Ｅ−２）程度の精度しか確認できない。そのため、チップが良品になるかどうかは判断できないという問題がある。すなわちテスターの機差等を含まないで、ヒューズカット良品率が簡単に検出できる方法がないという問題がある。
【０００９】
プログラムされたヒューズの状態を調べる方法として特許文献１（特開平2004-296051）がある。特許文献１の発明を利用し、ヒューズがプログラムとおりにカットされたかどうかを確認することができる。特許文献１によれば、リダンダンシ回路に使用される１つ1つのヒューズのプログラム状況が確認できる。プログラムされた(カットされた)ヒューズの数を数え、各チップのどのヒューズを切るべきかを決めたデータよりカットすべきヒューズ数と比較することで、ヒューズがプログラムとおりにカットされたかどうかを確認できる。以下、ヒューズがプログラムとおりにカットされた比率をヒューズカット良品率、リダンダンシ回路が期待どおりに置き換わる比率を置換率と称する。
【００１０】
特許文献１（特開平2004-296051）に記載されたリダンダンシ制御ブロック１０を図５に示す。ｎ個のリダンダンシ回路のそれぞれに対応する制御ユニットを備えたリダンダンシ制御ブロック１０は、リダンダンシ回路選択回路１１、リダンダンシデコーダ回路１２、デコーダキラー回路１３から構成されている。リダンダンシ回路選択回路１１は、ｎ個のリダンダンシ回路を識別し、選択し選択信号ＳｅｌＫを出力する回路である。リダンダンシデコーダ回路１２は、イネーブル判定回路１４、複数のアドレス判定回路１５、デコーダ出力回路１６から構成する。ここでは、アドレス判定回路１５は１リンクにつきアドレス信号Ａ１〜Ａｍに対応してｍ個備えられている。
【００１１】
通常動作時には、イネーブル判定回路１４と複数のアドレス判定回路１５は、それぞれイネーブル信号とイネーブルヒューズのプログラム状態との一致／不一致、及びアドレス信号とアドレスヒューズのプログラム状態との一致／不一致を判定し、イネーブル判定信号ＥｎＫ及びアドレス判定信号ＲＡｉを出力する。テストモード時には、イネーブル判定回路１４と複数のアドレス判定回路１５は、ヒューズのプログラム状態を調査したい信号にローレベルを、残りの信号にハイレベルを入力する。判定信号ＥｎＫ及びＲＡｉには調査したい信号のヒューズのプログラム状態が出力される。
【００１２】
デコーダ出力回路１６は、判定信号ＥｎＫ及びＲＡｉが入力され、通常時には該当するリダンダンシ回路が使用／不使用、テストモード時には該当するヒューズのプログラム状態を示すデコーダ出力信号ＲｅｄＫを出力する。ここでヒューズにプログラムされ、カットされたときのヒューズ信号（Ｆｅｎ、Ｆｉ）はハイレベルを出力するものとする。デコーダキラー回路１３は、デコーダ出力信号ＲｅｄＫを入力され、キラー信号５を出力するものである。リダンダンシ制御ブロック１０は、テストモードにおいて、ヒューズのプログラム状態を調査したい信号にローレベルを、残りの信号にハイレベルを入力することで、判定信号ＥｎＫ及びＲＡｉには調査したい信号のヒューズのプログラム状態が出力される。従って、テストモードで出力されるキラー信号５をカウントすることで、プログラムされカットされたヒューズの数を計数することができる。
【００１３】
しかし、この先願の発明を利用した際には、測定時間がかかりすぎるという問題点がある。カットされたヒューズの数が計数するには、ヒューズを1メモリサイクルでテストし、プログラム（カット）されたかどうかの結果を読み出せばよい。しかし通常のテスターでは、そのカットされたヒューズのみを計数する手段は備えていない。フェイルビットマップを利用して数えることができるが、フェイルビットマップを備えたテスターは非常に高価であり、量産的ではない。そのため、ヒューズ1個を１テストサイクルとしてテストし、その結果を判定することになる。
【００１４】
テストにおけるメモリサイクルは１００ｎｓ程度であるが、テストサイクルとして、データのpass/failを判断するには１ｍｓ程度必要である。ヒューズ1個を１テストサイクルとしてテストするとテスト時間が長くなる。半導体チップ一個分の１００００個のヒューズをテストするには１０秒程度必要である。さらにウェハー1枚に５００から１０００個のチップが搭載されていればウェハーあたり約２時間の測定時間が必要となり、量産のオンラインで測定しヒューズプログラム精度をモニターすることは出来ない。従って先願の発明によっても、量産オンラインとして、ヒューズカット良品率をモニターし、リダンダンシ回路の置換率を確認することができないという問題がある。
【００１５】
【特許文献１】特開２００４−２９６０５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
半導体記憶装置には、リダンダンシ回路が使用され、歩留まりの向上、コストダウンに役立っている。しかし、リダンダンシ回路のヒューズが正常にカットされ、プログラムとおりにリダンダンシ回路に置き換わったかどうかの確認ができないという問題がある。
【００１７】
本発明の課題は，上記した問題に鑑み、量産オンラインで実施できる簡便なヒューズ検出方法、及びヒューズ検出回路を備えた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１８】
本願の半導体記憶装置は、個々のプログラム素子のプログラム（書き込みまたは未書き込み）状態を読み出しキラー信号を生成するリダンダンシ制御ブロックと、ヒューズカウント判定回路を備え、該ヒューズカウント判定回路は前記キラー信号の書き込みまたは未書き込み状態の一方をカウントするカウンター回路と、前記個々のプログラム素子に対する書き込みまたは未書き込みの期待値を入力されたヒューズブロックと、前記カウンター回路のカウント数と前記期待値とを比較し、一致／不一致を判定する一致検出回路と、を備えたヒューズ検出回路を内蔵したことを特徴とする。
【００１９】
本願の半導体記憶装置においては、前記ヒューズブロックに入力された期待値としては、一部の下位ビットのみを入力されたことを特徴とする。
【００２０】
本願の半導体記憶装置においては、前記カウンター回路は、さらにテスター装置からカウント信号を入力することでカウントアップすることを特徴とする。
【００２１】
本願の半導体記憶装置においては、前記キラー信号は１コマンドサイクル毎に出力されることを特徴とする。
【００２２】
本願の半導体記憶装置においては、前記リダンダンシ制御ブロックはリダンダンシ回路選択回路、リダンダンシデコーダ回路、デコーダキラー回路を備え、前記リダンダンシデコーダ回路は個々のヒューズのプログラム状態を出力することを特徴とする。
【００２３】
本願の半導体記憶装置においては、前記リダンダンシデコーダ回路はイネーブルヒューズのプログラム状態を出力するイネーブル判定回路、アドレスヒューズのプログラム状態を出力するアドレス判定回路、デコーダ出力回路を備え、前記デコーダ出力回路は、前記イネーブル判定回路及び前記アドレス判定回路からの出力を入力され、個々のヒューズのプログラム状態を出力することを特徴とする。
【００２４】
本願のヒューズ検出方法は、個々のプログラム素子のプログラム（書き込みまたは未書き込み）状態を読み出しキラー信号を生成するステップと、前記キラー信号の書き込みまたは未書き込み状態の一方をカウントし、そのカウント数を求めるステップと、前記個々のプログラム素子に対する書き込みまたは未書き込みの期待値を入力するステップと、前記カウント数と前記期待値とを比較し、一致・不一致を判定するステップを備えたことを特徴とする。
【００２５】
本願のヒューズ検出方法においては、前記期待値として、一部の下位ビットのみを入力することを特徴とする。
【００２６】
本願のヒューズ検出方法においては、前記一致・不一致を判定するステップにおいて、不一致と判定されたときに、さらに前記カウント数をカウントアップし、前記カウント数と前記期待値とを比較することを特徴とする。
【００２７】
本願のヒューズ検出回路は、個々のプログラム素子のプログラム（書き込みまたは未書き込み）状態を読み出しキラー信号を生成するリダンダンシ制御ブロックと、ヒューズカウント判定回路を備え、該ヒューズカウント判定回路は前記キラー信号の書き込みまたは未書き込み状態の一方をカウントするカウンター回路と、前記個々のプログラム素子に対する書き込みまたは未書き込みの期待値を入力されたヒューズブロックと、前記カウンター回路のカウント数と前記期待値とを比較し、一致／不一致を判定する一致検出回路とを備えたことを特徴とする。
【００２８】
本願のヒューズ検出回路においては、前記ヒューズブロックに入力された期待値としては、一部の下位ビットのみを入力されたことを特徴とする。
【００２９】
本願のヒューズ検出回路においては、前記カウンター回路は、テスター装置から入力することでさらにカウントアップすることを特徴とする。
【００３０】
本願のヒューズ検出回路においては、前記リダンダンシ制御ブロックはリダンダンシ回路選択回路、リダンダンシデコーダ回路、デコーダキラー回路を備え、前記リダンダンシデコーダ回路は個々のヒューズのプログラム状態を出力することを特徴とする。
【００３１】
本願のヒューズ検出回路においては、前記リダンダンシデコーダ回路はイネーブルヒューズのプログラム状態を出力するイネーブル判定回路、アドレスヒューズのプログラム状態を出力するアドレス判定回路、デコーダ出力回路を備え、前記デコーダ出力回路は、前記イネーブル判定回路及び前記アドレス判定回路からの出力を入力され、個々のヒューズのプログラム状態を出力することを特徴とする。
【発明の効果】
【００３２】
ヒューズのプログラム状態を読み出し、プログラムされたヒューズの本数をカウントし、期待値と比較することで、プログラムされたヒューズの本数と期待値との一致／不一致を検出する。この構成とすることでヒューズカット良品率が得られ、最適なヒューズカット条件を得られる効果がある。本願によれば量産オンラインに適用できる簡便なヒューズ検出方法、及びヒューズ検出回路を備えた半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００３３】
本発明のヒューズ検出方法、及びヒューズ検出回路を備えた半導体記憶装置について、図面を参照して説明する。
【実施例１】
【００３４】
実施例１として、図１、図５を用いて説明する。図１に本願のヒューズカウント判定回路１を示す。ヒューズカウント判定回路１は個々のヒューズがカットされたかどうかのキラー信号５を入力され、キラー信号５のハイレベル信号をカウントし、カットすべきヒューズ数の期待値と比較し、一致するかどうかの一致出力６を出力するものである。図５にはリダンダンシ制御ブロックを示す。本実施例においては図５のダンダンシ制御ブロックからのキラー信号５が入力される。
【００３５】
ヒューズカウント判定回路１は、キラー信号５を入力されるカウンター２と、リダンダンシ回路のヒューズのうち、プログラムされるべきヒューズ本数の期待値が入力されたヒューズブロック３と、一致検出回路４から構成される。一致検出回路４はさらにカウンター２の出力と、ヒューズブロック３の出力とをビット毎に比較し一致したかどうかを判定する複数の一致回路ＥＸ−ＮＯＲ１と、それぞれの一致回路ＥＸ−ＮＯＲ１の出力が入力されるナンド回路ＮＡＮＤ１と、ナンド回路ＮＡＮＤ１の出力と判定読み出し信号ＲＥＡＤが入力され、一致出力６を出力するアンド回路ＡＮＤ１とから構成される。
【００３６】
カウンター２にはキラー信号５が入力され、キラー信号５をカウントアップする。カウンター２は例えば２進法のカウンターで構成できる。キラー信号５は図５のリダンダンシ制御ブロック１０で生成され、ヒューズがプログラムされ、カットされたかどうかのヒューズのプログラム状態を示す信号である。ここではヒューズが書き込まれカットされた場合に、キラー信号５はハイレベルとして出力されるものとする。カウンター２はキラー信号５のハイレベルをカウントアップすることで、カットされたヒューズ数を計数する。
【００３７】
ヒューズブロック３には、リダンダンシ回路のヒューズをカットするときに同時に、カットすべきヒューズ本数の期待値をプログラムする。ここではカウンター２でのカウント法と同じく例えば２進法で表示する。また、ヒューズブロック３にプログラムされる期待値としては、期待値の下位ビットのみをプログラムすることもできる。ＬＦＴ不良救済の再現性が９９％であれば、現状のヒューズのカット成功率は９９．９％であり、１００００個のヒューズをカットした場合のヒューズのカット不良は、数個〜十数個である。従って、例えば下位の４〜５ビット（２進法の場合）のみを比較することで充分である。図１においては下位４ビットを示している。
【００３８】
一致検出回路４の一致回路ＥＸ−ＮＯＲ１は、ビット毎に設けられ、カウンター出力と期待値との一致／不一致を判定する。カウンター回路２の各ビット出力と、ヒューズブロック３にプログラムされた期待値の各ビット出力とを入力される。カウンター出力と期待値が一致したらハイレベル、不一致の場合にはローレベルを出力する。ナンド回路ＮＡＮＤ１には、それぞれの一致回路ＥＸ−ＮＯＲ１からの出力が入力され、全ての入力がハイレベルの場合にローレベルを出力する。アンド回路ＡＮＤ１には、ナンド回路ＮＡＮＤ１の出力と、読み出し信号ＲＥＡＤとが入力され、カウンター２の各ビット出力と、期待値の各ビット出力とが全て一致したかどうかの一致出力６を出力する。読み出し信号ＲＥＡＤは、読み出すべき全てのヒューズのテストが終了した時点で、一致出力６を出力させるタイミング信号であり、なくても好い。
【００３９】
また、一致出力６が不一致出力を示した場合には、カウンター２をさらにカウントアップさせて、一致出力６が一致出力を示すようにすることをできる。ヒューズのカット時、カット不充分でヒューズに切れ残りが発生したとする。この場合カウンター２のカウント数は少なく計数される。例えば、期待値は５００１であるが、カウンター２は４９９７を示し、一致信号は不一致となる。このとき強制的にカウンター２を、カウントアップさせ、４つ進めた時点で、一致出力となる。従って、ヒューズの切れ残りは４個であることが確認できる。
【００４０】
強制的にカウンター２を、カウントアップさせる手段としては、新たにカウントアップコマンドを導入し、カウントアップコマンドが来るたびにパルスを１つ出力させ、このパルスとキラー信号５の論理和を取った信号をカウンター２に入れるようにする。このカウントアップコマンドを入れることで、テスターより強制的にカウンター２を、カウントアップさせことができる。
【００４１】
またこのとき期待値として下位ビットの０１のみをプログラムしたときも４つ進めたときに一致出力となり、ヒューズの切れ残りは４個であることが確認できる。本実施例のようにカウンターが４ビットであるならば１６個のパルスを入れれば元に戻ることから、１５個のパルスを入れて一致を見たときは１５個のカット数が少なかったと見るよりも、１つ余計に切っていた（切るべきでないヒューズを切った）と判断することが出来る。ヒューズのカット数の期待値との差からヒューズカット成功率とそれがオーバーカットかアンダーカットかが得られ、ヒューズカット工程のレーザートリーマの条件設定にフィードバックすることで、より安定したヒューズカット条件が得られる。
【００４２】
ここでキラー信号５の生成について図５を用いて説明する。キラー信号５を出力するリダンダンシ制御ブロック１０は、テストモード状態とされ、ヒューズがカットされている場合にはハイレベルのキラー信号５を、ヒューズがカットされていない場合にはローレベルのキラー信号５を出力する。それぞれのヒューズに対しハイレベル、またはローレベルを１メモリサイクル毎に連続して出力し、キラー信号５として、カウンター２に出力する。テスターからの制御信号により全てのヒューズがテストされ、全てのヒューズのキラー信号が出力される。ここでメモリサイクルとは、ヒューズのプログラム状態を読み出し、キラー信号を出力し、キラー信号を入力されたカウンター回路において処理完了するまでの概念的なサイクルである。実際のメモリサイクルとしては、コマンド、またはクロックにより規定されるものである。例えばヒューズ読み出しコマンドを設け、ヒューズのプログラム状態を読み出し、キラー信号を出力し、キラー信号を入力されたカウンター回路においてカウントさせることができる。
【００４３】
ここで、個々のキラー信号５は、pass/fail判定されないで、ヒューズのプログラム状態を出力するだけである。そのために１つのヒューズに対しては、例えば１００ｎｓのメモリサイクルでテストできる。チップあたりに１００００個のヒューズが備えられている場合でも１０ｍｓのテスト時間となる。さらにウェハー1枚に５００から１０００個のチップが搭載されていればウェハーあたり５〜１０秒の測定時間となる。さらに、ヒューズカウント判定回路１をチップ内に内蔵させる。チップ内に内蔵させることで、チップの並列測定可能となる。チップを並列測定することで、１０ｍｓのテスト時間で、複数チップのヒューズカット良品率を同時に判定できる。従って、量産オンラインで、ヒューズが正常にプログラムされたどうかのヒューズカット良品率をモニターすることが可能となる。更にはヒューズカット数の差をウェハーマップに表すことにより、その分布から、例えばオーバーカット(アンダーカット）がランダムに発生していれば、レーザーのパワーが強い(弱い)と判断され、分布が偏っていれば装置の他の特性によるものか、あるいは拡散の膜厚等の偏りなどが考えられ、非常に早いフィードバックを得ることが出来る。
【００４４】
本実施例のヒューズカウント判定回路は、カウンター回路と、期待値がプログラムされたヒューズブロックと、カウンター回路の出力と期待値とを比較し一致信号を出力する一致検出回路から構成される。各ヒューズのプログラム状態を示すキラー信号をカウントし、期待値と比較し、一致／不一致の結果を出力する。不一致の場合には、さらにカウントアップさせ、ヒューズの切れ残り本数を確認することができる。ヒューズの切れ残り本数を確認し、ヒューズカット工程のレーザートリーマの条件設定にフィードバックすることで、より安定したヒューズカット条件が得られ、リダンダンシ回路の置換率向上と半導体記憶装置の歩留まり向上が図れる。
【００４５】
本実施例のヒューズカウント回路を用いることで、各ヒューズのプログラムカット良品率が得られる。ヒューズのプログラム状態を検出する検出方法、及びヒューズ検出回路を備えた半導体記憶装置が得られる。
【実施例２】
【００４６】
本願の実施例２について図２、図５を用いて説明する。本実施例はリダンダンシ制御ブロック１０に使用されるアドレス判定回路１５を示す実施例である。更に言えば特許文献１でいう１アドレス１ヒューズとし、イネーブルビットを用いる例である。本実施例は複合ゲートを用いることにより、排他論理和回路ＥＸ−ＯＲ、非排他論理和回路ＥＸ−ＮＯＲが比較的コンパクトに出来ることから多用されている。イネーブルビットが必要な理由は、未書き込みのリダンダンシ回路はすべてが０番地またはＦＦ番地（すべてのアドレスが１の番地）が選ばれてしまうことを防止するためである。アドレス判定回路１５は各リンクのアドレス信号毎に設けられている。
【００４７】
図２（Ａ）に第１のアドレス判定回路、図２（Ｂ）に第２のアドレス判定回路を示す。アドレス判定回路はアドレス信号Ａｉと、アドレスヒューズ信号Ｆｉと、テスト信号ＴＥＳＴとを入力し、アドレス判定信号ＲＡｉを出力する。図５にはリダンダンシ制御ブロック１０を示す。ここでリダンダンシ回路はｎ個のリンクを備え、そのＫ番目としてＫで表す。各リンクはさらに複数のアドレス判定回路を備えており、その１つをアドレス信号Ａｉ、アドレスヒューズ信号Ｆｉと表す。
【００４８】
テスト信号ＴＥＳＴがローレベルで通常モード時には、アドレス判定信号回路は一致回路となり、アドレス信号Ａｉとアドレスヒューズ信号Ｆｉが一致すればハイレベル、アドレス信号Ａｉとアドレスヒューズ信号Ｆｉが不一致であればローレベルを出力する。アドレス判定信号ＲＡｉ＝Ａｉ・／Ｆｉ＋／Ａｉ・Ｆｉとなる。出力テスト信号ＴＥＳＴがハイレベルでテストモード時には、アドレス判定回路はヒューズのプログラム状態を出力する。ヒューズのプログラム状態を調査したいアドレス信号をローレベル、残りのアドレスをハイレベルとすることで、調査したいアドレスヒューズ信号Ｆｉを出力する。アドレス判定信号ＲＡｉ＝Ａｉ＋／Ａｉ・Ｆｉとなる。
【００４９】
図２（Ａ）の第１のアドレス判定回路は、ナンド回路ＮＡＮＤ２，ＮＡＮＤ３と、インバータ回路ＩＮＶ１と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３とＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３から構成される。ナンド回路ＮＡＮＤ２にはアドレス信号Ａｉとテスト信号ＴＥＳＴが入力され、その出力をナンド回路ＮＡＮＤ３に出力する。ナンド回路ＮＡＮＤ３にはアドレスヒューズ信号Ｆｉと、ナンド回路ＮＡＮＤ２からの出力が入力され、その出力をインバータ回路ＩＮＶ１、ＰＭＯＳトランジスタＰ１，ＮＭＯＳトランジスタＮ３に出力する。インバータ回路ＩＮＶ１はナンド回路ＮＡＮＤ３の出力を反転し、ＰＭＯＳトランジスタＰ３，ＮＭＯＳトランジスタＮ２に出力する。
【００５０】
ＰＭＯＳトランジスタＰ１のドレイン、ソース、ゲートはＰＭＯＳトランジスタＰ２のソース、電源ＶＤＤ、ナンド回路ＮＡＮＤ３の出力に接続される。ＰＭＯＳトランジスタＰ２のドレイン、ソース、ゲートはＮＭＯＳトランジスタＮ１のドレイン、ＰＭＯＳトランジスタＰ１のドレイン、アドレス信号Ａｉに接続される。ＮＭＯＳトランジスタＮ１のドレイン、ソース、ゲートはＰＭＯＳトランジスタＰ２のドレイン、ＮＭＯＳトランジスタＮ２のドレイン、アドレス信号Ａｉに接続される。
【００５１】
ＮＭＯＳトランジスタＮ２のドレイン、ソース、ゲートはＮＭＯＳトランジスタＮ１のソース、接地電位ＧＮＤ、インバータ回路ＩＮＶ１の出力に接続される。ＮＭＯＳトランジスタＮ１のドレインとＰＭＯＳトランジスタＰ２のドレインとの節点からアドレス判定信号ＲＡｉが出力される。ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３はトランスファゲートを構成し、アドレス信号Ａｉとアドレス判定信号ＲＡｉ間に接続され、ゲートにはナンド回路ＮＡＮＤ３の出力、インバータ回路ＩＮＶ１の出力とに接続される。
【００５２】
これらの構成とすることで、出力テスト信号ＴＥＳＴがローレベルで通常モード時には、アドレス判定信号回路は一致回路となり、アドレス判定信号ＲＡｉ＝Ａｉ・／Ｆｉ＋／Ａｉ・Ｆｉを出力する。出力テスト信号ＴＥＳＴがハイレベルでテストモード時には、アドレス判定回路はヒューズのプログラム状態を、アドレス判定信号ＲＡｉ＝Ａｉ＋／Ａｉ・Ｆｉとして出力する。テストモード時には、テストしたいアドレス信号をローレベル、他のアドレス信号をハイレベルとする。他のアドレス信号はハイレベルであり、そのアドレス判定信号ＲＡｉはハイレベルになる。これはアドレス判定信号ＲＡｉがヒューズ判定を無視し選択する信号を出すことを意味する。テストしたいアドレス信号はローレベルであり、そのアドレス判定信号ＲＡｉ＝Ｆｉとなり、ヒューズのプログラム状態を出力する。
【００５３】
本実施例ではＡｉとＦｉの排他論理和回路ＥＸ−ＯＲを取っているが非排他論理和回路ＥＸ−ＮＯＲでアドレス判定信号ＲＡｉを決定することが出来る。これには図２（Ａ）の回路図のトランジスタＰ１，Ｎ３のゲートにインバータ回路ＩＮＶ１の出力を、トランジスタＰ３，Ｎ２のゲートにナンド回路ＮＡＮＤ３の出力を与えれば得られる。どちらを使うかは設計の選択の問題であり、片方がカットされたヒューズの数を数えるのに対して、他方はカットされていないヒューズを数えることになる。しかし後述するように、排他論理和回路ＥＸ−ＯＲと非排他論理和回路ＥＸ−ＮＯＲの論理を混在させる必要のあるリダンダンシ回路が存在する。この場合にはカットされた数と、されてない数を足していくこととなり不都合が生じる。次に示す例はそのような両論理が混在してもヒューズは必ずカットされた数を数えるようにするものである。
【００５４】
図２（Ｂ）の第２のアドレス判定回路は、ナンド回路ＮＡＮＤ４，ＮＡＮＤ５と、一致回路ＥＸ−ＮＯＲ２と、インバータ回路ＩＮＶ２と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３とＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３から構成される。ナンド回路ＮＡＮＤ４にはアドレス信号Ａｉとテスト信号ＴＥＳＴが入力され、その出力をナンド回路ＮＡＮＤ５に出力する。ナンド回路ＮＡＮＤ５にはアドレスヒューズ信号Ｆｉと、ナンド回路ＮＡＮＤ４からの出力が入力され、その出力を一致回路ＥＸ−ＮＯＲ２に出力する。一致回路ＥＸ−ＮＯＲ２はナンド回路ＮＡＮＤ５からの出力とテスト信号ＴＥＳＴとが入力され、インバータ回路ＩＮＶ２、ＰＭＯＳトランジスタＰ３，ＮＭＯＳトランジスタＮ２に出力する。インバータ回路ＩＮＶ２は一致回路ＥＸ−ＮＯＲ２の出力を反転し、ＰＭＯＳトランジスタＰ１，ＮＭＯＳトランジスタＮ３に出力する。
【００５５】
ＰＭＯＳトランジスタＰ１のドレイン、ソース、ゲートはＰＭＯＳトランジスタＰ２のソース、電源ＶＤＤ、インバータ回路ＩＮＶ２の出力に接続される。ＰＭＯＳトランジスタＰ２のドレイン、ソース、ゲートはＮＭＯＳトランジスタＮ１のドレイン、ＰＭＯＳトランジスタＰ１のドレイン、アドレス信号Ａｉに接続される。ＮＭＯＳトランジスタＮ１のドレイン、ソース、ゲートはＰＭＯＳトランジスタＰ２のドレイン、ＮＭＯＳトランジスタＮ２のドレイン、アドレス信号Ａｉに接続される。
【００５６】
ＮＭＯＳトランジスタＮ２のドレイン、ソース、ゲートはＮＭＯＳトランジスタＮ１のソース、接地電位ＧＮＤ、一致回路ＥＸ−ＮＯＲ２の出力に接続される。ＮＭＯＳトランジスタＮ１のドレインと、ＰＭＯＳトランジスタＰ２のドレインとの節点からアドレス判定信号ＲＡｉが出力される。ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３はトランスファゲートを構成し、アドレス信号Ａｉとアドレス判定信号ＲＡｉ間に接続され、ゲートにはインバータ回路ＩＮＶ２の出力、一致回路ＥＸ−ＮＯＲ２の出力とに接続される。
【００５７】
これらの構成とすることで、出力テスト信号ＴＥＳＴがローレベルで通常モード時には、アドレス判定信号回路は一致回路となり、アドレス判定信号ＲＡｉ＝Ａｉ＊Ｆｉ＋／Ａｉ＊／Ｆｉを出力する。出力テスト信号ＴＥＳＴがハイレベルでテストモード時には、アドレス判定回路はヒューズのプログラム状態を、アドレス判定信号ＲＡｉ＝Ａｉ＋／Ａｉ＊Ｆｉとして出力する。従って、テストモードにおいて、ヒューズのプログラム状態を調査したい信号にローレベルを、残りの信号にハイレベルを入力することで、判定信号ＥｎＫ及びＲＡｉには調査したい信号のヒューズのプログラム状態が出力される。従って、テストモードで出力されるキラー信号５をカウントすることで、プログラムされカットされたヒューズの数を計数することができる。このようにすることで排他論理和回路ＥＸ−ＯＲ、非排他論理和回路ＥＸ−ＮＯＲのどちらを使ってもヒューズのプログラム状態を調査するときはアドレス判定信号ＲＡｉ＝Ａｉ＋／Ａｉ＊Ｆｉを出すので両者の区別をせずに測定が可能となる。
【００５８】
本実施例のアドレス判定回路において、テストモード時にアドレスヒューズのプログラム状態を調査したいアドレス信号にローレベルを、残りのアドレス信号にハイレベルを入力することで、アドレス判定信号ＲＡｉには調査したい信号のヒューズのプログラム状態が出力される。このアドレス判定回路を用いることで、各ヒューズのプログラム状態を示す信号が得られ、ヒューズのプログラム状態を検出する検出方法、及びヒューズ検出回路を備えた半導体記憶装置が得られる。
【実施例３】
【００５９】
本願の実施例３について図３、図５を用いて説明する。本実施例はリダンダンシ制御ブロック１０に使用されるイネーブル判定回路１４を示す実施例である。イネーブル判定回路１４はそれぞれのリンクに１つ設けられている。図３（Ａ）に第１のイネーブル判定回路、図３（Ｂ）に第２のイネーブル判定回路を示す。図５にはリダンダンシ制御ブロック１０を示す。
【００６０】
図３（Ａ）の第１のイネーブル判定回路は、イネーブル信号Ｅｎと、イネーブルヒューズ信号Ｆｅｎと、テスト信号ＴＥＳＴと、選択信号ＳｅｌＫとを入力とし、イネーブル判定信号ＥｎＫを出力する。選択信号ＳｅｌＫはリダンダンシ回路選択回路の出力で該当するリンクが選択されたかどうかの選択信号である。ナンド回路ＮＡＮＤ６，ＮＡＮＤ７と、インバータ回路ＩＮＶ３と、アンド回路ＡＮＤ２と，ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３とＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３から構成される。
【００６１】
ナンド回路ＮＡＮＤ６にはイネーブル信号Ｅｎとテスト信号ＴＥＳＴが入力され、その出力をナンド回路ＮＡＮＤ７に出力する。ナンド回路ＮＡＮＤ７にはイネーブルヒューズ信号Ｆｅｎと、ナンド回路ＮＡＮＤ６からの出力が入力され、その出力をインバータ回路ＩＮＶ３、ＰＭＯＳトランジスタＰ１，ＮＭＯＳトランジスタＮ３に出力する。インバータ回路ＩＮＶ３はナンド回路ＮＡＮＤ７の出力を反転し、ＰＭＯＳトランジスタＰ３，ＮＭＯＳトランジスタＮ２に出力する。アンド回路ＡＮＤ２は、選択信号ＳｅｌＫと、ＰＭＯＳトランジスタＰ２のドレインとＮＭＯＳトランジスタＮ２のドレインの節点とが入力され、イネーブル判定信号ＥｎＫを出力する。
【００６２】
ＰＭＯＳトランジスタＰ１のドレイン、ソース、ゲートはＰＭＯＳトランジスタＰ２のソース、電源ＶＤＤ、ナンド回路ＮＡＮＤ７の出力に接続される。ＰＭＯＳトランジスタＰ２のドレイン、ソース、ゲートはＮＭＯＳトランジスタＮ１のドレイン、ＰＭＯＳトランジスタＰ１のドレイン、イネーブル信号Ｅｎに接続される。ＮＭＯＳトランジスタＮ１のドレイン、ソース、ゲートはＰＭＯＳトランジスタＰ２のドレイン、ＮＭＯＳトランジスタＮ２のドレイン、イネーブル信号Ｅｎに接続される。
【００６３】
ＮＭＯＳトランジスタＮ２のドレイン、ソース、ゲートはＮＭＯＳトランジスタＮ１のソース、接地電位ＧＮＤ、インバータ回路ＩＮＶ３の出力に接続される。ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３はトランスファゲートを構成し、イネーブル信号Ｅｎと、ＰＭＯＳトランジスタＰ２のドレインとＮＭＯＳトランジスタＮ１のドレインとの節点間に接続され、ゲートにはナンド回路ＮＡＮＤ７の出力、インバータ回路ＩＮＶ３の出力に接続される。
【００６４】
これらの構成とすることで、リダンダンシ選択回路１１からの選択信号ＳｅｌＫがローレベルで、該当のリンクが選択されない場合には、イネーブル判定信号ＥｎＫはローレベルを出力する。リダンダンシ選択回路１１からの選択信号ＳｅｌＫがハイレベルで、該当のリンクが選択された場合には、イネーブル判定信号ＥｎＫ＝Ｅｎ＊ＴＥＳＴ＋／Ｅｎ＊Ｆｅｎとして出力する。イネーブル判定信号ＥｎＫは、テストモード（ＴＥＳＴ信号がハイレベル）時、イネーブル信号Ｅｎがハイレベルのときにハイレベルを出力する。またイネーブル信号Ｅｎがローレベルのときにはイネーブルヒューズのプログラム状態によりハイレベル（ヒューズがカットされた時）、ローレベル（未カット時）を出力する。
【００６５】
従って、テストモード（ＴＥＳＴ信号がハイレベル）時、イネーブル信号Ｅｎがローレベルのときには、イネーブルヒューズのプログラム状態をイネーブル判定回路のイネーブル判定信号ＥｎＫとして出力することになる。
【００６６】
図３（Ｂ）の第２のイネーブル判定回路は、イネーブルヒューズを設けない場合である。すなわち、ヒューズが１本もプログラムされてない時はこのリダンダンシ回路を使用していないと判断するものである。ヒューズがプログラムされると１を出力するとすればすべてのアドレスヒューズのどれか１つでもプログラムされていれば（Ｆ１〜Ｆｍ論理和を取れば）このリダンダンシ回路は使用されているとしてイネーブルを出す。
【００６７】
この場合には、１つのリンク内の全てのアドレスヒューズ信号Ｆ１〜Ｆｉ〜Ｆｍと、テスト信号ＴＥＳＴと、選択信号ＳｅｌＫとを入力され、イネーブル判定信号ＥｎＫを出力する。オア回路ＯＲ１とアンド回路ＡＮＤ３から構成される。ＯＲ回路ＯＲ１は、１つのリンク内の全てのアドレスヒューズ信号Ｆ１〜Ｆｉ〜Ｆｍとテスト信号ＴＥＳＴが入力され、アンド回路ＡＮＤ３に出力する。アンド回路ＡＮＤ３は、ＯＲ回路ＯＲ１の出力と選択信号ＳｅｌＫとを入力され、イネーブル判定信号ＥｎＫを出力する。
【００６８】
論理表としてはイネーブル判定信号Ｅｎｋ＝ＳｅｌＫ＊（ＴＥＳＴ＋Ｆｉ）となる。テスト信号ＴＥＳＴがハイレベルではイネーブル判定信号Ｅｎｋ＝ＳｅｌＫとなり、テスト信号ＴＥＳＴがローレベルではイネーブル判定信号Ｅｎｋ＝ＳｅｌＫ＊Ｆｉとなる。図３（Ｂ）の第２のイネーブル判定回路においては、イネーブルヒューズを使用しないため、テストモードで、イネーブルヒューズのプログラム状態を確認する必要はない。
【００６９】
このようなイネーブルヒューズを不要とするリダンダンシ回路ではアドレスヒューズを全て切っていないとき選択される番地（例えば０番地）をリダンダンシ回路で置き換えることは出来ない。この対策としてアドレスとヒューズの論理を、例えば排他論理和回路ＥＸ−ＯＲをとっているならばリダンダンシ回路１つ以上のセットにアドレスとヒューズの論理の一部または全部を非排他論理和回路ＥＸ−ＮＯＲにすると、０番地は非排他論理和回路ＥＸ−ＮＯＲを用いたリダンダンシ回路のセットの非排他論理和回路ＥＸ−ＮＯＲを用いたアドレスのヒューズを全て切ることで置き換えることが出来る。これが前述した排他論理和回路ＥＸ−ＯＲ、非排他論理和回路ＥＸ−ＮＯＲの論理が混在する例である。
【００７０】
本実施例のイネーブル判定回路において、テストモード時にイネーブルヒューズのプログラム状態を調査したい時はイネーブル信号にローレベルを入力することで、イネーブルヒューズのプログラム状態が出力される。このイネーブル判定回路を用いることで、ヒューズのプログラム状態を示す信号が得られ、ヒューズのプログラム状態を検出する検出方法、及びヒューズ検出回路を備えた半導体記憶装置が得られる。
【実施例４】
【００７１】
本願の実施例４について図４を用いて説明する。本実施例はリダンダンシ制御ブロック１０に使用されるデコーダ出力回路１６を示す実施例である。図４のデコーダ出力回路１６は、それぞれのリンクに設けられ、アンド回路ＡＮＤ４から構成される。アンド回路ＡＮＤ４はイネーブル判定回路１４のイネーブル判定信号ＥｎＫと、アドレス判定回路からのアドレス判定信号ＲＡ１〜ＲＡｉ〜ＲＡｍが入力され、出力ＲｅｄＫを出力する。
【００７２】
テスト信号ＴＥＳＴがローレベルで通常動作時には、イネーブル判定信号ＥｎＫ、アドレス判定信号ＲＡｉは入力された信号とヒューズにプログラムされた内容が全て一致すれば、リダンダンシ回路の該当リンクが選択され、キラー信号によりリダンダンシメモリセルが選択され、通常メモリセルは選択されない。テスト信号ＴＥＳＴがハイレベルでテストモード時には、ヒューズのプログラム状態を調査したい信号（イネーブル信号またはアドレス信号）をローレベルとし、残りの信号をハイレベルとすることでデコーダ出力ＲｅｄＫには調査したい信号ヒューズのプログラム状態が出力される。
【００７３】
本実施例のデコーダ出力アドレス回路に、イネーブル判定回路からのイネーブル判定信号と、アドレス判定回路からのアドレス判定信号を入力する。テストモード時にアドレスヒューズのプログラム状態を調査したい信号にローレベルを、残りの信号にハイレベルを入力することで、デコーダ出力回路には調査したい信号のヒューズのプログラム状態が出力される。このデコーダ出力回路を用いることで、各ヒューズのプログラム状態を示す信号が得られ、ヒューズのプログラム状態を検出する検出方法、及びヒューズ検出回路を備えた半導体記憶装置が得られる。
【００７４】
以上、ヒューズ１個１個のプログラム情報を独立して読み出しその結果をキラー信号５として発生させる。キラー信号５を内部ヒューズカウンター回路で数え、あらかじめプログラムしてある期待値と比較することにより正しくプログラムされたか否かを調べることが出来ることを示した。一般的な読み出し方法としては、ｍ個の各読み出すべきアドレスを指定するｍ進カウンター（アドレスカウンター）（ｍビットのシフトレジスターでもよい。以下同様）と、リダンダンシ回路のセット数ｎに相当するｎ進カウンター（リダンダンシーカウンター）を設ける。開始コマンドで各カウンター（アドレスカウンター、リダンダンシーカウンター、およびプログラムヒューズカウンター）をリセットさせる。ここで例えばアドレスカウンターを＋１し、キャリーが出ると、それでリダンダンシーカウンターを＋１して、次のリダンダンシ回路のセットを調べるようにしてリダンダンシーカウンターからのキャリーで終了としてもよい。
【００７５】
しかし１メモリサイクルでキラー信号を発生させるといっても、ロー系とコラム系ではリダンダンシ回路の構成、キラー回路の起動回路も異なり一括して動作させるのはかなりの回路設計の負担となり回路規模の増大を招く。そこでロー系とコラム系を分離し、カウントさせる。例えば読み出し用コマンドと、ロー系のコマンドと、カラム系のコマンドを設けることができる。読み出しコマンドはキラー信号の起動信号の発生と消滅をさせ、測定を指定されている系のヒューズのプログラム状態を読み出させる。ロー系のコマンドはロー系の初期設定とカウンターのイニシャライズを兼ねたコマンドである。カラム系のコマンドはコラム系の測定に切り替え初期設定するコマンドであり、このときは、プログラムヒューズカウンターはリセットさせない。これらのコマンドによりロー系のヒューズ、カラム系のヒューズを読み出させることができる。
【００７６】
また、読み出しコマンドを別個に設けることはクロック周波数の速いＳＤＲＡＭでは読み出しサイクルがクロックとは独立に制御できるメリットがある。この場合には読み出しコマンド−コマンド間が読み出しサイクルとなる。また、もっと簡単にヒューズのプログラム状態を読み出すにはロー系あるいはコラム系のどちらかのみとすることもできる。ロー系あるいはコラム系の一方のヒューズのプログラム状態を読み出す場合は、おおむね半分のヒューズをチェックすることになるが、精度としては十分である。ロー系あるいはコラム系の一方のヒューズのプログラム状態を読み出す場合にも、本発明の求める精度のよいヒューズのカットの成功率が求められる。
【００７７】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００７８】
【図１】本発明に係るヒューズカウント判定回路図である。
【図２】本発明に係るアドレス判定回路図である。
【図３】本発明に係るイネーブル判定回路図である。
【図４】本発明に係るデコーダ出力回路図である。
【図５】本発明に係るリダンダンシ制御ブロック図を示す。
【符号の説明】
【００７９】
１    ヒューズカウント判定回路
２    カウンター
３    ヒューズブロック
４    一致検出回路
５    キラー信号
６    一致出力
１０    リダンダンシ制御ブロック
１１    リダンダンシ回路選択回路
１２    リダンダンシデコーダ回路
１３    デコーダキラー回路
１４    イネーブル判定回路
１５    アドレス判定回路
１６    デコーダ出力回路
【図１】
2006294096.tif 000003
【図２】
2006294096.tif 000004
【図３】
2006294096.tif 000005
【図４】
2006294096.tif 000006
【図５】
2006294096.tif 000007