(57)【要約】  底部酸化物（ＢＯＸ）絶縁層上に配置されたシリコン層を有する半導体シリコン・オン・オキサイド（ＳＯＩ）構造体。ディープトレンチアイソレーション（ＤＴＩ）材料が、底部酸化物絶縁層までシリコン層を垂直に貫通する。ディープトレンチアイソレーション材料は、シリコンの誘電率よりも低い誘電率を有する。内側導電体と該内側導電体の周囲に配置された外側導電性シールド構造とを有する同軸伝送線路が、底部酸化物絶縁層の上に配置された導電体を、底部酸化物絶縁層の下に配置された導電体に電気的に接続するように、ディープトレンチアイソレーション材料を垂直に貫通する。
2019530239.tif 000002
【特許請求の範囲】
【請求項１】
底部酸化物絶縁層と、
前記底部酸化物絶縁層上に配置されたシリコン層と、
前記底部酸化物絶縁層まで前記シリコン層を垂直に貫通したディープトレンチアイソレーション（ＤＴＩ）材料であり、前記シリコン層の誘電率よりも低い誘電率を持つディープトレンチアイソレーション材料と、
前記底部酸化物絶縁層の上に配置された導電体を、前記底部酸化物絶縁層の下に配置された導電体に電気的に接続するように、前記ディープトレンチアイソレーション材料を垂直に貫通した、内側導電体と該内側導電体の周囲に配置された外側導電性シールド構造とを有する同軸伝送線路と、
を有する半導体構造体。
【請求項２】
底部酸化物絶縁層と、
前記底部酸化物絶縁層の上面上に配置されたシリコン層と、
前記底部酸化物絶縁層まで前記シリコン層を垂直に貫通したディープトレンチアイソレーション材料と、
前記シリコン層の上に配置された誘電体構造と、
前記誘電体構造上に配置された複数の電気コンタクトであり、当該複数の電気コンタクトの第１の部分が、前記誘電体構造を垂直に貫通した導電ビアに電気的に接続され、当該複数の電気コンタクトの第２の部分が、前記誘電体構造と、前記ディープトレンチアイソレーション材料と、前記底部酸化物絶縁層と、を垂直に貫通した複数の離間された導電ビアによって、前記底部酸化物絶縁層の底面上に配置された電気コンタクトに電気的に接続されている、複数の電気コンタクトと、
を有し、
前記複数の電気コンタクトの前記第２の部分に接続された前記複数の離間された導電ビアが、前記複数の電気コンタクトの前記第２の部分と前記底部酸化物絶縁層の底面上に配置された前記電気コンタクトとの間に同軸コネクタを提供するように構成されている、
半導体構造体。
【請求項３】
底部酸化物（ＢＯＸ）絶縁層と、
前記底部酸化物（ＢＯＸ）絶縁層上に配置されたシリコン層と、
前記底部酸化物絶縁層まで前記シリコン層を垂直に貫通したディープトレンチアイソレーション（ＤＴＩ）材料であり、当該ディープトレンチアイソレーション材料は、シリコンの誘電率よりも低い誘電率を有し、
前記シリコン層の中に、当該ディープトレンチアイソレーション（ＤＴＩ）材料によって互いに電気的に分離された一対の相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタが形成されている、
ディープトレンチアイソレーション材料と、
前記底部酸化物絶縁層の上に配置された導電体を、前記底部酸化物絶縁層の下に配置された導電体に電気的に接続するように、前記ディープトレンチアイソレーション材料を垂直に貫通した、内側導電体と該内側導電体の周囲に配置された外側導電性シールド構造とを有する同軸伝送線路と、
を有する半導体シリコン・オン・オキサイド（ＳＯＩ）構造体。
【請求項４】
前記内側導電体及び前記外側導電性シールド構造は、化学気相成長（ＣＶＤ）タングステンである、請求項３に記載の構造体。
【請求項５】
前記外側導電性シールド構造は、前記同軸伝送線路の動作波長の１／４未満の長さだけ互いに離間された複数の離間された導電体を有し、斯くして前記外側導電性シールド構造のための電気的に連続した導電体を提供する、請求項３に記載の構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、多階層（マルチレベル）の相互接続された半導体ウエハに関し、より具体的には、相互接続されたウエハ間で無線周波数（ＲＦ）エネルギーを相互接続するために使用される同軸コネクタに関する。
【背景技術】
【０００２】
技術的に知られているように、一対の重なり合う接合された半導体ウエハ間で、例えば無線周波数（ＲＦ）エネルギー又はマイクロ波エネルギーなどの高周波エネルギーをカップリングすることが頻繁に望まれる。これは、時々、三次元（３Ｄ）集積と呼ばれており、例えば、Chen-Ta  Ko及びKuan-Neng  Chenによる“Reliability  of  key  technologies  in  3D  integration”と題された論文（非特許文献１）、Enquist等による“Low  Cost  of  Ownership  Scalable  Copper  Direct  Bond  Interconnected  3D  IC  Technology  for  Three  Dimensional  Integrated  Circuit  Applications”と題された論文（非特許文献２）、P．Chang-Chien等による“MMIC  Compatible  Wafer-Level  Packaging  Technology”と題された論文（非特許文献３）を参照されたい。
【０００３】
また、技術的に知られているように、数多くの用途において、Ho等による“Development  of  Coaxial  Shield  Via  in  Silicon  Carrier  for  High  Frequency  Application”と題された論文（非特許文献４）に記載されているように、３Ｄ集積においてはシリコンキャリアウエハを貫く同軸シールドを設けることが望ましい。
【０００４】
また、技術的に知られているように、Arjun  Kar-Roy等の“Recent  developments  using  TowerJazz  SiGe  BiCMOS  platform  for  mmWave  and  THz  applications”と題された論文（非特許文献５）は、シリコンゲルマニウム（ＳｉＧｅ）ＢｉＣＭＯＳ技術で形成した無線周波数ビアを報告している。また、２０１４年２月２７日に公開されたHurwitz及びPaul  D．を出願人とする“Isolated  Through  Silicon  Vias  in  RF  Technologies”と題された米国特許出願公開第２０１４／００５４７４３号（特許文献１）も参照されたい。
【０００５】
また、技術的に知られているように、大きい直径の銅充填ビアが、比較的厚いシリコン層を貫いて形成されている。これは、これらの高周波エネルギーでは、シリコン基板の導電性のために高い損失をもたらす。使用されている他の方法は、小さいタングステン充填ビアの使用を含むが、この方法は高密度３Ｄインターコネクトには良いものの、低い高周波エネルギー損失を有するビアを作り出すのに十分なほどには電界を閉じ込めない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２０１４／００５４７４３号明細書
【非特許文献】
【０００７】
【非特許文献１】Chen-Ta  Ko，Kuan-Neng  Chen，“Reliability  of  key  technologies  in  3D  integration”，Microelectronics  Reliability  53(2013)  7-17
【非特許文献２】Enquist等，“Low  Cost  of  Ownership  Scalable  Copper  Direct  Bond  Interconnected  3D  IC  Technology  for  Three  Dimensional  Integrated  Circuit  Applications”，978-1-4244-4512  2009  IEEE
【非特許文献３】P．Chang-Chien等，“MMIC  Compatible  Wafer-Level  Packaging  Technology”，2007  International  Conference  on  Indium  Phosphide  and  Related  Materials，2007年5月18日，松江，日本国
【非特許文献４】Ho等，“Development  of  Coaxial  Shield  Via  in  Silicon  Carrier  for  High  Frequency  Application”，2006  Electronics  Packaging  Technology  Conference，pp．825-830
【非特許文献５】Arjun  Kar-Roy等，“Recent  developments  using  TowerJazz  SiGe  BiCMOS  platform  for  mmWave  and  THz  applications”，Passive  and  Active  Millimeter-Wave  Imaging  XVI，David  A．  Wikner，Arttu  R．Luukanen監修，Proc．of  SPIE  Vol．8715，871505，2013  SPIE，CCCコード：0277-786X/13/$18  doi：10.1117/12.1518475
【発明の概要】
【０００８】
本開示によれば、底部酸化物（ＢＯＸ）絶縁層上に配置されたシリコン層を有する半導体シリコン・オン・オキサイド（ＳＯＩ）構造が提供される。ディープトレンチアイソレーション（ＤＴＩ）材料が、底部酸化物絶縁層までシリコン層を垂直に貫通する。ディープトレンチアイソレーション材料は、シリコンの誘電率よりも低い誘電率を有する。内側導電体と該内側導電体の周囲に配置された外側導電性シールド構造とを有する同軸伝送線路が、底部酸化物絶縁層の上に配置された導電体を、底部酸化物絶縁層の下に配置された導電体に電気的に接続するように、ディープトレンチアイソレーション材料を垂直に貫通する。
【０００９】
本発明者が認識したことには、同軸伝送線路が、シリコンを貫通するのではなく、それよりも低誘電率の底部酸化物絶縁層を貫通することにより、底部酸化物絶縁層が、内側導電体と内側導電体シールド構造との間にいっそう低損失の誘電体を提供することになるので、底部酸化物絶縁層を貫通するとき、シリコン層を貫通するときよりも信号伝送損失が少なくなる。さらに、本発明者が認識したことには、ＤＴＩ材料を貫通する同軸伝送線路を使用することは、シリコン層内に形成される集積回路の機能密度を最大化するために、非常に薄いシリコン層を使用することを可能にするとともに、シリコンと比較して非常に低い導電率及び損失正接を有する酸化物（（ＤＴＩ）材料）の中に同軸伝送線路を置くことによって、ビアを通じての損失を最小化する。ＳＯＩの使用は構造体の構築を単純化し、それにより、集積３Ｄ  ＲＦデバイスへのインテグレーションが単純化される。
【００１０】
一実施形態において、底部酸化物（ＢＯＸ）絶縁層上に配置されたシリコン層を有する半導体シリコン・オン・オキサイド（ＳＯＩ）構造体が提供される。シリコン層の中に、底部酸化物絶縁層までシリコン層を垂直に貫通するディープトレンチアイソレーション（ＤＴＩ）材料によって互いに電気的に分離された、一対の相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタが形成される。ディープトレンチアイソレーション材料は、シリコンの誘電率よりも低い誘電率を有する。内側導電体と該内側導電体の周囲に配置された外側導電性シールド構造とを有する同軸伝送線路が、底部酸化物絶縁層の上に配置された導電体を、底部酸化物絶縁層の下に配置された導電体に電気的に接続するように、ディープトレンチアイソレーション材料を垂直に貫通する。
【００１１】
一実施形態において、内側導電体及び外側導電性シールド構造は、化学気相成長（ＣＶＤ）タングステンである。
【００１２】
一実施形態において、外側導電性シールド構造は、同軸伝送線路の動作波長の１／４未満の長さだけ互いに離間された複数の離間された導電体を有し、斯くして外側導電性シールド構造のための電気的に連続した導電体を提供する。
【００１３】
このような構成では、シリコン・オン・オキサイド（ＳＯＩ）開始構造を使用して、ディープトレンチアイソレーション（ＤＴＩ）を用いて分離された複数のトランジスタを作り出す。ＤＴＩは、当該ＤＴＩ材料を貫いて複数のビアが形成されるのに十分な大きさに形成される。これらの複数のビアは、先ず、ＤＴＩ材料及びＳＯＩ埋め込み酸化物（ＢＯＸ）層を貫くエッチングを行い、続いて、化学気相成長（ＣＶＤ）タングステンを用いてビアを充填することによって形成される。これらの複数のビアは、同軸構造又は“疑似同軸”構造（内側導電体シールド構造が、物理的に連続した導電体ではなく、むしろ、コネクタの動作波長の１／４未満の長さだけ互いに離間された複数の離間された導電体であって、斯くして内側導電体のための電気的に連続した導電体を提供する、という意味での“疑似同軸”）のいずれかを作り出すように配列される。疑似同軸構造は、ＣＶＤタングステン充填に関連する実用上の問題の一部を生じさせることなく、ＲＦ又はマイクロ波エネルギーを伝播するための真の同軸形状の電気特性を生み出す一方法として想定される。これらの垂直タングステン導体が、集積回路（ＩＣ）の第１の金属層に接続される。ＢＯＸ層上で停止するエッチングを用いて半導体構造の基板ウエハを除去することによって、導電ビアの底面にアクセスすることができ、それにより、ＤＴＩ材料の底面に、ダイレクトボンドハイブリダイゼーション又は例えばＣｕ熱圧着又は超音波ボンディングなどのその他の３次元（３Ｄ）積層技術のための貫通導体が露出される。
【００１４】
本開示の１つ以上の実施形態の細部が、添付の図面及び以下の記載にて説明される。本開示のその他の特徴、目的及び利点が、これらの記載及び図面並びに請求項から明らかになる。
【図面の簡単な説明】
【００１５】
【図１】本開示に従った二段ペアＣＭＯＳ増幅器回路の概略図である。
【図２】本開示に従った図１の二段ペアＣＭＯＳ増幅器回路の概略断面図である図２Ａ及び２Ｂの構成を合わせて示している。
【図２Ａ】図２Ａ及び２Ｂは、本開示に従った図１の二段ペアＣＭＯＳ増幅器回路の概略断面図である。
【図２Ｂ】図２Ａ及び２Ｂは、本開示に従った図１の二段ペアＣＭＯＳ増幅器回路の概略断面図である。
【図３Ａ】図３Ａ−３Ｈは、本開示に従った、図１及び図２の二段ペアＣＭＯＳ増幅器回路の一部の、その製造プロセスの様々な段階における概略断面図である。
【図３Ｂ】図３Ａ−３Ｈは、本開示に従った、図１及び図２の二段ペアＣＭＯＳ増幅器回路の一部の、その製造プロセスの様々な段階における概略断面図である。
【図３Ｃ】図３Ａ−３Ｈは、本開示に従った、図１及び図２の二段ペアＣＭＯＳ増幅器回路の一部の、その製造プロセスの様々な段階における概略断面図である。
【図３Ｃ−１】図３Ｃに示す構造の一部の分解図である。
【図３Ｄ】図３Ａ−３Ｈは、本開示に従った、図１及び図２の二段ペアＣＭＯＳ増幅器回路の一部の、その製造プロセスの様々な段階における概略断面図である。
【図３Ｄ−１】図３Ｄの一部の上面図である。
【図３Ｅ】図３Ａ−３Ｈは、本開示に従った、図１及び図２の二段ペアＣＭＯＳ増幅器回路の一部の、その製造プロセスの様々な段階における概略断面図である。
【図３Ｆ】図３Ａ−３Ｈは、本開示に従った、図１及び図２の二段ペアＣＭＯＳ増幅器回路の一部の、その製造プロセスの様々な段階における概略断面図である。
【図３Ｇ】図３Ａ−３Ｈは、本開示に従った、図１及び図２の二段ペアＣＭＯＳ増幅器回路の一部の、その製造プロセスの様々な段階における概略断面図である。
【図３Ｇ−１】図３Ｇに示す構造の一部の分解図である。
【図３Ｇ−２】図３Ｇ−１の上面図である。
【図３Ｇ−３】図３Ｇ−１の底面図である。
【図３Ｈ】図３Ａ−３Ｈは、本開示に従った、図１及び図２の二段ペアＣＭＯＳ増幅器回路の一部の、その製造プロセスの様々な段階における概略断面図である。
【００１６】
様々な図中の似通った参照符号は同様の要素を指し示している。
【発明を実施するための形態】
【００１７】
次に図１を参照するに、二段ペアＣＭＯＳ増幅器回路１０の概略図が示されており、図示のように、第２段ＣＭＯＳ回路１０ｂに結合された出力を有する第１段ＣＭＯＳ回路１０ａを含むことを示している。ＣＭＯＳ回路１０ａ、１０ｂの各ＣＭＯＳ回路は、図示のように、それぞれ上側構造（レイヤ１）１２ａ及び下側構造（レイヤ２）１２ｂである一対の積層され且つ直接的に接合された構造１２ａ、１２ｂのうちの対応する１つの上に形成される。第１段ＣＭＯＳ回路１０ａは、図示のように、同軸伝送線路１６（同軸（coax）１６として参照するときもある）を介してＲＦ入力信号を供給されるゲート（Ｇ）と、Ｖｄｄ電圧源に接続されるドレイン（Ｄ）と、ｐＭＯＳＦＥＴ１４ｂのドレイン（Ｄ）に接続されるソース（Ｓ）とを有するｎＭＯＳＦＥＴ１４ａを含んでいる。ｐＭＯＳＦＥＴ１４ｂのゲート（Ｇ）は、図示のように制御信号入力１を供給される。ｎＭＯＳＦＥＴ１４ｂのソースは、第１段ＣＭＯＳ回路１０ａに関する出力を提供し、同軸伝送線路１８（同軸１８として参照するときもある）を介して接続される。同軸伝送線路１８は、第２段ＣＭＯＳ回路１０ｂの入力に接続される。より具体的には、ここでは、図示のように、回路１０ａのｎＭＯＳＦＥＴのソースが、同軸コネクタ１８を介して、回路１０ｂのｎＭＯＳＦＥＴ１４ｃのゲート（Ｇ）に結合される。回路１０ｂのｎＭＯＳＦＥＴ１４ｃのドレイン（Ｄ）は、図示のようにＶｄｄに接続され、ソース（Ｓ）は、図示のように回路１０ｂのｎＭＯＳＦＥＴ１４ｄのドレイン（Ｄ）に接続される。ｎＭＯＳＦＥＴ１４ｄのゲート（Ｇ）は、図示のように制御信号入力２に接続され、回路１０ｂのｎＭＯＳＦＥＴ１４ｄのソース（Ｓ）は、図示のように二段増幅回路１０のＲＦ出力を提供し、この出力は、図示のように同軸伝送線路２０（同軸２０として参照するときもある）を介して結合される。なお、第１及び第２の回路１０ａ及び１０ｂのｎチャネルトランジスタのボディはグランドに接続され、ｐチャネルトランジスタのボディはＶｄｄに結合される。それに代えて、トランジスタボディは、ＳＯＩアナログ回路で一般的に行われているように、ソース接続に結合されてもよい。なお、また、同軸伝送線路１６、１８及び２０は各々、図示のように、それぞれ内側導電体１６ｃ、１８ｃ及び２０ｃと、それぞれ内側導電体１６ｃ、１８ｃ及び２０ｃの周囲に配置された、それぞれ接地された外側導電性シールド構造１６ｏ、１８ｏ及び２０ｏとを有する。ここで、この例では、後述するように、外側導電性シールド構造は、同軸伝送線路の動作波長の１／４未満の長さだけ互いに離間された複数の離間された導電体を有し、斯くして外側導電体シールド構造のための電気的に連続した導体を提供する。しかしながら、理解されるべきことには、外側導電性シールド構造は、連続した導電体であってもよい。
【００１８】
次に図２、２Ａ及び２Ｂを参照するに、二段ペアＣＭＯＳ増幅器回路１０の概略断面図が示されている。最初に言及しておくことには、同軸伝送線路１８の一部である部分１８ａはレイヤ１２ａの底部に形成され、別の部分１８ｂはレイヤ１２ｂの上部に形成される。これまた言及しておくことには、同軸伝送線路１６、１８及び２０の外側導電性シールド構造への接続は、図示のように、後述する垂直導電ビアによってと、面外のグランドバス２２によってとで相互接続されてグランドに接続される。
【００１９】
次に図３Ａ−３Ｈを参照するに、一対のＣＭＯＳ回路１０の一方、ここでは回路１０ａ、が形成された集積回路の一部が図３Ａに示されている。回路１０ａは、ここでは例えばシリコンウエハである従来からのＳＯＩフロントエンドオブライン（ＦＥＯＬ）ハンドル３０、用いて形成される。ＦＥＯＬ構造１１は、ハンドル３０の上面に形成された、ここでは二酸化シリコンであるＢＯＸ層３２を含んでいる。ＢＯＸ層３２の上にシリコンの層３４が形成されており、シリコン層３４は、従来からの処理を用いて、その中にｎＭＯＳトランジスタ１４ａ及びｐＭＯＳトランジスタ１４ｂを形成するように適切にドープされている。従来からの技術を用いて、図示のように、シリコン層３４の一部上にゲート酸化物層３８が形成される。従来からのフォトリソグラフィ・エッチング処理を用いて、図示のように、ｎＭＯＳトランジスタ１４ａ及びｐＭＯＳトランジスタ１４ｂのゲート酸化物層３８上にゲート（Ｇ）電極４０が形成される。
【００２０】
次に図３Ｂを参照するに、従来からの処理を用いて、図示のように、ここではプラズマ化学気相成長（ＰＥＣＶＤ）オルトケイ酸テトラエチル（ＴＥＯＳ）であるディープトレンチアイソレーション（ＤＴＩ）領域３６によって、ＣＭＯＳトランジスタ１４ａ、１４ｂが互いから且つ他の部分及び電気素子から電気的に絶縁される。ディープトレンチアイソレーション領域３６は、シリコン層３４の頂面から下方にＢＯＸ層３２まで延在している。なお、ディープトレンチアイソレーション材料３６は、シリコン３４の誘電率よりも低い誘電率を有する。ここでは、ＴＥＯＳの比誘電率が３．９であり、シリコン層３４の比誘電率が１１．９である。故に、同軸伝送線路１８ａ（図２）が、シリコン層３４を貫通するのではなく、より低誘電率のＤＴＩ３６を貫通するようにされ、内側導電体と内側導電体シールド構造との間の誘電体をＤＴＩ層３６が提供することになるので、ＤＴＩ層３６を貫通するとき、シリコン層３４を貫通するときよりも信号伝送損失が少なくなる。また、ＤＴＩ材料３６を貫通する同軸伝送線路を使用することは、シリコン層内に形成される集積回路の機能密度を最大化するために、非常に薄いシリコン層３４を使用することを可能にするとともに、シリコンと比較して非常に低い導電率及び損失正接を有する酸化物（（ＤＴＩ）材料３６）の中に同軸伝送線路１８、２０を置くことによって、ビアを通じての損失を最小化する。ＳＯＩの使用は構造体の構築を単純化し、それにより、集積３Ｄ  ＲＦデバイスへのインテグレーションが単純化される。図３Ｂに示すように、ＤＴＩ領域３６の上に、パッシベーション層である誘電体層４４、ここでは窒化シリコン、が形成される。
【００２１】
次に、図３Ｃを参照するに、同軸伝送線路１８の一部１８ａ’が形成される。先ず、ここでは反応性イオンエッチングであるフォトリソグラフィ・エッチング技術を用いて、複数の導電ビア１８’ｏが、ここでは中心導電ビア１８’ｃを有する導電ビアの円形アレイである所定のパターンで形成される。そして、それらのビア開口が、ＣＶＤを用いてタングステンで充填されることで、内側すなわち中心の導電体１８’ｃと、外側導電性シールド構造１８’ｏとが形成される。外側導電性シールド構造１８’ｏは、ここでは、図３Ｃに示したセクションの上面図を示すものである図３Ｃ−１に示すように、ロッド状の導電体１８”の円形アレイとして形成されている。
【００２２】
次に、図３Ｄを参照するに、ここでは二酸化シリコンである第１の電気インターコネクト誘電体（ＩＬＤ）構造４８が、以下のものを提供するように形成され、すなわち、図示のように、同軸伝送線路１８の部分１８ａ’の導電体１８’ｏ、１８’ｃにそれぞれ接続された、コンタクトパッド４１’ｏ、４１’ｃを有する電気ビア４１ｏ、４１ｃと、ＣＭＯＳトランジスタ１４ａ、１４ｂのソース及びドレイン領域への電気ビア４３と、グランド及び後述するレイヤ２  １２ｂ内のビアへの接続のためのグランドビア４２と、図１で上述したＦＥＴ１４ａ、１４ｃのためのＶｄｄ導電ビア４６と、ＦＥＴ１４ａ、１４ｂのゲート（Ｇ）への、コンタクトパッド４５’を有する導電ビア４５と、後述するＦＥＴ１４ｃのゲートＧへの接続のための電気ビア４６と、ＦＥＴ１４ｂのソースを同軸伝送線路１８の中心導体１８’ｃに接続された導電ビア４１に接続するための電気インターコネクト４７と、ＶｄｄをＦＥＴ１４ａのドレインに接続するための電気コネクタ５９とが提供される。グランドバス２２（図２）への接続のための面外の導体５１も形成される。
【００２３】
次に、ここでは二酸化シリコンである第２の電気インターコネクト誘電体（ＩＬＤ）構造５０が、以下のものを提供するように形成され、すなわち、同軸伝送線路１６用の垂直導電ビアの円形アレイに接続された同軸伝送線路１６用の同軸グランドパッド６２と、同軸伝送線路１６用の中心導体６５と、図示のように同軸伝送線路１８の中心導体１８ｃをビア７４を介してＦＥＴ１４ｂのソースに接続するための電気コネクタ６０と、ビア４２に接続されたビア７０と、図示のように、ＦＥＴ１４ａ及び１４ｂのソース及びドレインを接続するためにビア４６及びビア４３及びインターコネクト４３に接続されたビア７２とが提供される。なお、コンタクトパッド６２は、コンタクトパッド６５のための中心開口を有する概して正方形又は長方形のパッドである（図３Ｄ−１）。
【００２４】
次に、図３Ｅにて、構造７０（図３Ｄに示したように、ＦＥＯＬ構造１１、第１のＩＬＤ構造４８及び第２のＩＬＤ構造５０を含む）の上面の上に、ボンディング酸化物７６が形成され、ここでは例えばボンディング酸化物層７６を用いて、新たなハンドル７３に接合され、その後、図示（図３Ｆ）のように第１のハンドル３０が除去され、図示のように構造７０の底面が露出される。
【００２５】
次に、第１のハンドル３０が除去された状態で、図３Ｇが示すことには、導電ビア４２、７２、１８’ｏ、１８’ｃ及び４４の露出された端部の下で、露出されたＢＯＸ層３２の一部上に、図示のように、金属パッド８４ａ、８４ｂ、８４ｏ、８４ｃ及び８４ｄが形成されて、ビア４２、７２、１８’ｏ、１８’ｃ及び４４に関するコンタクトが作製され、そして、図示のように、コンタクト８４ｏ及び８４ｃが、それぞれ、同軸伝送線路１８の外側導体及び中心導体へのコンタクトを提供する。ここでは、同軸コネクタ１８の上部の金属パッドは、外側導体に関して８４ｏとして示され、中心導体に関して８４ｃとして示されている。図３Ｇ−１は、層５０の頂部からＢＯＸ３２の底部までの構造の一部の概略断面図を示しており、上面図が図３Ｇ−２に示され、底面図が図３Ｇ−３に示されている。なお、コンタクトパッド４１ｏ’は、コンタクトパッド４１ｃのための中心開口５３を有するパッドであり、同様に、コンタクトパッド８４ｏは、コンタクトパッド８４ｃのための中心開口８５を有するパッドである。
【００２６】
次に、似たようにして、図３Ｈに示す下側構造１２ｂ（図２、２Ａ及び２Ｂ）が形成される。２つの構造１２ａ、１２ｂがアライメントされ（例えば、図２、２Ａ及び２Ｂに示したように、構造１２ａのコンタクトパッド８４ａ、８４ｂ、８４ｃ、８４ｏ及び８４ｄが、それぞれ、コンタクトパッド８４’ａ、８４’ｂ、８４’ｃ、８４’ｏ及び８４’ｄとアライメントされる）、次いで、構造１２ａ及び１２ｂがともに接合されて、図２、２Ａ及び２Ｂに示した構造が作り出される。この接合は、接着剤接合、陽極接合、熱圧着、又は酸化物接合を含む多様な方法を用いて形成されることができ、金属パッド８４ａと８４’ａとの間及び８４ｂと８４’ｂとの間に電気接続が為される。なお、コンタクトパッド８４’ｏは、コンタクトパッド８４’ｃのための中心開口を有するパッド８４ｏである。
【００２７】
もはや理解されるはずのことには、本開示に従った半導体構造体は、底部酸化物絶縁層と、前記底部酸化物絶縁層上に配置されたシリコン層と、前記底部酸化物絶縁層まで前記シリコン層を垂直に貫通したディープトレンチアイソレーション（ＤＴＩ）材料であり、前記シリコン層の誘電率よりも低い誘電率を持つディープトレンチアイソレーション材料と、前記底部酸化物絶縁層の上に配置された導電体を、前記底部酸化物絶縁層の下に配置された導電体に電気的に接続するように、前記ディープトレンチアイソレーション材料を垂直に貫通した、内側導電体と該内側導電体の周囲に配置された外側導電性シールド構造とを有する同軸伝送線路とを含む。
【００２８】
これまたもはや理解されるはずのことには、本開示に従った半導体構造体は、底部酸化物絶縁層と、前記底部酸化物絶縁層の上面上に配置されたシリコン層と、前記底部酸化物絶縁層まで前記シリコン層を垂直に貫通したディープトレンチアイソレーション材料と、前記シリコン層の上に配置された誘電体構造と、前記誘電体構造上に配置された複数の電気コンタクトであり、当該複数の電気コンタクトの第１の部分が、前記誘電体構造を垂直に貫通した導電ビアに電気的に接続され、当該複数の電気コンタクトの第２の部分が、前記誘電体構造と、前記ディープトレンチアイソレーション材料と、前記底部酸化物絶縁層と、を垂直に貫通した複数の離間された導電ビアによって、前記底部酸化物絶縁層の底面上に配置された電気コンタクトに電気的に接続されている、複数の電気コンタクトと、を含み、前記複数の電気コンタクトの前記第２の部分に接続された前記複数の離間された導電ビアが、前記複数の電気コンタクトの前記第２の部分と前記底部酸化物絶縁層の底面上に配置された前記電気コンタクトとの間に同軸コネクタを提供するように構成されている。
【００２９】
これまたもはや理解されるはずのことには、本開示に従った半導体シリコン・オン・オキサイド（ＳＯＩ）構造体は、底部酸化物（ＢＯＸ）絶縁層と、前記底部酸化物（ＢＯＸ）絶縁層上に配置されたシリコン層と、前記底部酸化物絶縁層まで前記シリコン層を垂直に貫通したディープトレンチアイソレーション（ＤＴＩ）材料であり、当該ディープトレンチアイソレーション材料は、シリコンの誘電率よりも低い誘電率を有し、前記シリコン層の中に、当該ディープトレンチアイソレーション（ＤＴＩ）材料によって互いに電気的に分離された一対の相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタが形成されている、ディープトレンチアイソレーション材料と、前記底部酸化物絶縁層の上に配置された導電体を、前記底部酸化物絶縁層の下に配置された導電体に電気的に接続するように、前記ディープトレンチアイソレーション材料を垂直に貫通した、内側導電体と該内側導電体の周囲に配置された外側導電性シールド構造とを有する同軸伝送線路とを含む。この半導体ＳＯＩ構造体は、以下の特徴のうちの１つ以上を、独立に、又は他の特徴と組み合わせて含み得る：前記内側導電体及び前記外側導電性シールド構造は、化学気相成長（ＣＶＤ）タングステンである、又は、前記外側導電性シールド構造は、前記同軸伝送線路の動作波長の１／４未満の長さだけ互いに離間された複数の離間された導電体を有し、斯くして前記外側導電性シールド構造のための電気的に連続した導電体を提供する。
【００３０】
本開示の多数の実施形態を説明してきた。そうとはいえ、理解されるように、本開示の精神及び範囲を逸脱することなく、様々な変更が為され得る。例えば、タングステンの代わりに、例えば銅及びタンタルなどのその他の金属が使用されてもよい。また、ＤＴＩ材料３６を貫通する導電ビアは、中実のロッドではなく、中空の管であってもよい。従って、その他の実施形態も以下の請求項の範囲内にある。
【図１】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｃ−１】
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【図３Ｄ】
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【図３Ｄ−１】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｇ−１】
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【図３Ｇ−２】
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【図３Ｇ−３】
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【図３Ｈ】
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【国際調査報告】
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