【手続補正書】
【提出日】平成19年4月6日(2007.4.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに絶縁分離構造によって分離された第１半導体領域および第２半導体領域とを含む基板と、
前記第１半導体領域内およびその上に形成されたコンデンサであって、前記第１半導体領域上に形成された絶縁体を含み、前記絶縁体は第１誘電率を持つ、コンデンサと、
前記第２半導体領域内およびその上に形成された電界効果トランジスタであって、前記第１誘電率よりも小さい第２誘電率を持つ材料から形成されるゲート絶縁層を含む、電界効果トランジスタとを備える、半導体装置。
【請求項２】
前記コンデンサの前記絶縁体は、ジルコニウム酸化物、ジルコニウム珪酸塩、ハフニウム酸化物およびハフニウム珪酸塩のうちの少なくとも１つを含む、請求項１記載の半導体装置。
【請求項３】
前記コンデンサの前記絶縁体は一以上の副層を含む、請求項１記載の半導体装置。
【請求項４】
前記第１半導体領域と前記コンデンサの前記絶縁体との間に配置されるバリア層をさらに含む、請求項１記載の半導体装置。
【請求項５】
前記絶縁体の表面部分を実質的に完全に被覆するバリア層をさらに含む、請求項１記載の半導体装置。
【請求項６】
互いに絶縁分離構造によって分離された第１半導体領域および第２半導体領域とを含む基板と、
前記第１半導体領域内およびその上に形成された第１コンデンサと、
前記第２半導体領域内およびその上に形成された第２コンデンサとを備え、
前記第１コンデンサは、前記第１半導体領域と第１導電層の間に配置され、第１の厚みを持つ第１絶縁体を含み、
前記第２コンデンサは、前記第２半導体領域と第２導電層の間に配置され、第２の厚みを持つ第２絶縁体を含み、
前記第１コンデンサの単位面積あたりのキャパシタンスは前記第２コンデンサのそれに等しいか、またはそれよりも高く、前記第２の厚みは前記第１の厚みよりも薄い、半導体装置。
【請求項７】
前記第１絶縁体は、ジルコニウム酸化物、ジルコニウム珪酸塩、ハフニウム酸化物およびハフニウム珪酸塩のうちの少なくとも１つを含む、請求項６記載の半導体装置。
【請求項８】
前記第１半導体領域と前記第１絶縁体の間に配置されるバリア層をさらに含む、請求項６記載の半導体装置。
【請求項９】
前記第１絶縁体の表面部分を実質的に完全に被覆するバリア層をさらに含む、請求項６記載の半導体装置。
【請求項１０】
半導体装置を形成する方法であって、
半導体基板内に形成された分離構造によって分離された第１半導体領域と第２半導体領域とが形成された半導体基板を提供するステップと、
前記第１半導体領域に、第１誘電率を持ち、第１の厚さを持つ第１絶縁層を形成するステップと、
前記第２半導体領域に、第２誘電率を持ち、第２の厚さを持つ第２絶縁層を形成するステップと、
前記第１および第２絶縁層上に形成された導電材料の層をパターン化して、第１コンデンサおよび第２コンデンサを作るステップとを含み、前記第１誘電率は前記第２誘電率よりも高い、方法。
【請求項１１】
前記第２の厚みは前記第１の厚みよりも薄い、請求項１０記載の方法。
【請求項１２】
前記第１絶縁層を形成するステップは、前記第１誘電率を持つ材料をデポジションするステップと、少なくとも前記第１半導体領域をマスキングするステップと、前記材料のマスクされていない部分を取り除くステップとを含む、請求項１０記載の方法。
【請求項１３】
前記第１誘電率を持つ材料をデポジションするステップは、バリア層をデポジションするステップと、バルク材料をデポジションするステップとを含み、それによって前記バリア層と前記バルク材料の組み合わせは前記第１誘電率を示す、請求項１２記載の方法。
【請求項１４】
前記第２絶縁層を形成するステップの前に、前記第１絶縁層の露出部分上にキャップ層を形成するステップをさらに含む、請求項１０記載の方法。
【請求項１５】
半導体装置を形成する方法であって、
分離構造によって分離された第１半導体領域と第２半導体領域とが形成された基板を提供するステップと、
前記第１半導体領域表面に、第１誘電率を持ち、第１の厚さを持つ単一の第１絶縁層をデポジションするステップと、
前記単一の第１絶縁層の露出部分上にキャップ層を形成するステップと、
少なくとも前記の第１半導体領域をマスキングするステップと、
少なくとも前記単一の第１絶縁層のマスクされていない部分を取り除くステップと、
前記キャップ層の形成後に、前記第２半導体領域表面に、第２誘電率を持ち、第２の厚さを持つ単一の第２絶縁層を形成するステップと、
前記第１および第２絶縁層上に形成された導電材料の層をパターン化して、第１容量性素子および第２容量性素子を作るステップとを含み、
前記第１誘電率は前記第２誘電率よりも高い、方法。
【請求項１６】
前記第２の厚みは前記第１の厚みよりも薄い、請求項１５記載の方法。
【請求項１７】
少なくとも前記単一の第１絶縁層のマスクされていない部分を取り除くステップは、少なくとも前記単一の第１誘電層のマスクされていない部分を選択的に異方性エッチングするステップおよび選択的に等方性エッチングするステップのうちの１つを含む、請求項１５記載の方法。
【請求項１８】
前記単一の第２絶縁層を形成するステップは、前記基板を酸化するステップ、前記基板を高速熱酸化するステップ、および、前記第２の単一絶縁層をデポジションするステップのうちの少なくとも１つを含む、請求項１５記載の方法。
【請求項１９】
電界効果トランジスタ素子および受動コンデンサを含む半導体装置を製造する方法であって、
基板の半導体領域に分離構造を形成することによって、第１半導体領域および第２半導体領域を定義するステップと、
コンデンサ絶縁体として用いるために、前記第１半導体領域上に第１絶縁層を形成するステップと、
前記電界効果トランジスタのゲート絶縁膜として用いられる、第２絶縁層を前記第２半導体領域に形成するステップとを含み、
前記第１絶縁層の誘電率は前記第２絶縁層のそれよりも高い、方法。
【請求項２０】
前記第２絶縁層の厚みは前記第１絶縁層の厚みよりも薄い、請求項１９記載の方法。
【請求項２１】
前記第１絶縁層を形成するステップは、前記第１誘電率を持つ材料をデポジションするステップと、少なくとも前記第１半導体領域をマスキングするステップと、前記材料のマスクされていない部分を取り除くステップとを含む、請求項１９記載の方法。
【請求項２２】
前記第１誘電率を持つ材料をデポジションするステップは、バリア層をデポジションするステップと、バルク材料をデポジションするステップとを含み、それによって前記バリア層と前記バルク材料の組み合わせは前記第１誘電率を示す、請求項１９記載の方法。
【請求項２３】
電界効果トランジスタ素子および受動コンデンサを含む半導体装置を製造する方法であって、
分離構造を形成することによって、第１能動領域および第２能動領域を定義するステップと、
コンデンサ絶縁体として用いるために、前記第１能動領域表面上に単一の第１絶縁層を形成するステップと、
前記電界効果トランジスタのゲート絶縁層として用いられる、単一の第２絶縁層を前記第２能動領域表面に形成するステップとを含み、
前記単一の第１絶縁層の誘電率は前記単一の第２絶縁層のそれよりも高い、方法。
【請求項２４】
前記単一の第２絶縁層の厚みは前記単一の第１絶縁層の厚みよりも薄い、請求項２３記載の方法。
【請求項２５】
前記単一の第１絶縁層を形成するステップは、前記第１誘電率を持つ材料をデポジションするステップと、少なくとも前記第１半導体領域をマスキングするステップと、前記材料のマスクされていない部分を取り除くステップとを含む、請求項２３記載の方法。
【請求項２６】
前記材料のマスクされていない部分を取り除くステップは、前記材料の前記マスクされていない部分を選択的に異方性エッチングするステップおよび選択的に等方性エッチングするステップのうちの１つを含む、請求項２５記載の方法。
【請求項２７】
前記単一の第２絶縁層を形成するステップの前に、前記単一の第１絶縁層の露出部分上にキャップ層を形成するステップをさらに含む、請求項２３記載の方法。
【請求項２８】
前記単一の第２絶縁層を形成するステップは、前記基板を酸化するステップ、前記基板を高速熱酸化するステップ、および、前記単一の第２絶縁層をデポジションするステップのうちの少なくとも１つを含む、請求項２３記載の方法。