(57)【要約】【課題】  クロック周波数の周期が一定でデューティーを保ちながら画素表示ディスプレイのクロック周波数に合わせたクロックを生成するクロック発生回路を備えた映像信号処理装置を提供する。【解決手段】  入力信号に同期した第１のクロックＳ１０２を生成する第１のクロック発生回路１０２と、出力周波数の基準となる設定値を入力し、基準クロック毎に前記設定値を加算し、累積値に応じてデータを取り出し、アナログ信号に変換し、量子化ノイズを低減、逓倍して第２のクロックＳ１０３とする第２のクロック発生回路１０３と、前記第１のクロックＳ１０２で生成された同期信号Ｓ１０４を用いて前記第２のクロックＳ１０３へ乗せ換えた同期信号Ｓ１０８を作成するクロック乗換回路１０８とを具備し、画素表示ディスプレイの解像度に応じて生成された第２のクロックＳ１０３を用いて映像信号処理を行うようにした。【選択図】  図１
2006235129.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に同期した第１のクロックを生成する第１のクロック発生回路と、
前記第１のクロックを用いて映像信号処理を行う第１の映像信号処理回路と、
画素表示ディスプレイの解像度に応じて第２のクロックを生成する第２のクロック発生回路と、
前記第１のクロックでメモリへのデータの書き込みを制御する書込み制御回路と、
前記第１のクロックで生成された同期信号を用いて前記第２のクロックへ乗せ換えた同期信号を作成するクロック乗せ換え回路と、
前記第２のクロックでメモリからのデータの読み出しを制御する読出し制御回路と、
前記第２のクロックを用いて映像信号処理を行う第２の映像信号処理回路と、を備えた、
ことを特徴とする映像信号処理装置。
【請求項２】
クロック発振回路からの基準クロックを用いて、入力信号に同期した第１のクロックを生成する第１のクロック発生回路と、
前記第１のクロックを用いて映像信号処理を行う第１の映像信号処理回路と、
画素表示ディスプレイの解像度に応じて第２のクロックを生成する第２のクロック発生回路と、
前記基準クロックをＭ（Ｍは整数）逓倍して第３のクロックを発生する第３のクロック発生回路と、
前記第１のクロックで第１のメモリへのデータの書き込みを制御する第１の書込み制御回路と、
前記第１のクロックで生成された同期信号を用いて前記第３のクロックへ乗せ換えた同期信号を作成する第１のクロック乗せ換え回路と、
前記第３のクロックで第１のメモリからのデータの読み出しを制御する第１の読出し制御回路と、
前記第３のクロックを用いて映像信号処理を行う第３の映像信号処理回路と、
前記第３のクロックで第２のメモリへのデータの書き込みを制御する第２の書込み制御回路と、
前記第１のクロックで生成された同期信号を前記第２のクロックへ乗せ換えた同期信号を作成する第２のクロック乗せ換え回路と、
前記第２のクロックで第２のメモリからのデータの読み出しを制御する第２の読出し制御回路と、
前記第２のクロックを用いて映像信号処理を行う第２の映像信号処理回路と、を備えた、
ことを特徴とする映像信号処理装置。
【請求項３】
第１のクロック発振回路からの第１の基準クロックを用いて、入力信号に同期した第１のクロックを生成する第１のクロック発生回路と、
前記第１のクロックを用いて映像信号処理を行う第１の映像信号処理回路と、
画素表示ディスプレイの解像度に応じて第２のクロックを生成する第２のクロック発生回路と、
第２のクロック発振回路からの第２の基準クロックをＬ（Ｌは整数）逓倍して第３のクロックを発生する第３のクロック発生回路と、
前記第１のクロックで第１のメモリへのデータの書き込みを制御する第１の書込み制御回路と、
前記第１のクロックで生成された同期信号を用いて前記第３のクロックへ乗せ換えた同期信号を作成する第１のクロック乗せ換え回路と、
前記第３のクロックで第１のメモリからのデータの読み出しを制御する第１の読出し制御回路と、
前記第３のクロックを用いて映像信号処理を行う第３の映像信号処理回路と、
前記第３のクロックで第２のメモリへのデータの書き込みを制御する第２の書込み制御回路と、
前記第１のクロックで生成された同期信号を用いて前記第２のクロックへ乗せ換えた同期信号を作成する第２のクロック乗換回路と、
前記第２のクロックで第２のメモリからのデータの読み出しを制御する第２の読出し制御信号と、
前記第２のクロックを用いて映像信号処理を行う第２の映像信号処理回路と、を備えた、
ことを特徴とする映像信号処理装置。
【請求項４】
請求項１ないし３のいずれかに記載の映像信号処理装置において、
前記第２のクロック発生回路は、
出力周波数の基準となる設定値を入力し、基準クロック毎に前記設定値を加算する累積回路と、
サインデータもしくは周期性のデータをあらかじめ記憶し、前記累積回路の出力値に応じてデータを取り出すメモリと、
前記メモリからの出力データをアナログ信号に変換するＤ／Ａ変換器と、
前記アナログ信号の量子化ノイズを低減するためのフィルター処理回路と、
前記フィルター処理回路からの周期性を持った信号をＮ（Ｎは整数）逓倍する逓倍回路とを備え、前記第２のクロックを発生する、
ことを特徴とする映像信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像信号処理装置に関し、画素表示ディスプレイや、後段システムのクロックを生成するクロック発生回路を備え、映像信号処理を行う際に複数のクロックから構成される映像信号処理装置に関するものである。
【背景技術】
【０００２】
近年、液晶パネルやＰＤＰなどの画素表示ディスプレイでは、様々な解像度が登場してきており、パネルを駆動するクロック周波数はパネルごとに異なってきている。パネルを駆動するクロック周波数に応じてクロックを発生できるクロック発生回路や映像信号処理において、パネルのクロック周波数に乗せ換えて画素表示ディスプレイに映し出すことが必要とされている。
【０００３】
従来の映像信号処理装置におけるクロック発生回路では、例えば特許文献１に記載されているように、入力されたクロックを分周する回路が構成され、あるいはリセット毎にカウンタ回路が動き出し、カウンタのデコード値をクロックとして出力するように構成されている。
【０００４】
以下、従来の映像信号処理装置におけるクロック発生回路について説明する。
図６は、特許文献１に開示された従来の映像信号処理装置におけるクロック発生回路を示すブロック図である。
【０００５】
図６において、従来の映像信号処理装置におけるクロック発生回路は、２分周回路２５からなる第１クロック生成回路８と、周波数設定レジスタ２０と、加算回路２１と、ＡＮＤゲート２２と、フリップフロップ２３と、リセット生成回路２４とからなる第２クロック生成回路１１とを備えている。
【０００６】
周波数設定レジスタ２０は、予め設定値が決められており、設定値を変えることで入力クロックよりも小さい周波数になるよう、出力クロックの周波数を変化させている。
【０００７】
加算回路２１と、ＡＮＤゲート２２と、フリップフロップ２３からなるカウンタは、リセット信号である水平同期信号によりカウント値をリセットされる。
【０００８】
以上のように構成されたクロック発生回路において、以下その動作について説明する。
第１クロック生成回路８では、入力クロックの立ち上がりタイミングで動作する２分周回路で２分周されたクロックを出力クロック１としている。また、第２クロック生成回路１１は、リセット生成回路２４で、供給された水平同期信号ＨＤから、該回路２４へのリセット入力となる入力クロックの立ち上がりタイミングでリセット信号を発生し、このタイミングで周波数設定レジスタ２０の値を加算器１１により出力クロック２で加算することによりカウントし、ＡＮＤゲート２２およびラッチ２３を介してその最上位ビットを出力クロック２として使用することにより、出力クロックの周波数を変化させるようにしている。ここで、第１クロック生成回路８で生成される出力クロック１と第２クロック生成回路１１で生成される出力クロック２は、１水平走査期間のサイクル数が異なり、第１クロック生成回路８で生成した出力クロック１でデータを読み込み、第２のクロック生成回路１１で生成した出力クロック２でデータを読み出すようにしている。
【特許文献１】特開２０００−３１２３２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の映像信号処理装置におけるクロック発生回路では、第２クロック生成回路から出力されるクロックにおいて、水平同期信号によりリセット生成されてカウンタをリセットする際、出力クロックの周期の整数倍の水平同期信号が入力されなかった場合や、入力クロックが、ＶＴＲなどで同期信号が劣化したような非標準信号であった場合、クロックの周期の長さが短くなってしまったり、クロックのＬｏｗ期間とＨｉｇｈ期間とのデューティーが崩れてしまう場合があった。そのため、上記のような従来のクロック発生回路を、映像信号処理装置に適用した場合、第２のクロックで動作している処理回路において、クロック期間が短いことにより組み合わせ回路でタイミングエラーを起してしまい、予期しないデータが出力されてしまうという問題があった。
【００１０】
また、従来の映像信号処理装置におけるクロック発生回路では、水平同期信号によりカウンタ値がリセットされているため、水平同期信号が入力されるタイミングによって、クロックの周期の長さが短くなり、出力クロックが不連続になる場合があるという問題があった。
【００１１】
また、従来の映像信号処理装置におけるクロック発生回路では、入力クロックとして高い周波数を入力する必要があり、液晶パネルを駆動するクロック周波数が８０ＭＨｚや１００ＭＨｚを超えるような場合、パネル駆動クロック以上の周波数をクロック発振器で入力する必要があり、ノイズ源となることが考えられるとともに、消費電力も大きいものとなり、現実的ではないものであった。
【００１２】
また、水平同期信号から高逓倍なＰＬＬ回路を用いて第２のクロックを生成する方法も考えられるが、水平同期信号の周波数が入力映像信号に応じて切り換わり、パネル毎に出力周波数が異なることとなり、出力周波数範囲を広く取る必要があるため、高逓倍なＰＬＬを設計する際、多くの組み合わせで検証する必要があり、設計時間を要するとともに、クロックのジッターを抑え込むことが難しく、半導体プロセスが微細化するごとに再設計する必要があるという問題点があった。
【００１３】
本発明は上記のような従来の問題点を解決するためになされたもので、同期信号に依存せずにクロック周波数の周期が一定でデューティーを保ちながら後段システムや、画素表示ディスプレイのクロック周波数に合わせてクロックを発生できるクロック発生装置を提供すること、そのクロック発生装置の発生するクロックを用いて映像信号処理を行う映像信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の請求項１による映像信号処理装置は、入力信号に同期した第１のクロックを生成する第１のクロック発生回路と、前記第１のクロックを用いて映像信号処理を行う第１の映像信号処理回路と、画素表示ディスプレイの解像度に応じて第２のクロックを生成する第２のクロック発生回路と、前記第１のクロックでメモリへのデータの書き込みを制御する書込み制御回路と、前記第１のクロックで生成された同期信号を用いて前記第２のクロックへ乗せ換えた同期信号を作成するクロック乗換回路と、前記第２のクロックでメモリからのデータの読み出しを制御する読出し制御回路と、前記第２のクロックを用いて映像信号処理を行う第２の映像信号処理回路とを備えたことを特徴とするものである。
【００１５】
本発明の請求項２による映像信号処理装置は、クロック発振回路からの基準クロックを用いて、入力信号に同期した第１のクロックを生成する第１のクロック発生回路と、前記第１のクロックを用いて映像信号処理を行う第１の映像信号処理回路と、画素表示ディスプレイの解像度に応じて第２のクロックを生成する第２のクロック発生回路と、前記基準クロックをＭ（Ｍは整数）逓倍して第３のクロックを発生する第３のクロック発生回路と、前記第１のクロックで第１のメモリへのデータの書き込みを制御する第１の書込み制御回路と、前記第１のクロックで生成された同期信号を用いて前記第３のクロックへ乗せ換えた同期信号を作成する第１のクロック乗換回路と、前記第３のクロックで第１のメモリからのデータの読み出しを制御する第１の読出し制御回路と、前記第３のクロックを用いて映像信号処理を行う第３の映像信号処理回路と、前記第３のクロックで第２のメモリへのデータの書き込みを制御する第２の書込み制御回路と、前記第１のクロックで生成された同期信号を前記第２のクロックへ乗せ換えた同期信号を作成する第２のクロック乗換回路と、前記第２のクロックで第２のメモリからのデータの読み出しを制御する第２の読出し制御回路と、前記第２のクロックを用いて映像信号処理を行う第２の映像信号処理回路とを備えたことを特徴とするものである。
【００１６】
本発明の請求項３による映像信号処理装置は、第１のクロック発振回路からの第１の基準クロックを用いて、入力信号に同期した第１のクロックを生成する第１のクロック発生回路と、前記第１のクロックを用いて映像信号処理を行う第１の映像信号処理回路と、画素表示ディスプレイの解像度に応じて第２のクロックを生成する第２のクロック発生回路と、第２のクロック発振回路からの第２の基準クロックをＬ（Ｌは整数）逓倍して第３のクロックを発生する第３のクロック発生回路と、前記第１のクロックで第１のメモリへのデータの書き込みを制御する第１の書込み制御回路と、前記第１のクロックで生成された同期信号を用いて前記第３のクロックへ乗せ換えた同期信号を作成する第１のクロック乗換回路と、前記第３のクロックで第１のメモリからのデータの読み出しを制御する第１の読出し制御回路と、前記第３のクロックを用いて映像信号処理を行う第３の映像信号処理回路と、前記第３のクロックで第２のメモリへのデータの書き込みを制御する第２の書込み制御回路と、前記第１のクロックで生成された同期信号を用いて前記第２のクロックへ乗せ換えた同期信号を作成する第２のクロック乗換回路と、前記第２のクロックで第２のメモリからのデータの読み出しを制御する第２の読出し制御信号と、前記第２のクロックを用いて映像信号処理を行う第２の映像信号処理回路とを備えたことを特徴とするものである。
【００１７】
本発明の請求項４による映像信号処理装置は、請求項１ないし３のいずれかに記載の映像信号処理装置において、前記第２のクロック発生回路は、出力周波数の基準となる設定値を入力し、基準クロック毎に前記設定値を加算する累積回路と、サインデータもしくは周期性のデータをあらかじめ記憶し、前記累積回路の出力値に応じてデータを取り出すメモリと、前記メモリからの出力データをアナログ信号に変換するＤ／Ａ変換器と、前記アナログ信号の量子化ノイズを低減するためのフィルター処理回路と、前記フィルター処理回路からの周期性を持った信号をＮ（Ｎは整数）逓倍する逓倍回路とを備え、前記第２のクロックを発生することを特徴とするものである。
【発明の効果】
【００１８】
以上のように、本発明にかかる映像信号処理装置におけるクロック発生回路は、画素表示ディスプレイのクロック周波数に対応した設定値を入力することで簡単に画素表示ディスプレイや後段処理のクロックを生成することができる。さらに、ＶＴＲなどの非標準信号が入力された場合でもメモリの読み出し以降の処理に使用するクロックの周期が短くなることが無く、周期を一定に保つことができ、画素表示ディスプレイや後段処理のクロック周波数に対応したクロックを用いた映像処理におけるタイミングエラーを防ぐことができる。
【００１９】
また、本発明にかかる映像信号処理装置では、画素表示ディスプレイのクロック周波数に対応したクロックを発生する際に、設計、検証に大きな工数を必要とする高逓倍ＰＬＬを使用しないシステムが構成できるとともに、ジッターなどの影響を考慮する必要がない映像信号処理システムを構築することができる。
【００２０】
本発明の請求項１による映像信号処理装置は、入力信号に同期した第１のクロックを生成する第１のクロック発生回路と、前記第１のクロックを用いて映像信号処理を行う第１の映像信号処理回路と、画素表示ディスプレイの解像度に応じて第２のクロックを生成する第２のクロック発生回路と、前記第１のクロックでメモリへのデータの書き込みを制御する書込み制御回路と、前記第１のクロックで生成された同期信号を用いて前記第２のクロックへ乗せ換えた同期信号を作成するクロック乗換回路と、前記第２のクロックでメモリからのデータの読み出しを制御する読出し制御回路と、前記第２のクロックを用いて映像信号処理を行う第２の映像信号処理回路とを備えるようにしたので、画素表示ディスプレイに最適なクロックを生成することができるという効果がある。
【００２１】
本発明の請求項２による映像信号処理装置は、クロック発振回路からの基準クロックを用いて、入力信号に同期した第１のクロックを生成する第１のクロック発生回路と、前記第１のクロックを用いて映像信号処理を行う第１の映像信号処理回路と、画素表示ディスプレイの解像度に応じて第２のクロックを生成する第２のクロック発生回路と、前記基準クロックをＭ（Ｍは整数）逓倍して第３のクロックを発生する第３のクロック発生回路と、前記第１のクロックで第１のメモリへのデータの書き込みを制御する第１の書込み制御回路と、前記第１のクロックで生成された同期信号を用いて前記第３のクロックへ乗せ換えた同期信号を作成する第１のクロック乗換回路と、前記第３のクロックで第１のメモリからのデータの読み出しを制御する第１の読出し制御回路と、前記第３のクロックを用いて映像信号処理を行う第３の映像信号処理回路と、前記第３のクロックで第２のメモリへのデータの書き込みを制御する第２の書込み制御回路と、前記第１のクロックで生成された同期信号を前記第２のクロックへ乗せ換えた同期信号を作成する第２のクロック乗換回路と、前記第２のクロックで第２のメモリからのデータの読み出しを制御する第２の読出し制御回路と、第２のクロックを用いて映像信号処理を行う第２の映像信号処理回路とを備えるようにしたので、入力と出力のクロック周波数の差を大きくしても第３のクロックを中継することによって、垂直方向の解像度を変えて映像信号を処理することができるという効果がある。
【００２２】
本発明の請求項３による映像信号処理装置は、第１のクロック発振回路からの第１の基準クロックを用いて、入力信号に同期した第１のクロックを生成する第１のクロック発生回路と、前記第１のクロックを用いて映像信号処理を行う第１の映像信号処理回路と、画素表示ディスプレイの解像度に応じて第２のクロックを生成する第２のクロック発生回路と、第２のクロック発振回路からの第２の基準クロックをＬ（Ｌは整数）逓倍して第３のクロックを発生する第３のクロック発生回路と、前記第１のクロックで第１のメモリへのデータの書き込みを制御する第１の書込み制御回路と、前記第１のクロックで生成された同期信号を用いて前記第３のクロックへ乗せ換えた同期信号を作成する第１のクロック乗換回路と、前記第３のクロックで第１のメモリからのデータの読み出しを制御する第１の読出し制御回路と、前記第３のクロックを用いて映像信号処理を行う第３の映像信号処理回路と、前記第３のクロックで第２のメモリへのデータの書き込みを制御する第２の書込み制御回路と、前記第１のクロックで生成された同期信号を用いて前記第２のクロックへ乗せ換えた同期信号を作成する第２のクロック乗換回路と、前記第２のクロックで第２のメモリからのデータの読み出しを制御する第２の読出し制御信号と、第２のクロックを用いて映像信号処理を行う第２の映像信号処理回路とを備えるようにしたので、第１のクロックを生成するときに用いられる基準クロックに関係なく、第３のクロック周波数を微調整することができるという効果がある。
【００２３】
本発明の請求項４による映像信号処理装置は、請求項１ないし３のいずれかに記載の映像信号処理装置において、前記第２のクロック発生回路は、出力周波数の基準となる設定値を入力し、基準クロック毎に前記設定値を加算する累積回路と、サインデータもしくは周期性のデータをあらかじめ記憶し、前記累積回路の出力値に応じてデータを取り出すメモリと、前記メモリからの出力データをアナログ信号に変換するＤ／Ａ変換器と、前記アナログ信号の量子化ノイズを低減するためのフィルター処理回路と、前記フィルター処理回路からの周期性を持った信号をＮ（Ｎは整数）逓倍する逓倍回路とを備え、前記第２のクロックを発生するようにしたので、リセット信号に関係なく、基本クロックが入力されるとレジスタの設定値に応じて、ＲＯＭからサイン波形データが出力されるため、カウンタ値によってクロックのデューティーが変わりにくくなり安定したクロックを常時供給することができるという効果がある。
【発明を実施するための最良の形態】
【００２４】
（実施の形態１）
図１は、本発明の実施の形態１による映像信号処理装置の構成を示すブロック図である。
図１において、クロック発振回路１０１と、第１のクロック発生回路１０２と、第２のクロック発生回路１０３と、同期分離回路１０４と、第１の映像信号処理回路１０５と、書込み制御回路１０６と、書き込みと読み出しとを別々のクロックで制御できるメモリ１０７と、同期信号のクロック乗換回路１０８と、読出し制御回路１０９と、第２の映像信号処理回路１１０から構成される。
【００２５】
クロック発振回路１０１では水晶などを用いて基本クロックＳ１０１を発振させる。基本クロックＳ１０１は、第１のクロック発生回路１０２へ入力され、入力された映像信号Ｓ１００にバースト信号がある場合、バースト信号に位相をロックさせて色副搬送波周波数ｆｓｃの４倍の４ｆｓｃクロック（第１のクロック）Ｓ１０２を出力する。４ｆｓｃクロックＳ１０２は、同期分離回路１０４と、第１の映像信号処理回路１０５と、書込み制御回路１０６と、メモリ１０７の書き込みクロックと、クロック乗換回路１０８に接続されている。
【００２６】
基本クロックＳ１０１は、第２のクロック発生回路１０３に入力され、メモリの読み出し以降の処理クロックおよびパネル駆動用のクロックを発生する。
【００２７】
第２のクロックＳ１０３は、メモリ１０７の読み出しクロックと、クロック乗換回路１０８と、読出し制御回路１０９と、第２の映像信号処理回路１１０に接続され、パネルなどを駆動するために外部へ出力される。入力された映像信号Ｓ１００は、同期分離回路１０４に入力され、入力された映像信号に同期した水平同期信号Ｓ１０４を発生する。一方、入力された映像信号Ｓ１００は、第１の映像信号処理回路１０５にも入力される。第１の映像信号処理回路１０５では、コンポジット映像信号を輝度信号と色信号に分離するＹＣ分離回路や、色信号を色差信号に復調する色復調回路、バーストクロックのクロック内のジッターを補正するスキュー補正回路などの処理が行われた映像信号Ｓ１０５が出力される。
【００２８】
書込み制御回路１０６では、水平同期信号Ｓ１０４によりメモリ書き込み位置を制御し、書込み制御信号Ｓ１０６に応じてメモリ１０７に映像信号Ｓ１０５の書き込みを行う。水平同期信号Ｓ１０４は、クロック乗換回路１０８で第２のクロックＳ１０３に乗せ換える。
【００２９】
クロック乗換回路１０８は、入力された同期信号の立ち上がりもしくは立ち下がりエッジに最も近い第２のクロックＳ１０３で微分結果が該第２のクロックＳ１０３の１クロック幅になるよう微分を行い、第２のクロックＳ１０３に乗せ換えた水平同期信号Ｓ１０８が読出し制御回路１０９へ入力され、メモリの書き込みと読み出しが重ならないように遅延させてから、メモリ１０７から映像信号Ｓ１０７を第２のクロックＳ１０３で読み出す。メモリ１０７から読み出された映像信号Ｓ１０７は、第２の映像信号処理回路１１０で映像を加工、調整され、映像信号Ｓ１１０が出力される。
【００３０】
図２（ａ）は、本発明の実施の形態１による映像信号処理装置におけるクロック乗換回路の構成を示すブロック図であり、図２（ｂ）は、本発明の実施の形態１による映像信号処理装置におけるクロック乗換回路に入出力する信号の波形図である。
【００３１】
図２（ａ）において、クロック乗換回路１０８に入力された水平同期信号Ｓ１０４は、第１のクロックＳ１０２で動作する第１のフリップフロップ１０００に入力される。前記第１のフリップフロップ１０００の出力Ｓ１０００は第２のクロックＳ１０３で動作する第２のフリップフロップ１１００に入力され、第２のクロックＳ１０３に同期した水平同期信号Ｓ１１００が得られる。前記水平同期信号Ｓ１１００は第２のクロックＳ１０３で動作する第３のフリップフロップ１２００に入力され、第２のクロックＳ１０３分遅延された水平同期信号Ｓ１２００が得られる。水平同期信号Ｓ１１００の反転信号Ｓ１３００と水平同期信号Ｓ１２００との論理積をとることにより、第２のクロックＳ１０３に乗せ変えられた、第２のクロックＳ１０３の１クロック幅の水平同期信号Ｓ１０８が得られる。
【００３２】
このようにして、第１のフリップフロップ１０００と第２のフリップフロップ１１００により、水平同期信号Ｓ１０４を第１のクロックＳ１０２から第２のクロックＳ１０３へ乗せ換え、第３のフリップフロップ１２００および論理ゲート１３００からなる微分回路により水平同期信号Ｓ１０４の変化点を検出している。本実施の形態１では図２（ｂ）に示すように、水平同期信号の立ち下がりを検出する場合を示す。
【００３３】
次に、本発明の実施の形態１による映像信号処理回路における第２のクロック発生回路についてさらに詳細に説明する。
図３は、本発明の実施の形態１による映像信号処理回路における第２のクロック発生回路１０３の構成を示すブロック図である。
【００３４】
図３において、レジスタ２００と、加算回路２０１と、フリップフロップ２０２と、サインデータもしくは周期性のあるデータが記憶されたＲＯＭ２０３と、Ｄ／Ａ変換器２０４と、フィルター処理回路２０５と、逓倍回路２０６から構成される。
【００３５】
ここで、本発明のクロック発生回路は、従来のクロック発生回路と異なり、リセット回路を設けておらず、クロック発生回路に水平同期信号が入力されない構成となっている。
【００３６】
図４（ａ）及び図４（ｂ）は、本発明の実施の形態１による映像信号処理装置における第２のクロック発生回路１０３の各信号のタイミングチャートであり、該第２のクロック発生回路１０３は、異なるクロック周波数を発生させている。ここで、該映像信号処理装置に接続するパネルの種類によって必要な周波数が異なるが、レジスタ２００の設定値を変えることによって、異なるクロック周波数を発生させることができる。
【００３７】
図４を参照しながら本実施の形態１における第２のクロック発生回路１０３の動作を説明する。
フリップフロップ２０２は、入力された基本クロックＳ１０１の立ち上がりごとに加算回路２０１で設定値Ｓ２００の値を加算、累積し、累積値Ｓ２０２を得る。累積値Ｓ２０２は、サイン波形データが記憶されたＲＯＭ２０３のアドレス値として入力され、アドレス値に応じて、ＲＯＭ２０３からデータＳ２０３を読み出される。この読み出されたデータＳ２０３は、アナログ信号に変換するためＤ／Ａ変換器２０４へ入力し、アナログ信号Ｓ２０４に変換される。このアナログ信号Ｓ２０４には量子化ノイズ等が含まれるため、フィルター処理回路２０５で量子化ノイズや高調波成分を取り除いたアナログ信号Ｓ２０５を得て、逓倍回路２０６でＮ逓倍される。ここで、図４はＮ＝４の場合を図示しているが、Ｎは整数値を示している。
【００３８】
このように本実施の形態１においては、加算回路２０１とフリップフロップ２０２からなるカウンタからアドレス値が出力され、該アドレス値に基づき、ＲＯＭ２０３に予め書き込まれているデータを読み出すようにしたので、連続したクロックを出力することができ、また、クロックのＨｉｇｈ期間とＬｏｗ期間が同じ長さのままで、クロックのデューティーを一定に保つことができる。
【００３９】
ここで、クロック発生回路において、フィルタ処理回路２０５を用いて量子化ノイズを低減し、波形を整形するようにしたが、クロック発振回路１０１の基本クロック周波数Ｓ１０１がアナログ信号Ｓ２０４の周波数に比べて大きく、量子化ノイズの影響が小さい場合は、該フィルタ処理回路２０５は省略することが可能である。
【００４０】
このように、本発明の実施の形態１による映像信号処理装置によれば、入力信号に同期した第１のクロックＳ１０２を生成する第１のクロック発生回路１０２と、画素表示ディスプレイの解像度に応じて第２のクロックＳ１０３を生成する第２のクロック発生回路１０３と、前記第１のクロックＳ１０２で生成された同期信号Ｓ１０４を用いて前記第２のクロックＳ１０３へ乗せ換えた同期信号Ｓ１０８を作成するクロック乗換回路１０８とを備えるようにしたので、第１のクロックから画像表示装置を駆動する第２のクロックへ変換する際、ＶＴＲなどの非標準信号が入力された場合でも、メモリの読み出し以降の処理に使用するクロックの周期が短くなることが無く、周期を一定に保つことができ、第２のクロックを用いた映像処理のタイミングエラーを防ぐことができる。また、設計、検証に大きな工数を必要とする高逓倍ＰＬＬを使用しないシステムを構成できるとともに、ジッターなどの影響を考慮する必要がないシステムを構築することができる。
【００４１】
（実施の形態２）
次に、本発明の実施の形態２による映像信号処理装置について説明する。
図５は、本発明の実施の形態２による映像信号処理装置の構成の一例を示すブロック図である。
【００４２】
図５において、本発明の実施の形態２による映像信号処理装置は、クロック発振回路１０１と、第１のクロック発生回路１０２と、第２のクロック発生回路１０３と、同期分離回路１０４と、第１の映像信号処理回路１０５と、第１の書込み制御回路１０６と、第１のメモリ１０７と、第１のクロック乗換回路５０９と、逓倍回路５０１と、第１の読出し制御回路５０２と、第３の映像信号処理回路５０３と、第２の書込み制御回路５０４と、第２のメモリ５０５と、第２のクロック乗換回路５０６と、第２の読出し制御回路５０７と、第２の映像信号処理回路５０８から構成される。なお、本発明の実施の形態１による映像信号処理装置と同じ構成要素については同一の符号を付し、ここでは説明を省略する。
【００４３】
逓倍回路（第３のクロック発生回路）５０１では、基本クロックＳ１０１をＭ逓倍した第３のクロックＳ５０１を得る。ここで、Ｍは整数であり、例えば基本クロックＳ１０１の周波数が１０ＭＨｚの場合、４逓倍、８逓倍といった逓倍数を設定し、第３のクロックＳ５０１が第１のクロックＳ１０２及び第２のクロックＳ１０３の周波数以上になるよう設定すると良い。
【００４４】
第３のクロックＳ５０１は、第１のメモリ１０７の読み出しクロックと、第１のメモリ１０７に対する第１の読出し制御回路５０２と、第３の映像信号処理回路５０３と、第２のメモリ５０５に対する第２の書込み制御回路５０４と、第２のメモリ５０５の書き込みクロックと、第１のクロック乗換回路５０９に接続されている。
【００４５】
同期分離回路１０４により入力された映像信号Ｓ１００に同期した水平同期信号Ｓ１０４は、第１のクロック乗換回路５０９で第３のクロックＳ５０１に乗せ換える。
【００４６】
第１のクロック乗換回路５０９は、入力された同期信号Ｓ１０４の起ち上がり、もしくは立ち下がりエッジに最も近い第３のクロックＳ５０１で微分結果が該第３のクロックＳ５０１の１クロック幅になるように微分を行い、第３のクロックＳ５０１に乗せ換えた水平同期信号Ｓ１０８が第１の読出し制御回路５０２へ入力され、メモリの書き込みと読み出しが重ならないように遅延させてから第１のメモリ１０７から映像信号Ｓ１０７を第３のクロックＳ５０１で読み出す。
【００４７】
第１の読出し制御回路５０２からの制御信号Ｓ５０２に応じて、第１のメモリ１０７から読み出された映像信号Ｓ１０７は、第３の映像信号処理回路５０３へ入力される。第３の映像信号処理回路５０３では、水平方向の画素数変換や垂直方向の画素数変換を行い、画素表示ディスプレイの画素数に変換した映像信号Ｓ５０３を出力し、第２の書込み制御回路５０４による制御信号Ｓ５０４に応じて第２のメモリ５０５へ書き込まれる。ここで、第１のクロック乗換回路５０９で第３のクロックＳ５０１に乗せ換えた垂直同期信号Ｓ５０９が第２の書込み制御回路５０４に入力され、第２のメモリ５０５に映像信号Ｓ５０３を第３のクロックＳ５０１で書き込む。
【００４８】
また、同期分離回路１０４により入力された映像信号Ｓ１００に同期した垂直同期信号Ｓ１０４Ｖを用いて、第２のクロック乗換回路５０６により垂直同期信号Ｓ１０４Ｖの立ち上がり、もしくは立ち下がりエッジに最も近い第２のクロックＳ１０３で微分結果が該第２のクロックＳ１０３の１クロック幅になるように微分を行い、第２のクロックに乗せ換えた垂直同期信号Ｓ５０６が第２の読出し制御回路５０７へ入力され、メモリの書き込みと読み出しが重ならないように遅延させてから第２のメモリ５０５から映像信号Ｓ５０５を第２のクロックＳ１０３で読み出す。読み出された映像信号Ｓ５０５は、第２の映像信号処理回路５０８で映像を加工、調整され、映像信号Ｓ５０８が出力される。
【００４９】
なお、本実施の形態２では、逓倍回路５０１により第３のクロックＳ５０１を発生させる場合について説明したが、第１のクロックが例えば４ｆｓｃ（１４．３２ＭＨｚ）で、ＶＧＡの液晶パネルへ表示するような場合は、第２のクロック周波数は２５ＭＨｚぐらいを使用することとなる。この場合は、第１のクロックＳ１０２の周波数よりも第２のクロックＳ１０３の周波数が大きいので、第３のクロックＳ５０１の代わりに、第２のクロックＳ１０３を使用するようにしてもよい。これに対し、第１のクロックＳ１０２の周波数よりも第２のクロックＳ１０３の周波数が小さいときは、クロックの入力が速く出力が遅いので、速いクロック入力に対してライン数変換のときに間に合わなくなるため、第３のクロックＳ５０１として第２のクロックＳ１０３を使用することはできない。従って、本実施の形態２で説明したように、逓倍回路５０１において、第１のクロックＳ１０２及び第２のクロックＳ１０３より高い周波数の第３のクロックＳ５０１を発生させるようにする。
【００５０】
このように、本発明の実施の形態２による映像信号処理装置によれば、クロック発振回路１０１からの基準クロックＳ１０１を用いて、入力信号に同期した第１のクロックＳ１０２を生成する第１のクロック発生回路１０２と、画素表示ディスプレイの解像度に応じて第２のクロックＳ１０３を生成する第２のクロック発生回路１０３と、前記基準クロックＳ１０１をＭ（Ｍは整数）逓倍して第３のクロックＳ１０３を発生する逓倍回路５０１と、前記第１のクロックＳ１０２で生成された同期信号Ｓ１０４を用いて前記第３のクロックＳ５０１へ乗せ換えた同期信号Ｓ１０８を作成する第１のクロック乗換回路５０９と、前記第１のクロックＳ１０２で生成された同期信号Ｓ１０４を前記第２のクロックＳ１０３へ乗せ換えた同期信号Ｓ５０６を作成する第２のクロック乗換回路５０６とを備えるようにしたので、第1のクロックから第３のクロックを中継して画像表示装置を駆動する第２のクロックへ変換する際、ＶＴＲなどの非標準信号が入力された場合でも、メモリの読み出し以降の処理に使用するクロックの周期が短くなることが無く、周期を一定に保つことができ、第２のクロック映像処理のタイミングエラーを防ぐことができる。
【００５１】
また、設計、検証に大きな工数を必要とする高逓倍ＰＬＬを使用しないシステムが構成できるとともに、ジッターなどの影響を考慮する必要がないシステムを構築できる。
【００５２】
なお、本実施の形態２では、第３のクロックを発生させる際に、第１のクロックを発生させるときに用いられる第１のクロック発振回路１０１からの基準クロックを用いる場合について説明したが、第１のクロック発振回路とは別のクロック発振回路を備えるようにしてもよい。別のクロック発振回路からの第２の基準クロックを用いることにより、第１のクロック発振回路に依存せずに最も高い周波数の第３のクロックを発生させることができる。
【産業上の利用可能性】
【００５３】
本発明にかかる映像信号処理装置は、液晶やプラズマディスプレイなどの画素表示ディスプレイのクロックを発生するクロック発生回路を備えた映像信号処理装置として有用である。表示画面の解像度や入力映像信号のフォーマットに合わせて水平方向又は垂直方向に解像度を変換する液晶テレビ、プラズマテレビなどの画素表示装置の映像を処理する装置として有用である。また、ブラウン管テレビなどのテレビ受像機の表示フォーマット変換の用途にも応用することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態１による映像信号処理装置の全体構成を示すブロック図
【図２】本発明の実施の形態１による映像信号処理装置におけるクロック乗換回路の構成を示すブロック図（図（ａ））、及び本発明の実施の形態１による映像信号処理装置におけるクロック乗換回路に入出力する信号の波形図（図（ｂ））
【図３】本発明の実施の形態１による映像信号処理装置におけるクロック発生回路の構成を示すブロック図
【図４】本発明の実施の形態１による映像信号処理装置におけるクロック発生回路の動作の一例を示すタイミング図（図（ａ））、及び本発明の実施の形態１による映像信号処理装置におけるクロック発生回路の動作の他の例を示すタイミング図（図（ｂ））
【図５】本発明の実施の形態２による映像信号処理装置の全体構成を示すブロック図
【図６】従来の映像信号処理装置におけるクロック発生回路の構成を示すブロック図
【符号の説明】
【００５５】
１０１  クロック発振回路
１０２  第１のクロック発生回路
１０３  第２のクロック発生回路
１０４  同期分離回路
１０５  第１の映像信号処理回路
１０６  第１の書込み制御回路
１０７  メモリ
１０８  クロック乗換回路
１０９  読出し制御回路
１１０  第２の映像信号処理回路
２００  レジスタ
２０１  加算器
２０２  フリップフロップ
２０３  ＲＯＭ
２０４  Ｄ／Ａ変換器
２０５  フィルター処理回路
２０６  逓倍回路
５０１  逓倍回路
５０２  第１の読出し制御回路
５０３  第３の映像信号処理回路
５０４  第２の書込み制御回路
５０５  メモリ
５０６  第２のクロック乗換回路
５０７  第２の読出し制御回路
５０８  第２の映像信号処理回路
５０９  第１のクロック乗換回路
１０００  第１のフリップフロップ
１１００  第２のフリップフロップ
１２００  第３のフリップフロップ
１３００  論理ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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