(57)【要約】【課題】  高周波化に伴いゲート駆動損失を低減すると共に、ゲート電流を所望の値に変化することができ、また誤動作を防止することが可能な電力用ＭＯＳＦＥＴのゲート駆動回路及び駆動方法を提供する。【解決手段】  スイッチＳＷ１〜ＳＷ４、ダイオードＳＢＤ１〜ＳＢＤ４でブリッジを構成し、スイッチＳＷ１とＳＷ２の接続点とスイッチＳＷ３とＳＷ４の接続点の間にエネルギ蓄積用インダクタンス素子Ｌ１を接続する。ＭＯＳＦＥＴ  Ｍ１を駆動するためスイッチング制御回路ＳＷＣによりスイッチＳＷ１〜ＳＷ４を制御する。ＭＯＳＦＥＴ  Ｍ１をオンさせる際、スイッチＳＷ４をオンしたままスイッチＳＷ１をオンしてインダクタンス素子Ｌ１に電流を流しエネルギを蓄積し、電流が所定値に到達するとスイッチＳＷ４をオフして蓄積したエネルギでＭＯＳＦＥＴ  Ｍ１のゲート電圧を上昇させ、スイッチＳＷ３をオンした後スイッチＳＷ１をオフして蓄積したエネルギを回生することで、駆動損失を低減する。【選択図】  図１
2006054954.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源端子と接地端子との間に直列に接続された第１のキャパシタンス素子と、
前記第１の電源端子と第１のノードとの間に直列に接続された第１のスイッチと、
前記第１のノードと前記接地端子との間に直列に接続された第２のスイッチと、
前記第１のスイッチと並列に、前記第１の電源端子にカソード、前記第１のノードにアノードが接続された第１のダイオードと、
前記第２のスイッチと並列に、前記第１のノードにカソード、前記接地端子にアノードが接続された第２のダイオードと、
前記第１のノードと第２のノードとの間に直列に接続されたインダクタンス素子と、
前記第１の電源端子と前記第２のノードとの間に直列に接続された第３のスイッチと、
前記第２のノードと前記接地端子との間に直列に接続された第４のスイッチと、
前記第３のスイッチと並列に、前記第１の電源端子にカソード、前記第１のノードにアノードが接続された第３のダイオードと、
前記第４のスイッチと並列に、前記第２のノードにカソード、前記接地端子にアノードが接続された第４のダイオードと、
前記第１、第２、第３及び第４のスイッチのそれぞれのオン／オフ動作を制御するスイッチング制御回路とを備え、
第２の電源端子と接地端子との間にドレイン、ソースがそれぞれ接続され、前記第２のノードにゲートが接続される電力用ＭＯＳＦＥＴを駆動するために、
前記スイッチング制御回路は、
前記電力用ＭＯＳＦＥＴをオンさせる際に、前記第１のスイッチと前記第４のスイッチとが同時にオンする期間が存在するようにスイッチング制御を行い、
前記電力用ＭＯＳＦＥＴをオフさせる際に、前記第２のスイッチと前記第３のスイッチとが同時にオンする期間が存在するようにスイッチング制御を行うことを特徴とする電力用ＭＯＳＦＥＴのゲート駆動回路。
【請求項２】
第１の電源端子と接地端子との間に直列に接続された第１のキャパシタンス素子と、
前記第１の電源端子と第１のノードとの間に直列に接続された第１のスイッチと、
前記第１のノードと前記接地端子との間に直列に接続された第２のスイッチと、
前記第１のスイッチと並列に、前記第１の電源端子にカソード、前記第１のノードにアノードが接続された第１のダイオードと、
前記第２のスイッチと並列に、前記第１のノードにカソード、前記接地端子にアノードが接続された第２のダイオードと、
前記第１のノードと第２のノードとの間に直列に接続されたインダクタンス素子と、
前記第１の電源端子と前記第２のノードとの間に直列に接続された第３のスイッチと、
前記第２のノードと前記接地端子との間に直列に接続された第４のスイッチと、
前記第３のスイッチと並列に、前記第１の電源端子にカソード、前記第１のノードにアノードが接続された第３のダイオードと、
前記第４のスイッチと並列に、前記第２のノードにカソード、前記接地端子にアノードが接続された第４のダイオードと、
前記第１、第２、第３及び第４のスイッチのそれぞれのオン／オフ動作を制御するスイッチング制御回路とを備え、
第２の電源端子と接地端子との間にドレイン、ソースがそれぞれ接続され、前記第２のノードにゲートが接続される電力用ＭＯＳＦＥＴを駆動するために、
前記スイッチング制御回路は、前記電力用ＭＯＳＦＥＴをオンさせる際に、
前記第４のスイッチをオンした後、前記第４のスイッチのオン状態を維持しつつ前記第１のスイッチをオンして、前記インダクタンス素子に第１の電流を流して第１の極性のエネルギを蓄積し、
前記第１の電流が第１の所定値に到達した時点で前記第４のスイッチをオフし、前記インダクタンス素子に蓄積された前記第１の極性のエネルギにより前記電力用ＭＯＳＦＥＴのゲート電圧を上昇させ、
前記第３のスイッチをオンした後、前記第１のスイッチをオフし、前記インダクタンス素子に蓄積した前記第１の極性のエネルギを回生し、
前記スイッチング制御回路は、前記電力用ＭＯＳＦＥＴをオフさせる際に、
前記第３のスイッチのオン状態を維持しつつ前記第２のスイッチをオンして、前記インダクタンス素子に前記第１の電流と向きが異なる第２の電流を流して第２の極性のエネルギを蓄積し、
前記第２の電流が第２の所定値に到達した時点で前記第３のスイッチをオフし、前記インダクタンス素子に蓄積された前記第２の極性のエネルギにより前記電力用ＭＯＳＦＥＴのゲート電圧を下降させ、
前記第４のスイッチをオンした後、前記第１のスイッチをオフし、前記インダクタンス素子に蓄積した前記第２の極性のエネルギを回生することを特徴とする電力用ＭＯＳＦＥＴのゲート駆動回路。
【請求項３】
前記スイッチが、ＭＯＳＦＥＴであることを特徴とする請求項１又は２記載の電力用ＭＯＳＦＥＴのゲート駆動回路。
【請求項４】
前記ダイオードが、ショットキーバリアダイオードであることを特徴とする請求項１乃至３のいずれかに記載の電力用ＭＯＳＦＥＴのゲート駆動回路。
【請求項５】
第１の電源端子と接地端子との間に直列に接続された第１のキャパシタンス素子と、
前記第１の電源端子と第１のノードとの間に直列に接続された第１のスイッチと、
前記第１のノードと前記接地端子との間に直列に接続された第２のスイッチと、
前記第１のスイッチと並列に、前記第１の電源端子にカソード、前記第１のノードにアノードが接続された第１のダイオードと、
前記第２のスイッチと並列に、前記第１のノードにカソード、前記接地端子にアノードが接続された第２のダイオードと、
前記第１のノードと第２のノードとの間に直列に接続されたインダクタンス素子と、
前記第１の電源端子と前記第２のノードとの間に直列に接続された第３のスイッチと、
前記第２のノードと前記接地端子との間に直列に接続された第４のスイッチと、
前記第３のスイッチと並列に、前記第１の電源端子にカソード、前記第１のノードにアノードが接続された第３のダイオードと、
前記第４のスイッチと並列に、前記第２のノードにカソード、前記接地端子にアノードが接続された第４のダイオードと、
前記第１、第２、第３及び第４のスイッチのそれぞれのオン／オフ動作を制御するスイッチング制御回路とを備えるゲート駆動回路を用いて、第２の電源端子と接地端子との間にドレイン、ソースがそれぞれ接続され、前記第２のノードにゲートが接続される電力用ＭＯＳＦＥＴを駆動するために、
前記スイッチング制御回路が、前記電力用ＭＯＳＦＥＴをオンさせる際に、
前記第４のスイッチをオンした後、前記第４のスイッチのオン状態を維持しつつ前記第１のスイッチをオンして、前記インダクタンス素子に第１の電流を流して第１の極性のエネルギを蓄積し、
前記第１の電流が第１の所定値に到達した時点で前記第４のスイッチをオフし、前記インダクタンス素子に蓄積された前記第１の極性のエネルギにより前記電力用ＭＯＳＦＥＴのゲート電圧を上昇させ、
前記第３のスイッチをオンした後、前記第１のスイッチをオフし、前記インダクタンス素子に蓄積した前記第１の極性のエネルギを回生し、
前記スイッチング制御回路は、前記電力用ＭＯＳＦＥＴをオフさせる際に、
前記第３のスイッチのオン状態を維持しつつ前記第２のスイッチをオンして、前記インダクタンス素子に前記第１の電流と向きが異なる第２の電流を流して第２の極性のエネルギを蓄積し、
前記第２の電流が第２の所定値に到達した時点で前記第３のスイッチをオフし、前記インダクタンス素子に蓄積された前記第２の極性のエネルギにより前記電力用ＭＯＳＦＥＴのゲート電圧を下降させ、
前記第４のスイッチをオンした後、前記第１のスイッチをオフし、前記インダクタンス素子に蓄積した前記第２の極性のエネルギを回生することを特徴とする電力用ＭＯＳＦＥＴのゲート駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用ＭＯＳＦＥＴのゲート駆動回路及びゲート駆動方法に関する。
【背景技術】
【０００２】
ＣＰＵの電源等の用途において、電力用ＭＯＳＦＥＴのゲートを駆動する際に、スイッチング周波数の高周波化が必要不可欠である。
【０００３】
従来の電力用ＭＯＳＦＥＴのゲート駆動回路の一例を図１８に示す。出力段のＭＯＳＦＥＴ  Ｍ１のドレインに電源電圧端子Ｖccが接続され、ソースに接地電圧Ｖss端子が接続され、ゲートに、ゲート電流が過大にならないように制御するための抵抗Ｒｇが接続されている。
【０００４】
一定入力電圧Ｖｉｎが入力端子１０１、１０２間に印加されており、この入力端子１０１、１０２間に、スイッチ素子ＳＷ１、ＳＷ２が直列に接続され、これとそれぞれ並列に、キャパシタンス素子Ｃ、直列に接続されたダイオードＤ１、Ｄ２とが設けられている。スイッチ素子ＳＷ１とＳＷ２との接続点、ダイオードＤ１とＤ２との接続点が、抵抗Ｒｇを介してＭＯＳＦＥＴ  Ｍ１のゲートに接続されている。
【０００５】
また、従来のゲート駆動回路を開示する文献名を以下に記載する。
【非特許文献１】A resonant pulse gate drive for high frequency applications Wiegman, H.L.N.; Applied Power Electronics Conference and Exposition, 1992. APEC '92. Conference Proceedings 1992., Seventh Annual , 23-27 Feb. １992 Page(s): 738-743
【非特許文献２】A resonant ＭＯＳＦＥＴ gate driver with complete energy recovery Yuhui Chen; Lee, F.C.; Amoroso, L.; Ho-Pu Wu; Power Electronics and Motion Control Conference, 2000. Proceedings. PIEMC 2000. The Third International , Volume:１, 2000 Page(s): 402-406 vol.１
【非特許文献３】Ａnovel resonant gate driver for high frequency synchronous buck converter Yao, K.; Lee, F.C.; Applied Power Electronics Conference and Exposition, 2001. APEC 200１. Sixteenth Annual IEEE , Volume: １ , 2001 Page(s): 280 -286 vol.１
【非特許文献４】A novel resonant gate driver for high frequency synchronous buck converters Kaiwei Yao; Lee, F.C.; Power Electronics, IEEE Transactions on, Volume: 17 Issue: 2 , Mar 2002 Page(s): 180 -186
【非特許文献５】A MOS gate drive with resonant transitions Maksimovic, D.; Power Electronics Specialists Conference, 1991. PESC '91. Record., 22nd Annual IEEE , 24-27 Jun 1991 Page(s): 527 -532
【非特許文献６】Design of a high speed power ＭＯＳＦＥＴ driver and its use in a half-bridge converter Leedham, R.J.; McMahon, R.A.; Power Electronics and Applications, 1993., Fifth European Conference on , 13-16 Sep. 1993. Page(s):407-412 vol..2
【特許文献１】特開平１０−５２０６１号公報
【特許文献２】特開平５−２０７７３１号公報
【特許文献３】特開平１１−３０８０８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１８に示されたような従来のゲート駆動回路における入力電力に対する損失を図１９に示す。損失には、ゲート駆動に伴う損失と導通損失とが存在し、ゲート駆動損失は周波数に依存する。
【０００７】
この図１９に示されたように、従来のゲート駆動回路では、高周波化に伴いゲート駆動損失が増大する。損失が増大すると、発熱量が増加するため放熱対策が必要となり、その結果装置全体が大型化することなる。
【０００８】
よって、従来は高周波化すると駆動損失を低減することができないという問題があった。
【０００９】
ＭＯＳＦＥＴのゲートはキャパシタ構造を有する。よって、原理的にＭＯＳＦＥＴのゲート構造だけでは損失を発生しない。損失は、ゲートを駆動する回路における、ゲート抵抗Ｒｇ並びに回路内の寄生抵抗により生じる。その値は、ｆ×Ｃｇ×Ｖｇ２である。ただし、Ｃｇはゲート抵抗とする。
【００１０】
そこで、ゲート抵抗Ｒｇや配線抵抗で消費してきたエネルギを回生することができれば、高周波化ではより損失を防ぐ上で有効ではあるが、従来は十分に行うことができなかった。
【００１１】
また、ＭＯＳＦＥＴ  Ｍ１のゲート電流は、ゲート電圧Ｖｇ／ゲート抵抗Ｒｇによってその最大値が決定され、状況に応じて所望の値に変化させることができないという問題があった。ここで、ゲート電流が徐々に増加することで、ゲート電圧が遷移する時間、いわゆるミラー時間が長くなり、駆動されるＭＯＳＦＥＴのスイッチング損失が大きくなっていた。
【００１２】
さらに、従来は抵抗Ｒｇを介してＭＯＳＦＥＴ  Ｍ１のゲートに電流を供給するため、ゲート電圧が低インピーダンスで固定されなかった。この結果、ハイサイドのスイッチ素子ＳＷ１、あるいはローサイドのスイッチ素子ＳＷ２が交互にターンオンする際においてゲート電圧が変動し、誤動作するおそれがあるという問題があった。これと関連し、ＥＭＩの影響も受けやすいという問題もあった。
【００１３】
本発明は上記事情に鑑み、高周波化に伴いゲート駆動損失を低減すると共に、ゲート電流を所望の値に変化することができ、また誤動作を防止することが可能な電力用ＭＯＳＦＥＴのゲート駆動回路及び駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の電力用ＭＯＳＦＥＴのゲート駆動回路は、
第１の電源端子と接地端子との間に直列に接続された第１のキャパシタンス素子と、
前記第１の電源端子と第１のノードとの間に直列に接続された第１のスイッチと、
前記第１のノードと前記接地端子との間に直列に接続された第２のスイッチと、
前記第１のスイッチと並列に、前記第１の電源端子にカソード、前記第１のノードにアノードが接続された第１のダイオードと、
前記第２のスイッチと並列に、前記第１のノードにカソード、前記接地端子にアノードが接続された第２のダイオードと、
前記第１のノードと第２のノードとの間に直列に接続されたインダクタンス素子と、
前記第１の電源端子と前記第２のノードとの間に直列に接続された第３のスイッチと、
前記第２のノードと前記接地端子との間に直列に接続された第４のスイッチと、
前記第３のスイッチと並列に、前記第１の電源端子にカソード、前記第１のノードにアノードが接続された第３のダイオードと、
前記第４のスイッチと並列に、前記第２のノードにカソード、前記接地端子にアノードが接続された第４のダイオードと、
前記第１、第２、第３及び第４のスイッチのそれぞれのオン／オフ動作を制御するスイッチング制御回路とを備え、
第２の電源端子と接地端子との間にドレイン、ソースがそれぞれ接続され、前記第２のノードにゲートが接続される電力用ＭＯＳＦＥＴを駆動するために、
前記スイッチング制御回路は、
前記電力用ＭＯＳＦＥＴをオンさせる際に、前記第１のスイッチと前記第４のスイッチとが同時にオンする期間が存在するようにスイッチング制御を行い、
前記電力用ＭＯＳＦＥＴをオフさせる際に、前記第２のスイッチと前記第３のスイッチとが同時にオンする期間が存在するようにスイッチング制御を行うことを特徴とする。
【００１５】
あるいは、本発明の電力用ＭＯＳＦＥＴのゲート駆動回路は、
前記スイッチング制御回路が、前記電力用ＭＯＳＦＥＴをオンさせる際に、
前記第４のスイッチをオンした後、前記第４のスイッチのオン状態を維持しつつ前記第１のスイッチをオンして、前記インダクタンス素子に第１の電流を流して第１の極性のエネルギを蓄積し、
前記第１の電流が第１の所定値に到達した時点で前記第４のスイッチをオフし、前記インダクタンス素子に蓄積された前記第１の極性のエネルギにより前記電力用ＭＯＳＦＥＴのゲート電圧を上昇させ、
前記第３のスイッチをオンした後、前記第１のスイッチをオフし、前記インダクタンス素子に蓄積した前記第１の極性のエネルギを回生し、
前記スイッチング制御回路が、前記電力用ＭＯＳＦＥＴをオフさせる際に、
前記第３のスイッチのオン状態を維持しつつ前記第２のスイッチをオンして、前記インダクタンス素子に前記第１の電流と向きが異なる第２の電流を流して第２の極性のエネルギを蓄積し、
前記第２の電流が第２の所定値に到達した時点で前記第３のスイッチをオフし、前記インダクタンス素子に蓄積された前記第２の極性のエネルギにより前記電力用ＭＯＳＦＥＴのゲート電圧を下降させ、
前記第４のスイッチをオンした後、前記第１のスイッチをオフし、前記インダクタンス素子に蓄積した前記第２の極性のエネルギを回生することを特徴とする。
【００１６】
本発明の電力用ＭＯＳＦＥＴのゲート駆動方法は、
前記スイッチング制御回路が、前記電力用ＭＯＳＦＥＴをオンさせる際に、
前記第４のスイッチをオンした後、前記第４のスイッチのオン状態を維持しつつ前記第１のスイッチをオンして、前記インダクタンス素子に第１の電流を流して第１の極性のエネルギを蓄積し、
前記第１の電流が第１の所定値に到達した時点で前記第４のスイッチをオフし、前記インダクタンス素子に蓄積された前記第１の極性のエネルギにより前記電力用ＭＯＳＦＥＴのゲート電圧を上昇させ、
前記第３のスイッチをオンした後、前記第１のスイッチをオフし、前記インダクタンス素子に蓄積した前記第１の極性のエネルギを回生し、
前記スイッチング制御回路は、前記電力用ＭＯＳＦＥＴをオフさせる際に、
前記第３のスイッチのオン状態を維持しつつ前記第２のスイッチをオンして、前記インダクタンス素子に前記第１の電流と向きが異なる第２の電流を流して第２の極性のエネルギを蓄積し、
前記第２の電流が第２の所定値に到達した時点で前記第３のスイッチをオフし、前記インダクタンス素子に蓄積された前記第２の極性のエネルギにより前記電力用ＭＯＳＦＥＴのゲート電圧を下降させ、
前記第４のスイッチをオンした後、前記第１のスイッチをオフし、前記インダクタンス素子に蓄積した前記第２の極性のエネルギを回生することを特徴とする。
【発明の効果】
【００１７】
本発明の電力用ＭＯＳＦＥＴのゲート駆動回路及びゲート駆動方法によれば、第１〜第４のスイッチ、第１〜第４のダイオードでブリッジを構成し、第１、第２のスイッチの接続点と第３、第４のスイッチの接続点との間にインダクタンス素子Ｌ１を接続し、スイッチング制御回路により、電力用ＭＯＳＦＥＴをオンさせる際に、第４のスイッチをオンしたまま第２のスイッチをオンしてインダクタンス素子に電流を流してエネルギを蓄積し、電流が所定値に到達すると第４のスイッチをオフして蓄積したエネルギでＭＯＳＦＥＴのゲート電圧を上昇させ、第４のスイッチをオンした後第１のスイッチをオフして蓄積したエネルギを回生することにより、駆動損失を低減するとともに、ゲート電流を所望の値に設定することを可能にして誤動作を防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して説明する。
【００１９】
（１）実施の形態１
本発明の実施の形態１による電力用ＭＯＳＦＥＴのゲート駆動回路、ゲート駆動方法について説明する。
【００２０】
図１に、本実施の形態１による電力用ＭＯＳＦＥＴ及びそのゲート駆動回路の構成を示す。
【００２１】
このゲート駆動回路は、例えばＭＯＳＦＥＴ、あるいはバイポーラトランジスタから成る４つのスイッチ素子ＳＷ１〜ＳＷ４と、４つのショットキーバリアダイオードＳＢＤ１〜ＳＢＤ４と、インダクタンス素子Ｌ１とで構成されたブリッジ回路を含んでいる。これらの素子の一部又は全てをＩＣ（integuted circuit)上に形成してもよい。
【００２２】
入力端子１、２の間に一定電圧Ｖｉｎが入力されており、この入力端子１、２の間にキャパシタンス素子Ｃ１が接続されている。
【００２３】
また入力端子１、２の間に、スイッチ素子ＳＷ１、ＳＷ２が直列に接続され、このスイッチ素子ＳＷ１、ＳＷ２と並列に、入力端子１、２の間にスイッチ素子ＳＷ３、ＳＷ４が直列に接続されている。
【００２４】
ここで、スイッチ素子ＳＷ１、ＳＷ２の接続点には、ショットキーバリアダイオードＳＢＤ１のアノード、ショットキーバリアダイオードＳＢＤ２のカソード、インダクタンス素子Ｌ１の一端が接続されている。
【００２５】
また、スイッチ素子ＳＷ３、ＳＷ４の接続点には、ショットキーバリアダイオードＳＢＤ３のアノード、ショットキーバリアダイオードＳＢＤ４のカソード、インダクタンス素子Ｌ１の他端が接続されている。
【００２６】
ショットキーバリアダイオードＳＢＤ１、ＳＢＤ３のカソードは入力端子１に、ショットキーバリアダイオードＳＢＤ２、ＳＢＤ４のアノードは入力端子２にそれぞれ接続されている。
【００２７】
スイッチ素子ＳＷ３、ＳＷ４の接続点は、抵抗を介すことなく電力用ＭＯＳＦＥＴ  Ｍ１のゲートに接続されている。ＭＯＳＦＥＴ  Ｍ１のドレインは電源電圧Ｖcc端子に、ソースは接地電圧Ｖss端子にそれぞれ接続されている。
【００２８】
スイッチング制御回路ＳＷＣは、ＰＷＭ（Pulse Width Modulation）信号を与えられて、スイッチ素子ＳＷ１〜ＳＷ４のオン／オフ動作を制御するためのスイッチング制御信号ＳＳＷ１〜ＳＳＷ４を生成する。
【００２９】
このような構成を有する本実施の形態１によるゲート駆動回路の駆動タイミングについて、図２のタイムチャートを用いて説明する。
【００３０】
（１）ＭＯＳＦＥＴ  Ｍ１をオンさせる場合
１）先ず、スイッチ素子ＳＷ４をオンする。
【００３１】
２）スイッチ素子ＳＷ４をオンした状態のままで、時点ｔ１でスイッチ素子ＳＷ１をオンする。
【００３２】
これにより、図３に示された矢印方向にインダクタンス素子Ｌ１に電流ｉが流れて、エネルギ（＝ＬＩ２／２）が蓄積される。
【００３３】
３）インダクタンス素子Ｌ１の電流が、ゲート電流、即ちＭＯＳＦＥＴ  Ｍ１のゲートとソース間に流すべき所望の値に到達した時点ｔ２において、スイッチ素子ＳＷ４をオフする。このときの、スイッチ素子ＳＷ１がオン（時点ｔ１）してからスイッチ素子ＳＷ４がオフ（時点ｔ２）するまでの期間は、Ｉｇ＊Ｌ／Ｖｉｎにより決定される。ここで、Ｉｇはゲート電極に流し込む電流値とする。
【００３４】
４）インダクタンスＬ１に流れていた電流ｉが、図４に示されたように、ＭＯＳＦＥＴ  Ｍ１のゲートに流れてゲート電圧ＶGSが上昇していく。このときの上昇速度は、図１８に示された従来の回路より速くなる。即ち、ミラー時間が短縮される。
【００３５】
５）時点ｔ３において、ゲート電圧ＶGSが入力電圧Ｖｉｎに達すると、図５に示されたようにスイッチ素子ＳＷ３に並列に接続されているショットキーバリアダイオードＳＢＤ３に電流ｉが転流する。ＭＯＳＦＥＴ  Ｍ１のゲートには、時点ｔ２からｔ３までの間、電流Ｉｇが流れてゲート容量に蓄積され、ゲート電圧ＶGSが上昇することになる。
【００３６】
６）ショットキーバリアダイオードＳＢＤ３に転流している期間中の時点ｔ４において、スイッチ素子ＳＷ３をオンする。図６に示された状態になり、ゲート電圧ＶGSが、入力電圧Ｖｉｎと同レベルに低インピーダンスで固定される。
【００３７】
７）スイッチ素子ＳＷ３をオンした直後の時点ｔ５において、即ち転流が始まった直後において、スイッチ素子ＳＷ１をオフする。
【００３８】
８）時点ｔ５から時点ｔ６までの間、図７に示された状態になり、この間インダクタンスＬ１に蓄積されていたエネルギが、インダクタンスＬ１の電流ＩLが無くなるまで回生される。
【００３９】
ＭＯＳＦＥＴ  Ｍ２をオフさせる場合は、上述したオンさせる手順におけるスイッチ素子ＳＷ１をスイッチ素子ＳＷ２に、スイッチ素子ＳＷ４をスイッチ素子ＳＷ３に読み替えることで、同様に制御することができる。
【００４０】
（２）ＭＯＳＦＥＴ  Ｍ１をオフさせる場合
１）時点ｔ７において、既にスイッチ素子ＳＷ３がオン状態にある。
【００４１】
２）このスイッチ素子ＳＷ３をオンした状態のままで、時点ｔ７でスイッチ素子ＳＷ２をオンする。
【００４２】
これにより、図８に示された矢印方向にインダクタンス素子Ｌ１に負の電流ｉが流れて、負のエネルギ（＝−ＬＩ２／２）が蓄積されていく。
【００４３】
３）インダクタンス素子Ｌ１の電流が、ゲート電流、即ちＭＯＳＦＥＴ  Ｍ１のゲートとソース間に流していた所望の値に到達した時点ｔ８において、スイッチ素子ＳＷ３をオフする。
【００４４】
４）インダクタンスＬ１に流れていた負の電流ｉにより、図９に示されたように、ＭＯＳＦＥＴ  Ｍ１のゲートにおけるキャパシタ構造に蓄積されていた電荷が引き抜かれて、ゲート電圧ＶGSが下降していく。
【００４５】
５）時点ｔ９において、ゲート電圧ＶGSが接地電圧Ｖssにまで降下すると、図１０に示されたようにスイッチ素子ＳＷ４に並列に接続されているショットキーバリアダイオードＳＢＤ４に電流ｉが転流する。
【００４６】
６）ショットキーバリアダイオードＳＢＤ４に転流している期間中の時点ｔ１０において、スイッチ素子ＳＷ４をオンする。図１１に示された状態になり、ゲート電圧ＶGSが、接地電圧Ｖssと同レベルに低インピーダンスで固定される。
【００４７】
７）スイッチ素子ＳＷ４をオンした直後の時点ｔ１１において、スイッチ素子ＳＷ１をオフする。
【００４８】
８）時点ｔ１１から時点ｔ１２までの間、図１２に示された状態になり、この間インダクタンスＬ１に蓄積されていた負のエネルギが、インダクタンスＬ１の電流ＩLが無くなるまで回生される。
【００４９】
以降、時点ｔ１２〜ｔ１７におけるＭＯＳＦＥＴ  Ｍ１をオンさせる過程では、上記ｔ１〜ｔ６と同様に動作させ、時点ｔ１８〜ｔ１１におけるＭＯＳＦＥＴ  Ｍ１をオフさせる過程では、上記ｔ７〜ｔ１１と同様に動作させる。
【００５０】
本実施の形態１によれば、上述したようにＭＯＳＦＥＴ  Ｍ１のオン／オフのそれぞれにおいて、一旦インダクタンス素子Ｌ１に電流を流して正／負のエネルギを蓄積し、この電流が一定値に到達すると、このインダクタンス素子Ｌ１に流れていた正／負の電流をＭＯＳＦＥＴ  Ｍ１のゲートに供給してキャパシタ構造を有するゲート電圧を上昇／下降させ、ゲート電圧が入力電圧／接地電圧に到達するとショットキーバリアダイオードＳＢＤ３／ＳＢＤ４に転流させ、この転流させている間にスイッチ素子ＳＷ４／ＳＷ３をオンしてゲート電圧を入力電圧／接地電圧に低インピーダンスで固定させ、インダクタンス素子Ｌ１に蓄積していたエネルギを無くなるまで回生させる。
【００５１】
このようにインダクタンス素子Ｌ１に蓄積されたエネルギを回生することにより、ゲート駆動損失を大幅に減少させることができる。
【００５２】
さらに、インダクタンス素子Ｌ１に予め電流を流した後、スイッチＳＷ４、スイッチＳＷ３をオフすることで、ミラー時間が短縮されてＭＯＳＦＥＴ  Ｍ１のスイッチング損失を低減することができる。
【００５３】
ＭＯＳＦＥＴ  Ｍ１がオフあるいはオン状態において、ＭＯＳＦＥＴ  Ｍ１のゲート電極が抵抗やインダクタンス素子を介すことなく、スイッチ素子ＳＷ３あるいはスイッチ素子ＳＷ４によって入力電圧Ｖｉｎの正電位側あるいは負電位側に固定される。これにより、ゲート電圧がノイズの影響を受けにくく、またＭＯＳＦＥＴ  Ｍ１のドレイン電圧の変動によりゲート電圧が変化しにくく誤動作を防止することができる。
【００５４】
また、従来は上述したようにゲート抵抗により決定されるゲート電流Ｉｇの値を変えることができなかったが、本実施の形態１によれば以下のように可能である。
【００５５】
先ず、ＭＯＳＦＥＴ  Ｍ１のスイッチング時間より、このゲートを駆動する時間の方が短いと、スイッチング損失を低減させることができる。即ち、ＭＯＳＦＥＴ  Ｍ１のゲートに寄生する容量の電荷を充電又は放電する時間が、ＭＯＳＦＥＴ  Ｍ１のスイッチング時間より短い、あるいはＭＯＳＦＥＴ  Ｍ１がスイッチングを始める時期よりも早い段階でゲート容量の電荷を充電又は放電すると、スイッチング損失を低減することができる。例えば、１／１０程度にすることで、ＭＯＳＦＥＴ  Ｍ１のスイッチング損失を大幅に低減することが可能である。
【００５６】
ＭＯＳＦＥＴのゲート構造に蓄積される電荷Ｑｏｓｓは、
Ｑｏｓｓ＝Ｑｄｓ＋Ｑｄｇ                            （１）
となる。
【００５７】
ここで、Ｑｄｓはドレイン・ソース間の寄生容量に蓄積される電荷、Ｑｄｇはドレイン・ゲート間に蓄積される電荷（但し、０Ｖから、オフ状態においてドレインに印加される電圧までの電荷）とする。
【００５８】
ＭＯＳＦＥＴ  Ｍ１のスイッチング時間は、
ｔｓｗ＝Ｑｏｓｓ／Ｉｄ                              （２）
となる。
【００５９】
ここで、ＩｄはＭＯＳＦＥＴ  Ｍ１がオン状態にあるときのドレイン電流とする。
【００６０】
ＭＯＳＦＥＴを駆動する際の実際のゲート駆動時間ｔｄｒｉｖｅは、ドレイン電流Ｉｄを流している時のゲート電圧Ｖｇ（Ｉｄ）から閾値電圧Ｖthまでの範囲をスイングする時間によって決定される。
【００６１】
ここで、ドレインＩｄは、
Ｉｄ＝ｇｍ（Ｖｇ（Ｉｄ）−Ｖｔｈ）                  （３）
となる。
【００６２】
よって、ゲート駆動時間ｔｄｒｉｖｅは、
ｔｄｒｉｖｅ＝ Ｉｄ／ｇｍ／（ｄＶｇ／ｄｔ）
＝ Ｉｄ／ｇｍ＊Ｃｇ／Ｉｇ               （４）
となる。
【００６３】
ここで、Ｃｇはゲート容量、Ｉｇはゲート電流、ｇｍはトランジスタのコンダクタンスとする。
【００６４】
先の条件、即ちＭＯＳＦＥＴ  Ｍ１のゲート駆動時間がスイッチング時間の１／１０以下であるという条件を考慮すると、
ｔｄｒｉｖｅ＜０．１＊ｔｓｗ                        （５）
となり、これにより
Ｉｄ／ｇｍ＊Ｃｇ／Ｉｇ＜０．１＊Ｑｏｓｓ／Ｉｄ      （６）
Ｉｇ＞Ｉｄ２＊Ｃｇ／（ｇｍ＊Ｑｏｓｓ＊０．１）       （７）
となる。
【００６５】
この（７）式に基づき、ゲート電流Ｉｇを所望の値に設定することが可能である。
【００６６】
ここで、Ｑｏｓｓ＝Ｑｄｓ＋Ｑｄｇとしているが、ダイオードが並列に接続している場合は、Ｑｏｓｓにダイオードの接合容量に蓄積される電荷を含めてもよい。
【００６７】
また、ＭＯＳＦＥＴ  Ｍ１と並列にキャパシタンス素子を接続する場合は、Ｑｏｓｓにこのキャパシタンス素子に蓄積される電荷を含めてもよい。
【００６８】
さらに、ＭＯＳＦＥＴ  Ｍ１のドレインに接続されている図示されていない各種電子部品の寄生容量、実装により存在する寄生容量に蓄積されるＱｏｓｓに含めてもよい。
【００６９】
ところで、デットタイム等の制御を正確に行うには、各素子毎の閾値やトランジスタのコンダクタンスｇｍのばらつき、寄生容量の影響を避けるため、ゲート電圧Ｖｇ自体をより急峻に変化させる必要があり、その際の条件は以下の通りである。
【００７０】
上述したゲート駆動時間ｔｄｒｉｖｅに関する（６）式において、Ｃｇ／Ｉｇを、ゲートが完全に遷移する時間Ｑｇ／Ｉｇで置き換えると、
Ｑｇ／Ｉｇ＜０．１＊Ｑｏｓｓ／Ｉｄ                  （８）
となる。
【００７１】
ここで、Ｑｇはゲート容量によりゲートに蓄積される電荷とする。
【００７２】
その結果、ゲート電流Ｉｇは、
Ｉｇ＞Ｉｄ＊Ｑｇ／（Ｑｏｓｓ ＊０．１）             （９）
となる。
【００７３】
尚、各スイッチ素子ＳＷ１〜ＳＷ４をＭＯＳＦＥＴで構成した場合、これらにそれぞれ並列に接続されているダイオードＳＢＤ１〜ＳＢＤ４は、ＭＯＳＦＥＴが内蔵するダイオードとしてもよい。しかし、これらをショットキーバリアダイオードで構成することで、スイッチング損失をより低減させることができる。
【００７４】
また、本実施の形態１において、インダクタンス素子Ｌ１に蓄積されたエネルギを回生する期間、即ちスイッチ素子ＳＷ２及びＳＷ３を同時にオンさせる期間において、スイッチ素子ＳＷ１〜ＳＷ４を構成するＭＯＳＦＥＴに電流を逆流させる、いわゆる同期整流モードにすることができる。
【００７５】
（２）実施の形態２
本発明の実施の形態２によるゲート駆動回路について述べる。本実施の形態２は、上記実施の形態１と同様の回路構成を有するが、駆動する信号の波形が図１３に示されるように実施の形態１における波形と異なる。
【００７６】
ＭＯＳＦＥＴ  Ｍ１をオンさせる過程では、スイッチ素子ＳＷ４及びＳＷ１を共にオンさせ、インダクタンス素子Ｌ１にエネルギを蓄積させる。
【００７７】
インダクタンス素子Ｌ１の電流が、ＭＯＳＦＥＴ  Ｍ１のゲート、ソース間に流すべき所望の値に到達した時点ｔ２で、スイッチ素子Ｍ４及びＭ１を共にオフさせる。
【００７８】
インダクタンス素子Ｌ１に流れていた電流ｉがＭＯＳＦＥＴ  Ｍ１のゲートに流れ込んでゲート電圧ＶGSが上昇する。
【００７９】
時点ｔ３において、ゲート電圧ＶGSが入力電圧Ｖｉｎに到達すると、ショットキーバリアダイオードＳＢＤ３に電流ｉが転流する。
【００８０】
時点ｔ４においてスイッチ素子ＳＷ２及びＳＷ３を共にオンさせる。ＭＯＳＦＥＴ  Ｍ１のゲート電圧ＶGSが入力電圧Ｖｉｎと同レベルに固定される。時点ｔ５においてスイッチ素子ＳＷ２及びＳＷ３を共にオフさせる。これにより、ＭＯＳＦＥＴ  Ｍ１のゲート電圧ＶGSが降下していき、時点ｔ６において接地電圧Ｖssレベルに到達する。
【００８１】
ＭＯＳＦＥＴ  Ｍ１をオフさせる過程は、上述のオンさせる手順におけるスイッチ素子Ｓ１をスイッチ素子ＳＷ２に、スイッチ素子ＳＷ４をスイッチ素子ＳＷ３に読み替えることで、同様に制御することができる。
【００８２】
本実施の形態２は、上記実施の形態１と比較して制御機構を簡素化したものに相当する。制御機構が簡易なため、スイッチング周波数が高い場合にも適用し易いという利点がある。
【００８３】
（３）実施の形態３
本発明の実施の形態３によるゲート駆動回路の構成を図１４に示す。
【００８４】
本実施の形態３は、上記実施の形態１におけるショットキーバリアダイオードＳＢＤ３とＳＢＤ４との接続点と接地電圧Ｖss端子との間にパルストランスＴを設けて絶縁型としたものに相当する。
【００８５】
このパルストランスＴを設けたことにより、ＭＯＳＦＥＴ  Ｍ１のゲートにはトランスを介してゲート電流Ｉｇが供給され、ゲートキャパシタンスに電荷が蓄積されてゲート電圧が上昇し、また蓄積された電荷が放電されて下降することになる。
【００８６】
本実施の形態３によっても上記実施の形態１と同様に、ゲート駆動損失を低減すると共にゲート電流を所望の値に変化させ、また誤動作を防止することが可能である。
【００８７】
さらに、ゲート駆動回路と駆動すべきＭＯＳＦＥＴとの間の絶縁を同時に行うことができるので、いわゆるハイサイドＭＯＳＦＥＴの駆動に適しており部品点数を減少させることができる。尚、本実施の形態３によれば上記実施の形態１のように電流のパルス幅が短いため、パルストランスＴを小型化することができる。
【００８８】
尚、駆動手順は上記実施の形態１と同様であり説明を省略する。
【００８９】
（４）実施の形態４
本発明の実施の形態４によるゲート駆動回路の構成を図１５に示す。
【００９０】
本実施の形態４は、上記実施の形態１に対してＭＯＳＦＥＴ  Ｍ１のゲートと接地電圧Ｖss端子との間にキャパシタンス素子Ｃ２を接続したものに相当する。
【００９１】
このようなキャパシタンス素子Ｃ２を付加したことにより、ＭＯＳＦＥＴ  Ｍ１のゲートに電荷が蓄積される容量としてこのキャパシタンス素子Ｃ２の容量分が加算されることになる。この結果、キャパシタンス素子Ｃ２を付加しない場合よりも相対的にゲート容量のばらつきがもつ影響を低減させることができる。
【００９２】
従来のゲート駆動回路においてこのようなキャパシタンス素子を付加させるとことは、損失が増えるため行われなかった。しかし本実施の形態３では、このキャパシタンス素子に蓄積されたエネルギもゲート容量に蓄積されたエネルギと同様に回生される。
【００９３】
従って本実施の形態４によれば、このようなキャパシタンス素子Ｃ２を付加しても損失を増加させることがない。
【００９４】
尚、キャパシタンス素子Ｃ２は、例えばスイッチ素子ＳＷ１〜ＳＷ４を構成するＭＯＳＦＥＴのチップ上に酸化膜を用いて形成してもよい。
【００９５】
（５）実施の形態５
本発明の実施の形態５によるゲート駆動回路の構成を図１６に示す。
【００９６】
本実施の形態５では、上記実施の形態１におけるショットキーバリアダイオードＳＢＤ３とＳＢＤ４との接続点とＭＯＳＦＥＴ  Ｍ１のゲートとの間に、抵抗Ｒｇを付加している。
【００９７】
ＭＯＳＦＥＴ  Ｍ１のゲート電圧は、ゲート電極に接続された駆動配線に寄生するインダクタンスの影響で振動することがある。このような場合に、抵抗Ｒｇを挿入することで、ゲート電圧が安定し、寄生インダクタンスによるゲート電圧の変動を防止することができる。
【００９８】
（６）実施の形態６
本発明の実施の形態６によるゲート駆動回路の構成を図１７に示す。
【００９９】
本実施の形態６は、上記実施の形態１によるゲート駆動回路を用いて、二対のＭＯＳＦＥＴ  Ｍ１及びＭ２を駆動する構成を備えている。高周波電源回路等では、２対のＭＯＳＦＥＴ  Ｍ１及びＭ２をソース接地の形態で用いることが多く、そのような場合に本実施の形態６は有効である。
【０１００】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において変形することが可能である。
【図面の簡単な説明】
【０１０１】
【図１】本発明の実施の形態１によるゲート駆動回路の構成を示した回路図。
【図２】同ゲート駆動回路における各信号の動作波形を示したタイムチャート。
【図３】同ゲート駆動回路における電力用ＭＯＳＦＥＴをオンさせるときの回路動作を示した説明図。
【図４】同ゲート駆動回路における電力用ＭＯＳＦＥＴをオンさせるときの回路動作を示した説明図。
【図５】同ゲート駆動回路における電力用ＭＯＳＦＥＴをオンさせるときの回路動作を示した説明図。
【図６】同ゲート駆動回路における電力用ＭＯＳＦＥＴをオンさせるときの回路動作を示した説明図。
【図７】同ゲート駆動回路における電力用ＭＯＳＦＥＴをオンさせるときの回路動作を示した説明図。
【図８】同ゲート駆動回路における電力用ＭＯＳＦＥＴをオフさせるときの回路動作を示した説明図。
【図９】同ゲート駆動回路における電力用ＭＯＳＦＥＴをオフさせるときの回路動作を示した説明図。
【図１０】同ゲート駆動回路における電力用ＭＯＳＦＥＴをオフさせるときの回路動作を示した説明図。
【図１１】同ゲート駆動回路における電力用ＭＯＳＦＥＴをオフさせるときの回路動作を示した説明図。
【図１２】同ゲート駆動回路における電力用ＭＯＳＦＥＴをオフさせるときの回路動作を示した説明図。
【図１３】本発明の実施の形態２として、上記実施の形態１における各信号の他の動作波形を示したタイムチャート。
【図１４】本発明の実施の形態３によるゲート駆動回路の構成を示した回路図。
【図１５】本発明の実施の形態４によるゲート駆動回路の構成を示した回路図。
【図１６】本発明の実施の形態５によるゲート駆動回路の構成を示した回路図。
【図１７】本発明の実施の形態６によるゲート駆動回路の構成を示した回路図。
【図１８】従来のゲート駆動回路の構成を示した回路図。
【図１９】従来のゲート駆動回路におけるゲート駆動損失と周波数との関係を示したグラフ。
【符号の説明】
【０１０２】
Ｍ１  電力用ＭＯＳＦＥＴ
ＧＣ１  ゲート駆動回路
１、２  入力端子
Ｃ１、Ｃ２  キャパシタンス素子
ＳＷ１〜ＳＷ４  スイッチ素子
ＳＢＤ１〜ＳＢＤ４  ショットキーバリアダイオード
Ｌ１  インダクタンス素子
ＳＷＣ  スイッチング制御回路
Ｔ  トランス
Ｒｇ  ゲート抵抗
【図１】
2006054954.tif 000003
【図２】
2006054954.tif 000004
【図３】
2006054954.tif 000005
【図４】
2006054954.tif 000006
【図５】
2006054954.tif 000007
【図６】
2006054954.tif 000008
【図７】
2006054954.tif 000009
【図８】
2006054954.tif 000010
【図９】
2006054954.tif 000011
【図１０】
2006054954.tif 000012
【図１１】
2006054954.tif 000013
【図１２】
2006054954.tif 000014
【図１３】
2006054954.tif 000015
【図１４】
2006054954.tif 000016
【図１５】
2006054954.tif 000017
【図１６】
2006054954.tif 000018
【図１７】
2006054954.tif 000019
【図１８】
2006054954.tif 000020
【図１９】
2006054954.tif 000021