(57)【要約】【課題】オン抵抗の低減とＥＳＤ耐量などのサージ耐量の向上を図ることができる半導体装置を提供する。【解決手段】ｐ型半導体基板１の表面層にストライプ状のｎウェル領域２を形成し、このｎウェル領域２の表面層にストライプ状のｐウェル領域３を形成し、このｐウェル領域３の表面層にストライプ状のｎソース領域４とストライプ状のｐコンタクト領域５を形成し、このｎソース領域４上とｐコンタクト領域５上にストライプ状のソース電極１１を形成し、ｎウェル領域２の表面層にｐウェル領域３と離してストライプ状のｎドレイン領域８を形成し、このｎドレイン領域８に囲まれるように四角形のｐアノード領域１５を複数個形成し、ｎドレイン領域８上とｐアノード領域１５上にドレイン電極１０を形成する。ｐウェル領域３（ｎソース領域４）と対向する四角形のｐアノード領域１５の辺とはドレイン電極１０は接しないようにする。【選択図】        図１
2006054247.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体領域の表面層に形成された第２導電型半導体領域と、該第２導電型半導体領域の表面層に形成された第１導電型ソース領域と、該第１導電型ソース領域上と前記第２導電型半導体領域上に形成されたソース電極と、前記第２導電型半導体領域から離して第１導電型半導体領域の表面層に形成された第１導電型ドレイン領域と、該第１導電型ドレイン領域に囲まれ、前記第１導電型半導体領域の表面層に形成された第２導電型アノード領域と、前記第１導電型ドレイン領域上と前記第２導電型アノード領域上に形成されたドレイン電極と、前記第１導電型ソース領域と前記第１導電型ドレイン領域に挟まれた前記第２導電型半導体領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第１導電型ドレイン領域の平面形状がストライプ状をしており、前記第２導電型アノード領域が前記第１導電型ドレイン領域の長手方向に複数個形成され、前記第１導電型ソース領域と対向する側の前記第２導電型アノード領域の一部が前記ドレイン電極と接触しないことを特徴とする半導体装置。
【請求項２】
第１導電型半導体領域の表面層に形成された第２導電型半導体領域と、該第２導電型半導体領域の表面層に形成された第１導電型ソース領域と、該第１導電型ソース領域上と前記第２導電型半導体領域上に形成されたソース電極と、前記第１導電型ソース領域から離れて前記第２導電型半導体領域の表面層に形成された第１導電型オフセット領域と、該第１導電型オフセット領域の表面層に形成された第１導電型ドレイン領域と、該第１導電型ドレイン領域に囲まれ、前記第１導電型オフセット領域の表面層に形成された第２導電型アノード領域と、前記第１導電型ドレイン領域上と前記第２導電型アノード領域上に形成されたドレイン電極と、前記第１導電型ソース領域と前記第１導電型オフセット領域に挟まれた前記第２導電型半導体領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第１導電型ドレイン領域の平面形状がストライプ状をしており、前記第２導電型アノード領域が前記第１導電型ドレイン領域の長手方向に複数個形成され、前記第１導電型ソース領域と対向する側の前記第２導電型アノード領域の一部が前記ドレイン電極と接触しないことを特徴とする半導体装置。
【請求項３】
第１導電型半導体領域の表面層に形成された第２導電型半導体領域と、該第２導電型半導体領域の表面層に形成された第１導電型ソース領域と、該第１導電型ソース領域上と前記第２導電型半導体領域上に形成されたソース電極と、前記第１導電型ソース領域から離れて前記第２導電型半導体領域と前記第１導電型半導体領域のそれぞれの表面層に形成された第１導電型オフセット領域と、該第１導電型オフセット領域の表面層に形成された第１導電型ドレイン領域と、該第１導電型ドレイン領域に囲まれ、前記第１導電型オフセット領域の表面層に形成された第２導電型アノード領域と、前記第１導電型ドレイン領域上と前記第２導電型アノード領域上に形成されたドレイン電極と、前記第１導電型ソース領域と前記第１導電型オフセット領域に挟まれた前記第２導電型半導体領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第１導電型ドレイン領域の平面形状がストライプ状をしており、前記第２導電型アノード領域が前記第１導電型ドレイン領域の長手方向に複数個形成され、前記第１導電型ソース領域と対向する側の前記第２導電型アノード領域の一部が前記ドレイン電極と接触しないことを特徴とする半導体装置。
【請求項４】
前記第２導電型アノード領域の不純物ドーズ量が、１．０×１０15ｃｍ-2以上で、５．０×１０15ｃｍ-2以下であり、前記第２導電型アノード領域の拡散深さが、１．５μｍ以下であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２導電型アノード領域の拡散深さが、前記第１導電型ドレイン領域の拡散深さより深いことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１導電型ソース領域が前記第１導電型ドレイン領域に対向するストライプ状をしており、前記第２導電型アノード領域の平面形状が四角形であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１導電型半導体領域が、第２導電型半導体基板の表面層に形成されることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１導電型半導体領域が、絶縁層を介して半導体基板上に形成されることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体スイッチングデバイスである横形ＭＯＳＦＥＴなどの半導体装置に関する。
【背景技術】
【０００２】
図８は、従来の横型ＭＯＳＦＥＴの要部断面図である。ｐ型半導体基板５１の表面層にｎウェル領域５２を形成し、このｎウェル領域５２の表面層にｐウェル領域５３を形成し、このｐウェル領域５３の表面層にｎソース領域５４とｐコンタクト領域５５を形成し、このｎソース領域５４上とｐコンタクト領域５５上にソース電極６１を形成する。
また、ｎウェル領域５２の表面層にｐウェル領域５３と離してｎドレイン領域５８を形成し、その上にドレイン電極６０を形成する。ｎソース領域５４とｎドレイン領域５８に挟まれたｐウェル領域５３上にはゲート酸化膜５６を介してゲート電極５７を形成する。また、ｐウェル領域５３とｎドレイン領域５８の間のｎウェル領域５２上にはドレイン側ゲート電極５６直下の電界を緩和する等の目的で、ＬＯＣＯＳ酸化膜６２が形成され、このＬＯＣＯＳ酸化膜６２上にゲート電極を延在させる。ｐ型半導体基板５１の裏面は通常、ソース電極６１と同電位に接続される裏面電極６３を形成する。
【０００３】
図８において、ソース電極６１に対しドレイン電極６０に正の電圧が印加された状態でゲート電極５７にゲート閾値以下の電圧が印加されている場合には、ｐウェル領域５３とｎウェル領域５２のｐｎ接合が逆バイアスされた状態であるため電流は流れない。
一方、ゲート電極５７にゲート閾値以上の電圧を印加するとゲート電極５７直下のｐウェル領域５３の表面には反転層が形成され、ｎドレイン領域５８、ｎウェル領域５２、ｐウェル領域５３の表面の反転層（チャネル）、ｎソース領域５４の経路で電流が流れ、よく知られたＭＯＳＦＥＴの動作を行うことができる。この様な横形ＭＯＳＦＥＴはパワーＩＣ等に用いられるが、ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）耐量などのサージ耐量が非常に小さく、特に車載用に用いられる素子には１０ｋＶ〜１５ｋＶ以上と非常に大きなＥＳＤ耐量が求められ、現状の横型ＭＯＳＦＥＴは適用が困難であり、適用するためにはこれらの耐量を向上させる必要がある。
【０００４】
ＥＳＤ耐量などのサージ耐量を向上させるため、特許文献１に開示された図９の構造では、横形ＭＯＳＦＥＴにｐアノード領域６５を形成して、ｎソース領域５４−ｐウェル領域５３−ｎウェル領域５２−ｐアノード領域６５で寄生サイリスタを形成することにより、ＥＳＤ電圧などの高いサージ電圧が印加された場合においてＭＯＳＦＥＴのアバランシェ電流でこの寄生サイリスタをブレークオーバーさせることで低インピーダンス状態とし、さらに電流分布が均一になることによりＥＳＤ耐量などのサージ耐量の向上を図っている。
また、特許文献２に開示された図１０の構造では、高抵抗のｎ- 領域６４を形成しこの抵抗層によりＬＯＣＯＳ酸化膜端での電界集中を緩和し静耐圧を確保する。そしてＥＳＤ耐量などのサージ耐量の向上はｐアノード領域の形成による寄生サイリスタをＭＯＳＦＥＴのアバランシェ電流でブレークオーバーさせることで低インピーダンス状態にすることにより図っている。
【特許文献１】特開２００１−３２００４７号公報
【特許文献２】特開２００２−９４０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、図９の構造では、ｎドレイン領域５８とｎソース領域５４間にｐアノード領域６５を形成し、かつ形成後の静耐圧を確保するためにも前記領域の間隔を広くする必要がある。これはＭＯＳＦＥＴのドリフトが長くなることになりオン抵抗を増加させ、これに伴いオン損失も増加する。
一方、図１０の構造では、ｎドレイン領域５８とｎソース領域５４間に高抵抗ｎ- 層６４を形成することから、ＭＯＳＦＥＴのオン抵抗が大きくなり、これに伴いオン損失が増加する。
この発明の目的は、前記の課題を解決して、オン抵抗の低減とＥＳＤ耐量などのサージ耐量の向上を図ることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
前記の目的を達成するために、第１導電型半導体領域の表面層に形成された第２導電型半導体領域と、該第２導電型半導体領域の表面層に形成された第１導電型ソース領域と、該第１導電型ソース領域上と前記第２導電型半導体領域上に形成されたソース電極と、前記第２導電型半導体領域から離して第１導電型半導体領域の表面層に形成された第１導電型ドレイン領域と、該第１導電型ドレイン領域に囲まれ、前記第１導電型半導体領域の表面層に形成された第２導電型アノード領域と、前記第１導電型ドレイン領域上と前記第２導電型アノード領域上に形成されたドレイン電極と、前記第１導電型ソース領域と前記第１導電型ドレイン領域に挟まれた前記第２導電型半導体領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第１導電型ドレイン領域の平面形状がストライプ状をしており、前記第２導電型アノード領域が前記第１導電型ドレイン領域の長手方向に複数個形成され、前記第１導電型ソース領域と対向する側の前記第２導電型アノード領域の一部が前記ドレイン電極と接触しない構成とする。
【０００７】
また、第１導電型半導体領域の表面層に形成された第２導電型半導体領域と、該第２導電型半導体領域の表面層に形成された第１導電型ソース領域と、該第１導電型ソース領域上と前記第２導電型半導体領域上に形成されたソース電極と、前記第１導電型ソース領域から離れて前記第２導電型半導体領域の表面層に形成された第１導電型オフセット領域と、該第１導電型オフセット領域の表面層に形成された第１導電型ドレイン領域と、該第１導電型ドレイン領域に囲まれ、前記第１導電型オフセット領域の表面層に形成された第２導電型アノード領域と、前記第１導電型ドレイン領域上と前記第２導電型アノード領域上に形成されたドレイン電極と、前記第１導電型ソース領域と前記第１導電型オフセット領域に挟まれた前記第２導電型半導体領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第１導電型ドレイン領域の平面形状がストライプ状をしており、前記第２導電型アノード領域が前記第１導電型ドレイン領域の長手方向に複数個形成され、前記第１導電型ソース領域と対向する側の前記第２導電型アノード領域の一部が前記ドレイン電極と接触しない構成とする。
【０００８】
また、第１導電型半導体領域の表面層に形成された第２導電型半導体領域と、該第２導電型半導体領域の表面層に形成された第１導電型ソース領域と、該第１導電型ソース領域上と前記第２導電型半導体領域上に形成されたソース電極と、前記第１導電型ソース領域から離れて前記第２導電型半導体領域と前記第１導電型半導体領域のそれぞれの表面層に形成された第１導電型オフセット領域と、該第１導電型オフセット領域の表面層に形成された第１導電型ドレイン領域と、該第１導電型ドレイン領域に囲まれ、前記第１導電型オフセット領域の表面層に形成された第２導電型アノード領域と、前記第１導電型ドレイン領域上と前記第２導電型アノード領域上に形成されたドレイン電極と、前記第１導電型ソース領域と前記第１導電型オフセット領域に挟まれた前記第２導電型半導体領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第１導電型ドレイン領域の平面形状がストライプ状をしており、前記第２導電型アノード領域が前記第１導電型ドレイン領域の長手方向に複数個形成され、前記第１導電型ソース領域と対向する側の前記第２導電型アノード領域の一部が前記ドレイン電極と接触しない構成とする。
【０００９】
また、前記第２導電型アノード領域の不純物ドーズ量が、１．０×１０15ｃｍ-2以上で、５．０×１０15ｃｍ-2以下であり、前記第２導電型アノード領域の拡散深さが、１．５μｍ以下であるとよい。
また、前記第２導電型アノード領域の拡散深さが、前記第１導電型ドレイン領域の拡散深さより深いとよい。
また、前記第１導電型ソース領域が前記第１導電型ドレイン領域に対向するストライプ状をしており、前記第２導電型アノード領域の平面形状が四角形である構成とするとよい。
また、前記第１導電型半導体領域が、第２導電型半導体基板の表面層に形成されるとよい。
【００１０】
また、前記第１導電型半導体領域が、絶縁層を介して半導体基板上に形成されてもよい。
【発明の効果】
【００１１】
この発明によると、寄生サイリスタのアノード領域を横型ＭＯＳＦＥＴのドレイン領域内に複数個形成し、ドレイン電極をソース領域に対向する側のアノード領域の一部と接触させないことで、ＥＳＤ電圧などの高いサージ電圧が印加されたとき、寄生サイリスタを動作させることにより、横型ＭＯＳＦＥＴのＥＳＤ耐量などのサージ耐量の向上を図ることができる。
また、アノード領域をドレイン領域内に複数個点在させることで、１個の大きなアノード領域を形成する場合と比べて、ドレイン領域の面積が確保されて、横型ＭＯＳＦＥＴの低オン抵抗化を維持することができる。
【発明を実施するための最良の形態】
【００１２】
実施するための最良の形態を、以下の実施例に基づいて説明する。
【実施例１】
【００１３】
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＡ−Ａ線で切断した要部断面図、同図（ｃ）は同図（ａ）のＢ−Ｂ線で切断した要部断面図である。この半導体装置は横型ＭＯＳＦＥＴであり、また、以下の実施例では第１導電型をｎ型、第２導電型をｐ型としているがこれを逆にしても構わない。
ｐ型半導体基板１の表面層にストライプ状のｎウェル領域２を形成し、このｎウェル領域２の表面層にストライプ状のｐウェル領域３を形成し、このｐウェル領域３の表面層にストライプ状のｎソース領域４とストライプ状のｐコンタクト領域５を形成し、このｎソース領域４上とｐコンタクト領域５上にストライプ状のソース電極１１を形成する。
また、ｎウェル領域２の表面層にｐウェル領域３と離してストライプ状のｎドレイン領域８を形成し、このｎドレイン領域８に囲まれるように四角形のｐアノード領域１５を複数個形成し、ｎドレイン領域８上とｐアノード領域１５上にドレイン電極１０を形成する。ｐウェル領域３（ｎソース領域４）と対向する四角形のｐアノード領域１５の辺とはドレイン電極１０は接しないようにする。つまり、ドレイン電極１０はｎドレイン領域８とｐアノード領域１５にストライプの長手方向に交互に接続するように形成する。ｎソース領域４とｎドレイン領域８に挟まれたｐウェル領域３上にはゲート酸化膜６を介してゲート電極７を形成する。
【００１４】
また、ｐウェル領域３とｎドレイン領域８の間のｎウェル領域２上にはドレイン側ゲート電極直下の電界を緩和する等の目的で、ＬＯＣＯＳ酸化膜１２が形成され、このＬＯＣＯＳ酸化膜１２上にゲート電極を延在させる。前記のドレイン電極１０はｎドレイン領域８とｐアノード領域１５に長手方向に交互に接続する様に形成する。また、ｐ型半導体基板１の裏面はソース電極１１と同電位に接続される裏面電極１３を形成する。また、ｐアノード領域１５の形状は四角形に限らず、円形や多角形でも構わない。その場合もｐウェル領域３（ｎソース領域４）と対向する側のｐアノード領域１５の一部をドレイン電極と接触させないようにするとよい。
また、前記アノード領域１５を形成する不純物ドーズ量を１．０×１０15ｃｍ-2〜５．０×１０15ｃｍ-2、拡散深さをｎドレイン領域８より深く１．５μｍ以下にて形成することで、横形ＭＯＳＦＥＴの耐圧を確保しつつサージ電圧印加時には横形ＭＯＳＦＥＴのアバランシェ電流で確実に寄生サイリスタをブレークオーバーさせ低インピーダンス状態となり横形ＭＯＳＦＥＴのＥＳＤ耐量やサージ耐量を向上させることができる。
【００１５】
しかし、ｐアノード領域１５が不純物ドーズ量１．０×１０15ｃｍ-2以下にて形成された場合にはブレークオーバーの際に正孔の注入が少なく十分なインピーダンスの低減ができず、寄生サイリスタのオン電圧が増大して、横形ＭＯＳＦＥＴの耐圧を越えてしまい、横型ＭＯＳＦＥＴの破壊を防止できない。一方、５．０×１０15ｃｍ-2を越えるとリーク電流程度の小さな電流（１ｍＡ程度以下）においてもブレークオーバーして、横型ＭＯＳＦＥＴの耐圧を確保できない。
また、拡散深さをｎドレイン領域８以下に形成した場合ブレークオーバーの際の正孔の注入が少なく、十分なインピーダンスの低減ができず横形ＭＯＳＦＥＴを破壊する。一方、１．５μｍを越えるとｐアノード領域１５直下のｎウェル領域２の幅が、例えば、４μｍ程度と狭くなり、横型ＭＯＳＦＥＴの耐圧を確保できない。
【００１６】
つぎに、この横型ＭＯＳＦＥＴの動作を説明する。この横形ＭＯＳＦＥＴに定格耐圧以上のＥＳＤ電圧やサージ電圧が印加されるとｎウェル領域２とｐウェル領域３が逆バイアス状態になりアバランシェ降伏によって発生した正孔はソース電極１１に、電子はドレイン領域８を経てドレイン電極１０に流れる。ドレイン電極１０はｎドレイン領域とｐアノード領域１５と交互に接続する様に形成されているため、ｐアノード領域１５を回り込むように電子が流れる。
図２は、図１の横型ＭＯＳＦＥＴの電子流を示した図である。ｐアノード領域１５横のｎドレイン領域８の電位が低下しドレイン領域とアノード領域の電位差がビルトイン電圧以上になったときｐアノード領域１５より正孔の注入が起こることで寄生サイリスタが動作する。寄生サイリスタが動作することによりソース・ドレイン間のインピーダンスが低くなり、さらに電流分布が均一になることでＥＳＤ耐量などのサージ耐量は向上する。
【００１７】
また、本発明品の通常動作におけるオン状態では、ゲート電極７に閾値以上の電圧を印加するとゲート電極７直下のｐウェル領域３表面には反転層が形成され、ｎドレイン領域８、ｎウェル領域２、ｐウェル領域３の表面の反転層（チャネル）、ｎソース領域４の経路で電流が流れる。このとき本発明品では、ｎドレイン領域８およびｎソース領域４間に図９のようなｐアノード領域６５や図１０のような高抵抗ｎ- 拡散層６４が存在しないため、オン抵抗を低減することができる。
図３は、ＥＳＤ電圧などのサージ電圧を印加した時のＶ−Ｉ曲線図である。図１の本発明品は、図８の従来品と比べて、サージ電圧印加時に寄生サイリスタが動作するために、ドレイン−ソース電圧Ｖｄｓを小さくできる。また、本発明品は、寄生サイリスタの保持電流を図９や図１０の従来品より大きくすることで、ＥＳＤ電圧やサージ電圧の印加が無くなった時点で、従来品より早く正常動作に戻すことができる。図１の本発明品の保持電流は、ドレイン電極１０と、ｐアノード領域１５のｎソース領域４と対向する側の辺付近との接触しない箇所の面積を変えることで制御できる。
【００１８】
図４は、図１の本発明品と図９、図１０の従来品の正常動作時のドレイン電圧とドレイン電流の関係を示す図である。本発明品の方がｎソース領域４とｎドレイン領域８の間に図９のようにｐアノード領域６５や図１０の高抵抗ｎ- 層６４が介在していないため、オン抵抗を小さくすることができる。
【実施例２】
【００１９】
図５は、この発明の第２実施例の半導体装置の構成図であり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のＡ−Ａ線で切断した要部断面図、同図（ｃ）は同図（ａ）のＢ−Ｂ線で切断した要部断面図である。
実施例１と異なるのは、ｐ型半導体基板１とｎウェル領域２との間に絶縁層１６を形成している点である。この場合も実施例１と同様にオン抵抗の増大を伴うことなく、ＥＳＤ耐量などのサージ耐量の向上を図ることができる。
【実施例３】
【００２０】
図６は、この発明の第３実施例の半導体装置の構成図であり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のＡ−Ａ線で切断した要部断面図、同図（ｃ）は同図（ａ）のＢ−Ｂ線で切断した要部断面図である。
実施例１と異なるのは、ｐ型半導体基板１の表面層にｎウェル領域２を形成し、このｎウェル領域２上に電極１７を形成している点である。
さらにｎウェル領域２の表面層にｐウェル領域３を形成し、ｐウェル領域３の表面層にｎソース領域４とｐコンタクト領域５を形成し、このｎソース領域４とｐコンタクト領域５上にソース電極１１を形成する。
また、ｐウェル領域３の表面層にはｎソース領域４とは離れてｎオフセット領域９を形成し、このｎオフセット領域９の表面層にｎドレイン領域８を形成し、このｎドレイン領域８に囲まれるようにｐアノード層１５を形成し、ｎドレイン領域８とｐアノード領域１５上にはｎドレイン領域８とｐアノード領域１５に長手方向で交互に接続するようにドレイン電極１０を形成する。このドレイン電極１０はｎウェル電極１７と同電位になるように接続する。さらにｎオフセット領域９とｎソース領域４とに挟まれたｐウェル領域３表面層にはゲート酸化膜６を介してゲート電極７を形成する。
【００２１】
また、ｐウェル領域３とｎドレイン領域８の間のｎウェル領域２上にはドレイン側ゲート電極直下の電界を緩和する等の目的で、ＬＯＣＯＳ酸化膜１２が形成され、このＬＯＣＯＳ酸化膜１２上にゲート電極を延在させる。また、ｐ型半導体基板１の裏面にはソース電極１２と同電位に接続される裏面電極１３を形成する。この様に形成された横形ＭＯＳＦＥＴにおいても実施例１と同様に、オン抵抗の増大を伴うことなく、ＥＳＤ耐量などのサージ耐量の向上を図ることができる。
【実施例４】
【００２２】
図７は、この発明の第４実施例の半導体装置の構成図であり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のＡ−Ａ線で切断した要部断面図、同図（ｃ）は同図（ａ）のＢ−Ｂ線で切断した要部断面図である。
実施例３と異なるのは、ドレイン電極１０直下の一部にｐウェル領域３が無く、Ｅ部でｎオフセット領域９とｎウェル領域２が接触している点である。このように、Ｅ部でｎオフセット領域９とｎウェル領域２を接触させることで、ドレイン電極１０の電位がｎウェル領域２に伝達され、ドレイン電極１０直下のｎウェル領域２の電位を安定化させることができるため、図６の横形ＭＯＳＦＥＴよりもＥＳＤ耐量などのサージ耐量の向上をさせることができる。
【図面の簡単な説明】
【００２３】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ−Ａ線で切断した要部断面図、（ｃ）は（ａ）のＢ−Ｂ線で切断した要部断面図
【図２】図１の横型ＭＯＳＦＥＴの電子流を示した図
【図３】ＥＳＤ電圧などのサージ電圧を印加した時のＶ−Ｉ曲線図
【図４】図１の本発明品と図９、図１０の従来品の正常動作時のドレイン電圧とドレイン電流の関係を示す図
【図５】この発明の第２実施例の半導体装置の構成図であり、（ａ）は要部断面図、（ｂ）は（ａ）のＡ−Ａ線で切断した要部断面図、（ｃ）は（ａ）のＢ−Ｂ線で切断した要部断面図
【図６】この発明の第３実施例の半導体装置の構成図であり、（ａ）は要部断面図、（ｂ）は（ａ）のＡ−Ａ線で切断した要部断面図、（ｃ）は（ａ）のＢ−Ｂ線で切断した要部断面図Ｂ−Ｂ線で切断した要部断面図
【図７】この発明の第４実施例の半導体装置の構成図であり、（ａ）は要部断面図、（ｂ）は（ａ）のＡ−Ａ線で切断した要部断面図、（ｃ）は（ａ）のＢ−Ｂ線で切断した要部断面図
【図８】従来の横型ＭＯＳＦＥＴの要部断面図
【図９】従来の別の横型ＭＯＳＦＥＴの要部断面図
【図１０】従来の別の横型ＭＯＳＦＥＴの要部断面図
【符号の説明】
【００２４】
１    ｐ型半導体基板
２    ｎウェル領域
３    ｐウェル領域
４    ｎソース領域
５    ｐコンタクト領域
６    ゲート酸化膜
７    ゲート電極
８    ｎドレイン領域
９    ｎオフセット領域
１０    ドレイン電極
１１    ソース電極
１２    ＬＯＣＯＳ酸化膜
１３    裏面電極
１５    ｐアノード領域
１６    絶縁層
１７    ｎウェル電極
【図１】
2006054247.tif 000003
【図２】
2006054247.tif 000004
【図３】
2006054247.tif 000005
【図４】
2006054247.tif 000006
【図５】
2006054247.tif 000007
【図６】
2006054247.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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