(57)【要約】【課題】  エミッタ層の寸法幅を微細化し、高性能な半導体装置を提供する。【解決手段】  シリコン基板１上にコレクタ層として用いるエピタキシャル層２を形成する。エピタキシャル層２上にはＳｉＧｅ合金層４を形成し、ＳｉＧｅ合金層４上にはシリコン膜５およびｎ型拡散層（エミッタ層）６を形成する。このｎ型拡散層６は断面凸状のシリコン膜５の一部にｎ型不純物を拡散させて形成したものである。またｎ型拡散層６の上には、多結晶シリコン膜７ａおよびシリコン窒化膜８を形成する。さらにｎ型拡散層６、多結晶シリコン膜７ａ、及びシリコン窒化膜８は、絶縁膜からなる側壁膜９で囲う。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に設けられたコレクタ層と、
前記コレクタ層の上に設けられ、ベース層として機能する導電層と、
前記導電層の上に設けられたシリコン膜と、
前記シリコン膜の第１の領域上に設けられたエミッタ電極と、
前記エミッタ電極の側壁を覆う第１の膜と、
を備え、
前記シリコン膜は、前記エミッタ電極に接してエミッタ層として機能する第１の領域とこの第１の領域とは異なる第２の領域を有し、前記第１の領域とエミッタ電極との接触面が、前記第１の膜の下面より上方に位置し、
前記シリコン膜の第２の領域の少なくとも一部が、前記導電層と第１の膜との間に位置し、且つ、前記導電層および第１の膜と接していることを特徴とした半導体装置。
【請求項２】
前記エミッタ電極は、不純物を含み、前記第１の領域は、前記エミッタ電極から前記シリコン膜への前記不純物の熱拡散によって形成されていることを特徴とした請求項１に記載の半導体装置。
【請求項３】
前記導電層は、シリコンゲルマニウム（ＳｉＧｅ）合金層であり、前記第１の領域の下面が、前記導電層の中に達していることを特徴とした請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、及びＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。
【０００３】
こうした高集積のシステムＬＳＩを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例としてベース層がシリコンゲルマニウム（ＳｉＧｅ）合金からなるヘテロ接合バイポーラトランジスタが挙げられる。
【特許文献１】特開平４−１７９２３５号公報  特許文献１に記載のバイポーラトランジスタ製造技術におけるＳｉＧｅベースヘテロ接合バイポーラトランジスタの構成を、図１１および図１２を用いて説明する。図１１は、ＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図であり、図１２はエミッタ・ベース領域を中心とした部分拡大図である。
【０００４】
図１１において、ｐ−型シリコン基板（図示せず）上にｎ＋型コレクタ埋め込み層１０１を介してコレクタ層となるｎ−型層（エピタキシャル層）１０２がエピタキシャル成長されている。ｎ−型層１０２は、コレクタ層およびコレクタ取り出し層として必要な部分を残してエッチング除去されている。素子分離領域には溝が形成され、この溝に酸化膜１０３を介して多結晶シリコン膜１０４が埋め込み形成されている。コレクタ形成と素子分離埋め込みが行われた基板表面は、酸化膜（埋め込み酸化膜）１０５により平坦化され、この上にさらにエピタキシャル成長によりベースおよびエミッタが形成されている。すなわち内部ベース層となるｐ型ＳｉＧｅ層（ＳｉＧｅ合金層）１０６がエピタキシャル成長され、この上にエミッタ層となるｎ型シリコン層１０７およびエミッタ・コンタクト層（エミッタ電極）となるｎ＋型シリコン層１０８が順次エピタキシャル成長されている。ｎ＋型シリコン層１０８およびｎ型シリコン層１０７はエミッタとして必要な領域のみ残して酸化膜１０９をマスクにエッチング除去されている。そして残されたｐ型ＳｉＧｅ層１０６のうち内部ベース層として働く領域の外側が、酸化膜（側壁膜）１１０および酸化膜１０９をマスクに所定深さエッチングされ、ここに外部ベース層となるｐ＋型ＳｉＧｅ層１１１が選択エピタキシャル成長により形成されている。
【０００５】
図１２に示すように、従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造では、エミッタ層であるｎ型シリコン層１０７は断面凸状（エミッタ層１０７とエミッタ電極１０８との接触面１５０が側壁膜１１０の下面１６０より上方に位置している形状）となる。エミッタ−ベース接合は凸部のボトム側に形成されることから接合部分の寸法幅（エミッタ層の寸法幅）はＷｅ２であり、ｎ＋型シリコン層（エミッタ電極）１０８の寸法幅Ｗｅ１よりも大きくなっている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
今後さらに高性能な半導体装置（ＳｉＧｅベースへテロ接合バイポーラトランジスタ）を製造する場合、従来構造ではｎ＋型シリコン層（エミッタ電極）１０８をさらに微細に加工することでＷｅ１を細くし、その結果としてエミッタ層の寸法幅Ｗｅ２を微細化する必要がある。しかしながら、そのためには高精度な露光装置の導入が不可欠となり、製造コストの増加につながってしまう。
【０００７】
この発明は、上記のような問題点を解消するためになされたもので、エミッタ層の寸法幅を微細化し、高性能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板に設けられたコレクタ層と、コレクタ層の上に設けられ、ベース層として機能する導電層と、導電層の上に設けられたシリコン膜と、シリコン膜の第１の領域上に設けられたエミッタ電極と、エミッタ電極の側壁を覆う第１の膜と、を備え、シリコン膜は、エミッタ電極に接してエミッタ層として機能する第１の領域とこの第１の領域とは異なる第２の領域を有し、第１の領域とエミッタ電極との接触面が、第１の膜の下面より上方に位置し、シリコン膜の第２の領域の少なくとも一部が、導電層と第１の膜との間に位置し、且つ、導電層および第１の膜と接していることを特徴とする。
【０００９】
このような構成とすることにより、エミッタ層である第１の領域の寸法幅は、シリコン膜と導電層界面の寸法幅より小さいので、エミッタ層の寸法幅がシリコン膜と導電層界面の寸法幅と同じである場合に比べ、少ない電流で同じ電流密度が得られ、高い電流増幅率を得ることができる。このため、低消費電力のトランジスタを形成することができる。また、シリコン膜の第２の領域の少なくとも一部が、導電層と第１の膜との間に位置し、且つ、導電層および第１の膜と接しているので、エミッタ−ベース接合面積は、従来構造（第２の領域もエミッタ層として機能する場合）に比べて狭い。このため、従来構造よりも接合面積が狭い分の接合容量が削減されたトランジスタを得ることができる。これらの結果、高性能な半導体装置を提供することができる。
【００１０】
上記構成において、エミッタ電極は、不純物を含み、第１の領域は、エミッタ電極からシリコン膜への不純物の熱拡散によって形成されていることが望ましい。このようにすることにより、第１の領域とエミッタ電極との接触面が第１の膜の下面より上方に位置しているため、第１の膜が不純物の拡散障壁となり横方向への拡散が抑えられ、第１の領域の寸法幅をより制御性よく小さくすることができる。
【００１１】
上記構成において、導電層は、シリコンゲルマニウム（ＳｉＧｅ）合金層であり、第１の領域の下面が、導電層の中に達していることが望ましい。このようにすることにより、ＳｉＧｅ合金層のバンドギャップがシリコン膜のバンドギャップより狭いので、第１の領域の下面が導電層の中に達していない場合（第１の領域の下面がシリコン膜の中にある場合）に比べ、エミッタ層からベース層へ注入される電子に対する障壁の高さが小さくなり、この結果、エミッタ注入効率が大きく、より高い電流増幅率を得ることができ、より高性能な半導体装置を提供することができる。
【００１２】
なお、本発明において、導電層は、半導体にＰ型またはＮ型不純物を導入して導電性を帯びさせたものも含む。
【発明の効果】
【００１３】
本発明によれば、エミッタ層の寸法幅が微細化され、高性能な半導体装置が提供される。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態）
本発明の第１実施形態を図１および図２に基づいて説明する。図１は、本発明のＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図であり、図２はエミッタ・ベース領域を中心とした部分拡大図である。
【００１５】
図１において、シリコン基板１上に、コレクタ層として用いるエピタキシャル層２、及びエピタキシャル層２の一部にＳＴＩ（Shallow Trench Isolation）である素子分離領域３が形成されている。エピタキシャル層２上には、ベース領域として用いるＳｉＧｅ合金層４が形成され、ＳｉＧｅ合金層４上には、シリコン膜５、及びエミッタ層として用いるｎ型拡散層６が形成されている。このｎ型拡散層６は、断面凸状のシリコン膜５にｎ型不純物を拡散させて形成したもので、拡散前のシリコン膜５は凸状に加工されている。またｎ型拡散層６の上には、多結晶シリコン膜７ａおよびシリコン窒化膜８が形成されている。さらにｎ型拡散層６、多結晶シリコン膜７ａ、及びシリコン窒化膜８は、絶縁膜からなる側壁膜９（通称サイドウォールと呼ばれる）で囲われている。ここでｎ型拡散層６と多結晶シリコン膜７ａとの接触面５０は、側壁膜９の下面６０より上方に位置する。また、シリコン膜５は、絶縁膜からなる側壁膜９とＳｉＧｅ合金層５との間に位置し、且つ側壁膜９とＳｉＧｅ合金層５に接している。その周囲には、ベース領域につながるｐ＋拡散層１０が形成されている。尚、ＳｉＧｅ合金層４は本発明の「導電層」、シリコン膜５は本発明の「第２の領域」、ｎ型拡散層６は本発明の「第１の領域」、側壁膜９は本発明の「第１の膜」、及び多結晶シリコン膜７ａは本発明の「エミッタ電極」の一例である。
【００１６】
先の図１２に示したように、従来構造のエミッタ層では、エミッタ−ベース接合部分の寸法幅はＷｅ２であった。これに対して、本発明の第１実施形態では、図２に示すように、同じ加工寸法のシリコン膜内部に第１の領域と第２の領域が存在し、さらにこの第１の領域をエミッタ層として用いる。このエミッタ層のボトム側部分にエミッタ−ベース接合が形成されるため、接合部分の寸法幅はＷｅ３となり、シリコン膜とＳｉＧｅ合金層界面の寸法幅（従来構造での寸法幅Ｗｅ２）より小さくなる。また、シリコン膜５へのｎ型不純物の拡散を制御することで、エミッタ層の接合部分の寸法幅を実質的にＷｅ１と等しくすることができる。この結果、高精度な露光装置を導入することなく、エミッタ層の寸法幅を微細化することができる。エミッタ層の寸法幅が小さくなると、すなわち寸法幅がＷｅ３またはＷｅ１になると、シリコン膜とＳｉＧｅ合金層界面の寸法幅Ｗｅ２のときに比べ、少ない電流で同じ電流密度が得られる。このため、低消費電力のトランジスタを形成することができ、その結果として高性能な半導体装置を得ることができる。
【００１７】
また、本発明の第１実施形態では、シリコン膜５の少なくとも一部が、ＳｉＧｅ合金層４と側壁膜９との間に位置し、且つ、ＳｉＧｅ合金層４および側壁膜９と接しているので、エミッタ−ベース接合面積は、従来構造（シリコン膜５部分もエミッタ層として機能する場合）に比べて狭い。このため、従来構造よりも接合寸法面積が狭い分の接合容量が削減されたトランジスタ（半導体装置）を提供することができる。
【００１８】
図３〜図９は、本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【００１９】
（工程１：図３参照）  ｐ型シリコン基板１に、ＳＴＩ等の素子分離領域３を形成する。次に、コレクタ層２を作製するために、ｎ型不純物をイオン注入して活性化する。例えば、燐（Ｐ）を５００〜４０００ｋｅＶ程度の加速エネルギーで、３×１０１３ｃｍ−２から３×１０１５ｃｍ−２程度の濃度になるように注入する。
【００２０】
（工程２：図４参照）  減圧ＣＶＤ（Chemical Vapor Deposition）法により、ホウ素（Ｂ）を１×１０１９ｃｍ−３程度ドーピングしたシリコンゲルマニウム（ＳｉＧｅ）合金層４、及びゲルマニウム（Ｇｅ）を含まないシリコン膜５をエピタキシャル成長させる。ＳｉＧｅ合金層４、及びシリコン膜５の膜厚は、それぞれ１０ｎｍから１００ｎｍ程度とする。
【００２１】
ＳｉＧｅ合金層４でのＧｅ濃度は、層内で一定であってもよいが、シリコン膜５と接する側からコレクタ層２に向かって徐々にＧｅ濃度が増加する傾斜型プロファイルとすれば、ベースを走行する電子の走行時間を短縮することができ、高速動作するトランジスタを形成できる。この際、Ｇｅ濃度は、シリコン膜５と接する側で実質的に０％程度とし、コレクタ層２と接する側で１５％から２０％程度とするのが好ましい。
【００２２】
また、シリコン膜５には、ホウ素（Ｂ）をＳｉＧｅ合金層４と同様にドーピングしてもよく、またはドーピングしなくてもよい。
【００２３】
さらに、ＳｉＧｅ合金層４の成膜の前に、ホウ素（Ｂ）を含まないシリコン膜、もしくはホウ素（Ｂ）を含まないＳｉＧｅ合金層を減圧ＣＶＤ法によってエピタキシャル成長させておいてもよい。
【００２４】
（工程３：図５参照）  次に、リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン膜５およびＳｉＧｅ合金層４の不要な部分を除去する。
【００２５】
（工程４：図６参照）  減圧ＣＶＤ法により、１×１０２０ｃｍ−３程度以上のｎ型不純物をドーピングした多結晶シリコン膜７を成膜し、さらに、シリコン窒化膜８を成膜する。ｎ型不純物としては、例えば、砒素（Ａｓ）又は燐（Ｐ）を用いる。多結晶シリコン膜７の膜厚は、１００ｎｍから３００ｎｍ程度とし、シリコン窒化膜８の膜厚は、５０ｎｍから２００ｎｍ程度とする。
（工程５：図７参照）  リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン窒化膜８、多結晶シリコン膜７、シリコン膜５の順にエッチング加工する。このとき、ドライエッチングは、シリコン膜５を完全に除去するまで行わず、ＳｉＧｅ合金層４上の全面に一部が残存する状態で終了させる。この結果、シリコン膜５は断面凸状の形状７０に仕上がることになる。この際、多結晶シリコン膜７は、エミッタ電極となる多結晶シリコン膜７ａと、ＳｉＧｅ合金層４とシリコン膜５の周囲に多結晶シリコン膜からなる側壁膜７ｂとして加工される。
【００２６】
（工程６：図８参照）  ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、シリコン窒化膜８、多結晶シリコン膜７ａ、及びシリコン膜５の凸部の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜９を形成する。さらに、シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は約１００ｎｍから４００ｎｍ程度である。
【００２７】
（工程７：図９参照）  イオン注入法を用いてホウ素（Ｂ）をイオン注入した後、熱処理による活性化を行い、ｐ＋拡散層１０を形成する。イオン注入条件は、例えばＢＦ２を１ｋｅＶから３０ｋｅＶの加速エネルギーで、１×１０１４ｃｍ−２から５×１０１５ｃｍ−２の注入量とする。この注入条件では、多結晶シリコン膜７ａ上に存在する約１００ｎｍの膜厚のシリコン窒化膜８をイオンが通過しないため、多結晶シリコン膜７ａにホウ素が注入されることはない。
【００２８】
（工程８：図１参照）  次に、熱処理を行って、多結晶シリコン膜７ａのｎ型不純物をシリコン膜５の中に拡散させ、ｎ型拡散層６を形成する。この結果、エミッタ−ベース接合がシリコン膜５内に形成される。熱処理は、ＲＴＡ装置を用いて、１０５０℃程度の熱処理を５秒〜３０秒間程度行う。
【００２９】
ここで、シリコン膜５内に形成されるエミッタ層（ｎ型拡散層）６は、多結晶シリコン膜７ａからのｎ型不純物の拡散によって形成されるが、拡散は深さ方向だけでなく横方向へも進むため、有効なエミッタ幅は多結晶シリコン膜７ａの幅よりも広くなることがある。しかしながら、本発明の第１実施形態では、エミッタ層（ｎ型拡散層６）とエミッタ電極（多結晶シリコン膜７ａ）との接触面５０が側壁膜９の下面６０より上方に位置しているため、側壁膜９が拡散障壁となりｎ型拡散層６の横方向への拡散が抑えられる。このため、エミッタ層の寸法幅が微細化される。
【００３０】
最後に、特に図示しないが、シリコン窒化膜８を除去した後、多結晶シリコン膜７ａおよびｐ＋拡散層１０の上に、コバルト（Ｃｏ）またはチタン（Ｔｉ）を形成し、熱処理を行ってコバルトシリサイド膜またはチタンシリサイド膜を形成する。次に、プラズマＴＥＯＳ膜等の層間絶縁膜を半導体基板の表面に堆積させ、ＮＰＮトランジスタのコレクタ電極部、ベース電極部、及びエミッタ電極部のコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層を形成し、ＮＰＮトランジスタを有するバイポーラトランジスタを製造することができる。
（第２実施形態）
図１０は、本発明の第２実施形態によるＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図である。第１実施形態と異なる箇所は、ｎ型拡散層６の下面がＳｉＧｅ合金層の中に設けられていることである。尚、シリコン膜５ａは本発明の「第２の領域」およびｎ型拡散層６ａは本発明の「第１の領域」の一例である。
【００３１】
ｎ型拡散層６ａの下面がＳｉＧｅ合金層４の中に達していることより、ＳｉＧｅ合金層４に達していない場合に比べて、エミッタ層として機能するｎ型拡散層６ａの下面からコレクタ層２までの距離が短くなり、エミッタ層側からコレクタ層に流れる電子の移動時間を短縮することができ、高速動作するトランジスタを形成できる。したがって、より高性能な半導体装置を提供することができる。
【００３２】
本発明の第２実施形態による半導体装置を製造するには、第１実施形態の工程２において、減圧ＣＶＤ法によりシリコン膜５ａを３０ｎｍ程度形成し、工程８において、ＲＴＡ装置を用いて１０５０℃程度の熱処理を５秒間程度行う。このようにすることで、多結晶シリコン膜７ａのｎ型不純物は、コレクタ層２側に向かって４０ｎｍ程度拡散するため、膜厚３０ｎｍ程度のシリコン膜５ａを通過し、ＳｉＧｅ合金層４内に達する。この結果、ｎ型拡散層６ａの下面（エミッタ−ベース接合部）がＳｉＧｅ合金層４の中に達していない場合（ｎ型拡散層６ａの下面がシリコン膜５ａの中にある場合）に比べて、エミッタ注入効率が大きく、より高い電流増幅率を得ることができる。これは、ｎ型拡散層６ａの下面がＳｉＧｅ合金層４の中にある場合に、ＳｉＧｅ合金層のバンドギャップがシリコン膜のバンドギャップより狭いことにより、ｎ型拡散層６ａの下面がシリコン膜５ａの中にある場合に比べてエミッタ層からベース層へ注入される電子に対する障壁の高さが小さくなるためである。これにより、エミッタ層からベース層へ注入される電子に対する障壁の高さを、ベース層からエミッタ層に注入される正孔に対する障壁の高さよりもさらに小さくすることができるため、エミッタ注入効率を大きくすることができ、より高い電流増幅率を実現することができる。したがって、より高性能な半導体装置を提供することができる。
【００３３】
以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、種々のバイポーラトランジスタに適用することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１実施形態に係る半導体装置を説明するための断面図である。
【図２】本発明の第１実施形態に係る半導体装置を説明するための部分拡大図である。
【図３】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図４】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図５】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図６】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図７】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図８】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図９】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１０】本発明の第２実施形態に係る半導体装置を説明するための断面図である。
【図１１】従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための断面図である。
【図１２】従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための部分拡大図である。
【符号の説明】
【００３５】
１  ｐ型シリコン基板
２  コレクタ層（エピタキシャル層）
３  素子分離領域（ＳＴＩ）
４  シリコンゲルマニウム（ＳｉＧｅ）合金層
５  シリコン膜
６  ｎ型拡散層（エミッタ層）
７、７ｂ  多結晶シリコン膜
７ａ  ｎ型拡散層（エミッタ層）
８  シリコン窒化膜
９  シリコン酸化膜からなる側壁膜（サイドウォール）
１０  ｐ＋拡散層
５０  ｎ型拡散層（エミッタ層）とｎ型拡散層（エミッタ層）の界面
６０  側壁膜の下面
７０  凸状に形成されたシリコン膜の凸部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006054409.tif 000009
【図８】
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【図９】
2006054409.tif 000011
【図１０】
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【図１１】
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【図１２】
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