(57)【要約】【課題】  本発明は耐圧ＤＲＡＭセルに用いられるトレンチキャパシタ部において、キャパシタ間の耐圧向上及びリーク電流の抑制が可能な構造及びその製造方法を提供することを目的とする。【解決手段】  半導体基板内に形成されたトレンチ部内の半導体基板表面に形成されたプレート電極、トレンチ部内に形成されたキャパシタ絶縁膜及び上部電極、トレンチ部に隣接する半導体基板上に形成されたパッドシリコン酸化膜を含むトレンチキャパシタ部において、パッドシリコン酸化膜の側壁部を窒化膜によって覆うことにより、キャパシタ間の耐圧向上及びリーク電流の抑制を得る。【選択図】  図１０
2006294758.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成されたトレンチ部と、
前記トレンチ部内の半導体基板表面に形成されたプレート電極と、
前記トレンチ部内に形成されたキャパシタ絶縁膜及び上部電極と、
前記トレンチ部に隣接する半導体基板上に形成されたパッドシリコン酸化膜とを
含むトレンチキャパシタを有する半導体装置であって、
前記パッドシリコン酸化膜の側壁部が窒化膜によって覆われていることを特徴とするトレンチキャパシタを有する半導体装置。
【請求項２】
半導体基板上にパッド酸化膜を形成する工程と、
前記パッド酸化膜をパターニングする工程と、
パターニングされた前記パッド酸化膜の下の前記半導体基板の表面領域に挟まれた前記半導体基板にトレンチ部を形成する工程と、
前記トレンチ部内の前記半導体基板の表面及び側面領域にプレート電極を形成する工程と、
前記プレート電極が形成されたトレンチ部内の前記半導体基板表面及び側面上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜を覆うように、前記トレンチ部内に埋込電極膜を形成する工程と、
前記キャパシタ絶縁膜及び前記埋込電極膜を所定の深さまで除去し、前記パッド酸化膜の側壁を露出させる工程と、
露出した前記パッド酸化膜の側壁を窒化する工程と、
前記埋込電極膜上に更に上部電極を形成する工程とを
含むことを特徴とするトレンチキャパシタを有する半導体装置の製造方法。
【請求項３】
前記パッド酸化膜の側壁を窒化する方法として、ラジカル窒化法或いはプラズマ窒化法のいずれか一方を用いることを特徴とする請求項２に記載のトレンチキャパシタを有する半導体装置の製造方法。
【請求項４】
半導体基板上にパッド酸化膜を形成する工程と、
前記パッド酸化膜をパターニングする工程と、
パターニングによって露出した前記パッド酸化膜の側壁を窒化する工程と、
パターニングされた前記パッド酸化膜の下の前記半導体基板の表面領域に挟まれた前記半導体基板にトレンチ部を形成する工程と、
前記トレンチ部内の前記半導体基板の表面及び側面領域にプレート電極を形成する工程と、
前記プレート電極が形成されたトレンチ部内の前記半導体基板表面及び側面上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜を覆うように、前記トレンチ部内に埋込電極膜を形成する工程と、
前記埋込電極膜上に更に上部電極を形成する工程とを
含むことを特徴とするトレンチキャパシタを有する半導体装置の製造方法。
【請求項５】
前記パッド酸化膜の側壁を窒化する方法として、ラジカル窒化法或いはプラズマ窒化法のいずれか一方を用いることを特徴とする請求項４に記載のトレンチキャパシタを有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミックランダムアクセスメモリセルに用いられるトレンチキャパシタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化に伴い、最小加工寸法の微細化と共に、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセル面積の微細化も急激に進んでいる。それに従って、ＤＲＡＭセルにおけるキャパシタ面積は非常に小さくなってきている。メモリセル面積が小さくなるとキャパシタ容量（蓄積容量Ｃｓ）も小さくなるが、キャパシタ容量はセンス感度、ソフトエラー、回路ノイズ等の点からある一定値以上の値が必要となる。これを解決する方法として、キャパシタを３次元的に形成して小さなセル面積でキャパシタ表面積をできるだけ大きくしてキャパシタ容量を得ることが提案され、その一つとして、半導体基板にトレンチ部として、深い穴を形成し、その穴の側面にキャパシタを形成するトレンチキャパシタ法が検討されている。
【０００３】
しかし、メモリセルが微細化され、トレンチキャパシタ間の間隔が狭くなるに従って、隣接するキャパシタ間、或いはメモリセルを構成するトランジスタとキャパシタとの間で、リーク電流が発生するという問題がある。これに対し、例えば、寄生的に生成されるリーク電流を防止するように不純物導入等の製造工程に工夫が加えられている（例えば、特許文献１参照。）。
【０００４】
しかし、リーク電流の発生原因は、他にも存在するため、更なる対策を必要とされている。例えば、キャパシタ間の絶縁のために、半導体基板上にパッド酸化膜が形成されている。トレンチキャパシタを形成する他の工程との関連で以下に述べるように、そのパッド酸化膜の一部がエッチングされ、トレンチキャパシタ間の絶縁が不十分になるという現象が微細化と共に顕著になってきている。
【０００５】
トレンチキャパシタの形成工程は、例えばパッド酸化膜を形成後、半導体基板にトレンチ部を形成する。その後、トレンチ部のなかの半導体基板に不純物を拡散してプレート電極を形成し、更にトレンチ部のなかの半導体基板表面に、シリコン酸化膜等のキャパシタ絶縁膜を形成する。その後、電極部の形成のため、例えばシリコン膜及びシリコン酸化膜の生成と剥離を繰り返して行う。この繰り返し工程の中で、先に述べたパッド酸化膜の一部がエッチングされる。
【特許文献１】特開平１１−１６８１９０号公報  （第７ページ、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明はＤＲＡＭセルに用いられるトレンチキャパシタにおいて、キャパシタ間の耐圧向上及びリーク電流の抑制が可能な構造及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様は、半導体基板と、前記半導体基板内に形成されたトレンチ部と、前記トレンチ部内の半導体基板表面に形成されたプレート電極と、前記トレンチ部内に形成されたキャパシタ絶縁膜及び上部電極と、前記トレンチ部に隣接する半導体基板上に形成されたパッドシリコン酸化膜とを含むトレンチキャパシタを有する半導体装置であって、前記パッドシリコン酸化膜の側壁部が窒化膜によって覆われていることを特徴とする。
【０００８】
また、本発明の第２の態様は、トレンチキャパシタを有する半導体装置の製造方法として、半導体基板上にパッド酸化膜を形成する工程と、前記パッド酸化膜をパターニングする工程と、パターニングされた前記パッド酸化膜の下の前記半導体基板の表面領域に挟まれた前記半導体基板にトレンチ部を形成する工程と、前記トレンチ部内の前記半導体基板の表面及び側面領域にプレート電極を形成する工程と、前記プレート電極が形成されたトレンチ部内の前記半導体基板表面及び側面上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜を覆うように、前記トレンチ部内に埋込電極膜を形成する工程と、前記キャパシタ絶縁膜及び前記埋込電極膜を所定の深さまで除去し、前記パッド酸化膜の側壁を露出させる工程と、露出した前記パッド酸化膜の側壁を窒化する工程と、前記埋込電極膜上に更に上部電極を形成する工程とを含むことを特徴とする。
【０００９】
また、本発明の第３の態様は、トレンチキャパシタを有する半導体装置の製造方法として、半導体基板上にパッド酸化膜を形成する工程と、前記パッド酸化膜をパターニングする工程と、パターニングによって露出した前記パッド酸化膜の側壁を窒化する工程と、パターニングされた前記パッド酸化膜の下の前記半導体基板の表面領域に挟まれた前記半導体基板にトレンチ部を形成する工程と、前記トレンチ部内の前記半導体基板の表面及び側面領域にプレート電極を形成する工程と、前記プレート電極が形成されたトレンチ部内の前記半導体基板表面及び側面上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜を覆うように、前記トレンチ部内に埋込電極膜を形成する工程と、前記埋込電極膜上に更に上部電極を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、トレンチキャパシタにおけるパッド酸化膜の側壁に比較的緻密な窒化膜を形成することにより、キャパシタ間の耐圧向上及びリーク電流の抑制が可能な構造を得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１２】
図１乃至図１０は、本発明の第１の実施例に係わるトレンチキャパシタを有する半導体装置の製造方法を工程順に示す。また、図１０は、本発明の第１の実施例に係わるトレンチキャパシタを有する半導体装置におけるトレンチキャパシタ部を示す。なお、本実施例は、トレンチキャパシタを有するＤＲＡＭセルを含む半導体装置を構成している。
【００１３】
図１に示すように、半導体基板として、例えばＰ型のシリコン基板１０を準備する。次に、例えばイオン注入法とその後の熱処理を用い、シリコン基板１０のなかに、Ｎ型不純物層１１を埋め込む。更に、シリコン基板１０の表面にシリコン酸化膜からなるパッド酸化膜１２を、例えば熱酸化法により厚さ８ｎｍ程度形成する。続いて、パッド酸化膜１２の上面にシリコン窒化膜１３を、例えばＣＶＤ法により厚さ２２ｎｍ程度形成する。さらに、例えば有機金属をＣＶＤ法のソースガスとして用い、シリコン窒化膜１３の上面にマスク用シリコン酸化膜１４を、例えば厚さ２００ｎｍ程度形成する。
【００１４】
次に、フォトリソグラフィ法及びドライエッチング法を用い、図２に示すように、トレンチ部開口のためのマスクパターンを形成する。例えばＲＩＥによる異方性エッチングによって、マスク用シリコン酸化膜１４を所定の形状にエッチングして、更にシリコン窒化膜１３、パッド酸化膜１２をエッチングし、シリコン基板１０の上面の一部を露出させる。
【００１５】
次に、図３に示すように、マスク用シリコン酸化膜１４をマスクとして異方性ドライエッチングにより、シリコン基板１０をエッチングする。これにより、例えば、深さ8乃至９μｍ程度のトレンチ部１５が形成される。
【００１６】
次に、図４に示すように、シリコン基板１０と反対の導電型不純物を含むシリコン酸化膜、例えば砒素添加シリコン酸化膜１６を、例えばＣＶＤ法により厚さ３０ｎｍ程度形成し、更にレジスト膜１７をトレンチ部１５に埋め込むように、スピンコート法を用いて塗布する。
【００１７】
次に、所定の深さまでレジスト膜１７を除去した後に露出している砒素添加シリコン酸化膜１６を、例えば弗酸系或いは弗化アンモニウム系の水溶液を用いて除去する。更に、レジスト膜１６を、例えば酸素灰化法により除去する。更に、図５に示すように、トレンチ部の開口部分全面を含んで、例えば絶縁膜であるシリコン酸化膜からなる保護膜１８をＣＶＤ法により形成し、砒素添加シリコン酸化膜１６を含むトレンチ部１５の内壁面を厚さ２０乃至２５ｎｍ程度被覆する。続いて、例えば９００℃で熱処理を実施し、砒素を、砒素添加シリコン酸化膜１６からシリコン基板１０内に拡散させることにより、プレート電極１９を埋め込むように形成する。
【００１８】
次に、保護膜１８を、例えば弗酸系或いは弗化アンモニウム系の水溶液でエッチングして除去する。続いて、砒素添加シリコン酸化膜１６を、例えば弗酸系或いは弗化アンモニウム系の水溶液でエッチングして除去することにより、プレート電極形成工程を終了する。
【００１９】
次に、図６に示すように、トレンチ部１５の内壁を含むシリコン基板１０の全面に、キャパシタ絶縁膜２０として、例えばＣＶＤ法によりシリコン窒化膜とシリコン酸化膜との複合膜を厚さ５ｎｍ程度形成する。なお、キャパシタ絶縁膜２０としては、比誘電率が８以上の高誘電体膜、例えばタンタル酸化膜、ハフニウム酸化膜、チタン酸化膜等であっても良い。更に、例えばＣＶＤ法により、導電型不純物を添加した多結晶シリコン膜からなる第１の導電膜２１をトレンチ部１５に埋込電極膜として形成する。
【００２０】
次に、図７に示すように、トレンチ部１５に埋め込まれた第１の導電膜２１を所定の深さまで、例えばＲＩＥ法によりエッチングして、除去する。続いて、露出したキャパシタ絶縁膜２０を除去する。更に、半導体基板１０を４００℃乃至６００℃に加熱し、ラジカル窒化法を用いて、パッド酸化膜１２の側壁を窒化し、第１の窒化膜２２を１乃至２ｎｍ程度形成する。この時、露出したシリコン基板１０の側壁及び第１の導電膜２１の表面もそれぞれ窒化され、第２の窒化膜２３及び第３の窒化膜２３ａも形成される。
【００２１】
第１の窒化膜２は非常に薄いが、その密度は緻密なため、耐エッチング性に優れている。従って、パッド酸化膜１２の側壁に形成された第１の窒化膜２２は、このあと更に実施される工程であるシリコン酸化膜のエッチング工程において、パッド酸化膜１２の横方向への食い込みエッチングを防止する。従来の工程では、パッド酸化膜１２において発生した横方向への食い込み後、導電膜の形成工程において、その食い込み部に導電膜が入り込み、パッド酸化膜１２の両側壁から入り込んだ導電膜によるショート或いはリーク電流が発生する現象がみられた。
【００２２】
しかし、本実施例に示すように、ラジカル窒化法を用いてパッド酸化膜１２の側壁を窒化し、第１の窒化膜２２を形成することにより、側壁部が保護され、パッド酸化膜１２の横方向への食い込みエッチングを防ぐ。
【００２３】
次に、図８に示すように、ＣＶＤ法を用いてシリコン酸化膜２４を形成する。その後、シリコン基板１０の側壁部にシリコン酸化膜２４が残存するようにＲＩＥ法によって異方性エッチングを行い、第１の導電膜２１上の第３の窒化膜２３ａ及びシリコン酸化膜２４を除去する。続いて例えばＣＶＤ法により、導電型不純物を添加した多結晶シリコン膜からなる第２の導電膜をトレンチ部の上部に埋め込むようにシリコン基板１０の全面に形成する。
【００２４】
続いて、図９に示すように、第２の導電膜２５をエッチバックし、第２の導電膜２５をトレンチ部の上部内に埋め込む。続いて、側壁に残存するシリコン酸化膜２４をウェットエッチング法或いはＣＤＥ法によりエッチングした後、更に、例えばＣＶＤ法により、図１０に示すように、導電型不純物を添加した多結晶シリコン膜からなる第３の導電膜２６を形成し、再度エッチバックを行うことによって上部電極を形成する。これにより、キャパシタ形成工程を終了する。
【００２５】
更に、トランジスタ形成工程、多層配線形成工程を経て、トレンチキャパシタを有する半導体装置（図示せず）を完成させる。
【００２６】
本実施例に示すように、ラジカル窒化法を用いてパッド酸化膜１２の側壁を窒化し、窒化膜２２を形成することにより、側壁部が保護され、その後のエッチングによるパッド酸化膜１２の横方向への食い込みエッチングを防ぐ。これにより、微細化に対応した素子特性を有するＤＲＡＭメモリセルを含む半導体装置を製造することができる。
【００２７】
また、トレンチキャパシタを有する半導体装置においても、トレンチ部の上部電極間の耐圧を向上させると共に、リーク電流の発生を防止することができる。
【実施例２】
【００２８】
図１１乃至図２０は、本発明の第２の実施例に係わるトレンチキャパシタを有する半導体装置の製造方法を示す。また、図２０は、本発明の第２の実施例に係わるトレンチキャパシタを有する半導体装置におけるトレンチキャパシタ部を示す。なお、本実施例は、トレンチキャパシタを有するＤＲＡＭセルを含む半導体装置を構成している点においては、基本的に第１の実施例と同じである。第１の実施例と異なる点は、製造方法における第１の窒化膜の形成工程を比較的前段階に設置している点にある。なお、第１の実施例と同一の部分には同一符号を付け、その説明も簡略化した。
【００２９】
図１1に示すように、半導体基板として、例えばＰ型のシリコン基板１０を準備する。次に、例えばイオン注入法とその後の熱処理を用い、シリコン基板１０のなかに、Ｎ型不純物層１１を埋め込む。更に、シリコン基板１０の表面にシリコン酸化膜からなるパッド酸化膜１２を、例えば熱酸化法により厚さ８ｎｍ程度形成する。続いて、パッド酸化膜１２の上面にシリコン窒化膜１３を、例えばＣＶＤ法により厚さ２２ｎｍ程度形成する。更に、シリコン窒化膜１３の上面にマスク用シリコン酸化膜１４を、例えば厚さ２００ｎｍ程度形成する。
【００３０】
次に、フォトリソグラフィ法及びドライエッチング法を用い、図１２に示すように、トレンチ部開口のためのマスクパターンを形成する。異方性エッチングによって、マスク用シリコン酸化膜１４を所定の形状にエッチングして、更にシリコン窒化膜１３、パッド酸化膜１２をエッチングし、シリコン基板１０の上面の一部を露出させる。
【００３１】
更に、半導体基板１０を４００℃乃至６００℃に加熱し、プラズマ窒化法を用いて、パッド酸化膜１２の側壁を窒化し、第１の窒化膜２７を１乃至２ｎｍ程度形成する。この時、マスク用シリコン酸化膜１４の表面及び露出したシリコン基板１０の表面もそれぞれ窒化され、第４の窒化膜２８及び第５の窒化膜２９が形成される。なお、第１の窒化膜２７の形成は、後述するトレンチ部の形成後に行っても良い。
【００３２】
第１の窒化膜２７は非常に薄いが、その密度は緻密なため、耐エッチング性に優れている。従って、パッド酸化膜１２の側壁に形成された第１の窒化膜２７は、このあと更に実施される工程であるシリコン酸化膜のエッチング工程において、パッド酸化膜１２の横方向への食い込みエッチングを防止する。従来の工程では、パッド酸化膜１２において発生した横方向への食い込み後、導電膜の形成工程において、その食い込み部に導電膜が入り込み、パッド酸化膜１２の両側壁から入り込んだ導電膜によるショート或いはリーク電流が発生する現象がみられた。
【００３３】
しかし、本実施例に示すように、プラズマ窒化法を用いてパッド酸化膜１２の側壁を窒化し、第１の窒化膜２７を形成することにより、側壁部が保護され、パッド酸化膜１２の横方向への食い込みエッチングを防ぐ。
【００３４】
次に、図１３に示すように、マスク用シリコン酸化膜１４をマスクとして異方性ドライエッチングにより、シリコン基板１０をエッチングする。これにより、例えば、深さ8乃至９μｍ程度のトレンチ部１５が形成される。
【００３５】
次に、図１４に示すように、シリコン基板１０と反対の導電型不純物を含むシリコン酸化膜、例えば砒素添加シリコン酸化膜１６を、例えばＣＶＤ法により厚さ３０ｎｍ程度形成し、更にレジスト膜１７をトレンチ部１５に埋め込むように、スピンコート法を用いて塗布する。
【００３６】
次に、所定の深さまでレジスト膜１７を除去した後に露出している砒素添加シリコン酸化膜１６を、例えば弗酸系或いは弗化アンモニウム系の水溶液を用いて除去する。更に、図１５に示すように、レジスト膜１６を、例えば酸素灰化法により除去する。更に、トレンチ部の開口部分全面を含んで、例えば絶縁膜であるシリコン酸化膜からなる保護膜１８をＣＶＤ法により形成し、砒素添加シリコン酸化膜１６を含むトレンチ部１５の内壁面を厚さ２０乃至２５ｎｍ程度被覆する。続いて、例えば９００℃で熱処理を実施し、砒素を、砒素添加シリコン酸化膜１６からシリコン基板１０内に拡散させることにより、プレート電極１９を埋め込むように形成する。
【００３７】
次に、保護膜１８を、例えば弗酸系或いは弗化アンモニウム系の水溶液でエッチングして除去する。続いて、砒素添加シリコン酸化膜１６を、例えば弗酸系或いは弗化アンモニウム系の水溶液でエッチングして除去することにより、プレート電極形成工程を終了する。
【００３８】
次に、図１６に示すように、トレンチ部１５の内壁を含むシリコン基板１０の全面に、キャパシタ絶縁膜２０として、例えばＣＶＤ法によりシリコン窒化膜とシリコン酸化膜との複合膜を厚さ５ｎｍ程度形成する。なお、キャパシタ絶縁膜２０としては、比誘電率が８以上の高誘電体膜、例えばタンタル酸化膜、ハフニウム酸化膜、チタン酸化膜等であっても良い。更に、例えばＣＶＤ法により、導電型不純物を添加した多結晶シリコン膜からなる第１の導電膜２１をトレンチ部１５に埋込電極膜として形成する。
【００３９】
次に、図１７に示すように、トレンチ部１５に埋め込まれた第１の導電膜２１を所定の深さまで、例えばＲＩＥ法によりエッチングして、除去する。続いて、露出したキャパシタ絶縁膜２０を除去する。
【００４０】
次に、図１８に示すように、ＣＶＤ法を用いてシリコン酸化膜２４を形成する。その後、シリコン基板１０の側壁部にシリコン酸化膜２４が残存するようにＲＩＥ法によって異方性エッチングを行う。続いて例えばＣＶＤ法により、導電型不純物を添加した多結晶シリコン膜からなる第２の導電膜２５をトレンチ部の上部に埋め込むようにシリコン基板１０の全面に形成する。
【００４１】
続いて、図１９に示すように、第２の導電膜２５をエッチバックし、第２の導電膜２５をトレンチ部の上部内に埋め込む。続いて、側壁に残存するシリコン酸化膜２４をウェットエッチング法によりエッチングした後、更に、例えばＣＶＤ法により、図２０に示すように、導電型不純物を添加した多結晶シリコン膜からなる第３の導電膜２６を形成し、再度エッチバックを行うことによって上部電極を形成する。これにより、キャパシタ形成工程を終了する。
【００４２】
更に、トランジスタ形成工程、多層配線形成工程を経て、トレンチキャパシタを有する半導体装置（図示せず）を完成させる。
【００４３】
本実施例に示すように、プラズマ窒化法を用いてパッド酸化膜１２の側壁を窒化し、窒化膜２７を形成することにより、側壁部が保護され、その後のエッチングによるパッド酸化膜１２の横方向への食い込みエッチングを防ぐ。これにより、微細化に対応した素子特性を有するＤＲＡＭメモリセルを含む半導体装置を製造することができる。
【００４４】
また、トレンチキャパシタを有する半導体装置においても、トレンチ部の上部電極間の耐圧を向上させると共に、リーク電流の発生を防止することができる。
【００４５】
更に、本実施例は全体工程の比較的前段階で行うため、パッド酸化膜１２の側壁を保護する効果が大きい。
【００４６】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００４７】
例えば、第１の窒化膜はラジカル窒化法、プラズマ窒化法の他に、比較的緻密な薄膜を形成できる方法であればイオンアシスト窒化法、或いは電子ビーム励起プラズマ法等を用いても良い。
【００４８】
また、トレンチキャパシタ形成工程は、実施例として示した以外にも種々変形例があり、第１の窒化膜を形成する段階もそれに応じて選択すれば良い。
【００４９】
また、埋込電極膜としては、不純物ドーピングした多結晶シリコン膜の他に、不純物ドーピングしたアモルファスシリコン膜、更にタングステン、チタン、ニッケル、コバルト、モリブデン、タンタル等の金属膜、或いはそれらのシリサイド膜、例えば、タングステンシリサイド膜、チタンシリサイド膜等であっても良い。但し、金属膜、シリサイド膜を用いる場合、熱処理条件等はそれらの、金属膜、シリサイド膜に対応して、例えば低温化する必要がある。また、エッチングの際の薬液等についても注意を払って適切な条件を示すものを選択する必要がある。
【図面の簡単な説明】
【００５０】
【図１】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面の模式図。
【図２】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面の模式図。
【図３】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面の模式図。
【図４】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面の模式図。
【図５】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面の模式図。
【図６】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面の模式図。
【図７】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面の模式図。
【図８】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面の模式図。
【図９】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面の模式図。
【図１０】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面の模式図。
【図１１】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面の模式図。
【図１２】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面の模式図。
【図１３】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面の模式図。
【図１４】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面の模式図。
【図１５】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面の模式図。
【図１６】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面の模式図。
【図１７】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面の模式図。
【図１８】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面の模式図。
【図１９】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面の模式図。
【図２０】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面の模式図。
【符号の説明】
【００５１】
１０  シリコン基板
１１  Ｎ型不純物層
１２  パッド酸化膜
１３  シリコン窒化膜
１４  マスク用シリコン酸化膜
１５  トレンチ部
１６  砒素添加シリコン酸化膜
１７  レジスト膜
１８  保護膜
１９  プレート電極
２０  キャパシタ絶縁膜
２１  第１の導電膜
２２、２７  第１の窒化膜
２３  第２の窒化膜
２３ａ、２９  第３の窒化膜
２４  シリコン酸化膜
２５  第２の導電膜
２６  第３の導電膜
２８  第４の窒化膜
２９  第５の窒化膜
３０  トレンチキャパシタ
【図１】
2006294758.tif 000003
【図２】
2006294758.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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