(57)【要約】【課題】  半導体ウェハ１枚当たりから得られるチップ収量が改善された半導体装置の製造方法を提供する。【解決手段】  本発明の半導体装置の製造方法は、シリコン基板１０周縁の略帯状の第１領域３４を除く第２領域３５において、シリコン基板１０の表面領域にシリサイド層１２を形成する工程と、  シリコン基板１０全面に絶縁膜１４を形成する工程と、  絶縁膜１４上にレジスト膜１５を形成し、次いでレジスト膜１５を露光工程により開口してパターンを形成する工程と、  前記パターンが形成されたレジスト膜１５をマスクとして、絶縁膜１４を選択的にエッチングする工程と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板周縁の略帯状の第１領域を除く第２領域において、前記シリコン基板の表面領域にシリサイド層を形成する工程と、
前記シリコン基板全面に絶縁膜を形成する工程と、
前記絶縁膜上にレジスト膜を形成し、次いで前記レジスト膜を露光工程により開口してパターンを形成する工程と、
前記パターンが形成されたレジスト膜をマスクとして、前記絶縁膜を選択的にエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記絶縁膜を選択的にエッチングする工程の後に、
前記第２領域の前記シリコン基板上に、金属膜を形成するための核膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記核膜を形成する工程が、
前記核膜の周縁方向端部を前記シリサイド層の周縁方向端部よりも径方向外側に位置するように形成する工程であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項２乃至３のいずれかに記載の半導体装置の製造方法において、
前記核膜を形成する工程の後に、
前記シリコン基板上の全面に金属膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置の製造方法において、
前記シリコン基板全面に絶縁膜を形成する工程の前に、
前記第２領域の前記シリコン基板の表面領域に、埋込絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４乃至５のいずれかに記載の半導体装置の製造方法において、
前記金属膜は、タングステン膜であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置の製造方法において、
前記シリサイド層は、コバルトシリサイド層であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法としては特許文献１に記載されたものがある。同文献には、シリコン基板上の絶縁膜にコンタクトホールを設け、そのコンタクトホール内にタングステン膜を埋め込む技術が記載されている（例えば、特許文献１参照）。
【特許文献１】特開平１１−３３００５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１に記載の半導体装置の製造方法においては、半導体ウェハ１枚当たりから得られるチップ収量に改善すべき点があった。
【０００４】
以下、本発明が解決しようとする課題について、図面を用いて詳細に説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【０００５】
図６乃至７は、半導体装置の製造方法を示す工程断面図である。
【０００６】
まず、シリコン基板１１０の表面領域にシリサイド層１１２を形成する。そして、シリサイド層１１２上に、絶縁膜１１４を形成する（図６（ａ））。つづいて、絶縁膜１１４上にレジスト膜１1５を形成し、露光工程により開口部を形成する。このとき、図６（ｂ）に示すように、核膜未形成領域１３８において、レジスト膜１１５に開口部１１５ａが形成される場合がある。後述する工程においては、核膜未形成領域１３８において、レジスト膜１１５に開口部１１５ａが形成された場合を例に説明する。尚、核膜未形成領域１３８とは、シリコン基板１１０において、後述する金属膜１２４を形成するための核膜１２０が設けられない領域を意味する。
【０００７】
次いで、レジスト膜１１５をマスクとして絶縁膜１１４をエッチングし、凹部１１６を形成する。凹部１１６の底部には、シリサイド層１１２表面が露出している（図６（ｃ））。そして、レジスト膜１１５を除去し、次いで、凹部１１６の内壁を覆うとともに絶縁膜１１４を覆うようにバリアメタル膜１１８を形成する（図６（ｄ））。そして、バリアメタル膜１１８上に、核膜１２０を形成する。具体的には、ＣＶＤ装置（不図示）の成長チャンバー内において、核膜１２０を形成する（図７（ｅ））。この成長チャンバー内にはシャドーリングが設置されており、このシャドーリングにより核膜１２０が成膜されない核膜未形成領域１３８が形成される。核膜未形成領域１３８は、例えばウェハ外周縁から内径方向に約数ｍｍの領域である。
【０００８】
次いで、ＣＶＤ法により金属膜１２４を形成する。金属膜１２４は、凹部１１６を埋め込むとともに、核膜１２０およびバリアメタル膜１１８の上に形成される（図７（ｆ））。
【０００９】
その後、凹部１１６の外部における、バリアメタル膜１１８と核膜１２０と金属膜１２４とを除去し、バリアメタル膜１１８ａおよび金属膜１２４ａを凹部１１６内にのみ残し、導電プラグを形成する。さらに、所定の工程を行うことにより半導体装置が形成される。
【００１０】
しかしながら、上記工程においてシリサイド層１１２を介して導電プラグとシリコン基板１１０とが接しており、シリコン基板１１０の劣化を促進し、半導体ウェハ１枚当たりから得られるチップ収量が低下する傾向があった。一方、図８に示すように、凹部１１６内に核膜１２０が形成されると、シリコン基板１１０の劣化が緩和される。そのため、シリコン基板１１０上の全面を覆うように核膜１２０を形成すれば、シリコン基板１１０の劣化が緩和され、チップ収量が増加すると考えられる。しかしながら、シリコン基板１１０上の全面を覆うように核膜１２０を形成すると、シリコン基板１１０周縁領域のベベル部にタングステン膜等の金属膜１２４が成膜され、ＣＭＰ工程時にベベル部の金属膜１２４が剥がれることがある。そのため、シリコン基板１１０の周縁部に、核膜１２０が形成されない核膜未形成領域１３８を設ける必要がある。つまり、シリコン基板１１０の劣化を防止する観点からは、図６（ｂ）に示す露光工程において、核膜１２０が成膜されない核膜未形成領域１３８に、凹部１１５ａが形成されないようにする必要がある。
【００１１】
具体的には、まず、シリコン基板１１０上に絶縁膜１１４を形成し（図６（ａ））、次いで、絶縁膜１１４上にレジスト膜１１５を形成する。さらに、露光工程において、レチクルのショット領域を制限するブラインドショットを実施する。このブラインドショットにより、核膜未形成領域１３８において、レジスト膜１１５に凹部１１５ａが形成されない。
【００１２】
このようにして得られる半導体ウェハの上面概略図を図９に示す。図９に示すように、略帯状の核膜未形成領域１３８を有する半導体ウェハ１３０において、ブラインドショットを行うことにより、非露光チップ領域（ウェハ内のハッチング部分）１３６が形成されてしまう。そのため、露光チップ領域（ウェハ内の未ハッチング部分）１３２の面積が減少し、半導体ウェハ１枚当たりから得られるチップ収量が大幅に減少する傾向がある。
【課題を解決するための手段】
【００１３】
本発明によれば、シリコン基板周縁の略帯状の第１領域を除く第２領域において、前記シリコン基板の表面領域にシリサイド層を形成する工程と、
前記シリコン基板全面に絶縁膜を形成する工程と、
前記絶縁膜上にレジスト膜を形成し、次いで前記レジスト膜を露光工程により開口してパターンを形成する工程と、
前記パターンが形成されたレジスト膜をマスクとして、前記絶縁膜を選択的にエッチングする工程と、
を含む半導体装置の製造方法を提供することができる。
本発明の半導体装置の製造方法において、シリコン基板周縁に、シリサイド層が形成されていない第１領域を形成している。そのため、第１領域において凹部が形成されても、シリサイド層を介して導電プラグとシリコン基板とが接することがなく、シリコン基板の劣化が防止され、半導体ウェハ１枚当たりから得られるチップ収量が増加し、さらに電気的信頼性が向上した半導体装置が得られる。
【発明の効果】
【００１４】
本発明の半導体装置の製造方法において、シリコン基板周縁の略帯状の第１領域において、シリサイド層が形成されない。そのため、半導体ウェハ１枚当たりから得られるチップ収量が増加するとともに、電気的信頼性が向上した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
本実施形態における半導体装置の製造方法は、シリコン基板１０周縁の略帯状の第１領域３４を除く第２領域３５において、シリコン基板１０の表面領域にシリサイド層１２を形成する工程と、シリコン基板１０全面に絶縁膜１４を形成する工程と、絶縁膜１４上にレジスト膜１５を形成し、次いでレジスト膜１５を露光工程により開口してパターンを形成する工程と、前記パターンが形成されたレジスト膜１５をマスクとして、絶縁膜１４を選択的にエッチングする工程と、を含むものである。
【００１６】
以下、本発明の第１，第２の実施形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１７】
（第１の実施形態）
以下、図１乃至２を参照しながら、第１の実施形態における半導体装置の製造方法を具体的に説明する。
【００１８】
まず、シリコン基板１０の表面領域にシリサイド層１２を形成する。シリサイド層１２としては、コバルトシリサイド層やニッケルシリサイド層等を挙げることができる。このシリサイド層１２は、従来公知の方法により形成することができる。具体的には、コバルトやニッケル等をスパッタ法によりシリコン基板１０上に堆積した後に、ランプアニールを用いてシリコン基板１０と反応させて形成することができる。シリコン基板１０の周縁部に、シリサイド層１２が形成されないようにするには、コバルトやニッケル等をスパッタ法でシリコン基板上に堆積させる際にスパッタ源のコバルト（またはニッケル）ターゲットとシリコンウェハの間にシャドーリングを設ける。このようにして、シリコン基板１０に、シリサイド層１２が形成されていない第１領域３４と、シリサイド層１２が形成された第２領域３５とが形成される。本実施形態においては、第１領域３４は、後述する金属膜２４を形成するための核膜２０が設けられない核膜未形成領域３８(例えばウェハ周縁から約３ｍｍ)を含むように、例えばウェハ周縁から約４ｍｍの範囲とすることができる。
【００１９】
つづいて、シリコン基板１０上に、従来の方法によりシリコン酸化膜やＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜等からなる絶縁膜１４を形成する（図１（ａ））。さらに、絶縁膜１４上にレジスト膜１５を形成し、通常の露光工程により開口してパターンを形成する。このとき、図１（ｂ）に示すように、シリサイド層１２が形成されていない第１領域３４において、レジスト膜１５に開口部１５ａが形成される場合がある。後述する工程においては、核膜未形成領域３８において、レジスト膜１５に開口部１５ａが形成された場合を例に説明する。尚、核膜未形成領域３８とは、シリコン基板１０において、後述する金属膜２４を形成するための核膜２０が設けられない領域を意味する。
【００２０】
次いで、レジスト膜１５をマスクとして絶縁膜１４をエッチングして凹部１６を形成する。凹部１６の底部には、シリコン基板１０表面が露出している（図１（ｃ））。
【００２１】
次に、レジスト膜１５を除去し、さらに凹部１６の内壁を覆うとともに絶縁膜１４を覆うようにバリアメタル膜１８を形成する。バリアメタル膜１８は、スパッタ法によりチタンおよび窒化チタンを堆積させて形成する（図１（ｄ））。
【００２２】
そして、バリアメタル膜１８上に金属膜２４を形成するための核膜２０を形成する（図２（ｅ））。具体的には、ＣＶＤ装置（不図示）の成長チャンバー内において、核膜２０を形成する。この成長チャンバー内にはシャドーリングが設置されており、このシャドーリングによりシリコン基板１０の周縁領域に核膜２０が成膜されない核膜未形成領域３８が形成される。このように、シリコン基板１０に核膜２０が成膜されない核膜未形成領域３８を設けることにより、シリコン基板１０の周縁領域のベベル部に金属膜２４が成膜されない。金属膜２４としてはタングステン膜を挙げることができ、ＣＭＰ工程時にベベル部のタングステンが剥がれることを防止することができる。
【００２３】
次いで、凹部１６を埋め込むとともに、核膜２０とバリアメタル膜１８とを覆うように金属膜２４を形成する（図２（ｆ））。その後、凹部１６の外部における、バリアメタル膜１８と核膜２０と金属膜２４とを除去し、バリアメタル膜１８および金属膜２４を凹部１６内にのみ残し、バリアメタル膜１８ａと金属膜２４ａとからなる導電プラグを形成する。
【００２４】
図５に、このような工程により得られる半導体ウェハ３０の概略上面図を示す。半導体ウェハ３０は、その周縁部に、核膜２０を設けていない略帯状の核膜未形成領域３８を有する。さらに、核膜未形成領域３８に囲まれた領域には、核膜２０が形成されている。半導体ウェハ３０には、チップとして用いられる露光チップ領域（ウェハ内の未ハッチング部分）３２と、チップとして用いることができない非露光チップ領域（ウェハ内のハッチング部分）３６とが形成される。非露光チップは、核膜２０を設けていない核膜未形成領域３８を含むものであり、金属膜２４が均一に成膜されずチップとして用いることができない。
【００２５】
以下、本実施形態の効果について説明する。
【００２６】
本実施形態の製造方法によれば、シリコン基板周縁の略帯状の第１領域３４において、前記シリコン基板の表面領域にシリサイド層が形成されない。そのため、本実施形態により得られた半導体ウェハ３０（図５）においては、ウェハ１枚当たりから得られるチップ収量が増加する。
【００２７】
一方、従来の半導体ウェハにおいては、シリサイド層をシリコン基板全面に形成しており、シリコン基板の周縁領域にシリサイド層の未形成領域を設けられていなかった。そのため、図６（ｂ）に示すように、核膜未形成領域１３８において、レジスト膜１１５に開口部１１５ａが形成される場合があった。この場合、シリサイド層１１２を介して導電プラグとシリコン基板１１０とが接するため、シリコン基板１１０の劣化を促進し、半導体ウェハ１枚当たりから得られるチップ収量が低下する傾向がある。また、シリコン基板１０の劣化を防止するには、ブラインドショットを行う方法がある。しかしながら、図９に示すようにブラインドショット領域は広く、露光されない多くのチップを形成してしまう。そのため、ウェハ１枚当たりから得られるチップの収量が低い。
【００２８】
これに対し、本実施形態の製造方法によれば、スパッタ源のコバルト（またはニッケル）ターゲットとシリコンウェハの間にシャドーリングを設け、コバルトやニッケル等をスパッタ法でシリコン基板上に堆積させている。このような方法によれば、シリコン基板１０に、シリサイド層１２が形成されていない第１領域３４を形成することができる。このような製造方法によれば、第１領域３４において凹部１６が形成されても、シリサイド層１２を介して導電プラグとシリコン基板１０とが接することがない。そのため、シリコン基板１０の劣化が防止され、半導体ウェハ１枚当たりから得られるチップ収量が増加する。また、ブラインドショットを行わなくても、上記効果が得られる。さらに、シリコン基板１０の劣化を効果的に抑制することができ、電気的信頼性が向上した半導体装置が得られる。
【００２９】
また、本実施形態の製造方法において、第２領域３５のシリコン基板１０上に、金属膜２４を形成するための核膜２０が形成されている。そのため、金属膜２４を形成する際にシリコン基板１０が劣化されるのを防止することができ、第１領域３４および第２領域３５を有効に利用することができ、半導体ウェハ１枚当たりから得られるチップ収量が増加する。
【００３０】
また、本実施形態の製造方法において、シリサイド層１２の周縁方向端部が核膜２０の周縁方向端部よりもシリコン基板１０の径方向内側に位置している。そのため、上述の効果が特に発揮される。つまり、絶縁膜１４に形成される凹部１６は、その底面にシリサイド層１２を露出することがない。そのため、凹部１６内に形成される金属膜２４は、バリアメタル膜１８を介してシリサイド層１２と接することがなく、ウェハ１枚当たりから得られるチップ収量が増加する。
【００３１】
また、シリサイド層１２としては、コバルトシリサイド層を用いることができ、金属膜２４としてはタングステン膜を用いることができる。本実施形態によれば、このような構成であってもシリコン基板１０の劣化を抑制することができる。
【００３２】
以下に、シリサイド層１２としてコバルトシリサイド層を用い、かつ金属膜２４としてタングステン膜を用いた場合における、シリコンアタッキング現象について説明する。図７（ｆ）に示す工程において、ＣＶＤ法によりタングステン膜を凹部１１６内に埋設する場合、ＷＦ６ガス中のフッ素が、シリコン基板１１０のシリコンと反応する。この反応により、シリコン基板１１０を浸食するシリコンアタッキング現象が発生する。このシリコンアタッキング現象を抑制するためには、ＷＦ６ガス中のフッ素とシリコン基板との反応を抑制する必要がある。そのような方法としては、バリアメタルの膜厚を充分に確保してフッ素ガスとシリコンが接触し難くする方法や、ＷＦ６ガスを流す際にシラン（ＳｉＨ４）ガスを充分に流してシリコンを充分に供給する方法等が挙げられる。しかしながら、フッ素ガスとシリコン基板との反応はコバルトシリサイドが間に介在することによりさらに促進されることが本発明者らの実験により確認されている。そのため、これらの方法によっても充分にシリコンアタッキング現象を防止することができない。
【００３３】
このシリコンアタッキング現象が発生した半導体装置の電子顕微鏡写真を図１０に示す。図１０に示す半導体ウェハは、図６乃至図７の製造方法において、金属膜１２４としてタングステン膜を用い、シリサイド層１１２としてコバルトシリサイド層を用い、バリアメタル膜１１８としてＴｉ（約３００オングストローム）とＴｉＮ（約５００オングストローム）との積層膜を用いて製造された例である。なお、タングステン膜を形成する際には、シランガスを用いなかった。このような条件で半導体装置を製造すると、シリコン基板１１０が侵食されてしまうことが確認される。シリコン基板１１０が侵食されることにより、絶縁膜１１４の直下に空乏が形成され、タングステン膜の化学的機械的研磨（ＣＭＰ）を行う際に絶縁膜１１４の剥がれが発生する。タングステン膜は、バリアメタル膜１１８を介してコバルトシリサイド層と接しているものの、バリアメタル膜１１８の膜厚は薄いため、シリコンアタッキング現象を防止することができない。
【００３４】
これに対し、本実施形態の製造方法によれば、シリサイド層１２と金属膜２４とは接しておらず、シリサイド層１２としてコバルトシリサイド層を用い、さらに金属膜２４としてはタングステンを用いたとしても、シリコンアタッキング現象を効果的に抑制することができる。
【００３５】
（第２の実施形態）
以下、図３乃至図４を参照しながら、第２の実施形態における半導体装置の製造方法を具体的に説明する。
【００３６】
第２の実施形態における半導体装置の製造方法は、第１の実施形態と異なり、シリサイド層１２が形成されていない第１領域３４において、シリコン基板１０の表面領域に埋込絶縁膜３２を形成する工程を有する。第２の実施形態における半導体装置は、この点で第１の実施形態における半導体装置と異なる。以下、埋込絶縁膜３２の形成工程について説明し、その他の部分の形成工程については説明を省略する。
【００３７】
まず、第１の実施態様と同様に、シリコン基板１０にシリサイド層１２を形成する。そして、シリコン基板１０上に、従来公知の方法により絶縁膜２６およびレジスト膜（不図示）を順に積層し、シリサイド層１２が形成されていない第１領域３４において開口部２６ａを形成する（図３（ａ））。具体的には、現像装置内に内蔵された水銀ランプを用いたウェハ周辺露光により、核膜未形成領域３８内においてレジスト膜２６に開口部２６ａを形成する。本実施形態において、核膜２０が成膜されない核膜未形成領域３８は、ウェハ外周縁から内方向に約４ｍｍである。
【００３８】
次いで、レジスト膜２６をマスクとして、シリコン基板１０をエッチングし、第１領域３４において凹部２７を形成する（図３（ｂ））。
【００３９】
そして、レジスト膜２６を除去した後、ＣＶＤ法によりシリコン基板１０上にシリコン酸化膜を形成する。つづいて、化学的機械的研磨（ＣＭＰ）法により凹部２７内にシリコン酸化膜を埋め込んで埋込絶縁膜２８を形成する（図３（ｃ））。
【００４０】
次いで、シリコン基板１０上に、シリコン酸化膜やＢＰＳＧ膜等からなる絶縁膜１４を形成する（図４（ｄ））。その後、凹部２７の底部に埋込絶縁膜２８の表面が露出するようにして、第１の実施態様と同様の工程（図１（ａ）乃至図２（ｆ））を行い、埋込絶縁膜２８の表面に到達する導電プラグを形成する（図４（ｄ）乃至（ｅ））。
【００４１】
第２実施形態の製造方法においては、レジスト膜に開口部２６ａを形成する露光工程を、現像装置内に内蔵された水銀ランプを用いて行っている。そのため、ウェハ最外周縁からの露光位置を任意に調整することができ、ＣＶＤ装置の機種の違いや成長条件の変更により核膜未形成領域３８の幅が変動しても容易に調整することができる。これにより、ブラインドショットを行う方法に比べ、ウェハ１枚当たりから得られるチップ収量が大幅に増加する。
【００４２】
第１および第２の実施形態において、その後、所定の工程を行うことにより半導体装置が形成される。
【００４３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４４】
たとえば、核膜未形成領域３８が、第１領域３４を超えて第２領域３５に存在していてもよい。
【００４５】
また、シリサイド層が形成されていないシリコン基板の周縁領域において、導電プラグは複数形成されていてもよい。
【図面の簡単な説明】
【００４６】
【図１】第１の実施形態に係る半導体装置の製造方法の概略工程断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法の概略工程断面図である。
【図３】第２の実施形態に係る半導体装置の製造方法の概略工程断面図である。
【図４】第２の実施形態に係る半導体装置の製造方法の概略工程断面図である。
【図５】本実施形態に係る半導体装置の製造方法において得られる半導体ウェハの概略上面図である。
【図６】本発明が解決しようとする課題を説明する、半導体装置の製造方法の概略工程断面図である。
【図７】本発明が解決しようとする課題を説明する、半導体装置の製造方法の概略工程断面図である。
【図８】本発明が解決しようとする課題を説明する、半導体装置の製造方法における概略工程断面図である。
【図９】本発明が解決しようとする課題を説明する半導体装置の製造方法において得られる、半導体ウェハの概略上面図である。
【図１０】シリコン基板における、シリコンアタッキング現象を示す電子顕微鏡写真である。
【符号の説明】
【００４７】
１０        シリコン基板
１２        シリサイド層
１４        絶縁膜
１５        レジスト膜
１５ａ          開口部
１６        凹部
１８        バリアメタル膜
１８ａ          バリアメタル膜
２０        核膜
２４        金属膜
２４ａ          金属膜
２６        レジスト膜
２６ａ          開口部
２７        凹部
２８        埋込絶縁膜
３０        半導体ウェハ
３２        埋込絶縁膜
３４        第１領域
３５        第２領域
３８        核膜未形成領域
【図１】
2006294759.tif 000003
【図２】
2006294759.tif 000004
【図３】
2006294759.tif 000005
【図４】
2006294759.tif 000006
【図５】
2006294759.tif 000007
【図６】
2006294759.tif 000008
【図７】
2006294759.tif 000009
【図８】
2006294759.tif 000010
【図９】
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【図１０】
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