【手続補正書】
【提出日】平成19年7月18日(2007.7.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｐ型電界効果トランジスタ（ＰＦＥＴ）とｎ型電界効果トランジスタ（ＮＦＥＴ）とを含む相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを有する集積回路において、第１の歪みが、前記ＮＦＥＴではなく前記ＰＦＥＴのソース領域およびドレイン領域内に配置された半導体層を介して前記ＮＦＥＴではなく前記ＰＦＥＴのチャネル領域に加えられ、前記ＰＦＥＴおよび前記ＮＦＥＴの前記チャネル領域内に配置された単結晶半導体に対して前記半導体層が格子不整合である集積回路。
【請求項２】
前記ＰＦＥＴおよび前記ＮＦＥＴの前記チャネル領域が第１の半導体の単結晶領域内に配置され、前記格子不整合の前記半導体層が前記第１の半導体の前記単結晶領域の上に配置された第２の半導体の層を含む、請求項１に記載の集積回路。
【請求項３】
前記第１の半導体の前記単結晶領域が前記ＰＦＥＴのゲート・スタックのゲート誘電体のレベルによって画定された主表面を有し、前記第２の半導体の前記層が前記主表面より下に配置された上面を有する、請求項２に記載の集積回路。
【請求項４】
前記第２の半導体の前記層の上に配置された前記第１の半導体の単結晶層をさらに有する、請求項３に記載の集積回路。
【請求項５】
前記第１の半導体が本質的に、シリコン、シリコン・ゲルマニウム、および炭化珪素からなるグループから選択された半導体からなり、前記第２の半導体が本質的に前記第１の半導体とは異なる他の半導体からなり、前記他の半導体がシリコン、シリコン・ゲルマニウム、および炭化シリコンからなるグループから選択される、請求項２に記載の集積回路。
【請求項６】
前記第１の半導体が本質的にシリコンからなり、前記第２の半導体が本質的にシリコン・ゲルマニウムからなる、請求項２に記載の集積回路。
【請求項７】
前記第１の半導体が本質的に、ｘ１およびｙ１が百分率であり、ｘ１＋ｙ１＝１００％であり、ｙ１が少なくとも１％である第１の式Ｓｉx1Ｇｅy1によるシリコン・ゲルマニウムからなり、前記第２の半導体が本質的に、ｘ２およびｙ２が百分率であり、ｘ２＋ｙ２＝１００％であり、ｙ２が少なくとも１％である第２の式Ｓｉx2Ｇｅy2によるシリコン・ゲルマニウムからなり、ｘ１がｘ２に等しくなく、ｙ１がｙ２に等しくない、請求項２に記載の集積回路。
【請求項８】
前記第１の歪みが圧縮歪みである、請求項１に記載の集積回路。
【請求項９】
前記第２の半導体が本質的に、少なくとも１％のゲルマニウム含有量を有するシリコン・ゲルマニウムからなる、請求項６に記載の集積回路。
【請求項１０】
前記ＰＦＥＴおよび前記ＮＦＥＴのそれぞれが、前記ＰＦＥＴおよび前記ＮＦＥＴのゲート導体、ソース領域、およびドレイン領域に接触するシリサイドの層をさらに有する、請求項４に記載の集積回路。
【請求項１１】
前記シリサイドが本質的にコバルトのシリサイドからなる、請求項１０に記載の集積回路。
【請求項１２】
それぞれが基板の単結晶シリコン領域内に配置されたチャネル領域を有するｐ型電界効果トランジスタ（ＰＦＥＴ）とｎ型電界効果トランジスタ（ＮＦＥＴ）とを含む相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを有する集積回路において、第１の歪みが、本質的に前記ＮＦＥＴではなく前記ＰＦＥＴのソース領域およびドレイン領域内に配置されたシリコン・ゲルマニウムからなる埋込み格子不整合半導体層を介して前記ＮＦＥＴではなく前記ＰＦＥＴの前記チャネル領域に加えられ、前記シリコン・ゲルマニウムが、ｘおよびｙが百分率であり、それぞれが少なくとも１％であり、ｘにｙを加えると１００％になる式ＳｉxＧｅyによる割合を有する、集積回路。
【請求項１３】
ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を製作する方法であって、前記ＮＦＥＴおよび前記ＰＦＥＴがそれぞれチャネル領域を有し、前記ＰＦＥＴの前記チャネル領域が第１の歪みを有し、前記ＮＦＥＴの前記チャネル領域が前記第１の歪みを有しておらず、前記方法が、
第１の半導体の単結晶領域の主表面の上にＰＦＥＴゲート・スタックおよびＮＦＥＴゲート・スタックを形成するステップであって、前記ＰＦＥＴゲート・スタックおよび前記ＮＦＥＴゲート・スタックのそれぞれが、ゲート誘電体と、その上に形成されたゲート導体と、前記ゲート導体の上に形成されたキャップ層と、前記ゲート導体の側壁上に形成された第１のスペーサとを含むステップと、
前記ＮＦＥＴゲート・スタックの両側の前記単結晶領域の前記主表面が陥凹されない（くぼまない）ように保護しながら、前記ＰＦＥＴゲート・スタックの両側の前記単結晶領域を陥凹させるステップと、
第２の半導体の層が前記ＮＦＥＴゲート・スタックの両側の前記単結晶領域上で成長しないように防止しながら、前記陥凹によって露出された前記単結晶領域のエリア内で前記第２の半導体の層を成長させるステップであって、前記ＰＦＥＴの前記チャネル領域に前記第１の歪みを加えるために前記第１の半導体に対して前記第２の半導体が格子不整合であるステップと、
前記ＰＦＥＴを形成するために前記ＰＦＥＴゲート・スタックの前記両側にソース領域およびドレイン領域を形成し、前記ＮＦＥＴを形成するために前記ＮＦＥＴゲート・スタックの前記両側にソース領域およびドレイン領域を形成するステップと、
を有する方法。
【請求項１４】
前記単結晶領域の前記主表面の下に第２の半導体の前記層を陥凹させるステップと、
陥凹させた前記第２の半導体層の上に前記第１の半導体の層を成長させるステップと
をさらに有する、請求項１３に記載の方法。
【請求項１５】
前記ＰＦＥＴおよび前記ＮＦＥＴの前記ソース領域およびドレイン領域の上に自己整合シリサイド（サリサイド）を形成するステップと、前記ゲート導体のポリシリコン部分の上に自己整合シリサイド（サリサイド）を形成するステップとをさらに有する、請求項１４に記載の方法。
【請求項１６】
前記格子不整合の前記第２の半導体が前記ＰＦＥＴの前記チャネル領域に圧縮歪みを加える、請求項１３に記載の方法。
【請求項１７】
前記ソース領域およびドレイン領域を形成する前記ステップが、前記ＰＦＥＴゲート・スタックおよび前記ＮＦＥＴゲート・スタックから前記第１のスペーサを除去するステップと、前記ＰＦＥＴゲート・スタックおよび前記ＮＦＥＴゲート・スタックの側壁上に第２のスペーサを形成するステップとをさらに含む、請求項１３に記載の方法。
【請求項１８】
前記第２のスペーサが前記第１のスペーサより大きい厚さを有し、
前記第２のスペーサに横方向に接触する第３のスペーサを形成するステップと、
前記単結晶領域の露出エリアおよび前記第１の半導体の前記層にソースおよびドレイン領域を注入するステップとをさらに有する、請求項１７に記載の方法。
【請求項１９】
前記単結晶領域の露出エリアおよび前記第１の半導体の前記層にハロー注入および拡張注入をするステップをさらに有する、請求項１７に記載の方法。
【請求項２０】
前記ＮＦＥＴゲート・スタックの前記両側の前記単結晶領域が陥凹されないようにパターン化されたブロック・マスクによって防止される、請求項１３に記載の方法。
【請求項２１】
前記ＮＦＥＴゲート・スタックの前記両側の前記単結晶領域に第１のコーティングを施すことにより、前記第２の半導体層が前記ＮＦＥＴゲート・スタックの前記両側の前記単結晶領域上で成長しないように防止される、請求項１３に記載の方法。
【請求項２２】
前記コーティングが、前記ＰＦＥＴゲート・スタックおよび前記ＮＦＥＴゲート・スタックの上を含む前記単結晶領域の露出表面の上に共形的に形成される、請求項２１に記載の方法。
【請求項２３】
前記ＰＦＥＴスタックの前記両側の前記単結晶領域の前記陥凹させるステップを停止するステップと、前記陥凹させるステップにより露出された前記単結晶領域の前記エリア上に第２のコーティングを形成するステップと、その後、前記第２の半導体が前記第２のコーティングによって保護されたエリア内で成長しないように前記陥凹させるステップを続行するステップとをさらに有する、請求項２２に記載の方法。
【請求項２４】
前記第２の半導体の前記層上に前記第１の半導体の層を成長させるステップをさらに有する、請求項２３に記載の方法。
【請求項２５】
前記第１の半導体がシリコンを有し、前記第２の半導体がシリコン・ゲルマニウムを有し、前記シリコン・ゲルマニウムが少なくとも１％のゲルマニウム含有量を有する、請求項２４に記載の方法。
【請求項２６】
前記第２の半導体が前記第１の歪みを圧縮歪みとして加える、請求項２３に記載の方法。