【誤訳訂正書】
【提出日】平成19年9月11日(2007.9.11)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
集積型可調静電容量であって、
第１伝導型（Ｎ）を有し、井戸状に形成された半導体領域（２）を備える、第２伝導型（Ｐ）の半導体本体（１）と、
上記半導体本体（１）に挿入されており、井戸状に形成された上記半導体領域（２）に共通する界面と第１の層厚（Ａ）とを有する、少なくとも１つの第１絶縁領域（３）と、
上記半導体領域（２）に共通する界面、および上記第１絶縁領域（３）に共通する界面を有する第２絶縁領域（４）と、
上記第２絶縁領域（４）に配置されている制御電極（５）と、
静電容量を調節するための制御電圧を上記半導体領域（２）に供給するための井戸端子領域（６）であって、上記半導体領域（２）よりも添加剤濃度（Ｎ＋）が高く、上記第１の層厚（Ａ）よりも大きな第２の層厚（Ｂ）を有している、少なくとも１つの井戸端子領域（６）、とを備える集積型可調静電容量。
【請求項２】
上記半導体領域（２）よりも添加剤濃度（Ｎ＋）が高い第１伝導型（Ｎ）を有する埋設層（７）が、少なくとも１つの上記井戸端子領域（６）に隣接することを特徴とする、請求項１に記載の静電容量。
【請求項３】
少なくとも１つの上記井戸端子領域（６）が、バイポーラ製造技術によって形成されていることを特徴とする、請求項１または２に記載の静電容量。
【請求項４】
上記第１絶縁領域（３）は、上記井戸端子領域（６）と隣接しており、
少なくとも１つの上記井戸端子領域（６）は、上記制御電極（５）の下側に位置する上記第２絶縁領域（４）に直接接続されていることを特徴とする、請求項１〜３のいずれか１項に記載の静電容量。
【請求項５】
基準グランド電位（８）に接続するための、第２伝導型（Ｐ）かつ高ドープ（Ｐ＋）された領域が備えられており、この領域は、上記制御電極（５）の下側に位置する上記第２絶縁領域（４）と上記半導体領域（２）とに共通する各一つの界面を備えており、
さらに、この領域は、上記半導体領域（２）に挿入されており、かつ、上記第２絶縁領域（４）に隣接していることを特徴とする、請求項１〜４のいずれか１項に記載の静電容量。
【請求項６】
上記第２絶縁領域（４）の層厚は、上記第１絶縁領域（３）の上記第１の層厚（Ａ）より小さいことを特徴とする、請求項１〜５のいずれか１項に記載の静電容量。
【請求項７】
上記第１絶縁領域（３）が、トレンチ分離領域であることを特徴とする、請求項１〜６のいずれか１項に記載の静電容量。
【請求項８】
上記第２絶縁領域（４）が、酸化物層であることを特徴とする、請求項１〜７のいずれか１項に記載の静電容量。
【請求項９】
上記制御電極（５）が、多結晶層によって形成されることを特徴とする、請求項１〜８のいずれか１項に記載の静電容量。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【発明の詳細な説明】
【発明の名称】集積型可調静電容量
【発明の詳細な説明】
【０００１】
本発明は、集積型可調静電容量（Integrierte, abstimmbare Kapazitaet）に関するものである。
【０００２】
多数の（grossen Stueckzahlen）集積型可調静電容量が、発振回路を構成するために使用されている。このような発振回路は、例えば、ＬＣ発振器として構成されており、静電容量が周波数離調要素（frequenzverstimmendes Element）として形成されている。この場合、静電容量と共に発振回路周波数（Schwingkreis-Frequenz）を決定するインダクタンス（Induktivitaeten）は、通常はコイルの形状で実現され、一般的に、一定のインダクタンス値を有している。
【０００３】
電圧制御型発振器（ＶＣＯ，Voltage Controlled Oscillator）は、出力信号として、周波数を調節できる（frequenzverstellbares）高周波数信号を有している。この高周波数信号とは、入力側に印加される電圧に応じて離調できるものである。可調範囲（Abstimmbereich）（英語ではtuning rangeという）を広くするために、通常は一定である既述のインダクタンスによって、静電容量の大きな変化率、すなわち設定可能な（einstellbarer）最大静電容量と最小静電容量との大きな比率を得ようとすることが必要である。
【０００４】
さらに、例えば集積型可調静電容量をＶＣＯで使用することにより、品質係数（Guete）を高くすることが望ましい。なぜなら、ＬＣ発振回路の品質係数は、回路の位相ノイズに二次的に（quadrattisch）影響するからである。この場合、可調静電容量の品質係数は、可変（variablen）静電容量Ｃの直列接続と、設けられうる（eventuell vorhandenen）直列抵抗Ｒとから、式Ｑ＝１／ωＲＣを用いて決定される。ここで、ωは作動周波数（Betriebsfrequenz）、Ｒは直列抵抗、そしてＣは可変静電容量である。従って、品質係数を高くするために、静電容量に対する直列抵抗をできるだけ小さくしようとすることが必要である。
【０００５】
集積型可調静電容量は、様々な技術において、あるいは、異なる構成において製造されてもよい。例えば、可調静電容量として形成される静電容量ダイオードが知られている。この静電容量ダイオードは、単一末端（single-ended-）または差動(differenziell)形成されている部品として集積できる（例えば、「A.-S. Porret, T. Melly, C. C. Enz, E. A. Vittoz “Design of High-Q varactors for Low-Power Wireless Applications Using a Standard CMOS Process” IEEE Journal of Solid-State Circuits、３５巻、３号、２０００年３月、３３７〜３４５ページ」を参照のこと）。
【０００６】
さらに、可調静電容量を、例えばＮ型井戸において短絡ソース／ドレイン領域を有する、ＮＭＯＳ電界効果トランジスタまたはＰＭＯＳ電界効果トランジスタとして、形成できる（例えば、「P. Andreani、S. Mattisson ”On the Use of MOS Varactors in RF VCO's”IEEE Journal of Solid-State Circuits、３５巻、６号、２０００年６月、９０５〜９１０ページ」を参照のこと）。
【０００７】
ＮＭＯＳ可変容量ダイオードを有するＶＣＯは、「M. Tiebout ”A Fully Integrated １.３ GHz VCO for GSM in 0.25 μm Standard CMOS with a Phasenoise of -142 dBc/Hz at 3 MHz Offset”、 European Microwave Week 2000」という刊行物においても開示されている。
【０００８】
微分作動型の（differentiell arbeitender）ＰＭＯＳ-ＦＥＴ、ｎ型井戸に位置するＮＭＯＳ−ＦＥＴ、および、拡散領域が接続されていないｎ型井戸に位置するＮＭＯＳ−ＦＥＴは、Porret他の上記文献（Literaturstelle）により開示されている。
【０００９】
ｐ＋型抽出領域（p+-Extraktionsgebieten）を有するｎ型井戸に形成されているＮＭＯＳ電界効果トランジスタは、「F. Svelto他 ”A Three Terminal Varactor for RFIC's in Standard CMOS Technology” IEEE Transactions on Electron Devices（４７巻、４号、２０００年４月、８９３〜８９５ページ）」という刊行物に記載されている。
【００１０】
バイポーラ製造技術により製造され、ベース−コレクタダイオードとしての役割を果たすＰＮダイオードは、「Ｊ. N. Burghartz，M. Soyuer、および、K. A. Jenkinsによる“Integrated RF and Microwave Components in BiCMOS Technology”IEEE Transactions on Electron Devices (４３巻、９号、１９９６年９月）」という題名の論文に記載されている。
【００１１】
最後に、いわゆるゲート可変容量ダイオードは、「Wallace Ming Yip Wong他 “A Wide Tuning Range Gated Varactor” IEEE Journal of Solid-State Circuits(３５巻、５号、２０００年５月、７７３〜７７９ページ）」という論文に記載されている。
【００１２】
可調静電容量を提供する上記従来の解決法によって、ゲート可変容量ダイオードとして、および、ｐ＋型抽出領域を有するｎ型井戸に形成されているＮＭＯＳ電界効果トランジスタとして、これらは、これまでのところ最大の可調範囲を備えている。この場合、高周波数信号が、一般的にはゲート端子に印加され、実施形態に応じて、第２端子が可調電圧を供給するために使用される。
【００１３】
このような部品の効果的な全静電容量は、反転(Inversion)、減衰(Verarmung)、蓄積（Akkumulation）、または濃縮(Anreicherung)といった各操作状態に応じており、上記ノードにおける電圧によって決定される。この場合、このような部品の一般的には一定である寄生静電容量（parasitaeren Kapazitaeten）は、一般的には常に追加的な影響を有している。
【００１４】
蓄積の場合と同様に、反転の際に、ゲート酸化物静電容量の合計として、最大静電容量が得られる。最大静電容量は、ゲートとソース／ドレイン領域との間の一定の寄生静電容量から、ゲート面、およびゲート酸化物層の厚さによって決定される。対照的に、減衰の際に、最小静電容量は、ゲート酸化物静電容量と、減衰静電容量または空乏静電容量（Depletion-Kapazitaet）との直列接続として得られる。この直接接続に並行して、一定の寄生静電容量が生じる。規定のゲート面、およびゲート酸化物層の厚さを決定する規定の技術では、最小静電容量および／または一定の静電容量を減少するだけで、可調範囲を拡大できる。
【００１５】
可調静電容量を例えばＬＣ−ＶＣＯにおいて使用する場合に、ＶＣＯの許容できる位相ノイズを得るために、ＬＣ回路においても、直列抵抗を上記のように小さく維持しておくことが望ましい。
【００１６】
このために、高周波数トランジスタの場合に一般的なように、いわゆる指型構造（Fingerstrukturen）や、ゲート長の短いトランジスタを使用する。対照的に、寄生静電容量は、ほとんどゲート長に依存していない。静電容量の可変部分だけが、ゲート長と共に短くなる。つまり、ゲート長が短いほど、可変静電容量に比較して、寄生静電容量は、より大きくなる。従って、品質係数をより高くするためには、これまでのところ、可調範囲を狭くする必要がある。逆の結論もまた真実である。つまり、ゲート長が長いほど、寄生静電容量はあまり重要ではなくなる。従って、より大きな可調範囲を得ることができる。しかし、ゲート長がより長くなると、直列抵抗が上昇するため、品質係数が悪化してしまう。
【００１７】
本発明の目的は、可調範囲が広く、品質係数が改善された集積型可調静電容量を提供することである。
【００１８】
本発明によると、この目的は、井戸状に形成されている第１伝導型である半導体領域を有し、第２伝導型である半導体本体と、半導体本体に挿入されており、半導体領域に共通する井戸型の界面と、第１の層厚と有する、少なくとも１つの第１絶縁領域と、半導体領域に共通する界面と、第１絶縁領域に共通する界面とを備える第２絶縁領域と、第２絶縁領域上に配置されているゲート電極と、静電容量調節用の制御電圧を半導体領域に供給するための井戸端子領域（Wannenanschlussgebiet）であって、半導体領域よりも添加剤濃度（Dotierstoffkonzentration）が高く、第１の層厚よりも大きな第２の層厚を有している、少なくとも１つの井戸端子領域とを有する集積型可調静電容量によって達成される。
【００１９】
高ドープされた井戸端子領域は、半導体物質中で比較的高深度に達し、集積型可調静電容量の直列抵抗を低減させるとともに、高変化率（hohem Variationsverhaeltnis）を達成する。ここで、高変化率とは、可調静電容量において設定できる最大静電容量と最小静電容量との比率が比較的、大きいことを言う。
【００２０】
高ドープされた井戸端子領域は、本発明に基づく可変容量ダイオードと、調節電圧を供給する端子とを接続する役割を果たす。この調節電圧とは、可変容量ダイオードの静電容量を調節する電圧である。一方、ゲート電極は、高周波数端子として形成されていることが好ましい。
【００２１】
半導体本体は、基準グランド電位端子に接続されうるか、またはバイアス電圧を導入するための手段に接続されうる基板端子を備えていてもよい。
【００２２】
第１絶縁領域の下に位置する半導体本体の活性前面（aktiven Vorderseite）に対して平行な方向へ、井戸端子領域が横側に広がることにより、可変容量ダイオードの直列抵抗をさらに減少できる。しかし、この場合、井戸端子領域の広がりを第１絶縁領域の下側に沿ったものとし、ゲート酸化物領域として形成されることが好ましい第２絶縁領域には達しないものとするように注意しなければならない。
【００２３】
半導体本体に深く入り込んでいる、添加剤濃度が高い井戸端子領域は、例えば、通常はＣＭＯＳ可変容量ダイオードの場合に備えられているソース／ドレイン領域の代わりに、いわゆるコレクタ深注入部（Kollektortiefimplantationen）として、例えば、ＢｉＣＭＯＳ製造技術によって実現されていてもよい。
【００２４】
集積型可調静電容量は、対称的に形成することが好ましい。すなわち、集積型可調静電容量を、各２つの第１絶縁領域と、この第１絶縁領域よりも深く達している各２つの隣り合う井戸端子領域とを有するように形成することが好ましい。この場合、第１絶縁領域は、第２絶縁領域に隣接し、井戸状に形成された第１伝導型の半導体領域を取り囲んでいる。
【００２５】
上記原則に基づく井戸端子領域の特徴は、ソース／ドレイン領域と比較して、ドーピング領域の非常に深いところまで達している点である。
【００２６】
本発明の好ましい実施形態では、添加剤濃度が高い第１伝導型の埋設層が、少なくとも１つの井戸端子領域に隣接している。
【００２７】
井戸状に形成されている半導体領域の下側にあり、少なくとも１つの井戸端子領域に隣接している埋設層（vergrabenen Schicht）（いわゆる、Buried Layer）によって、可調静電容量の品質係数がさらに改善される。なぜなら、直列抵抗がさらに減少するからである。
【００２８】
少なくとも１つの第１絶縁性領域のすぐ下側に、埋設層を配置することによって、この構造の品質係数をさらに改善できる。しかし、埋設層以外の最大空間電荷ゾーン（maximale Raumladungszone）が第１絶縁層よりも深くなるようなドーピングの割合（Dotierungsverhaeltnisse）では、第１絶縁層のすぐ下の埋設層によって、可調範囲が狭くなる。品質係数があまり改善されないときに、埋設層によって可調範囲が減少されない場合、埋設層は、（垂直方向に）最大限に広がった空間電荷ゾーンに直接隣接することが有利である。しかし、いずれにしろ、埋設層は、井戸端子領域に隣接することが好ましく、従って、より深くには位置していない。
【００２９】
可調静電容量を対称的に形成する場合、ゲート電極の下側に位置する、井戸状に形成された半導体領域は、断面において、井戸端子領域および埋設層に接続される。
【００３０】
本発明の他の好ましい実施形態では、少なくとも１つの井戸端子領域が、バイポーラ製造技術によって形成される。
【００３１】
井戸端子領域は、例えば、ＢｉＣＭＯＳ製造のバイポーラ処理工程（Ｐrozessschrittenschritten）によって製造される、コレクタ深注入部として形成されていてもよい。
【００３２】
本発明の他の好ましい実施形態では、少なくとも１つの井戸端子領域が、第２絶縁領域とゲート電極の下側の半導体領域とに共通の各１つの界面を備えている。
【００３３】
このように、井戸端子領域を、第２絶縁領域と、そのすぐ下の半導体領域とに直接接続することにより、品質係数をさらに改善できる。しかし、可調静電容量が占める全チップ面積について考察すると、望ましくない寄生静電容量の上昇を防止するために、上記の直接接続が占める面積は比較的、小さい。
【００３４】
本発明の好ましい実施形態は、高周波数を適用する業務での電界効果トランジスタの場合に一般的なように、平行に伸びる複数のゲート電極経路を有する、いわゆる指型構造に形成されることが好ましい。
【００３５】
本発明の他の好ましい実施形態では、基準グランド電位の端子領域が備えられている。この領域は、第２伝導型であり、高ドープされており、第２絶縁領域とゲート電極の下側に位置する半導体領域とに共通する各一つの界面を備えている。
【００３６】
ゲート酸化物または第２絶縁領域に直接沿って、井戸端子領域を、井戸状に形成された半導体領域に直接接続する上記のような場合と同じく、可調静電容量のいくつかの位置（wenign Stellen）における第１絶縁領域を省くことによって、基準グランド電位との上記直接接続も、可調静電容量が占める全てのチップ面積に関しては、小さい面積を占めるか、もしくは、半導体の比較的少ない位置においてのみ影響される。
【００３７】
溝状に形成された半導体領域とは逆の伝導型である高ドープ領域を用いて、基準グランド電位と直接接続することによって、品質係数をさらに改善できる。
【００３８】
本発明の他の好ましい実施形態では、第２絶縁領域が、第３の層厚を有している。この第３の層厚は、第１絶縁領域の第１の層厚よりも著しく小さいものである。第２絶縁性領域は、いわゆるゲート酸化物層として、ＣＭＯＳ製造工程において形成されることが好ましい。これとは対照的に、第１絶縁領域は、例えば、改善された変化率を得るために、いわゆる厚い酸化物領域として、例えばいわゆるトレンチ分離（Shallow Trench Insulation, ＳＴＩ）として形成される。
【００３９】
本発明のさらなる詳細を、従属請求項に記載する。本発明を、以下に、図を参照にしながら、複数の実施例について詳しく説明する。
【００４０】
図１は、本発明に基づく静電容量の原理的な構造に関する、実施例の断面図を示す。図２は、溝状に形成された半導体領域が、ゲート酸化物に沿って、井戸端子領域と直接接続されている、さらに発展して形成された状態の図１に関する断面図を示す。図３は、図１または図２に基づく断面図の状態の、概略的な平面図を示す。図４は、基準グランド電位と直接接続する、発展して形成された図１に関する断面図を示す。図５は、図４に基づく断面を有する静電容量の、概略的な平面図を示す。図６は、ＣＭＯＳ参照可変容量ダイオードに関するゲート電圧に応じた、本発明に基づく静電容量の品質係数の１例を示すグラフである。
【００４１】
図１は、ＢｉＣＭＯＳ製造技術により製造される集積型可調静電容量を示す。この可調可変容量ダイオードは、添加剤濃度が低いＰ型基板として形成される半導体本体１を備えている。この半導体本体１には、井戸状に形成されており、Ｎ型ドープされている半導体領域２が存在している。さらに、半導体本体１には、２つの第１絶縁領域３が備えられている。これら第１絶縁領域３は、厚い酸化物領域として、いわゆるＳＴＩ（Shallow Trench Insulation）領域の形状で形成されるものである。これらは、井戸状に形成された半導体領域２に共通する界面をそれぞれ１つ有している。ＣＭＯＳ製造工程においてゲート酸化物層として塗布される第２絶縁領域４は、２つの第１絶縁領域３と、井戸状に形成された半導体領域２とに共通する各１つの界面を有している。このゲート酸化物層４上に、多結晶層として形成されるゲート電極５が配置される。
【００４２】
ゲート電極５は、上記可変容量ダイオードの場合、電気的に接触する２つの端子の一方であり、この端子に高周波数信号を供給できることが好ましい。可変容量ダイオードの、電気的に接触する端子の他方は、電気的に短絡している２つのＮ＋井戸端子領域６により構成される。この端子は、バイポーラ製造工程において、いわゆるコレクタ深注入部として形成されるものであり、この端子に、可変容量ダイオードの静電容量を制御するための可調電圧を供給できることが好ましい。Ｎ＋型井戸端子領域６の特徴は、半導体本体における厚さＢ（または深さ）が非常に大きい（深い）ことである。この厚さＢは、隣接する厚い酸化物領域３の厚さＡをはるかに上回るものである。Ｎ＋型井戸端子領域６は、一方では、厚い酸化物領域３とそれぞれ隣接し、他方では、Ｎ型井戸２と隣接する。従って、井戸端子領域６の層厚Ｂと、第１絶縁領域３の層厚Ａとには、Ｂ＞Ａが成立する。
【００４３】
井戸端子領域６の添加剤濃度は、井戸２の添加剤濃度よりも明らかに高いが、その伝導型は同一である。さらに、井戸端子領域６は、半導体本体１の深部へ大きく広がるように、厚い酸化物領域３の下側において、Ｎ型井戸２の方向に横側へとさらに広がる。この広がりは、横側への所望の拡散により生じさせることができる。この際、横側への広がりが、厚い酸化物領域の下側において、Ｎ型井戸２の方向にできるだけ広くまで達するが、厚い酸化物領域３を越えて、ゲート５の下側に位置するＮ型井戸領域２にまでは達しないように、厚い酸化物領域３の幅を調節する。
【００４４】
最後に、図示している集積型可調可変容量ダイオードは、対称的に配置される２つのＮ＋型井戸端子領域６に隣接し、同じく、井戸端子領域６と同一の伝導型であり、同じく高ドープされる埋設層７を備えている。こうして、図示した断面において、Ｎ型井戸２は、ゲート酸化物４、厚い酸化物領域３、井戸端子領域６、および埋設層７によって、完全に取り囲まれる。この場合、埋設層７（いわゆる、Buried Layer）は、可調静電容量の品質係数をできるだけ高くするために、厚い酸化物領域３のできるだけ近くに配置される。しかし、ドーピングの状態が、埋設層７なしに、最大の空間電荷ゾーンが第１絶縁層３よりも深いような場合、第１絶縁層３のすぐ下側に位置する埋設層７によって、可調範囲が狭くなる。品質係数があまり良くなくて、可調範囲が、埋設層７によって狭くなるものでない場合、埋設層は、（垂直な方向に）最大限広がった空間電荷ゾーンに直接隣接することが有利である。しかし、埋設層は、井戸端子領域６に隣接すべきであり、すなわち、より深くに位置すべきではない。
【００４５】
埋設層７は、ゲート酸化物層４に対して平行に、半導体本体１の活性前面に沿って延びている。
【００４６】
集積型可調静電容量の電気的な状態をよりよく理解するために、所望の静電容量、および寄生的な電気的補償要素（parasitaeren elektrischen Ersatzelemente）を、図１に示す。これらは、一方では、可変容量ダイオードの直列抵抗を、他方では、可変（veraenderbaren）静電容量と寄生静電容量との比率、すなわち、静電容量の変化率を決定するものである。この場合、変化率は、設定可能な最大静電容量と最小静電容量との比率として定義される。
【００４７】
具体的には、Ｃｊｄは調節可能な空間電荷静電容量（Raumladungskapazitaet）を、Ｃｏｘはゲート酸化物静電容量を、Ｃｒは縁静電容量（Randkapazitaeten）を、そしてＣueは重複静電容量（Ueberlappungskapazitaet）を表している。抵抗ＲｇおよびＲ１〜Ｒ４は、静電容量と共にその品質係数を定義する、可変容量ダイオードにおいて生じる直列抵抗を決定する。
【００４８】
大きな変化率を得るために、低く、一般的には固定されている容量ＣｒおよびＣueと同時に、空間電荷静電容量Ｃｊｄの大きな変化範囲を得ることが望ましい。品質係数を向上させるためには、直列抵抗はできる限り小さいことが望ましい。
【００４９】
上記構造の場合、ＣＭＯＳ可変容量ダイオードと比較して、抵抗Ｒ３およびＲ４が、高ドープされているコレクタ深注入領域６によって著しく減少されるという事実により、品質係数が改善される。同じく高ドープされている埋設層７を用いて、主に抵抗Ｒ２をさらに減少させることができる。
【００５０】
上記構造の場合、コレクタ深注入領域６は、一般的にＣＭＯＳ可変容量ダイオードに備えられており、ＣＭＯＳ製造技術により製造されるソース／ドレイン領域の替わりとなる。従来のＣＭＯＳソース／ドレイン領域とは異なり、記載されたコレクタ深注入領域は、深さ、すなわち層厚Ｂが非常に大きく、既述したように横側へ広がっている。
【００５１】
ＳＴＩとして形成される厚い酸化物領域３は、井戸端子領域６を通じてほぼ完全に下方拡散（Unterdiffusion）できるように、寸法決定される（dimensioniert）。
【００５２】
図２は、図１に基づく可調静電容量の発展形態を示す。この発展形態では、以下のようして、品質係数をさらに改善できる。すなわち、半導体本体１のいくつかの位置における厚い酸化物領域３を取り除くことで、可調静電容量のいくつかの位置において、Ｎ＋型コレクタ深注入領域６を、ゲート酸化物４と、このゲート酸化物４のすぐ下側に位置するＮ型井戸２とに直接接続することによって、品質係数をさらに改善できる。従って、ゲート電極５の下側領域、すなわちゲート酸化物領域３の間の領域は、図１に一致するように、井戸端子領域６に直接接続される。その結果、可変容量ダイオードの直列抵抗がさらに減少する。
【００５３】
図３は、本発明に基づく指型構造に形成されるＢｉＣＭＯＳ可変容量ダイオード構造を、図１および図２に対応する断面部分と共に、集積型可調静電容量の平面図で示す。この場合、縮尺通りではない図面により、寄生重複および縁静電容量（parasitaeren Ueberlappungs- und Randkapazitaeten）が認識できるほど上昇することを防止するために、例えば、どのようにすれば、ゲート電極５の下側において、領域２とコレクタ深注入領域６との上記のような直接接続が、可変容量ダイオードの全面積に関する小さい面積しか占めていないという状況を達成できるかが明らかになる。
【００５４】
この場合、記載された直接接続領域は、断面線ＩＩに沿って示される。
【００５５】
図４は、品質係数をさらに改善する可能性を有する、図１〜３に関する可調静電容量の発展形態の断面を示す。この場合、可調静電容量のチップ面積に比例するいくつかの位置において、基準グランド電位に接続するための、Ｐ＋にドープされている端子領域８が用意されている。基準グランド電位端子領域８は、通常はこの位置にある井戸端子領域６に関する逆のドーピングを有している。基準グランド電位接続領域は、Ｎ型井戸２に挿入され、ゲート酸化物層４に隣接する。基準グランド電位端子領域８が備えられている場所には、井戸端子領域６に加えて、絶縁性の厚い酸化物層３も除かれている。
【００５６】
図５は、図４に対応する断面部分と共に、集積型可調静電容量の平面図を示す。この図は、縮尺通りではないが、指型構造に形成される静電容量の全チップ面積に関するいくつかの位置においてのみ、Ｐ＋型基準グランド電位端子領域８が如何にしてコレクタ深注入領域６を置き換えることができるかを示している。
【００５７】
図６は、本発明に基づくＢｉＣＭＯＳ可変容量ダイオードによって達成できる品質係数の向上を、ＣＭＯＳ製造技術によって製造される参照の可変容量ダイオードと比較して示している。この図では、品質係数をゲート電圧の関数として表している。さらに、可変容量ダイオードの可調電圧を、分類パラメータ（Schar-Parameter）として、最初には０Ｖのときに、それから二番目には２．５Ｖのときに示している。本発明に基づくＢｉＣＭＯＳ可変容量ダイオードの曲線には、参照番号９を付けている。ＣＭＯＳ可変容量ダイオードの曲線には、参照番号１０を付けている。曲線９に関係する本発明に係るＢｉＣＭＯＳ可変容量ダイオードは、この場合、図４および図５に基づく基準グランド電位と直接接続するためのＰ＋型端子領域によって形成される。この状態のとき、最小品質係数を、低い井戸電圧の場合は１６から３４に改善でき、高い井戸電圧の場合は６７から１４５に改善できることが分かる。
【００５８】
この場合、可調静電容量の品質係数は、可変静電容量Ｃの直列接続と、おそらく存在しうる直列抵抗Ｒとから、式Ｑ＝１／ω ＲＣ （ここで、ωは作動角周波数（Betriebs-Kreisfrequenz）であり、Ｑは品質係数である）を用いて算出される。
【００５９】
Ｐ型基板、Ｎ型井戸、およびＮ＋コレクタ深注入領域を有する上記実施例の代わりに、上記原理は当然に、Ｎ型基板の製造工程に転用できる。その場合、Ｐドープ領域を、井戸状の領域２として使用でき、一方、コレクタ深注入領域および埋設層を、Ｐ＋ドーピングして実現できる。従って、上述の直接接続を、同じく、逆の伝導型で、上記実施例のように行うことができる。
【図面の簡単な説明】
【００６０】
【図１】本発明に基づく可調静電容量の、基本的構造の実施例の断面を示す図である。
【図２】溝状に形成された半導体領域が、ゲート酸化物に沿って、井戸端子領域と直接接続される、さらに発展して形成された状態の図１に関する断面図である。
【図３】図１または図２に基づく断面図の状態の、概略的な平面図である。
【図４】基準グランド電位との直接接続を有する、発展して形成された図１に関する断面図である。
【図５】図４に基づく断面を有する静電容量の、概略的な平面図である。
【図６】ＣＭＯＳ参照可変容量ダイオードに関するゲート電圧に応じた、本発明に基づく静電容量の品質係数の一例を示すグラフである。
【符号の説明】
【００６１】
１    Ｐ型基板
２    Ｎ型井戸
３    厚い酸化物、ＳＴＩ
４    ゲート酸化物
５    ゲート電極
６    Ｎ＋井戸端子領域
７    Ｎ＋埋設層
８    基準グランド電位端子領域
９    品質係数
１０  品質係数
Ａ    厚さ
Ｂ    厚さ
Ｄ    厚さ
Ｃｏｘ  ゲート酸化物静電容量
Ｃｊｄ  空間電荷静電容量
Ｃｒ    縁静電容量
Ｃue    重複静電容量
Ｒ１    抵抗
Ｒ２    抵抗
Ｒ３    抵抗
Ｒ４    抵抗
ＲＧ    抵抗