【手続補正書】
【提出日】平成19年3月29日(2007.3.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
命令をデコードするよう構成されるデコードユニットを備え、前記デコードユニットは、前記命令がデスティネーションの一部のみを更新することを検出するよう構成され、前記デコードユニットはオペランド要求情報を伝達するよう構成され、前記デコードユニットは、デコードされた命令およびオペランドサイズ情報を伝達するよう構成され、さらに、
前記デコードされた命令および前記オペランドサイズ情報を受取るよう結合される機能ユニットを備え、前記機能ユニットは、オペランドデータを受取るよう結合され、前記機能ユニットは、前記デコードされた命令を実行するよう構成され、前記機能ユニットは、前記命令が前記デスティネーションの一部のみを更新することを検出するのに応答して、前記デスティネーションの内容と前記デコードされた命令の前記実行の結果とをマージするよう構成され、前記機能ユニットは、前記実行の結果として前記マージされたデータを伝達するよう構成される、マイクロプロセッサ。
【請求項２】
前記デコードユニットからオペランド要求情報を受取るよう結合されるリオーダバッファをさらに備え、前記リオーダバッファは、オペランドデータを伝達するよう構成される、クレーム１に記載のマイクロプロセッサ。
【請求項３】
前記デコードユニットから前記オペランドサイズ情報および前記デコードされた命令を受取るよう結合されるリザベーションステーションをさらに備え、前記リザベーションステーションは、前記リオーダバッファから前記オペランドデータを受取るよう結合され、前記リザベーションステーションは、前記デコードされた命令、前記オペランドデータ、および前記オペランドサイズ情報を保持するよう構成され、前記リザベーションステーションは、前記デコードされた命令、前記オペランドデータ、および前記オペランドサイズ情報を前記機能ユニットに伝達するよう構成される、クレーム２に記載のマイクロプロセッサ。
【請求項４】
前記リザベーションステーションは、命令のデスティネーションレジスタが前記命令のソースオペランドでもないことを検出するよう構成され、前記リザベーションステーションは、前記命令が前記デスティネーションの一部のみを更新することを検出するよう構成
される、請求項３に記載のマイクロプロセッサ。
【請求項５】
前記オペランドサイズ情報はレジスタ全体またはその一部を示す、請求項１に記載のマイクロプロセッサ。
【請求項６】
前記オペランドサイズ情報は前記レジスタ内の前記一部の位置を示す、請求項５に記載のマイクロプロセッサ。
【請求項７】
命令をデコードするステップを含み、前記デコードするステップは、前記命令がデスティネーションの一部のみを更新しているかどうか判断するステップを含み、さらに、
前記命令を実行して実行結果を生成するステップと、
前記命令が前記デスティネーションの前記一部のみを更新しており、かつ、前記デスティネーションが前記命令のソースオペランドレジスタでもあるとの判断に応答して、前記実行結果と第１のデータとをマージするステップとを含み、前記第１のデータは、前記命令の実行の前の前記命令のソースオペランドレジスタの内容の一部を含み、さらに、
前記マージするステップの結果を前記命令の結果として伝達するステップを含む、方法。
【請求項８】
前記実行の前記結果は８ビットから成り、前記第１のデータは２４ビットから成る、請求項７に記載の方法。
【請求項９】
前記実行の前記結果は１６ビットから成り、前記第１のデータは１６ビットから成る、請求項７に記載の方法。
【請求項１０】
デコードされた命令を実行するよう構成される演算論理ユニットを備え、前記ユニットはソースオペランドデータを受取るよう結合され、前記ユニットはオペランドサイズ情報を受取るよう結合され、前記実行は第１のデータを生成し、さらに、
デスティネーションオペランドサイズ情報を受取るよう結合される選択回路を備え、前記回路は制御信号を伝達するよう構成され、さらに、
複数のマルチプレクサを備え、前記マルチプレクサの各々は前記第１のデータの一部を受取るよう結合され、前記マルチプレクサは第２のデータの一部を受取るよう結合され、前記マルチプレクサは前記回路から制御信号を受取るよう結合され、前記マルチプレクサは、前記制御信号の第１の条件を検出するのに応答して前記第１のデータの前記一部を伝達するよう構成され、前記マルチプレクサは、前記制御信号の第２の条件を検出するのに応答して前記第２のデータの前記一部を伝達するよう構成され、前記伝達された一部はマージされて第３のデータを形成し、前記第３のデータは前記実行された命令の結果として伝達される、機能ユニット。
【請求項１１】
前記オペランドサイズ情報は、オペランドレジスタ内の前記オペランドの位置を含み、前記デスティネーションオペランドサイズ情報は、オペランドレジスタ内の前記デスティネーションオペランドの位置を含む、請求項１０に記載の機能ユニット。
【請求項１２】
前記第２のデータは、前記命令の前記実行の前の前記命令のデスティネーションレジスタでもあるソースオペランドレジスタの内容か、または、前記実行の前の前記命令のソースオペランドレジスタでもないデスティネーションオペランドレジスタの内容のいずれかを含む、請求項１０に記載の機能ユニット。
【請求項１３】
前記制御信号の前記第１の条件は、前記第１のデータの前記一部が前記命令のデスティネーションを表すことを示し、前記制御信号の前記第２の条件は、前記第１のデータの前記一部が前記命令のデスティネーションを表さないことを示す、請求項１０に記載の機能
ユニット。
【請求項１４】
コンピュータシステムであって、
マイクロプロセッサを備え、前記マイクロプロセッサは、命令をデコードするよう構成されるデコードユニットを含み、前記デコードユニットは、オペランド要求情報を伝達するよう構成され、前記デコードユニットは、デコードされた命令およびオペランドサイズ情報を伝達するよう構成され、前記デコードユニットは、前記命令がデスティネーションの一部のみを更新することを検出するよう構成され、前記デコードユニットは前記検出の指示を伝達し、前記コンピュータシステムはさらに、
デコードされた命令およびオペランドサイズ情報を受取るよう結合される機能ユニットを備え、前記機能ユニットは、前記指示を受取るよう結合され、前記機能ユニットは、前記内容を受取るよう結合され、前記機能ユニットは、命令を実行するよう構成され、前記機能ユニットは、前記指示を検出すると、前記内容と前記命令の前記実行の結果とをマージするよう構成され、前記機能ユニットは、前記マージされたデータを伝達するよう構成され、前記コンピュータシステムはさらに、
Ｉ／Ｏ装置を備える、コンピュータシステム。
【請求項１５】
Ｉ／Ｏ装置はモデムである、請求項１４に記載のコンピュータシステム。
【請求項１６】
前記デコードユニットからオペランド要求情報を受取るよう結合されるリオーダバッファをさらに備え、前記リオーダバッファはオペランドデータを伝達するよう構成される、請求項１４に記載のコンピュータシステム。
【請求項１７】
前記デコードユニットから前記オペランドサイズ情報および前記デコードされた命令を受取るよう結合されるリザベーションステーションをさらに備え、前記リザベーションステーションは、前記リオーダバッファから前記オペランドデータを受取るよう結合され、前記リザベーションステーションは、前記デコードされた命令、前記オペランドデータ、および前記オペランドサイズ情報を保持するよう構成され、前記リザベーションステーションは、前記デコードされた命令、前記オペランドデータ、および前記オペランドサイズ情報を前記機能ユニットに伝達するよう構成される、請求項１４に記載のコンピュータシステム。
【請求項１８】
命令をデコードするステップを含み、前記デコードするステップは、前記命令がデスティネーションの一部のみを更新しているかどうかを判断するステップを含み、さらに、
前記命令を実行して実行結果を生成するステップと、
前記命令が前記デスティネーションの前記一部のみを更新しており、かつ、前記デスティネーションが前記命令のソースオペランドレジスタでもないとの判断に応答して、前記実行結果と第１のデータとをマージするステップとを含み、前記第１のデータは、前記命令の前記デスティネーションの内容の一部を含み、さらに、
前記マージするステップの結果を前記命令の結果として伝達するステップとを含む、方法。
【請求項１９】
前記実行の前記結果は８ビットから成り、前記第１のデータは２４ビットから成る、請求項１８に記載の方法。
【請求項２０】
前記実行の前記結果は１６ビットから成り、前記第１のデータは１６ビットから成る、請求項１８に記載の方法。