【誤訳訂正書】
【提出日】平成19年2月15日(2007.2.15)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
ワード・ライン及びビット・ラインを含む受動マトリックス・アドレス指定可能データ記憶デバイスに設けられた選択メモリ・セル（１）の論理状態を判定する方法であって、特定の論理状態が所定のプロトコルに従って固有の論理値が割り付けられ、前記セルは、分極性材料、特に強誘電体又はヒステリシスを示し得る電気材料を含むコンデンサ状構造において電気分極状態の形式によりデータを記憶し、前記分極性材料は前記コンデンサ状構造に外部的に印加される電圧が存在しない状態で非消滅の電気分極を保持することが可能であり、メモリ・セルの選択は、問題とするメモリ・セル（１）において交差するワード・ライン又はビット・ライン又は両者を活性化することにより実行され、ワード・ライン又はビット・ラインの活性化は、これらの間に外部的に印加される電位差により発生され、従って前記印加される電位差により発生する小信号プロービング電圧下に前記選択セル（１）を置くことにより、前記セルから電流応答を発生させ、前記小信号プロービング電圧は、任意に選択可能な形式において時間依存であり、かつ電圧振幅及び／又は期間長が前記セルの分極状態における有意の永久的な変化を発生させるために必要とされるものより小さく、前記論理状態は、前記選択されたセルからの前記電流応答における成分を検出することにより判定され、前記電流応答の成分は、前記小信号プロービング電圧又は該小信号プロービング電圧から導き出した基準信号と時間的に相関され、かつ選択セルの論地状態についての判定は、前記電流応答を一組の所定基準と比較することに基づいて実行される方法において、選択ワード及びビット・ライン、又は複数グループのワード・ライン及びビット・ライン上に時間依存電位を印加し、前記時間依存電位は、複数の不活性ワード・ラインと１つ又は複数の活性ビット・ラインとの間、及び／又は複数の不活性ビット・ラインと少なくとも１つの活性ワード・ラインとの間の交差点において無アドレス指定のセルの全て又はいくつかに結果として印加される電圧が、前記小信号プロービング電圧又は該小信号プロービング電圧から導き出した基準信号と時間的に相関する無視可能な電圧成分のみを含むように、大きさ及び時間について相互に協調されることを特徴とする方法。
【請求項２】
一度に１つのワード・ラインを活性化することを特徴とする請求項１記載の方法。
【請求項３】
活性ビット・ライン及び／又は活性ワード・ラインに印加された電圧を高忠実度かつリアル・タイムで動的にトラッキングする電位下にそれぞれ不活性ワード・ライン及び／又は不活性ビット・ラインを置くことを特徴とする請求項１記載の方法。
【請求項４】
１つの活性ビット・ライン又は複数の活性ビット・ラインから信号を導き出して前記１つの活性ビット・ライン又は複数の活性ビット・ライン上の電位を動的にトラッキングする専用の信号源により複数の不活性ワード・ライン上の電位を制御することを特徴とする請求項３記載の方法。
【請求項５】
１つの活性ワード・ラインから信号を導き出して前記活性ワード・ライン上の電位を動的にトラッキングする専用の信号源により複数の不活性ビット・ライン上の電位を制御することを特徴とする請求項３記載の方法。
【請求項６】
複数のスイッチを介して不活性ワード・ライン上の電位を電気的にラッチして、そして活性ビット・ライン又は複数の活性ビット・ライン上の電位に接続することにより不活性ワード・ライン上の電位を制御することを特徴とする請求項３記載の方法。（段落００５８L下１〜３）
【請求項７】
複数のスイッチを介して不活性ビット・ライン上の電位を電気的にラッチして活性ワード・ライン（AWL）上の電位に接続することにより不活性ビット・ライン上の電位を制御することを特徴とする請求項３記載の方法。
【請求項８】
活性ビット・ライン上の電位を所定値に保持する各活性ビット・ラインに接続された活性電子回路を使用することを特徴とする請求項１記載の方法。
【請求項９】
システム接地電位として前記所定値を選択することを特徴とする請求項８記載の方法。
【請求項１０】
全てのビット・ラインが活性ビット・ラインであることを特徴とする請求項８記載の方法。
【請求項１１】
１つの活性ビット・ライン上の電位を所定値に保持する活性電子回路へ一度に１つの活性ビット・ラインを接続するようにマルチプレクサ（７）又はパスゲート・バンク（８）を設けることを特徴とする請求項８記載の方法。
【請求項１２】
前記受動マトリックス内の各ビット・ラインに対して接続された複数の活性電子回路（３）から構成される一組の活性電子回路を備え、
複数の活性ビット・ライン上の電位を所定値に保持する前記一組の活性電子回路へ一度に一組の選択活性ビット・ラインを接続するようにマルチプレクサ（７）又はパスゲート・バンク（８）を設けることを特徴とする請求項８記載の方法。
【請求項１３】
活性ビット・ラインに流れる電荷即ち電流に関する情報を提供する活性電子回路を特徴とする請求項８記載の方法。
【請求項１４】
パスゲートのバンク（８）又はスイッチを介してシステム接地電位へ複数の不活性ワード・ライン（IWL）をラッチすることを特徴とする請求項１記載の方法。
【請求項１５】
パスゲートのバンク（８）又はスイッチを介してシステム接地電位へ複数の不活性ビット・ライン（IBL）をラッチすることを特徴とする請求項１記載の方法。
【請求項１６】
所定のプロトコルにより１つの活性ワード・ライン上の電位を制御する電子回路へ一度に１つの活性ワード・ライン（AWL）を接続するようにマルチプレクサ（７）又はパスゲート・バンク（８）を設けることを特徴とする請求項１記載の方法。
【請求項１７】
前記１つの活性ワード・ライン（AWL）上の前記電位が小信号プロービング電圧と該小信号プロービング電圧の周期より遥かに遅い周期を有するバイアス電圧とが重畳された電圧を含むことを特徴とする請求項１６記載の方法。
【請求項１８】
選択メモリ・セルからの電流応答をボックスカー法により解析し、前記ボックスカー法が１つの活性ワード・ライン（AWL）及び／又は１つ以上の活性ビット・ライン（ABL）上の電位を制御する回路から導き出されたタイミング信号を使用することを特徴とする請求項１記載の方法。
【請求項１９】
選択メモリ・セルからの電流応答をロック・イン法により解析し、前記ロック・イン方法は、前記活性ワード・ライン（AWL）及び／又は前記活性ビット・ライン（ABL）上の電位を制御する回路から導き出された１以上の基準信号を周波数領域において使用することを特徴とする請求項１記載の方法。
【請求項２０】
前記選択したメモリ・セル（１）に印加された電圧のプロービング電圧成分から導き出された基準信号により前記解析を実行することを特徴とする請求項１９記載の方法。
【請求項２１】
前記選択したメモリ・セル（１）に印加された電圧のバイアス電圧成分から導き出された基準信号により前記解析を実行することを特徴とする請求項１９記載の方法。
【請求項２２】
二重の基準信号により前記解析を実行し、その１つの基準信号がプロービング電圧成分から導き出された基準信号であり、また１つが前記選択したメモリ・セル（１）に印加された前記電圧のバイアス電圧成分からのものであることを特徴とする請求項１９記載の方法。
【請求項２３】
前記プロービング電圧が単一の主周波数を含む場合、その基本周波数又は高調波（２nd、３rd）を使用し、又は、前記プロービング電圧の１以上の成分が２つ以上の離れた主周波数を含む場合、該１以上の成分の基本波又は高調波（２nd、３rd）又は前記２つ以上の主周波数を加算及び／又は減算することにより発生した和又は差周波数の内の少なくとも１つの主周波数成分を使用して、前記電流応答の解析を実行することを特徴とする請求項１９記載の方法。
【請求項２４】
ワード・ライン及びビット・ライン（WL,BL）を含む受動マトリックス・アドレス指定可能データ記憶デバイスに設けられた選択メモリ・セル（１）の論理状態を判定する方法を実施する装置であって、
所定のプロトコルに従って固有の論理値が特定の論理状態に割り付けられていて、
前記セル（１）が電気分極形式のデータをコンデンサ状の構造体に記憶し、該構造体は分極可能な材料、特に、ヒステリシスを示す強誘電材料またはエレクトレット材料を含み、前記分極材料は前記コンデンサ状構造体に外部からの電圧印加が無いとき、非消滅の電気分極を維持することができ、
メモリ・セルの選択は問題とするメモリ・セル（１）で交差するワード・ライン（WL）又はビット・ライン（BL）又はその両方を活性化することにより起こり、
ワード・ライン（WL）又はビット・ライン（BL）の活性化は両者の間に外部から印加した電位差によって実施され、該印加された電位差から発生する小信号プロービング電圧下に前記選択したセル（１）が置かれその結果該セルから電流応答が発生し、
前記小信号プロービング電圧は任意に選択できる時間依存電圧であり前記セルの分極状態に永久的変化を起こすに要するより小さな電圧振幅及び／又は期間長を持ち、
前記論理状態は前記選択したセル（１）からの電流応答の成分を検出することにより判定され、
前記電流応答の成分は前記小信号プロービング電圧又はそれから導き出された基準信号と時間的に相関され、
前記電流応答と１組の所定の基準との比較に基づき選択セルの論理状態の判定がなされ、
前記装置が信号発生器（２、２′）を含み、少なくとも一方の信号発生器（２）が少なくとももう一方の信号発生器（２′）と協調して、全ての不活性ワード・ライン（IWL）が活性ビット・ライン（ABL）と同じ瞬時電位に置かれ、全ての不活性ビット・ラインが活性ワードライン（AWL）と同じ瞬時電位下に置かれるように、全ての不活性ワード・ライン（IWL）と全ての不活性ビット・ライン（IBL）に対し電圧を協調して印加し、
以上のようにして、小信号プロービング電圧またはそれから導き出された基準信号と時間的に相関する無視可能な電圧成分が非選択メモリ・セルに印加されることを特徴とする装置。
【請求項２５】
前記装置は、受動アドレス指定可能マトリックスにおけるメモリ・セルを有する強誘電体メモリ・デバイスに接続され、かつその一部を形成すると共に、第１の電極組が前記メモリ・デバイスのワード・ライン（ＷＬ）を形成し、かつ第２組の電極がそのビット・ライン（ＢＬ）を形成し、
前記ラインへ電圧を協調して印加するため、不活性ビット・ライン（IBL）が共用信号発生器（２）を介して活性ワード・ライン（AWL）電位に直接クランプされ、該共用信号発生器（２）は低ソース・インピーダンスを有することを特徴とする請求項２４記載の装置。
【請求項２６】
活性ワード・ライン（AWL）を除く全てのワードライン（WL）と全てのビット・ライン（BL）がスレーブ信号発生器（２′）を介して活性ビット・ライン（ABL）電位に直接クランプされ、前記ラインへの電圧印加が協調してなされることを特徴とする請求項２４記載の装置。
【請求項２７】
更に、選択したセル（１）からの電流応答の成分を検出する装置に接続可能なセンス増幅器回路（３）を１つ以上備え、前記成分を小信号プロービング電圧またはそれから導出した基準信号と時間的に相関させるために、前記１つ以上のセンス増幅器回路（３）の各々の１つの出力と各々が接続されたロック・イン増幅器（４）を１つ以上含むことを特徴とする請求項２４記載の装置。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【発明の詳細な説明】
【発明の名称】非破壊読み出しの方法とこの方法を実施する装置
【技術分野】
【０００１】
本発明は、ワード・ライン及びビット・ラインを含む受動マトリックス・アドレス指定可能データ記憶デバイスに設けられた選択メモリ・セルの論理状態を判定する方法であって、特定の論理状態に所定のプロトコルに従って固有の論理値が割り付けられ、前記セルは、分極性材料、特に強誘電体又はヒステリシスを示し得る電気材料を含むコンデンサ状構造において電気分極状態の形式によりデータを記憶し、前記分極性材料は前記コンデンサ状構造に外部的に印加される電圧が存在しない状態で非消滅の電気分極を保持することが可能であり、メモリ・セルの選択は、問題とするメモリ・セルにおいて交差するワード・ライン又はビット・ライン又は両者を活性化することにより実行され、ワード・ライン又はビット・ラインの活性化は、これらの間に外部的に印加される電位差により発生され、従って前記印加される電位差により発生する小信号プロービング電圧下に前記選択セルを置くことにより、前記セルから電流応答を発生させ、前記小信号プロービング電圧は、任意に選択可能な形式において時間依存であり、かつ電圧振幅及び／又は期間長が前記セルの分極状態において有意の永久的な変化を発生させるために必要とされるものより小さく、前記論理状態は、前記選択セルからの前記電流応答における成分を検出することにより判定され、前記電流応答の成分は前記小信号プロービング電圧又はそれから導出された（derived）基準信号（referencing signals）と時間的に相関され、かつ選択セルの論理状態についての決定は、前記電流応答を一組の所定基準と比較することに基づいて実行される方法に関する。
【０００２】
本発明は、更に前記方法を実行する装置に関するものである。
【０００３】
近年、データ記憶は、薄膜からなる電気分極媒体によって実現された。現状において特に関心があるのは、個々のメモリ・セルの論理状態がそのセルにおける薄膜の分極方向により表されるエレクトレット、及びセラミック若しくは高分子強誘電体である。強誘電体の場合に、データは、メモリ・セルに強誘電体の保磁力を超える適当に方向付けされた電界を印加し、所望方向に薄膜を分極させることにより、表される。このような材料の大きな利点は、電気エネルギを連続的に供給することなく、これらの分極を保持すること、即ちデータ記憶が不揮発性であるということにある。
【０００４】
基本的に異なるデバイス・アーキテクチャーにより、主たる２つのクラスのメモリ・デバイスが示されている。
【０００５】
第１のクラスのデバイスにおいて、各メモリ・セルは、少なくとも１つのトランジスタを含む。メモリ・アーキテクチャー全体は、能動マトリックス・タイプであり、従来のＳＲＡＭ及びＤＲＡＭデバイスとの比較による大きな利点は、強誘電により記憶された論理状態の不揮発性である。これらタイプのデバイスにおいて、各セル内の１以上のトランジスタに対する必要性は、デバイス面積に対する複雑さ及び圧縮データ記憶の点で大きな欠点を示す。
【０００６】
ここで特に関連する第２のクラスのデバイスにおいて、メモリ・セルは、受動マトリックス・アーキテクチャーにより設計され、互いに直交する電極が電極間の交差点においてコンデンサ状構造の複数アレーを形成している。各コンデンサは、電極間に挟み込まれた強誘電膜によりメモリ・セルを構成している。
【０００７】
従来技術によれば、問題とする各セルにおける材料に、ヒステリシス効果に打ち勝ち、かつ印加した電界の方向にセル内の電気分極を整合させる十分な強さの電界を印加することにより、個々のメモリ・セルに書き込み又はデータを読み出す。その材料が電界を印加する前に既にその方向に分極されているときは、分極の反転は発生せず、小さなトランジェント電流のみがセルを介して流れる。しかしながら、この材料が逆方向に分極されていたときは、分極反転が発生し、セルを介して遙かに大きなトランジェント電流を発生させる。従って、個々のメモリ・セルにおいて論理状態を読み出すこと、即ちメモリ・セルにおける電気分極の方向を判定することは、強誘電体における保磁力を超えるのに十分な大きさの電圧を印加し、かつその結果の電流を検出することにより、達成される。
【０００８】
受動マトリックス・ベースのデバイスは、能動マトリックス・ベースのデバイスと比較すると、高いメモリ・セル密度により作成可能とされ、かつメモリ・マトリックスそれ自体の複雑さもはるかに低い。しかしながら、従来技術による読み出し処理は、破壊的なものであって、読み出すセルにおけるデータ内容の喪失を伴う。従って、これらデータの更なる記憶を必要とするときは、読み出されたデータをメモリ・デバイスに書き戻さなければならない。分極スイッチングの更に深刻な結果は、疲労、即ちスイッチング可能な分極の漸進的な喪失であって、典型的には、分極反転を発生させるためにセルに対して更に高い電圧を印加する必要性が伴う。疲労は、与えられたメモリ・セルにより維持され得る読み出しサイクルの数、従ってアプリケーションの範囲を制限する。これが更に遅い応答及びメモリ・デバイスに対してより高い電圧の必要条件をもたらす。与えられたデバイス内の個々のメモリ・セルに関する動作パラメータにおいて付随する漸次的な変動は、推測的にほとんど予測できず、「ワーストケース」の設計及び動作を必要とすることになり、準最適となる。
【０００９】
強誘電体ベースのメモリから非破壊的読み出しを許容すると同時に、簡単な基本的メモリ・セル・アーキテクチャーを保持する技術を開発するための努力が、なされている。
【００１０】
ブレナン（C.J Brennan）は、米国特許第５，３４３，４２１号、第５，３０９，３９０号、第５，２６２，９８３号、第５，２４５，５６８号、第５，１５１，８７７号及び第５，１４０，５４８号において、データ記憶のために強誘電コンデンサ・セル、及び関連の基本回路モジュールを開示している。強誘電体を適度なバイアス電界、即ち強誘電体における保磁力を超える読み出し中に、ピーク電圧に至らないバイアス電界にセルを置いている間に、小信号容量値をプロービング（probing）することにより、コンデンサにおける自発的な分極方向、従ってメモリ・セルの論理状態を判定している。しかしながら、ブレナンにより説明された方法及び装置を適用するために非常に特殊なある前提があって、電極及び隣接する強誘電体に使用された材料に明確に依存し、電極における空間電荷の蓄積に基づいた現象を発生させる。データの読み出しは、このような電荷蓄積と両立するタイム・スケール上で実行されなければならない空間電荷のプロービングを含む。更に、ブレナンの特許は、実際の装置に実施するために最も重要となる、相互的な関連において小信号及びバイアス電圧のタイミング及び相関をどのように取るのかについて、何ら示唆していない。問題とするメモリ・セルをどのように配列し、かつ効率的かつ信頼性のある読み出し動作及び書き込み動作を許容する大アレーにおいてアドレス指定できるかについても示唆していない。
【００１１】
本発明の出願人に譲渡された国際特許出願第ＰＣＴ／ＮＯ01/00472において、一組の非破壊読み出し技術及び関連する装置が強誘電体薄膜コンデンサメモリ・デバイスと関連させて開示され、かつ説明されている。読み出しは、時間依存の複数電圧の組み合わせにメモリ・セルを置き、かつ線形及び非線形部品による小信号電流応答を導き出して、これらを処理して各セルの論理状態を判定することにより、実行される。問題とするメモリ・セル構造は、受動マトリックス・アドレス指定機構にうまく適応できるのに対し、実際において、どのようにしてこれを行うべきかの問題は、開示されていない。これは重要な問題であって、その解決には、前述の非破壊読み出し機構が究極的に実行可能か否かを判断する必要がある。
【００１２】
従来技術の説明を要約すると、セルがヒステリシスを示す電気的に分極可能な材料、例えば強誘電性材料により満たされた、コンデンサ形式による受動マトリックス・アドレス指定可能構造に設けられたメモリ・セルに関連して、読み出しを損なうマトリックス内の無アドレス指定セル（non-addressed cells）からの寄生寄与（parasitic contributions）なしに、データを非破壊読み出しできるデバイス及び方法に対する要求が存在する。
【００１３】
本発明の主な目的は、受動マトリックス構造を介してアドレス指定される選択メモリ・セルの論理状態を非破壊読み出しすると同時に、特にマトリックスにおける容量結合による寄生信号の寄与による測定値の腐敗（corruption）を避ける戦略及び方法を提供することである。なぜなら、そのような容量性結合は、例えばマトリックスにおける無アドレス指定セルからの信号（電荷）の容量性ピックアップ（pick-up）、又はマトリックス内の電極及び選択セルを取り囲むセルの回路網からの容量性ピックアップとして現れるからである。
【００１４】
本発明の更なる目的は、包括的な手順を説明すること、及び前述の戦略及び方法を実施するデバイスの特定例を提供することである。
【００１５】
また本発明の更なる目的は、各読み出し動作後に書き戻し（write-back）を必要とすることなく、メモリ・デバイスからの本質的に疲労なしの読み出しを達成することである。
【００１６】
以上の目的と共に更なる特徴及び効果は、選択ワード及びビット・ライン、又は複数グループのワード・ライン及びビット・ライン上に時間依存電位を印加し、前記時間依存電位が、不活性ワード・ラインと１つの活性ビット・ライン又は複数の活性ビット・ラインとの間、及び／又は不活性ビット・ラインと少なくとも１つの活性ワード・ラインとの間の交差点における非アドレス指定セルの全て又はいくつかに結果として印加される電圧が前記小信号プロービング電圧又はそれから派生する基準信号と時間的に相関される無視可能な電圧成分のみを含むように、大きさ及び時間について相互に協調されることを特徴とする本発明による方法により実現される。
【００１７】
通常かつ好ましくは、本発明による方法を実行するときは、一度に単一のワード・ラインのみが活性化される。
【００１８】
本発明による方法においては、高忠実度及びリアル・タイムで、それぞれ前記活性ビット・ライン及び／又はワード・ラインに印加される電圧を動的にトラッキングする電位下に不活性ワード・ライン及び／又はビット・ラインを置くこと、及び／又は１つの活性ビット・ライン又は複数の活性ビット・ラインから信号を導き出して前記１つの活性ビット・ライン又は複数の活性ビット・ライン上の電位を動的にトラッキングさせる専用の信号源により不活性ワード・ライン上の電位を制御すること、及び／又は活性ビット・ラインから信号を導き出して前記活性ビット・ライン上の電位を動的にトラッキングさせる専用の信号源により不活性ワード・ライン上の電位を制御すること、及び／又は複数のスイッチを介して不活性ワード・ライン上の電位を電気的にラッチし、かつ活性ワード・ライン又は複数の活性ビット・ライン上の電位に書き込むことにより不活性ワード・ライン上の電位を制御すること、及び／又は複数のスイッチを介して不活性ワード・ライン上の電位を電気的にラッチし、かつ活性ワード・ライン上の電位に接続することにより不活性ビット・ライン上の電位を制御することの利点が考えられる。
【００１９】
本発明による方法においては、活性ビット・ライン上の電位を所定値に保持する各活性ビット・ラインに接続された活性（active）電子回路を使用することが好都合であり、そしてシステム接地電位として前記所定値を選択することが好ましい。又、全てのビット・ラインが活性ビット・ラインであることが好ましい。更に、それに関連し、１つの活性ビット・ライン上の電位を所定値に保持する活性電子回路へ一度に１つの活性ビット・ラインを接続するように、マルチプレクサ又はパスゲート・バンク（passgate bank）を設けること、又はその代わりに、前記１つの活性ビット・ライン上の電位を所定値に保持する一組の活性電子回路へ一度に一組の選択された活性ビット・ラインを接続するように、マルチプレクサ又はパスゲート・バンクを設けることが好ましい。更に、それに関連して、前記活性電子回路は、活性ビット・ラインに流れる電荷即ち電流に関する情報を提供することが好ましい。
【００２０】
本発明による方法において、パスゲート又はスイッチのバンクを介してシステム接地電位へ複数の不活性ワード・ライン及び／又は複数の不活性ビット・ラインをラッチするのが好都合である。
【００２１】
本発明による方法において、所定のプロトコルにより前記１つの活性ワード・ライン上の電位を制御する電子回路へ一度に１つの活性ワード・ラインを接続するようにマルチプレクサ又はパスゲート・バンクを設けることが好ましく、そして前記１つの活性ワード・ライン上の電位が小信号プロービング電圧とバックグラウンド・バイアス電圧との重畳を含む（includes）ことが好ましい。
【００２２】
本発明による方法の第１の実施例において、選択メモリ・セルからの電流応答をボックスカー(boxcar)法により解析し、前記ボックスカー法が１つの活性ワード・ライン及び／又は１つの活性ビット・ライン若しくは複数の活性ビット・ライン上の電位を制御する回路から導き出されたタイミング信号を使用する。
【００２３】
本発明による方法の第２の実施例において、選択メモリ・セルからの電流応答をロック・イン（lock-in）方法により解析し、前記ロック・イン方法は、前記活性ワード・ライン及び／又は前記活性ビット・ライン上の電位を制御する回路から導き出された周波数領域における１以上の基準信号を使用する。これに関連して、好ましくは、前記選択したメモリ・セルに印加された電圧のプロービング電圧成分から導き出された基準信号により解析を実行するか；又はその代わりとして、前記選択したメモリ・セルに印加された電圧のバイアス電圧成分から導き出された基準信号により解析を実行するか；又は二重の基準信号により前記解析を実行するか、但しその一つの基準信号がプロービング電圧成分から導き出された一基準信号であり、また一つが前記選択メモリ・セルに印加された前記電圧のバイアス電圧成分からのものであり；又は以下のうちの少なくとも１つの主周波数成分を使用して前記電流応答の解析を実行する、即ち、プロービング電圧が単一の主周波数を含む場合、その基本周波数または高調波（２nd、３rd）、又は前記プロービング電圧の１以上の成分が２つ以上の離れた主周波数を含む場合該１以上の成分の基本波又は高調波（２nd、３rd）、又は前記２以上の主周波数を加算及び／又は減算することにより発生した和又は差周波数、の内の少なくとも１つの主周波数成分を使用する。
【００２４】
以上の目的と共に更なる特徴及び効果は、更に、本発明の方法を実行する第１の装置により実現されるものであって、前記装置は、各ビット・ラインに対して設けられ、かつこれらと接続され、かつ仮想接地にクランプされたそれぞれのセンス増幅器と、各センス増幅器回路の出力と接続され、かつ基準信号用の入力及び読み出し信号用の出力を有するそれぞれのロック・イン増幅器と、前記ロック・イン増幅器の基準信号入力と接続され、これに対して基準信号を供給する組み合わせバイアス電圧及び信号源と、前記組み合わせバイアス電圧及び信号源の他方の出力に接続された活性ワード・ライン・ドライバであって、活性ワード・ラインを選択するマルチプレクサと接続された出力を有し、かつ前記ワード・ラインの一端に接続可能に設けられた前記活性ワード・ライン・ドライバと、前記ワード・ラインの他端に設けられて全ての不活性ワード・ラインを接地にクランプするパスゲート・バンクとを備え、これによって前記装置が活性ワード・ライン上の全てのメモリ・セルの並列読み出しを許容することを特徴とする。
【００２５】
以上の目的と共に更なる特徴及び効果は、更に、本発明の方法を実行する第２の装置により実現されるものであって、前記装置は、複数のビット・ラインの一端に接続されたマルチプレクサと、前記ビット・ラインのマルチプレクサと接続され、かつ仮想接地にクランプされたセンス増幅器と、前記センス増幅器回路の出力と接続され、かつ基準信号用の入力及び基準信号用の出力を有するロック・イン増幅器と、前記ビット・ライン・マルチプレクサが読み出しのために活性ビット・ラインの選択を供給しており、前記ロック・イン増幅器の基準信号入力と接続された出力を有し、これに対して基準信号を供給する組み合わせバイアス電圧及び信号源と、前記組み合わせバイアス電圧及び信号源の他の出力と接続された活性ワード・ライン・ドライバであって、活性ワード・ラインを選択するマルチプレクサと接続された出力を有し、前記ワード・ラインの一端に接続可能に設けられている前記活性ワード・ライン・ドライバと、前記ワード・ラインの他端に設けられ、全ての不活性ワード・ラインを接地にクランプする第１のパスゲート・バンクと、前記ビット・ラインの他端に接続可能に設けられ、全ての不活性ワード・ラインを接地にクランプする第２のパスゲート・バンクとを備え、活性ワード・ライン上の全てのメモリ・セルは、適当なタイミング・プロトコルにより前記センス増幅器の逐次的な読み出しとの組み合わせにより並列にアドレス指定可能とされることを特徴とする。
【００２６】
本発明は、添付図面を参照して本発明の好ましい実施例の下記詳細説明からより容易に明らかとなる。
【００２７】
本発明を更に詳細に説明する前に、本発明の概要的な背景を簡単に説明する。図１は、それぞれ割り付けられた論理状態“０”、“１”により示す０（zero）外部フィールドにおける２安定分極状態を有する強誘電性材料用の典型的なヒステリシスを示す。
【００２８】
ヒステリシス曲線は、ボルト単位の電位対マイクロファラッド／ｃｍ2単位の電気分極により与えられる。図１において、正の分極は論理“０”を表し、一方負の分極は論理“１”を表すようにされている。更に、Ｖcは保磁力電圧を表し、ＰRは残留分極を与え、一方
2004524640.tif 000001
は飽和電圧における電気分極と残留分極ＰRとの間の差である。最後に、Ｐ*は、メモリ・セルが論理“０”から論理“１”へ切り替わった場合のように、その分極が反転したときの分極の総体的な変化を表すものであり、メモリ・セルの破壊読み出しにおいて発生し得る。
【００２９】
図２は、受動マトリックス・アドレス指定可能な強誘電性メモリにより一般的に採用される分極構造を示す。メモリ媒体自体、即ち強誘電性材料は、それぞれ水平電極と呼ぶ第１行の並列電極ＷＬ1−ＷＬmと、第１組の電極に対して直交して方向付けられ、垂直電極と呼ばれ、従って直交電極マトリックスを形成する第２行の並列電極ＢＬ1−ＢＬnとの間に挟み込まれている。水平電極及び垂直電極にそれぞれ電圧を印加すると、メモリ・セルはマトリックスの交点又は電極の交点で影響を受ける。特定の水平及び特定の垂直電極に電圧を印加すると、電位が問題とするメモリ・セルに形成され、かつ所定のプロトコルに適用可能又は従って、それぞれ論理“０”及び論理“１”に対応する正又は負の種類の電気分極を得ることになる。
【００３０】
本発明において、関心は以上で説明した従来技術において言及され、また本発明に関連して考慮される形式の特殊なある非破壊読み出し機構に向ける必要がある。典型的には、問題とする選択セルに対して小信号時間変動の試験電圧を印加して問題とするメモリ・セルの信号応答を測定することにより、読み出しが実行され、同時に、小信号試験電圧のものより遅い時間変動により重畳されるバイアス電圧を与える。論理状態は、通常、記録された小信号応答のバイアス電圧への依存性を記録することにより、明らかにされる。後者は、所定のスケジュールに従って変動するように選択され、例えば同一又は逆極性の２値間で切り換えられ、又は２極限値（two extreme values）間で周期的に変調されてもよい。小信号応答は、例えば小信号試験電圧の周波数でのメモリ・セル容量であってもよく、又は高調波応答信号の振幅若しくは位相であってもよい。
【００３１】
一般的な使用法及び図２の参照を続けると、以下では、下記の命名法を適用するものとする。即ち、ワード・ラインとして水平電極ＷＬ、及びビット・ラインとして垂直電極ＢＬを表す。書き込み、読み出し、消去又は更新を選択するメモリ・セルは、選択セルと呼ばれ、また残りは非選択セルである。１以上の選択セルに接続するワード・ラインＷＬは、活性ワード・ライン（ＡＷＬと略記する）と呼ばれ、また１以上の選択セルに接続するビット・ラインＢＬは、活性ワード・ライン（ＡＢＬと略記する）と呼ばれる。対応により、選択セルに接続しないワード・ラインＷＬ及びビット・ラインＢＬは、それぞれ不活性ワード・ライン（ＩＷＬ）及び不活性ビット・ライン（ＩＢＬ）と呼ばれる。
【００３２】
受動マトリックス・アドレス指定可能メモリ・アレー内のデータの記憶、読み出し及び消去において基本的かつ繰り返される問題は、マトリックス内の電極セル及びメモリ・セルの回路網内で多数の電気結合である。従って、マトリックスにおける与えられたセル又はグループのセルをアドレス指定するために互に交差する一組のワード・ライン及びビット・ラインに対する電圧の印加は、同時にマトリックスにおいて無アドレス指定セルをこれらの論理状態を乱すような電圧にさらす原因になる恐れがある、又はこのような無アドレス指定セルがアドレス指定セル（addressed cell）から測定される応答を損なう電荷に寄与する恐れがある。図２を参照してこれを説明することができる。例えば、図示のように、活性ワード・ラインＡＷＬと活性ビット・ラインＡＢＬとの間の重なりにおけるメモリ・セル１の論理状態を読み出したいものと仮定する。セルに時間依存電圧を印加することにより読み出し、及びその結果の電流応答の測定を実行しようとすることを更に仮定する。測定はマトリックスの縁にある活性ワード・ラインＡＷＬ；活性ビット・ラインＡＢＬに対する接続を介して実行されるので、これらのライン上に印加される電位は、更にこれらのラインに接続している無アドレス指定セルにも作用する。従って、電位の総体的な分布、及びマトリックス全体のインピーダンスに従って、多数の無アドレス指定セルから寄生信号をアドレス指定したセル１から測定した応答に加算される恐れがある。この問題は、実際の装置が数百又は数千のワード・ライン及びビット・ラインを有するマトリックスを必然的に含むことを考慮すると、電子技術分野に習熟する者により容易に認識され得る。
【００３３】
受動マトリックス・アドレス指定は、高メモリ・セル密度とアーキテクチャー上の簡単さ及び柔軟性との組み合わせにおいて特有のものである。しかしながら、発明者が知る限り、以上で言及した特許においてブレナンが教える形式、又は以上でも言及した前述の国際特許出願第ＰＣＴ／ＮＯ01/00472号において教える形式の非破壊読み出し機構、又は同様の機構を採用した受動マトリックス・アドレス指定可能メモリ・デバイスにおいて、寄生信号の問題を解決することに関連した従来技術は、存在しない。このような非破壊読み出し機構は、実際的かつ効率的なアドレス指定手段と組み合わせることができないならば、各術的な関心に留まるに過ぎないであろう。
【００３４】
導入で述べたように、本発明は、容量結合を原因とするような寄生信号の寄与を除去することに特に重点をおくものであるが、本発明による方法を適用すべき受動マトリックス・アドレス指定メモリ・デバイスでは、更に誘導結合及び放射結合（inductive or radiative couplings）も存在し、マトリックス内の選択セルを取り囲む電極及びセルの回路網から誘導性及び放射性のピックアップを発生させる恐れがある。これは、加えて、周波数成分を有する時間変動電圧又は電流がマトリックスに流れ込み得るメモリ・マトリックスを容量性素子、誘導性素子及び抵抗性素子の回路網とみなせると考えたときに、更に容易に見ることが可能である。しかしながら、シミュレーション研究は、大きな受動アドレス指定可能メモリ・マトリックス上で、かつマトリックスの簡単なモデル、即ち容量性、誘導性及び抵抗性集中化素子を使用して、マトリックスにおける異なるライン間の結合を説明できる集中回路モデルを使用することに基づいて実行された。合理的な精度により実際のデバイスの振る舞いを模擬する２次元モデルに基づき、電界のシミュレーションを実行すると、予期に反し、容量結合が寄生信号寄与の主要な原因であるという結果になり、一方実際における誘導結合を無視できる。マトリックスに流れる信号が周波数成分を有し得ても、信号は、緩慢な時間変動及び周波数が対応して遅いと見なすことができる。どのような容量結合及び誘導結合も近接電磁界効果と見なすことができ、更にマトリックスの実際の大きさも遅延効果が存在しないことを保証する。１ＧＨｚにおいて、電磁波の波長は３３ｃｍであり、一方本発明による方法を適用するデバイスは、標準的なマイクロ回路技術の大きさ、即ち数ミリメートル程度、かつ例えば１ｃｍまでの線形な大きさに適合する。記憶密度、即ちメモリ・デバイスのセル密度を増加させると、これは寄生効果により影響され易くなる恐れがあるが、しかし電荷密度及び電磁界強度を変更させることなく、ライン幅、ピッチ幅及びセル・サイズのスケール・ダウンは、動作電圧において対応する低下を伴うことになる。いずれの場合も、結論として、問題とするメモリ・デバイスは、全ての実際目的にとって、網における集中容量性構造又は集中電荷からなるので、主としてとみなされ得ると共に、前記電荷は、静的であるか、又はアドレス指定動作の過程にわずかに影響するだけであって、放射結合の発生を誘導すると予測されるものより遙かに低い周波数により高々近電磁界結合効果を導入する。従って、以上の考慮に照らして、本発明による方法及び装置の特定的な実施例の以下の説明は、誘導結合又は放射結合に過度に関連されることなく、容量結合のみにより発生する寄生信号寄与の低下に実質的に関連すると理解されるべきである。
【００３５】
ここで、本発明を、その種々の好ましい実施例を参照し、詳細かつ明確さをもってより具体的な用語により説明する。
【００３６】
本発明の基本的な概念は、観測により、寄生が電位差により駆動されたマトリックス内のセル及び電極を介して流れる電流により発生するということに基づいている。簡単に述べると、マトリックスの全ての部分が全ての時点で等電位に保持されていれば、これらの電流は流れを停止する。しかしながら、ここでの読み出し処理は、選択セルが時間変動電圧下に置かれていることを必要とする。
【００３７】
本発明によれば、この問題は、動的検知において選択セルに適当なバイアス電圧及びプロービング電圧が出現し、一方全ての非選択セルにかかる電圧がゼロになるように、マトリックス内の電極に時間依存電位を印加することにより解決される。これは、非選択セルで交差するワード・ライン及びビット・ラインが互いにロックされた電位を有するように、時間及び大きさにおいてワード・ライン及びビット・ライン上の電位を相関して駆動することにより達成される。
従って、与えられた非選択セルにおけるワード・ライン電位が当該セルに接続するビット・ライン上に印加された時間依存電位を正確かつリアル・タイムでエミュレーションするように変化するよう強制されれば、結果として動的な等電位が前記セルに発生することになる。以下の好ましい実施例に関連して説明するように、前記非アドレス指定セルにおいて交差するワード・ライン及びビット・ラインは、互いにロックステップで（in lockstep）変化する時間依存電位を共に有するか、又はこれらは同一の準静電位（quasi-static potential）にクランプされることができる。
【００３８】
ここで図３及び４を参照して、基本的な原理を説明する。図３は、それぞれ論理“０”及び論理“１”に対応する方向に分極されたメモリ・セルの小信号電流応答を示す。図４ａは、矩形波バイアス電圧上に小信号正弦波プロービング電圧が重畳された選択メモリ・セルが知覚する電圧読み出しパターンを示す。メモリ・セルは図３に示す小信号容量対電圧の動き示すものとする。図示のように、論理状態“０”及び“１”は、バイアス電圧を印加して容量における付随的な変化を記録することにより、判定することができる。このバイアス電圧は、時間依存であり、かつ容量を測定するために使用される小信号電圧の周期より遙かに遅い特徴的な周期を有する例えば正弦波又は矩形波として印加されてもよい。前者の場合に、選択セルにおいて知覚される電圧は、図４ａに示すように時間において変化する。この電圧は、選択セルにおいて交差する活性ワード・ラインＡＷＬと活性ビット・ラインＡＢＬとの間の瞬時的な電位における差により発生され、図４ｂにおけるＩＷＬ及びＡＢＬにより表した曲線を参照すると、活性ワード・ライン及び活性ビット・ラインの電位が逆位相の正弦波となるように選択されている。不活性ワード・ラインが図４ｂにおいてＩＷＬと付した曲線により示したとおりの活性ビット・ライン電位を模倣するように制御されると、ＩＷＬとＡＢＬとの間の正味の電位差（活性ビット・ライン上の全ての非選択セルにより知覚された電圧に対応する）を全ての時間でゼロとみなすことができる。従って、活性ビット・ラインに接続された検知回路により電流応答を記録するときに、選択セルを除く、全てのセルは、正味電圧ゼロを経験することになる。
【００３９】
多くの実際的な状況において、無アドレス指定セルの各端において電位を正確に一致させる簡単な手順は、拡張され、かつ変更される必要がある。論理状態判別モード（容量対電圧、第２以上の高調波、和又は差の周波数）に従って、寄生電流からの最も有害な信号の寄与は、通常、選択メモリ・セルに印加された電圧の典型的には低周波数バイアス成分に含まれるものから十分隔たった周波数に発生する。従って、ワード・ライン及びビット・ラインの動的電位平衡は、多くの場合、選択メモリ・セルに印加された総合電圧から導き出されたある特定周波数にのみ適用される必要がある。この簡単な例は、周波数ωにより適用される高周波数プロービング電圧を周波数Ωによる低周波数バイアス電圧上に重畳して、容量対バイアス電圧測定が実行される。線形応答を仮定すると、この場合に周波数ωで非選択セルに対するワード及びビット・ライン電位の平衡を実行すれば十分である。
【００４０】
本発明は、主として、また導入で述べたように、容量結合を除去又は低下させることに関する。従って、本発明の最も重要な側面は、読み出し処理において容量性のピックアップを除去することである。
【００４１】
高周波数において、マトリックス内のどこかのワード・ライン及びビット・ラインとの誘導結合及び放射結合を原因とした寄生ピックアップにより、更に、読み出しが損なわれる。以上の項に示したように、これら２つの結合は重要度は低いものの、本発明の更なるかつ無視できない側面は、更にこのような結合から発生する寄生信号のピックアップを最小化することである。本発明の１つのクラスの実施例によれば、これは、読み出しサイクル中に全ての非アドレス指定ワード及びビット・ラインを、電位変動を共同実行する状態へ持って行き、活性ビット・ライン又はビット・ラインのグループ上に印加された関連信号成分をエミュレーションする措置により、達成される。勿論、これは、遅延効果を無視しているが、しかし大抵の実用メモリ・デバイスにおいて、各アドレス指定マトリックスは十分に小さく、かつ周波数も十分に低いものであって、この近似が有効である。
【００４２】
図４ａ及び４ｂに示す単一セルの励起例は、無視できない小信号励起電圧のみがアドレス指定セルに発生するように、全ての不活性ワード・ライン上に電圧を協調印加することにより、活性ビット・ラインと交差している不活性ワード・ライン上の無アドレス指定セルからの容量性ピックアップを回避する方法を示す。以下、本発明において示唆する原理を複数のワード及びビット・ラインを含む複数のマトリックスへ組み込む問題を取り上げ、かついくつかの好ましい実施例を説明する。後者は、如何なる意味においても本発明の完全な範囲を表すものでないことを理解すべきである。
【００４３】
ここで、図５〜８を参照して、本発明による方法の第１の実施例を説明する。ただし、単一メモリ・セルは、ランダムにアドレス指定される。
【００４４】
図５には、活性ワード・ライン及び活性ビット・ラインにより実行される単一メモリ・セルからの受動マトリックス読み出しが示されており、両者は、不活性ワード及びビット・ラインからの直流電流を絶縁するようにされている。
【００４５】
特に、図５は、どのようにして、無視できない電圧のみがアドレス指定セル１に発生するように、全ての不活性ワード・ラインＩＷＬ及び不活性ビット・ラインＩＢＬ上に電圧を協調印加することにより、活性ワード・ラインＡＷＬ及び活性ビット・ラインＢＷＬを交差させる無アドレス指定セルからの容量性ピックアップを回避しているのかを示す。図から明らかなように、これは、活性ビット・ラインＡＢＬ上の瞬時電位を反映させた全ての不活性ワード・ラインＩＷＬにより、同時に、活性ワード・ラインＡＷＬ上の瞬時電位を反映させた全ての不活性ビット・ラインＩＢＬにより、達成される。このようにして、活性ワード・ラインＡＷＬ上の無アドレス指定セルに電圧を発生させず、同時に、活性ビット・ラインＡＢＬ上の無アドレス指定セルに電圧を発生させない。
【００４６】
図５に示す機構において、不活性ワード・ライン及び不活性ビット・ラインは、直流電流上で独立しているが、しかし互いに協調した２信号発生器２、２’から給電されて、広範な技術及びハードウェアにより、活性ワード・ライン及び活性ビット・ラインへの端子を介してアドレス指定セル１上の容量測定を実行することができる。
【００４７】
図６は、活性ビット・ラインＡＢＬ上のセンス回路３により電流応答を検出し、一方低電源インピーダンスをもって信号源２により活性ワード・ラインに給電している。図示のように、不活性ビット・ラインＩＢＬを任意選択的に活性ワード・ラインＡＷＬへ接続することができる。従って、図６は、図５の機構の下位等級とみなしてよいものを示しており、不活性ビット・ラインＩＢＬは、直接的に活性ワード・ラインＡＷＬに電圧クランプされる。ここで、ワード・ライン信号源２は、「しっかり」している、即ち非常に低い電源インピーダンスを有するとみなされ、また電流応答は、センス増幅器３により検出され、センス回路３は、読み出しサイクルの電圧プロトコルが作動することにより、活性ビット・ラインＡＢＬへ流れる電流を記録する。不活性ワード・ラインＩＷＬ上の電位は、図５に示すスレーブ発生器２’により活性ビット・ラインＡＢＬ上の電位を反映させるようにされる。不活性ビット・ラインＩＢＬは、非選択セルを通って活性ビット・ラインＡＢＬへの容量結合寄与がないが、図６における機構は、例えば不活性ビット・ラインＩＢＬ上の電位を制御することにより、ある有用な貢献をする。簡単な代替は、勿論、不活性ビット・ラインをフローティングさせることである。
【００４８】
図７は、選択セル１により、図６に示す機構と同様のものを示すが、ただしここでは、電極マトリックスにおける全てのラインＷＬ、ＢＬがスレーブ信号源２’を介して活性ビット・ラインの電位へクランプされる。従って、図７は、図５の機構の他の下位等級を示す。ここで、活性ワード・ラインＡＷＬを除き、マトリックスにおける全てのラインは、活性ビット・ラインへクランプされる。この機構の利点は、活性ビット・ラインを交差させる全ての不活性ビット・ラインＩＢＬばかりでなく、マトリックスの他の部分からのピックアップ、特に近傍のビット・ラインからの容量性ピックアップも寄生信号源として除去される。
【００４９】
図５、６及び７に示す本発明による第１の実施例の変形は、活性ビット・ラインＡＢＬが不活性ワード・ラインＩＷＬを交差させるものは全て、その点にあるセルは、ほぼゼロ電圧を検知し、かつセンス回路３を通って流れるビット・ライン電流に対して無視できない寄与のみがアドレス指定セル１からのものである。センス回路３は、図８に示すように、構築されてもよく、図８は、どのようにして活性ビット・ラインＡＢＬが仮想接地にあると定義できるのかを説明している。これは、容量を測定する標準的なセットアップであるが、しかしこの状況に関連するどのような検出モードにも使用することができる。ハイゲインの演算増幅器を使用することにより、入力端子、従ってビット・ラインは、任意に選択できる所望の電位にクランプされてもよいが、しかし活性ビット・ラインＡＢＬに対する接続点は、以後、仮想接地と定義される。仮想接地を有する検出回路を使用することにより、図７から活性ワード・ラインＡＷＬを除く全マトリックスが接地電位に留まることが解る。これは、簡単さ及び寄生信号ピックアップに対するシールドに関して、明らかに有益な結果を有する。この場合に、選択セル１に対する電圧の振れ（バイアス及びプロービング電圧）は、全て活性ワード・ラインＡＷＬから発生しているが、しかし非選択セルに対する電位を平衡させる基本原理は、保持されている。
【００５０】
ここで、図９を参照して、ワード・ラインＷＬを並列にアドレス指定する本発明による方法の第２の実施例を説明する。ここでは、ワード・ライン上でメモリ・セルの１行全ての同時アドレス指定を除き、ここでも受動マトリックス・アドレス指定を使用し、同時に同一時間における寄生信号を抑圧する。
【００５１】
この実施例では、各ビット・ラインＢＬに接続された専用回路３により、１以上、潜在的には他の全ビット・ラインを並列的に、各ビット・ラインを読み出す。従って、単一の活性ワード・ラインＡＷＬを除き、読み出しサイクル全般にわたり、マトリックス全体を共通電位に保持することができ、かつ全ての不活性ワード・ラインＩＷＬを選択した電位、例えば接地にクランプし、同時に、活性ワード・ラインＡＷＬを信号発生器２に接続し、信号発生器源２は、電圧バイアスと共に、小信号プロービング信号を供給する。この信号発生器２は、低電源インピーダンスを有する。即ち、これは、交差しているビット・ラインに対する電流ドレインにより影響されることなく、接続されている活性ワード・ラインＡＷＬ上のプログラムされたバイアス電圧及び試験信号電圧を保持することができる。個々の各ビット・ラインＢＬは、これに関連され、例えば図７に示すものと同一のセンス回路３を有し、これによって各ビット・ラインへの電流を判定することができる。センス増幅器の入力、従ってビット・ラインＢＬにおける電位は、仮想接地に保持され、ビット・ラインＢＬを不活性（無アドレス指定）ワード・ラインＩＷＬへ結合しているセルに何らの容量結合転送を発生させないことを保証する。
【００５２】
この実施例において、重要な２つの効果を得ることができる。即ち、
（１）活性ビット・ラインＡＢＬ上の無アドレス指定セルからの電荷の容量性ピックアップを除去することに加え、更に、アドレス・マトリックスにおけるどこかでワード・ラインに対する容量、場合によっては更に誘導結合、又は放射結合によるクロストークを最小化するために望ましい。このような問題は、信号周波数が増加するに従って、かつ／又はワード・ラインとビット・ラインとの間の物理的な距離が減少するに従って、即ちデバイスの設計が高いパフォーマンスへ行くに従って、悪化される。好ましい実施例により、マトリックス全体（活性ワード・ラインＡＷＬを除く）を同一電位、例えば接地に保持できるので、読み出し信号に対する寄生ピックアップ寄与の更なる減少が達成できる。
【００５３】
（２）各ビット・ラインＢＬは活性（アドレス指定された）ワード・ラインＡＷＬと交差し、かつ個別的なそのセンス回路３を設けているので、マトリックスからの出力データ速度における対応する増加により、アドレス指定されたワード・ラインＡＷＬ上の全てのセルかの並列読み出しが可能である。
【００５４】
電子技術分野において習熟する者に明らかなように、第２の実施例は、直接書き込みにより電位制御の簡単化を達成する可能性を与える。
【００５５】
これは、それぞれ第１及び第２の装置の配置を示し、かつ両者とも本発明による第２の実施例を実行するために使用される図１０及び１１に関連させて説明される。
【００５６】
前述した全ワード・ライン・アクセス機構において、各ビット・ラインＢＬは、専用のセンス増幅回路３に関連させているものと仮定された。一般的に、可能な限り互いに密接させてマトリックスにセルを詰め込むのが望ましく、ビット・ライン・ピッチを最小化させなければならないことを意味する。しかしながら、これは、アレーのセンス増幅器回路に沿い、マトリックスの縁で混み合うことになり、またセンス増幅器回路は複雑さを増加させるので、問題を悪化させる。
【００５７】
混み合いの問題を避ける１方法は、資産（real-estate）の消費がより少ないスイッチ又はルーターを用い、マトリックス内のワード・ラインＷＬ及びビット・ラインＢＬにワード・ライン駆動回路及びビット・ライン・センス増幅器回路を接続することにより、これらの数を減らすことである。このために、図１０は、特に、ビット・ラインを仮想接地へクランプする検出回路を有するビット・ラインＢＬと連係し、不活性ワード・ラインＷＬを接地電位にクランプさせる切り換えに同期した時分割多元接続化の活性ワード・ライン接続を利用して、全ワード読み出し機構を実施する本発明による第１の装置を示す。各ビット・ラインＢＬの一端では、図８に示すセンス増幅器回路３と同一のものを仮想接地に接続してクランプする。各センス増幅器回路３には、読み出し信号用の出力及び基準信号用の入力を有するロック・イン増幅器４が接続されている。この基準信号は、組み合わせバイアス電圧及び信号源５により発生されると共に、基準出力信号がロック・イン増幅器４に接続される。バイアス電圧及び信号源５は、更に活性ワード・ライン・ドライバ６に対する出力を有し、これは、出力をマルチプレクサ７に接続しており、マルチプレクサ７は読み出しのために１ワード・ラインＷＬ、即ち活性ワード・ラインＡＷＬを選択し、また同時バイアスの不活性ワード・ラインＩＷＬは適当である。ワード・ラインの反対側は、パスゲート・バンク８と接続されており、これは、適当なスイッチング手段８’を使用することにより、不活性ワード・ラインＩＷＬを接地へクランプさせる。しかしながら、図１１の装置において、ビット・ラインＢＬの他端に不活性ビット・ライン・パスゲート・バンク１０が付加的に設けられており、これは、同様にスイッチング手段１０’を使用し、ビット・ラインＢＬを不活性ワード・ラインと同一の接地へクランプさせる。
【００５８】
図１１は、本発明による第２の装置を示し、かつ図１０に示すものに類似しているが、しかしここでは検出回路に対してビット・ラインＢＬを時分割多元接続を有する。図１１の装置はビット・ラインＡＢＬの一端に接続可能な活性ビット・ライン・マルチプレクサ９を介して選択活性ビット・ラインＡＢＬに信号センス増幅器回路３を接続している。前のように、センス増幅器回路３は仮想接地へクランプされており、かつその出力は読み出し信号用の第１出力及び組み合せバイアス電圧及びセンス信号源５からの基準信号用の入力を有する信号ロック・イン増幅器４の入力と接続されている。
組み合せバイアス電圧及びセンス信号源５、活性ワード・ライン・ドライバ６及び活性ワード・ライン・マルチプレクサ７は、図１０の装置と同じであり、勿論後者と同一機能を実行する。更に図１１の装置では、ワード・ラインＷＬの他端がパスゲート・バンク８と接続されてスイッチング手段８’により不活性ワード・ラインＷＬをクランプできるようにしている。しかしながら、図１１の装置では、ビット・ラインＢＬの他端に同じようにスイッチング手段１０’を使用して不活性ワード・ラインとして不活性ビット・ラインＢＬを同一の接地へクランプできるようにしたビット・ライン・パスゲート・バンク１０を付加的に設けている。
【００５９】
図１１における装置は、図示のように、全行読み出し機構を実施するものであり、これは、ある程度まで、本発明に属す特許出願において説明している破壊読み出し用の全行読み出し機構に類似している。しかしながら、破壊読み出し機構の場合のものと逆に、全行読み出しがデータの損失なしに、多重化に連係して実行可能なことに対して注目することが重要である。この場合に、読み出しは非破壊的であるので、与えられた読み出しサイクルにおいて、スイッチ又はルーターによりアドレス指定されていないビット・ライン上のセルは、それらの論理状態を保持する。従って、セルの全行は、センス増幅器回路（複数のセンス増幅器回路）における逐次的な読み出しに連係して、完全なワード・ライン励起の反復的な印加により、読み出し可能とされる。
【００６０】
本発明による方法及び装置の実施例は、例により与えられたに過ぎず、限定としてみなすべきでないことは、当該技術分野において習熟する者に明らかであるとすべきである。例えば、いずれにしろ、本発明の主たる目的、即ち分極可能なメモリ材料によるコンデンサ状構造の受動マトリックス・アドレス指定可能メモリ・アレーにおける容量結合の除去が、無アドレス指定セルに対する電位差をゼロに持って行ったときに、満足されるように、本発明による方法に何らの規制を課することなく、本発明による方法を少なくとも実行するために必要なスイッチング、駆動及び多重化機能を実施する種々の機構を、当該技術分野において習熟する者が考案可能なことは、明白とすべきである。
【図面の簡単な説明】
【００６１】
【図１】強誘電体形式のメモリ材料における概要的なヒステリシスを示す。
【図２】本発明により使用される強誘電性メモリのように受動マトリックス・アドレス指定によるメモリにおける電極構造。
【図３】例えば強誘電性メモリ・セルの典型的な小信号電流応答の挙動。
【図４ａ】本発明による方法により得られた読み出し電圧パターンの一例。
【図４ｂ】読み出し電圧パターンに対応した電位パターン。
【図５】本発明による方法の第１の実施例の原理。
【図６】図５の実施例の変形。
【図７】図５における実施例の他の変形。
【図８】本発明により使用されるセンス増幅器回路。
【図９】本発明による方法の第２の実施例の原理。
【図１０】本発明による方法の第２の実施例を実行する本発明による第１の装置の構造。
【図１１】本発明による方法の第２の実施例を実行する第２の装置の構造。