(57)【要約】【課題】  高速信号に対応し、精度良く差動信号の検出が可能であり、回路のレイアウト面積を縮小し、消費電力を低減することができる。【解決手段】  本発明による信号検出回路は、２つある差動比較回路の一方にオフセット調整回路抵抗Ｒｂ１を持たせ、一方の差動比較回路からの差動出力信号にオフセット電圧Ｖｏｆｆを与え、２つの差動比較回路の逆相出力によって形成される差動出力信号を差動排他的論理和回路ＥＯＲ３へ入力し、排他的論理和を出力して、オフセット調整回路抵抗Ｒｂ１で設定したレベル以上の差動入力信号を検出する。【選択図】  図４
2006054742.tif 000002
【特許請求の範囲】
【請求項１】
入力される差動入力信号を増幅し、第１の差動出力信号を出力する第１のコンパレータと、
入力される前記差動入力信号を増幅し、第２の差動出力信号を出力する第２のコンパレータと、
差動排他的論理和回路とを具備し、
前記第２のコンパレータは、オフセット電圧を前記第２の出力差動信号に与えるオフセット調整回路を備え、
前記差動排他的論理和回路は、前記第１の差動出力信号の正相信号と前記第２の差動出力信号の逆相信号からなる差動信号と、前記第２の差動出力信号の正相信号と前記第１の差動出力信号の逆相信号からなる差動信号との排他的論理和を出力する
信号検出回路。
【請求項２】
請求項１に記載の信号検出回路において、
前記第１のコンパレータは、第１のトランジスタと第２のトランジスタで形成される１対の差動対と、第１の抵抗と、第２の抵抗と、第１の定電流源を備え、
前記第１のトランジスタと前記第２のトランジスタのそれぞれのソースは、前記第１の定電流源と共通接続され、
前記第１のトランジスタのドレインは第１のノードを介して前記第１の抵抗の一端に接続され、
前記第２のトランジスタのドレインは第２のノードを介して前記第２の抵抗の一端に接続され、
前記第１の抵抗と前記第２の抵抗の他端は、電源に共通接続され、
前記差動入力信号は、前記第１のトランジスタ及び前記第２のトランジスタのゲートに、それぞれ入力され、前記第１及び第２のノードから前記第１の差動出力信号を出力し、
前記第２のコンパレータは、第３のトランジスタと第４のトランジスタで形成される１対の差動対と、第３の抵抗と、第４の抵抗と、第５の抵抗と、第２の定電流源を備え、
前記第３のトランジスタと前記第４のトランジスタのそれぞれのソースは、前記第２の定電流源と共通接続され、
前記第３のトランジスタのドレインは第３のノードを介して前記第３の抵抗の一端に接続され、
前記第４のトランジスタのドレインは第４のノードを介して前記第４の抵抗の一端に接続され、
前記第３の抵抗と前記第４の抵抗は共通接続され、前記第５の抵抗の一端に接続され、
前記差動入力信号は、前記第３のトランジスタ及び前記第４のトランジスタのゲートに、それぞれ入力され、前記第３及び第４のノードから前記第２の差動出力信号を出力する
信号検出回路。
【請求項３】
請求項２に記載の信号検出回路において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタは、ｎチャネルＭＯＳトランジスタである
信号検出回路。
【請求項４】
請求項２に記載の信号検出回路において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタは、ＰチャネルＭＯＳトランジスタである
信号検出回路。
【請求項５】
請求項２から４いずれか１項に記載の信号検出回路において、
前記第１の抵抗と、前記第２の抵抗と、前記第３の抵抗と、前記第４の抵抗の抵抗値は等しく、前記第１の定電流源と前記第２の定電流源の電流値は等しい
信号検出回路。
【請求項６】
請求項１から５いずれか１項に記載の信号検出回路であって、
シリアル通信を行なうシリアル通信デバイスに搭載される
信号検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号を２値化して検出する信号検出回路に関し、特に小振幅の差動信号を２値化して検出する信号検出回路に関する。
【背景技術】
【０００２】
近年、ＨＤＤ等のデータ転送はより高速な転送を求められており、従来のパラレル転送方式ではデータ転送速度が限界に達しつつあるため、高速なデータ転送が可能である差動シリアル転送方式が普及し始めている。
【０００３】
差動シリアル転送方式とは２本の伝送路を一組として、この２本の伝送路間の電位差によりデータを転送する方式である。従来のパラレル転送方式では数十本の信号線を用いて並列にデータ送受信するため高速化すると多数の信号線間でタイミング同期が困難になる欠点があったが、差動シリアル転送方式は２本の伝送路で転送するため高速化に適している。
【０００４】
しかし、転送速度の高速化に伴い信号の検出時間や振幅が小さくなるため、より高精度な信号検出回路を必要とされていた。
【０００５】
このような信号検出回路の従来例が、特開平３−５５９６８に開示されている。従来例の回路図を図１に示す（特許文献１）。
【０００６】
従来例の構成は、しきい値の異なる二つの比較回路である比較回路ＣＭＰ１及び比較回路ＣＭＰ２と、これらの比較回路からそれぞれ出力される出力信号ＣＭＰ１ｏｕｔと出力信号ＣＭＰ２ｏｕｔの排他的論理和を出力する排他的論理和回路ＥＯＲ１、比較回路のしきい値となる基準電圧を設定する抵抗Ｒ１、Ｒ２、Ｒ３を備えている。この際、比較回路ＣＭＰ２のしきい値は、比較回路ＣＭＰ１のしきい値より低く設定される。
【０００７】
入力信号Ｓｉｎの振幅が比較回路ＣＭＰ１及び比較回路ＣＭＰ２の基準電圧に比べ充分に大きい場合は、出力信号ＣＭＰ１ｏｕｔと出力信号ＣＭＰ２ｏｕｔの排他的論理和は「０」となる。次に、入力信号Ｓｉｎの振幅が小さくなり、比較回路ＣＭＰ１のしきい値以下になると比較回路ＣＭＰ１の出力はなくなるが、比較回路ＣＭＰ２は比較回路ＣＭＰ１よりしきい値が低いために入力信号を検出し、出力信号ＣＭＰ１ｏｕｔと出力信号ＣＭＰ２ｏｕｔの排他的論理和は「１」となる。
【０００８】
このように比較回路ＣＭＰ１及び比較回路ＣＭＰのしきい値の設定と排他的論理和ＥＯＲ１の出力Ｓｌｖによりにより信号の振幅を検知することができる。
【０００９】
このような従来例の入力信号を差動入力信号に置き換えた従来例２の回路図を図２に示す。
【００１０】
この回路は正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮからなる差動入力信号Ｓｉｎを入力される差動比較回路ＣＭＰ３と、差動比較回路ＣＭＰ３にオフセット電圧を与える差動比較回路ＣＭＰ４、差動入力信号Ｓｉｎを入力される差動比較回路ＣＭＰ５と、差動比較回路ＣＭＰ５にオフセット電圧を与える差動比較回路ＣＭＰ６を備える。又、差動比較回路ＣＭＰ３及び差動比較回路ＣＭＰ５の出力に接続される差動排他的論理和ＥＯＲ２と、オフセットの基準電圧を設定する定電流源Ｉｂ２と抵抗Ｒ４と基準電圧Ｖ１とを備える。
【００１１】
差動比較回路ＣＭＰ３は抵抗Ｒ５、Ｒ６及びＮチャネルトランジスタＭｎ１、Ｍｎ２と定電流源Ｉｂ３を備え、差動比較回路ＣＭＰ５は抵抗Ｒ７、Ｒ８及びＮチャネルトランジスタＭｎ５、Ｍｎ６と定電流源Ｉｂ５を備えている。差動比較回路ＣＭＰ４はＮチャネルトランジスタＭｎ３，Ｍｎ４と定電流源Ｉｂ４を備え、差動比較回路ＣＭＰ６はＮチャネルトランジスタＭｎ７，Ｍｎ８と定電流源Ｉｂ６を備えている。
【００１２】
続いて、従来例２の動作を図３に示す動作波形を用いて説明する。正相入力信号ＳｉｎＰ、逆相入力信号ＳｉｎＮの振幅が小さい場合、差動比較回路ＣＭＰ３の正相出力信号ＣＭＰ３ｏｕｔＰは、正相入力信号ＳｉｎＰに差動比較回路ＣＭＰ４の入力電圧Ｒ４Ｌによりオフセットが与えられた信号となる（図３（ｂ））。差動比較回路ＣＭＰ３の逆相出力信号ＣＭＰ３ｏｕｔＮは、逆相入力信号ＳｉｎＮに差動比較回路ＣＭＰ４の入力電圧Ｒ４Ｈによりオフセットが与えられた信号となる（図３（ｂ））。この入力電圧Ｒ４Ｈ、Ｒ４Ｌは定電流源Ｉｂ２と抵抗Ｒ４で決定する電位差である。同様に差動比較回路ＣＭＰ５の正相出力信号ＣＭＰ５ｏｕｔＰは、正相入力信号ＳｉｎＰに差動比較回路ＣＭＰ６の入力電圧Ｒ４Ｈによりオフセットが与えられた信号となる（図３（ｃ））。差動比較回路ＣＭＰ５の逆相出力信号ＣＭＰ５ｏｕｔＮは、逆相入力信号ＳｉｎＮに差動比較回路ＣＭＰ６の入力電圧Ｒ４Ｌによりオフセットが与えられた信号となる（図３（ｃ））。図３（ｂ）の入力信号が小さい時の論理値は「１」であり、図３（ｃ）の入力信号が小さい時の論理値は「０」のため、これらを入力とする差動排他的論理和ＥＯＲ２の出力は、論理値「１」となる。
【００１３】
正相入力信号ＳｉｎＰ、逆相入力信号ＳｉｎＮの振幅が大きい場合、正相入力信号ＳｉｎＰ、逆相入力信号ＳｉｎＮの振幅が大きくなると、図３（ｂ）の信号が大きい時のようにＣＭＰ３ｏｕｔＰとＣＭＰ３ｏｕｔＮが交差して論理値が「１」から「０」に変化するタイミングが発生する。このときの正相出力信号ＣＭＰ５ｏｕｔＰと逆相出力信号ＣＭＰ５ｏｕｔＮは論理値「０」のため、差動排他的論理和ＥＯＲ２の２値化信号ＳｏｕｔＰ、２値化信号ＳｏｕｔＮは論理値「０」となる。
【００１４】
図３（ｃ）の信号が大きい時も同様に正相出力信号ＣＭＰ５ｏｕｔＰと逆相出力信号ＣＭＰ５ｏｕｔＮが交差し、論理値が「０」から「１」に変化するタイミングが発生する。このときの正相出力信号ＣＭＰ３ｏｕｔＰと逆相出力信号ＣＭＰ３ｏｕｔＮは論理値「１」のため、差動排他的論理和ＥＯＲ２の２値化信号ＳｏｕｔＰ、２値化信号ＳｏｕｔＮは論理値「０」となる。
【００１５】
この２値化信号ＳｏｕｔＰ及び２値化信号ＳｏｕｔＮの信号の変化により、差動入力信号Ｓｉｎが入力された事を検出する。
【００１６】
より精度の良い信号検出回路を設計するには、回路を構成する抵抗や容量、トランジスタの製造ばらつきを考慮する必要がある。製造ばらつきの影響を少なくするには、使用するトランジスタのサイズを大きくしたり、製造ばらつきを補正する回路の付加などの方法がある。しかし、どちらの方法もレイアウト面積の増加や消費電流の増大などの問題を有している。又、トランジスタのサイズの増大や製造ばらつき補正回路の付加は、配線容量やゲート容量の増加となり高速信号への対応の妨げにもなっている。
【００１７】
従来例２の場合では、定電流Ｉｂ２と抵抗Ｒ４により正相入力信号ＳｉｎＰ、逆相ＳｉｎＮにオフセットを与え、信号の検出をしている。この定電流Ｉｂ２と抵抗Ｒ４は製造ばらつきの影響を受け、オフセットを与える差動比較回路ＣＭＰ４、ＣＭＰ５の誤差や寄生容量が精度向上や速度向上の妨げとなっている。
【特許文献１】特開平３−５５９６８
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、高速信号に対応し、精度良く差動信号の検出が可能な信号検出回路を提供することにある。
【００１９】
本発明の他の目的は、回路のレイアウト面積を縮小し、消費電力を低減することができる差動信号の信号検出回路を提供することにある。
【課題を解決するための手段】
【００２０】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２１】
本発明による信号検出回路は、入力される差動入力信号（Ｓｉｎ）を増幅し、第１の差動出力信号（ＣＭＰ７ｏｕｔ、ＣＭＰ９ｏｕｔ）を出力する第１のコンパレータ（ＣＭＰ７、ＣＭＰ９）と、入力される差動入力信号（Ｓｉｎ）を増幅し、第２の差動出力信号（ＣＭＰ８ｏｕｔ、ＣＭＰ１０ｏｕｔ）を出力する第２のコンパレータ（ＣＭＰ８、ＣＭＰ１０）と、差動排他的論理和回路（ＥＯＲ３、ＥＯＲ４）とを具備する。第２のコンパレータ（ＣＭＰ８、ＣＭＰ１０）は、オフセット電圧（Ｖｏｆｆ１、Ｖｏｆｆ２）を第２の出力差動信号（ＣＭＰ８ｏｕｔ、ＣＭＰ１０ｏｕｔ）に与えるオフセット調整回路（Ｒｂ１、Ｒｂ２）を備えている。
【００２２】
本発明による信号検出回路は、２つある差動比較回路の一方にオフセット調整回路（Ｒｂ１、Ｒｂ２）を持たせて、差動比較回路の一方からの差動出力信号（ＣＭＰ８ｏｕｔ、ＣＭＰ１０ｏｕｔ）にオフセット電圧（Ｖｏｆｆ１、Ｖｏｆｆ２）を与える。第１の差動出力信号（ＣＭＰ７ｏｕｔ、ＣＭＰ９ｏｕｔ）の正相信号（ＣＭＰ７ｏｕｔＰ、ＣＭＰ９ｏｕｔＰ）と第２の差動出力信号（ＣＭＰ８ｏｕｔ、ＣＭＰ１０ｏｕｔ）の逆相信号（ＣＭＰ８ｏｕｔＮ、ＣＭＰ１０ｏｕｔＮ）からなる差動信号（ＣＭＰ７Ｅｏｕｔ、ＣＭＰ９Ｅｏｕｔ）と、第２の差動出力信号（ＣＭＰ８ｏｕｔ、ＣＭＰ１０ｏｕｔ）の正相信号（ＣＭＰ８ｏｕｔＰ、ＣＭＰ１０ｏｕｔＰ）と第１の差動出力信号（ＣＭＰ７ｏｕｔ、ＣＭＰ９ｏｕｔ）の逆相信号（ＣＭＰ７ｏｕｔＮ、ＣＭＰ９ｏｕｔＮ）からなる差動信号（ＣＭＰ７Ｅｏｕｔ、ＣＭＰＥ９Ｅｏｕｔ）とを、差動排他的論理和回路（ＥＯＲ３、ＥＯＲ４）へ入力する。排他的論理和回路（ＥＯＲ３、ＥＯＲ４）は、排他的論理和である２値化信号（Ｓｏｕｔ）を出力し、オフセット電圧によって設定されたレベル以上の差動信号（Ｓｉｎ）を検出する。
【００２３】
本発明によるコンパレータの構成及び動作を以下に示す。第１のコンパレータ（ＣＭＰ７、ＣＭＰ９）は、第１のトランジスタ（Ｍｎ９、Ｍｐ１）と第２のトランジスタ（Ｍｎ１０、Ｍｐ２）で形成される１対の差動対と、第１の抵抗（Ｒ９、Ｒ１３）と、第２の抵抗（Ｒ１０、Ｒ１４）と、第１の定電流源（Ｉｂ７、Ｉｂ９）を備える。
【００２４】
第１のトランジスタ（Ｍｎ９、Ｍｐ１）と第２のトランジスタ（Ｍｎ１０、Ｍｐ２）のそれぞれのソースは、第１の定電流源（Ｉｂ７、Ｉｂ９）と共通接続される。第１のトランジスタ（Ｍｎ９、Ｍｐ１）のドレインは第１のノード（Ｎ９、Ｎ１３）を介して第１の抵抗（Ｒ９、Ｒ１３）の一端に接続される。
【００２５】
第２のトランジスタ（Ｍｎ１０、Ｍｐ２）のドレインは第２のノード（Ｎ１０、Ｎ１４）を介して第２の抵抗（Ｒ１０、Ｒ１４）の一端に接続され、第１の抵抗（Ｒ９、Ｒ１３）と、第２の抵抗（Ｒ１０、Ｒ１４）の他端は電源に共通接続される。
【００２６】
差動入力信号（Ｓｉｎ）は、第１のトランジスタ（Ｍｎ９、Ｍｐ１）と第２のトランジスタ（Ｍｎ１０、Ｍｐ２）のゲートに、それぞれ入力され、第１のノード（Ｎ９、Ｎ１３）及び第２のノード（Ｎ１０、Ｎ１４）から第１の差動出力信号（ＣＭＰ７ｏｕｔ、ＣＭＰ９ｏｕｔ）を出力する。
【００２７】
第２のコンパレータ（ＣＭＰ８、ＣＭＰ１０）は、第３のトランジスタ（Ｍｎ１１、Ｍｐ３）と第４のトランジスタ（Ｍｎ１２、Ｍｐ４）で形成される１対の差動対と、第３の抵抗（Ｒ１１、Ｒ１５）と、第４の抵抗（Ｒ１２、Ｒ１６）と、第５の抵抗（Ｒｂ１、Ｒｂ２）と、第２の定電流源（Ｉｂ８、Ｉｂ１０）を備える。
【００２８】
第３のトランジスタ（Ｍｎ１１、Ｍｐ３）と第４のトランジスタ（Ｍｎ１２、Ｍｐ４）のそれぞれのソースは、第２の定電流源（Ｉｂ８、Ｉｂ１０）と共通接続され、第３のトランジスタ（Ｍｎ１１、Ｍｐ３）のドレインは第３のノード（Ｎ１１、Ｎ１５）を介して第３の抵抗（Ｒ１１、Ｒ１５）の一端に接続され、第４のトランジスタ（Ｍｎ１２、Ｍｐ４）のドレインは第４のノード（Ｎ１２、Ｎ１６）を介して第４の抵抗（Ｒ１２、Ｒ１６）の一端に接続される。
【００２９】
第３の抵抗（Ｒ１１、Ｒ１５）と第４の抵抗（Ｒ１２、Ｒ１６）の他端は共通接続され、第５の抵抗（Ｒｂ１、Ｒｂ２）に接続される。
【００３０】
差動入力信号（Ｓｉｎ）は、第３のトランジスタ（Ｍｎ１１、Ｍｐ３）及び第４のトランジスタ（Ｍｎ１２、Ｍｐ４）のゲートに、それぞれ入力され、第３のノード（Ｎ１１、Ｎ１５）及び第４のノード（Ｎ１２、Ｎ１６）から第２の差動出力信号（ＣＭＰ８ｏｕｔ、ＣＭＰ１０ｏｕｔ）を出力する。
【００３１】
本発明による信号検出回路は、ＳｅｒＤｅｓ、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）、ＰＣＩｅｘｐｒｅｓｓ、ＳｅｒｉａｌＡＴＡ等のシリアル通信デバイスに搭載され、微小な差動信号（Ｓｉｎ）を精度良く検出することが可能となる。
【発明の効果】
【００３２】
本発明の信号検出回路によれば、高速信号に対応し、精度良く差動信号の検出が可能となる。
【００３３】
又、差動信号を検出する信号検出回路の製造コストを削減できる。
【発明を実施するための最良の形態】
【００３４】
以下、添付図面を参照して、本発明による信号検出回路の実施の形態を説明する。
【００３５】
図４及び図５を参照して本発明による信号検出回路の第１の実施の形態を説明する。
【００３６】
図４に、本発明による信号検出回路の構成を示す。本発明による第１の実施の形態における信号検出回路は、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮとからなる差動入力信号Ｓｉｎの振幅を検出して２値化する回路である。
【００３７】
本発明による信号検出回路は、差動比較回路ＣＭＰ７及びＣＭＰ８と、それぞれの出力端に接続される差動排他的論理和回路ＥＯＲ３とを備える。
【００３８】
差動比較回路ＣＭＰ７は、抵抗Ｒ９、Ｒ１０と、差動対を構成するＮチャネルトランジスタＭｎ９及びＭｎ１０と、定電流源Ｉｂ７を備える。
【００３９】
ＮチャネルトランジスタＭｎ９、Ｍｎ１０のそれぞれのソースは、定電流源Ｉｂ７と共通接続され、定電流源Ｉｂ７は接地されている。ＮチャネルトランジスタＭｎ９のドレインはノードＮ９を介して抵抗Ｒ９の一端に接続され、ＮチャネルトランジスタＭｎ１０のドレインはノードＮ１０を介して抵抗Ｒ１０の一端に接続されている。抵抗Ｒ９とＲ１０の他端は電源に共通接続されている。
【００４０】
正相入力信号ＳｉｎＰは、ＮチャネルトランジスタＭｎ９のゲートに、逆相入力信号ＳｉｎＮは、ＮチャネルトランジスタＭｎ１０のゲートに、それぞれ入力される。ノードＮ９から逆相出力信号ＣＭＰ７ｏｕｔＮが、ノードＮ１０から正相出力信号ＣＭＰ７ｏｕｔＰが出力される。
【００４１】
差動比較回路ＣＭＰ８は、抵抗Ｒ１１、Ｒ１２と、差動対を構成するＮチャネルトランジスタＭｎ１１及びＭｎ１２と、定電流源Ｉｂ８と、出力信号にオフセット電圧を与える抵抗Ｒｂ１とを備える。
【００４２】
ＮチャネルトランジスタＭｎ１１、Ｍｎ１２のそれぞれのソースは、定電流源Ｉｂ８の一端と共通接続され、定電流源Ｉｂ８の他端は接地されている。ＮチャネルトランジスタＭｎ１１のドレインはノードＮ１１を介して抵抗Ｒ１１の一端に接続され、ＮチャネルトランジスタＭｎ１２のドレインはノードＮ１２を介して抵抗Ｒ１２の一端に接続されている。抵抗Ｒ１１とＲ１２の他端は、抵抗Ｒｂ１の一端に共通接続される。抵抗Ｒｂ１の他端は電源に接続されている。
【００４３】
正相入力信号ＳｉｎＰは、ＮチャネルトランジスタＭｎ１１のゲートに、逆相入力信号ＳｉｎＮは、ＮチャネルトランジスタＭｎ１２のゲートに、それぞれ入力される。ノードＮ１１から逆相出力信号ＣＭＰ８ｏｕｔＮが、ノードＮ１２から正相出力信号ＣＭＰ８ｏｕｔＰが出力される。この際、抵抗Ｒｂ１は、正相出力信号ＣＭＰ８ｏｕｔＰ及び逆相出力信号ＣＭＰ８ｏｕｔＮにオフセット電圧Ｖｏｆｆ１を与える。
【００４４】
差動排他的論理和回路ＥＯＲ３は、ノードＮ９、Ｎ１０、Ｎ１１、Ｎ１２に接続され、正相出力信号ＣＭＰ７ｏｕｔＰと逆相出力信号ＣＭＰ８ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ７Ｅｏｕｔと、正相出力信号ＣＭＰ８ｏｕｔＰと逆相出力信号ＣＭＰ７ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ８Ｅｏｕｔを入力する。
【００４５】
差動排他的論理和回路ＥＯＲ３は、差動交換出力信号ＣＭＰ７Ｅｏｕｔと差動交換出力信号ＣＭＰ８Ｅｏｕｔの排他的論理和として、２値化信号Ｓｏｕｔ３Ｐ及び２値化信号Ｓｏｕｔ３Ｎを出力し、出力された２値化信号Ｓｏｕｔ３Ｐと２値化信号Ｓｏｕｔ３Ｎからなる２値化信号Ｓｏｕｔが出力される。この時、２値化信号Ｓｏｕｔ３Ｐが２値化信号Ｓｏｕｔ３Ｎより高い場合、２値化信号Ｓｏｕｔの論理値は「１」を示し、低い場合、論理値は「０」を示す。
【００４６】
図５を参照して、本発明の信号検出回路の第１の実施の形態の動作を説明する。被検出信号である差動入力信号Ｓｉｎは、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮとからなる差動信号である。図５（ａ）に示されるように、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮは同一の直流動作電圧を有し、互いに逆の位相で同一の振幅の信号である。正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動入力信号Ｓｉｎの論理値は「１」を示し、低い場合「０」を示す。
【００４７】
差動比較回路ＣＭＰ７は、入力される差動入力信号Ｓｉｎを増幅し、正相出力信号ＣＭＰ７ｏｕｔＰと逆相出力信号ＣＭＰ７ｏｕｔＮとからなる差動出力信号ＣＭＰ７ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ７ｏｕｔＮはノードＮ９から、正相出力信号ＣＭＰ７ｏｕｔＰはノードＮ１０から取出される（図５（ｂ））。同様に、差動比較回路ＣＭＰ８は、入力される差動入力信号Ｓｉｎを増幅し、正相出力信号ＣＭＰ８ｏｕｔＰと逆相出力信号ＣＭＰ８ｏｕｔＮとからなる差動出力信号ＣＭＰ８ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ８ｏｕｔＮはノードＮ１１から、正相出力信号ＣＭＰ８ｏｕｔＰはノードＮ１２から取出され、抵抗Ｒｂ１と定電流源Ｉｂ８とで発生するオフセット電圧Ｖｏｆｆ１が与えられる。各々の出力信号の振幅はＩｂ７＝Ｉｂ８、Ｒ９＝Ｒ１０＝Ｒ１１＝Ｒ１２の条件において同一となる（図５（ｃ））。
【００４８】
正相出力信号ＣＭＰ７ｏｕｔＰと、オフセット電圧Ｖｏｆｆ１を与えられた逆相出力信号ＣＭＰ８ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ７Ｅｏｕｔとし、オフセット電圧Ｖｏｆｆ１を与えられた正相出力信号ＣＭＰ８ｏｕｔＰと逆相出力信号ＣＭＰ７ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ８Ｅｏｕｔとする。差動交換出力信号ＣＭＰ７Ｅｏｕｔと差動交換出力信号ＣＭＰ８Ｅｏｕｔは、差動排他的論理和回路ＥＯＲ３に入力される。
【００４９】
図５（ｄ）に差動交換出力信号ＣＭＰ７Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ７ｏｕｔＰが逆相出力信号ＣＭＰ８ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ７Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。
【００５０】
同様に図５（ｅ）に差動交換出力信号ＣＭＰ８Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ８ｏｕｔＰが逆相出力信号ＣＭＰ７ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ８Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。
【００５１】
オフセット調整回路抵抗Ｒｂの大きさは、検出したい信号の大きさによって決定する。正相入力信号ＳｉｎＰ及び逆相入力信号ＳｉｎＮの振幅の大きさが、検出したい信号の大きさよりも小さい場合、正相出力信号ＣＭＰ７ｏｕｔＰより低い逆相出力信号ＣＭＰ８ｏｕｔＮ（逆相出力信号ＣＭＰ７ｏｕｔＮより低い正相出力信号ＣＭＰ８ｏｕｔＰ）を常に出力するようなオフセット電圧Ｖｏｆｆ１を与えるオフセット調整回路抵抗Ｒｂ１を決定する。併せて、正相入力信号ＳｉｎＰ及び逆相入力信号ＳｉｎＮの振幅の大きさが、検出したい信号の大きさよりも大きい場合、且つ、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い時、逆相出力信号ＣＭＰ７ｏｕｔＮより高い正相出力信号ＣＭＰ８ｏｕｔＰを出力し、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い時、正相出力信号ＣＭＰ７ｏｕｔＰより高い逆相出力信号ＣＭＰ８ｏｕｔＮを出力するように、オフセット調整回路抵抗Ｒｂ１を決定する。
【００５２】
差動入力信号Ｓｉｎの大きさが、本発明による信号検出回路で検出したい信号の大きさより小さい場合について説明する。
【００５３】
検出したい信号の大きさよりも小さい振幅の正相入力信号ＳｉｎＰ及び逆相入力信号ＳｉｎＮが信号検出回路に入力すると、正相出力信号ＣＭＰ７ｏｕｔＰは逆相出力信号ＣＭＰ８ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ７Ｅｏｕｔの論理値は「１」を示す（図５（ｄ））。又、正相出力信号ＣＭＰ８ｏｕｔＰは逆相出力信号ＣＭＰ７ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ８Ｅｏｕｔの論理値は「０」を示す（図５（ｅ））。
【００５４】
従って、差動排他的論理和回路ＥＯＲ３は、入力される差動交換出力信号ＣＭＰ７Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ８Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「１」の２値化信号Ｓｏｕｔを出力する（図５（ｆ））。
【００５５】
差動入力信号Ｓｉｎの大きさが信号検出回路の検出したい信号の大きさより大きい場合について説明する。
【００５６】
正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、正相出力信号ＣＭＰ７ｏｕｔＰは逆相出力信号ＣＭＰ８ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ７Ｅｏｕｔの論理値は「１」を示す（図５（ｄ））。正相出力信号ＣＭＰ８ｏｕｔＰは逆相出力信号ＣＭＰ７ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ８Ｅｏｕｔの論理値は「１」を示す（図５（ｅ））。
【００５７】
正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い場合、正相出力信号ＣＭＰ７ｏｕｔＰは逆相出力信号ＣＭＰ８ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ７Ｅｏｕｔの論理値は「０」を示す（図５（ｄ））。正相出力信号ＣＭＰ８ｏｕｔＰは逆相出力信号ＣＭＰ７ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ８Ｅｏｕｔの論理値は「０」を示す（図５（ｅ））。
【００５８】
従って、差動排他的論理和回路ＥＯＲ３は、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動交換出力信号ＣＭＰ７Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ８Ｅｏｕｔ（論理値「１」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力し、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い場合、差動交換出力信号ＣＭＰ７Ｅｏｕｔ（論理値「０」）と差動交換出力信号ＣＭＰ８Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力する。
【００５９】
以上のように、オフセット調整回路抵抗Ｒｂ１によって設定されるレベル以上の振幅をもつ差動入力信号Ｓｉｎが入力されると、２値化信号Ｓｏｕｔの論理和は「０」となり、差動入力信号Ｓｉｎを検出することができる。
【００６０】
ここで、信号検出回路の信号検出誤差の原因となる直流電圧誤差について、従来例２と本発明による信号検出回路とを比較する。
【００６１】
図２に示される従来例２において、ΔＶｓｉｎを入力Ｓｉｎの直流電圧誤差、ΔＶｒｅｆ２を抵抗Ｒ４の両端に発生する基準電圧の誤差、ΔＶｉｎ３を差動比較回路ＣＭＰ３、ＣＭＰ７の入力換算直流電圧誤差、ΔＶｉｎ４を差動比較回路ＣＭＰ４の入力換算直流電圧誤差、ΔＶｉｎ５を差動比較回路ＣＭＰ５、ＣＭＰ８の入力換算直流電圧誤差、ΔＶｉｎ６を差動比較回路ＣＭＰ６の入力換算直流電圧誤差、ＡｖＣＭＰを差動比較回路の電圧増幅率とすると、差動出力信号における直流電圧誤差の総和Ｖｏｆｆｓｅｔ１は次の式で与えられる。
【００６２】
Ｖｏｆｆｓｅｔ１＝（ΔＶｓｉｎ＋ΔＶｉｎ３）＊ＡｖＣＭＰ＋（ΔＶｒｅｆ２＋Ｖｉｎ４）＊ＡｖＣＭＰ＋（ΔＶｓｉｎ＋ΔＶｉｎ５）＊ＡｖＣＭＰ＋（ΔＶｒｅｆ２＋Ｖｉｎ６）＊ＡｖＣＭＰ・・（１）
【００６３】
ΔＶｓｉｎは差動入力により０とみなせるので、（１）式は、Ｖｏｆｆｓｅｔ１＝ΔＶｉｎ３＊ＡｖＣＭＰ＋（ΔＶｒｅｆ２＋Ｖｉｎ４）＊ＡｖＣＭＰ＋ΔＶｉｎ５＊ＡｖＣＭＰ＋（ΔＶｒｅｆ２＋Ｖｉｎ６）＊ＡｖＣＭＰ・・（２）となる。
【００６４】
一方、本発明における第１の実施の形態の場合は、図４において、ΔＶｒｅｆをオフセット調整回路抵抗Ｒｂ１と定電流源Ｉｂ８により発生する電圧の誤差、差動交換出力信号における直流電圧誤差の総和Ｖｏｆｆｓｅｔ２は、次式のようになる。
【００６５】
Ｖｏｆｆｓｅｔ２＝（（ΔＶｓｉｎ＋ΔＶｉｎ３）＊ＡｖＣＭＰ）＋（（ΔＶｓｉｎ＋ΔＶｉｎ５）＊ＡｖＣＭＰ＋ΔＶｒｅｆ）・・（３）
ΔＶｓｉｎは差動入力により０とみなせるので、（３）式は、
Ｖｏｆｆｓｅｔ２＝（（ΔＶｉｎ３）＊ＡｖＣＭＰ）＋（（ΔＶｉｎ５）＊ＡｖＣＭＰ＋ΔＶｒｅｆ）・・（４）
【００６６】
差動比較回路ＣＭＰ８は従来例のオフセットの機能を持ち合わせている。（２）式及び（４）式から従来例の差動出力信号と本発明による差動交換出力信号における直流電圧誤差の総和の差は、Ｖｏｆｆｓｅｔ１−Ｖｏｆｆｓｅｔ２＝（（ΔＶｒｅｆ２＋ΔＶｉｎ４）＋（ΔＶｒｅｆ２＋ΔＶｉｎ６））＊ＡｖＣＭＰ−ΔＶｒｅｆとなり、信号検出回路の信号検出誤差の原因となる直流電圧誤差は少なくなる。
【００６７】
又、従来に比べ回路が簡素化されるため、回路のレイアウト面積を縮小し、消費電力を低減することができる。このため、より安価に回路を作成することができる。更に、容量性負荷が軽減されることで、周波数特性が従来に比べより向上する。
【００６８】
以上のように、２個の差動比較回路の両方にオフセット電圧を与えるのではなく、相対的に片方にオフセット電圧Ｖｏｆｆを与える事により、基準電圧回路が削減できるため従来のオフセットを与えるための差動比較回路の製造ばらつきによる誤差の要因を減らすことができる。従って、より高精度な信号検出が実現出来る。
【００６９】
以下、図６及び図７を参照して、本発明による信号検出回路の第２の実施の形態の説明をする。
【００７０】
図６に、第２の実施の形態における本発明による信号検出回路の構成を示す。
【００７１】
第２の実施の形態における本発明による信号検出回路は、差動比較回路ＣＭＰ９及びＣＭＰ１０と、それぞれの出力端に接続される差動排他的論理和回路ＥＯＲ４とを備える。
【００７２】
差動比較回路ＣＭＰ９は、抵抗Ｒ１３、Ｒ１４と、差動対を構成するＰチャネルトランジスタＭｐ１及びＭｐ２と、定電流源Ｉｂ９を備える。
【００７３】
ＰチャネルトランジスタＭｐ１、Ｍｐ２のそれぞれのソースは、定電流源Ｉｂ９と共通接続されている。ＰチャネルトランジスタＭｐ１のドレインはノードＮ１３を介して抵抗Ｒ１３の一端に接続され、ＰチャネルトランジスタＭｐ２のドレインはノードＮ１４を介して抵抗Ｒ１４の一端に接続されている。抵抗Ｒ１３とＲ１４の他端は、共通接続されて接地される。
【００７４】
正相入力信号ＳｉｎＰは、ＰチャネルトランジスタＭｐ１のゲートに、逆相入力信号ＳｉｎＮは、ＰチャネルトランジスタＭｐ２のゲートに、それぞれ入力される。ノードＮ１３から逆相出力信号ＣＭＰ９ｏｕｔＮが、ノードＮ１４から正相出力信号ＣＭＰ９ｏｕｔＰが出力される。
【００７５】
差動比較回路ＣＭＰ１０は、抵抗Ｒ１５、Ｒ１６と、差動対を構成するＰチャネルトランジスタＭｐ３及びＭｐ４と、定電流源Ｉｂ１０と、出力信号にオフセット電圧Ｖｏｆｆ２を与える抵抗Ｒｂ２とを備える。
【００７６】
ＰチャネルトランジスタＭｐ３、Ｍｐ４のそれぞれのソースは、定電流源Ｉｂ１０と共通接続されている。ＰチャネルトランジスタＭｐ３のドレインはノードＮ１５を介して抵抗Ｒ１５の一端に接続され、ＰチャネルトランジスタＭｐ４のドレインはノードＮ１６を介して抵抗Ｒ１６の一端に接続されている。抵抗Ｒ１５とＲ１６の他端は、抵抗Ｒｂ２の一端に共通接続され、抵抗Ｒｂ２を介して接地される。
【００７７】
正相入力信号ＳｉｎＰは、ＰチャネルトランジスタＭｐ３のゲートに、逆相入力信号ＳｉｎＮは、ＰチャネルトランジスタＭｐ４のゲートに、それぞれ入力される。ノードＮ１５から逆相出力信号ＣＭＰ１０ｏｕｔＮが、ノードＮ１６から正相出力信号ＣＭＰ１０ｏｕｔＰが出力される。この際、抵抗Ｒｂ２は、正相出力信号ＣＭＰ１０ｏｕｔＰと逆相出力信号ＣＭＰ１０ｏｕｔＮにオフセット電圧Ｖｏｆｆ２を与える。
【００７８】
差動排他的論理和回路ＥＯＲ４は、ノードＮ１３、Ｎ１４、Ｎ１５、Ｎ１６に接続され、正相出力信号ＣＭＰ９ｏｕｔＰと逆相出力信号ＣＭＰ１０ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ９Ｅｏｕｔと、正相出力信号ＣＭＰ１０ｏｕｔＰと逆相出力信号ＣＭＰ９ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ１０Ｅｏｕｔを入力する。
【００７９】
差動排他的論理和回路ＥＯＲ４は、差動交換出力信号ＣＭＰ９Ｅｏｕｔと差動交換出力信号ＣＭＰ１０Ｅｏｕｔの排他的論理和として、２値化信号Ｓｏｕｔ４Ｐ及び２値化信号ｏｕｔ４Ｎを出力し、出力された２値化信号Ｓｏｕｔ４Ｐと２値化信号Ｓｏｕｔ４Ｎとからなる２値化信号Ｓｏｕｔが出力される。この時、２値化信号Ｓｏｕｔ４Ｐが２値化信号Ｓｏｕｔ４Ｎより高い場合、２値化信号Ｓｏｕｔの論理値は「１」を示し、低い場合、論理値は「０」を示す。
【００８０】
図７を参照して、本発明の信号検出回路の第２の実施の形態の動作を説明する。被検出信号である差動入力信号Ｓｉｎは、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮとからなる差動信号である。図７（ａ）に示されるように、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮは同一の直流動作電圧を有し、互いに逆の位相で同一の振幅の信号である。正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動入力信号Ｓｉｎの論理値は「１」を示し、低い場合「０」を示す。
【００８１】
差動比較回路ＣＭＰ９は、入力される差動入力信号Ｓｉｎを増幅し、正相出力信号ＣＭＰ９ｏｕｔＰと逆相出力信号ＣＭＰ９ｏｕｔＮとからなる差動出力信号ＣＭＰ９ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ９ｏｕｔＮはノードＮ１３から、正相出力信号ＣＭＰ９ｏｕｔＰはノードＮ１４から取出される（図７（ｂ））。同様に、差動比較回路ＣＭＰ１０は、入力される差動入力信号Ｓｉｎを増幅し、正相出力信号ＣＭＰ１０ｏｕｔＰと逆相出力信号ＣＭＰ１０ｏｕｔＮとからなる差動出力信号ＣＭＰ１０ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ１０ｏｕｔＮはノードＮ１５から、正相出力信号ＣＭＰ１０ｏｕｔＰはノードＮ１６から取出され、抵抗Ｒｂ２と定電流源Ｉｂ１０とで発生するオフセット電圧Ｖｏｆｆ２が与えられる。各々の出力信号の振幅はＩｂ９＝Ｉｂ１０、Ｒ１３＝Ｒ１４＝Ｒ１５＝Ｒ１６の条件において同一となる（図７（ｃ））。
【００８２】
正相出力信号ＣＭＰ９ｏｕｔＰと、オフセット電圧Ｖｏｆｆ２を与えられた逆相出力信号ＣＭＰ１０ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ９Ｅｏｕｔとし、オフセット電圧Ｖｏｆｆ２を与えられた正相出力信号ＣＭＰ１０ｏｕｔＰと逆相出力信号ＣＭＰ９ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ１０Ｅｏｕｔとする。差動交換出力信号ＣＭＰ９Ｅｏｕｔと差動交換出力信号ＣＭＰ１０Ｅｏｕｔは、差動排他的論理和回路ＥＯＲ４に入力される。
【００８３】
図７（ｄ）に差動交換出力信号ＣＭＰ９Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ９ｏｕｔＰが逆相出力信号ＣＭＰ１０ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。
【００８４】
同様に図７（ｅ）に差動交換出力信号ＣＭＰ１０Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ１０ｏｕｔＰが逆相出力信号ＣＭＰ９ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ１０Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。
【００８５】
オフセット調整回路抵抗Ｒｂ２の大きさは、検出したい信号の大きさによって決定する。正相入力信号ＳｉｎＰ及び逆相入力信号ＳｉｎＮの振幅の大きさが、検出したい信号の大きさよりも小さい場合、正相出力信号ＣＭＰ９ｏｕｔＰより低い逆相出力信号ＣＭＰ１０ｏｕｔＮ（逆相出力信号ＣＭＰ９ｏｕｔＮより低い正相出力信号ＣＭＰ１０ｏｕｔＰ）を常に出力するようなオフセット電圧Ｖｏｆｆ２を与えるオフセット調整回路抵抗Ｒｂ２を決定する。併せて、正相入力信号ＳｉｎＰ及び逆相入力信号ＳｉｎＮの振幅の大きさが、検出したい信号の大きさよりも大きい場合、且つ、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い時、逆相出力信号ＣＭＰ９ｏｕｔＮより高い正相出力信号ＣＭＰ１０ｏｕｔＰを出力し、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い時、正相出力信号ＣＭＰ９ｏｕｔＰより高い逆相出力信号ＣＭＰ１０ｏｕｔＮを出力するように、オフセット調整回路抵抗Ｒｂ２を決定する。
【００８６】
差動入力信号Ｓｉｎの大きさが、本発明による信号検出回路で検出したい信号の大きさより小さい場合について説明する。
【００８７】
検出したい信号の大きさよりも小さい振幅の正相入力信号ＳｉｎＰ及び逆相入力信号ＳｉｎＮが信号検出回路に入力すると、正相出力信号ＣＭＰ９ｏｕｔＰは逆相出力信号ＣＭＰ１０ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「１」を示す（図７（ｄ））。又、正相出力信号ＣＭＰ１０ｏｕｔＰは逆相出力信号ＣＭＰ９ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ１０Ｅｏｕｔの論理値は「０」を示す（図７（ｅ））。
【００８８】
従って、差動排他的論理和回路ＥＯＲ４は、入力される差動交換出力信号ＣＭＰ９Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ１０Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「１」の２値化信号Ｓｏｕｔを出力する（図７（ｆ））。
【００８９】
差動入力信号Ｓｉｎが信号検出回路の検出したい信号の大きさより大きい場合について説明する。
【００９０】
正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、正相出力信号ＣＭＰ９ｏｕｔＰは逆相出力信号ＣＭＰ１０ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「１」を示す（図７（ｄ））。正相出力信号ＣＭＰ１０ｏｕｔＰは逆相出力信号ＣＭＰ９ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ１０Ｅｏｕｔの論理値は「１」を示す（図７（ｅ））。
【００９１】
正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い場合、正相出力信号ＣＭＰ９ｏｕｔＰは逆相出力信号ＣＭＰ１０ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「０」を示す（図７（ｄ））。正相出力信号ＣＭＰ１０ｏｕｔＰは逆相出力信号ＣＭＰ９ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ１０Ｅｏｕｔの論理値は「０」を示す（図７（ｅ））。
【００９２】
従って、差動排他的論理和回路ＥＯＲ４は、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動交換出力信号ＣＭＰ９Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ１０Ｅｏｕｔ（論理値「１」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力し、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い場合、差動交換出力信号ＣＭＰ９Ｅｏｕｔ（論理値「０」）と差動交換出力信号ＣＭＰ１０Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力する。
【００９３】
以上のように、オフセット調整回路抵抗Ｒｂ２によって設定されるレベル以上の振幅をもつ差動入力信号Ｓｉｎが入力されると、２値化信号Ｓｏｕｔの論理和は「０」となり、差動入力信号Ｓｉｎを検出することができる。
【００９４】
本発明による信号検出回路は、２個の差動比較回路の片方の差動比較回路にだけオフセットを与え、差動排他的論理和回路の入力の組合せを変更することで回路構成が簡素化できるため、製造ばらつきの影響が小さく、高精度で高速な信号検出回路を実現できる。
【００９５】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。例えば、図４において抵抗Ｒｂ１を無くして抵抗Ｒ１１及びＲ１２を直接電源に接続し、ノードＮ１１及びノードＮ１２と接地電位との間に、それぞれ同じ定電流源を設けることによっても、オフセットを与えることが可能である。
【図面の簡単な説明】
【００９６】
【図１】図１は、従来の信号検出回路の構成図である。
【図２】図２は、従来の信号検出回路を差動構成とした回路の構成図である。
【図３】図３は、図２の信号検出回路に差動信号を入力した回路の動作を示す波形である。
【図４】図４は、本発明による第１の実施の形態における信号検出回路の構成図である。
【図５】図５は、本発明による第１の実施の形態における動作を示す波形である。
【図６】図６は、本発明による第２の実施の形態における信号検出回路の構成図である。
【図７】図７は、本発明による第２の実施の形態における動作を示す波形である。
【符号の説明】
【００９７】
Ｓｉｎ：差動入力信号
ＳｉｎＰ：正相入力信号
ＳｉｎＮ：逆相入力信号
ＣＭＰ７ｏｕｔＰ、ＣＭＰ８ｏｕｔＰ、ＣＭＰ９ｏｕｔＰ、ＣＭＰ１０ｏｕｔＰ：正相出力信号
ＣＭＰ７ｏｕｔＮ、ＣＭＰ８ｏｕｔＮ、ＣＭＰ９ｏｕｔＮ、ＣＭＰ１０ｏｕｔＮ：逆相出力信号
ＣＭＰ７ｏｕｔ、ＣＭＰ８ｏｕｔ、ＣＭＰ９ｏｕｔ、ＣＭＰ１０ｏｕｔ：差動出力信号
ＣＭＰ７Ｅｏｕｔ、ＣＭＰ８Ｅｏｕｔ、ＣＭＰ９Ｅｏｕｔ、ＣＭＰ１０Ｅｏｕｔ：差動交換出力信号
Ｓｏｕｔ３Ｐ、Ｓｏｕｔ３Ｎ、Ｓｏｕｔ４Ｐ、Ｓｏｕｔ４Ｎ：２値化信号
ＣＭＰ７、ＣＭＰ８、ＣＭＰ９、ＣＭＰ１０：差動比較回路
ＥＯＲ３、ＥＯＲ４：差動排他的論理和回路
Ｒｂ１、Ｒｂ２：オフセット調整回路抵抗
Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５、Ｒ１６：抵抗
Ｎ９、Ｎ１０、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５、Ｎ１６：ノード
Ｍｎ９、Ｍｎ１０、Ｍｎ１１、Ｍｎ１２：Ｎチャネルトランジスタ
Ｍｐ１、Ｍｐ２、Ｍｐ３、Ｍｐ４：Ｐチャネルトランジスタ
Ｉｂ７、Ｉｂ８、Ｉｂ９、Ｉｂ１０：電流源
Ｖｏｆｆ１、Ｖｏｆｆ２：オフセット電圧
【図１】
2006054742.tif 000003
【図２】
2006054742.tif 000004
【図３】
2006054742.tif 000005
【図４】
2006054742.tif 000006
【図５】
2006054742.tif 000007
【図６】
2006054742.tif 000008
【図７】
2006054742.tif 000009