【手続補正書】
【提出日】平成19年8月21日(2007.8.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第1の導電部材と、
(b) 前記プローブの第2の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第2の導電部材と、
(c) 前記プローブの接地路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第3の導電部材と、
(d) 別のプローブの第1の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第4の導電部材と、
(e) 前記別のプローブの第2の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第5の導電部材と、
(f) 前記別のプローブの接地路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第6の導電部材と、
(g)前記第3の導電部材と前記第6の導電部材が、互いに分離されており、前記第3の導電部材と前記第6の導電部材との間の距離の少なくとも50％にわたって延在する抵抗体と、を備えるキャリブレーション基板。
【請求項２】
前記抵抗体が、前記第3の導電部材と前記第6の導電部材との間の距離の少なくとも75％にわたって延在する、請求項1に記載のキャリブレーション基板。
【請求項３】
前記抵抗体が、前記第3の導電部材と前記第6の導電部材との間の距離の少なくとも90％にわたって延在する、請求項1に記載のキャリブレーション基板。
【請求項４】
前記抵抗体が、前記第3の導電部材と前記第6の導電部材との間の距離の少なくとも95％にわたって延在する、請求項1に記載のキャリブレーション基板。
【請求項５】
前記抵抗体が、前記第3の導電部材と前記第6の導電部材との間の距離の少なくとも100％にわたって延在する、請求項1に記載のキャリブレーション基板。
【請求項６】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第1の導電部材と、
(b) 前記プローブの第2の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第2の導電部材と、
(c) 前記プローブの接地路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第3の導電部材と、
(d) 別のプローブの第1の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第4の導電部材と、
(e) 前記別のプローブの第2の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第5の導電部材と、
(f) 前記別のプローブの接地路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第6の導電部材と、
(g)前記第3の導電部材と前記第6の導電部材が、互いに分離されており、前記第1、第2及び第3の導電部材からのS11特性が、30GHzと50GHzとの間で0.05dB未満の損失であり、前記第3の導電部材と前記第6の導電部材との間を少なくとも部分的に延在する抵抗体と、
を備えるキャリブレーション基板。
【請求項７】
前記S11特性が、20GHzと60GHzとの間で0.05dB未満の損失である、請求項6に記載のキャリブレーション基板。
【請求項８】
前記S11特性が、10GHzと70GHzとの間で0.05dB未満の損失である、請求項6に記載のキャリブレーション基板。
【請求項９】
前記S11特性が、10GHzと100GHzとの間で0.05dB未満の損失である、請求項6に記載のキャリブレーション基板。
【請求項１０】
前記S11特性が、0.025dB未満の損失である、請求項6に記載のキャリブレーション基板。
【請求項１１】
前記S11特性が、0.025dB未満の損失である、請求項7に記載のキャリブレーション基板。
【請求項１２】
前記S11特性が、0.025dB未満の損失である、請求項8に記載のキャリブレーション基板。
【請求項１３】
前記S11特性が、0.025dB未満の損失である、請求項9に記載のキャリブレーション基板。
【請求項１４】
前記S11特性が、0.02dB未満の損失である、請求項6に記載のキャリブレーション基板。
【請求項１５】
前記S11特性が、0.02dB未満の損失である、請求項7に記載のキャリブレーション基板。
【請求項１６】
前記S11特性が、0.02dB未満の損失である、請求項8に記載のキャリブレーション基板。
【請求項１７】
前記S11特性が、0.02dB未満の損失である、請求項9に記載のキャリブレーション基板。
【請求項１８】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第1の導電部材と、
(b) 前記プローブの第2の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第2の導電部材と、
(c) 前記プローブの接地路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第3の導電部材と、
(d) 別のプローブの第1の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第4の導電部材と、
(e) 前記別のプローブの第2の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第5の導電部材と、
(f) 前記別のプローブの接地路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第6の導電部材と、
(g)前記第3の導電部材と前記第6の導電部材が、互いに分離されており、前記第1、第2、及び第3の導電部材からのS11特性が、30GHzと50GHzとの間で5未満のQファクタであり、前記第3の導電部材と前記第6の導電部材との間を少なくとも部分的に延在する抵抗体と、
を備えるキャリブレーション基板。
【請求項１９】
前記Qファクタが、3未満である、請求項18に記載のキャリブレーション基板。
【請求項２０】
前記Qファクタが、2未満である、請求項18に記載のキャリブレーション基板。
【請求項２１】
前記Qファクタが、1.2未満である、請求項18に記載のキャリブレーション基板。
【請求項２２】
前記Qファクタが、20GHzと60GHzとの間で5未満である、請求項18に記載のキャリブレーション基板。
【請求項２３】
前記Qファクタが、10GHzと70GHzとの間で5未満である、請求項18に記載のキャリブレーション基板。
【請求項２４】
前記Qファクタが、5GHzと100GHzとの間で5未満である、請求項18に記載のキャリブレーション基板。
【請求項２５】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第1の導電部材と、
(b) 前記プローブの第2の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第2の導電部材と、
(c) 前記プローブの接地路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第3の導電部材と、
(d) 別のプローブの第1の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第4の導電部材と、
(e) 前記別のプローブの第2の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第5の導電部材と、
(f) 前記別のプローブの接地路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第6の導電部材と、
(g)前記第3の導電部材と前記第6の導電部材が、互いに分離されており、前記第3の導電部材と前記第6の導電部材との間を少なくとも部分的に延在する抵抗体とを備え、前記抵抗体が、30GHzと50GHzとの間での一次モード変換の虚数部と10%以内で整合する、キャリブレーション基板。
【請求項２６】
前記一次モード変換が、20GHzと60GHzとの間での変換である、請求項25に記載のキャリブレーション基板。
【請求項２７】
前記一次モード変換が、10GHzと70GHzとの間での変換である、請求項25に記載のキャリブレーション基板。
【請求項２８】
前記一次モード変換が、5GHzと100GHzとの間での変換である、請求項25に記載のキャリブレーション基板。
【請求項２９】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第1の導電部材と、前記プローブの第2の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第2の導電部材と、前記プローブの接地路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第3の導電部材とを含む導体部を備え、
(b)前記導体部が、付随の抵抗体を含み、前記抵抗体が、前記抵抗体が含まれなかったのであれば発生していた10GHzと100GHzとの間で生じる共振効果のレベルに対して50%未満のレベルに低減させる抵抗値を有する、キャリブレーション基板。
【請求項３０】
前記レベルが、75%未満である、請求項29に記載のキャリブレーション基板。
【請求項３１】
前記レベルが、90%未満である、請求項29に記載のキャリブレーション基板。
【請求項３２】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第1の導電部材と、前記プローブの第2の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第2の導電部材と、前記プローブの接地路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第3の導電部材とを含む導体部を備え、
(b)前記導体部が、付随の抵抗体を含み、前記抵抗体が、前記抵抗体が含まれなかったのであれば発生した10GHzと100GHzとの間の一次モード変換の虚数部を、25％以内にする抵抗値を有する、キャリブレーション基板。
【請求項３３】
前記一次モード変換が、30GHzと50GHzとの間である、請求項32に記載のキャリブレーション基板。
【請求項３４】
前記抵抗値が、前記虚数部を10％以内にする、請求項32に記載のキャリブレーション基板。
【請求項３５】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第1の導電部材と、前記プローブの第2の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第2の導電部材と、前記プローブの接地路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第3の導電部材とを含む導体部を備え、
(b)前記導体部が、300ミクロンより長い長さを有する付随の抵抗体を含む、
キャリブレーション基板。
【請求項３６】
前記長さが、500ミクロンより長い、請求項35に記載のキャリブレーション基板。
【請求項３７】
前記長さが、750ミクロンより長い、請求項35に記載のキャリブレーション基板。
【請求項３８】
前記抵抗体が、40オームより大きい抵抗値を有する、請求項35に記載のキャリブレーション基板。
【請求項３９】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号路と電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第1の導電部材と、前記プローブの第2の信号路と電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第2の導電部材と、前記プローブの接地路と電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第3の導電部材とを含む導体部を備え、
(b)前記導体部が、30オームより大きい抵抗値を有する付随の抵抗体を含む、
キャリブレーション基板。
【請求項４０】
前記抵抗値が、全抵抗値として40オームより大きい、請求項39に記載のキャリブレーション基板。
【請求項４１】
前記抵抗値が、全抵抗値として50オームより大きい、請求項39に記載のキャリブレーション基板。
【請求項４２】
前記抵抗値が、全抵抗値として60オームより大きい、請求項39に記載のキャリブレーション基板。
【請求項４３】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第1の導電部材と、前記プローブの第2の信号路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第2の導電部材と、前記プローブの接地路と電気的に相互接続されるのに好適な、前記キャリブレーション基板によって支持される第3の導電部材とを含む導体部を備え、
(b)前記導体部が、付随の抵抗体を含み、前記第１、第2、及び第3の導電部材からのS11特性が、30GHzと50GHzとの間で0.05dB未満の損失である、
キャリブレーション基板。
【請求項４４】
前記S11特性が、20GHzと60GHzとの間で0.05dB未満の損失である、請求項43に記載のキャリブレーション基板。
【請求項４５】
前記S11特性が、10GHzと70GHzとの間で0.05dB未満の損失である、請求項43に記載のキャリブレーション基板。
【請求項４６】
前記S11特性が、10GHzと100GHzとの間で0.05dB未満の損失である、請求項43に記載のキャリブレーション基板。
【請求項４７】
前記S11特性が、0.025dB未満の損失である、請求項43に記載のキャリブレーション基板。
【請求項４８】
前記S11特性が、0.025dB未満の損失である、請求項44に記載のキャリブレーション基板。
【請求項４９】
前記S11特性が、0.025dB未満の損失である、請求項45に記載のキャリブレーション基板。
【請求項５０】
前記S11特性が、0.025dB未満の損失である、請求項46に記載のキャリブレーション基板。
【請求項５１】
前記S11特性が、0.02dB未満の損失である、請求項43に記載のキャリブレーション基板。
【請求項５２】
前記S11特性が、0.02dB未満の損失である、請求項44に記載のキャリブレーション基板。
【請求項５３】
前記S11特性が、0.02dB未満の損失である、請求項45に記載のキャリブレーション基板。
【請求項５４】
前記S11特性が、0.02dB未満の損失である、請求項46に記載のキャリブレーション基板。
【請求項５５】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号路と電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第1の導電部材と、前記プローブの接地路と電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第2の導電部材とを含む導体部を備え、
(b)前記導体部が、付随の抵抗体を含み、前記第１及び第2の導電部材からのS11特性が、30GHzと50GHzとの間で0.05dB未満の損失である、
キャリブレーション基板。
【請求項５６】
前記S11特性が、20GHzと60GHzとの間で0.05dB未満の損失である、請求項55に記載のキャリブレーション基板。
【請求項５７】
前記S11特性が、10GHzと70GHzとの間で0.05dB未満の損失である、請求項55に記載のキャリブレーション基板。
【請求項５８】
前記S11特性が、10GHzと100GHzとの間で0.05dB未満の損失である、請求項55に記載のキャリブレーション基板。
【請求項５９】
前記S11特性が、0.025dB未満の損失である、請求項55に記載のキャリブレーション基板。
【請求項６０】
前記S11特性が、0.025dB未満の損失である、請求項56に記載のキャリブレーション基板。
【請求項６１】
前記S11特性が、0.025dB未満の損失である、請求項57に記載のキャリブレーション基板。
【請求項６２】
前記S11特性が、0.025dB未満の損失である、請求項58に記載のキャリブレーション基板。
【請求項６３】
前記S11特性が、0.02dB未満の損失である、請求項55に記載のキャリブレーション基板。
【請求項６４】
前記S11特性が、0.02dB未満の損失である、請求項56に記載のキャリブレーション基板。
【請求項６５】
前記S11特性が、0.02dB未満の損失である、請求項57に記載のキャリブレーション基板。
【請求項６６】
前記S11特性が、0.02dB未満の損失である、請求項58に記載のキャリブレーション基板。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】明細書
【発明の名称】プローブテスト構造
【技術分野】
【０００１】
本発明は、デバイスを検査するキャリブレーション構造に関し、特に、キャリブレーション構造の基板から生ずる不所望な電磁モードを抑制する、改良されたキャリブレーション構造に関する。
【背景技術】
【０００２】
コプレーナ導波路(coplanar waveguide)、コプレーナ・ストリップライン(coplanar stripline)、コプレーナ・スロットライン(coplanar slotline)などのコプレーナ伝送構造は、様々な電子系用途に広く用いられている。例えば、コプレーナ導波路は、米国特許第4,697,143号明細書に記載されているように、マルチ-ギガヘルツ周波数で半導体を検査するのに好適なプローブに用いられる。米国特許第4,697,143号明細書に記載のプローブは、略三角形状のアルミナ基板を有しており、アルミナ基板には、三角形のポイントに向かって先細りになるコプレーナ導波路が形成される。鉄又はフェライトを含み、且つ、高磁気損失率を有するバルク状マイクロ波吸収体は、基板の両面に仕上げられ、不所望な伝播モードの影響を低減させる。この不所望な伝播モードのうちの1つは、プローブ基板で伝播し、プローブ・マウンティングブロックから反射し、基板に戻って伝播するエネルギーを含んでおり、測定信号の不所望な歪みを生じさせる。
【０００３】
プローブは、直流から数百ギガヘルツの周波数で、トランジスタ、インダクタ、キャパシタ、抵抗などの極めて小さい素子について比較的正確なウェハ測定を可能とする。ベクトルネットワークアナライザに接続された1つ以上のそのようなプローブを用い、キャリブレーション基板を用いて測定システムを校正すれば、比較的正確な測定が可能となる。キャリブレーション基板は、その基板上に形成される様々な種類の平面キャリブレーション要素を有し、例えば、ライン-リフレクト-ライン(LRL, Line-Reflect-Line)キャリブレーション要素、ライン-リフレクト-マッチ(LRM, Line-Reflect-Match)キャリブレーション要素、オープン-ショート-ロード-スルー(OSL-T, Open-Short-Load-Thru)キャリブレーション要素などである。プローブ／キャリブレーション基板の組み合わせの理想的な応答値からの偏差は、ネットワークアナライザに記憶される。また、ソフトウェア・アルゴリズムは、通常、検出された偏差、並びにネットワークアナライザ及びプローブに対するインターフェースの非理想的な応答値を補償するように用いられる。
【０００４】
キャリブレーション基板は、導電チャック上に配置され、通常、真空状態で維持される。導電チャックは、信号がプローブを通じて供給されるときに、不所望なマイクロストリップモードに対する接地面として機能する。不所望なマイクロストリップモードに加えて、不所望な表面波モードも基板を通じて伝播する。石英スペーサは、キャリブレーション基板に置かれ、キャリブレーション基板で発生するその寄生モードを低減させる。しかしながら、石英スペーサがある場合でさえ、ネットワークアナライザによって測定される入射対反射の信号比率において、寄生モードは、まだ共振を生じさせる。
【０００５】
ニクロム(ニッケルクロム合金)などの特定数量の損失体を、キャリブレーション要素の対向端に沿って配置することによって、キャリブレーション基板の表面波モードを低減させる試みは、失敗した。しかしながら、そのニクロムの損失体の寸法は、キャリブレーション要素に結合されている信号の波長より極めて短い。従って、その試みは、基板の低面に沿って伝播する表面波モードに、ほとんど効果がない。更に、その試みは、キャリブレーション要素のための接地面として機能する導電チャックによって発生するマイクロストリップモードに、ほとんど効果がない。
【０００６】
図1を参照すると、米国特許第5,225,796号明細書に記載のコプレーナ伝送構造10の断面図を示している。コプレーナ伝送構造10は、コプレーナ伝送導波路として示される、基板の一方の表面に形成されたコプレーナ伝送路14を有する基板12を備えている。基板12は、アルミナ又はサファイアなどの誘電体から形成される。また、コプレーナ伝送路14は、図2に示すように、コプレーナ・ストリップラインとしてもよい。コプレーナ伝送導波路14は、2つの接地面18及び20と共に、中央ストリップ16を有し、2つの接地面18及び20は、中央ストリップ16に対して平行及び中央ストリップ16のある平面部に配置される。コプレーナ伝送路14は、準TEMモードの伝播のような、伝送路14に沿って伝播される放射性の電磁モードを規定する。基板12の反対表面12には、基板上に形成されるニクロム、タンタル窒化物などの損失性の抵抗体(lossy resistive material) 22の層がある。
【０００７】
損失性の抵抗体の使用は、コプレーナ伝送構造において、寄生的なエバネセント(evanescent)、即ち、伝播型の電磁モードを減衰させる傾向がある。図2Aは、サファイア基板26の一方の表面に形成される非対称コプレーナ・ストリップライン24を有するコプレーナ伝送構造の平面図を示す。ニクロム28の層は、隣接して蒸着され、ストリップライン27の接地部に接続される。図2Bの断面図は、損失体を加えることに対して基板26の反対表面に形成されるニクロム30の層を有する、別のアプローチを示している。
【０００８】
残念なことに、図1及び図2に示す構造は、広範囲の周波数上で、比較的歪んだ信号を生じさせる傾向がある。その歪みは、基板内部で伝播する不所望なモードから生じる。その不所望なモードの正確な原因は知られておらず、その不所望なモードを低減させることを困難にさせている。歪みレベルは、極めて正確な測定値に対して、キャリブレーション基板が単に無効なものとなるほど十分大きいものである。
【０００９】
オレゴン州ビーバートンのカスケードマイクロテック社（Cascade Microtech of Beaverton, Oregon）から利用可能なキャリブレーション基板は、一組のキャリブレーション構造を備えている。図3を参照して、そのキャリブレーション構造は、基板によって支持され、その基板にわたってスペースを空けて構成された一組の導電部材54を備えている。同様の導電部材が、アレイ構成で配列されている。周波数応答を効果的に増大させ、基板のベース部に対して導電部材のマイクロストリップモードの周波数応答を取り除くため、少量の抵抗体56が、導電部材の各々の終端部に隣接して配置される。比較的広い導電部材は約525ミクロンの幅であり、比較的細い導電部材は約100ミクロンの幅であり、導電部材の列間は約750ミクロンのスペースがある。抵抗体は、約150ミクロンの長さを有し、導電体の幅と等しい幅を有する。導電部材は、約1400ミクロンの長さを有する。導電部材60の列は、オープン・キャリブレーションテスト(open calibration test)用であり、導電部材62の列は、ロード・キャリブレーションテスト(load calibration test)用であり、導電部材64の列は、ショート・キャリブレーションテスト(short calibration test)用であり、導電部材66の列は、スルー・導電性テスト(through conductive test)用であり、導電部材68の列は、ループバックスルー・導電性テスト(loop back through conductive test)用である。
【００１０】
その結果的な構造は、改良された測定精度を提供しているが、図4に示すように、ショート・キャリブレーション構造(S11測定)を測定すると、理想値(0dB)から約0.10〜0.15dBの偏差の大きさを有する、約33ギガヘルツでの共振を含んでいる。dBで表すS11の大きさは、20*log(x)として計算され、ここに、xは、1に正規化された入力信号に対するリターン信号の大きさである。この共振は、その共振系をキャリブレーションするのが困難である故に、一般的な範囲の33ギガヘルツにおける半導体の検査をより困難にさせる。共振系の場合では、Qは、その系の周波数応答における共振ピークの鋭さの度合いであり、その共振系の減衰値に対する反比例値であり、また、共振を生じるインピーダンスの抵抗成分上のリアクタンス成分と考えることができる。例えば、Q=(ヘルツで表す中心周波数)／(帯域幅(中心周波数での最大の大きさから0.707倍ダウン(3dB減少の大きさ)時))。図4を参照すると、33ギガヘルツ共振を生じるインピーダンスのQファクタは、約22である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
所望されることは、不所望な偽信号モードを低減させるキャリブレーション構造である。
【発明を実施するための最良の形態】
【００１２】
図5を参照すると、1つ以上の導電部材を含むキャリブレーション基板が示されている。プローブ、ネットワークアナライザ、及びプローブとネットワークアナライザとの間のケーブリングを何らかの精度の度合いで正確にモデル化できるように、キャリブレーション基板の構造は、何らかの精度の度合いで製造者によってモデル化される。
【００１３】
好適な寸法の導電部材には、約525ミクロン幅の比較的広い導電部材と、約100ミクロン幅の比較的細い導電部材とが含まれる。導体の長さは、好適には1400ミクロンである。導電部材160の列は、オープン・キャリブレーションテスト用であり、導電部材162の列は、ロード・キャリブレーションテスト用であり、導電部材164の列は、ショート・キャリブレーションテスト用であり、導電部材166の列は、スルー・導電性テスト用であり、導電部材168の列は、ループバックスルー・導電性テスト用である。一般に、信号路は、各々の比較的大きい導体部内の小さい導体部に位置している。同様に、一般に、接地路は、比較的大きい導体部に位置している。幾つかのケースでは、信号部及び接地部の導体部分は、共に対になっている。図6Aを参照して、例えば、デュアルパステスト用のオープン・導電性テスト160には、一対の信号導体部200及び202、及び接地導体部204が含まれる。図6Bを参照して、例えば、デュアルパステスト用のロード・導電性テスト162には、一対の信号導体部210及び212、及び接地導体部214が含まれる。ここで、それぞれの導体部210及び212は、50オーム／平方の抵抗体などの抵抗体216によって相互接続されている。図6Cを参照して、例えば、デュアルパステスト用のショート・導電性テスト164には、一対の信号導体部220及び222、及び、信号導体部220及び222に電気的に接続される接地導体部224が含まれる。図6Dを参照して、例えば、デュアルパステスト用のスルー・導電性テスト166には、一対の信号導体部230及び232、及び接地導体部234が含まれる。図6Eを参照して、例えば、デュアルパステスト用のループバック・導電性テスト168には、一対の信号導体部240及び242、及び接地導体部244が含まれる。
【００１４】
キャリブレーションには、如何なる好適な技法をも含み、例えば、ライン-リフレクト-マッチ(line-reflect-match)、ショート-オープン-ロード(short-open-load)、スルー-リフレクト-ライン(through-reflect-line)、ライン-リフレクト-リフレクト-マッチ(line-reflect- reflect-match)、ショート-オープン-ロード-スルー(short-open-load-through)、ショート-オープン-ロード-レシプロカル(short-open-load-reciprocal)などである。プローブ／キャリブレーション基板の組み合わせの理想的な応答値からの偏差は、ネットワークアナライザに記憶される。また、これら検出された偏差、並びにネットワークアナライザ及びプローブに対するインターフェースの非理想的な応答値を補償するのに、ソフトウェア・アルゴリズムを用いることができる。
【００１５】
本発明者は、図3に示す構造に対して、約33GHzで生じる共振周波数の影響を考察した。本発明者は、観測された影響に対する1つの可能性ある説明として、有効キャパシタンス“Cstructure”が、キャリブレーション・抵抗体／導体／抵抗体構造の隣接列間に存在するということを推定した。更に、キャリブレーション処理の際、別の有効キャパシタンス“Cprobe”が、テストされる対象に対してプローブ自体と隣接型キャリブレーション構造との間に存在している。更に、キャリブレーション処理の際、プローブチップの接地路には、有効インダクタンスLtipがある。図7に示すように、結果として生じるキャパシタンスCstructure及びCprobeの対は、インダクタンスLtipと共に、インダクタ‐キャパシタ(LC)共振構造を生じさせる。
【００１６】
デュアル（又はそれ以上の）信号路用プローブのキャリブレーションのためにキャリブレーション基板が用いられると、このLC共振構造は、追加のプローブチップのインダクタンスと、そのプローブチップ間の追加の相互インダクタンスとが含まれることにより、変化する。例えば、プローブは、接地部／信号部／接地部／信号部／接地部構造を有することができ、ここで、キャリブレーションの際に、その信号路の対を種々の導電部材に配置させることができる。同様に、一対のプローブ間のシングルポートのキャリブレーションのためにキャリブレーション基板を用いることができ、或いは、シングルプローブのために、又は1つから複数のポートのためにキャリブレーション基板を用いることもできる。更に、ほとんどの場合、入力用、出力用又はその双方用に、信号ラインを用いてもよい。
【００１７】
キャリブレーション基板の種々の導体部分の間にキャパシタンスが存在するという認識は、不所望な歪みの1つの可能性ある原因についての見識を生じさせる。歪みを変更させるために、1つの技法として、導電部材の互いの距離を更に遠方へと配置させることができる。この技法は、導電部材の間のキャパシタンスの低減を生じさせる。導電部材の間のキャパシタンスが低減されると、実効的なLC回路の共振周波数は増大する。共振周波数の十分な増大により、共振は、200ギガヘルツを超えるような、測定の際の対象とならない周波数で生じさせることができる。残念なことに、導電部材間のスペースを増大させることは、基板のより少ないキャリブレーション構造を生じさせ、そのキャリブレーション構造は繰り返し使用の後に傷が生じることになる。
【００１８】
別の共振は、対象となる周波数における半波長に近い接地導体の長さ及び幅から生じる。この場合、更にCprobe及びCstructureが、そのような共振部と結合され、更に所望の信号を歪ませる。
【００１９】
特定の共振を低減させながら、より好適なキャリブレーション基板を提供するために、本発明者は、図8に示すように、実質的にLCR回路を生じさせるように、抵抗素子170をLC回路に含めるべきであるという認識に至った。追加の抵抗素子Rstructureは、その基板構造の共振態様を十分小さいレベルまで弱めさせるのに十分なものである。好適な構造では、抵抗素子は、2つの隣接する導体素子と相互接続する。変更された構造から生じる測定値は、ショート構造の測定(S11測定)において、0.02dB未満の理想値からの偏差を示している。 対照的に、抵抗体を備えていた従来の既存の構造は、共振の源が如何なるものであっても、共振を低減するのに十分に広い抵抗体面積を有していなかった。本発明者は、既存構造の狭い抵抗体では、抵抗体に電流がほとんど流れないので、接地面と抵抗体との間に不十分なキャパシタンスを生じさせ、これにより比較的高いQを生じさせると推測している。従って、本発明者は、追加の抵抗体、即ち、追加の抵抗値により、抵抗体に十分に電流が流れるような、十分なキャパシタンスが抵抗体と接地面との間に存在し、これにより接地導体により生成された共振構造のQを低減させると推測している。
【００２０】
変更された構造は、5GHzと100GHzとの間で0.05dB未満の損失となり、従来では得られなかった特性値を有し、より好適には10GHzと70GHzとの間、より好適には20GHzと60GHzとの間、更により好適には30GHzと50GHzとの間、或いはそれ以上の好適な周波数帯について、これら周波数範囲において0.025dB未満の損失となる（S11測定）。この測定値は、変更された構造のS11測定値と比較的信頼あるショート又はオープン時でのS11測定値との間のベクトル差として特徴付けられる。更に、変更された構造は、共振のQを、5未満の値に、より好適には3未満の値に、より好適には2未満の値に、より好適には1未満の値などに、かなり低減させることが可能となる。好適には、抵抗体は、双方の導電体に接続され、導電体の間の全体の距離に延在させることであるが、所望であれば、短い抵抗体を同様に用いることができる。例えば、抵抗体は、導電部材間の距離の少なくとも50%、より好適には導電部材間の距離の少なくとも75%、より好適には導電部材間の距離の少なくとも90%、及び、より好適には導電部材間の距離の少なくとも95%に延在させることができる。更に、抵抗体を、導電体の列間に備えることができ、導電体の間の全体の距離に延在させることができる。また、所望であれば、短い抵抗体を、導電体の列間に備えることができ、より好適に導電体の間に備えることができる。例えば、抵抗体は、導電部材間の距離の少なくとも50%、より好適には導電部材間の距離の少なくとも75%、より好適には導電部材間の距離の少なくとも90%、及び、より好適には導電部材間の距離の少なくとも95%に延在させることができる。
【００２１】
実例として、追加の抵抗体無しでテストを実行した。図10に示すように、このテストでは、インピーダンスが22GHz及び52GHz周辺でのプローブとシステムのインピーダンスが整合しているときに、導電部材の共振の現象が生じていることが分かる。更に、33GHzでは、導電部材のショートを調べている際に、共振が観測される。図11に示すように、約60オームの抵抗値を有する隣接する抵抗体によって、約33GHzでの60−j60のインピーダンスのリアクタンス成分は、ほぼ整合させられている。本発明者は、この効果の別の可能性ある理由について、図5に示すように、追加の抵抗体が、共振を低減、又はそれ以外に、除去させるためには、その周波数でのモード変換の虚数部(10%以内)に事実上ほぼ整合させることであると推測した。
【００２２】
前述の観測に基づいて、本発明者は、キャリブレーション処理の際、CPWモード(コプレーナ導波路)などのシングルモードにおいて、プローブが主として信号を保持すると考えていた。CPWモードで伝播する信号は、キャリブレーション基板に課されている。信号の大部分が、CPWモードではキャリブレーション基板によって保持される。しかしながら、CPWモードでの信号の一部は、キャリブレーション構造によって、導電部材と基板の底部との間のマイクロストリップモードなどの他のモードに変換される。特定の構成の特定の周波数では、このCPWからマイクロストリップへのモード変換は、前述したように約33GHzなどである。従って、抵抗体の有益な効果についての1つの説明は、特性インピーダンスとほぼ等しい抵抗値で、マイクロストリップモードを終端させていることである。抵抗体面積は、他の導体に接続されないのであれば、接地導体が不所望なモードの特性インピーダンスとほぼ等しいインピーダンス(+/−25%以内、より好適には+/−10%以内)とみなせるほどに、接地面に対して十分なキャパシタンスを生成するのに十分に広い必要がある。好適には、この抵抗体は、マイクロストリップモードの特性インピーダンスの+/−25%以内、好適には+/−10%以内である抵抗値を有する。また、好適には、抵抗体の長さは、不所望なモードの特性インピーダンスとほぼ等しいインピーダンス(好適には+/−10%以内、又は好適には+/−25%以内)を生じさせるのに十分なものである。また、好適には、抵抗体の面積は、不所望なモードの特性インピーダンスとほぼ等しいインピーダンス(好適には+/−10%以内、又は好適には+/−25%以内)を生じさせるのに十分なものである。好適には、導体部(接地導体及び／又は信号導体)、及び／又は抵抗体は、不所望なモードの特性インピーダンスとほぼ等しいインピーダンス(好適には+/−10%以内、又は好適には+/−25%以内)を有するように、基板の厚さ及び／又は基板の誘電率は十分なものである。
【００２３】
多くの場合、接地面に対するマイクロストリップモードの特性インピーダンスは、基板の厚さに対するマイクロストリップ (抵抗体、及び／又は、導体部(接地導体及び／又は信号導体) の幅の比率に関係している。従って、抵抗体を、好適に接地導体の長さとほぼ同一の長さ(+/−10%以内、+/−25%以内、+/−50%以内、+/−75%以内)を有する同様のインピーダンスの極めて損失性のマイクロストリップラインとみなすことができる。抵抗素子を、一連の集中素子と考えることができるのであれば、より長い抵抗構造は、接地面に対してより多くのキャパシタンスを有し、これにより、終端抵抗を生じさせる。
【００２４】
他の実施例では、抵抗体を、300ミクロンより長い、より好適には500ミクロンより長い、及び、より好適には750ミクロンより長い長さのものとできる。同様に、抵抗体を、導体部と同一の幅、又はその同一の幅の75%以内とできる。また、40オームより大きい、より好適には45オームより大きい、より好適には50オームより大きい、及び、より好適には55オームより大きい全抵抗値(1面あたり)を有するとして、抵抗体を特徴付けることができる。更に、S11特性、Q値特性、抵抗体特性、及びリアクタンス特性は、他の導電部材又は他の抵抗体と関係なく、導電部材及び抵抗体の単一の組み合わせとして関連付けることができる。
【００２５】
ここで説明される関連付けは、用いられる抵抗体の種類に関するものではないとみなすことができる。また、ここで説明される関連付けは、好適には約50のオーム／平方(+/−5パーセント以内、+/−10パーセント以内、+/−25パーセント以内)の抵抗体の場合である。しかしながら、抵抗体の抵抗値が50オーム／平方以外であれば、導体部（接地導体及び／又は信号導体）及び／又は抵抗体の幅、基板の厚さ、基板の誘電率、導体部（接地導体及び／又は信号導体）及び／又は抵抗体の長さは、同一の比率及び／又は同一の特性インピーダンス整合を維持するように変更することができる。
【００２６】
所望であれば、基板には、基板とチャックとの間にマイクロ波吸収体を含めることができる。更に、所望であれば、マイクロ波吸収体を、基板の側部及び／又は上面部に配置することができる。また、チャックを、例えば導電性、非導電性、損失性、上側の誘電体層の支持部、上側のマイクロ波吸収体の支持部とできる。更に、その抵抗体の特徴を、キャリブレーション基板の導体部で、単なる接地部及び信号部のような、単一チャンネルとして同様に含めることができる。
【００２７】
抵抗体は、テストにおけるデバイスの特性インピーダンスに依存して、種々の応用例の要求に応じて適合させるように、種々のシート抵抗とすることができる。更に、様々な形状の損失体のパターンニングは、特定の応用例の要求に応じて選択することができる。
【００２８】
オレゴン州ビーバートンのカスケードマイクロテック社（Cascade Microtech, Inc. of Beaverton, Oregon）から利用可能なメンブレンタイプ(membrane type)のプローブに好適な別のキャリブレーション構造を図12に示す。その構造は、ギャップ又は誘電体により分離された一対の接地導体間の信号導体を有する、伸長した接地導体のような、導体部を有している。好適には、導体部は、ギャップ又は誘電体によって分離されている。種々の導体部の間は、誘電体又は抵抗体とできる。中央部は、大きな導体部と、大きな導体部から電気的に絶縁されたプローブ接触部用の個々のパッドとを有している。
【００２９】
前述の実施例で用いられた用語と表現は、その実施例についての説明の用語として用いられたものであり、制限するものではなく、そのような用語及び表現において示され、及び説明された特徴又は特徴部分の等価のものを除外する意図はなく、本発明の範囲は、特許請求の範囲によってのみ規定され、制限されることは明らかである。
【００３０】
【図面の簡単な説明】
【図１】コプレーナ伝送構造の断面図である。
【図２Ａ】抵抗層を組み込むコプレーナ・ストリップラインの場合の平面図である。
【図２Ｂ】抵抗層を組み込むコプレーナ・ストリップラインの場合の断面図である。
【図３】既存のキャリブレーション基板を示す図である。
【図４】マイクロストリップモードの終端抵抗無しでのショート時のS11応答を示す図である。
【図５】変更されたキャリブレーション基板を示す図である。
【図６Ａ】キャリブレーション部を示す図である。
【図６Ｂ】キャリブレーション部を示す図である。
【図６Ｃ】キャリブレーション部を示す図である。
【図６Ｄ】キャリブレーション部を示す図である。
【図６Ｅ】キャリブレーション部を示す図である。
【図７】LC回路を示す図である。
【図８】LCR回路を示す図である。
【図９】マイクロストリップモードの終端抵抗でのショート時のS11応答を示す図である。
【図１０】抵抗体無しでのプローブインピーダンスのインピーダンス整合についてのスミスチャートを示す図である。
【図１１】特定の抵抗体でのプローブインピーダンスのインピーダンス整合についてのスミスチャートを示す図である。
【図１２】別のキャリブレーション構造を示す図である。