(57)【要約】【課題】  スキャンパステストを行うときに回路内を流れる電流の増加を抑制する。【解決手段】  スキャンパステストの実行を示すテスト用クロック信号ＳＣＬＫから互いに重複せず順に立ち上がる（ｎ＋１）個のスキャンクロック信号ＳＣＫ（ｋ）を生成する多相クロック供給回路５０を設け、生成したスキャンクロック信号ＳＣＫ（ｋ）を（ｎ−１）個のスキャンフリップフロップＳＦＦと１個のスキャンフリップフロップＳＦＦ＊とに供給する。スキャンクロック信号ＳＣＫ（ｋ）を供給する際にスキャンフリップフロップＳＦＦ＊から順にスキャンクロック信号ＳＣＫ（ｋ）を供給して、スキャンフリップフロップＳＦＦ，ＳＦＦ＊をスキャンフリップフロップＳＦＦ＊から順にシフト動作するｎビットのシフトレジスタとして機能させる。【選択図】        図２
2006105891.tif 000002
【特許請求の範囲】
【請求項１】
論理回路と、該論理回路からのデータを記憶すると共に記憶したデータを該論理回路に出力可能な複数のデータ記憶回路とを有し、所定のテスト信号の入力を伴って前記複数のデータ記憶回路を前記論理回路とのデータの入出力を伴わないシフトレジスタとして機能させる集積回路であって、
互いに重複せずに順に立ち上がる複数のスキャンクロック信号を生成するとともに該生成した複数のスキャンクロック信号を前記複数のデータ記憶回路に向けて供給する多相クロック供給回路と、
前記スキャンクロック信号の入力を伴って前記複数のデータ記憶回路を前記論理回路とのデータの入出力を伴わないシフトレジスタとして機能させるシフトレジスタ作動用回路と、
を備える集積回路。
【請求項２】
前記シフトレジスタ作動用回路は、シフトレジスタとして機能させたときに出力端とならない前記複数のデータ記憶回路のうち二つのデータ記憶素子を有するデータ記憶回路については前記二つのデータ記憶素子のうちの一つだけを作動させて該データ記憶回路をシフトレジスタの記憶回路の一つとして機能させる回路である請求項１記載の集積回路。
【請求項３】
請求項２記載の集積回路であって、
前記二つのデータ記憶素子を有するデータ記憶回路は、前記論理回路を機能させる際に用いる実行用クロック信号の入力を伴って前記論理回路から一方のデータ記憶素子に入力されたデータを他方のデータ記憶素子で保持する回路であり、
前記シフトレジスタ作動用回路は、前記二つのデータ記憶素子を有するデータ記憶回路については、前記所定のテスト信号の入力に伴って前記一方のデータ記憶素子の入力を前記論理回路からの入力から前記複数のデータ記憶回路をシフトレジスタとして機能させるときの入力へ切り替える入力切替回路と、前記所定のテスト信号の入力に伴って前記一方のデータ記憶素子の出力を前記他方のデータ記憶素子の入力から前記複数のデータ記憶回路をシフトレジスタとして機能させたときの出力へ切り替える出力切替回路と、前記所定のテスト信号の入力に伴い前記一方のデータ記憶素子へ供給されるクロック信号を前記実行用クロック信号から前記スキャンクロック信号へ切り替えるクロック切替回路と、を有する回路により該二つのデータ記憶素子を有するデータ記憶回路をシフトレジスタの記憶回路の一つとして機能させる回路である
集積回路。
【請求項４】
請求項２記載の集積回路であって、
前記二つのデータ記憶素子を有するデータ記憶回路は、前記論理回路を機能させる際に用いる実行用クロック信号の入力を伴って前記論理回路から一方のデータ記憶素子に入力されたデータを他方のデータ記憶素子で保持する回路であり、
前記シフトレジスタ作動用回路は、前記二つのデータ記憶素子を有するデータ記憶回路については、前記スキャンクロック信号の入力に伴って前記一方のデータ記憶素子の入力を前記論理回路からの入力から前記複数のデータ記憶回路をシフトレジスタとして機能させるときの入力へ切り替える入力切替回路と、前記一方のデータ記憶素子の出力を前記複数のデータ記憶回路をシフトレジスタとして機能させたときの出力とする出力回路と、を有する回路により該二つのデータ記憶素子を有するデータ記憶回路をシフトレジスタの記憶回路の一つとして機能させる回路である
集積回路。
【請求項５】
前記シフトレジスタ作動用回路は、シフトレジスタとして機能させたときに出力端とならない前記複数のデータ記憶回路のうち一つのデータ記憶素子のみを有するデータ記憶回路については該一つのデータ記憶素子を作動させて該データ記憶回路をシフトレジスタの記憶回路の一つとして機能させる回路である請求項１ないし４いずれか記載の集積回路。
【請求項６】
請求項５記載の集積回路であって、
前記一つのデータ記憶素子のみを有するデータ記憶回路は、前記論理回路を機能させる際に用いる実行用クロック信号の入力を伴って前記論理回路から入力されたデータを前記データ記憶素子で保持する回路であり、
前記シフトレジスタ作動用回路は、前記一つのデータ記憶素子のみを有するデータ記憶回路については、前記所定のテスト信号の入力に伴って該データ記憶素子の入力を前記論理回路からの入力から前記複数のデータ記憶回路をシフトレジスタとして機能させるときの入力へ切り替える入力切替回路と、前記所定のテスト信号の入力に伴って該データ記憶素子の出力を前記論理回路への出力から前記複数のデータ記憶回路をシフトレジスタとして機能させたときの出力へ切り替える出力切替回路と、前記所定のテスト信号の入力に伴い前記データ記憶素子へ供給されるクロック信号を前記実行用クロック信号から前記スキャンクロック信号へ切り替えるクロック切替回路と、を有する回路により該一つのデータ記憶素子のみを有するデータ記憶回路をシフトレジスタの記憶回路の一つとして機能させる回路である
集積回路。
【請求項７】
請求項５記載の集積回路であって、
前記一つのデータ記憶素子のみを有するデータ記憶回路は、前記論理回路を機能させる際に用いる実行用クロック信号の入力を伴って前記論理回路から入力されたデータを前記データ記憶素子で保持する回路であり、
前記シフトレジスタ作動用回路は、前記一つのデータ記憶素子のみを有するデータ記憶回路については、前記スキャンクロック信号の入力に伴って該データ記憶素子の入力を前記論理回路からの入力から前記複数のデータ記憶回路をシフトレジスタとして機能させるときの入力へ切り替える入力切替回路と、前記データ記憶素子の出力を前記複数のデータ記憶回路をシフトレジスタとして機能させたときの出力とする出力回路と、を有する回路により該一つのデータ記憶素子のみを有するデータ記憶回路をシフトレジスタの記憶回路の一つとして機能させる回路である
集積回路。
【請求項８】
前記シフトレジスタ作動用回路は、シフトレジスタとして機能させたときに出力端となるデータ記憶回路が二つのデータ記憶素子を有するデータ記憶回路のときには該二つのデータ記憶素子の双方を作動させて前記複数のデータ記憶回路をシフトレジスタとして機能させる回路である請求項１ないし７いずれか記載の集積回路。
【請求項９】
請求項８記載の集積回路であって、
前記出力端となるデータ記憶回路は、前記論理回路を機能させる際に用いる実行用クロック信号の入力を伴って前記論理回路から一方のデータ記憶素子に入力されたデータを他方のデータ記憶素子で保持する回路であり、
前記シフトレジスタ作動用回路は、前記出力端となるデータ記憶素子を有するデータ記憶回路については、前記所定のテスト信号の入力に伴って前記一方のデータ記憶素子の入力を前記論理回路からの入力から前記複数のデータ記憶回路をシフトレジスタとして機能させたときの入力へ切り替える入力切替回路と、前記所定のテスト信号の入力に伴って前記他方のデータ記憶素子の出力を前記論理回路への出力から前記複数のデータ記憶回路をシフトレジスタとして機能させたときの出力へ切り替える出力切替回路と、前記所定のテスト信号の入力に伴い前記一方のデータ記憶素子へ供給されるクロック信号を前記実行用クロック信号から前記スキャンクロック信号へ切り替える第１クロック切替回路と、前記所定のテスト信号の入力に伴い前記他方のデータ記憶素子へ供給されるクロック信号を前記実行用クロック信号から前記第１クロック切替回路により切り替えられたスキャンクロック信号と重複しないスキャンクロック信号へ切り替える第２クロック切替回路と、を有する回路により該出力端となるデータ記憶回路をシフトレジスタの端部の記憶回路として機能させる回路である
集積回路。
【請求項１０】
請求項８記載の集積回路であって、
前記出力端となるデータ記憶回路は、前記論理回路を機能させる際に用いる実行用クロック信号の入力を伴って前記論理回路から一方のデータ記憶素子に入力されたデータを該一方のデータ記憶素子で保持する回路であり、
前記シフトレジスタ作動用回路は、前記出力端となるデータ記憶素子を有するデータ記憶回路については、前記所定のテスト信号の入力に伴って前記一方のデータ記憶素子の入力を前記論理回路からの入力から前記複数のデータ記憶回路をシフトレジスタとして機能させたときの入力へ切り替える入力切替回路と、前記所定のテスト信号の入力に伴って前記一方のデータ記憶素子の出力を前記論理回路への出力から前記他方のデータ記憶素子の入力へ切り替える出力切替回路と、前記所定のテスト信号の入力に伴い前記一方のデータ記憶素子へ供給されるクロック信号を前記実行用クロック信号から前記スキャンクロック信号へ切り替えるクロック切替回路と、前記他方のデータ記憶素子へ前記クロック切替回路により切り替えられたスキャンクロック信号と重複しないスキャンクロック信号を供給するスキャンクロック供給回路と、を有する回路により該出力端となるデータ記憶回路をシフトレジスタの端部の記憶回路として機能させる回路である
集積回路。
【請求項１１】
請求項８ないし１０いずれか記載の集積回路であって、
前記複数のデータ記憶回路は、二つのデータ記憶素子を有するｎ個のデータ記憶回路から構成されてなり、
前記シフトレジスタ作動用回路は、前記ｎ個のデータ記憶回路をｎビットのシフトレジスタとして機能させる回路であり、
前記多相クロック供給回路は、互いに重複せずに順に立ち上がる（ｎ＋１）個のスキャンクロック信号を生成し、前記ｎ個のデータ記憶回路のうちシフトレジスタとして機能させたときに出力端とならない（ｎ−１）個の記憶回路に（ｎ−１）個のスキャンクロック信号を供給すると共に前記出力端となるデータ記憶回路に２個のスキャンクロック信号を供給する回路である
集積回路。
【請求項１２】
前記シフトレジスタ作動用回路は、シフトレジスタとして機能させたときに出力端となるデータ記憶回路が一つのデータ記憶素子のみを有するデータ記憶回路のときには該出力端となるデータ記憶回路のデータ記憶素子と該出力端となるデータ記憶回路の隣のデータ記憶回路が有するデータ記憶素子とを作動させて前記複数のデータ記憶回路をシフトレジスタとして機能させる回路である請求項１ないし７いずれか記載の集積回路。
【請求項１３】
請求項１２記載の集積回路であって、
前記出力端となるデータ記憶回路は、前記論理回路を機能させる際に用いる実行用クロック信号の入力を伴って前記論理回路から前記データ記憶素子に入力されたデータを該データ記憶素子で保持する回路であり、
前記シフトレジスタ作動用回路は、前記出力端となるデータ記憶素子を有するデータ記憶回路については、前記所定のテスト信号の入力に伴って前記データ記憶素子の入力を前記論理回路からの入力から前記複数のデータ記憶回路をシフトレジスタとして機能させたときの入力へ切り替える入力切替回路と、前記所定のテスト信号の入力に伴って前記データ記憶素子の出力を前記論理回路への出力から前記複数のデータ記憶回路をシフトレジスタとして機能させたときの出力へ切り替える出力切替回路と、前記所定のテスト信号の入力に伴い前記データ記憶素子へ供給されるクロック信号を前記実行用クロック信号から前記スキャンクロック信号へ切り替えるクロック切替回路と、を有する回路により該出力端となるデータ記憶回路をシフトレジスタの端部の記憶回路として機能させる回路である
集積回路。
【請求項１４】
請求項１２または１３記載の集積回路であって、
前記複数のデータ記憶回路は、一つのデータ記憶素子のみを有するｎ個のデータ記憶回路から構成されてなり、
前記シフトレジスタ作動用回路は、前記ｎ個のデータ記憶回路を（ｎ−１）ビットのシフトレジスタとして機能させる回路であり、
前記多相クロック供給回路は、互いに重複せずに順に立ち上がるｎ個のスキャンクロック信号を生成し、前記ｎ個のデータ記憶回路にｎ個のスキャンクロック信号を供給する回路である
集積回路。
【請求項１５】
前記多相クロック供給回路は、シフトレジスタとして機能させたときに出力端となるデータ記憶回路から順にスキャンクロック信号を供給する回路である請求項１ないし１４いずれか記載の集積回路。
【請求項１６】
請求項１ないし１５いずれか記載の集積回路を複数備える集積回路装置。
【請求項１７】
論理回路と、該論理回路からのデータを記憶すると共に記憶したデータを該論理回路に出力可能な複数のデータ記憶回路と有する集積回路をスキャンパステストする集積回路のテスト方法であって、
所定のテスト信号を前記集積回路に入力すると共に互いに重複せずに順に立ち上がる複数のスキャンクロック信号を前記複数のデータ記憶回路に向けて供給して前記複数のデータ記憶回路を前記論理回路とのデータの入出力を伴わないシフトレジスタとして機能させて前記集積回路をスキャンパステストする
集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路およびそのテスト方法ならびに集積回路装置に関し、詳しくは、論理回路とこの論理回路から入力された演算結果をデータとして記憶可能である共に論理回路へ記憶したデータを出力可能な複数のデータ記憶回路とを備える集積回路およびそのテスト方法ならびに集積回路装置に関する。
【背景技術】
【０００２】
従来、この種の論理回路を備える集積回路においてスキャンパステストを行う方法として、通常クロック信号とスキャンクロック信号とから生成された通常クロック信号とスキャンクロック信号とを用いて動作するものが提案されている（例えば、非特許文献１参照）。この集積回路装置では、論理回路からのデータを入出力するフリップフロップのデータの取り込みを通常クロック信号の立ち上がりで行い、データの出力をスキャンクロック信号の立ち下がりで行うから、クロックスキューに関係なく安定して動作することができる。
【非特許文献１】「スキャンパステストシステム（１）スキャンパス構成」，１９９２年電子情報通信学会秋季大会講演論文集［分冊１］基礎・境界，電子情報通信学会，１９９２年９月２７日，ｐ．１−５６
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述のテスト方法では、フリップフロップ同士をシリアルに連結して通常クロック信号やスキャンクロック信号に同期させて各フリップフロップを一斉に動作させてシフトレジスタとして機能させると、１ビットのデータをシフトする毎に各フリップフロップに一斉に電流が流れ回路全体として比較的大きな電流が流れてしまう。このような電流が流れると、回路に印加される電源電圧が下がったり、回路の温度が上昇し各回路を構成する素子が熱損傷に至る場合がある。
【０００４】
本発明の集積回路およびそのテスト方法ならびに集積回路装置は、回路に流れる電流を抑制することを目的の一つとする。また、本発明の集積回路およびそのテスト方法ならびに集積回路装置は、集積回路に印加される電源電圧の降下を抑制することを目的の一つとする。更に、本発明の集積回路およびそのテスト方法ならびに集積回路装置は、回路を構成する素子の熱損傷を抑制することを目的の一つとする。
【課題を解決するための手段】
【０００５】
本発明の集積回路およびそのテスト方法ならびに集積回路装置は、上述の目的の少なくとも一部を達成するために以下の手段を採った。
【０００６】
本発明の集積回路は、
論理回路と、該論理回路からのデータを記憶すると共に記憶したデータを該論理回路に出力可能な複数のデータ記憶回路とを有し、所定のテスト信号の入力を伴って前記複数のデータ記憶回路を前記論理回路とのデータの入出力を伴わないシフトレジスタとして機能させる集積回路であって、
互いに重複せずに順に立ち上がる複数のスキャンクロック信号を生成するとともに該生成した複数のスキャンクロック信号を前記複数のデータ記憶回路に向けて供給する多相クロック供給回路と、
前記スキャンクロック信号の入力を伴って前記複数のデータ記憶回路を前記論理回路とのデータの入出力を伴わないシフトレジスタとして機能させるシフトレジスタ作動用回路と、
を備えることを要旨とする。
【０００７】
本発明の集積回路では、多相クロック供給回路が互いに重複せずに順に立ち上がる複数のスキャンクロック信号を前記複数のデータ記憶回路に向けて供給し、シフトレジスタ作動用回路がスキャンクロック信号の入力を伴って複数のデータ記憶回路を論理回路とデータの入出力を伴わないシフトレジスタとして機能させる。複数のデータ記憶回路は、互いに重複せずに順に立ち上がる複数のスキャンクロック信号の供給を受けて順に動作してシフトレジスタとして機能するから、複数のデータ記憶回路が１個のスキャンクロック信号に同期して一斉に動作しシフトレジスタとして機能するものより集積回路に流れる電流を抑制することができる。このように集積回路に流れる電流が抑制されるから、集積回路に印加される電源電圧が降下することを抑制したり、集積回路を構成する素子の熱損傷を抑制することができる。
【０００８】
こうした本発明の集積回路において、前記シフトレジスタ作動用回路は、シフトレジスタとして機能させたときに出力端とならない前記複数のデータ記憶回路のうち二つのデータ記憶素子を有するデータ記憶回路については前記二つのデータ記憶素子のうちの一つだけを作動させて該データ記憶回路をシフトレジスタの記憶回路の一つとして機能させる回路であるものとすることもできる。こうすれば、シフトレジスタとして機能させたときに出力端とならない複数のデータ記憶回路のうち二つのデータ記憶素子を有するデータ記憶回路については、二つのデータ記憶素子のうちの一つだけを作動させるから、集積回路に流れる電流を更に抑制することができる。この場合、前記二つのデータ記憶素子を有するデータ記憶回路は、前記論理回路を機能させる際に用いる実行用クロック信号の入力を伴って前記論理回路から一方のデータ記憶素子に入力されたデータを他方のデータ記憶素子で保持する回路であり、前記シフトレジスタ作動用回路は、前記二つのデータ記憶素子を有するデータ記憶回路については、前記所定のテスト信号の入力に伴って前記一方のデータ記憶素子の入力を前記論理回路からの入力から前記複数のデータ記憶回路をシフトレジスタとして機能させるときの入力へ切り替える入力切替回路と、前記所定のテスト信号の入力に伴って前記一方のデータ記憶素子の出力を前記他方のデータ記憶素子の入力から前記複数のデータ記憶回路をシフトレジスタとして機能させたときの出力へ切り替える出力切替回路と、前記所定のテスト信号の入力に伴い前記一方のデータ記憶素子へ供給されるクロック信号を前記実行用クロック信号から前記スキャンクロック信号へ切り替えるクロック切替回路と、を有する回路により該二つのデータ記憶素子を有するデータ記憶回路をシフトレジスタの記憶回路の一つとして機能させる回路であるものとすることもできるし、前記二つのデータ記憶素子を有するデータ記憶回路は、前記論理回路を機能させる際に用いる実行用クロック信号の入力を伴って前記論理回路から一方のデータ記憶素子に入力されたデータを他方のデータ記憶素子で保持する回路であり、前記シフトレジスタ作動用回路は、前記二つのデータ記憶素子を有するデータ記憶回路については、前記スキャンクロック信号の入力に伴って前記一方のデータ記憶素子の入力を前記論理回路からの入力から前記複数のデータ記憶回路をシフトレジスタとして機能させるときの入力へ切り替える入力切替回路と、前記一方のデータ記憶素子の出力を前記複数のデータ記憶回路をシフトレジスタとして機能させたときの出力とする出力回路と、を有する回路により該二つのデータ記憶素子を有するデータ記憶回路をシフトレジスタの記憶回路の一つとして機能させる回路であるものとすることもできる。
【０００９】
また、本発明の集積回路において、前記シフトレジスタ作動用回路は、シフトレジスタとして機能させたときに出力端とならない前記複数のデータ記憶回路のうち一つのデータ記憶素子のみを有するデータ記憶回路については該一つのデータ記憶素子を作動させて該データ記憶回路をシフトレジスタの記憶回路の一つとして機能させるものとすることもできる。こうすれば、出力端とならない複数のデータ記憶回路のうち一つのデータ記憶素子のみを有するデータ記憶回路については、データ記憶素子を追加することなくシフトレジスタとして機能させることができるから、回路面積の増加を抑制することができる。この場合、前記一つのデータ記憶素子のみを有するデータ記憶回路は、前記論理回路を機能させる際に用いる実行用クロック信号の入力を伴って前記論理回路から入力されたデータを前記データ記憶素子で保持する回路であり、前記シフトレジスタ作動用回路は、前記一つのデータ記憶素子のみを有するデータ記憶回路については、前記所定のテスト信号の入力に伴って該データ記憶素子の入力を前記論理回路からの入力から前記複数のデータ記憶回路をシフトレジスタとして機能させるときの入力へ切り替える入力切替回路と、前記所定のテスト信号の入力に伴って該データ記憶素子の出力を前記論理回路への出力から前記複数のデータ記憶回路をシフトレジスタとして機能させたときの出力へ切り替える出力切替回路と、前記所定のテスト信号の入力に伴い前記データ記憶素子へ供給されるクロック信号を前記実行用クロック信号から前記スキャンクロック信号へ切り替えるクロック切替回路と、を有する回路により該一つのデータ記憶素子のみを有するデータ記憶回路をシフトレジスタの記憶回路の一つとして機能させる回路であるものとすることもできるし、前記一つのデータ記憶素子のみを有するデータ記憶回路は、前記論理回路を機能させる際に用いる実行用クロック信号の入力を伴って前記論理回路から入力されたデータを前記データ記憶素子で保持する回路であり、前記シフトレジスタ作動用回路は、前記一つのデータ記憶素子のみを有するデータ記憶回路については、前記スキャンクロック信号の入力に伴って該データ記憶素子の入力を前記論理回路からの入力から前記複数のデータ記憶回路をシフトレジスタとして機能させるときの入力へ切り替える入力切替回路と、前記データ記憶素子の出力を前記複数のデータ記憶回路をシフトレジスタとして機能させたときの出力とする出力回路と、を有する回路により該一つのデータ記憶素子のみを有するデータ記憶回路をシフトレジスタの記憶回路の一つとして機能させる回路であるものとすることもできる。
【００１０】
更に、本発明の集積回路において、前記シフトレジスタ作動用回路は、シフトレジスタとして機能させたときに出力端となるデータ記憶回路が二つのデータ記憶素子を有するデータ記憶回路のときには該二つのデータ記憶素子の双方を作動させて前記複数のデータ記憶回路をシフトレジスタとして機能させる回路であるものとすることもできる。この場合、前記出力端となるデータ記憶回路は、前記論理回路を機能させる際に用いる実行用クロック信号の入力を伴って前記論理回路から一方のデータ記憶素子に入力されたデータを他方のデータ記憶素子で保持する回路であり、前記シフトレジスタ作動用回路は、前記出力端となるデータ記憶素子を有するデータ記憶回路については、前記所定のテスト信号の入力に伴って前記一方のデータ記憶素子の入力を前記論理回路からの入力から前記複数のデータ記憶回路をシフトレジスタとして機能させたときの入力へ切り替える入力切替回路と、前記所定のテスト信号の入力に伴って前記他方のデータ記憶素子の出力を前記論理回路への出力から前記複数のデータ記憶回路をシフトレジスタとして機能させたときの出力へ切り替える出力切替回路と、前記所定のテスト信号の入力に伴い前記一方のデータ記憶素子へ供給されるクロック信号を前記実行用クロック信号から前記スキャンクロック信号へ切り替える第１クロック切替回路と、前記所定のテスト信号の入力に伴い前記他方のデータ記憶素子へ供給されるクロック信号を前記実行用クロック信号から前記第１クロック切替回路により切り替えられたスキャンクロック信号と重複しないスキャンクロック信号へ切り替える第２クロック切替回路と、を有する回路により該出力端となるデータ記憶回路をシフトレジスタの端部の記憶回路として機能させる回路であるものとしたり、前記出力端となるデータ記憶回路は、前記論理回路を機能させる際に用いる実行用クロック信号の入力を伴って前記論理回路から一方のデータ記憶素子に入力されたデータを該一方のデータ記憶素子で保持する回路であり、前記シフトレジスタ作動用回路は、前記出力端となるデータ記憶素子を有するデータ記憶回路については、前記所定のテスト信号の入力に伴って前記一方のデータ記憶素子の入力を前記論理回路からの入力から前記複数のデータ記憶回路をシフトレジスタとして機能させたときの入力へ切り替える入力切替回路と、前記所定のテスト信号の入力に伴って前記一方のデータ記憶素子の出力を前記論理回路への出力から前記他方のデータ記憶素子の入力へ切り替える出力切替回路と、前記所定のテスト信号の入力に伴い前記一方のデータ記憶素子へ供給されるクロック信号を前記実行用クロック信号から前記スキャンクロック信号へ切り替えるクロック切替回路と、前記他方のデータ記憶素子へ前記クロック切替回路により切り替えられたスキャンクロック信号と重複しないスキャンクロック信号を供給するスキャンクロック供給回路と、を有する回路により該出力端となるデータ記憶回路をシフトレジスタの端部の記憶回路として機能させる回路であるものとすることもできる。また、この場合、前記複数のデータ記憶回路は、二つのデータ記憶素子を有するｎ個のデータ記憶回路から構成されてなり、前記シフトレジスタ作動用回路は、前記ｎ個のデータ記憶回路をｎビットのシフトレジスタとして機能させる回路であり、前記多相クロック供給回路は、互いに重複せずに順に立ち上がる（ｎ＋１）個のスキャンクロック信号を生成し、前記ｎ個のデータ記憶回路のうちシフトレジスタとして機能させたときに出力端とならない（ｎ−１）個の記憶回路に（ｎ−１）個のスキャンクロック信号を供給すると共に前記出力端となるデータ記憶回路に２個のスキャンクロック信号を供給する回路であるものとすることもできる。
【００１１】
そして、本発明の集積回路において、前記シフトレジスタ作動用回路は、シフトレジスタとして機能させたときに出力端となるデータ記憶回路が一つのデータ記憶素子のみを有するデータ記憶回路のときには該出力端となるデータ記憶回路のデータ記憶素子と該出力端となるデータ記憶回路の隣のデータ記憶回路が有するデータ記憶素子とを作動させて前記複数のデータ記憶回路をシフトレジスタとして機能させる回路であるものとすることもできる。この場合、前記出力端となるデータ記憶回路は、前記論理回路を機能させる際に用いる実行用クロック信号の入力を伴って前記論理回路から前記データ記憶素子に入力されたデータを該データ記憶素子で保持する回路であり、前記シフトレジスタ作動用回路は、前記出力端となるデータ記憶素子を有するデータ記憶回路については、前記所定のテスト信号の入力に伴って前記データ記憶素子の入力を前記論理回路からの入力から前記複数のデータ記憶回路をシフトレジスタとして機能させたときの入力へ切り替える入力切替回路と、前記所定のテスト信号の入力に伴って前記データ記憶素子の出力を前記論理回路への出力から前記複数のデータ記憶回路をシフトレジスタとして機能させたときの出力へ切り替える出力切替回路と、前記所定のテスト信号の入力に伴い前記データ記憶素子へ供給されるクロック信号を前記実行用クロック信号から前記スキャンクロック信号へ切り替えるクロック切替回路と、を有する回路により該出力端となるデータ記憶回路をシフトレジスタの端部の記憶回路として機能させる回路であるものとすることもできる。また、この場合、前記複数のデータ記憶回路は、一つのデータ記憶素子のみを有するｎ個のデータ記憶回路から構成されてなり、前記シフトレジスタ作動用回路は、前記ｎ個のデータ記憶回路を（ｎ−１）ビットのシフトレジスタとして機能させる回路であり、前記多相クロック供給回路は、互いに重複せずに順に立ち上がるｎ個のスキャンクロック信号を生成し、前記ｎ個のデータ記憶回路にｎ個のスキャンクロック信号を供給する回路であるものとすることもできる。
【００１２】
また、本発明の集積回路において、前記多相クロック供給回路は、シフトレジスタとして機能させたときに出力端となるデータ記憶回路から順にスキャンクロック信号を供給する回路であるものとすることもできる。こうすれば、出力端となるデータ記憶回路から順に作動させて複数のデータ記憶回路をシフトレジスタとして機能させることができる。
【００１３】
本発明の集積回路装置は、上述したいずれかの態様の本発明の集積回路、すなわち、基本的には、論理回路が搭載された集積回路であって、前記論理回路からのデータを記憶可能である共に記憶しているデータを該論理回路に出力可能な複数のデータ記憶回路と、所定のテスト信号の入力を伴って互いに重複せずに順に立ち上がる複数のスキャンクロック信号を生成するとともに該生成した複数のスキャンクロック信号を前記複数のデータ記憶回路に向けて供給する多相クロック供給回路と、前記所定のテスト信号の入力と前記スキャンクロック信号の入力とを伴って前記複数のデータ記憶回路を前記論理回路とのデータの入出力を伴わないシフトレジスタとして機能させるシフトレジスタ作動用回路と、を備える集積回路を複数備えることを要旨とする。
【００１４】
本発明の集積回路装置では、上述したいずれかの態様の本発明の集積回路を複数備えているから、本発明の集積回路の奏する効果、例えば、集積回路に流れる電流を抑制する効果や集積回路に印加される電源電圧が降下することを抑制する効果や集積回路を構成する素子の熱損傷を抑制することができる効果などと同様の効果を奏することができる。
【００１５】
本発明の集積回路のテスト方法は、
論理回路と、該論理回路からのデータを記憶すると共に記憶したデータを該論理回路に出力可能な複数のデータ記憶回路と有する集積回路をスキャンパステストする集積回路のテスト方法であって、
所定のテスト信号を前記集積回路に入力すると共に互いに重複せずに順に立ち上がる複数のスキャンクロック信号を前記複数のデータ記憶回路に向けて供給して前記複数のデータ記憶回路を前記論理回路とのデータの入出力を伴わないシフトレジスタとして機能させて前記集積回路をスキャンパステストする
ことを要旨とする。
【００１６】
本発明の集積回路のテスト方法では、所定のテスト信号を集積回路に入力すると共に互いに重複せずに順に立ち上がる複数のスキャンクロック信号を複数のデータ記憶回路に向けて供給して複数のデータ記憶回路を論理回路とのデータの入出力を伴わないシフトレジスタとして機能させて集積回路をスキャンパステストする。複数のデータ記憶回路は、互いに重複せずに順に立ち上がる複数のスキャンクロック信号の供給を受けて順に動作してシフトレジスタとして機能するから、複数のデータ記憶回路が１個のスキャンクロック信号に同期して一斉に動作しシフトレジスタとして機能するものより集積回路に流れる電流を抑制することができる。このように集積回路に流れる電流が抑制されるから、集積回路に印加される電源電圧が降下することを抑制したり、集積回路を構成する素子の熱損傷を抑制することができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明を実施するための最良の形態を実施例を用いて説明する。
【実施例】
【００１８】
図１は、本発明の一実施例としての半導体集積回路１０が複数搭載された半導体集積回路装置２０の構成の概略を示す構成図である。半導体集積回路装置２０は、装置の外部から各半導体集積回路１０に被テスト回路３０を通常の演算器として機能させるための実行用クロック信号ＣＬＫや被テスト回路３０の動作モードを通常演算を行う通常動作モードからスキャンパステストを行うテストモードに切り替えるスイッチ信号ＳＷ，各多相クロック供給回路５０に供給されるスキャンパステスト用のテスト用クロック信号ＳＣＬＫなど必要な信号を入力されたり、半導体集積回路１０から被テスト回路３０を通常の演算器として機能させたときに出力される図示しない各種データ信号を外部に出力したりする。各被テスト回路３０には、後述するように、テストモードのときにはスキャン入力ｓｃｉｎを入力としスキャン出力ｓｃｏｕｔを出力とするシフトレジスタが構成される。各被テスト回路３０は、スキャンパステスト用のテストデータＳＣＩＮが半導体集積回路装置２０の外部から各被テスト回路３０のシフトレジスタを介してシリアルに入力され、各被テスト回路３０での演算結果がスキャン出力データＳＣＯＵＴとして集積回路装置２０の外部にシリアルに出力されるようスキャン出力ｓｃｏｕｔが他の被テスト回路３０の入力ｓｃｉｎに適宜接続されている。
【００１９】
図２は、半導体集積回路１０の構成の概略を示す構成図である。半導体集積回路１０は、スキャンパステストの対象となる被テスト回路３０と、被テスト回路３０へ互いに重複せず順に立ち上がる（ｎ＋１）個のスキャンクロック信号ＳＣＫ（ｋ）を供給する多相クロック供給回路５０とを備える。
【００２０】
被テスト回路３０は、図２に示すように、組み合わせ回路３１から入力されたデータを記憶可能であるとともに記憶しているデータを組み合わせ回路３１に出力するｎ個のデータ記憶回路として、（ｎ−１）個のスキャンフリップフロップＳＦＦと、この（ｎ−１）個のスキャンフリップフロップＳＦＦの一方の端部に位置するスキャンフリップフロップＳＦＦ＊とを備えている。各スキャンフリップフロップＳＦＦとスキャンフリップフロップＳＦＦ＊とは、テストモードのときにシフトレジスタとして機能するとともにシフトレジスタとして機能したときにスキャンフリップフロップＳＦＦ＊が出力端のデータ記憶回路になるようスキャン出力ｓｃｏｕｔとスキャン入力ｓｃｉｎとが接続されている。
【００２１】
図３は、スキャンフリップフロップＳＦＦの回路構成の概略を示す構成図である。スキャンフリップフロップＳＦＦは、図示するように、二つのラッチＬ１，Ｌ２と、スイッチ信号ＳＷがセットされる（ハイレベルになる）とラッチＬ１の入力を組み合わせ回路３１からの入力ｄからスキャン入力ｓｃｉｎに切り替える入力切替回路３２と、スイッチ信号ＳＷがセットされるとラッチＬ１の出力をラッチＬ２の入力からスキャン出力ｓｃｏｕｔに切り替える出力切替回路３４と、スイッチ信号ＳＷがセットされるとラッチＬ１に入力されるクロック信号を実行用クロック信号ＣＬＫが供給される入力ｃｌｋからスキャンクロック信号ＳＣＫ（ｋ）が供給される入力ｓｃｋに切り替えるクロック切替回路３６とを備える。スキャンフリップフロップＳＦＦは、スイッチ信号ＳＷがセットされない通常動作モードでは、入力ｃｌｋから入力される実行用クロック信号ＣＬＫに同期して入力ｄからラッチＬ１に入力されたデータをラッチＬ２で保持し出力ｑから出力し、スイッチ信号ＳＷがセットされるテストモードでは、ラッチＬ２を作動させず、入力ｓｃｋから供給されるスキャンクロック信号ＳＣＫ（ｋ）に同期してスキャン入力ｓｃｉｎから入力したデータをラッチＬ１で記憶し出力ｓｃｏｕｔから出力する。このように、スキャンフリップフロップＳＦＦは、スイッチ信号ＳＷがセットされるテストモードでは、ラッチＬ１は作動するが、ラッチＬ２は作動しない。
【００２２】
図４は、スキャンフリップフロップＳＦＦ＊の回路構成の概略を示す構成図である。スキャンフリップフロップＳＦＦ＊は、図示するように、二つのラッチＬ１，Ｌ２と、スイッチ信号ＳＷがセットされるとラッチＬ１の入力を組み合わせ回路３１からの入力ｄからスキャン入力ｓｃｉｎに切り替える入力切替回路４２と、スイッチ信号ＳＷがセットされるとラッチＬ２の出力を組み合わせ回路３１への出力ｑからスキャン出力ｓｃｏｕｔに切り替える出力切替回路４４と、スイッチ信号ＳＷがセットされるとラッチＬ１に入力されるクロック信号を入力ｃｌｋより供給される実行用クロック信号ＣＬＫから入力ｓｃｋ２より供給されるスキャンクロック信号ＳＣＫ（ｋ）に切り替えるクロック切替回路４６と、スイッチ信号ＳＷがセットされるとラッチＬ２に入力されるクロック信号を入力ｃｌｋより供給される実行用クロック信号ＣＬＫから入力ｓｃｋ１より供給されるスキャンクロック信号ＳＣＫ（ｋ）に切り替えるクロック切替回路４８とを備える。スキャンフリップフロップＳＦＦ＊は、スイッチ信号ＳＷがセットされない通常動作モードでは、入力ｃｌｋから供給される実行用クロック信号ＣＬＫに同期して入力ｄからラッチＬ１に入力されたデータをラッチＬ２で保持し出力ｑから出力し、スイッチ信号ＳＷがセットされたテストモードでは、入力ｓｃｋ１から供給されるスキャンクロック信号ＳＣＫ（ｋ）に同期してラッチＬ２で保持しているデータを出力ｓｃｏｕｔから出力し、入力ｓｃｋ２から入力されるスキャンクロック信号ＳＣＫ（ｋ）に同期してスキャン入力ｓｃｉｎから入力したデータをラッチＬ１で記憶する。このように、スキャンフリップフロップＳＦＦ＊は、スイッチ信号ＳＷがセットされるテストモードでは、ラッチＬ１とラッチＬ２の双方が作動する。
【００２３】
図５は、多相クロック供給回路５０の回路構成の概略を示す構成図である。多相クロック供給回路５０は、図示するように、遅延時間Ｔ１の複数の遅延回路５２と、遅延時間Ｔ２の複数の遅延回路５４と、二つの入力信号の論理和を演算する複数の論理演算回路５６とを備え、テスト用クロック信号ＳＣＬＫとテスト用クロック信号ＳＣＬＫを遅延回路５２により遅延させ反転させた信号とを論理演算回路５６に入力して立ち上がり始めから立ち下がり始めまでがＴ１時間のスキャンクロック信号ＳＣＫ（１）を生成し、スキャンクロック信号ＳＣＫ（１）の生成に用いた遅延回路５２の出力信号を遅延回路５４により遅延させた信号とこの信号を遅延回路５２により遅延させ反転させた信号とを論理演算回路５６に入力してスキャンクロック信号ＳＣＫ（１）の立ち下がり始めからＴ２時間遅延して立ち上がり始めるスキャンクロック信号ＳＣＫ（２）を生成し、同様にして順次スキャンクロック信号ＳＣＫ（３）からスキャンクロック信号ＳＣＫ（ｎ＋１）を生成するよう構成されている。ここで、遅延時間Ｔ１と遅延時間Ｔ２とは、各スキャンクロック信号ＳＣＫ（ｋ）が互いに重複しないように設定されている。図６は、多相クロック供給回路５０により生成された各スキャンクロック信号ＳＣＫ（ｋ）とテスト用クロック信号ＳＣＬＫとの相関を示すタイミングチャートである。このように、多相クロック供給回路５０は、入力されたテスト用クロック信号ＳＣＬＫから互いに重複しない（ｎ＋１）個のスキャンクロック信号ＳＣＫ（ｋ）を生成する。
【００２４】
次に、こうして構成された半導体集積回路１０でスキャンパステストを行う方法について説明しながらスキャンフリップフロップＳＦＦ，ＳＦＦ＊がｎビットのシフトレジスタとして機能する様子を説明する。図７は、スキャンパステスト方法の一例を示すフローチャートであり、図８は、テストモードにおいて半導体集積回路１０に入出力される各信号の相関を示すタイミングチャートである。最初に、図８に示すように、スイッチ信号ＳＷをセットしてスキャンフリップフロップＳＦＦ，ＳＦＦ＊をテストモードで動作するようにして、実行用クロック信号ＣＬＫをパルス入力せずロー固定すると共にテスト用クロック信号ＳＣＬＫを多相クロック供給回路に入力し、ｎビットのデータからなるスキャンデータＳＣＩＮを入力する（ステップＳ１００）。
【００２５】
ここで、テスト用クロック信号ＳＣＬＫが１回パルス入力されるとともにｎビットのスキャンデータＳＣＩＮのうち１ビットが入力されたときを考える。テスト用クロック信号ＳＣＬＫが１回パルス入力されると、多相クロック供給回路５０により（ｎ＋１）個のスキャンクロック信号ＳＣＫ（ｋ）がスキャンフリップフロップＳＦＦ，ＳＦＦ＊に順に供給される。図９は、スキャンフリップフロップＳＦＦ，ＳＦＦ＊の出力信号Ｏ（ｋ）を説明する説明図である。出力信号Ｏ（Ｋ）は、図示するように、スキャンフリップフロップＳＦＦ＊のラッチＬ２からの出力信号を出力信号Ｏ（１）、スキャンフリップフロップＳＦＦ＊のラッチＬ１からの出力信号を出力信号Ｏ（２）、スキャンフリップフロップＳＦＦ＊の隣のスキャンフリップフロップＳＦＦの出力信号を出力信号Ｏ（３）、以降、順にスキャンフリップフロップＳＦＦの出力信号を出力信号Ｏ（４）〜Ｏ（ｎ＋１）とする。図１０は、スキャンクロック信号ＳＣＫ（ｋ）と出力信号Ｏ（ｋ）との相関を示すタイミングチャートである。スキャンフリップフロップＳＦＦ＊のラッチＬ２は、図示するように、スキャンクロック信号ＳＣＫ（１）が入力される前にはデータが確定しておらず、スキャンクロック信号ＳＣＫ（１）がスキャンフリップフロップＳＦＦ＊に入力されるとスキャンフリップフロップＳＦＦ＊のラッチＬ１に保持されていたデータＳ（１）を取り込み出力信号Ｏ（１）として出力する。スキャンクロック信号ＳＣＫ（１）に続いてスキャンクロック信号ＳＣＫ（２）がスキャンフリップフロップＳＦＦ＊に入力されると、スキャンフリップフロップＳＦＦ＊のラッチＬ１がスキャンフリップフロップＳＦＦ＊の隣のスキャンフリップフロップＳＦＦが保持していたデータ信号Ｓ（２）を取り込み出力信号Ｏ（２）として出力する。その後、同様に、スキャンクロック信号ＳＣＫ（ｋ）をスキャンフリップフロップＳＦＦに順に入力するとスキャンクロック信号ＳＣＫ（ｋ）が入力されたスキャンフリップフロップＳＦＦが隣のスキャンフリップフロップＳＦＦからデータ取り込み出力する。そして、最後に、スキャンクロック信号ＳＣＫ（ｎ＋１）が入力されたスキャンフリップフロップＳＦＦがスキャンデータＳＣＩＮのデータを１ビット取り込み、１ビットのシフト動作を終了する。
【００２６】
続いて、スキャンクロック信号ＳＣＫを（ｎ−１）回入力することにより残りの（ｎ−１）ビットのスキャンデータＳＣＩＮをスキャンフリップフロップＳＦＦ，ＳＦＦ＊に取り込み保持する。このようにして、スキャンフリップフロップＳＦＦ，ＳＦＦ＊をテスト用クロック信号ＳＣＬＫの１周期毎にデータを１ビットだけシフトさせるシフトレジスタとして機能させる。このときスキャンフリップフロップＳＦＦは、ラッチＬ１，Ｌ２のうちラッチＬ１だけ作動するため、ラッチＬ１，Ｌ２の双方が作動するものと比較すると１ビットのシフト動作をするときに流れる電流が少なくなる。しかも、スキャンフリップフロップＳＦＦ，ＳＦＦ＊が全てが１度に動作せず互いに重複しないスキャンクロック信号ＳＣＫ（ｋ）の入力に伴い順にシフト動作するため、１度に全てのスキャンフリップフロップがシフト動作するものと比較すると１ビットのシフト動作に伴うときの動作電流のピーク値が小さくなる。このように半導体集積回路１０を流れる電流が抑制されるから、半導体集積回路１０の電源電圧の降下を抑制することができる。また、半導体集積回路１０での熱の発生も抑制するから、半導体集積回路１０を構成する素子の熱損傷を抑制することができる。尚、実施例の半導体集積回路１０では、テスト用クロック信号ＳＣＬＫの周波数は、多相クロック供給回路５０でテスト用クロック信号ＳＣＬＫから（ｎ＋１）個のスキャンクロック信号ＳＣＫ（ｋ）を生成できると共に生成したスキャンクロック信号ＳＣＫ（ｋ）でスキャンフリップフロップＳＦＦ，ＳＦＦ＊が動作できるような周波数に制限されるものの、回路内の電流が抑制されるため、テスト用クロック信号ＳＣＬＫの周波数を１度に全てのスキャンフリップフロップがシフト動作するものと同程度にすることもできる。
【００２７】
こうしてｎビットのスキャンデータＳＣＩＮが入力されると、図８に示すように、スイッチ信号ＳＷをロー固定にすると共にテスト用クロック信号ＳＣＬＫの供給を停止し、実行用クロック信号ＣＬＫを１回パルス入力して半導体集積回路１０の被テスト回路３０を通常動作モードで動作させ、スキャンデータＳＣＩＮを組み合わせ回路３１に入力して得られた演算結果をスキャンフリップフロップＳＦＦ，ＳＦＦ＊で保持する（ステップＳ１２０）。続いて、スイッチ信号ＳＷをセットして半導体集積回路１０の被テスト回路３０をテストモードで動作するようにして、実行用クロック信号ＣＬＫをパルス入力せずロー固定にすると共にテスト用クロック信号ＳＣＬＫを多相クロック供給回路に入力して、前述したようにスキャンフリップフロップＳＦＦ，ＳＦＦ＊をシフトレジスタとして機能させながらスキャンフリップフロップＳＦＦ，ＳＦＦ＊で保持したデータを演算結果データＳＣＯＵＴとして出力する（ステップＳ１４０）。出力された演算結果データＳＣＯＵＴを被テスト回路３０での演算結果として期待される期待値データと比較することにより、被テスト回路３０の動作をテストすることができる。
【００２８】
以上説明した実施例の半導体集積回路１０によれば、スキャンフリップフロップＳＦＦ，ＳＦＦ＊をシフトレジストとして機能させるときには、互いに重複しないスキャンクロック信号ＳＣＫ（ｋ）の入力に伴いスキャンフリップフロップＳＦＦ，ＳＦＦ＊を順に動作するため、１度に全てのスキャンフリップフロップが動作するものと比較すると１ビットのシフト動作に伴うときの動作電流を抑制することができる。このように動作電流が抑制されるから、半導体集積回路１０の電源電圧の降下や半導体集積回路１０を構成する素子の熱損傷を抑制することができる。
【００２９】
実施例の半導体集積回路１０では、被テスト回路３０は、ｎ個のデータ記憶回路として、（ｎ−１）個の二つのラッチＬ１，Ｌ２を有するスキャンフリップフロップＳＦＦを備えているものとしたが、スキャンフリップフロップＳＦＦを一つのラッチＬ１から構成されるものとすることもできる。図１１は、スキャンフリップフロップＳＦＦを一つのラッチからなるスキャンラッチＳＬとしたときの半導体集積回路１１０の構成の概略を示す構成図であり、図１２は、スキャンラッチＳＬの回路構成の概略を示す構成図であり、図１３は、各スキャンラッチＳＬをシフトレジスタとして機能させたときに出力端となるスキャンラッチＳＬ＊の回路構成の概略を示す構成図である。スキャンラッチＳＬは、図１２に示すように、ラッチＬ１と、スイッチ信号ＳＷがセットされるとラッチＬ１の入力を組み合わせ回路３１からの入力ｄからスキャン入力ｓｃｉｎに切り替える入力切替回路１３２と、スイッチ信号ＳＷがセットされるとラッチＬ１の出力を出力ｑからスキャン出力ｓｃｏｕｔに切り替える出力切替回路１３４と、スイッチ信号ＳＷがセットされるとラッチＬ１に入力されるクロック信号を実行用クロック信号ＣＬＫ１又は実行用クロック信号ＣＬＫ１と重複しない実行用クロック信号ＣＬＫ２が供給される入力ｃｌｋからスキャンクロック信号ＳＣＫ（ｋ）が供給される入力ｓｃｋに切り替えるクロック切替回路１３６とを備える。スキャンラッチＳＬは、スイッチ信号ＳＷがセットされない通常動作モードでは、入力ｃｌｋから入力される実行用クロック信号ＣＬＫ１または実行用クロック信号ＣＬＫ２に同期して入力ｄからラッチＬ１に入力されたデータをラッチＬ１で保持し出力ｑから出力し、スイッチ信号ＳＷがセットされるテストモードでは、入力ｓｃｋから供給されるスキャンクロック信号ＳＣＫ（ｋ）に同期してスキャン入力ｓｃｉｎから入力したデータをラッチＬ１で記憶し出力ｓｃｏｕｔから出力する。スキャンラッチＳＬ＊は、図１３に示すように、ラッチＬ１，Ｌ２を備え、スイッチ信号ＳＷがセットされるとラッチＬ１の入力を入力ｄからスキャン入力ｓｃｉｎに切り替える入力切替回路１４２と、スイッチ信号ＳＷがセットされるとラッチＬ１の出力を出力ｑからラッチＬ２の入力に切り替える出力切替回路１４４とを備える。スキャンラッチＳＬ＊は、スイッチ信号ＳＷがセットされない通常動作モードでは、入力ｃｌｋから入力される実行用クロック信号ＣＬＫ２に同期して入力ｄからラッチＬ１に入力されたデータをラッチＬ１で保持し出力ｑから出力し、スイッチ信号ＳＷがセットされるテストモードでは、入力ｓｃｋ１から供給されるスキャンクロック信号ＳＣＫ（ｋ）に同期してラッチＬ１で保持しているデータをラッチＬ２で取り込み出力ｓｃｏｕｔから出力し、入力ｓｃｋ２から供給されるスキャンクロック信号ＳＣＫ（ｋ）に同期してスキャン入力ｓｃｉｎから入力したデータをラッチＬ１で取り込み保持する。このように構成されたスキャンラッチＳＬ，ＳＬ＊は、互いに重複しないスキャンクロック信号ＳＣＫ（ｋ）がスキャンラッチＳＬ＊から順に供給されるとスキャンラッチＳＬ＊から順にシフト動作を行うシフトレジストとして機能する。この構成でも、スキャンクロック信号ＳＣＫ（ｋ）の入力に伴い順にシフト動作するため、１度に全てのスキャンフリップフロップがシフト動作するものと比較すると１ビットのシフト動作に伴うときの動作電流を抑制することができる。また、一般的に一つのラッチからなる回路をデータ記憶回路として用いているものをシフトレジスタとして機能させるためには、各データ記憶回路にテスト用のラッチを別途付加する必要があり回路面積が増大するという課題があったが、図１１に示した構成を用いると、スキャンラッチＳＬにテスト用のラッチを別途付加する必要がなく、出力端となるスキャンラッチＳＬ＊のみを二つのラッチを備えるものにすればよいので、回路面積の増加を抑制することができる。また、出力端のスキャンラッチＳＬ＊の隣に位置する他のスキャンラッチをシフトレジスタの一部として作動させるならば、スキャンラッチＳＬ＊を一つのラッチのみを有する回路として構成することもできる。図１４は、スキャンラッチＳＬ＊を一つのラッチからなる回路としたときの半導体集積回路２１０の構成の概略を示す構成図である。半導体集積回路２１０において、スキャンラッチＳＬ，ＳＬ＊は、全て図１２に示したスキャンラッチＳＬと同様の回路構成である。半導体集積回路２１０は、（ｎ−２）個のスキャンラッチＳＬと、１個のスキャンラッチＳＬ＊と、スキャンラッチＳＬ＊の隣に位置するスキャンラッチＳＬ２とを備える。半導体集積回路２１０では、多相クロック供給回路からｎ個のスキャンクロック信号ＳＣＫ（ｋ）がスキャンラッチＳＬ，ＳＬ＊，ＳＬ２に供給され、（ｎ−２）個のスキャンラッチＳＬとスキャンラッチＳＬ＊とで（ｎ−１）ビットのシフトレジスタとして機能する。こうすれば、全てのスキャンラッチを一つのラッチのみを備えるものとすることができる。このように、データ記憶回路には、二つのラッチを備えるスキャンフリップフロップを用いてもよいし、一つのラッチから構成されるスキャンラッチを用いてもよく、スキャンフリップフロップとスキャンラッチとが混在するものにしてもよく、二つ以上のラッチを備えるスキャンフリップフロップを用いてもよい。
【００３０】
実施例の半導体集積回路１０では、スイッチ信号ＳＷをスキャンフリップフロップＳＦＦ，ＳＦＦ＊に入力して半導体集積回路１０を通常動作モードからテストモードへ切り替えるものとしたが、スイッチ信号ＳＷを実行用クロック信号ＣＬＫを供給する図示しないクロック供給回路や多相クロック供給回路５０に供給して実行用クロック信号ＣＬＫやスキャンクロック信号ＳＣＫ（ｋ）を変更することにより半導体集積回路を通常動作モードからテストモードへ切り替えるものとしてもよい。図１５は、このような半導体集積回路に用いられるスキャンフリップフリップＳＦＦ３の回路構成の概略を示す構成図である。スキャンフリップフロップＳＦＦ３は、縦続接続されたデータ記憶素子３５０，３５２を備える。データ記憶素子３５０，３５２は、縦続接続されたインバータＩＮＶ１，ＩＮＶ２と、インバータＩＮＶ１の出力が入力となるよう接続されインバータＩＮＶ３とを備え、インバータＩＮＶ３によりインバータＩＮＶ１の出力をインバータＩＮＶ１の入力にフィードバックしてデータを保持するよう構成されている。データ記憶素子３５０の入力と入力ｄとの間には入力ｃｌｋからのクロック信号でオンオフするトランジスタＴｒ１が設けられており、データ記憶素子３５０の出力とデータ記憶素子３５２の入力との間には入力ｃｌｋからのクロック信号と逆相のクロックでオンオフするトランジスタＴｒ２が設けられている。また、データ記憶素子３５０の入力とスキャン入力ｓｃｉｎとの間には入力ｓｃｋから供給されるクロック信号でオンオフするトランジスタＴｒ３が設けられている。図１６は、このようなスキャンフリップフロップＳＦＦ３の各信号の相関を示すタイミングチャートである。スキャンフリップフロップＳＦＦ３は、通常動作モードのときには、入力ｓｃｋに供給されるスキャンクロック信号ＳＣＫ（ｋ）がロー固定にされ、入力ｃｌｋに供給される実行用クロック信号ＣＬＫがハイレベルになると入力ｄからのデータＤをデータ記憶素子３５０で取り込み、実行用クロック信号ＣＬＫがローレベルになるとデータ記憶素子３５０のデータをデータ記憶素子３５２で取り込み出力ｑからデータＱとして出力する。一方、テストモードのときには、入力ｃｌｋに供給される実行用クロック信号ＣＬＫがロー固定にされ、入力ｓｃｋからスキャンクロック信号ＳＣＫ（ｋ）が供給されるとスキャン入力ｓｃｉｎからのデータＳＣＩＮをデータ記憶素子３５０で保持するとともにスキャン出力ｓｃｏｕｔからデータＳＣＯＵＴとして出力する。スキャンフリップフロップＳＦＦ３は、図３に示したスキャンフリップフロップＳＦＦと同様に、テストモードのときにデータ記憶素子３５０のみが動作しシフトレジスタとして機能するから、このようなスキャンフリップフロップＳＦＦ３を半導体集積回路に搭載しても動作電流の増加を抑制することができる。スキャンフリップフロップＳＦＦ３は、二つのデータ記憶素子３５０，３５２を備えるものとしたが、図１７の変形例のスキャンラッチＳＬ３に例示するように、一つのデータ記憶素子のみを備えるものとしてもよい。スキャンラッチＳＬ３は、図１５に示したスキャンフリップフロップＳＦＦ３のデータ記憶素子３５２とトランジスタＴｒ２とを除くと共にデータ記憶素子３５０の出力が出力ｑとスキャン出力ｓｃｏｕｔとなるように構成されている。図１８は、このようなスキャンラッチＳＬ３の各信号の相関を示すタイミングチャートである。スキャンラッチＳＬＬ３は、通常動作モードのときには、入力ｓｃｋに供給されるスキャンクロック信号ＳＣＫ（ｋ）がロー固定にされ、入力ｃｌｋに供給される実行用クロック信号ＣＬＫがハイレベルになると入力ｄからのデータＤをデータ記憶素子３５０で保持し出力ｑからデータＱとして出力する。一方、テストモードのときには、入力ｃｌｋに供給される実行用クロック信号ＣＬＫがロー固定され、入力ｓｃｋからスキャンクロック信号ＳＣＫ（ｋ）が供給されるとスキャン入力ｓｃｉｎからのデータＳＣＩＮをデータ記憶素子３５０で保持するとともにスキャン出力ｓｃｏｕｔからデータＳＣＯＵＴとして出力する。スキャンラッチＳＬ３は、図１２に例示したスキャンラッチＳＬと同様に、テスト用のラッチを別途付加する必要がないから、回路面積の増加を抑制することができる。
【００３１】
実施例の半導体集積回路１０では、スキャンフリップフロップＳＦＦ，ＳＦＦ＊は、ラッチＬ１やラッチＬ２の周辺回路として図３や図４に示した構成の回路を備えているものとしたが、周辺回路としてはスキャンフリップフロップＳＦＦ，ＳＦＦ＊と同様の動作を実現するものであれば種々の構成の回路を備えるものとしてもよい。
【００３２】
実施例の半導体集積回路１０では、多相クロック供給回路５０として図５に示した回路構成のものを用いたが、所定のクロック信号から互いに重複しない複数のクロック信号を生成できる他の構成のクロック供給回路を用いるものとしてもよい。
【００３３】
実施例の半導体集積回路１０では、組み合わせ回路３１やスキャンフリップフロップＳＦＦ，ＳＦＦ＊などの各回路を各種の信号の立ち上がりで動作させるものとしたが、立ち下がりで動作させるものとしてもよい。
【００３４】
実施例の半導体集積回路装置２０では、複数の多相クロック供給回路５０が各々被テスト回路３０にスキャンクロック信号ＳＣＫ（ｋ）を供給するものとしたが、一つの多相クロック供給回路５０から複数の被テスト回路にスキャンクロック信号ＳＣＫ（ｋ）を供給するものとしてもよい。
【００３５】
実施例の半導体集積回路装置２０では、搭載された多相クロック供給回路５０から被テスト回路３０にスキャンクロック信号ＳＣＫ（ｋ）が供給されるものとしたが、半導体集積回路装置２０の外部からスキャンクロック信号ＳＣＫ（ｋ）を被テスト回路３０に供給するものとしてもよい。
【００３６】
以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態としての半導体集積回路１０が複数搭載された半導体集積回路装置２０の構成の概略示す構成図である。
【図２】半導体集積回路１０の構成の概略を示す構成図である。
【図３】スキャンフリップフロップＳＦＦの回路構成の概略を示す構成図である。
【図４】スキャンフリップフロップＳＦＦ＊の回路構成の概略を示す構成図である。
【図５】多相クロック供給回路５０の回路構成の概略を示す構成図である。
【図６】多相クロック供給回路５０により生成された各スキャンクロック信号ＳＣＫ（ｋ）とテスト用クロック信号ＳＣＬＫとの相関を示すタイミングチャートである。
【図７】スキャンパステスト方法の一例を示すフローチャートである。
【図８】テストモードにおいて集積回路装置に入出力される各信号の相関を示すタイミングチャートである。
【図９】スキャンフリップフロップＳＦＦ，ＳＦＦ＊の出力信号Ｏ（ｋ）を説明する説明図である。
【図１０】スキャンクロック信号ＳＣＫ（ｋ）と出力信号Ｏ（ｋ）との相関を示すタイミングチャートである。
【図１１】スキャンフリップフロップＳＦＦ＊を一つのラッチからなるスキャンラッチＳＬとしたときの半導体集積回路１１０の構成の概略を示す構成図である。
【図１２】スキャンラッチＳＬの回路構成の概略を示す構成図である。
【図１３】各スキャンラッチＳＬをシフトレジスタとして機能させたときに出力端となるスキャンラッチＳＬ＊の回路構成の概略を示す構成図である。
【図１４】スキャンラッチＳＬ＊を一つのラッチからなる回路としたときの半導体集積回路２１０の構成の概略を示す構成図である。
【図１５】スキャンフリップフリップＳＦＦ３の回路構成の概略を示す構成図である。
【図１６】スキャンフリップフロップＳＦＦ３に入出力される各信号の相関を示すタイミングチャートである。
【図１７】スキャンラッチＳＬ３の回路構成の概略を示す構成図である。
【図１８】スキャンフリップフロップＳＬ３に入出力される各信号の相関を示すタイミングチャートである。
【符号の説明】
【００３８】
１０，１１０，２１０  半導体集積回路、２０  半導体集積回路装置、３０  被テスト回路、３１  組み合わせ回路、３２，４２，１３２，１３４  入力切替回路、３４，４４，１３４，１４４  出力切替回路、３６，４６，４８，１３６，１４６  クロック切替回路、５０  多相クロック供給回路、５２，５４  遅延回路、５６  論理演算回路、ＩＮＶ１，ＩＮＶ２，ＩＮＶ３  インバータ、ＳＦＦ，ＳＦＦ＊，ＳＦＦ３  スキャンフリップフロップ、ＳＬ１，ＳＬ＊，ＳＬ２，ＳＬ３  スキャンラッチ、Ｔｒ１，Ｔｒ２，Ｔｒ３  トランジスタ。
【図１】
2006105891.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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