【手続補正書】
【提出日】平成19年7月23日(2007.7.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  スケジューラであって、
第１の命令動作をストアするよう構成される命令バッファと、
前記命令バッファに結合される発行ピック回路とを含み、前記発行ピック回路は、前記命令バッファからの発行のために前記第１の命令動作を選択するよう構成され、前記第１の命令動作は投機的であり、前記スケジューラはさらに、
前記発行ピック回路に結合されて、前記第１の命令動作の実行の間に、前記第１の命令動作が非投機的に実行すべきことを示す第１の信号を受けるよう結合される制御回路を含み、前記制御回路は、前記第１の命令動作の第１の実行状態を維持するよう構成され、前記制御回路は、前記発行ピック回路が発行のために前記第１の命令動作を選択することに応答して、前記第１の実行状態を実行中状態に変更するよう構成され、前記制御回路は、前記第１の信号に応答して、前記第１の実行状態を非実行状態に変更するよう構成され、前記制御回路は、前記第１の信号に応答して、前記第１の命令動作が非投機的に実行されるべきという第１の表示を記録するよう構成される、スケジューラ。
【請求項２】  前記非実行状態は、前記第１の命令動作が前記発行ピック回路によって選択されることが禁止されるブロック状態を含む、請求項１に記載のスケジューラ。
【請求項３】  前記制御回路は、前記第１の命令動作が非投機的であることを判断するよう構成される、請求項２に記載のスケジューラ。
【請求項４】  前記第１の命令動作が非投機的であるとの判断に応答して、前記制御回路は前記第１の実行状態を要求状態に変更するよう構成され、前記制御回路は、前記第１の命令動作が発行可能であることを前記発行ピック回路に信号で知らせるよう構成される、請求項３に記載のスケジューラ。
【請求項５】  前記発行ピック回路は、前記制御回路からの前記信号に応答して、再発行のために前記第１の命令動作を選択するよう構成される、請求項４に記載のスケジューラ。
【請求項６】  プロセッサであって、
第１の命令動作をストアし、かつ前記第１の命令動作を投機的に発行するよう構成されるスケジューラを含み、前記スケジューラは前記第１の命令動作の第１の実行状態を維持するよう構成され、前記スケジューラは前記第１の命令動作の発行に応答して前記第１の実行状態を実行中状態に変更するよう構成され、前記プロセッサはさらに、
前記第１の命令動作の発行に応答して前記第１の命令動作を受けるよう前記スケジュー
ラに結合される実行ユニットを含み、前記実行ユニットは前記第１の命令動作を実行するよう構成され、かつ、前記第１の命令動作の実行の間に、前記実行ユニットは前記第１の命令動作が非投機的に実行すべきことを判断するよう構成され、前記実行ユニットは、前記第１の命令動作が非投機的に実行すべきという判断に応答して、第１の信号を生成するよう構成され、
前記スケジューラは、前記第１の信号に応答して、前記第１の実行状態を非実行状態に変更するよう構成され、前記スケジューラは、前記第１の信号に応答して前記第１の命令動作が非投機的に実行されるべきという第１の表示を記録するよう構成される、プロセッサ。
【請求項７】  前記スケジューラは、前記第１の命令動作が非投機的であることを判断するよう構成され、さらに、前記第１の命令動作を非投機的に再発行するよう構成される、請求項６に記載のプロセッサ。
【請求項８】  前記スケジューラは、前記第１の表示に応答して前記第１の命令動作が非投機的になるまで前記第１の命令動作を再発行を禁止するよう構成される、請求項７に記載のプロセッサ。
【請求項９】  前記第１の命令動作はメモリ動作を含む、請求項６に記載のプロセッサ。
【請求項１０】  前記実行ユニットは変換索引バッファ（ＴＬＢ）を含み、前記実行ユニットは、前記ＴＬＢが前記メモリ動作が非投機的メモリタイプにアクセスすることを示す場合に、前記第１の信号を生成するよう構成される、請求項９に記載のプロセッサ。
【請求項１１】  前記実行ユニットは変換索引バッファ（ＴＬＢ）を含み、前記ＴＬＢにおいて前記メモリ動作によってアクセスされるデータのアドレスがミスする場合に、前記実行ユニットは前記第１の信号を生成するよう構成される、請求項９に記載のプロセッサ。
【請求項１２】  前記実行ユニットは、前記メモリ動作によってアクセスされるデータのアドレスを生成するよう構成されるアドレス生成ユニットを含み、前記実行ユニットは、前記アドレスおよび前記メモリ動作によってアクセスされるバイトの数が前記アドレスのページ横断を導く場合に、前記第１の信号を生成するよう構成される、請求項９に記載のプロセッサ。
【請求項１３】  コンピュータシステムであって、
プロセッサを含み、前記プロセッサは、
第１の命令動作をストアし、かつ前記第１の命令動作を投機的に発行するよう構成されるスケジューラを含み、前記スケジューラは前記第１の命令動作の第１の実行状態を維持するよう構成され、前記スケジューラは前記第１の命令動作の発行に応答して前記第１の実行状態を実行中状態に変更するよう構成され、前記プロセッサはさらに、
前記第１の命令動作の発行に応答して前記第１の命令動作を受けるよう前記スケジューラに結合される実行ユニットを含み、前記実行ユニットは前記第１の命令動作を実行するよう構成され、かつ、前記第１の命令動作の実行の間に、前記実行ユニットは前記第１の命令動作が非投機的に実行すべきことを判断するよう構成され、前記実行ユニットは、前記第１の命令動作が非投機的に実行すべきという判断に応答して、第１の信号を生成するよう構成され、
前記スケジューラは、前記第１の信号に応答して、前記第１の実行状態を非実行状態に変更するよう構成され、前記スケジューラは、前記第１の信号に応答して前記第１の命令動作が非投機的に実行されるべきという第１の表示を記録するよう構成され、前記コンピュータシステムはさらに、
入力／出力（Ｉ／Ｏ）装置を含み、前記Ｉ／Ｏ装置は、前記コンピュータシステムと、前記Ｉ／Ｏ装置が結合可能である別のコンピュータシステムとの間で通信するよう構成される、コンピュータシステム。
【請求項１４】  前記Ｉ／Ｏ装置はモデムを含む、請求項１３に記載のコンピュータシステム。
【請求項１５】  方法であって、
スケジューラから実行ユニットへ第１の命令動作を投機的に発行するステップと、
前記実行ユニットにおいて前記第１の命令動作を実行するステップとを含み、前記実行するステップは、前記第１の命令動作が非投機的に実行されるべきことを判断するステップを含み、方法はさらに、
前記第１の命令動作が非投機的であることを判断するステップと、
前記第１の命令動作が非投機的であるという判断に応答して、前記第１の命令動作を再発行するステップとを含む、方法。
【請求項１６】  前記第１の命令動作はメモリ動作を含み、前記第１の命令動作が非投機的に実行されるべきことを判断するステップは、前記メモリ動作によってアクセスされるデータのアドレスを変換して、前記アドレスが非投機的メモリタイプであることを判断するステップを含む、請求項１５に記載の方法。
【請求項１７】  前記第１の命令動作はメモリ動作を含み、前記第１の命令動作が非投機的に実行されるべきことを判断するステップは、前記メモリ動作によってアクセスされるデータのアドレスが変換索引バッファにおけるミスであることを検出するステップを含む、請求項１５に記載の方法。
【請求項１８】  前記第１の命令動作はメモリ動作を含み、前記第１の命令動作が非投機的に実行されるべきことを判断するステップは、前記メモリ動作によってアクセスされるデータのアドレスがページ横断であることを検出するステップを含む、請求項１５に記載の方法。
【請求項１９】  プロセッサであって、
第１の命令動作をストアし、かつ前記第１の命令動作を投機的に発行するよう構成されるスケジューラを含み、前記スケジューラは、発行の後に前記第１の命令動作を保留するよう構成され、前記プロセッサはさらに、
前記第１の命令動作の発行に応答して前記第１の命令動作を受けるよう前記スケジューラに結合される実行ユニットを含み、前記実行ユニットは前記第１の命令動作を実行するよう構成され、かつ、前記第１の命令動作の実行の間に、前記実行ユニットは前記第１の命令動作が非投機的に実行すべきことを判断するよう構成され、前記実行ユニットは、前記第１の命令動作が非投機的に実行すべきという判断に応答して、第１の信号を生成するよう構成され、
前記スケジューラは、前記実行ユニットからの前記第１の信号を受けるよう結合されて、前記第１の信号と前記第１の命令動作が非投機的になることとに応答して、前記スケジューラは前記第１の命令動作を再発行するよう構成される、プロセッサ。
【請求項２０】  前記スケジューラは、前記第１の表示に応答して前記第１の命令動作が非投機的になるまで前記第１の命令動作を再発行を禁止するよう構成される、請求項１９に記載のプロセッサ。
【請求項２１】  前記第１の命令動作はメモリ動作を含む、請求項１９に記載のプロセッサ。
【請求項２２】  前記実行ユニットは変換索引バッファ（ＴＬＢ）を含み、前記実行ユニットは、前記ＴＬＢが前記メモリ動作が非投機的メモリタイプにアクセスすることを示す場合に、前記第１の信号を生成するよう構成される、請求項２１に記載のプロセッサ。
【請求項２３】  前記実行ユニットは変換索引バッファ（ＴＬＢ）を含み、前記ＴＬＢにおいて前記メモリ動作によってアクセスされるデータのアドレスがミスする場合に、前記実行ユニットは前記第１の信号を生成するよう構成される、請求項２１に記載のプロセッサ。
【請求項２４】  前記実行ユニットは、前記メモリ動作によってアクセスされるデータのアドレスを生成するよう構成されるアドレス生成ユニットを含み、前記実行ユニットは、前記アドレスおよび前記メモリ動作によってアクセスされるバイトの数が前記アドレスのページ横断を導く場合に、前記第１の信号を生成するよう構成される、請求項２１に
記載のプロセッサ。