(57)【要約】【課題】  低い比誘電率を有し、かつ望ましい特性を有する絶縁膜を有する半導体集積回路装置を提供することである。【解決手段】  半導体集積回路装置は、層間絶縁膜の一部として比誘電率が２．５以下のＳｉＣ：Ｈ膜を含む。【選択図】  図１
2006054487.tif 000002
【特許請求の範囲】
【請求項１】
層間絶縁膜の一部として比誘電率が２．５以下のＳｉＣ：Ｈ膜を含む半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、層間絶縁膜の一部にＳｉＣ：Ｈ膜を含む半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置等に多層配線を形成する際、信号伝播速度が問題になる。配線の抵抗、寄生容量は信号伝播速度を低下させる。配線の抵抗を低減するためには、配線の断面積を増加し、配線材料を低抵抗率のものとすることが有効である。配線の寄生容量を低減するためには、配線間の距離を増大し、対向面積を減少し、配線間絶縁材料の誘電率を低下させることが有効である。
【０００３】
半導体集積回路装置においては、集積度の向上が望まれている。集積度を向上させるためには、配線の断面積を減少し、配線間距離を減少させることが望まれる。すると、配線抵抗を低減するためには、低抵抗率の材料を用いることが望まれ、配線間容量を低減するためには、低誘電率の絶縁材料を用いることが望まれる。さらに信頼性高い半導体装置を作成するためには、機械的強度の高い絶縁領域を作成することが望まれる。
【０００４】
抵抗Ｒ，容量Ｃを有する配線の遅延時間Ｔは、
Ｔ＝ ｋ＊ＣＲ                          （１）
と表わせる。容量Ｃは、
Ｃ＝ ε0εSＳ／ｄ                      （２）
で表わせる。ここで、ε0は真空の誘電率、εSは比誘電率、Ｓは対向する配線の面積、ｄは配線間隔である。
【０００５】
配線の対向面積Ｓ、配線間隔ｄが他の要件により定まると、配線の付随容量Ｃを低減化するためには、比誘電率εSを小さくすることが有効な手段となる。現在層間絶縁膜としては、酸化シリコン等の材料が用いられている。酸化シリコンの比誘電率は低いとは言えない。
【０００６】
配線層に用いる金属が層間絶縁膜内へ拡散することを防ぐため、酸化シリコンのエッチングを停止するためなどに、窒化シリコンＳｉＮが用いられている。窒化シリコンの比誘電率は、酸化シリコンの比誘電率よりも高く、約７もある。
【０００７】
近年、プラズマＣＶＤによるＳｉＣ系の膜が開発されている。ＳｉＣ系の膜は、金属の拡散を防止する機能を有する。プラズマＣＶＤによるＳｉＣ：Ｈ膜は、約４．３と低い比誘電率を有する。しかし、大気からの酸素を吸収し（吸湿性が高く）、経時変化し、機械的強度が低い。特に、大気からの酸素を透過し、下地金属配線の酸化を許容してしまう。銅は、酸化アルミニウムのような安定な酸化膜を形成せず、深く酸化される可能性がある。
【０００８】
また、平坦化機能を有する絶縁膜、誘電率の低い絶縁膜として、スピンオングラス（ＳＯＧ）が用いられてきた。化学機械研磨（ＣＭＰ）を行なう時は、ＳＯＧ膜の上に、保護膜として酸化シリコン膜等を形成する。しかし、酸化シリコン膜はＳＯＧ膜との密着性が弱く、ＣＭＰ時に剥離する可能性がある。
【０００９】
【特許文献１】国際公開第００／１９５０８号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このように、低い誘電率を有し、かつ望ましい特性を有する絶縁膜が望まれているが、その実現は容易ではない。半導体集積回路装置に用いる絶縁膜には、種々の特性が望まれるが、その全てを同時に実現することは容易ではない。
【００１１】
本発明の目的は、低い比誘電率を有し、かつ望ましい特性を有する絶縁膜を有する半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明の１観点によれば、層間絶縁膜の一部として比誘電率が２．５以下のＳｉＣ：Ｈ膜を含む半導体集積回路装置が提供される。
【発明の効果】
【００１３】
極めて低い比誘電率を有するＳｉＣ：Ｈ膜により、配線の浮遊容量を減少することができる。密着性を促進した積層絶縁層構造を得ることができる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明者等が行なった成膜実験（実施例１）を説明するための成膜装置の概略平面図、サンプルの概略断面図、単位膜厚に対する比誘電率を示すグラフである。
図１（Ａ）は、実験に用いた成膜装置の構成を概略的に示す。プラズマＣＶＤ装置１１は、その内部に７つの成膜室１２を有する。各成膜室は平行平板電極とガス供給系を有する。本実験においては、１つの成膜室１２ｔはウエハ搬入／搬出用のチェンバとして使用し、他の６つの成膜室１２−１〜１２−６を順次使用して６回に分割した成膜を行なった。
【００１５】
すなわち、シリコンウエハ１４を搬入チェンバ１２ｔから第１の成膜室１２−１に搬入し、原料ガスを供給し、プラズマを発生させて、第１のプラズマＣＶＤ成膜を行なった。続いて、シリコンウエハ１４を次の成膜室１２−２に移送し、次のプラズマＣＶＤ成膜を行なった。このようにして、順次６つの成膜室１２−１〜１２−６を用いて６回の成膜を行なった。なお、原料にはテトラメチルシランを用い、キャリアガスに窒素を用いた。成膜中の温度は４００℃、圧力は２Ｔｏｒｒに保った。
【００１６】
図１（Ｂ）は、作成されたサンプルの構成を概略的に示す。シリコン基板２０の表面上に、６回の成膜で作成されたＳｉＣ：Ｈ膜２１が形成されている。分割成膜された各々は、約１／６の厚さを有する層２１ｐであり、その厚さはｔである。
【００１７】
分割成膜する単位厚さを最小限にして６回に分けて分割成膜したサンプルは、合計約２１ｎｍの膜厚を有していた。すなわち、１層当り約３．５ｎｍの膜厚と推定される。このＳｉＣ：Ｈ膜の比誘電率を測定したところ、約２．０であった。
【００１８】
通常のＳｉＣ：Ｈ膜の比誘電率として知られている約４．０〜４．５と比較すると、得られた比誘電率は著しく小さいものであった。
膜厚を変更し、６回に分割してＳｉＣ：Ｈ膜を成膜した。合計約３０ｎｍの膜厚（１層当り約５ｎｍ）のＳｉＣ：Ｈ膜の比誘電率は約２．１であった。合計膜厚約５０．７ｎｍ（１層当り約８．５ｎｍ）のＳｉＣ：Ｈ膜の比誘電率は、約２．２であった。
【００１９】
６回に分割して成膜したサンプルの組成比を求めたところ、Ｓｉ：Ｃ：Ｈ：Ｏ：Ｎ＝１：０．９３：１．９：０．６４：０．２８であった。
これら３つのサンプルは、いずれもＳｉＣ：Ｈ膜の比誘電率として知られている４．０〜４．５と比較して著しく低い比誘電率を示した。
【００２０】
そこで、比較のため、連続した１回の成膜で厚さ約２１ｎｍのＳｉＣ：Ｈ膜を成膜した。この１回成膜のＳｉＣ：Ｈ膜の比誘電率は、約４．３であり、従来知られているＳｉＣ：Ｈ膜の比誘電率と一致した。
【００２１】
さらに、検討のため、６回に分割成膜し、かつ各分割成膜後大気に開放してＳｉＣ：Ｈ膜を成膜した。得られたサンプルの比誘電率は、約５．１であった。分割成膜しても、成膜休止時に大気にさらすと、著しく低い比誘電率は得られず、かえって通常の値よりも高い比誘電率が得られたことになる。この高い比誘電率は、大気中から水分が侵入したためと考えることができようＳｉＣ：Ｈ膜の組成比がＳｉ：Ｃ：Ｈ：Ｏ：Ｎ＝１：０．９：２．５：２．０：０．６となるように、減圧下で６回に分割して成膜した膜を形成した。得られたＳｉＣ：Ｈ膜の比誘電率は約２．６であった。
【００２２】
以上の結果から、１回の成膜厚さを極めて小さな値とし、減圧雰囲気下で分割成膜してＳｉＣ：Ｈ膜を形成すると、著しく低い比誘電率が得られることが分かる。このように著しく低い比誘電率を有するＳｉＣ：Ｈ膜で半導体装置の絶縁膜を形成すれば、配線の浮遊容量を大幅に低減できるであろう。
【００２３】
図１（Ｃ）は、以上のサンプルの比誘電率をまとめて示す。左側領域に示される４つのサンプルの比誘電率は、通常ＳｉＣ：Ｈの比誘電率として知られている４．０〜４．５と比較して著しく低い比誘電率である。１回の連続した成膜工程により、厚さ約２１ｎｍ形成した膜は、通常知られている比誘電率と同等の比誘電率約４．３を示している。
【００２４】
１回の成膜厚さを約８．５ｎｍ以下とすれば、著しく低い比誘電率が実際に得られている。これらの結果から、１回の成膜厚さを約１５ｎｍ以下に限定し、減圧雰囲気下で成膜と休止を繰り返えす分割成膜を行なうことにより、著しく低い比誘電率を有するＳｉＣ：Ｈ膜を形成できるであろうことが推定される。
【００２５】
組成を調整すると、比誘電率も若干変化するが、それでも極めて低い比誘電率が得られる。
分割成膜することにより、なぜ著しく低い比誘電率が得られるのかは未だ判明していないが、分割成膜することにより比誘電率が変化する現象から、分割成膜した各層の表面（界面）が比誘電率に寄与しているものと推定することができよう。
【００２６】
図２（Ａ）は、６回に分割成膜し、全厚さ約５０．７ｎｍのＳｉＣ：Ｈ膜をシリコン基板上に形成したサンプルの膜組成をＸＰＳ分析で測定した結果を示すグラフである。装置は、島津製作所製ＥＳＣＡ−８５０を用いた。組成分析は、Ｓｉの２ｐ電子、Ｃの１ｓ電子、Ｏの１ｓ電子、Ｎの１ｓ電子を用いて行なった。
【００２７】
Ｘ線源は、Ｍｇ（加速電圧８ｋＶ、電流３２ｍＡ）を用いた。Ａｒイオンでエッチングを行ない、ガス圧は４×１０-4Ｔｏｒｒとした。加速電圧は２ｋＶであり、エミッション電流は２０ｍＡであった。ＸＰＳ測定により得られたスペクトルにおいて、各元素のピーク面積を求め、Ｓｉのピーク面積に対する比からその元素の含有率（％）を求めた。
【００２８】
図２（Ａ）は、全厚さ５０．７ｎｍのサンプルの測定結果を示す。横軸がエッチング時間を単位分で示し、縦軸が成分比を単位％で示す。
ＳｉとＣとは、原料ガスから供給された成分であり、Ｎはキャリアガスから供給された成分である。Ｏは、原料ガス、キャリアガスに含まれない成分であり、成膜後大気中から侵入した成分と考えられる。成分Ｏは、厚さ５０．７ｎｍの全領域に渡ってほぼ一様な濃度を示している。この結果は、作成されたＳｉＣ：Ｈ膜が、極めて酸素を透過し易く、吸収し易い性質を有することを示唆している。
【００２９】
図２（Ｂ）は、酸素に対するＸＰＳスペクトルの深さ方向変化を示すグラフである。表面からＳｉＣ：Ｈ膜の内部に進んでも、Ｏのピークは余り減衰していない。
ＳｉＣは、化学的に中性な材料であり、どのような層とも良好な密着性を示す。上述の成膜方法によれば、極めて低い比誘電率を有する。しかしながら、ＳｉＣ：Ｈは、機械的に脆い性質を有し、上述のように耐水性が低い。半導体装置の絶縁膜として、低い耐水性、低い耐酸素性は好ましくない。下層配線の酸化、腐蝕等を起こす原因となり得る。
【００３０】
そこで、作成したＳｉＣ：Ｈ膜の上面に耐水性があり、脆さを隠す性質を有するキャップ層を設けることが好ましいであろう。キャプ層としてＳｉＮ膜を採用し、ＳｉＮ／ＳｉＣ：Ｈ積層構造を作成し、その性質を調べた。
【００３１】
図３（Ａ）は、ＳｉＮ／ＳｉＣ：Ｈ積層構造を有するサンプル（実施例２）の構成を示す断面図、図３（Ｂ）は深さ方向の成分比を示すグラフ、図３（Ｃ）は酸素のＸＰＳピークを深さ方向に沿って調べたグラフである。
【００３２】
図３（Ａ）において、シリコン基板２０の上にＳｉＣ：Ｈ膜２１が成膜され、その上にさらにＳｉＮ膜２３が成膜されている。積層構造の１例は、厚さ約２２ｎｍのＳｉＣ：Ｈ膜２１の上に、厚さ約１４．３ｎｍのＳｉＮ膜を積層したものである。
【００３３】
図３（Ｂ）は、この積層構造の深さ方向の成分分布を示すグラフである。酸素Ｏの分布が、表面からＳｉＮ膜内部に向って急激に減少し、ＳｉＣ：Ｈ膜２１内では極めて低い値となっていることが分かる。すなわち、ＳｉＣ：Ｈ膜の表面をＳｉＮ膜で覆うと、外気からの水分、酸素の侵入を有効に防止することができる。
【００３４】
図３（Ｃ）に示すＯについてのＸＰＳピークの分布も、このことを示している。
図２（Ａ）に示す全厚さ５０．７ｎｍのＳｉＣ：Ｈ膜の成分比は、Ｓｉ：Ｃ：Ｏ：Ｎ＝１：０．９３：０．６４：０．２８であった。ＳｉＮ／ＳｉＣ：Ｈの積層膜の成分比は、Ｓｉ：Ｃ：Ｏ：Ｎ＝１：０．９５：０．１５：０．４５であった。両者を比較すると、積層構造とした時にＯ組成が著しく減少し、Ｎ組成が増加していることが分かる。
【００３５】
上述のサンプルにおいては、ＳｉＣ：Ｈ膜をＳｉＮ膜で覆ったが、同様に耐水性のある材料でＳｉＣ：Ｈ膜を覆うことにより、耐水性を改善することができるであろう。このような耐水性を改善することができる材料としては、ＳｉＮの他、ＳｉＯ2、ＳｉＯＮ等が考えられる。さらに、ＳｉＣＦ，ＳＩＯＣ，ＳｉＯＦ等を用いることも可能であろう。
【００３６】
また、作成したＳｉＮ／ＳｉＣ：Ｈ膜の比誘電率を測定した。得られた比誘電率は約２．６であり、ＳｉＮの比誘電率よりは著しく低く、従来知られているＳｉＣ：Ｈの比誘電率と較べても著しく低い値であった。すなわち、ＳｉＣ：Ｈ膜をＳｉＮ膜で覆い、耐水性を改善しても、得られる比誘電率は著しく低いものとすることができる。
【００３７】
ＳｉＣ：Ｈ膜は、密着性を改善する密着膜として用いることもできる。
図４（Ａ）は、作成したサンプルの構成を概略的に示す断面図である。シリコン基板２０の上に、ＳＯＧ膜３１を形成し、その上に例えば厚さ２０ｎｍのＳｉＣ：Ｈ膜２１を形成し、さらにその上に厚さ３００ｎｍのＳｉＯ2膜３２を形成した。
【００３８】
この構成から、ＳｉＣ：Ｈ膜２１を除外した構成は、従来より公知のＳＯＧ膜のＣＭＰ保護膜としてＳｉＯ2膜を形成した構成と同一となる。この従来構成の場合、ＣＭＰ時に剥離が生じることが知られている。
【００３９】
ＳＯＧ膜３１とＳｉＯ2膜３２との間にＳｉＣ：Ｈ膜２１を介在させた構成を用い、ＣＭＰを行なった。この場合、ＣＭＰにおいて界面での剥離は見られなかった。ＳｉＣ：Ｈ膜が密着膜として機能し、ＳｉＯ2層３２の剥離を防止していることが判る。他の層構成においても、ＳｉＣ：Ｈ膜を密着膜として採用できることは自明であろう。
【００４０】
図４（Ｂ）は、半導体集積回路装置の構成を概略的に示す断面図である。シリコン基板ｓｕｂの表面には、ｎ型ウエルＷｎ、ｐ型ウエルＷｐが形成されている。活性領域を囲むように、シャロートレンチアイソレーションによる素子分離領域ＳＴＩが形成されている。ｎ型ウエルＷｎの上に、ｐ型ゲート電極Ｇｐが形成され、その両側にｐ型のソース／ドレイン領域Ｓ／ＤｐがＬＤＤ構造で形成されている。同様、ｐウエルＷｐの上方に、ｎ型ゲート電極Ｇｎが形成され、その両側にｎ型ソース／ドレイン領域Ｓ／Ｄｎが形成されている。シリコン基板の表面上に、第１下層絶縁層Ｉ0が形成され、コンタクト孔が形成されている。コンタクト孔内にＷ等のプラグ電極ＰＬが充填されている。第１下層絶縁層Ｉ０の上に、第２下層絶縁層Ｉ１が形成され、下層配線Ｗ０が埋め込まれている。なお、下層絶縁層Ｉ０、Ｉ１は例えば酸化シリコンで形成され、下層配線Ｗ０はアルミニューム、銅等で形成される。
【００４１】
下層配線Ｗ０、絶縁層Ｉ１を覆って、エッチングストッパ層Ｓ１、低誘電率絶縁層ＳＣ１、エッチングストッパ層Ｓ２、低誘電率絶縁層ＳＣ２、エッチングストッパ層Ｓ３、低誘電率絶縁層ＳＣ３、エッチングストッパ層Ｓ４、低誘電率絶縁層ＳＣ４、が積層されている。これら４層の層間絶縁層内には、下層から上層に向ってそれぞれ銅で形成されたデュアルダマシン配線ＤＤ１、ＤＤ２、ＤＤ３、ＤＤ４が形成されている。最上層の上には、カバー層ＣＶが形成されている。
【００４２】
低誘電率絶縁層ＳＣ１〜ＳＣ４は、例えば上述の実施例による分割成膜したＳｉＣ：Ｈで形成される。エッチングストッパＳ１〜Ｓ４は、例えばＳｉＮ膜、ＳｉＯ2膜等で形成される。カバー層ＣＶは例えばＳｉＮ膜で形成される層間絶縁膜の少なくとも一部を分割成膜したＳｉＣ：Ｈ膜で形成することによって、著しく低い比誘電率を有する絶縁層で配線層を絶縁することが可能となる。なお、配線層の構成は、公知の技術によることができる。例えば、配線層として銅を用いる場合、バリア層としてＴｉＮ、ＴａＮ層等を用いることができる。
【００４３】
なお、分割成膜したＳｉＣ：Ｈ膜の組成として幾つかのものを例示したが、組成としては、Ｓｉ：Ｃ：Ｈ：Ｏ：Ｎ＝１：０．５〜４：１〜４：０．１〜３：０．１〜２を用いることができるであろう。積層する絶縁層としては、ＳｉＣ、ＳｉＣ：Ｈ、ＳｉＮ、ＳｉＯ2、ＳｉＯＮ、ＳｉＣＦ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＦなどから適当に選択して用いることができるであろう。その他種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００４４】
以下、本発明の特徴を付記する。
（付記１） 成長、成長停止を繰り返して、減圧雰囲気下で２回以上に分割してＳｉＣ：Ｈ膜を成膜する工程を含むＳｉＣ：Ｈ膜の成膜方法。
【００４５】
（付記２） 前記成膜する工程が３５０℃以上の温度、１０Ｔｏｒｒ以下の減圧雰囲気で行なわれ、分割した成膜が各々が厚さ１５ｎｍ以下の膜を成膜する付記１記載のＳｉＣ：Ｈ膜の成膜方法。
【００４６】
（付記３） 前記ＳｉＣ：Ｈ膜の組成が、Ｓｉ：Ｃ：Ｈ：Ｏ：Ｎ＝１：０．５〜４：１〜４：０．１〜３：０．１〜２である付記１または２記載のＳｉＣ：Ｈ膜の成膜方法。
（付記４） 前記ＳｉＣ：Ｈ膜の成膜がプラズマＣＶＤで行なわれる付記１〜３のいずれかに記載のＳｉＣ：Ｈ膜の成膜方法。
【００４７】
（付記５） 前記ＳｉＣ：Ｈ膜の分割した成膜が、各々厚さ約８．５ｎｍ以下の膜を成膜する付記１〜４のいずれかに記載のＳｉＣ：Ｈ膜の成膜方法。
（付記６） 比誘電率が約３以下のＳｉＣ：Ｈ膜。
【００４８】
（付記７） 前記ＳｉＣ：Ｈ膜がプラズマＣＶＤ膜であることを特徴とする付記６記載のＳｉＣ：Ｈ膜。
（付記８） 前記ＳｉＣ：Ｈ膜の組成が、Ｓｉ：Ｃ：Ｈ：Ｏ：Ｎ＝１：０．５〜４：１〜４：０．１〜３：０．１〜２である付記６乃至７記載のＳｉＣ：Ｈ膜。
【００４９】
（付記９）前記ＳｉＣ：Ｈ膜の比誘電率が、２．５以下である付記６または８記載のＳｉＣ：Ｈ膜。
（付記１０） （ａ）半導体基板に半導体素子を形成する工程と、（ｂ）成長、成長停止を繰り返して、減圧雰囲気下で２回以上に分割して、前記半導体基板上方にＳｉＣ膜またはＳｉＣ：Ｈ膜を成膜する工程と、（ｃ）前記ＳｉＣ膜またはＳｉＣ：Ｈ膜上に絶縁キャップ層を成膜する工程と、を含む半導体装置の製造方法。
【００５０】
（付記１１） さらに、前記工程（ａ）の後、（ｂ）の前に半導体基板上方にＳＯＧ膜を形成する工程を含み、前記工程（ｂ）の前記ＳｉＣ膜またはＳｉＣ：Ｈ膜は前記ＳＯＧ膜を覆い、前記工程（ｃ）の前記絶縁キャップ層はＳｉＯ2、ＳｉＮ、ＳｉＯＮ，ＳｉＣＦ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＦのいずれかを用いて形成される付記１０記載の半導体装置の製造方法。
【００５１】
（付記１２） 前記絶縁キャップ層が、ＳｉＮ、ＳｉＯＮまたはＳｉＯ2で形成される付記１０または１１記載の半導体装置の製造方法。
（付記１３） 前記工程（ｂ）が、３５０℃以上の温度、１０Ｔｏｒｒ以下の減圧雰囲気で行なわれ、分割した成膜が各々が厚さ１５ｎｍ以下の膜を成膜する付記１０〜１２のいずれかに記載の半導体装置の製造方法。
【００５２】
（付記１４） 前記ＳｉＣ：Ｈ膜の組成が、Ｓｉ：Ｃ：Ｈ：Ｏ：Ｎ＝１：０．５〜４：１〜４：０．１〜３：０．１〜２である付記１０〜１３のいずれかに記載の半導体装置の製造方法。
【００５３】
（付記１５） 前記ＳｉＣ：Ｈ膜の成膜がプラズマＣＶＤで行なわれる付記１０〜１４のいずれかに記載の半導体装置の製造方法。
（付記１６） 前記ＳｉＣ：Ｈ膜の分割した成膜が、各々厚さ約８．５ｎｍ以下の膜を成膜する付記１０〜１５のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５４】
【図１】本発明者らが行なった成膜実験を説明する成膜装置の概略平面図、サンプルの概略断面図、および成膜の単位厚さに対する比誘電率の関係を示すグラフである。
【図２】ＸＰＳで測定したサンプル内の成分比の深さ方向の変化、及び酸素の深さ方向分布を示すグラフである。
【図３】他のサンプルの構成を示す概略断面図、ＸＰＳで測定したサンプル内の成分比の深さ方向の変化、及び酸素の深さ方向分布を示すグラフである。
【図４】半導体装置における絶縁層の構成を示す概略断面図、及び半導体装置の概略断面図である。
【符号の説明】
【００５５】
１１ プラズマＣＶＤ装置
１２ 成膜室
１４ ウエハ
２０ シリコン基板
２１ ＳｉＣ：Ｈ膜
ｔ 分割成膜の単位厚さ
２３ ＳｉＮ膜
３１ ＳＯＧ膜
３２ ＳｉＯ2膜
ＳＣ 低誘電率絶縁層
Ｓ エッチングストッパ層
ＤＤ デュアルダマシン配線
【図１】
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【図２】
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【図３】
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【図４】
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