【手続補正書】
【提出日】平成19年7月20日(2007.7.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  第１のロードメモリ操作のディスパッチの表示を受けるよう結合されるストア−ロード転送（ＳＴＬＦ）プレディクタを含み、前記ＳＴＬＦプレディクタは、前の実行中に、前記第１のストアメモリ操作が前記第１のロードメモリ操作を妨害したことを示す前記ＳＴＬＦプレディクタ内に記憶された情報に応答して、第１のストアメモリ操作に対する前記第１のロードメモリ操作の依存性を示すよう構成され、さらに、
前記ＳＴＬＦプレディクタに結合される実行パイプラインを含み、前記実行パイプラインは、前記依存性に応答して前記第１のストアメモリ操作の前に前記第１のロードメモリ操作の実行を禁止するよう構成され、前記実行パイプラインは、前記第１のロードメモリ操作の実行中に前記依存性の欠如を検出するよう構成され、前記実行パイプラインは、前記依存性の前記欠如に応答してアントレーン信号を生成するよう構成され、
前記ＳＴＬＦプレディクタは、前記アントレーン信号を受けるよう結合され、前記前の実行中に前記第１のストアメモリ操作が前記第１のロードメモリ操作を妨害したことを示さないように、そこに記憶された前記情報を更新するよう構成され、
前記実行パイプラインはストアキューを含み、前記実行パイプラインは、前記第１のロードメモリ操作について前記ストアキューからのデータの転送が起きていないならば、依存性の前記欠如を検出するよう構成される、プロセッサ。
【請求項２】  前記情報は、前記第１のロードメモリ操作に対応する有効表示を含む、請求項１に記載のプロセッサ。
【請求項３】  前記ＳＴＬＦプレディクタは、前記有効表示を無効状態にして前記情報を更新するよう構成される、請求項２に記載のプロセッサ。
【請求項４】  前記有効表示はビットベクトルを含み、前記有効表示は、少なくとも１ビットが有効状態であるなら有効状態である、請求項２に記載のプロセッサ。
【請求項５】  前記ＳＴＬＦプレディクタは、前記ビットベクトルの第１のビットを前記無効状態にして前記情報を更新するよう構成される、請求項４に記載のプロセッサ。
【請求項６】  前記ＳＴＬＦプレディクタは、各クロックサイクルごとにインクリメントされるカウンタ回路を含み、前記ＳＴＬＦプレディクタは、前記カウンタ回路の値に応答して前記第１のビットを選択するよう構成される、請求項５に記載のプロセッサ。
【請求項７】  前記実行パイプラインはスケジューラを含み、前記スケジューラは、前記依存性の前記表示に応答して前記第１のロードメモリ操作を実行のためにスケジュールすることを禁止するよう構成される、請求項１に記載のプロセッサ。
【請求項８】  前記スケジューラは、前記第１のロードメモリ操作に応答してトレーン表示を記憶するようさらに構成され、前記トレーン表示は、前記ＳＴＬＦプレディクタが前記第１のロードメモリ操作について前記依存性を示したことを示す、請求項７に記載のプロセッサ。
【請求項９】  前記実行パイプラインは、前記トレーン表示および前記依存性の前記欠如に応答して前記アントレーン信号を生成するよう構成される、請求項８に記載のプロセッサ。
【請求項１０】  前記スケジューラが前記第１のストアメモリ操作をスケジュールするより前に前記第１のロードメモリ操作をスケジュールし、かつ前記第１のロードメモリ操作が前記第１のストアメモリ操作に依存しているならば、前記第１のストアメモリ操作は前記第１のロードメモリ操作を妨害している、請求項７に記載のプロセッサ。
【請求項１１】  コンピュータシステムであって、プロセッサを含み、前記プロセッサは、
第１のロードメモリ操作のディスパッチの表示を受けるよう結合されるストア−ロード転送（ＳＴＬＦ）プレディクタを含み、前記ＳＴＬＦプレディクタは、前の実行中に、前記第１のストアメモリ操作が前記第１のロードメモリ操作を妨害したことを示す前記ＳＴＬＦプレディクタ内に記憶された情報に応答して、第１のストアメモリ操作に対する前記第１のロードメモリ操作の依存性を示すよう構成され、前記プロセッサはさらに、
前記ＳＴＬＦプレディクタに結合される実行パイプラインを含み、前記実行パイプラインは、前記依存性の表示に応答して前記第１のストアメモリ操作の前に前記第１のロードメモリ操作の実行を禁止するよう構成され、前記実行パイプラインは、前記第１のロードメモリ操作の実行中に前記依存性の欠如を検出するよう構成され、前記実行パイプラインは、前記依存性の前記欠如に応答してアントレーン信号を生成するよう構成され、
前記ＳＴＬＦプレディクタは、前記アントレーン信号を受けるよう結合され、前記前の実行中に前記第１のストアメモリ操作が前記第１のロードメモリ操作を妨害したことを示さないように、そこに記憶された前記情報を更新するよう構成され、
前記実行パイプラインはストアキューを含み、前記実行パイプラインは、前記第１のロードメモリ操作について前記ストアキューからのデータの転送が起きていないならば、依存性の前記欠如を検出するよう構成され、前記コンピュータシステムはさらに、
入力／出力（Ｉ／Ｏ）装置を含み、前記Ｉ／Ｏ装置は、前記コンピュータシステムと前記Ｉ／Ｏ装置が結合可能な別のコンピュータシステムとの間で通信するよう構成される、コンピュータシステム。
【請求項１２】  前記Ｉ／Ｏ装置はモデムである、請求項１１に記載のコンピュータシステム。
【請求項１３】  オーディオＩ／Ｏ装置をさらに含む、請求項１１に記載のコンピュータシステム。
【請求項１４】  前記オーディオＩ／Ｏ装置はサウンドカードを含む、請求項１３に記載のコンピュータシステム。
【請求項１５】  前の実行中に、前記第１のストアメモリ操作が前記第１のロードメモリ操作を妨害したことを示す情報に応答して、第１のストアメモリ操作に対する第１のロードメモリ操作の依存性を示すステップと、
前記第１のストアメモリ操作をスケジュールする前に前記第１のロードメモリ操作のスケジュールを禁止するステップと、
前記第１のロードメモリ操作の実行中に前記依存性の欠如を検出するステップとを含み、前記検出するステップは、前記第１のロードメモリ操作についてストアキューからのデータの転送の欠如を検出するステップを含み、さらに、
前記前の実行中に、前記検出するステップに応答して前記第１のストアメモリ操作が前記第１のロードメモリ操作を妨害したことを示さないように、前記前の実行中に、前記第１のストアメモリ操作が前記第１のロードメモリ操作を妨害したことを示す前記情報を更新するステップとを含む、方法。
【請求項１６】  前記第１のロードメモリ操作が前記第１のストアメモリ操作をスケジュールするより前にスケジュールされ、前記第１のロードメモリ操作が前記第１のストアメモリ操作に対して依存性を有しているならば、前記第１のストアメモリ操作は前記第１のロードメモリ操作を妨害している、請求項１５に記載の方法。
【請求項１７】  前記情報は、前記第１のロードメモリ操作に対応する有効表示を含む、請求項１５に記載の方法。
【請求項１８】  前記更新するステップは、前記有効表示を無効状態にするステップを含む、請求項１７に記載の方法。
【請求項１９】  前記有効表示はビットベクトルを含み、前記示すステップは、前記ビットベクトルの少なくとも１ビットが有効状態であるなら実行される、請求項１７に記載の方法。
【請求項２０】  前記更新するステップは前記ビットベクトルの第１のビットを選択するステップと前記第１のビットを無効状態にするステップとを含む、請求項１９に記載の方法。
【請求項２１】  前記選択するステップは、各クロックサイクルごとにカウンタをインクリメントするステップを含み、前記カウンタは前記第１のビットを示す、請求項２０に記載の方法。
【請求項２２】  前記第１のビットは既に前記無効状態にある、請求項２１に記載の方法。