(57)【要約】【課題】従来技術に対して、より改善された自動テスト機器をプログラミングし操作する方法および装置が要求される。【解決手段】  自動テスト機器（ＡＴＥ，１１４）を使用して電子デバイス（１００）をテストする方法（２００）が提供され、この方法は、ＡＴＥのメモリにスキャンロードデータの様々なベクトル（４０４）を記憶する段階（２０２）と、メモリにスキャンアンロードサブルーチン（４０６）を記憶する段階（２０４）と、スキャンロードデータの様々なベクトルを取り出し、それを電子デバイスに印加することによって、電子デバイスを刺激する段階（２０６）と、ｉ）スキャンアンロードサブルーチンを繰り返し呼び出し、それに応じてｉｉ）メモリにスキャンアンロードデータの様々なベクトルを記憶する（２０８）ことにより、様々なベクトルに対する応答を捕捉する段階（２０８）とを有する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
自動テスト機器（ＡＴＥ）を使用して電子デバイスをテストする方法であって、
前記ＡＴＥのメモリにスキャンロードデータの様々なベクトルを記憶する段階と、
前記メモリにスキャンアンロードサブルーチンを記憶する段階と、
前記スキャンロードデータの様々なベクトルを取り出し、それを前記電子デバイスに印加することによって、前記電子デバイスを刺激する段階と、
ｉ）前記スキャンアンロードサブルーチンを繰り返し呼び出し、それに応じてｉｉ）前記メモリにスキャンアンロードデータの様々なベクトルを記憶することにより、前記様々なベクトルに対する応答を捕捉する段階と
を含む方法。
【請求項２】
前記スキャンロードデータのベクトルが、単一スキャンロードパターンに対応することを特徴とする請求項１に記載の方法。
【請求項３】
前記スキャンロードデータのベクトルが、スキャンロードデータの複数パターンに対応することを特徴とする請求項１に記載の方法。
【請求項４】
前記スキャンロードデータのベクトルが、スキャンロードデータのパターンの複数の区間に対応することを特徴とする請求項１に記載の方法。
【請求項５】
前記電子デバイスが、生産テストモードと診断テストモードを有する組み込み自己テスト（ＢＩＳＴ）ハードウェアを含み、生産テストモードにおいて１つまたは複数の応答シグネチャを出力し、診断テストモードにおいて生応答データを出力し、前記方法が、前記電子デバイスのＢＩＳＴハードウェアが前記診断テストモードである間に実行されることを特徴とする請求項１に記載の方法。
【請求項６】
前記ＡＴＥが、システムオンチップ（ＳＯＣ）テスタであることを特徴とする請求項１に記載の方法。
【請求項７】
コンピュータ可読媒体と、
前記コンピュータ可読媒体に記憶されたデータであって、
診断モードと、
スキャンロードデータの様々なベクトルと、
スキャンアンロードサブルーチンと、
前記診断モードを読み取り、前記診断モードが設定されている場合に、前記スキャンロードデータの様々なベクトルを取り出し、それを前記電子デバイスに印加することによって、自動テスト機器（ＡＴＥ）に電子デバイスを刺激させるプログラムコードと、
前記診断モードを読み取り、前記診断モードが設定されている場合に、ｉ）前記スキャンアンロードサブルーチンを繰り返し呼び出し、それに応じてｉｉ）スキャンアンロードデータの様々なベクトルを記憶することによって、前記ＡＴＥに前記様々なベクトルに対する応答を捕捉させるプログラムコードと
を具備する装置。
【請求項８】
前記スキャンロードデータのベクトルが、単一スキャンロードパターンに対応することを特徴とする請求項７に記載の装置。
【請求項９】
前記スキャンロードデータのベクトルが、スキャンロードデータの複数のパターンに対応することを特徴とする請求項７に記載の装置。
【請求項１０】
前記ＡＴＥが、システムオンチップ（ＳＯＣ）テスタであることを特徴とする請求項７に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動テスト機器をプログラミングし操作する方法および装置に関する。
【背景技術】
【０００２】
回路テストは、一般に、機能テストと構造テストの２つのクラスに分けることができる。機能テストでは、テスト技術者および／またはソフトウェアが、１）回路が通常の使用中にその入力で受け取り出力で生成する可能性のある刺激と応答をエミュレートし、２）刺激を回路の入力に印加し、３）刺激に対する応答を回路の出力で捕捉し、４）捕捉した応答を予想した応答と比較する。構造テストでは、回路の意図された機能は回路テストの生成にほとんどまたは全く関係がない。より正確に言うと、回路は、組み合せ論理「コア（ｃｏｒｅ）」のまわりにスキャンチェーン（ｓｃａｎ  ｃｈａｉｎ）を形成するように連結された複数の記憶要素を備える。この場合、回路テストパターンが記憶要素内にシフトされ、そのパターンが論理コア内に開始され、次にテストパターンに対する応答が、スキャンチェーン要素によって捕捉される。次に、捕捉された応答が記憶要素からシフトされ、予想した応答と比較される。様々なテストパターンを使って論理コアを実行することにより、論理コアの構造が存在し適切に接続されていると推測することができる。論理コアの構造が存在し適切に接続されている場合は、設計通りに機能しているはずであると推測することができる。したがって、構造テストは、回路の機能をエミュートする必要もなく機能を理解する必要もなく、その論理を実行するだけでよいという点で有利である。
【０００３】
構造テスト用に設計された回路は、一般に、「テスト容易化設計（ｄｅｓｉｇｎ−ｆｏｒ−ｔｅｓｔ）」（ＤＦＴ）構造を含む。単純なケースでは、ＤＦＴ構造は、スキャンチェーンを構成するように連結された複数の記憶要素しか含まないことがある。もっと複雑なケースでは、ＤＦＴ構造は、複数のスキャンチェーンに連結された記憶要素を含むことがあり、すなわち、ＤＦＴ構造は、１）被テストデバイスに対するスキャンパターンを内部で生成し、２）必要に応じてスキャンパターンに対する応答を収集しそれを１つまたは複数の出力シグネチャ（ｓｉｇｎａｔｕｒｅｓ）に詰め込む組み込み自己テスト（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ−ｔｅｓｔ）（ＢＩＳＴ）ハードウェアを含むことがある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来技術に対して、より改善された、自動テスト機器をプログラミングし操作する方法および装置が要求される。
【課題を解決するための手段】
【０００５】
１つの実施形態において、自動テスト機器（ＡＴＥ）を使用して電子デバイスをテストする方法が、スキャンロードデータの様々なベクトル（ｖｅｃｔｏｒｓ）とスキャンアンロードサブルーチンをＡＴＥのメモリに記憶する段階を含む。次に、スキャンロードデータの様々なベクトルを取り出しそれを電子デバイスに印加することによって電子デバイスを刺激する。次に、１）スキャンアンロードサブルーチンを繰り返し呼び出し、それに応じて２）スキャンアンロードデータの様々なベクトルをメモリに記憶することによって、様々なベクトルに対する応答を捕捉する。
【０００６】
もう１つの実施形態において、ＢＩＳＴハードウェアを有する電子デバイスからの応答を捕捉する方法を提供する。ＢＩＳＴハードウェアは、生産テストモードと診断テストモードを有し、電子デバイスは、生産テストモードで１つまたは複数の応答シグネチャを出力し、診断テストモードで生応答データを出力する。生産テストモードにおいて、方法は、ＡＴＥを使用して、１）前記応答シグネチャを捕捉し、２）前記応答シグネチャを予想応答シグネチャと比較する。診断テストモードにおいて、方法は、ＡＴＥを使用してスキャンアンロードサブルーチンを繰り返し呼び出し、それにより、スキャンアンロードサブルーチンによって、生応答データを予想応答データと比較することなくＡＴＥから生応答データが捕捉される。
【０００７】
さらにもう１つの実施形態において、装置は、コンピュータ可読媒体と、コンピュータ可読媒体に記憶されたデータとを含む。データは、診断モードと、スキャンロードデータの様々なベクトルと、スキャンアンロードサブルーチンとを含む。データは、また、診断モードを読み取り、診断モードが設定されている場合に、スキャンロードデータの様々なベクトルを取り出し、それを電子デバイスに印加することによってＡＴＥに電子デバイスを刺激させるプログラムコードを含む。データは、さらに、診断モードを読み取り、診断モードが設定されている場合に、１）スキャンアンロードサブルーチンを繰り返し呼び出し、それに応じて２）スキャンアンロードデータの様々なベクトルを記憶することによって、ＡＴＥに様々なベクトルに対する応答を捕捉させるプログラムコードを含む。
【０００８】
他の実施形態も開示する。
【発明を実施するための最良の形態】
【０００９】
本発明の実例となる現在好ましい実施形態を図面に示す。
【００１０】
回路および詳細にはシステムオンチップ（ＳＯＣ）に組み込まれることがある１つのＤＦＴ構造は、Ｓｙｎｏｐｓｉｓ，  Ｉｎｃ．（米国カリフォルニア州マウンテンビュー）によって提供されているＤＢＩＳＴ構造などの決定論的ＢＩＳＴ構造である。
【００１１】
図１に、決定論的ＢＩＳＴ構造を含むＳＯＣ１００を示す。例えば、決定論的ＢＩＳＴ構造は、パターンジェネレータ１０２とシグネチャナライザ１０４を含む。パターンジェネレータ１０２とシグネチャナライザ１０４の間には、複数のスキャンチェーン１０６、１０８、１１０、１１２が結合されている。使用する際、外部で生成されたスキャン「シード（ｓｅｅｄ）」（すなわち、ＡＴＥ１１４によって提供されたシード）が、パターンジェネレータ１０２に提供される。次に、パターンジェネレータ１０２は、そのシードを複数のスキャンパターンを生成する基準として使用し、スキャンパターンは様々なスキャンチェーン１０６〜１１２内にシフトされる。スキャンチェーン１０６〜１１２からのパターンを開始した後で、パターンに対する応答がスキャンチェーン１０６〜１１２を介して捕捉され、シグネチャナライザ１０４にシフトされる。決定論的ＢＩＳＴでは、シグネチャナライザ１０４は、何十万ものシフトされたビットを１２８ビットシグネチャに変換することができる多入力シフトレジスタ（ＭＩＳＲ）を含むことがある。
【００１２】
決定論的ＢＩＳＴ構造は、生産テストモードと診断テストモードを含むいくつかのモードで動作することができる。生産テストモードでは、ＳＯＣのスキャンチェーン１０６〜１１２が、図１に示したように、決定論的ＢＩＳＴパターンジェネレータ１０２とシグネチャナライザ１０４の間に結合されている。診断テストモードでは、ＳＯＣのスキャンチェーン１０６〜１１２は、パターンジェネレータ１０２に結合されるが、シグネチャナライザ１０４から切り離されている（すなわち、その出力がシグネチャナライザ１０４をバイパスする）。したがって、診断テストモードでは、スキャンチェーン１０６〜１１２から生応答データを得ることができる。次に、この生応答データをＳＯＣ１００の外部でより詳しく解析することができる。
【００１３】
一般に、決定論的ＢＩＳＴハードウェア１０２、１０４は、スキャンテストの「第１のパス」の間生産テストモードにされる。この第１のパスの間に、欠陥スキャン区間（ｆａｉｌｉｎｇ  ｓｃａｎ  ｉｎｔｅｒｖａｌ）（すなわち、スキャンパターンのグループ）が識別される。第２のパスの間に、決定論的ＢＩＳＴハードウェア１０２、１０４が診断テストモードにされ、欠陥区間のスキャンパターンが再実行されることがある。
【００１４】
生産テストモードにおいて、決定論的ＢＩＳＴは、１）決定論的ＢＩＳＴパターンジェネレータ１０２にシードを提供し、２）シグネチャナライザ１０４からのシグネチャを捕捉しそれを予想シグネチャと比較するＡＴＥ１１４に対する大きなメモリ節約を提供する。実際には、Ｓｙｎｏｐｓｉｓ社のＤＢＩＳＴのケースでは、Ｓｙｎｏｐｓｉｓ社は、１００，０００ビットのスキャンパターンを５００ビットシードとしてエンコードできることを示しており、これにより、被測定デバイス１００を刺激し捕捉した応答を予想応答と比較するためのメモリ要件が４０分の１に減少する。これにより、ＡＴＥ１１４のメモリは、これまで可能であったよりも多くのスキャンロードデータベクトルを有効に記憶することができる。例えば、ＡＴＥ１１４は、単一のスキャンロードパターンの代わりに、４０のスキャンロードパターンを表す複数のシードを記憶することができる。これと同じことは、スキャンアンロードパターンにも当てはまる。
【００１５】
診断テストモードにおいて、決定論的ＢＩＳＴは、スキャンアンロードパターンではなく、スキャンロードパターンのメモリ節約を引き続き提供する。すなわち、診断テストモードでは、生応答データ（すなわち、圧縮されていないスキャンデータ）をアンロードし比較するのに十分なメモリを用意しなければならない。テスト技術者および／またはソフトウェアが注意深くないと、決定論的ＢＩＳＴの診断テストモードにおいてＡＴＥのメモリ制限を超えることが予想される。過去において、これにより、様々なパターン（またはパターンのセット）が生成され、多数の欠陥スキャンパターンが生じたときのメモリ使用を管理するために様々なパターンがロードされアンロードされていた。しかしながら、様々なスキャンパターンをロードしアンロードするには、時間がかかりかつエラーが生じやすく、生産テスト環境にはあまり適していない。したがって、図２は、ＡＴＥを使用して電子デバイスをテストする新しい方法２００を示す。
【００１６】
方法２００により、ＡＴＥのメモリに、スキャンアンロードサブルーチン２０４と共に、スキャンロードデータの様々なベクトルが記憶される２０２。その後で、スキャンロードデータの様々なベクトルを取り出し、それを電子デバイスに印加することによって電子デバイスを刺激する２０６。次に、１）スキャンアンロードサブルーチンを繰り返し呼び出し、それに応じて２）メモリ内のスキャンアンロードデータの様々なベクトルを記憶することによって、様々なベクトルに対する応答を捕捉する２０８。このようにして、スキャンデータが比較なしにデバイスからアンロードされ、スキャンデータをアンロードするためのＡＴＥメモリ要件を大幅に減少させることができる。この方法２００が、決定論的ＢＩＳＴなどのＢＩＳＴハードウェアを含むデバイスに適用される場合、方法２００は、ＢＩＳＴハードウェアが診断モードになっている間（すなわち、ＢＩＳＴハードウェアが生応答データを出力するように構成されているとき）に実行することができる。
【００１７】
本明細書において、「ＡＴＥのメモリ」は、統合されたメモリ構造あるいは分散型のメモリ構造または機能固有のメモリ構造を対象として含むように解釈されることに注意されたい。例えば、Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ，  Ｉｎｃ．（カリフォルニア州パロアルト）によって提供された９３０００ＳＯＣテスタは、各ピンごとのベクトルに分割されたメモリ構造と、９３０００ＳＯＣテスタの各ピンごとのベクトルおよびシーケンサ（すなわち、プログラム命令）をそれぞれ記憶するシーケンサメモリとを含む。
【００１８】
決定論的ＢＩＳＴハードウェアは、複数のスキャンパターンを連続してロードするように設計されることがある。実際には、Ｓｙｎｏｐｓｉｓ社のＤＢＩＳＴは、それぞれ３２パターンの区間で配列された一連のスキャンパターンをロードする。そのようなデバイスをテストするとき、単一のスキャンアンロードサブルーチンを複数のパターンおよび区間にわたって共用することができる。
【００１９】
一例として、図３は、決定論的ＢＩＳＴなどのＢＩＳＴハードウェアを有する電子デバイスからの応答を捕捉する方法３００を示す。生産テストモードで、方法３００は、ＡＴＥを使用して、１）ＢＩＳＴハードウェアから応答シグネチャを捕捉し３０２、２）その応答シグネチャを予想応答シグネチャと比較する３０２。次に、診断テストモードで、方法３００は、ＡＴＥを使用してスキャンアンロードサブルーチンを繰り返し呼び出す３０４。次に、スキャンアンロードサブルーチンは、生応答データを予想応答データと比較することなく、ＢＩＳＴハードウェアから生応答データを捕捉させる。
【００２０】
前述の方法２００、３００はどちらもその変形を含み、メモリやディスク（固定式か取り外し式かに関係なく）などのコンピュータ可読媒体４００に記憶されたデータで実施することができる。図４を参照されたい。そのようなケースでは、コンピュータ可読媒体に記憶されたデータは、１）診断モード４０２、２）スキャンロードデータの様々なベクトル４０４、および３）スキャンアンロードサブルーチン４０６を含むことができる。データは、また、診断モード４０２を読み取るプログラムコード４０８を含むことができ、診断モードに設定された場合は、スキャンロードデータの様々なベクトル４０４を取り出し、それを電子デバイスに印加することによって、ＡＴＥに電子デバイスを刺激させる。データは、さらに、診断モード４０２を読み取るためのプログラムコード４１０を含むことができ、診断モードに設定された場合は、１）スキャンアンロードサブルーチン４０６を繰り返し呼び出し、２）スキャンアンロードデータの様々なベクトルを記憶することによって、様々なベクトルに対する応答をＡＴＥに捕捉させる。
【００２１】
前述の方法２００、３００および装置４００は、Ａｇｉｌｅｎｔの９３０００ＳＯＣテスタに適用されるとき、ベクトルおよびシーケンサメモリ要件をＮ＊Ｍ分の１に減少させることができ、ここで、Ｎはメモリに記憶されるパターンの区間数を表し、Ｍは区間内のパターンループの数を表す。
【図面の簡単な説明】
【００２２】
【図１】ＢＩＳＴハードウェアを含む例示的なシステムオンチップ（ＳＯＣ）ならびにＳＯＣをテストする自動テスト機器を示す図である。
【図２】自動テスト機器（ＡＴＥ）を使用して電子デバイスをテストする例示的な方法を示す図である。
【図３】ＢＩＳＴハードウェアを有する電子デバイスからの応答を捕捉する例示的な方法を示す図である。
【図４】図２または図３に示したような方法を実行させるためにコンピュータ可読媒体に記憶することができる例示的なデータを示す図である。
【符号の説明】
【００２３】
１００  ＳＯＣ（電子デバイス）
１０２  パターンジェネレータ
１０４  シグネチャナライザ
１０６、１０８、１１０、１１２  スキャンチェーン
１１４  ＡＴＥ
【図１】
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【図２】
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【図３】
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【図４】
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