(57)【要約】【課題】  小規模であり、集積回路からのノイズ等による電位変化を検出するテスト回路を備えた半導体集積回路装置を提供する。【解決手段】  集積回路１０とこれをテストするテスト回路Ｆ／Ｆとを備えた半導体集積回路装置であって、テスト回路は、  集積回路内を通過したテスト信号を保持するマスタループＭＬと、テスト信号を保持し、テスト信号を出力するスレーブループＳＬと、マスタループに保持された信号を反転状態でスレーブループへ伝達可能な第１の経路ＳＰ１と、スレーブループに保持された信号を非反転状態でマスタループへ伝達可能な第２の経路ＳＰ２とを含むフリップフロップ１０１、マスタループおよびスレーブループのそれぞれが保持している信号の異同を検出し、この検出結果を記憶する記憶回路ＳＴ２および、記憶回路に保持された検出結果に基づいてマスタループおよび第２の経路を制御する制御回路ＣＣ１〜ＣＣ５を備えている。【選択図】  図２
2006105869.tif 000002
【特許請求の範囲】
【請求項１】
集積回路と該集積回路をテストするためのテスト回路とを備えた半導体集積回路装置であって、
前記テスト回路は、
前記集積回路内を通過したテスト信号を保持するマスタループと、前記テスト信号を保持し、前記テスト信号を外部へ出力するスレーブループと、前記マスタループに保持された信号を反転状態で前記スレーブループへ伝達可能な第１のスイッチング経路と、前記スレーブループに保持された信号を非反転状態で前記マスタループへ伝達可能な第２のスイッチング経路とを含むフリップフロップ、
前記マスタループおよび前記スレーブループのそれぞれが保持している信号の異同を検出し、この検出結果を記憶する記憶回路および、
前記記憶回路に保持された検出結果に基づいて前記マスタループおよび前記第２のスイッチング経路を制御する制御回路を備えたことを特徴とする半導体集積回路装置。
【請求項２】
集積回路と該集積回路をテストするためのテスト回路とを備えた半導体集積回路装置であって、
前記テスト回路は、
前記集積回路内を通過したテスト信号を保持するマスタループと、前記テスト信号を保持し、前記テスト信号を外部へ出力するスレーブループと、前記マスタループに保持された信号を非反転状態で前記スレーブループへ伝達可能な第１のスイッチング経路と、前記スレーブループに保持された信号を反転状態で前記マスタループへ伝達可能な第２のスイッチング経路とを含むフリップフロップ、
前記マスタループおよび前記スレーブループのそれぞれが保持している信号の異同を検出し、この検出結果を記憶する記憶回路および、
前記記憶回路に保持された検出結果に基づいて前記マスタループおよび前記第２のスイッチング経路を制御する制御回路を備えたことを特徴とする半導体集積回路装置。
【請求項３】
前記記憶回路は、前記マスタループに保持された信号値と前記スレーブループに保持された信号値との排他的論理和を記憶する回路であることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
【請求項４】
前記スレーブループに保持された前記テスト信号を出力するシフトモードにおいて、前記記憶回路は、前記マスタループに保持された信号値と前記スレーブループに保持された信号値とに関係なく一定値を保持し、
前記集積回路を通過した前記テスト信号を前記テスト回路に取り込むキャプチャモードにおいて、前記記憶回路は、前記マスタループに保持された信号値と前記スレーブループに保持された信号値との排他的論理和を演算することを特徴とする請求項1または請求項２に記載の半導体集積回路装置。
【請求項５】
前記集積回路を通過した前記テスト信号を前記テスト回路に取り込むキャプチャモードにおいて、前記マスタループに保持された信号値と前記スレーブループに保持された信号値とが異なる場合に、前記制御回路は、前記第２のスイッチング経路をオンすることによって、前記スレーブループに保持された前記テスト信号を前記マスタループへ伝達することを特徴とする請求項1または請求項２に記載の半導体集積回路装置。
【請求項６】
前記スレーブループは、前記第１のスイッチング経路から得たテスト信号をさらに反転して保持し、尚且つ、自己が保持している信号を反転して前記第２のスイッチング経路へ送出し、
前記マスタループは前記第２のスイッチング経路から得たテスト信号を非反転状態で保持することを特徴とする請求項1に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置および集積回路のテスト方法に関する。
【背景技術】
【０００２】
大規模かつ複雑なＬＳＩ回路をテストするためのテストパターンの設計には、多くの時間と労力を要する。これに対処するために、テスト容易化設計ＤＦＴ（Design For Testability）が利用されている。テスト容易化設計は、ＬＳＩ回路の入出力部に小規模のテスト回路を付加することにより、ＬＳＩ回路のテストを容易化をする。また、テスト容易化設計は、テスト回路の作成期間、テスト回路のサイズ、テスト時間、故障検出率を改善することができる。
【０００３】
テスト容易化設計の１つにスキャン設計がある。スキャン設計では、内部の集積回路の入出力部にスキャンレジスタと呼ばれるレジスタを配置し、さらにこれらのレジスタをシフトレジスタ（スキャンパス）としてシリアルに接続する。このスキャン設計によって、テストパターンの作成作業が単純化される。特に、スキャン設計は、ＡＴＰＧ（Automatic Test Pattern Generation）を用いてテストパターンを短期間で作成することを可能とする。
【０００４】
しかしながら、スキャンテストは、集積回路の通常動作と比べ低い周波数で実行される。これにより、スキャンテストでは、集積回路から生じるノイズおよびクロストークによる電位変化を検出することができない場合がある。一方で、通常動作では、集積回路は、スキャンテストに比べ高い周波数で駆動される。従って、ノイズおよびクロストークによる電位変化を信号として誤って出力する可能性がある。つまり、従来のスキャンレジスタでは、集積回路のノイズおよびクロストーク等による信号の変化を観測することができない。そのため、スキャンテストでは正常に動作するにもかかわらず、通常のシステム動作では正常に動作しないという問題が発生していた。
【０００５】
また、高い周波数でスキャンテストを実行するためには、大規模なテストパターンを集積回路に負荷する必要があり、さらに、高周波でのテストを可能とする高価な試験装置が必要となる。
【特許文献１】特開２０００−１４７０６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のテストパターンと同程度に小規模でありながら、集積回路から生じるノイズおよびクロストークによる電位変化を検出することができるテスト回路を備えた半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体集積回路装置は、集積回路と該集積回路をテストするためのテスト回路とを備えた半導体集積回路装置であって、
前記テスト回路は、
前記集積回路内を通過したテスト信号を保持するマスタループと、前記テスト信号を保持し、前記テスト信号を外部へ出力するスレーブループと、前記マスタループに保持された信号を反転状態で前記スレーブループへ伝達可能な第１のスイッチング経路と、前記スレーブループに保持された信号を非反転状態で前記マスタループへ伝達可能な第２のスイッチング経路とを含むフリップフロップ、
前記マスタループおよび前記スレーブループのそれぞれが保持している信号の異同を検出し、この検出結果を記憶する記憶回路および、
前記記憶回路に保持された検出結果に基づいて前記マスタループおよび前記第２のスイッチング経路を制御する制御回路を備えたことを特徴とする。
【０００８】
本発明に係る他の実施形態に従った半導体集積回路装置は、集積回路と該集積回路をテストするためのテスト回路とを備えた半導体集積回路装置であって、
前記テスト回路は、
前記集積回路内を通過したテスト信号を保持するマスタループと、前記テスト信号を保持し、前記テスト信号を外部へ出力するスレーブループと、前記マスタループに保持された信号を非反転状態で前記スレーブループへ伝達可能な第１のスイッチング経路と、前記スレーブループに保持された信号を反転状態で前記マスタループへ伝達可能な第２のスイッチング経路とを含むフリップフロップ、
前記マスタループおよび前記スレーブループのそれぞれが保持している信号の異同を検出し、この検出結果を記憶する記憶回路および、
前記記憶回路に保持された検出結果に基づいて前記マスタループおよび前記第２のスイッチング経路を制御する制御回路を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明に係る半導体集積回路装置は、従来のテストパターンと同程度に小規模でありながら、集積回路から生じるノイズおよびクロストークによる電位変化を検出することができるテスト回路を備える。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第1の実施形態）
図１は、本発明に係る第1の実施形態に従った半導体集積回路装置１００のブロック図である。半導体集積回路装置１００は、その内部に集積回路として複数の組合せ回路１０を備えている。組合せ回路１０は、図１では簡略して示しされているが、例えば、様々なロジックゲートを組み合わせた集積回路である。スキャンフリップフロップ回路（以下、単に、フリップフロップ回路という）Ｆ／Ｆが、テスト回路として隣り合う組合せ回路１０の間に設けられている。フリップフロップ回路Ｆ／Ｆは、組合せ回路１０の入出力部に接続されている。また、これらのフリップフロップ回路Ｆ／Ｆは、シフトレジスタとしてスキャンインＳＩからスキャンアウトＳＯまでシリアルに接続されている。フリップフロップ回路Ｆ／Ｆは、総て本実施形態に従ったフリップフロップ回路であってもよいが、一部に本実施形態に従ったフリップフロップ回路を設けかつ他の部分に従来のフリップフロップ回路を設けてもよい。
【００１２】
組合せ回路１０をテストする場合には、まず、フリップフロップ回路Ｆ／Ｆは、スキャンインＳＩからスキャンアウトＳＯへテスト入力ＴＩおよびスキャン出力Ｑ１を介してテスト信号を順次送り出す。これにより、各フリップフロップ回路Ｆ／Ｆは、所望のデジタル値をテスト信号として格納する。
【００１３】
次に、フリップフロップ回路Ｆ／Ｆは、その内部に格納されたテスト信号をシステム出力Ｑ２から図面上の右側に隣接する組合せ回路１０へ出力し、その後、図面上の左側に隣接する組合せ回路１０を通過したテスト信号をデータ入力Ｄから入力する。
【００１４】
さらに、フリップフロップ回路Ｆ／Ｆに格納されたテスト信号は、スキャンインＳＩからスキャンアウトＳＯへテスト入力ＴＩおよびスキャン出力Ｑ１を介してスキャンアウトＳＯへ順次出力される。これにより、組合せ回路１０を通過したテスト信号が正常か否かを判断することができる。
【００１５】
図２から図４（Ｂ）は、図１に示すフリップフロップ回路Ｆ／Ｆの内部の回路図である。図２は、第１の実施形態に従ったマルチプレクサ型スキャンＤタイプフリップフロップ（以下、単に、フリップフロップという）１０１の回路図である。
【００１６】
フリップフロップ１０１は、マスタループＭＬ、スレーブループＳＬ、第１のスイッチング経路ＳＰ１および第２のスイッチング経路ＳＰ２を備えている。マスタループＭＬは、信号ＸＮによってスイッチングするインバータ２０２と、信号Ｐによってスイッチングするインバータ２０５とを含む。インバータ２０２の出力はインバータ２０５の入力に接続されており、インバータ２０５の出力はインバータ２０２の入力に接続されている。これにより、インバータ２０２およびインバータ２０５はマスタループＭＬを構成する。インバータ２０２の入力には、信号ＰＮによってスイッチングするスイッチング素子２０１が接続されている。マスタループＭＬは、スイッチング素子２０１を通してテスト信号を入力ＩＤから入力する。
【００１７】
スレーブループＳＬは、インバータ２０８と、信号ＣＰＮによってスイッチングするインバータ２０９とを含む。インバータ２０８の出力はインバータ２０９の入力に接続されており、インバータ２０９の出力はインバータ２０８の入力に接続されている。これにより、インバータ２０２およびインバータ２０５はスレーブループＳＬを構成する。スレーブループＳＬは、ノードＳに保持された信号をスキャン出力Ｑ１またはシステム出力Ｑ２として出力Ｑから送り出すことができる。
【００１８】
第1のスイッチング経路ＳＰ１が、インバータ２０２の出力とインバータ２０８の入力との間に接続されている。第２のスイッチング経路ＳＰ２が、インバータ２０９の出力とインバータ２０５の入力との間に接続されている。第1のスイッチング経路ＳＰ１は、キャプチャ信号ＣＰによってスイッチングするインバータ２０６を含む。第２のスイッチング経路ＳＰ２は、信号Ｘによってスイッチングするスイッチング素子２０７を含む。
【００１９】
マスタループＭＬにおいて信号はノードＭに保持される。スレーブループＳＬにおいて信号はノードＳに保持される。第1のスイッチング経路ＳＰ１は、マスタループＭＬのノードＭに保持された信号を反転状態でスレーブループＬへ伝達することができる。スレーブループＬは、この反転状態の信号をインバータ２０８でさらに反転し、ノードＳで保持する。即ち、スレーブループＳＬは、マスタループＭＬに保持された信号を非反転状態で保持することができる。
【００２０】
一方、スレーブループＳＬは、ノードＳに保持された信号をインバータ２０９によって反転する。第２のスイッチング経路ＳＰ２は、この反転状態の信号を非反転状態でマスタループＭＬへ伝達することができる。この反転状態の信号は、インバータ２０５によって反転され、インバータ２０２によってさらに反転される。即ち、マスタループＭＬは、スレーブループＳＬに保持された信号を反転状態で保持することができる。
【００２１】
図３（Ａ）から図３（Ｅ）は、フリップフロップ１０１へ制御信号を伝達する制御回路の回路図である。図３（Ａ）は、フリップフロップ１０１の入力ＩＤに接続される制御回路ＣＣ１を示している。制御回路ＣＣ１は、信号ＴＥＮによってスイッチングするインバータ２１１と、信号ＴＥによってスイッチングするインバータ２１２とを含む。信号ＴＥＮおよびＴＥは、図３（Ｂ）に示す制御回路ＣＣ２によって生成される互いに反転した信号である。これにより、制御回路ＣＣ１は、データ入力Ｄまたはテスト入力ＴＩのいずれか一方を選択的にフリップフロップ１０の入力ＩＤへ接続することができる。
【００２２】
信号ＴＥはいわゆるスキャンイネーブル信号である。組合せ回路１０が通常動作を実行している場合には、信号ＴＥＮおよびＴＥによって、インバータ２１１をオンにし、インバータ２１２をオフにする。これにより、データ入力Ｄが入力ＩＤへ反転入力される。組合せ回路１０のテスト状態のうちシフトモードの場合には、信号ＴＥＮおよびＴＥによって、インバータ２１１をオフにし、インバータ２１２をオンにする。これにより、テスト入力ＴＩが入力ＩＤへ反転入力される。組合せ回路１０のテスト状態のうちキャプチャモードの場合には、通常動作時と同様であり、データ入力Ｄが入力ＩＤへ反転入力される。
【００２３】
尚、キャプチャモードとは、テスト信号によって組合せ回路１０をテストし、その通過後のテスト信号をテスト結果としてフリップフロップ回路Ｆ／Ｆ内に格納するモードである。フリップフロップ回路Ｆ／Ｆは、このキャプチャモードで発生するノイズ等を検出する。シフトモードとは、フリップフロップ回路Ｆ／Ｆ内に格納されたテスト信号をスキャンアウトＳＯから出力するモードである。従って、シフトモードでのノイズは問題にならない。
【００２４】
図３（Ｃ）は、インバータ２０６および２０９を制御する制御回路ＣＣ３を示している。制御回路ＣＣ３は、インバータ２１５を含み、キャプチャクロックＣＰおよびその反転信号ＣＰＮを出力する。インバータ２０９がオン状態であることによってスレーブループＳＬがループを形成する。この場合には、インバータ２０６はオフ状態であるので、第1のスイッチング経路ＳＰ１は非導通状態である。一方、インバータ２０６がオン状態であることによって第1のスイッチング経路ＳＰ１は導通状態になる。この場合には、インバータ２０９がオフ状態であるので、スレーブループＳＬはループを形成しない。
【００２５】
図３（Ｄ）は、インバータ２０５およびスイッチング素子２０１を制御する制御回路ＣＣ４を示している。制御回路ＣＣ４は、インバータ２１６を含み、信号Ｐおよびその反転信号ＰＮを出力する。インバータ２０５がオン状態であることによってマスタループＭＬがループを形成することが可能となる。この場合には、スイッチング素子２０１はオフ状態であるので、マスタループＭＬは入力ＩＤと切断される。一方、スイッチング素子２０１がオン状態であることによってマスタループＭＬが入力ＩＤと接続される。この場合には、インバータ２０５がオフ状態であり、マスタループＭＬはループを形成しない。
【００２６】
図３（Ｅ）は、インバータ２０２およびスイッチング素子２０７を制御する制御回路ＣＣ５を示している。制御回路ＣＣ５は、インバータ２１７を含み、信号Ｘおよびその反転信号ＸＮを出力する。インバータ２０２がオン状態であることによってマスタループＭＬがループを形成することが可能となる。この場合には、スイッチング素子２０７はオフ状態であるので、第２のスイッチング経路ＳＰ２は非導通状態である。一方、スイッチング素子２０７がオン状態であることによって第２のスイッチング経路ＳＰ２は導通状態となる。この場合には、インバータ２０２がオフ状態であり、マスタループＭＬはループを形成しない。
【００２７】
図４（Ａ）および図４（Ｂ）は、フリップフロップ１０１のマスタループＭＬおよびスレーブループＳＬが保持している信号の排他的論理和を記憶する記憶回路ＳＴ１およびＳＴ２の回路図である。記憶回路ＳＴ１およびＳＴ２はそれぞれ同様に動作する。従って、記憶回路ＳＴ１およびＳＴ２のいずれを本実施形態に採用しても差し支えない。
【００２８】
記憶回路ＳＴ１は、ＸＯＲゲート２１９、ラッチ回路ＬＴ、ＡＮＤゲート２１８およびＯＲゲート２２５を備えている。ＸＯＲゲート２１９は、ノードＭおよびノードＳからの２つの信号の排他的論理和を出力する。ラッチ回路ＬＴは、ＸＯＲゲート２１９から出力された演算結果を格納する。ラッチ回路ＬＴは、ノイズイネーブル信号ＥＮに基づいてこの演算結果をＡＮＤゲート２１８およびＯＲゲート２２５へ出力する。ＡＮＤゲート２１８は、演算結果とキャプチャクロックＣＰの反転信号とを入力し、これらの論理積を信号Ｘとして出力する。この信号Ｘは、図３（Ｅ）の制御回路ＣＣ５へ伝達される。ＯＲゲート２２５は、演算結果およびキャプチャクロックＣＰを入力し、これらの論理和を信号Ｐとして出力する。この信号Ｐは、図３（Ｄ）の制御回路ＣＣ４へ伝達される。
【００２９】
記憶回路ＳＴ２は、ラッチ回路ＬＴに代えて、ＯＲゲート２２０およびＡＮＤゲート２２１を備えている。ＯＲゲート２２０は、ＸＯＲゲート２１９の出力とＡＮＤゲート２２１の出力とを入力する。ＡＮＤゲート２２１は、ノイズイネーブル信号ＥＮとＯＲゲート２２０の出力とを入力する。ＡＮＤゲート２２１記憶回路ＳＴ２の他の構成要素は、記憶回路ＳＴ１の構成要素と同じである。ＯＲゲート２２０およびＡＮＤゲート２２１も、ＸＯＲゲート２１９の排他的論理和を保持することができる。
【００３０】
図２から図４（Ｂ）に示したフリップフロップ１０１、制御回路ＣＣ１〜ＣＣ５および記憶回路ＳＴ１（またはＳＴ２）は、相互に接続されており、１つのフリップフロップ回路Ｆ／Ｆを構成する。フリップフロップ回路Ｆ／Ｆに入力される信号は、データ入力Ｄ、テスト入力ＴＩ、スキャンイネーブル信号ＴＥ、キャプチャクロックＣＰおよびノイズイネーブル信号ＥＮの４つである。
【００３１】
次に、フリップフロップ回路Ｆ／Ｆの動作を説明する。尚、フリップフロップ回路Ｆ／Ｆは、記憶回路ＳＴ２を備えているものとする。
【００３２】
図５（Ａ）から図１０（Ｂ）は、キャプチャモードにおいてフリップフロップ１０１がノイズを捕らえる動作を時系列で示す説明図である。図５〜図１０の（Ａ）はフリップフロップ１０１の動作を示し、図５〜図１０の（Ｂ）は記憶回路ＳＴ２の動作を示している。実際には、記憶回路ＳＴ２の出力信号ＸおよびＰは、図３（Ｄ）および図３（Ｅ）に示した制御回路ＣＣ４およびＣＣ５を通してフリップフロップ１０１へ伝達される。しかし、ここでは、便宜上、制御回路ＣＣ４およびＣＣ５の説明を省略する。
【００３３】
図５（Ａ）から図１０（Ｂ）のフリップフロップ１０１のうち実線で図示されたインバータおよびスイッチング素子はオン状態を示し、フリップフロップ１０１のうち破線で図示されたインバータおよびスイッチング素子はオフ状態を示している。尚、図５（Ａ）〜図１１（Ｂ）のカッコ内の数値は、その位置でのデジタル値（ハイ（１）またはロウ（０））を示している。
【００３４】
図１１は、キャプチャモードにおいてフリップフロップ１０１がノイズを捕らえる動作を示すタイミング図である。図１１に示す一連の動作は、組合せ回路１０のテスト状態の動作である。図１１を参照しつつ、図５（Ａ）から図１１（Ｂ）に示すフリップフロップ回路Ｆ／Ｆのテスト動作を説明する。
【００３５】
［時点ｔ０］
まず、時点ｔ０において、キャプチャクロックＣＰおよびスキャンイネーブル信号ＴＥがロウになることによって、シフトモードが終了する。スキャンイネーブル信号ＴＥがロウになることによって、図３に示す制御回路ＣＣ１は、データ入力Ｄの反転信号を入力ＩＤに送る。
【００３６】
［図５（Ａ）、図５（Ｂ）、時点ｔ１］
次に、時点ｔ１において、ノイズイネーブル信号ＥＮがハイになることによって、キャプチャモードが開始する。ノイズイネーブル信号ＥＮがハイになることによって、記憶回路ＳＴ２がノードＭおよびＳにおける信号の排他的論理和を保持できる状態となっている。これは、ノイズが入力ＩＤに進入したときに、このノイズを保持可能であることを意味する。
【００３７】
このとき、データ入力Ｄとしてロウが入力されていると仮定すると、ノードＭの信号はロウ（０）である。また、スキャン出力Ｑの初期状態をロウと仮定すると、ノードＳの信号もロウ（０）である。これにより、信号ＸおよびＰはともにロウ（０）である。さらに、キャプチャクロックＣＰがロウであるので、この時点では、図５（Ａ）に示すように、スイッチング素子２０１、インバータ２０２、２０８、２０９がオンであり、スイッチング素子２０７、インバータ２０５、２０６がオフである。
【００３８】
これにより、マスタスープＭＬはループを形成することなく、ノードＭにおける信号値は入力ＩＤによって変化する。スレーブスープＳＬはループを形成し、ノードＳにおいてロウ（０）を保持している。
【００３９】
［図６（Ａ）、図６（Ｂ）、時点ｔ２］
次に、時点ｔ２において、ノイズが発生している。このノイズによって、入力ＩＤにハイ（１）が入力され、マスタスープＭＬのノードＭの信号がハイ（１）に変化する。
【００４０】
［図７（Ａ）、図７（Ｂ）、時点ｔ３］
ノードＭの信号がハイ（１）に変化したことにより、記憶回路ＳＴ２の出力信号ＸおよびＰがともにハイ（１）へ変化する。これにより、スイッチング素子２０７およびインバータ２０５がオンになり、スイッチング素子２０１およびインバータ２０２がオフになる。その結果、スレーブループＳＬのノードＳに保持されていた信号（０）が、インバータ２０９、第２のスイッチング経路ＳＰ２およびインバータ２０５を通してマスタループＭＬへ伝達される。このとき、ノードＳの信号（０）は、非反転状態でインバータ２０２の入力まで伝達される。
【００４１】
ノイズが消滅すると、入力ＩＤが不安定（？）な状態になり、これに伴い、ノードＭの信号値も不安定（？）となる。ここで、ノードＭの信号値は不安定（？）となるが、記憶回路ＳＴ２は、ノイズが発生したときの状態（即ち、信号ＸおよびＰがともにハイ（１））を保持していることに注目されたい。記憶回路ＳＴ２は、このように、一度検出したマスタループＭＬおよびスレーブループＳＬの変化を記憶する。
【００４２】
［図８（Ａ）、図８（Ｂ）、時点ｔ４〜ｔ５］
次に、時点ｔ４において、キャプチャクロックＣＰがハイになる。このとき、記憶回路ＳＴ２は、信号ＸおよびＰとしてそれぞれロウ（０）およびハイ（１）を出力する。これにより、インバータ２０２、２０６がオンになり、スイッチング素子２０７およびインバータ２０９がオフになる。即ち、マスタループＭＬがループ状態となり、スレーブループＳＬのループ状態は解除される。
【００４３】
この動作によって、ノードＳに保持されていた信号ロウ（０）の反転信号ハイ（１）がマスタループＭＬのノードＭに保持される。これと同時に、ノードＭに保持された信号ハイ（１）は、第1のスイッチング経路ＳＰ１およびインバータ２０８を通してノードＳへ伝達される。このとき、ノードＭに保持された信号ハイ（１）は、非反転状態でノードＳへ伝達される。従って、ノードＭおよびＳの信号は、ともにハイ（１）である。
【００４４】
即ち、図７（Ａ）から図８（Ｂ）に示す動作では、スレーブループＳＬのノードＳに保持された信号は反転状態でマスタループＭＬのノードＭに伝達され、さらに、マスタループＭＬのノードＭに保持された信号は非反転状態でスレーブループＳＬのノードＳに戻される。
【００４５】
［図９（Ａ）、図９（Ｂ）、時点ｔ５〜ｔ６］
次に、時点ｔ５において、キャプチャクロックＣＰがロウになる。これにより、記憶装置ＳＴ２の出力信号ＸおよびＰはともにハイ（１）に戻る。これにより、フリップフロップ１０１は、図７に示した回路と同様に、マスタループＭＬが解除され、スレーブループＳＬがループ状態となる。このとき、ノードＳの信号は、ハイ（１）になっている。即ち、スレーブループＳＬは、初期に保持していた信号とは異なり、ノイズの発生を示す信号ハイ（１）を保持している。
【００４６】
［図１０（Ａ）、図１０（Ｂ）、時点ｔ６〜ｔ７］
次に、時点ｔ６において、ノイズイネーブルＥＮがロウになる。これによって、記憶回路ＳＴ２は、マスタループＭＬに保持された値およびスレーブループＳＬに保持された値に関係無く、信号ＸおよびＹとしてロウ（０）を出力する。従って、フリップフロップ１０１は、図５に示した初期状態の回路と同様に、第２のスイッチング経路ＳＰ２が非導通状態となり、スレーブループＳＬはループ状態を保持する。このとき、スレーブループＳＬは、ノードＳにおいて信号ハイ（１）を保持している。
【００４７】
［時点ｔ７〜］
次に、時点ｔ７において、シフトモードになる。スレーブループＳＬに格納されたノイズを示す信号ハイ（１）がスキャン出力Ｑ１から送出され、スキャンアウトＳＯから出力される。これにより、ノイズが発生したことを検出することができる。組合せ回路１０のテスト時には、時点ｔ０〜ｔ７までの動作が周期的に繰り返される。
【００４８】
このように、本実施形態によれば、記憶回路ＳＴ２がマスタループＭＬのノードＭおよびスレープループＳＬのノードＳにおける信号の変化を保持することができる。これによって、記憶回路ＳＴ２は、フリップフロップ回路Ｆ／Ｆの動作周波数に関わらず、キャプチャモードにおいて発生したノイズ等による電位変化を捕らえることができる。本実施の形態は、大規模なテスト回路および高価な高周波用試験装置を必要としない。
【００４９】
また、ノードＳの信号が第２のスイッチング経路ＳＰ２を通して反転された状態でノードＭに保持され、その後、ノードＭの信号が第１のスイッチング経路ＳＰ１を通して非反転状態でノードＳに保持される。この一連の動作によって、スレーブループＳＬは、記憶回路ＳＴ２に格納されたノイズやクロストークの信号を保持することができる。その後、シフトモードにおいてノイズやクロストークの信号をスキャンアウトＳＯから送り出すことによって、ノイズやクロストークの有無を検出することができる。
【００５０】
フリップフロップ１０１は、制御回路ＣＣ１〜ＣＣ５を通して記憶回路ＳＴ２からの信号ＸおよびＰ、ならびに、これらの反転信号ＸＮおよびＰＮ等を受け取る。第１および第２のスイッチング経路ＳＰ１、ＳＰ２を含むフリップフロップ１０１内の回路は、信号Ｘ、Ｐ、ＸＮおよびＰＮ等によって制御される。このことから、本実施形態は、フリップフロップ１０１、記憶回路ＳＴ２および制御回路ＣＣ１〜ＣＣ５の協働により実現される。
【００５１】
（第２の実施形態）
図１２は、本発明に係る第２の実施形態に従ったマルチプレクサ型スキャンDタイプフリップフロップ２５０の回路図である。フリップフロップ２５０は、第1の実施形態のフリップフロップ１０１に代えて用いることができる。第２の実施形態の他の構成は、第１の実施形態の構成と同様でよい。
【００５２】
第２の実施形態において、第1のスイッチング経路ＳＰ１は、インバータ２０５の入力とインバータ２０８の出力との間に接続されている。第２のスイッチング経路ＳＰ２は、インバータ２０８の入力とインバータ２０５の出力との間に接続されている。マスタループＭＬは、インバータ２０５の入力と第1のスイッチング経路ＳＰ１との接続ノードＭで信号を保持する。スレーブループＳＬは、インバータ２０８の入力と第２のスイッチング経路ＳＰ２との接続ノードＳで信号を保持する。
【００５３】
第２の実施形態の構成は、このような点で第1の実施形態の構成と異なる。しかし、第２の実施形態の動作は、第１の実施形態の動作と同様である。従って、第２の実施形態は、第１の実施形態と同様の効果を有する。
【００５４】
また、第１および第２の実施形態によるフリップフロップ１０１および２５０は、比較的ゲート数が少ないので、サイズを小さくすることができる。また、比較的ゲート数が少ないので、これらの回路では信号の遅延が少ない。
【００５５】
（第３の実施形態）
図１３は、本発明に係る第３の実施形態に従ったマルチプレクサ型スキャンDタイプフリップフロップ３５０の回路図である。フリップフロップ３５０は、第1の実施形態のフリップフロップ１０１に代えて用いることができる。第３の実施形態の他の構成は、第１の実施形態の構成と同様でよい。
【００５６】
フリップフロップ３５０は、マスタループＭＬ内にＮＡＮＤゲート３５７を含み、スレーブループＳＬ内にＮＡＮＤゲート３５２を含む。ＮＡＮＤゲート３５７は、入力ＩＤの反転信号および非同期のセット信号ＳＤを入力し、これらの否定積を出力する。ＮＡＮＤゲート３５７は、信号ＸＮによってスイッチングするゲートである。ＮＡＮＤゲート３５２は、インバータ２０６の出力およびセット信号ＳＤを入力し、これらの否定積を出力する。
【００５７】
セット信号ＳＤは、フリップフロップ３５０を強制的にＳＥＴ状態（１）にするために用いられる。セット信号ＳＤは、通常、テスト動作中においてハイ（１）を維持する。その結果、第３の実施形態の動作は、第１の実施形態の動作と同じになる。第３の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００５８】
（第４の実施形態）
図１４は、本発明に係る第４の実施形態に従ったマルチプレクサ型スキャンDタイプフリップフロップ４５０の回路図である。第４の実施形態におけるフリップフロップ４５０以外の構成要素は、第1の実施形態の構成要素と同様でよい。
【００５９】
フリップフロップ４５０は、マスタループＭＬ内にＮＡＮＤゲート４５３を含み、スレーブループＳＬ内にＮＡＮＤゲート４５５を含む。ＮＡＮＤゲート４５３は、非同期のリセット信号ＣＤおよびインバータ２０２の出力の否定積を出力する。ＮＡＮＤゲート４５３は、信号Ｐによってスイッチングするゲートである。ＮＡＮＤゲート４５５は、リセット信号ＣＤおよびインバータ２０８の出力の否定積を出力する。ＮＡＮＤゲート４５５は、信号ＣＰＮによってスイッチングするゲートである。
【００６０】
また、第１のスイッチング経路ＳＰ１は、ＮＡＮＤゲート４５１を含む。ＮＡＮＤゲート４５１は、リセット信号ＣＤおよびインバータ２０２の出力の否定積を出力する。ＮＡＮＤゲート４５１は、信号ＣＰによってスイッチングするゲートである。
【００６１】
リセット信号ＣＤは、フリップフロップ４５０を強制的にＲＥＳＥＴ状態（０）にするために用いられる。リセット信号ＣＤは、通常、テスト動作中においてハイ（１）を維持する。その結果、第４の実施形態の動作は、第１の実施形態の動作と同じになる。第４の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００６２】
（第５の実施形態）
図１５は、本発明に係る第５の実施形態に従ったマルチプレクサ型スキャンDタイプフリップフロップ５５０の回路図である。フリップフロップ５５０は、第1の実施形態のフリップフロップ１０１に代えて用いることができる。第５の実施形態の他の構成は、第１の実施形態の構成と同様でよい。
【００６３】
フリップフロップ５５０は、非同期のセット信号ＳＤおよびリセット信号ＣＤの両方を入力する。よって、フリップフロップ５５０は、第３の実施形態と第４の実施形態とを組み合わせることによって実現される。
【００６４】
フリップフロップ５５０は、マスタループＭＬ内にＮＡＮＤゲート３５７、４５３を含み、スレーブループＳＬ内にＮＡＮＤゲート３５２、４５５を含む。さらに、第１のスイッチング経路ＳＰ１は、ＮＡＮＤゲート４５１を含む。
【００６５】
セット信号ＳＤおよびリセット信号ＣＤは、フリップフロップ５５０を強制的にＳＥＴ状態（１）またはＲＥＳＥＴ状態（０）にするために用いられる。セット信号ＳＤおよびリセット信号ＣＤは、通常、テスト動作中においてハイ（１）を維持する。その結果、第５の実施形態の動作は、第１の実施形態の動作と同じになる。第５の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００６６】
（第６の実施形態）
図１６は、本発明に係る第６の実施形態に従った独立二相型スキャンDタイプフリップフロップ６５０の回路図である。第６の実施形態は、フリップフロップ６５０以外の構成要素において第1の実施形態の構成要素と同様でよい。フリップフロップ６５０は、非同期のセット信号ＳＤおよびリセット信号ＣＤの両方の入力を有する。
【００６７】
マスタループＭＬは、ＮＡＮＤゲート３５７および４５３を含む。スレーブループＳＬは、ＮＡＮＤゲート３５２、６５３およびスイッチング素子６５１を含む。ＮＡＮＤゲート６５３は、リセット信号ＣＤおよびＮＡＮＤゲート３５２の出力の否定積を出力する。スイッチング素子６５１は、ＮＡＮＤゲート６５３の出力とＮＡＮＤゲート４５１の出力との間に接続されている。
【００６８】
さらに、フリップフロップ６５０は、スキャンインＳＩおよびスキャンアウトＳＯに接続されている。インバータ６５５、６５７、６５８、６５９がスキャンインＳＩとスキャンアウトＳＯとの間に直列に接続されている。インバータ６６０が、インバータ６５８に対して逆並列に接続されている。これにより、インバータ６６０および６５８はラッチ回路ＬＴＣを構成する。インバータ６５５と６５７との間のノードは、ＮＡＮＤゲート６５３の出力に接続されている。
【００６９】
信号Ａは、スキャンシフトの際にキャプチャ動作を制御するクロック信号である。信号Ｂは、スキャンシフトの際にリリース動作を制御するクロック信号である。ＡＮ信号およびＢＮ信号は、それぞれ信号Ａおよび信号Ｂの反転信号である。
【００７０】
セット信号ＳＤおよびリセット信号ＣＤは、通常、テスト動作中においてハイ（１）を維持する。従って、第６の実施形態は、スレーブループＳＬがノイズの信号を保持するまでの動作においては第１の実施形態と同様である。
【００７１】
ただし、第６の実施形態では、ノードＳに保持された信号の反転信号がスレーブループＳＬとは独立のラッチ回路ＬＴＣのノードＬに保持される。シフトモード（図１１の時点ｔ７〜）では、ラッチ回路ＬＴＣおよびインバータ６５９を通してスキャンアウトＳＯから出力される。
【００７２】
第６の実施形態のキャプチャモードでの動作は、第１の実施形態のそれと同様である。従って、第６の実施形態は、第１の実施形態と同様の効果を有する。
【００７３】
また、第６の実施形態では、スレーブループＳＬと独立してラッチ回路ＬＴＣがスキャン出力を行う。よって、ホールド違反またはセットアップ違反が生じ難い。
【００７４】
第１から第３の実施形態において、インバータ２０６の位置およびスイッチング素子２０７の位置を互いに交代してもよい。これにより、第１のスイッチング経路ＳＰ１は、マスタループＭＬに保持された信号を非反転状態でスレーブループＳＬへ伝達し、第２のスイッチング経路ＳＰ２は、スレーブループＳＬに保持された信号を反転状態でマスタループＭＬへ伝達する。これらの変形例も、それぞれ第１から第３の実施形態と同様の効果を得ることができる。
【００７５】
また、第４から第６の実施形態において、スイッチング素子２０７に代えてインバータを採用し、尚かつ、ＮＡＮＤゲート４５１に代えてＡＮＤゲートを採用してもよい。これにより、第１のスイッチング経路ＳＰ１は、マスタループＭＬに保持された信号を非反転状態でスレーブループＳＬへ伝達し、第２のスイッチング経路ＳＰ２は、スレーブループＳＬに保持された信号を反転状態でマスタループＭＬへ伝達する。これらの変形例も、それぞれ第４から第６の実施形態と同様の効果を得ることができる。
【図面の簡単な説明】
【００７６】
【図１】本発明に係る第1の実施形態に従った半導体集積回路装置１００のブロック図。
【図２】フリップフロップ１０１の回路図。
【図３】フリップフロップ１０１へ制御信号を伝達する制御回路の回路図。
【図４】記憶回路ＳＴ１およびＳＴ２の回路図。
【図５】キャプチャモードにおいてフリップフロップ１０１がノイズを捕らえる動作を示す説明図。
【図６】図５に続く、フリップフロップ１０１がノイズを捕らえる動作を示す説明図。
【図７】図６に続く、フリップフロップ１０１がノイズを捕らえる動作を示す説明図。
【図８】図７に続く、フリップフロップ１０１がノイズを捕らえる動作を示す説明図。
【図９】図８に続く、フリップフロップ１０１がノイズを捕らえる動作を示す説明図。
【図１０】図９に続く、フリップフロップ１０１がノイズを捕らえる動作を示す説明図。
【図１１】キャプチャモードにおいてフリップフロップ１０１がノイズを捕らえる動作を示すタイミング図。
【図１２】本発明に係る第２の実施形態に従ったフリップフロップ２５０の回路図。
【図１３】本発明に係る第３の実施形態に従ったフリップフロップ３５０の回路図。
【図１４】本発明に係る第４の実施形態に従ったフリップフロップ４５０の回路図。
【図１５】本発明に係る第５の実施形態に従ったフリップフロップ５５０の回路図。
【図１６】本発明に係る第６の実施形態に従ったフリップフロップ６５０の回路図。
【符号の説明】
【００７７】
１０  集積回路
Ｆ／Ｆ  フリップフロップ回路
１０１  フリップフロップ
ＳＴ２  記憶回路
ＣＣ１〜ＣＣ５  制御回路
ＭＬ  マスタループ
ＳＬ  スレーブループ
ＳＰ１  第１のスイッチング経路
ＳＰ２  第２のスイッチング経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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