【手続補正書】
【提出日】平成19年10月29日(2007.10.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
組み込み自己試験（ＢＩＳＴ）機能をリモート低速実行可能命令およびローカル高速実行可能命令にセグメント化する埋め込みメモリ・アレイのためのハイブリッドＢＩＳＴアーキテクチャであって、
より低い周波数で動作し、ＢＩＳＴ命令セットを用いて複数の埋め込みメモリ・アレイと通信するように適合された独立型ＢＩＳＴロジック・コントローラと、
試験中の各埋め込みメモリ・アレイに組み込まれ、前記独立型ＢＩＳＴロジック・コントローラから受信されたＢＩＳＴ命令を、前記より低い周波数よりも高い周波数で局所的に処理するように適合された高速試験ロジックのブロックと、
を含むハイブリッドＢＩＳＴアーキテクチャ。
【請求項２】
前記高速試験ロジックは、前記ＢＩＳＴ命令の前記周波数を、前記より低い周波数から前記より高い周波数まで増大させるためのマルチプライヤを含む、請求項１に記載のハイブリッドＢＩＳＴアーキテクチャ。
【請求項３】
前記独立型ＢＩＳＴロジック・コントローラは、複数の埋め込みメモリ・アレイにおける複数の高速試験ロジック構造を可能にする、請求項１に記載のハイブリッドＢＩＳＴアーキテクチャ。
【請求項４】
前記独立型ロジック・コントローラは、異なるタイプの埋め込みメモリの試験を可能にする、請求項１に記載のハイブリッドＢＩＳＴアーキテクチャ。
【請求項５】
前記より低い速度で動作し、前記独立型ＢＩＳＴロジック・コントローラを前記高速試験ロジックに接続する低速制御バスをさらに含む、請求項１に記載のハイブリッドＢＩＳＴアーキテクチャ。
【請求項６】
前記独立型ＢＩＳＴロジック・コントローラは、読み出し専用メモリ（ＲＯＭ）、走査可能読み出し専用メモリ（ＳＲＯＭ）、およびマクロ命令セットを格納するように適合されたその他のタイプのメモリのうちの少なくとも１つを含む、請求項１に記載のハイブリッドＢＩＳＴアーキテクチャ。
【請求項７】
前記独立型ＢＩＳＴロジック・コントローラは、分岐予測、プログラム・カウンタ管理、ユーティリティ・カウント、ならびに一般ＢＩＳＴ操作制御および診断出力を提供するように適合されたロジックを含む、請求項１に記載のハイブリッドＢＩＳＴアーキテクチャ。
【請求項８】
集積回路内の機能回路に埋め込まれたメモリ・アレイと共に使用するための組み込み自己試験（ＢＩＳＴ）アーキテクチャであって、
埋め込みメモリ・アレイに組み入れられた複数の試験ロジックの埋め込みブロックと、
前記試験ロジックの埋め込みブロックから分離した、リモートＢＩＳＴロジック・コントローラと、
前記リモートＢＩＳＴロジック・コントローラを、前記試験ロジックの埋め込みブロックに接続するバスとを含み、
前記リモートＢＩＳＴロジック・コントローラは、前記試験ロジックの埋め込みブロックのすべてに共通する機能を実行し、
前記リモートＢＩＳＴロジック・コントローラおよび前記バスは、前記試験ロジックの埋め込みブロックよりも低い周波数で動作する、
ＢＩＳＴアーキテクチャ。
【請求項９】
前記試験ロジックの埋め込みブロックは各々、前記ＢＩＳＴロジック・コントローラから受信されたＢＩＳＴ命令の前記周波数を、対応する埋め込みメモリ・アレイのより高い周波数に増大させるためのマルチプライヤを含む、請求項８に記載のＢＩＳＴアーキテクチャ。
【請求項１０】
前記試験ロジックの埋め込みブロックの各々は、対応する埋め込みメモリ・アレイに特有な独自のロジック・ブロックを含む、請求項８に記載のＢＩＳＴアーキテクチャ。
【請求項１１】
前記試験ロジックの埋め込みブロックの各々は、
クロック・マルチプライヤと、
冗長割付けロジックと、
データ・アドレス制御生成ロジックと、
前記リモートＢＩＳＴロジック・コントローラから受信されたマクロ命令セットを、多数の個々のミクロ命令に復号するように適合された復号ロジックとを含む、
請求項８に記載のＢＩＳＴアーキテクチャ。
【請求項１２】
前記リモートＢＩＳＴロジック・コントローラは、異なるタイプの埋め込みメモリの試験を可能にする、請求項８に記載のＢＩＳＴアーキテクチャ。
【請求項１３】
集積回路内の機能回路に埋め込まれたメモリ・アレイと共に使用するための組み込み自己試験（ＢＩＳＴ）アーキテクチャであって、
埋め込みメモリ・アレイに組み入れられた複数の試験ロジックの埋め込みブロックと、
前記試験ロジックの埋め込みブロックから分離した、リモートＢＩＳＴロジック・コントローラと、
前記リモートＢＩＳＴロジック・コントローラを、前記試験ロジックの埋め込みブロックに接続するバスとを含み、
前記リモートＢＩＳＴロジック・コントローラおよび前記バスは、前記試験ロジックの埋め込みブロックよりも低い周波数で動作し、
前記リモートＢＩＳＴロジック・コントローラは、分岐予測、プログラム・カウンタ管理、ユーティリティカウント、ならびに一般ＢＩＳＴ操作制御および診断出力の提供を含む、前記試験ロジックの埋め込みブロックのすべてに共通する機能を実行する、
ＢＩＳＴアーキテクチャ。
【請求項１４】
集積回路内の機能回路に埋め込まれたメモリ・アレイを、組み込み自己試験（ＢＩＳＴ）アーキテクチャを用いて試験する方法であって、
各埋め込みメモリ・アレイに組み入れられた試験ロジックの埋め込みブロックに共通なＢＩＳＴ試験機能を、前記試験ロジックの各埋め込みブロックから分離した、リモートＢＩＳＴロジック・コントローラを用いて実行するステップと、
ＢＩＳＴ命令を、前記リモートＢＩＳＴロジック・コントローラから前記ロジックの埋め込みブロックに送信するステップと、
前記ＢＩＳＴロジック・コントローラから受信されたＢＩＳＴ命令の前記周波数を、前記試験ロジックの埋め込みブロックを用いて、対応する埋め込みメモリ・アレイのより高い周波数に増大させるステップとを含む、
方法。
【請求項１５】
ＢＩＳＴ命令を前記リモートＢＩＳＴロジック・コントローラから前記試験ロジックの埋め込みブロックに送信する前記ステップは、前記リモートＢＩＳＴロジック・コントローラを前記試験ロジックの埋め込みブロックに接続するバスを用い、前記バスは、前記リモートＢＩＳＴロジック・コントローラと同じ周波数で動作する、請求項１４に記載の方法。
【請求項１６】
試験ブロックの前記埋め込みの各々において対応する埋め込みメモリ・アレイに特有なロジック・ブロックを介して独自の試験を実行するステップをさらに含む、請求項１４に記載の方法。
【請求項１７】
前記試験ロジックの埋め込みブロックの各々は、
前記リモートＢＩＳＴロジック・コントローラから受信されたＢＩＳＴ命令を増倍するステップと、
冗長割付けを実行するステップと、
データアドレス制御および生成を実行するステップと、
前記リモートＢＩＳＴロジック・コントローラから受信されたマクロ命令セットを、個々の命令に復号するステップとを含む、
請求項１４に記載の方法。
【請求項１８】
集積回路内の機能回路に埋め込まれたメモリ・アレイを、組み込み自己試験（ＢＩＳＴ）アーキテクチャを用いて試験する方法であって、
各埋め込みメモリ・アレイに組み入れられた試験ロジックの埋め込みブロックに共通なＢＩＳＴ試験機能を、第１の周波数で動作するリモートＢＩＳＴロジック・コントローラを用いて実行するステップであって、前記リモートＢＩＳＴロジック・コントローラは、前記試験ロジックの各埋め込みブロックから分離されているステップと、
ＢＩＳＴ命令を、前記リモートＢＩＳＴロジック・コントローラから前記試験ロジックの埋め込みブロックに前記第１の周波数で送信するステップと、
前記ＢＩＳＴロジック・コントローラから受信されたＢＩＳＴ命令の前記周波数を、前記試験ロジックの埋め込みブロックを用いて、前記第１の周波数よりも高い第２の周波数に増大させるステップとを含む、
方法。
【請求項１９】
ＢＩＳＴ命令を前記リモートＢＩＳＴロジック・コントローラから前記試験ロジックの埋め込みブロックに送信する前記ステップは、前記リモートＢＩＳＴロジック・コントローラを前記試験ロジックの埋め込みブロックに接続するバスを用いる、請求項１８に記載の方法。
【請求項２０】
前記試験ロジック埋め込みメモリ・アレイにおいて対応する埋め込みメモリ・アレイに特有なロジック・ブロックを介して独自の試験を実行するステップをさらに含む、請求項１８に記載の方法。