(57)【要約】【課題】  共通拡散領域とビット線拡散領域の短絡を確実に防止する構成の半導体記憶装置及びその製造方法の提供。【解決手段】  メモリセルエリアの基板表面に、一の方向に沿って互いに離間して延在され、ビット線をなす複数の拡散領域１０７と、基板上、一の方向に沿って延在されてなるセレクトゲート１０３と、一の方向と直交する方向に延在されセレクトゲートと交差するワード線１１１を有し、ビット線拡散領域１０７はセレクトゲート１０３側壁のフローティングゲートをマスクとして自己整合で形成され、一の方向に沿って、少なくとも２つに分離されており、分離エリアに一の方向と直交する方向に共通拡散領域１２１を有し、相隣る共通拡散領域同士はセレクトゲート１０３を介して互いに分離され、分離された共通拡散領域は共通の上層配線１１７にコンタクト１２５で接続されている。【選択図】            図５
2006054243.tif 000002
【特許請求の範囲】
【請求項１】
基板上、複数の開口を有するパターンの選択ゲートを形成し、前記選択ゲートの側壁にフローティングゲートを形成する工程と、
前記選択ゲートの側壁の前記フローティングゲートをマスクとして、自己整合で、基板表面に、ビット線をなす複数本の拡散領域を形成する工程と、
を含む、ことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記選択ゲートが、メモリアレイ領域の一側に位置する辺と、前記一側と対向する他側の辺とを有し、前記辺の長手方向と直交する方向に沿って、両辺を結ぶ接続部を複数本有するパターン形状とされる、ことを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記選択ゲートが、メモリアレイ領域の一側に位置する辺と、前記一側と対向する他側に位置する辺とを有し、前記各辺から、交互に、それぞれ対向する辺に向かって入れ子状に拡延された拡延部を有し、
前記拡延部の端部が対向辺と分離されていず、且つ、前記一側の辺と前記他側の辺の間には、前記拡延部の長手方向と直交する方向に沿って隣の拡延部同士を互いに接続するブリッジ部を有するパターン形状とされており、
前記メモリアレイ領域の基板表面に、前記選択ゲートの側壁の前記フローティングゲートをマスクとして形成された前記拡散領域は、前記選択ゲートの拡延部の長手方向に沿って複数に分割されている、ことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項４】
前記選択ゲートのブリッジ部の下の基板内には、埋め込み拡散領域が設けられている、ことを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【請求項５】
前記選択ゲートをマスクとして、前記ビット線をなす前記拡散領域の周りに溝を形成する工程と、
前記溝を絶縁膜で埋め込む工程と、
をさらに含む、ことを特徴とする請求項１乃至４のいずれか一に記載の半導体記憶装置の製造方法。
【請求項６】
前記選択ゲート及び前記フローティングゲートと絶縁膜を介して交差するワード線を形成する工程と、
前記拡延部の端部が対向辺と分離されていず、且つ、前記ブリッジ部を残した状態の前記選択ゲートと、前記ワード線をマスクとして、前記ビット線をなす前記拡散領域の周りに溝を形成する工程と、
前記溝を絶縁膜で埋め込む工程と、
をさらに含む、ことを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【請求項７】
前記ビット線をなす前記拡散領域が、第１導電型の拡散領域であり、前記溝は、前記ビット線をなす前記拡散領域の周りの第２導電型の基板又はウェルに形成される、ことを特徴とする請求項５又は６に記載の半導体記憶装置の製造方法。
【請求項８】
前記選択ゲートの拡延部の端部を対向辺と分離し、前記選択ゲートのブリッジ部を除去する工程を含む、ことを特徴とする請求項６に記載の半導体記憶装置の製造方法。
【請求項９】
前記選択ゲートのブリッジ部を除去した箇所に、共通拡散領域を形成する工程を含み、
相隣る前記共通拡散領域は、その間の前記選択ゲートの拡延部を介して、互いに分離されている、ことを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
分離して形成された前記共通拡散領域を、共通の上層配線に接続する工程をさらに含む、ことを特徴とする請求項９に記載の半導体記憶装置の製造方法。
【請求項１１】
前記共通拡散領域と前記ビット線をなす前記拡散領域とはトレンチ分離されている、ことを特徴とする請求項９に記載の半導体記憶装置の製造方法。
【請求項１２】
基板上に配設される絶縁膜と前記絶縁膜の上に配設される導電部材とを含み、一の方向に沿って延在される選択ゲートを有し、
基板表面に、前記一の方向に沿って互いに離間して延在され、ビット線をなす複数の拡散領域であって、複数の開口を有するパターンとされた状態の前記選択ゲートの側壁に設けられたフローティングゲートをマスクとして、自己整合で形成されてなる、複数の拡散領域と、
を備えている、ことを特徴とする半導体記憶装置。
【請求項１３】
基板上に配設される絶縁膜と前記絶縁膜の上に配設される導電部材とを含む選択ゲートであって、メモリアレイ領域の一側に位置する辺と、前記辺と対向する他側に位置する辺から、交互にそれぞれの対向辺に向かって入れ子状に拡延された拡延部を有する選択ゲートと、
前記一の方向と直交する方向に沿って配設され、前記選択ゲートと絶縁膜を介して交差するワード線と、
前記メモリアレイ領域の基板表面に、一の方向に沿って互いに離間して延在され、ビット線をなす複数の拡散領域であって、前記各拡延部の端部が対向辺に接続され格子状のパターンとされた状態の前記選択ゲートの側壁に設けられたフローティングゲートをマスクとして、自己整合で形成されてなる、複数の拡散領域と、
を備えている、ことを特徴とする半導体記憶装置。
【請求項１４】
前記ビット線をなす前記拡散領域は、前記各拡延部の端部が対向辺と分離されていず、且つ、前記一側の辺と前記他側の辺の中間部に、前記拡延部の長手方向と直交する方向に沿って、前記隣の延部同士を接続するブリッジ部を有した状態の前記選択ゲートの側壁のフローティングゲートをマスクとして、自己整合で形成され、前記選択ゲートの拡延部の長手方向に沿って複数に分割されている、ことを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１５】
前記ビット線をなす前記拡散領域の周りには、前記ブリッジ部を残した状態の前記選択ゲートと、前記ワード線とをマスクとして自己整合で形成された溝を有し、前記溝は絶縁膜で埋め込まれている、ことを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
前記選択ゲートのブリッジ部の下の基板内には、埋め込み拡散領域が設けられている、ことを特徴とする請求項１４又は１５に記載の半導体記憶装置。
【請求項１７】
基板表面の前記選択ゲートのブリッジ部を除去した箇所に選択的に形成された共通拡散領域を備え、
前記共通拡散領域は、前記選択ゲートの拡延部によって、複数に分離されており、
分離された複数の前記共通拡散領域は、共通の上層配線にコンタクトにより接続されている、ことを特徴とする請求項１４又は１５に記載の半導体記憶装置。
【請求項１８】
メモリセルエリアの基板表面に、一の方向に沿って互いに離間して延在され、ビット線をなす複数の拡散領域と、
基板上、相隣るビット線をなす前記拡散領域の間に、前記一の方向に沿って延在されてなる選択ゲートと、
前記一の方向と直交する方向に延在され前記選択ゲートと交差するワード線と、
前記基板上、前記ワード線と前記選択ゲートとの交差部の前記選択ゲート側壁に、絶縁膜を介して形成されたフローティングゲートと、
を有し、前記ビット線をなす前記拡散領域は、前記一の方向に沿って、少なくとも２つに分離されており、
前記ビット線をなす前記拡散領域の分離エリアに、前記一の方向と直交する方向に沿って、共通拡散領域を有し、
相隣る前記共通拡散領域同士は、その間の前記選択ゲートを介して、互いに分離されている、ことを特徴とする半導体記憶装置。
【請求項１９】
分離された前記共通拡散領域は、共通の上層配線に接続されている、ことを特徴とする請求項１８に記載の半導体記憶装置。
【請求項２０】
前記ビット線をなす複数本の拡散領域は、
前記メモリアレイエリアの一側に位置する辺と、前記一側と対向する他側に位置する辺とを有し、前記各辺から、交互に、それぞれ対向する辺に向かって入れ子状に拡延された拡延部を有し、前記拡延部の端部は対向辺と分離されていず、且つ、前記一側の辺と前記他側の辺の間には、前記拡延部の長手方向と直交する方向に沿って、隣の拡延部同士を互いに接続するブリッジ部を有する、格子形状のパターンとされている前記選択ゲートの側壁のフローティングゲートをマスクとして、自己整合で形成されたものである、ことを特徴とする請求項１８に記載の半導体記憶装置。
【請求項２１】
前記メモリアレイエリアのウェル表面の、前記選択ゲート、及び、前記ワード線で覆われていない領域の前記拡散領域の周りに、溝を備え、前記溝には絶縁膜が埋め込まれている、ことを特徴とする請求項１８に記載の半導体記憶装置。
【請求項２２】
前記共通拡散領域は、前記選択ゲートのブリッジ部を除去した箇所に形成されている、ことを特徴とする請求項２０に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、書き換え可能な不揮発性の半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、例えば特許文献１には、図９に示すような構成が提案されている。図９を参照すると、この不揮発性半導体記憶装置においては、基板表面に形成されビット線をなすｎ＋拡散領域（heavily doped n+ region）１０７と、埋め込み型の共通拡散領域１２１との間でチャネルを形成し、セル両側のＯＮＯ膜（酸化膜、窒化膜、酸化膜）の電荷捕獲領域（記憶ノード）に電荷を捕獲することで、１セルあたり２ビット情報を、それぞれ独立に書き込み、さらに、読み出し、消去可能としている。図９において、参照番号１０１は、メモリセル拡散領域（層）エリア（ｐウェル）であり、１０３はセレクトゲート（選択ゲート）であり、１１１は、セレクトゲート１０３と交差し、セレクトゲート１０３上を絶縁膜を介して配設されるワード線であり、１１６は、第１金属配線層（アルミ配線層）のビット線である。またメモリセル領域の両側の２００Ａ、２００Ｂはバンク選択部である。セレクトゲート１０３は、メモリセルエリアの一側に設けられた辺と、該一側と対向する他側の辺から、それぞれ、相手側の辺に向けて、交互に、入れ子状に延在されている。
【０００３】
【特許文献１】特開２００４−７１６４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、本願出願人は、フローティングゲート（浮遊ゲート）に電子を注入する構成の不揮発性半導体記憶装置についても、図９に準じた構成を、先の出願（特願２００３−２７５９４３号；本願出願時未公開）で提案している。
【０００５】
図１０は、図９に示した不揮発性半導体記憶装置のアレイ分離部近辺のレイアウトの一例を示した図である。セレクトゲート１０３は、メモリセルエリアの両辺から、交互に、アレイ分離部を超えて、対向辺側に延在されている。図１０に示す例では、ビット線をなすｎ＋ビット線拡散領域（「ビット線拡散領域」、あるいは、「ビット線ｎ＋拡散領域」という）１０７は、その端部で第１金属配線層のビット線１１６にコンタクト１１５で接続されている。アレイ分離部において、ビット線拡散領域１０７と長手方向と直交する方向に、埋め込み型のｎ＋共通拡散領域（「共通ソース拡散領域」、あるいは「共通ソースｎ＋拡散領域」ともいう）１２１が配設されている。また、アレイ分離部には、ビット線拡散領域１０７の長手方向と直交する方向にセレクトゲートブリッジ１２３が設けられている。
【０００６】
図１０に示すように、埋め込み型の共通拡散領域１２１は、ビット線拡散領域１０７とは独立した構造を有しており、さらに、その間は、ＰＮ分離とされている。かかる構成の場合、微細化を進めると、埋め込み型の共通拡散領域１２１とビット線拡散領域１０７とが、例えばミスアラインメント等の目外れによって短絡する場合がある。同様にして、微細化を進めると、アレイ端部（図９参照）においても、埋め込み型の共通拡散領域１２１とビット線拡散領域１０７とがミスアラインメントによって短絡する可能性がある。
【０００７】
したがって、本発明は、上記知見に基づき創案されたものであって、その主たる目的は、共通拡散領域とビット線拡散領域の短絡を確実に防止する構成の半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本願で開示される発明は、上記目的を達成するため、概略以下の通りの構成とされる。
【０００９】
本発明の１つのアスペクト（側面）に係る半導体記憶装置の製造方法は、
（ａ）基板上、複数の開口を有するパターンの選択ゲート（セレクトゲート）を形成し、前記選択ゲートの側壁にフローティングゲートを形成する工程と、
（ｂ）前記選択ゲートの側壁の前記フローティングゲートをマスクとして、自己整合で、基板表面に、ビット線をなす複数本の拡散領域を形成する工程と、
を含む。
【００１０】
本発明において、前記選択ゲートは、好ましくは、メモリアレイ領域の一側に位置する辺と、前記一側と対向する他側の辺とを有し、前記辺の長手方向と直交する方向に両辺を結ぶ接続部を複数本有する、パターン形状とされる。
【００１１】
あるいは、本発明に係る半導体記憶装置の製造方法において、好ましくは、前記選択ゲートは、メモリアレイ領域の一側に位置する辺と、前記一側と対向する他側に位置する辺とを有し、前記各辺から、交互に、それぞれ対向する辺に向かって入れ子状に拡延された拡延部を有し、前記拡延部の端部が対向辺と分離されていず、且つ、前記一側の辺と前記他側の辺の間には、前記拡延部の長手方向と直交する方向に沿って隣の拡延部同士を互いに接続するブリッジ部を有する、パターン形状とされ、前記メモリアレイ領域の基板表面に、前記選択ゲートの側壁のフローティングゲートをマスクとして形成された前記拡散領域は、前記選択ゲートの拡延部の長手方向に沿って複数に分割されている。
【００１２】
本発明は、前記選択ゲートのブリッジ部の下の基板内には、埋め込み型の共通拡散領域が設けられている構成にも適用できる。
【００１３】
本発明に係る半導体記憶装置の製造方法は、
（ｃ）前記選択ゲートをマスクとして、前記拡散領域のまわりに溝を形成する工程と、
（ｄ）前記溝を絶縁膜で埋め込む工程と、をさらに含む。
【００１４】
本発明に係る半導体記憶装置の製造方法において、好ましくは、
（ｅ）前記選択ゲート及び前記フローティングゲートと絶縁膜を介して交差するワード線を形成する工程と、
（ｆ）前記拡延部の端部が対向辺と分離されていず、且つ、前記一側の辺と前記他側の辺の間には、前記拡延部の長手方向と直交する方向に沿って隣の拡延部同士を互いに接続するブリッジ部を残した状態の前記選択ゲートと前記ワード線をマスクとして、前記拡散領域のまわりに溝を形成する工程と、
（ｇ）前記溝を絶縁膜で埋め込む工程と、をさらに含む。
【００１５】
本発明に係る半導体記憶装置の製造方法において、
（ｈ）前記選択ゲートのブリッジ部を除去した箇所に、共通拡散領域を形成する工程をさらに含む構成としてもよい。
【００１６】
本発明に係る半導体記憶装置の製造方法は、
（ｉ）分離して形成された前記共通拡散領域を、共通の上層配線に接続する工程を含む構成としてもよい。
【００１７】
本発明に係る半導体記憶装置の製造方法において、好ましくは、前記共通拡散領域と、前記拡散領域とは、前記溝に埋設された絶縁膜により分離されている。
【００１８】
本発明の他のアスペクトに係る半導体記憶装置は、基板上に配設される絶縁膜と前記絶縁膜の上に配設される導電部材とを含み、一の方向に沿って延在される選択ゲートと、基板表面に、前記一の方向に沿って互いに離間して延在され、ビット線をなす複数の拡散領域であって、複数の開口を有するパターンとされた状態の前記選択ゲートの側壁のフローティングゲートをマスクとして、自己整合で形成されてなる、複数の拡散領域と、を備えている。
【００１９】
本発明の他のアスペクトに係る半導体記憶装置は、基板上に配設される絶縁膜と前記絶縁膜の上に配設される導電部材とを含む選択ゲートであって、メモリアレイ領域の一側に位置する辺と、前記辺と対向する他側に位置する辺から、交互にそれぞれの対向辺に向かって入れ子状に拡延された拡延部を有する選択ゲートと、前記一の方向と直交する方向に沿って配設され、前記選択ゲートと絶縁膜を介して交差するワード線と、前記メモリアレイ領域の基板表面に、一の方向に沿って互いに離間して延在され、ビット線をなす複数の拡散領域であって、前記各拡延部の端部が対向辺に接続され格子状のパターンとされた状態の前記選択ゲートの側壁のフローティングゲートをマスクとして、自己整合で形成されてなる、複数の拡散領域と、を備えている。
【００２０】
本発明の他のアスペクトに係る半導体記憶装置において、前記拡散領域は、前記各拡延部の端部が対向辺と分離されていず、且つ、前記一側の辺と前記他側の辺の中間部に、前記拡延部の長手方向と直交する方向に沿って、前記隣の延部同士を接続するブリッジ部を有した状態の選択ゲート側壁のフローティングゲートをマスクとして、自己整合で形成され、前記選択ゲートの拡延部の長手方向に沿って複数に分割されている。前記拡散領域の周りには、前記ブリッジ部を残した状態の前記選択ゲートと、前記ワード線とをマスクとして自己整合で形成された溝を有し、前記溝は絶縁膜で埋め込まれている。
【００２１】
本発明の他のアスペクトに係る半導体記憶装置において、基板表面の前記選択ゲートのブリッジ部を除去した箇所に、選択的に形成された共通拡散領域を備え、前記共通拡散領域は、前記選択ゲートの拡延部によって、複数に分離されており、分離された複数の前記共通拡散領域は、共通の上層配線にコンタクトにより接続されている。
【発明の効果】
【００２２】
本発明によれば、ビット線拡散領域と共通拡散領域とがトレンチで分離され、共通拡散領域とビット線拡散領域の短絡を確実に防止し、信頼性、製品歩留まりを向上することができる。
【００２３】
また本発明によれば、ワード線、選択ゲートをマスクとしてセルフアラインでトレンチを形成し、精度の向上を図りながら、製造工程を簡易化し、信頼性、製品歩留まりを向上することができる。
【００２４】
さらに、本発明によれば、選択ゲートのブリッジ部を除去した後に共通拡散領域を島状に分離して形成し、上層配線で接続することで、低抵抗化を図ることができる。また、本発明によれば、シリサイド（サリサイド）プロセスにおける、拡散領域とウェル間のＰＮ短絡を防止することができる。
【発明を実施するための最良の形態】
【００２５】
本発明の実施の形態について図面をして説明する。図１乃至図３は、本発明の一実施形態の構成を模式的に示す平面図である。なお、本実施形態に係る半導体記憶装置の全体の構成は、大略、図９に示した構成と同様とされる。
【００２６】
図１を参照すると、本実施の形態に係る半導体記憶装置の製造方法においては、図１に示すように、セレクトゲート１０３は、中央のアレイ分離部で、ブリッジ接続する構成のレイアウト形状を有している。そして、セレクトゲート１０３の側壁（サイドウォール）には、導電膜（例えばポリシリコン膜等）よりなるフローティングゲート１０６が設けられている。セレクトゲート１０３のサイドウォールのフローティングゲート１０６は、例えば基板上に、セレクトゲート１０３をパターン形成したのち、基板表面を覆って絶縁膜（「トンネル絶縁膜」ともいう）を堆積し、その上に導電膜（ポリシリコン）を堆積し、エッチバックすることで形成される。そして、かかる形状のセレクトゲート１０３のサイドウォールのフローティングゲート１０６をマスクとして、イオン注入することで、自己整合（セルフアライン）でｐウェル表面（又はｐ型基板）に、ビット線をなすｎ＋拡散領域（「ビット線拡散領域」という）１０７が形成される。より詳細には、ビット線拡散領域の形成時におけるセレクトゲート１０３の平面形状は、メモリアレイ領域の一側に位置する辺と、一側と対向する他側に位置する辺との間に複数本設けられた行と、行の中間部に、隣の行同士を列方向に接続するブリッジ部１０３ｂが形成され、行と列で区画された開口部を有する。そして、図１に示すように、セレクトゲート１０３の開口部内側に沿ってセレクトゲート１０３のサイドウォールのフローティングゲート１０６が形成されている。フローティングゲート１０６のサイドウォールの幅は、堆積された導電膜（ポリシリコン）の膜厚に対応する。そして、フローティングゲート１０６で区画される開口部が、ビット線拡散領域１０７の形成領域に対応している。かかる格子形状のセレクトゲート１０３のサイドウォールのフローティングゲート１０６をマスクとして、メモリセルエリア（例えば図９の１０１）に、Ａｓ等の不純物イオンを注入・拡散させ、ビット線拡散領域１０７を形成する。なお、図１等において、セレクトゲート１０３は、基板表面に形成された絶縁膜、ポリシリコン、酸化膜、窒化膜が積層されパタン形成されたゲート構造を表している。
【００２７】
次に、図２を参照すると、セレクトゲート１０３のサイドウォールのフローティングゲート１０６をマスクとして、自己整合でビット線拡散領域１０７を形成した後に、ビット線拡散領域１０７を覆うように絶縁膜（不図示）を配設し、さらにその上にワード線となる導電部材を堆積し、セレクトゲート１０３及びフローティングゲート１０６と交差するワード線１１１をパターン形成する。この結果、ワード線１１１との交差部のセレクトゲート１０３のサイドウォールのフローティングゲート１０６以外のフローティングゲート１０６は除去される。そして、セレクトゲート１０３とブリッジ１０３ｂとワード線１１１とをマスクとして、ビット線拡散領域１０７の周りのｐウェル（ｐ型基板）に対して、自己整合（セルフアライン）で溝１１８を形成する。つづいて溝１１８に絶縁膜（不図示）を埋め込み、エッチバックしてトレンチ分離を形成する。
【００２８】
これにより、図３に示すように、埋め込み型の共通拡散領域１２１と、ビット線拡散領域１０７とがトレンチで分離される。つづいて、図３に示すように、セレクトゲート１０３を縦方向に連絡するブリッジ部１０３ｂを除去し、隣接するセレクトゲートを分離する。同時に、セレクトゲート１０３の辺と行との接続端部を、左右交互に分断（１２２参照）することで、各辺から、それぞれ、対向する辺に向かって、交互に、ビット線拡散領域１０７の長手方向に沿って延在される、セレクトゲート拡延部が形成される。
【００２９】
以上、アレイ分離部について説明したが、アレイ端部（図９参照）の埋め込み型の共通拡散領域１２１についてもビット線拡散領域１０７の周りに溝が形成されトレンチ分離される。
【００３０】
図４は、本発明の別の実施形態の構成を示す図である。図４を参照すると、この実施の形態においては、セレクトゲート１０３のサイドウォールのフローティングゲートをマスクとして、ビット線拡散領域１０７を形成し（図１参照）、ワード線１１１をパターン形成したのち、セレクトゲート１０３とブリッジ１０３ｂと、ワード線１１１をマスクとして、ビット線拡散領域１０７のまわりに溝１１８を形成し（図２参照）、その後、セレクトゲート１０３のブリッジ部１０３ｂ（図１参照）を除去して、セレクトゲート１０３の拡延部を分離し、ブリッジ部１０３ｂを除去した領域に、不純物イオンを注入して共通拡散領域１２１（「共通ソース拡散領域」ともいう）を形成し、分離された共通拡散領域１２１をコンタクト１２５によって、第１金属配線層の共通の配線（不図示）に接続する。かかる構成により、共通拡散領域１２１を低抵抗化している。以下、実施例について説明する。
【実施例】
【００３１】
図５は、本発明の一実施例のレイアウトを示す図であり、図４の詳細なレイアウト構成の一例を示す図である。本実施例に係る半導体記憶装置において、メモリセル領域をなすｐウェル表面に、一の方向に沿って互いに平行に延在され互いに離間して配設されビット線をなす複数本のｎ＋拡散領域（「ビット線ｎ＋拡散領域」ともいう）１０７と、相隣る２本のビット線ｎ＋拡散領域１０７の間隙に、基板上、絶縁膜（酸化膜）を介して配設され、一の方向に沿って延在されたセレクトゲート（ゲート電極）１０３を備え、複数本のビット線ｎ＋拡散領域１０７のそれぞれ所定のコンタクト１１５から、第１アルミ配線層の対応するビット線１１６に接続されている。そして、ビット線ｎ＋拡散領域１０７は、セレクトゲート１０３の長手方向に沿って、２つ又はそれ以上に分割されており、図の左側のセルアレイのビット線ｎ＋拡散領域１０７と、右側のセルアレイのビット線ｎ＋拡散領域１０７の間のアレイ分離部には、セレクトゲートをブリッジしている領域（図１の１０３ｂ）を除去したエリアに、共通拡散領域（「共通ソースｎ＋拡散領域」ともいう）１２１を備えている。なお、図５では、基板上に形成されたセレクトゲート（基板上に配設された絶縁膜と導電部材を含む積層体）を、後述するゲート電極と同一の参照番号を用いて、セレクトゲート１０３として表している。
【００３２】
共通ソースｎ＋拡散領域１２１は、該拡散領域１２１の形成時、セレクトゲート１０３によって、ブリッジ部の領域ごとに分断され、セレクトゲート１０３の長手方向に直交する方向に、島状に形成されており、それぞれが、コンタクト１２５を介して、第１アルミ配線層の共通の配線（「共通ソース線」ともいう）１１７に接続されている。
【００３３】
また、図の左右のアレイのビット線ｎ＋拡散領域１０７は、コンタクト１１５により、第１金属配線層のビット線１１６に接続され、ビット線１１６は、スルーホール１３１により、第２金属配線層のグローバルビット線１３０に接続されている。
【００３４】
なお、セレクトゲート１０３は、図９に示したように、メモリセル領域の一側に設けられた辺と、該一側と対向する他側の辺から、それぞれ、相手側の辺に向けて、交互に、入れ子状に延在されている。そして、セレクトゲート１０３とワード線（コントロールゲート電極）１１１との交差部において、セレクトゲート１０３の側壁にはフローティングゲート（浮遊ゲート）１０６が設けられている。本実施例においても、図１を参照して説明したように、メモリセル領域をなすｐウェル表面のビット線ｎ＋拡散領域１０７は、セレクトゲート１０３の側壁のフローティングゲート１０６をマスクとして自己整合で形成されている。
【００３５】
上記した構成の本実施例では、メモリセルエリアのセレクトゲート１０３と、ワード線１１１に覆われていない領域のｐウェルにおいて、ビット線ｎ＋拡散領域１０７のまわりに溝１１８を備え、絶縁膜で埋設してトレンチ分離を形成し、共通ソースｎ＋拡散領域１２１とビット線ｎ＋拡散領域１０７との目外れ等による短絡の発生を確実に防止している。
【００３６】
この実施例において、選択セルのフローティングゲート１０６への書き込み時、ワード線１１１に約９Ｖ程度の高電圧、ドレインとする拡散領域１０７に約５Ｖ、ソースとする拡散領域１０７を０Ｖ、セレクトゲート１０３をおおよそセレクトゲートのしきい値電圧程度に設定し、読み出し動作は、ワード線１１１に約５Ｖ、セレクトゲート１０３に約３Ｖ、ドレインとするセレクトゲートの共通ソースｎ＋拡散領域１２１に約１．４Ｖ、ソースとするビット線ｎ＋拡散領域１０７を０Ｖとする。なお、セルの書き込み、読み出し、消去動作の詳細は、先の出願（特願２００３−２７５９４３号；本願出願時未公開）が参照される。本発明によれば、ビット線ｎ＋拡散領域１０７の端部と共通ソースｎ＋拡散領域１２１との短絡を確実に回避しており、歩留まりを向上し、デバイスの信頼性、特性の向上等に貢献する。
【００３７】
図６及び図７は、図５のＡ−Ａ’線の断面を製造工程の順に説明するための工程断面図である。図８は、図５のＢ−Ｂ’の断面に沿った工程断面図であり、図８（Ａ）〜図８（Ｆ）は、図７（Ａ）〜図７（Ｆ）の工程にそれぞれ対応している。なお、以下の説明では、図６（Ａ）に示すように、メモリセルエリアの基板上に、酸化膜１０２、ポリシリコン１０３（ゲート電極）、酸化膜１０４、窒化膜１０５よりなるセレクトゲート構造が、パターン形成され、さらに、セレクトゲートのサイドウォールにフローティングゲートが形成され、セレクトゲートのサイドウォールのフローティングゲートをマスクとして、ビット線ｎ＋拡散領域１０７が形成され（図１参照）、さらに、セレクトゲート及びフローティングゲートと交差するように絶縁膜を介して導電膜が堆積されてワード線にパターン形成され、ワード線との交差部にのみ、セレクトゲートのサイドウォールのフローティングゲートが残されている段階から、説明する。なお、図６（Ａ）において、ビット線ｎ＋拡散領域１０７の上の酸化膜１１０は、ビット線ｎ＋拡散領域１０７表面を覆って埋め込む酸化膜である。
【００３８】
図６（Ｂ）に示すように、セレクトゲート（及び不図示のワード線）と、ビット線ｎ＋拡散領域１０７の上の酸化膜１１０とをマスクとして、ビット線ｎ＋拡散領域１０７の周辺を囲むように、ドライエッチングにより、ｐウェルに、溝１１８を掘る。すなわち、図６（Ｂ）に示すように、図１のブリッジ１０３ｂに対応するセレクトゲート（図６（Ｂ）ではブリッジ）の両側と、ビット線ｎ＋拡散領域１０７端部との間に溝１１８が形成される。
【００３９】
次に、図６（Ｃ）に示すように、ＣＶＤ（化学気相成長）法等を用いて酸化膜１１９を堆積し溝１１８を埋め込む。そして、図６（Ｄ）に示すように、酸化膜１１９をエッチバックして、ビット線ｎ＋拡散領域１０７表面及びセレクトゲート最上部の窒化膜１０５を露出させる。
【００４０】
次に、図６（Ｅ）に示すように、レジスト１２４を塗布してパターン形成し、セレクトゲートのブリッジ部に開口を設ける。
【００４１】
そして、図７（Ａ）に示すように、レジスト１２４をマスクとして用い、例えばドライエッチング等により、セレクトゲートのブリッジ部を除去する。この結果、溝埋め込み用の絶縁膜１１９、及び絶縁膜（ゲート絶縁膜）１０２が残される。以上の工程で、図５のセレクトゲートの各行が分離される。なお、図６（Ｅ）、図７（Ａ）の工程において、セレクトゲートの各行の端部と辺との接続部に対して、両辺に交互に分断（図３の１２２）を設ける処理も同時に行われる。
【００４２】
図８（Ａ）は、図７（Ａ）の状態を、図５のＢ−Ｂ’線に沿った断面であり、セレクトゲートのブリッジ部が除去されている様子が示されている。
【００４３】
次に、図７（Ｂ）に示すように、セレクトゲートのブリッジ部を除去した箇所に、レジスト１２４を残したまま、Ａｓイオン等の注入を行い共通ソースｎ＋拡散領域１２１を形成する。あるいは、レジスト１２４を剥離した後に、注入を行い、共通ソースｎ＋拡散領域１２１を形成してもよい。図８（Ｂ）には、セレクトゲートのブリッジを除去した箇所の基板表面に形成された共通ソースｎ＋拡散領域１２１が示されている。
【００４４】
次に、セレクトゲートに酸化膜スペーサ１２６を設ける（図８（Ｃ）参照）。なお、セレクトゲートのブリッジを除去した箇所に形成された共通ソースｎ＋拡散領域１２１上の酸化膜１０２は、酸化膜を堆積しエッチバックして酸化膜スペーサ１２６を作成する際に、同時に除去されている（図７（Ｃ）、図８（Ｃ））。
【００４５】
つづいて、図７（Ｄ）及び図８（Ｄ）に示すように、ビット線ｎ＋拡散領域１０７と共通ソースｎ＋拡散領域１２１の表面に金属シリサイド（Ｃｏシリサイド）１１２を形成する。
【００４６】
つづいて、図７（Ｅ）、図８（Ｅ）に示すように、窒化膜１１３を形成する。さらに、図７（Ｆ）、図８（Ｆ）に示すように、層間絶縁膜１１４を形成して平坦化し、ビット線ｎ＋拡散領域１０７とのコンタクト１１５、共通ソースｎ＋拡散領域１２１とのコンタクト１２５を設け、第１アルミ配線層のビット線１１６、共通ソース線１１７にそれぞれ接続する。コンタクト１１５、１２５は、例えばＷ（タングステン）プラグ等よりなる。さらに、図７（Ｆ）、図８（Ｆ）において、いずれも図示されないが、さらに第２層間絶縁膜が形成され、その上に、第２アルミ配線層が形成され、第１アルミ配線層のビット線１１６は、スルーホールでグローバルビット線に接続される。
【００４７】
なお、上記実施例では、選択ゲート両側にフローティングゲートを有し、選択ゲートを間に挟むビット線拡散領域対と、埋め込み型の共通拡散領域により２つの記憶ノードに独立に書き込み、読み出し、消去自在とする不揮発性半導体記憶装置について本発明を適用した例に即して説明したが、本発明は、他の任意の構成の半導体集積回路装置に適用できることは勿論である。すなわち、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものではなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態の製造方法を説明するための図である。
【図２】本発明の一実施形態の製造方法を説明するための図である。
【図３】本発明の一実施形態の製造方法を説明するための図である。
【図４】本発明の他の実施形態の構成説明するための図である。
【図５】本発明の一実施例のレイアウト構成を示す図である。
【図６】本発明の一実施例の製造方法を工程順に説明するための図である。
【図７】本発明の一実施例の製造方法を工程順に説明するための図である。
【図８】本発明の一実施例の製造方法を工程順に説明するための図である。
【図９】従来の半導体記憶装置のレイアウトを示す図である。
【図１０】図９のアレイ分離部の構成の一例を示す図である。
【符号の説明】
【００４９】
１０１  Ｐウェル
１０２  絶縁膜（酸化膜）
１０３  セレクトゲート（選択ゲート）
１０３ｂ  ブリッジ
１０４  酸化膜
１０５  窒化膜
１０６  フローティングゲート（浮遊ゲート）
１０７  ビット線Ｎ＋拡散領域
１０８  トンネル酸化膜
１０９  ＯＮＯ膜
１１０  酸化膜
１１１  コントロールゲート（ワード線）
１１２  Ｃｏシリサイド
１１３  窒化膜
１１４  層間絶縁膜
１１５  コンタクト
１１６  ビット線
１１７  共通ソース線
１１８  溝
１１９  絶縁膜（酸化膜）
１２１  共通拡散領域（共通ソース拡散領域）
１２２  分断
１２３  セレクトゲートブリッジ
１２４  レジスト
１２５  コンタクト
１２６  酸化膜スペーサ
１３０  グローバルビット線
１３１  スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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