(57)【要約】  製造方法は、ＩＩＩ−Ｖ族半導体基板（２０）上に複数のエピタキシャル層を堆積させることによって垂直エミッタ（３２）のアレイ（２２）を作製することと、シリコン基板（２６）上の垂直エミッタのための制御回路（３０）を作製することと、を含む。垂直エミッタのそれぞれの前面（５２）は、制御回路に位置合わせされて、シリコン基板に接合される。それぞれの前面を接合した後に、ＩＩＩ−Ｖ族半導体基板はそれぞれの背面（５０）から薄くされ、金属トレース（７８）は、垂直エミッタを制御回路に接続するために、垂直エミッタに亘り堆積される。
2019530234.tif 000002
【特許請求の範囲】
【請求項１】
ＩＩＩ−Ｖ族半導体基板上に複数のエピタキシャル層を堆積させることによって、垂直エミッタのアレイを作製することと、
シリコン基板上に前記垂直エミッタのための制御回路を作製することと、
前記垂直エミッタのそれぞれの前面を前記制御回路に位置合わせして前記シリコン基板に接合することと、
前記それぞれの前面を接合した後に、前記ＩＩＩ−Ｖ族半導体基板を、前記垂直エミッタのそれぞれの背面から薄くすることと、
前記ＩＩＩ−Ｖ族半導体基板を薄くした後に、前記垂直エミッタを前記制御回路に接続するために、金属トレースを前記垂直エミッタに亘り堆積させることと、
を含む、製造方法。
【請求項２】
前記垂直エミッタのアレイを作製することは、前記ＩＩＩ−Ｖ族半導体基板を薄くした後に、前記エピタキシャル層をエッチングして個々のエミッタ領域を画定することと、前記エミッタ領域を処理して垂直共振器面発光レーザ（ＶＣＳＥＬ）を作成することと、を含む、請求項１に記載の方法。
【請求項３】
前記方法は、前記ＩＩＩ−Ｖ族半導体基板を、それぞれが前記垂直エミッタのうちの１つ以上を含むスタンプにダイシングすることを含み、前記それぞれの前面を接合することは、前記シリコン基板上のそれぞれの位置において前記スタンプそれぞれを位置合わせ及び接合することを含む、請求項１に記載の方法。
【請求項４】
前記それぞれの前面を接合することは、前記垂直エミッタの前記前面と前記シリコン基板との間にポリマー接着剤を塗布することを含む、請求項１に記載の方法。
【請求項５】
前記アレイを作製することは、前記垂直エミッタの前記前面に亘り金属層を堆積させることを含み、前記金属層は、前記垂直エミッタの前記前面と前記制御回路との間の第１のコンタクトとして使用され、前記金属トレースは、前記制御回路と前記垂直エミッタの前記背面との間の第２のコンタクトとして使用される、請求項１に記載の方法。
【請求項６】
前記アレイを作製することは、前記垂直エミッタの前記前面に亘り金属層を堆積させることを含み、前記それぞれの前面を接合することは、前記垂直エミッタの前記前面における前記金属層を、前記シリコン基板上に堆積された別の金属層に、金属−金属接合で接合することを含む、請求項１に記載の方法。
【請求項７】
前記それぞれの前面を接合することは、前記垂直エミッタの前記前面と前記シリコン基板との間に酸化物接合部を形成することを含む、請求項１に記載の方法。
【請求項８】
前記金属トレースを堆積させることは、個々のコンタクトを前記垂直エミッタに取り付けて、前記垂直エミッタそれぞれを前記制御回路によって個別に制御できるようにすることを含む、請求項１から７のいずれか一項に記載の方法。
【請求項９】
前記金属トレースを堆積させることは、それぞれの共有コンタクトを前記垂直エミッタの事前に定義されたグループに取り付けて、前記グループそれぞれを前記制御回路によって一括制御できるようにすることを含む、請求項１から７のいずれか一項に記載の方法。
【請求項１０】
前記堆積された金属トレースの少なくとも一部は、前記垂直エミッタの前記背面と前記シリコン基板上の前記制御回路との間に延在する、請求項１から７のいずれか一項に記載の方法。
【請求項１１】
前記金属トレースを堆積させた後に、前記シリコン基板をダイシングして、前記垂直エミッタのうちの１つ以上と、前記垂直エミッタのうちの前記１つ以上に接続されている前記制御回路とをそれぞれが含む複数のチップを形成することを含む、請求項１から７のいずれか一項に記載の方法。
【請求項１２】
前記シリコン基板上に光検出器を、前記垂直エミッタの前記それぞれの前面を前記シリコン基板に接合した後に前記光検出器が前記チップ上の前記垂直エミッタに沿って配置されるように選択された位置に作製することを含む、請求項１１記載の方法。
【請求項１３】
前記光検出器を作製することは、前記光検出器を前記シリコン基板上にマトリクス状のジオメトリで配置することと、各チップから画像データを出力するように、前記光検出器に接続された読み出し回路を前記シリコン基板上に形成することと、を含む、請求項１２に記載の方法。
【請求項１４】
前記垂直エミッタの背面にマイクロレンズを形成することを含む、請求項１から７のいずれか一項に記載の方法。
【請求項１５】
シリコン基板と、
前記シリコン基板上に作製された制御回路と、
ＩＩＩ−Ｖ族半導体基板上に形成された複数のエピタキシャル層を含む垂直エミッタのアレイであって、前記制御回路に位置合わせされて前記シリコン基板に接合されており、かつ前記垂直エミッタのそれぞれの背面を介して放射線を放出するように構成されているそれぞれの前面を有する、垂直エミッタのアレイと、
前記垂直エミッタに亘り堆積されており、かつ前記垂直エミッタを前記制御回路に接続する金属トレースと、を備える、光電子デバイス。
【請求項１６】
前記垂直エミッタは、垂直共振器面発光レーザ（ＶＣＳＥＬ）として構成されている、請求項１５に記載のデバイス。
【請求項１７】
前記ＩＩＩ−Ｖ族半導体基板は、前記シリコン基板に接合される前に薄くされる、請求項１５に記載のデバイス。
【請求項１８】
前記金属トレースは、前記垂直エミッタとの個々のコンタクトとして構成されていて、前記垂直エミッタそれぞれを前記制御回路によって個別に制御できる、請求項１５から１７のいずれか一項に記載のデバイス。
【請求項１９】
前記金属トレースは共有コンタクトとして構成されており、前記共有コンタクトは、前記垂直エミッタのそれぞれのグループに取り付けられていて、前記グループそれぞれを前記制御回路によって一括制御できる、請求項１５から１７のいずれか一項に記載のデバイス。
【請求項２０】
前記シリコン基板上に作製された光検出器であって、前記垂直エミッタの前記それぞれの前面を前記シリコン基板に接合した後に前記光検出器が前記垂直エミッタに沿って配置されるように選択された位置に作製されている光検出器を備える、請求項１５から１７のいずれか一項に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本願は、２０１６年９月１９日に出願された米国特許仮出願第６２／３９６，２５３号の利益を主張するものであり、その内容は参照により本明細書に組み込まれる。
【０００２】
本発明は、一般的に、半導体デバイス、特に光電子デバイス及びそれらの製造方法に関する。
【背景技術】
【０００３】
従来の、垂直共振器面発光レーザ（ＶＣＳＥＬ）等の上面発光型の光電子デバイスにおいては、半導体基板が、エミッタを作製するための基礎として使用されるだけでなく、作製後のエミッタデバイスの機械的な支持キャリアとしても使用される。用語「上面」及び「前面」は、本明細書及び特許請求の範囲において、ＶＣＳＥＬが（典型的には、エピタキシャル層成長及びエッチングによって）形成される半導体基板の面を表すために、従来技術において使用されるそれらの用語の通常の意味と同義で使用されている。用語「底面」及び「背面」は、半導体基板の反対の面を表す。これらの用語は任意である。何故ならば、作製が終われば、ＶＣＳＥＬは任意の所望の向きで光を放射するからである。
【０００４】
底面発光型のＶＣＳＥＬデバイスもまた、従来技術において既知である。そのようなデバイスにおいては、（ＧａＡｓウェハ等の）ウェハ基板上にエピタキシャル層が作製された後に、基板は、ＶＣＳＥＬの放射が行われる底面から薄くされる。上面は、典型的にはヒートシンクに取り付けられ、このヒートシンクもまた、機械的な支持部を提供することができる。
【発明の概要】
【０００５】
以下に説明する本発明の実施形態は、改良された光電子デバイス及びそれらの製造方法を提供する。
【０００６】
従って、本発明の一実施形態によれば、ＩＩＩ−Ｖ族半導体基板上に複数のエピタキシャル層を堆積させることによって垂直エミッタのアレイを作製することと、シリコン基板上に垂直エミッタのための制御回路を作製することとを含む、製造方法が提供される。垂直エミッタのそれぞれの前面は、制御回路に位置合わせされて、シリコン基板に接合される。それぞれの前面を接合した後に、ＩＩＩ−Ｖ族半導体基板は、垂直エミッタのそれぞれの背面から薄くされる。ＩＩＩ−Ｖ族半導体基板を薄くした後に、金属トレースが垂直エミッタに亘り堆積されて、垂直エミッタを制御回路に接続する。
【０００７】
一部の実施形態においては、垂直エミッタのアレイを作製することは、ＩＩＩ−Ｖ族半導体基板を薄くした後に、エピタキシャル層をエッチングして個々のエミッタ領域を画定することと、エミッタ領域を処理して垂直共振器面発光レーザ（ＶＣＳＥＬ）を作成することと、を含む。
【０００８】
付加的又は代替的に、本方法は、ＩＩＩ−Ｖ族半導体基板を、それぞれが垂直エミッタのうちの１つ以上を含むスタンプにダイシングすることを含み、それぞれの前面を接合することは、シリコン基板上のそれぞれの位置においてスタンプそれぞれを位置合わせ及び接合することを含む。
【０００９】
更に付加的又は代替的に、アレイを作製することは、垂直エミッタの前面に亘り金属層を堆積させることを含み、金属層は、垂直エミッタの前面と制御回路との間の第１のコンタクトとして使用され、金属トレースは、制御回路と垂直エミッタの背面との間の第２のコンタクトとして使用される。
【００１０】
開示される実施形態において、それぞれの前面を接合することは、垂直エミッタの前面とシリコン基板との間にポリマー接着剤を塗布することを含む。代替的に、アレイを作製することは、垂直エミッタの前面に亘り金属層を堆積させることを含み、それぞれの前面を接合することは、垂直エミッタの前面における金属層を、シリコン基板上に堆積された別の金属層に、金属−金属接合で接合することを含む。更に代替的に、それぞれの前面を接合することは、垂直エミッタの前面とシリコン基板との間に酸化物接合部を形成することを含む。
【００１１】
一部の実施形態においては、金属トレースを堆積させることは、個々のコンタクトを垂直エミッタに取り付けて、垂直エミッタそれぞれを制御回路によって個別に制御できるようにすることを含む。付加的又は代替的に、金属トレースを堆積させることは、それぞれの共有コンタクトを垂直エミッタの事前に定義されたグループに取り付けて、グループそれぞれを制御回路によって一括制御できるようにすることを含む。典型的には、堆積された金属トレースの少なくとも一部は、垂直エミッタの背面とシリコン基板上の制御回路との間に延在する。
【００１２】
開示される実施形態において、本方法は、金属トレースを堆積させた後に、シリコン基板をダイシングして、垂直エミッタのうちの１つ以上と、その垂直エミッタのうちの１つ以上に接続されている制御回路とをそれぞれが含む複数のチップを形成することを含む。
【００１３】
一部の実施形態において、本方法は、シリコン基板上に光検出器を、垂直エミッタのそれぞれの前面をシリコン基板に接合した後に光検出器がチップ上の垂直エミッタに沿って配置されるように選択された位置に作製することを含む。開示される実施形態において、光検出器を作製することは、光検出器をシリコン基板上にマトリクス状のジオメトリで配置することと、各チップから画像データを出力するように、光検出器に接続された読み出し回路をシリコン基板上に形成することと、を含む。
【００１４】
付加的又は代替的に、本方法は、マイクロレンズを垂直エミッタの背面に形成することを含む。
【００１５】
また、本発明の一実施形態によれば、シリコン基板と、そのシリコン基板上に作製された制御回路とを含む、光電子デバイスが提供される。垂直エミッタのアレイは、ＩＩＩ−Ｖ族半導体基板上に形成された複数のエピタキシャル層を含む。垂直エミッタは、制御回路に位置合わせされてシリコン基板に接合されており、かつ垂直エミッタのそれぞれの背面を介して放射線を放射するように構成されているそれぞれの前面を有する。金属トレースは、垂直エミッタに亘り堆積されており、また垂直エミッタを制御回路に接続する。
【００１６】
本発明は、添付の図面を参照する、本発明の実施形態の以下の詳細な説明からより完全に理解されるであろう。
【図面の簡単な説明】
【００１７】
【図１】図１Ａ〜Ｆは、本発明の一実施形態に係る、ＶＣＳＥＬベースのプロジェクタの作製段階を概略的に示す図である。
【図２】図２は、本発明の一実施形態に係る、ＶＣＳＥＬにおける層の概略的な断面図である。
【図３Ａ】図３Ａ〜Ｃは、本発明の一実施形態に係る、ＶＣＳＥＬデバイスの製造の製造段階を示す概略的な断面図である。
【図３Ｂ】図３Ａ〜Ｃは、本発明の一実施形態に係る、ＶＣＳＥＬデバイスの製造の製造段階を示す概略的な断面図である。
【図３Ｃ】図３Ａ〜Ｃは、本発明の一実施形態に係る、ＶＣＳＥＬデバイスの製造の製造段階を示す概略的な断面図である。
【図４Ａ】図４Ａは、本発明の一実施形態に係る、一体化された電気的な接続部を備えた、ＶＣＳＥＬのアレイの概略的な断面図である。
【図４Ｂ】図４Ｂは、本発明の一実施形態に係る、ＶＣＳＥＬアレイ及び制御回路の電気的な概略図である。
【図５Ａ】図５Ａ及び図５Ｂは、本発明の別の実施形態に係る、一体化された電気的な接続部を備えた、ＶＣＳＥＬデバイスのアレイの概略的な断面図である。
【図５Ｂ】図５Ａ及び図５Ｂは、本発明の別の実施形態に係る、一体化された電気的な接続部を備えた、ＶＣＳＥＬデバイスのアレイの概略的な断面図である。
【図６】図６は、本発明の更に別の実施形態に係る、一体化された電気的な接続部を備えた、ＶＣＳＥＬデバイスのアレイの概略的な断面図である。
【図７Ａ】図７Ａ〜Ｃは、本発明の更に他の実施形態に係る、一体化された電気的な接続部を備えた、ＶＣＳＥＬデバイスのアレイの概略的な断面図である。
【図７Ｂ】図７Ａ〜Ｃは、本発明の更に他の実施形態に係る、一体化された電気的な接続部を備えた、ＶＣＳＥＬデバイスのアレイの概略的な断面図である。
【図７Ｃ】図７Ａ〜Ｃは、本発明の更に他の実施形態に係る、一体化された電気的な接続部を備えた、ＶＣＳＥＬデバイスのアレイの概略的な断面図である。
【図７Ｄ】図７Ｄ〜Ｆは、図７Ａ〜Ｃのアレイの概略的な上面図である。
【図７Ｅ】図７Ｄ〜Ｆは、図７Ａ〜Ｃのアレイの概略的な上面図である。
【図７Ｆ】図７Ｄ〜Ｆは、図７Ａ〜Ｃのアレイの概略的な上面図である。
【図８Ａ】図８Ａ及び図８Ｂは、本発明の代替的な実施形態に係る、一体化された電気的な接続部を備えた、ＶＣＳＥＬデバイスのアレイの概略的な断面図である。
【図８Ｂ】図８Ａ及び図８Ｂは、本発明の代替的な実施形態に係る、一体化された電気的な接続部を備えた、ＶＣＳＥＬデバイスのアレイの概略的な断面図である。
【図９Ａ】図９Ａ及び図９Ｂは、本発明の実施形態に係る、共有電気コンタクトの概略的な上面図である。
【図９Ｂ】図９Ａ及び図９Ｂは、本発明の実施形態に係る、共有電気コンタクトの概略的な上面図である。
【図１０】図１０は、本発明の一実施形態に係る、一体化されたマイクロレンズを備えた、ＶＣＳＥＬの概略的な断面図である。
【図１１】図１１Ａは、本発明の一実施形態に係る、ＶＣＳＥＬアレイを基礎としたプロジェクタの概略的な側面図である。図１１Ｂ〜Ｄは、本発明の代替的な実施形態に係る、一体化されたプロジェクタ及び検出器アレイの概略的な側面図である。
【図１２】図１２は、本発明の代替的な実施形態に係る、一体化されたプロジェクタ及び検出器アレイの概略的な断面図である。
【図１３Ａ】図１３Ａ及び図１３Ｂは、本発明の一実施形態に係る、一体化されたＶＣＳＥＬアレイ及び半導体基板上に作製された制御回路を示す概略的な断面図である。
【図１３Ｂ】図１３Ａ及び図１３Ｂは、本発明の一実施形態に係る、一体化されたＶＣＳＥＬアレイ及び半導体基板上に作製された制御回路を示す概略的な上面図である。
【発明を実施するための形態】
【００１８】
半導体光電子デバイスのうち、ＶＣＳＥＬ等の垂直エミッタは、高出力及び利便性の良い光学的ジオメトリ、並びにウェハレベルの作製及び検査の利点を提供する。しかしながら、エミッタをヒートシンク及び制御回路に接合させるための既存のプロセスは、複雑でコストが掛かる。
【００１９】
以下において説明する本発明の実施形態は、エミッタ及びエミッタアレイのウェハスケールで製造するための改良された方法、並びにそのような方法によって製造された光電子デバイスを提供する。エミッタは制御回路と一体化されて単一のチップになり、これは、エミッタが作製されたＩＩＩ−Ｖ族半導体基板が、エミッタのための制御回路が作製されたシリコン基板に接合されることによって形成される。
【００２０】
一部の実施形態においては、光検出器がシリコン基板上において、エミッタの位置に沿って作製される。画像データを出力するように、読み出し回路を基板上に形成して光検出器に接続することができ、従って、一体化された照明器及びカメラが単一のチップ上に提供される。この種の一体化された装置を使用して、例えば、深度マッピングを目的として、パターン化された光をターゲットに投影し、投影されたパターンの画像をキャプチャすることができる。
【００２１】
以下において説明する実施形態においては、具体的かつ明瞭にすることを目的として、ＩＩＩ−Ｖ族半導体基板は、ＧａＡｓウェハであることを想定し、また垂直エミッタは、ＧａＡｓ基板上に堆積された複数のエピタキシャル層を含むＶＣＳＥＬであることを想定する。また、制御回路は、従来技術において既知であるようなＣＭＯＳプロセスを使用して作製されることを想定する（この場合、一部の実施形態において使用される光検出器は、便宜上、ＣＭＯＳプロセスによって形成された光検出器を含むことができる）。しかしながら代替的に、本発明の原理を、他のタイプの垂直エミッタの製造及び／又は他のタイプのＩＩＩ−Ｖ族基板の使用に適用することができ、また本明細書を読んだ後に当業者には明らかになるであろう他のシリコン製造プロセスにおいても適用することもできる。そのような代替的な実施形態はいずれも、本発明の範囲内であるとみなされる。
【００２２】
図１Ａから図１Ｆは、本発明の一実施形態に係る、ＶＣＳＥＬベースのプロジェクタ３４の作製段階を概略的に示す。このプロセスは、ＧａＡｓウェハ等のＩＩＩ−Ｖ族半導体基板２０でもって開始され、このＩＩＩ−Ｖ族半導体基板上には、（図２に詳細に示されているような）複数のエピタキシャル層が、ＶＣＳＥＬ３２のアレイ２２のための基礎として堆積される。制御回路を備えたシリコンウェハ基板に接合するための準備として、ＧａＡｓウェハは、それぞれが１つ以上のＶＣＳＥＬを含んでいる、「スタンプ」２４（すなわち、小チップ）にダイシングされる。代替的に、いずれかのダイシングの前に、ＧａＡｓ全体をシリコンウェハ上に接合することもできるが、このオプションは、標準的なＶＣＳＥＬプロセスＧａＡｓウェハ（典型的には３〜６インチ）と、標準的なＣＭＯＳプロセスシリコンウェア（８〜１２インチ）とでサイズが異なることによる制約を受ける。この後者のプロセスのオプションは、ＧａＡｓとシリコンの熱膨張率が異なることに起因して、更なる配慮も必要となる。
【００２３】
別個のステップにおいては、垂直エミッタのための制御回路３０が、例えばＣＭＯＳプロセスを使用して、シリコン基板２６上に形成される。続いて、各ＶＣＳＥＬが自身のそれぞれの制御回路３０に位置合わせされて、ＶＣＳＥＬスタンプ２４の前面がシリコン基板２６に接合される。この接合ステップにおいて使用することができる技術を以下において説明する。ＶＣＳＥＬスタンプの前面をシリコンウェハに接合した後に、ＧａＡｓ基板は、後面から薄くされ、またＶＣＳＥＬを、従来技術において既知であるような、メサ等の所望の形状に更にエッチングすることができる。続いて、ＶＣＡＳＥＬをシリコンウェハ上の制御回路に接続する際のコンタクトとして使用するために、金属トレースがＶＣＡＳＥＬに亘り堆積される。それらのトレースを形成するための種々のオプションを、後続の図面を参照しながら説明する。
【００２４】
金属トレースを堆積させた後に、シリコン基板は、別個のチップ２８にダイシングされる。各スタンプ２４におけるＶＣＳＥＬ３２の数に応じて、各チップは、１つ以上のＶＣＳＥＬと、ＶＣＳＥＬに接続されたＣＭＯＳ制御回路３０とを含んでいる。続いて、チップ２８を、個別に検査することができ、またプロジェクタ３４又は他のデバイスに、所望のようにパッケージングすることができる。プロジェクタ３４は、制御回路によって所望の空間的及び／又は一時的なパターンに変調することができる照明を放射する。
【００２５】
図２は、本発明の一実施形態に係る、ＶＣＳＥＬ３６におけるエピタキシャル層の概略的な断面図である。前面（又は上面）５２は上を向いており、それに対し、後面（又は底面）５０は下を向いている。ＶＣＳＥＬの作製における事前段階として、ＧａＩｎＰの薄層等のエッチストップ層４０が、一般的に、ＧａＡｓ等の適切な半導体材料を含有する基板２０に亘り形成される。続いて、第１の分布ブラッグ格子（ＤＢＲ）４４を画定するために、高インデクス層及び低インデクス層４２が交互にエピタキシャル成長され、それに続いて、量子井戸（ＱＷ）層４６が成長され、更にそのＱＷ層の上面に亘り第２のＤＢＲ４８が成長される。既に言及したように、ＶＣＳＥＬ構造の上面５２は、続いて、シリコンウェハ２６に（例えば、適切なポリマー接着剤を用いて）接合され、また基板２０が薄くされた後に、放射線が底面５０から放射される。
【００２６】
図３Ａから図３Ｃは、本発明の一実施形態に係る、一体化されたＶＣＳＥＬデバイスの後続の製造段階を示す概略的な断面図である。上記において説明したように、適切なエピタキシャル層の成長とそれに続くダイシングによって、ＶＣＳＥＬスタンプ２４が形成される。続いて、ＶＣＳＥＬを駆動及び制御することができる、シリコンウェハ上の制御回路に位置合わせされて、各スタンプの前面５２がシリコンウェハ２６に接合される。この例においては、ポリマー接着剤５４が使用されて、スタンプをウェハに接合する。しかしながら代替的には、他の接合技術を、以下において説明するように使用することもできる。
【００２７】
全てのＶＣＳＥＬスタンプ２４がシリコンウェハ２６に接合された後に、ＧａＡｓ基板２０は、典型的には従来技術において既知である機械的及び化学的なエッチング技術によって、全てのＶＣＳＥＬの背面から薄くされる。また、異なるエッチング液を使用して、エッチストップ層４０も除去することができる。このステップの後には、その前面５２によって、シリコンウェハ２６に接合されているエピタキシャルＶＣＳＥＬ層のみが残存し、これが続いてダイシングされて、複数のチップ３０が製造される。ＶＣＳＥＬ層の総厚は、典型的には１５μｍ未満である。デバイス寸法が小さいことに加えて、シリコンウェハに固く接合された前面を備えた薄いＶＣＳＥＬ構造は、ＶＣＳＥＬの動作中のシリコンウェハへの効果的な放熱を実現する。
【００２８】
図４Ａは、本発明の一実施形態に係る、一体化された電気的な接続部を備えた、ＶＣＳＥＬ３２のアレイ６０の概略的な断面図である。この図において、ＶＣＳＥＬスタンプ２４は、個々のＶＣＳＥＬメサを画定するために、（前面５２をシリコン基板に接合した後に）上部エピタキシャル層４４をエッチングすることによって、個々のＶＣＳＥＬ３２のアレイを製造するために使用される。このステップでは、個々のエミッタ領域が（例えば、横方向酸化による閉じ込め、又は陽子注入、又は従来技術において既知である他の技術によって）エッチングされ、ＶＣＳＥＬ３２へと処理される。ビア６４は、基礎を成すシリコンチップ３０における電気コンタクト６８に到達するために、残存するエピタキシャル層を貫通するエッチングによって形成される。この段階におけるエッチパターンは、アレイ内のＶＣＳＥＬの所望の密度及び電気的な駆動構成に応じる。各ＶＣＳＥＬは、２つの電気的な駆動コンタクトを必要とし、一方の駆動コンタクトは、前面（図４Ａに示した向きにおいてＶＣＳＥＬの下側の面）に設けられており、他方の駆動コンタクトは、背面に設けられている。以下において説明するように、これらの駆動コンタクトは、個別のものであってもよいし、複数のＶＣＳＥＬで共有されるものであってもよい。
【００２９】
この例においては、シリコンウェハ２６に接合される前に、金属層７２が、図２に示したエピタキシャル層の上において、ＶＣＳＥＬ構造の前面５２に亘り形成されている。接合後、この金属層７２は、ＶＣＳＥＬの前面と、シリコンウェハ上の制御回路との間の共通のコンタクトとして使用される。ＶＣＳＥＬ３２の前面における金属層７２は、例えば、コンタクト端子７０まで延在するビア６６をエッチングによって形成し、ビアを通って金属コンタクト７４を堆積させることによって、パターニングされたシリコンウェハの上部金属層における適切なコンタクト端子７０に接続される。コンタクト端子は、典型的には、アレイ内に接続部を形成することも可能であるにもかかわらず（ＶＣＳＥＬエミッタ自体に対して残される空間が少なくなるという犠牲を払って）、ＶＣＳＥＬアレイ６０の縁部周辺に配置される。
【００３０】
各ＶＣＳＥＬ３２の背面（図４Ａにおいては上を向いている）は、個々のドライバに、また場合によっては（例えば、図４Ｂに示されているような）シリコンチップ３０上の他の制御回路に、やはりシリコンウェハの外側金属層におけるコンタクト端子６８を介して接続される。この接続は、ＶＣＳＥＬ構造のエッチング後に、ＶＣＳＥＬの背面に亘り、金属トレース７８を堆積させることによって行われる。図４Ａに示した実施形態においては、シリコンウェハの上部パッシベーション層６２における金属コンタクト端子６８の位置に至るまで、各ＶＣＳＥＬに沿ってエピタキシャル層を貫通するようにエッチングすることによって、ビア６４が形成される。周囲のＶＣＳＥＬ及び金属層から絶縁するために、それらのビアの内側には、内部酸化物ライニング層７６を形成することができる。ビアの残存する内部には、続いて、ＶＣＳＥＬの背面とシリコン基板上の制御回路との間に延びる金属トレースを完成させるために金属が充填される。各ＶＣＳＥＬの背面とのこの個々のコンタクトによって、シリコンウェハ上の制御回路は、投影される放射線の任意の所望の時間的及び空間的なパターンに従って、ＶＣＳＥＬそれぞれを個別に制御することができる。
【００３１】
図４Ｂは、本発明の一実施形態に係る、スタンプ２４におけるＶＣＳＥＬ３２のアレイ及びチップ３０における制御回路の電気的な概略図である。この種の回路設計は、図４Ａに示した層及びコンタクトの構造を使用することによって実現することができる。ＶＣＳＥＬ照明器スタンプにおけるトレース７２及び７８がシリコンＣＭＯＳ制御チップにおけるコンタクト端子６８及び７０と接触するアノード接続点及びカソード接続点は、チップ間において、図中の水平な境界に沿った正方形として示されている。制御回路は、複数の電流ドライバ８０を有し、電流ドライバそれぞれは、（コマンドＡ、Ｂ、Ｃ、…が付されている）それぞれのスイッチを介して、それぞれのＶＣＳＥＬアノードを個別に制御する。全てのＶＣＳＥＬは、電流に関連する電圧降下を最小にするために、この場合には複数の接続点を介する接続によって、共通のカソードに接続される。
【００３２】
図５Ａ及び図５Ｂは、本発明の別の実施形態に係る、一体化された電気的な接続部を備えた、ＶＣＳＥＬ３２のアレイ８１，８３の概略的な断面図である。図４Ａの実施形態と同様に、図５Ａ及び図５Ｂの実施形態は、ＶＣＳＥＬスタンプがポリマー接着剤５４によってシリコンウェハ２６に接合されるプロセスにおける実施にも適している。図５Ａにおいては、各ＶＣＳＥＬ３２が、トレース７８によって形成された個別のアノードコンタクトを有し、その一方で、金属層７２によって形成された共通のカソードは、ＶＣＳＥＬメサの底面におけるコンタクト８２によって、ＶＣＳＥＬアレイの縁部周辺における金属層内の端子７０に接続されている。対比すると、図５Ｂにおいては、各ＶＣＳＥＬ３２が、正確な制御を容易にするために、トレース７８によって形成されたアノードコンタクトと共に、基礎を成す金属層内の局所的な端子８６との、自身の個別のカソードコンタクト８４を有している。
【００３３】
図６は、本発明の更に別の実施形態に係る、一体化された電気的なコネクションを備えた、ＶＣＳＥＬ３２のアレイ９０の概略的な断面図である。この場合、ＶＣＳＥＬスタンプ２４の前面５２は、シリコンウェハの上部表面におけるＳｉＯ２の層９２に接合され、酸化物接合プロセスによって、シリコンウェハ２６に接合される。電極コネクションは、図５Ｂに示したものである。接合は、従来技術において既知であるような、ＳｉＯ２−ＳｉＯ２コネクションによって実現される。このステップに続いて、電極が、ビアを介して、基礎を成すシリコンに至るまで形成される。ＳｉＯ２は絶縁体であるため、接続部のために金属を付加する前にパッシベーションのライナーは必要ないので、前述の実施形態におけるものよりもビアを容易に形成することができる。
【００３４】
図７Ａから図７Ｃは、ＶＣＳＥＬスタンプをシリコンウェハに取り付けるために金属−金属接合が使用される、本発明の更に他の実施形態に係る、一体化された電気的なコネクションを備えたＶＣＳＥＬ３２のアレイ１００，１０２，１０４の概略的な断面図である。図７Ｄから図７Ｆは、それぞれ、トレース７８によって包囲されている、ＶＣＳＥＬ３２の光学絞り１０８を示す、アレイ１００，１０２，１０４の概略的な上面図である。
【００３５】
金属−金属接合を目的として、ＶＣＳＥＬスタンプ２４がダイシングされて個別化される前に、垂直エミッタの前面５２に亘り、金属層１０６が堆積される。続いて、金属層１０６が、金属−金属接合で、シリコンウェハ２６上に堆積された相応の金属層に接合され、従って、ビア１１２を介して各ＶＣＳＥＬ３２の下面を、チップ３０の金属層内の個別のコンタクト１１０に接続する。例えば、金属層は銅を含有することができ、それらの銅層が、続いて、分子接合によって１つに結合される。この種の接合を実行するために、低い粗さ、粒子の低い密度、及び脱酸化に関する、金属表面の清浄及び前処理が行われる。続いて、表面が、加圧下にて、典型的には高温で１つに接合される。接合プロセスにおいて使用することができる機器は、多くのサプライヤによって提供されている。
【００３６】
図７Ａから図７Ｆの全ての実施形態においては、各ＶＣＳＥＬ３２が、個別の下部コンタクト１１０を有している。図７Ａ及び図７Ｄにおいては、トレース７８によって形成された上部コンタクトが、アレイ１００の縁部周辺の端子１１３に共通して接続されており、それに対し、図７Ｂ及び図７Ｅにおいては、アレイ１０２における各ＶＣＳＥＬ３２が、個別の上部コンタクト１１８を有している。図７Ｃ及び図７Ｆの実施形態においては、アレイ１０４における各ＶＣＳＥＬ３２が、自身の固有の上部コンタクト１１８を有しており、それに対し、下部コンタクトは、より良い効率のために、共通の共有プレート１１４に接続されている。絶縁境界１２０は、上部コンタクト１１８とプレート１１４を隔てる。
【００３７】
ＶＣＳＥＬスタンプとシリコンウェハとの間の接着及び分子接合の両方は、特に、シリコンウェハ上のＶＣＳＥＬスタンプの配置の制度が低い場合であっても、良好に許容される作業の利点を有している。ポリマー接着剤は、非平坦な接合表面に適合することもできる。代替的に、他の接合技術（図示せず）を使用することもできる。例えば、ＶＣＡＳＥＬスタンプにおける金属回路コンタクトを、シリコンウェハの上部表面において露出されており、かつウェハ上の制御回路に接続される銅ピラーに接合することができる。このアプローチは、ＶＣＳＥＬスタンプのより正確な配置を必要とするが、電気的な接続部を形成するために必要とされる後続のプロセスステップの低減又は省略に関しては有利である。
【００３８】
図８Ａ及び図８Ｂは、本発明の代替的な実施形態に係る、一体化された電気的な接続部を備えた、ＶＣＳＥＬ３２のアレイ１３０及び１３４の概略的な断面図である。これらの実施形態においては、共有コンタクト１３６，１３８が、ＶＣＳＥＬの事前に定義されたグループに取り付けられて、グループそれぞれを、制御回路によって一括制御できる。従って、隣接するＶＣＳＥＬは、共有アノードコンタクト１３６（図８Ａ）又は共有カソードコンタクト１３８（図８Ｂ）のいずれかを有している。このようにして電極を共有することによって、電気的なトレース及び制御回路によって占有されるチップの実際の面積を低減し、従ってＶＣＳＥＬアレイのピッチの低減を実現し、また単位面積当たりのＶＣＳＥＬのより高い密度を達成する。図８Ａ及び図８Ｂに示されている例は、ＶＣＳＥＬスタンプをシリコンウェハに接合するポリマー接着剤を想定しているが、それらの実施形態の原理を同様に、他のタイプの接合を使用して適用することができる。
【００３９】
図９Ａ及び図９Ｂは、本発明の実施形態に係る、シリコンウェハにおける制御回路に、隣接するＶＣＳＥＬのグループを取り付けるために使用される、共有電気コンタクト１４４，１５２を備えた、ＶＣＳＥＬ３２のアレイ１４０，１５０の概略的な上面図である。図９Ａにおいては、隣接するＶＣＳＥＬ３２の各ペア１４２が、コンタクト１４４を共有しており、それに対し、図９Ｂにおいては、隣接する４つのＶＣＳＥＬ３２が同一のコンタクト１５２を共有している。それらがアノードコンタクトであることを想定すると、これらの実施形態においては、ＶＣＳＥＬの前面表面上の金属カソード層を、シリコンウェハ上の相応の金属層に、例えば金属−金属接合によって接続することが可能であり、従って、特に小型の設計を達成することが可能である。
【００４０】
図１０は、本発明の一実施形態に係る、一体化されたマイクロレンズ１６０を備えた、ＶＣＳＥＬ３２の概略的な側面図である。そのようなマイクロレンズは、ＶＣＳＥＬがシリコンウェハ２６に接合された後にＶＣＳＥＬの背面上に形成され、またＶＣＳＥＬによって放射される放射線の視準の改善に関して有利である。マイクロレンズは、例えば、ＧａＡｓ等の透明な半導体材料から、又はポリマーから形成することができる。
【００４１】
ＶＣＳＥＬにマイクロレンズ構造を作成するためのＧａＡｓの使用は、２つの顕著な利点を有している。ＧａＡｓの屈折率は、マイクロレンズ構造に一般的に使用されるポリマー材料及びガラス材料の屈折率よりも高いので、ＧａＡｓマイクロレンズは、同様の寸法のポリマーレンズ又はガラスレンズよりも高い光出力を有することになる。更に、ＶＣＳＥＬエピタキシスタックにおける既存のＧａＡｓ層を、所望の形状を画定するためにＧａＡｓをエッチングすることによって、マイクロレンズを形成するために使用することができる。この種のエッチングを、例えば、転写プロセスによって実行することができ、この転写プロセスにおいては、ポリマーパターンがマイクロレンズの所望の形状でもって形成され、このパターンが適切なレジストを使用してウェハに適用され、また最終的には、パターンがドライエッチングによってＧａＡｓ層に転写される。
【００４２】
代替的に、マイクロレンズを、ポリマーレジスト材料を使用して、ＶＣＳＥＬの背面上にパターニングして形成することができる。この種のマイクロレンズは、典型的には、ＧａＡｓに比べて屈折率が低いことに起因して、より低い光出力を有することになるが、しかしながら従来技術において既知である技術を使用して比較的容易に製造することができる。
【００４３】
図１１Ａは、本発明の別の実施形態に係る、一体化されたプロジェクタ及び検出器アレイ１７０の概略的な側面図である。この場合、光学検出器１７６のアレイから成るイメージセンサチップ１７４は、ＶＣＳＥＬスタンプ２４に沿って、シリコン制御チップ１７２に接合される。従って、図１１Ａに示されている複合装置は、単一の基板上にプロジェクタ及びイメージセンサの両方を含む。この種の装置を、深度マッピングを目的として、構造化された光パターンの投影及び撮像等の種々の用途に効率的に使用することができる。
【００４４】
図１１Ｂ及び図１１Ｃは、本発明の代替的な実施形態に係る、一体化されたプロジェクタ及び検出器アレイ１８０，１９０の概略的な側面図である。これらの実施形態においては、ＣＭＯＳフォトダイオード等の光検出器１７６が、ＶＣＳＥＬスタンプ２４に接合される前に、制御回路と共にシリコンチップ１８２，１９２上に作製される。光検出器１７６の位置は、ＶＣＳＥＬスタンプのそれぞれの前面がシリコン基板に接合された後に、光検出器がチップ上のＶＣＳＥＬ３２に沿って配置されることになるように選択される。図１１Ｂにおいては、ＶＣＳＥＬスタンプ２４が取り付けられている領域に沿って、光検出器１７６のマトリクス１８４が、シリコンチップ１８２の専用の領域内に形成されている。それに対して、図１１Ｃにおいては、光検出器１７６が、ＶＣＳＥＬ３２の間に設けられている。
【００４５】
これらの実施形態においては、イメージセンサにおける場合のように、マトリクス状のジオメトリで、シリコン基板上に光検出器を配置することが可能である。更に、各チップから画像データを出力するために、読み出し回路（図示せず）が、シリコン基板上に形成され、光検出器に接続される。
【００４６】
図１２は、本発明の代替的な実施形態に係る、一体化されたプロジェクタ及び検出器アレイ１９０の概略的な断面図である。この図は、図１１Ｃに図示したアーキテクチャの考えられる一実現形態の詳細を示す。光検出器１７６は、その後にＶＣＳＥＬ３２が固定される位置の間にある位置において、シリコン基板の上部表面に作製されるフォトダイオードの形態を有している。
【００４７】
マイクロレンズ１９４を、図１２に示されているように、集光効率を改良するために、光検出器の位置に亘り形成することができる。これらのマイクロレンズを、チップに亘り堆積されたポリマー層から形成することができるか、又はそれらのマイクロレンズを、上記において説明したやり方で、ＶＣＳＥＬ間に残存するＧａＡｓをエッチングすることによって形成することができる。任意選択的に、付加的なマイクロレンズを、例えば図１０に示したように、ＶＣＳＥＬに亘り形成することができる。
【００４８】
図１３Ａ及び図１３Ｂは、本発明の一実施形態に係る、一体化されたＶＣＳＥＬアレイ２００及び半導体基板２０２上に作製された制御回路をそれぞれ示す概略的な断面図及び上面図である。シリコンウェハ上にＣＭＯＳ制御回路を作製する際に、隣接するチップ３０の境界間に「ソーイング路」２０６が残され、ボンディングパッド２０４が、各チップの縁部周辺に堆積される。ＶＣＳＥＬスタンプ２４が、上記において説明したように、ＣＭＯＳ制御回路に接合及び接続された後に、シリコン基板２０２は、続いて、それらのソーイング路に沿ってダイシングされて、個別のチップ３０となる。既に説明したように、この実施形態における各チップは、ＶＣＳＥＬ３２のアレイ及びＶＣＳＥＬに接続される制御回路を含む。ボンディングパッド２０４は、チップ３０を、そのチップが設置される一体化された装置におけるパッケージリード又は他のコンポーネントに接続するために使用される。
【００４９】
上述の実施形態は例として挙げられており、本発明は、上記において具体的に図示及び説明したものに限定されないことが理解されるであろう。むしろ、本発明の範囲は、上記において説明した様々な特徴の組み合わせ及び部分的組み合わせの両方、並びに当業者であれば前述の説明を読むことによって想到するであろう、従来技術に開示されていないそれらの変型及び修正を含む。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【手続補正書】
【提出日】令和1年7月10日(2019.7.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＩＩＩ−Ｖ族半導体基板上に、第１の分布ブラッグ格子（ＤＢＲ）を画定する層の第１のセットと、前記第１のＤＢＲ上に堆積された量子井戸（ＱＷ）層と、前記ＱＷ層の上に堆積され、第２のＤＢＲを画定する層の第２のセットと、を含む複数のエピタキシャル層を堆積することと、
その上に前記複数のエピタキシャル層が堆積された前記ＩＩＩ−Ｖ族半導体基板を、スタンプにダイシングすることと、
シリコン基板上に垂直共振器面発光レーザ（ＶＣＳＥＬｓ）のアレイのための制御回路を作製することと、
前記スタンプのそれぞれの前面を前記制御回路に位置合わせして前記シリコン基板のそれぞれの位置において位置合わせ及び接合することと、
前記それぞれの前面を接合した後に、前記ＩＩＩ−Ｖ族半導体基板を、前記スタンプのそれぞれの背面から薄くすることと、
前記ＩＩＩ−Ｖ族半導体基板を薄くした後に、前記エピタキシャル層をエッチングして個々のエミッタ領域を画定し、前記エミッタ領域を処理してＶＣＳＥＬｓを作成することと、
前記ＶＣＳＥＬｓを作成するためのエミッタ領域のエッチング及び処理をした後に、前記ＶＣＳＥＬｓを前記制御回路に接続するために、金属トレースを前記ＶＣＳＥＬｓのそれぞれの背面に亘り堆積させることと、
を含む、製造方法。
【請求項２】
前記それぞれの前面を接合することは、前記スタンプの前記前面と前記シリコン基板との間にポリマー接着剤を塗布することを含む、請求項１に記載の方法。
【請求項３】
前記複数のエピタキシャル層を堆積することは、前記エピタキシャル層の前記前面に亘り金属層を堆積させることを含み、前記金属層は、前記ＶＣＳＥＬｓの前記前面と前記制御回路との間の第１のコンタクトとして使用され、前記金属トレースは、前記制御回路と前記ＶＣＳＥＬｓの前記背面との間の第２のコンタクトとして使用される、請求項１に記載の方法。
【請求項４】
前記複数のエピタキシャル層を堆積することは、前記エピタキシャル層の前記前面に亘り金属層を堆積させることを含み、前記それぞれの前面を接合することは、前記スタンプの前記前面における前記金属層を、前記シリコン基板上に堆積された別の金属層に、金属−金属接合で接合することを含む、請求項１に記載の方法。
【請求項５】
前記それぞれの前面を接合することは、前記スタンプの前記前面と前記シリコン基板との間に酸化物接合部を形成することを含む、請求項１に記載の方法。
【請求項６】
前記金属トレースを堆積させることは、個々のコンタクトを前記ＶＣＳＥＬｓに取り付けて、前記ＶＣＳＥＬｓのそれぞれを前記制御回路によって個別に制御できるようにすることを含む、請求項１から５のいずれか一項に記載の方法。
【請求項７】
前記金属トレースを堆積させることは、それぞれの共有コンタクトを前記ＶＣＳＥＬｓの事前に定義されたグループに取り付けて、前記グループそれぞれを前記制御回路によって一括制御できるようにすることを含む、請求項１から５のいずれか一項に記載の方法。
【請求項８】
前記堆積された金属トレースの少なくとも一部は、前記ＶＣＳＥＬｓの前記背面と前記シリコン基板上の前記制御回路との間に延在する、請求項１から５のいずれか一項に記載の方法。
【請求項９】
前記金属トレースを堆積させた後に、前記シリコン基板をダイシングして、前記ＶＣＳＥＬｓのうちの１つ以上と、前記ＶＣＳＥＬｓのうちの前記１つ以上に接続されている前記制御回路とをそれぞれが含む複数のチップを形成することを含む、請求項１から５のいずれか一項に記載の方法。
【請求項１０】
前記シリコン基板上に光検出器を、前記ＶＣＳＥＬｓの前記それぞれの前面を前記シリコン基板に接合した後に前記光検出器が前記チップ上の前記ＶＣＳＥＬｓに沿って配置されるように選択された位置に作製することを含む、請求項９に記載の方法。
【請求項１１】
前記光検出器を作製することは、前記光検出器を前記シリコン基板上にマトリクス状のジオメトリで配置することと、各チップから画像データを出力するように、前記光検出器に接続された読み出し回路を前記シリコン基板上に形成することと、を含む、請求項１０に記載の方法。
【請求項１２】
前記ＶＣＳＥＬｓの前記背面にマイクロレンズを形成することを含む、請求項１から５のいずれか一項に記載の方法。
【請求項１３】
シリコン基板と、
前記シリコン基板上に作製された垂直共振器面発光レーザ（ＶＣＳＥＬｓ）のアレイのための制御回路と、
第１の分布ブラッグ格子（ＤＢＲ）を画定する層の第１のセットと、前記第１のＤＢＲ上に堆積された量子井戸（ＱＷ）層と、前記ＱＷ層の上に堆積され、第２のＤＢＲを画定する層の第２のセットと、を含む複数のエピタキシャル層を含むＩＩＩ−Ｖ族半導体基板からダイシングされた複数のスタンプであって、前記制御回路に位置合わせされて前記シリコン基板のそれぞれの位置に接合されたそれぞれの前面を有しており、そのそれぞれの背面を介して放射線を放出するように構成されている前記ＶＣＳＥＬｓを作成するために、前記シリコン基板に接合された後に、前記スタンプの前記ＩＩＩ−Ｖ族半導体基板が薄くされ、かつ前記スタンプの前記エピタキシャル層が個々のエミッタ領域を画定するためにエッチングされ、かつ処理された、スタンプと、
前記ＶＣＳＥＬｓのそれぞれの背面に亘り堆積されており、かつ前記ＶＣＳＥＬｓを前記制御回路に接続する金属トレースと、を備える、光電子デバイスのアレイ。
【請求項１４】
前記金属トレースは、前記ＶＣＳＥＬｓとの個々のコンタクトとして構成されていて、前記ＶＣＳＥＬｓのそれぞれを前記制御回路によって個別に制御できる、請求項１３に記載のデバイスのアレイ。
【請求項１５】
前記金属トレースは共有コンタクトとして構成されており、前記共有コンタクトは、前記ＶＣＳＥＬｓのそれぞれのグループに取り付けられていて、前記グループそれぞれを前記制御回路によって一括制御できる、請求項１３に記載のデバイスのアレイ。
【請求項１６】
前記シリコン基板上に作製された光検出器であって、前記スタンプの前記それぞれの前面を前記シリコン基板に接合した後に前記光検出器が前記スタンプに沿って配置されるように選択された位置に作製されている光検出器を備える、請求項１３に記載のデバイスのアレイ。
【国際調査報告】
2019530234.tif 000028
2019530234.tif 000029
2019530234.tif 000030