(57)【要約】【課題】  ゲートエッジ部でのリーク電流を抑制することができる半導体装置の製造方法を得る。【解決手段】  半導体基板上に、トンネル膜、フローティングゲート、層間絶縁膜及びコントロールゲートを順番に成膜する工程と、コントロールゲート、層間絶縁膜、フローティングゲートをエッチングによりパターニングし、トンネル膜の残膜が残るようにするエッチング工程と、トンネル膜の残膜を通して不純物を半導体基板にイオン注入するイオン注入工程と、イオン注入工程の後に、トンネル膜の残膜を除去する除去工程と、除去工程の後に、熱酸化によりフローティングゲートの側壁に保護膜を形成する工程とを有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、トンネル膜、フローティングゲート、層間絶縁膜及びコントロールゲートを順番に成膜する工程と、
前記コントロールゲート、前記層間絶縁膜、前記フローティングゲートをエッチングによりパターニングし、前記トンネル膜の残膜が残るようにするエッチング工程と、
前記トンネル膜の残膜を通して前記半導体基板に不純物をイオン注入するイオン注入工程と、
前記イオン注入工程の後に、前記トンネル膜の残膜を除去する除去工程と、
前記除去工程の後に、熱酸化により前記フローティングゲートの側壁に保護膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記エッチング工程において異方性ドライエッチングを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチング工程においてウエットエッチングを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記エッチング工程において異方性ドライエッチングとウエットエッチングの複合プロセスを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体基板上に、トンネル膜、フローティングゲート、層間絶縁膜及びコントロールゲートを順番に成膜する工程と、
前記コントロールゲート、前記層間絶縁膜、前記フローティングゲートをエッチングによりパターニングし、前記トンネル膜を残膜が残らないように除去するエッチング工程と、
前記半導体基板に不純物をイオン注入するイオン注入工程と、
前記イオン注入工程の後に、熱酸化により前記フローティングゲートの側壁に保護膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティングゲート（Floating Gate）を備えたフラッシュメモリの製造方法に関するものである。
【背景技術】
【０００２】
従来のフラッシュメモリの製造方法について以下に説明する（例えば、特許文献１参照）。まず、素子分離領域を形成し、セルトランジスタのゲートパターンを形成する。次に、トンネル膜をエッチングし、その残膜を通してソース・ドレイン拡散層に不純物をイオン注入する。そして、熱酸化（側壁酸化）によりフローティングゲート側壁に保護膜を形成する。また、熱酸化時の熱処理によりソース・ドレイン拡散層に注入した不純物を活性化する。
【０００３】
【特許文献１】特開平９−５５４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ソース・ドレインヘのイオン注入により、トンネル膜の残膜にも不純物が注入され、トラップ準位が発生する。このトラップ準位は熱酸化時の熱処理でも十分に回復しない。従来の製造方法ではトンネル膜残膜をそのまま残していたため、フローティングゲート中に蓄積された電子がゲートエッジ部からトラップ準位を介して半導体基板中にリークし、蓄積したデータが揮発しやすくなるという問題があった。特に、微細化に伴い熱酸化の熱処理量・酸化量を増やすことが困難になってきており、残存トラップの問題がより顕在化してきている。  
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は、ゲートエッジ部でのリーク電流を抑制することができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の製造方法は、半導体基板上に、トンネル膜、フローティングゲート、層間絶縁膜及びコントロールゲートを順番に成膜する工程と、コントロールゲート、層間絶縁膜、フローティングゲートをエッチングによりパターニングし、トンネル膜の残膜が残るようにするエッチング工程と、トンネル膜の残膜を通して不純物を半導体基板にイオン注入するイオン注入工程と、イオン注入工程の後に、トンネル膜の残膜を除去する除去工程と、除去工程の後に、熱酸化によりフローティングゲートの側壁に保護膜を形成する工程とを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００７】
本発明により、ゲートエッジ部でのリーク電流を抑制することができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
本発明の実施の形態１に係る半導体装置の製造方法について図１を用いて説明する。
【０００９】
まず、LOCOS（LOCal Oxidation of Silicon）技術やSTI（Shallow Trench Isoration）技術等により素子分離領域を形成する（不図示）。そして、図１（ａ）に示すように、シリコンからなる半導体基板１１上に、トンネル膜１２、フローティングゲート１３、層間絶縁膜１４、コントロールゲート１５を順番に成膜し、公知のドライエッチング技術を用いてこれらの膜をパターニングして積層電極構造を形成する。この際、トンネル膜１２は完全には除去せずに残膜を残す。
【００１０】
次に、図１（ｂ）に示すように、トンネル膜１２の残膜を通して、砒素（Ａｓ）、ボロン（Ｂ）、リン（Ｐ）等の不純物を半導体基板１１にイオン注入する。その後、図１（ｃ）に示すように、不純物が注入されたトンネル膜１２の残膜を除去する。
【００１１】
次に、図１（ｄ）に示すように、ＦＡ（Furnace Anneal）、ＲＴＰ（Rapid Themal Prooess）又はＩＳＳＧ（In-Situ Steam Generation）プロセス等の熱酸化により、フローティングゲート１３側壁に高晶質酸化膜からなる保護膜１６を形成する。また、熱酸化時の熱処理により半導体基板１１に注入した不純物を活性化してソース・ドレイン領域１７を形成する。
【００１２】
以上説明したように、実施の形態１に係る半導体装置の製造方法では、イオン注入後にトンネル膜残膜を除去し、その後に熱酸化を行う。即ち、イオン注入によりトラップ準位が生成されたトンネル膜残膜を除去した後に、熱酸化を行う。これにより、トンネル膜残膜のトラップ準位を介したゲートエッジ部でのリーク電流を抑制することができ、良好なデータ保持特性を持つフラッシュメモリを製造することができる。
【００１３】
特に、熱酸化にＩＳＳＧプロセスを導入した場合、高温短時間熱処理で高品質の酸化膜が形成可能であり、ゲートバーズビーク成長を抑制し、高精度に制御することができるので、130nm以下の微細化プロセスでは高い性能と品質を両立させることができる。
【００１４】
実施の形態２．
実施の形態２では、実施の形態１のトンネル膜残膜除去において異方性ドライエッチプロセスを用いる。これにより、図２に示すように、フローティングゲートとトンネル膜の界面及びフローティングゲートと層間絶縁膜の界面でサイドエッチが発生しない。熱酸化時のゲートバーズビーク成長を抑えることができ、ゲートバーズビーク厚膜化によるセルの電流駆動能力低下を抑えることができる。
【００１５】
また、熱酸化時のゲートバーズビークはフローティングゲート側面を基点に酸化量に依存して成長することになり、数nm〜数１０nmレベルで調整できるため、ゲートエッジ部のトンネル膜をゲートバーズビークの分厚膜化することでゲートエッジ部でのトンネル膜を通過するリーク電流量を抑制することができ、良好なデータ保持特性を持つフラッシュメモリを製造することができる。
【００１６】
特に、熱酸化にＩＳＳＧプロセスを適用した場合には、ゲートバーズビークの浸入深さが浅いため、上記電流駆動能力の低下抑制効果が大きい。
【００１７】
実施の形態３．
実施の形態３では、実施の形態１のトンネル膜残膜除去においてウェットエッチプロセスを用いる。これにより、図３に示すように、フローティングゲートとトンネル膜の界面及びフローティングゲートと層間絶縁膜の界面でサイドエッチが発生する。
【００１８】
このため、熱酸化時のゲートバーズビークはフローティングゲート側面から奥に入り露出された半導体基板表面、フローティングゲート下面、フローティングゲート上面、コントロールゲート下面を基点に成長する。従って、フローティングゲートエッジ部でのゲートバーズビーク量を非常に大きくできるため、ゲートエッジ部でのトンネル膜を通過するリーク電流量を抑制することができ、良好なデータ保持特性を持つフラッシュメモリを製造することができる。
【００１９】
なお、ゲートバーズビークによるトンネル膜の厚膜化により、ゲートエッジ近傍での電流駆動能力は低下するが、より高信頼性を求める場合には選択肢となり得る。
【００２０】
実施の形態４．
実施の形態４では、実施の形態１のトンネル膜残膜除去において、異方性ドライエッチングとウエットエッチングの複合プロセスを用いる。これにより、フローティングゲート側面からのゲートバーズビーク入り込み量を制御することができるため、所望のトランジスタ性能を得ることができる。即ち、高信頼性化に必要なゲートエッジ部のトンネル膜厚とゲートバーズビークの入り込み量によるセルトランジスタ特性変動をコントロールして、所望の動作ポイントに設定することができる。特に、高温・高速酸化のＩＳＳＧプロセスを熱酸化に適用した場合、より精度良くゲートバーズビークを制御することができる。
【００２１】
実施の形態５．
実施の形態５では、トンネル膜を残膜が残らないように除去した後に、全部又は一部のイオン注入を行い、その後に熱酸化を行う。その他の工程は実施の形態１〜４と同様である。
【００２２】
これにより、半導体基板中にイオン注入された不純物が、トンネル膜残膜除去工程において除去されることが無く、必要な高濃度のまま残存するため、低抵抗のソース・ドレイン拡散層を得ることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図３】本発明の実施の形態３に係る半導体装置を示す断面図である。
【符号の説明】
【００２４】
１１  半導体基板
１２  トンネル膜
１３  フローティングゲート
１４  層間絶縁膜
１５  コントロールゲート
１６  保護膜
１７  ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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