(57)【要約】【課題】  ヘテロ接合バイポーラトランジスタにおいて、信頼性が高く、低コストのトランジスタを提供する。【解決手段】  基板と、前記基板上に形成された第１導電型のコレクタ領域と、前記コレクタ領域上に形成された第２導電型のベース領域と、前記ベース領域上に形成された第１導電型のエミッタ領域と、を有するヘテロ接合バイポーラトランジスタであって、前記エミッタ領域が、Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＡｓ（０≦ｘ≦１、０≦ｙ≦１）からなるアンドープ層と、前記アンドープ層の表面の一部にメサ状に形成され前記アンドープ層と格子整合する材料からなり前記アンドープ層よりも第１導電型不純物濃度が高い第１導電型のメサ構造部と、を有し、前記メサ構造部の側面と、前記アンドープ層の前記表面のうちの前記メサ構造部を囲む領域と、が金属保護層により覆われ、前記金属保護層が、前記アンドープ層とショットキー接合を形成し、真空蒸着により形成可能な材料からなることを特徴とするヘテロ接合バイポーラトランジスタを提供する。【選択図】  図１
2006294700.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板上に形成された第１導電型のコレクタ領域と、前記コレクタ領域上に形成された第２導電型のベース領域と、前記ベース領域上に形成された第１導電型のエミッタ領域と、を有するヘテロ接合バイポーラトランジスタであって、
前記エミッタ領域が、
Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＡｓ（０≦ｘ≦１、０≦ｙ≦１）からなるアンドープ層と、
前記アンドープ層の表面の一部にメサ状に形成され前記アンドープ層と格子整合する材料からなる第１導電型のメサ構造部と、を有し、
前記アンドープ層の第１導電型不純物濃度が前記メサ構造部の第１導電型不純物濃度よりも低いかまたは０であり、
前記メサ構造部の側面と前記アンドープ層の前記表面とが連続的な金属保護層により覆われ、
前記金属保護層が、前記アンドープ層とショットキー接合を形成し、真空蒸着により形成可能な材料からなることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
前記金属保護層が、モリブデンまたはチタンからなることを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
【請求項３】
前記金属保護層がパッシベーション膜によって覆われていることを特徴とする請求項１または請求項２記載のヘテロ接合バイポーラトランジスタ。
【請求項４】
前記半導体基板がＩｎＰ基板であり、
前記メサ構造部がＩｎＰからなるエミッタ層を有することを特徴とする請求項１または請求項２記載のヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合バイポーラトランジスタに関する。
【背景技術】
【０００２】
通信システムの高速化・大容量化が叫ばれている昨今、ＧａＡｓ、ＩｎＰ等のIII−Ｖ族化合物半導体を用いた電子デバイスの開発が求められている。これら化合物半導体を用いたデバイスにはＭＥＳＦＥＴ、ＨＥＭＴなどがあるが、その中でもヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、その高速性能に加え、高耐圧・低消費電力・集積性等の優れた性能を持つ電子デバイスとして期待されている。このＨＢＴを構成する材料としては、ＧａＡｓに格子整合する材料系(ＧａＡｓ系と呼ぶ)の材料や、ＩｎＰに格子整合する材料系(簡単の為ＩｎＰ系と呼ぶ)の材料が用いられている。このうち、ＩｎＰ系材料は、ＧａＡｓ系材料と比較して、さらなる高速性が期待できる。また、ＩｎＰ系材料は、高い熱伝導率を有することから、熱に対する信頼性を高くすることも期待されている。特に、その速度が４０Ｇｂｐｓ以上に及ぶ光通信システムにおいては、ＩｎＰ系の材料を利用したデバイスが有効であり、レーザードライバーなど高耐圧が要求されるデバイスには、ＩｎＰ系ＨＢＴが必要であるとされている。また、ＧａＡｓ系材料にも、ＩｎＰ系材料よりコストが安いという利点がある。
【０００３】
上記のＩｎＰを用いたＨＢＴおよびＧａＡｓ等の他の化合物半導体を用いたＨＢＴの製造においては、化合物半導体の界面準位がＳｉよりも多いため、半導体素子表面のパッシベーション膜の形成が必須の工程となっている。この膜は、界面準位のパッシベーションと同時に、酸化や水分によるダメージから半導体を保護するという重要な役目を持っている。このパッシベーション膜には、ＳｉＯ２やＳｉＮｘなどが用いられるのが一般的である。このＳｉＯ２膜やＳｉＮｘ膜は、一般的に、化学気相堆積法（ＣＶＤ法）を利用してデバイス上に形成される。このＣＶＤ法は、プラズマを使用したものなど様々な方法に分類できるが、現在汎用されている方法は、２５０℃以上に昇温したチャンバーの中で発生する化学反応を利用する方法である。
【０００４】
図１２は、従来のＩｎＰ系ＨＢＴを示す図である。Feドープ半絶縁性ＩｎＰ基板２００上には、厚さ３００ｎｍでキャリア濃度２Ｅ１９（cm−３）のn型ＩｎＧａＡｓサブコレクタ層２１１、厚さ２０ｎｍでキャリア濃度５Ｅ１８（cm−３）のn型ＩｎＰ層２１２、厚さ３５０ｎｍでキャリア濃度１Ｅ１６（cm−３）のn型ＩｎＰコレクタ層２１３、厚さ５０ｎｍのＩｎＧａＡｌＡｓ層２１４、が順次形成されている。ここで、ＩｎＧａＡｌＡｓ層２１４は、ドーパントを用いずに形成され、Ｉｎ組成が層内において０．５３と一定で、Ｇａ組成とＡｌ組成が図中下側から上側に向けて、それぞれ、０．２８から０．４７へ、０．１９から０へ、線形的に変化する。これらの層２１１〜２１４は、コレクタ領域となる。このコレクタ領域２１１〜２１４上には、厚さ５０ｎｍでキャリア濃度が３Ｅ１９（cm−３）のp型ＩｎＧａＡｓからなるベース層２２１が形成されている。このベース層２２１上には、厚さ５０ｎｍでキャリア濃度３Ｅ１７（cm−３）のn型ＩｎＰエミッタ層２３１、厚さ５０ｎｍでキャリア濃度５Ｅ１８（cm−３）のn型ＩｎＰ層２３２、厚さ２００ｎｍでキャリア濃度２Ｅ１９（cm−３）のｎ型ＩｎＧａＡｓエミッタコンタクト層２３３、が順次形成されている。これらの層２３１〜２３３は、エミッタ領域となる。このエミッタ領域２３１〜２３３は、図１１に示すように、メサ状にエッチングされている。このエミッタ領域２３１〜２３３のエミッタコンタクト層２３３上には、Ｔｉ／Ｐｔ／Ａｕよりなるエミッタメタル２３０が形成される。また、ベース層２２１上には、Ｔｉ／Ｐｔ／Ａｕよりなるベースメタル２２０が形成される。また、サブコレクタ層２１１上には、Ｔｉ／Ｐｔ／Ａｕよりなるコレクタメタル２１０が形成される。以上の半導体層およびメタルを有する素子は、ＳｉＮｘ膜（パッシベーション膜）２４０により覆われている。また、このＳｉＮｘ膜２４０は、ポリイミド２５０により覆われている。
【０００５】
上記のコレクタ領域２１１〜２１４、ベース領域２２１、およびエミッタ領域２３１〜２３３は、ＩｎＰ基板２００上に、有機金属化学気相成長法(MOCVD法)を用いて、エピタキシャル成長される。また、メサ状のエミッタ領域２３１〜２３３は、Ｈ３ＰＯ４、Ｈ２Ｏ２、Ｈ２Ｏの混合液や、ＨＣｌとＨ２Ｏの混合液をエッチャントとして、形成される。また、素子を覆うＳｉＮｘ膜２４０は、プラズマＣＶＤ法を用いて３００℃にて堆積される。このプラズマＣＶＤ法は、ＳｉＮｘ膜２４０の堆積方法として汎用されており、この方法により低コストでＳｉＮｘ膜２４０が形成される。
【０００６】
上述のように、化合物半導体を用いたＨＢＴでは、パッシベーション膜の形成が必須の工程となっている。
【０００７】
しかし、従来のＨＢＴでは、このパッシベーション膜を形成する際の高温やプラズマなどが化合物半導体の表面に悪影響を与え、トランジスタの信頼性を低下させてしまうという問題があった。特に図１２に示すようなＩｎＰ系材料を利用したＨＢＴでは、パッシベーション膜２４０の堆積の際に生じる熱やプラズマによってＰ原子が半導体表面から離脱して結晶表面に欠陥を生み、電流利得やベース・コレクタダイオードの逆方向耐圧劣化などのデバイス特性が劣化するという問題があった。より具体的には、図１２のデバイスでは、ＳｉＮｘ膜２４０をプラズマＣＶＤ法により堆積する際、エミッタメサ２３１〜２３３の側面に露出しているｎ型ＩｎＰエミッタ層２３１の側面で、プラズマによってＰが表面から離脱して結晶表面に欠陥が生じる。そして、この欠陥により生じる準位によってトランジスタの電流利得が低下する。また、プラズマよる欠陥により、ベース・コレクタダイオード耐圧が劣化する。
【０００８】
このように、ＩｎＰ系のＨＢＴには、パッシベーション膜の形成によりトランジスタの信頼が低下するという問題があった。また、ＧａＡｓ系のＨＢＴにも、同様に、Ａｓが表面から離脱し、トランジスタの信頼性がやや低下するという問題があった。これらの問題は、ＩｎＰ系材料やＧａＡｓ系材料などの化合物半導体が、Ｓｉに比べ、熱劣化しやすいことに起因する。
【０００９】
もっとも、上記のようにパッシベーション膜を形成する際に化合物半導体の表面に欠陥が生じることは、仕方がないことであると考えられていた。なぜなら、パッシベーション膜を低温で形成することは極めて困難であるし、パッシベーション膜の形成を従来と異なる方法で行えばコストが極めて高くなってしまうからである。また、化合物半導体の表面とパッシベーション膜との間に別の保護層を設けようとしても、適当な材料がないと考えられていたからである。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、Ｐ（リン）やＡｓ（ヒ素）を含む化合物半導体からなるヘテロ接合バイポーラトランジスタにおいて、信頼性が高く、低コストのトランジスタを提供することである。
【課題を解決するための手段】
【００１１】
本発明の実施の形態のヘテロ接合バイポーラトランジスタは、基板と、前記基板上に形成された第１導電型のコレクタ領域と、前記コレクタ領域上に形成された第２導電型のベース領域と、前記ベース領域上に形成された第１導電型のエミッタ領域と、を有するヘテロ接合バイポーラトランジスタであって、前記エミッタ領域が、Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＡｓ（０≦ｘ≦１、０≦ｙ≦１）からなるアンドープ層と、前記アンドープ層の表面の一部にメサ状に形成され前記アンドープ層と格子整合する材料からなり前記アンドープ層よりも第１導電型不純物濃度が高い第１導電型のメサ構造部と、を有し、前記メサ構造部の側面と、前記アンドープ層の前記表面のうちの前記メサ構造部を囲む領域と、が金属保護層により覆われ、前記金属保護層が、前記アンドープ層とショットキー接合を形成し、真空蒸着により形成可能な材料からなることを特徴とする。  
ここで、格子整合する材料とは、格子不整合が１％以下の材料を意味するものとする。
【発明の効果】
【００１２】
本発明によれば、ヘテロ接合バイポーラトランジスタにおいて、信頼性が高く、低コストのトランジスタを提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照にしつつ、本発明の実施の形態のバイポーラトランジスタについて説明する。本実施形態のバイポーラトランジスタの特徴の１つは、例えば図１に示すように、ＩｎＰ系ＨＢＴにおいて、エミッタ領域１３１〜１３５が、アンドープ型ＩｎＧａＡｓ層１３２と、このアンドープ型ＩｎＧａＡｓ層１３２の表面の一部に形成されたエミッタメサ（メサ構造部）１３６と、を有し、このエミッタメサ１３６の側面がＭｏ（モリブデン）保護層１３８によって覆われている点である。このトランジスタでは、Ｍｏ保護層１３８の耐熱性が良好なので、ＳｉＮｘ膜１４０を形成する際にエミッタメサ１３６の側面の結晶が劣化せず、信頼性を高くすることができる。また、Ｍｏ保護層１３８とアンドープ型ＩｎＧａＡｓ層１３２とがショットキー接合を形成するので、導電性を有するＭｏを保護層に用いたにもかかわらずこの保護層による短絡が起きず、電気特性が劣化しない。以下では、２つの実施の形態について説明する。
【００１４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態のヘテロ接合バイポーラトランジスタを示す断面図である。Ｆｅドープ半絶縁性ＩｎＰ基板１００上には、厚さ３００ｎｍでキャリア濃度２Ｅ１９（cm−３）のｎ型ＩｎＧａＡｓサブコレクタ層１１１、厚さ２０ｎｍでキャリア濃度５Ｅ１８（cm−３）のｎ型ＩｎＰ層１１２、厚さ３５０ｎｍでキャリア濃度１Ｅ１６（cm−３）のｎ型ＩｎＰコレクタ層１１３、厚さ５０ｎｍのＩｎＧａＡｌＡｓ層１１４、が順次形成されている。ここで、ＩｎＧａＡｌＡｓ層１１４は、ドーパントを用いずに形成され、Ｉｎ組成が層内において０．５３と一定で、Ｇａ組成とＡｌ組成が図中下側から上側に向けて、それぞれ、０．２８から０．４７へ、０．１９から０へ線形的に変化する。これらの層１１１〜１１４は、コレクタ領域となる。このコレクタ領域１１１〜１１４上には、厚さ５０ｎｍでキャリア濃度が３Ｅ１９（cm−３）のp型ＩｎＧａＡｓからなるベース層（ベース領域）１２１が形成されている。このp型ＩｎＧａＡｓベース層１２１上には、厚さ１８ｎｍでキャリア濃度３Ｅ１７（cm−３）のｎ型ＩｎＰ第１エミッタ層１３１、ドーパントを用いずに形成された厚さ７ｎｍのアンドープ型ＩｎＧａＡｓ層１３２、厚さ５０ｎｍでキャリア濃度３Ｅ１７（cm−３）のｎ型ＩｎＰ第２エミッタ層１３３、厚さ５０ｎｍでキャリア濃度５Ｅ１８（cm−３）のn型ＩｎＰエミッタコンタクト層１３４、厚さ１００ｎｍでキャリア濃度２Ｅ１９（cm−３）のｎ型ＩｎＧａＡｓエミッタコンタクト層１３５、が順次形成されている。これらの層１３１〜１３５は、エミッタ領域となる。このエミッタ領域１３１〜１３５は、アンドープ型ＩｎＧａＡｓ層１３２と、このアンドープ層１３２の表面の一部にメサ状に形成されこのアンドープ層１３２と格子整合する材料からなりこのアンドープ層よりもｎ型不純物濃度が高いｎ型のエミッタメサ１３６と、を有する構造になっている。ここで、格子整合する材料とは、格子不整合が１％以下の材料である。格子不整合が１％以下であれば、結晶成長が容易で、結晶性が良い結晶が形成される。
【００１５】
この図１のトランジスタの特徴の１つは、上記のエミッタメサ１３６の側面と、アンドープ層１３２の表面のうちのエミッタメサ１３６を囲む領域と、にＭｏ（モリブデン）保護層１３８が形成されている点である。このＭｏ保護層１３８は、後述のように、アンドープ層１３２とショットキー接合を形成し、真空蒸着により形成可能である。また、アンドープ層１３２は、ドーパントを用いずに形成された層であり、完全な真性半導体には限定されず、ｎ型不純物の拡散等により弱いｎ型を示す層も含む。ただし、アンドープ層１３２のｎ型不純物濃度は、エミッタメサ１３６のｎ型不純物濃度よりも低い。
【００１６】
上記のエミッタ層１３１〜１３５のエミッタコンタクト層１３５上には、Ｔｉ／Ｐｔ／Ａｕよりなるエミッタメタル１３０が形成される。また、ベース層１２１上には、Ｔｉ／Ｐｔ／Ａｕよりなるベースメタル１２０が形成される。また、サブコレクタ層１１１上には、Ｔｉ／Ｐｔ／Ａｕよりなるコレクタメタル１３０が形成される。以上の半導体層およびメタルを有する素子は、ＳｉＮｘ膜（パッシベーション膜）１４０により覆われている。また、このＳｉＮｘ膜１４０は、ポリイミド１５０により覆われている。
【００１７】
この図１のトランジスタは、ｎ型のコレクタ領域１１１〜１１４と、ｐ型のベース領域１２１と、ｎ型のエミッタ領域１３１〜１３５と、を有するｎｐｎ型のヘテロ接合バイポーラトランジスタである。このトランジスタは、通常のバイポーラトランジスタと同様に、コレクタメタル１１０、ベースメタル１２０およびエミッタメタル１３０に電圧を印加して使用される。
【００１８】
次に、図１のトランジスタの製造方法について、図２〜図１０を参照にして説明する。この製造方法の特徴の１つは、図５に示すＭｏ保護層１３８を、真空蒸着により形成した点である。この真空蒸着は、基板温度約３０℃の低い温度で行うことができるので、メサ構造部１３６の半導体表面が高温により劣化することを防止できる。なお、図２〜図９では、図１のＩｎＰ基板１００を省略して示している。
【００１９】
（１）まず、図２に示すように、ＩｎＰ基板１００（図１参照）上に、有機金属化学気相成長法（ＭＯＣＶＤ法）を用いて、ｎ型ＩｎＧａＡｓサブコレクタ層１１１、ｎ型ＩｎＰ層１１２、ｎ型ＩｎＰコレクタ層１１３、ＩｎＧａＡｌＡｓ層２１４、p型ＩｎＧａＡｓベース層１２１、ｎ型ＩｎＰ第１エミッタ層１３１、アンドープ型ＩｎＧａＡｓ層１３２、ｎ型ＩｎＰ第２エミッタ層１３３、n型ＩｎＰエミッタコンタクト層１３４、ｎ型ＩｎＧａＡｓエミッタコンタクト層１３５、を順次形成する。これらの層は、いずれもＩｎＰ基板に格子整合する。このエピタキシャル成長において、ｎ型のドーパントは全てＳｉを使用し、ベース層１２１のｐ型ドーパントには炭素を使用する。また、アンドープ型ＩｎＧａＡｓ層１３２は、これらのドーパントを用いずに形成する。続いて、上記エピタキシャルウエハ上に、逆テーパーレジストを使用した既存のリソグラフィー技術を用いて、エミッタ領域以外をレジストでマスクした後、真空蒸着、リフトオフ法により、図２のように、Ti（チタン）よりなるエッチングマスク１６０を形成する。
【００２０】
（２）次に、図３に示すように、Ｈ３ＰＯ４、Ｈ２Ｏ２、Ｈ２Ｏの混合液エッチャントとして、ｎ型ＩｎＧａＡｓエミッタコンタクト層１３５をエッチングする。続けて、ＨＣｌとＨ２Ｏの混合液をエッチャントとして、n型ＩｎＰエミッタコンタクト層１３４、ｎ型InP第2エミッタ層１３３、を順次エッチングする。続けて、ＮＨ４Ｆ溶液をエッチャントとしてエッチングマスク１６０（図２参照）をエッチングし、図３のようにエミッタメサを形成する。
【００２１】
（３）次に、図４から分かるように、逆テーパーレジストを使用したリソグラフィー技術を用いて、アンドープ型ＩｎＧａＡｓ層１３２の表面のうち、エミッタ構造部１３３〜１３５を囲む領域を除く部分にマスクを形成する。そして、このマスクを用いて、既存の真空蒸着、リフトオフ法を用いて、図４に示すメサ側面保護層１３８Ａを形成する。このメサ側面保護層１３８Ａは、厚さ５０ｎｍのモリブデンからなる。また、真空蒸着における基板温度は、約３０℃としている。
【００２２】
（４）次に、既存のリソグラフィー技術を用いて、エミッタメタル１３０（図１参照）を形成するためのエミッタメタル領域以外をマスクする。そして、図５に示すように、RIE装置を用いてメサ側面保護層１３８Ａの一部をエッチングすることで、エミッタメタル領域を開口する。このようにエミッタメタル領域が開口されたメサ側面保護層１３８Ａは、Ｍｏ保護層１３８となる。
【００２３】
（５）次に、逆テーパーレジストを使用した既存のリソグラフィー技術によりエミッタメタル領域以外をマスクする。そして、図６に示すように、既存の真空蒸着、リフトオフ法にて、エミッタメタル領域に、Ｔｉ／Ｐｔ／Ａｕよりなるエミッタメタル１３０を形成する。
【００２４】
（６）次に、逆テーパーレジストを使用した既存のリソグラフィー技術を用いて、ベースメタル形成領域上のレジストを開口する。そして、図７に示すように、Ｈ３ＰＯ４、Ｈ２Ｏ２、Ｈ２Ｏの混合液をエッチャントとしてＩｎＧａＡｓ層１３２をエッチングする。続けて、ＨＣｌとＨ２Ｏの混合液をエッチャントとして、ＩｎＰ第１エミッタ層１３１をエッチングし、ベースメタル領域にベース層１３１の表面を露出させる。その後、既存の真空蒸着、リフトオフ法により、Ｔｉ／Ｐｔ／Ａｕよりなるベースメタル１２０を形成する。
【００２５】
（７）次に、既存のリソグラフィー技術により所定の領域をマスクした後、図８から分かるように、Ｈ３ＰＯ４、Ｈ２Ｏ２、Ｈ２Ｏの混合液をエッチャントとして、図７中左右の部分のＩｎＧａＡｓ層１３２をエッチングする。続けて、図８から分かるように、ＨＣｌとＨ２Ｏの混合液をエッチャントとして、図中左右の部分のＩｎＰ第１エミッタ層１３１をエッチングする。続けて、Ｈ３ＰＯ４、Ｈ２Ｏ２、Ｈ２Ｏの混合液をエッチャントとして図中左右の部分のｐ型ＩｎＧａＡｓベース層１２１およびアンドープ型ＩｎＧａＡｌＡｓセットバック層１１４を、ＨＣｌとＨ２Ｏの混合液をエッチャントとして図中左右の部分のｎ型ＩｎＰコレクタ層１１３およびｎ型ＩｎＰコレクタコンタクト層１１２を、順次エッチングし、コレクタメサを形成する。
【００２６】
（８）次に、逆テーパーレジストを使用した既存のリソグラフィー技術によりコレクタメタル形成領域以外をマスクした後、図９に示すように、既存の真空蒸着、リフトオフ法にて、Ｔｉ／Ｐｔ／Ａｕよりなるコレクタメタル１１０を形成する。続いて、既存のリソグラフィー技術によりトランジスタ領域をマスクした後、Ｈ３ＰＯ４、Ｈ２Ｏ２、Ｈ２Ｏの混合液よりなるエッチャントを用いてｎ型ＩｎＧａＡｓサブコレクタ層１１１をエッチングし、ＨＣｌとＨ２Ｏの混合液よりなるエッチャントを用いてＩｎＰ基板１００（図１参照）を適当な深さまでエッチングすることで、メサによる素子分離を行う。
【００２７】
（９）次に、図１０に示すように、プラズマＣＶＤ法を用いて３００℃にてＳｉＮｘ膜（パッシベーション膜）１４０を堆積する。その後、感光性ポリイミド１５０を塗布し、露光、現像を行い、３２０℃のオーブンにてポリイミド１５０の最終硬化を行って、図１に示すトランジスタが完成する。なお、集積回路などの場合はさらに配線工程、抵抗、コンデンサなどの受動素子形成工程などが加わるが、これらに関しては既存のプロセスを用いればよい。
【００２８】
以上説明した製造方法により製造される図１のヘテロ接合バイポーラトランジスタでは、ＳｉＮｘからなるパッシベーション膜１４０を設けたので、酸化や水分によるダメージから半導体を保護し、トランジスタの寿命を長くすることができる。
【００２９】
また、図１のヘテロ接合バイポーラトランジスタは、エミッタメサ１３６の側面をＭｏ保護膜１３８により覆っている。このＭｏ保護膜１３８を構成するＭｏは、金属であり、耐熱性が高い。このため、図１のトランジスタでは、３００℃程度の高温でパッシベーション膜１４０を形成する際に、ＩｎＰ層１３３、１３４の側面の表面からP原子が離脱するのを防止することができる。この結果、図１のトランジスタでは、ＩｎＰ層１３３、１３４の側面の表面に結晶欠陥が生じるのを防止し、信頼性を高くすることができる。
【００３０】
また、図１のヘテロ接合バイポーラトランジスタは、Ｍｏ保護膜１３８を３０℃程度の低温の真空蒸着により形成しているので、Ｍｏ保護膜１３８を形成する際にＩｎＰ層１３３、１３４の側面の表面に欠陥が生じることはほとんど起こらない。
【００３１】
また、図１のヘテロ接合バイポーラトランジスタは、Ｍｏ保護層１３８とアンドープ型ＩｎＧａＡｓ層１３２とがショットキー接合し、使用の際にはこのＭｏ保護層１３８とＩｎＧａＡｓ層１３２とに逆バイアスが印加される。このショットキー接合のため、Ｍｏ保護層１３８を介してエミッタメタル１３０からＩｎＧａＡｓ層１３２に流れる電流はほとんどゼロになる。つまり、図１のトランジスタでは、ショットキー接合を設けたので、Ｍｏ保護層１３８によるエミッタメタル１３０とＩｎＧａＡｓ層１３２との間の短絡を防止することができる。これに加え、図１のトランジスタでは、ＩｎＧａＡｓ層１３２をアンドープにしたので、ＩｎＧａＡｓ層１３２に形成されるショットキー障壁を上昇させ、さらに短絡を起こりにくくすることがきる。このため、図１のトランジスタでは、導電性のＭｏを保護層１３８に用いたにもかかわらず、短絡による電気特性の低下はほとんど起こらない。
【００３２】
もっとも、図１のように、導電性のＭｏ保護層１３８を設け、さらにアンドープＩｎＧａＡｓ層１３２を設けるのは、通常の技術者の常識には反することだろう。なぜなら、通常の技術者は、キャリア濃度が低いアンドープ層１３８を設ければ、電流が流れにくくなって、電気特性が悪化してしまうと考えるからである。また、この電気特性の悪化を避けようとしてＩｎＧａＡｓ層１３２にｎ型不純物をドーピングすると、ショットキー障壁が低下し、短絡が起こりやすくなってしまうからである。しかしながら、本発明者の実験によれば、図１のトランジスタでは、従来のトランジスタと同程度の電気特性を維持し、しかも信頼性を高くすることができた。この理由について、本発明者は、キャリア濃度が低い層１３２を設けるというデメリットよりも、Ｍｏ保護層１３８によりＩｎＰ層１３３、１３４の結晶欠陥が低減されるメリットやＭｏ保護層１３８による短絡が防止されるメリットの方が大きくなるからであると考えている。
【００３３】
また、図１のトランジスタは、従来と同様の方法でパッシベーション膜１４０を形成することができる。このため、図１のトランジスタは、従来と比べてコストがほとんど上昇しない。また、保護層１３８を構成するＭｏは電極材料等として汎用されており、低コストである。このため、Ｍｏ保護層１３８を新たに設けることによるコストの上昇もほとんどない。
【００３４】
以上のように、図１のヘテロ接合バイポーラトランジスタによれば、信頼性が高く、低コストのトランジスタを提供することができる。
【００３５】
次に、保護層１３８の材料について検討する。すなわち、図１のヘテロ接合バイポーラトランジスタでは、保護層１３８の材料をＭｏとした。しかし、保護層１３８は、アンドープ型ＩｎＧａＡｓ層１３２とショットキー接合を形成し、真空蒸着により形成可能な材料であれば、Ｍｏ以外の材料とすることもできる。このような材料としては、物性的には、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ａｕ（金）、Ｐｔ（白金）、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）が挙げられる。そこで、その材料について検討する。  
まず、本発明者の実験によれば、保護層１３８にＴｉを用いた場合には、Ｍｏを用いた場合とほぼ同様の良好な特性が得られた。ただし、Ｍｏを用いた場合と比べると、特性のばらつきがやや大きくなった。これは、Ｔｉの拡散がやや大きいからであると思われる。なお、このＴｉの蒸着時の基板温度も、Ｍｏと同様、約３０℃とすることができる。
【００３６】
次に、Ａｌを用いた場合には、良好な結果が得られなかった。具体的には、電子ビームを用いた蒸着では、イオン化したＡｌが半導体表面をたたいてダメージを与えるため、良好なショットキー接合が得られなかった。また、抵抗過熱は、Ａｌインゴットを乗せるボードと反応が起きてしまうため、実際に用いることは困難であった。
【００３７】
次に、Ａｕ、Ｐｔ、Ｎｉ、Ｐｄでは、ショットキー接合は得られたが、ＭｏやＴｉを用いた場合と比べてやや特性が悪かった。これは、Ａｕ、Ｐｔ、Ｎｉ、Ｐｄと半導体との合金化が比較的低温（３００℃〜４００℃）で始まってしまうこと、および、アンドープ型ＩｎＧａＡｓ層１３２の厚さが薄いためこの層１３２と保護層１３８との合金化が起こってしまうとアンドープ型ＩｎＧａＡｓ層１３２の機能の低下が大きくなること、からであると考えられる。
【００３８】
以上のように、保護層１３８の材料としては、Ｍｏ、Ｔｉ、Ａｕ、Ｐｔ、Ｎｉ、Ｐｄ、好ましくはＭｏ、Ｔｉ、さらに好ましくはＭｏが良い。
【００３９】
以上説明した図１のヘテロ接合バイポーラトランジスタでは、エミッタメサ１３６を順メサの形状にしている。このように順メサの形状とすることで、保護層１３８を真空蒸着により形成することが容易になる。より詳しくは、垂直なメサの角度を９０°として、順メサの角度を４５°以上、好ましくは６０°以上とすると、保護層１３８の形成が容易になる。逆に、メサ断面が逆メサであると、保護層１３８の形成が困難となる。このため、集積回路等の場合には、エミッタを細長い形状にし、図１のような順メサの辺を相対的に長くすることで、より大きい効果を得ることができる。
【００４０】
（第２の実施の形態）
第２の実施の形態のヘテロ接合バイポーラトランジスタが第１の実施の形態（図１）と異なる点は、図１１に示すように、アンドープ型ＩｎＧａＡｓ層１３２（図１）をアンドープ型ＩｎＡｌＡｓ層１３７に代え、ｎ型ＩｎＰ第１エミッタ層１３１をなくした点である。他の構成は第１の実施の形態と同様であり、第１の実施の形態と同様の部分は同一の符号で示した。なお、ｎ型ＩｎＰ第２エミッタ層１３３（図１）とｎ型ＩｎＰエミッタ層１３９（図１１）は名称を変えているが実質的に同一の層である。
【００４１】
図１１のヘテロ接合バイポーラトランジスタでは、Ｍｏ保護層１３８を設けたので、第１の実施の形態と同様に、信頼性が高いトランジスタを提供することができる。また、従来と同様の汎用されている方法でＳｉＯ２膜１４０を形成したので、低コストのトランジスタを提供することができる。
【００４２】
また、図１１のヘテロ接合バイポーラトランジスタでは、アンドープ型ＩｎＡｌＡｓ層のバンドギャップが、アンドープ型ＩｎＧａＡｓ層１３２（図１）のバンドギャップよりも大きい。このため、ベース層１２１とアンドープ層のバンドギャップ差を大きくして、トランジスタをさらに高増幅率化、高速化することができる。
【００４３】
また、図１のヘテロ接合バイポーラトランジスタでは、第１エミッタ層１３１（図１）を設けていないので、結晶成長およびエッチングプロセスを簡略化することができる。
【００４４】
もっとも、図１のヘテロ接合バイポーラトランジスタでは、第１エミッタ層１３１（図１）を設けていないので、電子がアンドープ層１３７をトンネルすると（tunneling）、アンドープ層１３７が機能しなくなって電気特性が大きく低下してしまう。このため、図１のトランジスタでは、アンドープ層１３７の厚さを１０ｎｍ以上とすることが好ましい。
【００４５】
以上説明した実施の形態では、アンドープ層１３２、１３７を、ＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）およびＩｎｘＡｌ１−ｘＡｓ（０≦ｘ≦１）とする例について説明したが、これをＩｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＡｓ（０≦ｘ≦１、０≦ｙ≦１）とすることもできる。アンドープ層１３２をＩｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＡｓ（０≦ｘ≦１、０≦ｙ≦１）とした場合も、保護層１３８の材料として、ＭｏおよびＴｉを好ましく用いることができる。
【００４６】
また、本実施形態のヘテロ接合バイポーラトランジスタでは、ｎ型（第１導電型）とｐ型（第２導電型）を逆にすることもできる。
【００４７】
また、本実施形態では、ＩｎＰ基板１００を用いたＩｎＰ系ＨＢＴに、アンドープ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＡｓ層１３２、１３７および保護層１３８を形成する例について説明した。しかし、本実施形態のアンドープ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＡｓ層および保護層は、ＧａＡｓ基板を用いたＧａＡｓ系ＨＢＴに用いることもできる。ＧａＡｓ系ＨＢＴでも、パッシベーション膜の形成の際に半導体表面からＡｓが離脱する場合があり、本実施形態のような保護層を設けることで、信頼性を向上させることができる。このＧａＡｓ系ＨＢＴでも、保護層の材料としては、ＭｏまたはＴｉが好ましい。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施の形態のヘテロ接合バイポーラトランジスタを示す断面図。
【図２】本発明の第１の実施の形態のヘテロ接合バイポーラトランジスタの製造方法を示す断面図。
【図３】本発明の第１の実施の形態のヘテロ接合バイポーラトランジスタの製造方法を示す断面図で、図２に続く図。
【図４】本発明の第１の実施の形態のヘテロ接合バイポーラトランジスタの製造方法を示す断面図で、図３に続く図。
【図５】本発明の第１の実施の形態のヘテロ接合バイポーラトランジスタの製造方法を示す断面図で、図４に続く図。
【図６】本発明の第１の実施の形態のヘテロ接合バイポーラトランジスタの製造方法を示す断面図で、図５に続く図。
【図７】本発明の第１の実施の形態のヘテロ接合バイポーラトランジスタの製造方法を示す断面図で、図６に続く図。
【図８】本発明の第１の実施の形態のヘテロ接合バイポーラトランジスタの製造方法を示す断面図で、図７に続く図。
【図９】本発明の第１の実施の形態のヘテロ接合バイポーラトランジスタの製造方法を示す断面図で、図８に続く図。
【図１０】本発明の第１の実施の形態のヘテロ接合バイポーラトランジスタの製造方法を示す断面図で、図９に続く図。
【図１１】本発明の第２の実施の形態のヘテロ接合バイポーラトランジスタを示す断面図。
【図１２】従来のヘテロ接合バイポーラトランジスタを示す断面図。
【符号の説明】
【００４９】
１００  ＩｎＰ基板
１１１  ｎ型ＩｎＧａＡｓサブコレクタ層（コレクタ領域）
１１２  ｎ型ＩｎＰ層（コレクタ領域）
１１３  ｎ型ＩｎＰコレクタ層（コレクタ領域）
１１４  ＩｎＧａＡｌＡｓ層（コレクタ領域）
１２１  p型ＩｎＧａＡｓベース層（ベース領域）
１３１  ｎ型ＩｎＰ第１エミッタ層（エミッタ領域）
１３２  アンドープ型ＩｎＧａＡｓ層（エミッタ領域）
１３３  ｎ型ＩｎＰ第２エミッタ層（エミッタ領域）
１３４  n型ＩｎＰエミッタコンタクト層（エミッタ領域）
１３５  ｎ型ＩｎＧａＡｓエミッタコンタクト層（エミッタ領域）
１３６  エミッタメサ（メサ構造部）
１３７  アンドープ型ＩｎＡｌＡｓ層（エミッタ領域）
１３８  Ｍｏ保護層
１３９  ｎ型ＩｎＰエミッタ層（エミッタ領域）
１４０  ＳｉＮｘ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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