【手続補正書】
【提出日】平成18年12月21日(2006.12.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルの少なくとも１つの面が基板の上方に形成されたメモリアレイを備えた集積回路であって、前記メモリセルは、複数の直列接続されたＮＡＮＤ列に配置された可変コンダクタンススイッチデバイスを含む、集積回路。
【請求項２】
メモリアレイは、メモリセルの少なくとも２つの面が基板の上方に形成された三次元メモリアレイを含む、請求項１に記載の集積回路。
【請求項３】
可変コンダクタンススイッチデバイスは、電荷蓄積誘電体を有するトランジスタを含む、請求項１に記載の集積回路。
【請求項４】
メモリセルトランジスタの電荷蓄積誘電体は、酸化物−窒化物−酸化物（ＯＮＯ）のスタックを含む、請求項３に記載の集積回路。
【請求項５】
各列は、その第１の端部において、関連するグローバルアレイ線に列を結合するための第１のスイッチデバイスを含む、請求項１に記載の集積回路。
【請求項６】
共通してワード線を有する２つのＮＡＮＤ列は、１つのグローバルアレイ線を共有する、請求項５に記載の集積回路。
【請求項７】
各ＮＡＮＤ列は、第１の端部に対向する第２の端部において、関連するバイアスノードに列を結合するための第２のスイッチデバイスを含む、請求項５に記載の集積回路。
【請求項８】
ＮＡＮＤ列の対は、関連するグローバルアレイ線に対の一方の列を結合する第１の制御信号が、関連するバイアスノードに対の他方の列を結合するように配置される、請求項７に記載の集積回路。
【請求項９】
各メモリセルの列の第１のスイッチデバイスは、電荷蓄積誘電体を有するトランジスタを含む、請求項５に記載の集積回路。
【請求項１０】
各メモリセルの列の第１のスイッチデバイスは、デプリーションモードのしきい値電圧を有する、請求項９に記載の集積回路。
【請求項１１】
各ＮＡＮＤ列を形成するメモリセルデバイスおよびスイッチデバイスは、構造上実質的に同じである、請求項５に記載の集積回路。
【請求項１２】
２つ以上のメモリレベル上のＮＡＮＤ列は、前記２つ以上のメモリレベルよりも少ないレベル上に配置されたグローバルアレイ線にそれぞれ結合される、請求項２に記載の集積回路。
【請求項１３】
少なくとも２つのメモリレベルの各々の上の複数のＮＡＮＤ列のそれぞれは、集積回路の１つのレベル上に配置された１つのグローバルアレイ線に結合される、請求項２に記載の集積回路。
【請求項１４】
少なくとも２つのメモリ面の各々の上の少なくとも２つのＮＡＮＤ列は、共有されたジアにより、関連するグローバルアレイ線に接触する、請求項１３に記載の集積回路。
【請求項１５】
直列接続された複数のＮＡＮＤ列にメモリセルの少なくとも１つの面が配置されたメモリアレイを備え、
それぞれのＮＡＮＤ列の各々は、その一方端において、関連するグローバルアレイ線にそれぞれのＮＡＮＤ列を結合するための第１のスイッチデバイスを含み、その他方端において、関連するバイアスノードにそれぞれのＮＡＮＤ列を結合するための第２のスイッチデバイスをさらに含み、
第１のＮＡＮＤ列に対する第１のスイッチデバイスおよび第２のＮＡＮＤ列に対する第２のスイッチデバイスは、第１の制御信号に応答し、第１のＮＡＮＤ列に対する第２のスイッチデバイスおよび第２のＮＡＮＤ列に対する第１のスイッチデバイスは、第２の制御信号に応答し、
第１および第２のＮＡＮＤ列は、共通してワード線を共有する、集積回路。
【請求項１６】
メモリアレイは、メモリセルの２つ以上の面が基板の上方に形成された三次元メモリアレイを含む、請求項１５に記載の集積回路。
【請求項１７】
メモリセルは、電荷蓄積誘電体を有するトランジスタを含む、請求項１５に記載の集積回路。
【請求項１８】
所定のＮＡＮＤ列の第１および第２のスイッチデバイスは、所定のＮＡＮＤ列のメモリセルトランジスタと構造上実質的に同じである、請求項１５に記載の集積回路。
【請求項１９】
メモリアレイは複数のブロックに配置され、前記複数のメモリブロックの第１のメモリブロックは、
第１のバイアスノードと、
第２のバイアスノードと、
第１の方向で第１のブロックを横切る複数のグローバルビット線と、
第１の方向とは異なる第２の方向で第１のブロックを横切る複数のワード線と、
複数のワード線の一方側とほぼ平行でありかつ前記一方側に配置された、第１のブロックを横切る第１のブロック選択線と、
複数のワード線の他方側とほぼ平行でありかつ前記他方側に配置された、第１のブロックを横切る第２のブロック選択線と、
各々が、第１のブロック選択線に応答する第１のブロック選択デバイス、複数のワード
線のそれぞれの１つに各々が応答する複数のメモリセルデバイス、および第２のブロック選択線に応答する第２のブロック選択デバイスを含む、複数の直列接続されたＮＡＮＤ列とを含み、
第１の群のＮＡＮＤ列の各々の第１のブロック選択デバイスは、複数のグローバルビット線のそれぞれ１つにそれぞれ結合され、第２の群のＮＡＮＤ列の各々の第１のブロック選択デバイスは、第１のバイアスノードにそれぞれ結合され、
第１の群のＮＡＮＤ列の各々の第２のブロック選択デバイスは、第２のバイアスノードにそれぞれ結合され、第２の群のＮＡＮＤ列の各々の第２のブロック選択デバイスは、複数のグローバルビット線のそれぞれ１つにそれぞれ結合される、請求項１５に記載の集積回路。
【請求項２０】
ＮＡＮＤ列の対が同じグローバルビット線に結合され、そのような対の各々は、第１および第２の群のＮＡＮＤ列の各々からのＮＡＮＤ列を含み、それによってＮＡＮＤ列のピッチの半分のグローバルビット線のピッチを規定する、請求項１９に記載の集積回路。
【請求項２１】
第１のメモリブロックの、物理的に隣接する２つ以上のＮＡＮＤ列は、第１または第２のバイアスノードへのコンタクトを共有する、請求項１９に記載の集積回路。
【請求項２２】
メモリアレイは、２つ以上のメモリレベルが基板の上方に形成された三次元メモリアレイを含み、前記集積回路はさらに、
第１のメモリブロックとは異なるメモリアレイのレベル上に配置された第３のメモリブロックを備え、前記第１および第３のメモリブロックは、複数のグローバルビット線、第１のバイアスノード、および第２のバイアスノードを共有し、前記第３のメモリブロックはそれぞれ、
第２の方向でブロックを横切る第３の複数のワード線と、
第３の複数のワード線の一方側とほぼ平行でありかつ前記一方側に配置された、ブロックを横切る第５のブロック選択線と、
第３の複数のワード線の他方側とほぼ平行でありかつ前記他方側に配置された、ブロックを横切る第６のブロック選択線と、
各々が、第５のブロック選択線に応答する第１のブロック選択デバイス、各々が第３の複数のワード線のそれぞれ１つに応答する複数のメモリセルデバイス、および第６のブロック選択線に応答する第２のブロック選択デバイスをそれぞれ含む、第３の複数の直列接続されたＮＡＮＤ列とを含み、
第１の群の第３の複数のＮＡＮＤ列の各々の第１のブロック選択デバイスのそれぞれは、複数のグローバルビット線のそれぞれ１つにそれぞれ結合され、第２の群の第３の複数のＮＡＮＤ列の各々の第１のブロック選択デバイスのそれぞれは、第１のバイアスノードにそれぞれ結合され、
第１の群の第３の複数のＮＡＮＤ列の各々の第２のブロック選択デバイスのそれぞれは、第２のバイアスノードにそれぞれ結合され、第２の群の第３の複数のＮＡＮＤ列の各々の第２のブロック選択デバイスのそれぞれは、複数のグローバルビット線のそれぞれ１つにそれぞれ結合される、請求項１９に記載の集積回路。
【請求項２３】
第１のメモリブロックの各ＮＡＮＤ列は、第３のメモリブロックの対応するＮＡＮＤ列によって共有されるビアにより、関連するグローバルビット線に接触する、請求項２２に記載の集積回路。
【請求項２４】
メモリセルデバイスは、電荷蓄積誘電体を有するトランジスタを含む、請求項１９に記載の集積回路。
【請求項２５】
所定のＮＡＮＤ列の第１および第２のブロック選択デバイスは、所定のＮＡＮＤ列のメ
モリセルトランジスタと構造上同じである、請求項２４に記載の集積回路。