(57)【要約】【課題】エッジワードラインに接続されたメモリセルと選択トランジスタ間の電気場を減らし、ホットエレクトロンによるプログラムディスターブを防止すること。【解決手段】ビットラインそれぞれに連結される第１トランジスタと共通ソースラインに連結される第２選択トランジスタとの間に直列に連結されるメモリセルのＮ本のワードラインの中の第１および第ｎエッジワードラインと、前記ビットラインの中の非選択ビットラインに接続される第１グループのメモリセルのチャネルを第１電圧にブーストさせる段階と、前記第１および第ｎエッジワードラインとプログラム対象ワードラインを除いた残りのワードラインと前記非選択ビットラインに接続される第２グループのメモリセルのチャネルを第２電圧にブーストさせる段階とを含み、前記第１電圧は前記第２電圧より低いことを特徴とする。【選択図】図８
2006294205.tif 000002
【特許請求の範囲】
【請求項１】
ビットラインそれぞれに連結される第１トランジスタと共通ソースラインに連結される第２選択トランジスタとの間に直列に連結されるメモリセルのＮ（Ｎは自然数）本のワードラインの中の第１および第ｎエッジワードラインと、前記ビットラインの中の非選択ビットラインに接続される第１グループのメモリセルのチャネルを第１電圧にブーストさせる段階と、
前記第１および第ｎエッジワードラインとプログラム対象ワードラインを除いた残りのワードラインと前記非選択ビットラインに接続される第２グループのメモリセルのチャネルを第２電圧にブーストさせる段階とを含み、
前記第１電圧は、前記第２電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項２】
前記残りのワードラインにプログラム禁止電圧を印加し、前記第２グループのメモリセルのチャネルを前記第２電圧にブーストさせ、
前記第１及び第ｎエッジワードラインには前記プログラム禁止電圧より低いチャネルブースティングディスターブ防止電圧を印加し、前記第１グループのメモリセルのチャネルを前記第１電圧にブーストさせることを特徴とする請求項１に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項３】
前記第１および第２選択トランジスタのチャネル電圧と前記第１グループのメモリセルのチャネル電圧との電圧差による第１電気場が、前記第１及び第２選択トランジスタのチャネル電圧と前記第２グループのメモリセルのチャネル電圧との電圧差による第２電気場より小さいことを特徴とする請求項１に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項４】
前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い４Ｖ〜７Ｖであることを特徴とする請求項１に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項５】
前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い４Ｖ〜９Ｖであることを特徴とする請求項１に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項６】
前記メモリセルそれぞれは、マルチレベルセルまたはシングルレベルセルであることを特徴とする請求項１に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項７】
ビットラインそれぞれに連結される第１トランジスタと共通ソースラインに連結される第２選択トランジスタとの間に直列に連結されるメモリセルのＮ本のワードラインの中の第１および第ｎエッジワードラインと、前記ビットラインの中の非選択ビットラインに接続される第１グループのメモリセルのチャネルを第１電圧にブーストさせる段階と、
前記第１および第ｎエッジワードラインに最も隣接した第２および第ｎ−１ワードラインと前記非選択ビットラインに接続される第２グループのメモリセルのチャネルを第２電圧にブーストさせる段階と、
前記第１および第ｎエッジワードライン、前記第２および第ｎ−１ワードライン、およびプログラム対象ワードラインを除いた残りのワードラインと前記非選択ビットラインに接続される第３グループのメモリセルのチャネルを第３電圧にブーストさせる段階とを含み、
前記第１電圧は前記第２電圧より低く、前記第２電圧は前記第３電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項８】
前記残りのワードラインにはプログラム禁止電圧を印加し、前記第３グループのメモリセルのチャネルを前記第３電圧にブーストさせ、
前記第２および第ｎ−１ワードラインには前記プログラム禁止電圧より低い第２チャネルブースティングディスターブ防止電圧を印加して前記第２グループのメモリセルのチャネルを前記第２電圧にブーストさせ、
前記第１及び第ｎエッジワードラインには前記第２チャネルブースティングディスターブ防止電圧より低い第１チャネルブースティングディスターブ防止電圧を印加し、前記第１グループのメモリセルのチャネルを前記第１電圧にブーストさせることを特徴とする請求項７に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項９】
前記第１および第２選択トランジスタのチャネル電圧と前記第１グループのメモリセルのチャネル電圧との電圧差による第１電気場は、前記第１および第２選択トランジスタのチャネル電圧と前記第２グループのメモリセルのチャネル電圧との電圧差による第２電気場より小さく、前記第２電気場は、前記第１および第２選択トランジスタのチャネル電圧と前記第３グループのメモリセルのチャネル電圧との電圧差による第３電気場より小さいことを特徴とする請求項７に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項１０】
前記第１チャネルブースティングディスターブ防止電圧は、前記第２チャネルブースティングディスターブ防止電圧より低い２〜８Ｖであり、前記第２チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い４〜９Ｖであることを特徴とする請求項７に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項１１】
前記メモリセルそれぞれは、マルチレベルセルまたはシングルレベルセルであることを特徴とする請求項７に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項１２】
ビットラインの中の非選択ビットラインそれぞれに連結される第１トランジスタと共通ソースラインに連結される第２選択トランジスタとの間に直列に連結されるメモリセルのＮ本のワードラインのいずれか１本にプログラム電圧を印加する段階と、
前記ワードラインの中の第１および第ｎエッジワードラインにチャネルブースティングディスターブ防止電圧を印加する段階と、
残りのワードラインにプログラム禁止電圧を印加する段階とを含み、
前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項１３】
前記第１及び第ｎエッジワードラインに前記チャネルブースティングディスターブ防止電圧を印加して、前記第１および第ｎエッジワードラインに連結されたメモリセルのチャネル電圧を、前記残りのワードラインに接続されたメモリセルのチャネル電圧より低くブーストさせることを特徴とする請求項１２に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項１４】
前記第１および第２ｎエッジワードラインに前記チャネルブースティングディスターブ防止電圧を印加し、前記第１および第２選択トランジスタのチャネル電圧と前記第１および第ｎワードラインに連結されるメモリセルのチャネル電圧との電圧差による第１電気場を、前記第１および第２選択トランジスタのチャネル電圧と前記残りのワードラインに連結されたメモリセルのチャネル電圧との電圧差による第２電気場より小さくすることを特徴とする請求項１２に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項１５】
前記残りのワードラインに前記プログラム禁止電圧を印加する代わりに、前記チャネルブースティングディスターブ防止電圧を印加することを特徴とする請求項１２に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項１６】
前記プログラム禁止電圧と前記チャネルブースティングディスターブ防止電圧は５〜９Ｖであることを特徴とする請求項１２に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項１７】
前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い４Ｖ〜９Ｖであることを特徴とする請求項１２に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項１８】
前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い４Ｖ〜７Ｖであることを特徴とする請求項１２に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項１９】
前記メモリセルそれぞれは、マルチレベルセルまたはシングルレベルセルであること特徴とする請求項１２に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項２０】
ビットラインの中の非選択ビットラインそれぞれに連結される第１トランジスタと共通ソースラインに連結される第２選択トランジスタとの間に直列に連結されるメモリセルのＮ本のワードラインのいずれか１本にプログラム電圧を印加する段階と、
前記ワードラインの中の第１および第ｎエッジワードラインに第１チャネルブースティングディスターブ防止電圧を印加する段階と、
前記ワードラインの中の第２および第ｎ−１ワードラインに第２チャネルブースティングディスターブ防止電圧を印加する段階と、
残りのワードラインにプログラム禁止電圧を印加する段階とを含み、
前記第１チャネルブースティングディスターブ防止電圧は、前記第２チャネルブースティングディスターブ防止電圧より低く、前記第２チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項２１】
前記第１および第ｎエッジワードラインに前記第１チャネルブースティングディスターブ防止電圧を印加して、前記第１および第ｎエッジワードラインに連結されたメモリセルのチャネル電圧を、前記第２および第ｎワードラインに連結されたメモリセルのチャネル電圧より低くブーストさせることを特徴とする請求項２０に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項２２】
前記第２および第ｎ−１ワードラインに前記第２チャネルブースティングディスターブ防止電圧を印加して、前記第２および第ｎ−１ワードラインに連結されたメモリセルのチャネル電圧を、前記残りのワードラインに連結されたメモリセルのチャネル電圧より低くブーストさせることを特徴とする請求項２０に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項２３】
前記第１および第ｎエッジワードラインに前記第１チャネルブースティングディスターブ防止電圧を印加して、前記第１および第２選択トランジスタのチャネル電圧と前記第１および第ｎエッジワードラインに連結されるメモリセルのチャネル電圧との電圧差による第１電気場を、前記第１および第２選択トランジスタのチャネル電圧と前記第２および第ｎ−１ワードラインに連結されたメモリセルのチャネル電圧との電圧差による第２電気場より小さくすることを特徴とする請求項２０に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項２４】
前記第２および第ｎ−１ワードラインに前記第２チャネルブースティングディスターブ防止電圧を印加して、前記第１および第２選択トランジスタのチャネル電圧と前記第２および第ｎ−１ワードラインに連結されるメモリセルのチャネル電圧との電圧差による第１電気場を、前記第１および第２選択トランジスタのチャネル電圧と前記残りのワードラインに連結されたメモリセルのチャネル電圧との電圧差による第２電気場より小さくすることを特徴とする請求項２０に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項２５】
前記第１チャネルブースティングディスターブ防止電圧は、前記第２チャネルブースティングディスターブ防止電圧より低い２Ｖ〜８Ｖであることを特徴とする請求項２０に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項２６】
前記第２チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い４Ｖ〜７Ｖであることを特徴とする請求項２０に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項２７】
前記メモリセルそれぞれは、マルチレベルセルまたはシングルレベルセルであること特徴とする請求項２０に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
【請求項２８】
ワードラインとビットラインとの交差領域にメモリセルを含み、前記メモリセルがビットラインそれぞれに連結される第１選択トランジスタと共通ソースラインに連結される第２選択トランジスタとの間に直列に連結されるように配列されたメモリセルアレイと、
プログラム電圧とプログラム禁止電圧を発生させるポンプ回路と、
前記ポンプ回路から出力される前記プログラム禁止電圧を分圧して、前記プログラム禁止電圧より低いチャネルブースティングディスターブ防止電圧を発生させ、前記発生したチャネルブースティングディスターブ防止電圧を前記ワードラインの中の第１および第ｎエッジワードラインに印加する分圧部とを含むことを特徴とする不揮発性メモリ装置。
【請求項２９】
前記分圧部は、前記チャネルブースティングディスターブ防止電圧を前記第１ワードラインに印加する第１分圧器と、前記チャネルブースティングディスターブ防止電圧を前記第ｎワードラインに印加する第２分圧器とを含むことを特徴とする請求項２８に記載の不揮発性メモリ装置。
【請求項３０】
前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い４Ｖ〜９Ｖであることを特徴とする請求項２８に記載の不揮発性メモリ装置。
【請求項３１】
前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い４Ｖ〜７Ｖであることを特徴とする請求項２８に記載の不揮発性メモリ装置。
【請求項３２】
前記分圧部は、前記ポンプ回路から出力される前記プログラム禁止電圧を分圧して前記プログラム禁止電圧より低い第１チャネルブースティングディスターブ防止電圧と、前記第１チャネルブースティングディスターブ防止電圧より低い第２チャネルブースティングディスターブ防止電圧を発生させ、前記発生した第１チャネルブースティングディスターブ防止電圧を前記ワードラインの中の第１および第ｎエッジワードラインに印加し、前記発生した第２チャネルブースティングディスターブ防止電圧を前記第１および第ｎエッジワードラインに最も隣接した第２および第ｎ−１エッジワードラインに印加することを特徴とする請求項２８に記載の不揮発性メモリ装置。
【請求項３３】
前記分圧部は、前記第１チャネルブースティングディスターブ防止電圧を前記第１ワードラインに印加する第１分圧器と、前記第１チャネルブースティングディスターブ防止電圧を前記第ｎワードラインに印加する第２分圧器と、前記第２チャネルブースティングディスターブ防止電圧を前記第２ワードラインに印加する第３分圧器と、前記第２チャネルブースティングディスターブ防止電圧を前記第ｎ−１ワードラインに印加する第４分圧器とを含むことを特徴とする請求項３２に記載の不揮発性メモリ装置。
【請求項３４】
前記第１チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い４〜９Ｖであり、前記第２チャネルブースティングディスターブ防止電圧は、前記第１チャネルブースティングディスターブ防止電圧より低い２〜８Ｖであることを特徴とする請求項３２に記載の不揮発性メモリ装置。
【請求項３５】
前記第１チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い４〜７Ｖであり、前記第２チャネルブースティングディスターブ防止電圧は、前記第１チャネルブースティングディスターブ防止電圧より低い２〜６Ｖであることを特徴とする請求項３２に記載の不揮発性メモリ装置。
【請求項３６】
前記ポンプ回路は、前記プログラム電圧を選択的にスイッチングするための第１グループのスイッチング素子、および前記プログラム禁止電圧を選択的にスイッチングするための第２グループのスイッチング素子をさらに含むことを特徴とする請求項２８に記載の不揮発性メモリ装置。
【請求項３７】
前記第１および第２グループのスイッチング素子の数は、前記ワードラインの数と同じであることを特徴とする請求項３６に記載の不揮発性メモリ装置。
【請求項３８】
前記メモリセルそれぞれは、マルチレベルセルまたはシングルレベルセルであることを特徴とする請求項２８に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置およびそのホットエレクトロンによるプログラムディスターブ防止方法に係り、特に、ＮＡＮＤ型フラッシュメモリ装置でホットエレクトロンによってプログラムディスターブが発生することを防止する方法に関する。
【背景技術】
【０００２】
電気的にプログラム(program)と消去(erase)が可能であり、一定の周期でデータ(data)を再作成するリフレッシュ(refresh)機能の不要な半導体メモリ素子の需要が増加している。ここで、プログラムとは、データをメモリセルに書き込む動作をいう。
【０００３】
メモリ素子の高集積化のために複数のメモリセルが直列に接続（すなわち、隣接したセル同士がドレインまたはソースを互いに共有する構造）され、１本のストリングを構成するＮＡＮＤ型フラッシュメモリ装置が開発された。このＮＡＮＤ型フラッシュメモリ素子は、ＮＯＲ型フラッシュメモリ装置とは異なり、順次情報を読み出すメモリ素子である。
【０００４】
図１は従来のＮＡＮＤ型フラッシュメモリ装置のセルストリング構造を示し、図２は図１のＮＡＮＤ型フラッシュメモリ装置のプログラム電圧条件を示す。
【０００５】
図１および図２を参照すると、選択されたビットラインＢＬｏには接地電圧０Ｖが印加され、選択されていないビットラインＢＬｅには電源電圧ＶＣＣが印加され、ドレイン選択ラインＤＳＬには電源電圧ＶＣＣが印加され、ソース選択ラインＳＳＬには接地電圧０Ｖが印加され、ワードラインＷＬ２にはプログラム電圧（Ｖｐｇｍ：約１６〜１９Ｖ程度）が印加され、残りのワードライン（ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ３１）にはパス電圧、すなわちプログラム禁止電圧（Ｖｐａｓｓ：８Ｖ〜１０Ｖ）が印加される。上述したプログラム電圧条件になると、メモリセルＭＣ２’にデータがプログラムされる。
【０００６】
図１に示したＮＡＮＤ型フラッシュメモリ装置は、プログラム動作の際に２つのディスターブモード(disturb mode)が発生するが、一つはＶｐａｓｓディスターブモードであり、もう一つはＶｐｇｍディスターブモードである。
【０００７】
Ｖｐａｓｓディスターブモードは、プログラムしようとするメモリセルＭＣ２’のようなストリング１２内にあるメモリセルＭＣ０’、ＭＣ１’、ＭＣ３’〜ＭＣ３１’が受けるディスターブである。このＶｐａｓｓディスターブは、各ワードラインＷＬ０〜ＷＬ１、ＷＬ３〜ＷＬ３１の電圧が１０Ｖであり、各メモリセルＭＣＯ’、ＭＣ１’、ＭＣ３’〜ＭＣ３１’のチャネル電圧が０Ｖである条件で、メモリセルＭＣＯ’、ＭＣ１’、ＭＣ３’〜ＭＣ３１’にプログラムされる現象をいう。
【０００８】
Ｖｐｇｍディスターブモードは、プログラムしようとするセルＭＣ２’のようなワードラインＷＬ２にあるメモリセルＭＣ２が受けるディスターブである。このＶｐｇｍディスターブは、ワードラインＷＬ２の電圧が１８Ｖであり、メモリセルＭＣ２のチャネル電圧が８Ｖである条件で、メモリセルＭＣ２にプログラムされる現象をいう。
【０００９】
ここで、電源電圧ＶＣＣが印加される非選択ビットラインＢＬｅに連結されたメモリセルＭＣ０〜ＭＣ３１のチャネル電圧は全て８Ｖにブーストされるが、その理由は、選択されたビットラインＢＬｏとは異なり、選択されていないビットラインＢＬｅに電源電圧ＶＣＣが印加されるためである。
【００１０】
以下、図３を参照しながら、チャネルが８Ｖにブーストされる理由を説明する。
【００１１】
まず、選択されていないビットラインＢＬｅに電源電圧ＶＣＣが印加され、ドレイン選択トランジスタＤＳＴがターンオンされると、メモリセルＭＣ０〜ＭＣ３１のチャネル側にＶｃｃ−Ｖｔｈ（ＶｔはＤＳＴのしきい値電圧）だけ電圧移動が発生し、メモリセルＭＣ０〜ＭＣ３１のチャネルは、Ｖｃｃ−Ｖｔにイニシャルチャージング(initial charging)される。この時から、ドレイン選択トランジスタＤＳＴはチャネルを形成しないでターンオフされる。
【００１２】
ここで、メモリセルＭＣ０〜ＭＣ３１のチャネルとコントロールゲートＣＧとの間にはトンネル酸化膜キャパシタンスＣｏｘとＯＮＯ(Oxide Nitride Oxide)キャパシタンスＣｏｎｏが存在し、チャネルとバルク（基板Ｓｉ−Ｓｕｂ）との間には空乏(Depletion)キャパシタンスＣｃｈが存在する。したがって、チャネルＶｃｈ０〜Ｖｃｈ３１は、この３つのキャパシタンスＣｏｎｏ、Ｃｏｘ、Ｃｃｈのカップリングだけブーストされて８Ｖ程度に上昇する。このような理由から、電源電圧Ｖｃｃが印加される非選択ビットラインＢＬｅに連結されたプログラム禁止セルＭＣ０〜ＭＣ３１はプログラムされない。
【００１３】
現在までは、これらの２つのディスターブ現象（ＶｐａｓｓディスターブとＶｐｇｍディスターブ）が知られているが、これらのディスターブは、ＮＡＮＤ型フラッシュメモリ製品の収率に最も大きい影響を及ぼす要素中の一つである。
【００１４】
ところが、メモリセルの大きさが１００ｎｍ以下に減少しながら、知られていない新しいディスターブ現象、すなわちチャネルブースティングディスターブ（channel boosting disturb：あるいはホットエレクトロンプログラムディスターブ）が発生した。チャネルブースティングディスターブとは、メモリセルＭＣ０〜ＭＣ３１のチャネルＶｃｈ０〜Ｖｃｈ３１がブーストされることにより発生するホットエレクトロンによって所望しないメモリセルＭＣ０、ＭＣ３１にデータがプログラムされる現象をいう。
【００１５】
このようなホットエレクトロンによるチャネルブースティングディスターブは、図３に示した非選択ストリング１１内のエッジワードラインＷＬ０、ＷＬ３１に接続されたメモリセルＭＣ０、ＭＣ３１から発生するが、その中でも、特にワードラインＷＬ０に接続されたメモリセルＭＣ０から大部分発生する。
【００１６】
以下、図３を参照しながらホットエレクトロンによるチャネルブースティングディスターブ現象をより詳しく説明する。
【００１７】
ソース選択トランジスタＳＳＴのチャネルＶｃｈｓはそのゲート電圧０Ｖによって０Ｖ程度の電圧に固定され、ドレイン選択トランジスタＤＳＴのチャネルＶｃｈｄはそのゲート電圧ＶＣＣによって１Ｖ程度の電圧になる。ところが、メモリセルＭＣ０、ＭＣ３１のチャネルＶｃｈ０、Ｖｃｈ３１は、上述したように、約８Ｖ程度にブーストされる。
【００１８】
すると、ソース選択トランジスタＳＳＴとメモリセルＭＣ０との間には、強い横方向の電気場（ＳＳＴの０Ｖのチャネル電圧とＭＣ０の８Ｖのチャネル電圧間の電圧差による電気場）が存在し、ドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にも強い横方向の電気場（ＤＳＴの１Ｖのチャネル電圧とＭＣ３１の８Ｖのチャネル電圧間の電圧差による電気場）が存在する。
【００１９】
上述したホットエレクトロンによるチャネルブースティングディスターブがワードラインＷＬ０に接続されたメモリセルＭＣ０から主に発生する理由は、ソース選択トランジスタＳＳＴのチャネル電圧（Ｖｃｈｓ）０ＶとメモリセルＭＣ０のチャネル電圧（Ｖｃｈ０）８Ｖとの電圧差がドレイン選択トランジスタＤＳＴのチャネル電圧（Ｖｃｈｄ）１ＶとメモリセルＭＣ３１のチャネル電圧（Ｖｃｈ３１）８Ｖとの電圧差より大きいためである。
【００２０】
さらに、ソース選択トランジスタＳＳＴのゲート酸化膜とシリコン基板Ｓｉ−Ｓｕｂ間の界面には、電子とホール(e-h pair)の電流が発生するが、ホール(hole)はシリコン基板Ｓｉ−Ｓｕｂへ通り抜け、電子(electron)はシリコン基板Ｓｉ−Ｓｕｂの表面に沿ってメモリセルＭＣ０側に移動する。ソース選択トランジスタＳＳＴのゲート酸化膜とシリコン基板Ｓｉ−Ｓｕｂ間の界面にも、上述したような現象が発生する。
【００２１】
このように、電子が上述した横方向の強い電気場を通過すると、電子はホットエレクトロン(Hot Electron)になる。このようなホットエレクトロンがメモリセルＭＣ０、ＭＣ３１の付近で散乱すると、このホットエレクトロンがメモリセルＭＣ０、ＭＣ３１のフローティングゲートＦＧに流入して、プログラム禁止セルＭＣ０、ＭＣ３１にはデータがプログラムされる。
【００２２】
上述した横方向の電気場は、メモリセルの大きさが減少すれば減少するほど益々さらに強くなるので（ＭＣ０とＳＳＴ間またはＭＣ３１とＤＳＴ間の距離が減少するため）、ホットエレクトロンによるチャネルブースティングディスターブは、セルの大きさが小さいほどさらに激しくなる。
【００２３】
しかも、ＭＬＣ(Multi Level Cell)フラッシュメモリ素子の場合には、高いプログラム電圧Ｖｐｇｍを使用し、これによりプログラム禁止電圧Ｖｐａｓｓも高い。よって、マルチレベルセルのしきい値電圧の分布を非常に狭く保つためには、シングルレベルセル(SingleLevel Cell)より６倍程度多いプログラムパルスを持たなければならない。これにより、マルチレベルセルは、上述したホットエレクトロンによるチャネルブースティングディスターブがさらに激しくなる。
【００２４】
図４はエッジワードラインＷＬ０、ＷＬ３１に接続されたメモリセルＭＣ０、ＭＣ３１からホットエレクトロンによるチャネルブースティングディスターブが発生したことを示す。
【００２５】
図４において、黒色で表示された部分はフェールビットを示す。
【００２６】
図５はメモリセルＭＣ０、ＭＣ３１（ホットエレクトロンによるチャネルブースティングディスターブが発生するセル）のしきい値電圧Ｖｔとプログラム禁止電圧Ｖｐａｓｓとの関係を示すグラフである。
【００２７】
図４および図５に示すように、エッジワードラインＷＬ０、ＷＬ３１に接続されたメモリセルＭＣ０、ＭＣ３１は、他のワードラインＷＬ１〜ＷＬ３０に接続されたメモリセルＭＣ１〜ＭＣ３０とは全く異なる特性を示すことが分かる。
【００２８】
その原因は、前述したホットエレクトロン(hot electron)によるチャネルブースティングディスターブ現象にある。
【発明の開示】
【発明が解決しようとする課題】
【００２９】
そこで、本発明の目的は、エッジワードラインに接続されたメモリセルと選択トランジスタ間の電気場を減らし、ホットエレクトロンによるプログラムディスターブを防止することにある。
【課題を解決するための手段】
【００３０】
上記目的を達成するために、本発明の第１観点による不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法は、ビットラインそれぞれに連結される第１トランジスタと共通ソースラインに連結される第２選択トランジスタとの間に直列に連結されるメモリセルのＮ本のワードラインの中の第１および第ｎエッジワードラインと前記ビットラインの中の非選択ビットラインに接続される第１グループのメモリセルのチャネルを第１電圧にブーストさせる段階と、前記第１および第ｎエッジワードラインとプログラム対象ワードラインを除いた残りのワードラインと前記非選択ビットラインに接続される第２グループのメモリセルのチャネルを第２電圧にブーストさせる段階とを含み、前記第１電圧は前記第２電圧より低い。
【００３１】
上記目的を達成するために、本発明の第２観点による不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法は、ビットラインそれぞれに連結される第１トランジスタと共通ソースラインに連結される第２選択トランジスタとの間に直列に連結されるメモリセルのＮ本のワードラインの中の第１および第ｎエッジワードラインと前記ビットラインの中の非選択ビットラインに接続される第１グループのメモリセルのチャネルを第１電圧にブーストさせる段階と、前記第１および第ｎエッジワードラインに最も隣接した第２および第ｎ−１ワードラインと前記非選択ワードラインに接続される第２グループのメモリセルのチャネルを第２電圧にブーストさせる段階と、前記第１および第ｎエッジワードライン、前記第２および第ｎ−１ワードライン、およびプログラム対象ワードラインを除いた残りのワードラインと前記非選択ビットラインに接続される第３グループのメモリセルのチャネルを第３電圧にブーストさせる段階とを含み、前記第１電圧は前記第２電圧より低く、前記第２電圧は前記第３電圧より低い。
【００３２】
上記目的を達成するために、本発明の第３観点による不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法は、ビットラインの中の非選択ビットラインそれぞれに連結される第１トランジスタと共通ソースラインに連結される第２選択トランジスタとの間に直列に連結されるメモリセルのＮ本のワードラインのいずれか１本にプログラム電圧を印加する段階と、前記ワードラインの中の第１および第ｎエッジワードラインにチャネルブースティングディスターブ防止電圧を印加する段階と、残りのワードラインにプログラム禁止電圧を印加する段階とを含み、前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い。
【００３３】
上記目的を達成するために、本発明の第４観点による不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法は、ビットラインの中の非選択ビットラインそれぞれに連結される第１トランジスタと共通ソースラインに連結される第２選択トランジスタとの間に直列に連結されるメモリセルのＮ本のワードラインのいずれか１本にプログラム電圧を印加する段階と、前記ワードラインの中の第１および第ｎエッジワードラインに第２チャネルブースティングディスターブ防止電圧を印加する段階と、前記ワードラインの中の第２および第ｎ−１ワードラインに第２チャネルブースティングディスターブ防止電圧を印加する段階と、残りのワードラインにプログラム禁止電圧を印加する段階とを含み、前記第１チャネルブースティングディスターブ防止電圧は、前記第２チャネルブースティングディスターブ防止電圧より低く、前記第２チャネルブースティングディスターブ防止電圧は前記プログラム禁止電圧より低い。
【００３４】
上記目的を達成するために、本発明の第５観点による不揮発性メモリ装置は、ワードラインとビットラインとの交差領域にメモリセルを含み、前記メモリセルがビットラインそれぞれに連結される第１選択トランジスタと共通ソースラインに連結される第２選択トランジスタとの間に直列に連結されるように配列されたメモリセルアレイと、プログラム電圧とプログラム禁止電圧を発生させるポンプ回路と、前記ポンプ回路から出力される前記プログラム禁止電圧を分圧し、前記プログラム禁止電圧より低いチャネルブースティングディスターブ防止電圧を発生させ、前記発生したチャネルブースティングディスターブ防止電圧を前記ワードラインの中の第１および第ｎエッジワードラインに印加する分圧部とを含む。
【発明の効果】
【００３５】
上述したように、本発明によれば、簡単な回路の実現でソース選択ラインとドレイン選択ラインそれぞれに隣接したエッジワードラインに接続されたメモリセルから発生するホットエレクトロンプログラムディスターブを防止することができる。
【００３６】
また、ホットエレクトロンディスターブによるフェールをスクリーンするためのウェーハテストステップ(wafer test step)を減らすことができてウェーハテスト時間を減らすことができる。
【００３７】
また、ホットエレクトロンプログラムディスターブによるフェールがなくなるので、収率を向上させることができ、これによりＶｐａｓｓディスターブとＶｐｇｍディスターブ間のマージンを大きく持つことができる。
【発明を実施するための最良の形態】
【００３８】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に具現できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示が完全になるように、当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
【００３９】
図６は本発明の好適な第１実施例に係るホットエレクトロンプログラムディスターブ防止のためのＮＡＮＤ型フラッシュメモリ装置を示し、図７は図６のＮＡＮＤ型フラッシュメモリ装置のプログラム電圧条件を示す。
【００４０】
図６を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、Ｖｐｇｍポンプ１１０、Ｖｐａｓｓポンプ１２０、スイッチング部１３０、１４０、分圧部１５０およびメモリセルアレイ１６０を含む。
【００４１】
メモリセルアレイ１６０は、メモリセルＭＣ、ソース選択トランジスタＳＳＴ、およびドレイン選択トランジスタＤＳＴを含む。ドレインの役割をする各ビットラインＢＬｅ、ＢＬｏは、ドレイン選択ラインＤＳＬを選択するためのドレイン選択トランジスタＤＳＴと連結される。ソースの役割をする共通ソースラインＣＳＬは、ソース選択ラインＳＳＬを選択するためのソース選択トランジスタＳＳＴと連結される。ドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴとの間に連結されるメモリセルＭＣの数は、デバイスおよび密度(density)を考慮して１６個、３２個、６４個にする。図６では３２個のメモリセルを１本のストリングとして２本のストリング１６１、１６２が存在すると示されているが、実質的にストリングは複数存在する。メモリセル（例えばＭＣ１）は、１本のワードラインＷＬ１によって制御され、一つのページを形成する。図６では３２個のページが存在すると示されている。
【００４２】
Ｖｐｇｍポンプ１１０はプログラム電圧Ｖｐｇｍを発生させ、Ｖｐａｓｓポンプ１２０はプログラム禁止電圧Ｖｐａｓｓを発生させる。
【００４３】
Ｖｐａｓｓスイッチング部１３０は、ワードラインの本数だけスイッチング素子ＳＷ０〜ＳＷ３１を有し、プログラム禁止電圧Ｖｐａｓｓをプログラムしないワードラインに印加する。Ｖｐｇｍスイッチング部１４０もワードラインの本数だけのスイッチング素子ＳＷ０〜ＳＷ３１を有し、プログラム電圧Ｖｐｇｍをプログラムしようとするワードラインに印加する。
【００４４】
プログラム動作の際に選択ワードラインにプログラム電圧Ｖｐｇｍを印加するためには、Ｖｐｇｍスイッチング部１４０のスイッチング素子ＳＷ０〜ＳＷ３１がオンされ、Ｖｐａｓｓスイッチング部１３０のスイッチング素子ＳＷ０〜ＳＷ３１はオフされなければならない。非選択ワードラインにプログラム禁止電圧Ｖｐａｓｓを印加するためには、Ｖｐｇｍスイッチング部１４０のスイッチング素子ＳＷ０〜ＳＷ３１がオフされ、Ｖｐａｓｓスイッチング部１３０のスイッチング素子ＳＷ０〜ＳＷ３１がオンされなければならない。
【００４５】
分圧部１５０は、２つの分圧器ＶＤ１、ＶＤ２から構成され、この分圧器ＶＤ１、ＶＤ２は、Ｖｐａｓｓスイッチング素子ＳＷ０、ＳＷ３１を介して伝達されるプログラム禁止電圧Ｖｐａｓｓを分圧してチャネルブースティングディスターブ防止電圧Ｖｃｂｄを発生させる。発生したチャネルブースティングディスターブ防止電圧Ｖｃｂｄは、エッジワードラインＷＬ０〜ＷＬ３１それぞれに印加される。
【００４６】
このような分圧器ＶＤ１、ＶＤ２は、Ｖｐａｓｓスイッチング素子ＳＷ０、ＳＷ３１にのみ設置されるが（すなわち、グローバルワードラインにのみ設置されるが）、こうすると、チップサイズには殆ど影響を与えなくなる。この分圧器ＶＤ１、ＶＤ２は複雑なロジッの実現なく幾つかのダイオードあるいは幾つかの抵抗から簡単に実現でき、それについての詳細な構成は省略する。
【００４７】
次に、図６および図７を参照しながらプログラム電圧条件を説明する。
【００４８】
メモリセルＭＣ２’にデータをプログラムする場合であれば、図６および図７に示すように、ＯｄｄビットラインＢＬｏには接地電圧０Ｖが印加され、ＥｖｅｎビットラインＢＬｅには電源電圧ＶＣＣが印加され、ドレイン選択ラインＤＳＬには電源電圧ＶＣＣが印加され、ソース選択ラインＳＳＬには接地電圧０Ｖが印加され、ワードラインＷＬ２にはプログラム電圧Ｖｐｇｍ（約１６〜２０Ｖ程度）が印加され、エッジワードラインＷＬ０、ＷＬ３１にはチャネルブースティングディスターブ防止電圧Ｖｃｂｄ（４〜９Ｖ或いは４〜７Ｖ）が印加され、残りのワードラインＷＬ１、ＷＬ３〜ＷＬ３０にはプログラム禁止電圧Ｖｐａｓｓ（８Ｖ〜１０Ｖ）が印加される。
【００４９】
言い加えると、メモリセルＭＣ０’にデータをプログラムする場合であれば、図７に示すように、ワードラインＷＬ０にはプログラム電圧Ｖｐｇｍ（約１６〜２０Ｖ）が印加され、エッジワードラインＷＬ３１にはチャネルブースティングディスターブ防止電圧Ｖｃｂｄ（４〜９Ｖあるいは４〜７Ｖ）が印加され、残りのワードラインＷＬ１〜ＷＬ３０にはプログラム禁止電圧Ｖｐａｓｓ（８Ｖ〜１０Ｖ）が印加される。メモリセルＭＣ３１’にデータをプログラムする場合であれば、図７に示すように、ワードラインＷＬ３１にプログラム電圧Ｖｐｇｍ（約１６〜２９Ｖ程度）が印加され、エッジワードラインＷＬ０にはチャネルブースティングディスターブ防止電圧Ｖｃｂｄ（４〜９Ｖ或いは４〜７Ｖ）が印加され、残りのワードラインＷＬ１〜ＷＬ３０にはプログラム禁止電圧Ｖｐａｓｓ（８Ｖ〜１０Ｖ）が印加される。
【００５０】
図８は図６の１本のストリング１６１を示す断面図、図９は図８のソース選択トランジスタＳＳＴとメモリセルＭＣ０の断面図、あるいはドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１の詳細断面図である。
【００５１】
以下、図８及び図９を参照しながら、ホットエレクトロンディスターブを防止する方法をより詳しく説明する。このホットエレクトロンプログラムディスターブは、非選択ビットラインＢＬｅに連結されたセルストリング１６１からのみ発生する。
【００５２】
図８を参照すると、プログラムしようとするワードライン（例えば、ＷＬ２）にはプログラム電圧Ｖｐｇｍとして１６Ｖ〜２９Ｖが印加され、エッジワードラインＷＬ０、ＷＬ３１にはチャネルブースティングディスターブ防止電圧Ｖｃｂｄとして４〜９Ｖ（或いは４〜７Ｖ）が印加され、残りのワードラインＷＬ１、ＷＬ３〜ＷＬ３０にはプログラム禁止電圧Ｖｐａｓｓとして８Ｖ〜１０Ｖが印加される。
【００５３】
例えば、プログラムしようとするワードラインＷＬ２にプログラム電圧Ｖｐｇｍが１８Ｖで印加され、残りのワードラインＷＬ１、ＷＬ３〜ＷＬ３０にプログラム禁止電圧Ｖｐａｓｓが１０Ｖで印加されると、エッジワードラインＷＬ０、ＷＬ３１にはチャネルブースティングディスターブ防止電圧Ｖｃｂｄが４〜９Ｖで印加される。ところが、ワードラインＷＬ１、ＷＬ２〜ＷＬ３０にプログラム禁止電圧Ｖｐａｓｓが８Ｖで印加されると、エッジワードラインＷＬ０、ＷＬ３１にはチャネルブースティングディスターブ防止電圧Ｖｃｂｄが４〜７Ｖで印加される。
【００５４】
図８のような電圧条件が実現されると、ソース選択トランジスタＳＳＴとメモリセルＭＣ０間の電気場、そしてドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１間の電気場が従来より減少する。
【００５５】
より詳しく説明すると、図８において、ソース選択トランジスタＳＳＴのチャネルＶｃｈｓは、それのゲート電圧０Ｖによって接地電圧０Ｖ程度に固定され、ドレイン選択トランジスタＤＳＴのチャネルＶｃｈｄは、それのゲート電圧ＶＣＣによって１Ｖ程度の電圧になる。そして、エッジワードラインＷＬ０を介して４〜９Ｖの電圧の印加を受けるメモリセルＭＣ０のチャネルＶｃｈ０とエッジワードラインＷＬ３１を介して４〜９Ｖの電圧の印加を受けるメモリセルＭ３１のチャネルＶｃｈ０は約５〜６Ｖ程度にブーストされ、ワードラインＷＬ１、ＷＬ３〜ＷＬ３０それぞれを介して８〜１０Ｖの電圧の印加を受けるメモリセルＭＣ１、ＭＣ３〜ＭＣ３０のチャネルＶｃｈ１、Ｖｃｈ３〜Ｖｃｈ３０は約８Ｖ程度にブーストされる。ここで、メモリセルＭＣ０、ＭＣ３１のチャネルＶｃｈ０、Ｖｃｈ３１が約５〜６Ｖ程度にブーストされるとしたが、必ずしも５〜６Ｖ程度にブーストされるのではなく、約８Ｖ以下にブーストされるものと見做せばよい。
【００５６】
すると、ソース選択トランジスタＳＳＴとメモリセルＭＣ０との間には、図９に示すように、横方向の電気場（ＳＳＴのチャネル電圧０ＶとＭＣ０のチャネル電圧５〜６Ｖとの電圧差による電気場）が存在し、ドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にも横方向の電気場（ＤＳＴのチャネル電圧１ＶとＭＣ３１のチャネル電圧５〜６Ｖとの電圧差による電気場）が存在する。ここで、エッジワードラインＷＬ０、ＷＬ３１には、従来とは異なり、４〜９Ｖの電圧が印加されたため、図９における横方向の電気場は従来の横方向の電気場より減少する。
【００５７】
この際、ソース選択トランジスタＳＳＴのゲート酸化膜とシリコン基板Ｓｉ−Ｓｕｂ間の界面、およびドレイン選択トランジスタＤＳＴのゲート酸化膜とシリコン基板Ｓｉ−Ｓｕｂ間の界面には、電子とホール対 (e-h pair)の電流あるいはＧＩＤＬ(Gate Induced Drain Leakage)による漏れ電流が発生する。このように発生したホールはシリコン基板Ｓｉ−Ｓｕｂへ通り抜け、電子はシリコン基板Ｓｉ−Ｓｕｂの表面に沿ってメモリセルＭＣ０あるいはＭＣ３１側へ移動する。
【００５８】
このように、電子が上述した横方向の電気場（電圧差が従来より小さくて電気場も減少した）を通過すると、電子は従来よりエネルギーの弱いホットエレクトロンになる。エネルギーの弱いホットエレクトロンは、メモリセルＭＣ０、ＭＣ３１の近くで散乱しても、メモリセルＭＣ０、ＭＣ３１のフローティングゲートＦＧに流入しない。なぜなら、ホットエレクトロンのエネルギーが弱くなって、これらの電子が図９に示した縦方向に移動しないためである。これにより、プログラム禁止セルＭＣ０、ＭＣ３１にホットエレクトロンプログラムディスターブが発生しない。
【００５９】
図１０は本発明の好適な第２実施例に係るホットエレクトロンプログラムディスターブ防止のためのＮＡＮＤ型フラッシュメモリ装置を示し、図１１は図１０のＮＡＮＤ型フラッシュメモリ装置のプログラム電圧条件を示す。
【００６０】
図１０を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、Ｖｐｇｍポンプ１１０、Ｖｐａｓｓポンプ１２０、スイッチング部１３０、１４０、分圧部１５０およびメモリセルアレイ１６０を含む。
【００６１】
ここで、図１０が図６と異なる点は、図６の分圧部１５０が２つの分圧器を含むが、図１０の分圧部１５０は４つの分圧器ＶＤ１、ＶＤ１’、ＶＤ２、ＶＤ２’を含むことにある。図１０では、２つの分圧器ＶＤ１、ＶＤ１’がプログラム禁止電圧Ｖｐａｓｓを分圧してチャネルブースティングディスターブ防止電圧Ｖｃｂｄ１を発生させ、２つの分圧器ＶＤ２、ＶＤ２’がプログラム禁止電圧Ｖｐａｓｓを分圧してチャネルブースティングディスターブ防止電圧Ｖｃｂｄ２を発生させる。
【００６２】
図１１が図７と異なる点は、ホットエレクトロンディスターブを防止するために、プログラムしないワードラインに印加される電圧条件が異なることにある。図７ではワードラインＷＬ０、ＷＬ３１にチャネルブースティングディスターブ防止電圧Ｖｃｂｄとして４〜９Ｖ（或いは４〜７Ｖ）が印加されるが、これに対し、図１１ではワードラインＷＬ０、ＷＬ３１にチャネルブースティングディスターブ防止電圧Ｖｃｂｄ１として２〜８Ｖ（或いは２〜６Ｖ）の電圧が印加され、ワードラインＷＬ１、ＷＬ３０にチャネルブースティングディスターブ防止電圧Ｖｃｂｄ２として４〜９Ｖ（或いは４〜７Ｖ）の電圧が印加される。このようにワードラインＷＬ０、ＷＬ３１とワードラインＷＬ１、ＷＬ３０に互いに異なる値のチャネルブースティングディスターブ防止電圧を印加しても、第１実施例と同様の効果を得ることができる。
【００６３】
図１２は図１０の非選択ストリング１６１の断面図である。以下、図１２を参照しながら、ホットエレクトロンプログラムディスターブを防止する方法をより詳しく説明する。
【００６４】
図１２を参照すると、プログラムしようとするワードライン（例えばＷＬ２）にはプログラム電圧Ｖｐｇｍ１６〜２０Ｖが印加され、エッジワードラインＷＬ０、ＷＬ３１にはチャネルブースティングディスターブ防止電圧Ｖｃｂｄ１として２〜８Ｖが印加され、ワードラインＷＬ１、ＷＬ３０にはチャネルブースティングディスターブ防止電圧Ｖｃｂｄ２として４〜９Ｖが印加され、残りのワードラインＷＬ１、ＷＬ３〜ＷＬ３０にはプログラム禁止電圧Ｖｐａｓｓとして８〜１０Ｖが印加される。
【００６５】
例えば、プログラムしようとするワードラインＷＬ２にプログラム電圧Ｖｐｇｍが１８Ｖで印加され、残りのワードラインＷＬ３〜ＷＬ２９にプログラム禁止電圧Ｖｐａｓｓが１０Ｖで印加されると、エッジワードラインＷＬ０、ＷＬ３１にはチャネルブースティングディスターブ防止電圧Ｖｃｂｄ１として２〜８Ｖが印加され、ワードラインＷＬ０、ＷＬ３１にはチャネルブースティングディスターブ防止電圧Ｖｃｂｄ２として４〜９Ｖが印加される。ところが、ワードラインＷＬ３〜ＷＬ２９にプログラム禁止電圧Ｖｐａｓｓとして８Ｖが印加されると、エッジワードラインＷＬ０、ＷＬ３１にはチャネルブースティングディスターブ防止電圧Ｖｃｂｄ１として２〜６Ｖが印加され、ワードラインＷＬ１、ＷＬ３０にはチャネルブースティングディスターブ防止電圧Ｖｃｂｄ２として４〜７Ｖが印加される。
【００６６】
図１２のような電圧条件が実現されると、ソース選択トランジスタＳＳＴとメモリセルＭＣ０、ＭＣ１間の電気場、そしてドレイン選択トランジスタＤＳＴとメモリセルＭＣ３０、ＭＣ３１間の電気場が従来より減少する。
【００６７】
より詳しく説明すると、図１１において、ソース選択トランジスタＳＳＴのチャネルＶｃｈｓがそれのゲート電圧０Ｖによって０Ｖ程度の電圧に固定され、ドレイン選択トランジスタＤＳＴのチャネルＶｃｈｄがそれのゲート電圧ＶＣＣによって１Ｖ程度の電圧になる。ところが、メモリセルＭＣ３〜ＭＣ２９のチャネルＶｃｈ３〜Ｖｃｈ２９は約８Ｖ程度にブーストされ、メモリセルＭＣ１、ＭＣ３０のチャネルＶｃｈ１、Ｖｃｈ３０は約５〜６Ｖ程度にブーストされ、メモリセルＭＣ０、ＭＣ３１のチャネルＶｃｈ０、Ｖｃｈ３１は５〜６より低くブーストされる。ここで、メモリセルＭＣ１、ＭＣ３０のチャネルＶｃｈ０、Ｖｃｈ３１が約５〜６Ｖ程度にブーストされるとしたが、必ずしも５〜６Ｖにブーストされるのではなく、約８Ｖ以下にブーストされるものと見做す。
【００６８】
上述したように、チャネルＶｃｈ３〜Ｖｃｈ２９が約８Ｖ、チャネルＶｃｈ１、Ｖｃｈ３０が約５〜６Ｖ、チャネルＶｃｈ０、Ｖｃｈ３１が５〜６Ｖ以下にブーストされると、図９で説明したような現象によりプログラム禁止セルＭＣ０、ＭＣ３１にホットエレクトロンプログラムディスターブが発生しない。
【００６９】
図１３は本発明の好適な第３実施例に係るホットエレクトロンプログラムディスターブ防止のためのＮＡＮＤ型フラッシュメモリ装置を示し、図１４は図１３のＮＡＮＤ型フラッシュメモリ装置のプログラム電圧条件を示す。
【００７０】
図１３を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、Ｖｐｇｍポンプ１１０、Ｖｐａｓｓポンプ１２０、スイッチング１３０、１４０、分圧部１５０およびメモリセルアレイ１６０を含む。図１３が図６および図１０と異なる点は、図６及び図１０には分圧部１５０が存在するが、図１３には電圧部が存在しないことである。
【００７１】
また、図１４が図７および図１１と異なる点は、ホットエレクトロンプログラムディスターブを防止するために、プログラムしないワードラインに印加される電圧条件が異なることである。すなわち、図１４ではホットエレクトロンプログラムディスターブを防止するために、プログラムしようとするワードライン（例えば、ＷＬ２）を除いた残りのワードラインＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ３１にプログラム禁止電圧Ｖｐａｓｓとして５〜９Ｖを印加する。
【００７２】
このようにワードラインＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ３１に５〜９Ｖのチャネルブースティングディスターブ防止電圧を印加しても、第１および第２実施例と同様の効果を得ることができる。
【００７３】
図１５は図１０のストリング１６１の断面図である。以下、図１５を参照しながら、ホットエレクトロンプログラムディスターブを防止する方法をより詳しく説明する。
【００７４】
図１５を参照すると、プログラムしようとするワードライン（例えば、ＷＬ１２）にはプログラム電圧Ｖｐｇｍとして１６〜２０Ｖが印加され、残りのワードラインＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ３１にはプログラム禁止電圧Ｖｐａｓｓとして５〜９Ｖが印加される。図５に示すように、電圧条件が実現されると、ソース選択トランジスタＳＳＴとメモリセルＭＣ０間の電気場、そしてドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１間の電気場が従来より減少する。
【００７５】
より詳しく説明すると、ソース選択トランジスタＳＳＴのチャネルＶｃｈｓは、それのゲート電圧０Ｖによって０Ｖ程度の電圧に固定され、ドレイン選択トランジスタＤＳＴのチャネルＶｃｈｄは、それのゲート電圧ＶＣＣによって１Ｖ程度の電圧になる。ところが、メモリセルＭＣ０、ＭＣ１、ＭＣ３〜ＭＣ３１のチャネルＶｃｈ０、Ｖｃｈ１、Ｖｃｈ３〜Ｖｃｈ３１は約５〜６Ｖ程度にブーストされる。ここで、メモリセルＭＣ０、ＭＣ１、ＭＣ３〜ＭＣ３１のチャネルＶｃｈ０、Ｖｃｈ１、Ｖｃｈ３〜Ｖｃｈ３１が約５〜６Ｖ程度にブーストされるとしたが、必ずしも５〜６Ｖにブーストされるのではなく、約８Ｖ以下にブーストされるものと見なす。
【００７６】
図１５のように、チャネルＶｃｈ０、Ｖｃｈ１、Ｖｃｈ３〜Ｖｃｈ３１が約８Ｖ以下にブーストされると、図９で説明したような現象により、プログラム禁止セルＭＣ０、ＭＣ３１にホットエレクトロンプログラムディスターブが発生しない。
【００７７】
図１６はプログラム禁止電圧Ｖｐａｓｓを１０Ｖ、チャネルブースティングディスータブ防止電圧Ｖｃｂｄを６〜１０Ｖに固定しておいた状態で、メモリセルＭＣ０、ＭＣ３１のしきい値電圧Ｖｔとチャネルブースティングディスターブ防止電圧Ｖｃｂｄとの依存性を示す。
【００７８】
図１６において、ＮＯＰ(Number of Program)は、一つのページにあるセルを何回プログラムすることができるかという特性を決定付けるものであって、ＮＯＰが３２個であることを示す。
【００７９】
図１６に示すように、ワードラインＷＬ１〜ＷＬ３０に位置したメモリセルＭＣ１〜ＭＣ３０のしきい値電圧Ｖｔは殆ど差異がないが、ワードラインＷＬ０、ＷＬ３１のメモリセルＭＣ０、ＭＣ３１のしきい値電圧Ｖｔは、ワードラインＷＬ０、ＷＬ３１に印加されるチャネルブースティングディスターブ防止電圧Ｖｃｂｄが減少すると、殆ど差異が発生しない。チャネルブースティングディスターブ防止電圧Ｖｃｂｄが６Ｖの場合、すなわちチャネルブースティングディスターブ防止電圧が低くなるほどワードラインＷＬ１〜ＷＬ３０のメモリセルＭＣ１〜ＭＣ３０のしきい値電圧Ｖｔと殆ど同じ特性を示すことが分かる。
【００８０】
上述したように、プログラム対象ワードラインを除いた残りのワードラインに本発明の第１〜第３実施例によってプログラム禁止電圧とチャネルブースティングディスターブ防止電圧を印加すると、プログラムの禁止されたメモリセルにホットエレクトロンによるプログラムディスターブが発生することを防止することができる。
【００８１】
本発明の第１〜第３実施例は、マルチレベルセルとシングルレベルセルに全て適用可能である。
【００８２】
以上、本発明の技術的思想は好適な実施例によって具体的に述べられたが、これらの実施例は本発明を説明するためのもので、本発明を制限するものではないことに注意すべきである。また、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内において、様々な実施例に想到し得ることは理解できる。
【図面の簡単な説明】
【００８３】
【図１】従来のＮＡＮＤ型フラッシュメモリ装置を示す回路図である。
【図２】図１のＮＡＮＤ型フラッシュメモリ装置のプログラム電圧条件を示す図表である。
【図３】図１のＮＡＮＤ型フラッシュメモリ装置の断面図である。
【図４】図１においてホットエレクトロンによるチャネルブースティングディスターブによってフェールビット(fail bit)が発生したことを示すマップである。
【図５】図１においてプログロム禁止電圧（Ｖｐａｓｓ）とホットエレクトロンによってプログラムディスターブされたセルのしきい値電圧（Ｖｔ）との関係を示すグラフである。
【図６】本発明の好適な第１実施例に係るＮＡＮＤ型フラッシュメモリ装置を示す回路図である。
【図７】図６のＮＡＮＤ型フラッシュメモリ装置のプログラム電圧条件を示す図表である。
【図８】図６の非選択ストリングの断面図である。
【図９】図８の選択トランジスタとエッジワードラインに接続されたメモリセルの詳細断面図である。
【図１０】本発明の好適な第２実施例に係るＮＡＮＤ型フラッシュメモリ装置を示す回路図である。
【図１１】図１０のＮＡＮＤ型フラッシュメモリ装置のプログラム電圧条件を示す図表である。
【図１２】図１０の非選択ストリングの断面図である。
【図１３】本発明の好適な第３実施例に係るＮＡＮＤ型フラッシュメモリ装置を示す回路図である。
【図１４】図１３のＮＡＮＤ型フラッシュメモリ装置のプログラム電圧条件を示す図表である。
【図１５】図１３の非選択ストリングの断面図である。
【図１６】チャネルブースティングディスターブ防止電圧（Ｖｃｂｄ）とホットエレクトロンによるプログラムディスターブが防止されたセルのしきい値電圧（Ｖｔ）との関係を示すグラフである。
【符号の説明】
【００８４】
１１、１２、１６１、１６２    セルストリング
１１０、１２０    ポンプ
１３０、１４０    スイッチング部
１５０    分圧器
ＭＣ    メモリセル
ＤＳＬ    ドレイン選択ライン
ＳＳＬ    ソース選択ライン
ＣＳＬ    共通ソースライン
【図１】
2006294205.tif 000003
【図２】
2006294205.tif 000004
【図３】
2006294205.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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