【手続補正書】
【提出日】平成19年6月18日(2007.6.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】誘電体プラットフォームを含むシリコン基板であって、
穴の配列を含む誘電体格子と、
前記穴の頂部に形成されたシールと、
前記誘電体プラットフォームに隣接する位置において、能動電子回路の形成に適したシリコン・エリアと、を含み、前記穴の深は当該穴の幅より大きく、前記穴の側壁がシリコンをベースとする誘電体から形成され、かつ１ミクロン未満の厚さを持ち、前記穴の幅が２ミクロン未満である、シリコン基板。
【請求項２】  前記誘電体プラットフォームの上面がシリコン基板の上面と実質的に面一である、請求項１に記載の基板。
【請求項３】  前記シールがシリコンをベースとする誘電体から形成される、請求項１に記載の基板。
【請求項４】  前記シールがＴＥＯＳプロセスによって二酸化シリコンから形成され、化学機械的研磨を用いて平坦化されている、請求項１に記載の基板。
【請求項５】  前記配列の各穴が密閉され、ガス状誘電体を含む、請求項１に記載の基板。
【請求項６】  前記穴の直径が全て１ミクロン未満である、請求項１に記載の基板。
【請求項７】  前記配列の各穴が５ミクロンを超える深さを持つ、請求項１に記載の基板。
【請求項８】  前記配列の穴の下に形成され、前記配列の複数の穴に結合されたキャビティをさらに含む、請求項１に記載の基板。
【請求項９】  前記配列の穴の下に形成され、前記配列の複数の穴に結合されたキャビティと、
前記キャビティの底から前記誘電体格子まで伸長する１つまたはそれ以上のピラーと、
をさらに含む、請求項１に記載の基板。
【請求項１０】  穴の幅より大きい深さを持つ穴の配列を含む懸架誘電体格子を具備した誘電体プラットフォームを含み、前記穴の側壁がシリコンをベースとする誘電体から形成され、かつ１ミクロン未満の厚さを持ち、前記穴の幅が２ミクロン未満であり、前記穴の頂部がシリコンをベースとする誘電体により密閉され、前記穴の底が、前記懸架誘電体格子の下に形成されたキャビティに結合されて成る集積回路。
【請求項１１】  前記誘電体プラットフォームの上面がシリコン基板の上面と実質的に面一である、請求項１０に記載の集積回路。
【請求項１２】  前記穴の頂部に二酸化シリコンから形成されたシールと、
能動電子回路の形成に適した誘電体プラットフォームに隣接するシリコン・エリアと、
をさらに含む、請求項１０に記載の集積回路。
【請求項１３】  前記シールがＴＥＯＳプロセスによって二酸化シリコンから形成され、化学機械的研磨を用いて平坦化されている、請求項１２に記載の集積回路。
【請求項１４】  前記配列の各穴が密閉され、ガス状誘電体を含む、請求項１０に記載の集積回路。
【請求項１５】  基板の上面上にマスクを形成し、
前記マスクを使用して、それぞれ深さが幅より大きく、幅が２ミクロン未満である穴の配列を前記基板にエッチングし、
前記穴の側壁を酸化して、誘電体格子を設け、
前記穴の頂部を塞ぐ、
ことを含む、シリコン基板に誘電体プラットフォームを形成する方法。
【請求項１６】  前記穴の側壁は、二酸化シリコンから形成されかつ１ミクロン未満の厚さを持ち、
さらに、機械的研磨を用いて前記シールの上面を平坦化する工程を含み、
平坦化は、前記シールの上面を前記シリコン基板の上面と面一になるように平坦化することを含む、請求項１５に記載の方法。
【請求項１７】  基板の上面上にマスクを形成し、
それぞれ深さが幅より大きく、幅が２ミクロン未満である穴の配列を前記基板にエッチングし、
二酸化シリコンから形成されかつ１ミクロン未満の厚さを持つ前記穴の側壁を酸化して、誘電体格子を設け、
前記穴の頂部にシールを形成し、
化学機械的研磨を用いて前記シールの上面を平坦化する、
ことを含む方法によって、シリコン基板に形成された誘電体プラットフォーム。
【請求項１８】  平坦化が、前記シールの上面を前記シリコン基板の上面と実質的に面一になるように平坦化することを含む、請求項１７に記載の誘電体プラットフォーム。
【請求項１９】  マスクの形成が、
前記配列の穴内をエッチングして、キャビティの底から前記格子まで伸長する１つまたはそれ以上のピラーを含むキャビティを前記穴の下に形成する、ことをさらに含み、
シールの形成が、前記キャビティがガス状誘電体を含むように前記キャビティを密閉することを含む、請求項１７に記載の誘電体プラットフォーム。
【請求項２０】  穴の配列のエッチングが、結果的に３５パーセントを超えるガス含有率を持つ格子が得られるように穴の配列をエッチングすることを含む、請求項１７に記載の誘電体プラットフォーム。
【請求項２１】  表面下方キャビティに対応する表面領域を画定し、
前記表面領域に第１エッチング・ステップで第１深さに複数の開口を形成し、
第２エッチング・ステップで前記複数の開口内にエッチング剤を供給して、前記表面領域の下に表面下方キャビティを設け、
前記表面下方キャビティを封ずるために、誘電体層を前記表面領域に形成する、
ことを含む、半導体基板内に表面下方キャビティを形成する方法。
【請求項２２】  半導体基板に形成され、半導体基板の表面と実質的に面一の上面を持つ誘電体格子と、
前記誘電体格子の下に形成された表面下方キャビティと、
を含み、
素子が前記誘電体格子および前記表面下方キャビティの上にある、
半導体基板への素子のカップリングを減少するための構造。
【請求項２３】  前記表面下方キャビティが前記誘電体格子と同様に延びている、請求項２２に記載の構造。
【請求項２４】  前記誘電体格子を密閉する層をさらに含む、請求項２２に記載の構造。
【請求項２５】  前記表面下方キャビティ内に形成され、前記誘電体格子を支持するピラーをさらに含む、請求項２２に記載の構造。
【請求項２６】  前記誘電体格子が二酸化シリコンを含む、請求項２２に記載の構造。
【請求項２７】  半導体基板の一領域に開口のパターンを形成し、前記領域の内部の開口が隣接する開口から全ての方向に実質的に等距離に配置され、
前記開口のパターンに酸化物層を形成して、素子支持構造に対応する酸化物格子を形成し、
前記酸化物格子を覆って、前記開口のパターンを塞ぐ、
ことを含む、半導体基板に素子支持構造を形成するための方法。
【請求項２８】  前記酸化物格子の上面が前記半導体基板の表面と実質的に面一になるように、前記半導体基板の表面を平坦化することをさらに含む、請求項２７に記載の方法。
【請求項２９】  前記パターンの開口内にエッチング剤を供給して、前記半導体基板に表面下のキャビティを形成することをさらに含む、請求項２７に記載の方法。
【請求項３０】  前記酸化物格子の上にくる素子を形成することをさらに含む、請求項２７に記載の方法。
【請求項３１】
前記基板に、前記誘電体格子の下に、表面下方キャビティを形成することを、さらに含む方法であって、
前記塞ぐ工程は、前記表面下方キャビティを塞ぐことを含む、請求項１５に記載の方法。
【請求項３２】
前記複数の開口の側壁を酸化させる工程を、さらに含む方法であって、
誘電体層の形成工程は、ＴＥＯＳプロセスを用いて酸化物層を形成することを含む、請求項２１に記載の方法。
【請求項３３】
シリコン基板に誘電体プラットフォームを形成する工程であって、
相互の間にシリコン基板の部分を有する複数の側壁であって、前記シリコン基板の表面から前記シリコン基板の中へ少なくとも約３ミクロンの距離だけ伸びる複数の側壁を形成するために、シリコン基板をエッチングする工程と、
前記シリコン基板の前記側壁の間の前記部分の実質的にすべてを、二酸化シリコンへ変換するために、前記シリコン基板の前記側壁の間の前記部分を酸化させる工程と、
を含むものである誘電体プラットフォーム形成工程と、
前記誘電体プラットフォーム形成工程の後に、前記シリコン基板の、前期誘電体プラットフォームに隣接するエリアに、電気的能動部品を形成する工程と、
を含む方法。
【請求項３４】
前記側壁の酸化工程は、前記誘電体プラットフォームの誘電率が、二酸化シリコンの誘電率未満となるように、前記側壁を酸化させることを含むものである、請求項３３に記載の方法。
【請求項３５】
前記複数の側壁を形成するための前記シリコン基板エッチング工程は、複数の開口を形成するために前記シリコン基板をエッチングすることを含み、
前記複数の側壁は前記複数の開口の側壁である、請求項３３に記載の方法。
【請求項３６】
前記複数の開口の下に、表面下方キャビティを形成する工程と、
前記複数の開口に誘電体材料を堆積させ、前記誘電体プラットフォームの中に複数の空隙を形成する工程と、をさらに含み、
前記複数の空隙は、誘電体プラットフォームの総体積の４０％を超えて占めるものである、請求項３５に記載の方法。
【請求項３７】
前記誘電体プラットフォームの上面が前記シリコン基板の上面と実質的に面一になるように、前記誘電体材料を平坦化する工程、をさらに含むものである、請求項３６に記載の方法。
【請求項３８】
平坦化する工程が、前記誘電体材料を化学機械的に研磨することを含む、請求項３７に記載の方法。
【請求項３９】
誘電体材料堆積工程が、ＴＥＯＳプロセスを用いて前記複数の開口に酸化物層を堆積することを含む、請求項３６に記載の方法。
【請求項４０】
前記複数の側壁の間の前記シリコン基板の厚さは、約１ミクロン未満である、請求項３３に記載の方法。
【請求項４１】
前記電気的能動部品を形成する工程は、トランジスタを形成することを含むものであり、さらに、前記誘電体プラットフォームの上に電気的受動部品を形成する工程を含んでいる、請求項３３に記載の方法。
【請求項４２】
電気的受動部品を形成する工程が、前記誘電体プラットフォームの上に、インダクタ、キャパシタ、抵抗、または配線を形成することを含んでいる、請求項４０に記載の方法。
【請求項４３】
複数の閉じた中空房を有しているとともに、半導体基板の表面から前記半導体基板の中へ少なくとも約３ミクロンの距離だけ延びている誘電体プラットフォーム、を具備する素子。
【請求項４４】
前記半導体基板はシリコンを含むものであり、前記誘電体プラットフォームは、さらに、前記複数の閉じた中空房を互いに隔てるピラーを少なくとも１つ有している、請求項４３に記載の素子。
【請求項４５】
前記誘電体プラットフォームに隣接配置された電気的能動素子と、前記誘電体プラットフォームの上に配置された電気的受動素子と、をさらに有する、請求項４３に記載の素子。
【請求項４６】
前記誘電体プラットフォームの誘電率は、二酸化シリコンの誘電率未満である、請求項４３に記載の素子。
【請求項４７】
前記誘電体プラットフォームの誘電率は、約３．９未満である、請求項４３に記載の素子。
【請求項４８】
前記複数の閉じた中空房のうちの第１の閉じた中空房は、少なくとも約２ミクロンの深さを有している、請求項４３に記載の素子。
【請求項４９】
前記誘電体プラットフォームは、さらに、前記第１の閉じた中空房の上に、少なくとも約１ミクロンの深さを有する誘電体格子を具備している、請求項４８に記載の素子。
【請求項５０】
シリコン基板に、前記シリコン基板の表面から少なくとも約３ミクロンの距離だけ延びている誘電体プラットフォームを形成する工程であって、
前記シリコン基板に、少なくとも約１ミクロンの第１の深さを有する第１のキャビティを形成する工程と、
前記シリコン基板に、前記第１の深さよりも大きな第２の深さを有する第２のキャビティを形成する工程と、
を含んでいる誘電体プラットフォーム形成工程と、
前記誘電体プラットフォームの形成工程の後に、前記シリコン基板の誘電体プラットフォームに隣接するエリアに、電気的能動部品を形成する工程と、
を含む方法。
【請求項５１】
前記第１のキャビティの幅は約２ミクロン未満であり、さらに、約０．２ミクロン未満の厚さを有する誘電体層を形成するために、前記第１のキャビティの側壁を酸化させる工程を含んでいる、請求項５０に記載の方法。
【請求項５２】
前記誘電体プラットフォームは約３．９未満の誘電率を有しており、前記第２の深さは約２ミクロンから約１５ミクロンまでの範囲内である、請求項５０に記載の方法。
【請求項５３】
さらに、前記誘電体プラットフォームの上に電気的受動部品を形成する工程を含む、請求項５０に記載の方法。
【請求項５４】
シリコン基板に誘電体プラットフォームを形成する方法であって、
相互間にシリコン基板の部位を有する複数の側壁を形成するために、シリコン基板をエッチングする工程と、
前記シリコン基板の、前記側壁の間の部位の実質的にすべてを、二酸化シリコンに変換するために、前記側壁を酸化させる工程と、
を含んでおり、
前記複数の側壁は、前記シリコン基板の表面から前記シリコン基板の中へ少なくとも約３ミクロンの距離だけ延びるものであり、かつ、それぞれ湾曲しているものである、方法。
【請求項５５】
前記側壁を酸化させる工程は、前記誘電体プラットフォームの誘電率が、二酸化シリコンの誘電率未満となるように前記側壁を酸化させることを含む、請求項５４に記載の方法。
【請求項５６】
前記複数の側壁を形成するために前記シリコン基板をエッチングする工程は、互いに離間した複数の開口を形成するために前記シリコン基板をエッチングすることを含んでおり、前記複数の側壁は、前記複数の開口の側壁である、請求項５４に記載の方法。
【請求項５７】
前記複数の開口を塞ぐために、前記複数の開口に誘電体材料を堆積させる工程を、さらに含む、請求項５６に記載の方法。
【請求項５８】
前記シリコン基板の、前記複数の側壁の間の前記部位の厚さは、約１ミクロン未満であり、誘電体材料堆積工程は、ＴＥＯＳプロセスを用いて前記複数の開口に酸化物層を堆積することを含む、請求項５７に記載の方法。