(57)【要約】【課題】  デバイス性能を犠牲にすることなく様々なゲート材料の使用を可能にする、半導体基板上に少なくとも部分的にゲート・スタックを作るための技術を提供する。【解決手段】  高ｋ誘電材料を含む少なくとも１つの構造体のウェハ接合を利用して、半導体電子デバイスのためのゲート・スタックを形成する方法が提供される。本発明の方法は、まず、それぞれが主面を有する第１及び第２の構造体を選択するステップを含む。本発明によれば、第１及び第２の構造体の少なくとも一方又は両方は、少なくとも高ｋ誘電材料を含む。次に、第１及び第２の構造体の主面同士を接合して、ゲート・スタックの高ｋ誘電材料を少なくとも含む接合構造体を形成する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体デバイスのための接合構造体を形成する方法であって、
それぞれが主面を有し、少なくとも一方が、接合構造体の構成要素であり二酸化シリコンの誘電率より大きい誘電率を持つ誘電材料を少なくとも備える、第１の構造体及び第２の構造体を準備するステップと、
前記第１の構造体及び第２の構造体の前記主面同士を接合して、前記誘電材料を含む接合構造体を形成するステップと、
を含む方法。
【請求項２】
前記第１の構造体が、半導体材料、導体、又は、それらの組み合わせからなる第１の基板を含む、請求項１に記載の方法。
【請求項３】
前記第２の構造体が、半導体材料、導体、又は、それらの組み合わせからなる第２の基板を含む、請求項１に記載の方法。
【請求項４】
前記第１の構造体が半導体基板を備え、前記第２の構造体が導電性基板を備える、請求項１に記載の方法。
【請求項５】
前記半導体基板が、Ｓｉ、Ｇｅ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ、又は、シリコン・ゲルマニウム・オン・インシュレータからなる、請求項４に記載の方法。
【請求項６】
前記導電性基板が、金属、窒化物、シリサイド、ドープされたアモルファス・シリコン、ドープされたポリシリコン、ドープされた結晶シリコン、又は、それらの組み合わせ及びそれらの多層構造からなる、請求項４に記載の方法。
【請求項７】
前記導電性基板がドープされたポリシリコン又はドープされた結晶シリコンからなる、請求項６に記載の方法。
【請求項８】
前記導電性基板が水素又は不活性ガス注入領域を含む、請求項４に記載の方法。
【請求項９】
前記２つの構造体の各々が前記誘電材料を含む、請求項１に記載の方法。
【請求項１０】
前記２つの構造体の各々が前記誘電材料を基板から分離する固有誘電体層を含む、請求項９に記載の方法。
【請求項１１】
前記接合するステップが２つの前記構造体の前記主面を密着させることによって行われる、請求項１に記載の方法。
【請求項１２】
前記接合するステップが外圧の存在下で行われる、請求項１１に記載の方法。
【請求項１３】
前記接合するステップが１８℃から４０℃までの温度で行われる、請求項１に記載の方法。
【請求項１４】
前記接合するステップの後に行われる接合後アニーリング・ステップをさらに含む、請求項１に記載の方法。
【請求項１５】
前記接合後アニーリング・ステップが４０℃から１２００℃までの温度で行われる、請求項１４に記載の方法。
【請求項１６】
前記接合するステップの後に行われる剥離アニーリング・ステップをさらに含む、請求項１に記載の方法。
【請求項１７】
前記剥離アニーリング・ステップが１００℃から１０００℃までの温度で行われる、請求項１６に記載の方法。
【請求項１８】
前記接合するステップの後に、前記接合構造体の薄層化ステップをさらに含む、請求項１に記載の方法。
【請求項１９】
前記薄層化ステップが、剥離アニール、エッチング、又は、平坦化を含む、請求項１８に記載の方法。
【請求項２０】
前記誘電材料が、４．０より大きい誘電率を有し、酸化物、シリケート、アルミン酸塩、チタン酸塩、窒化物、又は、それらの組み合わせからなる、請求項１に記載の方法。
【請求項２１】
前記誘電材料が、ＨｆＯ２、Ｈｆシリケート、又は、酸窒化Ｈｆシリコンからなる、請求項１に記載の方法。
【請求項２２】
半導体電子デバイスのための接合構造体を形成する方法であって、
半導体基板と、該基板上のＳｉＯ２と、ＳｉＯ２上の該ＳｉＯ２より大きい誘電率を有する誘電材料とを少なくとも有する第１の構造体を準備するステップと、
導電性基板と、該基板上のＳｉＯ２と、ＳｉＯ２上の該ＳｉＯ２より大きい誘電率を有する誘電材料とを少なくとも有する第２の構造体を準備するステップと、
前記第１の構造体の前記誘電材料を前記第２の構造体の前記誘電材料に接合して、接合構造体を形成するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体電子デバイスに関し、より特定的には、例えば金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）又はフローティング・ゲート・メモリなどの半導体−誘電体−半導体デバイス構造体の接合構造体（ゲート・スタック）を、少なくとも部分的に製造する方法に関する。本発明の方法は、従来技術を用いた場合には製造することが困難な、電界効果デバイスにおける改良された特性及びより高い性能をもたらすことができる接合構造体（ゲート・スタック）の製造を可能にするものである。
【背景技術】
【０００２】
今日の集積回路は、膨大な数の電子デバイスを含む。より小さいデバイスが、デバイス性能を高め、信頼性を向上させる鍵となる。例えば絶縁ゲート電界効果トランジスタといったＭＯＳＦＥＴデバイスがスケール・ダウンされるのに伴って、技術はより複雑になり、期待される性能向上をあるデバイス世代から次の世代まで維持するためには新たな方法が必要とされる。
【０００３】
ゲート誘電体は、電界効果デバイスのスケール・ダウンに関する主要な問題の１つである。これは、従来型のシリコン・デバイスと、より進歩した（例えば、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓなどの）デバイスの両方に当てはまる。ＳｉベースＭＯＳＦＥＴの性能をさらに高めるためには、従来の酸化シリコン・ゲート絶縁体又は酸窒化シリコン・ゲート絶縁体を高誘電率（「高ｋ」）誘電体に置き換えて、ゲート漏れ電流と、それによる電力損失とを減少させることが最も有望であろう。多くの製品における選択肢のうち有望な第１の材料は、ハフニウム・ベースのもの、例えば、酸化ハフニウム（ＨｆＯ２）、ハフニウム・シリケート（ＨｆＳｉＯ）、又は酸窒化ハフニウム・シリコン（ＨｆＳｉＯＮ）であろう。しかしながら、例えばＡｌ、Ｚｒ、Ｔｉ、Ｔａ、又は他のランタノイド系元素などの他の金属イオンを含む酸化物も、第１デバイス世代又は後のデバイス世代のために検討されている。
【０００４】
ゲート電極材料として、従来のドープされたシリコン、又は、新規な導電性材料（「金属」）、例えばＷ、Ｒｅ、ＴｉＮ、若しくはＮｉＳｉを使用することができる。金属ゲートは、原理的には、より高いゲート・スタック容量と、それによるより高速なデバイス性能とを可能にするが、ドープされたシリコンではより多くの経験が利用できる。したがって、特に、低ゲート漏れが要求されるがそれほど高速動作を必要としない低電力デバイス用途については、ドープされたシリコンを使用し続けることになる。
【０００５】
この状況は、シリコン以外の半導体、例えば、Ｇｅ、ＧａＡｓなどをベースとする電界効果デバイスにおいて、さらに問題となる。これまでに、信頼性のある高品質のゲート絶縁体は発見されていない。
【０００６】
特に、これらの材料の酸化は、ほとんどの酸化ゲルマニウム相の場合のように、水にさえも溶けることがある低品質の酸化層を生じさせる。また、十分な品質を持つ堆積金属酸化物は、代替的な基板上ではまだ実証されていない。これは、ひとつには、酸化物堆積中又は後処理中の界面反応のためである。例えばIII−Ｖ族半導体に関する部分的な成功が２つの事例で報告されているのみであり、すなわち、（１）機能性Ｇａ２Ｏ３（＋Ｇｄ２Ｏ３）／ＧａＡｓゲート・スタックが、分子線エピタキシーによって製造されており、例えば非特許文献１を参照されたい、（２）ＧａＡｓ上にＡｌ２Ｏ３を堆積させた原子層について、許容できる電子特性も報告されており、例えば非特許文献２を参照されたい。こうした結果は、特異的なものにとどまっており、完全には理解されていない。
【０００７】
しかし、場合によってはより単純なシリコン・ベースＭＯＳＦＥＴの場合でさえ、世界中の多くの研究所における集中的な研究開発活動にもかかわらず、高ｋ実装に伴うすべての問題点が解決されたわけではない。最も重要なことだが、ハフニウム・ベースの誘電体と多結晶シリコン（「ポリシリコン」）ゲート電極と組み合わせたｐＦＥＴにおいて、しきい値電圧（Ｖｔ）は、二酸化シリコン（ＳｉＯ２）又は酸窒化シリコン（ＳｉＯＮ）ベースのデバイスより低い約０．６Ｖであることが一貫して見出された。このことが、こうしたデバイスを集積化に適さないものにしている。
【０００８】
ｎＦＥＴについても、値がより大きくなる方向に約０．２ＶだけＶｔシフトが存在する。これらのシフトは、おそらく、ポリシリコン／誘電体界面におけるフェルミ準位ピニングのためである。可能性のある原因として、界面のＨｆ−Ｓｉ結合（非特許文献３）、ハフニウム・ベースの誘電体における酸素欠乏（非特許文献４）、及び、ドーパントと酸化ハフニウム又はハフニウム・シリケートの欠陥との相互作用（非特許文献５）が挙げられている。この問題を解決するために、世界中の多くのグループによってゲート酸化物キャッピング層及び堆積後処理が試みられたが、実質的な効果は上がっていない。より良いキャッピング層を発見するか、又は、ドーパントの選択及び濃度の影響をより詳細に調査することもわずかに期待されているが、今までのところ解決策は知られていない。
【０００９】
他の観点からも、原理的に、電界効果デバイスの改善の余地がある。例えば、ポリシリコン電極の限られたドーパント濃度及び活性は、ゲート・スタック容量の減少と、それによるＭＯＳＦＥＴ性能の低下（「ポリシリコン減少」）の原因である。現在用いられているものより高いドーパント活性は、追加のポリシリコン成長、リソグラフィ、及び反応性イオンエッチング（ＲＩＥ）が必要となるため通常プロセスと比較して追加的なコストで、インサイチュ（in-situ）ドープされたポリシリコン電極を（及び場合によっては注入ポリシリコン電極をも）用いて、達成することもできる。代替案は、ポリシリコンの代わりに金属ゲート電極を使用することである。こうしたゲート・スタックは、多くの企業の研究所で開発中であるが、まだ実装の準備が整っていない。
【００１０】
別の問題点は、ドーパント活性化に必要なサーマル・バジェットに関するものである。電界効果デバイスのポリシリコン・ゲート電極並びにソース及びドレイン領域に注入されたドーパントを活性化するには、約１０００℃以上の温度が必要である。代替的な誘電体を含むＭＯＳＦＥＴゲート・スタックの場合には、これは、界面のＳｉＯ２の再成長、誘電体の結晶化、相分離、及び／又は、反応などの望ましくない構造変化の原因となることが多い。デバイス性能は、悪影響を受ける。コストをかければ、この問題は、化学気相堆積（ＣＶＤ）成長の際におけるポリシリコンのインサイチュ・ドーピングによって、又はレーザー・アニーリングによって、部分的に解決することができる。しかしながら、こうした解決法は、まだ製品には利用できない。
【００１１】
例えば、新規な誘電体を含むＭＯＳＦＥＴの容量対チャネル移動度を最適化するために、又は、不揮発性フローティング・ゲートＦＥＴメモリのプログラム／消去速度を最適化するために、多層誘電体ゲート・スタック（「ナノ積層体」）が提案された（非特許文献６）。しかしながら、例えば化学気相堆積などの従来型の成長技術を利用して、十分な質で望ましい層配列が製造可能であるとは限らない。ある材料の組み合わせについての重要で潜在的な製造上の問題点は、表面自由エネルギーが好ましくないか、又は活性核生成サイトの濃度が不十分である場合は、こうした材料の原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、又は分子線エピタキシー（ＭＢＥ）における核生成が不十分なことである。これが、場合によっては望ましくない結晶化度の、島状の粗い薄膜の原因となることがある。成長している連続層の間の表面活性化処理を考慮することになる。ゲート・スタック薄膜及びトンネル障壁の場合は、この分野は大部分が未開拓である。
【００１２】
【非特許文献１】Ｊ．Ｋｗｏら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７５、１１１６（２００３）
【非特許文献２】Ｐ．Ｄ．Ｙｅら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．８３、１８０（２００３）
【非特許文献３】Ｃ．Ｈｏｂｂｓら、Ｓｙｍｐ．ｏｎ  ＶＬＳＩ  Ｔｅｃｈ．ｐ９（２００３）
【非特許文献４】Ｋ．Ｓｈｉｒａｉｓｈｉら、Ｓｙｍｐ．ｏｎ  ＶＬＳＩ  Ｔｅｃｈ．ｐ１０８（２００４）
【非特許文献５】Ａ．Ｋａｎｅｋｏら、Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ＩＳＳＭ  ２００３、ｐ５３
【非特許文献６】Ｊ．Ｐ．Ｃａｓｐｅｒｓｏｎら、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．９２、２６１（２００２）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記を考慮すると、デバイス性能を犠牲にすることなく様々なゲート材料の実装を可能にする、半導体基板上に少なくとも部分的にゲート・スタックを作るための技術を提供する必要性が存在する。
【課題を解決するための手段】
【００１４】
本発明は、ウェハ接合を利用して、ＭＯＳＦＥＴ又はフローティング・ゲート・メモリなどの半導体−誘電体−半導体デバイスのゲート・スタックを少なくとも部分的に作成する方法を提供する。したがって、本発明は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）ゲート・スタックの誘電体−電極界面全体をより一層制御するための方法を提供する。さらに、本発明の方法は、従来の相補型金属酸化膜半導体（ＣＭＯＳ）プロセスを用いて製造することが困難であったゲート構造体を製造するための技術を提供する。
【００１５】
特定的かつ広義には、本発明の方法は、
それぞれが主面を有し、少なくとも一方が、ゲート・スタックの構成要素であり二酸化シリコンの誘電率より大きい誘電率を持つ誘電材料を少なくとも備える、第１及び第２の構造体を準備するステップと、
該第１及び第２の構造体の該主面同士を接合して、該誘電材料を含む接合構造体を形成するステップと、
を含む。
【００１６】
上述のように、本発明の誘電材料は、誘電率ｋが、４．０すなわち二酸化シリコンの誘電率より大きい材料である。したがって、本発明において使用される誘電材料は、本明細書では高ｋ誘電体（ｋ＞４．０、好ましくは７．０より大きい）と呼ぶことができる。
【００１７】
本発明の方法は、誘電体−電極界面がチャネル−誘電体界面と同じ性質であることを確実にするので、本発明の方法を用いて、上述のｐＦＥＴのＶｔシフト問題を解決することができる。このことが、形成される界面のフェルミ・ピニングを防止し、したがって、Ｖｔシフト問題を解決することになる。
【００１８】
さらに、ポリシリコン減少を低減するために、本発明の方法は、ゲート電極材料としてのポリシリコンを高ドープされた（すなわち劣化した）結晶シリコン材料で置き換えることを可能にする。このようにして、より高いドーパント活性及び濃度を達成することができ、より良好なデバイス性能がもたらされる。唯一知られている解決策（金属ゲート電極）は、市販のデバイスに実装する準備が整っていない。本発明は、現在知られているゲート金属より容易な仕事関数調整を可能にする。同時に、劣化シリコン・ゲート電極がゲート誘電材料に接合される場合には、熱によるドーパント活性化は不要である。このことが、高レベルのドーパント活性／濃度を可能にしながら、スタックのサーマル・バジェットを低減する。
【００１９】
さらに、本発明は、２つの誘電体スタックを準備し、次にそれらを接合することによって形成されることになる多層誘電体スタック（ナノ積層体）を可能にする。本発明は、別の方法では十分な品質が達成されない構造体を製造できる可能性がある。
【００２０】
さらに、非シリコン・ベースのＭＯＳＦＥＴを製造するために、代替的な基板を化学的に不動態化し、ゲート誘電体スタックを少なくとも部分的に含むシリコン・ウェハを該基板に接合することができる。このようにして、代替的な基板上にはうまく形成できない誘電体を持つ極めてはっきりした基板−誘電体界面を得ることができる。代替的な材料に関して実証された機能性スタックがほとんどないことを前提とすれば、本発明は、非シリコン・ベースのＭＯＳＦＥＴの領域を実質的に広げることになる。
【発明を実施するための最良の形態】
【００２１】
ウェハ接合によってゲート・スタック構造体を形成する方法を提供する本発明は、本出願に添付する図面を参照して、より詳細に説明されることになる。添付図面は縮尺に合わせて描かれてはおらず、図面中に示される同様の及び／又は対応する要素は同様の参照数字によって表されることに留意されたい。
【００２２】
まず、本発明に用いることができる主面１２を有する第１の構造体８と主面１６を有する第２の構造体９とを示す図１を参照する。本発明によれば、第１の構造体８又は第２の構造体９のうちの少なくとも１つは、二酸化シリコンより大きい誘電率を有する誘電材料１８（これ以降、「高ｋ誘電体」１８とする）を含む。図示される実施形態においては、第１の構造体８及び第２の構造体９のいずれも、任意の固有誘電体層２０の上に形成された高ｋ誘電体１８を含む。「固有誘電体」とは、酸素、窒素、並びに、それぞれ下層の材料１０及び１４を構成する元素を主に含む誘電体層を意味する（例えば、Ｓｉ基板の場合には、二酸化シリコン層又は酸窒化シリコン層；ＧａＡｓ基板の場合には、酸化ガリウム層、酸化ヒ素層、酸化ガリウムヒ素層、又は、類似の窒化物層若しくは酸窒化物層）。さらに、この層は、任意に、Ｎ、Ｓｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｔａ、Ｔｉ、又はＧｄなどの他の原子種を含むこともできるが、これらに限定されるものではない。この層は、大気若しくはガス暴露、熱処理、湿式処理、プラズマ暴露、堆積、又は、当業者に知られている他のいずれかの技術によって、形成することができる。
【００２３】
本発明によれば、第１の構造体８は第１の基板１０を含み、一方、第２の構造体９は第２の基板１４を含む。
【００２４】
第１の基板１０及び第２の基板１４は、半導体、導体、又はそれらの組み合わせを含む同一の又は異なる材料で構成することができる。「半導体」という用語は、本発明では、半導体特性を有する材料を意味するものとして用いられる。こうした半導体材料の具体例には、Ｓｉ、Ｇｅ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、及び、他のIII−Ｖ族又はII−ＩＶ族化合物半導体が含まれるが、これらに限定されるものではない。半導体材料はまた、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、又はシリコンゲルマニウム・オン・インシュレータ（ＳＧＯＩ）などの層状半導体で構成することもできる。
【００２５】
第１の基板１０及び／又は第２の基板１４として用いられる半導体材料は、歪型、非歪型、又は、歪型と非歪型との組み合わせとすることができる。半導体材料は、例えば、（１００）、（１１１）、又は（１１０）を含むいずれかの結晶方位を持つものとすることができる。
【００２６】
半導体材料は、非ドープ型とすることができ、あるいは、ｐ型ドーパント若しくはｎ型ドーパントを含むもの、又は両方の型のドーパントを含む複数の領域を有するものとすることができる。半導体材料内部のドーピングレベルは、デバイスの所望の最終用途に応じて変えることができる。ドーパントは、半導体材料内部にソース／ドレイン領域、ソース／ドレイン延長部、及び／又は、ウェル領域を形成するように、アニーリングによって活性化させることができる。
【００２７】
半導体材料の他に、第１の基板１０及び第２の基板１４は、金属、金属の窒化物、シリサイド、ドープされたシリコン、又は、それらの多層構造を含む組み合わせなどの導体で構成することができる。導体には、ＭＯＳＦＥＴデバイスの仕事関数を変化させることができる、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌ、又はそれらの混合物などのドーパント・イオンを添加することができる。多導体層を用いる実施形態においては、個々の導体層の各々の間に、ＴｉＮ又はＴａＮなどの障壁層を形成することができる。
【００２８】
上述の導電性材料に加えて、基板１０又は１４は、高濃度ドープされた結晶シリコンを含むことができる。「高濃度ドープされた」とは、約１０１９原子／ｃｍ３から約１０２２原子／ｃｍ３のドーピング濃度を意味する。上述の他の導体だけでなく、この高濃度ドープされた結晶シリコンも、最終的なデバイスにおいてゲート電極として利用することができる。
【００２９】
上述のように、第１の基板１０及び第２の基板１４は、半導体材料と導電性材料との組み合わせを含むことができる。
【００３０】
本発明において使用される第１の基板１０及び第２の基板１４の厚さは、様々なものとすることができ、本発明にとって重要なことではない。
【００３１】
任意の実施形態においては、図１に示されるように、基板１０又は１４の少なくとも１つは、典型的には水素イオン又は不活性ガス・イオン（例えば、ヘリウム又はアルゴン）が注入される注入領域２２を設けることができ、これは本発明においては、基板の１つを薄くするために用いられる。注入領域２２は、基板１０又は１４の少なくとも１つにイオンを注入する従来のイオン注入プロセスによって形成される。注入領域２２内のイオンの濃度は、次に続くアニーリング・ステップの際に該注入領域２２にクラック又はボイドを形成させるのに十分なものとすべきである。典型的には、基板１０又は１４の少なくとも１つに注入されるイオンの濃度は、約１０１６原子／ｃｍ３から約１０１８原子／ｃｍ３である。注入領域２２の深さは、基板材料の厚さ及び使用される注入条件に応じて変えることができる。当業者であれば、注入領域２２形成の深さを選択することができる。
【００３２】
図１に示される構造体はいずれも、その表面上に任意の固有誘電体層２０を含む。この実施形態は説明され、示されたが、本発明は、任意の固有誘電体層２０が基板１０又は１４の１つのみに存在する実施形態も考慮している。代替的には、本発明においては、任意の固有誘電体層２０を完全に省くことができる。
【００３３】
任意の固有誘電体層２０が存在するときは、該任意の固有誘電体層２０は、熱酸化プロセスを利用して、又は、例えば、化学気相堆積（ＣＶＤ）、プラズマ化学気相堆積（ＰＥＣＶＤ）、化学溶液堆積、蒸着、原子層堆積（ＡＬＤ）、物理気相堆積、若しくは他の同様な堆積プロセスなどの従来の堆積プロセスを利用して、形成される。任意の固有誘電体層２０は、ウェット・エッチング及びそれに続くウェット化学誘電体成長によって形成することもできる。任意の固有誘電体層２０が存在する場合には、該任意の固有誘電体層２０は、典型的には約０．２ｎｍから約３ｎｍまでの範囲の厚さを有し、より典型的には、約０．４ｎｍから約１．５ｎｍまでの範囲の厚さを有する。
【００３４】
次に、高ｋ誘電体１８は、任意の固有誘電体層２０の上か、又は、基板１０、１４のうち１つ若しくはその両方の上に直接、形成される。高ｋ誘電体１８は、化学気相堆積（ＣＶＤ）、プラズマＣＶＤ、原子層堆積（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積、分子線エピタキシー（ＭＢＥ）、又は他の同様な堆積プロセスなどの堆積プロセスを利用して、形成される。高ｋ誘電体１８の厚さは様々なものとすることができるが、典型的には、高ｋ誘電体１８は、約０．４ｎｍから約６ｎｍの厚さを有する。より典型的には、高ｋ誘電体１８は、約１．５ｎｍから約４ｎｍの厚さを有する。
【００３５】
本発明において使用される高ｋ誘電体１８は、誘電率が二酸化シリコンの誘電率より大きい（＞４．０）いずれかの誘電材料を含む。より典型的には、本発明において使用される高ｋ誘電体１８は、７．０より大きい誘電率を有する。層１８として使用することができる高ｋ誘電体の具体例には、例えば、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ａｌ２Ｏ３などの酸化物、シリケート、アルミン酸塩、チタン酸塩、窒化物、及び、それらの多層構造を含む組み合わせが含まれる。誘電体は、結晶構造とするか又は非結晶構造とすることができる。例えば、ＨｆＯ２、ハフニウム・シリケート、及び酸窒化ハフニウム・シリコンなどのハフニウム・ベースの材料が特に好ましい。
【００３６】
本発明において使用される基板１０及び１４の各々の表面は、その上層を形成する前に洗浄処理を施すことができることに留意すべきである。本発明においては、基板の表面から汚染物質及び／又は表面酸化物を除去するいずれかの洗浄処理を利用することができる。こうした洗浄処理は、当業者によく知られている。この段階においては、基板の表面上に誘電体層を形成する前に、例えば、フッ化水素酸、塩酸、水酸化アンモニウム、硫酸、硝酸、硫化アンモニウム、Ｈ２Ｏ２、水、オゾン水、有機溶剤、又はこれらの混合物を使用する湿式処理を用いて、基板の表面を洗浄することができる。代替的には、高温での脱着などの気相処理若しくは真空処理、ＨＦ若しくはオゾンなどのガス種を用いた洗浄、又はプラズマ処理を行うことができる。
【００３７】
誘電体層の上に親水性表面層を形成することができる薬品を用いて、形成後の誘電体層の各々を処理することもできる。こうした親水性表面は接合処理を容易にするので、特に、相互に接合されることになる誘電体表面の各々の上にあることが望ましい。例えば、水処理及び乾燥又はプラズマ活性化を用いて、接合するための親水性表面を形成することができる。
【００３８】
本発明の図面には示されていないが、基板上に誘電体層を形成する前に、該基板の１つにトレンチ分離領域を形成することができる。トレンチ分離領域は、特に、半導体である基板に形成される。トレンチ分離領域は、トレンチ画定及びエッチングを含み、必要に応じて、トレンチの内側をライナ材料で覆い、ＳｉＯ２、テトラエチルオルトシリケート（ＴＥＯＳ）、又は高密度酸素などのトレンチ誘電体でトレンチを充填する従来のプロセスを使用して形成される。トレンチ誘電材料でトレンチを充填した後に、任意の高密度化ステップ及び／又は平坦化ステップを用いることができる。本発明のさらに別の実施形態においては、トレンチ分離領域は、（後に説明されることになる）接合プロセスの後に形成される。
【００３９】
図１は、同じ数の同一層を有する２つの対称性を持つ構造体を示すが、本発明は、２つの非対称構造体を使用する実施形態も考慮していることに留意すべきである。
【００４０】
次に、図１に示される構造体８及び９は、接合されることになる２つの表面１２、１６を相互に密着させることによって、互いに接合される。接触ステップの間に、及び／又は、その後に、外圧を加えることができる。
【００４１】
接合は、基準室温で行われる。「基準室温」とは、約１８℃から約４０℃までの温度を意味する。接合は、空気中か、Ｈｅ、Ａｒ、Ｎｅ、若しくはこれらの混合物などの不活性雰囲気中か、Ｎ２中か、これらの組み合わせか、又は、他のいずれかの気体環境中で、行うことができる。接合は、真空中で行うこともできる。接合された構造体は、図２に示される。
【００４２】
最初の接触接合に続いて、必要に応じ、注入領域２２におけるクラック形成を引き起こすことなく、接合面間の接合を強化する温度で接合後アニーリング・ステップを行うことができる。典型的には、この接合後アニーリング・ステップは、約４０℃から約１２００℃までの温度で行われ、より典型的には、約１００℃から約１０００℃までの温度で行われる。さらに、接合後アニーリング・ステップは、典型的には、約１分から約１０日までの時間の間行われ、上述の雰囲気のうちの１つにおいて行うことができる。
【００４３】
ここで、任意の注入領域２２に、該注入領域２２を含む基板の１つの一部分を分離することが可能なクラックを形成させる剥離アニーリング・ステップを行うことができる。かみそり刃又は他の類似手段を用いて、分離プロセスを補助することができる。剥離アニールは、任意の接合後アニーリング・ステップの温度より高い温度で行われる。典型的には、剥離アニールは、約１００℃から約１０００℃までの温度で行われ、より典型的には、約３００℃から約６００℃までの温度で行われる。剥離アニールは、典型的には約１分から約１日までの範囲の時間の間、上述の雰囲気のうちの１つにおいて行うことができる。ここで述べたアニーリング・ステップのいずれも、様々な上昇率、浸漬サイクル、及び冷却率を含む様々な加熱方式を用いることができることに留意すべきである。
【００４４】
任意の剥離アニールによって、注入領域２２を含む基板の１つが薄くなる。与えられた例においては、基板１４が薄くなる。接合後における基板の１つの薄層化は、（ウェット又はドライ）エッチング、又は、例えば化学的機械研磨（ＣＭＰ）といった平坦化などの他の手段によって達成することもできる。薄層化させた接合構造体が、例えば図３に示される。
【００４５】
図示されていない本発明の幾つかの実施形態においては、接合プロセスの後に、基板の１つを完全に除去することができる。この完全除去は、エッチング又は平坦化によって達成することができる。
【００４６】
薄層化を行うかどうか、又は、接合後に基板の１つを完全に除去するかどうかにかかわらず、従来のＣＭＯＳプロセス・ステップを用いて、得られた構造体の表面上に少なくとも１つのＦＥＴを形成することができる。
【００４７】
好ましい実施形態においては、基板１０は半導体であり、高ｋ誘電体１８はハフニウム・ベースの誘電体であり、基板１４はドープされたポリシリコンである。この実施形態においては、ＣＭＯＳ形成プロセスは、ドープされたポリシリコンのパターン形成と、側壁スペーサの形成と、それ以前に形成されていない場合には、ソース／ドレイン領域の形成とを含むことができる。次に、シリサイド領域を形成し、続いて、導体が充填された線又はビアを有する相互接続誘電体を含む少なくとも１つの相互接続レベルを形成することができる。導体が充填されたビアは、先に形成されたシリサイド領域と接する。
【００４８】
別の好ましい実施形態においては、基板１０は半導体であり、高ｋ誘電体１８はハフニウム・ベースの誘電体であり、基板１４は高ドープされた結晶シリコン層である。この実施形態においては、ＣＭＯＳ形成プロセスは、高ドープされた結晶シリコン層のパターン形成と、側壁スペーサの形成と、それ以前に形成されていない場合には、ソース／ドレイン領域の形成とを含むことができる。次に、シリサイド領域を形成し、続いて、導体が充填された線又はビアを有する相互接続誘電体を含む少なくとも１つの相互接続レベルを形成することができる。導体が充填されたビアは、先に形成されたシリサイド領域と接する。
【００４９】
本発明のさらに別の実施形態においては、界面のトラップを不動態化するために、接合後に、（分子状、原子状、若しくはイオン状の水素又は重水素の中で、あるいは、これらの種と、窒素、不活性ガス、若しくは酸素との混合物の中で行われる）不動態化アニールを行うことができる。このアニールは、典型的には、約２００℃から約８００℃までの温度で行われ、より典型的には、約３００℃から約６００℃までの温度で行われる。
【００５０】
本方法は、ＭＯＳＦＥＴの他に、不揮発性メモリ・デバイス用のゲート・スタックを形成するために用いることもできる。
【実施例】
【００５１】
この例示的な実施形態においては、基板１０は基板ウェハであり、基板１４はゲート・ウェハである。基板１０には、ドーパント注入を行っていても、行っていなくてもよい。基板１４は、ポリシリコン又は結晶シリコンなどの高ドープされた導体であり、この材料は、最終的に得られるデバイスにおいてゲート電極として機能する。また、基板１４は、接合後に薄いゲート電極を得る層剥離を可能にするために、水素注入領域２２を含む場合がある。
【００５２】
両方の基板上に薄い固有誘電体膜２０を形成し、続いて、ＨｆＯ２、ハフニウム・シリケート、又は、酸窒化ハフニウム・シリコンなどの高ｋ誘電体１８を形成する。各々の構造体に形成される高ｋ誘電体１８の表面を処理して、接合を強化することができる。次に、高ｋ誘電体１８を含む表面同士を密着させて接合する。この実施形態によれば、基板１４は、ゲート・ウェハ、例えば導体の表面が露出するように基板１０の上に形成される。
【００５３】
次に上述のように、接合後アニーリング及び層剥離を行う。最終的に得られる構造体は、（上述の参照数字を用いて）、基板１０と、任意の固有誘電体層２０と、高ｋ誘電体１８と、基板１４の一部、すなわち高ドープされたポリシリコン又は高ドープされた結晶シリコンでできた薄いゲート電極とを備える。
【００５４】
本発明は、本発明の好ましい実施形態に関して具体的に示され、説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態又は詳細に関して前述の及び他の変更を行うことができることが分かるであろう。したがって、本発明は、説明され、図示された厳密な形態及び詳細に限定されるのではなく、特許請求の範囲内にあることが意図されている。
【図面の簡単な説明】
【００５５】
【図１】ゲート・スタックを形成するために本発明において使用される基本的な処理ステップを示す断面図である。
【図２】ゲート・スタックを形成するために本発明において使用される基本的な処理ステップを示す断面図である。
【図３】ゲート・スタックを形成するために本発明において使用される基本的な処理ステップを示す断面図である。
【符号の説明】
【００５６】
８：第１の構造体
９：第２の構造体
１０：第１の基板
１２、１６：主面
１４：第２の基板
１８：高ｋ誘電体
２０：固有誘電体層
２２：注入領域
【図１】
2006054465.tif 000003
【図２】
2006054465.tif 000004
【図３】
2006054465.tif 000005