(57)【要約】【課題】多値データの高速化な読み出しを可能とする。【解決手段】メモリセルＭＣは、複数ビットのデータを記憶する。第１のセンスアンプＧ３は、メモリセルＭＣから出力された電流と基準電流生成回路Ｇ５から出力された第１の基準電流とを比較する。ラッチ回路Ｇ４は、第１のセンスアンプＧ３の出力信号を保持する。基準電流生成回路Ｇ５は、ラッチ回路Ｇ４から出力される第１のビットデータに応じて、メモリセルＭＣから第２のビットデータを読み出すための第２の基準電流を出力する。【選択図】図１
2006294145.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットのデータを記憶するメモリセルと、
異なる複数の基準電流を生成する基準電流生成回路と、
前記メモリセルから出力された電流と前記基準電流生成回路から出力された第１の基準電流とを比較する第１のセンスアンプと、
前記第１のセンスアンプの出力信号を保持する第１のラッチ回路と、
前記第１のラッチ回路の出力信号ラッチする複数の第２のラッチ回路とを具備し、
前記基準電流生成回路は、前記第１のラッチ回路から出力される第１のビットデータに応じて、前記メモリセルから第２のビットデータを読み出すための第２の基準電流を出力することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記基準電流生成回路は、複数の基準電流を生成する複数の基準メモリセルと、
前記複数の基準メモリセルを選択する複数のトランジスタと、
前記第１のラッチ回路から供給される第１のビットデータに応じて前記複数のトランジスタから１つのトランジスタを選択するデコーダと
を具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルはビット線に接続され、前記複数の基準メモリセルの相互間に前記ビット線と等価な容量を有するダミー配線が配置されたことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のラッチ回路の出力信号を検出する第２のセンスアンプをさらに具備し、
前記複数の第２のラッチ回路は、前記第２のセンスアンプの出力信号を保持することを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
少なくとも前記第１、第２のセンスアンプと他の回路の電源が別々の電源配線により電源パッドに接続されていることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
センスアンプと、
前記センスアンプに対して配置された、少なくとも第１乃至第４のデータ線と、
選択されたメモリセルが前記第１のデータ線に接続されたとき、前記第１のデータ線を前記センスアンプの一方入力端に接続し、基準メモリセルが接続され、前記第１のデータ線と隣接する第２のデータ線を前記センスアンプの他方入力端に接続する選択回路と、
前記第１、第２のデータ線の両側に位置する前記第３、第４のデータ線を一定の電位に設定する設定回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記第１、第２のデータ線は冗長系のデータ線であり、前記第３、第４のデータ線はダミーデータ線であり、前記設定回路はトランジスタにより構成されていることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
バースト読み出し時、ページ境界において、選択された前記メモリセルが接続される前記第１のデータ線と、前記基準メモリセルが接続される前記第２のデータ線の両側に位置する前記第３、第４のデータ線が前記一定電位に設定されることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値データを記憶する例えばＮＯＲ型の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭセルを用いたＮＯＲ型不揮発性半導体記憶装置(以下、フラッシュメモリと称す)が開発されている。このＮＯＲ型のフラッシュメモリにおいて、メモリセルに記憶された“０”又は“１”の２値データを読み出す場合、メモリセルを選択し、選択されたメモリセルに流れる電流と基準メモリセルに流れる電流をセンスアンプにより比較することにより検出していた（例えば特許文献１、非特許文献１）。
【０００３】
近時、１つのメモリセル内に多値データ、例えば“００”“０１”“１０”“１１”からなる４値のデータを保存できるようになった。この４値のデータを読み出す場合、センスアンプによるセンス動作を例えば２回行う必要がある。すなわち、２ビットのデータのうち、先ず上位１ビットのデータを読み出し、この後、下位１ビットのデータを読み出す必要がある。この２回のセンス動作を例えば差動型センスアンプを用いて行う場合、先ず、ビット線をプリチャージして上位１ビットのデータをセンスアンプにより検出し、この検出したデータを例えばラッチ回路に保持した後、再度ビット線をプリチャージし、この後、下位１ビットのデータをセンスアンプにより検出し、この検出したデータを例えばラッチ回路に保持していた。
【０００４】
しかし、メモリの記憶容量の増大に伴い、セルアレイは複数に分割され、メモリセルから読み出されたデータが伝播される経路も、ビット線、メインビット線、グローバルデータ線と言うように、階層構造とされている。このため、メモリセルから読み出されたデータがラッチ回路に保持されるまでに時間がかかる。したがって、例えば上位ビットのデータを読み出した後、下位ビットのデータを読み出すまでの間に待ち時間が生じ、全体として高速な読み出しを行なうことが困難であった。
【特許文献１】特開２００１−３２５７９５号公報
【非特許文献１】B. Pathank et al., A 1.8V 64Mb 100MHz Flexible Read While Write Flash Memory, 2001, IEEE international Solid-State Circuits Conference
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、多値データの高速化な読み出しが可能な不揮発性半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の不揮発性半導体記憶装置の第１の態様は、複数ビットのデータを記憶するメモリセルと、異なる複数の基準電流を生成する基準電流生成回路と、前記メモリセルから出力された電流と前記基準電流生成回路から出力された第１の基準電流とを比較する第１のセンスアンプと、前記第１のセンスアンプの出力信号を保持する第１のラッチ回路と、前記第１のラッチ回路の出力信号ラッチする複数の第２のラッチ回路とを具備し、前記基準電流生成回路は、前記第１のラッチ回路から出力される第１のビットデータに応じて、前記メモリセルから第２のビットデータを読み出すための第２の基準電流を出力する。
【０００７】
本発明の不揮発性半導体記憶装置の第２の態様は、センスアンプと、前記センスアンプに対して配置された、少なくとも第１乃至第４のデータ線と、選択されたメモリセルが前記第１のデータ線に接続されたとき、前記第１のデータ線を前記センスアンプの一方入力端に接続し、基準メモリセルが接続され、前記第１のデータ線と隣接する第２のデータ線を前記センスアンプの他方入力端に接続する選択回路と、前記第１、第２のデータ線の両側に位置する前記第３、第４のデータ線を一定の電位に設定する設定回路とを具備している。
【発明の効果】
【０００８】
本発明によれば、多値データの高速化な読み出しが可能な不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１０】
（第１の実施形態）
図１、図２は、第１の実施形態に係り、ＮＯＲ型フラッシュメモリの概略構成を示している。
【００１１】
このフラッシュメモリは、メモリセルアレイＭＣＡ、充電回路Ｇ１、カレントミラー型負荷回路Ｇ２、ローカルセンスアンプ（ＬＳ／Ａ）Ｇ３、ラッチ回路Ｇ４、基準電流生成回路Ｇ５、駆動回路Ｇ６、グローバルセンスアンプ（ＧＳ／Ａ）Ｇ７、第１、第２のデータラッチ回路Ｇ８、Ｇ９により構成されている。
【００１２】
尚、図１、図２は、説明を容易化するため、１つのローカルセンスアンプＧ３に接続される最小限の構成のみを示している。実際の回路は、後述するように例えば１２８個のローカルセンスアンプＧ３を有し、これらローカルセンスアンプＧ３を同時に活性化してメモリセルからデータを読み出し、これらローカルセンスアンプＧ３のデータを例えば１２８個のグローバルセンスアンプＧ７を介して増幅し、出力している。
【００１３】
メモリセルアレイＭＣＡにおいて、ＥＥＰＲＯＭセルからなる複数のメモリセルＭＣは、複数のビット線（ローカルビット線ＬＢＬとも言う）ＢＬと複数のワード線ＷＬの交差部に配置されている。メモリセルＭＣの一端はビット線ＢＬに接続され、他端は例えば接地されている。メモリセルＭＣの制御ゲートはワード線ＷＬに接続されている。各ビット線ＢＬはカラム選択スイッチとしてのＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）１０−１、１０−２を介してメインビット線ＭＢＬ１、ＭＢＬ２に接続される。メインビット線ＭＢＬ１、ＭＢＬ２のノードＮ１、Ｎ２は、ＮＭＯＳ１１、１２の一端に接続されている。ＮＭＯＳ１１、１２及びＮＭＯＳ１０−１のゲートには信号ＳＷ１が供給されている。ＮＭＯＳ１１、１２の他端は充電回路Ｇ１に接続されるとともに、ＮＭＯＳ１３、１４を介してカレントミラー型負荷回路Ｇ２に接続される。
【００１４】
充電回路Ｇ１は、信号ＳＷ１、ＳＷ２に応じて、ローカルデータ線としてのメインビット線ＭＢＬ１、ＭＢＬ２を急速に充電する。この充電回路Ｇ１は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）１５、１６、１７、及びＮＭＯＳ１８、１９により構成されている。ＰＭＯＳ１５の一端は電源電圧Ｖｄｄが供給されるノードに接続され、他端はＰＭＯＳ１６、１７の一端に接続されている。ＰＭＯＳ１６、１７の他端はＮＭＯＳ１８，１９の一端に接続され、ＮＭＯＳ１８、１９の他端はＮＭＯＳ１１、１２の他端に接続されている。ＰＭＯＳ１５のゲートには信号ＳＷ１の反転信号／ＳＷ１が供給され、ＰＭＯＳ１６、１７のゲートには、信号ＳＷ２が供給されている。
【００１５】
ＮＭＯＳ１３、１４、１８、１９は、例えば閾値電圧が０Ｖに設定されたトランジスタであり、各ゲートには、これらトランジスタを導通状態とする定電圧が供給されている。
【００１６】
カレントミラー型負荷回路Ｇ２は、ローカルセンスアンプＧ３の負荷を構成している。このカレントミラー型負荷回路Ｇ２は、ＰＭＯＳ２０、２１、２２により構成されている。ＰＭＯＳ２０の一端は電源電圧Ｖｄｄが供給されるノードに接続され、他端はＰＭＯＳ２１、２２の一端に接続されている。このＰＭＯＳ２０のゲートには前記信号／ＳＷ１が供給されている。ＰＭＯＳ２１、２２の他端はＮＭＯＳ１３、１４の一端に接続され、ＰＭＯＳ２１、２２のゲートはＰＭＯＳ２２の他端に接続されている。
【００１７】
ＮＭＯＳ１１とＮＭＯＳ１３の間のメインビット線ＭＢＬ１と、ＮＭＯＳ１２とＮＭＯＳ１４の間のメインビット線ＭＢＬ２には、イコライズ回路を構成するＮＭＯＳ２３、ＰＭＯＳ２４が接続されている。ＰＭＯＳ２４のゲートには信号ＳＷ３が供給され、ＮＭＯＳ２３のゲートにはインバータ回路２５を介して信号ＳＷ３が供給されている。
【００１８】
ＮＭＯＳ１３とＰＭＯＳ２１の間のメインビット線ＭＢＬ１には、ＰＭＯＳ２６が並列接続され、ＮＭＯＳ１４とＰＭＯＳ２２の間のメインビット線ＭＢＬ２には、ＰＭＯＳ２７が並列接続されている。これらＰＭＯＳ２６、２７のゲートにはインバータ回路２５から出力される反転された信号ＳＷ３が供給される。
【００１９】
カレントミラー型負荷回路Ｇ２の出力ノードＮ３、Ｎ４の相互間には、メインビット線ＭＢＬ１、ＭＢＬ２のイコライズ回路を構成するＮＭＯＳ２８、ＰＭＯＳ２９が接続されている。ＰＭＯＳ２９のゲートには、信号ＳＷ３が供給され、ＮＭＯＳ２８のゲートにはインバータ回路２５から出力される反転された信号ＳＷ３が供給される。
【００２０】
前記ノードＮ３、Ｎ４は、ラッチ型のローカルセンスアンプＧ３に接続される。ローカルセンスアンプＧ３は、メインビット線ＭＢＬ１、ＭＢＬ２に流れる電流を検出する。このローカルセンスアンプＧ３は、トランスファーゲート３０、３１とセンスアンプＳ／Ａにより構成されている。すなわち、ノードＮ３、Ｎ４は、トランスファーゲート３０、３１を介してセンスアンプＳ／ＡのノードＮ５、Ｎ６に接続される。トランスファーゲート３０、３１は、信号ＳＷ４及びインバータ回路３２により反転された信号ＳＷ４により制御される。センスアンプＳ／Ａは、ＰＭＯＳ３３、３４、３５、ＮＭＯＳ３６、３７、３８により構成される。ＮＭＯＳ３８は、信号ＳＷ４により制御され、ＰＭＯＳ３３はインバータ回路３２により反転された信号ＳＷ４により制御される。センスアンプＳ／Ａの出力端としてのノードＮ６は、ラッチ回路Ｇ４に入力端に接続される。
【００２１】
ラッチ回路Ｇ４は、ローカルセンスアンプＧ３の出力信号をラッチする。このラッチ回路Ｇ４は、ローカルセンスアンプＧ３の出力信号を受けるクロックドインバータ回路ＣＩ１と、クロックドインバータ回路ＣＩ１の出力信号を保持するインバータ回路４４、及びクロックドインバータ回路ＣＩ２と、インバータ回路４９により構成されている。
【００２２】
クロックドインバータ回路ＣＩ１は、ＰＭＯＳ４０、４１、ＮＭＯＳ４２、４３により構成されている。クロックドインバータ回路ＣＩ２は、ＰＭＯＳ４５、４６、ＮＭＯＳ４７、４８により構成されている。クロックドインバータ回路ＣＩ１とＣＩ２は、信号ＳＷ５により、相補的に動作する。すなわち、信号ＳＷ５は、クロックドインバータ回路ＣＩ１のＮＭＯＳ４５のゲートとクロックドインバータ回路ＣＩ２のＰＭＯＳ４５のゲートに供給される。さらに、インバータ回路４９により反転された信号ＳＷ５は、クロックドインバータ回路ＣＩ１のＰＭＯＳ４０のゲート（ノードＮ１０）、及びクロックドインバータ回路ＣＩ２のＮＭＯＳ４８のゲート（ノードＮ１０）に供給される。ラッチ回路Ｇ４の出力ノードＮ１１は基準電流生成回路Ｇ５、及び駆動回路Ｇ６に接続されている。
【００２３】
基準電流生成回路Ｇ５は、ＮＭＯＳ１２とＮＭＯＳ１４の間のメインビット線ＭＢＬ２に接続され、多値データを検出するための基準電流を生成する。この基準電流生成回路Ｇ５は、複数の基準メモリセルＲ１、Ｒ２、Ｒ３と、これら基準メモリセルＲ１、Ｒ２、Ｒ３をメインビット線ＭＢＬ２に接続するＮＭＯＳ５０、５１、５２と、ＮＭＯＳ５０、５１、５２のうちの１つを選択するリファレンスデコーダ５３とにより構成されている。
【００２４】
基準メモリセルＲ１、Ｒ２、Ｒ３は、後述するように、多値データに応じてそれぞれ異なる閾値電圧を有している。リファレンスデコーダ５３は、信号ＳＷ５とラッチ回路Ｇ４の出力データに応じて動作する。すなわち、リファレンスデコーダ５３は、先ず、基準メモリセルＲ２を選択し、この後、ラッチ回路Ｇ４の出力データに応じて、基準メモリセルＲ１、又は基準メモリセルＲ３を選択するよう、出力ノードＮ７、Ｎ８、Ｎ９に信号を出力する。
【００２５】
図２に示すように、駆動回路Ｇ６は、ラッチ回路Ｇ４の出力ノードから供給される信号を受けグローバルデータ線ＧＤＬ、／ＧＤＬを駆動する。この駆動回路Ｇ６は、ラッチ回路Ｇ４の出力ノードから供給される信号を受けるクロックドインバータ回路ＣＩ３、ＣＩ４、及びインバータ回路５６、６８により構成されている。
【００２６】
クロックドインバータ回路ＣＩ３は、ＰＭＯＳ６０、６１、ＮＭＯＳ６２、６３により構成されている。クロックドインバータ回路ＣＩ４は、ＰＭＯＳ６４、６５、ＮＭＯＳ６６、６７により構成されている。ラッチ回路Ｇ４の出力ノードＮ１１から供給される信号は、ＰＭＯＳ６１、ＮＭＯＳ６２のゲートに供給さるとともに、インバータ回路６８を介してＰＭＯＳ６５、ＮＭＯＳ６６のゲートに供給される。信号ＳＷ６は、ＰＭＯＳ６０、６４のゲートに供給されるとともに、インバータ回路５６により反転されて、ＮＭＯＳ６３、６７のゲート（ノードＮ１２）に供給される。クロックドインバータ回路ＣＩ３の出力ノードＮ１３と、クロックドインバータ回路ＣＩ４の出力ノードＮ１４は、グローバルデータ線ＧＤＬ、／ＧＤＬに接続される。
【００２７】
グローバルデータ線ＧＤＬ、／ＧＤＬには、グローバルセンスアンプＧ７（ＧＳ／Ａ）が接続されている。グローバルセンスアンプＧ７は、グローバルデータ線ＧＤＬ、／ＧＤＬに流れる電流を検出する。このグローバルセンスアンプＧ７は、ＮＭＯＳ７０、７１とセンスアンプＳ／Ａにより構成されている。すなわち、グローバルデータ線ＧＤＬ、／ＧＤＬは、ＮＭＯＳ７０、７１を介してセンスアンプＳ／ＡのノードＮ１５、Ｎ１６に接続される。ＮＭＯＳ７０、７１は、信号ＳＷ７により制御される。センスアンプＳ／Ａは、ＰＭＯＳ７３、７４、７５、ＮＭＯＳ７６、７７、７８により構成される。ＰＭＯＳ７３は、信号ＳＷ７により制御され、ＮＭＯＳ７８はインバータ回路７９により反転された信号ＳＷ７により制御される。
【００２８】
グローバルセンスアンプＧ７の出力ノードＮ１５は、第１のラッチ回路Ｇ８の入力端に接続され、グローバルセンスアンプＧ７の出力ノードＮ１６は、インバータ回路９０を介して第２のラッチ回路Ｇ９の入力端に接続されている。第１のラッチ回路Ｇ８は、信号ＳＷ８に応じてグローバルセンスアンプＧ７から供給される上位ビットの信号を保持する。第２のラッチ回路Ｇ９は、信号ＳＷ９に応じてグローバルセンスアンプＧ７から供給される下位ビットの信号を保持する。
【００２９】
図３は、基準電流生成回路Ｇ５を構成する基準メモリセルＲ１、Ｒ２、Ｒ３に設定される閾値電圧と、メモリセルＭＣに書き込まれるデータに対応した閾値電圧の関係を示している。基準メモリセルＲ１、Ｒ２、Ｒ３に設定される閾値電圧は、各データに対応した閾値電圧の間に位置するように設定されている。
【００３０】
図４は、メモリセルＭＣに書き込まれるデータと、書き込み又は読み出し時のデータとの関係を示している。メモリセルＭＣに記憶される４値のデータは、例えば“００”“０１”“１０”“１１”と定義され、これらのデータは、上位ビット“０”又は“１”に対応して、下位ビット“０”又は“１”が設定されている。
【００３１】
データをメモリセルＭＣに書き込む場合、先ず、上位ビットのデータが書き込まれ、この後、下位ビットのデータが書き込まれる。メモリセルＭＣに記憶されたデータを読み出す場合、先ず、上位ビットのデータが読み出され、この後、下位ビットのデータが読み出される。
【００３２】
上記構成において、図５を参照して第１の実施形態の読み出し動作について説明する。
【００３３】
多値データが記憶されたメモリセルからデータを読み出す場合、図３に示すように、メモリセルＭＣに設定された４つの閾値電圧と基準メモリセルＲ１、Ｒ２、Ｒ３に設定された３つの閾値電圧とを比較する。この場合、先ず、基準メモリセルＲ２を使用してメモリセルに記憶されたデータの上位ビットを読み出し、次に、基準メモリセルＲ１又はＲ３を用いて下位ビットを読み出す。
【００３４】
アドレスが選択されると、図５に示すように、信号ＳＷ２がローレベルにおいて、信号ＳＷ１がハイレベルとなり、メインビット線ＭＢＬ１、ＭＢＬ２のノードＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６が充電される。この時、信号ＳＷ２をローレベルとしているため、充電回路Ｇ１のＰＭＯＳ１６、１７がオンし、メインビット線ＭＢＬ１、ＭＢＬ２のノードＮ１，Ｎ２は急速に充電される。さらに、信号ＳＷ３がローレベルであるため、ＰＭＯＳ２４、２９、ＮＭＯＳ２３、２８がオンし、メインビット線ＭＢＬ１、ＭＢＬ２がイコライズされる。
【００３５】
上位ビットの読み出しは、図３に示すように、基準メモリセルＲ２を使用する。このため、基準電流生成回路Ｇ５内のリファレンスデコーダは、信号ＳＷ５がハイレベルの時、出力ノードＮ８をハイレベルとする。したがって、ＮＭＯＳ５１がオンし、基準メモリセルＲ２がメインビット線ＭＢＬ２に接続される。
【００３６】
メインビット線ＭＢＬ１、ＭＢＬ２のノードＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６の電位が安定レベルに到達した後、信号ＳＷ２、ＳＷ３をハイレベルとすることにより、メインビット線ＭＢＬ１、ＭＢＬ２の電位はメモリセルＭＣ、基準メモリセルＲ２のデータによって異なる値になる。このメインビット線ＭＢＬ１、ＭＢＬ２の電位はカレントミラー型負荷回路Ｇ２によって増幅される。
【００３７】
このとき、信号ＳＷ４はローレベルであるため、トランスファーゲート３０、３１が開いている。このため、ノードＮ３，Ｎ４の電位はローカルセンスアンプＧ３に供給される。ノードＮ３，Ｎ４の振幅が一定以上の振幅になった時、信号ＳＷ４をハイレベルにすることにより、トランスファーゲート３０、３１が閉じて、センスアンプＳ／Ａが動作する。したがって、ローカルセンスアンプＧ３の出力ノードＮ６にはハイレベルかローレベルのデータが出力される。
【００３８】
このデータは、ラッチ回路Ｇ４に供給される。信号ＳＷ５は、読み出し動作開始時からハイレベルであり、クロックドインバータ回路ＣＩ１が活性化されている。ローカルセンスアンプＧ３の動作に応じて、信号ＳＷ５をローレベルにすることによってラッチ回路Ｇ４にデータをラッチさせ、出力ノードＮ１１に上位ビットデータを保持する。
【００３９】
信号ＳＷ５がローレベルとされると、出力ノードＮ１１のデータによって、リファレンスデコーダＧ５により基準メモリセルＲ１，Ｒ３のどちらか１つの基準メモリセルが選択される。すなわち、リファレンスデコーダＧ５は、出力ノードＮ１１のデータが“０”である場合、基準メモリセルＲ３を選択するため、出力ノードＮ９をハイレベルとし、出力ノードＮ１１のデータが“１”である場合、基準メモリセルＲ１を選択するため、出力ノードＮ７をハイレベルとする。
【００４０】
ラッチ回路Ｇ４により上位ビットのデータを保存しているため、この段階で信号ＳＷ３をローレベルとし、信号ＳＷ４をローレベルとすることによって、下位ビットの読み出し準備を開始する事が可能となる。
【００４１】
第１の実施形態は、アクセスの高速化を図るため、ローカルセンスアンプＧ３と、グローバルセンスアンプＧ７の２段構成になっている。この理由は、グローバルデータ線ＧＤＬ、／ＧＤＬの配線長が長い場合、信号ＳＷ６をローレベルにしてから、グローバルデータ線ＧＤＬ、／ＧＤＬのデータが確定されるまでに時間がかかるためである。そこで、グローバルセンスアンプＧ７を用いて、グローバルデータ線ＧＤＬ、／ＧＤＬの微小振幅を高速に確定可能としている。
【００４２】
一方、信号ＳＷ６がローレベルとされることにより、図２に示す駆動回路Ｇ６が活性化される。このため、ラッチ回路Ｇ４に保持されたデータは、駆動回路Ｇ６により相補的な信号に変換され、グローバルデータ線ＧＤＬ、／ＧＤＬが駆動される。グローバルデータ線ＧＤＬ、／ＧＤＬの電位が一定以上の振幅になるタイミングにより、信号ＳＷ７がローレベルとされる。このため、ＮＭＯＳ７０、７１が閉じられ、グローバルセンスアンプＧ７により、グローバルデータ線ＧＤＬ、／ＧＤＬの信号が検出される。この後、信号ＳＷ８がローレベルとされ、グローバルセンスアンプＧ７の出力ノードＮ１５の出力信号が第１のデータラッチ回路Ｇ８に上位ビットのデータとして保持される。
【００４３】
グローバルセンスアンプＧ７もローカルセンスアンプＧ３と同様に下位ビットの読み出し準備を行なうため、信号ＳＷ７がローレベルとなった場合、信号ＳＷ６をハイレベルとしてグローバルデータ線ＧＤＬ、／ＧＤＬの電荷を放電させる。さらに、上位ビットのデータが第１のデータラッチ回路Ｇ８に保持された後、信号ＳＷ７をハイレベルとし、ＮＭＯＳ７０、７１が開かれる。
【００４４】
一方、前記信号ＳＷ３をローレベルとし、信号ＳＷ４をローレベルとすることによって、下位ビットの読み出し準備が行われ、メインビット線ＭＢＬ１、ＭＢＬ２が充電される。メインビット線ＭＢＬ１、ＭＢＬ２の電位が安定状態となったタイミングで、信号ＳＷ３、信号ＳＷ４を順次ハイレベルとすることにより、ローカルセンスアンプＧ３によりノードＮ３、Ｎ４の電位が検出される。
【００４５】
上位ビットの読み出し時、ラッチ回路Ｇ４により、ローカルセンスアンプＧ３の出力信号をラッチしたが、下位ビットの読み出し時は、ラッチ回路Ｇ４によりデータを保持する必要がない。このため、ローカルセンスアンプＧ３の出力ノードＮ６のデータが確定した時点において、信号ＳＷ５をハイレベルとし、出力ノードＮ６のデータラッチ回路Ｇ４の出力ノードＮ１１にスルーさせる。この後、信号ＳＷ６がローレベルとされ、ラッチ回路Ｇ４をスルーした信号が駆動回路Ｇ６によりグローバルデータ線ＧＤＬ、／ＧＤＬに伝播される。次に、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が一定の振幅となったタイミングで信号ＳＷ７がローレベルとされ、グローバルデータ線ＧＤＬ、／ＧＤＬの電位がグローバルセンスアンプＧ７により検出される。グローバルセンスアンプＧ７の出力データが確定した後、信号ＳＷ９がローレベルとされ、グローバルセンスアンプＧ７の出力データがインバータ回路９０を介して下位ビットのデータとして第２のデータラッチ回路Ｇ９に供給される。
【００４６】
上記第１の実施形態によれば、ローカルセンスアンプＧ３の出力ノードにラッチ回路Ｇ４を設け、このラッチ回路Ｇ４により上位ビットのデータをラッチしている。このため、グローバルセンスアンプＧ７の出力データの確定を待つことなく、下位ビットのデータを読み出すことができる。したがって、読み出し動作の高速化が可能である。
【００４７】
また、基準電流生成回路Ｇ５は、ローカルセンスアンプＧ３から出力される上位ビットのデータがラッチ回路Ｇ４によりラッチされた場合、上位ビットのデータに応じて、下位ビットのデータを読み出すための基準電流を出力している。しかも、ラッチ回路Ｇ４が上位ビットのデータをラッチすると、メインビット線ＭＢＬ１、ＭＢＬ２がイコライズされるとともに、ローカルセンスアンプＧ３による検出の準備を行なうことができる。すなわち、グローバルセンスアンプＧ７の出力データの確定を待つことなく、下位ビットのデータを読み出すための準備を行なうことができる。したがって、上位ビットの読み出しから下位ビットの読み出しを高速化することができる。
【００４８】
さらに、ローカルセンスアンプＧ３により検出された下位ビットのデータはラッチ回路Ｇ４に保持されることなく、駆動回路Ｇ６、グローバルセンスアンプＧ７に伝送される。このため、下位ビットのデータ伝送を高速化することができる。したがって、多値データの読み出し速度を高速化できる。
【００４９】
また、データの読み出し時において、メインビット線ＭＢＬ１、ＭＢＬ２はカレントミラー型負荷回路Ｇ２により充電するとともに、充電回路Ｇ１により充電されている。このように、充電回路Ｇ１を用いることにより、メインビット線ＭＢＬ１、ＭＢＬ２の充電時間を短縮することができ、データの読み出し動作を高速化できる。
【００５０】
さらに、カレントミラー型負荷回路Ｇ２を用いることにより、メインビット線ＭＢＬ１、ＭＢＬ２の増幅率を向上させることができる。
【００５１】
また、グローバルセンスアンプＧ７により、グローバルデータ線ＧＢＬ、／ＧＢＬの電位を検出している。このため、グローバルデータ線ＧＢＬ、／ＧＢＬの配線長が長い場合においても、高速な読み出し動作が可能である。
【００５２】
（第２の実施形態）
図６は、第２の実施形態を示すものであり、図１、図２の要部を示している。
【００５３】
第１の実施形態において、メインビット線ＭＢＬ１と、メインビット線ＭＢＬ２の容量を等価とし、グローバルデータ線ＧＤＬと、グローバルデータ線／ＧＤＬの容量を等価にすることにより、ローカルセンスアンプＧ３、グローバルセンスアンプＧ７において読み出す信号の精度を向上させることができる。具体的には、メインビット線ＭＢＬ１と、メインビット線ＭＢＬ２の構成、例えば配線長を等しくし、グローバルデータ線ＧＤＬと、グローバルデータ線／ＧＤＬの構成、例えば配線長を等しくしている。
【００５４】
図６に示す構成によれば、選択されたメモリセルＭＣが接続されるメインビット線ＭＢＬ１の隣のメインビット線ＭＢＬ２に基準メモリセルＲを接続することにより、ローカルセンスアンプＧ３から見たメインビット線ＭＢＬ１と、メインビット線ＭＢＬ２の容量を等価にすることができる。
【００５５】
また、図７は、１つのローカルセンスアンプＧ３に接続されるローカルビット線ＬＢＬを模式的に示している。ローカルビット線ＬＢＬ０〜ＬＢＬ１５に対して、基準メモリセルＲ１、Ｒ２、Ｒ３が接続される基準ビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３が配置された場合を示している。このように、ローカルビット線ＬＢＬ０〜ＬＢＬ１５の数に対して、基準ビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３の数は少なく、基準ビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３の相互間隔は、ローカルビット線ＬＢＬ０〜ＬＢＬ１５に比べて広い。すなわち、基準ビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３の密度は、ローカルビット線ＬＢＬ０〜ＬＢＬ１５の密度に比べて小さい。このため、選択されたローカルビット線ＬＢＬと、選択された基準ビット線の容量が相違するため、選択されたローカルビット線ＬＢＬと、選択された基準ビット線の容量を等しくする必要がある。
【００５６】
そこで、図７、図８に示すように、基準ビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３の近傍に、ダミー配線ＤＭＹを折曲して配置する。このダミー配線ＤＭＹは、１つのローカルビット線ＬＢＬと等価な容量を有している。ダミー配線ＤＭＹを配置する際、ダミー配線ＤＭＹ同士を隣り合わせてしまうと、ほぼ同時に電位が上がるので、横方向容量の影響がなくなる。そのため、容量が低減してしまう。そこで、ダミー配線ＤＭＹに隣接して接地電位Ｖｓｓが供給された接地配線ＧＬを挿入する。このような構成とすると、ダミー配線ＤＭＹと接地配線ＧＬとが交互に配置され、さらに、基準ビット線とダミー配線ＤＭＹとの横方向の配線容量を確保することができる。これらダミー配線ＤＭＹ、接地配線ＧＬは、基準ビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３と同様に、第１層メタル配線Ｍ１により構成される。
【００５７】
基準ビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３の近傍に、ダミー配線ＤＭＹ及び接地配線ＧＬを配置することにより、選択されたローカルビット線ＬＢＬｉ（ｉ＝０〜１５）と基準ビット線ＲＢＬｎ（ｎ＝０〜３）との容量を等価とすることができる。
【００５８】
グローバルデータ線ＧＤＬ、／ＧＤＬは、図２及び図６に示すようにレイアウトすることにより、自動的にグローバルデータ線ＧＤＬ、／ＧＤＬの容量が等価となる。
【００５９】
上記第２の実施形態によれば、ローカルビット線ＬＢＬｉと基準ビット線ＲＢＬｎの容量、メインビット線ＭＢＬ１とメインビット線ＭＢＬ２の容量、グローバルデータ線ＧＤＬ、／ＧＤＬの容量がそれぞれ等価に設定されている。このため、センスアンプに供給される信号の振幅精度を向上できる。したがって、メモリセルからデータ“０”を読み出す場合、データ“１”を読み出す場合においても高速且つ高精度の読み出しが可能である。
【００６０】
尚、第２の実施形態は基準ビット線ＲＢＬの水平方向にダミー配線及び接地配線ＧＬを配置した場合について説明した。しかし、水平方向に限らず、上下方向に配置された配線の間隔（密度）を揃えることによって、全てのビット線の容量を等価にすることも可能である。
【００６１】
（第３の実施形態）
上記第２の実施形態は、選択されたローカルビット線と、基準メモリセルが接続された基準ビット線との容量を等価とした。これに対して、第３のビット線は、選択された２つのメインビット線の容量を等価としている。
【００６２】
図９は、第３の実施形態を示している。
【００６３】
微細化が進み配線間隔が狭められた場合、配線間の容量により隣り合うメインビット線の電位により、選択されたメインビット線の電位が影響を受ける。このため、メインビット線の電位が安定するまでデータをセンスすることができない。すなわち、読み出しに待ち時間を設定する必要が生じ、高速な読み出しが困難となる。
【００６４】
そこで、第３の実施形態は、メモリセルが接続されたメインビット線と、基準メモリセルが接続されるメインビット線が選択された場合、隣接するメインビット線の電位を一定の電位に固定することにより、隣接するメインビット線からのクロストークを低減し、メインビット線の電位を高速に確定させ、高速な読み出しを可能としている。
【００６５】
図９に示すように、１つのローカルセンスアンプＧ３の一方入力端には、例えば４本のメインビット線ＭＢＬｉ＜ｎ＞（ｎ＝０〜３）のうちの１つが、選択回路を構成するトランジスタにより選択されて接続される。例えば信号Ｄｉ＜１＞、信号Ｈｉ１＜０＞がハイレベルとなると、メインビット線ＭＢＬｉ＜１＞を介してローカルビット線ＬＢＬに接続された図示せぬメモリセルがローカルセンスアンプＧ３の一方入力端に接続される（図９において、破線の丸印はオン状態のトランジスタを示している）。このとき、残りのメインビット線は、従来非選択とされている。
【００６６】
しかし、高速動作のため、センスアンプＧ３に接続されるメインビット線の容量を等価とする必要がある。このため、基準メモリセルＲ１、Ｒ２、Ｒ３のいずれかが接続されるローカルセンスアンプＧ３の他方入力端にメインビット線が接続される。ローカルセンスアンプＧ３の他方入力端に接続されるメインビット線は、選択されたメモリセルが接続されるメインビット線と隣接するメインビット線が選択される。図９に示す場合、信号ＲＥＦ２がハイレベルとされ、この信号ＲＥＦ２が供給されるトランジスタがオンとなり、メインビット線ＭＢＬｉ＜２＞が選択される。しかし、これらメインビット線ＭＢＬｉ＜１＞、ＭＢＬｉ＜２＞の両側のメインビット線ＭＢＬｉ＜０＞、ＭＢＬｉ＜３＞は、フローティング状態であるため、メインビット線ＭＢＬｉ＜０＞、ＭＢＬｉ＜３＞からメインビット線ＭＢＬｉ＜１＞、ＭＢＬｉ＜２＞にクロストークが生じる可能性を有している。
【００６７】
そこで、選択された２本のメインビット線の両側に位置する２本のメインビット線の電位を一定電位、例えば接地電位Ｖｓｓに設定する。非選択のメインビット線供給する電位は接地電位に限定されるものではなく、他の電位であっても良い。
【００６８】
具体的には、図９に示すように、各メインビット線ＭＢＬｉ＜ｉ＞（ｉ＝０〜３）と接地間にはＮＭＯＳ１０１、１０２、１０３、１０４がそれぞれ接続されている。これらＮＭＯＳ１０１、１０２、１０３、１０４のゲートには、例えばＮＯＲ回路１０５、１０６、１０７、１０８の出力端が接続されている。ＮＯＲ回路１０５の入力端には接地電位Ｖｓｓと信号Ｄｉ＜０＞が供給され、ＮＯＲ回路１０６の入力端には信号ＲＥＦ１と信号Ｄｉ＜１＞が供給される。ＮＯＲ回路１０７の入力端には信号ＲＥＦ２と信号Ｄｉ＜２＞が供給され、ＮＯＲ回路１０８の入力端には接地電位Ｖｓｓと信号Ｄｉ＜３＞が供給される。
【００６９】
このような構成により、メインビット線ＭＢＬｉ＜１＞、ＭＢＬｉ＜２＞が選択された場合、メインビット線ＭＢＬｉ＜１＞、ＭＢＬｉ＜２＞の両側のメインビット線ＭＢＬｉ＜０＞、ＭＢＬｉ＜３＞に接続されたＮＭＯＳ１０１、１０４をオンとし、メインビット線ＭＢＬｉ＜０＞、ＭＢＬｉ＜３＞の電位を接地電位Ｖｓｓに固定する。このようにすることにより、メインビット線ＭＢＬｉ＜０＞、ＭＢＬｉ＜３＞からメインビット線ＭＢＬｉ＜１＞、ＭＢＬｉ＜２＞へのクロストークを抑制でき、高速な読み出しが可能となる。
【００７０】
図１０は、メインビット線を選択するデコーダ１１０を示している。このデコーダ１１０は、カラムアドレス信号の例えばＣＡ３、ＣＡ４から前記信号Ｄｉ＜０＞〜Ｄｉ＜３＞及び信号ＲＥＦ１、ＲＥＦ２を生成する。
【００７１】
図１１は、デコーダ１１０の動作を示す真理値表であり、カラムアドレス信号の例えばＣＡ３、ＣＡ４により信号Ｄｉ＜０＞〜Ｄｉ＜３＞及び信号ＲＥＦ１、ＲＥＦ２がハイレベルとなる条件を示している。
【００７２】
図１２は、ローカルビット線ＬＢＬを選択するデコーダ１２０を示している。このデコーダ１２０は、カラムアドレス信号ＣＡ４、ＣＡ５、ＣＡ６から前記信号Ｈｉ０＜ｎ＞（ｎ＝０〜３）、Ｈｉ１＜ｎ＞（ｎ＝０〜３）を生成する。
【００７３】
図１３は、デコーダ１２０の動作を示す真理値表であり、カラムアドレス信号の例えばＣＡ４、ＣＡ５、ＣＡ６から前記信号Ｈｉ０＜ｎ＞（ｎ＝０〜３）、Ｈｉ１＜ｎ＞（ｎ＝０〜３）がハイレベルとなる条件を示している。
【００７４】
上記第３の実施形態によれば、例えば図９に示すように、選択されたメモリセルが接続されるメインビット線と、基準メモリセルが接続されるメインビット線の両側に位置するメインビット線を接地電位に設定している。このため、選択されたメモリセルが接続されるメインビット線と、基準メモリセルが接続されるメインビット線は、接地されたメインビット線により他のメインビット線からシールドされる。したがって、選択された両メインビット線に対するクロストークを抑制でき、メインビット線の電位の確定を高速化できる。よって、データの読み出しを高速化することが可能である。
【００７５】
（第４の実施形態）
図９は、メモリセルアレイのクロストークを防止し、データ読み出しの高速化を図っている。クロストークの抑制は、冗長回路に関しても行なう必要がある。
【００７６】
図１４は、冗長回路の一例を示している。冗長回路はメインのメモリセルアレイに比べてメインビット線の数が少ない。図１４は、２本の冗長メインビット線ＲＤＭＢＬ１、ＲＤＭＢＬ２の場合を示している。この場合も、一方の冗長メインビット線、及び冗長ローカルビット線が選択された場合、他方の冗長メインビット線に基準メモリセルが接続される。但し、図１４において、基準メモリセルは省略している。
【００７７】
冗長メインビット線ＲＤＭＢＬ１に隣接してダミーメインビット線ＤＭＹＭＢＬ１が配置され、冗長メインビット線ＲＤＭＢＬ２に隣接してダミーメインビット線ＤＭＹＭＢＬ２が配置されている。すなわち、冗長メインビット線ＲＤＭＢＬ１、ＲＤＭＢＬ２の両側にダミーメインビット線ＤＭＹＭＢＬ１とダミーメインビット線ＤＭＹＭＢＬ２が配置されている。これらダミーメインビット線ＤＭＹＭＢＬ１、ＤＭＹＭＢＬ２には、それぞれＮＭＯＳ１３０、１３１の一端が接続されている。これらＮＭＯＳ１３０、１３１の他端は接地されている。これらＮＭＯＳ１３０、１３１は、冗長メインビット線ＲＤＭＢＬ１、ＲＤＭＢＬ２が選択されたときオンとされ、ダミーメインビット線ＤＭＹＭＢＬ１、ＤＭＹＭＢＬ２を接地電位Ｖｓｓに設定する。
【００７８】
上記第４の実施形態によれば、冗長メインビット線ＲＤＭＢＬ１、ＲＤＭＢＬ２の両側にダミーメインビット線ＤＭＹＭＢＬ１、ＤＭＹＭＢＬ２を配置し、冗長メインビット線ＲＤＭＢＬ１、ＲＤＭＢＬ２が選択されたときＮＭＯＳ１３０、１３１をオンとすることにより、ダミーメインビット線ＤＭＹＭＢＬ１、ＤＭＹＭＢＬ２を接地電位に設定している。このため、第３の実施形態と同様に、冗長メインビット線ＲＤＭＢＬ１、ＲＤＭＢＬ２に対するクロストークを抑制でき、冗長メインビット線ＲＤＭＢＬ１、ＲＤＭＢＬ２の電位の確定を高速化できる。したがって、データ読み出しの高速化を図ることができる。
【００７９】
しかも、ダミーメインビット線ＤＭＹＭＢＬ１、ＤＭＹＭＢＬ２は、ＮＭＯＳ１３０、１３１を介して接地される。すなわち、ダミーメインビット線ＤＭＹＭＢＬ１、ＤＭＹＭＢＬ２は、冗長メインビット線ＲＤＭＢＬ１、ＲＤＭＢＬ２と同様な構成とされ、冗長メインビット線ＲＤＭＢＬ１、ＲＤＭＢＬ２と等価な容量を有している。このため、冗長メインビット線ＲＤＭＢＬ１と、冗長メインビット線ＲＤＭＢＬ２の電位振幅の精度も向上できる。
【００８０】
（第５の実施形態）
上記第３の実施形態において、選択されたメモリセルが接続されるメインビット線と基準メモリセルが接続されるメインビット線の両側に位置するメインビット線の電位を接地電位に設定するという関係は、バースト読み出し動作においても維持される必要がある。特に、バースト読み出し動作において、アドレスの指定によっては、データの先読みが行なわれることがある。この場合においても、上記関係が維持される必要がある。
【００８１】
そこで、第５の実施形態は、バースト読み出し時においてもクロストークを抑制し、高速読み出しを可能とする。
【００８２】
図１５、図１６は、第５の実施形態を示している。第５の実施形態において、ローカルセンスアンプは例えば６４個あり、アドレスの指定により、このうちの８個のローカルセンスアンプのデータが選択され、１６個のデータとして出力されるものとする。
【００８３】
図１５は、ローカルビット線ＬＢＬの選択順序を示している。メインビット線及びローカルビット線ＬＢＬは、前記デコーダ１１０、１２０の動作により、図示番号の順に選択される。
【００８４】
図１６は、実装状態を概略的に示している。１２８個のローカルセンスアンプＧ３は、例えば次のようにアドレスが設定されている。すなわち、０ページ、０Ｉ／Ｏ（＃０−０）〜０ページ、１５Ｉ／Ｏ（＃０−１５）、１ページ、０Ｉ／Ｏ（＃１−０）〜１ページ、１５Ｉ／Ｏ（＃１−１５）（いずれも図示せず）、…３ページ、１５Ｉ／Ｏ（＃０−０）、４ページ、０Ｉ／Ｏ（＃４−０）、…７ページ、１５Ｉ／Ｏ（＃７−１５）。各ローカルセンスアンプにおいて、メインビット線、ローカルビット線の選択は、図１６に丸印で示す通りである。
【００８５】
図１７（ａ）乃至（ｄ）は、バースト読み出し動作を示すものであり、３ページ、１５Ｉ／Ｏと４ページ、０Ｉ／Ｏのページ境界におけるメインビット線の状態を概略的に示している。例えば図１７（ａ）に示すように、開始ページアドレスが０から始まる場合は、ローカルセンスアンプによる先読みが発生しない。また、図１７（ｂ）に示すように、開始ページアドレスが４から始まる場合は、ローカルセンスアンプによる先読みが発生する。しかし、図１７（ｂ）、及び図１６に示すように、ページの境界の前後において、選択されたメモリセルが接続される読み出し様態のメインビット線（Ｒｅａｄ）と基準メモリセルが接続されるメインビット線（Ｒｅｆ）の両側に位置するメインビット線はいずれも接地電位（Ｖｓｓ）に設定されている。このため、読み出し様態のメインビット線（Ｒｅａｄ）と基準メモリセルが接続されるメインビット線（Ｒｅｆ）は、接地されたメインビット線（Ｖｓｓ）によりシールドされている。
【００８６】
図１７（ｃ）に示す読み出し開始アドレスの場合、図１７（ａ）と同様に先読みは生じないが、図１７（ｄ）示す読み出し開始アドレスの場合、図１７（ｂ）と同様に、先読みが発生する。しかし、この場合も図１７（ｂ）と同様に上記関係が保持されている。したがって、選択されたメインビット線のクロストークを抑制することができる。
【００８７】
このように、第５の実施形態によれば、図１０乃至図１４に示すデコーダ１１０、１２０により、図１６、図１７に示すようにページを割り付けている。このため、バースト読み出し時においても読み出し様態のメインビット線（Ｒｅａｄ）と基準メモリセルが接続されるメインビット線（Ｒｅｆ）に対するクロストークを抑制できる。このため、読み出し動作の高速化を図ることができる。
【００８８】
（第６の実施形態）
上記第１の実施形態において、ローカルセンスアンプＧ３やグローバルセンスアンプＧ７の系は、電源電圧Ｖｄｄが例えば他の回路から発生したノイズにより変動した場合、データの読み出しマージンが減少する。このため、センスアンプ系の電源は他の回路から分離することが望ましい。
【００８９】
そこで、図１８（ａ）に示すように、センスアンプ系の回路に供給する電源電圧Ｖｄｄと他の回路に供給する電源電圧Ｖｄｄとをパッド１４１から２系統の電源配線１４２、１４３により分離する。ここで、センスアンプ系の回路は、例えば図１、図２に示す充電回路Ｇ１、カレントミラー型負荷回路Ｇ２、ローカルセンスアンプＧ３、ラッチ回路Ｇ４、駆動回路Ｇ６、グローバルセンスアンプＧ７であり、他の回路は例えばメモリセルアレイＭＣＡなど回路である。
【００９０】
このように、電源配線１４２、１４３によりセンスアンプ系の回路と他の回路との電源を分けることにより、他の回路により発生したノイズが電源配線１４２，１４３、及びパッド１４１の容量により低減される。このため、センスアンプ系の回路の動作マージンを十分に確保でき、高速な動作が可能となる。
【００９１】
また、グローバルデータ線ＧＤＬ，／ＧＤＬに接続されてＮＭＯＳ８０，８１は、グローバルデータ線ＧＤＬ，／ＧＤＬの電荷を放電する。これらＮＭＯＳ８０，８１は、接地配線のノイズの影響を受ける。このため、これらＮＭＯＳ８０，８１の接地配線と他の回路の接地配線を上記と同様の理由により分離することが望ましい。
【００９２】
そこで、図１８（ｂ）に示すように、パッド１４４からＮＭＯＳ８０，８１の接地配線１４５と他の回路の接地配線１４６とを分離する。
【００９３】
このように、２系統の接地配線１４５、１４６を用いることにより、他の回路から発生したノイズの影響が接地配線１４５、１４６、及びパッド１４４の容量により低減される。このため、ＮＭＯＳ８０、８１を介してグローバルデータ線ＧＤＬ、／ＧＤＬの電荷を確実且つ高速に放電できる。したがって、読み出し動作を高速化することが可能である。
【００９４】
上記第６の実施形態によれば、センスアンプ系の電源配線１４２と他の回路の電源配線１４３を分けてパッド１４１に接続し、グローバルデータ線ＧＤＬ、／ＧＤＬの電位を制御するＮＭＯＳ８１、８２の接地配線１４５と他の回路の接地配線１４６を分けてパッド１４４に接続している。このため、他の回路から発生したノイズの影響を低減でき、読み出し動作を高速化することができる。
【００９５】
尚、本発明は、上記第１乃至第６の実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００９６】
【図１】第１の実施形態に係り、ＮＯＲ型フラッシュメモリの概略構成を示す回路図。
【図２】第１の実施形態に係り、ＮＯＲ型フラッシュメモリの概略構成を示す回路図。
【図３】基準メモリセルに設定される閾値電圧と、メモリセルに書き込まれるデータに対応した閾値電圧の関係を示す図。
【図４】メモリセルＭＣに書き込まれるデータと、書き込み又は読み出し時のデータとの関係を示す図。
【図５】第１の実施形態の読み出し動作を示すタイミングチャート。
【図６】第２の実施形態を示すものであり、図１、図２の要部を示す回路図。
【図７】第２の実施形態を示すものであり、基準メモリセル周辺の構成を模式的に示す図。
【図８】第２の実施形態を示すものであり、基準メモリセル周辺の構成を模式的に示す斜視図。
【図９】第３の実施形態を示すものであり、メインビット線の構成を示す図。
【図１０】メインビット線を選択するデコーダの例を示す図。
【図１１】図１０に示すデコーダの真理値表を示す図。
【図１２】ローカルビット線ＬＢＬを選択するデコーダの例を示す図。
【図１３】図１０に示すデコーダの真理値表を示す図。
【図１４】第４の実施形態を示すものであり、冗長回路の構成を示す回路図。
【図１５】第５の実施形態を示すものであり、ローカルビット線ＬＢＬの選択順序を示す図。
【図１６】第５の実施形態に係り、バースト読み出し動作を示す回路図。
【図１７】図１７（ａ）乃至（ｄ）は、第５の実施形態に係り、バースト読み出し動作におけるページ境界の状態を概略的に示す図。
【図１８】図１８（ａ）は、第６の実施形態に係る電源配線を示し、図１８（ｂ）は、第６の実施形態に係る接地配線を示す図。
【符号の説明】
【００９７】
ＭＣＡ…メモリセルアレイ、ＭＣ…メモリセル、ＭＢＬ１、ＭＢＬ２…メインビット線、ＬＢＬ…ローカルビット線、ＧＤＬ、／ＧＤＬ…グローバルデータ線、Ｇ１…充電回路、Ｇ２…カレントミラー型負荷回路、Ｇ３…ローカルセンスアンプ、Ｇ４…ラッチ回路、Ｇ５…基準電流生成回路、Ｇ６…駆動回路、Ｇ７…グローバルセンスアンプ、ＤＭＹ…ダミー配線、Ｒ１、Ｒ２、Ｒ３…基準メモリセル、１１０、１２０…デコーダ、ＤＭＹＭＢＬ１、ＤＭＹＭＢＬ２…ダミーメインビット線、１４１、１４４…パッド、１４２、１４３…電源配線、１４５、１４６…接地配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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