(57)【要約】【課題】  テスト時間の短縮化が図られた半導体集積回路を提供する。【解決手段】  １回のテストサイクルで、４つの入力端子１０１＿１〜１０１＿４から入力された４つのテストデータＳＩ１＿０〜ＳＩ１＿３をマージ回路５０でマージして生成したシリアルデータＳＣＡＮＩＮ１を、スキャンテスト回路４０を構成するシフトレジスタに送り込むと共に、そのシフトレジスタから送り出されてきたシリアルデータＳＣＡＮＯＵＴ１を４つの出力端子１０２＿１〜１０２＿４からテスタ２に出力する。【選択図】        図１
2006010399.tif 000002
【特許請求の範囲】
【請求項１】
シフトレジスタを構成し、該シフトレジスタを介在させることにより、シリアルデータを入力して内部回路にパラレルデータを与え内部回路からパラレルデータを受け取ってシリアルに送り出すスキャンテスト回路が組み込まれた半導体集積回路において、
外部からテストデータを入力する複数の入力端子と、
前記複数の入力端子から入力されたテストデータをマージして前記シフトレジスタにシリアルデータを送り込むマージ回路と、
前記シフトレジスタから送り出されてきたシリアルデータを外部に出力する複数の出力端子とを備えたことを特徴とする半導体集積回路。
【請求項２】
前記マージ回路が、ツリー構造のイクスクルーシブオア回路からなることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャンテスト回路が組み込まれた半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路に備えられた論理回路のテストにおいて、スキャンテスト方式を採用したテストが広く普及している。スキャンテスト方式によりテストされる半導体集積回路には、シフトレジスタを構成し、このシフトレジスタを介在させることにより、シリアルデータを入力して内部回路にパラレルデータを与え、その内部回路からパラレルデータを受け取ってシリアルに送り出すスキャンテスト回路が組み込まれている。スキャンテスト方式では、このスキャンテスト回路を構成するシフトレジスタに、テスタ側からシリアルデータ（テストパターン）を入力し、内部回路を経由して最終的に出力されるシリアルデータの論理状態をテスタ側で観測することで、その半導体集積回路に備えられた論理回路の機能や動作の良否判定が行なわれる（例えば、特許文献１参照）。
【特許文献１】特開２００１−２６７５０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、半導体集積回路の益々の微細化に伴い、半導体集積回路の動作速度も益々高まる傾向にある。このため、規定された遅延時間以内に論理値が反転しないという遅延性故障の割合が大きくなりつつある。従って、スキャンテスト方式で使用されるテストパターンの中でも遅延性故障検出用のテストパターン（Ｄｅｌａｙ  Ｆａｕｌｔ  パターン）の必要性が高くなってきている。また、テスタの動作速度（テストスピード）としては、半導体集積回路を通常モードにおけるシステムクロック周波数で動作させるような動作速度が好ましいが、テスタ側では半導体集積回路の動作速度よりも遅い動作速度でのテストが現状である。クロック系についてはテスタのクロックをチョッパしたり、半導体集積回路の内部にてＰＬＬ等を用いて逓倍することにより高速化が図られている。しかしながら、スキャンテスト回路に入力するデータ系の信号（すなわちテストパターン）の高速化ができておらず結果的にテスト時間の短縮ができていないという問題がある。また、遅延性故障検出用のテストパターンは、遅延性故障検出のための工夫が施されたテストパターンであるため、単に論理値の反転故障を検出するためのテストパターンと比較し、３〜５倍程度の長さが必要とされる。従って、テスト時間が長いという問題がある。
【０００４】
本発明は、上記事情に鑑み、テスト時間の短縮化が図られた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成する本発明の半導体集積回路は、シフトレジスタを構成し、そのシフトレジスタを介在させることにより、シリアルデータを入力して内部回路にパラレルデータを与え内部回路からパラレルデータを受け取ってシリアルに送り出すスキャンテスト回路が組み込まれた半導体集積回路において、
外部からテストデータを入力する複数の入力端子と、
上記複数の入力端子から入力されたテストデータをマージして上記シフトレジスタにシリアルデータを送り込むマージ回路と、
上記シフトレジスタから送り出されてきたシリアルデータを外部に出力する複数の出力端子とを備えたことを特徴とする。
【０００６】
スキャンテスト方式では、半導体集積回路に組み込まれたスキャンテスト回路のシフトレジスタにテスタ側からシリアルのテストデータ（テストパターン）を入力し、最終的にそのスキャンテスト回路からシリアルに送り出されるデータの論理状態を上記テスタ側で観測することで、半導体集積回路に備えられた論理回路の機能や動作の良否判定が行なわれる。ここで、テスト時間の大部分は、シフトレジスタへのテストデータのシリアルイン動作（スキャンイン動作）、およびシフトレジスタから送り出されるデータのシリアルアウト動作（スキャンアウト動作）に依存する。本発明は、この点に着目して考案されたものである。
【０００７】
本発明の半導体集積回路は、スキャンイン動作時には、複数の入力端子から入力されたテストデータをマージしてシフトレジスタにシリアルデータを送り込むものであるため、テスタ側から１テストサイクルあたり複数回の論理値反転が行なわれたテストデータをシフトレジスタに送り込むことができる。また、スキャンアウト動作時には、シフトレジスタから送り出されてきたシリアルデータを複数の出力端子から外部に出力するものであるため、テスタ側で１テストサイクルあたり複数回の論理値反転が行なわれたデータを観測することができる。従って、従来の、１テストサイクルあたり、１回の論理値反転が行なわれたテストデータをシフトレジスタに送り込んでデータを観測する技術と比較し、複数倍の動作速度でテストを行なうことができ、テスト時間の短縮化が図られる。
【０００８】
ここで、上記マージ回路が、ツリー構造のイクスクルーシブオア回路からなることが好ましい。
【０００９】
このようにすると、後述する実施形態に示すように、複数の入力端子から入力されたテストデータを簡単にマージしてシフトレジスタに送り込むことができる。
【発明の効果】
【００１０】
本発明の半導体集積回路によれば、１回のテストサイクルで、テスタ側から複数回の論理値反転が行なわれたテストデータを送り込むことができると共に、複数回の論理値反転が行なわれたデータをテスタ側で観測することができるため、テスト時間の短縮化、テストコストの削減が図られる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施の形態を説明する。
【００１２】
図１は、本発明の一実施形態の半導体集積回路の回路構成を示す図である。
【００１３】
図１には、半導体集積回路１と、その半導体集積回路１をスキャンテスト方式でテストするテスタ（ＡＴＥ：Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｅｑｕｉｐｍｅｎｔ）２の一部が示されている。テスタ２には、半導体集積回路１との間でデータのやり取りを行なうための複数の出力端子２０１＿１，…，２０１＿１６および複数の入力端子２０２＿１，…，２０２＿１２が備えられている。
【００１４】
半導体集積回路１には、入力端子として、テスタ２から４通りのテストデータＳＩ１＿０，ＳＩ１＿１，ＳＩ１＿２，ＳＩ１＿３が入力される４つの入力端子１０１＿１，１０１−２，１０１＿３，１０１＿４、および４通りのテストデータＳＩ２＿０，ＳＩ２＿１，ＳＩ２＿２，ＳＩ２＿３が入力される４つの入力端子１０１＿５，１０１−６，１０１＿７，１０１＿８が備えられている。また、テスタ２から必要な入力データＩＮ１，…，ＩＮ６が入力される入力端子１０１＿９，…，１０１＿１４と、スキャンイネーブル信号ＳＣＡＮ＿ＥＮが入力される入力端子１０１＿１５と、クロック信号ＣＬＫが入力される入力端子１０１＿１６とが備えられている。
【００１５】
さらに、半導体集積回路１には、出力端子として、後述する第１のシフトレジスタから送り出されてきたシリアルデータＳＣＡＮＯＵＴ１をテスタ２に出力する４つの出力端子１０２＿１，１０２＿２，１０２＿３，１０２＿４、および後述する第２のシフトレジスタから送り出されてきたシリアルデータＳＣＡＮＯＵＴ２をテスタ２に出力する４つの出力端子１０２＿５，１０２＿６，１０２＿７，１０２＿８が備えられている。また、半導体集積回路１からの出力データＯＵＴ１，…，ＯＵＴ４を出力する出力端子１０２＿９，１０２＿１０，１０２＿１１，１０２＿１２が備えられている。
【００１６】
また、半導体集積回路１には、論理回路である内部回路１０，２０，３０と、スキャンテスト回路４０と、マージ回路５０とが備えられている。
【００１７】
スキャンテスト回路４０には、内部回路１０と内部回路２０との間に、第１のシフトレジスタを構成するフリップフロップ４１＿１，４１＿２，４１＿３，４１＿４，４１＿５，４１＿６およびセレクタ回路４２＿１，４２＿２，４２＿３，４２＿４，４２＿５，４２＿６が備えられている。また、スキャンテスト回路４０には、内部回路２０と内部回路３０との間に、第２のシフトレジスタを構成するフリップフロップ４３＿１，４３＿２，４３＿３，４３＿４およびセレクタ回路４４＿１，４４＿２，４４＿３，４４＿４が備えられている。これら全てのフリップフロップ４１＿１，…，４１＿６，４３＿１，…，４３＿４には、クロック信号ＣＬＫが入力される（ここでは、図を簡略化するために、フリップフロップ４１＿６にのみクロック信号ＣＬＫが入力される状態が示されているが、実際には全てのフリップフロップにクロック信号ＣＬＫが入力される）。また、全てのセレクタ回路４２＿１，…，４２＿６，４４＿１，…，４４＿４には、スキャンイネーブル信号ＳＣＡＮ＿ＥＮが入力される（ここでも、セレクタ回路４２＿６にのみスキャンイネーブル信号ＳＣＡＮ＿ＥＮが入力される状態が示されているが、実際には全てのセレクタ回路にスキャンイネーブル信号ＳＣＡＮ＿ＥＮが入力される）。
【００１８】
マージ回路５０は、第１のツリー構造のイクスクルーシブオア回路５１＿１，５１＿２，５１＿３と、第２のツリー構造のイクスクルーシブオア回路５２＿１，５２＿２，５２＿３から構成されている。第１のツリー構造のうちのイクスクルーシブオア回路５１＿１，５１＿２には、テスタ２から出力されたテストデータＳＩ１＿０，…，ＳＩ１＿３が、半導体集積回路１の入力端子１０１＿１，…，１０１＿４を経由して入力される。また、第２のツリー構造のうちのイクスクルーシブオア回路５２＿１，５２＿２には、テスタ２から出力されたテストデータＳＩ２＿０，…，ＳＩ２＿３が、半導体集積回路１の入力端子１０１＿５，…，１０１＿８を経由して入力される。詳細は後述するが、第１のツリー構造のイクスクルーシブオア回路５１＿１，５１＿２，５１＿３は、入力されたテストデータＳＩ１＿０，…，ＳＩ１＿３をマージしてシリアルデータＳＣＡＮＩＮ１を生成し、セレクタ回路４２＿１を経由して第１のシフトレジスタに入力する。また、第２のツリー構造のイクスクルーシブオア回路５２＿１，５２＿２，５２＿３は、入力されたテストデータＳＩ２＿０，…，ＳＩ２＿３をマージしてシリアルデータＳＣＡＮＩＮ２を生成し、セレクタ回路４４＿１を経由して第２のシフトレジスタに入力する。以下、図２、図３を参照して、本実施形態の半導体集積回路１のスキャンテストの特徴について説明する。
【００１９】
図２は、図１に示すマージ回路に入力されるテストデータおよびそのテストデータがマージされたシリアルデータのタイミングチャートである。
【００２０】
図２には、テスタ２の動作速度を表わす周期Ｔ（１／テスタ２の動作周波数）、即ちテスタ２の１テストサイクルが示されている。また、図２は、図１に示す第１のツリー構造のイクスクルーシブオア回路５１＿１，５１＿２に入力されるテストデータＳＩ１＿０，ＳＩ１＿１，ＳＩ１＿２，ＳＩ１＿３が示されている。これらテストデータＳＩ１＿０，ＳＩ１＿１，ＳＩ１＿２，ＳＩ１＿３の論理値の反転は、従来と同様に周期Ｔ毎に行なわれる。最初の時点では、テストデータＳＩ１＿０，ＳＩ１＿１，ＳＩ１＿２，ＳＩ１＿３は共に論理値‘０’にある。
【００２１】
ここで、イクスクルーシブオア回路５１＿１，５１＿２，５１＿３は、それぞれ、共に同じ論理値が入力された場合は論理値‘０’を出力し、互いに異なる論理値が入力された場合は論理値‘１’を出力する回路である。さらに、第１のツリー構造のイクスクルーシブオア回路５１＿１，５１＿２，５１＿３は、入力される４つのテストデータＳＩ１＿０，ＳＩ１＿１，ＳＩ１＿２，ＳＩ１＿３の論理値が‘１’もしくは‘０’に確定された状態で、ある１つのテストデータの論理値が反転すると、イクスクルーシブオア回路５１＿３の論理値が反転する回路構成である。従って、図２に示す周期Ｔにおいて、テストデータＳＩ１＿０，ＳＩ１＿１，ＳＩ１＿２，ＳＩ１＿３が共に論理値‘０’に確定された状態で、テストデータＳＩ１＿０が論理値‘１’に反転すると、イクスクルーシブオア回路５１＿３から出力されているシリアルデータＳＣＡＮＩＮ１の論理値が‘０’から‘１’に反転する。以下、同様にして、テストデータＳＩ１＿１が論理値‘１’に反転すると、シリアルデータＳＣＡＮＩＮ１の論理値が‘１’から‘０’に反転し、テストデータＳＩ１＿２が論理値‘１’に反転すると、シリアルデータＳＣＡＮＩＮ１の論理値が‘０’から‘１’に反転し、さらにテストデータＳＩ１＿３が論理値‘１’に反転すると、シリアルデータＳＣＡＮＩＮ１の論理値が‘１’から‘０’に反転する。このように、１つの周期Ｔ内においてテストデータＳＩ１＿０，ＳＩ１＿１，ＳＩ１＿２，ＳＩ１＿３が次々に論理値‘０’から論理値‘１’に反転する。このようにして、図２に示す、１つの周期Ｔ内において、論理値が４回反転されてなるシリアルデータＳＣＡＮＩＮ１が生成される。
【００２２】
本実施形態の半導体集積回路１におけるスキャンテストでは、このようなシリアルデータＳＣＡＮＩＮ１がセレクタ回路４２＿１に入力される。また、セレクタ回路４２＿１には、‘Ｌ’レベルのスキャンイネーブル信号ＳＣＡＮ＿ＥＮが入力され、これによりシリアルデータＳＣＡＮＩＮ１が第１のシフトレジスタを構成するフリップフロップ４１＿１に入力される。さらに、フリップフロップ４１＿１には、半導体集積回路１のシステムクロック周波数と同等なクロック周波数を有するクロック信号ＣＬＫが入力される。尚、このクロック信号ＣＬＫは、例えば、テストされる側の半導体集積回路１の半導体チップ上にその半導体集積回路１のシステムクロック周波数と同等なクロック周波数を生成するクロック回路を実装するＯＰＣＧ（Ｏｎ  Ｃｈｉｐ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｉｏｎ）系の既知の技術により生成することができる。
【００２３】
このように、第１のシフトレジスタには、４つの入力端子１０１＿１，…，１０１＿４から入力されたテストデータＳＩ１＿０，…，ＳＩ１＿３が、第１のツリー構造のイクスクルーシブオア回路５１＿１，５１＿２，５１＿３でマージされて生成されたシリアルデータＳＣＡＮＩＮ１が送り込まれる。従って、テスタ２のテストサイクルである周期Ｔにおいて、４回の論理値反転が行なわれたシリアルデータＳＣＡＮＩＮ１を第１のシフトレジスタに送り込むことができる。
【００２４】
また、同様にして、第２のシフトレジスタにも、４つの入力端子１０１＿５，…，１０１＿８から入力された４つのテストデータＳＩ２＿０，…，ＳＩ２＿３が、第２のツリー構造のイクスクルーシブオア回路５２＿１，５２＿２，５２＿３でマージされて生成されたシリアルデータＳＣＡＮＩＮ２が送り込まれる。
【００２５】
図３は、第１のシフトレジスタから送り出されてきたシリアルデータ、およびそのシリアルデータの出力端子におけるタイミングチャートである。
【００２６】
図３には、周期Ｔと、第１のシフトレジスタを構成するフリップフロップ４１＿６から出力されるシリアルデータＳＣＡＮＯＵＴ１が示されている。尚、このシリアルデータＳＣＡＮＯＵＴ１は、周期Ｔにおいて論理値が３回反転されてなるシリアルデータ例である。また、図３には、このシリアルデータＳＣＡＮＯＵＴ１が出力される４つの出力端子１０２＿１，１０２＿２，１０２＿３，１０２＿４における４つのシリアルデータＳＯ１＿０，ＳＯ１＿１，ＳＯ１＿２，ＳＯ１＿３が示されている。テスタ２では、周期Ｔにおいて、論理値が３回反転されてなるシリアルデータＳＣＡＮＯＵＴ１を、４つの出力端子１０２＿１，１０２＿２，１０２＿３，１０２＿４から入力して４つのシリアルデータＳＯ１＿０，ＳＯ１＿１，ＳＯ１＿２，ＳＯ１＿３を得、先ずシリアルデータＳＯ１＿０の論理値‘１’を矢印で示す第１のストローブ信号のタイミングで検出し、次いでシリアルデータＳＯ１＿１の論理値‘０’を矢印で示す第２のストローブ信号のタイミングで検出し、さらにシリアルデータＳＯ１＿２の論理値‘０’を矢印で示す第３のストローブ信号のタイミングで検出し、最後にシリアルデータＳＯ１＿３の論理値‘１’を矢印で示す第３のストローブ信号のタイミングで検出する。このようにして、半導体集積回路１から出力されたシリアルデータＳＣＡＮＯＵＴ１の論理状態を１つの周期Ｔ内で観測する。従って、テスタ２のテストサイクルである周期Ｔにおいて、３回の論理値反転が行なわれたシリアルデータＳＣＡＮＯＵＴ１を観測することができる。
【００２７】
また、テスタ２では、同様にして、周期Ｔにおいて、第２のシフトレジスタを構成するフリップフロップ４３＿４から出力されるシリアルデータＳＣＡＮＯＵＴ２を、４つの出力端子１０２＿５，１０２＿６，１０２＿７，１０２＿８から入力して４つのシリアルデータＳＯ２＿０，ＳＯ２＿１，ＳＯ２＿２，ＳＯ２＿３を得、これらシリアルデータＳＯ２＿０，ＳＯ２＿１，ＳＯ２＿２，ＳＯ２＿３の論理値を検出することで、そのシリアルデータＳＣＡＮＯＵＴ２の論理状態を観測することができる。
【００２８】
このように、本実施形態の半導体集積回路１は、１回のテストサイクルで、各４つの入力端子から入力された各４つのテストデータをマージ回路５０でマージして生成したシリアルデータＳＣＡＮＩＮ１，２を第１，第２のシフトレジスタに送り込むと共に、第１，第２のシフトレジスタから送り出されてきたシリアルデータＳＣＡＮＯＵＴ１，２を各４つの出力端子からテスタ２に出力するものであるため、テスト時間の短縮化が図られる。
【００２９】
尚、本実施形態では、テスタ２からテストデータを入力する各４つの入力端子およびシリアルデータをテスタ２に出力する各４つの出力端子を備えた例で説明したが、本発明はこれに限られるものではなく、複数の入力端子および出力端子であればよい。例えば、Ｎ個の入力端子および出力端子であれば、テスタの動作速度×Ｎ倍の動作速度でテストを行なうことができる。
【００３０】
また、半導体集積回路１に入力されるテストデータの生成は、例えば、市販の自動テストパターン生成ツール（ＡＴＰＧツール：Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒツール）で、半導体集積回路１の入力端子および出力端子が各々１つずつのつもりでパターン生成し、シリアルデータＳＣＡＮＩＮ１の値（論理値）を４値で実現する。これら４値を表わすテストデータＳＩ１＿０，ＳＩ１＿１，ＳＩ１＿２，ＳＩ１＿３は、シリアルデータＳＣＡＮＩＮ１のスキャンビットにより異なり、以下に説明するようにして求めることができる。
【００３１】
図４は、シリアルデータＳＣＡＮＩＮ１を構成するスキャンビットのシフトを実現するための３周期分のテストデータＳＩ１＿０，ＳＩ１＿１，ＳＩ１＿２，ＳＩ１＿３を示す図である。
【００３２】
図４には、３周期分のテスタ周期０，１，２が示されている。また、シリアルデータＳＣＡＮＩＮ１の値を４値で実現するためのテストデータＳＩ１＿０，ＳＩ１＿１，ＳＩ１＿２，ＳＩ１＿３と、ＡＴＰＧツールで生成されたオリジナルデータＳＣＡＮＩＮ１が示されている。
【００３３】
ここでは、ＡＴＰＧツールで生成されたオリジナルデータＳＣＡＮＩＮ１の、スキャンビット（Ｓｃａｎ  Ｂｉｔ）０〜１１に対応する値を、１１０１０００１０１１０であるものとする。テストデータＳＩ１＿０，ＳＩ１＿１，ＳＩ１＿２，ＳＩ１＿３は、このオリジナルデータＳＣＡＮＩＮ１の値を、以下のようにして４回に１つづつ拾うことで実現される。
【００３４】
テストデータＳＩ１＿０は、オリジナルデータＳＣＡＮＩＮ１の、スキャンビット０，４，８，…，４ｎ（ｎ≧０：ｎはテスタ周期を示す）における値を拾うことで実現される。最初の時点では、テストデータＳＩ１＿０，ＳＩ１＿１，ＳＩ１＿２，ＳＩ１＿３の値は共に‘０’である。ここで、オリジナルデータＳＣＡＮＩＮ１のスキャンビット０における値は‘１’であるため、他のテストデータＳＩ１＿１，ＳＩ１＿２，ＳＩ１＿３の値を‘０’に保持したまま、テストデータＳＩ１＿０の値を‘１’にする。これにより、生成されるシリアルデータＳＣＡＮＩＮ１のスキャンビット０における要求値‘１’を実現する。
【００３５】
また、テストデータＳＩ１＿１は、オリジナルデータＳＣＡＮＩＮ１の、スキャンビット１，５，９，…，（４ｎ＋１）における値を拾うことで実現される。スキャンビット１においては、オリジナルデータＳＣＡＮＩＮ１の値はやはり‘１’であるため、テストデータＳＩ１＿１の値は‘０’の状態に保持する。尚、スキャンビット９のように、オリジナルデータＳＣＡＮＩＮ１の値に変化がある場合は反転する。
【００３６】
さらに、テストデータＳＩ１＿２は、オリジナルデータＳＣＡＮＩＮ１の、スキャンビット２，６，１０，…，（４ｎ＋２）における値を拾うことで実現される。スキャンビット２においては、オリジナルデータＳＣＡＮＩＮ１の値は‘１’から‘０’に反転しているため、テストデータＳＩ１＿２の値を‘１’にする。
【００３７】
また、テストデータＳＩ１＿３は、オリジナルデータＳＣＡＮＩＮ１の、スキャンビット３，７，１１，…，（４ｎ＋３）における値を拾うことで実現される。スキャンビット３においては、オリジナルデータＳＣＡＮＩＮ１の値は‘０’から‘１’に反転しているため、テストデータＳＩ１＿２の値を‘１’にする。このようにして、オリジナルデータＳＣＡＮＩＮ１からテストデータＳＩ１＿０，ＳＩ１＿１，ＳＩ１＿２，ＳＩ１＿３を生成する。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態の半導体集積回路の回路構成を示す図である。
【図２】図１に示すマージ回路に入力されるテストデータおよびそのテストデータがマージされたシリアルデータのタイミングチャートである。
【図３】第１のシフトレジスタから送り出されてきたシリアルデータ、およびそのシリアルデータの出力端子におけるタイミングチャートである。
【図４】シリアルデータＳＣＡＮＩＮ１を構成するスキャンビットのシフトを実現するための３周期分のテストデータＳＩ１＿０，ＳＩ１＿１，ＳＩ１＿２，ＳＩ１＿３を示す図である。
【符号の説明】
【００３９】
１  半導体集積回路
２  テスタ
１０，２０，３０  内部回路
４０  スキャンテスト回路
５０  マージ回路
４１＿１，…，４１＿６，４３＿１，…，４３＿４  フリップフロップ
４２＿１，…，４２＿６，４４＿１，…，４４＿４  セレクタ回路
５１＿１，５１＿２，５１＿３，５２＿１，５２＿２，５２＿３  イクスクルーシブオア回路
１０１＿１，…，１０１＿１６，２０２＿１，…，２０２＿１２  入力端子
１０２＿１，…，１０２＿１２，２０１＿１，…，２０１＿１６  出力端子
【図１】
2006010399.tif 000003
【図２】
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【図３】
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【図４】
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