(57)【要約】【課題】  要求される回路動作速度及びリーク電流値が互いに異なる複数の回路を同一チップ上に集積化した半導体集積回路及びその製造方法を提供する。【解決手段】  矩形の低速回路領域１２に配置され、第１の拡散領域をソースイクステンション領域及びドレインイクステンション領域とする低速トランジスタにより構成される低速回路１２０と、低速回路領域１２に隣接する矩形の高速回路領域１１に配置され、第１の拡散領域より厚さが薄い第２の拡散領域をソースイクステンション領域及びドレインイクステンション領域とする高速トランジスタにより構成される高速回路１１０とを備える。【選択図】      図１
2006294751.tif 000002
【特許請求の範囲】
【請求項１】
矩形の低速回路領域に配置され、第１の拡散領域をソースイクステンション領域及びドレインイクステンション領域とする低速トランジスタにより構成される低速回路と、
前記低速回路領域に隣接する矩形の高速回路領域に配置され、前記第１の拡散領域より厚さが薄い第２の拡散領域をソースイクステンション領域及びドレインイクステンション領域とする高速トランジスタにより構成される高速回路
とを備えることを特徴とする半導体集積回路。
【請求項２】
第１の熱処理条件で、矩形の低速回路領域に配置された低速回路を構成する低速トランジスタのソースイクステンション領域及びドレインイクステンション領域を含む第１の拡散領域を形成するステップと、
レーザ光を照射して、前記第１の熱処理条件より高温且つ短時間の第２の熱処理条件で、前記低速回路領域に隣接する矩形の高速回路領域に配置された高速回路を構成する高速トランジスタのソースイクステンション領域及びドレインイクステンション領域を含む第２の拡散領域を、前記第１の拡散領域より厚さを薄く形成するステップ
とを含むことを特徴とする半導体集積回路の製造方法。
【請求項３】
前記高速回路領域の形状に基づき、前記レーザ光によって照射される領域の幅を調整することを特徴とする請求項２に記載の半導体集積回路の製造方法。
【請求項４】
前記レーザ光の出力より低い出力のレーザ光を照射して、前記第１の拡散領域を形成することを特徴とする請求項２又は３に記載の半導体集積回路の製造方法。
【請求項５】
前記第１の拡散領域が形成された後に、前記第２の拡散領域を形成することを特徴とする請求項２乃至４のいずれか１項に記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に異なる機能を有する回路を同一チップ上に複数種類集積化した半導体集積回路及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体集積回路（ＬＳＩ）では、１つのＬＳＩに様々な機能の回路を集積化することが可能となっている。例えば、高速動作する論理回路と、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のような大容量のメモリが同一チップ上に集積化される。
【０００３】
一方で、ＬＳＩの微細化、及び高速化の要求が更に厳しくなっている。例えば、インターナショナル・テクノロジ・ロードマップ・フォー・セミコンダクターズ（ＩＴＲＳ）２００３エディションにおいて、ハーフピッチ６５ｎｍ以降のＬＳＩについて、以下の要求がなされている。即ち、短チャネル効果を抑制するために、ソース領域、ドレイン領域、ソースイクステンション領域及びドレインイクステンション領域の拡散領域の厚みを１３．８ｎｍ程度に薄くする。更に、寄生抵抗によるトランジスタ性能の低下を抑制するために、ソース領域、ドレイン領域、ソースイクステンション領域及びドレインイクステンション領域の拡散領域のシート抵抗を、ｎチャネル型ＭＯＳトランジスタの場合は４１２Ω以下、ｐチャネル型ＭＯＳトランジスタの場合は８８４Ω以下にすることが要求されている。「ソースイクステンション領域」及び「ドレインイクステンション領域」は、短チャネル効果の抑制のために、ソース領域及びドレイン領域のゲート電極の近い位置に配置される。一般に、ソースイクステンション領域及びドレインイクステンション領域は、ソース領域及びドレイン領域より不純物密度が高く、厚さが薄い。拡散炉タイプの熱処理装置やタングステンハロゲンランプを光源に用いるランプアニール装置を使用して、上記の要求を満足するＬＳＩを製造することは困難である。
【０００４】
そのため、拡散炉タイプの熱処理装置やタングステンハロゲンランプを光源に用いるランプアニール装置より、高温の熱処理を短時間で行う熱処理装置の要求がある。その要求に対する回答の一つが、赤外レーザ光を熱源としたラインスキャン型熱処理装置である。ラインスキャン型熱処理装置を用いた熱処理を、以下において「高温レーザ熱処理」という。高温レーザ熱処理により、拡散領域の厚さを薄くすることができる。
【０００５】
ラインスキャン型熱処理装置は、レーザ光の照射面積を大きくすることが難しいため、ウェハ全体を同時に熱処理できない。したがって、ラインスキャン型熱処理装置では、小さな領域を照射するレーザ光をスキャンすることによって熱処理する。ただし、高温レーザ熱処理は、以下のようなデメリットがある。即ち、高温レーザ熱処理では、イオン注入工程により形成される結晶欠陥の回復が不完全である。又、高温レーザ熱処理によってイオン注入欠陥以外の結晶欠陥が生じる可能性がある。更に、ゲート絶縁膜の絶縁特性が劣化する場合がある。
【０００６】
高速動作が要求される論理回路においては、トランジスタのスイッチング速度を速めることが求められる。そのため、論理回路では、高温レーザ熱処理による拡散領域に注入された不純物の活性化が必要である。一方、電荷を蓄積して情報を保持するＤＲＡＭ等のメモリでは、トランジスタのスイッチング速度を速めることよりも、トランジスタの集積度を高めることや、記憶情報を長時間保持するためにトランジスタのリーク電流の発生を抑制することが重要である。したがって、メモリの製造に高温レーザ熱処理を適用する必要がない。逆に、高温レーザ熱処理の適用によって結晶欠陥が生じる等して、メモリに要求される性能が低下する可能性がある。したがって、ＤＲＡＭと同一チップ上に集積化した論理回路に、高温レーザ熱処理を適用することが困難である。
【特許文献１】特開平９−５０９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、要求される回路動作速度及びリーク電流値が互いに異なる複数の回路を同一チップ上に集積化した半導体集積回路及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の第１の特徴は、（イ）矩形の低速回路領域に配置され、第１の拡散領域をソースイクステンション領域及びドレインイクステンション領域とする低速トランジスタにより構成される低速回路と、（ロ）低速回路領域に隣接する矩形の高速回路領域に配置され、第１の拡散領域より厚さが薄い第２の拡散領域をソースイクステンション領域及びドレインイクステンション領域とする高速トランジスタにより構成される高速回路とを備える半導体集積回路であることを要旨とする。
【０００９】
本発明の第２の特徴は、（イ）第１の熱処理条件で、矩形の低速回路領域に配置された低速回路を構成する低速トランジスタのソースイクステンション領域及びドレインイクステンション領域を含む第１の拡散領域を形成するステップと、（ロ）レーザ光を照射して、第１の熱処理条件より高温且つ短時間の第２の熱処理条件で、低速回路領域に隣接する矩形の高速回路領域に配置された高速回路を構成する高速トランジスタのソースイクステンション領域及びドレインイクステンション領域を含む第２の拡散領域を、第１の拡散領域より厚さを薄く形成するステップとを含む半導体集積回路の製造方法であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、要求される回路動作速度及びリーク電流値が互いに異なる複数の回路を同一チップ上に集積化した半導体集積回路及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、平面寸法の比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
本発明の実施の形態に係る半導体集積回路は、図１に示すように、矩形の低速回路領域１２に配置され、第１の拡散領域をソースイクステンション領域及びドレインイクステンション領域とする低速トランジスタにより構成される低速回路１２０と、低速回路領域１２に隣接する矩形の高速回路領域１１に配置され、第１の拡散領域より基板表面に対して垂直方向の厚さが薄い第２の拡散領域をソースイクステンション領域及びドレインイクステンション領域とする高速トランジスタにより構成される高速回路１１０とを備える。後述するように、高速回路領域１１及び低速回路領域１２に、拡散領域の形成時に互いに異なる熱処理条件が適用される。
【００１４】
図１に示すように、高速回路領域１１と低速回路領域１２は、互いに平行に配置されている。高速回路領域１１と低速回路領域１２が接する境界を、以下において「回路境界」という。高速回路領域１１と低速回路領域１２は矩形であるため、回路境界１０は直線である。ここで、高速回路領域１１及び低速回路領域１２の、回路境界１０と直交する辺の長さを「幅」という。図１に示すように、高速回路領域１１の幅はＷ１、低速回路領域１２の幅はＷ２である。
【００１５】
複数の回路を集積化した半導体集積回路を、チップ１上に配置する例を以下に説明する。先ず、半導体集積回路を、集積度や記憶情報の保持が重要な回路と、トランジスタのスイッチング速度が重要な回路に分類する。そして、トランジスタのスイッチング速度が速いことを優先する高速回路１１０を、高速回路領域１１に配置する。一方、集積度や記憶情報の保持を優先する低速回路１２０を、低速回路領域１２に配置する。高速回路領域１１は、ラインスキャン型熱処理装置等による高温レーザ熱処理が適用される。ラインスキャン型熱処理装置は、ウェハのレーザが照射された表面部分を、例えば１／１０００秒間以下だけ１０００℃以上に加熱することが可能である。そのため、基板表面に対して垂直方向の厚さが薄い拡散領域を形成することができる。その結果、高温レーザ熱処理によって、高速回路１１０を構成する高速トランジスタのスイッチング速度を速めることができる。一方、高温レーザ熱処理によって結晶欠陥が増加してリーク電流が増大し、記憶情報を保持する性能が劣化する可能性がある。そのため、低速回路領域１２は、高温レーザ熱処理が適用されない。
【００１６】
例えば、図１に示すように、高速回路１１０として、スタティックＲＡＭ（ＳＲＡＭ）１１１、高速な論理動作が要求される第１論理回路１１２、第１論理回路１１２ほどは高速な論理動作が要求されない第２論理回路１１３、クロック信号を発生するクロック回路１１４、チップ１への信号の入出力を制御する入出力回路１１５が、高速回路領域１１に配置される。一方、トランジスタのスイッチング速度よりも、集積度や記憶情報の保持が重要なＤＲＡＭ１２１が、低速回路１２０として低速回路領域１２に配置される。
【００１７】
図１に示すチップ１を、ウェハ２００上に配列する例を図２に示す。図２に示すように、複数の高速チップ領域２１１〜２１ｎと複数の低速チップ領域２２１〜２２ｎが、行方向に交互に配置される。（ｎ：２以上の整数）。図３に示すように、高速チップ領域２１１〜２１ｎには、複数の高速回路領域１１が列方向に隣接して配置される。同様に、低速チップ領域２２１〜２２ｎに、複数の低速回路領域１２が列方向に隣接して配置される。ここで、高速チップ領域２１１〜２１ｎと低速チップ領域２２１〜２２ｎが接する境界を、「チップ境界」という。チップ境界２０１〜２０ｎは、複数の回路境界１０が直線的に連続した境界である。
【００１８】
高速チップ領域２１１〜２１ｎの、チップ境界２０１〜２０ｎと直交する辺の長さは、幅Ｗ１で一定である。又、低速チップ領域２２１〜２２ｎの、チップ境界２０１〜２０ｎと直交する辺の長さは、幅Ｗ２で一定である。ラインスキャン型熱処理装置から出力されるレーザ光によって照射される領域の幅は、高速チップ領域２１１〜２１ｎの幅Ｗ１に合わせて調整される。そのため、ラインスキャン型熱処理装置によりレーザ光をチップ境界２０１〜２０ｎに順次照射して、高速チップ領域２１１〜２１ｎのみを高温レーザ熱処理できる。そして、高速回路１１０を構成する高速トランジスタの拡散領域を高温、短時間の熱処理により形成できる。そのため、高速トランジスタの拡散領域の厚みを薄くできる。その結果、高速回路領域１１に配置された高速回路１１０のスイッチング速度を速めることができる。
【００１９】
一方、低速チップ領域２２１〜２２ｎに配置された低速回路１２０を構成する低速トランジスタの拡散領域は、ラインスキャン型熱処理装置を用いた高温レーザ熱処理より低温の熱処理、例えば拡散炉タイプの熱処理装置やタングステンハロゲンランプを光源に用いるランプアニール装置を使用した熱処理により形成される。そのため、低速回路領域１２に配置されたＤＲＡＭ１２１は、高温レーザ熱処理が適用された場合に比べて結晶欠陥が少ない。そのため、ＤＲＡＭ１２１のリーク電流は抑制され、記憶情報を長時間保持できる。
【００２０】
本発明の実施の形態に係る半導体集積回路によれば、高温レーザ熱処理が必要な回路を配置した矩形の高速回路領域１１と、高温レーザ熱処理が不要な回路を配置した矩形の低速回路領域１２を平行に配置することにより、互いに異なる熱処理条件が適用される複数の回路を、同一チップ上に集積化することができる。つまり、図１に示した半導体集積回路によれば、要求される回路動作速度及びリーク電流値が互いに異なる回路を、チップ１上に集積化した半導体集積回路を提供することができる。
【００２１】
高温レーザ熱処理を適用して、第１の拡散領域をソースイクステンション領域及びドレインイクステンション領域とする低速トランジスタと、第１の拡散領域より基板表面に対して垂直方向の厚さが薄い第２の拡散領域をソースイクステンション領域及びドレインイクステンション領域とする高速トランジスタを製造する方法の例を、図４〜図１３を用いて説明する。なお、以下に述べる拡散領域の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。図４〜図１３のそれぞれにおいて、図４（ａ）〜図１３（a）は、高速回路領域１１に形成される高速トランジスタＱａの工程断面図、図４（ｂ）〜図１３（ｂ）は、低速回路領域１２に形成される低速トランジスタＱｂの工程断面図である。
【００２２】
（イ）ｐ型シリコンからなる半導体基板２０上に、シリコン酸化膜２１、シリコン窒化膜２２を順次積層する。そして、シリコン窒化膜２２上にフォトレジスト膜４１を塗布する。フォトリソグラフィ技術により、フォトレジスト膜４１を露光現像することで、図４（ａ）、図４（ｂ）に示すように、素子分離のための溝を形成する領域上のフォトレジスト膜４１を除去する。次いで、フォトレジスト膜４１をエッチングマスクにして、シリコン窒化膜２２、シリコン酸化膜２１、及び半導体基板２０をエッチングし、素子分離のための溝を形成する。フォトレジスト膜４１を除去した後、シリコン酸化膜等の素子分離絶縁膜２５を形成して、素子分離溝を埋め込む。更に、図５（ａ）、図５（ｂ）に示すように、化学的機械研磨（ＣＭＰ）法により平坦化する。この工程により、素子分離絶縁膜２５に囲まれた、いわゆる「活性領域」が半導体基板２０に定義される。
【００２３】
（ロ）低速回路領域１２のみにレジスト膜を塗布した状態で、熱酸化法等を用いて図６（a）に示したように高速トランジスタＱａのゲート絶縁膜３１ａを形成する。ゲート絶縁膜３１ａの厚みｄOX1は、１〜２ｎｍ程度である。一方、高速回路領域１１のみにレジスト膜を塗布した状態で、熱酸化法等を用いて図６（ｂ）に示したように低速トランジスタＱｂのゲート絶縁膜３１ｂを形成する。ゲート絶縁膜３１ｂの厚みｄOX2は、６ｎｍ程度である。スイッチング速度を速くするために高速トランジスタＱａのゲート絶縁膜３１ａは薄く形成される。一方、ゲート絶縁膜のリーク電流を抑制するために低速トランジスタＱｂのゲート絶縁膜３１ｂは厚く形成される。そのため、ｄOX1＜ｄOX2である。
【００２４】
（ハ）次に、化学気相成長（ＣＶＤ）法等によって、多結晶シリコン膜等のゲート電極層３２を半導体基板２０上の全面に形成する。次いで、ゲート電極層３２上にフォトレジスト膜４２を塗布する。フォトリソグラフィ技術により、フォトレジスト膜４２を露光現像することで、図７（ａ）、図７（ｂ）に示すように、ゲート電極を形成する領域以外のフォトレジスト膜４２を除去する。
【００２５】
（ニ）フォトレジスト膜４２をエッチングマスクとして、反応性イオンエッチング（ＲＩＥ）法等の技術により、半導体基板２０の表面に達するまで、選択的エッチングを行い、高速トランジスタＱａのゲート電極３０ａ及び低速トランジスタＱｂのゲート電極３０ｂを形成する。フォトレジスト膜４２を除去した後、２ｎｍ〜１０ｎｍ程度のシリコン窒化膜を半導体基板２０上の全面に形成する。次いで、このシリコン窒化膜をＲＩＥ法等により異方性エッチングする。その結果、図８（ａ）、図８（ｂ）に示すように、オフセットスペーサ５１がゲート電極３０ａ及びゲート電極３０ｂの側壁に形成される。
【００２６】
（ホ）次に、フォトレジスト膜４３を全面に塗布する。フォトリソグラフィ技術により、フォトレジスト膜４３を露光現像することにより、低速回路領域１２のフォトレジスト膜４３を除去する。次いで、図９（ａ）、図９（ｂ）に示すように、低速トランジスタＱｂのゲート電極３０ｂ、オフセットスペーサ５１及びフォトレジスト膜４３をマスクにして、低速トランジスタＱｂのソースイクステンション領域及びドレインイクステンション領域である第１の拡散領域を形成するために、半導体基板２０の低速回路領域１２に砒素（Ａｓ）イオン又はリン（Ｐ）イオンを注入する。イオン注入されるＡｓイオン又はＰイオンの面密度は１×１０１３〜１×１０１４ｃｍ−２程度である。
【００２７】
（ヘ）フォトレジスト膜４３を除去した後、シリコン酸化膜を半導体基板２０上の全面に形成する。次いで、このシリコン酸化膜をＲＩＥ法により異方性エッチングすることにより、ゲート電極３０ａ及びゲート電極３０ｂの側壁に第１のゲート側壁５２を形成する。次いで、ゲート電極３０ａ、ゲート電極３０ｂ、及び第１のゲート側壁５２をマスクにして、自己整合的にＡｓ又は燐（Ｐ）等のイオン注入を行う。イオン注入される不純物の面密度は１〜５×１０１５ｃｍ−２程度である。更に、１０００℃以上のラピッド・サーマル・アニーリング（ＲＴＡ）等の熱処理を行って、イオン注入された不純物を活性化する。その結果、図１０（ａ）に示すように、ソース領域６０ａ、ドレイン領域６１ａが、高速回路領域１１の半導体基板２０内部の表面近傍に形成される。同時に、図１０（ｂ）に示すように、ソース領域６０ｂ、ドレイン領域６１ｂが、低速回路領域１２の半導体基板２０内部の表面近傍に形成される。このとき、ゲート電極３０ａ及びゲート電極３０ｂにもｎ型不純物イオンが注入され、ゲート電極３０ａ及びゲート電極３０ｂの導電型はｎ型になる。又、図１０（ｂ）に示すように、低速トランジスタＱｂのソースイクステンション領域６２ｂ及びドレインイクステンション領域６３ｂが形成される。ソースイクステンション領域６２ｂ及びドレインイクステンション領域６３ｂの厚さｄex2は、３０〜６０ｎｍ程度である。
【００２８】
（ト）次に、希フッ酸（ＤＨＦ）処理等によって、第１のゲート側壁５２を除去する。次いで、フォトレジスト膜４４を全面に塗布する。フォトリソグラフィ技術によりフォトレジスト膜４４を露光現像することにより、図１１（ａ）、図１１（ｂ）に示すように、高速回路領域１１上のフォトレジスト膜４４のみを除去する。そして、高速トランジスタＱａのゲート電極３０ａ、オフセットスペーサ５１及びフォトレジスト膜４４をマスクにして、第２の拡散領域を形成するために半導体基板２０の高速回路領域１１にＡｓイオンを注入する。イオン注入されるＡｓイオンの加速エネルギーは５ｋｅＶ以下で面密度は１×１０１４〜３×１０１５ｃｍ−２程度である。フォトレジスト膜４４を除去した後、図１２（ａ）に示すように、ラインスキャン型熱処理装置を用いて高速回路領域１１のみにレーザ光を照射して、高温レーザ熱処理を行う。高温レーザ熱処理によりイオン注入されたＡｓイオンが活性化され、高速トランジスタＱａのソースイクステンション領域６２ａ及びドレインイクステンション領域６３ａが形成される。ソースイクステンション領域６２ａ及びドレインイクステンション領域６３ａの厚さｄex1は、２０ｎｍ程度、シート抵抗ＲS1は、５００〜１０００Ω／□程度である。
【００２９】
（チ）次いで、シリコン窒化膜を堆積し、更にＲＩＥ法により異方性エッチングにより、第２のゲート側壁５３を形成する。そして、ニッケル（Ｎｉ）をスパッタリング法によって堆積し、熱処理によりサリサイド化を行う。サリサイド化により、図１３（ａ）、図１３（ｂ）に示すように、高速トランジスタＱａのゲート電極３０ａ、ソース領域６０ａ、ドレイン領域６１ａ、及び低速トランジスタＱｂのゲート電極３０ｂ、ソース領域６０ｂ、ドレイン領域６１ｂの表面にニッケルシリサイド（ＮｉＳｉ）膜７０が形成される。以上に説明した工程により、図１に示した半導体集積回路を構成する高速トランジスタＱａ及び低速トランジスタＱｂが完成する。その後、多層配線工程等により半導体集積回路を構成する素子間の接続を行い、図１に示した半導体集積回路が完成する。
【００３０】
以上に説明した半導体集積回路の製造方法では、ラインスキャン型熱処理装置を用いて高速チップ領域２１１〜２１ｎのみをレーザ光でスキャンする。そのため、高速トランジスタＱａのソースイクステンション領域６２ａ及びドレインイクステンション領域６３ａの厚さｄex1は、低速トランジスタＱｂのソースイクステンション領域６２ｂ及びドレインイクステンション領域６３ｂの厚さｄex2より薄い。一方、高温レーザ熱処理が適用されない低速回路領域１２には、欠陥の少ない低速トランジスタＱｂを形成することができる。高速チップ領域２１１〜２１ｎと低速チップ領域２２１〜２２ｎは、一定の間隔でウェハ２００上に配置されるため、ラインスキャン型熱処理装置によって高速チップ領域２１１〜２１ｎのみを容易にスキャンできる。
【００３１】
本発明の実施の形態に係る半導体集積回路の製造方法によれば、高速回路領域１１と低速回路領域１２に異なる熱処理を適用することができる。そのため、互いに異なる熱処理条件が適用される複数の回路を、同一チップ上に集積化した半導体集積回路の製造方法を提供することができる。
【００３２】
（第１の変形例）
既に述べた実施の形態の説明においては、低速回路領域１２に形成される低速トランジスタＱｂのソースイクステンション領域６２ｂ及びドレインイクステンション領域６３ｂを、ＲＴＡ等の熱処理を用いて形成する例を説明した。しかし、低速トランジスタＱｂのソースイクステンション領域６２ｂ及びドレインイクステンション領域６３ｂをラインスキャン型熱処理装置を用いて形成してもよい。つまり、回路に要求されるスイッチング速度及びリーク電流の大きさ等に応じてラインスキャン型熱処理装置の設定を変更して、高温レーザ熱処理が行われる。例えば、高速回路領域１１を熱処理する場合よりもレーザ光の出力を小さく設定して、低速回路領域１２を熱処理する。このとき、レーザ光の出力は、低速回路領域１２に配置されたＤＲＡＭ１２１に許容値以上のリーク電流が発生しない条件に設定される。又、レーザ光によって照射される領域の幅は、低速回路領域１２の幅Ｗ２に合わせて調整される。
【００３３】
又、低速トランジスタＱｂのソースイクステンション領域６２ｂ及びドレインイクステンション領域６３ｂを形成するためのＡｓイオンの注入は、低速トランジスタＱｂのソース領域６０ｂ及びドレイン領域６１ｂが形成された後に行う。そして、ラインスキャン型熱処理装置によって低速回路領域１２が熱処理され、ソースイクステンション領域６２ｂ及びドレインイクステンション領域６３ｂが形成される。高速チップ領域２１１〜２１ｎ及び低速チップ領域２２１〜２２ｎは直線状に一定の間隔でウェハ２００上に配置されるため、ラインスキャン型熱処理装置によって容易に高速チップ領域２１１〜２１ｎ及び低速チップ領域２２１〜２２ｎをそれぞれスキャンできる。
【００３４】
（第２の変形例）
本発明の実施の形態の第２の変形例に係る半導体集積回路は、図１４に示すように、矩形の高速回路領域１１、高速回路領域１１に隣接した矩形の低速回路領域１２、及び高速回路領域１１に隣接した矩形の中速回路領域１３に配置される。つまり、中速回路領域１３を更に備える点が図１と異なる。
【００３５】
例えば、高速回路領域１１に、トランジスタのスイッチング速度が速いことが優先される高速回路１１０が配置される。低速回路領域１２に、記憶情報の保持が優先される低速回路１２０が配置される。中速回路領域１３に、高速回路１１０ほどはトランジスタのスイッチング速度が速いことが要求されず、且つ低速回路１２０ほどは記憶情報の保持が要求されない中速回路１３０が配置される。
【００３６】
例えば、図１４に示したように、高速回路領域１１に、ＳＲＡＭ１１１及び第１論理回路１１２が配置される。低速回路領域１２に、ＤＲＡＭ１２１が配置される。そして、中速回路領域１３に、第２論理回路１１３、クロック回路１１４及び入出力回路１１５が配置される。
【００３７】
高速回路領域１１及び中速回路領域１３に、ラインスキャン型熱処理装置による熱処理が適用される。ただし、中速回路１３０に要求される動作速度と、高速回路１１０に要求される動作速度は異なる。そのため、ラインスキャン型熱処理装置の条件は、中速回路領域１３を処理する場合と高速回路領域１１を処理するとで異なる。例えば、高速回路領域１１を熱処理する条件に比べて、ラインスキャン型熱処理装置のレーザ出力を小さくして中速回路領域１３を照射する。レーザ出力を小さくすることにより、ラインスキャン型熱処理装置を用いて熱処理される中速回路領域１３の温度は、高速回路領域１１の温度より低い。その結果、中速回路領域１３における高温レーザ熱処理による結晶欠陥に起因するリーク電流の増大を抑制することができる。同時に、低速回路１２０よりも、中速回路１３０を高速に動作させることができる。
【００３８】
以上に説明したように、図１４に示した半導体集積回路によれば、３種類の熱処理条件がそれぞれ適用される回路を、同一チップ上に集積化することができる。その結果、回路動作速度及びリーク電流値が異なる３種類の回路を、チップ１上に集積化することができる。
【００３９】
４種類以上の熱処理条件を使用して半導体集積回路を製造する場合にも、同様にして対応可能である。例えば、熱処理条件が４種類の回路をチップ１上に集積化する場合は、互いに平行に４つの矩形のチップ領域をチップ１上に設定する。次いで、半導体集積回路に含まれる回路を熱処理条件によって分類し、同一の熱処理条件を適用する回路を、同一のチップ領域に配置する。そして、チップ領域毎にラインスキャン型熱処理装置の条件を設定して、それぞれの領域を熱処理する。或いは、熱処理を行わないチップ領域を設定して、そのチップ領域に高温レーザ熱処理が不要な回路を配置する。
【００４０】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４１】
例えば、上記の説明では、ＳＲＡＭ１１１、第１論理回路１１２、第２論理回路１１３、クロック回路１１４、入出力回路１１５、及びＤＲＡＭ１２１がチップ１上に集積化される場合について説明した。本発明は、その他種々の機能を有する回路をチップ１上に集積化した半導体集積回路に適用することが可能である。例えば、トランジスタのスイッチング速度よりも、集積度や記憶情報の保持が優先されるフラッシュメモリ等が、低速回路領域１２に配置されてもよい。
【００４２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態に係る半導体集積回路の構成を示す模式図である。
【図２】本発明の実施の形態に係る半導体集積回路をウェハ上に配列した例を示す模式図である。
【図３】本発明の実施の形態に係る半導体集積回路をウェハ上に配列した例を説明するための模式図である。
【図４】本発明の実施の形態に係る半導体集積回路を構成するトランジスタの製造方法を説明するための工程断面図である（その１）。
【図５】本発明の実施の形態に係る半導体集積回路を構成するトランジスタの製造方法を説明するための工程断面図である（その２）。
【図６】本発明の実施の形態に係る半導体集積回路を構成するトランジスタの製造方法を説明するための工程断面図である（その３）。
【図７】本発明の実施の形態に係る半導体集積回路を構成するトランジスタの製造方法を説明するための工程断面図である（その４）。
【図８】本発明の実施の形態に係る半導体集積回路を構成するトランジスタの製造方法を説明するための工程断面図である（その５）。
【図９】本発明の実施の形態に係る半導体集積回路を構成するトランジスタの製造方法を説明するための工程断面図である（その６）。
【図１０】本発明の実施の形態に係る半導体集積回路を構成するトランジスタの製造方法を説明するための工程断面図である（その７）。
【図１１】本発明の実施の形態に係る半導体集積回路を構成するトランジスタの製造方法を説明するための工程断面図である（その８）。
【図１２】本発明の実施の形態に係る半導体集積回路を構成するトランジスタの製造方法を説明するための工程断面図である（その９）。
【図１３】本発明の実施の形態に係る半導体集積回路を構成するトランジスタの製造方法を説明するための工程断面図である（その１０）。
【図１４】本発明の実施の形態の第２の変形例に係る半導体集積回路の構成を示す模式図である。
【符号の説明】
【００４４】
１…チップ
１１…高速回路領域
１２…低速回路領域
６０ａ、６０ｂ…ソース領域
６１ａ、６１ｂ…ドレイン領域
６２ａ、６２ｂ…ソースイクステンション領域
６３ａ、６３ｂ…ドレインイクステンション領域
１１０…高速回路
１２０…低速回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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