【手続補正書】
【提出日】平成19年8月24日(2007.8.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を含む相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを有する集積回路構造体であって、前記ＮＦＥＴおよび前記ＰＦＥＴがそれぞれ、第１の半導体の単結晶層内に配置されたチャネル領域を有し、前記第１の半導体とは格子不整合の第２の半導体の層によって、前記ＰＦＥＴのチャネル領域には第１の大きさの応力が加えられているが、前記ＮＦＥＴのチャネル領域には加えられておらず、前記第２の半導体の前記層が、前記ＰＦＥＴのソースおよびドレイン領域で、前記ＰＦＥＴの前記チャネル領域から第１の距離のところに形成されており、前記第２の半導体の前記層が、前記ＮＦＥＴのソースおよびドレイン領域で、前記ＮＦＥＴの前記チャネル領域から第２の距離のところにも形成されており、前記第２の距離が前記第１の距離よりも大きい集積回路構造体。
【請求項２】
前記第１の半導体および前記第２の半導体が、式ＳｉｘＧｅｙに基づく組成を有するシリコン含有半導体材料であり、ｘおよびｙが百分率であり、前記第１の半導体の組成がｘ＝１００、ｙ＝０からｘ＝１、ｙ＝９９までの範囲にあり、前記第２の半導体の組成がｘ＝９９、ｙ＝１からｘ＝１、ｙ＝９９までの範囲にあり、前記第２の半導体のｘが常に前記第１の半導体のｘよりも小さい、請求項１に記載の集積回路構造体。
【請求項３】
前記第１の半導体の前記単結晶領域が、前記ＮＦＥＴおよび前記ＰＦＥＴの前記チャネル領域上に形成されたゲート誘電体のレベルによって画定された主表面を有し、前記第２の半導体の前記層が前記主表面の上に形成された、請求項１に記載の集積回路構造体。
【請求項４】
前記第１の半導体が実質的に、シリコン、シリコン・ゲルマニウムおよび炭化シリコンからなるグループから選択された半導体からなり、前記第２の半導体が実質的に、シリコン、シリコン・ゲルマニウムおよび炭化シリコンからなるグループから選択された、前記第１の半導体とは異なる半導体からなる、請求項１に記載の集積回路構造体。
【請求項５】
前記第１の半導体が実質的にシリコンからなり、前記第２の半導体が実質的にシリコン・ゲルマニウムからなる、請求項１に記載の集積回路構造体。
【請求項６】
前記第１の半導体が実質的に、第１の式Ｓｉｘ１Ｇｅｙ１に基づくシリコン・ゲルマニウムからなり、ｘ１およびｙ１が百分率であり、ｘ１＋ｙ１＝１００％であり、ｙ１が少なくとも１パーセントであり、前記第２の半導体が実質的に、第２の式Ｓｉｘ２Ｇｅｙ２に基づくシリコン・ゲルマニウムからなり、ｘ２およびｙ２が百分率であり、ｘ２＋ｙ２＝１００％であり、ｙ２が少なくとも１パーセントであり、ｘ１とｘ２が等しくなく、ｙ１とｙ２が等しくない、請求項１に記載の集積回路構造体。
【請求項７】
前記応力が圧縮応力である、請求項１に記載の集積回路構造体。
【請求項８】
ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を含む相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを有する集積回路構造体であって、前記ＮＦＥＴおよび前記ＰＦＥＴがそれぞれ、第１の半導体の単結晶層内に配置されたチャネル領域を有し、前記ＰＦＥＴの一段高いソースおよびドレイン領域で形成された、前記第１の半導体とは格子不整合の第２の半導体の層によって、前記ＰＦＥＴのチャネル領域には第１の応力が加えられているが、前記ＮＦＥＴのチャネル領域には加えられておらず、前記第２の半導体の前記層が、前記ＮＦＥＴの一段高いソースおよびドレイン領域で形成されていない集積回路構造体。
【請求項９】
それぞれが基板の単結晶シリコン領域内に配置されたチャネル領域を有するｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を含む相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを有する集積回路構造体であって、前記ＰＦＥＴのソースおよびドレイン領域で、前記ＰＦＥＴの前記チャネル領域から第１の距離のところに配置され、前記ＮＦＥＴのソースおよびドレイン領域で、前記ＮＦＥＴの前記チャネル領域から第２の距離のところに配置された実質的にシリコン・ゲルマニウムからなる一段高い格子不整合半導体層によって、前記ＰＦＥＴの前記チャネル領域には第１の応力が加えられているが、前記ＮＦＥＴの前記チャネル領域には加えられておらず、前記シリコン・ゲルマニウムが、式ＳｉｘＧｅｙに基づく組成を有し、ｘおよびｙが、それぞれ少なくとも１パーセントである百分率であり、ｘ＋ｙが１００パーセントである集積回路構造体。
【請求項１０】
ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を含む集積回路構造体を製造する方法であって、
第１の組成を有する第１の単結晶半導体領域の上に、前記第１の単結晶半導体領域の主表面上に形成されたゲート誘電体の上に重なるゲート導体と、前記ゲート導体の側壁に形成された第１の材料を含む第１のスペーサとをそれぞれが有するＰＦＥＴゲート・スタックおよびＮＦＥＴゲート・スタックを形成すること、
前記ＰＦＥＴゲート・スタックおよび前記ＮＦＥＴゲート・スタックの前記第１のスペーサの側壁に、第２の材料を含む第２のスペーサを形成すること、
前記ＮＦＥＴゲート・スタックの前記第２のスペーサから前記第２の材料が除去されることを防ぎつつ、前記ＰＦＥＴゲート・スタックの前記第２のスペーサから前記第２の材料の部分を、前記第１の材料に対して選択的に除去すること、
その後、前記第１の単結晶半導体領域の露出した区域上に、前記第１の単結晶半導体領域とは格子不整合であり、第２の組成を有するエピタキシャルの単結晶半導体の層を成長させること、
前記エピタキシャルの単結晶半導体の層の少なくとも一部分を含む前記ＰＦＥＴのソースおよびドレイン領域を形成すること、
前記ＮＦＥＴのソースおよびドレイン領域を形成すること、
を含む方法。
【請求項１１】
前記ＰＦＥＴのソースおよびドレイン領域が、前記主表面のレベルよりも上方の前記エピタキシャルの単結晶半導体の前記層に形成されることを含む、請求項１０に記載の方法。
【請求項１２】
前記ＮＦＥＴのソースおよびドレイン領域が、前記主表面のレベルよりも上方の前記エピタキシャルの単結晶半導体の前記層に形成されることを含む、請求項１０に記載の方法。
【請求項１３】
前記ＮＦＥＴのソースおよびドレイン領域が、前記第１の単結晶半導体領域に形成されることを含む、請求項１０に記載の方法。
【請求項１４】
前記ＰＦＥＴのソースおよびドレイン領域、前記ＮＦＥＴのソースおよびドレイン領域、前記ＰＦＥＴゲート・スタックの前記ゲート導体、および前記ＮＦＥＴゲート・スタックの前記ゲート導体から選択した少なくとも一つに自己整合されたシリサイド（サリサイド）を形成することをさらに含む、請求項１０に記載の方法。
【請求項１５】
前記第１の組成がシリコンであり、前記第２の組成がシリコン・ゲルマニウムであり、前記シリコン・ゲルマニウムが、少なくとも１パーセントのゲルマニウム含量を有する、請求項１０に記載の方法。
【請求項１６】
前記第１のスペーサを形成する前に、前記ＰＦＥＴゲート・スタックおよび前記ＮＦＥＴゲート・スタックの前記ゲート導体によってマスクされた前記第１の単結晶半導体領域の区域にイオン注入して、前記ＰＦＥＴおよびＮＦＥＴのチャネル領域に自己整合された注入領域を形成することをさらに含む、請求項１０に記載の方法。
【請求項１７】
前記第２のスペーサから前記第２の材料の部分を除去する前に、前記第２のスペーサの側壁に第３のスペーサを形成することをさらに含み、前記第３のスペーサが、前記ＰＦＥＴの前記ソースおよびドレイン領域と前記ＰＦＥＴのチャネル領域との間の間隔を画定する、請求項１０に記載の方法。
【請求項１８】
前記ＰＦＥＴゲート・スタックから前記第２のスペーサの前記第２の材料の部分を除去するときに、マスクによって、前記ＮＦＥＴゲート・スタック上に形成された前記第１および第２のスペーサを覆い保護することをさらに含む、請求項１０に記載の方法。
【請求項１９】
前記第１の単結晶半導体領域の前記ＮＦＥＴの活性領域上に前記エピタキシャルの単結晶半導体の層が成長することを防ぐために、前記ＮＦＥＴの前記活性領域上にコーティングを形成することをさらに含む、請求項１０に記載の方法。
【請求項２０】
第１の半導体からなる単結晶領域に配置されたチャネル領域を有するｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を含む集積回路構造体を製造する方法であって、
前記第１の半導体とは格子不整合である第２の半導体からなる第１の部分で、前記ＰＦＥＴの前記チャネル領域に第１の大きさの応力が加えられるように前記ＰＦＥＴの前記チャネル領域から第１の距離に配置された前記第１の部分を有する、前記ＰＦＥＴのソースおよびドレイン領域を形成すること、
前記第２の半導体からなる第２の部分で、前記ＮＦＥＴの前記チャネル領域に前記第１の大きさよりも小さい第２の大きさの応力が加えられるように、前記ＮＦＥＴの前記チャネル領域から前記第１の距離よりも大きい第２の距離に配置された前記第２の部分を有する、前記ＮＦＥＴのソースおよびドレイン領域を形成すること、
を含む方法。
【請求項２１】
前記単結晶領域が、前記ＰＦＥＴおよび前記ＮＦＥＴの前記チャネル領域上に形成されたゲート誘電体のレベルによって画定された主表面を有し、前記第１および第２の部分を前記主表面の上に形成することを含む、請求項２０に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
単結晶シリコン領域１６には、第１のスペーサ３０の対、第２のスペーサ３２の対および第３のスペーサ３４の対によってそれぞれＮＦＥＴ１０およびＰＦＥＴ２０のチャネル領域１２２および２２から離隔されたＮＦＥＴ１０およびＰＦＥＴ２０のソースおよびドレイン領域２４が形成されている。ＮＦＥＴ１０のソースおよびドレイン領域２４の上には、シリコン・ゲルマニウム・エピタキシャル層３９と低抵抗層４０とを含む一段高い一対のソース−ドレイン領域３６が配置されている。ＰＦＥＴ２０のソースおよびドレイン領域２４の上には、シリコン・ゲルマニウム層３８と低抵抗層４０とを含む一段高い一対のソース−ドレイン領域３６が配置されている。この低抵抗層は、シリコン・ゲルマニウム層３８、３９上に付着され、後にこのシリコン・ゲルマニウムと反応してシリサイドを形成した金属から自己整合的に形成されたシリサイド、すなわち「サリサイド」であることが好ましい。このシリサイドは、タングステン、チタンおよびコバルトを含む適当な金属の化合物とすることができる。ただし適当な金属のこれらに限定されるわけではない。このシリサイドがコバルトのシリサイド、すなわちＣｏＳｉ２であるとより好ましい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
次に、図５に示すように、ブロック・マスク４２が除去され、ＰＦＥＴゲート・スタック４４およびＮＦＥＴゲート・スタック４５の側壁に、第１のスペーサ３０の対が形成される。スペーサ３０は、窒化シリコンなどの付着された窒化物から形成され、薄いことが好ましく、例えば厚さが３ｎｍから２０ｎｍ、より好ましくは５ｎｍから１５ｎｍ、最も好ましくは約１０ｎｍであることが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
ＰＦＥＴ３２０およびＮＦＥＴ３１０を製造するプロセスを図２０および図２１に示す。図２０に示すように、ＰＦＥＴゲート・スタック３４４およびＮＦＥＴゲート・スタック３４５が形成され、これらはそれぞれ、熱成長させた酸化物からなることが好ましいゲート誘電体３２７の上に重なるポリシリコン・ゲート３２６と、窒化シリコンを含むことが好ましい絶縁キャップ３５０と、窒化シリコンを含むことが好ましい第１のスペーサ３３０の対とを含む。この時に、ハロー注入および拡張注入を実行することができる。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2007509486.tif 000001