(57)【要約】【課題】  キャパシタの容量絶縁膜へのエッチングダメージを抑制し、リーク電流が少なく、信頼性の高いキャパシタを備えた半導体装置の製造方法及び半導体装置を提供する。【解決手段】  半導体基板１００上にプレート電極１１３を形成し、プレート電極１１３の側面（スルーホール１１４の内側面）及びプレート電極１１３上に設けられたキャップ絶縁膜１１２の上面を含む全面に容量絶縁膜１１５及び保護絶縁膜１１６を積層した後、異方性エッチングを行い、プレート電極１１３の側面に容量絶縁膜１１５及び保護絶縁膜１１６を残存させる。その後、保護絶縁膜１１６を除去し、容量絶縁膜１１５上に蓄積電極を形成する。【選択図】          図５
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【特許請求の範囲】
【請求項１】
半導体基板上にキャパシタの第１電極を形成する第１のステップと、
前記第１電極の側面及び上面を含む全面に容量絶縁膜を形成する第２のステップと、
前記容量絶縁膜上に前記容量絶縁膜と異なる材料からなる保護絶縁膜を形成する第３のステップと、
前記保護絶縁膜及び前記容量絶縁膜を異方性エッチングすることにより、前記第１電極の前記上面上の前記保護絶縁膜及び前記容量絶縁膜を除去する第４のステップと、
前記第１の電極の前記側面に残存する前記保護絶縁膜を除去する第５のステップと、
前記保護絶縁膜を除去した後、前記容量絶縁膜上に前記キャパシタの第２電極を形成する第６のステップとを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のステップにおいて、前記第１電極上に前記第１電極と同一パターンのキャップ絶縁膜を形成し、
前記第４のステップの前記異方性エッチングの終了時において、前記容量絶縁膜が前記キャップ絶縁膜の側面の少なくとも一部を覆った状態となるように前記異方性エッチングを制御することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１電極がプレート電極であり、前記第２電極が蓄積電極であることを特徴とする請求項１又は２のいずれか一項に記載の半導体装置の製造方法。
【請求項４】
前記第１のステップは、
前記半導体基板上に第１の電極材料を成膜する第１のサブステップと、
前記第１の電極材料をパターニングすることにより前記プレート電極を形成する第２のサブステップとを有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２のサブステップにおける前記パターニングによって、前記プレート電極にはスルーホールが形成され、
前記第４のステップにおいて、前記容量絶縁膜及び前記保護絶縁膜の前記積層膜を前記スルーホールの内側面上に残存させるとともに前記スルーホールの底部を露出させ、
前記第６のステップにおいて、前記スルーホール内に第２の電極材料を充填することにより前記蓄積電極を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１乃至第６のステップを繰り返し行うことにより前記キャパシタを複数積層し、積層された各キャパシタの第１電極及び第２電極がそれぞれ互いに電気的に接続されることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記容量絶縁膜は、タンタルオキサイド膜、酸化アルミニウム膜、酸化ハフニウム膜、及び、酸化アルミニウム膜と酸化ハフニウム膜の積層膜のいずれかであることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記保護絶縁膜は、シリコン酸化膜であることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に設けられた第１電極と、
前記第１電極の側面上に設けられた容量絶縁膜と、
前記容量絶縁膜の前記第１電極と対向する表面上に設けられた第２電極とを有するキャパシタを備え、
前記容量絶縁膜は、前記第１電極の前記側面に沿った第１部分と、前記第１部分の下端部から前記第２電極方向に前記半導体基板とほぼ平行に延在する第２部分とを有することを特徴とする半導体装置。
【請求項１０】
前記第１電極がプレート電極であり、前記第２電極が蓄積電極であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記キャパシタが複数積層され、積層された各キャパシタの第１電極及び第２電極がそれぞれ互いに電気的に接続されていることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第１電極上にキャップ絶縁膜が設けられ、前記容量絶縁膜の上端部が前記キャップ絶縁膜の側面の少なくとも一部を覆っていることを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法及び半導体装置に関し、特に、スタック型のキャパシタを備えた半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
従来、スタック型のキャパシタを有するＤＲＡＭ（Dynamic Random Access Memory）において、微細化に伴うキャパシタの静電容量の減少を補償するためには、立体的なキャパシタを高さ方向に大きくするか、あるいは容量絶縁膜の材料として誘電率の高い材料を用いること等により対応してきた。
【０００３】
しかし、今後のさらなる微細化に対応するためには、上記の対応では不十分となり、キャパシタの構造をこれまでよりも複雑にする必要が生じてくる。しかしながら、キャパシタの構造を複雑化すると、従来は必要とされていなかった容量絶縁膜に対する加工工程が必要となってくる。すなわち、例えば、キャパシタ層を複数積層させたキャパシタ構造を考えた場合、下層と上層の上部電極同士及び下部電極同士の接続を確保するには、容量絶縁膜に対してエッチバック等の加工を施し、上部電極及び下部電極の上下間の接続部を露出させる必要が生じる。このように、容量絶縁膜に対してエッチング加工を施す場合、以下のような問題が発生する。
【０００４】
図１３（ａ）〜（ｃ）に、上記積層構造のキャパシタにおけるキャパシタ層一層分の形成プロセスを示す。
【０００５】
まず、図１３（ａ）に示すように、下地の層間絶縁膜２００上に電極膜を成膜し、これをパターニングすることにより下部電極２０１を形成し、この下部電極２０１の側面及び上面を含む全面に容量絶縁膜２０２を成膜する。次に、異方性エッチング、例えば全面エッチバックを行い、図１３（ｂ）に示すように、下部電極２０１の側壁のみに容量絶縁膜を残存させる。これにより、下部電極２０１の上面上の容量絶縁膜が除去され、露出した下部電極２０１の上面により、このキャパシタ層の上に形成される次層のキャパシタ層の下部電極（図示せず）と下部電極２０１との接続を取ることが可能となる。
【０００６】
しかしながら、このエッチバック処理により、容量絶縁膜２０２の表面には、エッチングダメージやエッチング生成物の残留分子等の付着Ｘが生じてしまう。そして、このダメージや残留分子等が、図１３（ｃ）に矢印Ａで示すような上部電極２０３と下部電極２０１間のリーク電流の増大や、キャパシタの信頼性の低下を引き起こすこととなる。
【０００７】
また、容量絶縁膜２０２の下端部では、層間絶縁膜２００との界面が存在し、原子レベルでの結合が途切れていること、及びエッチバックの影響で局所的に容量絶縁膜の膜厚が薄くなってしまうことに起因して、図１３（ｃ）に矢印Ｂで示すように、容量絶縁膜の下端部においてもリーク電流が発生し易くなってしまう。
【特許文献１】特開２０００−３３２２１３号公報
【特許文献２】特開平５−２６７６１４号公報
【特許文献３】特開平１１−３４５９４８号公報
【特許文献４】特開２００４−１１１７１１号公報
【特許文献５】特開２０００−２４１６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は上記の問題点を解決すべくなされたものであって、本発明の目的は、キャパシタの容量絶縁膜へのエッチングダメージを抑制し、リーク電流が少なく、信頼性の高いキャパシタを備えた半導体装置の製造方法及び半導体装置を提供することである。
【０００９】
また、本発明の他の目的は、キャパシタの容量絶縁膜端部におけるリーク電流を抑制することが可能な半導体装置の製造方法及び半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明による半導体装置の製造方法は、半導体基板上にキャパシタの第１電極を形成する第１のステップと、前記第１電極の側面及び上面を含む全面に容量絶縁膜を形成する第２のステップと、前記容量絶縁膜上に前記容量絶縁膜と異なる材料からなる保護絶縁膜を形成する第３のステップと、前記保護絶縁膜及び前記容量絶縁膜を異方性エッチングすることにより、前記第１電極の前記上面上の前記保護絶縁膜及び前記容量絶縁膜を除去する第４のステップと、前記第１の電極の前記側面に残存する前記保護絶縁膜を除去する第５のステップと、前記保護絶縁膜を除去した後、前記容量絶縁膜上に前記キャパシタの第２電極を形成する第６のステップとを備えることを特徴とする。
【００１１】
本発明による半導体装置の製造方法によれば、容量絶縁膜の異方性エッチングを行う際、容量絶縁膜上は保護絶縁膜で覆われているため、エッチングダメージやエッチング生成物の残留分子は保護絶縁膜表面にとどまり、その後、保護絶縁膜を除去することにより、ダメージ層や残留分子を完全に除去することができる。従って、容量絶縁膜の表面を清浄な状態にすることができ、キャパシタのリーク電流の増大や信頼性低下を防止することができる。
【００１２】
また、異方性エッチング後の容量絶縁膜の下端部には、保護絶縁膜の膜厚に相当する幅で第２電極方向へ延在する部分が形成される。これにより、容量絶縁膜の下端部における第１及び第２電極間のリーク電流を抑制することが可能となる。
【００１３】
本発明による半導体装置は、半導体基板上に設けられた第１電極と、前記第１電極の側面上に設けられた容量絶縁膜と、前記容量絶縁膜の前記第１電極と対向する表面上に設けられた第２電極とを有するキャパシタを備え、前記容量絶縁膜は、前記第１電極の前記側面に沿った第１部分と、前記第１部分の下端部から前記第２電極方向に前記半導体基板とほぼ平行に延在する第２部分とを有することを特徴とする。
【００１４】
本発明の半導体装置によれば、容量絶縁膜の下端部の第２部分の存在により、容量絶縁膜の下端部における第１及び第２電極間のリーク電流を抑制することが可能となる。
【発明の効果】
【００１５】
本発明によれば、容量絶縁膜上に保護絶縁膜を形成してから異方性エッチングを行うことにより、容量絶縁膜表面にエッチングダメージが生じるのを防止することができる。また、容量絶縁膜下端部において、保護絶縁膜の膜厚相当分の横方向への延在部が形成されることにより、容量絶縁膜下端部におけるキャパシタのリーク電流を抑制することもできる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施形態による半導体装置の製造方法について説明する。本実施形態は、本発明をＤＲＡＭに適用した例である。
【００１７】
図１乃至図１０は、本実施形態に係るＤＲＡＭの製造工程を工程順に示す部分断面図である。
【００１８】
図１に示すように、まず、半導体基板１００に、ＳＴＩ（Shallow Trench Isolation）法によりシリコン酸化膜からなる素子分離領域１０１を形成し、次に、メモリセルトランジスタを形成する。なお、図１は、ワード線の延在方向に沿った断面である関係上、メモリセルトランジスタの一方の拡散層１０２のみが図示されており、ゲート電極及びもう一方の拡散層は図示されていない。
【００１９】
次に、全面に層間絶縁膜１０３を形成した後、拡散層１０２に接続するコンタクトプラグ１０４を形成する。コンタクトプラグ１０４の材料としては、ポリシリコンを用いればよい。次に、全面に層間絶縁膜１０５を形成した後、図示しないが、ビット線とコンタクトプラグ１０４あるいはもう一方の拡散層と接続するためのコンタクトプラグを形成し、その後、全面にタングステン膜を形成し、これをパターニングすることによってビット線１０６を形成する。
【００２０】
次に、全面にシリコン酸化膜１０７及びシリコン窒化膜１０８を形成した後、コンタクトプラグ１０９を形成する。コンタクトプラグ１０９は、コンタクトプラグ１０４に接続されるように形成する。コンタクトプラグ１０９の材料としては、Ｔｉ／ＴｉＮおよびタングステン（Ｗ）の積層膜を用いることができる。以上により、図１に示す構成が得られる。
【００２１】
次に、図２に示すように、全面に厚さ約９００ｎｍの導電膜１１０と厚さ約２００ｎｍのシリコン窒化膜１１１をこの順に形成する。導電膜１１０は、厚さ約２０／３０ｎｍのＴｉ／ＴｉＮ膜１１０ａ、厚さ約８００ｎｍのＡｌＣｕ膜１１０ｂ及び厚さ約５０ｎｍのＴｉＮ膜１１０ｃの積層膜となっている。そして、リソグラフィー技術により、図示しないマスクを用いてシリコン窒化膜１１１をパターニングし、これにより図３に示すようにキャップ絶縁膜１１２を形成する。さらに、導電膜１１０（図２参照）をパターニングすることにより、キャパシタのプレート電極１１３を形成する。プレート電極１１３は、複数のコンタクトプラグ１０９を避けるように形成され、これにより、コンタクトプラグ１０９の上面は、それぞれスルーホール１１４によって露出した状態となる。ここで、導電膜１１０のパターニング時（プレート電極１１３形成時）のエッチングの制御性が悪く、スルーホール１１４底部のコンタクトプラグ１０９が大きく削れてしまう場合は、コンタクトプラグ１０９上に予めストッパ絶縁膜を形成しておくのが好ましい。なお、プレート電極１１３は、複数のメモリセルトランジスタに対して共通に設けられた一つの大きな電極であり、本断面図においては分断されて表示されているが、別の断面ではつながっている。
【００２２】
次に、キャップ絶縁膜１１２を除去することなく、図４に示すように、ＡＬＤ（Atomic Layer Deposition）法により全面にキャパシタの容量絶縁膜となる厚さ約５ｎｍのタンタルオキサイド（Ｔａ２Ｏ５）膜１１５を形成し、さらにタンタルオキサイド膜１１５上に、保護絶縁膜として厚さ約５ｎｍのシリコン酸化膜１１６を形成する。これにより、プレート電極１１３及びコンタクトプラグ１０９の表面が、タンタルオキサイド膜１１５とシリコン酸化膜１１６によって覆われた状態となる。
【００２３】
次に、図５に示すように、シリコン酸化膜１１６の異方性エッチング及びタンタルオキサイド膜１１５の異方性エッチングをこの順に行う。なお、このシリコン酸化膜１１６及びタンタルオキサイド膜１１５に対する異方性エッチングは、マスクを用いずに全面エッチバックとすることができる。これにより、半導体基板１００と平行な領域に形成されたシリコン酸化膜１１６及びタンタルオキサイド膜１１５が除去されるため、スルーホール１１４の底部においてコンタクトプラグ１０９の上面が露出する。一方、半導体基板１００に対してほぼ垂直な領域に形成されたシリコン酸化膜１１６及びタンタルオキサイド膜１１５は除去されず、これにより、プレート電極１１３の側面及びスルーホール１１４の内側面上には、タンタルオキサイド膜１１５及びシリコン酸化膜１１６が残存する。
【００２４】
この異方性エッチング（エッチバック）処理において、シリコン酸化膜１１６の表面には、エッチングダメージやエッチング生成物が付着するが、シリコン酸化膜１１６がエッチングの保護膜となることにより、その下のタンタルオキサイド膜（容量絶縁膜）１１５にエッチングダメージやエッチング生成物が付着することを防止できる。
【００２５】
次に、スルーホール１１４を埋め込むよう、図６に示すように、全面にシリコン酸化膜１１７を厚く形成し、その後、化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)法によりシリコン酸化膜１１７を平坦化する。なお、図６では、キャップ絶縁膜１１２上にシリコン酸化膜１１７を残すように図示しているが、ＣＭＰ法の制御性が十分であれば、キャップ絶縁膜１１２をＣＭＰ法のストッパ膜として露出させても良い。
【００２６】
次に、図７に示すように、スルーホール１１４の形成されている領域以外をマスク層（図示せず）で覆い、フッ酸等によるウェットエッチングを行って、スルーホール１１４内のシリコン酸化膜１１７及びシリコン酸化膜（保護絶縁膜）１１６を選択的に除去する。これにより、スルーホール１１４の底部に再びコンタクトプラグ１０９の上面が露出されることになる。このウェットエッチングによって、先のエッチバック処理によりエッチングダメージ等を受けた保護絶縁膜１１６が除去され、エッチングダメージを受けていない容量絶縁膜１１５が露出される。
【００２７】
そして、図８に示すように、スルーホール１１４を埋め込むように全面にタングステン膜１１８を形成する。
【００２８】
次に、キャップ絶縁膜１１２をストッパとして、ＣＭＰ法によりタングステン膜１１８及びシリコン酸化膜１１７を研磨する。この工程により、図９に示すように、スルーホール１１４に埋め込まれたキャパシタの蓄積電極１１９が形成される。これにより、蓄積電極１１９、タンタルオキサイド膜（容量絶縁膜）１１５及びプレート電極１１３からなるキャパシタ１０が形成される。
【００２９】
次に、図１０に示すように、キャパシタ１０上に層間絶縁膜１２０を形成した後、キャパシタ１０のプレート電極１１３に接続するコンタクトプラグ１２１を形成し、さらに、層間絶縁膜１２０上にＴｉＮ／Ｔｉ膜１２２ａ、ＡｌＣｕ膜１２２ｂ及びＴｉＮ膜１２２ｃの積層膜を形成し、これをパターニングして、配線層１２２を形成する。その後、配線層１２２を覆う絶縁膜１２３を形成し、さらに、図示しないが、配線接続用プラグおよび上層配線を必要層数形成して、最後に最上の配線層上に保護膜を生成し、保護膜に電極パッドを露出する接続孔を開口することにより、ＤＲＡＭが完成する。
【００３０】
以下、本実施形態の効果につき詳細に説明する。
【００３１】
図１１（ａ）〜（ｄ）に、図４，５，７及び９の各工程におけるプレート電極１１３の下端部周辺Ｌの部分拡大図を示す。なお、プレート電極１１３は積層膜であるが、図１１においては省略して単層で表示している。
【００３２】
図１１（ａ）（図４に対応）に示すように、パターニングされたプレート電極１１３の側面（スルーホール１１４の内側面）を覆うように全面に容量絶縁膜（タンタルオキサイド膜）１１５及び保護絶縁膜（シリコン酸化膜）１１６を積層した後、全面エッチバックを行うことにより、図１１（ｂ）（図５に対応）に示すように、下地となるシリコン窒化膜１０８上（スルーホール１１４底部）の保護絶縁膜１１６及び容量絶縁膜１１５が除去されるが、このとき、保護絶縁膜１１６の表面には、エッチングダメージやエッチング生成物の残留分子等の付着Ｘが生じる。しかしながら、このエッチングダメージ等Ｘは、容量絶縁膜１１５表面に至ることはない。その後、エッチングダメージ等Ｘの入った保護絶縁膜１１６を除去することにより、図１１（ｃ）（図７に対応）に示すように、プレート電極１１３の側面には、エッチングダメージ等を受けていない良質な容量絶縁膜１１５のみが残る。ここで、保護絶縁膜であるシリコン酸化膜１１６の除去は、フッ酸等によるウェットエッチングによって行うことができ、容量絶縁膜であるタンタルオキサイド膜１１５は、フッ酸に対するエッチング耐性が高いため、このシリコン酸化膜１１６の除去工程においてダメージを受けることはほとんどない。
【００３３】
従って、図１１（ｄ）（図９に対応）に示すように、表面が清浄な状態の容量絶縁膜１１５上に蓄積電極１１９を形成することにより、キャパシタのリーク電流の発生を抑制することができ、信頼性の高いキャパシタを得ることが可能となる。
【００３４】
また、本実施形態では、容量絶縁膜１１５上に保護絶縁膜１１６を形成した後にエッチバック処理を行っていることにより、図１１（ｂ）〜（ｄ）に示すように、エッチバック処理の終了後、容量絶縁膜１１５は、プレート電極１１３の側面に沿ったほぼ垂直な部分Ｖと、その垂直部分Ｖの下端部から蓄積電極１１９の方向に半導体基板とほぼ平行に延在する水平部分Ｈを備えた形状となる。この水平部分Ｈの存在により、容量絶縁膜１１５の下端部において、プレート電極１１３と蓄積電極１１９との距離が確保されるため、リーク電流を抑制することが可能となる。水平部分Ｈの長さは、保護絶縁膜１１６のほぼ膜厚相当分となることから、保護絶縁膜１１６の膜厚を適宜変更することにより調整することが可能である。
【００３５】
また、本実施形態では、図４に示すように、プレート電極１１３上にキャップ絶縁膜を形成し、その上に容量絶縁膜１１５及び保護絶縁膜１１６を形成していることにより、以下のような効果が得られる。
【００３６】
図４に示すように容量絶縁膜１１５及び保護絶縁膜１１６を形成した後、異方性エッチング（エッチバック）処理を行うと、図５に示すように、容量絶縁膜１１５の上端部の膜厚は他の部分よりも薄くなる。しかしながら、本実施形態では、この異方性エッチングの終了時において、容量絶縁膜１１５の上端部をキャップ絶縁膜１１２の膜厚内に留めている、すなわち、エッチング終了時に容量絶縁膜１１５がキャップ絶縁膜１１２の側面の少なくとも一部を覆った状態となるように異方性エッチングを制御していることにより、プレート電極１１３の側面を、その上端部まで十分な膜厚の容量絶縁膜１１５で覆うことができる。従って、図９に示すように、キャパシタ１０のプレート電極１１３の上端部において、容量絶縁膜１１５の上端部が薄膜化することはなく、リーク電流の増大を抑制することができる。
【００３７】
また、リソグラフィーによって形成されるパターン形状は、一般に所望のパターンよりも細くなりやすいが、本実施形態では、プレート電極を蓄積電極よりも先にリソグラフィーにより形成していることから、プレート電極のパターンが所望のパターンよりも細くなったとしても、その後形成する蓄積電極の表面積が縮小することはなく、むしろ拡大する。つまり、従来の先に蓄積電極を独立した島状のパターンとして形成する場合と比較して、リソグラフィー条件のばらつきによってプレート電極のパターン形状がばらついたとしても、このばらつきは静電容量を拡大する方向に作用することから、容量不足が生じる可能性を低減することが可能となる。
【００３８】
なお、本実施形態においては、図１０の層間絶縁膜１２０及びコンタクトプラグ１２１の形成後、図２から図１０のコンタクトプラグ１２１形成の工程までとほぼ同様の工程を複数回繰り返すことにより、キャパシタ１０とほぼ同一形状のキャパシタを複数積層することも可能である。図１２にその一例を示す。図１２は、４つのキャパシタ１０ａ〜１０ｄを積層したＤＲＡＭの構造を示している。各キャパシタのプレート電極１１３ａ〜１１３ｄは、コンタクトプラグ１２１ａ〜１２１ｃによって電気的に接続され、コンタクトプラグ１２１ｄによって、上層の配線層１２２に接続されている。また、各キャパシタの蓄積電極１１９ａ〜１１９ｄは、上下間で互いに接続され、半導体基板に設けられた拡散層１０２に電気的に接続されている。このようにキャパシタを複数積層することによって、大きな静電容量を得ることができる。本実施形態によれば、このような複雑なキャパシタ構造を採用した場合においても、リーク電流を抑制し、信頼性の高いキャパシタを得ることが可能となる。
【００３９】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４０】
例えば、上記各実施形態では、プレート電極を先に形成し、その後、蓄積電極を形成しているが、本発明がこれに限定されるものではなく、蓄積電極を先に形成し、その後、プレート電極を形成しても構わない。但し、本発明においてプレート電極を先に形成すれば、既に説明した効果を得ることが可能となる。
【００４１】
また、上記実施形態では、プレート電極としてＴｉ／ＴｉＮ膜、ＡｌＣｕ膜及びＴｉＮ膜の積層膜を用いているが、これに変えて、タングステン膜を用いる等、他の導電材料を用いることも可能である。その他の絶縁膜や配線等の材料についても、もちろん適宜変更可能である。
【００４２】
容量絶縁膜の材料としては、タンタルオキサイド膜の代わりに、酸化アルミニウム膜又は酸化ハフニウム膜、あるいはこれらの積層膜等を用いることも可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態による半導体装置の製造方法の一工程（素子分離領域１０１〜コンタクトプラグ１０９の形成）を示す部分断面図である。
【図２】本発明の実施形態による半導体装置の製造方法の一工程（導電膜１１０及びシリコン窒化膜１１１の形成）を示す部分断面図である。
【図３】本発明の実施形態による半導体装置の製造方法の一工程（導電膜１１０及びシリコン窒化膜１１１のパターニング）を示す部分断面図である。
【図４】本発明の実施形態による半導体装置の製造方法の一工程（タンタルオキサイド膜１１５及びシリコン酸化膜１１６の形成）を示す部分断面図である。
【図５】本発明の実施形態による半導体装置の製造方法の一工程（タンタルオキサイド膜１１５及びシリコン酸化膜１１６のエッチバック）を示す部分断面図である。
【図６】本発明の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１１７の形成）を示す部分断面図である。
【図７】本発明の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１１７及び１１６の選択除去）を示す部分断面図である。
【図８】本発明の実施形態による半導体装置の製造方法の一工程（タングステン膜１１８の形成）を示す部分断面図である。
【図９】本発明の実施形態による半導体装置の製造方法の一工程（タングステン膜１１８のＣＭＰ）を示す部分断面図である。
【図１０】本発明の実施形態による半導体装置の製造方法の一工程（層間絶縁膜１２０の形成〜絶縁膜１２３の形成）を示す部分断面図である。
【図１１】本発明の実施形態の図４，５，７及び９の各工程におけるプレート電極１１３の下端部周辺Ｌの部分拡大図である。
【図１２】本発明の実施形態においてキャパシタを４層とした場合の半導体装置の部分断面図である。
【図１３】容量絶縁膜を直接エッチバックする場合に生じる問題点を説明するための部分断面図である。
【符号の説明】
【００４４】
１００    半導体基板
１０１    素子分離領域
１０２    拡散層
１０３，１０５，１２０，２００    層間絶縁膜
１０４，１０９，１２１，１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ    コンタクトプラグ
１０６    ビット線
１０７，１１７    シリコン酸化膜
１０８    シリコン窒化膜
１１０    導電膜
１１０ａ，１２２ａ    Ｔｉ／ＴｉＮ膜
１１０ｂ，１２２ｂ    ＡｌＣｕ膜
１１０ｃ，１２２ｃ    ＴｉＮ膜
１１１    シリコン窒化膜
１１２    キャップ絶縁膜
１１３，１１３ａ，１１３ｂ，１１３ｃ，１１３ｄ    プレート電極
１１４    スルーホール
１１５    タンタルオキサイド膜（容量絶縁膜）
１１６    シリコン酸化膜（保護絶縁膜）
１１８    タングステン膜
１１９，１１９ａ，１１９ｂ，１１９ｃ，１１９ｄ    蓄積電極
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ    キャパシタ
１２２    配線層
１２３    絶縁膜
２０１    下部電極
２０２    容量絶縁膜
２０３    上部電極
Ｌ    プレート電極１１３下端部周辺
Ｖ    容量絶縁膜１１５の垂直部分
Ｈ    容量絶縁膜１１５の水平部分
Ｘ    エッチングダメージ等
【図１】
2006294768.tif 000003
【図２】
2006294768.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006294768.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成18年5月16日(2006.5.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
また、容量絶縁膜２０２の下端部では、層間絶縁膜２００との界面が存在し、原子レベルでの結合が途切れていること、及びエッチバックの影響で局所的に容量絶縁膜の膜厚が薄くなってしまうことに起因して、図１３（ｃ）に矢印Ｂで示すように、容量絶縁膜の下端部においてもリーク電流が発生し易くなってしまう。
【特許文献１】特開２０００−３３２２１３号公報
【特許文献２】特開平５−２６７６１４号公報
【特許文献３】特開平１１−３４５９４８号公報
【特許文献４】特開２００４−１１１７１１号公報
【特許文献５】特開２００１−２４１６９号公報