(57)【要約】【課題】従来よりも容易に２本のゲート線を同時に走査する。【解決手段】マトリクス状に設けられた複数の画素電極４と、各画素電極４の間に相互に平行に延びる複数のゲート線１と、各画素電極４の間に複数のゲート線１に直交して相互に平行に延びる複数のソース線２と、複数のゲート線１及びソース線２に接続され各画素電極４に対応して設けられたＴＦＴ３と、画素電極４に対応して規定された絵素ドットとを備えた表示装置であって、ソース線２を介して隣接する１対の絵素ドットは、サブ画素を構成し、そのサブ画素は、ゲート線１毎に絵素ドット１個分ずれて配列され、サブ画素の各画素電極４は、そのサブ画素内の各絵素ドット同士の間に延びるソース線１からＴＦＴ３を介して同一のソース信号が供給されるように構成され、複数のゲート線１のうち、奇数本離れた２本のゲート線１を同時に走査するシステム制御部１８を備えている。【選択図】図２
2006010980.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に設けられた複数の画素電極と、該各画素電極の間に相互に平行に延びる複数のゲート線と、上記各画素電極の間に該複数のゲート線に直交するように相互に平行に延びる複数のソース線と、上記複数のゲート線及びソース線に接続されたスイッチング素子と、上記画素電極に対応して規定された絵素ドットとを備えた表示装置であって、
上記ソース線を介して隣接する１対の絵素ドットは、サブ画素を構成し、
上記サブ画素は、上記ゲート線が延びる方向に上記絵素ドット１個分ずれて配列され、
上記サブ画素の各画素電極は、上記複数のソース線の何れか１本から上記スイッチング素子を介して同一のソース信号が供給されるように構成され、
上記複数のゲート線のうち、互いに奇数本離れた２本のゲート線を同時に走査する制御手段を備えていることを特徴とする表示装置。
【請求項２】
請求項１に記載された表示装置において、
上記スイッチング素子は、上記各絵素ドット毎に設けられていると共に、上記各サブ画素内の上記絵素ドット同士の間に延びる上記ソース線に接続されていることを特徴とする表示装置。
【請求項３】
請求項１に記載された表示装置において、
上記サブ画素では、上記各画素電極同士が互いに接続され、
上記スイッチング素子は、上記各サブ画素毎に設けられていると共に、上記各サブ画素内の上記絵素ドット同士の間に延びる上記ソース線に接続されていることを特徴とする表示装置。
【請求項４】
請求項１に記載された表示装置において、
上記サブ画素では、上記各画素電極が互いに接続され、
上記スイッチング素子は、上記各サブ画素毎に設けられていると共に、上記各サブ画素の側部に沿って延びる上記ソース線に接続されていることを特徴とする表示装置。
【請求項５】
請求項１に記載された表示装置において、
マトリクス状に配列される複数の仮想サブ画素に対応した映像信号データを出力する映像信号出力部と、
上記映像信号出力部から出力された上記映像信号データを、実際に上記サブ画素へ入力される画像データに変換する変換部とを備え、
上記変換部は、上記サブ画素の中心位置が上記仮想サブ画素の中心位置に一致しない場合には、該サブ画素に対して上記ゲート線が延びる方向に隣接する２つの仮想サブ画素を選択し、該各仮想サブ画素の中心位置と上記サブ画素の中心位置との各距離に応じて上記映像信号データを比例配分することにより、上記映像信号データを上記画像データに変換するように構成されていることを特徴とする表示装置。
【請求項６】
請求項１に記載された表示装置において、
上記制御手段は、１垂直走査期間を複数に分割するように上記各ゲート線を走査することを特徴とする表示装置。
【請求項７】
請求項１に記載された表示装置において、
上記制御手段は、１垂直走査期間を１／２に分割するように上記各ゲート線を走査することを特徴とする表示装置。
【請求項８】
請求項７に記載された表示装置において、
上記制御手段は、上記分割された１垂直走査期間の一方に画像データを書き込むと共に、上記分割された１垂直走査期間の他方に黒表示データを書き込むように構成されていることを特徴とする表示装置。
【請求項９】
請求項７に記載された表示装置において、
連続する複数の画像データから、該各画像データの間の中間画像データを合成する合成手段を備え、
上記制御手段は、上記分割された１垂直走査期間の一方に上記連続する複数の画像データを書き込むと共に、上記分割された１垂直走査期間の他方に上記合成手段により合成された中間画像データを書き込むよう構成されていることを特徴とする表示装置。
【請求項１０】
請求項１に記載された表示装置において、
上記スイッチング素子は、アモルファスシリコンにより構成された薄膜トランジスタであることを特徴とする表示装置。
【請求項１１】
請求項１に記載された表示装置において、
上記絵素ドットの上記ソース線が延びる方向の大きさは、該絵素ドットの上記ゲート線が延びる方向の大きさの１／３又は１／６であることを特徴とする表示装置。
【請求項１２】
マトリクス状に設けられた複数の画素電極と、該各画素電極の間に相互に平行に延びる複数のゲート線と、上記各画素電極の間に該複数のゲート線に直交するように相互に平行に延びる複数のソース線と、上記複数のゲート線及びソース線に接続されたスイッチング素子と、上記画素電極に対応して規定された絵素ドットとを備え、上記ソース線を介して隣接する１対の絵素ドットは、サブ画素を構成し、該サブ画素は、上記ゲート線が延びる方向に上記絵素ドット１個分ずれて配列され、上記サブ画素の各画素電極は、上記複数のソース線の何れか１本から上記スイッチング素子を介して同一のソース信号が供給されるように構成される表示装置の画像表示方法であって、
上記複数のゲート線のうち、互いに奇数本離れた２本のゲート線を同時に走査することを特徴とする表示装置の画像表示方法。
【請求項１３】
請求項１２に記載された表示装置の画像表示方法において、
マトリクス状に配列される複数の仮想サブ画素に対応した映像信号データを出力する映像信号出力工程と、
上記映像信号出力工程で出力された上記映像信号データを、実際に上記サブ画素へ入力される画像データに変換する変換工程とを備え、
上記変換工程は、上記サブ画素の中心位置が上記仮想サブ画素の中心位置に一致しない場合には、該サブ画素に対して上記ゲート線が延びる方向に隣接する２つの仮想サブ画素を選択し、該各仮想サブ画素の中心位置と上記サブ画素の中心位置との各距離に応じて上記映像信号データを比例配分することにより、上記映像信号データを上記画像データに変換することを特徴とする表示装置の画像表示方法。
【請求項１４】
請求項１２に記載された表示装置の画像表示方法において、
上記複数のゲート線の走査を、１垂直走査期間を複数に分割するように行うことを特徴とする表示装置の画像表示方法。
【請求項１５】
請求項１２に記載された表示装置の画像表示方法において、
上記複数のゲート線の走査を、１垂直走査期間を１／２に分割するように行うことを特徴とする表示装置の画像表示方法。
【請求項１６】
請求項１５に記載された表示装置の画像表示方法において、
上記分割された１垂直走査期間の一方に画像データを書き込むと共に、上記分割された１垂直走査期間の他方に黒表示データを書き込むことを特徴とする表示装置の画像表示方法。
【請求項１７】
請求項１５に記載された表示装置の画像表示方法において、
連続する複数の画像データから、該各画像データの間の中間画像データを合成する画像合成工程を備え、
上記分割された１垂直走査期間の一方に上記連続する複数の画像データを書き込むと共に、上記分割された１垂直走査期間の他方に上記画像合成工程で合成された中間画像データを書き込むことを特徴とする表示装置の画像表示方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその画像表示方法に関するものである。
【背景技術】
【０００２】
近年、表示装置として注目されている液晶表示装置は、薄型で低消費電力であるという特徴を生かして、パソコンの液晶モニター等のＯＡ機器、携帯電話等の携帯情報機器等に広く利用されている。
【０００３】
特に、アクティブマトリクス型の液晶表示装置は、画像の最小単位である画素毎にＴＦＴ（Thin Film Transistor）等のスイッチング素子を備え、精細な動画表示が可能であるため、液晶テレビ等の動画表示が必要な分野において用いられている。
【０００４】
このアクティブマトリクス型の液晶表示装置は、画素毎にＴＦＴが設けられたアクティブマトリクス基板と、そのアクティブマトリクス基板に対向配置され、共通電極及びカラーフィルターが設けられた対向基板と、それら両基板間に挟持された液晶層とにより構成された液晶表示パネルを備えている。
【０００５】
図９は、上記アクティブマトリクス基板を模式的に示した平面図である。
【０００６】
このアクティブマトリクス基板１０’は、図中の横方向に相互に平行に延びるように設けられた複数のゲート線１と、ゲート線１と直交する方向に（図中の縦方向に）相互に平行に延びるように設けられた複数のソース線２と、ゲート線１及びソース線２の各交差部分に設けられたＴＦＴ３と、各ＴＦＴ３に対応して一対のゲート線１及びソース線２に囲まれた領域に設けられた画素電極４とを備えている。
【０００７】
また、図中の画素電極４上のＲ（赤）、Ｇ（緑）及びＢ（青）という表記は、上記対向基板に設けられたカラーフィルターの着色層の色を示すものである。図９の場合、カラーフィルターの着色層の配列は、マトリクス状に配列されたストライプ配列である。
【０００８】
ここで、上記一対のゲート線１及びソース線２に囲まれた領域は、サブ画素と規定され、このストライプ配列では、ＲＧＢ３色に対応した３つのサブ画素から構成された画素が、ストライプ状に繰り返し配列している。
【０００９】
上記アクティブマトリクス型の液晶表示装置では、ゲート線１を１本ずつ順次走査して各ゲート線１に接続されたＴＦＴ３をオン状態にすると同時に、所定のソース線２から、その所定のソース線２に接続されたＴＦＴ３を介して１個のサブ画素にソース信号を書き込むことにより、サブ画素の画素電極４と対向基板の共通電極との間に電位差が生じる。そして、この電位差によって発生する電界によって液晶層を透過する光の透過量が制御され、画像表示が行なわれる。
【００１０】
例えば、ＮＴＳＣ（Nationnal Television System Committee）方式のＴＶ用の液晶表示装置では、１秒間に６０画面の表示切替えを行なうため、１周期、即ち、１垂直走査期間を１６．７ｍｓｅｃ（＝１／６０）として、ゲート線１を走査している。
【００１１】
ところで、液晶表示装置は、表示画像を１垂直走査期間保持するホールド型表示装置である。このホールド型表示装置では、人間の目の残像現象により、１垂直走査期間において画像の動きがぼやけとなって視認されることが知られている。
【００１２】
この画像の動きのぼやけ（以下、「動画ぼやけ」と称する）を防ぐ方法としては、１垂直走査期間の時間を短くすることにより、その間の動き量を小さくする方法、１垂直走査期間の中に黒表示を入れることにより、目をリセットしてＣＲＴのような擬似インパルス駆動を行う方法が提案されている。
【００１３】
しかしながら、上記何れの方法でも、画面数を２倍に増やすことになるので、１垂直走査期間が１／２になり、上記のＮＴＳＣ方式のＴＶ用の液晶表示装置では、１垂直走査期間が８．３ｍｓｅｃ（＝１／１２０）となる。
【００１４】
さらに、表示画面上の画素数が、例えば１２８０×７２０の画素数の液晶表示パネルの場合には、１本のゲート線に接続されたサブ画素の画素書き込み時間を０．０１２ｍｓｅｃ（＝８．３／７２０）以内に完了しなければならない。
【００１５】
ここで、一般的なＴＦＴは、アモルファスシリコンにより形成されているので、上記のような短い画素書き込み時間内に充分に画素への書き込みをすることは困難である。
【００１６】
そこで、液晶表示パネルの画面を上下２つのブロックに分けて、各ブロック毎にゲート線を走査すれば、ゲート線を１本ずつ走査する場合と比較して、上記画素書き込み時間を２倍多く取ることが可能である。
【００１７】
また、特許文献１には、各サブ画素の上辺及び下辺に沿って、第１のゲート線及び第２のゲート線をそれぞれ形成して、１サブ画素毎に各ＴＦＴが第１のゲート線及び第２のゲート線に交互に接続された表示装置が開示されている。そして、第１のゲート線と、その第１のゲート線に接続されたサブ画素の列とは別のサブ画素の列に対応する第２のゲート線とを同時に走査することにより、上記と同様に、ゲート線を１本ずつ走査する場合と比較して、画素書き込み時間を２倍多く取ることが可能になる。
【特許文献１】特開２００４−１２８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記のように、液晶表示パネルの画面を上下に２つのブロックに分けて、各ブロック毎にゲート線を走査する場合には、液晶表示パネルの上端及び下端からソース信号を入力することになるので、ソースドライバの数が２倍多く必要になると共に、ソースドライバ接続端子部が液晶表示パネルの上端及び下端の２箇所に増えた分、モジュールサイズが大きくなってしまう。
【００１９】
また、製造プロセスでの条件ばらつきにより、ブロック間で微妙な特性ずれ等が生じ、そのブロック間の境界部が視認される恐れもある。
【００２０】
さらに、特許文献１の技術では、ゲート線の本数が通常の液晶表示パネルの２倍必要であるので、画素の開口率が低下してしまう可能性がある。
【００２１】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、従来よりも容易に２本のゲート線を同時に走査することにある。
【課題を解決するための手段】
【００２２】
本発明は、ソース線を介して隣接する１対の絵素ドットによりサブ画素を構成し、そのサブ画素がデルタ配列するようにしたものである。
【００２３】
具体的に本発明に係る表示装置は、マトリクス状に設けられた複数の画素電極と、該各画素電極の間に相互に平行に延びる複数のゲート線と、上記各画素電極の間に該複数のゲート線に直交するように相互に平行に延びる複数のソース線と、上記複数のゲート線及びソース線に接続されたスイッチング素子と、上記画素電極に対応して規定された絵素ドットとを備えた表示装置であって、上記ソース線を介して隣接する１対の絵素ドットは、サブ画素を構成し、上記サブ画素が、上記ゲート線が延びる方向に上記絵素ドット１個分ずれて配列され、上記サブ画素の各画素電極が、上記複数のソース線の何れか１本から上記スイッチング素子を介して同一のソース信号が供給されるように構成され、上記複数のゲート線のうち、互いに奇数本離れた２本のゲート線を同時に走査する制御手段を備えていることを特徴とする。
【００２４】
上記の構成によれば、ソース線を介して隣接する１対の絵素ドットは、サブ画素を構成し、各サブ画素が、ゲート線毎に絵素ドット１個分ずれて配列しているので、各サブ画素の配列が所謂デルタ配列になっている。
【００２５】
仮に、複数のゲート線のうち、互いに奇数本離れた２本のゲート線を同時に走査する場合には、その２本のゲート線に接続された全てのスイッチング素子（例えば、ＴＦＴ）がオン状態になり、その２本のゲート線に対応する各サブ画素では、ソース信号が書き込める状態になる。
【００２６】
ここで、各サブ画素は、上記のようにゲート線毎に絵素ドット１個分ずれて配列しているので、互いに奇数本離れた２本のゲート線に対応する各サブ画素同士も絵素ドット１個分ずれて配列していることになる。
【００２７】
そのため、互いに奇数本離れた２本のゲート線のうち、一方のゲート線に対応する各サブ画素、及び他方のゲート線に対応する各サブ画素には、それぞれ異なるソース線によってソース信号が送られるので、ソース信号が混信することがない。そして、互いに奇数本離れた２本のゲート線を同時に走査する制御手段によって、ソース信号を混信させることなく、２本のゲート線を同時に走査することが可能になる。
【００２８】
また、本発明では、１行のサブ画素に対して２本のゲート線を設ける従来技術のように、ゲート線の本数を２倍にする必要がない。
【００２９】
さらに、本発明では、液晶表示パネルの画面をブロックに分けて、各ブロック毎にゲート線を走査する従来技術のように、ブロック毎に表示品位が異なる恐れがなく、画面全体において均一な表示になる。
【００３０】
このように、本発明では、配線を新たに追加して画素の開口率を低下させることなく、画面全体において均一な表示になるので、従来よりも容易に２本のゲート線が同時に走査される。
【００３１】
上記スイッチング素子が、上記各絵素ドット毎に設けられていると共に、上記各サブ画素内の上記絵素ドット同士の間に延びる上記ソース線に接続されていてもよい。
【００３２】
上記の構成によれば、各サブ画素において、ソース信号が、サブ画素内の各絵素ドットの間に延びるソース線と、そのソース線に接続された２つのスイッチング素子とを介して、各絵素ドットを構成する画素電極に書き込まれることになる。
【００３３】
上記サブ画素では、上記各画素電極同士が互いに接続され、上記スイッチング素子が、上記各サブ画素毎に設けられていると共に、上記各サブ画素内の上記絵素ドット同士の間に延びる上記ソース線に接続されていてもよい。
【００３４】
上記の構成によれば、各サブ画素において、ソース信号が、サブ画素内の各絵素ドットの間に延びるソース線と、そのソース線に接続された１つのスイッチング素子とを介して、各絵素ドットを構成する画素電極に書き込まれることになる。そのため、画像表示に必要なスイッチング素子の個数は、各絵素ドット毎にスイッチング素子が設けられている場合の１／２になる。
【００３５】
上記サブ画素では、上記各画素電極が互いに接続され、上記スイッチング素子が、上記各サブ画素毎に設けられていると共に、上記各サブ画素の側部に沿って延びる上記ソース線に接続されていてもよい。
【００３６】
上記の構成によれば、各サブ画素において、ソース信号が、サブ画素の側部に沿って延びるソース線と、そのソース線に接続された１つのスイッチング素子とを介して、各絵素ドットを構成する画素電極に書き込まれることになる。そのため、画像表示に必要なスイッチング素子の個数は、各絵素ドット毎にスイッチング素子が設けられている場合の１／２になる。
【００３７】
マトリクス状に配列される複数の仮想サブ画素に対応した映像信号データを出力する映像信号出力部と、上記映像信号出力部から出力された上記映像信号データを、実際に上記サブ画素へ入力される画像データに変換する変換部とを備え、上記変換部は、上記サブ画素の中心位置が上記仮想サブ画素の中心位置に一致しない場合には、該サブ画素に対して上記ゲート線が延びる方向に隣接する２つの仮想サブ画素を選択し、該各仮想サブ画素の中心位置と上記サブ画素の中心位置との各距離に応じて上記映像信号データを比例配分することにより、上記映像信号データを上記画像データに変換するように構成されていてもよい。
【００３８】
一般に、デルタ配列の各サブ画素の中心位置と、マトリクス状に配列される（ストライプ配列の）各仮想サブ画素の中心位置とは一致することがない。
【００３９】
上記の構成によれば、両者の中心位置が一致しない箇所では、変換部によって、選択された各仮想サブ画素の中心位置とサブ画素の中心位置との各距離に応じて、各映像信号データを比例配分することにより、ストライプ配列の映像信号データが、デルタ配列に対応した画像データに変換される。これにより、本発明のようなデルタ配列の液晶表示装置において、例えば、ストライプ配列のビデオデータによって画像表示することが可能になる。
【００４０】
上記制御手段が、１垂直走査期間を複数に分割するように上記各ゲート線を走査してもよい。
【００４１】
上記の構成によれば、例えば、分割された１垂直走査期間の一方に画像データを書き込むと共に、その他方に黒表示データを書き込むことが可能になる。
【００４２】
上記制御手段が、１垂直走査期間を１／２に分割するように上記各ゲート線を走査してもよい。
【００４３】
上記の構成によれば、例えば、１／２に分割された１垂直走査期間の一方に画像データを書き込むと共に、その他方に黒表示データを書き込むことが可能になる。
【００４４】
上記制御手段が、上記分割された１垂直走査期間の一方に画像データを書き込むと共に、上記分割された１垂直走査期間の他方に黒表示データを書き込むように構成されていてもよい。
【００４５】
上記の構成によれば、１／２に分割された１垂直走査期間の一方に画像データが、その他方に黒表示データがそれぞれ書き込まれるので、観察者の目を黒表示によってリセットさせることが可能になる。そのため、ＣＲＴのような擬似インパルス駆動を行うことが可能になり、動画ぼやけが抑止される。
【００４６】
連続する複数の画像データから、該各画像データの間の中間画像データを合成する合成手段を備え、上記制御手段が、上記分割された１垂直走査期間の一方に上記連続する複数の画像データを書き込むと共に、上記分割された１垂直走査期間の他方に上記合成手段により合成された中間画像データを書き込むよう構成されていてもよい。
【００４７】
上記の構成によれば、１／２に分割された１垂直走査期間の一方に画像データが、その他方に中間画像データがそれぞれ書き込まれ、単位時間当たりの画面数が２倍になるので、動画ぼやけが抑止される。
【００４８】
上記スイッチング素子が、アモルファスシリコンにより構成された薄膜トランジスタであってもよい。
【００４９】
上記の構成によれば、アモルファスシリコンは、ポリシリコンと比較して、電子の移動速度が遅いので、本発明の効果が有効に発揮される。
【００５０】
上記絵素ドットの上記ソース線が延びる方向の大きさは、該絵素ドットの上記ゲート線が延びる方向の大きさの１／３又は１／６であってもよい。
【００５１】
上記の構成によれば、絵素ドットの縦横寸法比が３：１である場合には、１サブ画素は一対の絵素ドットにより構成されているので、サブ画素の大きさが、通常のストライプ配列（例えば、図９のアクティブマトリクス基板１０’）の各サブ画素の大きさの２倍（横方向に２倍）になり、表示画面上の画素数が１／２になる。
【００５２】
ここで、ストライプ配列の各サブ画素の大きさを、単に横方向に２倍にするときは、同色（例えば、赤色）を表示するサブ画素同士の間隔は、図９のアクティブマトリクス基板１０’の各サブ画素における同色を表示するサブ画素同士の間隔の２倍である。
【００５３】
しかしながら、本発明では各サブ画素がデルタ配列になっているため、同色を表示する各サブ画素同士の間隔は、斜め方向になり、図９のアクティブマトリクス基板１０’のサブ画素における同色を表示するサブ画素同士の間隔の約１．４１倍（２の平方根倍）になる。そのため、本発明では従来の方法よりも色分散性に優れているので、画素の粗さに起因する表示品位の低下を最小限に抑えることができる。
【００５４】
また、絵素ドットの縦横寸法比が６：１である場合には、表示画面の大きさを変えずにソース線の本数を、図９のアクティブマトリクス基板１０’の２倍にすることにより、その各サブ画素の大きさが、図９のアクティブマトリクス基板１０’の各サブ画素の大きさに等しくなって、表示画面上の画素数も等しくなる。本発明では各サブ画素が上記のように色分散性に優れたデルタ配列になっているので、画素数が同レベルのストライプ配列の表示装置よりも表示品位に優れることになる。
【００５５】
本発明に係る表示装置の画像表示方法は、マトリクス状に設けられた複数の画素電極と、該各画素電極の間に相互に平行に延びる複数のゲート線と、上記各画素電極の間に該複数のゲート線に直交するように相互に平行に延びる複数のソース線と、上記複数のゲート線及びソース線に接続されたスイッチング素子と、上記画素電極に対応して規定された絵素ドットとを備え、上記ソース線を介して隣接する１対の絵素ドットが、サブ画素を構成し、該サブ画素が、上記ゲート線が延びる方向に上記絵素ドット１個分ずれて配列され、上記サブ画素の各画素電極には、上記複数のソース線の何れか１本から上記スイッチング素子を介して同一のソース信号が供給されるように構成される表示装置の画像表示方法であって、上記複数のゲート線のうち、互いに奇数本離れた２本のゲート線を同時に走査することを特徴とする。
【００５６】
上記の方法によれば、ソース線を介して隣接する１対の絵素ドットは、サブ画素を構成し、各サブ画素が、ゲート線毎に絵素ドット１個分ずれて配列しているので、各サブ画素の配列が所謂デルタ配列になっている。
【００５７】
仮に、複数のゲート線のうち、互いに奇数本離れた２本のゲート線を同時に走査する場合には、その２本のゲート線に接続された全てのスイッチング素子（例えば、ＴＦＴ）がオン状態になり、その２本のゲート線に対応する各サブ画素では、ソース信号が書き込める状態になる。
【００５８】
ここで、各サブ画素は、上記のようにゲート線毎に絵素ドット１個分ずれて配列しているので、互いに奇数本離れた２本のゲート線に対応する各サブ画素同士も絵素ドット１個分ずれて配列していることになる。
【００５９】
そのため、互いに奇数本離れた２本のゲート線のうち、一方のゲート線に対応する各サブ画素、及び他方のゲート線に対応する各サブ画素には、それぞれ異なるソース線によってソース信号が送られることになるので、ソース信号の混信することがない。従って、２本のゲート線を同時に走査しても、ソース信号が混信することがない。
【００６０】
また、本発明では、１行のサブ画素に対して２本のゲート線を設ける従来技術のように、ゲート線の本数を２倍にする必要がない。
【００６１】
さらに、本発明では、液晶表示パネルの画面をブロックに分けて、各ブロック毎にゲート線を走査する従来技術のように、ブロック毎に表示品位が異なる恐れがなく、画面全体において均一な表示になる。
【００６２】
このように、本発明では、配線を新たに追加して画素の開口率を低下させることなく、画面全体において均一な表示になるので、従来よりも容易に２本のゲート線が同時に走査される。
【００６３】
マトリクス状に配列される複数の仮想サブ画素に対応した映像信号データを出力する映像信号出力工程と、上記映像信号出力工程で出力された上記映像信号データを、実際に上記サブ画素へ入力される画像データに変換する変換工程とを備え、上記変換工程は、上記サブ画素の中心位置が上記仮想サブ画素の中心位置に一致しない場合には、該サブ画素に対して上記ゲート線が延びる方向に隣接する２つの仮想サブ画素を選択し、該各仮想サブ画素の中心位置と上記サブ画素の中心位置との各距離に応じて上記映像信号データを比例配分することにより、上記映像信号データを上記画像データに変換してもよい。
【００６４】
一般に、デルタ配列の各サブ画素の中心位置と、マトリクス状に配列される（ストライプ配列の）各仮想サブ画素の中心位置とは一致することがない。
【００６５】
上記の方法によれば、両者の中心位置が一致しない箇所では、変換工程で選択された各仮想サブ画素の中心位置とサブ画素の中心位置との各距離に応じて、各映像信号データを比例配分することにより、ストライプ配列の映像信号データが、デルタ配列に対応した画像データに変換される。これにより、本発明のようなデルタ配列の液晶表示装置において、例えば、ストライプ配列のビデオデータによって画像表示することが可能になる。
【００６６】
上記複数のゲート線の走査を、１垂直走査期間を複数に分割するように行ってもよい。
【００６７】
上記の方法によれば、例えば、分割された１垂直走査期間の一方に画像データを、その他方に黒表示データを書き込むことが可能になる。
【００６８】
上記複数のゲート線の走査を、１垂直走査期間を１／２に分割するように行ってもよい。
【００６９】
上記の方法によれば、例えば、１／２に分割された１垂直走査期間の一方に画像データを、その他方に黒表示データを書き込むことが可能になる。
【００７０】
上記分割された１垂直走査期間の一方に画像データを書き込むと共に、上記分割された１垂直走査期間の他方に黒表示データを書き込んでもよい。
【００７１】
上記の方法によれば、１／２に分割された１垂直走査期間の一方に画像データが、その他方に黒表示データがそれぞれ書き込まれるので、観察者の目を黒表示によってリセットされる。そのため、ＣＲＴのような擬似インパルス駆動を行うことが可能になり、動画ぼやけが抑止される。
【００７２】
連続する複数の画像データから、該各画像データの間の中間画像データを合成する画像合成工程を備え、上記分割された１垂直走査期間の一方に上記連続する複数の画像データを書き込むと共に、上記分割された１垂直走査期間の他方に上記画像合成工程で合成された中間画像データを書き込んでもよい。
【００７３】
上記の方法によれば、１／２に分割された１垂直走査期間の一方に画像データが、その他方に中間画像データがそれぞれ書き込まれ、単位時間当たりの画面数が２倍になるので、動画ぼやけが抑止される。
【発明の効果】
【００７４】
本発明の表示装置は、各サブ画素が、ゲート線毎に絵素ドット１個分ずれて配列しているので、各サブ画素の配列がデルタ配列になっており、また、各サブ画素では、例えば、その中央に通るソース線によって、ソース信号が送られるように構成されているので、複数のゲート線のうち、互いに奇数本離れた２本のゲート線を同時に走査すれば、その２本のゲート線に接続された各サブ画素には、別々のソース線によってソース信号が送られることになる。そのため、制御手段によって互いに奇数本離れたの２本のゲート線を同時に走査することにより、ソース信号が混信する恐れがなくなる。しかも、画素の開口率を低下させることなく、画面全体において均一な表示が可能になるので、従来よりも容易に２本のゲート線を同時に走査することができる。これにより、ゲート線を１本ずつ走査する場合と比較して、画素書き込み時間を２倍多く取ることができる。
【発明を実施するための最良の形態】
【００７５】
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の実施形態では、表示装置の例として、ＴＦＴをスイッチング素子として用いた液晶表示装置を説明する。しかし、本発明の表示装置は、液晶表示装置のみならず種々の表示装置、例えば、有機エレクトロルミネッセンス（ＥＬ）表示装置、無機ＥＬ表示装置等の各種表示装置に適用することができる。
【００７６】
《発明の実施形態１》
以下に、本発明の実施形態１に係る液晶表示装置について、説明する。
【００７７】
図１は、本発明の液晶表示装置を構成する液晶表示パネル３０の断面模式図であり、図８は、本発明の液晶表示装置５０の構成概略図である。
【００７８】
液晶表示装置５０は、液晶表示パネル３０と、映像信号データを出力する映像信号出力部（不図示）と、その映像信号出力部から出力された映像信号データを画像データに変換（スケーリング）する変換部１９と、変換部１９からの画像データが入力されるシステム制御部１８と、システム制御部１８からの画像データが入力されるゲートドライバ１８ａ及びソースドライバ１８ｂとにより構成されている。
【００７９】
液晶表示パネル３０は、アクティブマトリクス基板１０と、それに対向するように設けられた対向基板２０と、両基板１０及び２０との間に挟持された液晶層２５とを備えている。
【００８０】
図２は、液晶表示パネル３０を構成するアクティブマトリクス基板１０ａの平面模式図である。このアクティブマトリクス基板１０ａは、図１中のアクティブマトリクス基板１０に対応する。また、図２中の画素電極４上のＲ（赤）、Ｇ（緑）及びＢ（青）という表記は、対向基板２０に設けられたカラーフィルター１２の着色層の色を示している。
【００８１】
アクティブマトリクス基板１０ａは、相互に平行に延びるように設けられた複数のゲート線１と、それらのゲート線１と直交する方向に相互に平行に延びるように設けられた複数のソース線２と、一対のゲート線１及び一対のソース線２で囲われる領域に設けられ、１つの絵素ドットを構成する画素電極４とを備えている。
【００８２】
ここで、各ソース線２を介して隣接する一対の絵素ドットは、サブ画素を構成している。このサブ画素は、ゲート線１が延びる方向に、絵素ドット１個分ずれて配列している。そして、各サブ画素内の絵素ドットの間に延びるソース線２とゲート線１との交差部分には、各絵素ドット毎にＴＦＴ３が設けられている。これによって、サブ画素の各画素電極４には、その絵素ドットの間に延びるソース線２に接続された各ＴＦＴ３を介して同一のソース信号が供給されることになる。
【００８３】
なお、図２中には図示していないが、各ゲート線１の間に各ゲート線１に沿って相互に平行に延びるように、複数の容量線が設けられていてもよい。
【００８４】
また、アクティブマトリクス基板１０（１０ａ）は、絶縁基板６ａ上に、ゲート絶縁膜及び層間絶縁膜５が順に積層された積層構造になっている。
【００８５】
ガラス基板６ａとゲート絶縁膜との層間には、ゲート線２が設けられている。このゲート線２は、各ＴＦＴ３に対応してその側方に突出したゲート電極を有している。
【００８６】
ゲート絶縁膜と層間絶縁膜５との層間には、ＴＦＴ３を構成する半導体層が設けられている。この半導体層の上層には、各ＴＦＴ３に対応してソース線２から側方に突出したソース電極と、そのソース電極に対峙するドレイン電極とが設けられている。
【００８７】
層間絶縁膜５上には、ドレイン電極にコンタクトホールを介して接続された画素電極４が設けられている。そして、画素電極４上には、配向膜２１ａが設けられている。
【００８８】
対向基板２０は、絶縁基板６ｂ上に、カラーフィルター１２、共通電極１３及び配向膜２１ｂが順に積層された積層構造になっている。
【００８９】
カラーフィルター１２には、各サブ画素に対応して赤、緑及び青のうちの１色の着色層が設けられ、各着色層の間にはブラックマトリクス１１が設けられている。
【００９０】
ここで、図２に示すように、サブ画素の各絵素ドットは、同じ色が表示されるように構成されている。そして、各サブ画素が、ゲート線１毎に絵素ドット１個分ずれて配列しているので、各サブ画素の配列が所謂デルタ配列になっている。
【００９１】
液晶層２５は、電気光学特性を有するネマチック液晶材料からなる液晶分子により構成されている。
【００９２】
このような構成の液晶表示パネル３０は、各画素電極４ごとに１つの絵素ドットが、ソース線２を介して隣接する一対の絵素ドットによりサブ画素がそれぞれ構成されており、各サブ画素において、ゲート線１からゲート信号がゲート電極を介して送られてＴＦＴ３がオン状態になったときに、ソース線２からソース信号が送られてソース電極及びドレイン電極を介して、画素電極４に所定の電荷が書き込まれ、画素電極４と共通電極１３との間で電位差が生じることになり、液晶層２５からなる液晶容量に所定の電圧が印加されるように構成されている。そして、液晶表示パネル３０では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。
【００９３】
そして、各サブ画素が、ゲート線１毎に絵素ドット１個分ずれたデルタ配列になっているので、各サブ画素では、そのサブ画素内の各絵素ドットの間に延びるソース線２によって、ソース信号が送られる。
【００９４】
仮に、複数のゲート線１のうち、互いに奇数本離れた２本のゲート線１に同時に走査を行えば、その２本のゲート線１に接続された全てのＴＦＴ３がオン状態になり、その２本のゲート線１に対応する各サブ画素にソース信号が書き込める状態になる。
【００９５】
ここで、各サブ画素は、上記のように絵素ドット１個分ずれて配列しているので、互いに奇数本離れた２本のゲート線１に対応する各サブ画素同士も絵素ドット１個分ずれて配列していることになる。
【００９６】
そのため、互いに奇数本離れた２本のゲート線１のうち、一方のゲート線１に対応する各サブ画素、及び他方のゲート線１に対応する各サブ画素には、それぞれ異なるソース線２によってソース信号が送られることになる。
【００９７】
従って、液晶表示パネル３０は、奇数本離れた２本のゲート線１であれば、その２本のゲート線を同時に走査しても、ソース信号が混信する恐れがないという特徴を有する。
【００９８】
そこで、この特徴を利用して、液晶表示装置５０は、奇数本離れた２本のゲート線１を同時に走査するように構成され、制御手段として機能するシステム制御部１８を備えている。
【００９９】
次に、本発明の液晶表示装置５０を構成する液晶表示パネル３０の製造方法について説明する。なお、以下の製造方法は代表例であり、これに限定されるものではない。
【０１００】
＜アクティブマトリクス基板作製工程＞
まず、ガラス基板等の絶縁基板６ａ上の基板全体に、Ｔａ、ＴａＭｏ合金等からなる金属膜（厚さ１０００〜２０００Å）をスパッタリング法により成膜し、その後、フォトリソグラフィー技術（Photo Engraving Process、以下、「ＰＥＰ技術」と称する）によりパターン形成して、ゲート線１及びゲート電極を形成する。
【０１０１】
次いで、ゲート線１等が形成された基板全体に、ＣＶＤ（Chemical Vapor Deposition）法により窒化シリコン膜（厚さ４０００Å程度）、アモルファスシリコン膜（厚さ５００Å程度）及び窒化シリコン膜（厚さ５００Å程度）を順に成膜する。ここで、下層の窒化シリコン膜は、ゲート絶縁膜となり、上層の窒化シリコン膜は、エッチストッパ膜となる。
【０１０２】
次いで、ＰＥＰ技術によりエッチストッパ膜をエッチング除去して、ソース電極及びドレイン電極とのコンタクト部分となるアモルファスシリコン膜を露出させる。
【０１０３】
次いで、ＰＥＰ技術によりアモルファスシリコン膜を島状にパターン形成して、半導体層を形成する。
【０１０４】
次いで、半導体層が形成された基板全体に、Ｔｉ等からなる金属膜（厚さ１０００〜２０００Å）をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターン形成して、ソース線２、ソース電極及びドレイン電極を形成する。
【０１０５】
ここで、半導体層は、上記のようにアモルファスシリコン膜により形成させてもよいが、ポリシリコン膜を成膜させてもよく、また、アモルファスシリコン膜及びポリシリコン膜にレーザーアニール処理を行って結晶性を向上させてもよい。これにより、半導体層内の電子の移動速度が速くなり、ＴＦＴ３の特性を向上させることができる。
【０１０６】
次いで、ソース線２等が形成された基板全体に、ＣＶＤ法により窒化シリコン膜（厚さ３０００Å程度）等を成膜して、層間絶縁膜５を形成する。
【０１０７】
次いで、層間絶縁膜５のドレイン電極に対応する部分をエッチング除去して、コンタクトホールを形成する。
【０１０８】
次いで、層間絶縁膜１１上の基板全体に、ＩＴＯ（Indium Tin Oxide）膜からなる透明導電膜（厚さ１０００Å程度）をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターン形成して、画素電極４を形成する。
【０１０９】
次いで、画素電極４上の基板全体に、ポリイミド樹脂を厚さ５００〜１０００Åで印刷し、その後、焼成して、回転布にて１方向にラビング処理を行って、配向膜２１ａを形成する。
【０１１０】
以上のようにして、アクティブマトリクス基板１０（１０ａ）が作製される。
【０１１１】
＜対向基板作製工程＞
まず、ガラス基板等の絶縁基板６ｂ上に、Ｃｒ薄膜又は黒色樹脂を成膜した後、ＰＥＰ技術によりパターン形成して、ブラックマトリクス１１を形成する。
【０１１２】
次いで、ブラックマトリクス１１間のそれぞれに、顔料分散法等を用いて、赤、緑及び青の何れかの着色層（厚さ２μｍ程度）をパターン形成してカラーフィルター１２を形成する。
【０１１３】
次いで、カラーフィルター１２が形成された基板全体に、ＩＴＯ膜（厚さ１０００Å程度）を成膜して、共通電極１３を形成する。
【０１１４】
次いで、画素電極４上の基板全体に、ポリイミド樹脂を厚さ５００〜１０００Åで印刷し、その後、焼成して、回転布にて１方向にラビング処理を行って、配向膜２１ｂを形成する。
【０１１５】
上記のようにして、対向基板２０を作製することができる。
【０１１６】
＜液晶表示パネル作製工程＞
まず、アクティブマトリクス基板１０（１０ａ）及び対向基板２０のうちの一方にスクリーン印刷により、熱硬化性エポキシ樹脂等からなるシール材料を液晶注入口の部分を欠いた枠状パターンに塗布し、他方の基板に液晶層の厚さに相当する直径を持ち、プラスチック又はシリカからなる球状のスペーサーを散布する。
【０１１７】
次いで、アクティブマトリクス基板１０（１０ａ）と対向基板２０とを貼り合わせ、シール材料を硬化させて、空の液晶表示パネルを作製する。
【０１１８】
次いで、空の液晶表示パネルに、減圧法により液晶材料を注入した後、液晶注入口にＵＶ硬化樹脂を塗布し、ＵＶ照射により、液晶材料を封止する。これによって、液晶層２５が形成される。
【０１１９】
以上のようにして、液晶表示パネル３０が作製される。
【０１２０】
次に、本発明の液晶表示装置５０の画像表示方法について説明する。
【０１２１】
ここで、液晶表示装置５０（液晶表示パネル３０）のサブ画素の配列は、デルタ配列であるので、マトリクス状に配列される複数の仮想サブ画素に対応した映像信号データ（ストライプ配列用のデータ）を、デルタ配列用に変換する必要がある。
【０１２２】
具体的には、ソース線２を介して隣接する同一色が表示されるの２つの画素電極４を１サブ画素としているので、サブ画素の大きさは、１つの絵素ドットを１サブ画素としている場合と比較して２倍となり、サブ画素の個数は１／２になる。そのため、横方向（ゲート線１が延びる方向）の画像データを１／２にスケーリングしてやる必要がある。
【０１２３】
このスケーリングする方法としては、所定間隔でデータを切り捨てる方法や線形比例法等の各種スケーリング法が適応できる。
【０１２４】
以下に、線形比例法について詳細に説明する。
【０１２５】
図５は、液晶表示装置５０（液晶表示パネル３０）を構成するカラーフィルター１２の各着色層（１２Ｒ、１２Ｇ及び１２Ｂ）の配列を示したものである。ここで、各着色層（１２Ｒ、１２Ｇ及び１２Ｂ）の位置は、一対の画素電極４により構成されたサブ画素の位置に対応している。また、図中の○印１４Ｂは、青色の着色層１２Ｂの中心位置を、同じく、△印１４Ｒは、赤色の着色層１２Ｒの中心位置を、同じく▽印１４Ｇは、緑色の着色層１２Ｇの中心位置を、それぞれ示しており、各サブ画素の中心位置と一致している。
【０１２６】
図６は、図５の各着色層（１２Ｒ、１２Ｇ及び１２Ｂ）の輪郭を省略し、各着色層の中心位置（１４Ｒ、１４Ｇ及び１４Ｂ）と、マトリクス状に配列される上記仮想サブ画素１５の位置とを示したものである。
【０１２７】
ここで、例えば、青色の着色層の中心位置１４Ｂと仮想サブ画素１５ａの中心位置とが一致するものの、赤色の着色層の中心位置１４Ｒ及び緑色の着色層の中心位置１４Ｇと仮想サブ画素１５の中心位置とは一致しない。
【０１２８】
そこで、液晶表示装置５０は、マトリクス状に配列される複数の仮想サブ画素に対応した映像信号データを出力する映像信号出力部と、その映像信号出力部から出力された映像信号データを、実際にサブ画素へ入力される画像データに変換する変換部１８とを備えている。
【０１２９】
次に、変換部１８によって映像信号データを画像データに変換する方法について説明する。
【０１３０】
まず、映像信号出力部によって、マトリクス状に配列される複数の仮想サブ画素に対応した映像信号データを出力する（映像信号出力工程）。
【０１３１】
次いで、変換部１８によって、映像信号出力部で出力された映像信号データを、実際にサブ画素へ入力される画像データに変換する（変換工程）。
【０１３２】
この変換部１８では、サブ画素の中心位置が仮想サブ画素の中心位置に一致しない場合には、そのサブ画素に対してゲート線１が延びる方向に隣接する仮想サブ画素１５を選択して、その仮想サブ画素１５の中心位置とサブ画素の中心位置（１４Ｒ、１４Ｇ及び１４Ｂに対応）との距離に応じて、映像信号データを比例配分することにより、映像信号データを画像データに変換するように構成されている。
【０１３３】
具体的には、赤色の着色層の中心位置１４Ｒに対応するサブ画素では、ゲート線１が延びる方向に隣接する仮想サブ画素１５ａ及び１５ｂを選択する。
【０１３４】
ここで、図６に示すように、赤色の着色層の中心位置１４Ｒ及び仮想サブ画素１５ａの中心位置の間の距離と赤色の着色層の中心位置１４Ｒ及び仮想サブ画素１５ｂの中心位置の間の距離との比が２：１である場合には、赤色の着色層の中心位置１４Ｒの画像データは、仮想サブ画素１５ａに対応する映像信号データと仮想サブ画素１５ｂに対応する映像信号データとを１：２に比例配分したものになる。具体的には、赤色の着色層の中心位置１４Ｒの階調データ（画像データ）は、仮想サブ画素１５ａに対応する階調データ（映像信号データ）を１／３倍したものと、仮想サブ画素１５ｂに対応する階調データ（映像信号データ）を２／３倍したものとの和になる。
【０１３５】
また、緑色の着色層の中心位置１４Ｇの画像データについては、仮想サブ画素１５ｂに対応する映像信号データと仮想サブ画素１５ｃに対応する映像信号データとを比例配分したものになる。
【０１３６】
なお、青色の着色層の中心位置１４Ｂの画像データについては、仮想サブ画素１５ａの映像信号データそのものになる。
【０１３７】
このような変換処理は、ＦＰＧＡ（Field Programable Gate Array）回路を使えば容易に実行できる。
【０１３８】
さらに、液晶表示装置５０は、システム制御部１８によりソース信号を混信させることなく、２本のゲート線を同時に走査することが可能となるので、ゲート線１の１本当たりの書き込み時間、つまり、画素書き込み時間をゲート線１を１本ずつ走査する場合の２倍にすることができる。
【０１３９】
この２本のゲート線を同時に走査できることを利用して、具体的には、１垂直走査期間を、複数に、好ましくは、１／２に分割して、分割された１垂直走査期間のそれぞれに、所定の画像データを書き込むことにより、動画ぼやけを抑止することができる。
【０１４０】
以下に、動画ぼやけが抑止される画像表示方法を説明する。
【０１４１】
（１）黒表示挿入法
図７（ａ）は、液晶表示装置５０（液晶表示パネル３０）を構成するアクティブマトリクス基板１０の図２とは別の表現形態で示した平面模式図であり、図７（ｂ）は、黒表示挿入法でのゲート信号１６ａ及び１６ｂ並びにソース信号１７ａ及び１７ｂのタイミングチャートである。
【０１４２】
アクティブマトリクス基板１０には、横方向に相互に平行に延びるゲート線１（Ｇ１・・Ｇｎ・・）と、縦方向に相互に平行に延びるソース線２（・・Ｓｍ，Ｓｍ＋１・・）とが配設されている。
【０１４３】
液晶表示装置５０では、１／２に分割された１垂直走査期間の一方に画像データを書き込むと共に、その他方に黒表示データを書き込むために、ゲート線Ｇ１にゲート信号１６ａを、ゲート線Ｇ１と奇数本離れたゲート線Ｇｎにゲート信号１６ｂをそれぞれ送ると同時に、例えば、ソース線Ｓｍに黒表示データのソース信号１７ａを送ると共に、その隣のソース線Ｓｍ＋１に画像データのソース信号１７ｂを送る。このとき、ゲート線Ｇ１とソース線Ｓｍとの交差部分に接続されたサブ画素では、黒表示データが書き込まれ、ゲート線Ｇｎとソース線Ｓｍ＋１との交差部分に接続されたサブ画素では、画像データが書き込まれることになる。
【０１４４】
このように、黒表示を挿入することにより、観察者の目がリセットされて、ＣＲＴのような擬似インパルス駆動を行うことができ、動画ぼやけを抑止することができる。
【０１４５】
（２）中間画像挿入法
液晶表示装置５０が中間画像データを合成する合成手段を有する場合には、連続する複数の画像データから、その各画像データの間の中間画像データを合成する（画像合成工程）。
【０１４６】
そして、上記黒表示データの代わりに、合成手段により合成された中間画像データが書き込まれるようにする。つまり、１／２に分割された１垂直走査期間の一方に画像データを書き込むと共に、その他方に中間画像データを書き込む。
【０１４７】
これによって、単位時間当たりの画面数が２倍に増加するので、動画ぼやけを抑止することができる。
【０１４８】
以上説明したように、本発明の液晶表示装置５０は、各サブ画素が、ゲート線１毎に絵素ドット１個分ずれて配列したデルタ配列になっている。そして、各サブ画素では、そのサブ画素内の各絵素ドットの間に延びるソース線２と、そのソース線２に接続されたＴＦＴ３とを介して、各絵素ドットを構成する画素電極４にソース信号が書き込まれることになる。そのため、複数のゲート線１のうち、互いに奇数本離れた２本のゲート線１を同時に走査を行うシステム制御部１８によって、その２本のゲート線に接続された各サブ画素には、別々のソース線によってソース信号が送られることになる。
【０１４９】
また、液晶表示装置５０では、１行のサブ画素に対して２本のゲート線を設ける従来技術のように、ゲート線の本数を２倍にする必要がない。
【０１５０】
さらに、液晶表示装置５０では、液晶表示パネルの画面をブロックに分けて、各ブロック毎にゲート線を走査する従来技術のように、ブロック毎に表示品位が異なる恐れがなく、画面全体において均一な表示になる。
【０１５１】
このように、液晶表示装置５０では、配線を新たに追加して画素の開口率を低下させることなく、画面全体において均一な表示になるので、従来よりも容易に２本のゲート線が同時に走査される。
【０１５２】
また、液晶表示装置５０は、容易に２本のゲート線を同時に走査することができるので、画素書き込み時間を、ゲート線１を１本ずつ走査する場合の２倍にすることができる。そのため、ポリシリコンと比較して、電子の移動速度が遅いアモルファスシリコンにより構成されたＴＦＴ３であっても、動画ぼやけを有効に抑止することができる。
【０１５３】
さらに、各絵素ドットの縦横寸法比は３：１である。この場合には、１サブ画素は一対の絵素ドットにより構成されているので、サブ画素の大きさが、通常のストライプ配列（例えば、図９のアクティブマトリクス基板１０’）の各サブ画素の大きさの２倍（横方向に２倍）になり、表示画面上の画素数が１／２になる。
【０１５４】
ここで、ストライプ配列の各サブ画素の大きさを、単に横方向に２倍にするときは、同色（例えば、赤色）を表示するサブ画素同士の間隔は、図９のアクティブマトリクス基板１０’の各サブ画素における同色を表示するサブ画素同士の間隔の２倍である。
【０１５５】
しかしながら、アクティブマトリクス基板１０ａでは各サブ画素がデルタ配列になっているため、同色を表示する各サブ画素同士の間隔は、斜め方向になり、図９のアクティブマトリクス基板１０’のサブ画素における同色を表示するサブ画素同士の間隔の約１．４１倍（２の平方根倍）になる。そのため、アクティブマトリクス基板１０ａでは従来の方法よりも色分散性に優れているので、画素の粗さに起因する表示品位の低下を最小限に抑えることができる。
【０１５６】
また、絵素ドットの縦横寸法比は６：１であってもよい。この場合には、表示画面の大きさを変えずにソース線２の本数を、図９のアクティブマトリクス基板１０’の２倍にすることにより、その各サブ画素の大きさが、図９のアクティブマトリクス基板１０’の各サブ画素の大きさに等しくなって、表示画面上の画素数も等しくなる。本発明では各サブ画素が上記のように色分散性に優れたデルタ配列になっているので、画素数が同レベルのストライプ配列の表示装置よりも表示品位に優れることになる。
【０１５７】
《その他の実施形態》
本発明は、上記実施形態１に記載されたアクティブマトリクス基板１０ａの代わりに、以下のように構成されたアクティブマトリクス基板１０ｂ及び１０ｃとしてもよい。
【０１５８】
図３は、アクティブマトリクス基板１０ｂの平面模式図である。
【０１５９】
このアクティブマトリクス基板１０ｂは、相互に平行に延びるように設けられた複数のゲート線１と、それらのゲート線１と直交する方向に相互に平行に延びるように設けられた複数のソース線２と、一対のゲート線１及びソース線２で囲われる領域に設けられ、１つの絵素ドットを構成する画素電極４と、を備えている。
【０１６０】
ここで、各ソース線２を介して隣接する一対の画素電極４同士は、互いに接続されて、サブ画素を構成している。このサブ画素は、実施形態１のアクティブマトリクス基板１０ａと同様に、ゲート線１が延びる方向に絵素ドット１個分ずれて配列している。そして、各サブ画素内の絵素ドットの間に延びるソース線２とゲート線１との交差部分には、各サブ画素毎にＴＦＴ３が設けられている。これによって、サブ画素の互いに接続された画素電極４には、ソース線２から１個のＴＦＴ３を介して同一のソース信号が供給されることになる。
【０１６１】
図４は、アクティブマトリクス基板１０ｃの平面模式図である。
【０１６２】
このアクティブマトリクス基板１０ｃは、相互に平行に延びるように設けられた複数のゲート線１と、それらのゲート線１と直交する方向に相互に平行に延びるように設けられた複数のソース線２と、一対のゲート線１及びソース線２で囲われる領域に設けられ、１つの絵素ドットを構成する画素電極４と、を備えている。
【０１６３】
ここで、各ソース線２を介して隣接する一対の画素電極４同士は、互いに接続されて、サブ画素を構成している。このサブ画素は、実施形態１のアクティブマトリクス基板１０ａ及び上記アクティブマトリクス基板１０ｂと同様に、ゲート線１が延びる方向に絵素ドット１個分ずれて配列している。そして、各サブ画素の側部に沿って延びるソース線２とゲート線１との交差部分には、各サブ画素毎にＴＦＴ３が設けられている。これによって、サブ画素の互いに接続された画素電極４には、そのサブ画素部の側部に沿って延びるソース線２から１個のＴＦＴ３を介して同一のソース信号が供給されることになる。
【０１６４】
アクティブマトリクス基板１０ｂ及び１０ｃは、実施形態１に記載の作製方法において、ＴＦＴ３のパターン形状（個数）及び画素電極４のパターン形状を変更することにより、作製することができる。
【０１６５】
ここで、各画素電極４同士の接続部分は、ソース線２と重なって寄生容量が発生することになる。そのため、各画素電極４同士の接続部分とソース線２との重なり部分を小さく形成することが望ましい。
【０１６６】
また、対向基板作製工程、液晶表示パネル作製工程については、実施形態１に記載のものと実質的に同じであるので、その説明を省略する。
【０１６７】
さらに、液晶表示装置の画像表示方法についても、実施形態１に記載のものと実質的に同じであるので、その説明を省略する。
【０１６８】
アクティブマトリクス基板１０ｂ及び１０ｃにより構成された液晶表示パネルを有する液晶表示装置では、ＴＦＴ３が、各サブ画素毎に設けられているので、画像表示に必要なＴＦＴ３の個数を、各絵素ドット毎にＴＦＴ３が設けられている場合の１／２にすることができる。
【０１６９】
なお、本発明は、上記実施形態に限定されるものではなく、他の構成であってもよい。
【産業上の利用可能性】
【０１７０】
以上説明したように、本発明は、動画ぼやけを抑止できるので、動画表示用の液晶表示装置等について有用である。
【図面の簡単な説明】
【０１７１】
【図１】本発明の実施形態１に係る液晶表示パネル３０の断面模式図である。
【図２】本発明の実施形態１に係るアクティブマトリクス基板１０ａの平面模式図である。
【図３】本発明のその他の実施形態に係るアクティブマトリクス基板１０ｂの平面模式図である。
【図４】本発明のその他の実施形態に係るアクティブマトリクス基板１０ｃの平面模式図である。
【図５】本発明の実施形態１に係るサブ画素及びその中心位置を示す平面模式図である。
【図６】本発明の実施形態１に係るサブ画素の中心位置と仮想サブ画素の中心位置との関係を示す平面模式図である。
【図７】本発明の実施形態１に係る液晶表示装置の画像表示方法を示す模式図である。
【図８】本発明の実施形態１に係る液晶表示装置５０の構成概略図である。
【図９】従来のアクティブマトリクス基板１０’の平面模式図である。
【符号の説明】
【０１７２】
１      ゲート線
２      ソース線
３      ＴＦＴ
４      画素電極
５      絶縁層
６ａ，６ｂ    絶縁基板
１０，１０ａ，１０ｂ，１０ｃ，１０’    アクティブマトリクス基板
１１    ブラックマトリクス
１２    カラーフィルター
１２Ｒ    赤色層
１２Ｇ    緑色層
１２Ｂ    青色層
１３    共通電極
１４Ｒ    赤色中心位置
１４Ｇ    緑色中心位置
１４Ｂ    青色中心位置
１５    仮想サブ画素
１６ａ，１６ｂ    ゲート信号
１７ａ，１７ｂ    ソース信号
１８    システム制御部
１８ａ    ゲートドライバ
１８ｂ    ソースドライバ
１９    変換部
２１ａ，２１ｂ    配向膜
２２ａ，２２ｂ    偏光板
２３    シール材
２５    液晶層
３０    液晶表示パネル
５０    液晶表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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