(57)【要約】【課題】  ゲート絶縁膜が部分的に薄くなることを抑え、電気的特性の信頼性を向上させることができる半導体装置の製造方法を提供する。【解決手段】  半導体装置１１の製造方法は、まず、素子分離工程によって、シリコン基板１２上に素子分離層１３を形成する。次に、シリコン膜形成工程によって、素子分離層１３上に、新たなシリコンの供給源であるポリシリコン膜１９ａを形成する。そのあと、絶縁膜形成工程によって、ポリシリコン膜１９ａ及び素子形成領域１２ａに含まれるシリコンと供給した酸素とを、熱酸化法によって酸化させて、事前に形成したシリコン酸化膜からなる素子分離層１３に加えて、更に新たなシリコン酸化膜からなる素子分離層１３ｂを形成する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
シリコン基板に形成されるべく素子の間を絶縁分離するために、前記シリコン基板における前記素子が形成されるべく領域である素子形成領域に隣接して、前記シリコン基板上に酸化膜からなる素子分離層を形成する素子分離層形成工程と、
前記素子分離層上にシリコン膜を形成するシリコン膜形成工程と、
前記シリコン膜を含むシリコン基板を酸化させて、前記素子分離層上から前記素子形成領域上に亘って酸化膜からなる絶縁膜を形成する絶縁膜形成工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記シリコン膜形成工程は、前記絶縁膜形成工程によって前記素子分離層上に形成される絶縁膜が、前記素子に印加された電圧に耐えることが可能な厚みに相当する前記シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記シリコン膜形成工程は、前記素子分離層上における、前記素子分離層と前記素子形成領域との境界近傍にシリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
前記シリコン膜形成工程は、前記素子分離層上から前記素子形成領域上に亘りＣＶＤ法によってシリコン膜を形成する工程と、
前記シリコン膜のうち、前記素子分離層上以外の部分をフォトリソグラフィ法及びエッチング法によって除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法であって、
前記シリコン膜は、ポリシリコン膜であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法であって、
前記素子分離層は、ＳＴＩであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離層を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造方法は、特許文献１に記載のように、シリコン基板上に素子分離層の１つであるＳＴＩ（Shallow Trench Isolation）を形成する。詳述すると、図４に示すように、工程１では、まずシリコン基板１０１上に素子分離層１０２を形成するための溝１０２ａを形成する。次に、溝１０２ａの中に、例えば高密度プラズマＣＶＤ（Chemical Vapor Deposition）によってシリコン酸化膜１０３を埋め込む。
次に工程２では、シリコン基板１０１上を、例えばＣＭＰ（Chemical Mechanical Polishing）を用いて、シリコン基板１０１上に突出したシリコン酸化膜１０３を除去することにより平坦化し、素子分離層１０２を完成させる。
次に工程３では、素子分離層１０２と酸化膜として繋がるゲート絶縁膜１０４を、例えば、熱酸化法によってシリコン基板１０１における素子形成領域１０１ａ上に形成する。ゲート絶縁膜１０４は、シリコン基板１０１に含まれる供給源であるシリコン（Ｓｉ）と、供給された酸素（Ｏ2）との反応によって形成されるシリコン酸化膜である。以上の工程を経て、シリコン基板１０１上の一部は、形成された素子分離層１０２及びゲート絶縁膜１０４によってシリコン酸化膜で覆われる。
【０００３】
【特許文献１】特開２００２−３６８０７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、素子形成領域１０１ａの端部１０１ｂは、角状（エッジ）になっており、角状の部分に供給源であるシリコンが平坦部１０１ｃに比べて少ないことから、必要な厚みのシリコン酸化膜が形成されなかった（Ａ部）。加えて、素子分離層１０２上には、素子分離層１０２がシリコン酸化膜で構成されているため、更にシリコン酸化膜を形成することができない。これにより、素子分離層１０２と素子形成領域１０１ａ上に形成されたゲート絶縁膜１０４との境界近傍のシリコン酸化膜（Ａ部）が、他の部分のゲート絶縁膜１０４の厚みに比べて薄くなる（シニング：Thinning）という問題があった。これにより、例えば、図示しないトランジスタ素子に電圧を印加したとき、薄くなったシリコン酸化膜（Ａ部）が電圧に耐えられず、リーク（漏れ）電流が流れてしまうことがあった。その結果、トランジスタ素子の電気的特性が低下するという問題があった。
【０００５】
本発明は、ゲート絶縁膜が部分的に薄くなることを抑え、電気的特性の信頼性を向上させることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、シリコン基板に形成されるべく素子の間を絶縁分離するために、前記シリコン基板における前記素子が形成されるべく領域である素子形成領域に隣接して、前記シリコン基板上に酸化膜からなる素子分離層を形成する素子分離層形成工程と、前記素子分離層上にシリコン膜を形成するシリコン膜形成工程と、前記シリコン膜を含むシリコン基板を酸化させて、前記素子分離層上から前記素子形成領域上に亘って酸化膜からなる絶縁膜を形成する絶縁膜形成工程と、を有する。
【０００７】
この方法によれば、素子分離層形成工程によって素子分離層を形成したあと、シリコン膜形成工程によって素子分離層上に新たなシリコンの供給源であるシリコン膜を形成するので、絶縁膜形成工程によってシリコン膜及びシリコン基板（素子形成領域）を酸化させたとき、事前に形成した素子分離層の酸化膜に加えて、素子分離層に新たな酸化膜を形成するので酸化膜を厚くすることができる。よって、素子分離層上から素子形成領域上に亘って形成された酸化膜における、素子分離層上の酸化膜と素子形成領域上の酸化膜との境界近傍が薄くなることが抑えられ、素子に電圧を印加した場合であっても、素子分離層上から素子形成領域上に亘って形成された酸化膜（絶縁膜）によって、リーク電流が流れることを低減することができる。その結果、素子の電気的特性の信頼性を向上させることができる。
【０００８】
本発明に係る半導体装置の製造方法では、前記シリコン膜形成工程は、前記絶縁膜形成工程によって前記素子分離層上に形成される絶縁膜が、前記素子に印加された電圧に耐えることが可能な厚みに相当する前記シリコン膜を形成することが望ましい。
【０００９】
この方法によれば、シリコン膜形成工程で、素子に印加する電圧に耐えるべく酸化膜（絶縁膜）に相当するシリコン膜を形成するので、素子に電圧を印加したとしても、素子分離層と素子形成領域との境界近傍からリーク電流が流れることを低減することができる。
【００１０】
本発明に係る半導体装置の製造方法では、前記シリコン膜形成工程は、前記素子分離層上における、前記素子分離層と前記素子形成領域との境界近傍にシリコン膜を形成するようにしてもよい。
【００１１】
この方法によれば、素子分離層上における素子分離層と素子形成領域との境界近傍にシリコン膜を形成するので、素子形成領域の端部に供給源であるシリコンが比較的少なかったとしても、新たな供給源であるシリコン膜の形成により、境界近傍に新たな酸化膜を形成することができる。よって、素子分離層と素子形成領域との境界近傍の酸化膜が薄くなることを低減することができる。
【００１２】
本発明に係る半導体装置の製造方法では、前記シリコン膜形成工程は、前記素子分離層上から前記素子形成領域上に亘りＣＶＤ法によってシリコン膜を形成する工程と、前記シリコン膜のうち、前記素子分離層上以外の部分をフォトリソグラフィ法及びエッチング法によって除去する工程と、を有することが望ましい。
【００１３】
この方法によれば、ＣＶＤ（Chemical Vapor Deposition）法によって素子分離層上から素子形成領域上に亘りシリコン膜を形成したあと、フォトリソグラフィ法及びエッチング法によってシリコン膜における素子形成領域上の部分を除去するので、必要な部分のみにシリコン膜を形成することができる。これにより、比較的絶縁膜が薄くなり易い部分に酸化膜を増やすことができ、その結果、素子に電圧を印加したとき境界近傍からリーク電流が流れることを抑えることができる。
更に、フォトリソグラフィ法における、レジストパターンの形状を変えることにより、特に絶縁膜が薄くなり易い、素子分離層上における素子分離層と素子形成領域との境界近傍にポイントを絞って酸化膜を増やすこともできる。
【００１４】
本発明に係る半導体装置の製造方法では、前記シリコン膜は、ポリシリコン膜であってもよい。
【００１５】
本発明に係る半導体装置の製造方法では、前記素子分離層は、ＳＴＩであってもよい。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係る半導体装置の製造方法の実施形態について図面を参照して説明する。
【００１７】
図１は、半導体装置の構造を示す模式断面図である。以下、半導体装置の構造を、図１を参照しながら説明する。図１に示すように、半導体装置１１は、シリコン基板１２とゲート絶縁膜１４とを有する。シリコン基板１２は、素子形成領域１２ａと、素子分離層１３とを含んで構成される。
【００１８】
素子形成領域１２ａには、例えば、素子であるトランジスタ素子が形成される。シリコン基板１２における素子分離層１３を除く領域（素子形成領域を含む）には、シリコン（Ｓｉ）が含まれる。
【００１９】
素子分離層１３は、例えば、ＳＴＩであり、トランジスタ素子が形成される素子形成領域１２ａ間を絶縁分離するために、シリコン基板１２上における素子形成領域１２ａに隣接して形成されている。素子分離層１３は、例えば、シリコン酸化膜（ＳｉＯ2）からなる絶縁膜である。
【００２０】
ゲート絶縁膜１４は、例えば、シリコン酸化膜（ＳｉＯ2）からなり、素子形成領域１２ａ上に形成される。ゲート絶縁膜１４は、素子分離層１３と酸化膜として繋がっており、素子分離層１３から素子形成領域１２ａ上に亘って、シリコン酸化膜で覆われる。ゲート絶縁膜１４は、素子形成領域１２ａに含まれるシリコンと、供給された酸素（Ｏ2）との反応によって形成される。
【００２１】
図２、図３は、半導体装置の製造方法を工程順に示す模式断面図である。以下、半導体装置の製造方法を、図２、図３を参照しながら説明する。
【００２２】
図２に示すように、工程１１では、シリコン基板１２上に、第１のシリコン酸化膜（ＳｉＯ2）１５及びシリコン窒化膜（ＳｉＮ）１６を形成する。詳しくは、まずシリコン基板１２上に、例えば、熱酸化法により第１のシリコン酸化膜１５を形成する。次に、第１のシリコン酸化膜１５上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法によりシリコン窒化膜１６を形成する。シリコン窒化膜１６は、例えば、後工程で行われるＣＭＰ研磨のときに研磨ストッパーとして用いられる。
【００２３】
工程１２（素子分離層形成工程）では、シリコン基板１２上に、例えばフォトリソグラフィ法及びエッチング法を用いて、素子分離層１３形成に先立つ素子分離層溝１３ａ（トレンチ）を形成する。まず、フォトリソグラフィ法によって、第１のシリコン酸化膜１５及びシリコン窒化膜１６を含むシリコン基板１２上に、図示しないレジスト膜を塗布する。次に、レジスト膜を露光及び現像することにより、レジストパターンを形成する。そのあと、エッチング法によって、レジストパターンをマスクとしてエッチングを行う。これにより、第１のシリコン酸化膜１５、シリコン窒化膜１６、及び、シリコン基板１２の不要な部分を除去して、素子分離層溝１３ａ（トレンチ）を形成する。
【００２４】
工程１３（素子分離層形成工程）では、素子分離層溝１３ａの中に第２のシリコン酸化膜１７（ＳｉＯ2）を埋め込む。まず、工程１２において使用した、レジストパターンを除去する。次に、素子分離層溝１３ａの中に、例えば、高密度プラズマ（ＨＤＰ：High Density Plasma）ＣＶＤ（Chemical Vapor Deposition）によって、第２のシリコン酸化膜１７を埋め込む。
【００２５】
工程１４（素子分離層形成）では、シリコン基板１２上を平坦化する。まず、工程１３によって形成された、シリコン窒化膜１６上の突出した第２のシリコン酸化膜１７の部分を、例えばＣＭＰ法によって研磨して除去する。次に、シリコン基板１２上に残った第１のシリコン酸化膜１５、シリコン窒化膜１６、及び、第２のシリコン酸化膜１７の一部分を、例えば、ウエットエッチング処理を行って除去する。以上の処理を行うことにより、シリコン基板１２上が平坦化されるとともに、素子分離層１３が完成する。
なお、上記した第１のシリコン酸化膜１５、シリコン窒化膜１６、及び、第２のシリコン酸化膜１７の一部分は、ＣＭＰまたはウエットエッチング処理のみで除去するようにしてもよいし、他の方法によって除去するようにしてもよい。
【００２６】
図３に示すように、工程１５では、シリコン基板１２における素子形成領域１２ａ上に第３のシリコン酸化膜１８（プレ酸化膜）を形成する。第３のシリコン酸化膜１８は、例えば、シリコン基板１２の表面を、後工程におけるイオン注入のダメージから保護するために用いられる。第３のシリコン酸化膜１８は、例えば、熱酸化法によって、素子形成領域１２ａに含まれるシリコンと、供給された酸素との反応によってシリコン酸化膜を形成する。そのあと、例えば、必要に応じてイオン注入のための孔が形成される。
第３のシリコン酸化膜１８を形成したあと、素子形成領域１２ａにイオン注入が行われ、不純物が添加される。
【００２７】
工程１６（シリコン膜形成工程）では、素子分離層１３上から第３のシリコン酸化膜１８上（素子形成領域１２ａ上）に亘って、シリコン膜であるポリシリコン膜（ＰｏｌｙＳｉ）１９を形成する。ポリシリコン膜１９は、例えば、プラズマＣＶＤ法によって形成される。ポリシリコン膜１９は、後工程の絶縁膜形成工程における熱酸化法によって形成される素子分離層１３ｂ（工程１９参照）によって、例えば、素子分離層１３上と素子形成領域１２ａ上との境界近傍が、トランジスタ素子に電圧を印加した場合でもリーク電流が流れないような厚みに形成する。加えて、絶縁膜形成工程において、素子分離層１３上及び素子形成領域１２ａ上にポリシリコン膜１９が酸化しきれずに残ると、素子分離及び絶縁することができなくなることから、ポリシリコン膜１９が酸化膜として消費（形成）できる厚みに形成する。
【００２８】
工程１７（シリコン膜形成工程）では、素子形成領域１２ａ上のポリシリコン膜１９ｂを除去する。まず、ポリシリコン膜１９上に、レジストパターンを形成する。次に、レジストパターンをマスクとして、素子形成領域１２ａ上のポリシリコン膜１９ｂをエッチング処理によって除去する。以上により、素子分離層１３上のみにポリシリコン膜１９ａが形成される。
【００２９】
工程１８では、第３のシリコン酸化膜１８（プレ酸化膜）を除去する。工程１５において、素子形成領域１２ａにイオン注入を施したことにより第３のシリコン酸化膜１８が不要となり、これにより、第３のシリコン酸化膜１８を除去する。第３のシリコン酸化膜１８は、例えば、ウエットエッチング処理によって除去される。
【００３０】
工程１９（絶縁膜形成工程）では、シリコン基板１２及び素子分離層１３上のポリシリコン膜１９ａに熱酸化を施し、シリコン酸化膜を形成する。これにより、素子分離層１３上を含むシリコン基板１２上が、シリコン酸化膜（絶縁膜）からなるゲート絶縁膜１４で覆われる。
【００３１】
以上の工程により、素子分離層１３には、工程１４で形成した第２のシリコン酸化膜１７からなる素子分離層１３に加えて、リーク電流が流れることを回避できるべく厚み分の新しいシリコン酸化膜（素子分離層１３ｂ）が形成される。これにより、素子分離層１３ｂとゲート絶縁膜１４との境界近傍Ｂのシリコン酸化膜を厚くすることができる。その結果、トランジスタ素子に所定の電圧を印加したとしても、比較的ゲート絶縁膜１４が薄くなりやすい、素子分離層１３ｂとゲート絶縁膜１４との境界近傍Ｂにおいて、トランジスタ素子からシリコン基板１２にリーク電流が流れにくくなる。
【００３２】
以上詳述したように、本実施形態の半導体装置の製造方法によれば、以下に示す効果が得られる。
（１）本実施形態によれば、素子形成領域１２ａの端部に供給源であるシリコンが比較的少なかったとしても、素子分離層形成工程によって、素子分離層１３を形成したあと、シリコン膜形成工程によって、素子分離層１３上にポリシリコン膜１９ａを形成するので、素子形成領域１２ａ端部に供給源であるシリコンを補うことが可能となる。よって、絶縁膜形成工程によって、ポリシリコン膜１９ａ及び素子形成領域１２ａを酸化させたとき、事前に形成した素子分離層１３を構成する第２のシリコン酸化膜１７に加えて、新たなシリコン酸化膜からなる素子分離層１３ｂを形成するので、酸化膜（絶縁膜）を厚くすることができる。これにより、素子分離層１３上から素子形成領域１２ａ上に亘って形成された酸化膜（１３ｂ、１４）における、素子分離層１３と素子形成領域１２ａとの境界近傍のシリコン酸化膜（Ｂ部）が薄くなることを抑え、トランジスタ素子に電圧を印加した場合であっても、素子分離層１３上からシリコン基板１２（素子形成領域１２ａ）上に亘って形成された絶縁膜１３，１３ｂ，１４によって、リーク電流が流れることを低減することができる。その結果、トランジスタ素子の電気的特性の信頼性を向上させることができる。
【００３３】
（変形例１）上記した工程１６では、素子分離層１３及びシリコン基板１２上に、シリコンの供給源としてのポリシリコン膜１９を形成している。このポリシリコン膜１９に限定されず、シリコンの供給源となるシリコン膜であればよく、例えば、アモルファスシリコン膜であってもよい。
【００３４】
（変形例２）上記した工程１７では、エッチング処理により、素子分離層１３上の領域にポリシリコン膜１９ａを形成している。素子分離層１３上の領域に形成していることに代えて、素子分離層１３上における、比較的シリコンの供給量が少ない素子形成領域１２ａの端部（素子分離層１３の端部）近傍のみに集中して、ポリシリコン膜を形成するようにしてもよい。これによれば、比較的シリコンの供給量が少ない端部近傍に形成されたポリシリコン膜によって、シリコンを補うことが可能となる。よって、絶縁膜形成工程で、部分的に形成したポリシリコン膜１９ａを酸化させることにより、素子形成領域１２ａの端部に必要量のシリコン酸化膜を形成することができ、その結果、トランジスタ素子に電圧を印加したとき、素子分離層１３ｂとゲート絶縁膜１４との境界近傍からリーク電流が流れることを低減することができる。
【００３５】
（変形例３）上記した工程１７では、エッチング処理により、素子分離層１３上のみにポリシリコン膜１９ａを形成している。素子分離層１３上のみでなく、工程１６において素子分離層１３上から素子形成領域１２ａ上に亘って形成したポリシリコン膜１９を、そのまま酸化させてゲート絶縁膜を形成するようにしてもよい。詳しくは、まず、シリコン基板１２上の第３のシリコン酸化膜１８を除去する。次に、工程１６のように、素子分離層１３上から素子形成領域１２ａに亘ってポリシリコン膜１９を形成する。そのあと、エッチング処理を行うことなく、熱酸化法によって素子分離層１３上から素子形成領域１２ａ上に亘ってシリコン酸化膜（ゲート絶縁膜）を形成する。これによれば、素子形成領域１２ａ上のポリシリコン膜１９ｂを除去するために行う、エッチング処理工程を増やすことなく、ゲート絶縁膜を形成することができる。
【００３６】
（変形例４）上記したポリシリコン膜１９は、プラズマＣＶＤ法によって形成している。プラズマＣＶＤ法に限定されず、例えば、ＰＶＤ（Physical Vapor Deposition）法によって、ポリシリコン膜１９を形成するようにしてもよい。
【図面の簡単な説明】
【００３７】
【図１】半導体装置の構造を示す模式断面図。
【図２】半導体装置の製造方法を工程順に示す模式断面図。
【図３】半導体装置の製造方法を工程順に示す模式断面図。
【図４】従来の半導体装置の製造方法を工程順に示す模式断面図。
【符号の説明】
【００３８】
１１…半導体装置、１２…シリコン基板、１２ａ…シリコン基板を構成する素子形成領域、１３…シリコン基板を構成する素子分離層（ＳＴＩ）、１３ａ…素子分離層溝（トレンチ）、１３ｂ…絶縁膜としての素子分離層、１４…絶縁膜としてのゲート絶縁膜、１５…第１のシリコン酸化膜、１６…シリコン窒化膜、１７…第２のシリコン酸化膜、１８…第３のシリコン酸化膜、１９，１９ａ，１９ｂ…シリコン膜としてのポリシリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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