(57)【要約】【課題】  サリサイドプロセスにおけるシリサイド細線化を防ぎ、設計により近い理想的なシリサイド寸法が確保できるポリサイドゲート電極を有する半導体装置及びその製造方法を提供する。【解決手段】  基板１１上にシリコン酸化膜等のゲート絶縁膜１３、ポリシリコン層１４を順次形成する。このポリシリコン層１４を選択的に除去してポリシリコンパターン１４１を形成し、側壁として絶縁膜１６を形成する。その後、ポリシリコンパターン１４１の上部を所定厚さＴ１だけ除去する。これにより、絶縁膜１６の上部をポリシリコンパターン１４１の上面よりも高くする。所定厚さＴ１は、破線に示すように、ポリシリコンパターン１４１上に形成しようとするシリサイド層１９の側部が絶縁膜１６の上部で保護されるような形態となるように設定される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に選択的に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にポリシリコン層を形成する工程と、
前記ポリシリコン層を選択的に除去してポリシリコンパターンを形成する工程と、
前記ポリシリコンパターンの側壁として第２の絶縁膜を形成する工程と、
前記ポリシリコンパターンの上部を所定厚さだけ除去し、前記第２の絶縁膜の上部を前記ポリシリコンパターンの上面よりも高くする工程と、
前記ポリシリコンパターン上を含んで前記半導体基板上の構成を覆うシリサイド化のための金属膜を形成する工程と、
熱処理を経て前記ポリシリコンパターン上にシリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記シリサイド層は、前記金属膜の未反応分を除去するためのウェットエッチング工程を経て形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリサイド化のための金属膜は、シリサイド化に寄与する高融点金属膜と、前記高融点金属膜上を覆う耐酸化性のキャップ膜を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコン層を形成する工程と、
前記ポリシリコン層を選択的に除去してポリシリコンパターンを形成する工程と、
前記ポリシリコンパターンの側壁保護膜を形成する工程と、
前記ポリシリコンパターンの上部を所定厚さだけ除去し、前記ポリシリコンパターンの側部に前記側壁保護膜の上部を突出させる工程と、
前記ポリシリコンパターン及び前記側壁保護膜をマスクに前記半導体基板上に第２導電型の不純物を導入する工程と、
前記ポリシリコンパターン上を含んで前記半導体基板上の構成を覆うシリサイド化のための金属膜を形成する工程と、
熱処理を経て前記ポリシリコンパターン上及び前記半導体基板上にシリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項５】
第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコン層を形成する工程と、
前記ポリシリコン層を選択的に除去してポリシリコンパターンを形成する工程と、
前記ポリシリコンパターンをマスクとして前記半導体基板上に第２導電型の不純物を第１のドーズ量でイオン注入する工程と、
前記ポリシリコンパターンの側壁保護膜を形成する工程と、
前記ポリシリコンパターンの上部を所定厚さだけ除去し、前記ポリシリコンパターンの側部に前記側壁保護膜の上部を突出させる工程と、
前記ポリシリコンパターン及び前記側壁保護膜をマスクに前記半導体基板上に第２導電型の不純物を第２のドーズ量でイオン注入する工程と、
前記ポリシリコンパターン上を含んで前記半導体基板上の構成を覆うシリサイド化のための金属膜を形成する工程と、
熱処理を経て前記ポリシリコンパターン上及び前記半導体基板上にシリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項６】
前記ポリシリコンパターンの上部を所定厚さだけ除去する際、前記ポリシリコンパターンを形成した時のマスクパターンのデータを利用してマスクパターンを形成し、前記マスクパターンに従ってドライエッチングまたはウェットエッチングを実施することを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記シリサイド層は、第１の熱処理工程と、前記金属膜の未反応分を除去するためのウェットエッチング工程と、第２の熱処理工程と、を経て形成されることを特徴とする請求項４〜６のいずれか一つに記載の半導体装置の製造方法。
【請求項８】
前記シリサイド層の側部が高さ方向で３／４以上前記側壁保護膜で覆われるように、少なくとも前記ポリシリコンパターンの除去する厚さ、前記金属膜の厚さ、及び前記シリサイド層形成時の熱処理時間を調整することを特徴とする請求項４〜７のいずれか一つに記載の半導体装置の製造方法。
【請求項９】
半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、上部がシリサイド層となっているポリサイド層と、
前記ポリサイド層の側壁として形成された第２の絶縁膜と、
を具備し、
前記シリサイド層は、その側部が高さ方向で３／４以上前記第２の絶縁膜で覆われていることを特徴とする半導体装置。
【請求項１０】
第１導電型の半導体基板表面にチャネル領域を隔てて設けられた上面にシリサイド層を有する第２導電型のソース／ドレイン領域と、
前記チャネル領域における前記半導体基板上にゲート絶縁膜を介して設けられ、上面にシリサイド層を有するポリサイドゲート電極と、
前記ソース／ドレイン領域の前記チャネル領域側端部上方にあって前記ポリサイドゲート電極側部に形成された側壁保護膜と、
を具備し、
前記シリサイド層は、その側部が高さ方向で３／４以上前記側壁保護膜で覆われていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、より微細化された半導体素子、特にシリサイド層の形成工程を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
微細化、高速化が要求される近年の半導体集積回路では、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）のサリサイドプロセスが一般的になっている。サリサイドプロセスは、ＭＯＳＦＥＴのソース／ドレイン拡散層及びポリシリコンゲート電極上部を自己整合的にシリサイド化するものであり、素子の寄生抵抗の低減がなされ、微細化と高速動作化に対応できる。
【０００３】
サリサイドプロセスは、次のように実現される。ＭＯＳＦＥＴのポリシリコンゲート電極の両側はＬＤＤ（Lightly Doped Drain ）構造、すなわちソース／ドレインのエクステンション領域を形成するためのサイドウォールが設けられる。そこでゲート電極上部のシリサイド化に伴い、ソース／ドレインのＳｉ基板上もシリサイド化が可能である。すなわち、ゲート電極上からソース／ドレイン拡散層上にかけて高融点金属薄膜を形成し、シリサイド化すると、スペーサが分離領域になり、ゲート電極上部とソース／ドレイン拡散層上に自己整合的に低抵抗シリサイド層が形成される。このようなサリサイドプロセスは、低抵抗化、性能向上を図るＭＯＳＦＥＴとして周知技術である。
【０００４】
図８は、従来のサリサイドプロセスを経たＭＯＳＦＥＴの構成例を示す断面図である。Ｓｉ基板３１上のゲート絶縁膜３３上に、ポリシリコンパターン３４１上部がシリサイド層３９となったポリシリコンゲート電極、いわゆるポリサイドゲート電極４０が形成されている。サイドウォール４１は、ポリサイドゲート電極４０の両側に形成されている。基板３１には、ポリサイドゲート電極４０下のチャネル領域を隔てて低濃度エクステンション領域３５１を伴うソース／ドレインの拡散層３５が形成されている。ソース／ドレインの拡散層３５の表面はシリサイド層３９となっている。
【０００５】
上記サリサイドプロセスにおいては、シリサイド化反応後の未反応の金属を除去するためにアンモニア過水（アンモニアと過酸化水素水の混合液）を利用したウェットエッチング工程を経る。ウェットエッチングは等方的なエッチングのため、当然横方向からもエッチングが進行する。その結果、シリサイド層３９においてサイドエッチ部分３９１ができやすい。このように、アンモニア過水によるエッチングは、シリサイド層のエッチング速度も大きい（例えば、特許文献１参照）。
【特許文献１】特開平５−２３５３３８号公報（図２、段落番号［００１６］）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記図８に示すように、ポリサイドゲート電極４０において、シリサイド層３９のサイドエッチ部分が大きいと、ゲート電極上のシリサイド層３９の実効寸法Ｄ２が短縮されることになる。これはシリサイド抵抗上昇の要因となる。その結果、設計から予想外にかけ離れるデバイスの機能不良の原因となりかねない。
【０００７】
本発明は上記のような事情を考慮してなされたもので、サリサイドプロセスにおけるシリサイド細線化を防ぎ、設計により近い理想的なシリサイド寸法が確保できるポリサイドゲート電極を有する半導体装置及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は、半導体基板上に選択的に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にポリシリコン層を形成する工程と、前記ポリシリコン層を選択的に除去してポリシリコンパターンを形成する工程と、前記ポリシリコンパターンの側壁として第２の絶縁膜を形成する工程と、前記ポリシリコンパターンの上部を所定厚さだけ除去し、前記第２の絶縁膜の上部を前記ポリシリコンパターンの上面よりも高くする工程と、前記ポリシリコンパターン上を含んで前記半導体基板上の構成を覆うシリサイド化のための金属膜を形成する工程と、熱処理を経て前記ポリシリコンパターン上にシリサイド層を形成する工程と、を含む。
【０００９】
上記本発明に係る半導体装置の製造方法によれば、ポリシリコンパターンの上部を所定厚さだけ除去し、第２の絶縁膜の上部をポリシリコンパターンの上面よりも高くする。この第２の絶縁膜の上部は、ポリシリコンパターン上のシリサイド層の実効寸法を減らす原因となるサイドエッチを防止する保護膜になる。
【００１０】
なお、上記本発明に係る半導体装置において、より好ましくは次のいずれかの特徴を有することによって、回路動作の低抵抗化に寄与する所望の厚さを有するシリサイド層の形成が容易となる。
前記シリサイド層は、前記金属膜の未反応分を除去するためのウェットエッチング工程を経て形成されることを特徴とする。
前記シリサイド化のための金属膜は、シリサイド化に寄与する高融点金属膜と、前記高融点金属膜上を覆う耐酸化性のキャップ膜を含むことを特徴とする。
【００１１】
本発明に係る半導体装置の製造方法は、第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコン層を形成する工程と、前記ポリシリコン層を選択的に除去してポリシリコンパターンを形成する工程と、前記ポリシリコンパターンの側壁保護膜を形成する工程と、前記ポリシリコンパターンの上部を所定厚さだけ除去し、前記ポリシリコンパターンの側部に前記側壁保護膜の上部を突出させる工程と、
前記ポリシリコンパターン及び前記側壁保護膜をマスクに前記半導体基板上に第２導電型の不純物を導入する工程と、前記ポリシリコンパターン上を含んで前記半導体基板上の構成を覆うシリサイド化のための金属膜を形成する工程と、熱処理を経て前記ポリシリコンパターン上及び前記半導体基板上にシリサイド層を形成する工程と、を含む。
【００１２】
本発明に係る半導体装置の製造方法は、第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコン層を形成する工程と、前記ポリシリコン層を選択的に除去してポリシリコンパターンを形成する工程と、前記ポリシリコンパターンをマスクとして前記半導体基板上に第２導電型の不純物を第１のドーズ量でイオン注入する工程と、前記ポリシリコンパターンの側壁保護膜を形成する工程と、前記ポリシリコンパターンの上部を所定厚さだけ除去し、前記ポリシリコンパターンの側部に前記側壁保護膜の上部を突出させる工程と、前記ポリシリコンパターン及び前記側壁保護膜をマスクに前記半導体基板上に第２導電型の不純物を第２のドーズ量でイオン注入する工程と、前記ポリシリコンパターン上を含んで前記半導体基板上の構成を覆うシリサイド化のための金属膜を形成する工程と、熱処理を経て前記ポリシリコンパターン上及び前記半導体基板上にシリサイド層を形成する工程と、を含む。
【００１３】
上記それぞれ本発明に係る半導体装置の製造方法によれば、ポリシリコンパターンの上部を所定厚さだけ除去し、ポリシリコンパターンの側部に側壁保護膜の上部を突出させる。この側壁保護膜の上部は、ポリシリコンパターン上のシリサイド層の実効寸法を減らす原因となるサイドエッチを防止する保護膜となる。
【００１４】
なお、上記それぞれ本発明に係る半導体装置の製造方法において、より好ましくは次のいずれかの特徴を有することによって、回路動作の低抵抗化に寄与する所望の厚さを有するシリサイド層が形成し易くなる。
前記ポリシリコンパターンの上部を所定厚さだけ除去する際、前記ポリシリコンパターンを形成した時のマスクパターンのデータを利用してマスクパターンを形成し、前記マスクパターンに従ってドライエッチングまたはウェットエッチングを実施することを特徴とする。
前記シリサイド層は、第１の熱処理工程と、前記金属膜の未反応分を除去するためのウェットエッチング工程と、第２の熱処理工程と、を経て形成されることを特徴とする。
前記シリサイド層の側部が高さ方向で３／４以上前記側壁保護膜で覆われるように、少なくとも前記ポリシリコンパターンの除去する厚さ、前記金属膜の厚さ、及び前記シリサイド層形成時の熱処理時間を調整することを特徴とする。
【００１５】
本発明に係る半導体装置は、半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、上部がシリサイド層となっているポリサイド層と、前記ポリサイド層の側壁として形成された第２の絶縁膜と、を具備し、前記シリサイド層は、その側部が高さ方向で３／４以上前記第２の絶縁膜で覆われていることを特徴とする。
【００１６】
本発明に係る半導体装置は、第１導電型の半導体基板表面にチャネル領域を隔てて設けられた上面にシリサイド層を有する第２導電型のソース／ドレイン領域と、前記チャネル領域における前記半導体基板上にゲート絶縁膜を介して設けられ、上面にシリサイド層を有するポリサイドゲート電極と、前記ソース／ドレイン領域の前記チャネル領域側端部上方にあって前記ポリサイドゲート電極側部に形成された側壁保護膜と、を具備し、前記シリサイド層は、その側部が高さ方向で３／４以上前記側壁保護膜で覆われていることを特徴とする。
【００１７】
上記それぞれ本発明に係る半導体装置によれば、シリサイド層の側部は、高さ方向で３／４以上という、大半の領域が第２の絶縁膜または側壁保護膜で覆われている。すなわち、サイドエッチの入り易いシリサイド層の側部を保護し、シリサイド層の実効寸法を減らさない構成とする。
【発明を実施するための形態】
【００１８】
図１は、本発明の基本的実施形態に係る半導体装置の製造方法の要部を示す断面図である。例えばＳｉ基板１１が素子領域として一導電型の不純物濃度で構成される。基板１１上にシリコン酸化膜等のゲート絶縁膜１３、ポリシリコン層１４を順次形成する。このポリシリコン層１４を選択的に除去してポリシリコンパターン１４１を形成し、側壁として絶縁膜１６を形成する。その後、ポリシリコンパターン１４１の上部を所定厚さＴ１だけ除去する。これにより、絶縁膜１６の上部をポリシリコンパターン１４１の上面よりも高くする。所定厚さＴ１は、破線に示すように、ポリシリコンパターン１４１上に形成しようとするシリサイド層１９の側部が絶縁膜１６の上部１６１で保護されるような形態となるように設定されることが重要である。また、ポリサイドゲート電極として従来設計と同じ厚さを必要とするのであれば、ポリシリコン層１４は、所定厚さＴ１だけ除去される分を配慮し、従来に比べて厚く形成すればよい。
【００１９】
図２〜図５は、本発明の一実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。前記図１と同様の箇所には同一の符号を付して説明する。
図２に示すように、Ｐ型のＳｉ基板１１が素子領域として所定の不純物濃度で構成される。このＳｉ基板１１のチャネル領域１２形成後、Ｓｉ基板１１上に熱酸化工程を経てシリコン酸化膜等のゲート絶縁膜１３を形成する。次に、ＣＶＤ（化学気相成長）法を用いてゲート絶縁膜１３上にポリシリコン層１４を形成する。このポリシリコン層１４を異方性エッチングにより選択的に除去してポリシリコンパターン１４１を形成する。後酸化後、ポリシリコンパターン１４１の領域をマスクに、Ｎ型不純物を第１のドーズ量でもって低濃度イオン注入し、低濃度エクステンション領域１５１を形成する。次に、ＣＶＤ法により破線に示すようなポリシリコンパターン１４１上を覆う絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを経る。これにより、ポリシリコンパターン１４１の側壁保護膜として絶縁膜１６を残す。
【００２０】
次に、図３に示すように、Ｃｌ２やＨＢｒ系のドライエッチングによりポリシリコンパターン１４１の上部を所定厚さＴ１だけ除去する。これにより、ポリシリコンパターン１４１の側部に側壁保護膜としての絶縁膜１６上部を突出させる。所定厚さＴ１は、後述するシリサイド層（１９）の側部が高さ方向で３／４以上、より好ましくは側部略全域が絶縁膜１６の上部１６１で保護される状態になるように設定される。より詳細には、後述するシリサイド化するための金属膜（１７）の厚さ、及びシリサイド層形成時の熱処理時間の調整が関係してくるので、それらの調整を考慮する必要がある。
【００２１】
次に、ポリシリコンパターン１４１及び側壁保護膜としての絶縁膜１６をマスクにしてＮ型不純物を第１のドーズ量より大きい第２のドーズ量でもって高濃度イオン注入し、ソース／ドレイン拡散層１５を形成する。ソース／ドレイン拡散層１５も、後述するシリサイド化するための金属膜（１７）の厚さに配慮し、スパイク不良が起こらない拡散深さを確保する。
【００２２】
次に、図４に示すように、ポリシリコンパターン１４１及びソース／ドレイン拡散層１５を覆うように、基板１１の構成上全面にシリサイド化に寄与する金属膜１７を堆積する。金属膜１７は例えばＴｉであり、スパッタ法を利用して堆積する。金属膜１７の厚みは、後にソース／ドレイン拡散層１５に形成されるシリサイド層の厚みに影響する。スパイキングなどジャンクション・リークの原因を与えないよう厚みを制御する。その後、金属膜１７上に耐酸化性の金属膜（例えばＴｉＮ）１８をキャップ膜として数ｎｍスパッタ被覆する。
【００２３】
次に、上記構成に対するシリサイド化を促す熱処理、いわゆる第１次アニール工程を経る。これは、６００℃〜８００℃の範囲の所定温度、好ましくは７００℃程度で数十秒の熱処理（ランプアニール）であって、これにより、ポリシリコンパターン１４１上部及びソース／ドレイン拡散層１５上部には暫定的な相のシリサイド層（Ｃ４９−ＴｉＳｉ２）が形成される。
【００２４】
次に、図５に示すように、未反応の金属、すなわち金属膜（ＴｉＮ）１８及び金属膜（Ｔｉ）１７の不要な膜をウェットエッチングにより除去する。このウェットエッチングはアンモニア過水（アンモニアと過酸化水素水の混合液）を用いるライトエッチと呼ばれる工程であり、例えばＲＣＡ洗浄でいうＳＣ−１を利用する。また、希フッ酸を用いた洗浄や、ＲＣＡ洗浄でいうＳＣ−２（塩酸水溶液）を用いた洗浄を付加してもよい。ウェハ洗浄及び乾燥後、第２次アニール工程を実施し、シリサイド層を安定させる。
【００２５】
第２次アニール工程は、７００℃〜８５０℃の範囲の所定温度、好ましくは８００℃程度で数十秒の熱処理（ランプアニール）であり、これにより、ポリシリコンパターン１４１上部及びソース／ドレイン拡散層１５上部に、相変化した安定なシリサイド層（Ｃ５４−ＴｉＳｉ２）１９を形成することができる。シリサイド層１９は、その側部が高さ方向で３／４以上、すなわち側部大部分が側壁保護膜としての絶縁膜１６で覆われるようになる。これにより、上記ライトエッチを経てもシリサイド細線化が起き難いポリサイド層２０が形成される。
【００２６】
図６は、図３に関係するポリシリコンパターン１４１の上部を所定厚さＴ１だけ除去する工程を示す断面図である。ポリシリコンパターン１４１の上部を所定厚さＴ１だけ除去する際、マスクパターン（レジストパターン）２１を形成してエッチングすることが考えられる。マスクパターン２１は、必須ではないが、所定厚さＴ１の除去が不要なポリシリコンパターンがある場合には必要である。このとき、マスクパターン２１は、ポリシリコン層１４に対してポリシリコンパターン１４１をパターニングする際のマスクパターンのデータを利用して形成すればよい。このマスクパターン２１に従ってドライエッチングを実施することで、ポリシリコンパターン１４１の上部を所定厚さＴ１だけ除去する。またこのマスクパターン２１に従ってウェットエッチングを実施してもよい。
【００２７】
以上のようなサリサイドプロセスを経て、ポリサイド層２０のゲート電極を有する低抵抗化対応のＭＯＳＦＥＴが形成される。図５に示すようなＭＯＳＦＥＴは、基板１１上にゲート絶縁膜を介して上部がシリサイド層１９となっているポリサイド層２０、つまり、ポリサイドゲート電極を有する。シリサイド層１９は、その側部が高さ方向で３／４以上側壁保護膜としての絶縁膜１６で覆われている。より好ましい構成としては、シリサイド層１９は、その側部略全域が絶縁膜１６の上部１６１で保護される状態になる。これにより、ゲート電極上のシリサイド層１９の実効寸法Ｄ１は、ライトエッチで著しく短縮されることはない。これにより、設計に近い理想的な低抵抗デバイスが得られる。
【００２８】
図７は、本発明の他の実施形態に係る半導体装置の要部を示す断面図である。前記図１と同様の箇所には同一の符号を付して説明する。図示しない半導体基板上に素子分離用の絶縁膜２３が形成されている。絶縁膜２３上には、上述と同様の製造工程を経てポリサイド層２０が形成されている。ポリサイド層２０の両側部には上述と同様の製造工程を経て側壁保護膜としての絶縁膜１６が形成されている。ポリサイド層２０は、ポリシリコンパターン１４１とその上部にシリサイド層１９を有する。シリサイド層１９は、その側部が高さ方向で３／４以上側壁保護膜としての絶縁膜１６で覆われている。
このようなポリサイド層２０の配線も低抵抗化対応の配線として高信頼性が得られる。
【００２９】
上記それぞれ実施形態方法及び構成によれば、ポリシリコンパターン１４１の上部を所定厚さＴ１だけ除去し、ポリシリコンパターン１４１の側部に側壁保護膜としての絶縁膜１６の上部を突出させる。この絶縁膜１６の上部１６１は、ポリシリコンパターン１４１上のシリサイド層１９の実効寸法を減らす原因となるサイドエッチを防止する保護膜となる。
【００３０】
また、上記実施形態方法及び構成によれば、シリサイド層１９を得るための金属膜としてＴｉを用いたが、Ｃｏ、Ｎｉ等、他の高融点金属を用いてもよい。ただし、Ｔｉは下地のシリコンを吸い上げてシリサイドを上方に延びる性質が強い。従って、ポリシリコンパターン１４１の上面より高い上部１６１を有する絶縁膜１６は、側壁保護膜として有用である。また、ソース／ドレイン拡散層１５に関しては、Ｔｉは、ジャンクション・リークを引き起こし難い利点がある。このため、Ｔｉは、シリサイド化するための金属として例えばＣｏを用いるときよりも厚さ制御は厳しくしないで済む。これにより、プロセスマージンのある低抵抗化シリサイド形成が実現できる。
【００３１】
以上説明したように本発明によれば、ポリサイドゲート電極のシリサイド層の側部は、高さ方向で３／４以上という、大半の領域が側壁保護膜で覆われる構成となる。すなわち、サイドエッチの入り易いシリサイド層の側部を保護し、シリサイド層の実効寸法を減らさない構成とした。この結果、サリサイドプロセスにおけるシリサイド細線化を防ぎ、設計により近い理想的なシリサイド寸法が確保できるポリサイドゲート電極を有する半導体装置及びその製造方法を提供することができる。
【００３２】
なお、本発明は、上述した実施形態及び方法に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々の変更、応用を実施することが可能である。
【図面の簡単な説明】
【００３３】
【図１】基本的実施形態に係る半導体装置の製造方法の要部を示す断面図。
【図２】一実施形態に係る半導体装置の製造方法を工程順に示す第１の断面図。
【図３】図２に続く第２の断面図。
【図４】図３に続く第３の断面図。
【図５】図４に続く第４の断面図。
【図６】図３に関係する工程を示す断面図。
【図７】他の実施形態に係る半導体装置の要部を示す断面図。
【図８】従来のサリサイドプロセスを経たＭＯＳＦＥＴの構成例を示す断面図。
【符号の説明】
【００３４】
１１，３１…Ｓｉ基板、１２…チャネル領域、１３，３３…ゲート絶縁膜、１４…ポリシリコン層、１４１，３４１…ポリシリコンパターン、１５，３５…ソース／ドレイン拡散層、１５１，３５１…低濃度エクステンション領域、１６，２３…絶縁膜、１７，１８…金属膜、１９，３９…シリサイド層、２０…ポリサイド層、２１…マスクパターン、３９１…サイドエッチ部分、４０…ポリサイドゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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