(57)【要約】【課題】半導体基板とサブコレクタ層の間のＰＮ接合容量を低減して高速動作性を有するヘテロ接合バイポーラトランジスタ及びその製造方法を提供する。【解決手段】バイポーラトランジスタは、Ｐ型半導体基板の上部に形成されたＮ型サブコレクタ層と、半導体基板とサブコレクタ層の間に形成されたＮ型ディープウェル層と、サブコレクタ層の上に形成されたＮ型コレクタ層と、コレクタ層の上に形成されたＰ型ベース層と、ベース層の上に形成されたＮ型多結晶半導体膜からなるエミッタ電極とを備え、ディープウェル層の不純物ピーク濃度はサブコレクタ層の不純物ピーク濃度よりも小さく、ディープウェル層の不純物プロファイルとサブコレクタ層の不純物プロファイルとが交わる領域では、該不純物プロファイルの凹み部又は平坦部を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型不純物を含む半導体基板と、
前記半導体基板の上部に形成された第２導電型不純物を含むサブコレクタ層と、
前記半導体基板と前記サブコレクタ層の間に形成された第２導電型不純物を含むディープウェル層と、
前記サブコレクタ層の上に形成された第２導電型不純物を含むコレクタ層と、
前記コレクタ層の上に形成された第１導電型不純物を含むベース層と、
前記ベース層の上に形成された第２導電型不純物を含む多結晶半導体膜からなるエミッタ電極とを備え、
前記ディープウェル層の不純物ピーク濃度は前記サブコレクタ層の不純物ピーク濃度よりも小さく、
前記ディープウェル層の不純物プロファイルと前記サブコレクタ層の不純物プロファイルとが交わる領域では、該不純物プロファイルの凹み部又は平坦部を有していることを特徴とするバイポーラトランジスタ。
【請求項２】
前記ディープウェル層の不純物プロファイルと前記サブコレクタ層の不純物プロファイルとが交わる領域の不純物濃度は、前記ディープウェル層の不純物ピーク濃度よりも低く、且つ前記半導体基板の不純物濃度よりも大きいことを特徴とする請求項１に記載のバイポーラトランジスタ。
【請求項３】
前記サブコレクタ層の第２導電型不純物はヒ素又はアンチモンであり、前記ディープウェル層の第２導電型不純物はリンであることを特徴とする請求項１又は２に記載のバイポーラトランジスタ。
【請求項４】
前記コレクタ層はシリコン単一組成を有し、前記ベース層はＳｉＧｅ又はＳｉＧｅＣからなる混晶組成を有していることを特徴とする請求項１〜３のうち何れか１項に記載のバイポーラトランジスタ。
【請求項５】
第１導電型不純物を含む半導体基板に第２導電型不純物を選択的にイオン注入してサブコレクタ層を形成する工程と、
前記サブコレクタ層の上にエピタキシャル成長して第２導電型不純物を含むコレクタ層を形成する工程と、
前記半導体基板と前記サブコレクタ層の間に第２導電型不純物を選択的にイオン注入してディープウェル層を形成する工程と、
前記コレクタ層の上にエピタキシャル成長して第１導電型不純物を含むベース層を形成する工程と、
前記ベース層の上に第２導電型不純物を含む多結晶半導体膜からなるエミッタ電極を形成する工程とを備え、
前記ディープウェル層の不純物ピーク濃度は前記サブコレクタ層の不純物ピーク濃度よりも小さく、
前記ディープウェル層の不純物プロファイルと前記サブコレクタ層の不純物プロファイルとが交わる領域では、該不純物プロファイルの凹み部又は平坦部を有していることを特徴とするバイポーラトランジスタの製造方法。
【請求項６】
前記サブコレクタ層の形成工程では低加速エネルギーで前記第２導電型不純物をイオン注入し、前記ディープウェル層の形成工程では高加速エネルギーで前記第２導電型不純物をイオン注入することを特徴とする請求項５に記載のバイポーラトランジスタの製造方法。
【請求項７】
前記サブコレクタ層の第２導電型不純物はヒ素又はアンチモンであり、前記ディープウェル層の第２導電型不純物はリンであることを特徴とする請求項５又は６に記載のバイポーラトランジスタの製造方法。
【請求項８】
前記コレクタ層はシリコン単一組成を有し、前記ベース層はＳｉＧｅ又はＳｉＧｅＣからなる混晶組成を有していることを特徴とする請求項５〜７のうち何れか１項に記載のバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタ及びその製造方法に関し、特に、Ｓｉ／ＳｉＧｅ，Ｓｉ／ＳｉＧｅＣ等のヘテロ接合を有した高性能バイポーラトランジスタの構造及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、ヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと略す）は、シリコンホモ接合バイポーラトランジスタに比べて優れた高速動作性・高電流駆動能力を持つことから、高速・高集積を必要とする移動体通信等の通信用デバイスとして利用されている。特に、バイポーラトランジスタにＳｉ／ＳｉＧｅ（シリコン／シリコン・ゲルマニウム合金），Ｓｉ／ＳｉＧｅＣ（シリコン／シリコン・ゲルマニウム・カーボン合金）等のヘテロ接合構造を組み込んで、１００ＧＨｚを越える遮断周波数を持つＨＢＴが実現されている（例えば、特許文献１）。
【０００３】
以下、特許文献１に記載されている、従来のＨＢＴの構成について説明する。この従来例の特徴は、シリコン（Ｓｉ）基板の上に埋め込み型のサブコレクタ層を有すること、外部ベース層（多結晶ＳｉＧｅ膜）にイオン注入を行うこと、及び、ポリエミッタ電極（エミッタコンタクト層）にイオン注入された不純物の横広がりの影響をスペーサーによって低減することである。
【０００４】
この時、ポリエミッタ電極のポリシリコン膜厚は約１４０ｎｍである。また、外部ベース層への追加注入の条件は、ボロン（Ｂ）の場合で、加速エネルギー６０ｋｅＶ，ドーズ量２×１０15ｃｍ-2程度であり、フッ化ボロン（ＢＦ2）の場合で、加速エネルギー３０ｋｅＶ，ドーズ量１×１０15ｃｍ-2程度である。上記の構成により、外部ベース層に注入された不純物が実質的にエミッタ層に侵入することを防止している。
【特許文献１】特開平９−１８６１７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来のＨＢＴの構造では、Ｐ型シリコン基板上に高濃度のＮ型サブコレクタ層を形成しているため、シリコン基板とサブコレクタ層の間のＰＮ接合容量（以下、ＣＳ接合容量と略す）からなる寄生容量を持っている。ＨＢＴの高性能化に伴い、サブコレクタ層の不純物濃度は高くなる傾向にあり、それに伴いＣＳ接合容量は増大することになる。本来、ＣＳ接合容量は寄生容量である限り不要であり、その容量値は小さいことが望ましい。
【０００６】
前記に鑑み、本発明は、サブコレクタ層の構造を工夫することにより、コレクタ抵抗を低減させると共に寄生容量を低減できるバイポーラトランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明に係るバイポーラトランジスタは、第１導電型不純物を含む半導体基板と、半導体基板の上部に形成された第２導電型不純物を含むサブコレクタ層と、半導体基板とサブコレクタ層の間に形成された第２導電型不純物を含むディープウェル層と、サブコレクタ層の上に形成された第２導電型不純物を含むコレクタ層と、コレクタ層の上に形成された第１導電型不純物を含むベース層と、ベース層の上に形成された第２導電型不純物を含む多結晶半導体膜からなるエミッタ電極とを備え、ディープウェル層の不純物ピーク濃度はサブコレクタ層の不純物ピーク濃度よりも小さく、ディープウェル層の不純物プロファイルとサブコレクタ層の不純物プロファイルとが交わる領域では、該不純物プロファイルの凹み部又は平坦部を有していることを特徴とする。
【０００８】
上記の構成によると、ＣＳ接合容量が低減されたバイポーラトランジスタを実現することができる。
【０００９】
上記の構成において、ディープウェル層の不純物プロファイルとサブコレクタ層の不純物プロファイルとが交わる領域の不純物濃度は、ディープウェル層の不純物ピーク濃度よりも低く、且つ半導体基板の不純物濃度よりも大きいことが好ましい。
【００１０】
上記の構成において、サブコレクタ層の第２導電型不純物はヒ素又はアンチモンであり、ディープウェル層の第２導電型不純物はリンであることが好ましい。
【００１１】
上記の構成において、コレクタ層はシリコン単一組成を有し、ベース層はＳｉＧｅ又はＳｉＧｅＣからなる混晶組成を有していることが好ましい。
【００１２】
また、本発明に係るバイポーラトランジスタの製造方法は、第１導電型不純物を含む半導体基板に第２導電型不純物を選択的にイオン注入してサブコレクタ層を形成する工程と、サブコレクタ層の上にエピタキシャル成長して第２導電型不純物を含むコレクタ層を形成する工程と、半導体基板とサブコレクタ層の間に第２導電型不純物を選択的にイオン注入してディープウェル層を形成する工程と、コレクタ層の上にエピタキシャル成長して第１導電型不純物を含むベース層を形成する工程と、ベース層の上に第２導電型不純物を含む多結晶半導体膜からなるエミッタ電極を形成する工程とを備え、ディープウェル層の不純物ピーク濃度はサブコレクタ層の不純物ピーク濃度よりも小さく、ディープウェル層の不純物プロファイルとサブコレクタ層の不純物プロファイルとが交わる領域では、該不純物プロファイルの凹み部又は平坦部を有していることを特徴とする。
【００１３】
上記の構成によると、ＣＳ接合容量が低減されたバイポーラトランジスタを簡便な方法で容易に製造することができる。
【００１４】
上記の構成において、サブコレクタ層の形成工程では低加速エネルギーで第２導電型不純物をイオン注入し、ディープウェル層の形成工程では高加速エネルギーで第２導電型不純物をイオン注入することが好ましい。
【００１５】
上記の構成において、サブコレクタ層の第２導電型不純物はヒ素又はアンチモンであり、ディープウェル層の第２導電型不純物はリンであることが好ましい。
【００１６】
上記の構成において、コレクタ層はシリコン単一組成を有し、ベース層はＳｉＧｅ又はＳｉＧｅＣからなる混晶組成を有していることが好ましい。
【発明の効果】
【００１７】
以上説明したように、本発明に係るバイポーラトランジスタ及びその製造方法によると、低抵抗なサブコレクタ層と共にシリコン基板とサブコレクタ層の間の寄生容量の低減を実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照しながら、本発明の実施形態に係るバイポーラトランジスタについて説明する。図１は本実施形態に係るバイポーラトランジスタの断面図である。
【００１９】
図１に示すように、本実施形態のＨＢＴは、Ｐ型シリコン基板１の表面部に形成されたＮ+型サブコレクタ層２と、サブコレクタ層２の上にエピタキシャル成長によって形成され、コレクタとなるＮ型シリコン単結晶層３と、サブコレクタ層２の下に形成されたＮ型ディープウェル層４と、シリコン酸化膜からなるシャロートレンチ５と、シャロートレンチ５の下方に形成され、シリコン酸化膜８及びポリシリコン膜７からなるディープトレンチ６と、コレクタとはシャロートレンチ５を挟み離間した部位に形成されたＮ+型コレクタ引き出し層９とを備えている。
【００２０】
ここで、ディープウェル層４の不純物ピーク濃度は、サブコレクタ層２の不純物ピーク濃度よりも小さい。また、ディープウェル層４の不純物プロファイルとサブコレクタ層２の不純物プロファイルとが交わる領域では、後述するように、不純物プロファイルの凹み部又は平坦部を有している。
【００２１】
次に、シリコン単結晶層３の上に形成され、Ｐ型単結晶のＳｉ／ＳｉＧｅＣ層３０ａと、シャロートレンチ５の上に形成され、Ｐ+型多結晶のＳｉ／ＳｉＧｅＣ層３０ｂと、単結晶のＳｉ／ＳｉＧｅＣ層３０ａの上に形成され、エミッタ開口部を有するシリコン酸化膜３１と、シリコン酸化膜３１の上に形成され、エミッタ開口部を埋めて単結晶のＳｉ／ＳｉＧｅＣ層３０ａに接触するＮ+型ポリシリコン膜からなるポリエミッタ電極３３と、単結晶のＳｉ／ＳｉＧｅＣ層３０ａの上部に形成されたＮ+型エミッタ層３５と、ポリエミッタ電極３３及びシリコン酸化膜３１の側面に形成されたシリコン酸化膜からなるサイドウォール３６と、ポリエミッタ電極３３、Ｓｉ／ＳｉＧｅＣ層３０ａ，３０ｂ及びコレクタ引き出し層９の上部に形成されたＣｏシリサイド層３７とを備えている。
【００２２】
ここで、単結晶のＳｉ／ＳｉＧｅＣ層３０ａのうちエミッタ層３５とシリコン単結晶層３（コレクタ）とに挟まれた領域が真性ベース層となる。また、Ｓｉ／ＳｉＧｅＣ層３０ａのうち真性ベース層を除く領域と多結晶のＳｉ／ＳｉＧｅＣ層３０ｂとＣｏシリサイド層３７とが外部ベース層３４となる。なお、本実施形態のＳｉＧｅＣ膜は、エミッタ側からコレクタ側に向かってバンドギャップが徐々に小さくなるＧｅの傾斜組成を有している。
【００２３】
また、シリコン基板１を覆うシリコン酸化膜からなる層間絶縁膜３８と、層間絶縁膜３８を貫通して各Ｃｏシリサイド層３７に到達する接続孔を埋めるＷプラグ３９と、層間絶縁膜３８の上に形成され、各Ｗプラグ３９に接続されるアルミニウム合金膜からなる金属配線４０とを備えている。
【００２４】
次に、本発明の実施形態に係るバイポーラトランジスタの製造方法について説明する。図２〜図１２は本実施形態に係るバイポーラトランジスタの製造工程を示す断面図である。なお、レジスト膜の除去工程については説明を省略している。
【００２５】
まず、図２に示すように、（００１）面を主面とするＰ型シリコン基板１の表面にフォトリソグラフィーを用いて、サブコレクタ層の形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜を注入マスクとして用いて、加速エネルギー約３０ｋｅＶ，ドーズ量約４．７×１０15ｃｍ-2の条件で、シリコン基板１にヒ素（Ａｓ）イオンを選択的に注入する。その後、熱処理を行うことにより、ＨＢＴの形成領域に深さ約１μｍのＮ型サブコレクタ層２を形成する。この時、サブコレクタ層２内のヒ素のピーク濃度は約６×１０19ｃｍ-3である。
【００２６】
次に、シリコン基板１の上にＮ型不純物をｉｎ−ｓｉｔｕドープしながらシリコン単結晶層３（第１の半導体層）を厚さ約４５０ｎｍでエピタキシャル成長させる。この時、シリコン単結晶３内の不純物濃度は約１×１０15ｃｍ-3である。その後、フォトリソグラフィーを用いて、再びサブコレクタ層の形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜を注入マスクとして用いて、加速エネルギー約７００ｋｅＶ，ドーズ量約１．０×１０13ｃｍ-2の条件で、シリコン基板１にリン（Ｐ）イオンを注入して、ＨＢＴの形成領域にサブコレクタ層２より深く、且つ後述するディープトレンチ６より浅く、例えば深さが約１〜３μｍのＮ型ディープウェル層４を形成する。この時、Ｎ型ディープウェル層４内のリンのピーク濃度は約４×１０17ｃｍ-3であり、サブコレクタ層２内のヒ素濃度よりも十分に低い。
【００２７】
次に、図３に示すように、分離層として、シリコン酸化膜が埋め込まれたシャロートレンチ５と、アンドープポリシリコン膜７及びこれを取り囲むシリコン酸化膜８により構成されるディープトレンチ６とを形成する。各トレンチ５、６の深さはそれぞれ約０．３μｍ、約３μｍである。
【００２８】
次に、図４に示すように、フォトリソグラフィーを用いて、コレクタ引き出し層の形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜を注入マスクとして用いて、加速エネルギー約６０ｋｅＶ，ドーズ量約３×１０15ｃｍ-2の条件で、リンイオンをシリコン単結晶層３に選択的に注入する。その後、温度が８５０℃程度で３０分程度の熱処理を行って、シャロートレンチ６の間にＮ+型コレクタ引き出し層９を形成する。
【００２９】
次に、図５に示すように、減圧ＣＶＤ法によりシリコン基板１の上に厚さ約５０ｎｍのシリコン酸化膜２８と、厚さ約１００ｎｍのポリシリコン膜２９とを順次堆積する。
【００３０】
次に、図６に示すように、フォトリソグラフィーを用いて、ＨＢＴの形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜をエッチングマスクとして用いて、エッチングによりポリシリコン膜２９をパターニングして、外部ベース層の形成領域を開口する。続いて、ポリシリコン膜２９の開口部に露出している酸化膜２８をフッ酸により除去し、シリコン単結晶層３（コレクタ）の表面を露出させる。
【００３１】
次に、図７に示すように、ＵＨＶ−ＣＶＤ法によりシリコン基板１の上に厚さ約７０ｎｍのシリコンバッファ層を堆積した後に、ＳｉＧｅＣ膜とシリコン膜とを順次エピタキシャル成長する。この時、シリコン単結晶層３の上に厚さ約７０ｎｍのＳｉＧｅＣ膜と厚さ約３０ｎｍのシリコン膜とからなる厚さ約１００ｎｍのＳｉ／ＳｉＧｅＣ層３０ａ（第２の半導体層）が成長され、シャロートレンチ５（シリコン酸化膜）及びポリシリコン膜２９の上に厚さ約３０ｎｍの多結晶シリコンと厚さ３５ｎｍの多結晶ＳｉＧｅＣ膜と厚さ約１５ｎｍの多結晶シリコン膜とからなる厚さ約８０ｎｍの多結晶のＳｉ／ＳｉＧｅＣ層３０ｂが成長される。また、ｉｎ−ｓｉｔｕドープにより、ＳｉＧｅＣ膜にはボロン（Ｂ）が導入されて、ＳｉＧｅＣ膜はＰ型になっている。
【００３２】
次に、図８に示すように、ＵＨＶ−ＣＶＤ法によりシリコン基板１の上に厚さ約３０ｎｍのシリコン酸化膜３１及び厚さ約５０ｎｍで濃度が約３×１０15ｃｍ-3のリンを含むポリシリコン膜３２を順次堆積する。その後、フォトリソグラフィーを用いて、エミッタの形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜をエッチングマスクとして用いて、ドライエッチングによりポリシリコン膜３２をパターニングして、エミッタ開口部４５を形成する。その後、ウエットエッチングによりエミッタ開口部４５内のシリコン酸化膜３１を除去する。
【００３３】
次に、図９に示すように、シリコン基板１の上にｉｎ−ｓｉｔｕドープを伴う減圧ＣＶＤにより、厚さ４００ｎｍ程度で濃度が１〜５×１０20ｃｍ-3程度のＮ型不純物（例えばリン）を含むＮ+型ポリシリコン膜を堆積する。その後、フォトリソグラフィーを用いて、Ｎ+型ポリシリコン膜の上にポリエミッタ電極部分を覆うレジスト膜（図示せず）を形成し、レジスト膜をエッチングマスクとして用いて、異方性エッチングによりＮ+型ポリシリコン膜とポリシリコン膜３２をパターニングしてポリエミッタ電極３３を形成する。
【００３４】
次に、ポリエミッタ電極３３をエッチングマスクとして用いて、ウエットエッチングによりシリコン酸化膜３１のうちポリエミッタ電極３３によって覆われていない部分を除去する。その後、外部ベースの抵抗を低減するために、Ｓｉ／ＳｉＧｅＣ層３０ａ，３０ｂにシリコン基板１の表面に実質的に垂直な方向（チャネリングを生じない程度の傾きしかない方向）から、加速エネルギー約５ｋｅＶ，ドーズ量約２×１０15ｃｍ-3の条件でボロンの追加注入を行う。
【００３５】
次に、図１０に示すように、フォトリソグラフィーを用いて、ポリエミッタ電極３３及び多結晶のＳｉ／ＳｉＧｅＣ層３０ｂのうち外部ベース層３４となる領域を覆うレジスト膜（図示せず）を形成し、レジスト膜をエッチングマスクとして用いて、多結晶のＳｉ／ＳｉＧｅＣ層３０ｂのうち外部ベース層３４よりも外側に位置する部分を除去する。
【００３６】
次に、図１１に示すように、減圧ＣＶＤ法によりシリコン基板１の上に厚さが約３０〜１００ｎｍ程度のシリコン酸化膜を堆積した後、温度が９００℃程度で、時間が１０〜１５秒程度の熱処理を行って、ポリエミッタ電極３３からＳｉ／ＳｉＧｅＣ層３０ａ中のシリコン膜内にリンを拡散させてエミッタ層３５を形成する。その後、前記シリコン酸化膜を異方性エッチングして、ポリエミッタ電極３３の側面にサイドウォール３６を形成する。この時、ポリエミッタ電極３３、Ｓｉ／ＳｉＧｅＣ層３０ａ，３０ｂ及びコレクタ引き出し層９の各上面にシリコン面が露出する。
【００３７】
次に、図１２に示すように、スパッタリングによりシリコン基板１の上にＣｏ膜を形成した後に、加熱してＣｏとＳｉとを反応させて、ポリエミッタ電極３３、Ｓｉ／ＳｉＧｅＣ層３０ａ，３０ｂ及びコレクタ引き出し層９の各上部にＣｏシリサイド層３７を形成する。その後、Ｃｏの未反応層を除去した後に、アニールを行うことによりＣｏシリサイド層３７を低抵抗化する。
【００３８】
これ以降の工程では、周知の多層配線工程プロセスを用いる。すなわち、シリコン基板１の上にシリコン酸化膜からなる層間絶縁膜３８を堆積した後に、層間絶縁膜３８を貫通してポリエミッタ電極３３、Ｓｉ／ＳｉＧｅＣ層３０ｂ及びコレクタ引き出し層９の各Ｃｏシリサイド層３７に到達する接続孔を形成する。その後、各接続孔内にタングステン（Ｗ）膜を埋め込んでＷプラグ３９を形成した後に、スパッタリングにより、層間絶縁膜３８の上にアルミニウム合金膜を形成し、配線領域のレジスト膜をマスクとして用いて、アルミニウム合金膜をパターニングすることにより、各Ｗプラグ３９に接続された金属配線４０を形成する。このようにして、本実施形態のＨＢＴが完成する。
【００３９】
次に、上記のバイポーラトランジスタにおける、ＣＳ接合容量のバイアス依存性のシミュレーション結果について説明する。図１３はシミュレーションに用いたＣＳ接合部における不純物プロファイルを示す模式図である。図１４はＣＳ接合容量における空乏層幅のバイアス依存性を示すグラフである。ここでは、簡単のために各拡散層の不純物プロファイルは一定とし、各不純物濃度も桁が変わっているものと仮定した。
【００４０】
従来の階段型のＰＮ接合の場合には、バイアスに対して空乏層幅は単調に増加するだけである。一方、本発明による、ディープウェル層の不純物プロファイルとサブコレクタ層の不純物プロファイルとが交わる領域に凹み部を持つＰＮ接合の場合には、バイアスが所定の値を越えると空乏層が急激に伸びる領域があり、これが凹み部の領域に相当する。その後、サブコレクタ層に空乏層が到達すると、空乏層幅の伸びが低下して従来の階段型と同程度になる。このため、寄生容量は空乏層幅に反比例するので、凹み部を持つＰＮ接合構造でＣＳ接合の寄生容量を低減することができる。ここで、交差領域の不純物濃度は、ディープウェル層の不純物ピーク濃度以下で、半導体基板の不純物濃度以上であれば良いが、ディープウェル層の不純物ピーク濃度よりも低く、且つ半導体基板の不純物濃度よりも大きいことが望ましい。
【００４１】
なお、本実施形態において、ディープウェル層の不純物プロファイルとサブコレクタ層の不純物プロファイルとが交わる領域に凹み部を有する場合について説明したが、凹み部に代えて平坦部であっても従来の場合によりも寄生容量は低減される。また、Ｎ型ディープウェル層の形成はＮ型シリコン単結晶層３の形成後に行ったが、Ｎ型シリコン単結晶層３の形成前であっても良いことは言うまでもない。
【産業上の利用可能性】
【００４２】
以上説明したように、本発明は、移動体通信等の通信用デバイスに搭載されるバイポーラトランジスタ等に有用である。
【図面の簡単な説明】
【００４３】
【図１】本実施形態に係るバイポーラトランジスタの断面図
【図２】本実施形態に係るバイポーラトランジスタの製造工程を示す断面図
【図３】本実施形態に係るバイポーラトランジスタの製造工程を示す断面図
【図４】本実施形態に係るバイポーラトランジスタの製造工程を示す断面図
【図５】本実施形態に係るバイポーラトランジスタの製造工程を示す断面図
【図６】本実施形態に係るバイポーラトランジスタの製造工程を示す断面図
【図７】本実施形態に係るバイポーラトランジスタの製造工程を示す断面図
【図８】本実施形態に係るバイポーラトランジスタの製造工程を示す断面図
【図９】本実施形態に係るバイポーラトランジスタの製造工程を示す断面図
【図１０】本実施形態に係るバイポーラトランジスタの製造工程を示す断面図
【図１１】本実施形態に係るバイポーラトランジスタの製造工程を示す断面図
【図１２】本実施形態に係るバイポーラトランジスタの製造工程を示す断面図
【図１３】ＣＳ接合部における不純物プロファイルを示す模式図
【図１４】ＣＳ接合容量における空乏層幅のバイアス依存性を示すグラフ
【符号の説明】
【００４４】
１  シリコン基板
２  サブコレクタ層
３  シリコン単結晶層
４  ディープウェル層
５  シャロートレンチ
６  ディープトレンチ
７  アンドープポリシリコン膜
８  シリコン酸化膜
９  コレクタ引き出し層
２８  酸化膜
２９  ポリシリコン膜
３０ａ  単結晶のＳｉ／ＳｉＧｅＣ層
３０ｂ  多結晶のＳｉ／ＳｉＧｅＣ層
３１  シリコン酸化膜
３２  ポリシリコン膜
３３  ポリエミッタ電極
３４  外部ベース層
３５  エミッタ層
３６  サイドウォール
３７  Ｃｏシリサイド層
３８  層間絶縁膜
３９  Ｗプラグ
４０  アルミニウム金属配線
４５  エミッタ開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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