(57)【要約】【課題】低電力で所要面積が小さく、応用範囲の広い、同期方法と同期回路を提供する。【解決手段】クロック信号発生しかつデジタルデータストリームに同期させる同期方法には、発振器を用いてクロック信号を発生すること、前記データストリームの一部において遷移を特定すること、および、該特定に応じて、制御回路を用いて前記発振器の状態を変更することにより、前記クロック信号の遷移を、前記データストリームにおいて特定された前記遷移と同期させることが含まれる。そして、前記クロック信号は、前記発振器が前記データのレートより高い周波数で動作している場合も低い周波数で動作している場合のいずれの場合にも、前記データストリームに同期させられる。【選択図】図７
2006054871.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を発生し、該発生されたクロック信号をデジタルデータストリームに同期させる同期方法であって、
発振器を用いてクロック信号を発生すること、
前記データストリームの一部において遷移を特定すること、および
該データストリームの該遷移を特定するのに応答して、制御回路を用いて前記発振器の状態を変更することにより、前記クロック信号の遷移を、前記データストリームにおいて特定された前記遷移と同期させることを含み、
前記クロック信号は、前記発振器が前記データのレートより高い周波数で動作している場合および前記発振器が前記データのレートより低い周波数で動作している場合のいずれの場合にも、前記データストリームに同期させられることを特徴とする、同期方法。
【請求項２】
前記遷移を特定することは、前記クロック信号がロー状態であるときに、前記データストリームの上昇縁遷移が生じるか、下降縁遷移が生じるかを判定すること、あるいは前記クロック信号がハイ状態であるときに、前記データストリームの上昇縁遷移が生じるか、下降縁遷移が生じるかを判定することを含むことを特徴とする、請求項１に記載の同期方法。
【請求項３】
前記発振器の前記状態は前記判定に応答して変更されることを特徴とする、請求項２に記載の同期方法。
【請求項４】
前記データストリームの前記一部において遷移を特定すると、前記制御回路は、前記発振器の状態を変更するように構成される制御信号を発生するように動作できることを特徴とする、請求項１に記載の同期方法。
【請求項５】
前記制御信号は、前記発振器に新たな発振サイクルを強制的に開始させるように動作できることを特徴とする、請求項４に記載の同期方法。
【請求項６】
さらに、保護領域において特定されたデータ遷移が前記発振器の状態の変更をおこさせることを禁止すること、を含む、請求項１に記載の同期方法。
【請求項７】
誘導性結合によって給電される回路で用いるクロック信号を発生し、該発生されたクロック信号をデジタルデータストリームに同期させる同期方法であって、
発振器を用いてクロック信号を発生すること、
前記データストリームの一部において遷移を特定すること、および
該データストリームの該遷移を特定するのに応答して、制御回路を用いて前記発振器の状態を変更することにより、前記クロック信号の遷移と、前記データストリームにおいて特定された前記遷移との同期をとることを含むことを特徴とする、同期方法。
【請求項８】
前記誘導性結合によって給電される回路はＲＦＩＤタグであることを特徴とする、請求項７に記載の同期方法。
【請求項９】
前記デジタルデータストリームはマンチェスター符号化されたデータストリームであることを特徴とする、請求項７に記載の同期方法。
【請求項１０】
さらに、保護領域において特定されたデータ遷移が前記発振器の状態の変更をおこさせることを禁止すること、を含む、請求項７に記載の同期方法。
【請求項１１】
デジタル電子回路であって、
クロック信号を発生するように構成される発振器を備え、該回路は受信されたデジタルデータストリームの一部において遷移を特定するように動作することができ、該回路はさらに、該データストリームの該遷移を特定するのに応答して、前記発振器の状態を変更することにより、前記クロック信号の遷移を前記データストリームにおいて特定された前記遷移と同期させるように動作でき、
前記クロック信号は、前記発振器が前記データのレートより高い周波数で動作している場合および前記発振器が前記データのレートより低い周波数で動作している場合のいずれの場合にも、前記データストリームに同期させられることを特徴とする、デジタル電子回路。
【請求項１２】
前記データストリームにおいて前記特定された遷移が生じるときに、前記クロック信号の状態がローあるいはハイである状態を検出し、対応する制御信号をアサートするようにさらに動作できることを特徴とする、請求項１１に記載のデジタル電子回路。
【請求項１３】
デジタル電子回路であって、
該回路のためのクロック信号を発生するためのタイミング素子と、
受信されたデジタルデータストリームの遷移を特定するのに応答して、前記クロック信号を該デジタルデータストリームに同期させるためのコントローラとを備え、
前記クロック信号は、前記タイミング素子が前記受信されたデジタルデータストリームより高い周波数で動作している場合および前記タイミング素子が前記受信されたデジタルデータストリームより低い周波数で動作している場合のいずれの場合にも、前記前記受信されたデジタルデータストリームに同期させられることを特徴とする、デジタル電子回路。
【請求項１４】
第１のスイッチおよび第２のスイッチをさらに備え、該第１のスイッチおよび該第２のスイッチは前記タイミング素子に関連して配列され、制御信号に応答して、前記タイミング素子の状態変化を達成するように動作することができることを特徴とする、請求項１３に記載のデジタル電子回路。
【請求項１５】
前記タイミング素子は、前記第１のスイッチおよび前記第２のスイッチに直列に配列され、かつそれらのスイッチ間に配置されて発振器を形成する、第１の構成要素および第２の構成要素を備えることを特徴とする、請求項１４に記載のデジタル電子回路。
【請求項１６】
前記タイミング素子は、前記クロック信号の発生を達成するために、互いに関連して配列される第１のカレントミラーおよび第２のカレントミラーを備えることを特徴とする、請求項１３に記載のデジタル電子回路。
【請求項１７】
前記第１のカレントミラーおよび前記第２のカレントミラーにそれぞれ接続される第１のキャパシタおよび第２のキャパシタをさらに備え、１つのカレントミラーが、それぞれのキャパシタを閾値電圧値まで充電するために、該キャパシタに概ね一定の電流を供給するように構成され、該回路はさらに、そのそれぞれの閾値電圧値まで充電された前記キャパシタの放電、および他のキャパシタの充電を達成するように構成されたスイッチ構成を備えることを特徴とする、請求項１６に記載のデジタル電子回路。
【請求項１８】
前記スイッチ構成はさらに、そのそれぞれの閾値まで充電された前記キャパシタの放電を達成するために、前記デジタルデータストリーム内の遷移の特定に応答するように動作することができることを特徴とする、請求項１７に記載のデジタル電子回路。
【請求項１９】
デジタルデータストリームを受信するように構成され、誘導結合によって給電される回路であって、
該回路のためのクロック信号を発生するためのタイミング素子と、
前記受信されたデジタルデータストリームの遷移を特定するのに応答して、前記タイミング素子の状態を、先行するあらゆる該状態から変更することにより、前記クロック信号を該デジタルデータストリームの少なくとも一部に同期させるためのコントローラとを備えることを特徴とする、誘導結合によって給電される回路。
【請求項２０】
第１のスイッチおよび第２のスイッチをさらに備え、該第１のスイッチおよび該第２のスイッチは前記タイミング素子に関連して配列され、制御信号に応答して、前記タイミング素子の状態変化を達成するように動作できることを特徴とする、請求項１９に記載の誘導結合によって給電される回路。
【請求項２１】
前記タイミング素子は、前記第１のスイッチおよび前記第２のスイッチに直列に配列され、かつそれらのスイッチ間に配置されて発振器を形成する、第１の構成要素および第２の構成要素を備えることを特徴とする、請求項２０に記載の誘導結合によって給電される回路。
【請求項２２】
前記タイミング素子は、前記クロック信号の発生を達成するために、互いに関連して配列される第１のカレントミラーおよび第２のカレントミラーを備えることを特徴とする、請求項１９に記載の誘導結合によって給電される回路。
【請求項２３】
前記第１のカレントミラーおよび前記第２のカレントミラーにそれぞれ接続される第１のキャパシタおよび第２のキャパシタをさらに備え、１つのカレントミラーが、それぞれのキャパシタを閾値電圧値まで充電するために、該キャパシタに概ね一定の電流を供給するように構成され、該回路はさらに、そのそれぞれの閾値電圧値まで充電された前記キャパシタの放電、および他のキャパシタの充電を達成するように構成される適当なスイッチ構成を備えることを特徴とする、請求項２２に記載の誘導結合によって給電される回路。
【請求項２４】
前記スイッチ構成はさらに、そのそれぞれの閾値まで充電された前記キャパシタの放電を達成するために、前記デジタルデータストリーム内の遷移の特定に応答するように動作することができることを特徴とする、請求項２３に記載の誘導結合によって給電される回路。
【請求項２５】
ＲＦＩＤタグであることを特徴とする、請求項１９に記載の誘導性結合により給電される回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は電子クロック信号の発生および同期に関する。なお、本願が基づく英国出願は同時係属の英国実用新案出願：”電子回路”（出願番号：ＧＢ０４１７１４０．１；出願日：２００４年７月３０日）に対して優先権を主張するもので該実用新案出願は参考のため本願に組み込まれる。
【背景技術】
【０００２】
デジタル電子回路から送信されるデータ、およびデジタル電子回路によって受信されるデータをある特定の系列において処理して正確に再生するために、デジタル電子回路はクロック信号を必要とする。一般的に、そのようなクロック信号は水晶発振器（ＸＯ）回路を用いて発生される。
【０００３】
これらの水晶発振器回路は、温度補償機能を含む場合もあり、中でもキャパシタ、抵抗、インダクタおよびトランジスタを含む、多数の素子を備える、概念的に大規模な回路である。これらの素子は大きな面積を占める。
【０００４】
条件によっては、特に場所が限られている状況においては、１つの回路内にそのように概念的に大規模な水晶発振器回路を含むことは望ましくないであろう。さらに、そのような回路は比較的大きな電力を必要とするので、たとえば移動体装置の場合のように、電源に制約がある状況では望ましくない。
【０００５】
さらに、データを正確に再生できるようにするために、クロック回路によって発生されるクロック信号の周波数を、入力されるデータストリームの周波数と同期させなければならないという問題も生じる。これは一般的には、入力されるデータストリームをオーバーサンプリングし、或る形態のデジタル信号処理を用いて、実際のデータを最も良く表しているサンプルを判定することにより達成される。
【０００６】
別法では、クロックおよび入力されるデータの周波数の同期は、位相同期ループ回路を用いて達成することができ、その場合には、入力信号と、可変周波数クロック信号を与える可変周波数発振器との間の周波数差に応じて、周波数の同期を容易にするように作用する制御信号が与えられる。
【０００７】
いずれの同期回路も、デジタル集積回路（ＩＣ）上に実装するために広い場所を必要とし、要求される電力が比較的高いので、面積および電源が限られている状況では望ましくない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、本発明の目的は比較的低電力で所要面積が小さく、応用範囲の広い、同期方法と同期回路を提供することにある。
【課題を解決するための手段】
【０００９】
なかんづく、本開示の１実施形態によれば、クロック信号を発生し、当該発生されたクロック信号をデジタルデータストリームと同期させる方法が提供され、本方法は、発振器を用いてクロック信号を発生すること、データストリームの一部において遷移を特定すること、および、当該データストリームの遷移を特定するのに応答して、制御回路を用いて発振器の状態を変更することにより、クロック信号の遷移を、データストリームにおいて特定された遷移と同期させることを含み、前記クロック信号は、前記発振器が前記データのレートより高い周波数で動作している場合および前記発振器が前記データのレートより低い周波数で動作している場合のいずれの場合にも、前記データストリームに同期させられる。
【００１０】
本開示の他の実施形態によれば、デジタル電子回路の実施形態が提供され、当該回路は、クロック信号を発生するように構成される発振器を備え、当該回路は受信されたデジタルデータストリームの一部において遷移を特定するように動作することができ、当該回路はさらに、当該データストリームの遷移を特定するのに応答して、発振器の状態を変更することにより、クロック信号の遷移をデータストリームにおいて特定された遷移と同期させるように動作することができ、なお、前記クロック信号は、前記発振器が前記データのレートより高い周波数で動作している場合および前記発振器が前記データのレートより低い周波数で動作している場合のいずれの場合にも、前記データストリームに同期させられる。
【００１１】
本開示の他のシステム、方法、特徴、利点については添付の図と以下の説明から当業者にはあきらかであろう。それら追加のシステム、方法、特徴、利点にについても、本願記載の一部であり、本開示の一部であるとともに本願特許請求の範囲の請求項により保護されるものである。
【発明を実施するための最良の形態】
【００１２】
本発明をさらに理解しやすくするために、そして本発明が効果をもたらすことができる態様をさらに際立たせるために、例示にすぎないが、ここで図面を参照しながら種々の実施形態が説明されるであろう。
【００１３】
本開示の１態様によれば、クロック信号を発生し、当該発生されたクロック信号をデジタルデータストリームと同期させる方法の実施形態が提供され、本実施形態は、発振器を用いてクロック信号を発生すること、データストリームの一部において遷移を特定すること、および、当該データストリームの遷移を特定するのに応答して、制御回路を用いて発振器の状態を変更することにより、クロック信号の遷移を、データストリームにおいて特定された遷移と同期させることを含む。
【００１４】
本開示の他の態様によれば、誘導性結合によって給電される回路によって用いるためのクロック信号を発生し、当該発生されたクロック信号をデジタルデータストリームに同期させる方法の実施形態が提供され、本実施形態は、発振器を用いてクロック信号を発生すること、データストリームの一部において遷移を特定すること、および、当該データストリームの遷移を特定するのに応答して、制御回路を用いて発振器の状態を変更することにより、クロック信号の遷移を、データストリームにおいて特定された遷移と同期させることを含む。
【００１５】
本開示のさらに他の態様によれば、デジタル電子回路の実施形態が提供され、当該実施形態は、クロック信号を発生するように構成される発振器を備え、当該回路は受信されたデジタルデータストリームの一部において遷移を特定するように動作することができ、当該回路はさらに、当該データストリームの遷移を特定するのに応答して、発振器の状態を変更することにより、クロック信号の遷移をデータストリームにおいて特定された遷移と同期させるように動作することができる。
【００１６】
本開示のさらに他の態様によれば、デジタル電子回路の実施形態が提供され、当該実施形態の回路は、当該回路のためのクロック信号を発生するためのタイミング素子と、受信されたデジタルデータストリームの遷移を特定するのに応答して、クロック信号をデジタルデータストリームと同期させるためのコントローラとを備える。
【００１７】
本開示のさらに他の態様によれば、デジタルデータストリームを受信するように構成される、誘導結合によって給電される回路の実施形態が提供され、当該実施形態の回路は、当該回路のためのクロック信号を発生するためのタイミング素子と、受信されたデジタルデータストリームの遷移を特定するのに応答して、クロック信号をデジタルデータストリームの少なくとも一部と同期させるためのコントローラとを備える。
【００１８】
添付の図面の図１は、１つの例示的なメモリタグの概略図である。メモリタグ１４は、１つのチップ上に配設されるＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）メモリタグであり、ＲＦＩＤトランスポンダ回路２０と、メモリ２２と、電源キャパシタ２４と、巻数が数回、たとえば５回、あるいはこの事例のように１回のみのアンテナコイル２６とを備える。一実施形態では、ＲＦＩＤトランスポンダ回路２０は２．４５ＧＨｚで動作し、約０．５ｍｍ2の面積からなる。メモリ２２は、１Ｍビットの容量の不揮発性メモリを提供し、約１ｍｍ2の面積からなり、ＦＲＡＭ（強磁性ランダムアクセスメモリ）またはＭＲＡＭ（磁気抵抗ランダムアクセスメモリ）あるいは必要とする電力が少ない類似のメモリ技術を用いる。メモリタグ１４は平面図では概ね正方形であり、一辺が約１ｍｍの外形寸法Ｄを有する。
【００１９】
ここで図２を参照すると、メモリタグ１４の回路および読出し／書込みデバイス（図示せず）の例示的な回路２８が、一般的な構成要素記号（Ｃ：キャパシタ、Ｌ：インダクタンス、Ｒ：抵抗、Ｄ：ダイオード、Ｓ：スイッチ）を用いて概略的に示される。一実施形態では、メモリタグ１４のＲＦＩＤトランスポンダ回路２０は、キャパシタＣ２を備えており、そのキャパシタはアンテナコイルＬ２（２６）とともに共振回路を形成し、それらの構成要素の値は、読出し／書込みデバイスと誘導性結合するために、それらを組み合わせたものを約２．４５ＧＨｚに同調させるように選択される。トランスポンダ回路２０のうちの電力を供給するための役割を担う部分はダイオードＤ１およびキャパシタＣ４（２４）であり、ダイオードＤ１は誘導性結合によって発生される交流を整流し、キャパシタＣ４は電源蓄電器の役割を果たす。トランスポンダ回路２０のうちの、読出し／書込みデバイスから送信されたデータを受信するための役割を担う部分はダイオードＤ２、キャパシタＣ５および抵抗Ｒ１であり、それらは簡単な包絡線検波器を形成し、こうして受信されたデータがメモリ２２に格納される。トランスポンダ回路２０のうちの、メモリ２２からデータを読み出すための役割を担う部分は、同調回路Ｌ２／Ｃ２、ならびにその回路と組み合わせたＳ１およびＣ３であり、Ｓ１を用いてＣ３をその回路に対して接続あるいは切断するように切り替えることにより、同調回路Ｌ２／Ｃ２の共振が変化し、結果として、メモリタグ１４から読出し／書込みデバイスに反射される電力が位相変調される。
【００２０】
回路２８は、読出し／書込みデバイスにおいて用いるのに適しており、メモリタグ１４に対するデータの読出しおよび書込みを達成するように動作することができる。読出し／書込み回路２８は、２．４５ＧＨｚの選択された周波数で信号を発生する信号発生器３０を備える。タグ１４にデータを送信するために、この信号は振幅変調器３２を通過して、メモリタグ１４に書き込まれることになるデータで振幅変調され、さらにスプリッタ３４を通過して、同調回路を形成するアンテナＬ１およびキャパシタＣ１まで進む。Ｌ１およびＣ１の構成要素値は、メモリタグ１４内の同調回路の場合と同様に、その同調回路を２．４５ＧＨｚに同調させるように選択され、２つの回路間の誘導性結合を最大に、それゆえメモリタグ１４に対する電力およびデータの伝送を最大にするようにする。
【００２１】
上記のメモリタグ１４は２．４５ＧＨｚで動作するが、他の周波数で動作するメモリタグを用いることもできることは理解されたい。メモリタグのための動作周波数の選択に影響を及ぼす要因は、ａ）無線周波数伝送に関する政府規制、ｂ）適切な帯域幅（政府規制に準拠する）、ｃ）必要とされるシリコンの面積を小さく保つ（それゆえ製造するためのコストを抑える）ほど、メモリタグ内の構成要素の物理的な大きさを十分に小さくできるだけの十分に高い周波数、ｄ）低コストで大量生産のＣＭＯＳ技術を用いてメモリタグを製造しても、十分な性能を与えるだけの十分に低い周波数である。
【００２２】
この機能タイプのメモリタグは、ＲＦＩＤ技術を用いることなく製造することができることはさらに理解されたい。たとえば、本出願人の以前の英国特許出願第０２２７１５２．６号に記載されるように、メモリタグに給電、読出しおよび書込みを行うために、光技術を用いることができる。
【００２３】
読出し／書込みデバイスは少なくとも回路２８を備えるが、付加機能を含むことができる。たとえば、コンピュータ、あるいは後続のデータ処理のために読出し／書込みデバイスが接続される移動電話またはＰＤＡなどの他の適当な装置にデータ信号を渡すように回路２８を構成することができる。
【００２４】
デバイス１４が上記のように有効にデータを送受信できるようにするために、デバイス１４によって受信されるデータおよびデバイス１４から送信されるデータが、たとえばデバイス２８のデータと適切に同期するために、デバイス１４はクロック信号を必要とする。
【００２５】
添付の図面の図３は、一実施形態による発振器回路構成の一部の回路図である。
【００２６】
回路３００は、直列に接続され、いずれも２つのスイッチ３０５と３０７との間に配置されるキャパシタ３０１および抵抗３０３を備える。スイッチ３０５、３０７は、標準的な金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）技術を用いて構成される、たとえば単極双投スイッチにすることができる。他の代替形態も実現可能である。
【００２７】
図３の例示的な回路図はグランド（０Ｖ）接続および電源（Ｖｄｄ）３０９を含む。電源線のための電源Ｖｄｄは、たとえば電池のような従来の手段を用いて与えることができる。抵抗３０３とキャパシタ３０１との間の或る場所に配置されるノードの電圧Ｖｎについて考えてみる。
【００２８】
初期の未充電の状態から、図３に示される位置にあるスイッチ３０５、３０７を用いて、キャパシタ３０１が抵抗３０３を通して徐々に充電されるであろう。キャパシタ３０１上の電圧が、或る特定の閾値Ｖｔに達するとき、スイッチ３０５、３０７は、その位置が切り替わり、抵抗３０３が接地され、キャパシタ１０１が突然、正の電源に接続されるように動作することができる。一実施形態による、切替えを容易にする適当な実施態様は後にさらに詳細に説明されるであろう。
【００２９】
上記の構成は実質的には、大きさＶｄｄのステップ入力を受信するハイパスフィルタであり、ノードＶｎのフィルタの出力はそのステップに追従して、同じ量だけ閾値電圧値Ｖｔから急峻に立ち上がるが、ハイパスフィルタはＤＣレベルを保持できないために、その後、減衰していく。
【００３０】
一旦、ノードＶｎの電圧が再び閾値Ｖｔに達したなら、下降の途中のこの時点で、スイッチ３０５、３０７は、その位置がもう一度切り替わり、図３に示される位置になるように動作することができる。この構成も、この時点で「グランド」が実質的に電源電圧になり、ステップが負であることを除いて、ステップ入力を受信するハイパスフィルタとみなすことができる。もう一度、ノードＶｎの電圧はそのステップに追従するが、その後、ＤＣレベルを保持できなくなるであろう。それゆえ、上昇し始めて、閾値電圧値Ｖｔに達し、そして全過程が繰り返される結果として、発振するであろう。
【００３１】
図３のスイッチ３０５、３０７はそれぞれ、一対の伝送ゲートとして構成され、その制御信号は、スイッチのうちの一方が開いているときは、他方が閉じていることが確実になるようになされる。
【００３２】
図４は適当なスイッチ構成の回路図である。
【００３３】
図３の各スイッチ３０５、３０７は図４に示されるように構成されることが好都合である。具体的には、４個のＭＯＳＦＥＴデバイス４０１、４０３、４０５、４０７が図４に示されるように配置される。図４の実施形態では、デバイス４０１、４０３はｐチャネルＭＯＳＦＥＴデバイス（ＰＭＯＳ）であり、デバイス４０５、４０７はｎチャネルＭＯＳＦＥＴデバイス（ＮＭＯＳ）であるが、概ね同じ機能を有する代替の構成が実現可能であることは当業者には理解されよう。
【００３４】
添付の図面の図５は、１つの例示的な実施形態による、スイッチ機能を含む発振器回路構成の回路図である。
【００３５】
その回路は、伝送ゲートスイッチ５０１、５０３を備えており、それぞれの場合に、スイッチ５０１、５０３のそれぞれの異なる一対のＭＯＳＦＥＴにインバータ５０５、５０７がそれぞれ接続される。これにより、抵抗／キャパシタ（ＲＣ）の組み合わせの各端部において、Ｖｄｄと０Ｖとの間で交互に切り替えることができるようになる。その回路の中央にある抵抗５０９およびキャパシタ５１１は、発振の周波数を決定する時定数を与える構成要素である。それらの構成要素は、その回路のタイミング素子を提供し、回路５００によって発生されるクロック信号の周期を決定する。
【００３６】
一実施形態では、ＲＣ結合ノードＶｎの出力は２つの標準的なインバータ５１３、５１５を通して緩衝される。これらの縦続接続されたインバータ５１３、５１５は、ノードＶｎを緩衝し、かつ発振器に容量性負荷がかかるのを防ぐために必要な機能を提供する。そのインバータがないために発振器が回路の残りの部分に直結されていたなら、発振器に容量性負荷が導入されることになったであろう。インバータ５１３、５１５は、スイッチが急速切り替え閾値比較を可能にし、それにより個別のコンパレータ段を不要にするというさらに別の利点も提供する。
【００３７】
図５のノードＶｎの電圧は、素子５０９および５１１の値によって決定される周波数で発振するであろう。それゆえ、発振器の周期は、素子５０９、５１１の値を適当に選択することにより調整することができる。
【００３８】
それゆえ、クロック信号を図３の発振器回路から導出することができ、その周期は図３の回路のタイミング素子によって決定され、そのタイミング素子は、一実施形態では、図に示されるように配置され、図４および図５に図式的に示されるような回路に関連付けて配置される少なくとも抵抗−キャパシタの組み合わせを備える。
【００３９】
データストリームに関連付けられるデータを正確に再生できるようにするために、上記のように発生された、発振器から導出されるクロック信号を、入力されるデータストリームと確実に同期させる必要がある。たとえば、上記のように発生され、図１のメモリタグによって用いられるクロック信号は、タグによって受信されるデータが正確に再生されるようにするために、そのデータと同期しなければならない。これに関連して、導出されるクロック信号は、入力されるデータストリームのエッジと概ね位置合わせされなければならない。好ましい実施形態では、入力されるデータストリームのビット周期当たり１クロックサイクルが存在し、同期する結果として、ビットの中央付近でクロックが遷移するようになるので、データをラッチするのに好都合であろう。一実施形態では、２分周機能を用いて、発振器信号から適当なクロック信号が導出される。一実施形態では、２分周機能は、反転された出力が入力に接続されるＤフリップフロップを用いて実装されることが好ましい。
【００４０】
クロック信号を発生するために、上記のような発振器が動作しており、かつ発生されたクロック信号を用いて、１つの回路によってデータストリームが受信されている間に、２つの状況が起こり得る。１つの状況では、クロック信号がロー状態にあるときに、入力されるデータのデータストリームに遷移が生じる場合があるか、あるいは別の状況では、クロック信号がハイ状態にあるときに遷移が生じる場合がある。そのような遷移は、上昇縁遷移、下降縁遷移いずれの場合にも起こり得る。
【００４１】
クロックがロー状態にあるときに入力されたデータのデータストリームに遷移が生じる最初の事例では、コントローラが、発振器の状態を変化させて、ビットの周期の開始後にできる限り速やかに、導出されたクロック信号に正の遷移が生じるように動作することができる。その後、次のクロック遷移（下降縁遷移）はビットの中央付近において生じることになり、それはデータをサンプリングし、ラッチするのに好都合である。
【００４２】
発振器の状態を強制的に変更して、クロック信号をこのように遷移させるために、好ましい実施形態では、調整ＭＯＳＦＥＴが用いられる。これに関連して、添付の図面の図６は発振器回路構成の概略図である。図６の回路６００は、２つの付加的な素子６０１、６０３を含む。素子６０１はｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）であり、素子６０３はｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）である。
【００４３】
図６の調整ＭＯＳＦＥＴ６０１、６０３のいずれかが発振器サイクル内の適当な時点にゲート制御信号を操作して、オンに切り替えられるとき、ＲＣ時定数の抵抗部分が有効に減少し、発振器が要求に応じて状態を変更し、クロック信号に遷移が生じるようになる。
【００４４】
ここで、クロックがローであるときにデータ遷移が生じるときは、ＰＭＯＳ６０１が適当なＭＯＳＦＥＴである。
【００４５】
適当なコントローラが、データエッジが現われるときにクロックがローである状態を検出し、ＰＭＯＳ制御信号をアサートし、その後、一旦クロックが状態を変更したなら、その制御信号をクリアするように動作することができる。
【００４６】
１つの例示的な実施形態では、コントローラは、１つのセット入力を備える、エッジトリガＤフリップフロップを用いて実装される。受信されるデータストリームがフリップフロップクロック信号を供給し、発振器によって供給されるクロック信号がフリップフロップデータ入力に接続される。
【００４７】
データの上昇縁が現われるときにクロック信号がローである場合には、フリップフロップの出力もロー値を有することになり、その出力はＰＭＯＳ制御信号であるので、ＰＭＯＳをオンに切り替える。発振器から導出されるクロック信号もフリップフロップのセット入力に接続される場合には、一旦クロック信号が状態を変更し、ハイになっており、それゆえ制御信号がもはや必要とされないなら、フリップフロップ出力は非同期でハイ値にセットされることになり、それゆえ制御信号はもはやアサートされないであろう。その後、制御信号はハイ状態のままになり、一方、発振器クロック信号は、そのサイクルの次の部分を通して再びロー状態に移行し、ＰＭＯＳデバイスをオフにしておく。
【００４８】
データストリームの次の上昇縁の直前に、クロック信号が再びハイ状態に移行する場合には、フリップフロップのセット入力がもう一度アサートされることになるが、その出力が既にハイであるので、変化は生じないであろう。
【００４９】
入力されるデータにおいて遷移が生じるときに、クロック信号が既にハイである他の状態では、発振器出力を反転したものを用いる必要があり、それゆえ、直ぐ上に説明されたように、クロック信号がローであるときに生じるデータ遷移の状況となるように、その状況を構成し直す必要がある。この場合には、実際の発振器（すなわち、反転されていないもの）がローにされる必要があり、それは別のＭＯＳＦＥＴ、すなわち今度は図６のＮＭＯＳ調整ＭＯＳＦＥＴ６０３を用いて達成されるので、制御信号には違いがある。それゆえ、補正を達成するには、制御信号はハイにされる必要があり、その後、その残りの時間でロー状態に戻され、それは以前と同様であるが、フリップフロップからの反転された出力を得ることにより達成することができる。
【００５０】
図７はＰＭＯＳおよびＮＭＯＳ制御信号を図示するものであり、それらの制御信号がデータストリームの遷移、および発振器から導出されるクロック信号の状態に如何に関係しているかを示す。
【００５１】
図７の信号７０１は、図３〜図６を参照して先に説明されたようにして得られたクロック信号を表す。信号７０３は、入力されるデータストリームの１ビットの信号を表す。ここでは、クロック信号がロー状態であるときに、ビット周期の上昇縁が生じる。それゆえ、補正されたクロック信号７０５によって示されるように、入力されるデータストリームの概ね上昇縁においてクロック信号の遷移７０７を発生するために、制御信号７０４がアサートされる。ここで、補正されたクロック７０５は、入力されるビットストリームのビット周期の概ね中央において下降縁遷移７０８を有する。
【００５２】
図７の信号７０９は、図３〜図６を参照して先に説明されたようにして得られたクロック信号を表す。信号７１１は、入力されるデータストリームの１ビットの信号を表す。信号７１１の場合、クロック信号７０９がハイ状態であるときに、ビット周期の上昇縁が生じる。
【００５３】
入力されるデータストリーム７１１のビットの概ね中央に一致して上昇あるいは下降縁クロック遷移が確実に生じるようにするために、制御信号７１０がアサートされる。図７の場合には、ビット７１１の中央に一致して下降縁クロック遷移を有する必要がある（下降縁遷移を用いて、ビット７０３のためのデータをラッチしたため）。
【００５４】
それゆえ、制御信号７１０によって、発振器に強制的に状態、それゆえクロック７０９、を変化させる。これに関連して、データビット遷移の結果として、反転されて補正されたクロック信号７１３が発生されることになり、データビットの中央の遷移７１６は下降ではなく、上昇になる。それゆえ、ビット７１１の概ね中央において所望の下降縁クロック遷移７１７を与える補正されたクロック信号７１５を供給するために、この信号が反転される。
【００５５】
それゆえ、補正されたクロック信号の一貫した下降縁遷移が得られ、その下降縁は常に入力されるデータビットの概ね中央において生じ、満足のいくデータラッチが確実に行われるであろう。
【００５６】
図７を参照して先に説明されたようなクロック信号の下降縁遷移とは対照的に、上昇縁クロック遷移を用いることができることは当業者には理解されよう。必要とされることは、上記のような２つの事例の場合にデータをラッチするために用いられるクロック遷移のタイプが一致していることだけであり、これまでの説明は限定することを意図していない。
【００５７】
図７は縮尺どおりに描かれていないこと、および事象の相対的な配置は一例として表現されているにすぎないことはさらに理解されよう。
【００５８】
上記のように、補正されたクロック信号を反転する必要があるとき、一実施形態では、ＰＭＯＳ制御信号、ＮＭＯＳ制御信号のいずれによって同期がとられているかに応じて、発振器信号そのもの、あるいは発振器信号を反転したものを選択しなければならない。これは２入力マルチプレクサ（ＭＵＸ）を用いて都合良く達成され、その出力は、簡単なフリップフロップを通して作用するＰＭＯＳおよびＮＭＯＳ制御信号によって選択される。これは、たとえば、セット入力がＰＭＯＳ制御信号に接続され、リセット入力がＮＭＯＳ制御信号を反転したものに接続される、一対の交差接続されたＮＡＮＤゲートを用いて実装される。これは、次の同期制御パルスが到着するまで、セットされたばかりのいずれかの状態にＭＵＸを保持し、必要に応じて、発振器クロック信号そのもの、あるいは発振器クロック信号を反転したものを出力し、その結果として、データストリーム内に上昇縁が生じるときにはいつでも、ＭＵＸ出力は常に、ハイレベルの半周期の開始時にある発振器信号になる。
【００５９】
ＭＵＸ出力は、上記の２分周機能構成にクロック信号を供給することができる。適当に配列されたＮＯＲゲートを用いて、適当なマルチプレクサを達成することもできることは理解されよう。
【００６０】
分周の位相が正確になり、分周された信号、すなわち適切な望ましいクロック出力の遷移がデータビットの中央において生じることを確実にするために、リセット入力付きのＤフリップフロップを用いることもできる。
【００６１】
一実施形態によれば、そのリセットは、ＰＭＯＳ制御信号あるいはＮＭＯＳ制御信号のいずれかによってアサートされる。これは、データストリームにおいて遷移が生じるときにはいつでも、フリップフロップ出力（すなわち分周されたクロック）がローであり、それゆえ、１発振器サイクル遅れて、そのビットの中央にくることになる次の遷移では、クロック出力がハイに移行することを確実にする。ビットの概ね中央において生じるクロックの遷移が下降縁遷移であり、クロック出力がローに移行するようになる別の構成も実装できることは理解されよう。
【００６２】
１つの例示的な実施形態による完全な制御回路が図８に示される。発振器内のＰＭＯＳ制御ＭＯＳＦＥＴおよびＮＭＯＳ制御ＭＯＳＦＥＴへの接続はそれぞれ８０１、８０３である。発振器入力は８０５である。また、同期用の信号を供給するデータストリーム（ＤＡＴＡ）のための入力ポート８０７、およびＲＸ＿ＥＮＡＢＬＥ（受信イネーブル）信号のための入力ポート８０９も示される。
【００６３】
左側から回路の中を進んでいくと、最初に一対のインバータ８１１、８１３があり、それらはいずれも緩衝された、発振器信号そのものおよびそれを反転したものを与える。これらの信号は、そのそれぞれのエッジトリガＤラッチ８１５、８１７に接続され、それらのラッチは同期をとるためのデータストリームにも接続される。その後、これらのラッチからの制御信号は、回路の右下にあり、交差接続されたＮＡＮＤゲート８２１、８２３から形成されるフリップフロップ（全体として８１９で示される）の中に進み、その出力は、回路８００の中央にあるＭＵＸ８２５のための選択信号を与える。発振器信号そのものおよびそれを反転したものもＭＵＸ８２５の中に進む。その上には、２分周段のためのリセット信号を発生するために用いられるＮＡＮＤゲート８２７があり、２分周段は、回路の右端において、リセット付きのＤラッチ８２９を用いて実装される。最後に、２分周段の上には、データストリームをサンプリングする簡単なラッチ８３１があり、２つの出力ポート８３３、８３５はそれぞれ、同期したクロックおよび正確にサンプリングされたデータ信号を与えるようにする。
【００６４】
代替発振器が図９に回路図で示される。
【００６５】
図９の回路９５０は、共通のバイアス回路９００を共有する２つの並列なサブ回路を備える。各サブ回路は、それぞれのキャパシタ９０３、９０５に安定した電流を供給するのに適した電流源として機能するように動作することができるＰＭＯＳ  ＦＥＴ９０１、９０２を備える。
【００６６】
キャパシタ９０３、９０５は、その両端に接続される対応するＮＭＯＳ  ＦＥＴ９０６、９０７がオフに切り替えられる場合にのみ充電されるであろう。一対のインバータ９０８および一対のインバータ９０９が閾値検出器として機能し、それらは、それぞれのＯＲゲート９１０、９１１を通してそれぞれのＮＯＲゲート９１２、９１３に接続され、それらのＮＯＲゲート９１２、９１３は並列な回路において対応する構成要素と交差接続されて、全体として９２０で囲まれて示されるフリップフロップを形成する。ＯＲゲート９１０、９１１によって、外部信号９１４、９１５（ＴＯＧＧＬＥ１、ＴＯＧＧＬＥ２）が、フリップフロップ９２０をセットあるいはリセットできるようになる。一対のインバータ９１６および一対のインバータ９１７は、回路９５０のそれぞれの出力９２１、９２２においてバッファとしての役割を果たす。
【００６７】
上記の図９で参照されるサブ回路はカレントミラーの形をとる。カレントミラーを用いることにより、明確な速度でキャパシタを充電する電流源が提供される。キャパシタ９０３が充電されるにつれて、その両端の電圧が閾値に達するまで上昇し、その時点で、検出器９０８からの信号がフリップフロップ９２０をセットする。セットされたフリップフロップ９２０の一方の出力がＦＥＴ９０６をオンに切り替えて、キャパシタ９０３上の電荷を概ね０まで減少させ、その一方で、他方の（相補的な）出力が並列サブ回路内のＦＥＴ９０７をオフに切り替える。その際、このサブ回路はそのキャパシタ９０５を自由に充電し、それが所望の閾値に達するとき、検出器９０９が信号を発生して、フリップフロップ９２０がリセットされる。その際、ＦＥＴ９０６、９０７の状態が入れ替わり、その過程が繰り返される。
【００６８】
実施形態では、２つの並列回路は概ね同じである。この場合に、デューティサイクルは概ね５０％であり、発振の周波数は、電流源のためのバイアス回路９００、およびキャパシタ９０３、９０５の大きさによるであろう。
【００６９】
要求に応じた状態変化は、閾値検出器９０８、９０９（二対の縦続接続されたインバータ）の出力とフリップフロップ９２０との間にＯＲゲート９１０、９１１を挿入し、キャパシタ９０３、９０５がそれぞれのトリガレベルまで充電されることに加えて、外部信号９１４、９１５もまたフリップフロップ９２０をセットあるいはリセットすることができることにより達成される。制御回路が、いつでも適当なＯＲゲートに状態変化信号を供給するように動作することができる。
【００７０】
適当な制御回路１０００が添付の図面の図１０に回路図で示される。
【００７１】
制御回路１０００は、デジタルデータストリームの遷移に応答して、図９の発振器回路によって発生されるクロック信号において状態変化を達成するように動作することができる。
【００７２】
デジタルデータストリームの遷移が生じる場所を判定するために、そのストリーム（ＤＡＴＡ）はサンプリングされて、その値がラッチ１００１に記憶される。記憶された値が、入力されるデジタルデータストリームの瞬時値とは異なるとき、ＸＯＲゲート１００２が同期パルスを発生するように動作することができ、そのパルスは、その出力（ＴＯＧＧＬＥ１、ＴＯＧＧＬＥ２）がその時点でハイ状態であるか、ロー状態であるかによって、発振器の適当なトグル入力（９１４，９１５）に供給される。
【００７３】
発振器を強制的に遷移させることにより、半周期が非常に狭いクロックが発生され、問題を生じる可能性があるので、一実施形態では、発振器は所望のクロック周波数の２倍の周波数で動作（発振）するように構成され、適当な論理回路が、任意の望ましくない事象を軽減できるようにする。一実施形態では、制御回路１０００の出力段は、自己帰還するＤフリップフロップ１０１５を備えており、２分周動作を達成する。クロックは、このフリップフロップからの出力である。各同期パルスは分周器１０１５をリセットし、そのクロックがビットの開始時にローであり、その後、ビットの中央付近においてローからハイへの遷移を有するようにする。分周器１０１５は、データ遷移が生じるときの発振器の位相に応じて、発振器出力そのもの、あるいはそれを反転したもののいずれかによって駆動される。同期パルスが図９の発振器の妥当なトグル入力（ＴＯＧＧＬＥ１  ９１４、ＴＯＧＧＬＥ２  ９１５）に供給されるのと同時に、適当なマルチプレクサ（ＡＮＤゲート１０１２、１０１３およびＯＲゲート１０１４の形をとる）が、分周器１０１５のために、発振器出力そのもの、あるいはそれを反転した信号のいずれかを選択する。
【００７４】
図１１は、図１０の制御回路に関連する１組のタイミング図である。図１１は、縮尺どおりに描かれていないこと、および事象の相対的な配置は一例として表現されているにすぎないことは理解されよう。
【００７５】
最も上にある１組のトレースＡは、クロックがデータストリーム（ビットストリーム）の各ビットの中央において遷移を有する状況を示す。発振器は、データストリームのビット速度の概ね２倍の速度で動作する。
【００７６】
中央の１組のトレースＢでは、発振器はビット速度の２倍よりも遅い速度で動作し、２ビット後に、Ａの場合のように４発振器サイクルではなく、３．５発振器サイクルしか生じていない。データストリーム内のデータがハイからロー（たとえば、２値の１から２値の０）に変化し、それにより同期パルスが生じ、そのパルスが分周器をリセットして、最初の０ビットの開始時にクロックをローにするとともに、発振器の状態を強制的に変化させる。この同期パルスの前に、発振器が自らの状態をちょうど変更し終わっていた場合には、再びハイに移行する直前に一瞬だけローになり、結果として、図１１のトレースＢに示されるグリッチが生じるであろう。その同期パルスのタイミングの１つの特徴は、分周器フリップフロップがリセットされるときに、上記のグリッチが含まれることである。発振器がさらに遅かった場合には、データ遷移が、網かけされている保護領域において生じることになり、結果としてクロックの正の半周期がさらに短くなる。最終的には、そのクロック信号を利用するプロセッサが、クロックのハイ区間において処理する必要がある全てのことを終了するにはあまりにも短くなり、結果としてプロセッサが未定義の状態になるので、これは問題を生じる可能性がある。この問題が発生するのを防ぐために、保護領域において生じるデータ遷移があっても、発振器が状態変化しないようにするか、あるいはクロックが影響を及ぼされないようにする。結果として、同期が外れて、受信されたデータストリームに誤りが生じるが、いずれのプロセッサも適切に機能し、その状況に正確に対処することができるであろう。
【００７７】
最も下にある１組のトレースＣでは、発振器はビット速度の２倍よりも速い速度で動作し、データストリームの２ビット中に、Ａの場合のような４発振器サイクルではなく、５発振器サイクルが生じる。データ遷移によって同期パルスが生じる時点で、発振器が自らの状態を変更していない場合には、強制的にハイにされるであろう。標準的には、この上昇縁も、Ｃにおいて破線によって示されるように、そのクロックを変化させることになるが、そのクロックは、そのビットの開始時に、中央付近において上昇縁の準備ができているロー状態ではないであろう。同期パルスが分周器フリップフロップもリセットするという事実によって、クロックがビット遷移時にロー状態のままであることが確実になる。同期パルスが発生するときに、発振器が既にハイ状態に変化しており、それゆえクロックもハイである場合には、結果として、クロックが再びロー状態に直ちにリセットされ、先に説明されたのと同じ、半周期の区間が短いという問題が生じる。それゆえ、最も下にある１組のトレースＣに示される別の保護領域が存在する。
【００７８】
入力されるデータストリームはマンチェスター符号化されることが好都合である。マンチェスター符号化を用いることにより、データストリームのデータビットが遷移を生じるのに最も長くかかっても２ビットしかかならないようにすることができる。これは、トレースＢおよびＣによって示される、発振器とビット／データストリームとの間の周波数の許容差を最大にし、それでもその方式が依然として機能できるようにする。
【００７９】
図１０の制御回路に関連して、データストリーム（ＤＡＴＡ）が左側から入力され、たとえば縦続接続された一対のインバータ１００３を用いて緩衝され、ラッチ１００１でサンプリングされ、その後、ＸＯＲゲート１００２において、データストリームそのものと比較されて、データが変化する場合には必ず上昇縁を有する同期パルスが与えられる。それに続くＡＮＤゲート１００５を用いて、保護領域内の同期パルスが阻止される。下にある２つのエッジトリガフリップフロップ１００７、１００９は、同期パルスの上昇縁において、発振器出力そのもの、およびそれを反転したもの（ＣＬＯＣＫ＿ＩＮおよびＮＯＴ＿ＣＬＯＣＫ＿ＩＮとして記される）の状態をサンプリングする。任意の一時点で、それらのうちの一方だけがハイであることができるので、１つのトグル出力（図９の９１４、９１５にそれぞれ対応するＴＯＧＧＬＥ１、ＴＯＧＧＬＥ２）のみがアサートされるであろう。発振器が状態を変更すると、ハイになったばかりの出力がローになり、関連するフリップフロップ１００７、１００９をリセットするので、該トグル信号がクリアされる。最上部のエッジトリガフリップフロップ１０１１も同期パルスの上昇縁において発振器出力をサンプリングし、それに続く２つのＡＮＤゲート１０１２、１０１３および１つのＯＲゲート１０１４（マルチプレクサとして動作する）とともに用いられて、分周器フリップフロップ１０１５に適当な位相信号を供給する。これが行われていなかったなら、クロックの上昇縁が、たとえば道の１／２ではなく、１／４だけビットの中に進んだ場所で生じるであろう。最後に、ＯＲゲート１０１７と、そのデータ入力がハイに固定されたフリップフロップ１０１９とを用いて、保護領域における禁止信号が発生される。データ、クロックおよび反転されたクロック信号（ＤＡＴＡ、ＣＬＯＣＫ＿ＯＵＴ、ＮＯＴ＿ＣＬＯＣＫ＿ＯＵＴ）は全て、それぞれ一対の縦続接続されたインバータ１０１９、１０２０、１０２１のような適当な緩衝手段を用いて、出力において緩衝される。
【００８０】
図１２はクロック信号を発生し当該発生されたクロック信号をデジタルデータストリームに同期させる方法の一実施形態を説明するためのフローチャートである。フローチャート１２００（図１２）に示されたプロセスはブロック１２０２で開始する。ブロック１２０２においてクロック信号が発振器（例えば図３参照）を使って発生される。ブロック１２０４において、前述のごとくにして、データストリームの一部における遷移が特定される。ブロック１２０６において、当該データストリームの遷移を特定するのに応答して、制御回路を使用して発振器の状態を変更することにより、クロック信号の遷移をデータストリームにおいて特定された遷移と同期させる。注意すべきは、クロック信号が、（イ）発振器がデータのレートより高い周波数で動作している場合および（ロ）発振器がデータのレートより低い周波数で動作している場合のいずれの場合にも、データストリームに同期させられることである。
【００８１】
図１３は誘導性結合によって給電される回路で用いるクロック信号を発生し当該発生されたクロック信号をデジタルデータストリームに同期させる方法の一実施形態を説明するためのフローチャートである。フローチャート１３００（図１３）に示されたプロセスはブロック１３０２で開始する。ブロック１３０２においてクロック信号が発振器（例えば図３参照）を使って発生される。ブロック１３０４において、前述のごとくにして、データストリームの一部における遷移が特定される。次いで、前述のとおり、ブロック１３０６において、当該データストリームの遷移を特定するのに応答して、制御回路を使用して発振器の状態を前のあらゆる状態から変更することにより、クロック信号の遷移をデータストリームにおいて特定された遷移と同期させる。
【００８２】
図１２，図１３の各ブロックは、指定された論理機能を施工するための１つ以上の実行可能な命令を含むコードのモジュール、セグメントあるいは部分を表わすことができる。また別の実施形態では、ブロックに記載された機能は記載された図中で停止されるものがあったり、追加の機能が含まれたりし得ることにも留意すべきである。例えば、図１２や図１３のいずれかあるいは双方において、関係する機能によって、引き続く二つのブロックは実際上実質同時に実行されても良いし、ある場合には反対の順序で実行されても良いし、あるブロックは全ての状況において実行されないこともありえる。それらの変形や変種は全ては本開示の範囲に属するものである。
【００８３】
本明細書において用いられるときに、用語「含む（備える）／含んでいる（備えている）」は、そのときに述べられているフィーチャ、整数、ステップあるいは構成要素が存在することを指示するが、１つあるいは複数のそれ以外のフィーチャ、整数、ステップ、構成要素あるいはそれらのグループが存在すること、あるいは追加されることを除外しないことは強調しておきたい。
【００８４】
さらに、本明細書において、特定の電子回路設計、素子、構成要素および構成を参照するとき、特に図面を参照しながら説明されるとき、これらは本発明を理解するのを助けるために与えられているにすぎず、限定することを意図していないことに留意されたい。本明細書に述べられるような電子回路設計および構成が、何ら機能を損なうことなく、あるいは大きさおよび／または電力要件に大きな差を生じることなく、異なる素子および／または構成要素を用いて、与えられるのとは別の多数の方法で実装できることは当業者には理解されよう。詳細には、本発明の態様は金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を用いることを参照しながら説明される。そのようなデバイスを、何ら機能を損なうことなく、たとえばバイポーラ接合トランジスタのような概ね類似の機能を有する素子によって置き換えることができることは当業者には理解されよう。
【００８５】
本開示における上述の実施形態は発明の施工の単なる例示であり、本開示の原理をはっきりと理解するために明らかにしたにすぎないことに留意すべきである。本開示の原理と精神からそれることなく本開示の上述の実施形態には多くの変形や変種が存在しえる。それら全ての変形や変種も本開示の範囲に含まれるものである。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施形態において用いるのに適したＲＦＩＤメモリタグを示す図である。
【図２】図１のメモリタグ、およびそのメモリタグと無線通信するための読出し／書込みデバイスの回路を示す図である。
【図３】一実施形態による発振器回路の回路図である。
【図４】スイッチ回路の回路図である。
【図５】発振器回路のさらに別の回路図である。
【図６】発振器回路のさらに別の回路図である。
【図７】１つの例示的な実施形態による、事象間の相対的なタイミングのタイミング図である。
【図８】コントローラ回路の回路図である。
【図９】一実施形態による発振器回路の回路図である。
【図１０】一実施形態による制御回路の回路図である。
【図１１】図９および図１０によって例示される実施形態による、事象間の相対的なタイミングのタイミング図である。
【図１２】本開示の一実施形態による機能性を記述するフローチャートである。
【図１３】本開示の一実施形態による機能性を記述するフローチャートである。
【符号の説明】
【００８７】
３００  一例の発振器回路構成の一部の回路図
３０１  キャパシタ
３０３  抵抗
３０５，３０７  スイッチ
３０９  電源
【図１】
2006054871.tif 000003
【図２】
2006054871.tif 000004
【図３】
2006054871.tif 000005
【図４】
2006054871.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１１】
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