(57)【要約】【課題】構造形成のためのプロセスの共通性を出来るだけ維持しながら、異なる要求特性の２つのトランジスタに関するトレードオフを緩和し、半導体集積回路全体としての特性を向上させる。【解決手段】高周波トランジスタと高耐圧トランジスタの各々は、半導体基板１０に形成されているエピタキシャル成長層１３からなる領域１３Ａおよび１３Ｂと、エピタキシャル成長層１３の表面より半導体基板１０側に離れた位置に埋め込んで形成され、基板深さ方向の不純物濃度プロファイルが高周波トランジスタと高耐圧トランジスタで異なる埋め込み層１１と１２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の異なる領域に第１および第２のバイポーラトランジスタが形成されている半導体集積回路であって、
前記第１および第２のバイポーラトランジスタの各々は、
前記半導体基板に形成されているエピタキシャル成長層からなる領域と、
前記エピタキシャル成長層の表面より半導体基板側に離れた位置に埋め込んで形成され、基板深さ方向の不純物濃度プロファイルが第１および第２のバイポーラトランジスタで互いに異なる埋め込み層と
を備える半導体集積回路。
【請求項２】
前記第１のバイポーラトランジスタの埋め込み層と、前記第２のバイポーラトランジスタの埋め込み層とは、同じ導電型を有し拡散係数が異なる不純物を含む
請求項１に記載の半導体集積回路。
【請求項３】
前記拡散係数が異なる不純物として、前記第１のバイポーラトランジスタの埋め込み層にアンチモンを含み、前記第２のバイポーラトランジスタの埋め込み層にヒ素を含む
請求項２に記載の半導体集積回路。
【請求項４】
前記拡散係数が異なる不純物として、前記第１のバイポーラトランジスタの埋め込み層にヒ素を含み、前記第２のバイポーラトランジスタの埋め込み層にリンを含む
請求項２に記載の半導体集積回路。
【請求項５】
前記エピタキシャル成長層の表面から前記埋め込み層までの基板深さ方向の距離が、前記第１および第２のバイポーラトランジスタで異なる
請求項１に記載の半導体集積回路。
【請求項６】
前記第１および第２のバイポーラトランジスタの一方に、前記エピタキシャル成長層の表面から前記埋め込み層までの基板深さ方向の距離に亘って形成され、周囲のエピタキシャル成長層に比べ不純物濃度が高い低抵抗領域を備える
請求項１に記載の半導体集積回路。
【請求項７】
前記第１および第２のバイポーラトランジスタの各々は、前記エピタキシャル成長層からなる領域と前記埋め込み層とを含むコレクタ領域を備え、当該コレクタ領域上に、当該コレクタ領域と逆の導電型を有しベース領域となる層と、当該コレクタ領域と同じ導電型を有しエミッタ領域となる層とが半導体基板の厚み方向に積層されている縦型のバイポーラトランジスタである
請求項１に記載の半導体集積回路。
【請求項８】
前記第１のバイポーラトランジスタは、前記エピタキシャル成長層からなる領域と前記埋め込み層とを含むコレクタ領域を備え、当該コレクタ領域上に、当該コレクタ領域と逆の導電型を有しベース領域となる層と、当該コレクタ領域と同じ導電型を有しエミッタ領域となる層とが半導体基板の厚み方向に積層されている縦型のバイポーラトランジスタであり、
前記第２のバイポーラトランジスタは、前記エピタキシャル成長層からなる領域と前記埋め込み層とを含むベース領域を備え、エピタキシャル成長層からなるベース領域部分に、当該ベース領域部分と逆の導電型を有するコレクタ領域およびエミッタ領域が半導体基板と平行な面内で互いに離間する位置に形成されている横型のバイポーラトランジスタである
請求項１に記載の半導体集積回路。
【請求項９】
前記第１のバイポーラトランジスタは、前記第２のバイポーラトランジスタに比べ、前記エピタキシャル成長層の表面から前記埋め込み層までの基板深さ方向の距離が相対的に小さい
請求項７に記載の半導体集積回路。
【請求項１０】
前記第１のバイポーラトランジスタは、前記第２のバイポーラトランジスタに比べ、前記エピタキシャル成長層の表面から前記埋め込み層までの基板深さ方向の距離が相対的に小さい
請求項８に記載の半導体集積回路。
【請求項１１】
半導体基板の異なる領域に第１および第２のバイポーラトランジスタが形成されている半導体集積回路であって、
前記第１および第２のバイポーラトランジスタの各々は、
前記半導体基板に形成されているエピタキシャル成長層からなる領域と、
当該エピタキシャル成長層の表面より半導体基板側に離れた位置に埋め込んで形成されている埋め込み層と
を備え、
前記第１のバイポーラトランジスタは、前記第２のバイポーラトランジスタに比べ、前記エピタキシャル成長層の表面から前記埋め込み層までの基板深さ方向の距離が相対的に小さい
半導体集積回路。
【請求項１２】
半導体基板の異なる領域に第１および第２のバイポーラトランジスタが形成されている半導体集積回路であって、
前記第１および第２のバイポーラトランジスタの各々は、
前記半導体基板に形成されているエピタキシャル成長層からなる領域と、
当該エピタキシャル成長層の表面より半導体基板側に離れた位置に埋め込んで形成されている埋め込み層と
を備え、
前記第１および第２のバイポーラトランジスタの２つの前記埋め込み層に、同じ導電型を有し拡散係数が異なる不純物を含む
半導体集積回路。
【請求項１３】
半導体基板の異なる領域に第１および第２のバイポーラトランジスタを形成する半導体集積回路の製造方法であって、
前記第１のバイポーラトランジスタの埋め込み層を形成する半導体基板領域と、前記第２のバイポーラトランジスタの埋め込み層を形成する半導体基板領域とに、第１導電型を有し拡散係数が異なる不純物を選択的に導入する第１のステップと、
半導体基板の前記不純物を導入した面に第１導電型半導体層をエピタキシャル成長させる第２のステップと
を含む半導体集積回路の製造方法。
【請求項１４】
前記第１のステップにおいて、前記第１のバイポーラトランジスタの埋め込み層を形成する半導体基板領域にアンチモンを導入し、前記第２のバイポーラトランジスタの埋め込み層を形成する半導体基板領域にヒ素を導入する
請求項１３に記載の半導体集積回路の製造方法。
【請求項１５】
前記第１のステップにおいて、前記第１のバイポーラトランジスタの埋め込み層を形成する半導体基板領域にヒ素を導入し、前記第２のバイポーラトランジスタの埋め込み層を形成する半導体基板領域にリンを導入する
請求項１３に記載の半導体集積回路の製造方法。
【請求項１６】
前記第２ステップのエピタキシャル成長時の不純物の熱拡散により形成された前記第１のバイポーラトランジスタの埋め込み層から、エピタキシャル成長により形成された第１導電型半導体層の表面に達し、周囲の第１導電型半導体層に比べ第１導電型不純物の濃度が高い低抵抗領域を形成する第３のステップを
さらに含む請求項１３に記載の半導体集積回路の製造方法。
【請求項１７】
前記第１および第２のステップにより形成された前記第１および第２のバイポーラトランジスタの各コレクタ領域上に、当該各コレクタ領域と逆の導電型を有しベース領域となる層と、当該各コレクタ領域と同じ導電型を有しエミッタ領域となる層とを半導体基板の厚み方向に積層し、第１および第２のバイポーラトランジスタの縦型の半導体活性領域を完成させるための各ステップを
さらに含む請求項１３に記載の半導体集積回路の製造方法。
【請求項１８】
前記第１および第２のステップにより形成された前記第１のバイポーラトランジスタのコレクタ領域上に、当該コレクタ領域と逆の導電型を有しベース領域となる層と、当該コレクタ領域と同じ導電型を有しエミッタ領域となる層とを半導体基板の厚み方向に積層し、第１のバイポーラトランジスタの縦型の半導体活性領域を完成させるための各ステップと、
前記第１および第２のステップにより形成された前記第２のバイポーラトランジスタのベース領域の前記第１導電型半導体層に、第２導電型を有するコレクタ領域とエミッタ領域とを半導体基板と平行な面内で互いに離間して形成し、第２のバイポーラトランジスタの横型の半導体活性領域を完成させるための各ステップを
さらに含む請求項１３に記載の半導体集積回路の製造方法。
【請求項１９】
半導体基板の異なる領域に第１および第２のバイポーラトランジスタが形成されている半導体集積回路を内部に実装している電子機器であって、
前記半導体集積回路内の前記第１および第２のバイポーラトランジスタの各々は、
前記半導体基板に形成されているエピタキシャル成長層からなる領域と、
当該エピタキシャル成長層の表面より半導体基板側に離れた位置に埋め込んで形成され、基板深さ方向の不純物濃度プロファイルが第１および第２のバイポーラトランジスタで互いに異なる埋め込み層と
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば特性が異なる第１および第２のバイポーラトランジスタを半導体基板の異なる領域に形成している半導体集積回路と、その製造方法に関する。また、本発明は、当該半導体集積回路を内部に実装している電子機器に関する。
【背景技術】
【０００２】
近年、バイポーラトランジスタの高速化、高性能化が進んでいる。
このため、たとえば移動体通信の分野で高速動作を要求されるフロントエンドあるいは中間周波数帯の増幅器等に、従来の高移動度なＧａＡｓ基板を用いた高周波トランジスタに代えて、高速バイポーラトランジスタを用いる研究・開発が進んでいる。また、デジタルテレビのチューナにもＧＨｚ帯まで周波数をアップコンバートした後の信号処理に高周波特性の良いトランジスタへの要求が高い。
【０００３】
その一方で、電子機器の小型化および低コスト化の要求が強まり、そのことに応じて、従来複数のチップにより実現されていた高周波回路と他のシリコン基板ベースの集積回路（たとえば高耐圧が要求される無線通信用増幅回路やテレビの駆動信号の出力回路等）とを１チップに混載し多機能化する必要が生じている。このことも、バイポーラトランジスタの高速性能を上げる研究・開発が精力的に進められる要因の一つとなっている。
【０００４】
このような要求に応えるために、特性が異なる２種類のバイポーラトランジスタ、たとえば高周波トランジスタと高耐圧トランジスタを搭載した半導体集積回路（ＩＣ）において、高周波トランジスタの性能向上のために、シリコンゲルマニウム混晶（ＳｉＧｅ）からなるエピタキシャル成長により形成した薄いベース層（以下、「エピタキシャルベース層」という）を用いる技術が知られている（たとえば特許文献１参照）。
【０００５】
旧来のバイポーラトランジスタのベース領域は、半導体基板表面に不純物をイオン注入することにより形成されていた。このようなベース領域（イオン注入ベース領域）に代えて、半導体基板上にエピタキシャル成長によるベース層（エピタキシャルベース層）を形成した特許文献１の場合、イオン注入の場合よりも浅い接合が形成できる。これにより、バイポーラトランジスタの周波数特性が改善し、最大遮断周波数（ｆＴmax）や最大発振周波数（ｆmax）で数１０ＧＨｚの特性を得ることが可能となる。
【０００６】
また、このような高周波特性の向上のためには、エピタキシャルベース層の下方に予めコレクタ領域を形成する際、コレクタ領域による寄生容量、寄生抵抗（出力抵抗や容量）を低減することも重要であり、その最適化も行われている。
【０００７】
しかしながら、ベース領域の高濃度薄層化、コレクタ領域の低容量化や低抵抗化を進めると、一般に、コレクタとベース間、コレクタとエミッタ間の耐圧は低下することになる。このうち、動作電源電圧より十分大きくしなければならないとされるコレクタとエミッタ間の耐圧の確保はとくに難しい状況にある。つまり、バイポーラトランジスタのコレクタとエミッタ間の耐圧の確保と周波数特性の向上とはトレードオフの関係にあり、周波数特性を向上させると、コレクタとエミッタ間の耐圧のマージン確保のために動作電源電圧を低くしなければならない。このことは高耐圧トランジスタを有する回路、たとえばパワー増幅器の効率や特性低下につながり、高周波回路と高耐圧回路の混載化を一層困難なものとしている。
【０００８】
ところで、高周波用途に一般的な縦型のＮＰＮバイポーラトランジスタの場合、特許文献１に図解されているように、半導体基板に高濃度なＮ型の埋め込み層を形成し、その状態で、相対的に低い濃度のＮ型のエピタキシャル成長層を形成することによりコレクタ領域が形成される。つまり、この高濃度な埋め込み層と、エピタキシャル成長層を素子分離してできた領域とにより、コレクタ領域が構成される。コレクタ電流となるＮ型半導体の多数キャリア（電子）は高濃度な埋め込み層に集中するため、埋め込み層の一端から電子を、いわゆるプラグ・インと称される高濃度な基板接続プラグ領域を介してエピタキシャル成長層の表面に導き、その表面に電気的に接続されたコレクタ電極に流すようにしている。
【０００９】
高周波トランジスタと高耐圧トランジスタを同一基板に形成するためには、できるだけプロセスを共通化することが、低コスト化、高歩留まりの達成のために重要である。
そのため、特許文献１にも記載されているように、この埋め込み層、エピタキシャル成長層からなる領域、および、基板接続プラグ領域からなるコレクタ構造は、高周波トランジスタと高耐圧トランジスタでプロセスをできるだけ共通にし、一括して形成することが望まれる。
【特許文献１】特開２００３−１５２０９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、上述したように単一のバイポーラトランジスタにおいて高周波特性の向上と高耐圧化との間に存在するトレードオフは、高周波トランジスタと高耐圧トランジスタとのコレクタ構造を共通プロセスで一括形成しようとすると、単一のトランジスタの場合より大きな困難性をもたらすという課題がある。
つまり、高耐圧トランジスタでは、高周波トランジスタでの耐圧よりかなり大きな耐圧が要求されるため、このことが、高周波トランジスタと高耐圧トランジスタを同一基板に集積化すると、単一の場合の高周波特性および高耐圧特性に比べ、それぞれ、より低い特性しか得られなくなる原因となっている。
【００１１】
一方、高耐圧トランジスタが横型のバイポーラトランジスタからなる場合でも、以下に示すように同様な課題を有する。
たとえば横型のＮＰＮバイポーラトランジスタでは、半導体基板に形成したＮ型の埋め込み層と、その上のＮ型のエピタキシャル成長層とによりＮ型ベース領域が形成され、エピタキシャル成長層内の表面側部にＰ型の不純物領域を互いに離間して形成することにより、その表面に沿って見るとＰ型のエミッタ領域、Ｎ型のベース領域、Ｐ型のコレクタ領域が横方向に並ぶように形成される。このような横型トランジスタ構造では、エピタキシャル成長層（真性ベース領域）が十分厚い場合は、エミッタとコレクタ間耐圧は、両者の離間距離や濃度関係でほぼ規定できる。なお、エミッタとコレクタ間耐圧は、ベース開放時のエミッタとコレクタ間のブレークダウン電圧（ＢＶＣＥＯ）で規定される。
【００１２】
ところが、高周波トランジスタの特性向上のためにエピタキシャル成長層を薄くすると、高耐圧トランジスタにおいてコレクタ電流となるエミッタ領域から供給される電子が、電子を多数キャリアとするベースの埋め込み層に吸収されて再結合しやすくなる。その結果、コレクタ電流が減って電流増幅率が低下するだけでなく、薄いエピタキシャル成長層を介してベースとコレクタ間の耐圧、さらには、薄いエピタキシャル成長層と低抵抗なベース埋め込み層を介してエミッタとコレクタ間の耐圧が決められやすくなるため、高耐圧トランジスタの特性も低下するという課題がある。
【００１３】
本発明が解決しようとする課題は、要求特性が異なる２種類のバイポーラトランジスタを同一半導体基板に形成している半導体集積回路において、エピタキシャル成長層からなる領域と、その表面から基板深さ方向に離れて埋め込まれている埋め込み層とを備える構造を形成するのに際し、その構造形成のためのプロセスの共通性を出来るだけ維持しながら、上記異なる要求特性のトレードオフを緩和し、半導体集積回路全体としての特性を向上させるための構造を提案することにある。
また、本発明が解決しようとする他の課題は、その構造形成のための方法を提供すること、さらに、当該半導体集積回路を実装することによって要求性能を低コストで満たす電子機器を提供することである。
【課題を解決するための手段】
【００１４】
本発明に係る半導体集積回路は、半導体基板の異なる領域に第１および第２のバイポーラトランジスタが形成されている半導体集積回路であって、前記第１および第２のバイポーラトランジスタの各々は、前記半導体基板に形成されているエピタキシャル成長層からなる領域と、前記エピタキシャル成長層の表面より半導体基板側に離れた位置に埋め込んで形成され、基板深さ方向の不純物濃度プロファイルが第１および第２のバイポーラトランジスタで互いに異なる埋め込み層とを備える。
この半導体集積回路は、好適に、前記第１および第２のバイポーラトランジスタの一方に、前記エピタキシャル成長層の表面から前記埋め込み層までの基板深さ方向の距離に亘って形成され、周囲のエピタキシャル成長層に比べ不純物濃度が高い低抵抗領域を備える。
【００１５】
本発明に係る他の半導体集積回路は、半導体基板の異なる領域に第１および第２のバイポーラトランジスタが形成されている半導体集積回路であって、前記第１および第２のバイポーラトランジスタの各々は、前記半導体基板に形成されているエピタキシャル成長層からなる領域と、当該エピタキシャル成長層の表面より半導体基板側に離れた位置に埋め込んで形成されている埋め込み層とを備え、前記第１のバイポーラトランジスタは、前記第２のバイポーラトランジスタに比べ、前記エピタキシャル成長層の表面から前記埋め込み層までの基板深さ方向の距離が相対的に小さい。
【００１６】
本発明に係る他の半導体集積回路は、半導体基板の異なる領域に第１および第２のバイポーラトランジスタが形成されている半導体集積回路であって、前記第１および第２のバイポーラトランジスタの各々は、前記半導体基板に形成されているエピタキシャル成長層からなる領域と、当該エピタキシャル成長層の表面より半導体基板側に離れた位置に埋め込んで形成されている埋め込み層とを備え、前記第１および第２のバイポーラトランジスタの２つの前記埋め込み層に、同じ導電型を有し拡散係数が異なる不純物を含む。
【００１７】
本発明に係る電子機器は、半導体基板の異なる領域に第１および第２のバイポーラトランジスタが形成されている半導体集積回路を内部に実装している電子機器であって、前記半導体集積回路内の前記第１および第２のバイポーラトランジスタの各々は、前記半導体基板に形成されているエピタキシャル成長層からなる領域と、当該エピタキシャル成長層の表面より半導体基板側に離れた位置に埋め込んで形成され、基板深さ方向の不純物濃度プロファイルが第１および第２のバイポーラトランジスタで互いに異なる埋め込み層とを備える。
【００１８】
このような半導体集積回路、および、これを内部に実装している電子機器によれば、半導体基板に形成されているエピタキシャル成長層からなる領域と、その表面から半導体基板側に離れた位置に形成されている埋め込み層とを、第１および第２のバイポーラトランジスタの各々が有している。
そして、本発明に係る半導体集積回路においては、第１および第２のバイポーラトランジスタで、埋め込み層の不純物濃度プロファイルが異なる、エピタキシャル成長層の表面から埋め込み層までの距離が異なる、あるいは、埋め込み層に含む不純物が同じ導電型を有するが拡散係数が異なる。
また、本発明に係る電子機器においては、第１および第２のバイポーラトランジスタで、埋め込み層の不純物濃度プロファイルが異なる。
以上より、本発明の半導体集積回路および電子機器では、第１のトランジスタの動作特性と、第２のトランジスタの動作特性に、埋め込み層の構成の相違による違いが生じる。
【００１９】
本発明に係る半導体集積回路の製造方法は、半導体基板の異なる領域に第１および第２のバイポーラトランジスタを形成する半導体集積回路の製造方法であって、前記第１のバイポーラトランジスタの埋め込み層を形成する半導体基板領域と、前記第２のバイポーラトランジスタの埋め込み層を形成する半導体基板領域とに、第１導電型を有し拡散係数が異なる不純物を選択的に導入する第１のステップと、半導体基板の前記不純物を導入した面に第１導電型半導体層をエピタキシャル成長させる第２のステップとを含む。
【００２０】
この製造方法では、第１のステップにおいて半導体基板に対し、その第１のバイポーラトランジスタの形成領域と第２のバイポーラトランジスタの形成領域とで異なる拡散係数の第１導電型不純物を選択的に導入し、その後、第２のステップにおいて第１導電型不純物領域を半導体基板上にエピタキシャル成長させる。このエピタキシャル成長時の加熱により、第１のステップで導入された第１導電型不純物がエピタキシャル成長層（第１導電型半導体層に熱拡散する。ただし、第１のバイポーラトランジスタ側と第２のバイポーラトランジスタ側では、当該熱拡散する不純物の拡散係数が異なることから、最終的な埋め込み層の濃度プロファイルが異なる。その結果、第１および第２のバイポーラトランジスタで、埋め込み層上方における第１導電型半導体層の残り厚さ、つまり第１導電型半導体層の表面から埋め込み層までの基板深さ方向の距離に違いが生じる。
埋め込み層の濃度プロファイルのうち、とくに、上記距離の相違によって第１および第２のバイポーラトランジスタの動作特性に違いが生じる。
【発明の効果】
【００２１】
本発明に係る半導体集積回路によれば、埋め込み層の不純物濃度プロファイル、第１導電型半導体層の表面から埋め込み層までの基板深さ方向の距離、あるいは、埋め込み層の不純物の拡散係数の相違を利用して、第１および第２のバイポーラトランジスタの動作特性に違いを生じさせ、その結果として、異なる要求特性に関するトレードオフを緩和することが可能となる。前記不純物濃度プロファイル、前記距離、または、前記拡散係数の相違を持たせるためのプロセスの追加は軽微である。
以上の結果、本発明に係る半導体集積回路によれば、プロセスの共通性をできるだけ維持しながら、半導体集積回路全体としての特性向上が図れるという利点が得られる。
【００２２】
本発明に係る半導体集積回路の製造方法によれば、拡散係数の相違を持たせるためのプロセスは、選択的な不純物導入と、それに先立つマスク層の選択的形成とに関するプロセスなどであり、そのプロセスの追加は軽微である。その結果、上記利点が得られる埋め込み層の選択的な形成が比較的容易に得られる。
【００２３】
また、本発明に係る電子機器によれば、上記半導体集積回路の利点、すなわちプロセスの共通性をできるだけ維持しながら、半導体集積回路全体としての特性向上が図れることから、要求特性を低コストで満たす電子機器の実現が可能となる。
【発明を実施するための最良の形態】
【００２４】
本発明において、同一半導体基板に形成される第１および第２のバイポーラトランジスタの各々は、半導体基板とエピタキシャル成長層の界面を中心とした領域に埋め込み層を有し、この埋め込み層の構成の相違、具体的には不純物濃度プロファイルが第１および第２のバイポーラトランジスタで異なる。好ましくは、埋め込み層の導入不純物の拡散係数が異なり、その結果として、エピタキシャル成長層の表面から埋め込み層までの距離が第１および第２のバイポーラトランジスタで異なる。
以下、この最良の場合において、さらに第１のバイポーラトランジスタとして高周波トランジスタを備え、第２のトランジスタとして高耐圧トランジスタを備える場合を例として、本発明の半導体集積回路の２つの実施の形態と、それを内部に実装した電子機器の概略構成例を説明する。
【００２５】
［第１の実施の形態］
本実施の形態は、高周波トランジスタと高耐圧トランジスタを、ともに縦型のＮＰＮバイポーラトランジスタで形成した半導体集積回路に関する。なお、ＰＮＰ型の場合は、不純物の極性を変えることで下記の説明が類推適用できる。
【００２６】
図１は、第１の実施の形態に係る半導体集積回路の概略的な断面図である。
図解した半導体集積回路１は、Ｐ型のシリコンウエハなどからなる半導体基板１０上に、Ｎ−型のエピタキシャル成長層を形成した半導体の基体（ボディ）構造を有する。ここで「Ｎ−」は「Ｎ＋」に対し不純物濃度が低いことを意味する。Ｐ型においても同様である。
他のボディ構造としてはコレクタ寄生容量等の低減を目的として、いわゆるＳＯＩ構造の採用も可能である。
【００２７】
エピタキシャル成長層（領域１３Ａと１３Ｂが形成される層）の表面に、所定パターンのフィールド絶縁膜１４が形成されている。フィールド絶縁膜１４周囲で露出したエピタキシャル成長層部分は、トランジスタの活性領域あるいはコレクタ取り出し領域である。トランジスタ間のフィールド絶縁膜１４の下方にエピタキシャル成長層を厚さ方向に貫くＰ＋型の不純物領域１５が形成され、これにより素子分離が達成されている。
【００２８】
素子分離された高周波トランジスタ形成領域１０Ａと高耐圧トランジスタ形成領域１０Ｂで、エピタキシャル成長層が素子分離されてＮ−型コレクタ領域１３Ａと１３Ｂが形成されている。高周波トランジスタ形成領域１０Ａと高耐圧トランジスタ形成領域１０Ｂのそれぞれにおいて、半導体基板１０とＮ−型コレクタ領域１３Ａおよび１３Ｂとの界面付近を中心とした部分に、コレクタ領域の一部を構成するＮ＋型の第１および第２の埋め込み層１１，１２が形成されている。
本実施の形態において、高周波トランジスタ側の第１の埋め込み層１１と、高耐圧トランジスタ側の第２の埋め込み層１２とは、その導入されたＮ型不純物の種類が異なる。より詳細には、第１の埋め込み層１１のＮ型不純物の拡散係数が、第２の埋め込み層１２のＮ型不純物の拡散係数より大きい。第１の埋め込み層１１にヒ素（Ａｓ）を導入した場合、第２の埋め込み層１２にアンチモン（Ｓｂ）を導入する。あるいは、第１の埋め込み層１１にリン（Ｐ）を導入した場合、第２の埋め込み層１２にヒ素（Ａｓ）またはアンチモン（Ｓｂ）を導入する。その他、高周波側で拡散定数がより大きな不純物の組み合わせを選択することも可能である。
【００２９】
高周波特性改善のために、Ｎ−型コレクタ領域１３Ａの残り厚に亘ってＮ＋型のＳＩＣ(Selective Ion-implanted Collector)領域２０が設けられている。詳細は後述する製造方法において説明するが、このＳＩＣ領域２０は上方のエミッタ領域２３に対して自己整合的に形成されている。
【００３０】
高周波トランジスタにおいては、Ｎ＋型の第１の埋め込み層１１、Ｎ−型コレクタ領域１３ＡおよびＮ＋型のＳＩＣ領域２０によってコレクタ領域が形成されている。高耐圧トランジスタにおいては、Ｎ＋型の第２の埋め込み層１２と、Ｎ−型コレクタ領域１３Ｂによってコレクタ領域が形成されている。
これらのコレクタ領域は、各トランジスタ形成領域において、いわゆるプラグ・インと称される基板内プラグ領域１６が第１または第２の埋め込み層１１，１２の片側に接続されることによってバイアス電圧の印加および電気信号の基板外部への取出しが可能になっている。より詳細には、基板内プラグ領域１６上の第１〜第３の絶縁膜１７，１９，２４にコレクタコンタクトが開口され、それを介して上層のコレクタ電極２５Ｃとコレクタ領域との電気的接続が達成されている。
【００３１】
第１の絶縁膜１７は、各トランジスタ形成領域の活性領域で開口し、この開口部で露出したエピタキシャルシリコン上に、エピタキシャルベース層１８Ａまたは１８Ｂが結晶成長可能になっている。
エピタキシャルベース層１８Ａ，１８Ｂはトランジスタごとに独立に設けられ、たとえば、ホウ素（Ｂ）等をドープしたシリコン、ＳｉＧｅあるいはＳｉＧｅＣなどの半導体材料から構成されている。
エピタキシャルベース層１８Ａ，１８Ｂは、その第１の絶縁膜１７の開口部より離れた箇所では、他結晶あるいは非晶質などの結晶性がよくない状態である。ただし、この結晶性がよくない部分の上部にシリサイド層２２が形成されており、片側のシリサイド層２２の端部付近が第３の絶縁膜２４に開口されたベースコンタクトを介して上層のベース電極２５Ｂに接続されている。ベース電極２５Ｂを正バイアスしたとき、ベース電流の殆どはシリサイド層２２を通って流れるため、ベース抵抗が極めて低い値で、かつ均一化されている。
【００３２】
各トランジスタにおいて、第１の絶縁膜１７の開口部のほぼ中央付近のエピタキシャルベース層１８Ａまたは１８Ｂ上に、エミッタ不純物の拡散源となるエミッタソース領域２１Ａまたは２１Ｂが形成されている。このエミッタソース領域２１Ａまたは２１Ｂの上面および側面にもシリサイド層２２が形成されているが、このシリサイド層２２が、とくにベース電極２５Ｂに電気的に接続されている他のシリサイド層２２と接触しないようにするために、第２の絶縁膜１９により絶縁分離されている。
【００３３】
エミッタソース領域２１Ａまたは２１Ｂは、その底部が第２の絶縁膜１９に形成されているエミッタ開口部を介して、下地のエピタキシャルベース領域１８Ａまたは１８Ｂと接触している。その接触面に、薄いＮ型のエミッタ領域２３が形成されている。このエミッタ領域２３はエミッタソース領域２１Ａまたは２１Ｂ内のＮ型不純物が熱拡散してできたものである。
各トランジスタにおいて、エミッタソース領域２１Ａまたは２１Ｂの上面のシリサイド層２２は、第３の絶縁膜２４に形成されたエミッタコンタクトを介して上層のエミッタ電極２５Ｃに電気的に接続されている。
【００３４】
つぎに、この半導体集積回路の製造方法を、図２（Ａ）〜図３（Ｂ）の各断面図を用いて説明する。なお、ここでは、拡散係数が大きい不純物としてヒ素（Ａｓ）、小さい不純物としてアンチモン（Ｓｂ）を用いる場合を例とした説明を行う。なお、ここに示される条件等は一例であり、これに限定されない。
【００３５】
まず、＜１００＞面を主面とするＰ型のシリコンウエハからなる半導体基板１０を用意し、その高周波トランジスタ形成領域１０Ａに、ヒ素（Ａｓ）をイオン注入する。このイオン注入では、半導体基板１０を洗浄後、その主面に、高周波トランジスタ形成領域１０Ａを広く開口する不図示のレジスト（および絶縁膜）を、リソグラフィ技術を用いて形成し、これをマスクとして、たとえばヒ素イオン（Ａｓ＋）を注入する。このときのイオン注入条件としては、エネルギーが４０〜１００ｋｅＶ、ドーズが１×１０１４〜１×１０１６／ｃｍ２である。これにより図２（Ａ）に示すように、高周波トランジスタ形成領域１０Ａに、第１の埋め込み層となるヒ素の導入層１１Ａが形成される。
【００３６】
レジストを除去し、基板洗浄後に不図示の絶縁膜（固相拡散のマスク層）を形成し、高耐圧トランジスタ形成領域１０Ｂを広く開口するレジストを形成する。このレジストをマスクとしたエッチングにより当該マスク層に開口部を形成する。レジストを除去後に、このマスク層上に固相拡散源としての酸化アンチモンＳｂ２Ｏ３を形成する。この状態で１１００℃程度の加熱処理を行う。これによりマスク層の開口部により規定される半導体基板１０の一部にアンチモン（Ｓｂ）が熱拡散し、図２（Ａ）に示すように、高耐圧トランジスタ形成領域１０Ｂに、第２の埋め込み層となるアンチモンの導入層１２Ａが形成される。その後、固相拡散の拡散源およびマスク層を除去する。
【００３７】
図２（Ｂ）に示す構造にするために、まず、必要に応じて、表面をライトエッチングして洗浄面を表出させた後、たとえば比抵抗が１〜５Ω・ｃｍ、厚さが０．５〜１．５μｍのＮ型のエピタキシャル成長層１３を形成する。
この時、ヒ素の導入層１１Ａ（図２（Ａ）参照）内のヒ素（Ａｓ）が、半導体基板１０内とエピタキシャル成長層１３内のそれぞれで厚さ方向と横方向に熱拡散し、活性化される。同時に、アンチモンの導入層１２Ａ（図２（Ａ）参照）内のアンチモン（Ｓｂ）が、半導体基板１０内とエピタキシャル成長層１３内のそれぞれで厚さ方向と横方向に熱拡散する。
これにより、図２（Ｂ）に示すように、高周波トランジスタ形成領域１０Ａにおいてはヒ素の熱拡散により第１の埋め込み層１１が形成され、高耐圧トランジスタ形成領域１０Ｂにおいてはアンチモンの熱拡散により第２の埋め込み層１２が形成される。
【００３８】
ヒ素（Ａｓ）の拡散係数が、アンチモン（Ｓｂ）のそれより大きいことから、とくにエピタキシャル成長層１３内の厚さ方向の拡散距離に違いが生じる。その結果、第１の埋め込み層１１のエピタキシャル成長層１３内の厚さ方向の距離Ｄａ０は、第２の埋め込み層１２のエピタキシャル成長層１３内の厚さ方向の距離Ｄｂ０より大きくなる。この結果をエピタキシャル成長層１３の残り厚で比べると、エピタキシャル成長層１３の表面から第１の埋め込み層１１までの距離Ｄａ１は、エピタキシャル成長層１３の表面から第２の埋め込み層１２までの距離Ｄｂ１より小さくなる。
【００３９】
つぎに、とくに図示していないが、エピタキシャル成長層１３の表面を５０ｎｍほど熱酸化してパッド酸化膜を形成し、続いてＣＶＤ法により窒化シリコン（Ｓｉ３Ｎ４）からなる酸化阻止膜を１００ｎｍほど形成する。このパッド酸化膜と酸化阻止膜に、高周波トランジスタ形成領域１０Ａと高耐圧トランジスタ形成領域１０Ｂのアクティブ領域を保護するレジストを形成する。このレジストの開口部（アクティブ領域以外の部分）で酸化阻止膜とパッド酸化膜をドライエッチングにより除去し、レジストを剥離した後、たとえば１０００〜１０５０℃の水蒸気酸化を行う。これにより、図２（Ｂ）に示すように、アクティブ領域周囲に、厚さ３００〜８００ｎｍのフィールド絶縁膜１４が形成される。
【００４０】
酸化阻止膜とパッド酸化膜を除去した後、高周波トランジスタ形成領域１０Ａと高耐圧トランジスタ形成領域１０Ｂの境界を含む各トランジスタ間で、フィールド絶縁膜１４部分を開口するレジストを形成する。このレジストをマスクとしたホウ素イオン（Ｂ＋）の注入を、たとえばエネルギーが１００〜７２０ｋｅＶ、ドーズが１×１０１２〜５×１０１３／ｃｍ２の範囲の条件で複数回行う。
また、レジストを除去後、コレクタ取り出し部のフィールド絶縁膜間を開口する新たなレジストを形成する。このレジストをマスクとしたリンイオン注入を、たとえばエネルギーが１５０〜７２０ｋｅＶ、ドーズが１×１０１３〜５×１０１５／ｃｍ２の範囲の条件で複数回行う。
レジストを除去後、活性化アニールを行うと、図２（Ｂ）に示すように、素子分離用のＰ型不純物領域１５によってエピタキシャル成長層２３が、高周波トランジスタ用のＮ−型コレクタ領域１３Ａと高耐圧トランジスタ用のＮ−型コレクタ領域１３Ｂとに電気的に分離される。また、第１または第２の埋め込み層１１，１２に接続する基板内プラグ領域（いわゆるプラグ・イン）１６が、高周波トランジスタ形成領域１０Ａと高耐圧トランジスタ形成領域１０Ｂのそれぞれに形成される。
【００４１】
図２（Ｃ）に示す構造にするために、まず、第１の絶縁膜１７を形成する。第１の絶縁膜１７の形成では、たとえば８００〜９００℃の熱酸化により厚さ７〜１０ｎｍの酸化膜を形成した後、ＣＶＤ法にて１００〜２００ｎｍの酸化シリコン（ＳｉＯ２）膜を形成する。熱酸化を行うのは、第１の絶縁膜１７とシリコン界面とを品質を高くしてリーク電流を低減すること、さらには、当該半導体集積回路がロジック用ＭＯＳトランジスタを混載する場合、そのＭＯＳゲート酸化膜の形成を、この熱酸化により同時形成できるためである。
続いて、第１の絶縁膜１７上に、トランジスタ活性領域を開口するレジストを形成する。このレジストをマスクとしたエッチングにより、第１の絶縁膜１７に、図２（Ｃ）に示す開口部１７Ａと１７Ｂを形成する。第１の絶縁膜１７の開口部１７Ａと１７Ｂを中心とした領域に、次工程においてエピタキシャルなベース層が形成される。なお、以下では、エピタキシャルでない部分を含めてエピタキシャル成長によるベース層全体を「エピタキシャルベース層」と称している。
【００４２】
レジストを除去し、開口部１７Ａと１７Ｂによるシリコンの露出面を洗浄した後、エピタキシャルベース層１８を形成する。このエピタキシャルベース層は、たとえば、ホウ素（Ｂ）を成長中にドーピングするシリコン層、ＳｉＧｅ層あるいはＳｉＧｅＣ層である。シリコン層の場合、開口部１７Ａと１７Ｂにより露出したシリコン結晶上では単結晶シリコンが成長し、第１の絶縁膜１７では多結晶または非晶質のシリコンが成長する。同様に、ＳｉＧｅ層やＳｉＧｅＣ層の場合においても、開口部１７Ａと１７Ｂにより露出したシリコン結晶上では結晶性が良い部分が成長する。
その後、これら結晶性がよい部分を中心にエピタキシャルベース層１８の領域を保護したレジストを形成し、これをマスクとしたドライエッチングにより、エピタキシャルベース層１８をトランジスタごとに分離する。これにより図２（Ｃ）に示すように、高周波トランジスタ用のエピタキシャルベース層１３Ａと、高耐圧トランジスタ用のエピタキシャルベース層１３Ｂが同時形成される。
【００４３】
図３（Ａ）に示す構造にするために、まず、エミッタとベースの分離用の第２の絶縁膜１９として、ＳｉＯ２膜をＣＶＤ法にて１００〜２００ｎｍほど形成する。
【００４４】
つぎに、第２の絶縁膜１９を別々のレジストをマスクとした２回のドライエッチングによりパターニングする。これは、その途中で、高周波トランジスタ側のみＳＩＣ領域の形成を自己整合的に行うためである。
そのときの手順は任意であるが、一例を挙げると、最初に、高耐圧トランジスタのエミッタ領域を開口するレジストを形成する。このレジストをマスクとしたドライエッチングにより、図３（Ａ）に示すように、エミッタ開口部１９Ｂを第２の絶縁膜１９に設ける。レジストを除去後、高周波トランジスタのエミッタ領域を開口するレジストを新たに形成し、これをマスクとしたドライエッチングにより、図３（Ａ）に示すエミッタ開口部１９Ａを第２の絶縁膜１９に設ける。
【００４５】
引き続いて、この状態で、ＳＩＣ領域形成のためのイオン注入を行う。このときのイオン注入では、たとえばリンイオン（Ｐ＋）を、エネルギー６０〜１５０ｋｅＶ、ドーズ１×１０１２〜１×１０１４／ｃｍ２の条件で注入する。これにより、高周波トランジスタ側の第２の絶縁膜１９のエミッタ開口部１９Ａと自己整合的に、ＳＩＣ領域２０がＮ−型コレクタ領域１３Ａ内に形成される。
【００４６】
レジストを除去後、ポリシリコン膜をＣＶＤ法により１００〜１５０ｎｍ程度堆積し、その上にレジストを形成する。ここで、ポリシリコン膜はヒ素（Ａｓ）やリン（Ｐ）を堆積中あるいは堆積後にドープしたものである。また、このときのレジストは、エミッタ開口部１９Ａあるいは１９Ｂより一回り大きなエミッタソース層の形成部を保護するパターンを有する。このレジストをマスクとしたドライエッチングによりポリシリコン膜をエッチングする。このポリシリコン膜のパターンニングによって、図３（Ａ）に示すように、エミッタ領域の不純物拡散ソース源としてのエミッタソース層２１Ａと２１Ｂが形成される。その後、レジストを除去する。
【００４７】
つぎに、各エピタキシャルベース層１８Ａと１８Ｂに対し、そのベース電極取り出し部を含むシリサイド形成領域を開口するパターンのレジストを形成する。このレジストをマスクとしたドライエッチングを行うと、図３（Ａ）に示すように、高周波トランジスタ側と高耐圧トランジスタ側の双方で、シリサイド形成領域の開口部１９Ｃが第２の絶縁膜１９に形成される。その後、レジストを除去する。
【００４８】
図３（Ｂ）に示す構造にするために、まず、金属膜、たとえばコバルト膜を形成した後、熱処理を行う。この熱処理により、エピタキシャルベース層１８Ａまたは１８Ｂに接した金属膜部分、エミッタソース層２１Ａまたは２１Ｂに接した金属膜部分がシリサイド化される。この状態で薬液処理を行うと、シリサイド化されていない第２の絶縁膜１９に接した金属膜部分が除去される。これにより、シリサイド層２２が、エピタキシャルベース層１８Ａおよび１８Ｂ、ならびに、エミッタソース層２１Ａまたは２１Ｂの表面に自己整合的に形成される。
なお、このときの熱処理によって、エミッタソース層２１Ａまたは２１Ｂ内のＮ型不純物がエピタキシャルベース層１８Ａまたは１８Ｂとの接触部分に熱拡散し、図３（Ｂ）に示すように、極めて薄いＮ型のエミッタ領域２３が、高周波トランジスタと高耐圧トランジスタのそれぞれに形成される。
【００４９】
つぎに、厚い第２の絶縁膜２４を堆積し、レジストパターンを用いた異方性ドライエッチングによりコンタクトホールを第２の絶縁膜２４に形成し、ベース、エミッタ、コレクタの各電極取り出し部を開口させる。
必要ならプラグを形成した後、第２の絶縁膜２４上にベース、エミッタ、コレクタの各電極取り出し部にそれぞれ接続するベース電極２５Ｂ、エミッタ電極２５Ｅ、コレクタ電極２５Ｃを形成する。これらの電極材料としては、バリアメタルとＡｌ−Ｃｕとバリアメタルの３層導電膜を用いることができる。
その後、不図示のオーバーコート膜を形成し、パッド電極の窓開け等を行うと、図３（Ｂ）に示す半導体集積回路が完成する。
【００５０】
つぎに、本実施の形態に係る半導体集積回路の構造および製造方法の利点を説明する。ここでは、本発明を適用していない比較例を簡単に説明し、それとの比較において本実施の形態に係る利点を説明する。
【００５１】
図４は、比較例の構造を示す概略断面図である。この図４において、図１と共通する構成は同一符号を付して説明を省略する。
図４に示す半導体集積回路が図１と異なる点の一つは、高周波トランジスタ側のコレクタ領域を構成する埋め込み層１１Ａと、低周波トランジスタ側のコレクタ領域を構成する埋め込み層１２Ａとが、図２（Ａ）に対応する工程において、同じＮ型の不純物、たとえばアンチモン（Ｓｂ）を用いて一括して形成されていることである。そのため、埋め込み層１１Ａと１２Ａの基板深さ方向の厚さ、Ｎ−型コレクタ領域１３Ａと１３Ｂの残り厚が、高周波トランジスタと高耐圧トランジスタで同じとなっている。
【００５２】
また、他の異なる点は、高周波トランジスタ側で２つのＳＩＣ領域、すなわち下層側のＳＩＣ−１領域３０Ａと上層側のＳＩＣ−２領域３１が設けられているのに対して、高耐圧トランジスタ側では一つのＳＩＣ−１領域３０Ｂのみ設けられている点である。このうち上層側のＳＩＣ−２領域３１は、図１におけるＳＩＣ領域２０に対応するものであり、その形成時のイオン注入のエネルギーを余り高くしたくないために、下層側に連結のためのＳＩＣ−１領域３０Ａを設けている。なお、ＳＩＣ−１領域３０Ａは、第１の絶縁膜１７の開口部１７Ａを通して自己整合的に形成されるため、高耐圧トランジスタ側にも、第１の絶縁膜１７の開口部１７Ｂを通してＳＩＣ−１領域３０Ｂが必然的に形成されてしまう。
【００５３】
なお、高耐圧トランジスタ側のＳＩＣ−１領域３０Ｂは、エミッタとコレクタ間耐圧、たとえばベース開放時のエミッタとコレクタ間のブレークダウン電圧（ＢＶＣＥＯ）を低下させる要因となる。この耐圧低下を防止するため、このＳＩＣ−１領域３０Ｂを高耐圧トランジスタ側に形成されないようにすることも可能である。ただし、プロセスが複雑となり、それ以上に問題なのは、その作り分け時に高耐圧トランジスタ側のＳｉＧｅ層等からなるエピタキシャルベース層１８Ａの結晶成長が始まる下地の面がレジスト等の有機物に汚染されてしまうことである。このような汚染が生じると、ＳｉＧｅ層の成長が妨げられることから、ＳＩＣ−１領域３０Ｂを高耐圧トランジスタ側に形成されないようにすることは困難である。
【００５４】
また、高周波トランジスタにおいてエミッタ開口時にＳＩＣ−１領域３０Ａと、ＳＩＣ−２領域３１を形成する方法も考えられるが、この場合、２回のイオン注入ダメージがエピタキシャルベース層１８Ａに蓄積されるため、高周波特性が低下するという問題がある。
【００５５】
したがって、必然的に比較例の構造が採用されることになるが、この構造はプロセスが複雑な割には、高周波特性と高耐圧特性のトレードオフも余り改善されない。
【００５６】
これに対し、図１に示す本実施の形態に係る構造においては、以下の利点がある。
第１に、前述した第１および第２の埋め込み層１１，１２内の不純物の拡散係数の違いにより、高周波トランジスタ側のＮ−型コレクタ領域１３Ａの残り厚が、高耐圧トランジスタ側のＮ−型コレクタ領域１３Ｂの残り厚より小さくなっている。
その結果として、高耐圧トランジスタ側では必要なエミッタとコレクタ間耐圧が確保しながら、高周波トランジスタ側のコレクタ直列抵抗、コレクタ寄生容量などを低減し高周波特性の改善されている。
【００５７】
第２に、Ｎ−型コレクタ領域１３Ａの残り厚が従来に比べ薄いことから、ＳＩＣ領域２０形成時のイオン注入エネルギーを小さくでき、その結果、エミッタ領域２３や、その直下のエピタキシャルベース層１８Ａ（真性ベース領域）にダメージが導入されにくく、この点でＤＣや高周波の特性改善が図られている。
【００５８】
第３に、このような高耐圧トランジスタ側の要求特性と、高周波トランジスタ側の要求特性を、第１および第２の埋め込み層１１，１２における不純物の種類（拡散係数差）、さらには不純物導入時の条件等によって任意に変更可能である。したがって、２つの相反する要求特性を、両者とも満足できるレベルにする設計の自由度が高く、マージン設計が容易であり、その結果として歩留まりも向上する。また、さらなる特性改善の余地も生じる。
【００５９】
このような利益が得られる構造を製造する方法においては、図４に示す比較例の構造を製造する方法と比較すると、図２（Ａ）に示す２種類のＮ型不純物を別々に導入する工程において、フォトマスクが１枚追加となる。ただし、イオン注入工程の増減はない。つまり、本実施の形態では、図２（Ａ）に示す２種類のＮ型不純物を別々に導入する工程においてはイオン注入が一回多くなるが、図４に示すＳＩＣ−１領域３０Ａと３０Ｂを形成する際のイオン注入は不要であり、イオン注入工程数は同じである。
よって、フォトマスク１枚の追加であり、これによるコスト増は全体の製造コストから比較すると極めて小さい。
【００６０】
［第２の実施の形態］
本実施の形態は、高耐圧トランジスタとして横型バイポーラトランジスタを有する場合に関する。
図５に、高耐圧トランジスタ側の概略断面図を示す。この図５においても、図１と同一目的で材料まで同じなものは同一符号を付して説明を省略する。
横型のＰＮＰバイポーラトランジスタは、エピタキシャル成長層１３からなるＮ−型領域がベース領域の一部であり、またＮ＋型の埋め込み層１２がベース領域の一部を構成し、その一端に接続する基板内プラグ領域１６がベース電極２５Ｂと接続されている点が、縦型の場合と大きく異なる。
また、エピタキシャル成長層からなるＮ−型コレクタ領域１３Ｂの表面領域に、Ｐ＋型エミッタ領域４０Ｅを中央に、所定間隔を置いて、２つのＰ＋型コレクタ領域４０Ｃ１と４０Ｃ２が配置されている点が縦型と異なる。
【００６１】
Ｐ＋型エミッタ領域４０Ｅ、２つのＰ＋型コレクタ領域４０Ｃ１と４０Ｃ２の各々は、第１の絶縁膜１７の３つ開口部に対し、ＳｉＧｅ層等ならなるエピタキシャル層（ここでは、ＳｉＧｅエピ層という）１８Ｅ，１８Ｃ１および１８Ｃ２がそれぞれ形成されている。各ＳｉＧｅエピ層の開口した上面、基板内プラグ領域１６の開口面にシリサイド層２２が形成され、各シリサイド層２２が、対応する上層のエミッタ電極２５Ｅ、コレクタ電極２５Ｃ１または２５Ｃ２、あるいはベース電極２５Ｂに接続されている。
【００６２】
製造工程は、縦型バイポーラトランジスタと共通の工程で作成可能である。
【００６３】
横型バイポーラトランジスタは理想的には、Ｎ−型エピタキシャル成長層１３からなる領域１３Ｂの表面部分だけで特性が決まるはずであるが、実際にはコレクタ電流がベース（第２の埋め込み層１２）で再結合する。このため、エミッタ（コレクタ）とベース（第２の埋め込み層１２）の距離が小さいと、電流増幅率が小さくなってしまう。
【００６４】
しかし、本実施の形態によれば、拡散係数の小さい不純物、たとえばアンチモン（Ｓｂ）で形成した第２の埋め込み層１２をベースとしているため、エミッタ（コレクタ）とベースとの距離が大きくなり、耐圧特性の向上が図られている。
【００６５】
なお、第１および第２の実施の形態において、バイポーラトランジスタ単独で集積回路が成り立っているわけではなく、容量や抵抗、ＭＯＳトランジスタ等が混載された半導体集積回路にも適用可能である。
また、第１および第２の実施の形態ではコレクタ、エミッタおよびはベースの各電極取り出し部にシリサイド層２２を形成しているが、シリサイド層２２形成の有無は発明の効果とは直関係ないものであり、これに限定されるものでもない。
【００６６】
以上の第１および第２の実施の形態の集積回路を内部に実装した電子機器としては、たとえば、ＷＬＡＮ等の無線通信、携帯電話等において、フロントエンドや中間周波数帯域の増幅器に高周波バイポーラトランジスタを用い、その他の取り扱う周波数帯域が比較的低い回路部分に高耐圧トランジスタを用いるものがある。とくに高い耐圧が必要な回路としては、パワーアンプや、出力回路、モータ等の駆動制御回路等がある。
また、他の電子機器の例としては、デジタルテレビ受信機能を携帯機器に内蔵したものがあり、そのチューナ部において、ＧＨｚ帯まで周波数をアップコンバートした後の信号処理に高周波トランジスタを用い、表示パネルの駆動信号を生成する駆動制御回路、その他の出力回路に、比較的高い耐圧の高耐圧トランジスタを用いるものがある。
【００６７】
いずれにしても、本実施例に係る電子機器では、高周波トランジスタと高耐圧トランジスタが一つの半導体集積回路に形成され、さらに必要に応じて、他のＭＯＳトランジスタ回路等が集積化されたシステムＬＳＩが、電子機器のプリント基板に実装されて用いられる。
このとき第１または第２の実施形態に係る半導体集積回路を実装することによって、要求性能を低コストで満たす電子機器を提供することができるようになる。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施の形態に係る半導体集積回路の概略的な断面図である。
【図２】第１の実施の形態に係る半導体集積回路の製造途中の断面図である。
【図３】図２に続く、半導体集積回路の製造途中の断面図である。
【図４】第１の実施の形態の比較例の構造を示す概略断面図である。
【図５】本発明の第２の実施の形態に係る半導体集積回路において高耐圧トランジスタ部の概略断面図である。
【符号の説明】
【００６９】
１…半導体集積回路、１０…半導体基板、１１…第１の埋め込み層、１２…第２の埋め込み層、１３…エピタキシャル成長層、１６…基板内プラグ領域、１８，１８Ａ，１８Ｂ等…エピタキシャルベース層、２０…ＳＩＣ領域、２３…コレクタ領域、３０Ａ，３０Ｂ…ＳＩＣ−１領域、３１…ＳＩＣ−２領域、４０Ｃ１，４０Ｃ２…コレクタ領域、４０Ｅ…エミッタ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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