【手続補正書】
【提出日】平成18年12月14日(2006.12.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
試験中回路を試験する方法であって、
複数のＳ個の試験応答値を備える１組の試験応答値を、前記試験中回路から提供するステップと、
ＶがＳより大きいとして、前記Ｓ個の試験応答値を、複数のＶ個の拡張試験値に拡張するステップと、
前記Ｖ個の拡張試験値の少なくともいくつかから、Ｔ個の１次中間値を生成するステップと、
前記Ｔ個の１次中間値の少なくとも一部を以前に記憶された中間値と組み合わせることによって、Ｕ個の２次中間値を生成するステップと、
１つまたは複数のクロックサイクルの間、前記Ｕ個の２次中間値の少なくとも１つを記憶するステップと、
２つ以上のクロックサイクルの観測期間中に、前記Ｕ個の２次中間値によって少なくとも部分的に決定されるＢ個の出力値を出力するステップであって、前記観測期間の前記Ｂ個の出力値が、前記試験応答値の組に存在する１、２、および奇数のエラーを表す、ステップと、
を備える方法。
【請求項２】
請求項１に記載の方法であって、前記Ｓ個の試験応答値を拡張するステップは、ゲートの多項式組合せにより、前記Ｓ個の試験応答値をファンアウトするステップを備え、ゲートの前記多項式組合せは、前記Ｓ個の試験応答値から前記Ｔ個の１次中間値を生成するための非マスキングパターンを提供するように選択される、方法。
【請求項３】
請求項１に記載の方法であって、前記Ｂ個の出力値から前記試験中回路における故障を診断するステップを備える方法。
【請求項４】
請求項１に記載の方法であって、ＢはＳより小さい、方法。
【請求項５】
請求項４に記載の方法であって、Ｂは、Ｓの１００分の１である、方法。
【請求項６】
請求項１に記載の方法であって、前記Ｓ個の試験応答値を拡張するステップ、前記Ｔ個の１次中間値を生成するステップ、前記Ｕ個の２次中間値を生成するステップ、および前記観測期間中に前記Ｂ個の出力値を出力するステップは、無フィードバック論理で実施される、方法。
【請求項７】
請求項１に記載の方法であって、試験応答値の前記組は、単一クロックサイクル中に、デジタル試験中回路における走査チェーンからクロックアウトされた試験応答値に対応する、方法。
【請求項８】
請求項１に記載の方法を実施するように構成されるコンパクタを備える集積回路。
【請求項９】
コンピュータシステムに、請求項１に記載の方法を実施するように構成されるコンパクタを設計させるコンピュータ実行可能命令を記憶するコンピュータ可読媒体。
【請求項１０】
請求項１に記載の方法を実施するように構成されるコンパクタの設計情報を含む設計データベースを記憶するコンピュータ可読媒体。
【請求項１１】
集積回路の試験応答を圧縮する方法であって、
走査チェーンの複数の走査セルの１つからの試験値を、前記走査チェーンのアンロード期間中に入力するステップと、
論理により前記試験値によって少なくとも部分的に決定される少なくとも２つの中間値を生成するステップと、
前記中間値の少なくとも一部を複数のメモリ要素にロードするステップと、
前記中間値によって少なくとも部分的に決定される１組の少なくとも２つの出力値を生成するステップであって、少なくとも２つの出力値の前記組は、前記中間値によって少なくとも部分的に決定されるすべての出力値を備える、ステップと、
観測期間にわたって少なくとも２つの出力値の前記組を出力するステップであって、前記観測期間は、少なくとも２つのクロックサイクルを備え、かつ前記アンロード期間が終了する前に終了する、ステップと、
を備える方法。
【請求項１２】
請求項１１に記載の方法であって、
前記試験値が、出力値の前記組を分析することによって予測される試験値であるかを決定するステップを、
さらに備える方法。
【請求項１３】
請求項１１に記載の方法であって、
出力値の前記組に基づいて、前記集積回路においてエラー源を特定するステップを、
さらに備える方法。
【請求項１４】
請求項１１に記載の方法であって、未知の試験値は、前記観測期間に関連する時間中に前記論理に入力され、出力値の前記組は、前記未知の試験値によって少なくとも部分的に影響されない、方法。
【請求項１５】
請求項１１に記載の方法であって、少なくとも２つの出力値の前記組は、異なるそれぞれのメモリ要素から同時に出力される少なくとも２つの出力値を備える、方法。
【請求項１６】
請求項１１に記載の方法であって、前記メモリ要素の少なくとも２つは、無フィードバック論理により接続される、方法。
【請求項１７】
請求項１１に記載の方法であって、前記複数のメモリ要素は、１つまたは複数のレジスタを少なくとも部分的に備える、方法。
【請求項１８】
請求項１１に記載の方法であって、前記少なくとも２つの出力値を生成するステップが、前記メモリ要素を経て前記中間値の少なくともいくつかを連続的にシフトさせるステップを備える、方法。
【請求項１９】
請求項１１に記載の方法であって、前記観測期間は、前記アンロード期間の２分の１より短い、方法。
【請求項２０】
請求項１１に記載の方法であって、前記観測期間は、前記アンロード期間の１００分の１より短い、方法。
【請求項２１】
請求項１１に記載のステップを複数の前記試験値についてを反復するステップを備える、集積回路を試験する方法。
【請求項２２】
請求項１１に記載のステップが、複数の異なる試験値について同時に実施されるステップを備える、集積回路を試験する方法であって、前記論理は、１、２、または奇数のエラーマスキングを排除するように構成される、集積回路を試験する方法。
【請求項２３】
請求項１１に記載の方法を実施するように構成されるコンパクタを備える集積回路。
【請求項２４】
コンピュータシステムに、請求項１１に記載の方法を実施するように構成されるコンパクタを設計させるコンピュータ実行可能命令を記憶するコンピュータ可読媒体。
【請求項２５】
請求項１１に記載の方法を実施するように構成されるコンパクタの設計情報を含む設計データベースを記憶するコンピュータ可読媒体。
【請求項２６】
集積回路の試験応答を圧縮する方法であって、該方法は、
試験値を、組合せ論理を備えるネットワークに入力するステップであって、前記試験値は、アンロード期間中に走査チェーンの複数の走査セルの１つから入力される、ステップと、
前記試験値を、前記ネットワークの少なくとも２つのファンアウトにより拡張させるステップと、
前記拡張試験値から２つ以上の中間値を生成するステップと、
前記中間値を複数のメモリ要素にロードするステップと、
少なくとも２つのクロックサイクルの観測期間にわたって、前記複数のメモリ要素から２つ以上の出力値を出力するステップと、
を備え、
前記出力値は、前記中間値および前記試験値によって少なくとも部分的に決定され、出力値の数は、前記ファンアウトの数に等しい、方法。
【請求項２７】
請求項２６に記載の方法であって、前記ファンアウトは、有効なファンアウトである、方法。
【請求項２８】
請求項２６に記載の方法であって、前記ファンアウトの数は、奇数である、方法。
【請求項２９】
請求項２８に記載の方法であって、前記ファンアウトの数は、３、５、または７である、方法。
【請求項３０】
請求項２６に記載の方法であって、前記観測期間は、前記アンロード期間が終了する前に終了する、方法。
【請求項３１】
請求項２６に記載の方法を実施するように構成されるコンパクタを備える集積回路。
【請求項３２】
コンピュータシステムに、請求項２６に記載の方法を実施するように構成されるコンパクタを設計させるコンピュータ実行可能命令を記憶するコンピュータ可読媒体。
【請求項３３】
請求項２６に記載の方法を実施するように構成されるコンパクタの設計情報を含む設計データベースを記憶するコンピュータ可読媒体。
【請求項３４】
集積回路を試験する方法であって、
試験中回路の走査チェーンにおいて、試験パターンに応答する回路に関連する複数の試験値を捕獲するステップと、
前記試験値を前記走査チェーンからコンパクタにクロックするステップと、
前記コンパクタにおいて２つ以上の出力値の複数の組を生成するステップであって、各組が、それぞれの試験値によって少なくとも部分的に決定される前記コンパクタにおいて生成されるすべての値を備える、ステップと、
前記走査チェーンにおいて捕獲された前記試験値のすべてが、前記コンパクタにクロックされる前に、少なくとも２つのクロックサイクルにわたって、前記コンパクタから前記組の少なくとも１つを、出力するステップと、
を備える方法。
【請求項３５】
請求項３４に記載の方法であって、２つ以上の出力値の前記複数の組を生成するステップは、
論理により中間値を生成するステップと、
前記中間値を複数のメモリ要素にロードするステップと、
を備える、方法。
【請求項３６】
請求項３５に記載の方法であって、前記複数のメモリ要素は、無フィードバック論理によって少なくとも部分的に結合される、方法。
【請求項３７】
請求項３４に記載の方法であって、
前記出力値に基づいて、前記走査チェーンにおいてエラー源を特定するステップを、
さらに備える方法。
【請求項３８】
請求項３４に記載の方法であって、
２つ以上の出力値の前記組を使用して、前記試験値において故障を診断するステップを、
さらに備える方法。
【請求項３９】
請求項３４に記載の方法を実施するように構成されるコンパクタを備える集積回路。
【請求項４０】
コンピュータシステムに、請求項３４に記載の方法を実施するように構成されるコンパクタを設計させるコンピュータ実行可能命令を記憶するコンピュータ可読媒体。
【請求項４１】
請求項３４に記載の方法を実施するように構成されるコンパクタの設計情報を含む設計データベースを記憶するコンピュータ可読媒体。
【請求項４２】
試験中回路の試験応答を圧縮する方法であって、
試験応答の第１部分および前記試験応答の第２部分を、組合せ論理を備えるネットワークに注入するステップと、
前記ネットワークにおいて、第１組の２つ以上の１次中間値を第１組のネットワーク出力に論理的に生成するステップであって、前記第１組の１次中間値は、前記試験応答の前記第１部分によって少なくとも部分的に決定される、ステップと、
前記ネットワークにおいて、第２組の２つ以上の１次中間値をネットワーク出力の第２組に論理的に生成するステップであって、前記第２組の１次中間値は、前記試験応答の前記第２部分によって少なくとも部分的に決定され、前記第２組のネットワーク出力は、前記第１組のネットワーク出力と互いに排他的である少なくとも１つのネットワーク出力を有する、ステップと、
第１組の２次中間値を生成するために、前記第１組の１次中間値を以前に記憶された値の第１組と少なくとも部分的に組み合わせるステップと、
第２組の２次中間値を生成するために、前記第２組の１次中間値を以前に記憶された値の第２組と少なくとも部分的に組み合わせるステップと、
前記第１組の２次中間値を、前記第１組のネットワーク出力に結合された第１組のメモリ要素にロードするステップと、
前記第２組の２次中間値を、前記第２組のネットワーク出力に結合された第２組のメモリ要素であって、前記第１組のメモリ要素に対してシフトされていないメモリ要素の組を備える第２組のメモリ要素に、ロードするステップと、
を備える方法。
【請求項４３】
請求項４２に記載の方法であって、
前記試験応答の前記第１部分は、第１試験値であり、前記試験応答の前記第２部分は、第２試験値であり、該方法は、
前記第１試験値に関連付けられる第１組の出力値および前記第２試験値に関連付けられる第２組の出力値を生成するために、前記メモリ要素をクロックするステップを、
さらに備え、
前記第２組の出力値は、前記第１組の出力値から常に区別可能である、方法。
【請求項４４】
請求項４３に記載の方法であって、前記第１組の出力値は、第１観測期間中に、前記メモリ要素からクロックアウトされ、前記第２組の出力値は、第２観測期間中に、前記メモリ要素からクロックアウトされ、前記第１観測期間は、前記第２観測期間とは異なる時間に終了する、方法。
【請求項４５】
請求項４３に記載の方法であって、前記第１組の出力値は、第１観測期間中に、前記メモリ要素からクロックアウトされ、前記第２組の出力値は、第２観測期間中に、前記メモリ要素からクロックアウトされ、前記第１観測期間は、前記第２観測期間の前に開始され、かつ前記第２観測期間の後に終了する、方法。
【請求項４６】
請求項４３に記載の方法であって、前記第１試験値および前記第２試験値は、エラー値である、方法。
【請求項４７】
請求項４３に記載の方法であって、前記第１試験値および前記第２試験値の一方は、未知の値である、方法。
【請求項４８】
請求項４２に記載の方法であって、前記メモリ要素の少なくともいくつかは、無フィードバック論理により直列に接続される、方法。
【請求項４９】
請求項４２の前記方法を実施するように構成されるコンパクタを備える集積回路。
【請求項５０】
コンピュータシステムに、請求項４２に記載の方法を実施するように構成されるコンパクタを設計させるコンピュータ実行可能命令を記憶するコンピュータ読取り可能媒体。
【請求項５１】
請求項４２に記載の方法を実施するように構成されるコンパクタの設計情報を含む設計データベースを記憶するコンピュータ読取り可能媒体。
【請求項５２】
集積回路の試験応答を圧縮する装置であって、該装置は、
複数のメモリ要素と、
組合せ論理を備える注入装置ネットワークであって、注入装置ネットワーク出力および注入装置ネットワーク入力を有する注入装置ネットワークと、
を備え、
各注入装置ネットワーク出力は、前記メモリ要素のそれぞれの１つに結合され、
各注入装置ネットワーク入力は、それぞれの注入装置多項式に従って、２つ以上の注入装置ネットワーク出力に論理的に結合され、前記それぞれの注入装置多項式は、前記メモリ要素における１、２、および奇数のエラーマスキングを防止するように選択される、装置。
【請求項５３】
請求項５２に記載の装置であって、前記メモリ要素の２つ以上は、無フィードバック論理により直列にさらに結合される、装置。
【請求項５４】
請求項５３に記載の装置であって、前記無フィードバック論理は、前記２つ以上のメモリ要素からの直列シフト値を、前記注入装置ネットワーク出力からのそれぞれの値と組み合わせる、装置。
【請求項５５】
請求項５２に記載の装置であって、前記２つ以上のメモリ要素は、単一クロックサイクルにおいて注入された試験値に関連付けられる一連の出力値を出力し、前記一連の出力値は、クロックサイクルの固定期間にわたって出力される、装置。
【請求項５６】
請求項５２に記載の装置であって、前記複数のメモリ要素は、少なくとも１つのフィードバックループを含む論理により互いに直列に接続される、装置。
【請求項５７】
請求項５２に記載の装置であって、前記複数のメモリ要素は、複数入力シグネチャレジスタ（ＭＩＳＲ）を形成する、装置。
【請求項５８】
請求項５７に記載の装置であって、前記注入装置ネットワークは、前記ＭＩＳＲにおいてＭＩＳＲの消去を防止する、装置。
【請求項５９】
請求項５２に記載の装置であって、
前記注入装置ネットワーク入力と走査チェーン出力との間に結合されたバイパスネットワークを、
さらに備える装置。
【請求項６０】
請求項５２に記載の装置であって、該装置は、
前記注入装置ネットワーク入力と走査チェーン出力との間に結合された選択装置回路を、
さらに備え、
前記選択装置回路は、前記走査チェーン出力の１つまたは複数をマスクするように動作可能である、装置。
【請求項６１】
請求項５２に記載の装置であって、
少なくとも１つの走査チェーンと前記注入装置ネットワーク入力の２つ以上との間に結合された少なくとも１つの直列入力並列出力レジスタを、
さらに備える装置。
【請求項６２】
請求項５２に記載の装置であって、
前記注入装置ネットワーク入力の１つまたは複数に結合された複数の出力を有する少なくとも１つの走査チェーンを、
さらに備える装置。
【請求項６３】
請求項５２に記載の装置であって、
前記複数のメモリ要素から出力された出力値を診断する手段を、
さらに備える装置。
【請求項６４】
コンピュータシステムに、請求項５２に記載の装置を設計させるコンピュータ実行可能命令を記憶するコンピュータ可読媒体。
【請求項６５】
請求項５２に記載の装置の設計情報を含む設計データベースを記憶するコンピュータ可読媒体。
【請求項６６】
デジタル回路の試験応答を圧縮する装置であって、該装置は、
複数のメモリ要素と、
組合せ論理を備える注入装置ネットワークであって、注入装置ネットワーク出力および注入装置ネットワーク入力を有する注入装置ネットワークと、
を備え、
各注入装置ネットワーク出力は、前記メモリ要素のそれぞれの１つに結合され、
各注入装置ネットワーク入力は、それぞれの注入装置多項式に従って、２つ以上の注入装置ネットワーク出力に論理的に結合され、前記それぞれの注入装置多項式は、前記メモリ要素において未知の値のマスキングを防止するように選択される、装置。
【請求項６７】
請求項６６に記載の装置であって、前記それぞれの注入装置多項式はさらに、前記メモリ要素において、１、２、および奇数のエラーマスキングを防止するように構成される、装置。
【請求項６８】
請求項６６に記載の装置であって、
前記複数のメモリ要素から出力される出力値を診断する手段を、
さらに備える装置。
【請求項６９】
集積回路の試験応答を圧縮する装置であって、
走査チェーンの複数の走査セルの１つからの試験値を、前記走査チェーンのアンロード期間中に入力する手段と、
組合せ論理を備えるネットワークにおいて、前記試験値によって少なくとも部分的に決定される少なくとも２つの中間値を生成する手段と、
前記中間値の少なくとも一部を複数のメモリ要素にロードする手段と、
前記中間値によって少なくとも部分的に決定される１組の少なくとも２つの出力値を生成する手段であって、少なくとも２つの出力値の前記組は、前記中間値によって少なくとも部分的に決定されるすべての出力値を備える、手段と、
観測期間にわたって、少なくとも２つの出力値の前記組を出力する手段であって、前記観測期間は、少なくとも２つのクロックサイクルを備え、かつ前記アンロード期間が終了する前に終了する、手段と、
を備える装置。
【請求項７０】
試験中回路において走査チェーンによって捕獲される試験応答を圧縮するようにコンパクタを設計する方法であって、
前記試験中回路に関する設計データを入力するステップであって、前記設計データが、前記試験中回路における走査チェーン出力の数を備える、ステップと、
前記試験中回路の前記走査チェーン出力を前記コンパクタの複数のメモリ要素に接続する少なくとも２つの注入装置多項式を生成するステップであって、前記少なくとも２つの注入装置多項式は、前記複数のメモリ要素において、１、２、および奇数のエラーマスキングを防止するように構成され、前記複数のメモリ要素は、無フィードバックネットワークによって共に結合される、ステップと、
前記多項式の少なくとも１つを選択するステップと、
を備える方法。
【請求項７１】
請求項７０に記載の方法であって、前記少なくとも２つの注入装置多項式は、前記複数のメモリ要素において未知の試験値のマスキングを防止するようにさらに構成される、方法。
【請求項７２】
請求項７０に記載の方法であって、前記選択は、無作為に実施される、方法。
【請求項７３】
請求項７０に記載の方法であって、
選択された前記注入装置多項式のそれぞれの１つに従って、前記コンパクタの前記複数のメモリ要素の少なくとも２つに各走査チェーン出力を結合する注入装置ネットワークを生成するステップを、
さらに備える方法。
【請求項７４】
コンピュータシステムに請求項７０に記載の方法を実施させるコンピュータ実行可能命令を記憶するコンピュータ可読媒体。
【請求項７５】
試験中回路の走査チェーンによって提供される試験応答を圧縮するようにコンパクタを設計する方法であって、
前記走査チェーンの出力を前記コンパクタの複数のメモリ要素の組合せに結合するための非マスキングパターンを表す妥当多項式のリストを生成するステップと、
妥当多項式の前記リストから、前記多項式の１つを選択するステップと、
ＸＯＲ演算またはＸＮＯＲ演算を使用して、前記選択多項式を２つ以上の以前に選択された多項式と論理的に組み合わるステップであって、それにより、前記選択多項式をマスクする禁止多項式を決定するステップと、
妥当多項式の前記リストから、前記禁止多項式を除去するステップと、
を備える方法。
【請求項７６】
請求項７５に記載の方法であって、前記妥当多項式は、前記コンパクタにおける１、２、および奇数のエラーマスキングを防止する、方法。
【請求項７７】
請求項７５に記載の方法であって、前記多項式の１つを選択するステップは、前記多項式の前記１つを無作為に選択するステップを備える、方法。
【請求項７８】
請求項７５に記載の方法であって、前記２つ以上の以前に選択された多項式は、１対の以前に選択された多項式であり、前記論理的に組み合わせるステップは、各選択多項式および以前に選択された多項式の各対について繰り返される、方法。
【請求項７９】
コンピュータシステムに請求項７５に記載の方法を実施させるコンピュータ実行可能命令を記憶するコンピュータ読取り可能媒体。