(57)【要約】【課題】ＳＯＳ基板において単結晶シリコン層にかかる圧縮応力を緩和すること。【解決手段】剛体である基板１２と、基板の第１主面１２ａに形成された凹部２２を充填して形成された応力緩和層１４と、第１主面の一部を被覆して、基板に形成された素子形成層１６とを備える。基板は、応力緩和層および素子形成層よりも熱膨張係数の大きな材料からなる。素子形成層の側面１６ｂは、応力緩和層の上面１４ｃと、この上面に形成された絶縁性応力伝達層１８を介して電気的に非導通の状態で接続されている。【選択図】図１
2006294675.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性の基板と、
該基板の主面から該基板の厚みの一部分にわたって、それぞれ対向して設けられている凹部と、
該凹部に充填して設けられていて、前記主面と平行な上面を有する応力緩和層と、
一方の凹部の外縁から他方の凹部の外縁に至る前記主面の領域部分を被覆する素子形成層と、
前記応力緩和層の上面と、前記素子形成層の側面とに接合して設けられている絶縁性の応力伝達層と、
前記素子形成層を用いて構成されているトランジスタ等の素子とを備え、
前記基板は、前記応力緩和層および前記素子形成層よりも熱膨張係数の大きな材料で形成されており、および、
前記基板および前記応力伝達層は、前記応力緩和層および前記素子形成層よりも高い剛性を有していることを特徴とする半導体装置。
【請求項２】
前記基板は、サファイア基板であり、前記応力緩和層および素子形成層は、シリコン層であり、前記応力伝達層は、ＳｉＯ2層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記応力緩和層の上面が、前記主面よりも低くなるように、前記凹部に前記応力緩和層が充填されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記応力緩和層の上面の高さと、前記主面の高さとが同一となるように、前記凹部に前記応力緩和層が充填されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記凹部の前記素子側の壁面における深さが最も深くなっていることを特徴とする請求項２〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記素子形成層に、前記素子としてｎチャネル型ＭＯＳ電界効果トランジスタが形成されており、
前記凹部は、前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート幅以上の長さを有し、前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート長方向に沿って、該ｎチャネル型ＭＯＳ電界効果トランジスタを挟んで一対設けられていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ＳｉＯ2層は、フィールド酸化膜を兼ねていることを特徴とする請求項２に記載の半導体装置。
【請求項８】
サファイア基板を準備する工程と、
該サファイア基板の一方の主面に、一対の凹部を形成する工程と、
一対の前記凹部に、前記主面と同一面位置の高さにまで、第１シリコン層からなる応力緩和前駆体をエピタキシャル成長させる工程と、
前記応力緩和前駆体の上面および前記一方の主面を連続して覆うように第２シリコン層をエピタキシャル成長させる工程と、
前記応力緩和前駆体上の前記第２シリコン層の領域部分と、該応力緩和前駆体の上面から、該応力緩和前駆体の厚みの一部分にわたる深さまでの領域部分とを、酸化膜に変えて応力伝達層とするとともに、
酸化されないで応力緩和前駆体として残存した領域部分を応力緩和層とし、かつ、酸化されないで、第２シリコン層として残存した領域部分を素子形成層とする工程と、
該素子形成層を利用して、トランジスタ等の素子を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＳ（ｓｉｌｉｃｏｎ  ｏｎ  ｓａｐｐｈｉｒｅ）基板上に形成される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来より、絶縁物上に単結晶シリコン層を積層したＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板を用い、この単結晶シリコン層にトランジスタ等の素子を形成した、いわゆるＳＯＩ集積回路が知られている（たとえば、特許文献１参照）。
【０００３】
ＳＯＩ集積回路は、単体のシリコン基板に作成される集積回路（以下、シリコン集積回路と称する）に比べて、（１）寄生容量が少なく高速性に優れている、（２）ソフトエラーに強い、（３）ラッチアップがない、および（４）ウエル工程を省略できるなどの点で優れている。
【０００４】
ＳＯＩ集積回路の一種として、いわゆるＳＯＳ集積回路が知られている。ＳＯＳ集積回路は、絶縁物としてのサファイア基板上に単結晶シリコン層をエピタキシャル成長させたＳＯＳ基板に形成された集積回路であり、上述したＳＯＩ集積回路の有する利点のほかに、サファイア基板が厚いことから、基板を通じてのノイズが少ないなどの利点を有している（たとえば、特許文献２参照）。
【０００５】
しかし、ＳＯＳ集積回路は、その構造に由来する本質的な問題点を抱えている。第１の点は、常温においてサファイア単結晶の格子定数とシリコン単結晶の格子定数との間に約１０％の格子不整合が存在することである。第２の点は、サファイア単結晶のほうがシリコン単結晶よりも熱膨張係数が約６０％大きいことである。
【０００６】
そのため、単結晶シリコン層のエピタキシャル成長時の温度（約１０００℃）においては、シリコン単結晶とサファイア単結晶の結晶格子の原子間距離は、同程度であるが、エピタキシャル成長後の冷却にともなって、サファイア単結晶は、シリコン単結晶よりも大きな度合いで収縮する。その結果、単結晶シリコン層に大きな圧縮応力が発生してしまう。
【０００７】
この圧縮応力により、単結晶シリコン層中での応力方向における電子移動度が、３０〜４０％の割合で低下してしまう。このため、単結晶シリコン層に、電子をキャリアとするｎチャネル型ＭＯＳ電界効果トランジスタが形成されている場合、ソース−ドレイン間電流（飽和ドレイン電流）が低下してしまう。
【０００８】
ＳＯＳ基板において、単結晶シリコン層にかかる圧縮応力の問題を解決するために応用できるいくつかの技術が開示されている。
【０００９】
第１の従来技術は、サファイア基板上に単結晶ＧａＮ層を成長させる技術に関するものである。シリコン単結晶の場合と同様に、ＧａＮ単結晶も、サファイア単結晶よりも熱膨張係数が小さく、また、常温において両者の格子定数に１３％程度の違いがある。そのため、サファイア基板上に成膜された単結晶ＧａＮ層には、常温において強い圧縮応力が発生する。第１の従来技術は、サファイア基板の裏面（単結晶ＧａＮ層が成膜されていない側の面）に、ＧａＮ等からなる層を応力相殺層として成膜するものである（たとえば、特許文献３参照）。
【００１０】
第２の従来技術は、シリコン集積回路に関するものであり、ｎ−ＭＯＳＦＥＴのチャネル領域にかかる基板面に平行な方向における圧縮応力を緩和するために、ｎ−ＭＯＳＦＥＴ全体を、引張応力を有するＳｉＮ膜で被覆する（たとえば、特許文献４参照）。
【特許文献１】特開平５−３２６６９２号公報
【特許文献２】特表平８−５１２４３２号公報
【特許文献３】特開２００３−１１３０００号公報（図１）
【特許文献４】特開２００３−６００７６号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明は、このような背景の下になされたものである。したがって、この発明の目的は、第１および第２の従来技術とは全く異なる原理に基づいて、上述した、ＳＯＳ基板において単結晶シリコン層にかかる圧縮応力を緩和することができる半導体装置、およびこの半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上述した課題を解決するために、この発明の半導体装置は、基板と、凹部と、応力緩和層と、素子形成層と、応力伝達層と、素子とを備えている。
【００１３】
基板は絶縁性である。凹部は、基板の主面から基板の厚みの一部分にわたって、それぞれ対向して設けられている。応力緩和層は、凹部に充填して設けられていて、主面と平行な上面を有している。素子形成層は、一方の凹部の外縁から他方の凹部の外縁に至る主面の領域部分を被覆している。応力伝達層は、絶縁性であり、応力緩和層の上面と、素子形成層の側面とに接合して設けられている。素子は、トランジスタ等であり、素子形成層を用いて構成されている。そして、基板は、応力緩和層および素子形成層よりも熱膨張係数の大きな材料で形成されている。さらに、基板および応力伝達層は、応力緩和層および素子形成層よりも高い剛性を有している。
【００１４】
この発明の半導体装置において、素子形成層は、基板よりも熱膨張係数が小さくかつ剛性が低い材料からなるので、基板から、基板の主面に対して平行な方向（以下、平行方向と称する）の圧縮応力を受ける。
【００１５】
応力緩和層は、基板よりも熱膨張係数が小さくかつ剛性が低い材料からなるとともに、その上面以外の表面が、凹部の側面と接合しているので、基板から、主面に対して垂直な方向（以下、垂直方向と称する）に圧縮応力を受ける。
【００１６】
したがって、応力緩和層の凹部から露出した上面と、素子形成層の側面とを、応力伝達層を介在させて接続することにより、素子形成層の側面に垂直方向の応力を作用させることができる。
【００１７】
応力伝達層と素子形成層との界面（以下、伝達層側界面と称する）において、応力伝達層を構成する原子と結合している素子形成層を構成する原子（以下、伝達層側界面近傍原子と称する）に着目すると、応力緩和層が受ける垂直方向の応力は、応力伝達層を介して、素子形成層の側面へと伝えられる。この垂直方向の応力の作用により、伝達層側界面近傍原子は垂直方向に変位する。この変位に伴い、素子形成層の内側に存在し、伝達層側界面近傍原子と結合している原子（以下、内部原子と称する）と、伝達層側界面近傍原子との間の原子間距離が長くなる。つまり、素子形成層において、伝達層側界面近傍原子と内部原子との間の原子間距離が長くなる。
【００１８】
これにより、伝達層側界面近傍原子と内部原子との原子間距離が、水平方向圧縮応力が作用していない状態に近づくこととなり、素子形成層が受けている圧縮応力が緩和される。
【００１９】
また、この発明の、半導体装置の製造方法は、サファイア基板を準備する工程と、サファイア基板の一方の主面に、一対の凹部を形成する工程と、一対の凹部に、主面と同一面位置の高さにまで、第１シリコン層からなる応力緩和前駆体をエピタキシャル成長させる工程と、応力緩和前駆体の上面および一方の主面を連続して覆うように第２シリコン層をエピタキシャル成長させる工程と、応力緩和前駆体上の第２シリコン層の領域部分と、応力緩和前駆体の上面から、応力緩和前駆体の厚みの一部分にわたる深さまでの領域部分とを、酸化膜に変えて応力伝達層とするとともに、酸化されないで応力緩和前駆体として残存した領域部分を応力緩和層とし、かつ、酸化されないで、第２シリコン層として残存した領域部分を素子形成層とする工程と、素子形成層を利用して、トランジスタ等の素子を形成する工程とを含む。
【００２０】
この発明の半導体装置の製造方法によれば、サファイア基板に一対の凹部を形成し、この凹部内に、応力緩和層を形成する。そして、応力緩和層の上面と素子形成層の側面とを接続するように応力伝達層を形成する。このように、応力伝達層を形成することにより、素子形成層に作用する水平方向の圧縮応力を緩和することができる。これにより、素子形成層に形成されたｎチャネル型ＭＯＳ電界効果トランジスタにおいて、キャリアである電子の移動度の低下を抑制することができる。
【発明の効果】
【００２１】
このように、この発明の半導体装置および半導体装置の製造方法によれば、ｎチャネル型ＭＯＳ電界効果トランジスタが形成された素子形成層に、垂直方向の応力を作用させるという、第１および第２の従来技術とは全く異なる原理に基づいて、上述した、ＳＯＳ基板において単結晶シリコン層にかかる水平方向の圧縮応力を緩和することができる。よって、ｎチャネル型ＭＯＳ電界効果トランジスタにおいて、キャリアである電子の移動度の低下を抑制することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図を参照して、この発明の実施の形態につき説明する。尚、各図は、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例について説明するが、各構成要素の材質及び数値的条件などは、単なる好適例に過ぎない。従って、この発明は、以下の実施の形態に何ら限定されない。
【００２３】
図１は、この実施の形態の半導体装置の構成例の説明に供する断面図である。図２および図３は、この実施の形態の半導体装置において、応力緩和のメカニズムの説明に供する模式図である。図４〜図６は、この実施の形態の半導体装置の製造工程を説明するための工程断面図である。図７および図８は、この実施の形態の半導体装置の変形例を説明するための要部拡大断面図である。
【００２４】
図１を参照して、この実施の形態の半導体装置の構造の一好適例につき説明する。
【００２５】
半導体装置１０は、基板１２、応力緩和層１４、素子形成層１６、および応力伝達層１８を備えている。さらに、半導体装置１０は、一方の導電型たとえばｎ型のＭＯＳＦＥＴ２０（以下、ｎ−ＭＯＳＦＥＴ２０と称する）、中間絶縁膜２８、コンタクトホール３０、および配線３２を備えている。なお、以下の説明では、ｎ−ＭＯＳＦＥＴ２０は、応力伝達層１８を挟んで両側に形成されているが、１つのｎ−ＭＯＳＦＥＴ２０に着目して説明する。
【００２６】
基板１２は、互いに平行な第１主面１２ａおよび第２主面１２ｂを備えた平板である。第１主面１２ａには、後述のｎ−ＭＯＳＦＥＴ２０を挟んで、ゲート長方向の両側に一対の凹部２２，２２が形成されている。ここで、ゲート長方向とは、ｎ−ＭＯＳＦＥＴ２０において、チャネル部４４を移動する電荷の移動方向に沿った方向である。この凹部２２は、基板１２の主面と平行な底面２２ａと、底面２２ａに垂直でかつ互いに直交する４つの側壁を有している。図１中、特に、ｎ−ＭＯＳＦＥＴ２０側の側面を２２ｂと、および側面２２ｂに対向する側面を２２ｃでそれぞれ示す。凹部２２は、ｎ−ＭＯＳＦＥＴ２０のゲート長方向に沿った断面切り口が直角四辺形であり、また、ゲート幅方向（第１主面１２ａ内において、ゲート長方向に対して垂直な方向）には、ゲート幅以上の幅を有している。
【００２７】
基板１２は、素子形成層１６および応力緩和層１４に対して実質的に剛体とみなせる、つまり実質的に変形しないとみなせる材料で形成されたものとする。基板１２は、熱膨張係数が素子形成層１６および応力緩和層１４よりも大きい（熱膨張係数：素子形成層１６および応力緩和層１４＜基板１２）、絶縁性の単結晶基板とする。なお、ここで、熱膨張係数とは、体積の変化の割合を示す体膨張係数のことを意味する。この実施の形態では、基板１２は、好ましくは、たとえば、厚みが約６００μｍのサファイア基板（熱膨張係数：約５．０×１０-6／℃）を用いるが、なんら、これに限定されず、設計に応じて任意好適な材料を用いることができる。
【００２８】
また、凹部２２は、好ましくは、たとえば、深さが約１００ｎｍ、ゲート長方向に沿った長さが約１μｍ、およびゲート幅方向に沿った長さが、１０μｍとするが、なんら、これに限定されず、設計に応じて任意好適な寸法とすることができる。
【００２９】
素子形成層１６は、第１主面１２ａの、凹部２２，２２を除外した領域を被覆して設けられている。このため、当然ながら、素子形成層１６は、後述のｎ−ＭＯＳＦＥＴ２０が形成される第１主面１２ａの領域を被覆している。素子形成層１６の凹部２２側の側面１６ｂは、凹部２２の側壁と連続して当該側壁の延長線上にある。換言すれば、素子形成層１６の側面１６ｂと、凹部２２の側面２２ｂとは、同一平面上に形成されていて、段差なく接続されている。したがって、素子形成層１６は、凹部２２に対応する箇所に開口部を有するパターンで形成されている。
【００３０】
なお、凹部２２の側面２２ｂと第１主面１２ａとが交わる稜のことを、凹部２２の外縁２６と称する。
【００３１】
素子形成層１６は、基板１２の第１主面１２ａにエピタキシャル成長された他方の導電型、たとえば、ｐ型の半導体単結晶からなる。ここで、基板１２の第１主面１２ａと素子形成層１６の下面１６ａとの接合面を基板側界面１３と称する。この実施の形態では、素子形成層１６は、好ましくは、たとえば、基板１２の熱膨張係数未満の熱膨張係数を有するｐ型単結晶シリコン（熱膨張係数：約２．５×１０-6／℃）とする。素子形成層１６は、基板１２の熱膨張係数未満の熱膨張係数を有する半導体単結晶であれば、ｐ型、ｎ型を問わず、また、単結晶シリコンに限らず、設計に応じた任意好適な導電型の材料を用いることができる。また、素子形成層１６の厚みは、好ましくは、たとえば、約１００ｎｍとするが、なんら、これに限定されず、設計に応じた任意好適な厚みとすることができる。
【００３２】
この素子形成層１６は、高温（１０００℃程度）の温度で基板１２の第１主面１２ａ上にエピタキシャル成長される。上述のように、基板１２は、素子形成層１６に比べて熱膨張係数が大きいので、素子形成層１６の成膜終了後の冷却過程で、素子形成層１６よりも基板１２の方が、より大きな度合いで体積収縮する。基板１２と素子形成層１６とが、常温まで冷却されると、素子形成層１６には、基板１２との接合面、すなわち基板側界面１３を介して、第１主面１２ａに対して平行な方向（以下、平行方向と称する）の圧縮応力が作用する。
【００３３】
なお、上述の常温とは、第１主面１２ａに成膜後の素子形成層１６に平行方向の圧縮応力が作用する温度範囲のことを示し、たとえば、室温（０〜２５℃）はもとより、ｎ−ＭＯＳＦＥＴ２０の動作に伴う発熱温度（約１００℃）に相当する温度以下の温度を含む。
【００３４】
応力緩和層１４，１４は、凹部２２，２２の深さの一部分にわたって、凹部２２，２２を隙間なく充填するように形成されている。基板１２の第１主面１２ａと直交する方向における、応力緩和層１４の表面の高さは、凹部２２の底面２２ａから第１主面１２ａまでの距離、すなわち深さよりも約１０ｎｍ低く形成されている。つまり、応力緩和層１４の上面１４ｃは、第１主面１２ａよりも僅かに凹んでいる。応力緩和層１４の下面１４ａは、凹部２２の底面２２ａと接合している。また、応力緩和層１４のｎ−ＭＯＳＦＥＴ２０側の側面１４ｂは、対応する凹部２２の側面２２ｂと接合している。また、応力緩和層１４の上面１４ｃは、基板１２の第１主面１２ａ側で、凹部２２に露出している。
【００３５】
この実施の形態では、応力緩和層１４は、好ましくは、たとえば、基板１２の熱膨張係数未満の熱膨張係数を有する単結晶シリコンとする。応力緩和層１４は、基板１２の熱膨張係数未満の熱膨張係数を有する単結晶であれば、単結晶シリコンに限らず、設計に応じた任意好適な材料を用いることができる。
【００３６】
この応力緩和層１４は、高温（１０００℃程度）の温度で凹部２２内にエピタキシャル成長される。上述のように、基板１２は、応力緩和層１４に比べて熱膨張係数が大きいので、応力緩和層１４の成膜終了後の冷却過程で、応力緩和層１４よりも基板１２の方が、より大きな度合いで体積収縮する。よって、常温まで冷却されると、応力緩和層１４には、側面２２ｂ，２２ｃを介して第１主面１２ａに対して垂直な方向（以下、垂直方向と称する）の圧縮応力、および底面２２ａを介して第１主面１２ａに対して平行方向の圧縮応力が作用する。
【００３７】
既に説明したとおり、応力緩和層１４の上面１４ｃは、基板１２の第１主面１２ａよりも低い位置にある。よって、そのままでは、応力緩和層１４の上面１４ｃと凹部２２の両側面２２ｂ，２２ｃとで囲まれた領域に空隙が生じてしまう。そこで、この空隙と、素子形成層１６に形成されている開口部とを埋め込んで、表面が素子形成層１６の上面１６ｃと同一面位置となる応力伝達層１８を設けている。
【００３８】
応力伝達層１８の下面１８ａは、応力緩和層１４の上面１４ｃと接合している。また、応力伝達層１８の一方の側面、すなわちｎ−ＭＯＳＦＥＴ２０側の側面１８ｂは、凹部２２の側面２２ｂと、素子形成層１６の側面１６ｂとに接合している。ここで、側面１６ｂと側面１８ｂとの接合面を伝達層側界面１７と称する。
【００３９】
応力伝達層１８は、素子形成層１６および応力緩和層１４から見ると、実質的に剛体とみなせる。つまり、応力伝達層１８は、変形しないとみなせる絶縁体から形成されている。この実施の形態では、応力伝達層１８を構成する材料として、好ましくは、たとえば、ＳｉＯ2を用いるが、実質的に剛体とみなせる絶縁体であれば、なんら、これに限定されず、設計に応じた任意好適な材料を用いることができる。また、応力伝達層１８の厚みは、凹部２２の上端部を充填している分だけ、素子形成層１６よりも厚く、好ましくは、たとえば、１１０ｎｍとする。
【００４０】
この応力伝達層１８は、素子形成層１６の側面１６ｂと、応力緩和層１４の上面１４ｃとの間を剛体的に接続している。つまり、応力伝達層１８は、応力緩和層１４の上面１４ｃから素子形成層１６の側面１６ｂへと応力を伝達することができるように、両者１４および１６を接続している。また、応力伝達層１８は、好ましくは、後述するｎ−ＭＯＳＦＥＴ２０と、このｎ−ＭＯＳＦＥＴ２０に隣接する他の素子とを電気的に分離するフィールド酸化膜３４を兼ねているのがよい。
【００４１】
よって、応力伝達層１８を介して応力緩和層１４の上面１４ｃと素子形成層１６の側面１６ｂとを接続することにより、基板１２から応力緩和層１４に作用する垂直方向の圧縮応力を素子形成層１６に作用させることができる。
【００４２】
ｎ−ＭＯＳＦＥＴ２０は、一対の凹部２２，２２で挟まれた素子形成層１６に形成されている。ｎ−ＭＯＳＦＥＴ２０の第１主電極領域としてのソース領域３６、チャネル部４４、および第２主電極領域としてのドレイン領域３８は、素子形成層１６の部分領域にそれぞれ形成されている。従来と同様に、ゲート酸化膜４６は、チャネル部４４上に形成されており、ゲート電極４８は、ゲート酸化膜４６上に形成されており、さらに、サイドウォール４２は、ゲート酸化膜４６およびゲート電極４８の側壁に、素子形成層１６と接して設けられている。なお、チャネル部４４、ゲート酸化膜４６およびゲート電極４８を含む領域をゲート領域４０と称する。
【００４３】
ｎ−ＭＯＳＦＥＴ２０においては、一方の凹部２２（図面左側）から他方の凹部２２（図面右側）にかけて、ソース領域３６、ゲート領域４０、およびドレイン領域３８がこの順序で直列に配置されている。つまり、ｎ−ＭＯＳＦＥＴ２０は、そのゲート長方向が、２つの応力伝達層１８と１８とを最短で結ぶ直線に平行な方向に沿うように形成されている。
【００４４】
ソース領域３６およびドレイン領域３８は、それぞれ対応する素子形成層１６の領域部分に、公知の方法でｎ型不純物を導入することにより、導電型がｎ型に変更されたｎ型不純物層３６ａ，３８ａとして形成されている。ここで、ｎ型不純物としては、好ましくは、たとえば、Ｐ（リン）を用いるが、なんらこれに限定されるものではなく、設計に応じた任意好適な不純物を用いることができる。
【００４５】
ゲート領域４０は、ソース領域３６とドレイン領域３８との間の領域である。チャネル部４４は、２つのｎ型不純物層３６ａと３８ａとに挟まれた素子形成層１６の領域である。この領域にはｎ型不純物が導入されていないので、チャネル部４４の導電型は、元来の素子形成層１６の導電型であるｐ型である。
【００４６】
ここで、ゲート酸化膜４６は、好ましくは、たとえば、ウエットＯ2酸化法により形成された、厚み約１０ｎｍのＳｉＯ2膜とするのがよい。また、ゲート電極４８は、好ましくは、たとえばＣＶＤ法により形成された、厚み約４００ｎｍのポリシリコン膜とするのがよい。サイドウォール４２は、好ましくは、たとえば、熱酸化法により形成されたＳｉＯ2膜とするのがよい。
【００４７】
ｎ−ＭＯＳＦＥＴ２０は、フィールド酸化膜３４として残存する応力伝達層１８により、隣接する他の素子との間で電気的絶縁が確保されている。より詳細には、ソース領域３６を構成している素子形成層１６の領域部分の側面１６ｂ、およびドレイン領域３８に対応する素子形成層１６の領域部分の側面１６ｂは、それぞれ対応するフィールド酸化膜３４（応力伝達層１８）の側面１８ｂ，１８ｂに接続されている。これにより、隣接する他の素子との間に、フィールド酸化膜３４が介在することとなり、他の素子との間の電気的絶縁が達成される。
【００４８】
また、応力緩和層１４は、単結晶シリコンからなるので、ｎ−ＭＯＳＦＥＴ２０と隣接する他の素子との間で、応力緩和層１４を介して電流リークが発生する虞がある。応力緩和層１４の高さを凹部２２の深さより、たとえば約１０ｎｍ低くして段差を形成したのは、この虞を除くためである。これにより、応力緩和層１４の側面１４ｂの上端部１４ｂｔと、素子形成層１６（ソース領域３６およびドレイン領域３８）の側面１６ｂの下端部１６ｂｂとの間に、絶縁性の基板１２およびフィールド酸化膜３４を介在させ、応力緩和層１４と素子形成層１６との間の電気的絶縁性を確保している。
【００４９】
ｎ−ＭＯＳＦＥＴ２０およびフィールド酸化膜３４（応力伝達層１８）からなる構造体上には、中間絶縁膜２８が積層されている。つまり、基板１２の上側全面に渡って、ｎ−ＭＯＳＦＥＴ２０を覆うように、中間絶縁膜２８が成膜されている。この中間絶縁膜２８を、好ましくは、たとえば、厚みが約１．５μｍの、ＢＰＳＧ（ｂｏｒｏｎ−ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜とする。そして、中間絶縁膜２８の、ソース領域３６およびドレイン領域３８の上側に対応する箇所には、素子形成層１６の上面１６ｃを露出させる深さのコンタクトホール３０が設けられている。コンタクトホール３０は、埋込電極５０により埋め込まれている。この埋込電極５０によって、ソース領域３６およびドレイン領域３８との電気的導通が確保されている。この埋込電極５０の上端部に電気的に接続して配線３２が形成されている。ここで、埋込電極５０は、好ましくは、たとえば、ＣＶＤ法により形成されたＡｌ層とするのがよい。また、配線３２は、好ましくは、たとえば、ＣＶＤ法により形成されたＡｌ層とするのがよい。
【００５０】
このように、半導体装置１０は、サファイア基板（基板１２）上に単結晶シリコンからなる層（素子形成層１６）が形成されたいわゆるＳＯＳ基板を用いて、形成されている。
【００５１】
つぎに、半導体装置１０の応力緩和のメカニズムにつき図２および図３を参照して説明する。
【００５２】
図２（Ａ）に、素子形成層１６を構成する原子の結合状態を示す模式図である。なお、図２（Ａ）は、素子形成層１６に、応力が作用していない状態、つまり、基板１２と素子形成層１６とが接合されていない状態を模式的に示す。図２（Ｂ）は、素子形成層１６に平行方向の圧縮応力が作用している状態、つまり、基板１２と素子形成層１６とがエピタキシャルに接合された状態を模式的に示す図である。図３は、素子形成層１６に平行方向の圧縮応力とともに、垂直方向の応力が作用している状態、つまり、素子形成層１６が基板１２とエピタキシャルに接合されており、かつ、素子形成層１６が、応力緩和層１４と応力伝達層１８を介して接続された状態を模式的に示す図である。なお、図２および図３はいずれも常温における状態を示すものとする。
【００５３】
図２（Ａ）に示すように、素子形成層１６を構成する原子ａｔ同士は、距離ＬＡ0の原子間距離を保って規則的に配列している。この場合、素子形成層１６には、いかなる方向からも応力が作用していないので、図２（Ａ）に示した原子を含む平面内での左右方向（水平方向）およびこの平面に垂直な方向において、原子間距離ＬＡ0に差は見られない。ここで、応力が作用していない状態、すなわち平常状態における原子ａｔ同士の原子間距離ＬＡ0を、平常状態原子間距離ＬＡ0と称する。
【００５４】
図２（Ｂ）に示すように、素子形成層１６が基板１２と接合されると、基板側界面１３を介して素子形成層１６に、この界面１３に対して平行な方向（水平方向）の圧縮応力が導入される（図２（Ｂ）中、白抜き矢印Ａで示す）。すなわち、上述のように、基板１２の熱膨張係数は、素子形成層１６の熱膨張係数よりも大きいため、基板１２は、常温において、素子形成層１６より収縮した状態にある。よって、基板側界面１３を介して、基板原子と結合する原子ａｔに着目すると、この原子ａｔは、基板原子に引っ張られるようにして、第１主面１２ａに平行な方向に変位する。
【００５５】
その結果、基板原子と結合した原子ａｔは、図２（Ｂ）中に仮想線で示した平常状態の位置Ｅから、位置Ｓ1へと平行方向に変位する（図２（Ｂ）中、矢印Ｂで示す）。よって、基板原子と結合した原子ａｔ同士の、第１主面１２ａに平行な方向の原子間距離は、平常状態原子間距離ＬＡ0よりも短いＬＡ1となる（ＬＡ0＞ＬＡ1）。これが、素子形成層１６に平行方向の圧縮応力が働く原因である。一方、垂直方向においては、応力が作用していないので、原子ａｔの変位は生じない。
【００５６】
図３に示すように、素子形成層１６は、基板１２および応力伝達層１８の双方と接合されている。これにより、図２（Ｂ）を参照して説明したように、素子形成層１６は、平行方向圧縮応力（図３中、白抜き矢印Ａで示す）を受け、基板側界面１３付近の原子ａｔの原子間距離がＬＡ1へと変化する。さらに、応力伝達層１８の側面１８ｂが素子形成層１６の側面１６ｂに接合されることにより、伝達層側界面１７付近の原子（以下、伝達層側界面近傍原子とも称する）ａｔが、側面１６ｂの全面に渡って垂直方向に変位する。
【００５７】
より詳細には、上述したように、応力緩和層１４には垂直方向の圧縮応力が作用している。また、実質的に剛体とみなせる応力伝達層１８が、応力緩和層１４の上面１４ｃと素子形成層１６の側面１６ｂとを接続している。これらの事実から、応力緩和層１４に作用する垂直方向の圧縮応力は、応力伝達層１８を介して素子形成層１６の側面１６ｂに、第１主面１２ａ方向を向いた応力として作用することになる。つまり、応力緩和層１４に作用する垂直方向の圧縮応力が、応力伝達層１８を介して、素子形成層１６の側面１６ｂへと作用する（図３中、矢印Ｃで示す）。よって、伝達層側界面１７付近に存在する原子ａｔは、垂直方向に、第１主面１２ａに向かって変位する。
【００５８】
ここで、基板側界面１３および伝達層側界面１７付近に存在する原子ａｔ1、つまり、素子形成層１６の下端部（隅部）１６ｂｂ付近に存在する原子ａｔ1に注目する。原子ａｔ1は、図３中仮想線で示した、平行方向圧縮応力のみが作用する場合の位置Ｓ1から、垂直方向に位置Ｓ2まで変位する。このとき、この原子ａｔ1と平行方向に隣接する原子ａｔ2との間の原子間距離ＬＡ2を考えると、ＬＡ2は、ＬＡ1よりも増加する（ＬＡ2＞ＬＡ1）。つまり、垂直方向応力を作用させることにより、素子形成層１６を構成する原子ａｔ1とａｔ2との原子間距離ＬＡ2が、平常状態原子間距離ＬＡ0へと近づくことになる。原子間距離がＬＡ0に近づくとは、平行方向の圧縮応力が作用していない状態に近づくこと、つまり、素子形成層１６において平行方向の圧縮応力が緩和されたことを意味する。
【００５９】
このようにして、応力伝達層１８を介して応力緩和層１４に作用する圧縮応力を、素子形成層１６の側面１６ｂに作用させることにより、素子形成層１６に作用する水平方向の圧縮応力を緩和することができる。
【００６０】
なお、応力緩和層１４には、素子形成層１６と同様に、平行方向の圧縮応力も作用する。しかしながら、この平行方向の圧縮応力は、いわば内力であるため、素子形成層１６の平行方向の圧縮応力を緩和するためには役立たない。よって、上述の説明では、この応力緩和層１４に作用する平行方向の圧縮応力を無視している。
【００６１】
つぎに、半導体装置１０の製造方法につき、図１および図４〜図６を参照して説明する。
【００６２】
（１）まず、図４（Ａ）に示すように、まず、サファイア基板１２を準備する。そして、このサファイア基板１２の第１主面１２ａに、一対の凹部２２，２２の形成予定領域５１，５１以外をフォトレジスト等のエッチング保護膜５２で被覆する。
【００６３】
（２）つぎに、図４（Ｂ）に示すように、サファイア基板１２を、その第１主面１２ａ側から、スパッタリング等により物理的にエッチングして、第１主面１２ａからの深さが、約１００ｎｍの一対の凹部２２，２２を形成する。その後、エッチング保護膜５２を公知の方法で除去する。
【００６４】
（３）つぎに、図４（Ｃ）に示すように、凹部２２を含む第１主面１２ａの全面に第１シリコン層５４をエピタキシャル成長させる。具体的には、好ましくは、温度を約１０００℃に保った反応容器中に凹部２２，２２が形成された基板を載置し、原料ガスとしてＳｉＨ4を供給しながらＣＶＤ法（熱分解法）により第１シリコン層５４をエピタキシャル成長させる。この第１シリコン層５４は、少なくとも凹部２２の内部が、全て、第１シリコン層５４で満たされるだけの厚みに渡って成長される。換言すれば、第１シリコン層５４を、少なくとも開口面２２ｓまで凹部２２を埋め込むような厚みで成長させる。
【００６５】
（４）つぎに、図４（Ｄ）に示すように、第１シリコン層５４が形成された基板１２に対し、ＣＭＰ（化学的機械的研磨：ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）をサファイア基板１２の第１主面１２ａが再び露出するまで行う。より詳細には、シリカ系スラリを適宜供給しつつ、第１主面１２ａをポリッシングパッドに押圧しながら、基板１２を自公転させることで、凹部２２，２２以外の領域において、第１シリコン層５４を除去する。これにより、凹部２２内の第１シリコン層５４は、応力緩和前駆体５８として残存する。ＣＭＰにより、応力緩和前駆体５８の上面５８ｃ（開口面２２ｓからの露出面）と、第１主面１２ａとは同一面に位置することとなる。すなわち、上面５８ｃと第１主面１２ａとは、段差なく接続している平坦化面となる。
【００６６】
（５）つぎに、図５（Ａ）に示すように、サファイア基板１２の第１主面１２ａおよび応力緩和前駆体５８の上面５８ｃを連続して覆うように、第２シリコン層５６をエピタキシャル成長させる。この具体的な手順は、工程（３）と同様である。この第２シリコン層５６は、その上面が平坦面であって、後の工程で素子形成層１６となるので、ここでは、その導電型をｐ型とする。そのため、原料ガスであるＳｉＨ4に、ドーパントガスとして所定濃度のＢ2Ｈ6を混合してある。第２シリコン層５６を、膜厚が、たとえば、約１００ｎｍとなるまで成長させる。
【００６７】
（６）つぎに、図５（Ｂ）に示すように、フィールド酸化膜３４（応力伝達層１８）を形成することで、素子分離を行う。この目的のため、まず、第２シリコン層５６の全面に、フィールド酸化のための下地膜として約３５ｎｍ程度の薄いＳｉＯ2膜６０を形成する。その後、一対の応力緩和前駆体５８，５８に挟まれた領域上に、酸化防止膜としての、好ましくは、約１００ｎｍのＳｉ3Ｎ4膜６２を低圧熱ＣＶＤ法により成膜する。より具体的には、好ましくは、圧力が約１３．３３２２Ｐａ（０．１ｔｏｒｒ）、温度が約８００℃の雰囲気で、ＳｉＨ2Ｃｌ2とＮＨ3とを反応させることで、Ｓｉ3Ｎ4膜６２を成膜する。
【００６８】
しかる後、このＳｉ3Ｎ4膜６２をマスクとして、第２シリコン層５６の熱酸化を行い、フィールド酸化膜３４（応力伝達層１８）を形成する。より具体的には、好ましくは、温度が約１０００℃の水蒸気雰囲気下で酸化を行う。なお、この際、第２シリコン層５６の全厚みに渡る酸化が終了した後も所定時間、酸化を続けることにより、応力緩和前駆体５８の上面５８ｃよりも深い深さ、つまり、上面５８ｃから、好ましくは、約１０ｎｍの厚みに渡って応力緩和前駆体５８を酸化する。この酸化処理により、底面（下面１８ａ）側の領域部分が、凹部２２の上側に嵌り込むような形態のフィールド酸化膜３４（応力伝達層１８）、応力緩和前駆体５８の非酸化領域部分として残存している応力緩和層１４、および、フィールド酸化膜３４（応力伝達層１８）で区画された第２シリコン層５６の領域である素子形成層１６が形成される。
【００６９】
また、これにより、応力緩和層１４の上面１４ｃと素子形成層１６の側面１６ｂとが、フィールド酸化膜３４（応力伝達層１８）を介在させて接続され、素子形成層１６に作用する平行方向圧縮応力が緩和される。
【００７０】
なお、この酸化処理によって、フィールド酸化膜３４（応力伝達層１８）の側面１８ｂが、応力緩和層１４の側面１４ｂに対して歪んで形成されることで、側面１４ｂと側面１８ｂとの平坦性が、若干低下することがあるが、実質的には、側面１４ｂと側面１８ｂとは連続した垂直な壁面とみなせる。
【００７１】
（７）つぎに、図５（Ｃ）に示すように、Ｓｉ3Ｎ4膜６２およびＳｉＯ2膜６０を除去し、素子形成層１６の所定位置に、好ましくは、厚みが約１０ｎｍおよびゲート長方向に沿った長さが約０．２５μｍのゲート酸化膜４６をウエットＯ2酸化法で形成する。このゲート酸化膜４６上に、好ましくは、厚みが約２００ｎｍのポリシリコン膜をＣＶＤ法を用いて、ゲート電極４８として成膜する。
【００７２】
（８）つぎに、図６（Ａ）に示すように、ゲート酸化膜４６およびゲート電極４８とからなる積層体の、ソースおよびドレイン領域３６，３８側の両側面を熱酸化法を用いて酸化してサイドウォール４２を形成する。
【００７３】
（９）つぎに、図６（Ｂ）に示すように、図６（Ａ）の構造体のゲート電極４８側の上面のソース領域３６およびドレイン領域３８に対応する領域以外をフォトレジスト等のイオン注入保護膜６６で被覆する。しかる後、素子形成領域１６に対して、ｎ型不純物であるＰのイオン注入を行う。これにより、イオン注入された領域は、導電型がｎ型のソース領域３６およびドレイン領域３８となる。これにより、素子形成層１６に、チャネル部４４と電極領域とを有するｎ−ＭＯＳＦＥＴ２０が形成される。
【００７４】
（１０）最後に、図１に示すように、イオン注入保護膜６６を除去した後に、ｎ−ＭＯＳＦＥＴ２０の上側全面にＣＶＤ法により、好ましくは、厚み約１．５μｍのＢＰＳＧ膜からなる中間絶縁膜２８を成膜する。そして、中間絶縁膜２８のソース領域３６およびドレイン領域３８に対応する箇所に、素子形成層１６の上面１６ｃを露出させる深さのコンタクトホール３０をそれぞれ設ける。このコンタクトホール３０を、ＣＶＤ法により成膜されたＡｌにより埋め込んで、埋込電極５０を形成する。最後に、埋込電極５０に接続するＡｌからなる配線３２をＣＶＤ法により形成して、半導体装置１０を得る。
【００７５】
このように、この実施の形態の半導体装置１０は、応力緩和層１４の凹部２２から露出した上面１４ｃと、素子形成層１６の側面１６ｂとを応力伝達層１８を介在させて接続することにより、素子形成層１６に垂直方向の応力を作用させることができる。すなわち、熱収縮により応力緩和層１４が受ける垂直方向の応力は、応力伝達層１８を介して、素子形成層１６の側面１６ｂへと伝えられる。この垂直方向の応力の作用により、応力伝達層１８内の、伝達層側界面１７の近傍に存在する原子（以下、伝達層側界面近傍原子と称する）は垂直方向に変位する。この変位に伴い、素子形成層１６の内部側に存在し、伝達層側界面近傍原子と結合している原子（以下、内部原子と称する）と、伝達層側界面近傍原子との間の原子間距離が長くなる。
【００７６】
これにより、伝達層側界面近傍原子と内部原子との原子間距離が平常状態に近づくこととなり、素子形成層が受けている圧縮応力が緩和される。
【００７７】
また、これにより、従来ＳＯＳ集積回路で問題とされてきた、単結晶シリコン層（素子形成層１６）にかかる圧縮応力を緩和することができ、したがって、圧縮応力が作用している方向における単結晶シリコン層（素子形成層１６）中での電子移動度の低下が抑えられる。この結果、単結晶シリコン層に形成されたｎ−ＭＯＳＦＥＴ２０において、飽和ドレイン電流の低下を抑制することができる。
【００７８】
また、この実施の形態の半導体装置１０は、応力緩和層１４の上面１４ｃを基板１２の第１主面１２ａよりも低くなるように形成しているので、ソース領域３６およびドレイン領域３８と応力緩和層１４との間の電気的絶縁性が確保される。
【００７９】
また、この実施の形態の半導体装置１０は、ゲート長方向に沿って形成された一対の凹部２２，２２、すなわち一対の応力緩和層１４，１４に挟まれた領域においては、素子形成層１６が受けるゲート長方向の圧縮応力が緩和されている。よって、この領域に形成されたｎ−ＭＯＳＦＥＴ２０では、応力緩和層１４，１４を設けない場合に比べて、ゲート長方向における電子移動度の低下が抑えられる。
【００８０】
また、この実施の形態の半導体装置１０は、応力伝達層１８がフィールド酸化膜３４を兼ねているので、応力伝達層１８とは別に、フィールド酸化膜を設ける必要がない。よって、半導体装置１０のサイズが従来に比べて大型化することがない。
【００８１】
なお、この実施の形態においては、応力緩和層１４は、素子形成層１６に、応力伝達層１８を介して垂直方向圧縮応力、つまり、第１主面１２ａ方向に向かう応力を作用させたが、応力緩和層１４として、基板１２よりも熱膨張係数が大きな材料を用いることで、素子形成層１６に第１主面１２ａから遠ざかる方向の応力、つまり、引張応力を作用させてもよい。このようにすることでも、素子形成層１６に作用する水平方向圧縮応力を緩和することができる。
【００８２】
また、この実施の形態においては、応力伝達層１８がフィールド酸化膜３４を兼ねる構成であるために、応力伝達層１８としてＳｉＯ2層を用いているが、別の方法により、素子形成層１６の絶縁性が確保できるのであれば、応力伝達層１８として、素子形成層１６および応力緩和層１４に対して実質的に剛体とみなせる種々の材料を用いることができる。たとえば、単結晶シリコン層やＳｉＮ層等を用いることができる。
【００８３】
また、凹部２２の形状は、ゲート長方向に沿った断面切り口が直角四角形状のものを用いているが、凹部２２の形状に特に制限はなく、応力緩和層１４が、応力伝達層１８を介して十分な大きさ（伝達層側界面近傍原子を垂直方向に変位させることができるだけの大きさ）の垂直方向圧縮応力を素子形成層１６の側面１６ｂに作用させることができれば、設計に応じて任意好適な形状とすることができる。たとえば、図７（Ａ）に示すように、垂直な側面６４ａと、この側面６４ａの下端部６４ｂから第１主面１２ａ方向に斜めに延在する斜面６４ｃとからなる断面くさび型の凹部６４でもよい。このようにすることにより、凹部６４は、ゲート電極４８側の側壁面における深さが最も深くなるような形状となるので、凹部６４に充填される応力緩和層１４は、素子形成層１６の側面１６ｂに大きな垂直方向応力を作用させることができる。ただし、図７（Ａ）の構成例は、凹部６４の最も深い側の素子形成層１６にｎ−ＭＯＳＦＥＴ２０が形成される場合に適用して好適である。
【００８４】
また、素子形成層１６の側面１６ｂに作用させる垂直方向応力の大きさは小さくなるものの、たとえば、凹部６４の断面切り口の形状として、図７（Ｂ）に示すようなメサ型状、図７（Ｃ）に示すような三角形状、図７（Ｄ）に示すような、半球状の凹部６４を用いてもよい。このように、対称形の断面切り口の形状を有する凹部６４の場合には、この凹部６４の両側に、ｎ−ＭＯＳＦＥＴが形成される場合にも適用して好適である。
【００８５】
また、この実施の形態においては、素子形成層１６の電気的絶縁性を考慮して、応力緩和層１４の高さを、凹部２２の深さよりも低く形成しているが、素子形成層１６との電気的絶縁性が、リーク電流の発生を防止できる程度に確保されているならば、図８（Ａ）に示すように、応力緩和層１４の高さを凹部２２の深さと等しくしてもよい。つまり、応力緩和層１４の上面１４ｃの高さと第１主面１２ａとの高さが同一であってもよい。このようにすることにより、応力緩和層１４の高さを、この実施の形態の場合よりも高くできるので、素子形成層１６に作用する平行方向圧縮応力をより一層効果的に緩和することができる。
【００８６】
また、この実施の形態では、より効果的に素子形成層１６に作用する平行方向圧縮応力を緩和するために、素子形成層１６の側面１６ｂの全面が、応力伝達層１８の側面１８ｂと接合されていたが、たとえば、図８（Ｂ）に示すように、素子形成層１６の側面の一部（たとえば、下半分）を応力伝達層１８の側面と接合するようにしてもよい。このようにすることにより、全面で接合した場合と比較して程度は若干落ちるものの、実用上充分なレベルで、素子形成層１６に作用する平行方向圧縮応力を緩和することができる。
【図面の簡単な説明】
【００８７】
【図１】実施の形態の半導体装置の断面切り口を示す図である。
【図２】実施の形態の半導体装置において、応力緩和のメカニズムの説明に供する模式図である。
【図３】実施の形態の半導体装置において、応力緩和のメカニズムの説明に供する模式図である。
【図４】実施の形態の半導体装置の製造工程を説明するための、主要工程段階での断面切り口を示す図である。
【図５】実施の形態の半導体装置の製造工程を説明するための、主要工程段階での断面切り口を示す図である。
【図６】実施の形態の半導体装置の製造工程を説明するための、主要工程段階での断面切り口を示す図である。
【図７】実施の形態の半導体装置の変形例を説明するための、要部拡大断面図である。
【図８】実施の形態の半導体装置の変形例を説明するための、要部拡大断面図である。
【符号の説明】
【００８８】
１０  半導体装置
１２  基板
１２ａ  第１主面
１２ｂ  第２主面
１３  基板側界面
１４  応力緩和層
１４ａ，１６ａ，１８ａ  下面
１４ｂ，１６ｂ，１８ｂ，２２ｂ，２２ｃ，６４ａ  側面
１４ｂｔ  上端部
１４ｃ，１６ｃ，５８ｃ  上面
１６  素子形成層
１６ｂｂ，６４ｂ  下端部
１７  伝達層側界面
１８  応力伝達層
２０  ｎ−ＭＯＳＦＥＴ
２２，６４  凹部
２２ａ  底面
２２ｓ  開口面
２６  外縁
２８  中間絶縁膜
３０  コンタクトホール
３２  配線
３４  フィールド酸化膜
３６  ソース領域
３６ａ，３８ａ  ｎ型不純物層
３８  ドレイン領域
４０  ゲート領域
４２  サイドウォール
４４  チャネル部
４６  ゲート酸化膜
４８  ゲート電極
５０  埋込電極
５１  形成予定領域
５２  エッチング保護膜
５４  第１シリコン層
５６  第２シリコン層
５８  応力緩和前駆体
６０  ＳｉＯ2膜
６２  Ｓｉ3Ｎ4膜
６４ｃ  斜面
【図１】
2006294675.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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