(57)【要約】【課題】液晶表示装置におけるフリッカあるいは階調バラツキによる表示品質の劣化を低コストで改善する。【解決手段】外部から導通・非導通の状態を変更可能な２端子素子５を設け、電源回路９が２端子素子５の導通・非導通の状態に応じて画素電極２４および対向電極２５により液晶層２３に印加される電圧を制御する。これにより、２端子素子５の導通・非道通状態を外部から変更することにより、液晶層２３に印加される電圧を簡単に調整可能にする。２端子素子５の状態に応じて対向電極２５に印加する電圧Ｖcomを調整した場合には、フリッカを低減でき、補助容量３２に印加する電圧Ｖcsを調整した場合には、階調バラツキを低減できる。また、２端子素子５として、導通状態と非導通状態を変更するだけの簡単な構成を用いることで低コスト化を図る。【選択図】図１
2006235593.tif 000002
【特許請求の範囲】
【請求項１】
画素電極を備えたアレイ基板と、
画素電極に対向して配置された対向電極を備えた対向基板と、
アレイ基板と対向基板の間隙に画素電極と対向電極に挟まれて配置された液晶層と、
外部から導通・非導通の状態を変更可能な２端子素子と、
前記２端子素子の導通・非導通の状態に応じて画素電極および対向電極により液晶層に印加される電圧を制御する電源回路と、
を有することを特徴とする液晶表示装置。
【請求項２】
前記電源回路は、対向電極に印加される電圧を制御することを特徴とする請求項１記載の液晶表示装置。
【請求項３】
各画素が画素電極に印加される電圧を蓄積する補助容量を備えたものであって、
前記電源回路は、補助容量に与える電圧を制御することを特徴とする請求項１又は２記載の液晶表示装置。
【請求項４】
前記２端子素子は抵抗器であって、２個以上の抵抗器を備え、
各抵抗器の結線状態を選択することで前記電圧を調整可能としたことを特徴とする請求項１乃至３のいずれかに記載の液晶表示装置。
【請求項５】
前記２端子素子は、電流を流すことによって切断可能に形成されることを特徴とする請求項１乃至４のいずれかに記載の液晶表示装置。
【請求項６】
前記２端子素子は、レーザによって切断可能に形成されることを特徴とする請求項１乃至４のいずれかに記載の液晶表示装置。
【請求項７】
前記２端子素子は、前記アレイ基板に形成されることを特徴とする請求項１乃至６のいずれかに記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、特に表示品質を向上させる技術に関する。
【背景技術】
【０００２】
近年、多くの分野で液晶表示装置が採用されている。これは、例えば平面テレビでは、液晶表示装置は低消費電力、高解像度であることが評価されて採用されている。また、携帯電話では、液晶表示装置は、反射型表示が可能であることや、コンパクトなバックライト装置の普及により低消費電力であることが評価され採用されている。このような液晶表示装置の構成としては、例えば特許文献１，２に記載のものが知られている。
【０００３】
液晶表示装置では、アレイ基板とこれに対向配置された対向基板との間隙に液晶層を備え、液晶層を挟むように配置されたアレイ基板の画素電極と対向基板の対向電極とに対して、駆動回路により液晶に印加するための印加電圧を供給する。この印加電圧は交流であることが多い。これは、印加電圧を直流とすると、液晶中の不純物やその他のイオンが直流電界によって偏ってしまうので、これを防ぐためである。
【０００４】
ところが、この印加電圧に直流成分が乗ると、印加電圧の正極性と負極性とで電圧差が生じ、表示画面にフリッカ（ちらつき）が発生することになる。そこで、対向電極の電圧（Ｖcom）を調整して、フリッカの発生しない状態にすることが一般的に行われている。
【０００５】
また、印加電圧がばらつくと、表示画面の階調がばらつくことになる。例えば、各画素に補助容量を設け、この補助容量を介して画素電極に電圧を印加する場合には、液晶表示装置毎の補助容量の容量ばらつきにより、液晶への印加電圧にばらつきが発生する。
【０００６】
これらのばらつきの影響をいかに受けない設計とするかが、表示品質の安定した液晶表示装置を製造する上で重要となる。印加電圧のバラツキは、製造精度の問題であり、電源回路そのものにもばらつきが有るので、液晶表示装置毎に調整する必要がある。
【０００７】
このため、よく使われる手法は、抵抗値を変更可能な半固定抵抗により印加電圧を調整してから出荷することである。例えば、フリッカを防止するためには、半固定抵抗を対向電圧回路に備え、この半固定抵抗を用いて対向電極に印加する電圧を調整する。
【０００８】
図１０は、対向電圧回路の構成を示す回路図である。同図の対向電圧回路は、電源電圧ＶＤＤを抵抗８３と半固定抵抗８４で分圧した電圧を演算増幅器８２の非反転入力端子に入力し、その反転入力端子に演算増幅器８２の出力電圧を入力する。この演算増幅器８２の出力電圧は対向電極に供給される。同図に示すように、半固定抵抗８４を用いた場合には、半固定抵抗８４により簡単な構成で印加電圧を調整することが可能となる。
【０００９】
また、補助容量に加える電圧を半固定抵抗で同様に調整することにより、階調ばらつきを取り除くことが可能である。
【特許文献１】特開２００１−３４３９４５号公報
【特許文献２】特開２００１−２５５８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、半固定抵抗を用いた場合にはいくつかの問題がある。まず、半固定抵抗は、機械的に調整する必要がある部品であるため調整の自動化が難しいという問題がある。また、部品サイズが大きく、かつ衝撃等で調整がずれたり、壊れやすいという問題もある。特に、部品サイズが大きい点は、小型化と多機能化が進むカメラ付携帯電話などにおいて限られたスペースを占有することとなる。さらには半固定抵抗は高価であり、製造コストを上昇させる原因になる。
【００１１】
本発明は、上記に鑑みてなされたものであり、その課題とするところは、液晶表示装置におけるフリッカあるいは階調バラツキによる表示品質の劣化を低コストで改善することにある。
【課題を解決するための手段】
【００１２】
本発明に係る液晶表示装置は、画素電極を備えたアレイ基板と、画素電極に対向して配置された対向電極を備えた対向基板と、アレイ基板と対向基板の間隙に画素電極と対向電極に挟まれて配置された液晶層と、外部から導通・非導通の状態を変更可能な２端子素子と、前記２端子素子の導通・非導通の状態に応じて画素電極および対向電極により液晶層に印加される電圧を制御する電源回路と、を有することを特徴とする。
【００１３】
本発明にあっては、外部から導通・非導通の状態を変更可能な２端子素子を設け、電源回路が２端子素子の導通・非導通の状態に応じて画素電極および対向電極により液晶層に印加される電圧を制御することで、２端子素子の導通・非道通状態を外部から変更することにより、液晶層に印加される電圧を簡単に調整できるようにしている。
【００１４】
また、２端子素子として、半固定抵抗のように抵抗値を変更するものではなく、導通状態と非導通状態を変更するだけの簡単な構成を採用したことで低コスト化を図っている。
【００１５】
本液晶表示装置において、前記電源回路は、対向電極に印加される電圧を制御することを特徴とする。
【００１６】
本発明にあっては、２端子素子の導通・非導通の状態に応じて対向電極に印加される電圧を制御することで、フリッカを低減するようにしている。
【００１７】
本液晶表示装置は、各画素が画素電極に印加される電圧を蓄積する補助容量を備えたものであって、前記電源回路は、補助容量に与える電圧を制御することを特徴とする。
【００１８】
本発明にあっては、２端子素子の導通・非導通の状態に応じて補助容量に印加する電圧を制御することで、階調バラツキを低減するようにしている。
【００１９】
本液晶表示装置において、前記２端子素子は抵抗器であって、２個以上の抵抗器を備え、各抵抗器の結線状態を選択することで前記電圧を調整可能としたことを特徴とする。
【００２０】
本液晶表示装置において、前記２端子素子は、電流を流すことによって切断可能に形成されることを特徴とする。
【００２１】
本液晶表示装置において、前記２端子素子は、レーザによって切断可能に形成されることを特徴とする。
【００２２】
本液晶表示装置において、前記２端子素子は、前記アレイ基板に形成されることを特徴とする。
【発明の効果】
【００２３】
本発明に係る液晶表示装置によれば、液晶表示装置におけるフリッカあるいは階調バラツキによる表示品質の劣化を半固定抵抗を用いた場合よりも低コストで改善することができる。
【発明を実施するための最良の形態】
【００２４】
以下、一実施の形態について図面を用いて説明する。
【００２５】
図１は、本実施形態における液晶表示装置の概略的な構成を示す平面図であり、アレイ基板を上から見た図を示している。図２は、本液晶表示装置の概略的な断面図である。
【００２６】
図１に示すように、本液晶表示装置は、アレイ基板１上に表示部２、信号線駆動回路３、走査線駆動回路４、２端子素子５、抵抗６、インバータ素子７、エンコーダ８、電源回路９を備えるととともに、フレキシブル基板１１上に２端子素子５への電流書き込み用の入力パッド１２、映像信号や制御信号などの入力用の入力端子１３を備える。
【００２７】
また、図２に示すように、本液晶表示装置は、画素毎に画素電極２４、スイッチ素子、補助容量等を備えたアレイ基板１と、対向電極２５を備えた対向基板２２とが対向して配置され、両基板の端辺部分がシール材２６で封止され、両基板の間隙に画素電極２４と対向電極２５に挟まれるようにして液晶層２３が配置される。アレイ基板１、対向基板２２は共にガラス製である。
【００２８】
図３の回路図に示すように、表示部２は、複数の信号線Ｓと複数の走査線Ｇが交差するように配線され、各交差部に画素を備える。画素数は、一例として３２０×２４０個とする。各画素は、スイッチ素子３１、補助容量３２、液晶容量３３、画素電極２４を備える。スイッチ素子３１は、例えばＭＯＳ型の薄膜トランジスタとする。スイッチ素子３１のソース端子には信号線が接続され、スイッチ素子３１のゲート端子には走査線Ｇが接続され、スイッチ素子３１のドレイン端子は画素電極２４、補助容量３２に接続される。液晶容量３３の一端は画素電極２４に接続され、他端は対向電極２５に接続される。そして、共通の電圧Ｖcsが各画素の補助容量３２に印加され、共通の電圧Ｖcomが対向電極２５に印加される。
【００２９】
スイッチ素子３１は、走査線Ｇを通じて供給されてくる走査パルスによってオン・オフが制御される。スイッチ素子３１がオンのとき、信号線Ｓを通じて供給されてきた映像信号電圧がスイッチ素子３１を介して画素電極２４と補助容量３２に与えられる。画素電極２４に映像信号電圧を印加することで液晶が駆動する。スイッチ素子３１をオフした後も、補助容量３２に映像信号電圧が蓄積されているので、この電圧は画素電極２４に印加され続ける。
【００３０】
信号線駆動回路３は、フレキシブル基板１１から伝送されてきた映像信号を信号線Ｓに供給する。
【００３１】
走査線駆動回路４は、フレキシブル基板１１から伝送されてきたパルス信号に基づいて走査信号を走査線Ｇに供給する。
【００３２】
図１に示した２端子素子５は、外部から導通・非導通の状態が変更可能な素子である。ここでは、一例として２端子素子５を他の素子を破損させない大きさの電流を流すことによって切断可能に形成し、ヒューズとして機能させるものとする。電流で２端子素子５の抵抗配線を焼き切る方式は、間便かつ低コストであり望ましい。２端子素子５は、複数あることが望ましく、２個〜８個程度が望ましい。図１では、一例として６個示している。これらの２端子素子５は、入力端子Ａ０〜Ａ５にそれぞれ対応する。各入力端子Ａ０〜Ａ５は、それぞれに対応するフレキシブル基板１１上に設けられた複数の入力パッド１２に接続される。そして、２端子素子５の導通・非道通状態を個別に調整するときに、該当する入力パッド１２に電流を流すことで、必要な２端子素子５だけ切断し非導通状態にする。
【００３３】
抵抗６、インバータ素子７は、それぞれの２端子素子５に対応して１つずつ配置されており、２端子素子５の導通・非道通の状態をエンコーダ８に伝えるためのものである。
【００３４】
図４の模試図に示すように、２端子素子５の一方の端子５１はグランドに接続され、他方の端子５２は抵抗６とインバータ素子７にそれぞれ接続される。２端子素子５の抵抗配線５３は、両端子５１，５２間で、溶融破損し易いアルミニウム系の配線材料を用いて最細パターンとなるように形成される。この最細パターンは、焼き切る部分にだけ使うものであり、他の部分に用られる歩留まり、段切れ等を考慮した配線ルールよりもずっと細い配線として形成される。
【００３５】
２端子素子５の抵抗配線５３は、他の部分の抵抗配線と比べて抵抗値をある程度大きくしなくてはならない。しかし、抵抗値を大きくしすぎると、電流を流すために高電圧を印加しなくてはならなくなり、焼き切る目的以外の素子を破損するおそれがある。このため、抵抗配線５３の抵抗値は適切な値に設定する必要があり、例えば数１０Ω〜数１００Ω程度とすることが望ましい。
【００３６】
また、２端子素子５に接続されるインバータ素子７に液晶駆動用の薄膜トランジスタ（ＴＦＴ）を用いるものとし、図５の回路図に示すように、インバータ素子７をＰ型ＴＦＴ７１とＮ型ＴＦＴ７２とで形成した場合には、ＴＦＴは一般にＣＭＯＳ回路用の素子よりも耐圧が高いので、２端子素子５を焼き切る電流によってインバータ素子７が破損することを防止できる。
【００３７】
図１に示したエンコーダ８は、２端子素子５の導通・非道通の状態に応じた信号を電源回路９に伝える。例えば、導通状態にある２端子素子の数に応じた電圧を出力する。２端子素子５が６個ある場合には、６ｂｉｔ分の情報が得られることになる。
【００３８】
電源回路９は、対向電極２５に印加する電圧Ｖcomおよび各画素の補助容量３２に加える電圧Ｖcsを出力するものであり、これらの電圧Ｖcom、Ｖcsの初期値を格納する揮発性レジスタを内蔵する。また、エンコーダ８からの信号に基づいて、２端子素子５の導通・非導通の状態を電気的に読み取り、この状態に応じて電圧Ｖcom、Ｖcsを調整する。具体的には、２端子素子が６個ある場合には、電圧Ｖcomと電圧Ｖcsでそれぞれ３ｂｉｔずつ割り当てるものとし、その情報に基づいて、対向電極２５に印加する電圧Ｖcomが直流の場合には、その直流電圧のレベルを調整し、交流の場合にはその振幅を調整する。また、補助容量３２に与える電圧Ｖcsのレベルを調整する。
【００３９】
表示部２、走査線駆動回路４、２端子素子５、抵抗６、インバータ素子７はアレイ基板１上に直接的に形成される。信号線駆動回路３、エンコーダ８、電源回路９は、ＩＣチップとして形成され、このＩＣチップは、ＣＯＧ（Chip On Grass）方式でアレイ基板１上に実装される。ＩＣチップは、フレキシブル基板１１およびアレイ基板１上の各回路と各種の配線で接続され、両基板間での信号の伝送を担う。
【００４０】
フレキシブル基板１１は、複数の入力端子１３と、複数の入力パッド１２を備える。入力端子１３は、外部から供給されてきた映像信号、制御信号、電源等をＩＣチップへ伝送するためのものである。入力パッド１２は、２端子素子５を切断する際の電流を流すためのものであり、通常の入力端子１３とは別に設けられる。各入力パッド１２は、２端子素子５の入力端子Ａ０〜Ａ５にそれぞれ対応する。
【００４１】
次に、本液晶表示装置により、液晶層２３に印加する電圧を最適値に調整する方法について説明する。２端子素子５は、初期状態では全て導通状態であり、何個の２端子素子５を非導通にするかは、装置の組立検査時に、実際に表示をさせて液晶層２３に印加する最適な電圧を調査してから決定する。
【００４２】
具体的には、まずフリッカの出やすい画面を表示し、電源回路９に内蔵した揮発性レジスタに格納された初期値Ｒiniを読み出し、この初期値Ｒiniに対応する電圧Ｖcomを対向電極２５に印加する。この初期値Ｒiniは、各液晶表示装置で共通のものとする。そして、液晶表示装置毎に、揮発性レジスタの値を順次書き換えながら電圧Ｖcomを変更してフリッカの状態を比較し、フリッカが最も小さくなる値を示す揮発性レジスタの最小値Ｒminを求める。
【００４３】
次に、初期値Ｒiniとこの最小値Ｒminとの差分をとることにより、２端子素子５により調整する分を示す設定値Ｒ２を決定する。この設定値Ｒ２は次式(１)で表される。
【００４４】
Ｒ２＝Ｒmin−Ｒini  (１)
例えば、２端子素子５による１ビット当りの電圧調整幅を２０ｍＶとした場合には、電圧Ｖcomの調整用としては３ビット分の８段階の調整が可能となるので、最大１４０ｍＶの電圧幅で電圧Ｖcomを調整することが可能となる。そこで、設定値Ｒ２に対応する調整電圧をエンコーダ８が電源回路９に指示できるように、切断すべき２端子素子５を決定し、その２端子素子に接続された入力パッド１２に電流を流すことで当該２端子素子５を切断する。実験に使用した液晶表示装置では、上記１４０ｍＶの調整幅で十分にフリッカを低減することができた。
【００４５】
このように、各液晶表示装置で共通の初期値Ｒiniと、個別の液晶表示装置で定まる設定値Ｒ２の組み合わせにより、対向電極２５に印加する最適な電圧Ｖcomを設定することが可能となる。
【００４６】
補助容量３２に加える電圧Ｖcsについても基本的には同様に設定できる。例えば、揮発性レジスタに格納されている初期値を変更して電圧Ｖcsを調整することにより、最大輝度、中間調輝度となるレジスタ値を測定し、初期値とこれらの輝度のレジスタ値との差分をとることで、目標とする階調特性からのズレを見積もり、そのズレ分に対応する設定値を決定する。この設定値に対応する調整電圧をエンコーダ８が電源回路９に指示できるように、切断すべき２端子素子５を決定し、その２端子素子に接続された入力パッド１２に電流を流すことで当該２端子素子５を切断する。例えば、２端子素子による１ビット当りの電圧調整幅を８０ｍＶとした場合には、最大５６０ｍＶの電圧幅で電圧Ｖcsを調整することが可能となる。実験に使用した液晶表示装置では、この調整幅で十分に階調バラツキを低減することができた。
【００４７】
このように、各液晶表示装置で共通の初期値と、個別の液晶表示装置で定まる設定値の組み合わせにより、補助容量３２に印加する最適な電圧Ｖcsを設定することが可能となる。
【００４８】
２端子素子５の導通・非道通を変更する手法は、電流を流して２端子素子を切断することの他、様々な変形が可能である。例えば、２端子素子５をレーザーで切断したり、切断刃で物理的に切断するようにしてもよい。
【００４９】
図６は、レーザ切断用の２端子素子の構成を示す模式図である。２端子素子をガラス製のアレイ基板１上に配線する点は、電流切断用の２端子素子と同様であるが、レーザ切断用においては、同図に示すように、抵抗配線５３の部分にアライメントマーク５５を付け、レーザで自動切断できるようにすることが望ましい。
【００５０】
図７は、物理的な切断用の２端子素子の構成を示す模式図である。切断刃を機械的に動かして２端子素子を物理的に切断する場合には、同図に示すように、２端子素子５を傷が付き易いアレイ基板１上ではなく、機械的な加工が容易なフレキシブル基板１１上に配置することが望ましい。
【００５１】
図８は、複数の２端子素子についての別の結線状態を示す模式図である。ここでは、２端子素子として抵抗器を用いる。各抵抗器は、高融点金属合金の配線としてアレイ基板に形成される。このように配線を抵抗器として利用することで、線幅を通常の配線よりも細く設計して、容易に高抵抗が得られるようにする。同図の配線は、４個の抵抗器６１〜６４、３箇所の引出線６５〜６７、１箇所の短絡線６８で構成されている。抵抗器６１〜６４の抵抗値はそれぞれＲ１〜Ｒ４とする。
【００５２】
図９は、図８の配線についての等価回路である。抵抗器６１〜６３は直列に接続され、その両端に引出線６５，６６が配置される。抵抗器６４は抵抗器６３に並列に接続され、抵抗器６２〜６４の接続点に引出線６７が配置される。短絡線６８は抵抗器６１の両端を接続する。同図では、短絡線６８上のラインをＰ１、抵抗器６３上のラインをＰ２、抵抗器６４上のラインをＰ３で示してある。以下、この回路図を用いて、各抵抗器の結線状態を選択することにより液晶層へ印加する電圧を調整する手法について説明する。
【００５３】
引出線６５，６６間に印加する入力電位をＶiとすると、抵抗器６４による出力電位Ｖcomは次式(２)で与えられる。
【００５４】
Ｖcom＝Ｖi×Ｒ’/(Ｒ２＋Ｒ’)    （２）
ここで、Ｒ’＝１/(１/Ｒ３＋１/Ｒ４)である。
【００５５】
今、Ｐ１を例えばレーザで切断すると、出力電位Ｖcomは次式(３)となる。
【００５６】
Ｖcom＝Ｖi×Ｒ’/(Ｒ１＋Ｒ２＋Ｒ’)  （３）
また、Ｐ１を接続したままの状態でＰ２を切断すると、出力電位Ｖcomは次式(４)となる。
【００５７】
Ｖcom＝Ｖi×Ｒ４/(Ｒ２＋Ｒ４)  （４）
また、Ｐ１，Ｐ２を接続したままの状態でＰ３を切断すると、出力電位Ｖcomは次式(５)となる。
【００５８】
Ｖcom＝Ｖi×Ｒ３/(Ｒ２＋Ｒ３)  （５）
例えば、Ｒ１＝１ｋΩ、Ｒ２＝１ｋΩ、Ｒ３＝２ｋΩ、Ｒ４＝３ｋΩ、Ｖi＝３Ｖとした場合には、Ｖcom値は次のように得られる。
【００５９】
式(２)：Ｖcom＝１．８９Ｖ
式(３)：Ｖcom＝１．３８Ｖ
式(４)：Ｖcom＝３．００Ｖ
式(５)：Ｖcom＝２．００Ｖ
したがって、本実施の形態によれば、外部から導通・非導通の状態を変更可能な２端子素子５を設け、電源回路９が２端子素子５の導通・非導通の状態に応じて画素電極２４および対向電極２５により液晶層２３に印加される電圧を制御することで、２端子素子５の導通・非道通状態を外部から変更することにより、液晶層２３に印加される電圧を簡単に調整することができる。
【００６０】
これにより、２端子素子５の状態に応じて対向電極２５に印加する電圧Ｖcomを調整した場合には、フリッカを低減することができ、また、補助容量３２に印加する電圧Ｖcsを調整した場合には、階調バラツキを低減することができる。
【００６１】
また、２端子素子５として、半固定抵抗のように抵抗値を変更するものではなく、導通状態と非導通状態を変更するだけの簡単な構成を用いたことで、低コスト化を図ることができる。
【００６２】
また、複数の抵抗器の結線状態を選択して液晶層に印加する電圧Ｖcomを調整可能としたことで、電圧Ｖcomの調整が容易となり、適切な値に設定し易くできる。
【００６３】
なお、本実施の形態においては、対向電極２５に印加する電圧Ｖcomおよび補助容量Ｖcsの双方を調整することについて説明したが、いずれか一方だけの調整とした場合でも、表示品質の劣化を防止することができる。
【００６４】
また、本実施の形態においては、画素毎にスイッチ素子を備えたアクティブ型の液晶表示装置について説明したが、本発明は、これに限られるものではなく、他の方式の液晶表示装置にも適用できる。
【図面の簡単な説明】
【００６５】
【図１】一実施の形態における液晶表示装置の概略的な構成を示す平面図である。
【図２】上記液晶表示装置の概略的な断面図である。
【図３】上記液晶表示装置における表示部の構成を示す回路図である。
【図４】上記液晶表示装置における２端子素子の構成を示す模式図である。
【図５】２端子素子、インバータ素子、抵抗の接続構成を示す回路図である。
【図６】２端子素子の別の構成を示す模式図である。
【図７】２端子素子のさらに別の構成を示す模式図である。
【図８】複数の２端子素子についての別の結線状態を示す模式図である。
【図９】図８の結線状態についての等価回路である。
【図１０】従来の対向電圧回路の構成を示す回路図である。
【符号の説明】
【００６６】
１…アレイ基板，２…表示部
３…信号線駆動回路
４…走査線駆動回路
５…２端子素子，６…抵抗
７…インバータ素子
８…エンコーダ，９…電源回路
１１…フレキシブル基板
１２…入力パッド，１３…入力端子
２２…対向基板，２３…液晶層
２４…画素電極，２５…対向電極
２６…シール材，３１…スイッチ素子
３２…補助容量，３３…液晶容量
５１，５２…端子，５３…抵抗配線
５５…アライメントマーク
６１〜６４…抵抗器
【図１】
2006235593.tif 000003
【図２】
2006235593.tif 000004
【図３】
2006235593.tif 000005
【図４】
2006235593.tif 000006
【図５】
2006235593.tif 000007
【図６】
2006235593.tif 000008
【図７】
2006235593.tif 000009
【図８】
2006235593.tif 000010
【図９】
2006235593.tif 000011
【図１０】
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