(57)【要約】【課題】テスト中に発生したエラーの根源を決定することが可能となるＬＢＩＳＴテストを行うための方法を提供する。【解決手段】この方法は、テスト中のデバイス内のＬＢＩＳＴシステムの１つ以上のテストサイクルを行う工程を具備する。テストサイクルの夫々は、機能フェーズ３１５と走査移動フェーズ３２０とホールドフェーズ３２５とを含む。機能フェーズ３１５では、テスト中のデバイスの機能ロジックを通してデータを伝播することを含む、機能動作が行われる。走査移動フェーズ３２０では、テスト中のデバイスの機能ロジックの部分間に配設された複数の走査チェーン中へ及び外へデータを走査することを含む、走査移動動作が行われる。ホールドフェーズ３２５では、機能動作及び走査移動動作が中断される。【選択図】      図３
2006105999.tif 000002
【特許請求の範囲】
【請求項１】
テスト中のデバイス内のＬＢＩＳＴシステムの１つ以上のテストサイクルを行う工程を具備する方法であって、
前記テストサイクルの夫々は、
テスト中の前記デバイスの機能ロジックを通してデータを伝播することを含む、機能動作が行われる機能フェーズと、
テスト中の前記デバイスの前記機能ロジックの部分間に配設された複数の走査チェーン中へ及び外へデータを走査することを含む、走査移動動作が行われる走査移動フェーズと、
機能動作及び走査移動動作が中断されるホールドフェーズと、
を具備し、
各テストサイクルの前記ホールドフェーズ中、前記複数の走査チェーン外へ走査されたデータを分析する工程と、
前記複数の走査チェーン外へ走査された前記データの前記分析に基づいて、後続のテストサイクルための機能動作及び走査移動動作を再開するか否かを決定する工程と、
を更に具備する。
【請求項２】
前記後続のテストサイクルための機能動作及び走査移動動作を再開すると決定した時、前記ＬＢＩＳＴシステムを再初期化することなく、前記後続のテストサイクルための機能動作及び走査移動動作を再開する工程を更に具備する請求項１に記載の方法。
【請求項３】
前記後続のテストサイクルための機能動作及び走査移動動作を再開するか否かを決定する工程は、
前記分析されたデータがエラーを含むか否かを決定する工程と、
前記分析されたデータがエラーを含まない時、前記後続のテストサイクルための機能動作及び走査移動動作を再開することを決定する工程と、
前記分析されたデータがエラーを含む時、前記後続のテストサイクルための機能動作及び走査移動動作を再開しないことを決定する工程と、
を具備する請求項２に記載の方法。
【請求項４】
テスト中のデバイス内のＬＢＩＳＴシステムの１つ以上のテストサイクルを行う工程を具備する方法であって、
前記テストサイクルの夫々は、
テスト中の前記デバイスの機能ロジックを通してデータを伝播することを含む、機能動作が行われる機能フェーズと、
テスト中の前記デバイスの前記機能ロジックの部分間に配設された複数の走査チェーン中へ及び外へデータを走査することを含む、走査移動動作が行われる走査移動フェーズと、
機能動作及び走査移動動作が中断されるホールドフェーズと、
を具備し、
各テストサイクルの前記ホールドフェーズ中、前記複数の走査チェーン外へ走査されたデータを分析する工程を更に具備し、
前記複数の走査チェーン外へ走査されたデータを分析する工程は、前記複数の走査チェーン外へ走査された前記データを、期待されるデータと比較する工程を具備し、
前記複数の走査チェーン外へ走査された前記データを期待されるデータと比較する工程は、前記複数の走査チェーン外へ走査された前記データを、適切に動作するものとして既知の第２のデバイス内の複数の走査チェーン外へ走査されたデータと比較する工程を具備する。
【請求項５】
テスト中のデバイス内のＬＢＩＳＴシステムの１つ以上のテストサイクルを行う工程を具備する方法であって、
前記テストサイクルの夫々は、
テスト中の前記デバイスの機能ロジックを通してデータを伝播することを含む、機能動作が行われる機能フェーズと、
テスト中の前記デバイスの前記機能ロジックの部分間に配設された複数の走査チェーン中へ及び外へデータを走査することを含む、走査移動動作が行われる走査移動フェーズと、
機能動作及び走査移動動作が中断されるホールドフェーズと、
を具備し、
各テストサイクルの前記ホールドフェーズ中、前記複数の走査チェーン外へ走査されたデータを分析する工程を更に具備し、
前記複数の走査チェーン外へ走査されたデータを分析する工程は、前記複数の走査チェーン外へ走査された前記データを、期待されるデータと比較する工程を具備し、
前記複数の走査チェーン外へ走査された前記データは、前記ＬＢＩＳＴシステムの多入力シグネチャレジスタ（ＭＩＳＲ）内に保存されるシグネチャデータを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的には電子回路のテストに関し、特に、テスト中のデバイスの機能ロジックによって生成されたビットパターンの審査を可能とする、ＬＢＩＳＴテストサイクルの実行を制御するためのシステム及び方法に関する。
【背景技術】
【０００２】
デジタルデバイスは、ますます複雑になっている。これらのデバイスの複雑さが増加するのにつれて、デバイスの適切な動作を損なうかまたは妨げるかもしれない欠陥が発生する可能性が高まっている。従って、これらのデバイスをテストすることが、次第に、より重要になっている。
【０００３】
デバイスのテストは、様々な場面で重要となる可能性があり、それらには、例えば、デバイスの設計、デバイスの製造、及びデバイスの動作が含まれる。設計の場面では、テストは、設計が論理的に信頼できることを確実にする。製造の場面では、テストは、デバイスのタイミング、適切な動作、及び性能が、期待された通りであることを確実にするために実行される可能性がある。最後に、デバイスが製造された後、デバイスが通常の使用の間に適切に動作し続けることを確実にするため、デバイスを通常の動作速度でテストすることが必要となる可能性がある。
【０００４】
ロジック回路における欠陥のテストの１手法は、決定論的なアプローチである。決定論的な方法において、回路の状態値の可能性のある組み合わせの夫々と共に、可能性のある入力パターンの夫々がロジック回路の入力に付与される。入力及び状態値の各組み合わせによって生成される出力パターンは、次に、ロジック回路が適切に動作したか否かを決定するため、期待される出力パターンと比較される。しかし、可能性のある入力パターン及び状態値の数が大きい場合、全ての組み合わせの決定論的なテストのコストは、実用的な方法論としては、通常高くなりすぎる。従って、より低いコストの代替テスト方法が望まれる。
【０００５】
１つの代替方法は非決定論的なアプローチで、ここで、擬似ランダム入力テストパターンがロジック回路の入力に付与される。ロジック回路の出力は、次に、適切に動作するものとして既知のロジック回路による同じ擬似ランダム入力テストパターンに応答する出力（Chandra）と比較される。出力が同じ場合、テスト中のロジック回路も適切に動作している確率が高い。ロジック回路に付与される入力テストパターンが多くなるほど、及び入力テストパターンがよりランダムであるほど、テスト中のロジック回路が所与の入力パターンに応答して適切に動作する確率が高くなる。一般的に、この非決定論的なテストのアプローチは、実施する上で決定論的なアプローチよりも簡易で且つ安価である。
【０００６】
決定論的なテストのアプローチを実施するために使用可能な１つのテスト機構は、組込み自己テスト（ＢＩＳＴ）である。これはまた、ロジック回路に適用される時、ロジック組込み自己テスト（LＢＩＳＴ）として言及される可能性がある。通常、ＢＩＳＴ及びＬＢＩＳＴ方法論は、テストの設計（ＤＦＴ）の方法論として言及される方法論のグループの一部としてみなされる。ＤＦＴ方法論は、テストされる回路の実際の設計に影響する。特に、ＬＢＩＳＴ方法論は、テストされる回路の設計に回路構成部分を組み込むことを含み、ここで、追加の回路構成部分が、回路のロジックゲートの動作をテストする目的で使用される。
【０００７】
典型的なＬＢＩＳＴシステムにおいて、テスト中のデバイス内のＬＢＩＳＴ回路構成は、デバイスの機能ロジックのレベル間に配設された複数の走査チェーンを含む。一般的に、ビットの擬似ランダムパターンは、生成されると共に走査チェーンに保存される。これは、「走査チェーン中へデータを走査する」として言及される可能性がある。擬似ランダムビットパターンが走査チェーン中へ走査された後、データは、機能ロジックを通して後続の走査チェーンに伝播される。データは、次に、後続の走査チェーンの出力に走査される。このテストサイクルは、一般的に多数回反復され（例えば、１０,０００回）、各テストサイクルの結果が、先行のテストサイクルの結果と、ある態様で組み合わされる。全ての予定されたテストサイクルが完了された後、最終的な結果が、適切に動作するものとして既知のデバイスによって生成された最終的な結果と比較される。この比較に基づいて、テスト中のデバイスが適切に動作したかが決定される。
【０００８】
この方法論は、テスト中のデバイスが適切に動作したか（及び、従って適切に動作し続けることが期待できるか）を決定するのに有用であるが、テスト中に発生するエラーの根源を決定するのに有用でない。生成された結果の比較及びエラーが発生したかの対応する決定に先立って、多数のテストサイクルが実行されるため、これらのサイクルのいずれかにおいてエラーが発生した可能性がある。更に、各テストサイクルの結果が先行の結果と組み合わされるため、マルチサイクルテストによって生成される最終的なビットパターンは、エラーの診断ための有用なツールを提供しない。
【０００９】
従って、ＬＢＩＳＴテストの結果がテスト中に発生したエラーの根源を決定するのに有用となる、デバイスに対してＬＢＩＳＴテストを行うためのシステム及び方法を提供することが望ましい。
【発明の開示】
【課題を解決するための手段】
【００１０】
上述の課題は、本発明の様々な実施形態によって解消することが可能である。概略的には、本発明は、デジタル回路においてロジック組込み自己テスト（LＢＩＳＴ）を行うためのシステム及び方法を具備する。１実施形態において、ＬＢＩＳＴ回路構成の動作は、各テストサイクルの最後に中断（suspend）され、テスト中のデバイスの機能ロジックによって生成されたビットパターンが審査され、テストサイクル中に何らかのエラーが発生したかを決定できるようする。１実施形態において、擬似ランダムビットパターンは、機能ロジック回路の部分間に配設された走査チェーンの中へ走査され、次に、機能ロジックを通して伝播される。結果として得られたビットパターンは、機能ロジックに続く走査チェーン内に捕捉され、次に、走査チェーン外へ走査される。ビットパターンは、処理されると共に、適切に動作するものとして既知のデバイス内の並行するＬＢＩＳＴシステムによって生成された対応するデータと比較される。ＬＢＩＳＴテストサイクルは、次に、生成されたビットパターン内にエラーが存在すれば休止され、エラーがなければ再開される。
【００１１】
本発明は様々な手法で実施可能で、幾つかの典型的な実施形態が以下に詳述される。１実施形態において、テスト中のデバイス内のＬＢＩＳＴシステムのテストサイクルを実行することを含む方法が提供される。各テストサイクルは、機能フェーズ、走査移動フェーズ、及びホールドフェーズを有する。機能フェーズにおいて、テスト中の前記デバイスの機能ロジックを通してデータを伝播するような機能動作が行われる。走査移動フェーズにおいて、機能ロジックの部分間に配設された走査チェーン中へ及び外へデータを走査するような走査移動動作が行われる。ホールドフェーズにおいて、機能動作及び走査移動動作が中断され、走査チェーン外へ走査されたデータが審査され、機能ロジックによるデータの処理において何らかのエラーが発生したかを決定できるようにする。この審査は、上記のデータを、適切に動作するものとして既知の同一のデバイス内のＬＢＩＳＴシステムによって生成された対応するデータと比較することからなることができる。テスト中のデバイス内で生成されたデータにエラーがない場合、他のテストサイクルが実行される。データにエラーがある場合、テストは休止され、このエラーデータを使用してエラーの根源が診断可能となる。
【００１２】
他の実施形態は、テスト中のデバイス内に実装されたＬＢＩＳＴ回路構成に結合され、ＬＢＩＳＴ回路構成を制御する制御信号を生成するように構成されたＬＢＩＳＴコントローラを具備する。ＬＢＩＳＴコントローラは、上述のように機能フェーズ、走査移動フェーズ、及びホールドフェーズを開始することを含む、ＬＢＩＳＴ回路構成のテストサイクルを管理するように構成される。
【００１３】
更に他の実施形態は、内部に組み込まれたＬＢＩＳＴ回路構成を有する第１及び第２のデバイスを含むシステムを具備する。１つのデバイスはテスト中のデバイスであり、他のデバイスは適切に動作するものとして既知の「良好な」デバイスである。システムは、第１及び第２のデバイスに結合され、２つのデバイスのＬＢＩＳＴ回路構成を制御するように構成された１つ以上のＬＢＩＳＴコントローラを含む。ＬＢＩＳＴコントローラは、周期的（例えば、各テストサイクルの最後）に、２つのデバイス内のＬＢＩＳＴ回路構成の機能動作及び走査移動動作を中断し、デバイスの機能ロジックによって生成されるデータが比較できるようにする。２つのデバイスのデータが適合する場合、テスト中のデバイス内でエラーが発生しておらず、後続のテストサイクルを行うことが可能となる。データが適合しない場合、エラーが発生しており、テストが休止されてエラーの根源を診断することが可能となる。
【００１４】
多数の他の実施形態もまた可能である。本発明のその他の目的及び利点は以下の詳細な説明と、添付図面の参照により明白になるであろう。
【発明を実施するための最良の形態】
【００１５】
本発明は様々な変形及び代替形態を取るが、その特定の実施形態を図面及び付随する詳細な説明によって例示する。しかしながら、図面及び詳細な説明は、本発明を説明した特定の実施形態に限定することを意図するものではないことを理解すべきである。即ち、この説明は、特許請求の範囲により規定される本発明の技術的範囲内に入る全ての変形、等価物、及び他の実施形態をカバーすることを意図する。
【００１６】
本発明の１以上の実施形態を以下に説明する。以下に説明するこれら及び他の実施形態は例示であり、本発明の技術的範囲を限定するものではなく本発明の説明を意図するものであることに注意すべきである。
【００１７】
本明細書に記載されるように、本発明の様々な実施形態は、デジタル回路においてロジック組込み自己テスト（LＢＩＳＴ）を行うためのシステム及び方法を具備し、ここで、ＬＢＩＳＴ回路構成の動作は、各テストサイクルの最後に中断され、テスト中のデバイスの機能ロジックによって生成されたビットパターンが審査され、テストサイクル中に何らかのエラーが発生したかを決定できるようする。
【００１８】
１実施形態において、ＳＴＵＭＰＳ型ＬＢＩＳＴテストアーキテクチャが、ロジック回路の設計に組み込まれる。ＬＢＩＳＴ構成部分は、ロジック回路の機能ロジックの部分間に配設された走査チェーンの組み合わせを含む。擬似ランダムビットパターンが走査チェーン中へ走査され、走査チェーンに続く機能ロジックを通して擬似ランダムビットパターンが伝播されるようにする。結果として得られたビットパターンは、機能ロジックに続く走査チェーン内に捕捉され、次に、これらの走査チェーン外へ走査される。生成されたビットパターンが走査チェーン外へ走査された後、ＬＢＩＳＴ回路構成の動作が中断され、生成されたビットパターンが審査され及び／または期待されるビットパターンと比較され、擬似ランダムビットパターンの処理中にエラーが発生したかを決定できるようする。ＬＢＩＳＴ回路構成の動作が中断される間、ＬＢＩＳＴ回路構成の状態が維持され、動作を再開する前に再初期化が必要ないようにする。
【００１９】
１実施形態において、テスト中のロジック回路と、適切に動作するものとして既知のロジック回路（「良好な」ロジック回路）とに対して、並行してＬＢＩＳＴテストが行われる。各テストサイクル後（即ち、擬似ランダムビットパターンが機能ロジックを通して伝播されると共に走査チェーン外へ走査された後）、両ロジック回路のＬＢＩＳＴ回路構成の動作が中断される。ＬＢＩＳＴ回路構成の動作が中断される間、テスト中のロジック回路によって生成されたビットパターンが、良好なロジック回路によって生成された対応するビットパターンと比較される。比較されたビットパターン中のあるビットが相違する場合、テスト中のロジック回路内でエラー発生しており、ＬＢＩＳＴテストが休止される。（従来のＳＴＵＭＰＳ型ＬＢＩＳＴシステムのように）エラー中のビットが他のビットパターンと組み合わされていないため、エラー中のビットから、テスト中のロジック回路内の機能ロジックのどの特定部分が機能不良を起こしたかを決定することができる。
【００２０】
本発明の様々な実施形態は、従来のシステムと比較して多くの利点を提供する。例えば、従来のＳＴＵＭＰＳ型ＬＢＩＳＴシステムは、ＬＢＩＳＴテストが開始される時、所定数のサイクルに到達するまで、テストサイクルが反復して行われるように設計される。各テストサイクル後、機能ロジックによって生成されたビットパターンは、走査チェーン外へ走査されると共に他のデータと組み合わされる（例えば、多入力シグネチャレジスタ内で）。所定数テストサイクルが完了された後、組み合わされた結果が一旦審査される。従来のＬＢＩＳＴシステムでは、エラーが発生した時、テストを一時的に中断して機能ロジックによって生成されたビットパターンを審査する、或いは休止後にテストを再開する手法が存在しない。
【００２１】
本発明の様々な実施形態が以下に記載される。先ず、これらの実施形態は、集積回路におけるＳＴＵＭＰＳ型ＬＢＩＳＴアーキテクチャの実施に焦点を合わせて記載される。
【００２２】
留意すべき点として、これらの実施形態は限定的なものというより説明を意図するものであり、代替実施形態が、ＳＴＵＭＰＳアーキテクチャ以外のＢＩＳＴアーキテクチャや、構成部分がロジック構成部分（例えば、ＡＮＤゲート、ＯＲゲートなど）に厳密に限定されない回路において実施可能である。多くの変更例が本発明の当業者にとって明白であり、そのような変更例は添付の特許請求の範囲内に含まれるものである。
【００２３】
図１は、単純ＳＴＵＭＰＳ−ＬＢＩＳＴシステムの主要動作を示す機能ブロック図である。このＬＢＩＳＴシステムは、集積回路に組み込まれる。この図において、集積回路の機能ロジックは、第１の部分１１０及び第２の部分１２０を含む。機能ロジック１１０は、それ自身が、複数の入力１１１及び複数の出力１１２を有するロジック回路である。同様に、機能ロジック１２０は、複数の入力１２１及び複数の出力１２２を有するロジック回路を形成する。機能ロジック１１０は機能ロジック１２０に結合され、通常動作において、機能ロジック１１０の出力１１２が機能ロジック１２０の入力１２１として働く。
【００２４】
機能ロジック１１０及び１２０の各入力及び出力は、走査ラッチに結合される。機能ロジック１１０の入力１１１に結合される走査ラッチ１３１の組み合わせは、走査チェーンとして言及される。データのビットが走査チェーンのラッチを通して移動できるように、ラッチは互いに直列に結合される。例えば、ビットは、ラッチ１４１へ走査され、次に、ラッチ１４２へ移動される等々により、ラッチ１４３に到達することが可能となる。より具体的には、このビットがラッチ１４１からラッチ１４２へ移動されるのにつれて、第２のビットがラッチ１４１中へ移動される。ビットが各ラッチ外へ移動されるのにつれて、他のビットがこのラッチ中へ移動される。この態様で、一連のデータビットが、走査チェーン１３１のラッチの組み合わせへ移動されるまたは走査され、また、各ラッチが対応するビットを保存することができる。同様に、走査チェーン１３２のラッチ中へもデータが走査される。
【００２５】
走査チェーンのラッチ（例えば、１３１）中へデータが走査できるのと同様に、走査チェーンのラッチ外へデータが走査できる。図１に示すように、走査チェーン１３２のラッチは、機能ロジック１１０の出力に結合される。これらのラッチの夫々は、機能ロジック１１０によって出力された対応するビットを保存することができる。これらの出力ビットが走査チェーン１３２のラッチに保存された後、出力データビットが一連のラッチを通して移動され、出力ビットストリームとして提供される。同様に、走査チェーン１３３のラッチ外へもデータが走査される。留意すべき点として、図１に示される構造は、走査チェーン１３３中へ走査されるデータや走査チェーン１３１外へ走査されるデータは示していない。代替実施形態では、これらの走査チェーン中へ及び外へデータを走査するように構成される可能性がある。
【００２６】
図１のＬＢＩＳＴシステムは、基本的に次のように動作する。擬似ランダムビットパターンが生成され、機能ロジック１１０及び１２０の入力に結合された走査チェーン（１３１、１３２）中へ走査される。走査チェーン１３１及び１３２に保存された擬似ランダムビットパターンは、次に、対応する機能ロジックを通して伝播される。即ち、走査チェーン１３１内のビットパターンは機能ロジック１１０を通して伝播され、一方、走査チェーン１３２内のビットパターンは、機能ロジック１２０を通して伝播される。機能ロジック１１０及び１２０は、この入力を処理し、対応する出力の組み合わせを生成する。これらの出力は、機能ロジックの出力に結合された走査チェーン（１３２及び１３３）内に捕捉される（保存される）。走査チェーン１３２及び１３３に保存された出力ビットパターンは、次に、これらの走査チェーン外へ走査される。
【００２７】
図２は、１実施形態に係るＬＢＩＳＴシステムの動作のフェーズを示す図である。図２は、ＬＢＩＳＴシステムの動作の４つの異なるフェーズ、即ち、初期化、ホールド、機能、及び走査移動のフェーズを示す。初期化フェーズにおいて、システムの様々な構成部分が、通常動作のために準備される。これは、様々な構成部分をリセットすること、擬似ランダム数発生器ためのシードを提供すること、レジスタに値を設定すること、などを含む可能性がある。ホールドフェーズにおいて、システム内で生成されるデータの比較及び／または分析を可能とするため、ＬＢＩＳＴシステムの様々な構成部分の動作が一時的に中断される。機能フェーズにおいて、ＬＢＩＳＴシステムが実装されたデバイスの機能ロジックを通してデータが伝播される。走査移動フェーズにおいて、ＬＢＩＳＴシステムの走査チェーンの中へ及び外へデータが走査される。
【００２８】
この図に示されるように、ＬＢＩＳＴシステムの動作は、初期化フェーズで開始される。上述のように、このフェーズ中にシステムが通常動作のために準備される。上述のように、このフェーズ中にシステムの様々な構成部分が動作のために準備される。後に詳述するように、モードカウンタ及びシフトレジスタのサイクルカウンタを含む幾つかのカウンタがリセットされる。幾つかのレジスタ（例えば、機能レジスタ、ホールドレジスタ、走査レジスタ）がそれらに保存された適当な値を有することを確実にする必要がある可能性があり、この点も後述される。図２に示される実施形態において、第１のテストサイクルが機能フェーズで開始されるため、初期化フェーズにおいて、第１の組み合わせの擬似ランダムビットパターンを生成すること、及びこれらのビットパターンをテスト中のデバイスの機能ロジック間に配設された走査チェーンへロードすることがまた必要となる。これらの動作が行われた後、ＬＢＩＳＴシステムは、動作のための準備が整った状態となると共にホールドフェーズに入り、ここで、システムは動作を開始する指示のために待機する。
【００２９】
初期ホールドフェーズに続いて、ＬＢＩＳＴシステムは第１のテストサイクルを開始し、これは、機能フェーズ、走査移動フェーズ、及びホールドフェーズを含む。走査チェーン中へ走査されていたデータは、機能フェーズ中に、テスト中のデバイスの機能ロジックを通して伝播される。この機能フェーズの最後に、機能ロジックの出力が走査チェーンによって捕捉される。上述のように、連続的な機能ロジックブロック間に配置された走査チェーンは、１つの機能ロジックブロックへ入力を提供すること、及び他の機能ロジックブロックの出力を捕捉することの両者に働く。機能フェーズの最後に走査チェーン内に捕捉されるデータは、走査移動フェーズ中に走査チェーン外へ走査される。捕捉されたデータが走査チェーン外へ走査されるのと同時に、新たな擬似ランダムビットパターンが、次のテストサイクルの機能フェーズを準備するため、走査チェーン中へ走査される。
【００３０】
捕捉されたデータが走査チェーン外へ走査されると、システムはホールドフェーズに入る。ホールドフェーズ中、ＬＢＩＳＴシステムの機能動作及び走査移動動作は、一時的に中断される。これらの動作が中断される間、システムの状態が維持され、ホールドフェーズ後にシステムを再初期化することなく機能動作及び走査移動動作を再開できるようにする。ホールドフェーズ中、走査チェーン内に捕捉されたデータは、機能ロジックブロックが正確に行われたかを決定するために処理及び審査（処理の前または後に）されることができる。１実施形態において、システム内の全ての走査チェーンからの捕捉されたデータが圧縮されると共に多入力シグネチャレジスタ（ＭＩＳＲ）に提供される。このレジスタ内のシグネチャデータは、次に、期待されるデータと比較される。例えば、期待されるデータは、テスト中のデバイスと並行して稼動する同一のデバイス（「良好な」デバイス）のＭＩＳＲ内のシグネチャデータを具備することができる。シグネチャが適合する場合、テスト中のデバイスは適切に動作しており、システムは次のテストサイクルに進む。シグネチャが適合しない場合、テスト中のデバイスは故障しており、システムの動作は、機能不良が診断できるように、中断されたままに維持されるか或いは休止されることができる。
【００３１】
ＭＩＳＲの審査（または、捕捉されたデータの他の審査）が、テスト中のデバイス内で機能不良が発生していることを示す場合、捕捉されたデータ、ＭＩＳＲデータ、またはＬＢＩＳＴシステム内で入手可能な他のデータを使用して、機能不良の診断を進めることが可能となる。データを分析するための特定の手段は、本明細書の開示範囲外であり、説明しない。しかし、留意すべき点として、機能不良の発生によって本ＬＢＩＳＴシステムの動作が中断されるまたは休止されることができるため、システムが含むデータは、機能不良の診断に有用となることができる。上述のように、このタイプのデータは、従来のＬＢＩＳＴシステムでは入手不可能である。何故なら、従来は、機能不良によって直接もたらされるエラーデータは後続のデータと組み合わされ、このため元のエラーが曖昧となる。
【００３２】
ＭＩＳＲシグネチャまたは他のデータの審査が、第１のテストサイクル中にテスト中のデバイスの機能ロジックが適切に動作したことを示す場合、システムは第２のテストサイクルに進み、これは機能フェーズで開始される。機能フェーズの最後に、結果として捕捉されたデータは、走査チェーン外へ走査される（走査移動フェーズ中）と共に、後続のホールドフェーズ中に審査される。各テストサイクルのホールドフェーズ中、走査チェーン外へ走査されたデータは、エラーが発生したかを決定するために審査され、もし必要であれば、ＬＢＩＳＴテストが中断されたままに維持されるか或いは休止され、入手可能なデータを使用して機能不良の診断が可能となる。テストサイクルは所定回数反復されることができ、エラーが検出されない場合、自動的に休止される。
【００３３】
ＬＢＩＳＴシステムの動作は、図３及び図４に要約される。図３は、システムの初期化及び反復されるテストサイクルを示すフロー図である。図４は、各テストサイクル中に生成されるデータの審査及びこの審査に基づいてなされる行為を示すフロー図である。
【００３４】
図３において、システムの動作は、ＬＢＩＳＴ構成部分の初期化で開始される（ブロック３０５）。システムが初期化された後、ホールドフェーズに入る（ブロック３１０）。次に、システムは機能フェーズを実行し、これは、走査チェーンから機能ロジックを通してデータを伝播すること、及び走査チェーン内で結果として得られたビットパターンを捕捉することを含む（ブロック３１５）。次に、システムは走査移動フェーズを実行し、ここで、捕捉されたビットパターンは走査チェーン外へ走査される一方、新たな擬似ランダムビットパターンが走査チェーン中へ走査される（ブロック３２０）。次に、システムはホールドフェーズに入り、ここで、システムの機能動作及び走査移動動作が中断される（ブロック３２５）。ホールドフェーズ中、システムは、ＬＢＩＳＴテストの実行を継続するかまたは中断/休止するかを決定する。テストを継続することが決定された場合、システムは機能フェーズ（ブロック３１５）、走査移動フェーズ（ブロック３２０）、及びホールドフェーズ（ブロック３２５）からなる他のテストサイクルを実行する。
【００３５】
図４において、１実施形態に係るホールドフェーズ内のシステムの動作が、走査チェーン外へ走査されて捕捉されたデータの審査で開始される。この審査は、ＭＩＳＲからシグネチャデータを読み出すことで開始される（ブロック４０５）。このシグネチャデータは、適切に動作するものとして既知の同一のデバイス内で生成されたシグネチャデータと比較される（ブロック４１０）。そして、テスト中のデバイスのシグネチャデータが良好なデバイスのシグネチャデータと適合するかが決定される（ブロック４１５）。これらの２つのシグネチャが適合する場合、ＬＢＩＳＴテストが継続される（ブロック４２０）。（これは、図３のブロック３２５からブロック３１５へのループと等価である）。２つのシグネチャが適合しない場合、シグネチャ間の相違が同定される（ブロック４２５）と共に、エラーの根源を決定するために相違が分析される（ブロック４３０）。
【００３６】
留意すべき点として、図４に示される実施形態は、テスト中のデバイスのＬＢＩＳＴシステム内で生成されるデータを、良好なデバイスによって生成される対応するデータと比較するが、代替実施形態は、他の手法で、テスト中のデバイスに対応するデータがエラーを含むか否かを決定する可能性がある。例えば、１代替実施形態では、以前に良好なデバイスによって生成され且つ次にメモリ保存されたデータと比較することにより、データがエラーを含むかを決定することができる。このデータはメモリから検索され、良好なデバイスのデータが比較されるのと同じ手法で、テスト中のデバイスのデータと比較されることができる。しかし、この手法は、非常に大量のデータが保存される必要があるため、テスト中のデバイスのデータと並行して生成される良好なデータと比較する手法に比べて、実際的な解決方法とは考えられない。「ライブ（live）」比較はまた、非常に少ない或いは必要なだけのデータを提供すればよいという利点を有する。例えば、ライブ比較は、無期限に亘って継続してＬＢＩＳＴのためのデータを提供し続けることが可能である。
【００３７】
図５は、ＬＢＩＳＴシステムが実装された１実施形態に係る機能ブロック図である。図５に示すように、このＳＴＵＭＰＳアーキテクチャは、ＬＢＩＳＴコントローラ５１０、ＰＲＰＧ５２０、フェーズシフタ５３０、走査チェーンの組み合わせ５４０、コンパクタ５６０、及びＭＩＳＲ５７０を具備する。これらのＬＢＩＳＴ構成部分は、ＬＢＩＳＴ構成部分によってテストされるロジック回路５５０と一体的に配設される。（留意すべき点として、図５には走査チェーンが４つだけ示されるが、ＬＢＩＳＴ設計には多数の走査チェーンが存在する可能性がある）。
【００３８】
ＬＢＩＳＴコントローラ５１０は、ＬＢＩＳＴ構成部分５８０の残りの部分の動作を制御する制御回路構成を含む。（明確化のため、ＬＢＩＳＴ構成部分５８０が１グループとしてＬＢＩＳＴコントローラ５１０に結合されるように示されるが、一般的には、構成部分の夫々がこのコントローラに直接結合される）。ＬＢＩＳＴコントローラ５１０の機能の１つは、ＰＲＰＧ５２０にシード値を提供することである。このシード値に基づいて、ＰＲＰＧ５２０はビットの擬似ランダムシーケンスを生成し、これらは、フェーズシフタ５３０によって処理されると共に、走査チェーン５４０へロードされる。
【００３９】
ＰＲＰＧ５２０は、線形フィードバックシフトレジスタ（ＬＦＳＲ)として実施可能である。ＰＲＰＧ５２０によって生成されるビットの擬似ランダムシーケンスの目的は、ロジック回路５５０の機能ロジック構成部分を通して伝播される入力ビットの組み合わせを提供することである。従って、擬似ランダムシーケンスは、各走査チェーン５４０に提供される。しかしながら、留意すべき点として、擬似ランダムビットシーケンスが走査チェーン５４０へロードされるのは、フェーズシフタ５３０によって処理された後だけである。
【００４０】
フェーズシフタ５３０の目的は、走査チェーン５４０へロードされるビットシーケンスの特性をよりランダムにすることである。ＬＦＳＲが、走査チェーンへ移動される擬似ランダムビットパターンを生成するために使用される時、各後続列内のシーケンスは、先行列内のシーケンスと同一となる可能性があるが、但し、シーケンスが１ビット分だけ下に移動される。従って、ビットの「ランダム」シーケンス内に明らかに同一視可能なパターンが存在する。フェーズシフタ５３０は、ビットの擬似ランダムシーケンスのフェーズを移動し、後続のビットシーケンス内に同一視可能なそのようなパターンが存在しないようにする。基本的には、フェーズシフタ５３０は、先行列に対して、各後続列のフェーズを移動するように動作する。換言すると、各後続列において単一のビット分だけオフセットされるのではなく、後続列におけるビットパターンが互いに異なる量だけ移動される。テストアーキテクチャにとって本質的ではないが、フェーズシフタ５３０はテスト回路構成の動作を向上させる。
【００４１】
ＰＲＰＧ５２０及びフェーズシフタ５３０によって生成される擬似ランダムビットパターンは、走査チェーン５４０へロードされる。各走査チェーン５４０は一連の走査ラッチを具備し、これらは、走査チェーンを通してデータ（擬似ランダムビットパターンまたは機能ロジック出力）を交互に移動するか、或いは、機能ロジックを通して伝播されていたデータを保持するように構成される。上述のように、別のシーケンスが各走査チェーン５４０へロードされる。各走査チェーン５４０は、ロジック回路５５０夫々の部分の前または後（挟まれて）に配置される。従って、ロジック回路５５０の各部分において、この部分に先行すると共に対応するロジックのへの入力を提供する走査チェーンと、この部分に続くと共に対応するロジックの出力を受信する走査チェーンとが存在する。例えば、ロジック回路５５０のある部分は、走査チェーン５４１からの入力ビットを受信すると共に、走査チェーン５４２に出力ビットを提供する可能性がある。同様に、ロジック回路５５０の他の部分は、走査チェーン５４３からの入力ビットを受信すると共に、走査チェーン５４４に出力ビットを提供する可能性がある。走査チェーン５４０の幾つかは、ロジック回路５５０の後続部分へ入力ビットを提供すること、及びロジック回路５５０の先行部分から出力ビットを受信することの両者に働く可能性がある。
【００４２】
擬似ランダムビットパターンがロジック回路５５０の機能構成部分を通して伝播されることが許されると共に、その結果が走査チェーン５４０内に捕捉された後、走査チェーン５４０の内容が走査チェーン外へ走査され（即ち、これらが走査チェーンからアンロードされる）、コンパクタ５６０及びＭＩＳＲ５７０に向かう。コンパクタ５６０の目的は、単純に、ＭＩＳＲ５７０によって取り扱うことが必要なビットの数を減らすことである。コンパクタ５６０は種々の態様で実施可能となる。一般的には、コンパクタ５６０は一連のＸＯＲゲートを使用し、ここで、各ＸＯＲゲートの出力が一対の走査チェーンから受信される入力に基づく。従って、次にＭＩＳＲ５７０へ通過されるビットの数は、１／２に減少させることができる。別の環境において、より複雑な回路構成によって、ビットの数を更に何分の一にも減少させることができる可能性がある。
【００４３】
走査チェーン５４０からのビットがコンパクタ５６０によって圧縮された後、これらがＭＩＳＲ５７０へ提供される。ＭＩＳＲ５７０は、結果として得られたデータビットを観察すると共に、この情報をテストシステムの期待される出力と比較する手段を提供する。一般的に、ＭＩＳＲ５７０は、各サイクルの走査チェーン出力に基づく累積値を観察することができる。例えば、１実施形態において、ＭＩＳＲ５７０は、コンパクタ５６０の出力に対してモジュロ（modulo）演算を行う。即ち、ＭＩＳＲ５７０は、ＭＩＳＲ５７０に記憶された現在値をコンパクタ５６０の出力で割ると共に、この計算の余りを保持する。各機能サイクルの後、この計算が行われると共に、ＭＩＳＲ５７０に記憶された値が更新される。
【００４４】
ＭＩＳＲ５７０に保存されたデータは、例えば、ＬＢＩＳＴ構成部分が組み込まれたデバイスのＪＴＡＧポートを介して、デバイス外へ読み出し可能である。ＪＴＡＧ（Joint Test Action Group）は、この特定タイプの境界走査ポートを開発したグループを表す。これにより、ＭＩＳＲ５７０内に保存された値が期待される値と比較可能となる。保存された値が期待される値と適合しない場合、ロジック回路５５０の機能構成部分によって行われた１つ以上の動作が機能不良である。この場合、不正確なデータビットが出力走査チェーンに提供され、次に、コンパクタ５６０を通してＭＩＳＲ５７０に伝播される。
【００４５】
ＬＢＩＳＴ構成部分５８０の動作は、図２に示される動作のフェーズ（即ち、初期化、機能、走査移動、及びホールドフェーズ）を実行するのに必要な制御信号を生成するＬＢＩＳＴコントローラ５１０によって制御される。これらの制御信号の生成は、この実施形態において、ＰＬＬ５９０によって生成されるクロック信号に基づいて、クロック制御ブロック５１１によって行われる。
【００４６】
図６は、この実施形態に係る、クロック制御ブロック５１１の構造の追加の詳細を提供する機能ブロック図である。この図に示されるように、クロック制御ブロック５１１は、バイナリモードカウンタ６１０、ＬＦＳＲサイクルカウンタ６２０、レジスタセレクタ６３０、モードサイクルレジスタ６４０、第１のコンパレータ６５０、第２のコンパレータ６５５、及びデコーダ６６０を含む。
【００４７】
クロック制御ブロック５１１は、この実施形態において、LBIST_ENABLE信号及びLBIST_STEP信号を受信すると共に、LBIST_SG（ＬＢＩＳＴ走査ゲート）信号、TARGET_SG（対象走査ゲート）信号、TARGET_HOLD_B信号、及びLBIST_HOLD_B信号を生成するように構成される。LBIST_SGは、LBIST_ENABLEを反転させる（インバータ６７０を使用して）ことにより単純に生成される。残りの信号生成は、幾分、より複雑である。
【００４８】
LBIST_STEPは、バイナリモードカウンタのインクリメント信号と共に、ＯＲゲート６９０によって受信される。これらの信号のいずれかが「ハイ」となる場合、ＯＲゲート６９０の出力が「ハイ」となる。ＯＲゲート６９０の出力は、バイナリモードカウンタ６１０に提供され、このカウンタをインクリメントするために使用される。この実施形態において、バイナリモードカウンタ６１０は、値０から値３までインクリメントし、これらの値の夫々が、ＬＢＩＳＴシステムが動作する各モードに対応する。モード０及びモード１は、ＬＢＩＳＴ動作の機能フェーズに対応する一方、モード２は走査移動フェーズに対応し、モード３はホールドフェーズに対応する。バイナリモードカウンタ６１０の値は、デコーダ６６０に提供される。デコーダ６６０は、バイナリモードカウンタ６１０から受信される値によって同定されるモードに従って、TARGET_SG、TARGET_HOLD_B、及びLBIST_HOLD_Bの各信号の値を決定する。デコーダ６６０によって特定の値が受信される毎に、対応する信号値が生成される。信号値とノードとの対応関係は、表１に示す通りである。
【００４９】
表１  
モード    TARGET_SG    TARGET_HOLD_B    LBIST_HOL D_B  
０        １            １              ０  
１        ０            １              ０  
２        １            １              １  
３        ０            ０              ０  
レジスタセレクタ６３０はまた、バイナリモードカウンタ６１０の値に基づいて動作する。しかし、レジスタセレクタ６３０は、この値を、モードサイクルレジスタ６４０のレジスタの１つを選択するために使用する。選択されたレジスタは、対応するモードにおけるサイクル数を示す値を保持する。この値は、レジスタセレクタ６３０によってコンパレータ６５０に提供される。
【００５０】
コンパレータ６５０は、レジスタセレクタ６３０によって提供される値をＬＦＳＲサイクルカウンタ６２０によって提供される値と比較する。ＬＦＳＲサイクルカウンタ６２０によって提供される値がレジスタセレクタ６３０によって提供される値と適合する時、コンパレータ６５０は、バイナリモードカウンタ６１０及びＬＦＳＲサイクルカウンタ６２０をリセットする信号（バイナリモードカウンタのリセット信号）をアサートする。しかし、コンパレータ６５０は、モード３においてのみ動作可能である。換言すると、コンパレータ６５０の出力は、ＬＦＳＲサイクルカウンタ６２０によって提供される値がレジスタセレクタ６３０によって提供される値に適合し、且つモード値が３（ホールドフェーズに対応する）の時だけアサートされる。ＬＦＳＲサイクルカウンタ６２０はまた、LBIST_STEP信号がアサートされ、この信号とコンパレータ６５０によってアサートされた信号との両者がＯＲゲート６８０に入力され、このゲートの出力がリセット信号としてＬＦＳＲサイクルカウンタ６２０に提供される時にリセットされる。
【００５１】
コンパレータ６５５はまた、レジスタセレクタ６３０によって提供される値をＬＦＳＲサイクルカウンタ６２０によって提供される値と比較する。コンパレータ６５０及びコンパレータ６５５間の相違は、コンパレータ６５５は全ての４つのモードにおいて動作可能ということである。従って、ＬＦＳＲサイクルカウンタ６２０によって提供される値がレジスタセレクタ６３０によって提供される値と適合する時は何時でも、コンパレータ６５５は、ＯＲゲート６９０に入力されるバイナリモードカウンタのインクリメント信号をアサートする。
【００５２】
従って、クロック制御ブロック５１１は、図７に示される制御信号を生成する。この図に示されるように、初期化フェーズ及び後続のホールドフェーズに続いて、LBIST_ENABLE信号がアサートされると共にLBIST_STEP信号のパルスが受信される時、第１のテストサイクルが開始される。（各後続のテストサイクルは、LBIST_ENABLE信号がアサートされると共にバイナリモードカウンタのリセット信号のパルスが受信される時に開始される）。テストサイクルは機能フェーズ（モード０）で開始される。この実施形態において、機能フェーズは、２つのＬＦＳＲサイクルの間継続される。機能フェーズに続いてホールドフェーズ（モード１）が行われる。このホールドフェーズは、LBIST_STEP信号のパルスによって終了する。
【００５３】
このホールドフェーズに続いて走査移動フェーズ（モード２）が行われる。走査移動フェーズはＮサイクルの間継続され、ここで、Ｎは、各走査チェーン内の現在のビットパターンを新たなビットパターンで置換する（従って、走査チェーンから全ての現在のビットパターンを読み出す）のに必要なサイクル数である。走査移動フェーズに続いて、モード３に対応するホールドフェーズが開始される。ホールドフェーズは、LBIST_STEP信号の他のパルスが受信され、新たなテストサイクルの機能フェーズが開始されるまで維持される。このホールドフェーズは、走査チェーン外へ走査されると共にＭＩＳＲ内に保存されたデータが、審査される、及び／または「良好な」デバイスの走査チェーン外へ走査されたデータと比較されることを可能とする。ＭＩＳＲは、ホールドフェーズ中にMISR_SG及びMISR_HOLD_B信号がアサートされる時に読み出される。
【００５４】
上述の記載は、幾つかの特定の典型的な実施形態を示したが、代替実施形態においては、記載された特徴及び構成部分に多数の変更例が存在する可能性がある。例えば、上述のＬＢＩＳＴコントローラは、テスト中のデバイス及び良好なデバイスの両者のＬＢＩＳＴ回路構成を制御するために使用可能である。或いは、別々のＬＢＩＳＴコントローラが各デバイスに関連して使用可能である。別々のＬＢＩＳＴコントローラが使用される場合、ある実施形態においては、テストサイクルを同期させ、各テストサイクルにおいて生成されるデータが適切に比較されるようにすることが必要となる可能性がある。他の可能性のある変更例として、上述の実施形態は、各テストサイクル後に機能動作及び走査移動動作を中断することを含むが、代替実施形態は、連続的な中断及び対応するデータの比較の間に、幾つかのテストサイクルを行うことができるようにする可能性がある。本発明の当業者によれば、この開示を読むことにより、多くの他の変更例が明らかとなるであろう。
【００５５】
当業者は情報及び信号が任意の種々の異なる技術を使用して表されることができることを理解するであろう。例えば、前述の説明を通して参照したデータ、命令、コマンド、情報、信号、ビット、シンボル、チップは、電圧、電流、電磁波、磁界または粒子、光フィールドまたは粒子、或いは任意のその組合せにより表されることができる。情報及び信号は、ワイヤ、金属トレース、貫通孔、光ファイバなどを含めた任意の適切な転送媒体を使用して、説明したシステムの構成部分間で通信されることができる。
【００５６】
当業者は更に、ここで開示した実施形態に関して説明した種々の例示的な論理ブロック、モジュール、回路、アルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、またはその両者の組合せとして実施されてもよいことを認識するであろう。このハードウェアとソフトウェアとの交換能力を明白に示すため、種々の例示的な構成部分、ブロック、モジュール、回路、ステップをそれらの機能に関して一般的に前述した。このような機能がハードウェアまたはソフトウェアのいずれとして構成されるかは特定の応用と、システム全体に課された設計制約に従う。当業者は、各特定の応用に対して、説明した機能を種々の方法で実行できるが、このような実行の決定は本発明の技術的範囲からの逸脱として解釈されるべきではない。
【００５７】
ここで開示した実施形態に関して説明した種々の例示的な論理ブロック、モジュール、回路は、特定用途用集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、汎用目的のプロセッサ、デジタル信号プロセッサ（ＤＳＰＳ）または他のロジック、ディスクリートなゲートまたはトランジスタロジック、ディスクリートなハードウェア構成部分、或いはここで説明した機能を実行するように設計された任意のその組合せによって構成または実行されることができる。汎用目的のプロセッサは任意の通常のプロセッサ、コントローラ、マイクロコントローラ、状態マシン等であってもよい。プロセッサはまたコンピュータデバイスの組合せ、例えばＤＳＰとマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと連結した１以上のマイクロプロセッサ、或いは任意の他のこのような構造として構成されることもできる。
【００５８】
ここで開示した実施形態に関連して説明した方法またはアルゴリズムのステップは、直接的にハードウェア、プロセッサにより実行されるソフトウェア（プログラム命令）、またはその２つの組み合わせで実施されてもよい。ソフトウェアはＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取出し可能なディスク、ＣＤ−ＲＯＭ、または技術的に知られるその他の形態の記憶媒体中に存在してもよい。本方法の１つを実施するプログラム命令を含むそのような記憶媒体は、それ自身が本発明の代替実施形態である。例示的な記憶媒体はプロセッサに結合され、このようなプロセッサは情報を記憶媒体から読み出し、そこに情報を書込むことができる。その代りとして、記憶装置はプロセッサに一体化されることもできる。プロセッサ及び記憶媒体は例えばＡＳＩＣ中に存在してもよい。ＡＳＩＣはユーザ端末に存在してもよい。プロセッサ及び記憶媒体は代わりにユーザ端末またはその他のデバイスでディスクリートな構成部分として存在することもできる。
【００５９】
以上、本発明により与えられる効果及び利点が、特定の実施形態に関して説明された。これらの効果及び利点、ならびにこれらを生じさせる或いはより明白にさせるいかなる要件または限定も、特許請求の範囲に記載された任意または全ての特徴の、決定的、必須、或いは本質的な特徴として解釈されるべきではない。ここで使用されるように、用語「具備する」、「具備している」または任意の他のその変更例は排他的ではなく、これらの用語に付随する要件または限定を含むとして解釈されることを意図する。従って、１組の要件を含むシステム、方法、またはその他の実施形態は、これらの要件だけに限定されることを意図するものではなく、記載されていない或いは請求された実施形態に固有ではないその他の要件を含むことができる。
【００６０】
開示される実施形態の以上の説明は、当業者が本発明を実行または使用可能にするために提供される。これらの実施形態に対する種々の変形は当業者にとって容易に明白であり、ここで規定される一般原理は本発明の技術的範囲を逸脱せずに他の実施形態に適用されることができる。従って、本発明はここで示された実施形態に限定されず、ここで説明され且つ特許請求の範囲で列挙される原理及び新規な特徴と一貫して最も広い範囲に従うことを意図する。
【００６１】
例えば、本発明によれば、下記のようなシステムを提供することができる。
【００６２】
（１）テスト中のデバイス内に実装されたＬＢＩＳＴ回路構成を制御する制御信号を生成するように構成されたＬＢＩＳＴコントローラを具備するシステムであって、
前記ＬＢＩＳＴコントローラは、前記ＬＢＩＳＴ回路構成の１つ以上テストサイクルを管理するように構成され、前記１つ以上テストサイクルは、
テスト中の前記デバイスの機能ロジックを通してデータを伝播することを含む、機能動作が行われる機能フェーズを開始すること、
テスト中の前記デバイスの前記機能ロジックの部分間に配設された複数の走査チェーン中へ及び外へデータを走査することを含む、走査移動動作が行われる走査移動フェーズを開始すること、
機能動作及び走査移動動作が中断されるホールドフェーズを開始すること、
を含む。
【００６３】
（２）前記（１）のシステムにおいて、前記テスト中の前記デバイス内に実装された前記ＬＢＩＳＴ回路構成を更に具備する。
【００６４】
（３）前記（２）のシステムにおいて、前記ＬＢＩＳＴ回路構成は、テスト中の前記デバイスの前記機能ロジックの部分間に配設された前記複数の走査チェーンを具備する。
【００６５】
（４）前記（３）のシステムにおいて、前記ＬＢＩＳＴ回路構成は、
前記走査チェーンに結合され、擬似ランダムビットパターンを前記走査チェーン入力するように構成された擬似ランダムパターン発生器（ＰＲＰＧ）と、
前記走査チェーンに結合され、前記走査チェーンから出力されたビットパターンに対応するシグネチャデータを保存するように構成された多入力シグネチャレジスタ（ＭＩＳＲ）と、
を更に具備する。
【００６６】
（５）前記（４）のシステムにおいて、前記ＬＢＩＳＴ回路構成は、
前記ＰＲＰＧ及び前記走査チェーン間に結合され、前記走査チェーンの次の１つに入力されるビットパターンの相対的なフェーズをシフトするフェーズシフタと、
前記走査チェーン及び前記ＭＩＳＲ間に結合され、前記走査チェーンから出力された前記ビットパターンを圧縮すると共に前記圧縮されたビットパターンを前記ＭＩＳＲに提供するように構成されたコンパクタと、
を更に具備する。
【００６７】
（６）前記（２）のシステムにおいて、前記ＬＢＩＳＴコントローラは、前記走査チェーンから出力されたビットパターンの分析中、第１のテストサイクルにおいて前記ホールドフェーズを維持するように構成される。
【００６８】
（７）前記（６）のシステムにおいて、前記ＬＢＩＳＴコントローラは、前記走査チェーンから出力された前記ビットパターンがエラーを含まない時、後続のテストサイクルための機能動作及び走査移動動作を再開し、前記走査チェーンから出力された前記ビットパターンがエラーを含む時、前記後続のテストサイクルための機能動作及び走査移動動作を再開しないように構成される。
【００６９】
（８）前記（７）のシステムにおいて、前記ＬＢＩＳＴコントローラは、前記ＬＢＩＳＴ回路構成を再初期化することなく、前記後続のテストサイクルための機能動作及び走査移動動作を再開するように構成される。
【００７０】
（９）システムであって、
内部に組み込まれたＬＢＩＳＴ回路構成を有する第１のデバイスと、前記第１のデバイスはテスト中のデバイスであることと、
内部に組み込まれたＬＢＩＳＴ回路構成を有する第２のデバイスと、前記第２のデバイスはエラーなしで動作するものとして既知であることと、
前記第１及び第２のデバイスに結合され、１つ以上のＬＢＩＳＴテストサイクルを実行するように前記第１及び第２のデバイスの夫々を制御するように構成された１つ以上のＬＢＩＳＴコントローラと、
を具備し、前記テストサイクルの夫々は、
テスト中の前記デバイスの機能ロジックを通してデータを伝播することを含む、機能動作が行われる機能フェーズと、
テスト中の前記デバイスの前記機能ロジックの部分間に配設された複数の走査チェーン中へ及び外へデータを走査することを含む、走査移動動作が行われる走査移動フェーズと、
機能動作及び走査移動動作が中断されるホールドフェーズと、
各テストサイクルの前記ホールドフェーズ中、前記第１のデバイスの前記走査チェーン外へ走査されたデータを、前記第２のデバイスの前記走査チェーン外へ走査されたデータと比較することと、
を含む。
【００７１】
（１０）前記（９）のシステムにおいて、前記１つ以上ＬＢＩＳＴコントローラは、前記第１のデバイスの前記走査チェーン外へ走査されたデータを、前記第２のデバイスの前記走査チェーン外へ走査されたデータと比較するため、前記第１のデバイスの多入力シグネチャレジスタ（ＭＩＳＲ）内に保存された第１のシグネチャを、前記第２のデバイスのＭＩＳＲ内に保存された第２のシグネチャと比較するように構成される。
【００７２】
（１１）前記（９）のシステムにおいて、前記１つ以上ＬＢＩＳＴコントローラは、前記第１のデバイスの前記走査チェーン外へ走査された前記データが、前記第２のデバイスの前記走査チェーン外へ走査された前記データと同じ場合、後続のテストサイクルための機能動作及び走査移動動作を再開するように構成される。
【００７３】
（１２）前記（１１）のシステムにおいて、前記１つ以上ＬＢＩＳＴコントローラは、前記第１及び第２のデバイスの前記ＬＢＩＳＴ回路構成を再初期化することなく、前記後続のテストサイクルための機能動作及び走査移動動作を再開するように構成される。
【００７４】
（１３）前記（９）のシステムにおいて、前記１つ以上ＬＢＩＳＴコントローラは、前記１つ以上のテストサイクルを行うのに先立って、前記第１及び第２の前記ＬＢＩＳＴ回路構成の初期化を行うように構成される。
【図面の簡単な説明】
【００７５】
【図１】単純ＳＴＵＭＰＳ−ＬＢＩＳＴシステムの主要動作を示す機能ブロック図である。
【図２】１実施形態に係るＬＢＩＳＴシステムの動作のフェーズを示す図である。
【図３】１実施形態に係る、ＬＢＩＳＴシステムの初期化及び反復されるテストサイクルを示すフロー図である。
【図４】１実施形態に係る、各テストサイクル中に生成されるデータの審査及びこの審査に基づいてなされる行為を示すフロー図である。
【図５】１実施形態に係る、大規模ロジック回路のテストに関連して使用可能なＬＢＩＳＴアーキテクチャを示す機能ブロック図である。
【図６】１実施形態に係る、クロック制御ブロックの構造を示す機能ブロック図である。
【図７】図６の実施形態に係る、クロック制御ブロックによって生成される制御信号のタイミングを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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