(57)【要約】【課題】  放熱性を改善することができ、ＬＳＩの動作性能、信頼性の向上を図ることができる、半導体装置及び半導体素子を提供すること。【解決手段】  半導体基体２上に形成された配線構造層３と、配線構造層３を構成する配線７ａに接続された状態で配線構造層３上に形成された複数の端子電極５と、配線７ａとは電気的に接続されていない複数のダミー端子電極６とを有し、ダミー端子電極６の少なくとも１つが、配線構造層３に埋め込まれた良熱伝導層７ｂに接合されている、半導体素子１。第１の半導体素子と第２の半導体素子とが積層され、互いに接続された半導体装置であって、前記第１の半導体素子と前記第２の半導体素子のうち少なくとも一方の半導体素子が、本発明の半導体素子である、半導体装置。【選択図】          図１
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【特許請求の範囲】
【請求項１】
第１の半導体素子と第２の半導体素子とが積層され、互いに接続された半導体装置であって、
前記第１の半導体素子と前記第２の半導体素子のうち少なくとも一方の半導体素子が  、半導体基体上に形成された配線構造層と、前記配線構造層を構成する配線に接続され  た状態で前記配線構造層上に形成された複数の端子電極と、前記配線とは電気的に接続  されていない複数のダミー端子電極とを有し、
前記ダミー端子電極の少なくとも１つが、前記配線構造層に埋め込まれた良熱伝導層  に接合されている
半導体装置。
【請求項２】
前記良熱伝導層が、前記半導体基体に到達しない深さ位置まで前記配線構造層中に形成されているか、前記配線構造層を貫通して前記半導体基体に達する位置まで形成されているか、前記配線構造層を貫通して前記半導体基体の内部位置まで形成されているか、或いは前記配線構造層及び前記半導体基体を貫通して形成されている、請求項１に記載した半導体装置。
【請求項３】
前記ダミー端子電極が、前記良熱伝導層を介して前記半導体素子に形成された静電保護素子に接続されている、請求項１に記載した半導体装置。
【請求項４】
前記ダミー端子電極が、前記第１及び第２の半導体素子の接続前又は後に生じる応力を緩和するように配置されている、請求項１に記載した半導体装置。
【請求項５】
前記配線構造層に、比誘電率が３．０以下である層間絶縁膜が少なくとも１層形成されている、請求項１に記載した半導体装置。
【請求項６】
前記端子電極及び前記ダミー端子電極がバンプ電極として形成され、前記良熱伝導層が金属からなっている、請求項１に記載した半導体装置。
【請求項７】
前記良熱伝導層が前記配線と同一材質によって同一工程で形成されている、請求項１に記載した半導体装置。
【請求項８】
半導体基体上に形成された配線構造層と、前記配線構造層を構成する配線に接続された状態で前記配線構造層上に形成された複数の端子電極と、前記配線とは電気的に接続されていない複数のダミー端子電極とを有し、前記ダミー端子電極の少なくとも１つが、前記配線構造層に埋め込まれた良熱伝導層に接合されている、半導体素子。
【請求項９】
前記良熱伝導層が、前記半導体基体に到達しない深さ位置まで前記配線構造層中に形成されているか、前記配線構造層を貫通して前記半導体基体に達する位置まで形成されているか、前記配線構造層を貫通して前記半導体基体の内部位置まで形成されているか、或いは前記配線構造層及び前記半導体基体を貫通して形成されている、請求項８に記載した半導体素子。
【請求項１０】
前記ダミー端子電極が、前記良熱伝導層を介して静電保護素子に接続されている、請求項８に記載した半導体素子。
【請求項１１】
前記ダミー端子電極が、他の半導体素子との接続前又は後に生じる応力を緩和するように配置されている、請求項８に記載した半導体素子。
【請求項１２】
前記配線構造層に、比誘電率が３．０以下である層間絶縁膜が少なくとも１層形成されている、請求項８に記載した半導体素子。
【請求項１３】
前記端子電極及び前記ダミー端子電極がバンプ電極として形成され、前記良熱伝導層が金属からなっている、請求項８に記載した半導体素子。
【請求項１４】
前記良熱伝導層が前記配線と同一材質によって同一工程で形成されている、請求項８に記載した半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体素子に関するものである。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）の高集積化及び高性能化に伴って、半導体素子（チップ）サイズは増加の一途を辿り、歩留りの低下、実装面積の増大、高コスト化といった問題が深刻となっている。近年、これら問題の解決とＬＳＩの高性能化の両立が可能なＳＩＰ（システムインパッケージ）が注目されている。ＳＩＰは、複数の半導体素子を高密度に接続することにより、個々の半導体素子の機能を統合し、低コスト化、高機能化、小型軽量化などを実現することが可能である。
【０００３】
ＳＩＰは、パッケージ積層型、チップスタック型、チップオンチップ型など様々な構造を有するが、なかでもチップオンチップ型は、短い配線長で半導体素子同士を接続できることから、高速化、低消費電力化に有利である。
【０００４】
チップオンチップ型ＳＩＰは、例えば図２０（ａ）に示すように、半導体素子５０ａと５０ｂとが、バンプ電極（信号線バンプ）５１ａ、５１ｂを介して積層され、互いに接続されている（例えば、後記の非特許文献１参照。）。
【０００５】
しかしながら、半導体素子５０ａと５０ｂとがバンプ電極５１ａ、５１ｂを介して接続されるチップオンチップ型ＳＩＰでは、図２０（ｂ）及び図２０（ｃ）に示すように、半導体素子５０ａ、５０ｂにおけるバンプ電極５１ａ、５１ｂの数が少なかったり、或いはバンプ電極５１ａ、５１ｂを微細化したりする場合、半導体素子５０ａ、５０ｂ間の接触面積が減少するため、半導体素子同士の密着性が低下し、封止樹脂硬化時などの半導体素子の応力変形により剥離を生じるという問題があった。また、バンプ電極５１ａ、５１ｂの微細化により半導体素子５０ａ、５０ｂ間の接触面積のみならず、バンプ電極５１ａ又は５１ｂと半導体基板５２との接触面積も減少し、半導体素子５０ａと５０ｂの接続後の応力によって、バンプ電極５１ａ又は５１ｂと半導体基板５２の間に剥離が生じるという問題があった。
【０００６】
このような半導体素子間の密着性、或いはバンプ電極と半導体基板の間の密着性を改善する手段としては、例えば図２１に示すように、半導体素子５０ａ、５０ｂにバンプ電極５１ａ、５１ｂを配すると共に、半導体素子の動作に影響しない、即ち配線に接続されていないダミーバンプ電極５３ａ、５３ｂを形成し、半導体素子５０ａと５０ｂとをバンプ電極５１ａ、５１ｂ及びダミーバンプ電極５３ａ、５３ｂを介して積層する方法が提案されている（例えば、後記の特許文献１参照。）。
【０００７】
【特許文献１】特開２００３−１００８０１号公報（３頁４欄２８行目〜４頁６欄８行目、図１〜図７）
【非特許文献１】日経マイクロデバイス（日経ＢＰ社、２００１年３月、１２５〜１２７頁）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、微細化技術の発展とＬＳＩの高速化により単位面積当たりの発熱量が増加している。さらに近年、ＬＳＩの低消費電力化、高速化を目的として低誘電率絶縁膜が使用されているが、低誘電率絶縁膜の熱伝導率は従来使用されてきたシリコン酸化膜（ＳｉＯ2）の１／２以下であることから、発熱に関する問題は更に深刻となっている。
【０００９】
上記の特許文献１の構造によれば、ダミーバンプ電極を設けることにより、半導体素子間の密着性、或いはバンプ電極と半導体基板の間の密着性を改善することはできるが、発熱に対しての効果は無く、ＬＳＩの動作性能、信頼性の劣化が問題となっていた。
【００１０】
本発明は、上述したような問題点を解決するためになされたものであって、その目的は、放熱性を改善することができ、ＬＳＩの動作性能、信頼性の向上を図ることができる、半導体装置及び半導体素子を提供することにある。
【課題を解決するための手段】
【００１１】
即ち、本発明は、第１の半導体素子と第２の半導体素子とが積層され、互いに接続された半導体装置であって、
前記第１の半導体素子と前記第２の半導体素子のうち少なくとも一方の半導体素子が  、半導体基体上に形成された配線構造層と、前記配線構造層を構成する配線に接続され  た状態で前記配線構造層上に形成された複数の端子電極と、前記配線とは電気的に接続  されていない複数のダミー端子電極とを有し、
前記ダミー端子電極の少なくとも１つが、前記配線構造層に埋め込まれた良熱伝導層  に接合されている
半導体装置に係るものである。
【００１２】
また、半導体基体上に形成された配線構造層と、前記配線構造層を構成する配線に接続された状態で前記配線構造層上に形成された複数の端子電極と、前記配線とは電気的に接続されていない複数のダミー端子電極とを有し、前記ダミー端子電極の少なくとも１つが、前記配線構造層に埋め込まれた良熱伝導層に接合されている、半導体素子に係るものである。
【発明の効果】
【００１３】
本発明によれば、前記配線とは電気的に接続されていない複数の前記ダミー端子電極を有するので、例えば前記半導体素子における前記端子電極の数が少なかったり、或いは前記端子電極が微細化されても、前記半導体素子間の密着性を向上することができる。また、前記ダミー端子電極によって、前記半導体素子の電極密度の偏りを低減することが可能なため、前記第１の半導体素子と前記第２の半導体素子との接合時における前記半導体素子の傾きを抑制することができる。
【００１４】
また、前記ダミー端子電極の少なくとも１つが、前記配線構造層に埋め込まれた前記良熱伝導層に接合されているので、前記半導体素子及び前記配線で発生した熱を前記良熱伝導層及び前記ダミー端子電極を経由して効果的に放熱させることが可能となる。この結果、半導体装置全体の放熱性が大幅に改善される。
【００１５】
さらに、前記良熱伝導層の存在により前記半導体素子自体の強度が向上する。
【００１６】
従って、前記ダミー端子電極は前記配線とは電気的に接続されておらず、前記半導体素子の電気的な機能・接続には寄与していないため、前記半導体素子の性能を維持することができ、前記ダミー端子電極が前記良熱伝導層に接合されているので、放熱性を改善することができ、ＬＳＩの動作性能、信頼性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１７】
本発明において、前記良熱伝導層が、前記半導体基体に到達しない深さ位置まで前記配線構造層中に形成されているか、前記配線構造層を貫通して前記半導体基体に達する位置まで形成されているか、前記配線構造層を貫通して前記半導体基体の内部位置まで形成されているか、或いは前記配線構造層及び前記半導体基体を貫通して形成されていることが好ましい。特に、前記良熱伝導層が前記配線構造層及び前記半導体基体を貫通して形成された構造は、前記半導体素子及び前記配線で発生した熱をより効果的に放熱させることができる。
【００１８】
また、前記ダミー端子電極が、前記良熱伝導層を介して前記半導体素子に形成された静電保護素子に接続されていることが好ましい。これにより、前記半導体素子への電気蓄積を抑制でき、本発明に基づく半導体装置の静電破壊を効果的に防止することができる。
【００１９】
また、前記ダミー端子電極が、前記第１及び第２の半導体素子の接続前又は後に生じる応力を緩和するように配置されていることが好ましい。前記ダミー端子電極が、前記半導体素子の応力分布に基づき、応力を緩和するように配置されていることにより、例えば、前記半導体素子の接続時の応力を緩和することができる。また、前記半導体素子全体が温まると、その周辺部が反り易くなり、更に、パワートランジスタ等の形成個所などは発熱量が多く、このため局部的に変形量が大きくなるが、前記ダミー端子電極が、応力を緩和するように配置されていることにより、これらを緩和することができ、本発明に基づく半導体装置の接続信頼性が向上する。このような効果は、前記ダミー端子電極が前記配線構造層に埋め込まれた前記良熱伝導層に接合されることにより、より顕著になる。また、前記第１の半導体素子と前記第２の半導体素子との接合時における前記半導体素子の傾きをより効果的に抑制することができる。
【００２０】
また、前記端子電極及び前記ダミー端子電極がバンプ電極として形成され、前記良熱伝導層がＣｕ等の金属からなることが好ましい。例えば、前記端子電極を直径４０μｍ以下のバンプ電極とすることができ、前記ダミー端子電極の直径は、前記端子電極と同等若しくは異なっていてもよい。また、前記バンプ電極は単一金属のみならず、ＵＢＭ（Under Bump Metal）を含む積層膜や２種類以上の金属から形成されていてもよい。
【００２１】
また、前記配線構造層に、比誘電率（ｋ）が３．０以下である層間絶縁膜が少なくとも１層形成されていることが好ましい。このような低誘電率絶縁膜を前記層間絶縁膜として用いることにより、本発明に基づく半導体装置の低消費電力化及び高速化を図ることができる。
【００２２】
ここで、前記良熱伝導層の前記金属としてＣｕを選択した場合、その熱伝導率は前記低誘電率絶縁膜（ｋ＜３．０）の２００倍以上である。従って、本発明に基づく半導体素子によれば、前記ダミー端子電極の少なくとも１つが、前記配線構造層に埋め込まれた前記良熱伝導層に接合されているので、前記半導体素子で発生した熱が前記ダミー端子電極及び前記良熱伝導層を経由して効果的に放熱される。また、前記層間絶縁膜としてシリコン酸化膜（ＳｉＯ2）を用い、前記良熱伝導層の前記金属としてＣｕを選択した場合でも、Ｃｕの熱伝導率はシリコン酸化膜の１００倍以上であるので、放熱性の向上を図ることができる。
【００２３】
また、前記良熱伝導層の存在により本発明に基づく半導体素子自体の強度が向上する。例えば、前記良熱伝導層の前記金属として用いられるＣｕの機械強度（弾性率）はシリコン酸化膜（ＳｉＯ2）の２倍以上であり、また前記低誘電率絶縁膜（ｋ＜３．０）の５倍以上である。具体的には、前記層間絶縁膜として前記低誘電率絶縁膜（ｋ＜３．０）を使用した場合、その弾性率は約２０ＧＰａ程度、若しくは２０ＧＰａ以下のものが殆どであるが、Ｃｕ（弾性率＝１３０ＧＰａ）からなる前記良熱伝導層を前記配線構造層に埋め込むことにより、本発明に基づく半導体素子の強度は向上する。
【００２４】
さらに、前記良熱伝導層が前記配線と同一材質によって同一工程で形成されていることが好ましい。
【００２５】
また、図２０に示す従来例による半導体素子のように、バンプ電極５１ａ又は５１ｂの密度が異なる領域が存在し、バンプ電極５１ａ又は５１ｂを電解めっきで作製する場合、めっき条件によっては、バンプ電極５１ａ又は５１ｂの密度が疎の領域と密の領域とではめっきの速度が異なるために、バンプ電極５１ａ又は５１ｂの高さがそれぞれ異なってしまう。具体的には、密の領域に配されるバンプ電極の高さは、疎の領域に配されるバンプ電極の高さより低くなる。これに対し、本発明に基づく半導体素子は、前記端子電極及び前記ダミー端子電極を前記バンプ電極として形成するに際し、前記端子電極の密度が疎の領域に前記ダミー端子電極を設け、前記バンプ電極の密度が全体に渡って均等になるように作製することができるので、従来例のようにめっきの速度が変わることがなく、前記バンプ電極の高さを揃えて形成することができる。
【００２６】
以下、本発明の好ましい実施の形態を図面を参照して説明する。
【００２７】
第１の実施の形態
図１は、本発明に基づく半導体素子の一例の概略断面図である。
【００２８】
図１に示すように、本発明に基づく半導体素子１は、半導体基体２上に形成された配線構造層３と、配線構造層３を構成する配線（信号、電源、ＧＮＤ用配線）７ａに接続された状態で配線構造層３上に形成された複数の端子電極（図１では図示省略して端子電極を１つのみ図示した。）５と、配線７ａとは電気的に接続されていない複数のダミー端子電極（図１では図示省略してダミー端子電極を１つのみ図示した。）６とを有し、ダミー端子電極６の少なくとも１つが、配線構造層３に埋め込まれた良熱伝導層７ｂに接合されている。なお、ダミー端子電極６はＡｌ等のパッド材１４からなるパッド１６ａを介して良熱伝導層７ｂに接合されており、端子電極５はパッド材１４からなるパッド１６ｂを介して配線７ａに接続されている。また、パッド材１４からなるパッド１６ｃはワイヤーボンディング、プロービング等に用いられるパッドである。
【００２９】
また、良熱伝導層７ｂが、配線構造層３を貫通して半導体基体２に達する位置まで形成されている。
【００３０】
また、端子電極５及びダミー端子電極６がバンプ電極として形成されており、良熱伝導層７ｂがＣｕ等の金属により形成されている。例えば、端子電極５を直径４０μｍ以下のバンプ電極とすることができ、ダミー端子電極６の直径は、端子電極５と同等若しくは異なっていてもよい。また、前記バンプ電極は単一金属のみならず、図示しないＵＢＭ（Under Bump Metal）を含む積層膜や２種類以上の金属から形成されていてもよい。
【００３１】
また、配線構造層３において、層間絶縁膜８の少なくとも１層が、比誘電率（ｋ）が３．０以下である低誘電率絶縁膜により形成されていることが好ましい。このような低誘電率絶縁膜を層間絶縁膜８として用いることにより、本発明に基づく半導体装置の低消費電力化及び高速化を図ることができる。
【００３２】
また、良熱伝導層７ｂが配線７ａと同一材質によって同一工程で形成されていることが好ましい。
【００３３】
さらに、ダミー端子電極６が、本発明に基づく半導体素子１と他の半導体素子（これは、本発明に基づく半導体素子１であることが好ましいが、従来公知の半導体素子であってもよい。図示省略。）との接続前又は後に生じる応力を緩和するように配置されていることが好ましい。ダミー端子電極６が、半導体素子１の応力分布に基づき、応力を緩和するように配置されていることにより、例えば、半導体素子１と前記他の半導体素子の接続時の応力を緩和することができる。また、半導体素子１全体が温まると、その周辺部が反り易くなり、更に、パワートランジスタ等の形成個所などは発熱量が多く、このため局部的に変形量が大きくなるが、ダミー端子電極６が、応力を緩和するように配置されていることにより、これらを緩和することができ、本発明に基づく半導体装置の接続信頼性が向上する。このような効果は、ダミー端子電極６が配線構造層３に埋め込まれた良熱伝導層７ｂに接合されることにより、より顕著になる。また、本発明に基づく半導体素子１と前記他の半導体素子との接合時における傾きをより効果的に抑制することができる。
【００３４】
本発明に基づく半導体素子１によれば、配線７ａとは電気的に接続されていない複数のダミー端子電極６を有するので、例えば半導体素子１における端子電極５の数が少なかったり、或いは端子電極５が微細化（例えば３０μｍφ以下）されても、本発明に基づく半導体素子１と前記他の半導体素子間の密着性を向上することができる。また、ダミー端子電極６を配置することによって、半導体素子１における前記バンプ電極の密度の偏りを低減することが可能なため、本発明に基づく半導体素子１と前記他の半導体素子との接合時における前記半導体素子の傾きを抑制することができる。
【００３５】
また、ダミー端子電極６の少なくとも１つが、配線構造層３に埋め込まれた良熱伝導層７ｂに接合されているので、半導体素子１で発生した熱を良熱伝導層７ｂ及びダミー端子電極６を経由して効果的に放熱させることが可能となる。この結果、半導体装置全体の放熱性が大幅に改善される。具体的には、良熱伝導層７ｂの前記金属としてＣｕを選択した場合、その熱伝導率はシリコン酸化膜（ＳｉＯ2）の１００倍以上、低誘電率絶縁膜（ｋ＜３．０）の２００倍以上であることから、半導体素子１で発生した熱を良熱伝導層７ｂ及びダミー端子電極６を経由して効果的に放熱させることが可能となる。
【００３６】
さらに、良熱伝導層７ｂの存在により本発明に基づく半導体素子１自体の強度が向上する。例えば、良熱伝導層７ｂの前記金属として用いられるＣｕの機械強度（弾性率）は、シリコン酸化膜（ＳｉＯ2）の２倍以上であり、また前記低誘電率絶縁膜（ｋ＜３．０）の５倍以上である。具体的には、層間絶縁膜８として前記低誘電率絶縁膜（ｋ＜３．０）を使用した場合、その弾性率は約２０ＧＰａ程度、若しくは２０ＧＰａ以下のものが殆どであるが、Ｃｕ（弾性率＝１３０ＧＰａ）からなる良熱伝導層７ｂを配線構造層３に埋め込むことにより、本発明に基づく半導体素子１の強度は向上する。
【００３７】
従って、ダミー端子電極６は半導体素子１の電気的な機能・接続には寄与していないため半導体素子１の性能を維持することができ、ダミー端子電極６が良熱伝導層７ｂと接合されていることにより、放熱性の向上を図ることができ、ＬＳＩの動作性能、信頼性の向上を図ることができる。
【００３８】
また、図２０に示す従来例による半導体素子のように、バンプ電極５１ａ又は５１ｂの密度が異なる領域が存在し、バンプ電極５１ａ又は５１ｂを電解めっきで作製する場合、めっき条件によっては、バンプ電極５１ａ又は５１ｂの密度が疎の領域と密の領域とではめっきの速度が異なるために、バンプ電極５１ａ又は５１ｂの高さがそれぞれ異なってしまう。具体的には、密の領域に配されるバンプ電極の高さは、疎の領域に配されるバンプ電極の高さより低くなる。これに対し、本発明に基づく半導体素子１は、端子電極５及びダミー端子電極６を前記バンプ電極として形成するに際し、端子電極５の密度が疎の領域にダミー端子電極６を設け、前記バンプ電極の密度が全体に渡って均等になるように作製することができるので、従来例のようにめっきの速度が変わることがなく、前記バンプ電極の高さを揃えて形成することができる。
【００３９】
以下に、本発明に基づく半導体素子１の製造方法の一例を工程順に説明する。
【００４０】
まず、図２（１）及び（２）に示すように、半導体基体２上に絶縁膜（例えば、ＳｉＯ2、ＳｉＮ、前記低誘電率絶縁膜、又はこれらの積層膜など）８及びレジスト９を形成する。次いで、図２（３）に示すように、レジスト９をパターン露光、現像して凹部１３ａを形成する。次いで、図２（４）に示すように、絶縁膜８をドライエッチング等により部分的に除去して凹部１３をパターン形成し、レジスト９を除去する。
【００４１】
次に、図２（５）に示すように、配線金属７を凹部１３に充填し、図２（６）に示すように、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化処理する。配線金属７としては、例えばＣｕ／Ｔａ／ＴａＮの積層構造等が適用可能である。
【００４２】
次に、図３（７）に示すように、上記のようにして平坦化処理した表面上にキャップ層１１及び層間絶縁膜８を形成する。キャップ層１１はＣｕ等の配線金属７の拡散防止のために設け、ＳｉＮ、ＳｉＣ、ＳｉＣＮ等を用いることができ、層間絶縁膜８は前記低誘電率絶縁膜やシリコン酸化膜（ＳｉＯ2）などを用いることができる（以下、同様）。
【００４３】
次に、図３（８）に示すように、層間絶縁膜８上にレジスト９を塗布し、パターン露光、現像して凹部１３ａを形成する。次いで、図３（９）に示すように、キャップ層１１及び層間絶縁膜８をドライエッチング等により部分的に除去して凹部１３をパターン形成し、レジスト９を除去する。
【００４４】
次に、図３（１０）に示すように、配線金属７を凹部１３に充填し、図３（１１）に示すように、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化処理する。これにより、ビア１２を形成することができる。
【００４５】
次に、図４（１２）に示すように、上記のようにして平坦化処理した表面上に更にキャップ層１１及び層間絶縁膜８を形成する。次いで、図４（１３）に示すように、層間絶縁膜８上にレジスト９を塗布し、パターン露光、現像して凹部１３ａを形成する。次いで、図４（１４）に示すように、キャップ層１１及び層間絶縁膜８をドライエッチング等により部分的に除去して凹部１３をパターン形成し、レジスト９を除去する。
【００４６】
次に、図４（１５）に示すように、配線金属７を凹部１３に充填し、図４（１６）に示すように、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化処理する。
【００４７】
次に、図５（１７）に示すように、上記のようにして平坦化処理した表面上に更にキャップ層１１及び層間絶縁膜８を形成する。次いで、図５（１８）に示すように、層間絶縁膜８上にレジスト９を塗布し、パターン露光、現像して凹部１３ａを形成する。次いで、図５（１９）に示すように、キャップ層１１及び層間絶縁膜８をドライエッチング等により部分的に除去して凹部１３をパターン形成し、レジスト９を除去する。
【００４８】
次に、図５（２０）に示すように、配線金属７を凹部１３に充填し、図５（２１）に示すように、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化処理する。
【００４９】
次に、図６（２２）に示すように、上記のようにして平坦化処理した表面上に更にキャップ層１１及び層間絶縁膜８を形成する。次いで、図６（２３）に示すように、層間絶縁膜８上にレジスト９を塗布し、パターン露光、現像して凹部１３ａを形成する。次いで、図６（２４）に示すように、キャップ層１１及び層間絶縁膜８をドライエッチング等により部分的に除去して凹部１３をパターン形成し、レジスト９を除去する。
【００５０】
次に、図６（２５）に示すように、配線金属７を凹部１３に充填し、図６（２６）に示すように、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化処理する。以上のようにして、Ｃｕ等の配線金属７からなる配線７ａ及び良熱伝導層７ｂを有する配線構造層３を作製することができる。
【００５１】
次に、図７（２７）に示すように、上記のようにして平坦化処理した表面上に更にキャップ層１１及び層間絶縁膜８を形成する。次いで、図７（２８）に示すように、層間絶縁膜８上にレジスト９を塗布し、パターン露光、現像して凹部１３ａを形成する。次いで、図７（２９）に示すように、キャップ層１１及び層間絶縁膜８をドライエッチング等により部分的に除去して凹部１３をパターン形成し、レジスト９を除去する。
【００５２】
次に、図７（３０）に示すように、Ａｌ等のパッド材１４をスパッタ法等により形成する。次いで、図８（３１）に示すように、パッド材１４上にレジスト９を塗布し、パターン露光、現像して凹部１３ａを形成する。次いで、図８（３２）に示すように、パッド材１４を部分的に除去し、レジスト９を除去する。
【００５３】
次に、図８（３３）に示すように、表面にパッシベーション膜（例えばＳｉＮ／ＳｉＯ2など）１５を形成する。次いで、図９（３４）に示すように、パッシベーション膜１５上にレジスト９を塗布し、パターン露光、現像して凹部１３ａを形成する。次いで、図９（３５）に示すように、パッシベーション膜１５を部分的に除去し、レジスト９を除去することにより、パッド材１４からなるパッド１６ａ、１６ｂ、１６ｃを作製することができる。
【００５４】
そして、バンプ電極（単一金属のみならず、図示しないＵＢＭを含む積層膜や２種類以上の金属から形成されていてもよい。以下、同様。）をパッド１６ａ、１６ｂに形成することにより、図１に示すような本発明に基づく半導体素子１を作製することができる。ダミー端子電極６はパッド１６ａを介して良熱伝導層７ｂに接合されており、端子電極５はパッド１６ｂを介して配線７ａに接続されている。また、パッド１６ｃはワイヤーボンディング、プロービング等に用いられるパッドである。
【００５５】
以上のようにして、良熱伝導層７ｂを配線７ａと同一材質によって同一工程で形成することができる。
【００５６】
第２の実施の形態
図１０は、本発明に基づく半導体素子の他の例の概略断面図である。
【００５７】
本発明において、良熱伝導層７ｂの構造は特に限定されず、図１に示すような一部網目状の構造ではなく、図１０に示すような構造であっても良い。
【００５８】
以下に、本実施の形態による半導体素子１の製造方法の一例を工程順に説明する。
【００５９】
まず、図１１（ａ）に示すように、半導体基体２上に、絶縁膜８及びハードマスク１７を形成し、ハードマスク１７上にレジスト９を塗布する。次いで、図１１（ｂ）に示すように、レジスト９をパターン露光、現像して凹部１３ａを形成する。次いで、図１１（ｃ）に示すように、絶縁膜８及びハードマスク１７を部分的に除去して凹部１３をパターン形成し、レジスト９を除去する。
【００６０】
次に、図１１（ｄ）に示すように、凹部１３を含むハードマスク１７上にバリアメタル１８を成膜し、Ｃｕ等の配線金属７を凹部１３に充填する。バリアメタル１８は、Ｃｕ等の配線金属７の拡散防止のために設ける。そして、図１２（ｅ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化処理する。次いで、図１２（ｆ）に示すように、上記のようにして平坦化処理した表面上にキャップ層１１を形成する。キャップ層１１はＣｕ等の配線金属７の拡散防止のために設ける。
【００６１】
次に、図１２（ｇ）に示すように、キャップ層１１上に層間絶縁膜８及びハードマスク１７を形成し、図１１（ａ）〜（ｅ）と同様にして、凹部１３をパターン形成し、この凹部１３にバリアメタル１８を介して配線金属７を充填して平坦化処理し、更にキャップ層１１を形成する。以上のようにして、配線金属７からなる良熱伝導層７ｂと、配線７ａとを同一材質によって同一工程で作製することができる。
【００６２】
次に、図１２（ｈ）に示すように、キャップ層１１上に層間絶縁膜８を形成し、図１３（ｉ）に示すように、層間絶縁膜８及びキャップ層１１を部分的に除去する。次いで、図１３（ｊ）に示すように、Ａｌ等のパッド材１４を成膜し、レジスト９をパターン塗布する。
【００６３】
次に、図１３（ｋ）に示すように、Ａｌ等のパッド材１４を部分的に除去してレジスト９を除去し、Ａｌ等のパッド材１４を含む層間絶縁膜８上に、パッシベーション膜１５を形成する。
【００６４】
次に、図１４（ｌ）に示すように、パッシベーション膜を部分的に除去して、Ａｌ等のパッド材１４を露出させる。
【００６５】
そして、図１４（ｍ）に示すように、バンプ電極５、６をパッド１６ａ、１６ｂに形成することにより、図１０に示すような本発明に基づく半導体素子１を作製することができる。ダミー端子電極６はパッド１６ａを介して良熱伝導層７ｂに接合されており、端子電極５はパッド１６ｂを介して配線７ａに接続されている。
【００６６】
第３の実施の形態
図１５は、本発明に基づく半導体素子の更に他の例の概略断面図である。
【００６７】
図１５に示すように、良熱伝導層７ｂが、配線構造層３を貫通して半導体基体２の内部位置まで形成されていてもよい。
【００６８】
以下に、本実施の形態による半導体素子１の製造方法の一例を工程順に説明する。
【００６９】
まず、図１６（ａ）に示すように、半導体基体２上に、絶縁膜８及びハードマスク１７を形成し、ハードマスク１７上にレジスト９を塗布する。次いで、図１６（ｂ）に示すように、レジスト９をパターン露光、現像して凹部１３ａを形成する。次いで、図１６（ｃ）に示すように、絶縁膜８及びハードマスク１７を部分的に除去して凹部１３’をパターン形成し、レジスト９を除去する。
【００７０】
次に、図１６（ｄ）に示すように、半導体基体２も部分的に除去して凹部１３を形成する。これにより、凹部１３は半導体基体２の内部位置まで形成される。
【００７１】
次に、図１６（ｅ）に示すように、凹部１３を含むハードマスク１７上にバリアメタル１８を成膜し、Ｃｕ等の配線金属７を凹部１３に充填する。
【００７２】
そして、第２の実施の形態における図１２（ｅ）〜図１４（ｍ）と同様の方法により、半導体基体２上に配線構造層３を形成し、図１５に示すような本発明に基づく半導体素子１を作製することができる。
【００７３】
また、上記の製造方法に代えて、図示省略したが、まず半導体基体２に凹部をパターン形成し、この凹部内に前記配線金属を充填して平坦化処理した後、前記配線構造層を形成してもよい。
【００７４】
第４の実施の形態
図１７（ａ）に示すように、本発明において、良熱伝導層７ｂが、半導体基体２に到達しない深さ位置まで配線構造層３中に形成されていてもよい。
【００７５】
また、図１７（ｂ）に示すように、良熱伝導層７ｂが、配線構造層３及び半導体基体２を貫通して形成されていてもよい。この場合、良熱伝導層７ｂが半導体基体２の表面に露出するので、半導体素子１で発生した熱をより効果的に放熱させることができる。なお、図１７（ｂ）に示すような本発明に基づく半導体素子１は、例えば、第３の実施の形態による半導体素子を作製した後、前記半導体基体を前記バンプ電極面とは反対の面側から前記良熱伝導層に到達する深さ位置まで研削して凹部を形成し、この凹部内に前記配線金属を充填することにより、作製することができる。
【００７６】
第５の実施の形態
本発明に基づく半導体素子は、図１８に示すように、ダミー端子電極６が、前記良熱伝導層を介して前記半導体素子に形成された静電保護素子２１に接続されていることが好ましい。
【００７７】
これにより、本発明に基づく半導体素子への電気蓄積を抑制でき、本発明に基づく半導体装置の静電破壊を防止することができる。
【００７８】
第６の実施の形態
図１９に示すように、本発明に基づく半導体装置２２は、第１の半導体素子２３と第２の半導体素子２４とが積層され、互いに接続された半導体装置であって、第１の半導体素子２３と第２の半導体素子２４のうち少なくとも一方の半導体素子が、上述した他の実施の形態による本発明に基づく半導体素子からなる。なお、図１９は、半導体素子２３として、図１７（ｂ）に示すような本発明に基づく半導体素子を用い、半導体素子２４として、図１０に示すような本発明に基づく半導体素子を用いた例である。
【００７９】
ここで、両半導体素子２３、２４が本発明に基づく半導体素子であることが望ましいが、例えば、本発明に基づく半導体素子を第１の半導体素子２３とし、従来公知の半導体素子を第２の半導体素子２４として用いてもよい。
【００８０】
本発明に基づく半導体装置２２によれば、第１の半導体素子２３と第２の半導体素子２４のうち少なくとも一方の半導体素子が本発明に基づく半導体素子からなり、本発明に基づく半導体素子が、配線（図示省略）とは電気的に接続されていない複数のダミー端子電極６を有するので、例えば半導体素子２３及び／又は２４における端子電極５の数が少なかったり、或いは端子電極５が微細化（例えば３０μｍφ以下）されても、半導体素子２３、２４間の密着性を向上することができる。また、ダミー端子電極６を配置することによって、半導体素子２３及び／又は２４における電極の密度の偏りを低減することが可能なため、半導体素子２３と２４の接合時における傾きを抑制することができる。
【００８１】
また、ダミー端子電極６の少なくとも１つが、配線構造層３に埋め込まれた良熱伝導層７ｂに接合されているので、半導体素子１で発生した熱を良熱伝導層７ｂ及びダミー端子電極６を経由して効果的に放熱させることが可能となる。この結果、半導体装置２２全体の放熱性が大幅に改善される。
【００８２】
また、ダミー端子電極６が、第１の半導体素子２３と第２の半導体素子２４との接続前又は後に生じる応力を緩和するように配置されていることが好ましい。これにより、半導体素子２３、２４間の接続信頼性が向上する。このような効果は、ダミー端子電極６が、良熱伝導層７ｂに接合されるとより顕著である。また、半導体素子２３と２４との接合時における傾きをより効果的に抑制することができる。
【００８３】
さらに、良熱伝導層７ｂの存在により本発明に基づく半導体素子自体の強度が向上し、これにより、本発明に基づく半導体装置２２の信頼性も向上する。
【００８４】
従って、ダミー端子電極６は半導体素子２３、２４の電気的な機能・接続には寄与していないため半導体素子２３、２４の性能を維持することができ、またダミー端子電極６が良熱伝導層７ｂと接合されることにより、放熱性の向上を図ることができ、ＬＳＩの動作性能、信頼性の向上を図ることができる。
【００８５】
以上、本発明を実施の形態について説明したが、上述の例は、本発明の技術的思想に基づき種々に変形が可能である。
【００８６】
例えば、全ての前記ダミー端子電極を電気的に接続し、これらをグランド電極に接地することにより、全ての前記ダミー端子電極を同電位にすることができる。
【００８７】
また、前記配線及び前記良熱伝導層の前記金属としてＣｕを例示したが、この他にも適宜選択可能である。
【００８８】
また、上記の実施の形態では前記配線構造層や前記ビアを順次形成するシングルダマシン法による例を説明したが、前記配線構造層及び前記ビアを一括で形成するデュアルダマシン法により前記配線及び前記良熱伝導層を形成してもよい。
【００８９】
また、前記第１の半導体素子及び前記第２の半導体素子の両方にはんだ、又はＢＧＡ（Ball Grid Array）が設けられていてもよく、或いは、一方の半導体素子がＢＧＡ、他方がＬＧＡ（Land Grid Array）であってもよい。
【００９０】
また、ＡＣＰ（anisotropic conductive paste：ペースト（接着剤）にＡｇ粒子（導電粒子）が導入されている。）、ＡＣＦ（anisotropic conductive film：異方性導電フィルム）を使用して、前記第１の半導体素子と前記第２の半導体素子とを接続してもよい。この場合、本発明に基づく半導体素子において、前記端子電極とは前記パッドを指す。
【００９１】
さらに、図１又は図１４において、パッド１６ａ又は１６ｂ上に、端子電極５又はダミー端子電極６としてのバンプ電極を形成しているが、必ずしもパッド１６ａ又は１６ｂが必要ではなく、良熱伝導層７ｂ上に直接前記バンプ電極を形成してもよい。
【図面の簡単な説明】
【００９２】
【図１】第１の実施の形態による、本発明に基づく半導体素子の一例の概略断面図である。
【図２】同、本発明に基づく半導体素子の製造方法の一例を工程順に示す概略断面図である。
【図３】同、本発明に基づく半導体素子の製造方法の一例を工程順に示す概略断面図である。
【図４】同、本発明に基づく半導体素子の製造方法の一例を工程順に示す概略断面図である。
【図５】同、本発明に基づく半導体素子の製造方法の一例を工程順に示す概略断面図である。
【図６】同、本発明に基づく半導体素子の製造方法の一例を工程順に示す概略断面図である。
【図７】同、本発明に基づく半導体素子の製造方法の一例を工程順に示す概略断面図である。
【図８】同、本発明に基づく半導体素子の製造方法の一例を工程順に示す概略断面図である。
【図９】同、本発明に基づく半導体素子の製造方法の一例を工程順に示す概略断面図である。
【図１０】第２の実施の形態による、本発明に基づく半導体素子の他の例の概略断面図である。
【図１１】同、本発明に基づく半導体素子の製造方法の一例を工程順に示す概略断面図である。
【図１２】同、本発明に基づく半導体素子の製造方法の一例を工程順に示す概略断面図である。
【図１３】同、本発明に基づく半導体素子の製造方法の一例を工程順に示す概略断面図である。
【図１４】同、本発明に基づく半導体素子の製造方法の一例を工程順に示す概略断面図である。
【図１５】第３の実施の形態による、本発明に基づく半導体素子の更に他の例の概略断面図である。
【図１６】同、本発明に基づく半導体素子の製造方法の一例を工程順に示す概略断面図である。
【図１７】第４の実施の形態による、本発明に基づく半導体素子の他の例の概略断面図である。
【図１８】第５の実施の形態による、本発明に基づく半導体素子の回路図である。
【図１９】第６の実施の形態による、本発明に基づく半導体装置の概略断面図である。
【図２０】従来例による、チップオンチップ接続された半導体装置及びそれを構成する半導体素子の概略図である。
【図２１】同、バンプ電極及びダミーバンプ電極を介して接続された半導体装置及びそれを構成する半導体素子の概略図である。
【符号の説明】
【００９３】
１…半導体素子、２…半導体基体、３…配線構造層、５…端子電極、
６…ダミー端子電極、７ａ…配線、７ｂ…良熱伝導層、７…配線金属、８…層間絶縁膜、
９…レジスト、１１…キャップ層、１２…ビア、１３ａ、１３、１３’…凹部、
１４…パッド材、１５…パッシベーション膜、１６ａ、１６ｂ、１６ｃ…パッド、
１７…ハードマスク、１８…バリアメタル、２１…静電保護素子、２２…半導体装置、
２３…第１の半導体素子、２４…第２の半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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