(57)【要約】  【課題】電源電圧を高くすることなく基板バイアス回路の出力電圧の最大値を向上でき、又は電源電圧を低減しても高い出力電圧を発生することのできる基板バイアス回路を有したＣＣＤ固体撮像素子を提供する。  【解決手段】基板バイアス回路を構成するソースホロワのドライバトランジスタ３が、基板１１と逆導電型のウェル１３内に形成され、ドライバトランジスタのソースがウェル１３に接続される。また、ドライバトランジスタのソースと基板間にＭＩＳＦＥＴで構成されたダイオード５が設けられ、ダイオードは基板と逆導電型のウェル１５内に形成されており、ウェル１５には、ダイオードを介して基板に印加される基板バイアス電圧以下の正の電圧が供給される。ドライバトランジスタ及びダイオードにおけるバックゲート効果が抑制され閾値電圧が低下して、両者のゲートーソース間電圧が低減される。【選択図】図１０
2006054256.tif 000002
【特許請求の範囲】
【請求項１】
ソースホロワからなる出力バッファ部を有する基板バイアス回路が素子内に設けられたＣＣＤ固体撮像素子であって、
前記ソースホロワのドライバトランジスタが基板と逆導電型のウェル内に形成され、前記ドライバトランジスタのソースが前記ウェルに接続されたことを特徴とするＣＣＤ固体撮像素子。
【請求項２】
ソースホロワからなる出力バッファ部を有する基板バイアス回路が素子内に設けられたＣＣＤ固体撮像素子であって、
前記ソースホロワのドライバトランジスタが基板と逆導電型のウェル内に形成され、前記ウェルに基板バイアス電圧以下の正の電圧が供給されることを特徴とするＣＣＤ固体撮像素子。
【請求項３】
ソースホロワからなる出力バッファ部を有する基板バイアス回路が素子内に設けられたＣＣＤ固体撮像素子であって、
前記ソースホロワのドライバトランジスタのソースと基板間にＭＩＳＦＥＴで構成されたダイオードが設けられ、前記ダイオードは前記基板と逆導電型の第１のウェル内に形成されており、前記第１のウェルには前記ダイオードを介して前記基板に印加される基板バイアス電圧以下の正の電圧が供給されることを特徴とするＣＣＤ固体撮像素子。
【請求項４】
前記ダイオードのソースと前記第１のウェルを接続することなく、前記第１のウェルに前記基板バイアス電圧以下の正の電圧が供給される請求項３記載のＣＣＤ固体撮像素子。
【請求項５】
前記ソースホロワのドライバトランジスタは前記基板と逆導電型の第２のウェル内に形成され、前記ドライバトランジスタのソースが前記第２のウェルと接続されている請求項３記載のＣＣＤ固体撮像素子。
【請求項６】
前記ソースホロワのドライバトランジスタは前記基板と逆導電型の第２のウェルに形成され、前記第２のウェルに基板バイアス電圧以下の正の電圧が供給されている請求項３記載のＣＣＤ固体撮像素子。
【請求項７】
請求項１から６のいずれか一項に記載のＣＣＤ固体撮像素子を有するカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤ固体撮像素子に関する。特に、素子に内蔵される基板バイアス回路が改良されたＣＣＤ固体撮像素子に関する。
【背景技術】
【０００２】
ＣＣＤ固体撮像素子は、光電変換部にフォトダイオードが用いられ、ブルーミングを抑制するために縦型オーバーフロードレイン構造が一般的に使用されている。この構造ではフォトダイオードがＮ型半導体で形成される場合、その下にＰ型ウェルを配置し、基板としてＮ型基板を用い、フォトダイオードと基板間に形成されるポテンシャル障壁を、基板に印加するバイアス電圧を調整することにより変調し、過剰な電荷が垂直ＣＣＤに漏れこむことにより発生するブルーミングと呼ばれる不具合を抑制する。
【０００３】
ブルーミングを抑制するために基板に印加するバイアス電圧は、フォトダイオードのポテンシャル深さ、Ｐ型ウェル内のポテンシャル障壁高さ、フォトダイオードから垂直ＣＣＤへの信号電荷の読み出し部においてフォトダイオードと垂直ＣＣＤを分離しているＰ型領域のポテンシャル深さなどに依存する。いずれもイオン注入量の変動やマスクの合わせズレ等の影響を受け変動するため、素子毎にブルーミング抑制電圧が変動する。素子の外部に基板バイアス回路を設け、素子毎にバイアス電圧を設定することは手間のかかる作業であるため、通常、基板バイアス回路は素子内部に内蔵され、素子毎にその回路出力電圧を調整し出荷する。（特許文献１参照。）
基板バイアス回路は、バイアス電圧を調整する電圧発生部と、出力インピーダンスを低減するためのバッファ部と、クランプダイオードから構成される。電圧発生部は、ポリシリコンで形成されるヒューズと抵抗によって構成され、ヒューズを切断することによって電圧を調整するタイプや、メモリートランジスタ（ＭＯＮＯＳ：Metal Oxide Nitride Oxide Silicon構造など）を用いて絶縁膜への電荷注入によりメモリートランジスタの閾値を変化させ、電圧発生部の出力を調整するタイプなどがある。
【０００４】
バッファ部には、一般にソースホロワが用いられる。バッファ部は、基板バイアス回路の出力インピーダンスを下げる役割を果たしており、縦型オーバーフロードレイン構造により過剰な電荷が基板に排出されることによって生じるオーバーフロー電流が、基板バイアス回路の出力に流れることによって生じる基板バイアス電圧の変動を抑制している。
【０００５】
クランプダイオードは、電子シャッタ動作時に印加され、素子外部のコンデンサで直流成分がカットされた電子シャッタパルス（通常約２０〜２５Ｖ）のローレベルを、基板バイアス電圧の直流電圧レベルにクランプするために設けられる。クランプダイオードは、ＣＣＤ固体撮像素子がＭＩＳ（Metal Insulator Semiconductor）プロセスで形成されるため、ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）で構成される場合が多い。
【０００６】
従来の基板バイアス回路の例の回路図を、図１に示す。図１において、６は電圧発生部であり、ヒューズ１と、抵抗２からなる。７Ａはソースホロワであり、ドライバトランジスタ３と、ロードトランジスタ４からなる。８は、ロードトランジスタ４のゲートのバイアス電圧である。５はクランプダイオード、９はボンディングパッドである。図２に、ソースホロワ７Ａ及びクランプダイオード５の断面図を示す。図２において、１０は第一のＰ型ウェル、１１はＮ型基板である。本例では、電圧発生部６がポリシリコン等で形成されるヒューズ１と抵抗２で構成され、ヒューズ１をカットすることにより電圧発生部６の出力電圧を調整する。
【０００７】
以上のように構成された基板バイアス回路についてその動作を説明する。図１に示す電圧発生部６において、ヒューズ１および抵抗２で決定されるＡ点から電源（ＶＤＤ）までの抵抗値をＲｄ、Ａ点からＧＮＤまでのヒューズ１および抵抗２で決定される抵抗値をＲｓとすると、Ａ点における電圧発生部６の出力電圧ＶＡは、ＶＡ＝ＶＤＤ×Ｒｓ／（Ｒｓ＋Ｒｄ）で決定される。任意のヒューズ１をカットすることにより、Ｒｓ及びＲｄの抵抗値を可変とすることができるため、電圧発生部６の出力電圧を調整することが可能になる。
【０００８】
最終的な基板バイアス回路の出力は、ソースホロワ７Ａとクランプダイオード５を介するため、電圧発生部６の出力（ＶＡ）から、ドライバトランジスタ３のゲート−ソース間電圧分とクランプダイオード５のゲート−ソース間電圧を差し引いた電圧となる。なお、ソースホロワ７Ａについては、図３に示すようにクランプダイオード５をソースホロワ７Ｂ内に含んだタイプもある。図４に、図３のソースホロワ７Ｂの断面図を示す。
【０００９】
図１〜図４に示すように、基板バイアス回路の構成要素であるドライバトランジスタ３、ロードトランジスタ４、クランプダイオード５の第一のＰ型ウェル１０は、ＧＮＤに接続される。
【特許文献１】特開平７−２８４０２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記従来の構成では、低消費電力を目的に電源電圧を低下させると、ブルーミング抑制電圧が基板バイアス回路の出力電圧の上限を超えてしまい、基板バイアス回路を内蔵することができないという欠点を有している。又、固体撮像装置の駆動上の問題で、ブルーミング抑制電圧を超える基板バイアスが必要とされる場合においても、必要な基板バイアスが基板バイアス回路の出力電圧の最大値を超えてしまい、基板バイアス回路を内蔵できず、素子外部に基板バイアス回路を設ける必要があるという欠点を有している。
【００１１】
例えば、複数の画素の信号電荷を水平ＣＣＤ内で混合する場合に、水平ＣＣＤ内での取り扱い電荷量を超えた電荷が、隣接する転送電極に溢れる現象を抑制するために、基板バイアスをブルーミング抑制電圧以上に設定することが必要となる場合がある。また、通常動作に加えて、より高い周波数で垂直ＣＣＤを転送駆動する場合に、垂直ＣＣＤの転送電極において波形なまりが生じ、垂直ＣＣＤの取り扱い電荷量が減少することにより垂直ＣＣＤ内で電荷が溢れる現象を抑制するために、ブルーミング抑制電圧以上の基板バイアスが必要となる場合もある。
【００１２】
本発明は上記従来の問題点を解決するもので、電源電圧を高くすることなく基板バイアス回路の出力電圧の最大値を向上させることが可能、又は電源電圧を低減しても高い出力電圧を発生することが可能な基板バイアス回路を有するＣＣＤ固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００１３】
この目的を達成するために、本発明の第１の構成のＣＣＤ固体撮像装置は、ソースホロワからなる出力バッファ部を有する基板バイアス回路が素子内に設けられたＣＣＤ固体撮像素子であって、前記ソースホロワのドライバトランジスタが基板と逆導電型のウェル内に形成され、前記ドライバトランジスタのソースが前記ウェルに接続されたことを特徴とする。
【００１４】
本発明の第２の構成のＣＣＤ固体撮像装置は、ソースホロワからなる出力バッファ部を有する基板バイアス回路が素子内に設けられたＣＣＤ固体撮像素子であって、前記ソースホロワのドライバトランジスタが基板と逆導電型のウェル内に形成され、前記ウェルに基板バイアス電圧以下の正の電圧が供給されることを特徴とする。
【００１５】
本発明の第３の構成のＣＣＤ固体撮像装置は、ソースホロワからなる出力バッファ部を有する基板バイアス回路が素子内に設けられたＣＣＤ固体撮像素子であって、前記ソースホロワのドライバトランジスタのソースと基板間にＭＩＳＦＥＴで構成されたダイオードが設けられ、前記ダイオードは前記基板と逆導電型の第１のウェル内に形成されており、前記第１のウェルには前記ダイオードを介して前記基板に印加される基板バイアス電圧以下の正の電圧が供給されることを特徴とする。
【発明の効果】
【００１６】
上記構成によれば、バックゲート効果を抑制して、ドライバトランジスタまたはクランプダイオードの閾値電圧を低減させることができ、ゲート−ソース間電圧が低下するため、電源電圧が同一あるいは低減させても、基板バイアス回路の出力電圧を高くすることが可能である。
【発明を実施するための最良の形態】
【００１７】
本発明の第３の構成のＣＣＤ固体撮像装置において、前記ダイオードのソースと前記第１のウェルを接続することなく、前記第１のウェルに前記基板バイアス電圧以下の正の電圧が供給される構成とすることが好ましい。また、前記ソースホロワのドライバトランジスタは前記基板と逆導電型の第２のウェル内に形成され、前記ドライバトランジスタのソースが前記第２のウェルと接続されている構成とすることができる。あるいは、前記ソースホロワのドライバトランジスタは前記基板と逆導電型の第２のウェルに形成され、前記第２のウェルに基板バイアス電圧以下の正の電圧が供給されている構成とすることができる。
【００１８】
以下本発明の実施の形態における固体撮像素子について、図面を参照しながら説明する。
【００１９】
（第１の実施の形態）
図５は、本発明の第１の実施形態における基板バイアス回路の回路図を示す。図１に示した基板バイアス回路の構成要素と同様の要素については、同一の参照符号を付して、説明の繰り返しを省略する。電圧発生部６、及びクランプダイオード５の構成は、図１と同じである。ソースホロワ７Ｃは、構成要素は図１のソースホロワ７Ａと同様であるが、ドライバトランジスタ３のソースとウェル電位が同一である点が、図１と相違する。図６に、図５におけるソースホロワ７Ｃ及びクランプダイオード５の断面図を示す。図６において１２はＮ型ウェル、１３は第二のＰ型ウェルである。
【００２０】
以上のように構成されたＣＣＤ固体撮像素子の基板バイアス回路について、以下その動作を説明する。電圧発生部６の出力は、ソースホロワ７Ｃのドライバトランジスタ３のゲートに接続される。この時、ソースホロワ７Ｃの出力電圧は、ドライバトランジスタ３のゲートーソース間電圧分低下した電圧となる。このゲートーソース間電圧をＶｇｓとし、ドライバトランジスタ３の閾値電圧をＶｔ、ソースホロワ７Ｃに流れる電流をＩ、ドライバトランジスタ３のゲート長をＬ、ゲート幅をＷ、移動度をμ、ドライバトランジスタ３を構成する絶縁膜厚をｄ、その絶縁膜の誘電率をεとする。Ｋ＝１／２×μ×Ｃｏｘ×Ｗ／Ｌとすると、Ｖｇｓ＝（Ｉ／Ｋ）1/2＋Ｖｔとなる。ここで、Ｃｏｘ=ε／ｄである。従って、ソースホロワ７Ｃの出力電圧をＶＢ（Ｂ点での電圧）とし、ソースホロワ７Ｃの入力をＶＡ（Ａ点での電圧）とすると、ＶＢ＝ＶＡ−Ｖｇｓ＝ＶＡ−（Ｉ／Ｋ）1/2−Ｖｔとなる。
【００２１】
本実施の形態では、ドライバトランジスタ３のソースとウェル電位を同一としており、ＧＮＤに接続された第一のＰ型ウェル１０内にドライバトランジスタ３が構成される従来例に対して、バックゲート効果を抑制でき、Ｖｔを低くできる。そのため、電圧発生部６の出力電圧（ＶＡ）が同一でも、ソースホロワ７Ｃの出力電圧（ＶＢ）が従来に比べて高くなり、その結果、クランプダイオード５でクランプされた基板バイアス回路の出力（Ｖｓｕｂ）も高くすることができる。
【００２２】
ドライバトランジスタ３のソース電位と第二のＰ型ウェル１３の電位を同一にするために、本実施の形態では図６に示すように、第一のＰ型ウェル１０内にＮ型ウェル１２を設け、その内側に更に第二のＰ型ウェル１３を設け、第二のＰ型ウェル１３内にソースとドレインを配置し、Ｎ型ウェル１２には電源電圧を印加した構造としている。ドライバトランジスタ３のソースは電源電圧よりも低いため、ソースに接続される第二のＰ型ウェル１３とＮ型ウェル１２には逆バイアスが印加される。
【００２３】
また、第一のＰ型ウェル１０はＧＮＤに接続されるため、第一のＰ型ウェル１０とＮ型ウェル１２についても逆バイアスが印加されている。また、従来例と同様に第一のＰ型ウェル１０とＮ型基板１１についても、Ｎ型基板１１には正の電圧が印加されるため、この接合についても逆バイアスが印加された状態になる。従って、異なる導電型のウェルの接合において順方向バイアスが印加され、電流が流れることはない。
【００２４】
（第２の実施の形態）
図７は、本発明の第２の実施形態における基板バイアス回路の回路図を示す。電圧発生部６の構成は、図１と同じである。また、ソースホロワ７Ｄ及びクランプダイオード５の断面図を図８に示す。本実施の形態は、ドライバトランジスタ３の第二のＰ型ウェル１３の形態、及び第二のＰ型ウェル１３に対するバイアス電圧１４が、第１の実施形態と相違する。第二のＰ型ウェル１３には、基板バイアス以下の正の電圧を印加する。
【００２５】
また、第二のＰ型ウェル１３はＮ型基板１１の中に設けられ、第１の実施形態のようにＮ型ウェル１２は形成されない。第二のＰ型ウェル１３は、ドライバトランジスタ３を構成するウェルであるという意味で、第一のＰ型ウェル１０と区別されており、必ずしも不純物濃度やウェル深さが異なることを示すものではない。基板バイアス以上の電圧を第二のＰ型ウェル１３に印加すると、第二のＰ型ウェル１３とＮ型基板１１のＰＮ接合が順方向にバイアスされてしまうため、第二のＰ型ウェル１３に印加する正の電圧は、基板バイアス以下にする必要がある。
【００２６】
正の電圧を第二のＰ型ウェル１３に印加し、バックゲート効果を抑制するという考え方は、図５、６に示した第１の実施形態と変わらないが、ドライバトランジスタ３のソースと第二のＰ型ウェル１３の電位差が、第１の実施形態では０Ｖであるのに対して、本実施形態ではクランプダイオード５のゲート−ソース間電圧以上となるため、バックゲート効果の抑制効果は若干低くなる。但し、本実施形態の構成によれば、図６に示したようなＮ型ウェル１２を用いず、図８に示すように、Ｎ型基板１１内に第二のＰ型ウェル１３を設けることにより構成可能である。要求される基板バイアスの値によっては、Ｎ型ウェル１２を不要にできるため、図６に示す断面構造と比較して、工程数を減らすことができるという利点がある。
【００２７】
以上のように本実施形態によれば、ソースホロワを構成するドライバトランジスタにおいて、ソースと、ソースと異なる導電型のウェル間の電位差を低減することで、バックゲート効果を抑制し、ドライバトランジスタの閾値を低減し、ゲート−ソース間電圧を低下させることができる。従って、電源電圧を高くすることなく基板バイアス回路の出力電圧の最大値を向上させ、又は電源電圧を低減しても高い出力電圧を発生させることのできる基板バイアス回路を有したＣＣＤ固体撮像素子を構成できる。
【００２８】
（第３の実施の形態）
図９は、本発明の第３の実施形態における基板バイアス回路の回路図を示す。電圧発生部６の構成は、図１と同じである。図１０に、ソースホロワ７Ｅ及びクランプダイオード５の断面図を示す。本実施形態では、クランプダイオード５が第三のＰ型ウェル１５に形成される。１６は、第三のＰ型ウェルに対するバイアス電圧である。第三のＰ型ウェル１５はクランプダイオード５を構成するウェルであるという意味で、第二のＰ型ウェル１３と区別しており、必ずしも不純物濃度やウェル深さが異なることを示すものではない。
【００２９】
本実施形態は、第１の実施形態の構成に加えて、ソースホロワ７ＥとＮ型基板１１間に設けられるクランプダイオード５を第三のＰ型ウェル１５内に形成し、第三のＰ型ウェル１５がクランプダイオード５のソースと接続されず、第三のＰ型ウェル１５に、基板バイアス回路とは別の回路を用いてＣＣＤ固体撮像素子内部で発生された、基板バイアス電圧以下の電圧が印加されることを特徴としている。
【００３０】
以上のように構成されたＣＣＤ固体撮像素子の基板バイアス回路について、以下その動作を説明する。第１の実施形態では、ソースホロワ７Ｃのドライバトランジスタ３の閾値電圧のみを低減した。一方、図１、図２の従来例に示すように、クランプダイオード５においても、ＧＮＤに接続される第一のＰ型ウェル１０に対してソースの電位が高くなるため、バックゲート効果により閾値電圧が高くなり、それによる基板バイアス回路の出力電圧の低下が引き起こされる。
【００３１】
本実施の形態は、図９、図１０に示したように、第三のＰ型ウェル１５に基板バイアス電圧以下の正のバイアス電圧を加えることにより、クランプダイオード５におけるバックゲート効果を低減し、閾値電圧を下げることにより、電源電圧を高くすることなく基板バイアス回路の出力の最大値を向上できる。
【００３２】
さらに本実施の形態では、第三のＰ型ウェル１５とクランプダイオード５のソースが接続されないことを特徴としている。第一の実施形態のドライバトランジスタ３と同様に、第三のＰ型ウェル１５とクランプダイオード５を構成するＭＩＳＦＥＴのソースを接続した場合には、電子シャッタパルスが印加された状態において、第三のＰ型ウェル１５の電位が、電源電圧が印加されているＮ型ウェル１２の電位よりも高くなる。その結果、ＰＮ接合が順バイアスされることにより、ソースが接続された第三のＰ型ウェル１５と電源電圧が印加されたＮ型ウェル１２が導通し、電子シャッタパルスの電圧が低下する不具合が発生する。これに対して、本実施形態の構成によれば、この不具合を回避することができる。
【００３３】
図１１は本実施形態の変形例である。クランプダイオード５の断面ウェル構成は、図１１に示す断面図のように、Ｎ型ウェル１２を用いず、Ｎ型基板１１内に第三のＰ型ウェル１５を設けることによっても実現可能である。本構成においては、第三のＰ型ウェル１５はクランプダイオード５を構成するウェルであるという意味で、第一のＰ型ウェル１０と区別しており、必ずしも不純物濃度やウェル深さが異なることを示すものではない。ドライバトランジスタ３にＮ型ウェル１２を用いなくても、クランプダイオード５のバックゲート効果の抑制のみで、必要とされる基板バイアスが得られる場合においては、Ｎ型ウェル１２を不要にでき、図１０に示す断面構造に対して工程数を減らすことができる利点がある。
【００３４】
なお、本実施形態におけるクランプダイオード５のウェルに対するバイアス電圧の構成を、第２の実施形態におけるドライバトランジスタ３のウェルに対するバイアス電圧の構成と組み合わせて用いることもできる。
【００３５】
以上のように本実施形態によれば、ＭＩＳＦＥＴで構成されるクランプダイオードについて、ウェルに基板バイアス回路の出力電圧以下の電圧をクランプダイオードのソースと接続しない状態で供給する。それにより、電子シャッタパルスが印加された場合でもＰＮ接合が順バイアスされる不具合がなく、バックゲート効果を抑制しクランプダイオードの閾値電圧を低減できる。そのため、電源電圧を高くすることなく、基板バイアス回路の出力電圧の最大値を向上させ、又は電源電圧を低減しても高い出力電圧を発生させることの可能な基板バイアス回路を有したＣＣＤ固体撮像素子を実現できる。
【００３６】
本発明のＣＣＤ固体撮像素子をカメラシステムに用いることにより、従来であれば、必要となる基板バイアス電圧が高いために、ＣＣＤ固体撮像素子外部に基板バイアス回路を設ける必要があった場合においても、ＣＣＤ固体撮像素子内部に基板バイアス回路を内蔵できるため、ＣＣＤ固体撮像素子外部の基板バイアス回路を不要にでき、カメラの部品点数を減らすことができる。又、電源電圧を低くすることができるため、カメラシステム全体の消費電力を抑えることが可能であり、バッテリーの持続時間を長くすることができる。
【産業上の利用可能性】
【００３７】
本発明のＣＣＤ固体撮像素子は、電源電圧の低電圧化が必要とされ、またブルーミング抑制電圧よりも高い基板バイアスが必要とされる場合のある、カメラ付き携帯電話やデジタルスチルカメラ用に有用である。
【図面の簡単な説明】
【００３８】
【図１】従来の第１の例である基板バイアス回路の回路図
【図２】従来の第１の例であるソースホロワとクランプダイオードの断面図
【図３】従来の第２の例である基板バイアス回路の回路図
【図４】従来の第２の例であるソースホロワとクランプダイオードの断面図
【図５】本発明の第１の実施形態における基板バイアス回路の回路図
【図６】本発明の第１の実施形態におけるソースホロワとクランプダイオードの断面図
【図７】本発明の第２の実施形態における基板バイアス回路の回路図
【図８】本発明の第２の実施形態におけるソースホロワとクランプダイオードの断面図
【図９】本発明の第３の実施形態における基板バイアス回路の回路図
【図１０】本発明の第３の実施形態におけるソースホロワとクランプダイオードの断面図
【図１１】本発明の第３の実施形態におけるソースホロワとクランプダイオードの変形例の断面図
【符号の説明】
【００３９】
１  ヒューズ
２  抵抗
３  ドライバトランジスタ
４  ロードトランジスタ
５  クランプダイオード
６  電圧発生部
７  ソースホロワ部
８  ロードトランジスタゲートのバイアス
９  ボンディングパッド
１０  第一のＰ型ウェル
１１  Ｎ型基板
１２  Ｎ型ウェル
１３  第二のＰ型ウェル
１４  第二のＰ型ウェルに対するバイアス
１５  第三のＰ型ウェル
１６  第三のＰ型ウェルに対するバイアス
【図１】
2006054256.tif 000003
【図２】
2006054256.tif 000004
【図３】
2006054256.tif 000005
【図４】
2006054256.tif 000006
【図５】
2006054256.tif 000007
【図６】
2006054256.tif 000008
【図７】
2006054256.tif 000009
【図８】
2006054256.tif 000010
【図９】
2006054256.tif 000011
【図１０】
2006054256.tif 000012
【図１１】
2006054256.tif 000013