(57)【要約】短チャネル効果及び加熱効果を管理しながら非プレーナデバイスを製造するためのシステム及び方法を説明する。半導体デバイス製造方法は、デバイスの本体がシリコン基板から絶縁されているが、ソース及びドレイン領域がシリコン基板から絶縁されていない非プレーナデバイスを形成することを含む。この方法は、ソース及びドレイン領域の周囲の領域をシリコン基板から絶縁することなく、局所シリコンオンインシュレータ（ＳＯＩ）を構築する。トレンチは、ソース領域のサイト及びドレイン領域のサイトによって制限されながら、少なくともデバイスのチャネル長の長さだけエッチングされる。局所ＳＯＩを形成するために、トレンチは、比較的厚い層で充填される。ゲートのナノワイヤが層充填されたトレンチの上部に存在する場合、上層に第２トレンチをエッチングして、第２トレンチにゲート金属を堆積する。【選択図】図１１
2019530255.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイス製造方法であって、
シリコン基板内に第１トレンチをエッチングすることであって、前記第１トレンチの長さは、少なくとも前記半導体デバイスのチャネル長であり、ソース領域のサイト及びドレイン領域のサイトによって制限されている、ことと、
前記第１トレンチの上部に少なくとも酸化物層を形成することと、
前記酸化物層及びシリコン基板の両方の上部に半導体層の積層体を配置することであって、前記積層体は、少なくとも２つのタイプの半導体層の間で交互に配置された複数の半導体層を含み、前記積層体の下部は、前記第１トレンチの両側で前記シリコン基板と接触する、ことと、
前記積層体からフィンパターンを形成することと、
前記積層体から第１タイプ以外のタイプの半導体層の一部を除去することであって、前記一部の長さは前記チャネル長とほぼ等しく、前記第１タイプの半導体層は、前記デバイスのゲート領域にナノワイヤを形成する、ことと、
前記ゲート領域の前記ナノワイヤ上にシリコン層、二酸化ケイ素層及び高ｋ膜を形成することと、を含む、
半導体デバイス製造方法。
【請求項２】
前記第１トレンチの両側で前記シリコン基板と接触する前記半導体層の積層体の領域は、前記ソース領域のサイトと前記ドレイン領域のサイトとを含む、
請求項１の半導体デバイス製造方法。
【請求項３】
前記ナノワイヤ上に形成された前記二酸化ケイ素層の厚さより少なくとも一桁大きい厚さを有する酸化物層を、前記第１トレンチ内に形成することを含む、
請求項１の半導体デバイス製造方法。
【請求項４】
前記酸化物層を形成する前に、
前記第１トレンチの前記シリコン基板上に二酸化ケイ素層を形成することと、
前記第１トレンチの前記二酸化ケイ素層上に窒化物層を形成することであって、前記窒化物層は、前記第１トレンチの前記酸化物層と前記二酸化ケイ素層との間に存在する、ことと、を含む、
請求項１の半導体デバイス製造方法。
【請求項５】
前記酸化物層は、希土類金属酸化物を含む、
請求項１の半導体デバイス製造方法。
【請求項６】
前記半導体層の積層体を配置することは、前記酸化物層及び前記シリコン基板の両方の上部で前記複数の半導体層を成長させることを含む、
請求項５の半導体デバイス製造方法。
【請求項７】
前記半導体層の積層体を配置することは、
前記複数の半導体層を成長させて、完成した積層体を形成することと、
前記完成した積層体を、前記酸化物層及び前記シリコン基板の両方の上部に接合することと、を含む、
請求項１の半導体デバイス製造方法。
【請求項８】
前記酸化物層は、二酸化ケイ素である、
請求項７の半導体デバイス製造方法。
【請求項９】
１つ以上のナノワイヤが前記酸化物層の上部に存在する場合に、
前記酸化物層内に第２トレンチをエッチングすることと、
前記１つ以上のナノワイヤのために、ゲート金属を前記第２トレンチに堆積することと、を含む、
請求項１の半導体デバイス製造方法。
【請求項１０】
前記第１タイプの半導体層は、シリコン及びシリコンゲルマニウムのうち一方を含む、
請求項１の半導体デバイス製造方法。
【請求項１１】
半導体デバイスであって、
第１トレンチを含むシリコン基板であって、前記第１トレンチの長さは、少なくとも前記デバイスのチャネル長であり、ソース領域のサイト及びドレイン領域のサイトによって制限されている、シリコン基板と、
前記第１トレンチの上部に存在する酸化物層と、
前記酸化物層及びシリコン基板の両方の上部において半導体層の積層体から形成されたフィンパターンであって、前記積層体は、少なくとも２つのタイプの半導体層の間で交互に配置された複数の半導体層を含み、前記積層体の下部は、前記第１トレンチの両側で前記シリコン基板と接触し、第１タイプ以外のタイプの半導体層の一部が前記積層体から除去されて、前記半導体デバイスのゲート領域にナノワイヤを形成する、フィンパターンと、
前記ゲート領域の前記ナノワイヤ上のシリコン層、二酸化ケイ素層及び高ｋ膜と、を備える、
半導体デバイス。
【請求項１２】
前記第１トレンチの両側で前記シリコン基板と接触する前記半導体層の積層体の下部の領域は、前記ソース領域のサイトと前記ドレイン領域のサイトとを含む、
請求項１１の半導体デバイス。
【請求項１３】
前記第１トレンチの前記酸化物層の厚さは、前記ナノワイヤ上に形成された二酸化ケイ素層の厚さより少なくとも一桁大きい、
請求項１２の半導体デバイス。
【請求項１４】
前記第１トレンチの前記シリコン基板上の二酸化ケイ素層と、
前記第１トレンチの前記二酸化ケイ素層上の窒化物層であって、前記第１トレンチの前記酸化物層と前記二酸化ケイ素層との間に存在する、窒化物層と、を備える、
請求項１２の半導体デバイス。
【請求項１５】
前記酸化物層は、希土類金属酸化物を含む、
請求項１２の半導体デバイス。
【請求項１６】
前記酸化物層は二酸化ケイ素を含み、前記積層体は、前記第１トレンチの両側で前記酸化物層及びシリコンの両方の上部に接合されている、
請求項１２の半導体デバイス。
【請求項１７】
ゲート金属が充填された前記チャネル長内の前記酸化物層内の第２トレンチを備える、
請求項１２の半導体デバイス。
【請求項１８】
前記第１タイプの半導体層は、シリコン及びシリコンゲルマニウムのうち一方を含む、
請求項１２の半導体デバイス。
【請求項１９】
プログラム命令を記憶するコンピュータ可読記憶媒体であって、前記プログラム命令は、プロセッサによって実行されると、
シリコン基板内に第１トレンチをエッチングすることであって、前記第１トレンチの長さは、少なくとも半導体デバイスのチャネル長であり、ソース領域のサイト及びドレイン領域のサイトによって制限されている、ことと、
前記第１トレンチの上部に少なくとも酸化物層を形成することと、
前記酸化物層及びシリコン基板の両方の上部に半導体層の積層体を配置することであって、前記積層体は、少なくとも２つのタイプの半導体層の間で交互に配置された複数の半導体層を含み、前記積層体の下部は、前記第１トレンチの両側で前記シリコン基板と接触する、ことと、
前記積層体からフィンパターンを形成することと、
前記積層体から第１タイプ以外のタイプの半導体層の一部を除去することであって、前記一部の長さは前記チャネル長とほぼ等しく、前記第１タイプの半導体層は、前記デバイスのゲート領域にナノワイヤを形成する、ことと、
前記ゲート領域の前記ナノワイヤ上にシリコン層、二酸化ケイ素層及び高ｋ膜を形成することと、を含む半導体製造方法を前記プロセッサに実行させる、
コンピュータ可読記憶媒体。
【請求項２０】
前記プログラム命令は、プロセッサによって実行されると、
前記ナノワイヤ上に形成された前記二酸化ケイ素層の厚さより少なくとも一桁大きい厚さを有する酸化物層を、前記第１トレンチ内に形成することを含む半導体プロセスを前記プロセッサに実行させる、
請求項１９のコンピュータ可読記憶媒体。
【発明の詳細な説明】
【背景技術】
【０００１】
現代の集積回路の電力消費量は、各世代の半導体チップに関してますます重要な設計問題となっている。集積回路の消費電力の制約は、ポータブルコンピュータ及びモバイル通信デバイスだけでなく、複数のプロセッサコアとコア内の複数のパイプラインとを含むことができる高性能マイクロプロセッサにとっても問題である。高性能を維持しながら電力消費量を減らすために、クロックの無効化や電源状態の使用等の設計技術が用いられる。また、高性能を維持しながら電力消費量を減らすために、例えば、シリコンバルクプロセスではなくシリコンオンインシュレータ（ＳＯＩ）製造プロセスを用いる等の製造技術が用いられる。
【０００２】
何十年もの間、集積回路で使用するために、プレーナトランジスタ（デバイス）が製造されてきた。しかしながら、性能を向上させ、同じ量のオンダイの面積に対する機能を向上させるためにトランジスタの寸法が減少するにつれて、短チャネル効果が増加する。短チャネル効果の１つは、漏れ電流である。電力消費量が漏れ電流とともに増加する。他の短チャネル効果としては、シリコン基板と、ソース及びドレイン領域に使用されるウェルとに対する寄生容量、ラッチアップ効果、ドレイン誘起障壁低下（ＤＩＢＬ）、パンチスルー、温度に対する性能依存性、衝突電離（インパクトイオン化）等が挙げられる。
【０００３】
非プレーナトランジスタは、短チャネル効果を低減するための半導体処理における最近の開発である。トライゲートトランジスタ、フィン電界効果トランジスタ（ＦＥＴ）及びゲートオールアラウンド（ＧＡＡ）トランジスタは、非プレーナトランジスタの例である。しかしながら、これらのデバイスの製造要件は、製造性を制限する可能性がある。さらに、トランジスタ寸法が減少するにつれて、ソース領域とドレイン領域との間の寄生漏れ経路が依然として問題になる可能性がある。
【０００４】
上述したように、バルク相補型金属酸化膜半導体（ＣＭＯＳ）技術の代わりにシリコンオンインシュレータ（ＳＯＩ）技術を使用すると、短チャネル効果が減少する。しかしながら、ＳＯＩウェハ内のカプセル化トランジスタによって発生した熱は、シリコン基板の裏側まで伝達することができない。ヒートシンクを製造するためにさらなる製造工程を使用する場合がある。例えば、トランジスタを製造した後に、バルクシリコン層の厚さを貫通してバリア酸化物層まで延在する複数のプラグが形成される。複数のプラグによって、デバイスの動作によって発生した熱がバルクシリコン層を通ってウェハの裏面まで伝わるのを可能にする。しかしながら、複数のプラグは、製造コストを増大させ、製造コンポーネントの再編成を含む場合がある。
【０００５】
上記を考慮すると、短チャネル効果及び加熱効果を管理しながら非プレーナデバイスを製造するための効率的な方法及びシステムが望まれている。
【図面の簡単な説明】
【０００６】
【図１】製造中のデバイスの断面図を一般化した図である。
【図２】製造中のデバイスの他の断面図を一般化した図である。
【図３】製造中のデバイスの他の断面図を一般化した図である。
【図４】製造中のデバイスの他の断面図を一般化した図である。
【図５】局所シリコンオンインシュレータ（ＳＯＩ）を形成する方法の一般化した図である。
【図６】製造中のデバイスの他の断面図を一般化した図である。
【図７】製造中のデバイスの他の断面図を一般化した図である。
【図８】製造中のデバイスの他の断面図を一般化した図である。
【図９】製造中のデバイスの他の断面図を一般化した図である。
【図１０】製造中のデバイスの他の断面図を一般化した図である。
【図１１】製造中のデバイスの他の断面図を一般化した図である。
【図１２】製造中のデバイスの他の断面図を一般化した図である。
【図１３】製造中の半導体デバイスの正面からの断面図を一般化した図である。
【図１４】製造中のデバイスの他の断面図を一般化した図である。
【図１５】製造中のデバイスの他の断面図を一般化した図である。
【図１６】製造中のデバイスの他の断面図を一般化した図である。
【図１７】製造中のデバイスの他の断面図を一般化した図である。
【図１８】製造中のデバイスの他の断面図を一般化した図である。
【図１９】製造中のデバイスの他の断面図を一般化した図である。
【図２０】局所シリコンオンインシュレータ（ＳＯＩ）を有する非プレーナ半導体デバイス用のナノワイヤを形成する方法の一般化した図である。
【発明を実施するための形態】
【０００７】
本発明は、様々な変更及び代替の形態を受け入れることができるが、特定の実施形態について例として図面に示し、本明細書で詳細に説明する。しかしながら、図面及びこれに対する詳細な説明は、開示された特定の形態に本発明を限定することを意図するものではなく、反対に、本発明は、添付の特許請求の範囲によって定義されるように、本発明の範囲内にある全ての変更、均等物及び代替物を包含するものである。
【０００８】
以下の説明では、本発明の完全な理解を提供するために、多くの具体的な詳細が述べられている。しかしながら、当業者であれば、本発明がこれらの具体的な詳細なしに実施できることを認識すべきである。場合によっては、本発明を曖昧にすることを避けるために、周知の回路、構造及び技術を詳細に示していない。さらに、説明を簡潔且つ明瞭にするために、図に示す要素が必ずしも縮尺通りに描かれていないことを理解されたい。例えば、いくつかの要素の寸法は、他の要素と比較して誇張されている。
【０００９】
短チャネル効果及び加熱効果を管理しながら非プレーナデバイスを製造するためのシステム及び方法が想定されている。様々な実施形態では、半導体デバイス製造プロセスは、デバイスの本体がシリコン基板から絶縁されているが、ソース及びドレイン領域がシリコン基板から絶縁されていない、プレーナデバイス又はトランジスタを形成することを含む。このプロセスは、ソース及びドレイン領域をシリコン基板から絶縁することなく、デバイスの本体をシリコン基板から絶縁する局所シリコンオンインシュレータ（ＳＯＩ）を構築する。
【００１０】
半導体デバイス製造プロセスは、トレンチをシリコンにエッチングすることを含む。トレンチは、ソース領域のサイトとドレイン領域のサイトとによって制限されながら、少なくともチャネル長と同じ長さを有する。言い換えれば、ソース及びドレイン領域は、トレンチに含まれていない。比較的厚い二酸化ケイ素層が、シリコン基板の上部のトレンチに形成されている。いくつかの実施形態では、窒化物層が、二酸化ケイ素層の上部に形成されている。比較的厚い酸化物層が、トレンチの上部に形成されている。
【００１１】
窒化物層が使用される場合、形成された酸化物層は、窒化物層の上部にある。したがって、トレンチは、底部が比較的厚い二酸化ケイ素層、中央部が窒化物層、上部が比較的厚い酸化物層で充填されている。様々な実施形態では、上部の比較的厚い酸化物層には、希土類金属酸化物（例えば、酸化ランタン、酸化セリウム及び酸化ガドリニウムのうち１つ等）が含まれる。他の実施形態では、上部の比較的厚い酸化物層には、二酸化ケイ素が含まれる。充填されたトレンチは、後に形成されるゲート領域をシリコン基板から絶縁し、結果として容量結合を減らすことになる局所ＳＯＩを提供する。また、上記の層で充填されたトレンチは、ソース及びドレイン領域のサイトの下を進まないので、後に動作するデバイスによって発生した熱が、シリコン基板を通ってウェハの裏側まで伝わるのを可能にする。
【００１２】
半導体デバイス製造プロセスは、シリコン層又はシリコンゲルマニウム層の積層体からゲート領域のナノワイヤを形成することによって続けられる。様々な実施形態では、トレンチ内の酸化物層及び二酸化ケイ素層の各々は、ゲート内のナノワイヤに形成された二酸化ケイ素層の厚さより少なくとも一桁大きい厚さを有する。１つ以上のナノワイヤが、トレンチの上部において酸化物層の上部に存在する場合、プロセスは、第２トレンチを酸化物層にエッチングすることと、酸化物層の上部に存在するナノワイヤのために、ゲート金属を第２トレンチに堆積することと、を含む。
【００１３】
図１〜図１２に関して後述する説明では、短チャネル効果及び加熱効果を管理する非プレーナ半導体デバイスの製造工程を説明する。図１を参照すると、製造中の半導体デバイスの一部の断面図を一般化したブロック図が示されている。図示するように、ウェハのシリコン基板１０５の内部には、トレンチがエッチングされている。様々な実施形態では、ドライエッチングプロセスを用いてトレンチをエッチングする。マスク層によって保護されていないシリコン基板１０５の一部は、反応性ガスであるプラズマに浸される。非保護層（この場合、シリコン基板１０５である）は、化学反応及び／又はイオンボンバードによって除去される。反応生成物は、ガス流で運び去られる。
【００１４】
プラズマエッチングプロセスは、エッチングプロセスのパラメータを調整することによって、複数のモードのうち１つのモードで動作することができる。いくつかのプラズマエッチングプロセスは、０．１トル〜５トルの圧力で動作する。様々な実施形態では、プラズマの原料ガスには、塩素又はフッ素が含まれる。例えば、四塩化炭素（ＣＣｌ４）を用いて、シリコン及びアルミニウムをエッチングする。トリフルオロメタン（ＣＨＦ３）を用いて、二酸化ケイ素及び窒化ケイ素をエッチングする。酸素を含有するプラズマの原料ガスを用いて、フォトレジストを酸化（アッシュ）する。これにより、フォトレジストの除去が容易になる。
【００１５】
プラズマエッチングプロセスは、等方性（すなわち、パターン化表面上で下方のエッチング速度とほぼ同じ速度の横方向のアンダーカット速度を示す）であり得る。非保護層上の全ての角度から反応が起こるように非保護層の表面で反応する電荷的に中性のフリーラジカルを生成するプラズマエッチングプロセスは、等方性プロセスである。また、プラズマエッチングプロセスは、異方性（すなわち、横方向のアンダーカット速度が下方のエッチング速度よりも遅いことを示す）とすることができる。深掘反応性イオンエッチング（ＤＲＩＥ）では、異方性プラズマエッチングプロセスが用いられる。
【００１６】
イオンミリング（又は、スパッタエッチングプロセス）は、低圧力（例えば、上記プロセスの１００パスカルに対して１０ミリパスカルの規模等）を使用して、非保護層（マスク層によってカバーされていない）に対して、希ガスの高エネルギーイオンによる衝撃を与える。希ガスとしては、通常、アルゴンが用いられる。高エネルギーイオンは、運動量を伝達することによって、非保護層（例えば、シリコン基板１０５）から原子を打ち出す。高エネルギーイオンは、通常一方向から非保護層と反応し、これにより、スパッタエッチングプロセスが異方性になる。スパッタエッチングプロセスは、通常、比較的低い選択性を含む。
【００１７】
反応性イオンエッチング（ＲＩＥ）プロセスは、比較的低圧下で電磁場によってプラズマを発生させて、ウェハ上に堆積した材料を除去する。深掘反応性イオンエッチング（ＤＲＩＥ）プロセスは、急勾配の孔及びトレンチ用の深いめり込みを非保護層内に生成するのに使用される比較的高い異方性エッチングプロセスである。
【００１８】
エッチングプロセスを選択することに加えて、エッチングされる層の一部を保護するために使用されるマスキング材料、エッチ速度及びエッチング時間の各々を選択して、製造される半導体デバイスのチャネル長と少なくとも同じ長さのトレンチを図１のシリコン基板１０５に形成する。トレンチの長さは「Ｌ１」で示されている。トレンチの長さ（Ｌ１）は、後の製造工程で追加されるソース領域のサイトと、ドレイン領域のサイトと、によって制限されている。したがって、トレンチの長さ（Ｌ１）は、製造される半導体デバイスの長さに及ばない。
【００１９】
続いて、制御された厚さの二酸化ケイ素（ＳｉＯ２）層１１０が形成される。様々な実施形態では、プラズマＣＶＤ（ＰＥＣＶＤ）プロセスを用いて、気体状態（蒸気）から固体状態までの二酸化ケイ素の薄膜をシリコン基板１０５上に堆積させる。ＰＥＣＶＤプロセスは、接地電極とパラレル無線周波数（ＲＦ）通電電極との間に反応ガスを導入する。電極間の容量結合によって反応ガスをプラズマに励起し、これにより化学反応を誘起し、結果的に、シリコン基板１０５上に反応生成物が堆積される。二酸化ケイ素１１０は、ガス（例えば、ジクロロシラン又はシラン等）と、酸素前駆体（例えば、酸素及び亜酸化窒素等）との組み合わせを用いて、通常数ミリトール〜数トールの圧力で堆積することができる。二酸化ケイ素層１１０の厚さは比較的厚い。例えば、二酸化ケイ素層１１０の厚さは、後の処理ステップで形成される薄いゲート二酸化ケイ素層の厚さより少なくとも一桁大きい。
【００２０】
二酸化ケイ素層１１０は、堆積した後に、所望の厚さまでエッチングされる。化学機械平坦化（ＣＭＰ）工程を用いて不要な二酸化ケイ素を除去し、シリコンウェハ上の残存する二酸化ケイ素層１１０を研磨する。ＣＭＰ工程によって、ほぼ完全に平坦で滑らかな表面が達成され、その上にさらなる集積回路の層が構築される。
【００２１】
図２を参照すると、製造中の半導体デバイスの一部の他の断面図を一般化したブロック図が示されている。図示するように、窒化ケイ素（ＳｉＮｘ）層２０５が二酸化ケイ素層１１０及びシリコン基板１０５上に堆積される。アモルファス水素化窒化ケイ素（ＳｉＮｘ）の化学的及び電気的特性によって、この材料は、集積回路内の絶縁層にとって優れた候補となる。いくつかの実施形態では、窒化ケイ素層２０５は、プラズマＣＶＤ（ＰＥＣＶＤ）技術を用いてシラン（ＳｉＨ４）及びアンモニア（ＮＨ３）から形成される。他の実施形態では、窒化ケイ素層２０５は、減圧ＣＶＤ（ＬＰＣＶＤ）技術を用いて形成される。
【００２２】
図３を参照すると、製造中の半導体デバイスの一部の他の断面図を一般化したブロック図が示されている。図示するように、窒化ケイ素層２０５がエッチングされている。化学機械平坦化（ＣＭＰ）工程を用いて不要な窒化ケイ素をシリコン基板１０５の上部から除去し、エッチング工程を用いてトレンチ内から除去する。窒化ケイ素層２０５は、フッ素含有混合物を用いてエッチングされている。窒化ケイ素層２０５及び二酸化ケイ素層１１０によって、製造中の非プレーナ半導体デバイスの絶縁層が得られる。
【００２３】
窒化ケイ素層２０５に対するＣＭＰ工程に続いて、希土類金属酸化物層３０５が形成される。希土類金属酸化物層３０５は、複数の希土類金属酸化物のうち１つを含む。例えば、希土類金属酸化物層３０５は、酸化ランタン（Ｌａ２Ｏ３）、酸化セリウム（ＣｅＯ２）及び酸化ガドリニウム（Ｇｄ２Ｏ３）のうち１つを含むことができる。他の希土類金属酸化物も含むことができ、希土類金属酸化物層に使用することが考えられる。希土類金属酸化物層３０５は、比較的高いバンドギャップ、比較的低い格子エネルギー、及び、比較的高い誘電率を有する。希土類金属化合物は、通常、比較的高い蒸気圧、比較的低い融点、液体状態での利用可能性、水に対する比較的高い反応性、堆積に関する比較的高い成長速度を含む。
【００２４】
希土類金属酸化物層３０５は、高温で、多くの技術（例えば、化学気相成長法（ＣＶＤ）、原子層堆積法、有機金属化学気相成長法（ＭＯＣＶＤ）、熱酸化、スパッタリング及びスプレー熱分解法等）のうち１つの技術によって堆積される。比較的高い誘電率を有する酸化物は、通常、熱成長二酸化ケイ素よりも多くの欠陥を含む。したがって、後に酸素処理が行われ、短チャネル効果（例えば、漏れ電流）が低減し、界面状態密度が低くなる。
【００２５】
図４を参照すると、製造中の半導体デバイスの一部の他の断面図を一般化したブロック図が示されている。図示するように、希土類金属酸化物層３０５がＣＭＰ研磨されている。化学機械平坦化（ＣＭＰ）工程を用いて、シリコン基板１０５の上部から不要な希土類金属酸化物を除去する。また、ＣＭＰ工程は、上部にさらなる層を形成するために、残存する希土類金属酸化物を研磨する。希土類金属酸化物層３０５、窒化ケイ素層２０５及び二酸化ケイ素層１１０によって、製造中の非プレーナ半導体デバイスの絶縁層が得られる。
【００２６】
図５を参照すると、局所シリコンオンインシュレータ（ＳＯＩ）を形成する方法５００の一実施形態が示されている。説明のために、この実施形態（及び図２０）におけるステップは、順番に示されている。しかしながら、他の実施形態では、いくつかのステップが示された順序と異なる順序で行われ、いくつかのステップが同時に行われ、いくつかのステップが他のステップと組み合わされ、いくつかのステップが行われない。
【００２７】
半導体デバイス用のシリコン基板にトレンチをエッチングする（ブロック５０２）。マスキング材料、エッチング速度及びエッチング時間は、製造される半導体デバイスのチャネル長と少なくとも同じ長さのトレンチを形成するように選択される。また、トレンチの長さは、後の製造工程で追加されるソース領域のサイト及びドレイン領域のサイトによって制限されている。したがって、トレンチの長さは、製造されている半導体デバイスの長さに及ばない。
【００２８】
その後、デバイスチャネルのみのために、二酸化ケイ素（ＳｉＯ２）層がトレンチに形成される（ブロック５０４）。二酸化ケイ素層は、堆積、エッチング、及び、不要な二酸化ケイ素を除去し、シリコンウェハ上の残存する二酸化ケイ素層を研磨するのに使用される化学機械平坦化（ＣＭＰ）工程によって形成される。続いて、デバイスチャネルのみのために、窒化ケイ素（ＳｉＮｘ）層が二酸化ケイ素層上に形成される（ブロック５０６）。窒化ケイ素層は、同様に、堆積、エッチング及びＣＭＰを用いて形成される。デバイスチャネルのみのために、トレンチの上部であって窒化ケイ素層の上部に、希土類金属酸化物層が形成される（ブロック５０８）。希土類金属酸化物層は、複数の希土類金属酸化物のうち１つを含む。例えば、希土類金属酸化物層は、酸化ランタン（Ｌａ２Ｏ３）、酸化セリウム（ＣｅＯ２）及び酸化ガドリニウム（Ｇｄ２Ｏ３）のうち１つを含むことができる。他の希土類金属酸化物も含むことができ、希土類金属酸化物層に使用することが考えられる。
【００２９】
トレンチ内の上部から下部までの積層体は、希土類金属酸化物層、窒化ケイ素層及び二酸化ケイ素層を含む。トレンチ内のこの積層体によって、製造されている非プレーナ半導体デバイスの局所絶縁層が得られる。局所ＳＯＩは、典型的なＳＯＩで行われているように、製造されている半導体デバイスの長さに及ばない。むしろ、トレンチ内の局所ＳＯＩの長さは、後の製造工程で追加されるソース領域のサイト及びドレイン領域のサイトによって制限されている。結果として、半導体デバイス（トランジスタ）は、局所ＳＯＩによってカプセル化されず、トレンチの両側に存在する通路によって、後のデバイス動作によって発生した熱がバルクシリコン基板を通ってウェハの裏面まで伝わるのを可能にする。
【００３０】
図６を参照すると、製造中の半導体デバイスの一部の他の断面図を一般化したブロック図が示されている。ここで、希土類金属酸化物層３０５及びシリコン基板１０５の上部で交互導電層が成長する。シリコンエピタキシャル成長層６０５が最初に成長し、続いてシリコンゲルマニウムエピタキシャル成長層６１０が成長し、層６０５，６１０が交互になる。シリコンエピタキシャル成長層６０５を、気相成長法（ＶＰＥ）（化学気相成長法（ＣＶＤ）の変形）、又は、分子ビーム及び液相エピタキシ（ＭＢＥ及びＬＰＥ）を用いて成長させる。シリコンゲルマニウムエピタキシャル成長層６１０を、薄い低温ゲルマニウムの第１バッファ層を成長させ、続いてその上部により厚い高温ゲルマニウム層を成長させる、水素アニールを用いた高温二段階プロセスによって成長させる。交互半導体層６０５，６１０を成長させて、ゲート領域のナノワイヤを後で形成する。
【００３１】
図７を参照すると、製造中の半導体デバイスの一部の他の断面図を一般化したブロック図が示されている。ここで、交互半導体層６０５，６１０からフィンパターンが生成される。比較的小さいピッチを有するが電界効果トランジスタに適した寸法を有するシリコンフィンを、複数のプロセスによって形成することができる。様々な実施形態では、シリコンフィンを、側壁イメージ転写（ＳＩＴ）プロセスを用いて形成する。他の実施形態では、シリコンフィンを、極端紫外線（ＥＵＶ）リソグラフィを用いて形成する。さらに他の実施形態では、シリコンフィンを、化学エピタキシを介した誘導自己組織化（ＤＳＡ）パターニング又はセルフアライメントカスタマイゼーションによって形成する。
【００３２】
図８を参照すると、製造中の半導体デバイスの一部の他の断面図を一般化したブロック図が示されている。ここで、絶縁層８０５を、交互半導体層６０５，６１０のフィンパターンの周りに堆積させる。絶縁層８０５は、二酸化ケイ素及び窒化ケイ素のうち１つ以上を含む。絶縁層８０５をエッチングして、後に形成されるゲート領域の交互導電層６０５，６１０を露出させる。層６０５，６１０のうち所定の導電層を、ゲート領域を形成するために残すように選択する。後に、層６０５，６１０のうち選択した層以外の半導体層を除去する。例えば、シリコン成長層６０５が残るように選択される。したがって、シリコンゲルマニウム成長層６１０の一部が交互積層体から除去される。除去されたシリコンゲルマニウム成長層６１０の一部の長さは、少なくともチャネル長と等しい。
【００３３】
図９を参照すると、製造中の半導体デバイスの一部の他の断面図を一般化したブロック図が示されている。図示するように、スペーサ９０５が、堆積され及びエッチングされることによって絶縁層８０５の内壁に形成される。様々な実施形態では、スペーサ９０５は、窒化ケイ素を含む。他の実施形態では、スペーサ９０５は、二酸化ケイ素及び窒化ケイ素の組み合わせである。図１０には、製造中の半導体デバイスの一部の他の断面図を一般化したブロック図が示されている。ここで、希土類金属酸化物層３０５をエッチングして、後にゲート金属を堆積するためのスペースを形成する。様々な実施形態では、希土類金属酸化物層３０５の上部に１つ以上の導電層６０５が存在する場合に、希土類金属酸化物層３０５がエッチングされる。
【００３４】
希土類金属酸化物層３０５のエッチングに続いて、比較的薄い二酸化ケイ素層を半導体層６０５上に成長させて、ゲート領域内にナノワイヤ１００５を設ける。いくつかの例では、ナノワイヤ１００５の厚さを５〜７ナノメートルとすることができるのに対し、ゲート二酸化ケイ素層（シェル）の厚さは、１ナノメートルから１０〜１５オングストロームの範囲である。高温でのドライ酸化処理工程を用いて、ナノワイヤ１００５上に比較的薄い酸化物シェルを形成する。続いて、高ｋ誘電体（例えば、酸化ハフニウム（ＨｆＯ２））を、原子層堆積（ＡＬＤ）を用いて、ナノワイヤ１００５の酸化物シェル上に堆積させることができる。高ｋ誘電体は高ｋ膜とも呼ばれる。
【００３５】
図１１を参照すると、製造中の半導体デバイスの一部の他の断面図を一般化したブロック図が示されている。図示するように、ゲート金属材料１１０５を堆積させ、続いてＣＭＰ工程を行ってゲート金属１１０５を研磨する。様々な実施形態では、窒化チタン（ＴｉＮ）がゲート金属１１０５に使用される。ゲート金属１１０５を、ナノワイヤ１００５の周囲及び希土類金属酸化物層３０５のトレンチ内に設ける。希土類金属酸化物層３０５内にエッチングされた第２トレンチの長さは、Ｌ２で示されている。長さＬ２は、シリコン基板１０５にエッチングされた第１トレンチの長さ（Ｌ１）よりも短い。ナノワイヤ１００５の周囲に巻き付けられたゲート金属１１０５によって、製造中のゲートオールアラウンド（ＧＡＡ）デバイスのゲート領域が得られる。
【００３６】
希土類金属酸化物層３０５、窒化ケイ素２０５及び二酸化ケイ素１１０の積層体によって、ゲート領域がシリコン基板１０５から絶縁された局所シリコンオンインシュレータ（ＳＯＩ）が得られる。したがって、ゲート領域とシリコン基板１０５との間の容量結合が減少する。しかしながら、局所ＳＯＩは、典型的なＳＯＩで行われるように、製造中の半導体デバイスの長さに及ばない。むしろ、局所ＳＯＩの長さはＬ１であり、後の製造工程で追加されるソース領域のサイト及びドレイン領域のサイトによって制限されている。結果として、半導体デバイス（トランジスタ）は、局所ＳＯＩによってカプセル化されず、トレンチの両側に存在する通路によって、デバイス動作で発生した熱がバルクシリコン基板１０５を通ってウェハの裏面まで伝わるのを可能にする。
【００３７】
図１２には、製造中の半導体デバイスの一部の他の断面図を一般化したブロック図が示されている。図示するように、半導体デバイス上にコンタクトが形成されている。ソース領域用のソースコンタクト１２０５と、ゲートコンタクト１２１０と、ドレイン領域用のドレインコンタクト１２１５と、が形成されている。いくつかの実施形態では、シリコンナノワイヤ１００５の両端にシリサイドコンタクトを形成して、ソース領域及びドレイン領域の低抵抗コンタクト１２０５，１２１０が得られる。
【００３８】
金属ゲート１１０５の堆積とコンタクト１２０５〜１２１５の形成との間で絶縁層８０５がエッチング除去され、続いて、ソース領域及びドレイン領域がイオン注入処理によって形成される。後に、別の絶縁層１２２０が堆積されるが、今度は窒化ケイ素スペーサの外側の積層体の導電層６０５，６１０の交互部分の周囲にある。図１３を参照すると、製造中の半導体デバイスの正面からの断面図を一般化したブロック図が示されている。図示するように、ナノワイヤ１００５は、ソース領域とドレイン領域との間で水平に示されている。金属ゲートは、ゲート領域全体に亘って及びナノワイヤ１００５の周囲に示されており、ゲートオールアラウンド（ＧＡＡ）半導体デバイスを提供している。また、金属ゲート１００５は、希土類金属酸化物層３０５のトレンチ内にある。上述したように、希土類金属酸化物層３０５、窒化ケイ素２０５及び二酸化ケイ素１１０の積層体によって、ゲート領域がシリコン基板１０５から絶縁された局所シリコンオンインシュレータ（ＳＯＩ）が得られる。局所ＳＯＩは、典型的なＳＯＩで行われるように、製造中の半導体デバイスの長さに及ばないので、デバイス動作によって発生した熱を放散するための通路が存在する。
【００３９】
図１４には、製造中の半導体デバイスの一部の他の断面図を一般化したブロック図が示されている。先に図１２に示した断面図と同様に、半導体デバイス上にコンタクトが形成されている。ソース領域用のソースコンタクト１２０５と、ゲートコンタクト１２１０と、ドレイン領域用のドレインコンタクト１２１５と、が形成されている。しかしながら、この半導体デバイスでは、シリコンゲルマニウム半導体層６１０がナノワイヤ用に選択されている。次に、シリコンゲルマニウム半導体層６１０が、シリコン半導体層６０５の上部で成長している。したがって、ナノワイヤ用に選択された半導体層（この実施形態では、シリコンゲルマニウム半導体層６１０）は、シリコン基板１０５及び希土類金属酸化物３０５の上部に存在しない。シリコンゲルマニウム成長層６１０が残るように選択されると、シリコン成長層６０５の一部が交互積層体から除去される。除去されるシリコン成長層６０５の一部の長さは、少なくともチャネル長と等しい。比較的薄い二酸化ケイ素層６１０を半導体層６１０上に成長させて、ゲート領域にナノワイヤを設ける。様々な実施形態では、シリコンゲルマニウムナノワイヤの両端にシリサイドコンタクトを形成して、ソース領域及びドレイン領域用の低抵抗コンタクト１２０５，１２１０を設ける。
【００４０】
図１５を参照すると、製造中の半導体デバイスの正面からの断面図を一般化したブロック図が示されている。図示するように、シリコンゲルマニウムナノワイヤ１５０５は、ソース領域とドレイン領域との間で水平に示されている。金属ゲート１００５は、ゲート領域全体に亘って及びナノワイヤ１５０５の周囲に示されており、ゲートオールアラウンド（ＧＡＡ）半導体デバイスを提供している。シリコンゲルマニウム伝導層６１０がシリコン基板１０５及び希土類金属酸化物層３０５の上部に存在しないので、金属ゲート１００５は、希土類金属酸化物層３０５のトレンチ内に存在しない。上述したように、希土類金属酸化物層３０５、窒化ケイ素２０５及び二酸化ケイ素１１０の積層体によって、ゲート領域がシリコン基板１０５から絶縁された局所シリコンオンインシュレータ（ＳＯＩ）が得られる。局所ＳＯＩは、典型的なＳＯＩで行われるように、製造中の半導体デバイスの長さに及ばないので、デバイス動作によって発生した熱を放散するための通路が存在する。
【００４１】
半導体層（例えば、シリコン半導体層６０５及びシリコンゲルマニウム半導体層６１０）の成長順序を逆にすることができることに留意されたい。例えば、シリコンゲルマニウム半導体層６１０を、シリコン基板１０５及び希土類金属酸化物３０５の上部に成長させることができる。図６及び図７を再度参照すると、積層体の下部がシリコンゲルマニウム半導体層６１０で始まり、続いてシリコン半導体層６０５が成長し、この交互のパターンが繰り返される。図８〜図１０を再度参照すると、残存する選択された半導体層がシリコン基板１０５及び希土類金属酸化物３０５の上部に存在する場合、希土類金属酸化物３０５内でトレンチがエッチングされる。そうでなければ、さらなるトレンチが用いられない。いくつかの実施形態では、シリコン半導体層６０５は、ｎチャネル半導体デバイスを構築するために残存するように選択され、シリコンゲルマニウム半導体層６１０は、ｐチャネル半導体デバイスを構築するために残存するように選択される。また、他の材料を半導体層に使用してもよいことに留意されたい。例えば、チャネル半導体デバイスを構築するために、ガリウムヒ素（ＧａＡｓ）を使用することができる。
【００４２】
図１６〜図１９には、製造中の半導体デバイスの一部の他の断面図が示されている。図１６には、製造中の半導体デバイスの一部の断面図を一般化したブロック図が示されている。図１の断面図と同様に、ウェハのシリコン基板１０５には、トレンチがエッチングされている。また、トレンチの長さ（Ｌ１）は、後の製造工程で追加されるソース領域のサイト及びドレイン領域のサイトによって制限されている。したがって、トレンチの長さ（Ｌ１）は、製造中の半導体デバイスの長さに及ばない。トレンチは、二酸化ケイ素層１１０、窒化ケイ素層２０５及び別の二酸化ケイ素層１６１０で充填されている。トレンチによって、後で形成されるゲート用の局所ＳＯＩが得られる。また、トレンチの両側の通路は、後に動作するデバイスによって発生した熱がバルクシリコン基板を通ってウェハの裏面まで伝わるのを可能にする。
【００４３】
図１７を参照すると、製造中の半導体デバイスの一部の他の断面図を一般化したブロック図が示されている。ここで、交互半導体層１７０５の積層体は、シリコン基板１０５とは別に成長する。積層体１７０５は、シリコン半導体層、シリコンゲルマニウム半導体層、ガリウムヒ素半導体層等を含むことができる。積層体１７０５は、いくつかのウェハ接合技術を用いて、シリコン基板１０５及び二酸化ケイ素層１７１０の上部に接合される。図１８には、接合構造が示されている。ここで、積層体１７０５は、シリコン基板１０５及び二酸化ケイ素層１７１０の上部に接着されている。図１９には、交互半導体層の積層体のフィンパターン１９０５が、シリコン基板１０５及び二酸化ケイ素層１７１０の上部に形成されている。フィンパターンの形成は、図７に関して上述したステップと同様である。フィンパターン１９０５が形成されると、図８〜図１５に関して上述した製造工程を用いて、短チャネル効果及び加熱効果を管理するための局所ＳＯＩを有する非プレーナ半導体デバイスを完成させることができる。
【００４４】
図２０を参照すると、局所シリコンオンインシュレータ（ＳＯＩ）を有する非プレーナ半導体デバイスのナノワイヤを形成する方法２０００の一実施形態が示されている。方法２０００は、局所ＳＯＩを形成した（例えば、方法５００のステップを行った）後に使用される。ナノワイヤについて第１タイプの半導体層が選択される（ブロック２００２）。第１タイプは、シリコン、シリコンゲルマニウム等のうち１つを含む。ウェハ間接合が使用されない場合（条件ブロック２００４：Ｎｏ）、少なくとも２つのタイプの導電層を、ウェハのシリコン基板及び希土類金属酸化物層の上部の積層体内の交互層として成長させる（ブロック２００６）。例えば、第１タイプの半導体層（例えば、シリコン）を、ウェハのシリコン基板及び希土類金属酸化物層の上部に成長させる。第２タイプの半導体層（例えば、シリコンゲルマニウム）を、第１タイプの半導体層の上部に成長させる。その後、第１タイプの半導体層を第２タイプの半導体層の上部に成長させ、この交互の成長工程を繰り返す。或いは、第２タイプの半導体層を、ウェハのシリコン基板及び希土類金属酸化物層の上部に最初に成長させる。第１タイプの半導体層を第２タイプの半導体層上に成長させ、この交互の成長工程を繰り返す。
【００４５】
ウェハ間接合が使用される場合（条件ブロック２００４：Ｙｅｓ）、シリコン基板とは別に成長した交互半導体層の積層体が、シリコン基板の上部に接合される（ブロック２００８）。いくつかのウェハ間結合技術を使用することができる。様々な実施形態においてウェハ間接合が使用されると、トレンチ内の上部の酸化物層は、希土類金属酸化物ではなく二酸化ケイ素である。交互半導体層からフィンパターンが形成される（ブロック２０１０）。比較的小さいピッチを有するが電界効果トランジスタに適した寸法を有するシリコンフィンが、化学エピタキシを介した誘導自己組織化（ＤＳＡ）パターニング又はセルフアライメントカスタマイゼーションによって形成される。フィンパターンの周囲に絶縁層を堆積させる。絶縁層は、二酸化ケイ素及び窒化ケイ素を含むことができる。絶縁層をエッチングして、後に形成されるゲート領域の交互半導体層を露出させる。
【００４６】
第１タイプの伝導層が、ゲート領域を形成するために残存するように選択される。第１タイプではない半導体層が、積層体から除去される（ブロック２０１２）。交互導電層の初期の成長工程の順序に応じて、第１タイプの半導体層が、ウェハのシリコン基板及び最上部の酸化物層（二酸化ケイ素又は希土類金属酸化物）の直上に存在することができる。下部の第１タイプの導電層がシリコン基板の上部にある場合（条件ブロック２０１４：Ｙｅｓ）、最上部の酸化物内でトレンチがエッチングされる（ブロック２０１６）。
【００４７】
第１タイプの導電層の下部の導電層が最上部の酸化物の上部に存在しない場合（条件ブロック２０１４：Ｎｏ）、比較的薄い二酸化ケイ素層を第１タイプの半導体層上に成長させて、ゲート領域内にナノワイヤを設ける（ブロック２０１８）。続いて、ゲート金属を、ナノワイヤの周囲及び希土類金属酸化物の任意のトレンチ内に設ける（ブロック２０２０）。また、ナノワイヤの両端にシリサイドコンタクトを形成して、ソース領域及びドレイン領域の低抵抗コンタクトを設ける。金属ゲートの堆積とコンタクトの形成との間に、ナノワイヤの端部の周囲の絶縁層がエッチング除去され、続いて、ソース領域及びドレイン領域のためのイオン注入処理が行われる。その後、別の絶縁層が堆積されるが、今度は窒化ケイ素スペーサの外側の積層体の導電層６１０の交互部分の周囲にある。
【００４８】
上記の実施形態のうち１つ以上がソフトウェアを含むことに留意されたい。このような実施形態では、方法及び／又はメカニズムを実装するプログラム命令は、コンピュータ可読媒体に伝達又は記憶される。プログラム命令を記憶するように構成された多くのタイプの媒体が利用可能であり、これらには、ハードディスク、フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭ、ＤＶＤ、フラッシュメモリ、プログラム可能ＲＯＭ（ＰＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）及び他の様々な形態の揮発性又は不揮発性記憶装置が含まれる。一般的に言えば、コンピュータアクセス可能な記憶媒体は、命令及び／又はデータをコンピュータに提供するために使用中にコンピュータがアクセス可能な記憶媒体を含む。例えば、コンピュータアクセス可能な記憶媒体は、例えば磁気又は光学媒体（例えば、ディスク（固定若しくは取り外し可能）、テープ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ、ブルーレイ（登録商標））等の記憶媒体を含む。記憶媒体は、ＲＡＭ（例えば、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、ダブルデータレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）ＳＤＲＡＭ、低電力ＤＤＲ（ＬＰＤＤＲ２等）ＳＤＲＡＭ、ラムバスＤＲＡＭ（ＲＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）等）、ＲＯＭ、フラッシュメモリ、ＵＳＢインタフェース等の周辺インタフェースを介してアクセス可能な不揮発性メモリ（例えば、フラッシュメモリ）等の揮発性又は不揮発性記憶媒体をさらに含む。記憶媒体は、微小電気機械システム（ＭＥＭＳ）、並びに、ネットワーク及び／又は無線リンク等の通信媒体を介してアクセス可能な記憶媒体を含む。
【００４９】
また、様々な実施形態では、プログラム命令は、Ｃ等の高水準プログラミング言語、Ｖｅｒｉｌｏｇ、ＶＨＤＬ等の設計言語（ＨＤＬ）、又は、ＧＤＳ  ＩＩストリームフォーマット（ＧＤＳＩＩ）等のデータベースフォーマットにおけるハードウェア機能の動作レベル記述又はレジスタ転送レベル（ＲＴＬ）記述を含む。場合によっては、記述は合成ツールによって読み取られ、合成ツールは、記述を合成して、ゲートのリストを含むネットリストを合成ライブラリから生成する。ネットリストは、システムを含むハードウェアの機能を表すゲートのセットを含む。次に、ネットリストを配置してルーティングし、マスクに適用される幾何学的形状を記述するデータセットを生成する。次いで、マスクを様々な半導体製造工程で使用して、システムに対応する１つ以上の半導体回路を製造する。或いは、コンピュータアクセス可能な記憶媒体上の命令は、必要に応じて、ネットリスト（合成ライブラリを伴う若しくは伴わない）又はデータセットである。さらに、命令は、Ｃａｄｅｎｃｅ（登録商標）、ＥＶＥ（登録商標）及びＭｅｎｔｏｒ  Ｇｒａｐｈｉｃｓ（登録商標）等のベンダからのハードウェアベースタイプのエミュレータによるエミュレーションの目的で利用される。
【００５０】
上記の実施形態をかなり詳細に説明したが、上記の開示が十分に理解されれば、当業者には多くの変形及び修正が明らかになるであろう。添付の特許請求の範囲は、このような全ての変形及び修正を包含するように解釈されることを意図している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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