(57)【要約】  【課題】  標準ＣＭＯＳロジックプロセスに不揮発メモリを混載するために必要な追加マスク枚数を削減し、製造期間短縮とコスト低減を図る。  【解決手段】  サイドウォール構造を利用し、ゲート電極がシリサイド化されたスプリットゲート型メモリセルにおいて、選択ゲート電極１２に隣接して、孤立した補助パターン２２を配置する。両者の間隙にサイドウォールゲートのポリシリコンが充填され自己整合的に形成された配線部２３に対してコンタクト２１を取る。コンタクト２１は補助パターン２２および素子分離領域に重なっても良く、占有面積を考慮して設計最適化できる。選択ゲート電極１２との距離をｘ、ＯＮＯ膜の堆積厚さをｔ、ポリシリコン膜の堆積厚さをｄとおけば、ｘ＜２×（ｔ＋ｄ）となる距離ｘだけ離れて補助パターン２２を配置すればよい。【選択図】  図１３
2006054292.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
半導体基板上に、第１導電膜を堆積し、第１ゲート電極および補助パターンを形成する工程と、
前記第１ゲート電極、前記補助パターン、および、前記半導体基板上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、第２導電膜を堆積し、前記第２導電膜をエッチバックすることによって、前記第１ゲート電極の側面に前記第１絶縁膜を介して第１サイドウォール電極、および、前記補助パターンの側面に前記第１絶縁膜を介して第２サイドウォール電極をそれぞれ形成する工程と、
前記第１ゲート電極および前記補助パターン上に形成された前記第１絶縁膜を除去することによって、前記第１ゲート電極および前記補助パターンの上面を露出させる工程と、
前記第１ゲート電極の上面、前記補助パターンの上面、および、前記第１サイドウォール電極の表面をシリサイド化する工程と、
前記補助パターンおよび前記第２サイドウォール電極上に、第２絶縁膜を形成する工程と、
前記第２絶縁膜に少なくとも１つ以上のコンタクトホールを形成し、１つの前記コンタクトホールの形成で、前記補助パターンおよび前記サイドウォール電極を露出させる工程と、
前記コンタクトホールにコンタクトを形成する工程とを有し、
前記第１サイドウォール電極と前記第２サイドウォール電極とが接触していることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記(e)工程では、前記基板表面もシリサイド化することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜は、複数の異なる材料によって構成された積層膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜は、電荷蓄積膜を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記電荷蓄積膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記補助パターンは、前記第１ゲート電極の側面から、前記第１絶縁膜の膜厚と前記第２導電膜の膜厚との和の２倍の距離よりも近い位置に配置されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記補助パターンは、少なくとも第１補助パターンと第２補助パターンとを有し、前記第１補助パターンは、前記第１ゲート電極の側面から、前記第１絶縁膜の膜厚と前記第２導電膜の膜厚との和の２倍の距離よりも近い位置に配置され、前記第２補助パターンは、前記第１補助パターンの側面から、前記第１絶縁膜の膜厚と前記第２導電膜の膜厚との和の２倍の距離よりも近い位置に配置されることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第２補助パターンは、前記第１ゲート電極の側面から、前記第１絶縁膜の膜厚と前記第２導電膜の膜厚との和の２倍の距離よりも近い位置に配置されることを特徴とする半導体装置の製造方法。
【請求項９】
半導体装置の製造方法であって、
半導体基板上に、第１導電膜を堆積し、第１ゲート電極および補助パターンを形成する工程と、
前記第１ゲート電極、前記補助パターン、および、前記半導体基板上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、第２導電膜を堆積し、前記第２導電膜をエッチバックすることによって、前記第１ゲート電極の側面に前記第１絶縁膜を介して第１サイドウォール電極、および、前記補助パターンの側面に前記第１絶縁膜を介して第２サイドウォール電極をそれぞれ形成する工程と、
前記第２サイドウォール電極および前記半導体基板上に、第２絶縁膜を形成する工程と、
前記第２絶縁膜に少なくとも１つ以上のコンタクトホールを形成し、１つの前記コンタクトホールの形成で、前記第２サイドウォール電極および前記半導体基板の一部を露出させる工程と、
前記コンタクトホールにコンタクトを形成する工程とを有し
前記第１サイドウォール電極と前記第２サイドウォール電極とが接触していることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記補助パターンは素子分離絶縁膜上に形成され、前記(e)工程の、前記半導体基板の一部は前記素子分離絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、前記(d)工程後、前記第２絶縁膜上に前記第２絶縁膜と異なる材料の第３絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
半導体装置の製造方法であって、
半導体基板上に、第１導電膜を堆積し、第１ゲート電極、第２ゲート電極、および、補助パターンを形成する工程と、
前記第１ゲート電極、前記第２ゲート電極、前記補助パターン、および、前記半導体基板上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、第２導電膜を堆積し、前記第２導電膜をエッチバックすることによって、前記第１ゲート電極の側面に前記第１絶縁膜を介して第１サイドウォール電極、前記第２ゲート電極の側面に前記第１絶縁膜を介して第２サイドウォール電極、および、前記補助パターンの側面に前記第１絶縁膜を介して第３サイドウォール電極をそれぞれ形成する工程と、
前記第３サイドウォール電極上に、第２絶縁膜を形成する工程と、
前記第２絶縁膜にコンタクトホールを形成し、前記第３サイドウォール電極を露出させる工程と、
前記コンタクトホールにコンタクトを形成する工程とを有し、
前記第１サイドウォール電極と前記第３サイドウォール電極、前記第２サイドウォール電極と前記第３サイドウォール電極とがそれぞれ接触していることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
さらに、前記(c)工程後、前記(d)工程前に、前記第１サイドウォール電極の表面、前記第２サイドウォール電極の表面、および、前記第３サイドウォール電極の表面をシリサイド化する(g)工程を有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記(g)工程前に、前記第１ゲート電極および前記第２ゲート電極の上面に形成された前記第１絶縁膜を除去し、前記第１ゲート電極および前記第２ゲート電極の上面を露出する工程を有し、前記(g)工程で、前記第１ゲート電極および前記第２ゲート電極の上面もシリサイド化することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、
前記第１絶縁膜は積層膜であって、前記積層膜は、電荷蓄積膜を有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記電荷蓄積膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１２記載の半導体装置の製造方法において、
前記補助パターンは、前記第１ゲート電極の側面および前記第２ゲート電極の側面から、前記第１絶縁膜の膜厚と前記第２導電膜の膜厚との和の２倍の距離よりも近い位置に配置されることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１２記載の半導体装置の製造方法において、
前記第１ゲート電極は第１メモリアレイ内、前記第２ゲート電極は第２メモリアレイ内に形成されることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１２記載の半導体装置の製造方法において、
前記第１ゲート電極と前記第２ゲート電極は同じメモリアレイ内に形成され、隣接していることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１２記載の半導体装置の製造方法において、
前記補助パターンは、少なくとも第１補助パターンと第２補助パターンとを有し、前記第１補助パターンは、前記第２補助パターンの側面から、前記第１絶縁膜の膜厚と前記第２導電膜の膜厚との和の２倍の距離よりも近い位置に配置されることを特徴とする半導体装置の製造方法。
【請求項２１】
半導体基板上に形成された第１ゲート電極と、
前記第１ゲート電極に隣接する第１サイドウォール電極と、
前記半導体基板上に形成された補助パターンと、
前記補助パターンに隣接する第２サイドウォール電極とを有し、
前記第１ゲート電極の上面および前記第１サイドウォール電極の表面にシリサイド層を有し、
前記第１サイドウォール電極と前記第２サイドウォール電極が接続され、
前記第２サイドウォール電極および前記補助パターンに共通のコンタクトが接続されていることを特徴とする半導体装置。
【請求項２２】
請求項２１記載の半導体装置において、
前記第１ゲート電極および前記第１サイドウォール電極とを挟むように形成された一対の半導体領域を有し、前記半導体領域表面にシリサイド層を有することを特徴とする半導体装置。
【請求項２３】
請求項２１記載の半導体装置において、
前記第１サイドウォール電極と前記半導体基板との間に電荷蓄積膜を有することを特徴とする半導体装置。
【請求項２４】
請求項２３記載の半導体装置において、
前記電荷蓄積膜は、窒化シリコン膜であることを特徴とする半導体装置。
【請求項２５】
請求項２１記載の半導体装置において、
前記補助パターンは、前記第１ゲート電極の側面から、前記第１ゲート電極と前記第１サイドウォール電極との間に形成された絶縁膜の膜厚と、前記第１サイドウォール電極のゲート長との和の２倍よりも近い位置に配置されていることを特徴とする半導体装置。
【請求項２６】
請求項２１記載の半導体装置において、
前記補助パターンは、少なくとも第１補助パターンと第２補助パターンとを有し、前記第１補助パターンは、前記第１ゲート電極の側面から、前記第１ゲート電極と前記第１サイドウォール電極との間に形成された絶縁膜の膜厚と、前記第１サイドウォール電極のゲート長との和の２倍よりも近い位置に配置され、前記第２補助パターンは、前記第１補助パターンの側面から、前記第１ゲート電極と前記第１サイドウォール電極との間に形成された絶縁膜の膜厚と、前記第１サイドウォール電極のゲート長との和の２倍よりも近い位置に配置されていることを特徴とする半導体装置。
【請求項２７】
請求項２６記載の半導体装置において、
前記第２補助電極は、前記第１ゲート電極の側面から、前記第１サイドウォール電極と前記第１サイドウォール電極との間に形成された絶縁膜の膜厚と、前記第２ゲート電極のゲート長との和の２倍よりも近い位置に配置されていることを特徴とする半導体装置。
【請求項２８】
半導体基板上に形成された第１ゲート電極と、
前記第１ゲート電極に隣接する第１サイドウォール電極と、
前記半導体基板上に形成された補助パターンと、
前記補助パターンに隣接する第２サイドウォール電極とを有し、
前記第１サイドウォール電極と前記第２サイドウォール電極が接続され、
前記第２サイドウォール電極にコンタクトが接続され、
前記コンタクトは前記半導体基板に形成された素子分離絶縁膜と接触していることを特徴とする半導体装置。
【請求項２９】
請求項２８記載の半導体装置において、
前記補助パターンは、平面レイアウトで前記第１ゲート電極が延在する方向に対して垂直な第１の辺を有し、前記コンタクトは、前記第１の辺上に形成されていることを特徴とする半導体装置。
【請求項３０】
請求項２８記載の半導体装置において、
前記補助パターンは、平面レイアウトで前記第１ゲート電極が延在する方向に対して同じ方向に延びる一対の第２の辺を有し、前記コンタクトは、前記第２の辺の前記第１ゲート電極から遠い方の辺側に形成された前記第２サイドウォール電極と前記第２の辺の前記第１ゲート電極から近い方の辺側に形成された前記第２のサイドウォール電極との間に形成されていることを特徴とする半導体装置。
【請求項３１】
半導体基板上に形成された第１ゲート電極と、
前記第１ゲート電極に隣接する第１サイドウォール電極と、
前記半導体基板上に形成された第２ゲート電極と、
前記第２ゲート電極に隣接する第２サイドウォール電極と、
前記半導体基板上に形成された補助パターンと、
前記補助パターンに隣接する第３サイドウォール電極とを有し、
前記第１サイドウォール電極および前記第２サイドウォール電極は、それぞれ前記第３サイドウォール電極と接続され、
前記第３サイドウォール電極にコンタクトが接続されていることを特徴とする半導体装置。
【請求項３２】
請求項３１記載の半導体装置において、
前記第１ゲート電極の上面および前記第２ゲート電極の上面にシリサイド層が形成されていることを特徴とする半導体装置。
【請求項３３】
請求項３２記載の半導体装置において、
前記第１サイドウォール電極の表面、前記第２サイドウォール電極の表面、および、前記第３サイドウォール電極の表面にシリサイド層が形成されていることを特徴とする半導体層装置。
【請求項３４】
請求項３１記載の半導体装置において、
前記第１サイドウォール電極および前記第２サイドウォール電極と前記半導体基板との間に、それぞれ電荷蓄積膜を有することを特徴とする半導体層装置。
【請求項３５】
請求項３４記載の半導体装置において、
前記電荷蓄積膜は窒化シリコン膜であることを特徴とする半導体装置。
【請求項３６】
請求項３１記載の半導体装置において、
前記補助パターンは、前記第１ゲート電極の側面から、前記第１ゲート電極と前記第１サイドウォール電極との間に形成された絶縁膜の膜厚と、前記第１サイドウォール電極のゲート長との和の２倍よりも近い位置に配置されていることを特徴とする半導体装置。
【請求項３７】
請求項３１記載の半導体装置において、
前記第１ゲート電極は第１メモリアレイ内、前記第２ゲート電極は第２メモリアレイ内に形成されていることを特徴とする半導体装置。
【請求項３８】
請求項３１記載の半導体装置において、
前記第１ゲート電極と前記第２ゲート電極は同じメモリアレイ内に形成され、隣接していることを特徴とする半導体装置。
【請求項３９】
請求項３１記載の半導体装置において、
前記半導体基板に複数のメモリセルを有し、前記第１ゲート電極は第１方向に延在し、前記第２ゲート電極、前記第１サイドウォール電極、および、前記第２サイドウォール電極は前記第１方向に延在していることを特徴とする半導体装置。
【請求項４０】
請求項３９記載の半導体装置において、
前記メモリセル内の前記半導体基板内に前記第１ゲート電極および前記第１サイドウォール電極を挟むようにして一対の半導体領域を有し、一対の前記半導体領域の前記第１サイドウォール電極側の半導体領域は前記第１方向に延在していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に、マイクロコンピュータに代表される論理演算機能を有する半導体装置と同一基板上に搭載する不揮発性半導体記憶装置に好適な半導体装置およびその製造方法に関わる。
【背景技術】
【０００２】
半導体不揮発性メモリセルを、論理用半導体装置と同一のシリコン基板上に混載することで、高機能の半導体装置を実現することが可能になる。それらは、組み込み型マイクロコンピュータとして、産業用機械、家電品、自動車搭載装置などに広く用いられている。
【０００３】
一般的には混載された不揮発性メモリには、そのマイクロコンピュータが必要とするプログラムを格納し、随時、読み出して使用する。このような論理用半導体装置との混載に適した不揮発性メモリのセル構造として、選択用ＭＯＳ型トランジスタと記憶用ＭＯＳ型トランジスタからなるスプリットゲート型メモリセルが挙げられる。
【０００４】
この構造では、電荷注入効率の良いソースサイドインジェクション（ＳＳＩ）方式を採用できるため、書き込み速度の高速化が図れること、メモリセル選択トランジスタおよびこれに接続するトランジスタを素子面積の小さい低圧系のトランジスタで構成できるため周辺回路の面積を低減できること、から混載用途に適している。この技術に関連する周知の技術文献として、例えば、特許文献１、特許文献２、非特許文献１、非特許文献２、非特許文献３などが挙げられる。
【０００５】
記憶用ＭＯＳ型トランジスタの電荷保持方式には、電気的に孤立した導電性の多結晶シリコンに電荷を蓄えるフローティングゲート方式（特許文献２、非特許文献１）と、窒化珪素膜のような電荷を蓄積する性質をもつ絶縁膜に電荷を蓄えるＭＯＮＯＳ方式（特許文献１、非特許文献２）がある。
【０００６】
フローティングゲート方式は、携帯電話向けのプログラム格納用フラッシュメモリやデータ格納用大容量フラッシュメモリなどに広く用いられており、電荷保持特性が良い。しかし、微細化に伴いフローティングゲートの電位制御に必要な容量結合比の確保が難しくなり、構造が複雑化している。保持電荷のリークを抑制するためにはフローティングゲートを取り囲む酸化膜の厚さは８ｎｍ程度以上必要とされており、高速化、高集積化を目的とした微細化の限界が近づいている。導電体に電荷を蓄えるため、フローティングゲート周囲の酸化膜に１箇所でもリークパスとなる欠陥があると極端に電荷保持寿命が低下する。
【０００７】
一方、ＭＯＮＯＳ方式は、一般的には電荷保持特性がフローティングゲートに比べて劣り、閾値電圧は時間の対数で低下していく傾向にある。このため古くから知られた方式ではありながら一部の製品でのみ実用化されるに留まっていた。
【０００８】
しかし、絶縁体に電荷を蓄える離散的記憶方式であるため幾つかのリークパスがあっても全保持電荷が失われることはなく、酸化膜欠陥に強い。従って８ｎｍ以下の薄い酸化膜も適用可能で微細化に向くこと、低確率で起こる欠陥による極端な保持寿命低下がないため信頼性予測が容易なこと、メモリセル構造が単純で論理回路部と混載しやすいこと、などから近年、微細化の進展につれて再び注目されている。
【０００９】
特に微細化に適したスプリットゲート構造として、自己整合を利用して片方のＭＯＳ型トランジスタのゲート電極をサイドウォールで形成する構造がある（特許文献１、非特許文献２）。この場合、パターンニング用のホトリソグラフィが不要であること、自己整合で形成するトランジスタのゲート長はホトリソグラフィの最小解像寸法以下とできることから、２種のトランジスタ各々をホトマスクで形成する従来の構造に比べより微細なメモリセルを実現できる。
【００１０】
自己整合を用いたスプリットゲート型メモリセルの中でも、例えば特許文献３、非特許文献２に開示される自己整合ゲート側をＭＯＮＯＳ構造で形成したセルは、高速な論理回路部との混載に適する。
【００１１】
このメモリセルの断面図を図１に示す。選択ゲート電極１２の側壁にＳｉＯ２膜１３、ＳｉＮ膜１４、ＳｉＯ２膜１５からなるＯＮＯ膜（酸化膜/窒化膜/酸化膜）とサイドウォール構造のポリシリコン電極によりメモリゲート電極１１を形成する。拡散層１および５と選択ゲート１２電極、メモリゲート電極１１の上部にはシリサイド層１６を形成する。
【００１２】
このメモリセルは構造上、選択ゲート電極側を先に形成するため、シリコン基板界面の品質が良い状態で、選択ゲート電極と、同時に形成する論理回路部トランジスタのゲート電極のゲート酸化膜を形成できる。界面品質に敏感な高速動作用の薄膜ゲートのトランジスタを先に作成できるため、混載する論理回路部のトランジスタと選択トランジスタの性能が向上する。記憶された情報の読み出しは高性能な選択トランジスタの動作だけで可能で、これに接続するトランジスタもすべて薄膜の低圧系で構成できるため、読み出しの高速化と回路面積の低減が図れる。
【００１３】
図２にこのスプリットゲート型ＭＯＮＯＳ方式のメモリトランジスタを有するメモリセルのアレー構成を示す。各セルはメモリゲート電極１１に隣接する半導体領域（高濃度不純物領域、以後ソースと呼ぶ）を、対向するメモリセルと共有し、ソース線１はワード線と平行に走っている。ワード線方向にはメモリゲート２と選択ゲート３の２種のワード線が並んでいる。これに垂直なビット線４は、各セルの選択ゲート１２に隣接する半導体領域（高濃度不純物領域、以後ドレインと呼ぶ）に接続する。
【００１４】
動作時の典型的な電圧条件を図３に示す。書き込み（Write）は、ソースサイド注入方式（ＳＳＩ方式）により、メモリゲート２とソース１に各々１２Ｖ、５Ｖ程度を印加した状態で選択ゲート３直下の半導体基板表面を弱反転させて、半導体基板表面とメモリゲート２間に生じる強い電界によりホットエレクトロンをＯＮＯ膜の電荷蓄積膜である窒化シリコン膜に注入する。
【００１５】
消去(Erase)は、バンド間トンネルによるホットホール注入方式（ＢＴＢＴ方式）を用いる。メモリゲート２に−５Ｖ、ソース１に７Ｖ程度の逆バイアスとなる電圧を印加して拡散層端に生じる強い電界でバンド間トンネルによるホットホールを発生させて、メモリゲート２に注入する。書き込まれた情報を読み出す(Read)際には、メモリゲート２と選択ゲート３共に１．５Ｖ、ドレイン（ビット線４）に１Ｖを印加して、ドレイン（ビット線４）に流れる電流の大小により判定する。
【００１６】
スプリットゲート型ＭＯＮＯＳ方式のメモリトランジスタを有するメモリセルの製造プロセスは、標準ＣＭＯＳプロセスとの整合性が良い特徴があり、不揮発メモリを混載するマイコン等への搭載に適する。図４〜図１０を用いて、ＣＭＯＳロジックプロセスと混載する場合の製造プロセスフローを示す。
【００１７】
図４は、シリコン基板上にポリシリコンからなるゲート電極構造を形成した段階の断面模式図である。図は省略するがこの前段階として、通常の方法を用いて素子分離構造を形成し、ゲート絶縁膜とポリシリコンゲート電極材料の成膜を行っている。メモリ部の選択トランジスタとロジック部のトランジスタはゲート絶縁膜を共通化可能で、この段階で同時にゲート加工を行う。１２は選択ゲート電極、１７はロジック部のトランジスタのゲート電極を示している。
【００１８】
続いて、ＳｉＯ２膜、ＳｉＮ膜、ＳｉＯ２膜の３層構造のＯＮＯ膜１８を堆積した段階が図５である。
【００１９】
さらにメモリゲート電極材料とするため２度目のポリシリコンを堆積し、ドライエッチングでエッチバックしてゲート電極の側壁のみにサイドウォール電極としてポリシリコン膜を残すと図６の状態になる。２０はコンタクト引き出し部、４０は後に除去するメモリゲート部サイドウォール電極、４１は後に除去するロジック部サイドウォール電極である。
形成したサイドウォール電極のうち、不要な片側のサイドウォール電極４０と、ロジック部の両側のサイドウォール電極４１をエッチングで除去して、さらにポリシリコンを除去した下層のＯＮＯ膜と選択ゲート電極１２の上面に形成されているＯＮＯ膜を除去すると図７の状態になる。選択ゲート電極１２の上面にあるＯＮＯ膜を除去するのは、その後のメモリゲートを低抵抗化するためのシリサイド化を行なう際、同時に選択ゲート電極１２の上面もシリサイド化し、選択ゲート電極１２を低抵抗化するためである。
【００２０】
ここから、ＭＯＮＯＳメモリセルとロジック部トランジスタのサイドウォールとなるＳｉＯ２膜を堆積しエッチバックすると図８の状態になる。１９は酸化膜サイドウォールである。ゲート電極と拡散層の低抵抗化のためシリサイド化を行った状態が図９である。２７はシリサイド部である。その後、１層目の絶縁膜４２を堆積し、平坦化とコンタクト部の形成を行った段階が図１０となる。この後に標準的な３〜６層程度のメタル配線形成プロセスを経るが、説明は省略する。
【００２１】
従来技術において不揮発メモリ混載に必要なマスクは大きく分けて、イオン注入用マスクと、構造形成用のマスクがある。そのうち、構造形成用マスクとしては、選択ゲートの片側のポリシリコンサイドウォール電極を除去するために１枚と、メモリゲート電極への配線コンタクト部形成用に１枚用いている。このうち後者のマスクは、メモリゲート電極が本来マスク不要の自己整合で形成されているにも関わらず、配線とのコンタクト部形成だけを目的に適用されている。
【００２２】
コンタクト形成部の説明をより詳細に行う。図１１に従来技術におけるメモリゲート電極部へのコンタクト形成領域のレイアウトを示す。メモリゲートと選択ゲートからなる１本のワード線を素子分離領域上へ延長してコンタクト部を形成する。
従来技術では、図７に示すように、選択ゲート電極１２およびメモリゲート電極１１を同一プロセスにおいてシリサイド化するために、選択ゲート電極１２の上面のＯＮＯ膜を除去する必要がある。しかし、図１０で示すように、シリサイド化を行なった後、１層目の絶縁膜４２を選択ゲート電極１２およびメモリゲート電極１１上に同一材料で直接形成するので、メモリゲート電極１１にコンタクトを取るためのコンタクトホールを絶縁膜４２に形成するときに、メモリゲート電極１１の表面のみならず、選択ゲート電極１２の表面を露出させてしまう可能性がある。
これは、メモリゲート電極の幅が約６０nmとコンタクトホールの幅に比べて小さいサイドウォール電極であること、選択ゲート電極１２とメモリゲート電極１１とはＯＮＯ膜１８の膜厚２０nmの距離しか離れていないこと、コンタクトホールを形成する工程でのホトリソグラフィの合わせ誤差が、メモリゲート電極１１の幅と同程度の約６０nmあること、に起因する。
このように、コンタクトホール形成のときに、１つのコンタクトホール内でメモリゲート電極１１の表面および選択ゲート電極１２の表面が露出していると、コンタクトの形成によってメモリゲート電極１１と選択ゲート電極１２とがショートしてしまい不揮発性メモリとして機能しなくなる。
この可能性を排除するため、図１１に示すコンタクト専用のコンタクト領域２０をホトリソグラフィにより形成する。コンタクト領域２０は、専用のマスクを用いて、メモリゲート電極のエッチバックの際にコンタクト領域２０のみをホトレジストによりカバーしてエッチバックされない部分を作ることで形成する。２１はコンタクトである。図１１の線分A-A´の断面図を図１２に、また製造プロセスフローは、図４〜図１０にメモリ部、ロジック部と共に併記してある。このように、コンタクト領域２０を選択ゲート電極１２から離れた位置に形成することができるので、上述したような、メモリゲート電極１１用のコンタクト２１が、選択ゲート電極１２と接続されることが無く、メモリゲート電極１１と選択ゲート電極１２とがショートすることが防げる。なお、図１１では、コンタクト領域２０が選択ゲート電極１２と重なっているが、図１２の断面図から明らかなように、コンタクト領域２０と選択ゲート電極１２との間には、ＯＮＯ膜が形成されていて、電気的に絶縁されているために、ショートすることは無い。
特許文献４の図１および図２には、スプリットゲート型の不揮発性メモリのマスク削減手法としてコンタクト形成補助パターンを用いる技術が開示されている。
【００２３】
【特許文献１】特開平５−４８１１３号
【特許文献２】特開平５−１２１７００号
【特許文献３】特開２００４−１８６４５２号
【特許文献４】特開２００１−３２６２８６号
【非特許文献１】アイ・イー・イー・イー、１９９４シンポジウム・オン・ブイエルスアイ・テクノロジー（IEEE、 Symposium on VLSI Technology）、予稿集７１ページ乃至７２ページ
【非特許文献２】アイ・イー・イー・イー、１９９７シンポジウム・オン・ブイエルスアイ・テクノロジー（IEEE、 Symposium on VLSI Technology）、予稿集６３ページ乃至６４ページ
【非特許文献３】アイ・イー・イー・イー、２００３シンポジウム・オン・ブイエルスアイ・サーキット・ダイジェスト・オブ・テクニカル・ペーパーズ（IEEE、 Symposium on VLSI Circuits）、セッション１６論文番号２
【発明の開示】
【発明が解決しようとする課題】
【００２４】
標準ＣＭＯＳロジックプロセスに混載する不揮発メモリの製造プロセスは、極力製造工程を標準ＣＭＯＳプロセスと共通化して、マスク枚数を削減することが望まれる。
【００２５】
従来技術では、上記の様に、コンタクト領域を形成するための専用のマスクが必要であったために、自己整合形成方式のメリットを享受しきれていない課題があった。
また、従来技術では、コンタクト領域を設けるためのマスクの位置合わせと、コンタクトホール形成用のマスクの位置合わせとの少なくとも２回の位置合わせを必要としていたために、ホトリソグラフィの合わせ誤差を考慮したレイアウト設計を行なうと、隣接したワード線との間隔を短くし、メモリアレイを高集積化することが困難であった。
また、特許文献４には、スプリットゲート型の不揮発性メモリのマスク低減手法が開示されている。しかし、特許文献４は、サイドウォールゲート構造を有する浮遊ゲートにのみコンタクトを形成する技術であって、コントロールゲート表面および浮遊ゲート表面をシリサイド化するプロセスを適応すると、シリサイド化の後、コンタクト形成補助パターン表面を絶縁膜で覆い、コンタクト形成補助パターン表面に絶縁膜を選択的に形成するためのマスクが必要となり、マスク枚数を削減することが出来ない。
また、コントロールゲートの低抵抗化のためにコントロールゲートをポリサイドゲートとすると、コントロールゲートをシリサイド化する工程と、浮遊ゲートをシリサイド化する工程とが別工程となるので少なくとも２回のシリサイド化工程が必要となり工程が複雑化する。
また、特許文献４は、コンタクト形成補助パターンとコントロールゲートとの間の浮遊ゲートの一部分からなる充填部にコンタクトを形成する技術であって、特許文献４の図１では、コンタクトを形成するための位置合わせずれが生じた場合、コントロールゲートとのショートを引き起こす可能性がある。また、このショートの可能性を避けるために、特許文献４の図２のように、複数のコンタクト形成補助パターンを形成し充填部を形成すると、コンタクト形成補助パターンの領域面積が増大し、隣接するコントロールゲート間のピッチ幅を縮小することが困難となる。
【課題を解決するための手段】
【００２６】
本発明の代表的なものの一例を示せば以下の通りである。即ち、半導体基板上に、第１導電膜を堆積し、第１ゲート電極および補助パターンを形成する工程と、第１ゲート電極、補助パターン、および、半導体基板上に、第１絶縁膜を形成する工程と、第１絶縁膜上に、第２導電膜を堆積し、第２導電膜をエッチバックすることによって、第１ゲート電極の側面に第１絶縁膜を介して第１サイドウォール電極、および、補助パターンの側面に第１絶縁膜を介して第２サイドウォール電極をそれぞれ形成する工程と、第１ゲート電極および補助パターン上に形成された第１絶縁膜を除去することによって、第１ゲート電極および補助パターンの上面を露出させる工程と、第１ゲート電極の上面、補助パターンの上面、および、第１サイドウォール電極の表面をシリサイド化する工程と、補助パターンおよび第２サイドウォール電極上に、第２絶縁膜を形成する工程と、第２絶縁膜に少なくとも１つ以上のコンタクトホールを形成し、１つのコンタクトホールの形成で、補助パターンおよびサイドウォール電極を露出させる工程と、コンタクトホールにコンタクトを形成する工程とを有し、第１サイドウォール電極と第２サイドウォール電極とが接触している。
【発明の効果】
【００２７】
上記手段による発明の代表的な効果は高速動作可能な半導体装置の製造プロセスの簡略化である。
【発明を実施するための最良の形態】
【００２８】
以下、図面に従い本発明の実施例を具体的に説明する。
【００２９】
＜実施例１＞
第1の実施例を図１〜図３及び図１６〜図３０により説明する。メモリセルは図１に示したスプリットゲート構造のＭＯＮＯＳ方式メモリセルで、アレー構成は図２に示す。読み出し、書き込み、消去の電圧条件は図３に示す。
【００３０】
メモリセルアレー内の平面レイアウト図を図１６に示す。半導体基板に形成された素子分離３３が規則正しく配列されている。図１６内の素子分離絶縁膜３３以外の半導体基板は活性領域で、選択トランジスタ、メモリトランジスタ、ソース線、および、ビット線が形成される。符号１２は、選択トランジスタのゲート電極を示し、符号１１はメモリトランジスタのゲート電極を示し、共に活性領域と素子分離をまたがる様に配置される。符号３０はソース線を示し、活性領域内に形成される。符号５２は、選択トランジスタ、および、メモリトランジスタのドレイン側に形成されたビット線の一部を構成するコンタクトである。図１６中の破線３１で囲む部分が１つのメモリセルに該当する。すなわち、メモリセル内には、選択トランジスタとメモリトランジスタとを有している。図１６から明らかなように、隣接するメモリセルのメモリゲート電極１１はお互い向かい合うように配置され、選択ゲートとメモリゲートの配置は常に左右対称となる。図１６内では、省略されているが、選択トランジスタのゲート電極１２およびメモリトランジスタのゲート電極１１が延びている方向（ワード線方向）には、ゲート電極１２およびゲート電極１１に電圧を印加するために設けられたコンタクト領域があり、素子分離領域内の素子分離絶縁膜上でそれぞれのゲート電極とコンタクトを取る。
【００３１】
メモリ部のコンタクト領域の平面レイアウト図を図１７に示す。Dは素子分離領域であり、コンタクト領域は領域D内にある。Eは第1メモリアレイ領域、Fは第2メモリアレイ領域であり、そのメモリアレイ間にコンタクト領域が存在する。破線で囲まれた部分３１は１つのメモリセル領域を示す。６２の斜線は、メモリアレイ領域内のアクティブ部（素子形成領域）を示す。ゲート電極１２（ワード線）の延長部３５に隣接してコンタクト補助パターン２２を設け、両者の間隙３６に導電材料を埋め込んで電気的に接続したメモリゲート延長部３７に対してコンタクト２１を設ける。ここでは、隣接するメモリゲートへコンタクトする配線がそれぞれワード線と垂直方向に並ぶため、２箇所のコンタクト２１は段違いの配置をとる。また、選択ゲート電極１２にコンタクトを設けた場合の平面レイアウトを図３１に示す。６１は選択ゲート電極用のコンタクトである。
【００３２】
製造プロセスフローを図１８〜図２４に示す。製造には０．１８μｍプロセスルールを用いている。図１８〜図２４はメモリ部（左列）とロジック部（中央）とコンタクト部（右列）を併記している。コンタクト部（右列）のレイアウトは図１７中Ｂ−Ｂ´の断面を表す。これに直交するC−C´の断面図は別途図２５に示した。
【００３３】
図１８は、ｐ型のシリコン基板上に膜厚３ｎｍのゲート絶縁膜６を形成した後、高さ２５０ｎｍのポリシリコンからなるゲート電極構造１２を形成した段階の断面図である。省略するがこの前段階として、深さ３５０ｎｍの、浅溝素子分離構造を形成している。メモリ部の選択トランジスタとロジック部のトランジスタはゲート絶縁膜６を共通化している。また、コンタクト部分は、浅溝素子分離構造上に形成され、コンタクト補助パターン２２は、ゲート電極構造１２と同じポリシリコンで、構成されている。ここで重要なのは、ゲート電極構造１２とコンタクト補助パターン２２の形成の際に、それらの距離を一定距離内にすることでありその理由は後述する。
【００３４】
続いて、図１９に示すように、ゲート電極構造１２および半導体基板上に、順にＳｉＯ２膜（４ｎｍ）、ＳｉＮ膜（１０ｎｍ）、ＳｉＯ２膜（５ｎｍ）の３層構造のＯＮＯ膜を堆積する。窒化シリコン膜は、メモリトランジスタの電荷を蓄積する電荷蓄積膜として機能し、酸化シリコン膜のそれぞれは、一旦電荷蓄積膜に蓄えられた電荷が、時間と伴に抜けていくのを抑制する電荷に対する障壁膜として機能する。
【００３５】
さらに、図２０に示すように、メモリゲート電極１１を形成するためにＯＮＯ膜上に不純物をドープしたポリシリコン膜を厚さ７５ｎｍ堆積し、異方性エッチングを施すことにより、ポリシリコン膜をエッチバックし、図１９の段差部分であるゲート電極の側壁のみにサイドウォール電極を形成する。このサイドウォール電極は異方性エッチングで形成されているので横方向のエッチング量は僅かでゲート長約６０nmのメモリゲート電極を形成することができる。
【００３６】
ここで、コンタクト部のゲート電極１２の側面とコンタクト補助パターン２２の側面との間隔は、一定距離以内に収まっているので、選択ゲート電極１２と補助パターン２２との間に形成された不純物をドープしたポリシリコン膜は分離することはない。本実施例においては、その一定距離はＯＮＯ膜の膜厚１９ｎｍとポリシリコン膜の膜厚７５nmとの和の２倍に相当する１８８nmの距離である。少なくとも、図１８の段階で、ゲート電極１２と補助パターン２２とをＯＮＯ膜の膜厚とサイドウォール電極のゲートポリシリコン膜堆積厚さとの和の２倍の距離以内に配置しておけば、このようにサイドウォールゲート同士が接続された構造を容易に得ることができる。
従来の方法では、不純物をドープしたポリシリコン膜を堆積した後、レジストを塗布し、コンタクト形成部にポリシリコン膜を残すために、ホトリソグラフィ用の専用マスクを用いてレジストをパターンニングしてから異方性エッチングを行なっていたが、本実施例では選択ゲート電極形成用のマスクで補助パターンを形成できるのでコンタクト領域を形成するためのマスクを用いていない。
【００３７】
続いて図２１に示すように、形成したサイドウォール電極のうち、不要な片側のサイドウォール電極４０と、ロジック部の両側のサイドウォール電極４１をホトリソグラフィおよびドライエッチングにより除去して、さらにポリシリコンを除去した下層のＯＮＯ膜も同様に除去する。除去する方法は、ドライエッチングに限らずウエットエッチングでも構わない。ただ、窒化シリコン膜と酸化シリコン膜は高いエッチング比であるため、それぞれに合ったエッチングガスまたはエッチャントを使い分ける必要がある。この時点で、ゲート電極をマスクにして、トランジスタのソースおよびドレインを構成する半導体領域をイオン注入により形成する。ここで、ゲート電極１２の上面を後の工程で、メモリゲート電極１１と同時にシリサイド化するためにゲート電極１２の上面のＯＮＯ膜を除去する。このときに、補助パターン２２の上面に形成されていたＯＮＯ膜も同時に除去する。
【００３８】
ここから、図２２に示すように、メモリ部のトランジスタのゲート電極とロジック部のトランジスタのゲート電極のサイドウォールとなるＳｉＯ２膜を堆積し、異方性エッチングにより、エッチバックする。
図２３に示すように、メモリ部の選択トランジスタのゲート電極、メモリトランジスタのゲート電極、メモリセルのソース・ドレインとして機能する半導体領域の基板表面のシリサイド化を行い、シリサイド層２７を形成する。シリサイド化は、ゲート電極および半導体領域の低抵抗化のために行い、例えば、スパッタ等を用いてコバルト等の金属を堆積し、熱処理を行なうことにより行なわれる。シリサイド化のための金属はコバルトに限らず、ニッケル等の金属でも構わない。この工程では、ロジック部のトランジスタのゲート電極およびソース・ドレインとして機能する半導体領域の基板表面のシリサイド化をも同時に行なう。シリサイド化の熱処理により、ゲート電極および基板と反応しなかった金属は、除去される。
【００３９】
その後、図２４に示すように、１層目の絶縁膜４２を堆積し、ＣＭＰ（化学的機械研磨法）による平坦化と、コンタクト部の形成を行なう。メモリトランジスタのゲート電極用のコンタクト２１は、選択ゲート電極１２から十分離れた補助パターン２２の外周部に形成する。そのため、例え、コンタクトホール用のマスクの位置合わせがずれたとしても選択トランジスタのゲート電極１２の露出を防ぐことができ、その後のコンタクト形成によって、メモリゲートのゲート電極および選択トランジスタのゲート電極とのショートを防止することができる。通常コンタクトホールの大きさは、補助パターンの外周に形成されたサイドウォール電極の幅よりも大きいので、コンタクトホールの形成によって、サイドウォール電極の表面およびＯＮＯ膜が除去された補助パターンの上面が露出され、そのコンタクトホールにコンタクト２１を形成する。
なお、コンタクト２１用のコンタクトホール形成の際、コンタクト６１および５２のコンタクトホールが形成され、同一工程によりそれらのコンタクトが形成される。この後に標準的な３〜６層程度のメタル配線形成プロセスを経るが、説明は省略する。
【００４０】
コンタクト形成段階の詳細なプロセスフローを図２６〜図２９に示す。これらは図１７中Ｂ−Ｂ´の断面を表す。メモリゲート電極は幅６０ｎｍと微細なため抵抗が高く、高速動作を行なうためにはワード線方向での電圧降下を防ぐためメモリゲート電極のシリサイド化による低抵抗化が必須である。シリサイド化は選択ゲート電極にも必要であり、両者は次の手順でシリサイド化を行う。
【００４１】
図２６はメモリゲート電極側壁にＳｉＯ２スペーサを形成した段階である。この後、メモリ部およびロジック部の拡散層イオン注入と活性化アニールを行った後、シリサイド用の金属膜４３をスパッタ法により堆積すると図２７となる。ここでは、シリサイド用の金属をコバルトとした。
【００４２】
その後、シリサイド化アニールを行った後、未反応のコバルトをウェットエッチで除去して再度活性化アニールを行うとシリサイド層２７が形成され、図２８となる。
【００４３】
シリコンのみがコバルトと反応してシリサイド層２７を形成するため、ＯＮＯ膜上部４４にはシリサイドは形成されず、選択ゲート電極１２、コンタクト補助パターン２２、メモリゲート電極配線部２３、２４の上部のみに自己整合的にシリサイド層２７を形成できる。
【００４４】
各電極を同時にシリサイド化処理した後、層間絶縁膜４２を堆積し、段差をＣＭＰ法で除去した後、コンタクトホールを形成し、コンタクト２１を形成した段階が図２９である。コンタクト２１は、選択ゲート１２から合わせずれを考慮して十分離れた位置でにあるコンタクト補助パターン２２の外周に形成されたサイドウォール電極２４に形成する。選択ゲート電極が幅６０ｎｍと微細である一方で、コンタクト径は２５０ｎｍ程度と大きいため、コンタクト２１はメモリゲート電極配線部２４のみならず、コンタクト補助パターン２２と素子分離部２５と接触する。コンタクト補助パターン２２は電気的に孤立しており、コンタクトおよびメモリゲートとショートしても問題とならない。また、図２９では、コンタクトホール形成の際に、素子分離２５をもエッチングしている例を示しているが、素子分離２５の一部が深さ方向にエッチングされ、その部分にコンタクトが形成されても素子分離２５は素子分離絶縁膜なので問題とならない。
【００４５】
この形状が形成可能な条件として、コンタクト補助パターン２２の側面と選択ゲート電極１２の側面との間隔ｘが、選択ゲート電極のポリシリコン堆積厚さｄとＯＮＯ膜厚さｔを用いてｘ＜２×（ｔ＋ｄ）となる必要がある。これらの関係をグラフにしたものを図３０に示す。
【００４６】
横軸にコンタクト補助パターン２２の側面と選択ゲート１２の側面との間隔ｘを、縦軸にポリシリコン堆積厚さｄをとった。ＯＮＯ膜厚さｔは蓄積した電荷のリークを抑制するため一定以上の厚さが必要で、世代毎に大きくは変化しないことから２０ｎｍの一定値を仮定した。
【００４７】
グラフ中でコンタクト補助パターンと選択ゲートの間隙を埋め込み可能な領域５０を斜線で示した。本実施例では０．１８μｍルールのプロセスを用いている。ポリシリコン堆積厚さｄが７５ｎｍで２×（ｔ＋ｄ）＝１９０ｎｍであり、これ以下の間隙を形成してポリシリコンを埋め込むことが可能である。また、次世代へスケーリングする場合の予測も延長線５１として示したが、マージンはむしろ拡大する方向で９０ｎｍ世代でも対応可能である。
【００４８】
ここでは、必要条件を述べたが確実にこの形態を得るためには、メモリゲート電極のゲート長を見越して、補助パターン２２の側面と選択ゲート１２の側面との間隔がＯＮＯ膜厚さとメモリゲート電極のゲート長との和の２倍以内に収まるように配置すればよい。
【００４９】
これまで、コンタクト２１の形成位置に関して詳細に述べなかったが重要なことは、図１７および３１に示される様に、コンタクト２１を補助パターン２２に対して選択ゲート電極１２の延在方向に配置するのが望ましい。そうすることによって、コンタクト２１が選択ゲート電極とショートすることが防ぐことができる。すなわち、コンタクト２１を選択ゲート電極１２と補助パターン２２の間の領域に形成しようとすると、コンタクトホール形成用のマスクの位置合わせズレが生じた場合、メモリゲート電極のコンタクト用コンタクトホールの形成の際、選択ゲート表面を露出させてしまい、コンタクト形成により選択ゲート電極１２とメモリゲート電極給電用のコンタクトがショートする。
【００５０】
また、そうすることによって、メモリゲート電極同士のショートを防ぐことができる。すなわち、コンタクトを補助パターン２２（図１７の左側の補助パターン２２）と隣接するメモリゲート電極１１（図１７の右側のメモリゲート電極１１）との間の領域に形成しようとすると、コンタクトホール形成用のマスクの位置合わせズレが生じた場合、図１７の左側のメモリゲート電極のコンタクト用コンタクトホールの形成の際、メモリゲート電極（図１７の右側のメモリゲート電極１１）の表面を露出させてしまい、１つのコンタクトホールで図１７の左右両方のメモリゲート１１の表面が露出されることとなり、コンタクト形成によりメモリゲート電極１１とコンタクトがショートし、メモリゲート電極同士がショートする。そのため、補助パターン２２（図１７の左側の補助パターン）と隣接するメモリゲート１１（図１７の右側のメモリゲート電極１１）との間にマスクの位置合わせズレを考慮したレイアウトにしなくてはならず、補助パターン２２（図１７の左側の補助パターン）と、選択ゲート電極１２（図１７右側の選択ゲート電極）の幅を必要以上に広くとらなくてはいけなくなる。
【００５１】
そのため、コンタクト２１を補助パターン２２に対して選択ゲート電極の延在方向に配置することが望ましい。具体的には、コンタクト２１を補助パターン２２の選択ゲート電極が延在する方向に対して垂直な方向の辺上に形成することである。そうすることによって、上記ショートの可能性が低減され、選択ゲート１２間の幅を広くとる必要がなくなる。
【００５２】
また、さらに望ましいのは、図１７および図３１に示すように、選択ゲート電極が延在する方向の垂直方向に関して、コンタクト２１を、補助パターン２２の４辺のうち選択ゲート電極が延在する方向の辺側に形成された一対のサイドウォール電極の間に形成することである。そのようにコンタクト２１（図１７の左側のコンタクト２１）を配置することによって、コンタクトが選択ゲート電極１２（図１７の左側の選択ゲート１２）と接触することがなく、隣接するメモリゲート電極１１（図１７の右側のメモリゲート電極１１）とも接触することがない。コンタクト２１（図１７の左側のコンタクト２１）は、選択ゲート電極が延在する方向の垂直方向に関して、補助パターン２２（図１７の左側の補助パターン２２）の周辺に形成されたサイドウォール電極より外にはみ出すことはないので、補助パターン２２の周囲に形成されるサイドウォール電極とメモリゲート電極１１（図１７の右側のメモリゲート電極１１）は接触しない範囲で最小限にまで詰めて形成することができる。そのため、補助パターン２２の大きさが同じ場合、選択ゲート間のピッチ幅を縮小することができ、メモリアレイの高集積化が可能である。
【００５３】
選択ゲート電極が延在する方向に関しては、コンタクト２１を取る必要がある電極はサイドウォール電極だが、サイドウォール電極の幅は、自己整合で形成されるためコンタクト２１の幅よりも狭い、よって、コンタクトのほぼ中心にサイドウォール電極が配置されるようにする。そのために、補助パターン２２に接触するように、かつ、素子分離絶縁膜と接触するようにコンタクトを配置することが必要である。
本願発明によれば、スプリットゲート構造を有する高速動作に適した不揮発性メモリの製造プロセスを簡略化することができる。
また、本願発明によれば、選択ゲート間のピッチ幅を縮小することができ、メモリアレイの高集積化を実現することができる。
【００５４】
＜実施例２＞
実施例１の変形例として、サイドウォール電極を他のワード線と結線する実施例を説明する。実施例２のコンタクト領域の平面レイアウトを図３２に示す。
図３２に示すように、第１メモリアレイ領域Ｅ内の選択ゲート電極と第２メモリアレイ領域Ｆ内の選択ゲート電極が素子分離絶縁膜上で物理的に分離し、その間に補助パターン２２が形成されている。それぞれのメモリゲート電極は、補助パターンの周囲に形成されたサイドウォール電極と接続し、そのサイドウォールゲート電極上にコンタクトを設けることにより、コンタクトから第１メモリアレイ領域内のメモリゲート電極および第２メモリアレイ領域内のメモリゲート電極とに給電することができる。このような構成にすることによって、補助パターンを隣接する選択ゲート間に設ける必要がなくなる。そのため、隣接する選択ゲート電極間のピッチ、すなわち、ワード線間を狭めることが可能になり、選択ゲート電極が延在する方向の垂直方向において、領域EおよびF内のメモリアレイを高集積化することが可能となる。
【００５５】
実施例２の発明の製造方法について説明する。製造方法に関しては、実施例１の図１８〜図２４までと同一である。異なる点は、平面レイアウトにおける選択ゲート電極と補助パターンの位置関係である。図３２で示すように、選択ゲート電極を素子分離絶縁膜上で物理的に離し、その離れた選択ゲート間に補助パターンを形成する。ここで、重要なことは、補助ゲートパターンの側面とそれぞれのゲート電極の側面との距離である。その距離をその後に形成されるＯＮＯ膜の膜厚と自己整合的に形成されるメモリゲートのゲート電極材料の膜厚との和の２倍よりも近い位置となるように、それぞれのゲート電極を配置する。そうすることにより、領域ＤおよびＥ内のメモリセルに関しては、自己整合で形成されたメモリゲート電極が形成されるが、素子分離絶縁膜上の補助パターンと選択ゲート電極との間は、物理的に分離されずにメモリゲート電極材料が残る。そのため、補助パターンの周囲に形成されたサイドウォール電極にコンタクトを形成することにより、そのコンタクトからサイドウォール電極を介してメモリゲート電極に給電することができる。
【００５６】
コンタクトの配置について説明する。コンタクトの配置に関しては、実施例１のコンタクトの配置と、選択ゲート電極１２の延在する方向とその垂直方向との関係が逆になる。すなわち、実施例２では補助パターンが上下の選択ゲート電極１２に挟まれているので、補助パターン２２の４辺のうちの選択ゲート電極の延在する方向に対して垂直な方向の辺にコンタクトを形成すると、マスクの位置合わせズレにより、図３２の補助パターン２２の上下の選択ゲート電極とショートする可能性がある。そのため、補助パターンの選択ゲート電極の延在する方向に垂直な方向の辺に重なるようにコンタクトを形成するのは好ましくなく、一対の垂直な方向の辺側に形成されたサイドウォール電極間の領域にコンタクトを設けることが好ましい。また、選択ゲート電極が延在する方向に垂直な方向に関しては、コンタクト２１の位置合わせズレが生じてもサイドウォール電極とコンタクトが取れるようにするため、補助パターン２２と素子分離絶縁膜と接触するようにコンタクトを配置する。
【００５７】
本実施例は、メモリアレイ間でのコンタクト形成について説明したが、最端部にあるメモリアレイに対するメモリゲート電極へのコンタクトに関しては、選択ゲート電極の延長上に補助パターンを形成することによって、選択ゲート電極間のピッチを縮小することができる。
【００５８】
本実施例では、実施例１に沿って、ゲート電極をシリサイド化する工程を設けたが、メモリアレイの高集積化の観点で言えば、シリサイド工程は必須の工程ではない。しかし、ゲート電極をシリサイド化することによって、ゲート電極を微細化したときに微細化によるゲート電極の高抵抗化を抑制でき、高速動作が可能な不揮発性メモリを作製することができる。
【００５９】
このような実施例によれば、メモリゲートのコンタクト領域を選択ゲート電極から離すことができるので、例え、マスクの位置合わせずれを起こしたとしても、メモリゲート電極と選択ゲート電極とがショートすることがなくメモリゲートのコンタクトを設けることができる。
【００６０】
また、補助パターンを形成するための専用のマスクを必要としないので、マスクを低減することが可能であり、製造コストが大幅に削減可能である。また、プロセス数が少ないので、簡易に高性能な不揮発性メモリを作製することができる。
また、コンタクト領域を隣接するワード線間に設ける必要が無いので、ワード線間のピッチを狭めることができ、高集積化することが容易に可能となる。
【００６１】
＜実施例３＞
実施例１および２の変形例として、サイドウォール電極を他のワード線と結線する実施例を説明する。実施例３のコンタクト領域の平面レイアウトを図３８に示す。
図３８に示すように、隣接する選択ゲート電極との間に補助パターンが形成されている。これまでは、実施例１と同様であるが、本実施例で特徴的なことは、１つの補助パターンによって、対向する隣接メモリゲート電極を接続していることである。すなわち、隣接するメモリゲート電極は、補助パターンの周囲に形成されたサイドウォール電極と接続し、そのサイドウォールゲート電極上にコンタクトを設けることにより、コンタクトからそれぞれのメモリゲート電極に給電することができる。このような構成にすることによって、隣接するメモリゲート電極間の距離を狭めることができる。そのため、隣接する選択ゲート電極間のピッチ、すなわち、ワード線間を狭めることが可能になり、選択ゲート電極が延在する方向の垂直方向において、領域EおよびF内のメモリアレイを高集積化することが可能となる。また、隣接するメモリゲート電極に対して、１つのコンタクトを形成することが可能なので、コンタクト数を減らすことができる。コンタクト数が減るので上層での配線が容易になる。
【００６２】
実施例３の発明の製造方法について説明する。製造方法に関しては、実施例１の図１８〜図２４までと同一である。異なる点は、平面レイアウトにおける選択ゲート電極と補助パターンの位置関係である。図３８で示すように、隣接する選択ゲート電極間に補助パターンを形成する。ここで、重要なことは、補助ゲートパターンの側面とそれぞれのゲート電極の側面との距離である。その距離をその後に形成されるＯＮＯ膜の膜厚と自己整合的に形成されるメモリゲートのゲート電極材料の膜厚との和の２倍よりも近い位置となるように、それぞれのゲート電極を配置する。そうすることにより、領域ＤおよびＥ内のメモリセルに関しては、自己整合で形成されたメモリゲート電極が形成されるが、素子分離絶縁膜上の補助パターンとそれぞれの選択ゲート電極との間は、物理的に分離されずにメモリゲート電極材料が残る。そのため、補助パターンの周囲に形成されたサイドウォール電極にコンタクトを形成することにより、そのコンタクトからサイドウォール電極を介してメモリゲート電極に給電することができる。
コンタクトの配置に関しては、実施例１と同様なのでここでは省略する。
【００６３】
本実施例では、実施例１に沿って、ゲート電極をシリサイド化する工程を設けたが、メモリアレイの高集積化の観点で言えば、シリサイド工程は必須の工程ではない。ただし、ゲート電極をシリサイド化することによって、ゲート電極を微細化したときに微細化によるゲート電極の高抵抗化を抑制でき、高速動作が可能な不揮発性メモリを作製することができる。
【００６４】
本実施例では、隣接するゲート電極間が電気的に接続されるので、隣接するゲート電極間では独立して電圧を制御することができなくなる。しかし、本実施例における不揮発性メモリは、電荷蓄積膜によって電荷を保持するタイプのメモリなので、フローティングゲートタイプの不揮発性メモリと異なり、メモリゲート電極同士が電気的に接続されていても問題はない。また、本実施例における不揮発性メモリは、電気的に接続されたゲート電極がメモリゲートであって、選択ゲート電極は独立して制御できるので、選択トランジスタを制御することによって、それぞれのメモリセルを選択することが可能であるので、書込みたいセルメモリセルを任意に書き込むことができる。
【００６５】
このような実施例によれば、メモリゲートのコンタクト領域を選択ゲート電極から離すことができるので、例え、マスクの位置合わせずれを起こしたとしても、メモリゲート電極と選択ゲート電極とがショートすることがなくメモリゲートのコンタクトを設けることができる。
【００６６】
また、コンタクト領域を形成するための専用のマスクを必要としないので、マスクを低減することが可能であり、製造コストが大幅に削減可能である。また、プロセス数が少ないので、簡易に高性能な不揮発性メモリを作製することができる。
また、実施例１では、一つのメモリゲート電極に対して、一つの補助パターンなので、向かい合うメモリゲート電極で給電したくない方のメモリゲート電極の選択ゲート電極と補助パターンは一定距離を離して形成する必要がある。しかし、本実施例ではその一定距離を離す必要がないのでワード線間のピッチを狭めることができ、高集積化することが容易に可能となる。
【００６７】
また、隣接するメモリゲート電極に対して、１つのコンタクトを形成することが可能なので、コンタクト数を減らすことができる。コンタクト数が減るので上層での配線が容易になる。
【００６８】
＜実施例４＞
実施例４は補助パターンを複数設けた場合についての例である。本実施例では、実施例１に適用した場合について説明する。
【００６９】
実施例４の平面レイアウトを図３９に示す。この図は一つの選択ゲート電極に対して補助パターンを２つ設けた場合の例である。補助パターンと選択ゲート電極間のメモリゲート電極材料が形成されているのと同様に補助パターン間にもメモリゲート電極材料が形成されている。そして、本実施例で特徴的なことは、補助パターン間にメモリゲート電極のコンタクトを形成され、コンタクトはサイドウォール電極および補助ゲート電極上に形成されていることである。
【００７０】
本実施例の製造方法について説明する。本実施例では、２つの補助パターンのそれぞれの側面と、選択ゲート電極の側面との距離をその後に形成されるＯＮＯ膜の膜厚と自己整合的に形成されるメモリゲートのゲート電極材料の膜厚との和の２倍よりも近い位置となるように、それぞれの補助パターンを配置すればよい。
【００７１】
本実施例では、層間絶縁膜を形成した後のコンタクトホールの形成の際に、素子分離絶縁膜を露出することなく、サイドウォールゲート電極および補助ゲート電極のみを露出することができるので、コンタクトホールのエッチングの際に素子分離絶縁膜をエッチングすることがなく、素子分離絶縁膜上にコンタクトを形成することによる様々な不良を避けることができる。特に、素子分離絶縁膜を突き抜けて、半導体基板と電気的に接続されるために生じる不良を回避することができる。
【００７２】
本実施例では、２つの補助パターンを選択ゲート電極に対してそれぞれ所望な距離に配置しているが、１つの補助パターン（第1補助パターン）は選択ゲート電極に対して所望な距離を設け、一方の補助パターン（第2補助パターン）は、その補助パターン（第1補助パターン）に対してのみ所望な距離を設け配置しても構わない。しかし、そのように配置すると隣接ワード線間の幅を広げる必要があるので、本実施例の様に複数の補助パターンを設ける場合には、選択ゲート電極に対して、それぞれ所望な距離を設けて配置することが好ましい。
【００７３】
本実施例では、２つの補助パターンを形成することについて述べたが１つのゲート電極に対して２つ以上の補助パターンを設けても構わない。
【００７４】
本実施例によって、実施例１で述べた効果のほかに、素子分離絶縁膜をエッチングし、その中にコンタクトが形成されることによる不良を回避することができる。
【００７５】
本実施例では、実施例１に適用した例について説明したが、実施例２および３についても適用することが可能であり、実施例２および３で述べた効果の他に、素子分離絶縁膜をエッチングし、その中にコンタクトが形成されることによる不良を回避することができる。
【００７６】
＜実施例５＞
実施例５はコンタクトにＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）プロセスを適用する例である。メモリセルおよびアレー構成、コンタクト部平面レイアウトは実施例１と同一である。 図３３〜図３７にコンタクト形成段階のプロセスフローを示す。図３３〜図３７は図１７のB−B´断面を示す。
【００７７】
図３３は選択ゲート電極及びメモリゲート電極上部を実施例１の方法でシリサイド化した段階である。ここでエッチングストッパーとして、ＣＶＤ法によりＳｉＮ膜２８を５０ｎｍ堆積すると図３４の状態となる。１層目の絶縁膜４２としてＳｉＯ２膜を１２００ｎｍ堆積した後、表面の凹凸をＣＭＰ法により平坦化した段階が図３５である。
【００７８】
ここでホトリソグラフィとドライエッチングによりコンタクトホール６２を開孔するが、ドライエッチングは次の複数の段階を経る。まず、解像度向上のためのＢＡＲＣ層（反射防止層）をエッチングした後、ＳｉＮよりもＳｉＯ２のエッチング選択比が高い条件でＳｉＯ２のエッチングを行う。これによりＳｉＮ層２８がストッパーとなり図３６のようにゲート電極の段差があっても、ＳｉＮが露出した時点でエッチングが実質的にストップしオーバーエッチが生じない。
【００７９】
続いてＳｉＯ２よりもＳｉＮのエッチング選択比が高い条件でエッチングを行うと露出したＳｉＮのみが除去されて図３７の状態となる。ＳｉＯ２はエッチングされにくいため、図中２９のようにコンタクトが目外れして素子分離領域上にかかる場所があってもＳｉＯ２が過剰に削り取られる問題が生じない。従って、本発明においてはコンタクトホール６２形成の際、素子分離絶縁膜を過剰にエッチングすることがないので、エッチングされた部分内にコンタクトが形成されることによる不良を回避することができる。
【図面の簡単な説明】
【００８０】
【図１】スプリットゲート構造ＭＯＮＯＳメモリセルの断面図である。
【図２】本発明を適用するメモリアレーの構成図である。
【図３】典型的な動作条件の一覧表である。
【図４】従来例のプロセスフロー説明図である。
【図５】従来例のプロセスフロー説明図である。
【図６】従来例のプロセスフロー説明図である。
【図７】従来例のプロセスフロー説明図である。
【図８】従来例のプロセスフロー説明図である。
【図９】従来例のプロセスフロー説明図である。
【図１０】従来例のプロセスフロー説明図である。
【図１１】従来例のコンタクト部レイアウト図である。
【図１２】従来例のコンタクト部断面図である。
【図１３】本発明のコンタクト部レイアウト図である。
【図１４】本発明のコンタクト部断面図である。
【図１５】本発明のコンタクト部断面図（ＳＡＣプロセス適用時）である。
【図１６】本発明の実施例におけるメモリアレーのレイアウト図である。
【図１７】本発明の第１の実施例におけるコンタクト部のレイアウト図である。
【図１８】本発明の第１の実施例におけるプロセスフロー説明図である。
【図１９】本発明の第１の実施例におけるプロセスフロー説明図である。
【図２０】本発明の第１の実施例におけるプロセスフロー説明図である。
【図２１】本発明の第１の実施例におけるプロセスフロー説明図である。
【図２２】本発明の第１の実施例におけるプロセスフロー説明図である。
【図２３】本発明の第１の実施例におけるプロセスフロー説明図である。
【図２４】本発明の第１の実施例におけるプロセスフロー説明図である。
【図２５】本発明の第１の実施例におけるコンタクト部断面図である。
【図２６】本発明の第１の実施例におけるコンタクト部形成時のプロセスフロー説明図である。
【図２７】本発明の第１の実施例におけるコンタクト部形成時のプロセスフロー説明図である。
【図２８】本発明の第１の実施例におけるコンタクト部形成時のプロセスフロー説明図である。
【図２９】本発明の第１の実施例におけるコンタクト部形成時のプロセスフロー説明図である。
【図３０】本発明によるコンタクト部形成の必要条件の説明図である。
【図３１】本発明の第1の実施例におけるコンタクト部のレイアウト図である。
【図３２】発明の第２の実施例におけるコンタクト部のレイアウト図である。
【図３３】本発明の第５の実施例におけるコンタクト部形成時のプロセスフロー説明図である。
【図３４】本発明の第５の実施例におけるコンタクト部形成時のプロセスフロー説明図である。
【図３５】本発明の第５の実施例におけるコンタクト部形成時のプロセスフロー説明図である。
【図３６】本発明の第５の実施例におけるコンタクト部形成時のプロセスフロー説明図である。
【図３７】本発明の第５の実施例におけるコンタクト部形成時のプロセスフロー説明図である。
【図３８】本発明の第３の実施例におけるコンタクト部のレイアウト図である。
【図３９】本発明の第４の実施例におけるコンタクト部のレイアウト図である。
【符号の説明】
【００８１】
１…ソース拡散層、２…メモリゲート線、３…選択ゲート線、４…ビット線、５…ドレイン拡散層、１１…メモリゲート電極、１２…選択ゲート電極、１３…ボトム酸化膜、１４…窒化珪素膜、１５…トップ酸化膜、１６…シリサイド部、１７…ロジック部ゲート電極、１８…ＯＮＯ膜、１９…酸化膜サイドウォール、２０…コンタクト引き出し部、２１：コンタクト、２２…コンタクト補助パターン、２３…メモリゲート電極配線部（埋め込み側）、２４…メモリゲート電極配線部（外周側）、２５…素子分離部、２６…素子分離領域上へのコンタクト目外れ部分、２７…シリサイド部、２８…窒化珪素膜ストッパー、２９…素子分離領域上へのコンタクト目外れ部分（ＳＡＣプロセス適用時）、３０…ソース拡散層配線領域、３１…単位メモリセル領域、３３…素子分離領域（メモリアレー内）、３５…ワード線延長部、３６…選択ゲート−コンタクト補助パターン間隙部、３７…メモリゲート延長配線部、４０…後に除去するメモリゲート部サイドウォール、４１…後に除去するロジック部サイドウォール、４２…絶縁膜、４３…ＳｉＯ２膜、４４…ＯＮＯ膜上部、５０…埋め込み可能領域、５１…スケーリング予測線、５２…ビット線コンタクト、６１…選択ゲートコンタクト、６２…コンタクトホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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