(57)【要約】【課題】負荷回路を降圧レベルよりさらに低い電源電圧で動作させる場合にも、動作レスポンスを低下させることなく、十分な動作電流を供給することのできる降圧回路を提供する。【解決手段】外部電源電圧ＶＤＤから負荷回路に供給する内部電源電圧Ｖｉｎｔを生成する降圧回路３であって、外部電源電圧ＶＤＤを降圧して内部電源電圧Ｖｉｎｔを生成し、該内部電源電圧Ｖｉｎｔを負荷回路へ供給する降圧部７と、外部電源電圧ＶＤＤを負荷回路に直接供給するスイッチ素子４と、外部電源電圧ＶＤＤのレベルに応じてスイッチ素子４をオン／オフ制御する駆動信号ＤＲＶを出力するスイッチ制御回路（５，６）とを備えた。【選択図】      図２
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【特許請求の範囲】
【請求項１】
外部電源電圧から負荷回路に供給する内部電源電圧を生成する降圧回路であって、
前記外部電源電圧を降圧して前記内部電源電圧を生成し、該内部電源電圧を前記負荷回路へ供給する降圧部と、
前記外部電源電圧を直接、前記負荷回路に供給するスイッチ素子と、
前記外部電源電圧のレベルに応じて前記スイッチ素子をオン／オフ制御する駆動信号を出力するスイッチ制御回路と、
を備えることを特徴とする降圧回路。
【請求項２】
前記スイッチ制御回路は、前記降圧部が前記内部電源電圧の生成を維持したまま、前記スイッチ素子をオン／オフ制御する駆動信号を出力する、
請求項１記載の降圧回路。
【請求項３】
前記スイッチ制御回路は、前記外部電源電圧が所定の電圧より低いときに、前記スイッチ素子をオン制御する駆動信号を出力する、
請求項１又は２記載の降圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、降圧回路にかかり、詳しくは、外部電源電圧から内部回路用の電源電圧（内部電源電圧）を生成する降圧回路に関する。
【背景技術】
【０００２】
近年、ＳＯＣ（System On a Chip）等の半導体装置は、高集積化、低消費電力化及び高速化がますます要請されている。このような半導体装置には、消費電力を低減するため、あるいは内部回路を構成する素子を保護するために、外部から供給される電源電圧（外部電源電圧）を降圧して内部回路に供給する動作電圧（内部電源電圧）を生成する降圧回路が用いられている。このような降圧回路に関する先行技術としては、例えば、特許文献１〜３などがある。
【０００３】
図８は、従来の降圧回路を備えた半導体装置を示すブロック図である。同図に示すように、降圧回路３０は、半導体装置３１に備えられ、外部電源電圧ＶＤＤを所定のレベルに降圧した内部電源電圧Ｖｉｎｔを生成して、この内部電源電圧Ｖｉｎｔを半導体装置３１の内部回路（例えばＳＲＡＭ等）である負荷回路３２に供給する。これにより、負荷回路３２は、外部電源電圧ＶＤＤから降圧回路３０を介して供給される内部電源電圧Ｖｉｎｔを動作電源として動作する。
【特許文献１】特許第２７７８１９９号公報
【特許文献２】特許第２７８５７３２号公報
【特許文献３】米国特許第５３４７１７０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、図９に示すように、負荷回路（内部回路）３２は、通常は推奨動作電源電圧の範囲の外部電源電圧ＶＤＤに基づいて降圧回路３０により生成される内部電源電圧Ｖｉｎｔで動作するものとなっているが、場合によっては、消費電流を極力抑えるために、それよりも低い電源電圧で動作させることもある。即ち、降圧回路３０が推奨動作電源電圧範囲の外部電源電圧ＶＤＤに基づいて該外部電源電圧ＶＤＤを降圧する降圧レベルよりもさらに低い外部電源電圧ＶＤＤで負荷回路３２を動作させる場合がある。
【０００５】
しかしながら、このように降圧レベルよりもさらに低い外部電源電圧ＶＤＤを使用して負荷回路３２を動作させる場合、例えば、負荷回路３２がアクティブ状態にあるときなど、負荷回路３２での消費電流（負荷電流）ＩＬが大きいと、該負荷回路３２に供給される内部電源電圧Ｖｉｎｔのレベルが低下し、本来必要とする十分な動作電流が供給されなくなることがあった。その結果、負荷回路３２の動作レスポンスが低下するといった問題があり、この点においてなお改善の余地を残すものとなっていた。
【０００６】
この発明は、こうした従来の実情に鑑みてなされたものであり、その目的は、外部電源電圧を降圧する降圧レベルよりもさらに低い電源電圧で負荷回路を動作させる場合にも、負荷回路に十分な動作電流を供給することのできる降圧回路を提供することにある。
【課題を解決するための手段】
【０００７】
以下、上記の目的を達成するための手段及びその作用について記載する。
【０００８】
請求項１に記載の発明では、外部電源電圧から負荷回路に供給する内部電源電圧を生成する降圧回路であって、前記外部電源電圧を降圧して前記内部電源電圧を生成し、該内部
電源電圧を前記負荷回路へ供給する降圧部と、前記外部電源電圧を前記負荷回路に直接供給するスイッチ素子と、前記外部電源電圧のレベルに応じて前記スイッチ素子をオン／オフ制御する駆動信号を出力するスイッチ制御回路と、を備えることを要旨とする。
【０００９】
この構成によれば、スイッチ素子を外部電源電圧のレベルに応じてオン／オフ制御することで、外部電源電圧をスイッチ素子を通じて負荷回路に直接供給することができる。これにより、例えば、外部電源電圧を降圧する降圧レベルよりもさらに低い電源電圧で負荷回路を動作させる場合には、スイッチ素子を通じて外部電源電圧を直接、負荷回路に供給するようにすれば、該負荷回路に供給される内部電源電圧のレベルが低下するのを抑制して、本来必要とする十分な動作電流を負荷回路に供給することができるようになる。
【００１０】
請求項２に記載の発明では、請求項１に記載の降圧回路において、前記スイッチ制御回路は、前記降圧部が前記内部電源電圧の生成を維持したまま、前記スイッチ素子をオン／オフ制御する駆動信号を出力することを要旨とする。
【００１１】
この構成によれば、外部電源電圧がスイッチ素子をオンとするレベルである場合には、降圧部とスイッチ素子との両方から負荷回路に内部電源電圧が供給されることとなる。これにより、スイッチ素子の素子サイズの増大を防ぎつつ、降圧回路の電流供給能力を確保することができる。
【００１２】
請求項３に記載の発明では、請求項１又は２に記載の降圧回路において、前記スイッチ制御回路は、前記外部電源電圧が所定の電圧より低いときに、前記スイッチ素子をオン制御する駆動信号を出力することを要旨とする。
【００１３】
この構成によれば、スイッチ制御回路は、降圧レベルよりもさらに低い外部電源電圧が供給される場合に、外部電源電圧を直接負荷回路に供給するスイッチ素子をオンとする。
【発明の効果】
【００１４】
上記したように、この発明によれば、降圧回路で外部電源電圧を降圧する降圧レベルよりもさらに低い電源電圧で負荷回路を動作させる場合にも、負荷回路に十分な動作電流を供給して負荷回路の動作レスポンスが低下するのを抑制するとともに、複雑な制御回路の付加や、スイッチ素子の大型化を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明を具体化した一実施の形態を図面に従って説明する。
【００１６】
図１は、本実施の形態の降圧回路を備える半導体装置の概略構成を示すブロック図である。この半導体装置１は、該半導体装置１の内部回路である負荷回路２と、該負荷回路２に供給する内部電源電圧Ｖｉｎｔを外部電源電圧ＶＤＤに基づいて生成する降圧回路３とを備えている。
【００１７】
降圧回路３はスイッチ素子４を備え、このスイッチ素子４をオン／オフ制御することにより、外部電源電圧ＶＤＤを所定の降圧レベルに降圧した内部電源電圧Ｖｉｎｔ、又は、外部電源電圧ＶＤＤを直接、内部電源電圧Ｖｉｎｔとして負荷回路２に供給する。負荷回路２は、本実施の形態においては例えばＳＲＡＭ（Static-RAM）にて構成されている。
【００１８】
図２は、降圧回路３の構成を示す回路ブロック図である。なお、図１と同一構成部分には同一符号を付している。
【００１９】
降圧回路３は、スイッチ素子４と、電圧モニタ回路５と、スイッチ駆動回路６と、降圧
部７とを備えている。なお、本実施の形態においては電圧モニタ回路５とスイッチ駆動回路６とによりスイッチ制御回路が構成されている。
【００２０】
電圧モニタ回路５は、外部電源電圧ＶＤＤをモニタし、該外部電源電圧ＶＤＤと降圧部７から出力される基準電圧Ｖｒｅｆとを比較して、スイッチ駆動回路６を活性させる活性信号ＳＬＥＥＰを生成する。スイッチ駆動回路６は、電圧モニタ回路５より出力される活性信号ＳＬＥＥＰに基づいて、スイッチ素子４をオン／オフする駆動信号ＤＲＶを生成する。
【００２１】
スイッチ素子４は、本実施の形態においてはＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）で構成され、そのソースに外部電源電圧ＶＤＤが印加され、そのドレインに負荷回路（内部回路）２の内部電源端子（内部電源電圧Ｖｉｎｔの供給端子）が接続され、そのゲートにスイッチ駆動回路６からの駆動信号ＤＲＶが供給されるようになっている。
【００２２】
降圧部７は、外部電源電圧ＶＤＤを降圧した内部電源電圧Ｖｉｎｔを生成する。この降圧部７は、電圧入力電圧出力型の負帰還回路を基本回路としてなる定電圧回路で、図示しない基準電圧発生回路により発生された基準電圧Ｖｒｅｆに基づいて、外部電源電圧ＶＤＤを所定の降圧レベルに降圧した内部電源電圧Ｖｉｎｔを生成する。また、降圧部７は、発生された基準電圧Ｖｒｅｆを電圧モニタ回路５へ出力する。なお、この降圧部７は、本発明における要部ではないので本実施の形態では具体的構成を示す図は割愛している。
【００２３】
このように構成された降圧回路３では、電圧モニタ回路５からの活性信号ＳＬＥＥＰによりスイッチ駆動回路６が活性されると、該スイッチ駆動回路６からの駆動信号ＤＲＶによりスイッチ素子４（ＰＭＯＳトランジスタ）がオンされ、降圧部７から内部電源電圧Ｖｉｎｔが供給されるとともに、該オンしたスイッチ素子４を通じて外部電源電圧ＶＤＤが直接、負荷回路２に内部電源電圧Ｖｉｎｔとして供給される。逆に、電圧モニタ回路５からの活性信号ＳＬＥＥＰによりスイッチ駆動回路６が非活性されると、該スイッチ駆動回路６からの駆動信号ＤＲＶによりスイッチ素子４がオフされ、降圧部７において外部電源電圧ＶＤＤを基準電圧Ｖｒｅｆで設定される降圧レベルまで降圧した内部電源電圧Ｖｉｎｔが負荷回路２に供給される。
【００２４】
次に、電圧モニタ回路５の構成を説明する。
【００２５】
図３に示すように、電圧モニタ回路５は、差動増幅器１１、インバータ回路１２、ＮＯＲゲート１３、電流源１４，１５を備えている。電流源１４，１５は、差動増幅器１１、インバータ回路１２にそれぞれバイアス電流を供給する回路である。
【００２６】
差動増幅器１１は、負荷としてのカレントミラーを構成する一対のＰＭＯＳトランジスタＴＰ１，ＴＰ２と、差動対トランジスタを構成するＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）ＴＮ１，ＴＮ２とから構成されている。詳しくは、カレントミラーをなすＰＭＯＳトランジスタＴＰ１，ＴＰ２の各ソースには外部電源電圧ＶＤＤが印加され、それらの各ゲートは互いに接続されるとともにＰＭＯＳトランジスタＴＰ２のドレインに接続されている。また、それらＰＭＯＳトランジスタＴＰ１，ＴＰ２の各ドレインはそれぞれ、差動対トランジスタをなすＮＭＯＳトランジスタＴＮ１，ＴＮ２の各ドレインに接続され、それらＮＭＯＳトランジスタＴＮ１，ＴＮ２の各ソースは、電流源１４を介して接地電位に接続されている。
【００２７】
そして、ＮＭＯＳトランジスタＴＮ１のゲートに外部電源電圧ＶＤＤが入力され、ＮＭＯＳトランジスタＴＮ２のゲートに基準電圧Ｖｒｅｆが入力され、それら外部電源電圧Ｖ
ＤＤと基準電圧Ｖｒｅｆとの電圧差を増幅した差動増幅電圧ＶｏｕｔがＮＭＯＳトランジスタＴＮ１とＰＭＯＳトランジスタＴＰ１との接続点より出力されるようになっている。なお、基準電圧Ｖｒｅｆは、上記したように外部電源電圧ＶＤＤの降圧レベルを設定する電圧である。
【００２８】
この差動増幅器１１においては、差動対トランジスタにおける入力側のＮＭＯＳトランジスタＴＮ２が出力側のＮＭＯＳトランジスタＴＮ１よりもドライブ能力が高く設定されている。これにより、差動増幅器１１は、外部電源電圧ＶＤＤが基準電圧Ｖｒｅｆよりも高いとき、即ち、外部電源電圧ＶＤＤが基準電圧Ｖｒｅｆで設定される降圧レベルよりも高い電圧のときにインバータ回路１２の出力がＨレベルとなるような差動増幅電圧Ｖｏｕｔを出力する。また、外部電源電圧ＶＤＤが基準電圧Ｖｒｅｆと一致するとき、もしくはそれよりも低い電圧のときにインバータ回路１２の出力がＬレベルとなるような差動増幅電圧Ｖｏｕｔを出力するようになっている。
【００２９】
ＮＯＲゲート１３は、２入力のＮＯＲゲートであって、一方の入力端子には、差動増幅器１１の出力がインバータ回路１２により反転されて入力され、もう一方の入力端子には、接地電位ＧＮＤが入力される。したがって、ＮＯＲゲート１３は差動増幅器１１の出力に応じたレベルの活性信号ＳＬＥＥＰを出力する。
【００３０】
このように構成された電圧モニタ回路５は、図５に示すように、外部電源電圧ＶＤＤが降圧レベルよりも高い電圧のときにＬレベルの活性信号ＳＬＥＥＰを出力する。また、外部電源電圧ＶＤＤが降圧レベルと同じ電圧のとき、又は外部電源電圧ＶＤＤが降圧レベルよりも低い電圧のときに同外部電源電圧ＶＤＤに応じたレベルで活性信号ＳＬＥＥＰを出力する。
【００３１】
次に、スイッチ駆動回路６の構成を説明する。
【００３２】
図４に示すように、スイッチ駆動回路６は、ＮＡＮＤゲート２１、インバータ回路２２，２３を備え、電圧モニタ回路５からの活性信号ＳＬＥＥＰをＮＡＮＤゲート２１により増幅した信号をインバータ回路２２，２３を通じて駆動信号ＤＲＶとして出力する。インバータ回路２３はスイッチ素子４（ＰＭＯＳトランジスタ）に接続され、該スイッチ素子４は駆動信号ＤＲＶによりゲートされる。
【００３３】
ＮＡＮＤゲート２１は、２入力のＮＡＮＤゲートであって、一方の入力端子には、電圧モニタ回路５からの活性信号ＳＬＥＥＰが入力され、もう一方の入力端子には、外部電源電圧ＶＤＤが入力される。したがって、ＮＡＮＤゲート２１は活性信号ＳＬＥＥＰを反転した信号を出力する。即ち、スイッチ駆動回路６は活性信号ＳＬＥＥＰを反転した信号を出力する。具体的には、図６に示すように、外部電源電圧ＶＤＤが降圧レベルよりも高い電圧のときは、Ｌレベルの活性信号ＳＬＥＥＰ（図５）に基づいて、スイッチ素子４をオフするＨレベルの駆動信号ＤＲＶ（厳密には外部電源電圧ＶＤＤに応じたレベルの駆動信号ＤＲＶ）を出力する。また、外部電源電圧ＶＤＤが降圧レベルと同じ電圧のとき、もしくは、それよりも低い電圧のときは、Ｈレベルの活性信号ＳＬＥＥＰ（図５）に基づいて、スイッチ素子４をオンするＬレベルの駆動信号ＤＲＶを出力する。
【００３４】
次に、上記のように構成された降圧回路３の動作を説明する。
【００３５】
図７に示すように、負荷回路２を降圧レベルよりも大きな推奨動作電源電圧範囲の外部電源電圧ＶＤＤで動作させる場合、負荷回路２は、降圧部７を通じて供給される内部電源電圧Ｖｉｎｔで動作する。
【００３６】
一方、負荷回路２を降圧レベル以下の外部電源電圧ＶＤＤで動作させる場合、電圧モニタ回路５からはスイッチ駆動回路６を活性させる活性信号ＳＬＥＥＰが出力される。即ち、このときは降圧部７からの内部電源電圧Ｖｉｎｔの供給を維持したまま、スイッチ駆動回路６からの駆動信号ＤＲＶによりスイッチ素子４がオンされ、このオンしたスイッチ素子４を通じて外部電源電圧ＶＤＤがそのまま負荷回路２にダイレクトに供給される。
【００３７】
これにより、負荷回路２の消費電流（負荷電流）ＩＬが小さいとき（例えば負荷回路２のスタンバイ状態のとき）は勿論、負荷電流ＩＬが大きいとき（例えば負荷回路２のアクティブ状態のとき）にも、内部電源電圧Ｖｉｎｔのレベルが従来（図９）のように著しく低下して本来必要な動作電流を供給できなくなることを抑制することができる。
【００３８】
以上記述したように、本実施の形態では、以下の効果を奏することができる。
【００３９】
（１）外部電源電圧ＶＤＤをモニタし、外部電源電圧ＶＤＤが基準電圧Ｖｒｅｆで設定される降圧レベル以下の電圧のときに、外部電源電圧ＶＤＤを直接負荷回路２に供給するスイッチ素子４を設けた。これにより、降圧レベルよりもさらに低い外部電源電圧ＶＤＤで負荷回路２を動作させるときに、例えば負荷回路２がアクティブ状態にあるなど、その負荷電流ＩＬが大きいことにより内部電源電圧Ｖｉｎｔが低下するといったことを好適に抑制することができる。
【００４０】
（２）電圧モニタ回路５により外部電源電圧ＶＤＤを基準電圧Ｖｒｅｆと比較し、外部電源電圧ＶＤＤが同基準電圧Ｖｒｅｆで設定される降圧レベル以下のときにスイッチ駆動回路６を活性化させてスイッチ素子４をオンさせるようにした。この構成とすれば、外部電源電圧ＶＤＤのレベルに応じて、負荷回路２に供給する内部電源電圧Ｖｉｎｔを最適化することができる。
【００４１】
（３）外部電源電圧ＶＤＤが基準電圧Ｖｒｅｆで設定される降圧レベル以下の電圧のときに、降圧部７からの内部電源電圧Ｖｉｎｔの供給を維持したまま、スイッチ駆動回路６からの駆動信号ＤＲＶによりスイッチ素子４がオンされる構成とした。これにより、降圧レベル以下のさらに低い外部電源電圧ＶＤＤが供給される場合、降圧部７とスイッチ素子４との両方から内部電源電圧Ｖｉｎｔが供給されることとなり、スイッチ素子４の素子サイズの増大を防ぎつつ、降圧回路３の電流供給能力を確保することができる。
【００４２】
なお、上記実施の形態は、以下のような態様（変形例）に変更して実施してもよい。
【００４３】
（変形例１）電圧モニタ回路５に含まれるＮＯＲゲート１３及びスイッチ駆動回路６に含まれるＮＡＮＤゲート２１をそれぞれ、接地電位ＧＮＤ及び外部電源電圧ＶＤＤに接続したが、それらの信号を使わず、外部制御信号を入力してするようにしてもよい。
【００４４】
（変形例２）スイッチ素子４はＰＭＯＳトランジスタに限らず、その他のトランジスタにより構成することもできる。
【００４５】
（変形例３）上記実施の形態では、外部電源電圧ＶＤＤが基準電圧Ｖｒｅｆで設定される降圧レベル以下の電圧であるときにスイッチ素子４をオンさせて外部電源電圧ＶＤＤを直接負荷回路２に供給し、降圧レベルよりも高い電圧であるときにスイッチ素子４をオフさせるようにしたが、好ましくは次のような制御とするのがよい。即ち、理想的には、そのように降圧レベルの電位を活性信号ＳＬＥＥＰの変曲点（スイッチ素子４のオン／オフ切り替え点）とするように設定するが、この場合には、外部電源電圧ＶＤＤが降圧レベルよりも高い電圧のときにもスイッチ素子４がオンされたままになるといったことが考えられる。その結果、降圧レベルよりも高い電源電圧が負荷回路２に供給されることが危惧さ
れる。したがって、これを防止するため、活性信号ＳＬＥＥＰの変曲点としては降圧レベルよりも低い電圧とするのがよい。
【００４６】
（変形例４）その他上記実施の形態及び各変形例の構成に関する設計的事項は本発明の技術的思想の範囲内において適宜変更することができる。
【００４７】
次に、上記実施の形態及び各変形例から把握できる本発明の技術的思想を以下に付記する。
【００４８】
（付記１）請求項１乃至３のいずれか一項記載の降圧回路において、
前記スイッチ制御回路は、
前記外部電源電圧をモニタし該外部電源電圧のレベルに応じた活性信号を出力する電圧モニタ回路と、
前記活性信号に基づいて前記外部電源電圧が該外部電源電圧を降圧する降圧レベルよりも低い電圧のときに前記スイッチ素子をオンさせる前記駆動信号を生成するスイッチ駆動回路と、を備える、ことを特徴とする降圧回路。
【００４９】
この構成によれば、外部電源電圧が降圧レベルよりも低いときにスイッチ素子がオンされることにより、降圧レベル以上の電源電圧が負荷回路に供給されることを好適に抑制することができる。
【図面の簡単な説明】
【００５０】
【図１】一実施の形態の降圧回路を備えた半導体装置の概略構成を示すブロック図。
【図２】降圧回路の構成を示す回路ブロック図。
【図３】電圧モニタ回路を示す回路図。
【図４】スイッチ駆動回路を示す回路図。
【図５】活性信号を示す波形図。
【図６】駆動信号を示す波形図。
【図７】内部電源電圧の変位の様子を示す波形図。
【図８】従来の降圧回路を備えた半導体装置を示すブロック図。
【図９】従来の内部電源電圧の変位の様子を示す波形図。
【符号の説明】
【００５１】
２：負荷回路、３：降圧回路、４：スイッチ素子、５：電圧モニタ回路、６：スイッチ駆動回路、７：降圧部、１１：差動増幅器、１２：インバータ回路、１３：ＮＯＲゲート、１４，１５：電流源、２１：ＮＡＮＤゲート、２２，２３：インバータ回路、ＩＬ：負荷電流、ＶＤＤ：外部電源電圧、Ｖｉｎｔ：内部電源電圧、Ｖｒｅｆ：基準電圧、Ｖｏｕｔ：差動増幅電圧、ＤＲＶ：駆動信号、ＳＬＥＥＰ：活性信号、ＴＰ１，ＴＰ２：ＰＭＯＳトランジスタ、ＴＮ１，ＴＮ２：ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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