(57)【要約】強誘電体メモリセルを含む装置および方法が開示される。強誘電体メモリセルの一実施例は、二つのトランジスタと二つのキャパシタとを含む。強誘電体メモリセルの別の実施例は、三つのトランジスタと二つのキャパシタとを含む。強誘電体メモリセルの別の実施例は、四つのトランジスタと二つのキャパシタとを含む。【選択図】図２Ａ
2019530974.tif 000002
【特許請求の範囲】
【請求項１】
第一のプレート、第二のプレートならびに前記第一および第二のプレートの間に配置さ
れた強誘電体材料を含む第一のキャパシタであって、前記第一のプレートはプレート線構
造に結合される、第一のキャパシタと、
第一のプレート、第二のプレートならびに前記第一および第二のプレートの間に配置さ
れた強誘電体材料を含む第二のキャパシタであって、前記第一のプレートは前記プレート
線構造に結合される、第二のキャパシタと、
前記第一のキャパシタについて垂直方向にずらされ、前記第一のキャパシタの前記第二
のプレートに結合された第一のトランジスタと、
前記第二のキャパシタについて垂直方向にずらされ、前記第二のキャパシタの前記第二
のプレートに結合された第二のトランジスタと、
を含む、装置。
【請求項２】
前記第一のトランジスタは、前記第一のキャパシタの前記第二のプレートから伸びる第
一の半導体ピラーを含み、前記第二のトランジスタは、前記第二のキャパシタの前記第二
のプレートから伸びる第二の半導体ピラーを含む、請求項１に記載の装置。
【請求項３】
前記第一のトランジスタは、前記第一の半導体ピラー内のチャネル領域と、前記第一の
半導体ピラーに含まれるソース／ドレイン領域とを含む、請求項２に記載の装置。
【請求項４】
前記第一のトランジスタは、前記第一のキャパシタの前記第二のプレートとデジット線
との間に配置された第一の半導体ピラーを含む、請求項１に記載の装置。
【請求項５】
前記第一のトランジスタおよび前記第二のトランジスタは相互について垂直方向にずら
される、請求項１に記載の装置。
【請求項６】
前記第一および第二のキャパシタの前記第一のプレートは、前記プレート線構造と共通
の組成を共有する、請求項１に記載の装置。
【請求項７】
前記第一のトランジスタおよび前記第二のトランジスタは、相互について横方向にずら
される、請求項１に記載の装置。
【請求項８】
前記第一および第二のトランジスタは、共通の水平平面内にあり、前記第一および第二
のトランジスタは前記水平平面に沿って伸びるワード線に沿って其々のゲートを含む、請
求項１に記載の装置。
【請求項９】
前記第一のトランジスタおよび前記第一のキャパシタは第一のメモリセル内に含まれ、
前記第二のトランジスタおよび前記第二のキャパシタは第二のメモリセル内に含まれ、前
記第一および第二のキャパシタは、相互について垂直方向にずらされ、前記プレート線構
造は、前記第一および第二のメモリセルによって共有される、請求項１に記載の装置。
【請求項１０】
第一のメモリセルと、
第二のメモリセルと、
を含む装置であって、
各メモリセルは、
第一のトランジスタと、
強誘電体材料を含み、前記第一のトランジスタに結合され、前記第一のトランジスタ
について垂直方向にずらされる第一の強誘電体キャパシタと、
第二のトランジスタと、
前記第二のトランジスタに結合され、前記第二のトランジスタについて垂直方向にず
らされる第二の強誘電体キャパシタと、
を含む装置。
【請求項１１】
前記第一および第二のメモリセルによって共有されるプレート線構造をさらに含む、請
求項１０に記載の装置。
【請求項１２】
前記第一および第二のメモリセルは、相互について横方向にずらされる、請求項１１に
記載の装置。
【請求項１３】
前記第一および第二のメモリセルは、前記第一および第二のメモリセルによって共有さ
れたプレート線構造と、前記第一および第二のメモリセルによって共有されたデジット線
のうちの一つの反対側で垂直方向にずらされる、請求項１０に記載の装置。
【請求項１４】
前記第一および第二のメモリセルによって共有された第一のデジット線と、
前記第一および第二のメモリセルによって共有された第二のデジット線と、
をさらに含む、請求項１０に記載の装置。
【請求項１５】
前記第一および第二のメモリセルによって共有された第一のデジット線と、
前記第一のメモリセルに結合された第二のデジット線と、
前記第二のメモリセルに結合された第三のデジット線と、
をさらに含む、請求項１０に記載の装置。
【請求項１６】
第一および第二のプレートを含む第一の強誘電体キャパシタと、
第一および第二のプレートを含む第二の強誘電体キャパシタであって、前記第一および
第二の強誘電体キャパシタは、相互について垂直方向にずらされる、第二の強誘電体キャ
パシタと、
前記第一の強誘電体キャパシタの前記第二のプレートに結合され、前記第一のキャパシ
タおよび第一のデジット線の間に配置された第一の半導体ピラーを含む第一のトランジス
タと、
前記第二の強誘電体キャパシタの前記第二のプレートに結合され、前記第二のキャパシ
タおよび第二のデジット線の間に配置された第二の半導体ピラーを含む第二のトランジス
タと、
を含む装置。
【請求項１７】
前記第一および第二のデジット線は共通の水平平面内にある、請求項１６に記載の装置
。
【請求項１８】
前記第一および第二のキャパシタの前記第一のプレートに結合され、前記第一および第
二のキャパシタとプレート線構造の間に配置された第三の半導体ピラーを含む第三のトラ
ンジスタをさらに含む、請求項１６に記載の装置。
【請求項１９】
前記第三の半導体ピラーは、チャネル長またはチャネル幅のうちの少なくとも一つで異
なる寸法を有する、請求項１８に記載の装置。
【請求項２０】
前記第三のトランジスタは、前記第一および第二のトランジスタについて垂直方向にず
らされる、請求項１８に記載の装置。
【請求項２１】
前記第三のトランジスタは前記第一および第二のトランジスタの上にある、請求項２０
に記載の装置。
【請求項２２】
前記第三のトランジスタは、前記第一および第二のトランジスタの下にある、請求項２
０に記載の装置。
【請求項２３】
前記第一のキャパシタの前記第一のプレートに結合され、前記第一のキャパシタおよび
プレート線構造の間に配置された第三の半導体ピラーを含む第三のトランジスタと、
前記第二のキャパシタの前記第一のプレートに結合され、前記第二のキャパシタおよび
前記プレート線構造の間に配置された第四の半導体ピラーを含む第四のトランジスタと、
をさらに含む請求項１６に記載の装置。
【請求項２４】
第一および第二のプレートを含み、前記第一および第二のプレートの間に配置された強
誘電体材料をさらに含む第一のキャパシタと、
第一および第二のプレートを含み、前記第一および第二のプレートの間に配置された強
誘電体材料をさらに含む第二のキャパシタと、
前記第一のキャパシタの前記第二のプレートと第一のデジット線との間に配置された第
一の垂直トランジスタと、
前記第二のキャパシタの前記第二のプレートと第二のデジット線との間に配置された第
二の垂直トランジスタと、
前記第一および第二のキャパシタの前記第一のプレートと、プレート線構造との間に配
置され、前記第一および第二の垂直トランジスタから垂直方向にずらされる、第三の垂直
トランジスタと、
を含む装置。
【請求項２５】
前記第一および第二のトランジスタは、共通の水平平面内にある、請求項２４に記載の
装置。
【請求項２６】
前記第一および第二のトランジスタのゲートを含む第一のワード線と、
前記第三のトランジスタのゲートを含む第二のワード線と、
をさらに含む、請求項２４に記載の装置。
【請求項２７】
前記第一のワード線は、第一の水平平面に沿って伸び、前記第二のワード線は、前記第
一のワード線の前記水平平面から垂直方向にずらされた第二の水平平面に沿って伸びる、
請求項２６に記載の装置。
【請求項２８】
第一および第二のキャパシタと、前記第一、第二および第三の垂直トランジスタは、第
一のメモリセル内に含まれ、前記第一および第二のデジット線は、前記第一のメモリセル
が積み重ねられる第二のメモリセルと共有される、請求項２４に記載の装置。
【請求項２９】
前記第一および第二のキャパシタと、前記第一、第二および第三の垂直トランジスタは
第一のメモリセル内に含まれ、前記プレート線構造は、前記第一のメモリセルが積み重ね
られる第二のメモリセルと共有される、請求項２４に記載の装置。
【請求項３０】
第一および第二のプレートを含む第一の強誘電体キャパシタと、
第一および第二のプレートを含む第二の強誘電体キャパシタと、
前記第一の強誘電体キャパシタの前記第二のプレートと第一のデジット線との間に配置
された第一の垂直トランジスタと、
前記第一の強誘電体キャパシタの前記第一のプレートとプレート線構造との間に配置さ
れた第二の垂直トランジスタであって、前記第一の垂直トランジスタは、前記第二の垂直
トランジスタから垂直方向にずらされる、第二の垂直トランジスタと、
前記第二の強誘電体キャパシタの前記第二のプレートと第二のデジット線との間に配置
された第三の垂直トランジスタと、
前記第二の強誘電体キャパシタの前記第一のプレートと前記プレート線構造との間に配
置された第四の垂直トランジスタであって、前記第三の垂直トランジスタは、前記第四の
垂直トランジスタから垂直方向にずらされる、第四の垂直トランジスタと、
を含む装置。
【請求項３１】
前記第一、第二、第三および第四の垂直トランジスタは、共通の水平平面内にある、請
求項３０に記載の装置。
【請求項３２】
第一および第三の垂直トランジスタは、相互に共通の第一の水平平面内にあり、前記第
二および第四の垂直トランジスタは、相互に共通の第二の水平平面内にある、請求項３０
に記載の装置。
【請求項３３】
前記第一の共通の水平平面は、前記第二の共通の水平平面から垂直方向にずらされる、
請求項３２に記載の装置。
【請求項３４】
前記第一および第三のトランジスタのゲートを含むワード線をさらに含み、前記ワード
線は、前記第一の共通の水平平面に沿って伸びる、請求項３２に記載の装置。
【請求項３５】
第一および第二の強誘電体キャパシタと、前記第一、第二、第三および第四の垂直トラ
ンジスタは、第一のメモリセル内に含まれ、前記第一および第二のデジット線は前記第一
のメモリセルが積み重ねられる第二のメモリセルと共有される、請求項３０に記載の装置
。
【請求項３６】
第一および第二の強誘電体キャパシタと、前記第一、第二、第三および第四の垂直トラ
ンジスタは、第一のメモリセル内に含まれ、前記プレート線構造は、前記第一のメモリセ
ルが積み重ねられる第二のメモリセルと共有される、請求項３０に記載の装置。
【請求項３７】
前記第一、第二、第三および第四のトランジスタの各々は、
半導体ピラーと、
ゲート誘電体材料と、
前記半導体ピラー内のチャネル領域と、
前記半導体ピラー内のソース／ドレイン領域と、
を含む、請求項３０に記載の装置。
【請求項３８】
メモリセルの第一および第二のトランジスタをアクティブ化することと、
第一および第二の強誘電体キャパシタに結合されたプレート線に電圧を印加することで
あって、前記第一の強誘電体キャパシタは、前記第一のトランジスタに結合され、前記第
一のトランジスタについて垂直方向にずらされ、前記第二の強誘電体キャパシタは、前記
第二のトランジスタに結合され、前記第二のトランジスタについて垂直方向にずらされる
、ことと、
前記第一の強誘電体キャパシタに結合された第一のデジット線で発達した第一の電圧を
、前記第二の強誘電体キャパシタに結合された第二のデジット線で発達した第二の電圧と
比較することと、
を含む、メモリセルにアクセスする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願に対するクロスリファレンス］
本出願は、２０１６年８月３１日に出願された米国特許仮出願番号６２／３８１，９４
２の出願日の利益を主張する。この出願は、その全体において、全ての目的のために本明
細書に参照によって組み入れられる。
【背景技術】
【０００２】
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、デジタルディスプレイ
などの様々な電子デバイスに情報を格納するために広く用いられている。メモリデバイス
の様々な状態をプログラムすることによって情報が格納される。例えば、バイナリデバイ
スは、論理“１”または論理“０”によってしばしば示される二つの状態を有する。他の
システムにおいては、三以上の状態が格納されてもよい。格納された情報にアクセスする
ために、電子デバイスは、メモリデバイスに格納された状態を読み出すか、または検知し
てもよい。情報を格納するために、電子デバイスは、メモリデバイスに状態を書き込むか
、またはプログラムしてもよい。
【０００３】
メモリデバイスの様々なタイプが存在し、ランダムアクセスメモリ（ＲＡＭ）、リード
オンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期式ダイナミックＲＡ
Ｍ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化
ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ他を含む。メモリデバイスは、揮発性または不揮
発性であってもよい。不揮発性メモリ、例えば、フラッシュメモリは、外部電源がなくて
も長期間、データを格納することができる。揮発性メモリデバイス、例えば、ＤＲＡＭは
、外部電源によって周期的にリフレッシュされないと、時間の経過とともに、格納された
状態を失うことがある。バイナリメモリデバイスは、例えば、充電または放電されたキャ
パシタを含み得る。充電されたキャパシタは、しかしながら、リーク電流を通じて時間と
共に放電され得、その結果、格納された情報の喪失をもたらす。周期的なリフレッシュな
しにデータを格納する性能などの不揮発性メモリの特徴が有利であり得る一方で、揮発性
メモリの幾つかの特徴が、より高速な読み出しまたは書き込み速度などの性能の利点を提
供し得る。
【０００４】
ＦｅＲＡＭは、揮発性メモリと類似したデバイスアーキテクチャを使用し得るが、記憶
デバイスとして強誘電体キャパシタを使用することによって、不揮発性特性を有すること
がある。ＦｅＲＡＭデバイスは、それゆえ、他の不揮発性および揮発性メモリデバイスと
比較して、改善された性能を有し得る。しかしながら、ＦｅＲＡＭデバイスの動作を改良
することが望まれている。例えば、ＦｅＲＡＭデバイスの動作のために、メモリセル検知
中のノイズ抵抗性の改良、より小型の回路およびレイアウトサイズの縮小ならびにタイミ
ングの向上を有することが望ましいことがある。
【発明の概要】
【０００５】
強誘電体メモリセルを含む装置、およびメモリセルにアクセスするための方法が記述さ
れる。例示的一装置は、第一および第二のキャパシタと、第一および第二のトランジスタ
とを含む。第一のキャパシタは第一のプレート、第二のプレート、ならびに、第一および
第二のプレートの間に配置された強誘電体材料を含み、第一のプレートはプレート線構造
に結合される。第二のキャパシタは、第一のプレート、第二のプレートならびに第一およ
び第二のプレートの間に配置された強誘電体材料を含み、第一のプレートはプレート線構
造に結合される。第一のトランジスタは、第一のキャパシタについて、垂直方向にずらさ
れ、第一のキャパシタの第二のプレートに結合される。第二のトランジスタは、第二のキ
ャパシタについて垂直方向にずらされ、第二のキャパシタの第二のプレートに結合される
。
【０００６】
例示的一方法は、メモリセルの第一および第二のトランジスタをアクティブ化すること
と、第一および第二の強誘電体キャパシタに結合されたプレート線に電圧を印加すること
を含む。第一の強誘電体キャパシタは、第一のトランジスタに結合され、第一のトランジ
スタについて、垂直方向にずらされる。第二の強誘電体キャパシタは、第二のトランジス
タに結合され、第二のトランジスタについて、垂直方向にずらされる。第一の強誘電体キ
ャパシタに結合された第一のデジット線で発達した第一の電圧は、第二の強誘電体キャパ
シタに結合された第二のデジット線で発達した第二の電圧と比較される。
【図面の簡単な説明】
【０００７】
【図１】本開示の様々な実施形態による、強誘電体メモリをサポートする例示的メモリアレイのブロック図である。
【図２Ａ】本開示の一実施形態による、メモリセルの列を含む例示的回路の模式図である。
【図２Ｂ】本開示の一実施形態による、センスコンポーネントの模式図である。
【図３Ａ】本開示の様々な実施形態による、強誘電体メモリセルに対する非線形電気特性の例の図である。
【図３Ｂ】本開示の様々な実施形態による、強誘電体メモリセルに対する非線形電気特性の例の図である。
【図４Ａ】本開示の一実施形態による、２トランジスタおよび２キャパシタを含む例示的メモリセルの模式図である。
【図４Ｂ】本開示の一実施形態による、２トランジスタおよび２キャパシタを含む例示的メモリセルを図示する例示的メモリアレイの領域の断面側面図である。
【図５Ａ】本開示の一実施形態による、２トランジスタおよび２キャパシタを含む例示的メモリセルの模式図である。
【図５Ｂ】本開示の一実施形態による、２トランジスタおよび２キャパシタを含む例示的メモリセルを図示する例示的メモリアレイの領域の断面側面図である。
【図６Ａ】本開示の一実施形態による、２トランジスタおよび２キャパシタを含む例示的メモリセルの模式図である。
【図６Ｂ】本開示の一実施形態による、２トランジスタおよび２キャパシタを含む例示的メモリセルを図示する例示的メモリアレイの領域の断面側面図である。
【図７Ａ】本開示の一実施形態による、２トランジスタおよび２キャパシタを含む例示的メモリセルの模式図である。
【図７Ｂ】本開示の一実施形態による、２トランジスタおよび２キャパシタを含む例示的メモリセルを図示する例示的メモリアレイの領域の断面側面図である。
【図８Ａ】本開示の一実施形態による、２トランジスタおよび２キャパシタを含む例示的メモリセルの模式図である。
【図８Ｂ】本開示の一実施形態による、２トランジスタおよび２キャパシタを含む例示的メモリセルを図示する例示的メモリアレイの領域の断面側面図である。
【図９Ａ】本開示の一実施形態による、３トランジスタおよび２キャパシタを含む例示的メモリセルの模式図である。
【図９Ｂ】本開示の一実施形態による、３トランジスタおよび２キャパシタを含む例示的メモリセルを図示する例示的メモリアレイの領域の断面側面図である。
【図１０Ａ】本開示の一実施形態による、３トランジスタおよび２キャパシタを含む例示的メモリセルの模式図である。
【図１０Ｂ】本開示の一実施形態による、３トランジスタおよび２キャパシタを含む例示的メモリセルを図示する例示的メモリアレイの領域の断面側面図である。
【図１１Ａ】本開示の一実施形態による、４トランジスタおよび２キャパシタを含む例示的メモリセルの模式図である。
【図１１Ｂ】本開示の一実施形態による、４トランジスタおよび２キャパシタを含む例示的メモリセルを図示する例示的メモリアレイの領域の断面側面図である。
【図１２Ａ】本開示の一実施形態による、４トランジスタおよび２キャパシタを含む例示的メモリセルの模式図である。
【図１２Ｂ】本開示の一実施形態による、４トランジスタおよび２キャパシタを含む例示的メモリセルを図示する例示的メモリアレイの領域の断面側面図である。
【図１３Ａ】本開示の一実施形態による、４トランジスタおよび２キャパシタを含む例示的メモリセルの模式図である。
【図１３Ｂ】本開示の一実施形態による、４トランジスタおよび２キャパシタを含む例示的メモリセルを図示する例示的メモリアレイの領域の断面側面図である。
【図１４】本開示の様々な実施形態による、強誘電体メモリをサポートするメモリアレイのブロック図である。
【図１５】本開示の様々な実施形態による、強誘電体メモリをサポートするシステムのブロック図である。
【発明を実施するための形態】
【０００８】
本開示の実施形態の十分な理解を提供するために、ある詳細事項が以下に説明される。
しかしながら、本開示の実施形態は、これらの具体的な詳細事項なしでも実施され得るこ
とは当業者に明らかであろう。さらに、本明細書に記述された本開示の具体的実施形態は
、例示として提供されるものであって、本開示の範囲をこれらの具体的実施形態に限定す
るために用いられるべきではない。他の例においては、既知の回路、制御信号、タイミン
グプロトコルおよびソフトウェア動作は、本開示を不必要に不明瞭にすることを防ぐため
に、詳細には図示されていない。
【０００９】
図１は、本開示の様々な実施形態による強誘電体メモリをサポートする例示的メモリア
レイ１０を図示する。メモリアレイ１０は、また、電子メモリ装置とも称され得る。メモ
リアレイ１０は、異なる状態を格納するようにプログラム可能なメモリセル１０５を含む
。各状態は、異なる論理値を表し得る。例えば、二つの状態を格納するメモリに対して、
論理値は、論理０および論理１として示され得る。幾つかの場合、メモリセル１０５は、
３つ以上の論理値を格納するように構成される。メモリセル１０５は、プログラム可能な
状態を表す電荷を格納するために複数のキャパシタを含み得る。例えば、充電されたキャ
パシタおよび充電されていないキャパシタは、其々、二つの論理値を表し得る。
【００１０】
強誘電体メモリセルは、誘電体材料として強誘電体を有するキャパシタを含み得る。強
誘電体キャパシタの異なる電荷のレベルは、異なる論理値を表し得る。強誘電体メモリセ
ル１０５は、例えば、周期的なリフレッシュ動作の必要のない論理値の持続的なストレー
ジといった、他のメモリアーキテクチャに対して改善された性能をもたらし得る有利な特
性を有し得る。
【００１１】
読み出しおよび書き込みなどの動作は、適切なアクセス線１２およびデジット線１５を
アクティブ化または選択することによって、メモリセル１０５で実施され得る。アクセス
線１２は、ワード線１２とも称され得る。ワード線１２またはデジット線１５をアクティ
ブ化または選択することは、其々の線に電圧を印加することを含み得る。ワード線１２お
よびデジット線１５は導電性材料で製造される。例えば、ワード線１２およびデジット線
１５は、金属（銅、アルミニウム、金、タングステンなど）、金属合金、ドープされた半
導体、またはその他の導電性材料などで製造されてもよい。図１の実施例によると、メモ
リセル１０５の各行は、ワード線１２  ＷＬに結合され、メモリセル１０５の各列は、デ
ジット線１５  ＢＬ−ＴおよびＢＬ−Ｃに結合される。其々のワード線１２およびデジッ
ト線１５をアクティブ化する（例えば、ワード線１２またはデジット線１５に電圧を印加
する）ことによって、それらの交点でメモリセル１０５がアクセスされ得る。メモリセル
１０５にアクセスすることは、メモリセル１０５を読み出すこと、または書き込むことを
含み得る。ワード線１２およびデジット線１５の交点は、メモリセルのアドレスと称され
得る。
【００１２】
幾つかのアーキテクチャにおいては、セルの論理格納デバイス、例えば、キャパシタは
、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１２は、
選択コンポーネントに結合され得、選択コンポーネントを制御し得る。例えば、選択コン
ポーネントはトランジスタであってもよく、ワード線１２は、トランジスタのゲートに結
合されてもよい。ワード線１２をアクティブ化することは、結果として、メモリセル１０
５のキャパシタと、対応するデジット線１５との間の電気的結合または閉回路をもたらす
。デジット線は、その後、メモリセル１０５の読み出し、または書き込みの何れかのため
にアクセスされ得る。
【００１３】
メモリセル１０５にアクセスすることは、行デコーダ２０および列デコーダ３０を通じ
て制御され得る。幾つかの実施例では、行デコーダ２０は、行アドレスをメモリコントロ
ーラ４０から受信し、受信された行アドレスに基づいて適切なワード線１２をアクティブ
化する。同様に、列デコーダ３０は、メモリコントローラ４０から列アドレスを受信し、
適切なデジット線１５をアクティブ化する。例えば、メモリアレイ１０は、複数のワード
線１２および複数のデジット線１５を含み得る。したがって、ワード線１２  ＷＬと、デ
ジット線１５  ＢＬ−ＴおよびＢＬ−Ｃとをアクティブ化することによって、それらの交
点におけるメモリセル１０５がアクセスされ得る。
【００１４】
アクセスすると、メモリセル１０５の格納された状態を判定するために、メモリセル１
０５はセンスコンポーネント２５によって読み出され得、または検知され得る。例えば、
メモリセル１０５にアクセスした後、メモリセル１０５の強誘電体キャパシタは、対応す
るデジット線１５上へ放電し得る。強誘電体キャパシタを放電することは、強誘電体キャ
パシタにバイアスをかけること、または電圧を印加することに基づき得る。放電すること
は、デジット線１５の電圧に変化を生じさせ得、センスコンポーネント２５は、メモリセ
ル１０５の格納された状態を判定するために、それを基準電圧（図示せず）と比較し得る
。例えば、デジット線１５が基準電圧よりも高い電圧を有する場合、センスコンポーネン
ト２５は、メモリセル１０５中に格納された状態が論理１であると判定し得、逆もまた同
様である。センスコンポーネント２５は、信号における差を検出（例えば、比較）および
増幅するための様々なトランジスタまたは増幅器を含み得、増幅された差をラッチするこ
とを含み得る。個別のセンスコンポーネント２５は、デジット線ＢＬ−ＴおよびＢＬ−Ｃ
の各対に対して提供されてもよい。メモリセル１０５の検出された論理状態は、その後、
列デコーダ３０を通じて出力３５として出力され得る。
【００１５】
メモリセル１０５は、関連するワード線１２およびデジット線１５をアクティブ化する
ことによってプログラムされ得、または書き込まれ得る。上で論じられたように、ワード
線１２をアクティブ化することは、メモリセル１０５の対応する行をそれらの其々のデジ
ット線１５に結合する。ワード線１２がアクティブ化される間に、関連するデジット線１
５を制御することによって、メモリセル１０５は書き込まれ得る。例えば、メモリセル１
０５中に論理値が格納され得る。列デコーダ３０は、メモリセル１０５に書き込まれるデ
ータ、例えば入力３５を受け入れ得る。強誘電体メモリセル１０５は、強誘電体キャパシ
タにわたって電圧を印加することによって書き込まれ得る。このプロセスは、以下により
詳細に論じられる。
【００１６】
幾つかのメモリアーキテクチャにおいては、メモリセル１０５にアクセスすることは、
格納された論理状態を劣化または破壊することがあり、書き換え（例えば、修復）動作が
、メモリセル１０５に元の論理状態を戻すために実施され得る。例えば、キャパシタは、
センス動作中に部分的または完全に放電され得、格納された論理状態を破壊する。ゆえに
、論理状態は、センス動作後に書き換えられることがある。さらに、ワード線１２をアク
ティブ化することは、結果として、その行における全てのメモリセルの放電をもたらし得
る。したがって、その行における幾つかまたは全てのメモリセル１０５が書き換えられる
必要があり得る。
【００１７】
メモリコントローラ４０は、行デコーダ２０、列デコーダ３０、およびセンスコンポー
ネント２５などの様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読
み出し、書き込み、修復など）を制御し得る。メモリコントローラ４０は、所望のワード
線１２およびデジット線１５をアクティブ化するために、行および列のアドレス信号を生
成し得る。メモリコントローラ４０は、また、メモリアレイ１０の動作中に使用される様
々な電位を生成および制御し得る。一般的に、本明細書で論じられる印加電圧の振幅、形
状、または存続期間は、調整または変更され得、メモリアレイ１０を動作させるための様
々な動作に対して異なり得る。さらに、メモリアレイ１０内の１つの、複数の、または全
てのメモリセル１０５は同時にアクセスされ得る。例えば、メモリアレイ１０の複数のま
たは全てのセルは、全てのメモリセル１０５またはメモリセル１０５のグループが単一の
論理状態に設定されるリセット動作中に同時にアクセスされ得る。
【００１８】
図２Ａは、本開示の一実施形態による、メモリセルの列を含む例示的回路２０を図示す
る。図２は、本開示の様々な実施形態による、メモリセル１０５を含む例示的回路２０を
図示する。回路２０は、メモリセル１０５  ＭＣ（０）〜ＭＣ（ｎ）を含み、ここで、“
ｎ”はアレイサイズに依存する。回路２０は、ワード線ＷＬ（０）〜ＷＬ（ｎ）と、デジ
ット線ＢＬ−ＴおよびＢＬ−Ｃならびにセンスコンポーネント２５をさらに含む。デジッ
ト線ＢＬ−Ｔは、センスコンポーネント２５のセンスノードＡに結合され、デジット線Ｂ
Ｌ−Ｃは、センスコンポーネント２５のセンスノードＢに結合される。ワード線、デジッ
ト線およびセンスコンポーネントは、其々、図１を参照して記述されたメモリセル１０５
、ワード線１２、デジット線１５およびセンスコンポーネント２５の実施例であり得る。
メモリセル１０５の一つの列およびｎ個の行が図２Ａには図示されているが、メモリアレ
イは、図示されたようなメモリセルの多くの列および行を含み得る。
【００１９】
メモリセル１０５は、キャパシタおよび選択コンポーネント（図２Ａには図示せず）な
どの論理格納コンポーネントを含み得る。メモリセル１０５のキャパシタは、強誘電体キ
ャパシタであり得る。強誘電体キャパシタは、デジット線ＢＬ−ＴおよびＢＬ−Ｃに結合
すると放電しないことがある。前述されたように、メモリセル１０５のキャパシタを充電
または放電することによって様々な状態が格納され得る。メモリセル１０５の選択コンポ
ーネントは、其々のワード線ＷＬによってアクティブ化され得る。メモリセル１０５の各
々は、メモリセル１０５のアクセス中に使用され得るプレート線ＣＰに結合される。
【００２０】
メモリセル１０５の格納された状態は、回路２０に表された様々な素子を動作させるこ
とによって読み出され得るか、または検知され得る。メモリセル１０５は、デジット線Ｂ
Ｌ−ＴおよびＢＬ−Ｃと電子通信し得る。例えば、以下により詳細に記述されるように、
メモリセル１０５のキャパシタは、メモリセル１０５の選択コンポーネントが非アクティ
ブ化されたときにはデジット線ＢＬ−ＴおよびＢＬ−Ｃから絶縁されることができ、選択
コンポーネントがアクティブ化されたときには、キャパシタは、デジット線ＢＬ−Ｔおよ
びＢＬ−Ｃに結合されることができる。メモリセル１０５の選択コンポーネントをアクテ
ィブ化することは、メモリセル１０５を選択することと称され得る。幾つかの場合には、
選択コンポーネントはトランジスタであり、その動作は、トランジスタゲートに電圧を印
加することによって制御され、その電圧の大きさは、トランジスタの閾値電圧よりも大き
い。ワード線ＷＬは、選択コンポーネントをアクティブ化し得る。例えば、ワード線ＷＬ
に印加される電圧は、メモリセル１０５の選択コンポーネントのトランジスタゲートに印
加される。結果として、選択されたメモリセル１０５のキャパシタがデジット線ＢＬ−Ｔ
およびＢＬ−Ｃに其々結合される。ワード線ＷＬ（０）−ＷＬ（ｎ）は、其々メモリセル
１０５  ＭＣ（０）−ＭＣ（ｎ）の選択コンポーネントと電子通信する。それゆえ、其々
のメモリセル１０５のワード線ＷＬをアクティブ化することは、メモリセル１０５をアク
ティブ化し得る。例えば、ＷＬ（０）をアクティブ化することは、メモリセルＭＣ（０）
をアクティブ化し、ＷＬ（１）をアクティブ化することは、メモリセルＭＣ（１）をアク
ティブ化する、などである。
【００２１】
メモリセル１０５によって格納された論理値を検知するために、ワード線ＷＬは、其々
のメモリセル１０５を選択するためにバイアスされ得、電圧は、プレート線ＣＰに印加さ
れ得る。プレート線ＣＰをバイアスすることは、結果として、メモリセル１０５のキャパ
シタにわたる電圧差を生じさせ得、これは、キャパシタに格納された電荷における変化を
引き起こし得る。格納された電荷における変化の大きさは、各キャパシタの最初の状態、
例えば、最初の状態が論理１を格納していたか、論理０を格納していたか、に依存し得る
。メモリセル１０５の選択コンポーネントがワード線ＷＬによってアクティブ化されたと
き、プレート線ＣＰをバイアスすることによる格納された電荷における変化は、メモリセ
ル１０５のキャパシタに格納された電荷に基づいて、デジット線ＢＬ−ＴおよびＢＬ−Ｃ
の電圧の変化を引き起こし得る。デジット線ＢＬ−ＴおよびＢＬ−Ｃの電圧の変化は、其
々、センスコンポーネント２５のセンスノードＡおよびＢに変化を生じさせ得る。各メモ
リセル１０５の格納された状態によって表される論理値を判定するために、デジット線Ｂ
Ｌ−ＴおよびＢＬ−Ｃに結果として生じる電圧は、センスコンポーネント２５によって相
互に比較され得る。
【００２２】
センスコンポーネント２５は、信号の差を検出し、増幅するために、様々なトランジス
タまたは増幅器を含み得、これらは、増幅された差をラッチすることを含み得る。センス
コンポーネント２５は、そのセンスノード（例えば、センスノードＡおよびＢ）の電圧を
受信して比較するセンス増幅器を含み得る。センスノードＡおよびＢの電圧は、其々、デ
ジット線ＢＬ−ＴおよびＢＬ−Ｃの電圧によって影響され得る。センス増幅器出力（例え
ば、センスノードＡ）は、比較に基づいて、より高い（例えば、正の）またはより低い（
例えば、負もしくはグランドの）供給電圧に駆動され得る。他方のセンスノード（例えば
、センスノードＢ）は、相補的電圧に駆動され得る（例えば、正の供給電圧は、負または
グランド電圧に対して相補的であり、負またはグランド電圧は、正の供給電圧に対して相
補的である）。例えば、センスノードＡがセンスノードＢよりも高い電圧を有する場合、
センス増幅器は、正の供給電圧にセンスノードＡを駆動し得、センスノードＢを負または
グランド電圧に駆動し得る。センスコンポーネント２５は、センス増幅器の状態（例えば
、センスノードＡおよび／またはセンスノードＢの電圧ならびに／あるいはデジット線Ｂ
Ｌ−ＴおよびＢＬ−Ｃの電圧）をラッチし得、これは、メモリセル１０５の格納された状
態および論理値、例えば、論理１を判定するために用いられ得る。あるいは、センスノー
ドＡがセンスノードＢよりも低い電圧を有する場合、センス増幅器は、センスノードＡを
負またはグランド電圧に駆動し得、センスノードＢを正の供給電圧に駆動し得る。センス
増幅器２５は、また、メモリセル１０５の格納された状態および論理値、例えば論理０を
判定するために、センス増幅器の状態をラッチし得る。
【００２３】
格納された状態は、メモリセル１０５の論理値を表し得、これは、例えば、図１につい
ての出力３５として列デコーダ３０を通じて、その後出力され得る。センスコンポーネン
ト２５がまた、デジット線ＢＬ−ＴおよびＢＬ−Ｃを相補的電圧に駆動する実施形態にお
いては、相補的電圧は、読み出された元のデータ状態を修復するために、メモリセル１０
５に印加され得る。データを修復することによって、個別の修復動作は不必要になる。
【００２４】
図２Ｂは、本開示の一実施形態による、センスコンポーネント２５を図示する。センス
コンポーネント２５は、ｐ型電界効果トランジスタ２５２および２５６と、ｎ型電界効果
トランジスタ２６２および２６６とを含む。トランジスタ２５２およびトランジスタ２６
２のゲートは、センスノードＡに結合される。トランジスタ２５６およびトランジスタ２
６６のゲートは、センスノードＢに結合される。トランジスタ２５２および２５６と、ト
ランジスタ２６２および２６６はセンス増幅器を表す。ｐ型電界効果トランジスタ２５８
は、電源（例えば、ＶＲＥＡＤ電圧電源）に結合されるように構成され、トランジスタ２
５２および２５６の共通のノードに結合される。トランジスタ２５８は、アクティブＰＳ
Ａ信号（例えば、負論理ロジック）によってアクティブ化される。ｎ型電界効果トランジ
スタ２６８は、センス増幅器基準電圧（例えば、グランド）に結合されるように構成され
、トランジスタ２６２および２６６の共通のノードに結合される。トランジスタ２６８は
、アクティブＮＳＡ信号（例えば、正論理ロジック）によってアクティブ化される。
【００２５】
動作においては、センス増幅器は、電源の電圧およびセンス増幅器基準電圧にセンス増
幅器を結合するために、ＰＳＡおよびＮＳＡ信号をアクティブ化することによってアクテ
ィブ化される。アクティブ化されたとき、センス増幅器は、センスノードＡおよびＢの電
圧を比較して、センスノードＡおよびＢを相補的電圧レベルに駆動する（例えば、センス
ノードＡをＶＲＥＡＤに駆動し、センスノードＢをグランドに駆動する、またはセンスノ
ードＡをグランドに駆動し、センスノードＢをＶＲＥＡＤに駆動する）ことによって、電
圧差を増幅する。センスノードＡおよびＢが相補的電圧レベルに駆動されたとき、センス
ノードＡおよびＢの電圧は、センス増幅器によってラッチされ、センス増幅器が非アクテ
ィブ化されるまでラッチされたままである。
【００２６】
図２Ａを参照すると、メモリセル１０５に書き込むために、電圧がメモリセル１０５の
キャパシタにわたって印加され得る。様々な方法が使用され得る。幾つかの実施例におい
ては、選択コンポーネントは、デジット線ＢＬ−ＴおよびＢＬ−Ｃにキャパシタを結合す
るために、ワード線ＷＬを通じて、其々アクティブ化され得る。強誘電体キャパシタに対
して、キャパシタにわたって正または負の電圧を印加するために、デジット線ＢＬ−Ｔお
よびＢＬ−Ｃの電圧を制御することによって、メモリセル１０５のキャパシタにわたって
電圧が印加され得る。幾つかの実施形態においては、相補的電圧は、例えば、デジット線
ＢＬ−ＴおよびＢＬ−Ｃならびにプレート線ＣＰを用いて、メモリセル１０５に書き込む
ために、メモリセル１０５のキャパシタに印加される。限定しない実施例として、幾つか
の実施形態においては、メモリセル１０５に第一の論理値を書き込むために、第一の電圧
が、キャパシタの一方のプレートに印加され、第一の電圧に相補的な第二の電圧がキャパ
シタの他方のプレートに印加され、メモリセル１０５に第二の論理値を書き込むために、
第二の電圧がキャパシタの前記一方のプレートに印加され、第一の電圧がキャパシタの前
記他方のプレートに印加される。
【００２７】
幾つかの実施例においては、検知の後、修復動作が実施され得る。前に論じられたよう
に、検知動作は、メモリセル１０５の元の格納された状態を劣化または破壊し得る。検知
後、状態は、メモリセル１０５にライトバックされ得る。例えば、センスコンポーネント
２５は、メモリセル１０５の格納された状態を判定し得、その後、例えば、デジット線Ｂ
Ｌ−ＴおよびＢＬ−Ｃを通じて同一の状態をライトバックし得る。
【００２８】
強誘電体材料は非線形の分極特性を有する。図３Ａおよび図３Ｂは、本開示の様々な実
施形態による、強誘電体メモリのためのメモリセルに対するヒステリシス曲線３００−ａ
（図３Ａ）および３００−ｂ（図３Ｂ）で、非線形電気特性の例を図示する。ヒステリシ
ス曲線３００−ａおよび３００−ｂは、其々強誘電体メモリセルの書き込みおよび読み出
しプロセスの一例を図示する。ヒステリシス曲線３００は、強誘電体キャパシタ（例えば
、図２のキャパシタ２０５）上に格納された電荷Ｑを電圧差Ｖの関数として図示する。
【００２９】
強誘電体材料は、自発電気分極によって特徴づけられ、例えば、電界がなくても非ゼロ
電気分極を維持する。例示的な強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ３）、チ
タン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）およびタンタル酸ストロン
チウムビスマス（ＳＢＴ）を含む。本明細書に記述された強誘電体キャパシタは、これら
の、または他の強誘電体材料を含んでもよい。強誘電体キャパシタ内の電気分極は、強誘
電体材料表面に正味の電荷を生じさせ、キャパシタ端子を通じて逆の電荷を引き付ける。
したがって、電荷は、強誘電体材料とキャパシタ端子との界面に格納される。電気分極は
、比較的長時間、無期限にさえ、外部から印加される電界がなくても維持されることがで
きるため、電荷の漏れは、例えば、揮発性メモリアレイで使用されるキャパシタと比較す
ると、顕著に減少し得る。これは、上述されたように、幾つかの揮発性メモリアーキテク
チャについて、リフレッシュ動作を実施する必要性を減少させることがある。
【００３０】
ヒステリシス曲線３００は、キャパシタの単一の端子の観点から理解され得る。例示と
して、強誘電体材料が負の分極を有する場合には、正の電荷がその端子に集まる。同様に
、強誘電体材料が正の分極を有する場合には、負の電荷がその端子に集まる。さらに、ヒ
ステリシス曲線３００における電圧は、キャパシタにおける電圧差を表し、方向性を有す
ることを理解されたい。例えば、問題の端子に正の電圧を印加し、第二の端子をグランド
（または、ほぼゼロボルト（０Ｖ））に維持することによって、正の電圧が実現されても
よい。問題の端子をグランドに維持して、第二の端子に正の電圧を印加することによって
、負の電圧が印加されてもよく、例えば、正の電圧が問題の端子を負に分極させるために
印加され得る。同様に、二つの正の電圧、二つの負の電圧、または正の電圧と負の電圧と
の任意の組み合わせが、ヒステリシス曲線３００に図示された電圧差を生成するために、
適切なキャパシタ端子に印加されてもよい。
【００３１】
ヒステリシス曲線３００−ａに図示されるように、強誘電体材料は、ゼロの電圧差で正
または負の分極を維持することがあり、その結果、二つの可能な充電された状態を生じる
。それは、電荷状態３０５と電荷状態３１０である。図３の実施例によれば、電荷状態３
０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの実施例においては、其々
の電荷状態の論理値は、理解を損なわずに逆にされ得る。
【００３２】
電圧を印加することにより強誘電体材料の電気分極を制御し、それによって、キャパシ
タ端子における電荷を制御することによって、メモリセルに論理０または１が書き込まれ
得る。例えば、キャパシタに正味の正の電圧３１５を印加することは、結果として、電荷
状態３０５−ａに到達するまでの電荷の蓄積を生じる。電圧３１５を除去すると、電荷状
態３０５−ａは、ゼロ電位において電荷状態３０５に到達するまで、経路３２０に従う。
同様に、電荷状態３１０は、正味の負の電圧３２５を印加することによって書き込まれ、
結果として電荷状態３１０−ａを生じる。負の電圧３２５を除去した後、電荷状態３１０
−ａは、ゼロ電圧において電荷状態３１０に到達するまで、経路３３０に従う。電荷状態
３０５および３１０は、また、残留分極（Ｐｒ）値とも呼ばれることがあり、これは、外
部バイアス（例えば、電圧）を除去しても保持する分極（または、電荷）である。
【００３３】
強誘電体キャパシタの格納された状態を読み出すか、または検知するために、電圧がキ
ャパシタにわたって印加され得る。それに応じて、格納された電荷Ｑは変化し、その変化
の程度は、最初の電荷状態に依存し、結果として、最終的に格納された電荷（Ｑ）は、電
荷状態３０５−ｂまたは３１０−ｂのいずれが最初に格納されていたかに依存する。例え
ば、ヒステリシス曲線３００−ｂは、二つの可能な格納された電荷状態３０５−ｂおよび
３１０−ｂを図示する。電圧３３５が、前に論じられたようにキャパシタにわたって印加
され得る。正の電圧として図示されているが、電圧３３５は負であってもよい。電圧３３
５に応じて、電荷状態３０５−ｂは、経路３４０に従い得る。同様に、電荷状態３１０−
ｂが最初に格納されていた場合には、それは経路３４５に従う。電荷状態３０５−ｃおよ
び電荷状態３１０−ｃの最終的な位置は、特定のセンシングスキームおよび回路を含む多
数の要因に依存する。
【００３４】
幾つかの場合には、最終的な電荷は、メモリセルに結合されたデジット線の固有の静電
容量に依存し得る。例えば、キャパシタが、デジット線に結合され、電圧３３５が印加さ
れる場合、デジット線の電圧は、その固有の静電容量によって上昇し得る。ゆえに、セン
スコンポーネントで測定される電圧は、電圧３３５と等しくなり得ず、その代わりにデジ
ット線の電圧に依存し得る。ヒステリシス曲線３００−ｂにおける最終的な電荷状態３０
５−ｃおよび３１０−ｃの位置は、それゆえ、デジット線の静電容量に依存し得、ｌｏａ
ｄ−ｌｉｎｅ分析を通じて判定され得る。電荷状態３０５−ｃおよび３１０−ｃは、デジ
ット線の静電容量について定義されてもよい。結果として、キャパシタの電圧、電圧３５
０または電圧３５５は、異なってもよく、キャパシタの最初の状態に依存し得る。
【００３５】
デジット線電圧を基準電圧と比較することによって、キャパシタの最初の状態が判定さ
れ得る。デジット線電圧は、電圧３３５とキャパシタにおける最終的な電圧である電圧３
５０または電圧３５５との間の差であり得、これは、例えば、（電圧３３５−電圧３５０
）または例えば、（電圧３３５−電圧３５５）である。例えば、デジット線電圧が基準電
圧よりも高いか、または基準電圧よりも低いかのように、その大きさが、格納された論理
状態を判定するための二つの可能なデジット線電圧の間であるように、基準電圧が生成さ
れ得る。例えば、基準電圧は、二つの量（電圧３３５−電圧３５０）および（電圧３３５
−電圧３５５）の平均であってもよい。別の実施例においては、基準電圧は、センスコン
ポーネントの第一のセンスノードにおける電圧を絶縁し、その後、デジット線を通じてセ
ンスコンポーネントの第二のセンスノードにおける電圧の変化を引き起こし、第一のセン
スノードの絶縁された電圧と第二のセンスノードの結果として生じる電圧とを比較するこ
とによって提供され得る。センスコンポーネントによる比較によって、検知されたデジッ
ト線電圧は、基準電圧よりも高いか、または低いかが判定され得、強誘電体メモリセルの
格納された論理値（例えば、論理０または１）が判定され得る。
【００３６】
図４Ａは、本開示の一実施形態による、二つのメモリセル１０５（０）および１０５（
１）の概略図である。破線は、メモリセル１０５の大体の境界を画定する。メモリセル１
０５の各々は、二つの選択コンポーネントＴ１およびＴ２と、二つのキャパシタＣ１およ
びＣ２とを含む。キャパシタＣ１およびＣ２は、強誘電体キャパシタであり得る。選択コ
ンポーネントＴ１およびＴ２は、トランジスタ、例えば、ｎ型電界効果トランジスタであ
ってもよい。このような一実施例においては、メモリセル１０５の各々は、二つのトラン
ジスタと二つのキャパシタ（例えば、２Ｔ２Ｃ）を含む。
【００３７】
選択コンポーネントＴ１およびＴ２の動作は、トランジスタゲートに電圧を印加するこ
とによって制御される。其々のワード線ＷＬは、選択コンポーネントをアクティブ化し得
る（例えば、ＷＬ０は、メモリセル１０５（０）の選択コンポーネントＴ１およびＴ２を
アクティブ化し得、ＷＬ１は、メモリセル１０５（１）の選択コンポーネントＴ１および
Ｔ２をアクティブ化し得る）。
【００３８】
キャパシタＣ１は、プレート線ＣＰに結合された第一のプレートを有し、第二のプレー
トを有する。キャパシタＣ２は、プレート線ＣＰに結合された第一のプレートを有し、第
二のプレートを有する。キャパシタＣ１の第二のプレートは、選択コンポーネントＴ１に
結合され、キャパシタＣ２の第二のプレートは、選択コンポーネントＴ２に結合される。
選択コンポーネントＴ１は、デジット線ＢＬ−Ｔにさらに結合され、選択コンポーネント
Ｔ２は、デジット線ＢＬ−Ｃにさらに結合される。其々のワード線ＷＬなどによってアク
ティブ化されると、キャパシタＣ１の第二のプレートとキャパシタＣ２の第二のプレート
は、其々、デジット線ＢＬ−ＴおよびＢＬ−Ｃと結合される。前に論じられたように、デ
ジット線ＢＬ−ＴおよびＢＬ−Ｃに結合されると、メモリセル１０５がアクセスされ得る
。例えば、メモリセル１０５の格納された状態は、読み出され得、および／または、メモ
リセル１０５は、新しい状態もしくは同一の状態を格納するために書き込まれ得る。幾つ
かの実施形態においては、メモリセル１０５にアクセスする（例えば、読み出すおよび／
または書き込む）ために、様々な電圧、例えば、相補的電圧が、デジット線ＢＬ−Ｔおよ
びＢＬ−Ｃならびにプレート線ＣＰを経由して、キャパシタＣ１およびＣ２のプレートに
印加され得る。
【００３９】
図４Ｂは、本開示の一実施形態による、図４Ａの例示的メモリセル１０５（０）および
１０５（１）を含むメモリアレイ１０の領域を図示する。図４Ｂの実施形態においては、
メモリセル１０５（０）および１０５（１）は、相互について横方向にずらされる。破線
は、メモリセル１０５の大体の境界を画定する。幾つかの実施形態においては、メモリセ
ル１０５の構造は、４Ｆ２アーキテクチャ内のメモリセルを含むと考えられ得、ここで、
Ｆは、与えられた技術の最小のフィーチャ寸法を示す。
【００４０】
メモリアレイ１０の図示された部分は、ベース（図示せず）によって支持される。ベー
スは、半導体材料を含み得、例えば、単結晶シリコンを含み得るか、単結晶シリコンで実
質的に構成され得るか、または単結晶シリコンで構成され得る。ベースは半導体基板と称
され得る。用語“半導体基板（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｂｓｔｒａｔｅ）”は
、半導電性ウェーハ（単独もしくは他の材料を含むアセンブリのいずれか）および半導電
性材料層（単独もしくは他の材料を含むアセンブリのいずれか）などのバルク半導電性材
料を含むがそれに限定はされない半導電性材料を含む任意の構造を意味する。用語“基板
（ｓｕｂｓｔｒａｔｅ）”は、上述された半導体基板を含むがそれには限定されない任意
の支持構造を指す。幾つかの用途においては、ベースは、一体化された回路作製に関連付
けられた一つ以上の材料を含む半導体基板に対応し得る。このような材料は、例えば、耐
火金属材料、バリア材料、拡散材料、絶縁体材料などのうちの一つ以上を含み得る。
【００４１】
隣接するメモリセル１０５（０）および１０５（１）は、メモリアレイ内で相互に共通
の列にある。メモリセル１０５（０）および１０５（１）は、デジット線ＢＬ−Ｔおよび
ＢＬ−Ｃに沿って図示される。デジット線ＢＬ−ＴおよびＢＬ−Ｃは、図１および図２を
参照して上述されたタイプのセンスコンポーネント２５に結合され得る。
【００４２】
メモリセル１０５（０）は、第一および第二のトランジスタＴ１およびＴ２を含み、第
一および第二のトランジスタの間に第一および第二のキャパシタＣ１およびＣ２を含む。
第一のキャパシタＣ１は、第一のプレート１１４、第二のプレート１１６、ならびに第一
および第二のプレート１１４および１１６の間の強誘電体材料１１８を含む。同様に、第
二のキャパシタＣ２は、第一のプレート１２０、第二のプレート１２２、ならびに第一お
よび第二のプレート１２０および１２２の間の強誘電体材料１２４を含む。
【００４３】
図示された実施形態においては、第二のプレート１１６および１２２が容器形状の外部
プレートであり、第一のプレート１１４および１２０は、容器形状の外部プレートに伸び
る内部プレートである。他の実施形態においては、第二のプレート１１６および１２２は
、他の構造を有してもよく、第一のプレート１１４および１２０は、また他の構造を有し
てもよい。
【００４４】
第一のプレート１１４および１２０は、プレート線構造ＣＰと結合される。図示された
実施形態においては、第一のプレート１１４および１２０は、プレート線構造ＣＰと共通
の組成を共有する。他の実施形態においては、プレート線構造ＣＰは、第一のプレート１
１４および１２０と比較すると異なる組成を含み得る。
【００４５】
第一および第二のキャパシタＣ１およびＣ２は、相互について垂直方向にずらされ、第
二のキャパシタＣ２は、第一のキャパシタＣ１の上にある。第一のトランジスタＴ１は、
第一のキャパシタＣ１とデジット線ＢＬ−Ｔとの間にあり、第一のキャパシタＣ１につい
て垂直方向にずらされ、第二のトランジスタＴ２は、第二のキャパシタＣ２とデジット線
ＢＬ−Ｃとの間にあり、第二のキャパシタＣ２について垂直方向にずらされる。
【００４６】
図示された実施形態においては、第一の半導体ピラー１２８は、デジット線ＢＬ−Ｔか
ら第一のキャパシタＣ１の第二のプレート１１６へと上方に伸び、第一のトランジスタＴ
１は、その第一の半導体ピラーに沿っている。第一のトランジスタＴ１は、導電性トラン
ジスタゲート１３０を有し、これは、ゲート誘電体材料１３２によって半導体ピラー１２
８から離隔される。第一のトランジスタＴ１は、半導体ピラー１２８内で、ゲート誘電体
材料１３２に沿ってチャネル領域を有し、半導体ピラー内で、チャネル領域の反対側にソ
ース／ドレイン領域１３６および１３８を有する。ソース／ドレイン領域１３６は、第一
のキャパシタＣ１の第二のプレート１１６と結合され、ソース／ドレイン領域１３８は、
デジット線ＢＬ−Ｔと結合される。図示された実施形態においては、ソース／ドレイン領
域１３６は、第一のキャパシタＣ１の第二のプレート１１６に伸びる。他の実施形態にお
いては、ソース／ドレイン領域１３６は、第一のキャパシタＣ１の第二のプレート１１６
に同様に伸びる、電気的相互接続に伸び得る。また、図示された実施形態においては、ソ
ース／ドレイン１３８は、デジット線ＢＬ−Ｔに伸びる。他の実施形態においては、ソー
ス／ドレイン領域１３８は、デジット線ＢＬ−Ｔに同様に伸びる電気的相互接続に伸び得
る。
【００４７】
第二の半導体ピラー１４０は、デジット線ＢＬ−Ｃから、第二のキャパシタＣ２の第二
のプレート１２２に向かって下方に伸び、第二のトランジスタＴ２は、その第二の半導体
ピラーに沿っている。第二のトランジスタＴ２は、第二の導電性トランジスタゲート１４
２を有し、これは、ゲート誘電体材料１４４によって半導体ピラー１４０から離隔される
。第二のトランジスタＴ２は、半導体ピラー１４０内で、ゲート誘電体材料１４４に沿っ
て第二のチャネル領域を有し、半導体ピラー内で、チャネル領域の反対側にソース／ドレ
イン領域１４８および１５０を有する。ソース／ドレイン領域１４８は、第二のキャパシ
タＣ２の第二のプレート１２２と結合され、ソース／ドレイン領域１５０は、デジット線
ＢＬ−Ｃと結合される。図示された実施形態においては、ソース／ドレイン領域１４８は
、第二のキャパシタＣ２の第二のプレート１２２に伸びる。他の実施形態においては、ソ
ース／ドレイン領域１４８は、第二のキャパシタＣ２の第二のプレート１２２に同様に伸
びる、電気的相互接続に伸び得る。また、図示された実施形態においては、ソース／ドレ
イン領域１５０は、デジット線ＢＬ−Ｃに伸びる。他の実施形態においては、ソース／ド
レイン領域１５０は、デジット線ＢＬ−Ｃに同様に伸びる電気的相互接続に伸び得る。
【００４８】
第一および第二のトランジスタＴ１およびＴ２の導電性ゲート１３０および１４２は、
第一のワード線ＷＬ０と結合される。このような第一のワード線は、図４Ｂの断面につい
てページの内外に伸び得る。
【００４９】
メモリセル１０５（０）および１０５（１）は、相互に実質的に同一であり、用語“実
質的に同一（ｓｕｂｓｔａｎｔｉａｌｌｙ  ｉｄｅｎｔｉｃａｌ）”は、製造および測定
の合理的な許容誤差内でメモリセルが同一であることを意味する。メモリセル１０５（１
）は、第一および第二のトランジスタＴ１およびＴ２とともに、第一および第二のキャパ
シタＣ１およびＣ２を含む。第一および第二のトランジスタＴ１およびＴ２は、導電性ゲ
ート１３０および１４２を含み、これらは、第二のワード線ＷＬ１と結合される。したが
って、第二のメモリセル１０５（１）は、メモリアレイ１０内でメモリセル１０５（０）
とは異なる行（すなわち、ワード線）に沿っている。
【００５０】
図４Ｂの図示された実施形態においては、プレート線構造ＣＰは、デジット線ＢＬ−Ｔ
およびＢＬ−Ｃによって画定される列に沿って水平方向に伸びるレールである。このレー
ルは、この列に沿った全ての他のメモリセルと同様に、メモリセル１０５（０）および１
０５（１）によって共有される。他の実施形態においては、プレート線構造ＣＰは、複数
の個別の構造に細分化され得る。
【００５１】
図４Ｂの図示された実施形態においては、メモリセル１０５（０）の第一および第二の
トランジスタＴ１およびＴ２は、第一および第二のキャパシタＣ１およびＣ２と同様に、
相互について垂直方向にずらされる。さらに、第一および第二のキャパシタＣ１およびＣ
２ならびに第一および第二のトランジスタＴ１およびＴ２は、相互に共通の垂直平面内に
ある（すなわち、垂直方向に積み重ねられている）。他の実施形態においては、第一およ
び第二のキャパシタＣ１およびＣ２ならびに／または第一および第二のトランジスタＴ１
およびＴ２は、異なる構成で提供され得る。
【００５２】
図５Ａは、本開示の一実施形態による、二つのメモリセル１０５（０）および１０５（
１）の概略図である。破線は、メモリセル１０５の大体の境界を画定する。メモリセル１
０５の各々は、二つの選択コンポーネントＴ１およびＴ２と、二つのキャパシタＣ１およ
びＣ２とを含む。キャパシタＣ１およびＣ２は強誘電体キャパシタであり得る。選択コン
ポーネントＴ１およびＴ２は、トランジスタ、例えば、ｎ型電界効果トランジスタであり
得る。このような一実施例においては、メモリセル１０５の各々は、二つのトランジスタ
と二つのキャパシタ（例えば、２Ｔ２Ｃ）を含む。
【００５３】
選択コンポーネントＴ１およびＴ２の動作は、トランジスタゲートに電圧を印加するこ
とによって制御される。其々のワード線ＷＬは、選択コンポーネントをアクティブ化し得
る（例えば、ＷＬ０は、メモリセル１０５（０）の選択コンポーネントＴ１およびＴ２を
アクティブ化し得、ＷＬ１は、メモリセル１０５（１）の選択コンポーネントＴ１および
Ｔ２をアクティブ化し得る）。
【００５４】
キャパシタＣ１は、プレート線ＣＰに結合された第一のプレートを有し、第二のプレー
トを有する。キャパシタＣ２は、プレート線ＣＰに結合された第一のプレート１２０を有
し、第二のプレートを有する。キャパシタＣ１の第二のプレートは、選択コンポーネント
Ｔ１に結合され、キャパシタＣ２の第二のプレートは、選択コンポーネントＴ２に結合さ
れる。選択コンポーネントＴ１は、デジット線ＢＬ−Ｔにさらに結合され、選択コンポー
ネントＴ２は、デジット線ＢＬ−Ｃにさらに結合される。其々のワード線ＷＬなどによっ
てアクティブ化されると、キャパシタＣ１の第二のプレートとキャパシタＣ２の第二のプ
レートは、其々、デジット線ＢＬ−ＴおよびＢＬ−Ｃと結合される。前に論じられたよう
に、デジット線ＢＬ−ＴおよびＢＬ−Ｃに結合されると、メモリセル１０５がアクセスさ
れ得る。例えば、メモリセル１０５の格納された状態は、読み出され得、および／または
、メモリセル１０５は、新しい状態もしくは同一の状態を格納するために書き込まれ得る
。幾つかの実施形態においては、メモリセル１０５にアクセスする（例えば、読み出すお
よび／または書き込む）ために、様々な電圧、例えば、相補的電圧がデジット線ＢＬ−Ｔ
およびＢＬ−Ｃならびにプレート線ＣＰを経由して、キャパシタＣ１およびＣ２のプレー
トに印加され得る。
【００５５】
図５Ｂは、本開示の一実施形態による、図５Ａの例示的メモリセル１０５（０）および
１０５（１）を含むメモリアレイ１０の一部を図示する。図５Ｂの実施形態においては、
メモリセル１０５（０）は、メモリセル１０５（１）の上に垂直方向に積み重ねられる。
破線は、メモリセル１０５（０）および１０５（１）の大体の境界を画定する。いくつか
の実施形態において４Ｆ２アーキテクチャ内のメモリセルを含む図４Ａのメモリセル１０
５（０）および１０５（１）と対照的に、幾つかの実施形態においては、図５Ａのメモリ
セル１０５は、８Ｆ２アーキテクチャ内のメモリセルを含むと考えられ得、ここで、Ｆは
、与えられた技術の最小のフィーチャ寸法を示す。
【００５６】
メモリアレイ１０の図示された部分は、図４Ｂのベースと類似のベース（図示せず）に
よって支持され得る。メモリセル１０５（０）および１０５（１）は、メモリアレイ内で
相互に共通の列にある。デジット線ＢＬ−ＴおよびＢＬ−Ｃは、メモリセル１０５（０）
および１０５（１）の間にあり、図５Ｂの断面について、ページの内外に伸びる。デジッ
ト線ＢＬ−ＴおよびＢＬ−Ｃは、図１および図２を参照して上述されたタイプのセンスコ
ンポーネント２５に結合され得る。デジット線ＢＬ−ＴおよびＢＬ−Ｃは、メモリセル１
０５（０）および１０５（１）によって共有される。
【００５７】
メモリセル１０５（０）は、第一および第二のトランジスタＴ１およびＴ２を含み、こ
れらは相互について横方向にずらされる。メモリセル１０５（０）は、第一のトランジス
タＴ１の上に第一のキャパシタＣ１を含み、第二のトランジスタＴ２の上に第二のキャパ
シタＣ２を含む。第一のトランジスタＴ１は、第一のキャパシタＣ１について垂直方向に
ずらされ、第二のトランジスタＴ２は、第二のキャパシタＣ２について、垂直方向にずら
される。第一のキャパシタＣ１は、第一のプレート１１４、第二のプレート１１６、なら
びに第一および第二のプレート１１４および１１６の間の強誘電体材料１１８を含む。第
二のキャパシタＣ２は、第一のプレート１２０、第二のプレート１２２、ならびに第一お
よび第二のプレート１２０および１２２の間の強誘電体材料１２４を含む。
【００５８】
図示された実施形態においては、第二のプレート１１６および１２２が容器形状の外部
プレートであり、第一のプレート１１４および１２０は、容器形状の外部プレートに伸び
る内部プレートである。他の実施形態においては、第二のプレート１１６および１２２は
、他の構造を有してもよく、第一のプレート１１４および１２０は、また他の構造を有し
てもよい。
【００５９】
第一のプレート１１４および１２０は、メモリセル１０５（０）の第一および第二のキ
ャパシタＣ１およびＣ２の上に提供されたプレート線構造ＣＰと結合される。図示された
実施形態においては、第一のプレート１１４および１２０は、プレート線構造ＣＰと共通
の組成を共有する。他の実施形態においては、プレート線構造ＣＰは、第一のプレート１
１４および１２０と比較すると異なる組成を含み得る。
【００６０】
第一および第二のキャパシタＣ１およびＣ２は、相互について横方向にずらされ、図示
された実施形態においては、相互に同一の水平平面内にある（すなわち、相互に水平方向
に整列する）。第一のトランジスタＴ１は、第一のキャパシタＣ１とデジット線ＢＬ−Ｔ
との間にあり、第二のトランジスタＴ２は、第二のキャパシタＣ２とデジット線ＢＬ−Ｃ
との間にある。図示された実施形態においては、第一および第二のトランジスタＴ１およ
びＴ２は、相互に共通の水平平面内にあり、ワード線ＷＬ０は、この水平平面に沿って伸
び、第一および第二のトランジスタＴ１およびＴ２のゲート１３０および１４２を含む。
【００６１】
第一の半導体ピラー１２８は、デジット線ＢＬ−Ｔから第一のキャパシタＣ１の第二の
プレート１１６へと上方に伸び、第一のトランジスタＴ１は、その第一の半導体ピラーに
沿っている。第二の半導体ピラー１４０は、デジット線ＢＬ−Ｃから第二のキャパシタＣ
２の第二のプレート１２２へ上方に伸び、第二のトランジスタＴ２は、第二の半導体ピラ
ー１４０に沿っている。
【００６２】
第一のトランジスタＴ１は、ゲート誘電体材料１３２を含み、半導体ピラー１２８内で
、ゲート誘電体材料１３２に沿って第一のチャネル領域をさらに含み、半導体ピラー内で
、チャネル領域の反対側にソース／ドレイン領域１３６および１３８をさらに含む。ソー
ス／ドレイン領域１３６は、第一のキャパシタＣ１の第二のプレート１１６と結合され、
ソース／ドレイン領域１３８は、デジット線ＢＬ−Ｔと結合される。第二のトランジスタ
Ｔ２は、ゲート誘電体材料１４４を含み、半導体ピラー１４０内で、ゲート誘電体材料１
４４に沿って第二のチャネル領域をさらに含み、半導体ピラー内で、チャネル領域の反対
側にソース／ドレイン領域１４８および１５０をさらに含む。ソース／ドレイン領域１４
８は、第二のキャパシタＣ２の第二のプレート１２２と結合され、ソース／ドレイン領域
１５０は、デジット線ＢＬ−Ｃと結合される。
【００６３】
メモリセル１０５（１）は、メモリセル１０５（０）と類似し、第一および第二のトラ
ンジスタＴ１およびＴ２とともに第一および第二のキャパシタＣ１およびＣ２を含む。第
一および第二のトランジスタＴ１およびＴ２は、導電性ゲート１３０および１４２を含み
、これらは、第二のワード線ＷＬ１と結合される。第一および第二のキャパシタＣ１およ
びＣ２の第一のプレート１１４および１２０は、キャパシタＣ１およびＣ２の下に提供さ
れるプレート線構造ＣＰと結合される。
【００６４】
メモリセル１０５（１）は、第一および第二のトランジスタＴ１およびＴ２を含み、こ
れらは相互について横方向にずらされる。メモリセル１０５（１）は、第一のトランジス
タＴ１の下に第一のキャパシタＣ１を含み、第二のトランジスタＴ２の下に第二のキャパ
シタＣ２を含む。第一のキャパシタＣ１は、第一のプレート１１４、第二のプレート１１
６、ならびに第一および第二のプレート１１４および１１６の間の強誘電体材料１１８を
含む。第二のキャパシタＣ２は、第一のプレート１２０、第二のプレート１２２、ならび
に第一および第二のプレート１２０および１２２の間の強誘電体材料１２４を含む。
【００６５】
図示された実施形態においては、デジット線ＢＬ−ＴおよびＢＬ−Ｃは、相互に共通の
水平平面内にある。デジット線ＢＬ−ＴおよびＢＬ−Ｃを通って伸びる軸１５９は、鏡面
を画定すると考えられてもよい。メモリセル１０５（１）は、鏡面にわたって、メモリセ
ル１０５（０）の実質的に鏡像であると考えられてもよい。用語“実質的に鏡像（ｓｕｂ
ｓｔａｎｔｉａｌｌｙ  ｍｉｒｒｏｒ  ｉｍａｇｅ）”は、メモリセル１０５（１）が作
製および測定の合理的な許容誤差内でメモリセル１０５（０）の鏡像であり得ることを示
すために用いられる。
【００６６】
図５Ｂの図示された実施形態においては、デジット線ＢＬ−ＴおよびＢＬ−Ｃは、メモ
リセル１０５（０）および１０５（１）によって共有される。他の実施形態においては、
プレート線構造ＣＰは、メモリセル１０５（０）および１０５（１）によって共有され得
、これらは、相互にプレート線構造ＣＰの反対側で垂直方向にずらされる。図６Ａおよび
図６Ｂは、このような他の実施形態の一実施例を図示する。
【００６７】
図６Ａは、本開示の一実施形態による、二つのメモリセル１０５（０）および１０５（
１）の概略図である。破線は、メモリセル１０５の大体の境界を画定する。メモリセル１
０５の各々は、二つの選択コンポーネントＴ１およびＴ２と、二つのキャパシタＣ１およ
びＣ２とを含む。キャパシタＣ１およびＣ２は強誘電体キャパシタであり得る。選択コン
ポーネントＴ１およびＴ２は、トランジスタ、例えば、ｎ型電界効果トランジスタであり
得る。このような一実施例においては、メモリセル１０５の各々は、二つのトランジスタ
と二つのキャパシタ（例えば、２Ｔ２Ｃ）を含む。図６Ａのメモリセル１０５（０）およ
び１０５（１）は、プレート線構造ＣＰを共有し、異なるデジット線ＢＬ−Ｔおよび異な
るデジット線ＢＬ−Ｃに結合される。対照的に、図５Ａのメモリセル１０５（０）および
１０５（１）は、デジット線ＢＬ−Ｔを共有し、デジット線ＢＬ−Ｃを共有し、異なるプ
レート線ＣＰに結合される。
【００６８】
図６Ａのメモリセル１０５（０）および１０５（１）の動作は、前述の図５Ａのメモリ
セル１０５（０）および１０５（１）の動作と類似しており、簡潔性のために繰り返され
ない。
【００６９】
図６Ｂは、本開示の一実施形態による、図６Ａのメモリセル１０５（０）および１０５
（１）の対を含むメモリアレイ１０の一部を図示する。図６Ｂの実施形態においては、メ
モリセル１０５（０）は、メモリセル１０５（１）の上に垂直方向に積み重ねられる。破
線は、メモリセル１０５（０）および１０５（１）の大体の境界を画定する。幾つかの実
施形態においては、図６Ｂのメモリセル１０５は、８Ｆ２アーキテクチャ内のメモリセル
を含むと考えられ得、ここで、Ｆは、与えられた技術の最小のフィーチャ寸法を示す。図
５Ｂのメモリセルとは対照的に、図６Ｂのメモリセル１０５（０）および１０５（１）は
、プレート線構造ＣＰを共有し、異なるデジット線ＢＬ−Ｔおよび異なるデジット線ＢＬ
−Ｃに結合される。
【００７０】
メモリアレイ１０の図示された部分は、図４Ｂのベースと類似のベース（図示せず）に
よって支持され得る。メモリセル１０５（０）および１０５（１）は、メモリアレイ内で
相互に共通の列にある。水平方向に伸びるレールは、メモリセル１０５（０）および１０
５（１）の間にあり、図６Ｂの断面に沿って伸びる。レールは、メモリセル１０５（０）
および１０５（１）によって共有されるプレート線構造ＣＰである。デジット線ＢＬ−Ｔ
およびＢＬ−Ｃは、メモリセル１０５（０）および１０５（１）の間にあり、図５Ｂの断
面についてページの内外に伸びる。デジット線ＢＬ−ＴおよびＢＬ−Ｃは、図１および図
２を参照して前述されたタイプのセンスコンポーネント２５と結合され得る。
【００７１】
メモリセル１０５（０）は、第一および第二のトランジスタＴ１およびＴ２を含み、こ
れらは相互について横方向にずらされる。メモリセル１０５（０）は、第一のトランジス
タＴ１の下に第一のキャパシタＣ１を含み、第二のトランジスタＴ２の下に第二のキャパ
シタＣ２を含む。第一のキャパシタＣ１は、第一のプレート１１４、第二のプレート１１
６、ならびに第一および第二のプレート１１４および１１６の間の強誘電体材料１１８を
含む。第二のキャパシタＣ２は、第一のプレート１２０、第二のプレート１２２、ならび
に第一および第二のプレート１２０および１２２の間の強誘電体材料１２４を含む。
【００７２】
第一のプレート１１４および１２０は、プレート線構造ＣＰと結合される。図示された
実施形態においては、第一のプレート１１４および１２０は、プレート線構造ＣＰと共通
の組成を共有する。他の実施形態においては、プレート線構造ＣＰは、第一のプレート１
１４および１２０と比較すると異なる組成を含み得る。
【００７３】
第一および第二のキャパシタＣ１およびＣ２は、相互について横方向にずらされ、第二
のキャパシタＣ２は、第一のキャパシタＣ１と同一の水平平面内にある。第一のトランジ
スタＴ１は、第一のキャパシタＣ１とデジット線ＢＬ−Ｔとの間にあり、第二のトランジ
スタＴ２は、第二のキャパシタＣ２とデジット線ＢＬ−Ｃとの間にある。デジット線ＢＬ
−ＴおよびＢＬ−Ｃは、図６Ｂの断面についてページの内外に伸びる。図示された実施形
態においては、第一および第二のトランジスタＴ１およびＴ２は、相互に共通の水平平面
内にあり、ワード線ＷＬ０は、この水平平面に沿って伸び、第一および第二のトランジス
タＴ１およびＴ２のゲート１３０および１４２を含む。
【００７４】
第一の半導体ピラー１２８は、デジット線ＢＬ−Ｔから第一のキャパシタＣ１の第二の
プレート１１６へと下方に伸び、第一のトランジスタＴ１は、その第一の半導体ピラーに
沿っている。第二の半導体ピラー１４０は、デジット線ＢＬ−Ｃから第二のキャパシタＣ
２の第二のプレート１２２へ下方に伸び、第二のトランジスタＴ２は、その第二の半導体
ピラーに沿っている。
【００７５】
第一のトランジスタＴ１は、ゲート誘電体材料１３２を含み、半導体ピラー１２８内で
、ゲート誘電体材料１３２に沿って第一のチャネル領域をさらに含み、半導体ピラー内で
、チャネル領域の反対側にソース／ドレイン領域１３６および１３８をさらに含む。ソー
ス／ドレイン領域１３６は、第一のキャパシタＣ１の第二のプレート１１６と結合され、
ソース／ドレイン領域１３８は、デジット線ＢＬ−Ｔと結合される。第二のトランジスタ
Ｔ２は、ゲート誘電体材料１４４、第二のチャネル領域、ならびにソース／ドレイン領域
１４８および１５０を含む。ソース／ドレイン領域１４８は、第二のキャパシタＣ２の第
二のプレート１２２と結合され、ソース／ドレイン領域１５０は、デジット線ＢＬ−Ｃと
結合される。
【００７６】
メモリセル１０５（１）は、メモリセル１０５（０）と類似し、第一および第二のトラ
ンジスタＴ１およびＴ２とともに第一および第二のキャパシタＣ１およびＣ２を含む。第
一および第二のトランジスタＴ１およびＴ２は、導電性ゲート１３０および１４２を含み
、これらは、第二のワード線ＷＬ１と結合される。第一および第二のキャパシタＣ１およ
びＣ２の第一のプレート１１４および１２０は、キャパシタＣ１およびＣ２の下に提供さ
れるプレート線構造ＣＰと結合される。
【００７７】
プレート線構造ＣＰに沿って伸びる軸１６１は、鏡面を画定すると考えられてもよい。
メモリセル１０５（１）は、鏡面にわたって、メモリセル１０５（０）の実質的に鏡像で
あると考えられてもよい。用語“実質的に鏡像”は、メモリセル１０５（１）が、作製お
よび測定の合理的な許容誤差内でメモリセル１０５（０）の鏡像であり得ることを示すた
めに用いられる。図５Ｂを参照して前に論じられたメモリセル１０５（０）および１０５
（１）と比較すると、図６Ｂの図示された実施形態のメモリセル１０５（０）および１０
５（１）は、プレート線構造ＣＰについての鏡像とされるが、図５Ｂのメモリセル１０５
（０）および１０５（１）は、デジット線ＢＬ−ＴおよびＢＬ−Ｃについての鏡像とされ
る。
【００７８】
図６Ｂの図示された実施形態においては、メモリセル１０５（０）のデジット線ＢＬ−
Ｔ（すなわち、ワード線ＷＬ０の上のデジット線ＢＬ−Ｔ）と、メモリセル１０５（１）
のデジット線ＢＬ−Ｔ（すなわち、ワード線ＷＬ１の下のデジット線ＢＬ−Ｔ）とが相互
に結合される。メモリセル１０５（０）のデジット線ＢＬ−Ｃ（すなわち、ワード線ＷＬ
０の上のデジット線ＢＬ−Ｃ）と、デジット線１０５（１）（すなわち、ワード線ＷＬ１
の下のデジット線ＢＬ−Ｃ）とが相互に結合される。結合されたデジット線ＢＬ−Ｔの電
気的特性は、図１および図２を参照して上述されたタイプのセンスコンポーネント２５で
、結合されたデジット線ＢＬ−Ｃの電気的特性と比較される。
【００７９】
図７Ａは、本開示の一実施形態による、二つのメモリセル１０５（０）および１０５（
１）の概略図である。破線は、メモリセル１０５の大体の境界を画定する。メモリセル１
０５の各々は、二つの選択コンポーネントＴ１およびＴ２と、二つのキャパシタＣ１およ
びＣ２とを含む。キャパシタＣ１およびＣ２は、強誘電体キャパシタであり得る。選択コ
ンポーネントＴ１およびＴ２は、トランジスタ、例えば、ｎ型電界効果トランジスタであ
ってもよい。このような一実施例においては、メモリセル１０５の各々は、二つのトラン
ジスタと二つのキャパシタ（例えば、２Ｔ２Ｃ）を含む。
【００８０】
其々のワード線ＷＬは、選択コンポーネントをアクティブ化し得る（例えば、ＷＬ０は
、メモリセル１０５（０）の選択コンポーネントＴ１およびＴ２をアクティブ化し得、Ｗ
Ｌ１はメモリセル１０５（１）の選択コンポーネントＴ１およびＴ２をアクティブ化し得
る）。キャパシタＣ１は、プレート線ＣＰに結合された第一のプレートを有し、第二のプ
レートを有する。キャパシタＣ２は、プレート線ＣＰに結合された第一のプレートを有し
、第二のプレートを有する。キャパシタＣ１の第二のプレートは、選択コンポーネントＴ
１に結合され、キャパシタＣ２の第二のプレートは、選択コンポーネントＴ２に結合され
る。選択コンポーネントＴ１は、デジット線ＢＬ−Ｔにさらに結合され、選択コンポーネ
ントＴ２は、デジット線ＢＬ−Ｃにさらに結合される。メモリセル１０５（０）および１
０５（１）は、共有されたデジット線ＢＬ−Ｔに結合され、異なるデジット線ＢＬ−Ｃに
結合される。其々のワード線ＷＬなどによってアクティブ化されると、キャパシタＣ１の
第二のプレートとキャパシタＣ２の第二のプレートは、其々、デジット線ＢＬ−Ｔおよび
ＢＬ−Ｃと結合される。前に論じられたように、デジット線ＢＬ−ＴおよびＢＬ−Ｃに結
合されると、メモリセル１０５がアクセスされ得る。例えば、メモリセル１０５の格納さ
れた状態は、読み出され得、および／または、メモリセル１０５は、新しい状態もしくは
同一の状態を格納するために書き込まれ得る。幾つかの実施形態においては、メモリセル
１０５にアクセスする（例えば、読み出すおよび／または書き込む）ために、様々な電圧
、例えば、相補的電圧が、デジット線ＢＬ−ＴおよびＢＬ−Ｃならびにプレート線ＣＰを
経由して、キャパシタＣ１およびＣ２のプレートに印加され得る。
【００８１】
図７Ｂは、本開示の一実施形態による、図７Ａの例示的メモリセル１０５（０）および
１０５（１）を含むメモリアレイ１０の領域を図示する。図７Ｂの実施形態においては、
メモリセル１０５（０）は、メモリセル１０５（１）の上に垂直方向に積み重ねられる。
破線は、メモリセル１０５（０）および１０５（１）の大体の境界を画定する。幾つかの
実施形態においては、メモリセル１０５の構造は、４Ｆ２アーキテクチャ内のメモリセル
を含むと考えられ得、ここで、Ｆは、与えられた技術の最小のフィーチャ寸法を示す。
【００８２】
メモリセル１０５（０）および１０５（１）は、図４Ｂの実施形態のメモリセル１０５
（０）および１０５（１）に類似しているが、メモリセル１０５（０）および１０５（１
）は、図４Ｂの実施形態におけるように横方向にずらされるのではなく、図７Ｂの実施形
態では垂直方向に積み重ねられる。図７Ｂの実施形態のメモリセル１０５（０）および１
０５（１）は、図４Ｂの実施形態のメモリセル１０５（０）および１０５（１）と同一素
子を含む。適用可能な場合、図４Ｂの実施形態のメモリセル１０５（０）および１０５（
１）の参照番号は、図７Ｂの実施形態のメモリセル１０５（０）および１０５（１）に対
して用いられる。メモリセル１０５（０）および１０５（１）はデジット線ＢＬ−Ｔを共
有する。
【００８３】
メモリセル１０５（０）は、第一および第二のキャパシタＣ１およびＣ２を含み、これ
らは、相互について垂直方向にずらされ、第二のキャパシタＣ２は、第一のキャパシタＣ
１の上にある。第一のトランジスタＴ１は、第一のキャパシタＣ１とデジット線ＢＬ−Ｔ
との間にあり、第二のトランジスタＴ２は、第二のキャパシタＣ２とデジット線ＢＬ−Ｃ
との間にある。図７Ｂの図示された実施形態においては、メモリセル１０５（０）の第一
および第二のトランジスタＴ１およびＴ２は、相互について垂直方向にずらされ、第一お
よび第二のキャパシタＣ１およびＣ２も同様である。さらに、第一および第二のキャパシ
タＣ１およびＣ２と、第一および第二のトランジスタＴ１およびＴ２は、相互に共通の垂
直平面内にある（すなわち、相互に垂直方向に積み重ねられる）。他の実施形態において
は、第一および第二のキャパシタＣ１およびＣ２ならびに／または第一および第二のトラ
ンジスタＴ１およびＴ２は、異なる構造で提供され得る。
【００８４】
メモリセル１０５（０）および１０５（１）は、相互に実質的に同一であり、用語“実
質的に同一”は、メモリセルが作製および測定の合理的な許容誤差内で同一であることを
意味する。メモリセル１０５（１）は、第一および第二のトランジスタＴ１およびＴ２と
ともに、第一および第二のキャパシタＣ１およびＣ２を含む。デジット線ＢＬ−Ｔを通っ
て伸びる軸１６３は、鏡面を画定すると考えられてもよい。メモリセル１０５（１）は、
鏡面にわたって、メモリセル１０５（０）の実質的に鏡像であると考えられてもよい。用
語“実質的に鏡像”は、メモリセル１０５（１）が作製および測定の合理的な許容誤差内
でメモリセル１０５（０）の鏡像であり得ることを示すために用いられる。図４Ｂを参照
して前に論じられたメモリセル１０５（０）および１０５（１）と比較すると、図７Ｂの
図示された実施形態のメモリセル１０５（０）および１０５（１）は、図４Ｂのメモリセ
ルに構造が類似しているが、垂直方向に積み重ねられ、デジット線ＢＬ−Ｔについての鏡
像とされる一方、図４Ｂのメモリセル１０５（０）および１０５（１）は、横方向にずら
される。
【００８５】
図８Ａは、本開示の一実施形態による、四つのメモリセル１０５（０）〜１０５（３）
の概略図である。破線は、メモリセル１０５の大体の境界を画定する。メモリセル１０５
の各々は、二つの選択コンポーネントＴ１およびＴ２と、二つのキャパシタＣ１およびＣ
２とを含む。キャパシタＣ１およびＣ２は強誘電体キャパシタであり得る。選択コンポー
ネントＴ１およびＴ２は、トランジスタ、例えば、ｎ型電界効果トランジスタであり得る
。このような一実施例においては、メモリセル１０５の各々は、二つのトランジスタと二
つのキャパシタ（例えば、２Ｔ２Ｃ）を含む。メモリセル１０５（０）および１０５（１
）は、図６Ａのセルに類似しているが、プレート線構造ＣＰを共有し、異なるデジット線
ＢＬ−Ｔおよび異なるデジット線ＢＬ−Ｃに結合される。メモリセル１０５（２）および
１０５（３）は、また、プレート線構造ＣＰを共有し、異なるデジット線ＢＬ−Ｔおよび
異なるデジット線ＢＬ−Ｃに結合される。メモリセル１０５（１）および１０５（２）は
、図５Ａにおけるセル１０５（０）および１０５（１）に類似し、デジット線ＢＬ−Ｔを
共有し、デジット線ＢＬ−Ｃを共有する。前に論じられたように、デジット線ＢＬ−Ｔお
よびＢＬ−Ｃに結合されると、メモリセル１０５がアクセスされ得る。例えば、メモリセ
ル１０５の格納された状態は、読み出され得、および／または、メモリセル１０５は、新
しい状態もしくは同一の状態を格納するために書き込まれ得る。幾つかの実施形態におい
ては、メモリセル１０５にアクセスする（例えば、読み出すおよび／または書き込む）た
めに、様々な電圧、例えば、相補的電圧が、デジット線ＢＬ−ＴおよびＢＬ−Ｃならびに
プレート線ＣＰを経由して、キャパシタＣ１およびＣ２のプレートに印加され得る。
【００８６】
図８Ｂは、本開示の一実施形態による、図８Ａの例示的メモリセル１０５（０）〜１０
５（３）を含むメモリアレイ１１の一部を図示する。図８Ｂの実施形態においては、メモ
リセル１０５（０）〜１０５（３）は、垂直方向に積み重ねられる。破線は、メモリセル
１０５（０）および１０５（１）の大体の境界を画定する。幾つかの実施形態においては
、図８Ｂのメモリセル１０５（０）〜１０５（３）は、８Ｆ２アーキテクチャ内のメモリ
セルを含むと考えられ得、ここで、Ｆは、与えられた技術の最小のフィーチャ寸法を示す
。
【００８７】
メモリセル１０５（０）および１０５（１）は、図６Ｂの実施形態のメモリセル１０５
（０）および１０５（１）と類似の構造を有する。メモリセル１０５（２）および１０５
（３）は、また、図６Ｂの実施形態のメモリセル１０５（０）および１０５（１）と類似
の構造を有する。しかしながら、図６Ｂのメモリセル１０５（０）および１０５（１）と
比較すると、二つの垂直方向に積み重ねられたメモリセル１０５（例えば、図８Ｂのメモ
リセル１０５（０）および１０５（１））は、他の二つの垂直方向に積み重ねられたメモ
リセル１０５（例えば、図８Ｂのメモリセル１０５（２）および１０５（３））の上に積
み重ねられる。図８Ｂの実施形態のメモリセル１０５（０）および１０５（１）ならびに
メモリセル１０５（２）および１０５（３）は、図４Ｂの実施形態のメモリセル１０５（
０）および１０５（１）と同一の素子を含む。適用可能な場合、図４Ｂの実施形態のメモ
リセル１０５（０）および１０５（１）の参照番号が、図７Ｂの実施形態のメモリセル１
０５（０）および１０５（１）ならびにメモリセル１０５（２）および１０５（３）のた
めに用いられる。メモリセル１０５（１）および１０５（２）は、デジット線ＢＬ−Ｔを
共有し、デジット線ＢＬ−Ｃを共有する。
【００８８】
メモリセル１０５（０）は、第一および第二のトランジスタＴ１およびＴ２を含み、こ
れらは相互について横方向にずらされる。メモリセル１０５（０）は、第一のトランジス
タＴ１の下に第一のキャパシタＣ１を含み、第二のトランジスタＴ２の下に第二のキャパ
シタＣ２を含む。第一および第二のキャパシタＣ１およびＣ２は、相互について横方向に
ずらされ、第二のキャパシタＣ２は、第一のキャパシタＣ１と同一の水平平面内にある。
第一のトランジスタＴ１は、第一のキャパシタＣ１とデジット線ＢＬ−Ｔとの間にあり、
第二のトランジスタＴ２は、第二のキャパシタＣ２とデジット線ＢＬ−Ｃとの間にある。
デジット線ＢＬ−ＴおよびＢＬ−Ｃは、図６Ｂの断面について、ページの内外に伸びる。
図示された実施形態においては、第一および第二のトランジスタＴ１およびＴ２は、相互
に共通の水平平面内にあり、ワード線ＷＬ０は、その水平平面に沿って伸び、第一および
第二のトランジスタＴ１およびＴ２のゲート３０および４２を含む。
【００８９】
メモリセル１０５（１）は、メモリセル１０５（０）に類似し、第一および第二のトラ
ンジスタＴ１およびＴ２とともに、第一および第二のキャパシタＣ１およびＣ２を含む。
第一および第二のトランジスタＴ１およびＴ２は、導電性ゲート３０および４２を含み、
これらは、第二のワード線ＷＬ１に結合される。第一および第二のキャパシタＣ１および
Ｃ２の第一のプレート１１４および１２０は、プレート線構造ＣＰと結合される。メモリ
セル１０５（２）および１０５（３）は、また、メモリセル１０５（０）に類似し、第一
および第二のトランジスタＴ１およびＴ２とともに、第一および第二のキャパシタＣ１お
よびＣ２を各々含む。メモリセル１０５（２）の第一および第二のトランジスタＴ１およ
びＴ２は、第三のワード線ＷＬ２に結合され、メモリセル１０５（３）の第一および第二
のトランジスタＴ１およびＴ２は、第四のワード線ＷＬ３に結合される。
【００９０】
図示された実施形態においては、デジット線ＢＬ−ＴおよびＢＬ−Ｃは、相互に共通の
水平平面内にある。メモリセル１０５（１）および１０５（２）によって共有されるデジ
ット線ＢＬ−ＴおよびＢＬ−Ｃを通って伸びる軸１６５は、鏡面を画定すると考えられて
もよい。メモリセル１０５（３）および１０５（２）は、鏡面にわたって、メモリセル１
０５（０）および１０５（１）の実質的に鏡像であると考えられてもよい。用語“実質的
に鏡像”は、メモリセル１０５（３）および１０５（２）が作製および測定の合理的な許
容誤差内でメモリセル１０５（０）および１０５（１）の鏡像であり得ることを示すため
に用いられる。
【００９１】
図９Ａは、本開示の一実施形態による、二つのメモリセル１０５（０）および１０５（
１）の概略図である。破線は、メモリセル１０５の大体の境界を画定する。メモリセル１
０５の各々は、三つの選択コンポーネントＴ１、Ｔ２およびＴ３と、二つのキャパシタＣ
１およびＣ２とを含む。キャパシタＣ１およびＣ２は強誘電体キャパシタであり得る。選
択コンポーネントＴ１、Ｔ２およびＴ３は、トランジスタ、例えば、ｎ型電界効果トラン
ジスタであり得る。このような一実施例においては、メモリセル１０５の各々は、三つの
トランジスタと二つのキャパシタ（例えば、３Ｔ２Ｃ）を含む。
【００９２】
選択コンポーネントＴ１、Ｔ２およびＴ３の動作は、トランジスタゲートに電圧を印加
することによって制御される。其々のワード線ＷＬは、選択コンポーネントをアクティブ
化し得る（例えば、ＷＬ０は、メモリセル１０５（０）の選択コンポーネントＴ１、Ｔ２
およびＴ３をアクティブ化し得、ＷＬ１は、メモリセル１０５（１）の選択コンポーネン
トＴ１、Ｔ２およびＴ３をアクティブ化し得る）。キャパシタＣ１は、選択コンポーネン
トＴ３に結合された第一のプレートを有し、第二のプレートを有する。キャパシタＣ２は
、選択コンポーネントＴ３に結合された第一のプレートと、第二のプレートを有する。選
択コンポーネントＴ３は、プレート線ＣＰとさらに結合される。キャパシタＣ１の第二の
プレートは、選択コンポーネントＴ１に結合され、キャパシタＣ２の第二のプレートは、
選択コンポーネントＴ２に結合される。選択コンポーネントＴ１は、デジット線ＢＬ−Ｔ
にさらに結合され、選択コンポーネントＴ２は、デジット線ＢＬ−Ｃにさらに結合される
。其々のワード線ＷＬなどによって選択コンポーネントＴ１、Ｔ２およびＴ３がアクティ
ブ化されると、キャパシタＣ１の第二のプレートとキャパシタＣ２の第二のプレートは、
其々、デジット線ＢＬ−ＴおよびＢＬ−Ｃと結合され、キャパシタＣ１の第一のプレート
とキャパシタＣ２の第一のプレートは、プレート線ＣＰに結合される。前に論じられたよ
うに、デジット線ＢＬ−ＴおよびＢＬ−Ｃに結合されると、メモリセル１０５がアクセス
され得る。例えば、メモリセル１０５の格納された状態は、読み出され得、および／また
は、メモリセル１０５は、新しい状態もしくは同一の状態を格納するために書き込まれ得
る。幾つかの実施形態においては、メモリセル１０５にアクセスする（例えば、読み出す
および／または書き込む）ために、様々な電圧、例えば、相補的電圧が、デジット線ＢＬ
−ＴおよびＢＬ−Ｃならびにプレート線ＣＰを経由して、キャパシタＣ１およびＣ２のプ
レートに印加され得る。
【００９３】
図９Ｂは、本開示の一実施形態による、図９Ａの例示的メモリセル１０５（０）および
１０５（１）を含むメモリアレイ１０の一部を図示する。図９Ｂの実施形態においては、
メモリセル１０５（０）は、メモリセル１０５（１）の上に垂直方向に積み重ねられる。
破線は、メモリセル１０５（０）および１０５（１）の大体の境界を画定する。幾つかの
実施形態においては、図９Ｂのメモリセル１０５は、８Ｆ２アーキテクチャ内のメモリセ
ルを含むと考えられ得、ここで、Ｆは、与えられた技術の最小のフィーチャ寸法を示す。
【００９４】
メモリアレイ１０の図示された部分は、図４Ｂのベースと類似のベース（図示せず）に
よって支持され得る。メモリセル１０５（０）および１０５（１）は、メモリアレイ内で
相互に共通の列にある。デジット線ＢＬ−ＴおよびＢＬ−Ｃは、メモリセル１０５（０）
および１０５（１）の間にあり、図９Ｂの断面について、ページの内外に伸びる。デジッ
ト線ＢＬ−ＴおよびＢＬ−Ｃは、図１および図２を参照して前述されたタイプのセンスコ
ンポーネント２５と結合され得る。デジット線ＢＬ−ＴおよびＢＬ−Ｃは、メモリセル１
０５（０）および１０５（１）によって共有される。
【００９５】
メモリセル１０５（０）は、第一および第二のトランジスタＴ１およびＴ２を含み、こ
れらは相互について横方向にずらされる。メモリセル１０５（０）は、第一のトランジス
タＴ１の上に第一のキャパシタＣ１を含み、第二のトランジスタＴ２の上に第二のキャパ
シタＣ２を含む。第一のキャパシタＣ１は、第一のプレート１１４、第二のプレート１１
６、ならびに第一および第二のプレート１１４および１１６の間の強誘電体材料１１８を
含む。第二のキャパシタＣ２は、第一のプレート１２０、第二のプレート１２２、ならび
に第一および第二のプレート１２０および１２２の間の強誘電体材料１２４を含む。
【００９６】
図示された実施形態においては、第二のプレート１１６および１２２は、容器形状の外
部プレートであり、第一のプレート１１４および１２０は、容器形状の外部プレートに伸
びる内部プレートである。他の実施形態においては、第二のプレート１１６および１２２
は、他の構造を有してもよく、第一のプレート１１４および１２０も、他の構造を有して
もよい。
【００９７】
第一のプレート１１４および１２０は、トランジスタＴ１およびＴ２について垂直方向
にずらされた第三のトランジスタＴ３と結合される。第三のトランジスタＴ３は、キャパ
シタＣ１およびＣ２について垂直方向にずらされ得る。トランジスタＴ３は、トランジス
タＴ３の上で、かつ、第一および第二のキャパシタＣ１およびＣ２の上に提供されたプレ
ート線構造ＣＰと結合される。図示された実施形態においては、第一のプレート１１４お
よび１２０は、共通の組成を共有する。
【００９８】
第一および第二のキャパシタＣ１およびＣ２は、相互に対して横方向にずらされ、図示
された実施形態においては、相互に同一の水平平面内にある（すなわち、相互に水平方向
に整列する）。第一のトランジスタＴ１は、第一のキャパシタＣ１とデジット線ＢＬ−Ｔ
との間にあり、第二のトランジスタＴ２は、第二のキャパシタＣ２とデジット線ＢＬ−Ｃ
との間にある。図示された実施形態においては、第一および第二のトランジスタＴ１およ
びＴ２は、相互に共通の水平平面内にあり、ワード線ＷＬ０は、この水平平面に沿って伸
び、第一および第二のトランジスタＴ１およびＴ２のゲート１３０および１４２を含む。
第三のトランジスタＴ３は、第一および第二のキャパシタＣ１およびＣ２と、プレート線
構造ＣＰとの間にある。ワード線ＷＬ０は、水平平面に沿って伸び、第三のトランジスタ
Ｔ３のゲート１６０を含む。第三のトランジスタＴ３のＷＬ０は、第一および第二のトラ
ンジスタＴ１およびＴ２ならびに第一および第二のトランジスタＴ１およびＴ２のワード
線ＷＬ０の共通の水平平面から垂直方向にずらされた水平平面に沿って伸びる。
【００９９】
第一の半導体ピラー１２８は、デジット線ＢＬ−Ｔから第一のキャパシタＣ１の第二の
プレート１１６へ上方に伸び、第一のトランジスタＴ１は、その第一の半導体ピラーに沿
っている。第二の半導体ピラー１４０は、デジット線ＢＬ−Ｃから第二のキャパシタＣ２
の第二のプレート１２２へ上方に伸び、第二のトランジスタＴ２は、第二の半導体ピラー
１４０に沿っている。
【０１００】
第一のトランジスタＴ１は、ゲート誘電体材料１３２を含み、半導体ピラー１２８内で
、ゲート誘電体材料１３２に沿って第一のチャネル領域をさらに含み、半導体ピラー内で
、チャネル領域の反対側にソース／ドレイン領域１３６および１３８をさらに含む。ソー
ス／ドレイン領域１３６は、第一のキャパシタＣ１の第二のプレート１１６と結合され、
ソース／ドレイン領域１３８は、デジット線ＢＬ−Ｔと結合される。第二のトランジスタ
Ｔ２は、ゲート誘電体材料１４４を含み、第二のチャネル領域をさらに含み、半導体ピラ
ー内で、チャネル領域の反対側にソース／ドレイン領域１４８および１５０をさらに含む
。ソース／ドレイン領域１４８は、第二のキャパシタＣ２の第二のプレート１２２と結合
され、ソース／ドレイン領域１５０は、デジット線ＢＬ−Ｃと結合される。
【０１０１】
第三の半導体ピラー１７０は、第一のプレート１１４および１２０からプレート線構造
ＣＰへと上方に伸びる。第三のトランジスタＴ３は、第三の半導体ピラー１７０に沿って
いる。第三のトランジスタＴ３は、ゲート誘電体材料１７２、第三のチャネル領域ならび
にソース／ドレイン領域１７４および１７６を含む。ソース／ドレイン領域１７４は、第
一および第二のキャパシタＣ１およびＣ２の第一のプレート１１４および１２０と結合さ
れ、ソース／ドレイン領域１７６は、プレート線構造ＣＰと結合される。幾つかの実施形
態においては、第三の半導体ピラー１７０は、図９Ｂに図示されるように、第一および第
二の半導体ピラー１２８および１４０とは異なる寸法（例えば、チャネル長および／また
は幅）を有し得る。他の実施形態においては、第三のピラー１７０は、第一および第二の
半導体ピラー１２８および１４０と類似の寸法（例えば、チャネル長および／または幅）
を有し得る。
【０１０２】
メモリセル１０５（１）は、メモリセル１０５（０）と類似し、トランジスタＴ１、Ｔ
２およびＴ３とともに第一および第二のキャパシタＣ１およびＣ２を含む。トランジスタ
Ｔ１およびＴ２は、導電性ゲート１３０および１４２を含み、これらは、第二のワード線
ＷＬ１と結合され、トランジスタＴ３は、導電性ゲート１６０を含み、これは第一および
第二のトランジスタＴ１およびＴ２の共通の水平平面から垂直方向にずらされた水平平面
に沿って伸びる第二のワード線ＷＬ１と結合される。
【０１０３】
メモリセル１０５（１）は、第一および第二のトランジスタＴ１およびＴ２を含み、こ
れらは相互について横方向にずらされる。メモリセル１０５（１）は、第一のトランジス
タＴ１の下に第一のキャパシタＣ１を含み、第二のトランジスタＴ２の下に第二のキャパ
シタＣ２を含む。第一のキャパシタＣ１は、第一のプレート１１４、第二のプレート１１
６、ならびに第一および第二のプレート１１４および１１６の間の強誘電体材料１１８を
含む。第二のキャパシタＣ２は、第一のプレート１２０、第二のプレート１２２、ならび
に第一および第二のプレート１２０および１２２の間の強誘電体材料１２４を含む。第三
のトランジスタＴ３は、第一および第二のトランジスタＴ１およびＴ２から垂直方向にず
らされ、キャパシタＣ１およびＣ２とプレート線構造ＣＰとの間にある。
【０１０４】
図示された実施形態においては、デジット線ＢＬ−ＴおよびＢＬ−Ｃは、相互に共通の
水平平面内にある。デジット線ＢＬ−ＴおよびＢＬ−Ｃを通って伸びる軸１６７は、鏡面
を画定すると考えられてもよい。メモリセル１０５（１）は、鏡面にわたって、メモリセ
ル１０５（０）の実質的に鏡像であると考えられてもよい。用語“実質的に鏡像”は、メ
モリセル１０５（１）が作製および測定の合理的な許容誤差内でメモリセル１０５（０）
の鏡像であり得ることを示すために用いられる。
【０１０５】
図９Ｂの図示された実施形態においては、デジット線ＢＬ−ＴおよびＢＬ−Ｃは、メモ
リセル１０５（０）および１０５（１）によって共有される。他の実施形態においては、
プレート線構造ＣＰは、メモリセル１０５（０）および１０５（１）によって共有され得
、これらは、相互にプレート線構造ＣＰの反対側で垂直方向にずらされる。図１０Ａおよ
び図１０Ｂは、このような他の実施形態の一実施例を図示する。
【０１０６】
図１０Ａは、本開示の一実施形態による、二つのメモリセル１０５（０）および１０５
（１）の概略図である。破線は、メモリセル１０５の大体の境界を画定する。メモリセル
１０５の各々は、三つの選択コンポーネントＴ１、Ｔ２およびＴ３と、二つのキャパシタ
Ｃ１およびＣ２とを含む。キャパシタＣ１およびＣ２は強誘電体キャパシタであり得る。
選択コンポーネントＴ１、Ｔ２およびＴ３は、トランジスタ、例えば、ｎ型電界効果トラ
ンジスタであり得る。このような一実施例においては、メモリセル１０５の各々は、三つ
のトランジスタと二つのキャパシタ（例えば、３Ｔ２Ｃ）を含む。
【０１０７】
図１０Ａのメモリセル１０５（０）および１０５（１）は、プレート線構造ＣＰを共有
し、異なるデジット線ＢＬ−Ｔおよび異なるデジット線ＢＬ−Ｃに結合される。対照的に
、図９Ａのメモリセル１０５（０）および１０５（１）は、デジット線ＢＬ−Ｔを共有し
、デジット線ＢＬ−Ｔを共有し、異なるプレート線ＣＰに結合される。
【０１０８】
図１０Ａのメモリセル１０５（０）および１０５（１）の動作は、図９Ａのメモリセル
１０５（０）および１０５（１）の動作と類似しており、簡潔性のために繰り返されない
。
【０１０９】
キャパシタＣ１は、選択コンポーネントＴ３に結合された第一のプレートを有し、第二
のプレートを有する。キャパシタＣ２は、選択コンポーネントＴ３に結合された第一のプ
レートおよび第二のプレートを有する。選択コンポーネントＴ３は、プレート線ＣＰにさ
らに結合される。キャパシタＣ１の第二のプレートは、選択コンポーネントＴ１に結合さ
れ、キャパシタＣ２の第二のプレートは、選択コンポーネントＴ２に結合される。選択コ
ンポーネントＴ１は、デジット線ＢＬ−Ｔにさらに結合され、選択コンポーネントＴ２は
、デジット線ＢＬ−Ｃにさらに結合される。其々のワード線ＷＬなどによって、選択コン
ポーネントＴ１、Ｔ２およびＴ３がアクティブ化されると、キャパシタＣ１の第二のプレ
ートおよびキャパシタＣ２の第二のプレートは、デジット線ＢＬ−ＴおよびＢＬ−Ｃに其
々結合され、キャパシタＣ１の第一のプレートおよびキャパシタＣ２の第一のプレートは
、プレート線ＣＰに結合される。
【０１１０】
図１０Ｂは、本開示の一実施形態による、図１０Ａのメモリセル１０５（０）および１
０５（１）の対を含むメモリアレイ１０の一部を図示する。図１０Ｂの実施形態において
は、メモリセル１０５（０）は、メモリセル１０５（１）の上に垂直方向に積み重ねられ
る。破線は、メモリセル１０５（０）および１０５（１）の大体の境界を画定する。幾つ
かの実施形態においては、図９Ｂのメモリセル１０５は、８Ｆ２アーキテクチャ内のメモ
リセルを含むと考えられ得、ここで、Ｆは、与えられた技術の最小のフィーチャ寸法を示
す。
【０１１１】
メモリアレイ１０の図示された部分は、図４Ｂのベースと類似のベース（図示せず）に
よって支持され得る。メモリセル１０５（０）および１０５（１）は、メモリアレイ内で
相互に共通の列にある。水平方向に伸びるレールは、メモリセル１０５（０）および１０
５（１）の間にあり、図１０Ｂの断面に沿って伸びる。レールは、メモリセル１０５（０
）および１０５（１）によって共有されるプレート線構造ＣＰである。メモリセル１０５
（０）は、第一および第二のトランジスタＴ１およびＴ２を含み、これらは相互について
横方向にずらされる。メモリセル１０５（０）は、第一のトランジスタＴ１の下に第一の
キャパシタＣ１を含み、第二のトランジスタＴ２の下に第二のキャパシタＣ２を含む。図
９Ｂのメモリセルとは対照的に、図１０Ｂのメモリセル１０５（０）および１０５（１）
は、プレート線構造ＣＰを共有し、異なるデジット線ＢＬ−Ｔおよび異なるデジット線Ｂ
Ｌ−Ｃに結合される。
【０１１２】
第一のキャパシタＣ１は、第一のプレート１１４、第二のプレート１１６、ならびに第
一および第二のプレート１１４および１１６の間の強誘電体材料１１８を含む。第二のキ
ャパシタＣ２は、第一のプレート１２０、第二のプレート１２２、ならびに第一および第
二のプレート１２０および１２２の間の強誘電体材料１２４を含む。
【０１１３】
図示された実施形態においては、第二のプレート１１６および１２２は、容器形状の外
部プレートであり、第一のプレート１１４および１２０は、容器形状の外部プレートに伸
びる内部プレートである。他の実施形態においては、第二のプレート１１６および１２２
は、他の構造を有してもよく、第一のプレート１１４および１２０は、また他の構造を有
してもよい。
【０１１４】
第一のプレート１１４および１２０は、第三のトランジスタＴ３と結合され、これは、
トランジスタＴ１およびＴ２とキャパシタＣ１およびＣ２について垂直方向にずらされる
。第三のトランジスタＴ３は、プレート線構造ＣＰに結合される。図示された実施形態に
おいては、第一のプレート１１４および１２０は、共通の組成を共有する。
【０１１５】
第一および第二のキャパシタＣ１およびＣ２は、相互に対して横方向にずらされ、第二
のキャパシタＣ２は、第一のキャパシタＣ１と同一の水平平面内にある。第一のトランジ
スタＴ１は、第一のキャパシタＣ１とデジット線ＢＬ−Ｔとの間にあり、第二のトランジ
スタＴ２は、第二のキャパシタＣ２とデジット線ＢＬ−Ｃとの間にある。デジット線ＢＬ
−ＴおよびＢＬ−Ｃは、図１０Ｂの断面についてページの内外に伸びる。図示された実施
形態においては、第一および第二のトランジスタＴ１およびＴ２は、相互に共通の水平平
面内にあり、ワード線ＷＬ０は、この水平平面に沿って伸び、第一および第二のトランジ
スタＴ１およびＴ２のゲート１３０および１４２を含む。第三のトランジスタＴ３は、第
一および第二のキャパシタＣ１およびＣ２とプレート線構造ＣＰとの間にある。ワード線
ＷＬ０は、水平平面に沿って伸び、第三のトランジスタＴ３のゲート１６０を含む。第三
のトランジスタＴ３のＷＬ０は、第一および第二のトランジスタＴ１およびＴ２ならびに
第一および第二のトランジスタＴ１およびＴ２のワード線ＷＬ０の共通の水平平面から垂
直方向にずらされた水平平面に沿って伸びる。
【０１１６】
第一の半導体ピラー１２８は、デジット線ＢＬ−Ｔから第一のキャパシタＣ１の第二の
プレート１１６へ下方に伸び、第一のトランジスタＴ１は、その第一の半導体ピラーに沿
っている。第二の半導体ピラー１４０は、デジット線ＢＬ−Ｃから第二のキャパシタＣ２
の第二のプレート１２２へ下方に伸び、第二のトランジスタＴ２は、この第二の半導体ピ
ラー１４０に沿っている。
【０１１７】
第一のトランジスタＴ１は、ゲート誘電体材料１３２を含み、半導体ピラー１２８内で
、ゲート誘電体材料１３２に沿って第一のチャネル領域と、ソース／ドレイン領域１３６
および１３８とをさらに含む。ソース／ドレイン領域１３６は、第一のキャパシタＣ１の
第二のプレート１１６と結合され、ソース／ドレイン領域１３８は、デジット線ＢＬ−Ｔ
と結合される。第二のトランジスタＴ２は、ゲート誘電体材料１４４を含み、第二のチャ
ネル領域と、半導体ピラー内でチャネル領域の反対側にあるソース／ドレイン領域１４８
および１５０とをさらに含む。ソース／ドレイン領域１４８は、第二のキャパシタＣ２の
第二のプレート１２２と結合され、ソース／ドレイン領域１５０は、デジット線ＢＬ−Ｃ
と結合される。
【０１１８】
第三の半導体ピラー１７０は、第一および第二のキャパシタＣ１およびＣ２の第一のプ
レート１１４および１２０から、プレート線構造ＣＰへと下方に伸びる。第三のトランジ
スタＴ３は、第三の半導体ピラー１７０に沿っている。第三のトランジスタＴ３は、ゲー
ト誘電体材料１７２、第三のチャネル領域ならびにソース／ドレイン領域１７４および１
７６を含む。ソース／ドレイン領域１７４は、第一および第二のキャパシタＣ１およびＣ
２の第一のプレート１１４および１２０と結合され、ソース／ドレイン領域１７６は、プ
レート線構造ＣＰと結合される。幾つかの実施形態においては、第三の半導体ピラー１７
０は、図１０Ｂに図示されたような、第一および第二の半導体ピラー１２８および１４０
とは異なる寸法（例えば、チャネル長および／または幅）を有し得る。他の実施形態にお
いては、第三のピラー１７０は、第一および第二の半導体ピラー１２８および１４０と類
似または同一の寸法（例えば、チャネル長および／または幅）を有し得る。
【０１１９】
メモリセル１０５（１）は、メモリセル１０５（０）と類似し、トランジスタＴ１、Ｔ
２およびＴ３とともに第一および第二のキャパシタＣ１およびＣ２を含む。第一および第
二のトランジスタＴ１およびＴ２は、導電性ゲート１３０および１４２を含み、これらは
、第二のワード線ＷＬ１と結合され、トランジスタＴ３は、導電性ゲート１６０を含み、
これは、第一および第二のトランジスタＴ１およびＴ２の共通の水平平面から垂直方向に
ずらされた水平平面に沿って伸びる第二のワード線ＷＬ１と結合される。
【０１２０】
メモリセル１０５（１）は、第一および第二のトランジスタＴ１およびＴ２を含み、こ
れらは相互について横方向にずらされる。メモリセル１０５（１）は、第一のトランジス
タＴ１の上に第一のキャパシタＣ１を含み、第二のトランジスタＴ２の上に第二のキャパ
シタＣ２を含む。第一のキャパシタＣ１は、第一のプレート１１４、第二のプレート１１
６、ならびに第一および第二のプレート１１４および１１６の間の強誘電体材料１１８を
含む。第二のキャパシタＣ２は、第一のプレート１２０、第二のプレート１２２、ならび
に第一および第二のプレート１２０および１２２の間の強誘電体材料１２４を含む。第三
のトランジスタＴ３は、キャパシタＣ１およびＣ２とプレート線構造ＣＰとの間で、第一
および第二のトランジスタＴ１およびＴ２から垂直方向にずらされる。
【０１２１】
プレート線構造ＣＰに沿って伸びる軸１６９は、鏡面を画定すると考えられてもよい。
メモリセル１０５（１）は、鏡面にわたって、メモリセル１０５（０）の実質的に鏡像で
あると考えられてもよい。用語“実質的に鏡像”は、メモリセル１０５（１）が作製およ
び測定の合理的な許容誤差内でメモリセル１０５（０）の鏡像であり得ることを示すため
に用いられる。図９Ｂを参照して前に論じられたメモリセル１０５（０）および１０５（
１）と比較すると、図１０Ｂの図示された実施形態のメモリセル１０５（０）および１０
５（１）は、プレート線構造ＣＰについて鏡像とされるが、図９Ｂのメモリセル１０５（
０）および１０５（１）は、デジット線ＢＬ−ＴおよびＢＬ−Ｃについて鏡像とされる。
【０１２２】
図示された実施形態においては、メモリセル１０５（０）のデジット線ＢＬ−Ｔ（すな
わち、ワード線ＷＬ０の上のデジット線ＢＬ−Ｔ）と、メモリセル１０５（１）のデジッ
ト線ＢＬ−Ｔ（すなわち、ワード線ＷＬ１の下のデジット線ＢＬ−Ｔ）とが相互に結合さ
れる。メモリセル１０５（０）のデジット線ＢＬ−Ｃ（すなわち、ワード線ＷＬ０の上の
デジット線ＢＬ−Ｃ）と、デジット線１０５（１）（すなわち、ワード線ＷＬ１の下のデ
ジット線ＢＬ−Ｃ）とが相互に結合される。結合されたデジット線ＢＬ−Ｔの電気的特性
は、図１および図２を参照して上述されたタイプのセンスコンポーネント２５で、結合さ
れたデジット線ＢＬ−Ｃの電気的特性と比較される。
【０１２３】
図１１Ａは、本開示の一実施形態による、二つのメモリセル１０５（０）および１０５
（１）の概略図である。破線は、メモリセル１０５の大体の境界を画定する。メモリセル
１０５の各々は、四つの選択コンポーネントＴ１〜Ｔ４と、二つのキャパシタＣ１および
Ｃ２とを含む。キャパシタＣ１およびＣ２は強誘電体キャパシタであり得る。選択コンポ
ーネントＴ１〜Ｔ４は、トランジスタ、例えば、ｎ型電界効果トランジスタであり得る。
このような一実施例においては、メモリセル１０５の各々は、四つのトランジスタと二つ
のキャパシタ（例えば、４Ｔ２Ｃ）を含む。
【０１２４】
選択コンポーネントＴ１〜Ｔ４の動作は、トランジスタゲートに電圧を印加することに
よって制御される。其々のワード線ＷＬは、選択コンポーネントをアクティブ化し得る（
例えば、ＷＬ０は、メモリセル１０５（０）の選択コンポーネントＴ１〜Ｔ４をアクティ
ブ化し得、ＷＬ１は、メモリセル１０５（１）の選択コンポーネントＴ１〜Ｔ４をアクテ
ィブ化し得る）。
【０１２５】
キャパシタＣ１およびＣ２は、其々の選択コンポーネントＴ２およびＴ３に結合された
第一のプレートを各々有し、其々の選択コンポーネントＴ１およびＴ４に結合された第二
のプレートを有する。キャパシタＣ１の第二のプレートは、選択コンポーネントＴ１に結
合され、キャパシタＣ２の第二のプレートは、選択コンポーネントＴ４に結合される。選
択コンポーネントＴ１は、デジット線ＢＬ−Ｔにさらに結合され、選択コンポーネントＴ
４は、デジット線ＢＬ−Ｃにさらに結合される。其々のワード線ＷＬなどによってアクテ
ィブ化されると、キャパシタＣ１およびＣ２の第二のプレートは、其々、デジット線ＢＬ
−ＴおよびＢＬ−Ｃと結合される。選択コンポーネントＴ２およびＴ３は、プレート線Ｃ
Ｐにさらに結合される。其々のワード線ＷＬなどによってアクティブ化されると、キャパ
シタＣ１およびＣ２の第一のプレートは、プレート線ＣＰに結合される。前に論じられた
ように、デジット線ＢＬ−ＴおよびＢＬ−Ｃに結合されると、メモリセル１０５がアクセ
スされ得る。例えば、メモリセル１０５の格納された状態は、読み出され得、および／ま
たは、メモリセル１０５は、新しい状態もしくは同一の状態を格納するために書き込まれ
得る。幾つかの実施形態においては、メモリセル１０５にアクセスする（例えば、読み出
すおよび／または書き込む）ために、様々な電圧、例えば、相補的電圧が、デジット線Ｂ
Ｌ−ＴおよびＢＬ−Ｃならびにプレート線ＣＰを経由して、キャパシタＣ１およびＣ２の
プレートに印加され得る。
【０１２６】
図１１Ｂは、本開示の一実施形態による、図１１Ａの例示的メモリセル１０５（０）お
よび１０５（１）を含むメモリアレイ１０の領域を図示する。図１１Ｂの実施形態におい
ては、メモリセル１０５（０）および１０５（１）は、相互について横方向にずらされる
。破線は、メモリセル１０５の大体の境界を画定する。メモリセル１０５（０）および１
０５（１）は、相互に実質的に同一であり、用語“実質的に同一”は、製造および測定の
合理的な許容誤差内でメモリセルが同一であることを意味する。幾つかの実施形態におい
ては、メモリセル１０５は、４Ｆ２アーキテクチャ内のメモリセルを含むと考えられ得、
ここで、Ｆは、与えられた技術の最小のフィーチャ寸法を示す。
【０１２７】
メモリアレイ１０の図示された部分は、図４Ｂのベースと類似のベース（図示せず）に
よって支持され得る。隣接するメモリセル１０５（０）および１０５（１）は、メモリア
レイ内で相互に共通の列にある。メモリセル１０５（０）および１０５（１）は、デジッ
ト線ＢＬ−ＴおよびＢＬ−Ｃに沿って図示される。デジット線ＢＬ−ＴおよびＢＬ−Ｃは
、図１および図２を参照して上述されたタイプのセンスコンポーネント２５と結合される
。
【０１２８】
メモリセル１０５は、第一、第二、第三および第四のトランジスタＴ１〜Ｔ４と、第一
および第二のキャパシタＣ１およびＣ２とを含む。図１１Ｂの図示された実施形態におい
ては、メモリセル１０５（０）の第一、第二、第三および第四のトランジスタＴ１〜Ｔ４
は、相互について垂直方向にずらされ、第一および第二のキャパシタＣ１およびＣ２も同
様である。さらに、第一および第二のキャパシタＣ１およびＣ２ならびに第一、第二、第
三および第四のトランジスタＴ１〜Ｔ４は、相互に共通の垂直平面内にある（すなわち、
相互に垂直に積み重ねられる）。第一のキャパシタＣ１は、第一のプレート１１４、第二
のプレート１１６、ならびに第一および第二のプレート１１４および１１６の間の強誘電
体材料１１８を含む。同様に、第二のキャパシタＣ２は、第一のプレート１２０、第二の
プレート１２２、ならびに第一および第二のプレート１２０および１２２の間の強誘電体
材料１２４を含む。
【０１２９】
第一のトランジスタＴ１は、第一のキャパシタＣ１とデジット線ＢＬ−Ｔとの間にあり
、第四のトランジスタＴ４は、第二のキャパシタＣ２とデジット線ＢＬ−Ｃとの間にある
。第二のトランジスタＴ２は、第一のキャパシタＣ１とプレート線構造ＣＰとの間にあり
、第四のトランジスタＴ３は、第二のキャパシタＣ２とプレート線構造ＣＰとの間にある
。
【０１３０】
図示された実施形態においては、第一の半導体ピラー１２８は、デジット線ＢＬ−Ｔか
ら第一のキャパシタＣ１の第二のプレート１１６へと上方に伸び、第一のトランジスタＴ
１は、その第一の半導体ピラーに沿っている。第一のトランジスタＴ１は、ゲート誘電体
材料１３２によって半導体ピラー１２８から離隔された導電性トランジスタゲート１３０
を有する。第一のトランジスタＴ１は、半導体ピラー１２８内で、ゲート誘電体材料１３
２に沿ってチャネル領域を有し、半導体ピラー内で、チャネル領域の反対側にソース／ド
レイン領域１３６および１３８を有する。ソース／ドレイン領域１３６は、第一のキャパ
シタＣ１の第二のプレート１１６と結合され、ソース／ドレイン領域１３８は、デジット
線ＢＬ−Ｔと結合される。図示された実施形態においては、ソース／ドレイン領域１３６
は、第一のキャパシタＣ１の第二のプレート１１６に伸びる。第二の半導体ピラー１４０
は、プレート線構造ＣＰから第一のキャパシタＣ１の第一のプレート１１４へと下方に伸
び、第二のトランジスタＴ２は、この第二のピラーに沿っている。第三の半導体ピラー１
７０は、プレート線構造ＣＰから第二のキャパシタＣ２の第一のプレート１２０へと上方
へ伸び、第三のトランジスタＴ３は、第二の半導体ピラー１７０に沿っている。第四の半
導体ピラー１９０は、デジット線ＢＬ−Ｃから第二のキャパシタＣ２の第二のプレート１
２２へと下方に伸び、第四のトランジスタＴ４は、第四の半導体ピラー１９０に沿ってい
る。
【０１３１】
第一のトランジスタＴ１は、ゲート誘電体材料１３２、チャネル領域ならびにソース／
ドレイン領域１３６および１３８を含む。ソース／ドレイン領域１３６は、第一のキャパ
シタＣ１の第二のプレート１１６と結合され、ソース／ドレイン領域３８は、デジット線
ＢＬ−Ｔと結合される。第四のトランジスタＴ４は、ゲート誘電体材料１４４、チャネル
領域ならびにソース／ドレイン領域１９４および１９６を含む。ソース／ドレイン領域１
９４は、第二のキャパシタＣ２の第二のプレート１２２と結合され、ソース／ドレイン領
域１９６は、デジット線ＢＬ−Ｃと結合される。
【０１３２】
第二のトランジスタＴ２は、ゲート誘電体材料１４４、チャネル領域、ならびにソース
／ドレイン領域１４８および１５０を含む。ソース／ドレイン領域１４８は、第一のキャ
パシタＣ１の第一のプレート１１４と結合され、ソース／ドレイン領域１５０は、プレー
ト線構造ＣＰと結合される。第三のトランジスタＴ３は、ゲート誘電体材料１７２、チャ
ネル領域、ならびにソース／ドレイン領域１７４および１７６を含む。ソース／ドレイン
領域１７４は、第二のキャパシタＣ２の第一のプレート１２０と結合され、ソース／ドレ
イン領域１７６は、プレート線構造ＣＰと結合される。第一、第二、第三および第四のト
ランジスタＴ１〜Ｔ４の導電性ゲートは、第一のワード線ＷＬ０と結合される。このよう
な第一のワード線は、図１１Ｂの断面について、ページの内外に伸び得る。
【０１３３】
メモリセル１０５（１）は、メモリセル１０５（０）と類似し、第一、第二、第三およ
び第四のトランジスタＴ１、Ｔ２、Ｔ３およびＴ４とともに、第一および第二のキャパシ
タＣ１およびＣ２を含む。第一、第二、第三および第四のトランジスタＴ１〜Ｔ４は、第
二のワード線ＷＬ１と結合された導電性ゲートを含む。第一および第二のキャパシタＣ１
およびＣ２の第一のプレート１１４および１２０は、第二および第三のトランジスタＴ２
およびＴ３と結合され、第一および第二のキャパシタＣ１およびＣ２の第二のプレート１
１６および１２２は、第一および第四のトランジスタＴ１およびＴ４と結合される。
【０１３４】
図１１Ｂに図示される実施形態においては、プレート線構造ＣＰは、デジット線ＢＬ−
ＴおよびＢＬ−Ｃによって画定される列に沿って水平方向に伸びるレールである。このよ
うなプレート線構造ＣＰは、この列に沿った他の全ての他のメモリセルと同様、メモリセ
ル１０５（０）および１０５（１）によって共有される。
【０１３５】
図１２Ａは、本開示の一実施形態による、二つのメモリセル１０５（０）および１０５
（１）の概略図である。破線は、メモリセル１０５の大体の境界を画定する。メモリセル
１０５の各々は、四つの選択コンポーネントＴ１〜Ｔ４と、二つのキャパシタＣ１および
Ｃ２とを含む。キャパシタＣ１およびＣ２は強誘電体キャパシタであり得る。選択コンポ
ーネントＴ１〜Ｔ４は、トランジスタ、例えば、ｎ型電界効果トランジスタであり得る。
このような一実施例においては、メモリセル１０５の各々は、四つのトランジスタと二つ
のキャパシタ（例えば、４Ｔ２Ｃ）を含む。
【０１３６】
選択コンポーネントＴ１〜Ｔ４の動作は、トランジスタゲートに電圧を印加することに
よって制御される。其々のワード線ＷＬは、選択コンポーネントをアクティブ化し得る（
例えば、ＷＬ０は、メモリセル１０５（０）の選択コンポーネントＴ１〜Ｔ４をアクティ
ブ化し得、ＷＬ１は、メモリセル１０５（１）の選択コンポーネントＴ１〜Ｔ４をアクテ
ィブ化し得る）。キャパシタＣ１およびＣ２は、トランジスタＴ２およびＴ４を通じてプ
レート線ＣＰに結合された第一のプレートを各々有する。第一のキャパシタＣ１は、トラ
ンジスタＴ１を通じてデジット線ＢＬ−Ｔに結合された第二のプレートを有し、キャパシ
タＣ２は、トランジスタＴ３を通じてデジット線ＢＬ−Ｃに結合された第二のプレートを
有する。其々のワード線ＷＬなどによってトランジスタＴ１およびＴ３がアクティブ化さ
れると、キャパシタＣ１およびＣ２の第二のプレートは、其々、デジット線ＢＬ−Ｔおよ
びＢＬ−Ｃと結合される。前に論じられたように、デジット線ＢＬ−ＴおよびＢＬ−Ｃに
結合されると、メモリセル１０５がアクセスされ得る。例えば、メモリセル１０５の格納
された状態は、読み出され得、および／または、メモリセル１０５は、新しい状態もしく
は同一の状態を格納するために書き込まれ得る。幾つかの実施形態においては、メモリセ
ル１０５にアクセスする（例えば、読み出すおよび／または書き込む）ために、様々な電
圧、例えば、相補的電圧が、デジット線ＢＬ−ＴおよびＢＬ−Ｃならびにプレート線ＣＰ
を経由して、キャパシタＣ１およびＣ２のプレートに印加され得る。
【０１３７】
図１２Ｂは、本開示の一実施形態による、図１２Ａの例示的メモリセル１０５（０）お
よび１０５（１）を含むメモリアレイ１０の一部を図示する。図１２Ｂの実施形態におい
ては、メモリセル１０５（０）は、メモリセル１０５（１）の上に垂直方向に積み重ねら
れる。破線は、メモリセル１０５（０）および１０５（１）の大体の境界を画定する。幾
つかの実施形態においては、図１２Ｂのメモリセル１０５は、８Ｆ２アーキテクチャ内の
メモリセルを含むと考えられ得、ここで、Ｆは、与えられた技術の最小のフィーチャ寸法
を示す。
【０１３８】
メモリアレイ１０の図示された部分は、図４Ｂのベースと類似のベース（図示せず）に
よって支持され得る。メモリセル１０５（０）および１０５（１）は、メモリアレイ内で
相互に共通の列にある。デジット線ＢＬ−ＴおよびＢＬ−Ｃは、メモリセル１０５（０）
および１０５（１）の間にあり、図１２Ｂの断面について、ページの内外に伸びる。デジ
ット線ＢＬ−ＴおよびＢＬ−Ｃは、図１および図２を参照して前述されたタイプのセンス
コンポーネント２５と結合され得る。デジット線ＢＬ−ＴおよびＢＬ−Ｃは、メモリセル
１０５（０）および１０５（１）によって共有される。
【０１３９】
メモリセル１０５（０）は、第一、第二、第三および第四のトランジスタＴ１〜Ｔ４を
含む。第一および第三のトランジスタＴ１およびＴ３は、相互について横方向にずらされ
、第二および第四のトランジスタＴ２およびＴ４は、相互について横方向にずらされる。
メモリセル１０５（０）は、第一および第二のトランジスタＴ１およびＴ２の間に第一の
キャパシタＣ１を含み、第三および第四のトランジスタＴ３およびＴ４の間に第二のキャ
パシタＣ２を含む。第一のキャパシタＣ１は、第一のプレート１１４、第二のプレート１
１６、ならびに第一および第二のプレート１１４および１１６の間の強誘電体材料１１８
を含む。第二のキャパシタＣ２は、第一のプレート１２０、第二のプレート１２２、なら
びに第一および第二のプレート１２０および１２２の間の強誘電体材料１２４を含む。第
二のトランジスタＴ２は、第一のキャパシタＣ１の上にあり、第四のトランジスタＴ４は
、第二のキャパシタＣ２の上にある。
【０１４０】
図示された実施形態においては、第二のプレート１１６および１２２は、容器形状の外
部プレートであり、第一のプレート１１４および１２０は、容器形状の外部プレートに伸
びる内部プレートである。他の実施形態においては、第二のプレート１１６および１２２
は、他の構造を有してもよく、第一のプレート１１４および１２０も、他の構造を有して
もよい。
【０１４１】
第一のプレート１１４および１２０は、第二のトランジスタＴ２および第四のトランジ
スタＴ４に其々結合される。第二および第四のトランジスタＴ２およびＴ４は、第二およ
び第四のトランジスタＴ２およびＴ４の上に提供されたプレート線構造ＣＰと結合される
。
【０１４２】
第一および第二のキャパシタＣ１およびＣ２は、相互について横方向にずらされ、図示
された実施形態においては、相互に同一の水平平面内にある（すなわち、相互に水平方向
に整列する）。
【０１４３】
第一のトランジスタＴ１は、第一のキャパシタＣ１とデジット線ＢＬ−Ｔとの間にあり
、第三のトランジスタＴ３は、第二のキャパシタＣ２とデジット線ＢＬ−Ｃとの間にある
。図示された実施形態においては、第一および第三のトランジスタＴ１およびＴ３は、相
互に共通の水平平面内にあり、ワード線ＷＬ０は、この水平平面に沿って伸び、第一およ
び第三のトランジスタＴ１およびＴ３のゲート１３０および１６０を含む。第二のトラン
ジスタＴ２は、第一のキャパシタＣ１と、プレート線構造ＣＰとの間にあり、第四のトラ
ンジスタＴ４は、第二のキャパシタＣ２とプレート線構造ＣＰとの間にある。図示された
実施形態においては、第二および第四のトランジスタＴ２およびＴ４は、相互に共通の水
平平面内にあり、ワード線ＷＬ０は、その水平平面に沿って伸び、第二および第四のトラ
ンジスタＴ２およびＴ４のゲート１４４および１８０を含む。第一および第三のトランジ
スタＴ１およびＴ３は、第二および第四のトランジスタＴ２およびＴ４の共通の水平平面
から垂直方向にずらされた共通の水平平面内にある。
【０１４４】
第一の半導体ピラー１２８は、デジット線ＢＬ−Ｔから第一のキャパシタＣ１の第二の
プレート１１６へと上方に伸び、第一のトランジスタＴ１は、その第一の半導体ピラー１
２８に沿っている。第二の半導体ピラー１４０は、プレート線構造ＣＰから第一のキャパ
シタＣ１の第一のプレート１１４へと下方に伸び、第二のトランジスタＴ２は、この第二
のピラーに沿っている。第三の半導体ピラー１７０は、デジット線ＢＬ−Ｃから第二のキ
ャパシタＣ２の第二のプレート１２２へと上方に伸び、第三のトランジスタＴ３は、第三
の半導体ピラー１７０に沿っている。第四の半導体ピラー１９０は、プレート線構造ＣＰ
から第二のキャパシタＣ２の第一のプレート１２０へと下方に伸び、第四のトランジスタ
Ｔ４は、第四の半導体ピラー１９０に沿っている。
【０１４５】
第一のトランジスタＴ１は、ゲート誘電体材料１３２、第一のチャネル領域、ならびに
ソース／ドレイン領域１３６および１３８を含む。ソース／ドレイン領域１３６は、第一
のキャパシタＣ１の第二のプレート１１６と結合され、ソース／ドレイン領域１３８は、
デジット線ＢＬ−Ｔと結合される。第三のトランジスタＴ３は、ゲート誘電体材料１７２
、第三のチャネル領域ならびにソース／ドレイン領域１７４および１７６を含む。ソース
／ドレイン領域１７４は、第二のキャパシタＣ２の第二のプレート１２２と結合され、ソ
ース／ドレイン領域１７６は、デジット線ＢＬ−Ｃと結合される。第二のトランジスタＴ
２は、ゲート誘電体材料１４２、第二のチャネル領域、ならびにソース／ドレイン領域１
４８および１５０を含む。ソース／ドレイン領域１４８は、第一のキャパシタＣ１の第一
のプレート１１４と結合され、ソース／ドレイン領域１５０は、プレート線構造ＣＰと結
合される。第四のトランジスタＴ４は、ゲート誘電体材料１８２、第二のチャネル領域な
らびにソース／ドレイン領域１９４および１９６を含む。ソース／ドレイン領域１９４は
、第二のキャパシタＣ２の第一のプレート１２０と結合され、ソース／ドレイン領域１９
６は、プレート線構造ＣＰと結合される。
【０１４６】
メモリセル１０５（１）は、メモリセル１０５（０）と類似し、第一、第二、第三およ
び第四のトランジスタＴ１、Ｔ２、Ｔ３およびＴ４とともに、第一および第二のキャパシ
タＣ１およびＣ２を含む。第一および第三のトランジスタＴ１およびＴ３は、導電性ゲー
ト１３０および１６０を含み、これらは、第二のワード線ＷＬ１と結合される。第二およ
び第四のトランジスタＴ２およびＴ４は、導電性ゲート１４４および１８０を含み、これ
らは第二のワード線ＷＬ１と結合される。第一および第二のキャパシタＣ１およびＣ２の
第一のプレート１１４および１２０は、第二および第四のトランジスタＴ２およびＴ４と
結合され、第一および第二のキャパシタＣ１およびＣ２の第二のプレート１１６および１
２２は、第一および第三のトランジスタＴ１およびＴ３と結合される。
【０１４７】
メモリセル１０５（１）は、第一および第二のトランジスタＴ１およびＴ２を含み、こ
れらは相互について横方向にずらされる。メモリセル１０５（１）は、第一のトランジス
タＴ１の下に第一のキャパシタＣ１を含み、第三のトランジスタＴ３の下に第二のキャパ
シタＣ２を含む。第一のキャパシタＣ１は、第一のプレート１１４、第二のプレート１１
６、ならびに第一および第二のプレート１１４および１１６の間の強誘電体材料１１８を
含む。第二のキャパシタＣ２は、第一のプレート１２０、第二のプレート１２２、ならび
に第一および第二のプレート１２０および１２２の間の強誘電体材料１２４を含む。第二
および第四のトランジスタＴ２およびＴ４は、第一および第三のトランジスタＴ１および
Ｔ３から垂直方向に其々ずらされ、第二および第四のトランジスタＴ２およびＴ４は、キ
ャパシタＣ１およびＣ２とプレート線構造ＣＰとの間にある。
【０１４８】
図示された実施形態においては、デジット線ＢＬ−ＴおよびＢＬ−Ｃは、相互に共通の
水平平面内にある。デジット線ＢＬ−ＴおよびＢＬ−Ｃを通って伸びる軸１７１は、鏡面
を画定すると考えられてもよい。メモリセル１０５（１）は、鏡面にわたって、メモリセ
ル１０５（０）の実質的に鏡像であると考えられてもよい。用語“実質的に鏡像”は、メ
モリセル１０５（１）が作製および測定の合理的な許容誤差内でメモリセル１０５（０）
の鏡像であり得ることを示すために用いられる。
【０１４９】
図１２Ｂの図示された実施形態においては、デジット線ＢＬ−ＴおよびＢＬ−Ｃは、メ
モリセル１０５（０）および１０５（１）によって共有される。他の実施形態においては
、プレート線構造ＣＰは、メモリセル１０５（０）および１０５（１）によって共有され
得、これらは、相互にプレート線構造ＣＰの反対側で垂直方向にずらされる。図１３Ａお
よび図１３Ｂは、このような他の実施形態の一実施例を図示する。
【０１５０】
図１３Ａは、本開示の一実施形態による、二つのメモリセル１０５（０）および１０５
（１）の概略図である。破線は、メモリセル１０５の大体の境界を画定する。メモリセル
１０５の各々は、四つの選択コンポーネントＴ１〜Ｔ４と、二つのキャパシタＣ１および
Ｃ２とを含む。キャパシタＣ１およびＣ２は強誘電体キャパシタであり得る。選択コンポ
ーネントＴ１〜Ｔ４は、トランジスタ、例えば、ｎ型電界効果トランジスタであり得る。
このような一実施例においては、メモリセル１０５の各々は、四つのトランジスタと二つ
のキャパシタ（例えば、４Ｔ２Ｃ）を含む。
【０１５１】
図１３Ａのメモリセル１０５（０）および１０５（１）は、プレート線構造ＣＰを共有
し、異なるデジット線ＢＬ−Ｔおよび異なるデジット線ＢＬ−Ｃに結合される。対照的に
、図１２Ａのメモリセル１０５（０）および１０５（１）は、デジット線ＢＬ−Ｔを共有
し、デジット線ＢＬ−Ｃを共有し、異なるプレート線ＣＰに結合される。
【０１５２】
図１３Ａのメモリセル１０５（０）および１０５（１）の動作は、図１２Ａのメモリセ
ル１０５（０）および１０５（１）の動作と類似しており、簡潔性のために繰り返されな
い。
【０１５３】
図１３Ｂは、本開示の一実施形態による、図１２Ａのメモリセル１０５（０）および１
０５（１）の対を含むメモリアレイ１０の一部を図示する。図１２Ｂの実施形態において
は、メモリセル１０５（０）は、メモリセル１０５（１）の上に、垂直方向に積み重ねら
れる。破線は、メモリセル１０５（０）および１０５（１）の大体の境界を画定する。幾
つかの実施形態においては、図１２Ｂのメモリセル１０５は、８Ｆ２アーキテクチャ内の
メモリセルを含むと考えられ得、ここで、Ｆは、与えられた技術の最小のフィーチャ寸法
を示す。
【０１５４】
メモリアレイ１０の図示された部分は、図４Ｂのベースと類似のベース（図示せず）に
よって支持され得る。水平方向に伸びるプレート線構造ＣＰは、メモリセル１０５（０）
および１０５（１）の間にあり、図１３Ｂの断面に沿って伸びる。６０は、メモリセル１
０５（０）および１０５（１）によって共有されるプレート線構造ＣＰである。メモリセ
ル１０５（０）は、第一、第二、第三および第四のトランジスタＴ１〜Ｔ４を含む。第一
および第三のトランジスタＴ１およびＴ３は、相互について横方向にずらされ、第二およ
び第四のトランジスタＴ２およびＴ４は、相互について横方向にずらされる。メモリセル
１０５（０）は、第一および第二のトランジスタＴ１およびＴ２の間に第一のキャパシタ
Ｃ１を含み、第三および第四のトランジスタＴ３およびＴ４の間に第二のキャパシタＣ２
を含む。図１２Ｂのメモリセルとは対照的に、図１３Ｂのメモリセル１０５（０）および
１０５（１）は、プレート線構造ＣＰを共有し、異なるデジット線ＢＬ−Ｔおよび異なる
デジット線ＢＬ−Ｃに結合される。
【０１５５】
第一のキャパシタＣ１は、第一のプレート１１４、第二のプレート１１６、および第一
の強誘電体材料１１８を含む。第二のキャパシタＣ２は、第一のプレート１２０、第二の
プレート１２２、ならびに第一および第二のプレート１２０および１２２の間の強誘電体
材料１２４を含む。第二のトランジスタＴ２は、第一のキャパシタＣ１の上にあり、第四
のトランジスタＴ４は、第二のキャパシタＣ２の上にある。
【０１５６】
図示された実施形態においては、第二のプレート１１６および１２２は、容器形状の外
部プレートであり、第一のプレート１１４および１２０は、容器形状の外部プレートに伸
びる内部プレートである。他の実施形態においては、第二のプレート１１６および１２２
は、他の構造を有してもよく、第一のプレート１１４および１２０は、また他の構造を有
してもよい。
【０１５７】
第一のプレート１１４および１２０は、第二のトランジスタＴ２および第四のトランジ
スタＴ４と其々結合される。第二および第四のトランジスタＴ２およびＴ４は、第二およ
び第四のトランジスタＴ２およびＴ４の下に提供されるプレート線構造ＣＰに結合される
。
【０１５８】
第一および第二のキャパシタＣ１およびＣ２は、相互について横方向にずらされ、第二
のキャパシタＣ２は、第一のキャパシタＣ１と同一の水平平面内にある。
【０１５９】
第一のトランジスタＴ１は、第一のキャパシタＣ１とデジット線ＢＬ−Ｔとの間にあり
、第三のトランジスタＴ３は、第二のキャパシタＣ２とデジット線ＢＬ−Ｃとの間にある
。図示された実施形態においては、第一および第三のトランジスタＴ１およびＴ３は、相
互に共通の水平平面内にあり、ワード線ＷＬ０は、この水平平面に沿って伸び、第一およ
び第三のトランジスタＴ１およびＴ３のゲート１３０および１６０を含む。第二のトラン
ジスタＴ２は、第一のキャパシタＣ１とプレート線構造ＣＰとの間にあり、第四のトラン
ジスタＴ４は、第二のキャパシタＣ２とプレート線構造ＣＰとの間にある。図示された実
施形態においては、第二および第四のトランジスタＴ２およびＴ４は、相互に共通の水平
平面内にあり、ワード線ＷＬ０は、この水平平面に沿って伸び、第二および第四のトラン
ジスタＴ２およびＴ４のゲート１４４および１８０を含む。第一および第三のトランジス
タＴ１およびＴ３は、第二および第四のトランジスタＴ２およびＴ４の共通の水平平面か
ら垂直方向にずらされた共通の水平平面内にある。
【０１６０】
第一の半導体ピラー１２８は、デジット線ＢＬ−Ｔから第一のキャパシタＣ１の第二の
プレート１１６へと下方に伸び、第一のトランジスタＴ１は、その第一の半導体ピラー１
２８に沿っている。第二の半導体ピラー１４０は、プレート線構造ＣＰから第一のキャパ
シタＣ１の第一のプレート１１４へと上方に伸び、第二のトランジスタＴ２は、この第二
のピラーに沿っている。第三の半導体ピラー１７０は、デジット線ＢＬ−Ｃから第二のキ
ャパシタＣ２の第二のプレート１２２へと下方に伸び、第三のトランジスタＴ３は、第二
の半導体ピラー１７０に沿っている。第四の半導体ピラー１９０は、プレート線構造ＣＰ
から第二のキャパシタＣ２の第一のプレート１２０へと上方に伸び、第四のトランジスタ
Ｔ４は、第四の半導体ピラー１９０に沿っている。
【０１６１】
第一のトランジスタＴ１は、ゲート誘電体材料１３２、第一のチャネル領域、ならびに
ソース／ドレイン領域１３６および１３８を含む。ソース／ドレイン領域１３６は、第一
のキャパシタＣ１の第二のプレート１１６と結合され、ソース／ドレイン領域１３８は、
デジット線ＢＬ−Ｔと結合される。第三のトランジスタＴ３は、ゲート誘電体材料１７２
、第三のチャネル領域、ならびにソース／ドレイン領域１７４および１７６を含む。ソー
ス／ドレイン領域１７４は、第二のキャパシタＣ２の第二のプレート１２２と結合され、
ソース／ドレイン領域１７６は、デジット線ＢＬ−Ｃと結合される。
【０１６２】
第二のトランジスタＴ２は、ゲート誘電体材料１４２、第二のチャネル領域、ならびに
ソース／ドレイン領域１４８および１５０を含む。ソース／ドレイン領域１４８は、第一
のキャパシタＣ１の第一のプレート１１４と結合され、ソース／ドレイン領域１５０は、
プレート線構造ＣＰと結合される。第四のトランジスタＴ４は、ゲート誘電体材料１８２
、第二のチャネル領域、ならびにソース／ドレイン領域１９４および１９６を含む。ソー
ス／ドレイン領域１９４は、第二のキャパシタＣ２の第一のプレート１２０に結合され、
ソース／ドレイン領域１９６は、デジット線ＢＬ−Ｃと結合される。
【０１６３】
メモリセル１０５（１）は、メモリセル１０５（０）と類似し、第一、第二、第三およ
び第四のトランジスタＴ１、Ｔ２、Ｔ３およびＴ４とともに、第一および第二のキャパシ
タＣ１およびＣ２を含む。第一および第三のトランジスタＴ１およびＴ３は、導電性ゲー
ト１３０および１６０を含み、これらは、第二のワード線ＷＬ１と結合される。第二およ
び第四のトランジスタＴ２およびＴ４は、導電性ゲート１４４および１８０を含み、これ
らは、第二のワード線ＷＬ１と結合される。第一および第二のキャパシタＣ１およびＣ２
の第一のプレート１１４および１２０は、第二および第四のトランジスタＴ２およびＴ４
と結合され、第一および第二のキャパシタＣ１およびＣ２の第二のプレート１１６および
１２２は、第一および第三のトランジスタＴ１およびＴ３と結合される。
【０１６４】
メモリセル１０５（１）は、第一および第二のトランジスタＴ１およびＴ２を含み、こ
れらは相互について横方向にずらされる。メモリセル１０５（１）は、第一のトランジス
タＴ１の上に第一のキャパシタＣ１を含み、第三のトランジスタＴ３の上に第二のキャパ
シタＣ２を含む。第一のキャパシタＣ１は、第一のプレート１１４、第二のプレート１１
６、ならびに第一および第二のプレート１１４および１１６の間の強誘電体材料１１８を
含む。第二のキャパシタＣ２は、第一のプレート１２０、第二のプレート１２２、ならび
に第一および第二のプレート１２０および１２２の間の強誘電体材料１２４を含む。第二
および第四のトランジスタＴ２およびＴ４は、第一および第三のトランジスタＴ１および
Ｔ３から垂直方向にずらされ、第二および第四のトランジスタＴ２およびＴ４は、キャパ
シタＣ１およびＣ２とプレート線構造ＣＰとの間にある。図示された実施形態においては
、デジット線ＢＬ−ＴおよびＢＬ−Ｃは、相互に共通の水平平面内にある。デジット線Ｂ
Ｌ−ＴおよびＢＬ−Ｃを通って伸びる軸１７３は、鏡面を画定すると考えられてもよい。
メモリセル１０５（１）は、鏡面にわたって、メモリセル１０５（０）の実質的に鏡像で
あると考えられてもよい。用語“実質的に鏡像”は、メモリセル１０５（１）が作製およ
び測定の合理的な許容誤差内でメモリセル１０５（０）の鏡像であり得ることを示すため
に用いられる。
【０１６５】
図１０Ｂの図示された実施形態においては、メモリセル１０５（０）のデジット線ＢＬ
−Ｔ（すなわち、ワード線ＷＬ０の上のデジット線ＢＬ−Ｔ）と、メモリセル１０５（１
）のデジット線ＢＬ−Ｔ（すなわち、ワード線ＷＬ１の下のデジット線ＢＬ−Ｔ）とが相
互に結合される。メモリセル１０５（０）のデジット線ＢＬ−Ｃ（すなわち、ワード線Ｗ
Ｌ０の上のデジット線ＢＬ−Ｃ）と、デジット線１０５（１）（すなわち、ワード線ＷＬ
１の下のデジット線ＢＬ−Ｃ）とが相互に結合される。結合されたデジット線ＢＬ−Ｔの
電気的特性は、図１および図２を参照して上述されたタイプのセンスコンポーネント２５
で、結合されたデジット線ＢＬ−Ｃの電気的特性と比較される。
【０１６６】
二つ、三つ、または四つのトランジスタと、二つのキャパシタとを有するメモリセルの
様々な実施形態が図１〜図１３を参照して開示されてきた。メモリセルの幾つかの実施形
態におけるトランジスタは、其々の半導体ピラーから各々形成された垂直トランジスタで
あってもよい。キャパシタＣ１およびＣ２の第一および第二のプレートの導電性材料は、
例えば、様々な金属（例えば、タングステン、チタンなど）、金属含有化合物（例えば、
金属窒化物、金属炭化物、金属ケイ化物など）、導電性を有するようにドープされた半導
体材料（例えば、導電性を有するようにドープされたシリコン、導電性を有するようにド
ープされたゲルマニウムなど）等のうちの一つ以上を含む、任意の適切な導電性材料であ
ってもよい。キャパシタＣ１およびＣ２の幾つかまたは全てのプレートは、相互に同一の
組成を含んでもよく、または、相互に異なる組成を含んでもよい。
【０１６７】
キャパシタＣ１およびＣ２は、強誘電体キャパシタである。キャパシタＣ１およびＣ２
の強誘電体材料は、任意の適切な組成、または（複数の）組成の組み合わせを含んでもよ
い。幾つかの実施形態においては、キャパシタの誘電体材料は、強誘電体材料を含んでも
よい。例えば、キャパシタの誘電体材料は、遷移金属酸化物、ジルコニウム、酸化ジルコ
ニウム、ハフニウム、酸化ハフニウム、チタン酸ジルコニウム鉛、酸化タンタル、および
チタン酸バリウムストロンチウムで構成される群から選択された一つ以上の材料、シリコ
ン、アルミニウム、ランタン、イットリウム、エルビウム、カルシウム、マグネシウム、
ニオビウム、ストロンチウムおよび希土類元素のうちの一つ以上を含むドーパントをその
中に有する材料を含むか、それらで実質的に構成されるか、それらで構成されてもよい。
幾つかの実施形態においては、強誘電体材料は、相互に同一の組成を含んでもよく、他の
実施形態においては、相互に異なる組成を含んでもよい。
【０１６８】
プレート線構造ＣＰは、例えば、様々な金属（例えば、タングステン、チタンなど）、
金属含有化合物（例えば、金属窒化物、金属炭化物、金属ケイ化物など）、導電性を有す
るようにドープされた半導体材料（例えば、導電性を有するようにドープされたシリコン
、導電性を有するようにドープされたゲルマニウムなど）等のうちの一つ以上を含む、任
意の適切な導電性材料を含んでもよい。
【０１６９】
半導体ピラーは、例えば、シリコンおよびゲルマニウムのうちの一方またはその双方を
含む任意の適切な半導体材料を含んでもよい。ソース／ドレイン領域およびチャネル領域
は、任意の適切なドーパントでドープされてもよい。幾つかの実施形態においては、ソー
ス／ドレイン領域は、ｎ型で高濃度にドープされてもよく、他の実施形態においては、ｐ
型で高濃度にドープされてもよい。
【０１７０】
ワード線（ＷＬ０およびＷＬ１）とデジット線（ＢＬ−ＴおよびＢＬ−Ｃ）は、例えば
、様々な金属（例えば、タングステン、チタンなど）、金属含有化合物（例えば、金属窒
化物、金属炭化物、金属ケイ化物など）、導電性を有するようにドープされた半導体材料
（例えば、導電性を有するようにドープされたシリコン、導電性を有するようにドープさ
れたゲルマニウムなど）等のうちの一つ以上を含む、任意の適切な導電性材料を含んでも
よい。ワード線およびデジット線は、相互に同一の組成を含んでもよく、または、相互に
異なる組成を含んでもよい。
【０１７１】
絶縁体材料は、本明細書に開示されたメモリセルの様々なコンポーネントを包囲し得る
。このような絶縁体材料は、任意の適切な組成または（複数の）組成の組み合わせを含ん
でもよく、例えば、二酸化シリコン、窒化シリコン、ホウリンケイ酸グラス、スピンオン
誘電体などのうちの一つ以上を含む。絶縁体材料は幾つかの実施形態においては、単一の
均質な材料であってもよいが、他の実施形態においては、絶縁体材料は、二つ以上の個別
の絶縁性組成を含んでもよい。
【０１７２】
メモリセル１０５（０）および１０５（１）は、図５Ｂ、図６Ｂ、図９Ｂ、図１０Ｂ、
図１２Ｂおよび図１３Ｂにおいては、垂直方向に積み重ねられて図示されているが、本発
明の幾つかの実施形態においては、メモリセルの単一の層がメモリアレイ内に含まれる。
例えば、幾つかの実施形態においては、メモリアレイは、その上に積み重ねられたメモリ
セル１０５（０）なしで、メモリセル１０５（１）の単一の層を含む。
【０１７３】
図１４は、本開示の様々な実施形態による、強誘電体メモリをサポートするメモリアレ
イ１０を含むメモリ１４００の一部のブロック図を図示する。メモリアレイ１０は、電子
メモリ装置と呼ばれてもよく、メモリコントローラ４０およびメモリセル１０５を含み、
これらは、図１、図２または図４〜図１３を参照して記述されたメモリコントローラ４０
およびメモリセル１０５の実施例であってもよい。
【０１７４】
メモリコントローラ４０は、バイアシングコンポーネント１４０５およびタイミングコ
ンポーネント１４１０を含み得、図１に記述されるようにメモリアレイ１０を動作させ得
る。メモリコントローラ４０は、ワード線１２、デジット線１５およびセンスコンポーネ
ント２５と電子通信し得、これらは、図１、図２または図４〜図１３を参照して記述され
たワード線１２、デジット線１５およびセンスコンポーネント２５の実施例であってもよ
い。メモリアレイ１０のコンポーネントは、相互に電子通信し得、図１〜図１３を参照し
て記述された機能を実施し得る。
【０１７５】
メモリコントローラ４０は、ワード線およびデジット線に電圧を印加することによって
、ワード線１２またはデジット線１５をアクティブ化するように構成され得る。例えば、
バイアシングコンポーネント１４０５は、上述されたように、メモリセル１０５を読み出
すか、または書き込むために、メモリセル１０５を動作させるための電圧を印加するよう
に構成され得る。幾つかの場合には、メモリコントローラ４０は、図１を参照して記述さ
れたように、行デコーダ、列デコーダまたはその双方を含み得る。これは、メモリコント
ローラ４０が一つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイアシ
ングコンポーネント１４０５は、また、センスコンポーネント２５の動作のために電位を
提供し得る。
【０１７６】
メモリコントローラ４０は、センスコンポーネント２５をアクティブ化するのに基づい
て、強誘電体メモリセル１０５の論理状態をさらに判定し得、強誘電体メモリセル１０５
に強誘電体メモリセル１０５の論理状態をライトバックし得る。
【０１７７】
幾つかの場合には、メモリコントローラ４０は、タイミングコンポーネント１４１０を
用いて、その動作を実施し得る。例えば、タイミングコンポーネント１４１０は、本明細
書に論じられるように、読み出しおよび書き込みなどのメモリ機能を実施するためのスイ
ッチングおよび電圧印加のためのタイミングを含む、様々なワード線選択またはプレート
線バイアスのタイミングを制御し得る。幾つかの場合には、タイミングコンポーネント１
４１０は、バイアシングコンポーネント１４０５の動作を制御し得る。例えば、メモリコ
ントローラ４０は、メモリセル、デジット線ＢＬ−ＴおよびＢＬ−Ｃ、ならびにセンスコ
ンポーネント２５のセンスノードＡおよびセンスノードＢの電圧を変化させるために、プ
レート線ＣＰに読み出し電圧ＶＲＥＡＤを提供するために、バイアシングコンポーネント
１４０５を制御し得る。プレート線ＣＰをバイアスするのに続いて、メモリコントローラ
４０は、センスノードＡの電圧を、センスノードＢの電圧と比較するために、センシング
コンポーネント２５を制御し得る。
【０１７８】
電圧差を判定して増幅すると、センスコンポーネント２５は、その状態をラッチし得、
その状態は、メモリアレイ１０が一部である電子デバイスの動作に従って用いられ得る。
【０１７９】
図１５は、本開示の様々な実施形態による、強誘電体メモリをサポートするシステム１
５００を図示する。システム１５００は、デバイス１５０５を含み、これは、様々なコン
ポーネントを接続、または物理的に支持するためのプリント回路基板であってもよいし、
このプリント回路基板を含んでもよい。デバイス１５０５は、コンピュータ、ノートブッ
クコンピュータ、ラップトップ、タブレットコンピュータ、携帯電話などであってもよい
。デバイス１５０５は、メモリアレイ１０を含み、これは、図１および図４〜図１３を参
照して記述されたメモリアレイ１０の一実施例であってもよい。メモリアレイ１０は、メ
モリコントローラ４０とメモリセル１０５を含み得、これらは、図１および図１４を参照
して記述されたメモリコントローラ４０と、図１、図２および図４〜図１３を参照して記
述されたメモリセル１０５の実施例であってもよい。デバイス１５０５は、また、プロセ
ッサ１５１０、ＢＩＯＳコンポーネント１５１５、周辺コンポーネント１５２０および入
力／出力制御コンポーネント１５２５を含み得る。デバイス１５０５のコンポーネントは
、バス１５３０を通じて相互に電子通信し得る。
【０１８０】
プロセッサ１５１０は、メモリコントローラ４０を通じて、メモリアレイ１０を動作さ
せるように構成され得る。幾つかの場合には、プロセッサ１５１０は、図１および図８を
参照して記述されたメモリコントローラ４０の機能を実施し得る。他の場合には、メモリ
コントローラ４０は、プロセッサ１５１０に一体化され得る。プロセッサ１５１０は、汎
用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）
、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デ
バイス、ディスクリートゲートもしくはトランジスタ論理回路、ディスクリートハードウ
ェアコンポーネントであってもよく、これらの種類のコンポーネントの組み合わせであっ
てもよい。プロセッサ１５１０は、本明細書に記述されたように、様々な機能を実施し、
メモリアレイ１０を動作させ得る。プロセッサ１５１０は、例えば、様々な機能またはタ
スクをデバイス１５０５に実施させるために、メモリアレイ１０に格納されたコンピュー
タ可読命令を実行するように構成され得る。
【０１８１】
ＢＩＯＳコンポーネント１５１５は、ファームウェアとして動作するベーシック入力／
出力システム（ＢＩＯＳ）を含むソフトウェアコンポーネントであってもよく、これは、
システム１５００の様々なハードウェアコンポーネントを初期化し、実行し得る。ＢＩＯ
Ｓコンポーネント１５１５は、また、プロセッサ１５１０と、様々なコンポーネント、例
えば、周辺コンポーネント１５２０、入力／出力制御コンポーネント１５２５などとの間
でのデータの流れを管理してもよい。ＢＩＯＳコンポーネント１５１５は、リードオンリ
ーメモリ（ＲＯＭ）、フラッシュメモリ、または任意の他の不揮発性メモリに格納された
プログラムまたはソフトウェアを含み得る。
【０１８２】
周辺コンポーネント１５２０は、入力もしくは出力デバイス、または、このようなデバ
イスに対するインタフェースの如何なるものであってもよく、これはデバイス１５０５に
統合される。実施例は、ディスクコントローラ、サウンドコントローラ、グラフィクスコ
ントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）
コントローラ、シリアルもしくはパラレルポート、または、周辺コンポーネント相互接続
（ＰＣＩ）スロットやアクセラレーテッドグラフィクスポート（ＡＧＰ）スロットなどの
周辺カードスロットを含み得る。
【０１８３】
入力／出力制御コンポーネント１５２５は、プロセッサ１５１０と、周辺コンポーネン
ト１５２０、入力デバイス１５３５、または出力デバイス１５４０との間のデータ通信を
管理し得る。入力／出力制御コンポーネント１５２５は、また、デバイス１５０５に統合
されていない周辺機器を管理し得る。幾つかの場合には、入力／出力制御コンポーネント
１５２５は、外部周辺機器に対する物理的接続またはポートを表し得る。
【０１８４】
入力１５３５は、デバイス１５０５に対して外部のデバイスまたは信号であって、デバ
イス１５０５またはそのコンポーネントに対する入力を提供するものを表し得る。これは
、ユーザインタフェースまたは他のデバイスとのインタフェース、もしくは他のデバイス
間のインタフェースを含み得る。幾つかの場合には、入力１５３５は、周辺コンポーネン
ト１５２０を介してデバイス１５０５とインタフェース接続する周辺機器であってもよく
、または入力／出力制御コンポーネント１５２５によって管理されてもよい。
【０１８５】
出力１５４０は、デバイス１５０５に対して外部のデバイスまたは信号であって、デバ
イス１５０５またはそのコンポーネントのうちの任意のものから出力を受信するように構
成されたものを表し得る。出力１５４０の実施例は、ディスプレイ、オーディオスピーカ
ー、プリンティングデバイス、別のプロセッサまたはプリント回路基板などを含み得る。
幾つかの場合には、出力１５４０は、周辺コンポーネント１５２０を介してデバイス１５
０５とインタフェース接続する周辺機器であってもよく、または入力／出力制御コンポー
ネント１５２５によって管理されてもよい。
【０１８６】
メモリコントローラ４０、デバイス１５０５およびメモリアレイ１０のコンポーネント
は、その機能を実行するように設計された回路で構成され得る。これは、本明細書に記述
された機能を実行するように構成された様々な回路素子、例えば、導線、トランジスタ、
キャパシタ、インダクタ、抵抗器、増幅器、または他のアクティブもしくは非アクティブ
な素子、を含み得る。
【０１８７】
本開示の具体的実施形態が例示の目的で本明細書に記述されてきたが、本開示の趣旨お
よび範囲から逸脱することなく、様々な改変が行われてもよいことは、前述から理解され
るであろう。したがって、本開示は、添付された特許請求の範囲によって以外には限定さ
れることはない。
【図１】
2019530974.tif 000003
【図２Ａ】
2019530974.tif 000004
【図２Ｂ】
2019530974.tif 000005
【図３Ａ】
2019530974.tif 000006
【図３Ｂ】
2019530974.tif 000007
【図４Ａ】
2019530974.tif 000008
【図４Ｂ】
2019530974.tif 000009
【図５Ａ】
2019530974.tif 000010
【図５Ｂ】
2019530974.tif 000011
【図６Ａ】
2019530974.tif 000012
【図６Ｂ】
2019530974.tif 000013
【図７Ａ】
2019530974.tif 000014
【図７Ｂ】
2019530974.tif 000015
【図８Ａ】
2019530974.tif 000016
【図８Ｂ】
2019530974.tif 000017
【図９Ａ】
2019530974.tif 000018
【図９Ｂ】
2019530974.tif 000019
【図１０Ａ】
2019530974.tif 000020
【図１０Ｂ】
2019530974.tif 000021
【図１１Ａ】
2019530974.tif 000022
【図１１Ｂ】
2019530974.tif 000023
【図１２Ａ】
2019530974.tif 000024
【図１２Ｂ】
2019530974.tif 000025
【図１３Ａ】
2019530974.tif 000026
【図１３Ｂ】
2019530974.tif 000027
【図１４】
2019530974.tif 000028
【図１５】
2019530974.tif 000029
【国際調査報告】
2019530974.tif 000030
2019530974.tif 000031