【手続補正書】
【提出日】平成18年12月4日(2006.12.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に形成された第１及び第２の自立型半導体本体を備え、前記第１の自立型半導体本体の第１の部分が前記第２の自立型半導体本体の第１の部分に対して非直交かつ非平行な向きに配置され、該第１及び第２の自立型半導体本体の前記部分が、それぞれ第１及び第２の結晶配向を有し、  第１のゲート電極が前記第１の自立型半導体本体の前記第１の部分の少なくとも一部と非直角に交差し、  第２のゲート電極が前記第２の自立型半導体本体の前記第１の部分の少なくとも一部と非直角に交差し、  制御電極が、それぞれ前記第１のゲート電極及び前記第２のゲート電極によって露出された前記第１及び第２の自立型半導体本体の部分内に少なくとも配置された、ことを特徴とするＭＯＳデバイス。
【請求項２】
前記第１及び第２の自立型半導体本体が、シリコン、ゲルマニウム、シリコン又はゲルマニウムの化合物、ＩＩＩ−Ｖ族物質、及びＩＩ−ＩＶ族物質からなる群から選択された物質から構成される、請求項１に記載の構造体。
【請求項３】
前記第１の自立型半導体本体が、前記第２の自立型半導体本体に対して約４５度の角度で配向される、請求項２に記載の構造体。
【請求項４】
前記第１のゲート電極が、約６７．５度の角度で前記第１の自立型半導体本体の前記第１の部分と交差する、請求項３に記載の構造体。
【請求項５】
前記第１の自立型半導体本体のチャネル領域が、該第１の自立型半導体本体の｛１００｝面と位置合わせされ、前記第２の自立型半導体本体のチャネル領域が、該第２の自立型半導体本体の｛１１０｝面と位置合わせされる、請求項４に記載の構造体。
【請求項６】
電子が、前記第１の自立型半導体本体の前記チャネル領域内の多数キャリアであり、正孔が、前記第２の自立型半導体本体の前記チャネル領域内の多数キャリアである、請求項５に記載の構造体。
【請求項７】
第１の結晶面上に配置されたｎ型チャネル領域、前記チャネル領域と非直角に交差する第１のゲート電極、並びにソース及びドレイン領域を有する第１の自立型シリコン本体と、  第２の結晶面上に配置されたｐ型チャネル領域、前記チャネル領域と非直角に交差する第２のゲート電極、並びにソース及びドレイン領域を有する第２の自立型シリコン本体と、を備えることを特徴とするＣＭＯＳデバイス。
【請求項８】
前記第１の結晶面が｛１００｝面であり、前記第２の結晶面が｛１１０｝面である、請求項７に記載の構造体。
【請求項９】
前記第１の自立型シリコン本体の前記ソース及びドレイン領域がｎ型不純物領域であり、前記第２の自立型シリコン本体の前記ソース及びドレイン領域がｐ型である、請求項８に記載の構造体。
【請求項１０】
前記第１及び第２の自立型シリコン本体の少なくとも一方が、前記第１及び第２のゲート電極のそれぞれに対して直角を形成する前記ソース及びドレイン領域の少なくとも一方を有する、請求項８に記載の構造体。
【請求項１１】
前記第１及び第２の自立型シリコン本体の各々が、それぞれ前記第１及び第２のゲート電極に対して直角を形成するソース及びドレイン領域を有する、請求項９に記載の構造体。
【請求項１２】
前記第１及び第２の自立型シリコン本体の少なくとも一方がドッグレッグ形状を有する、請求項８に記載の構造体。
【請求項１３】
前記第１の結晶面が、シリコンの少なくとも１つの他の結晶面のものより大きい電子移動度をもたらし、前記第２の結晶面が、前記第１の結晶面のものより大きい正孔移動度をもたらす、請求項８に記載の構造体。
【請求項１４】
第１の自立型半導体本体の第２の結晶面のものより大きい電子移動度を有する第１の結晶面上に配置されたｎ型チャネル領域、前記チャネル領域と非直角に交差する第１のゲート電極、並びにソース及びドレイン領域を有する第１の自立型半導体本体と、  前記第１の自立型半導体本体の前記第１の結晶面のものより大きい正孔移動度を有する第２の結晶面上に配置されたｐ型チャネル領域、前記チャネル領域と非直角に交差する第２のゲート電極、並びにソース及びドレイン領域を有する第２の自立型半導体本体と、を備えることを特徴とするＣＭＯＳデバイス。
【請求項１５】
ＭＯＳデバイスを形成する方法であって、  第１の半導体本体が第２の半導体本体の第１の部分に対して非直交かつ非平行な向きに配置された第１の部分を有し、第１及び第２の自立型半導体本体の前記部分が、それぞれ第１及び第２の結晶配向を有する第１及び第２の自立型半導体本体を基板上に形成し、  前記第１の自立型半導体本体の前記第１の部分の少なくとも一部と非直角に交差する第１のゲート電極を形成し、  前記第２の自立型半導体本体の前記第１の部分の少なくとも一部と非直角に交差する第２のゲート電極を形成し、  前記第１のゲート電極及び前記第２のゲート電極によって露出された前記第１及び第２の自立型半導体本体の部分内に制御電極を形成する、段階を含むことを特徴とする方法。
【請求項１６】
ＣＭＯＳデバイスを形成する方法であって、  第１の自立型半導体本体の第２の結晶面のものより大きい電子移動度を有する第１の結晶面上に配置されたｎ型チャネル領域と、前記チャネル領域と非直角に交差する第１のゲート電極とを有する第１の自立型半導体本体を形成し、  前記第１の自立型半導体本体の前記第１の結晶面のものより大きい正孔移動度を有する第２の結晶面上に配置されたｐ型チャネル領域と、前記チャネル領域と非直角に交差する第２のゲート電極とを有する第２の自立型半導体本体を形成する、段階を含むことを特徴とする方法。
【請求項１７】
第１及び第２の結晶面上に配置されたチャネル領域を有する第１及び第２のｆｉｎＦＥＴを含む高密度集積回路を構成する方法であって、  半導体ウェーハを所定の軸に向け、  前記所定の軸に対して第１の方位角で第１の組のマスク形状を形成し、  前記所定の軸に対して第２の方位角で第２の組のマスク形状を形成し、  前記第１及び第２の組のマスク形状によって露出されたウェーハの部分をエッチングすることによって、前記半導体ウェーハ内にｆｉｎＦＥＴ本体を形成し、  リソグラフィ制御に好適な向きに前記ｆｉｎＦＥＴ本体にわたってゲート電極を形成する、段階を含むことを特徴とする方法。
【請求項１８】
前記半導体が、シリコン、ゲルマニウム、シリコン又はゲルマニウムの化合物、ＩＩＩ−Ｖ族物質、及びＩＩ−ＩＶ族物質からなる群から選択された物質から構成される、請求項１７に記載の方法。
【請求項１９】
前記半導体がシリコンを含む、請求項１８に記載の方法。
【請求項２０】
前記第１の方位角は、電子移動度が第２の結晶面のものより大きい前記半導体の第１の結晶面のものであり、前記第２の方位角は、正孔移動度が前記第１の結晶面より大きい該半導体の第２の結晶面のものである、請求項１７に記載の方法。
【請求項２１】
前記半導体ウェーハが、｛１１０｝面からほぼ４５度に配向された｛１００｝結晶面を有する、請求項２０に記載の方法。
【請求項２２】
前記第１の方位角が前記第２の方位角と等しく、該第２の方位角と反対向きである、請求項１７に記載の方法。
【請求項２３】
前記第１及び第２のフィンが、前記半導体ウェーハ軸から、それぞれ＋２２．５度及び−２２．５度に配向された、請求項２２に記載の方法。
【請求項２４】
第１の結晶面上にある第１の導電性領域を有する第１の自立型半導体本体と、  第２の結晶面上にある第２の導電性領域を有する第２の自立型半導体本体と、  それぞれ前記第１及び第２の導電性領域に対して非直角かつ非平行な角度で前記第１及び第２の導電性領域の上にある第１及び第２の導体と、を備えることを特徴とする構造体。
【請求項２５】
不純物領域が、それぞれ前記第１及び第２の自立型半導体本体の少なくとも一方内に配置され、前記第１及び第２の導体それぞれの少なくとも一方が、その全長の約１５％にわたって前記不純物領域の上に重なっている、請求項２４に記載の構造体。
【請求項２６】
前記不純物領域が、ＦＥＴのソース拡散を含み、前記第１及び第２の導体それぞれの前記少なくとも一方が、ＦＥＴのゲート電極を含む、請求項２５に記載の構造体。
【請求項２７】
前記不純物領域が、ＦＥＴのドレイン拡散を含み、前記第１及び第２の導体それぞれの前記少なくとも一方が、ＦＥＴのゲート電極を含む、請求項２５に記載の構造体。
【請求項２８】
前記第１及び第２の自立型半導体本体の一方に対して正規直交する向きに配置された、第３の自立型半導体本体をさらに含む、請求項２４に記載の構造体。