(57)【要約】【課題】ライン端部のパターン倒壊若しくはパターン自体がディフェクトとなるのを防止し、リソグラフィのプロセスマージン及びデバイスの製造歩留まりの向上をはかる。【解決手段】マスクパターン作成方法において、マスクに形成すべきパターンに対応する半導体装置の設計データの中からデバイス動作に影響を与えないダミーパターン５１を認識し、認識されたダミーパターン５１を形成するライン若しくはスペースの端部を抽出し、抽出された端部と該端部に隣接するダミーパターン５１とを接続するための共有ダミーパターン５２を新たに配置する。【選択図】図５
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【特許請求の範囲】
【請求項１】
マスクに形成すべきパターンに対応する半導体装置の設計データの中からデバイス動作に影響を与えないダミーパターンを認識する工程と、
前記認識されたダミーパターンを形成するライン若しくはスペースの端部を抽出する工程と、
前記抽出された端部と該端部に隣接するダミーパターンとを接続するための共有ダミーパターンを新たに配置する工程と、
を含むことを特徴とするマスクパターン作成方法。
【請求項２】
マスクに形成すべきパターンに対応する半導体装置の設計データの中からデバイスパターンを成すライン若しくはスペースの端部を抽出する工程と、
前記抽出された端部と該端部に対向するパターンとの距離Ｓと、リソグラフィによるライン端部のレジスト仕上がり寸法と、の関係を測定する工程と、
前記距離Ｓと、レジストをマスクとしたエッチングの側壁堆積物付着によるライン端部のエッチング寸法変換差と、の関係を測定する工程と、
前記レジスト仕上がり寸法に前記エッチング寸法変換差を考慮したライン端部の最終寸法が所定寸法以内に入るように前記距離Ｓの値を決定する工程と、
前記距離Ｓの位置にパターンを配置する工程と、
を含むことを特徴とするマスクパターン作成方法。
【請求項３】
請求項１又は２に記載のマスクパターン作成方法を用いて、マスク基板上にマスクパターンを形成することを特徴とするフォトマスクの製造方法。
【請求項４】
マスク基板上に半導体装置の回路パターンとダミーパターンを有し、前記ダミーパターンを形成するライン若しくはスペースの端部が、共有パターンによって隣接するダミーパターンに接続されていることを特徴とするフォトマスク。
【請求項５】
請求項４に記載のフォトマスクを用いて、半導体基板上のレジストに半導体装置のパターンを形成することを特徴とする半導体装置の製造方法。
【請求項６】
設計データの中からデバイス動作に影響を与えないダミーパターンを認識する工程と、
前記認識されたダミーパターンを形成するライン若しくはスペースの端部を抽出する工程と、
前記抽出された端部と該端部に隣接するダミーパターンとを接続するための共有ダミーパターンを新たに配置する工程と、
前記共有ダミーパターンが配置されたレイアウトを新たな設計データとして登録する工程と、
を含むことを特徴とするレイアウト作成方法。
【請求項７】
設計データの中からデバイスパターンを成すライン若しくはスペースの端部を抽出する工程と、
前記抽出された端部と該端部に対向するパターンとの距離Ｓと、リソグラフィによるライン端部のレジスト仕上がり寸法と、の関係を測定する工程と、
前記距離Ｓと、レジストをマスクとしたエッチングの側壁堆積物付着によるライン端部のエッチング寸法変換差と、の関係を測定する工程と、
前記レジスト仕上がり寸法に前記エッチング寸法変換差を考慮したライン端部の最終寸法が所定寸法以内に入るように前記距離Ｓの値を決定する工程と、
距離Ｓの位置にパターンを配置する工程と、
前記距離Ｓの位置にパターンが配置されたレイアウトを新たな設計データとして登録する工程と、
を含むことを特徴とするレイアウト作成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計データからマスクパターンを作成するためのマスクパターン作成方法、このマスクパターン作成方法を用いたフォトマスクの製造方法及びフォトマスク、更にはこのフォトマスクを用いた半導体装置の製造方法に関する。また、設計データを補正するためのレイアウト作成方法に関する。
【背景技術】
【０００２】
近年の半導体製造技術の進歩は非常に目覚しく、最小加工寸法０．０９μｍサイズの半導体装置が量産されている。このような微細化は、マスクプロセス技術，光リソグラフィ技術，及びエッチング技術等の微細パターン形成技術の飛躍的な進歩により実現されている。
【０００３】
パターンサイズが十分大きい時代には、設計パターンに忠実なマスクパターンを作成し、そのマスクパターンを投影光学系によってウェハ上に転写し、下地をエッチングすることによってほぼ設計パターン通りのパターンがウェハ上に形成できた。しかし、パターンの微細化が進むにつれて、各プロセスでパターンを忠実に形成することが困難になってきており、最終仕上り寸法が設計パターン通りにならない問題が生じてきた。これらの問題を解決するために、各プロセスでの変換差を考慮して、最終仕上り寸法が設計パターン寸法と等しくなるように、設計パターンと異なるマスクパターンを作成する手段（以下、マスクデータ処理と言う）が非常に重要になっている。
【０００４】
マスクデータ処理には、図形演算処理やデザインルールチェッカー（D.R.C.）等を用いてマスクパターンを変化させるＭＤＰ（Mask Data Processing）処理、更には光近接効果（Optical Proximity Effect：ＯＰＥ）を補正するためのＯＰＣ（Optical Proximity Correction）処理等があり、これらの処理を行うことによって最終仕上り寸法が所望になるようにマスクパターンを適切に補正する。
【０００５】
近年では、デバイスパターンの微細化に伴いリソグラフィプロセスにおけるｋ１値（ｋ１＝Ｗ／（ＮＡ／λ）、Ｗ：設計パターンの寸法、λ：露光装置の露光波長、ＮＡ：露光装置に使用されているレンズの開口数）が益々低減し、その結果、ＯＰＥがより増大する傾向にあるため、ＯＰＣ処理の負荷が非常に大きくなっている。ＯＰＣ処理の高精度化を達成するために、ＯＰＥを正確に予測できる光強度シミュレータを搭載して、マスクパターン毎に適切な補正値を計算できるモデルベースＯＰＣ手法が主流となっている（例えば、特許文献１，２参照）。
【特許文献１】特開２００１−１３６６８号公報
【特許文献２】特開２００３−１７３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、現状のモデルベースＯＰＣにおいても補正は完全とは言えず、微細化が進むにつれてライン端部における形状の設計パターンとの乖離は大きくなっている。このため、露光装置でウェハ上にレジストパターンを形成したときに、パターンのライン端部が倒壊若しくはディフェクトとなる可能性が高くなってきている。
【０００７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ライン端部のレジストパターン倒壊若しくはパターン自体がディフェクトとなることを防止することができ、リソグラフィのプロセスマージンの向上及びデバイスの製造歩留まりの向上などに寄与し得るマスクパターン作成方法を提供することにある。
【０００８】
また、本発明の他の目的は、この方法を用いたフォトマスクの製造方法及びフォトマスク、更には半導体装置の製造方法を提供することにある。また、本発明の他の目的は、設計データを補正するためのレイアウト作成方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１０】
即ち、本発明の一態様は、マスクパターンの作成方法において、マスクに形成すべきパターンに対応する半導体装置の設計データの中からデバイス動作に影響を与えないダミーパターンを認識する工程と、前記認識されたダミーパターンを形成するライン若しくはスペースの端部を抽出する工程と、前記抽出された端部と該端部に隣接するダミーパターンとを接続するための共有ダミーパターンを新たに配置する工程と、を含むことを特徴とする。
【００１１】
また、本発明の別の一態様は、マスクパターンの作成方法において、マスクに形成すべきパターンに対応する半導体装置の設計データの中からデバイスパターンを成すライン若しくはスペースの端部を抽出する工程と、前記抽出された端部と該端部に対向するパターンとの距離Ｓと、リソグラフィによるライン端部のレジスト仕上がり寸法と、の関係を測定する工程と、前記距離Ｓと、レジストをマスクとしたエッチングの側壁堆積物付着によるライン端部のエッチング寸法変換差と、の関係を測定する工程と、前記レジスト仕上がり寸法に前記エッチング寸法変換差を考慮したライン端部の最終寸法が所定寸法以内に入るように前記距離Ｓの値を決定する工程と、を含むことを特徴とする。
【００１２】
また、本発明の更に別の一態様は、フォトマスクにおいて、マスク基板上に半導体装置のパターンとライン／スペースのダミーパターンを有し、前記ダミーパターンを形成するライン若しくはスペースの端部が、共有パターンによって隣接するダミーパターンに接続されていることを特徴とする。
【００１３】
また、本発明の更に別の一態様は、設計データを修正するためのレイアウト作成方法において、設計データの中からデバイス動作に影響を与えないダミーパターンを認識する工程と、前記認識されたダミーパターンを形成するライン若しくはスペースの端部を抽出する工程と、前記抽出された端部と該端部に隣接するダミーパターンとを接続するための共有ダミーパターンを新たに配置する工程と、前記共有ダミーパターンが配置されたレイアウトを新たな設計データとして登録する工程と、を含むことを特徴とする。
【００１４】
また、本発明の更に別の一態様は、設計データを修正するためのレイアウト作成方法において、設計データの中からデバイスパターンを成すライン若しくはスペースの端部を抽出する工程と、前記抽出された端部と該端部に対向するパターンとの距離Ｓと、リソグラフィによるライン端部のレジスト仕上がり寸法と、の関係を測定する工程と、前記距離Ｓと、レジストをマスクとしたエッチングの側壁堆積物付着によるライン端部のエッチング寸法変換差と、の関係を測定する工程と、前記レジスト仕上がり寸法に前記エッチング寸法変換差を考慮したライン端部の最終寸法が所定寸法以内に入るように前記距離Ｓの値を決定する工程と、距離Ｓの位置にパターンを配置する工程と、前記距離Ｓの位置にパターンが配置されたレイアウトを新たな設計データとして登録する工程と、を含むことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ダミーパターンのライン若しくはスペースの端部を隣接するダミーパターンに接続する、又は半導体装置パターンのライン若しくはスペースの端部と対向するパターンとの距離Ｓを最適に設定することにより、ライン端部のパターン倒壊若しくはパターン自体がディフェクトとなることを防止することができる。これにより、リソグラフィのプロセスマージンの向上及びデバイスの製造歩留まりの向上などに寄与することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１７】
（第１の実施形態）
図１（ａ）は、本出願人が先に提案したダミーパターン配置方法の一例を示す図である（特願２００４−３６０１０９）。図中の点線で囲まれたＬ／Ｓ形状のダミーパターン１２がメインパターン（デバイスパターン）１１の光コントラスト向上に対して有効であり、かつ比較的大きい凸型パターンに対してＯＰＣ処理を行わないで、微細パターンにのみＯＰＣ処理を行うことで、ＥＢの露光時間、ＭＤＰ処理時間を低減できる。
【００１８】
図１（ｂ）に、上記手法で作成されたマスクに対して露光を行ったシミュレーション結果の一部を拡大した図を示す。図中の１３は露光後のメインパターン、１４は露光後のダミーパターンである。この結果より、点線で囲まれた孤立的なダミーパターン１４が細くなることが観察される。さらに、実際に基板上に露光した結果（ＳＥＭ像）を、図２に顕微鏡写真として示す。点線で囲まれた部分が図１（ｂ）の点線部に対応する部分であり、これらの箇所で一部レジスト倒れが発生していることが分かる。
【００１９】
このように孤立して配置された微細パターンは、露光時のフォーカス変動の影響、若しくは露光装置のレンズの収差の影響により寸法が細くなることが知られている。また、ライン先端部のように下地膜との接触面積が小さいパターン部では、寸法細りによるレジスト消失前に下地膜からの“はがれ”が発生することがある。
【００２０】
つまり、図１に示すダミーパターン配置方法では、メインパターンの光コントラストを向上させることは可能であるが、ダミーパターン先端部でのレジスト倒れが発生する可能性を否定できない。このようなレジスト倒れにより生じるダストはメインパターン上に付着し、オープン或いはショートを招く危険性があり、歩留まり劣化の原因となる。そのため、光コントラストを落とすことなく、レジスト倒れを発生させないようなダミーパターン形状とすることが求められる。
【００２１】
ここで、パターンとは長さＷ以下のエッジを有し、かつ前記エッジの両頂点から長さＷ以上のエッジが同一方向に接続された形状を有するライン若しくはスペース部のことを指し、パターン先端部とは長さＷのエッジの両頂点の近傍を指す。特に本実施形態が有効となるＷの寸法は、露光波長λ、露光装置のレンズ開口数をＮＡとしたときに、
Ｗ／（λ／ＮＡ）≦０．３２      …（１）
の関係を満たす場合である。
【００２２】
本実施形態の特徴は、ダミーパターンの配置を工夫することにより、ダミーパターンの先端部でのレジスト倒れを防止することにある。図３（ａ）に本実施形態によるダミーパターン配置方法の一例を示し、図３（ｂ）に作成されたマスクに対して露光を行ったシミュレーション結果の一部を拡大した図を示す。なお、図３中の３１はデバイスパターン、３２はダミーパターン、３３は露光後のデバイスパターン、３４は露光後のダミーパターンである。
【００２３】
本実施形態では、上記のように光コントラストを落とすことなく、レジスト倒れを発生させないための設計レイアウトが示されている。即ち、図４のフローチャートに示すように、まずマスクに形成すべきパターンに対応する半導体装置の設計データの中から、デバイス動作に影響を与えないダミーパターンを認識する（ステップＳ１）。次いで、ダミーパターンのうちレジスト倒れが発生しやすいラインの端部を抽出する（ステップＳ２）。そして、抽出した端部を隣接する他のダミーパターンの一部と共有する。即ち、抽出した端部と隣接するダミーパターンとの間に共有ダミーパターンを新たに設けることによって、端部を隣接するダミーパターンに接続する（ステップＳ３）。これにより、ダミーパターンの端部を消去する（ステップＳ４）。
【００２４】
このようなプロセスにより、レジスト倒れの発生を防ぐレイアウト作成が可能になる。このとき、ダミーパターンのライン端部と他のダミーパターンとの共有部分が著しく大きくなると、メインパターン（デバイスパターン）に対する光コントラストの向上を妨げることになる。そこで、ライン端部でのレジスト倒れが回避できる必要最小限の大きさで共有部分を形成することが望ましい。
【００２５】
特にメインパターンの線幅Ｗが、前記式（１）を満たす場合には、露光装置の照明形状を特殊な形状とすることでパターンの解像度を上げることが必要となる。具体的には２つ目照明（図１３（ａ））若しくは４つ目照明（図１３（ｂ））と呼ばれる特殊照明形状であったりする。このような照明形状を適用することにより、メインパターンの寸法に影響を及ぼす範囲（これを光学的距離と呼ぶ）が増大する。前記式（１）を満たす場合には光学的距離は１μｍ以上になり、メインパターンから１μｍ以上離れたダミーパターンの形状が、メインパターンの寸法に影響を及ぼすことを意味している。このような場合には、特にライン先端部に共有ダミーパターンを付加することによるメインパターンへの影響を最小限に抑えるように共有パターンの大きさを決定することが重要となる。また、ダミーパターンを規則的なラインアンドスペースパターンで配置すると、メインパターンのコントラスト向上に更に効果がある。
【００２６】
図５（ａ）に示すように、共有されるダミーパターン５２の大きさはダミーパターン５１の線幅（Ａ）の０．５倍以上かつ２倍以下のサイズとした。これにより、メインパターンに対する光コントラストの向上を維持することができる。なお、本実施形態では隣接パターンとの接続領域の大きさを、ダミーパターン５１の線幅の（Ａ）の０．５倍以上かつ２倍以下としたが、これに限るものではなくリソグラフィシミュレーション若しくは実際のレジスト形状から実験的に隣接パターンとの接続領域の最適値を求めてもよい。
【００２７】
また、図５（ｂ）に示すように、ダミーパターン５１のライン終端部が１列に並んでいる場合には、それぞれのライン先端部を最小限の大きさで共有化することで、ダミー周辺部に存在するメインパターンに対する光コントラストへの影響を最小限に抑えて、レジスト倒れを回避することが可能となる。
【００２８】
このように本実施形態によれば、設計データの中からダミーパターンを認識し、ダミーパターンを形成するライン端部を抽出し、抽出した端部を隣接するダミーパターンに接続することにより、ライン端部のパターン倒壊若しくはパターン自体がディフェクトとなることを防止することができる。従って、リソグラフィのプロセスマージンの向上及びデバイスの製造歩留まりの向上をはかることができる。
【００２９】
（第２の実施形態）
図６は、ライン先端部のリソグラフィ後のウェハ上でのレジスト仕上がり形状を示しており、図中の６１は露光後のデバイスパターン、６２は露光後のダミーパターンである。図６の実線がＯＰＣ後のマスクパターン平面形状であり、点線が設計パターンである。即ち、ＯＰＣ後のマスクパターンから算出されたウェハ上でのレジスト仕上がり平面形状が示されている。
【００３０】
図６（ａ）はライン端から０．８μｍ程度離れた位置に別のパターンが存在する場合、図６（ｂ）はライン端から０．４μｍ程度離れた位置に別のパターンが存在する場合である。なお、ライン端に対向する別のパターンは、必ずしもダミーパターンに限らず、デバイスパターンであっても良い。
【００３１】
図６の（ａ）と（ｂ）では、ライン先端部の形状が異なることが分かる。（ａ）の方が先端部と下地との接触面積が十分に確保できているが、（ｂ）では先端部が尖ってしまっていて下地との接触面積が十分に確保できていない。その結果、（ｂ）ではライン端部でのレジスト倒れが発生する可能性が高く、リソグラフィの観点からは（ａ）の方が望ましい。
【００３２】
一方、図７は図６のレジスト形状を用いてレジスト下地をエッチング加工した後の仕上がり形状を示しており、図中の７１はエッチング後のデバイスパターン、７２はエッチング後のダミーパターンである。これも図６と同様に、点線でＯＰＣ後のマスクパターン平面形状を、実線で設計パターンを示している。
【００３３】
図７（ａ）ではデバイスパターン７１のライン端部とライン端部に対向するダミーパターン７２との距離が離れているため、エッチングされる面積が多くなり、その時に生じる反応生成物がライン端部に側壁堆積物として付着しやすくなる。このため、ウェハ上でライン端部が接触し、電気的にショートしてしまう可能性がある。また、図７（ｂ）ではライン端部と別パターンとの距離が近く、エッチングされる面積が（ａ）よりも少なく、反応生成物の側壁堆積物付着が少なくて済む。つまり、エッチングの観点から見ると、（ｂ）の方がレジスト形状を忠実に再現できるために望ましい。
【００３４】
本実施形態では、これらの観点より、ライン端部から別パターンまでの距離に応じて、エッチング後にライン端部に付着する側壁堆積物の量を見積もり、その結果、ライン端部でのレジスト寸法、ライン先端部でのショートニング量（後退量）がどの程度変化するのかを見積もった。このときのフローチャートを、図８に示す。
【００３５】
まず、設計データの中からデバイスパターンを成すラインの端部を抽出する（ステップＳ１）。次いで、抽出した端部と該端部に対向するダミーパターンとの距離Ｓと、レジストをマスクとしたエッチングの側壁堆積物付着によるライン端部のエッチング寸法変換差と、の関係を測定する（ステップＳ２）。続いて、リソグラフィによるライン端部のレジスト仕上がり寸法と距離Ｓとの関係を測定する（ステップＳ３）。次いで、レジスト仕上がり寸法にエッチング寸法変換差を考慮したライン端部の最終寸法が所定寸法以内に入るように距離Ｓの値を決定する（ステップＳ４）。ここで、ライン端部のレジスト寸法とは図１２に示す箇所の寸法を指す。
【００３６】
図９（ａ）は、横軸にライン先端部から対向するパターンまでの距離Ｓ、縦軸にエッチングにより生成された側壁堆積物の付着によるライン端部の寸法変化量（エッチング変換差：エッチング後の寸法とレジスト寸法との差）を示す。図９（ｂ）は、横軸にライン先端部から対向するパターンまでの距離Ｓ、縦軸にエッチングにより生成された側壁堆積物の付着によるライン先端部の寸法変化量を示す。距離Ｓが大きくなるにつれ、エッチングによるライン端部の寸法変化量、及びライン先端部の寸法変化量は共にプラスの方向に大きくなることが分かる。
【００３７】
さらに、リソグラフィのシミュレーションを行い、距離Ｓと、ライン端部のレジスト寸法、及びライン先端部のショートニング量を見積もった。図１０（ａ）がライン端部でのレジスト寸法、図１０（ｂ）がライン先端部でのショートニング量である。このグラフは特定の露光条件下での結果であり、露光装置の露光波長、レンズ開口数、照明形状、パターン線幅、ＯＰＣ条件（ｊｏｇの長さ）などによって変化する。
【００３８】
図９、図１０より、レジスト寸法とエッチング変換差とを考慮した最終加工後の仕上がり寸法を図１１に示す。ライン端部での最終仕上がり寸法は、図９（ａ）、図１０（ａ）より、Ｓの増大に伴ってレジスト寸法、加工変換差が共に太くなる傾向があるため、図１１（ａ）に示すようになる。このとき、ライン端部の最終仕上がり寸法が所望寸法になるときのＳは０．２μｍであると見積もられた。
【００３９】
一方で、ライン先端部でのショートニング量は図１０（ｂ）より、レジスト段階ではＳの増大に伴ってショートニング量が大きくなることが分かる。これとは逆に図９（ｂ）より、エッチングによりショートニング量は小さくなる傾向があり、エッチングによるショートニング減少量の方が小さくなることが分かる。これは、図１０（ｂ）よりも図９（ｂ）の方が、Ｓに対する縦軸の傾きが大きいためである。その結果、最終加工後のショートニング量は図１１（ｂ）に示すようになり、Ｓ＝０．８μｍでショートニング量が０になることが分かる。
【００４０】
このような場合には、このパターンの許容ショートニング量と、ライン端部の許容寸法とからＳの値を決める必要がある。ショートニングが許容できる量か否かは、この層とは異なる別の層との寸法関係が重要になる。
【００４１】
例えば、ライン先端部からどの位置にコンタクトホールが配置されているか、若しくはパターンがゲートであれば、ショートニングにより拡散層上にパターンが乗り上げてしまう可能性はないか、などがショートニング許容量を決定する要因となる。一方で、ライン端部の許容寸法は、例えば十分なマージン（リソグラフィ、エッチングなどの加工プロセスマージン）を持ってライン端同士を解像できるのか、若しくはライン端パターン間のスペース部に埋め込みが可能であるのか、などがライン端部の許容寸法を決定する要因となる。
【００４２】
これらの観点より、Ｓ＝０．２μｍ（ライン端パターン寸法が所望になる条件）とＳ＝０．８μｍ（ショートニング量が０になる条件）との間でＳの値を決めるのが一般的である。仮に、この間でスペックを満足するＳが存在しないと判断された場合には、露光条件を含むプロセス条件の見直し、ＯＰＣ条件の見直し、さらにはデザインルールや設計パターンレイアウトの見直しが行われる必要がある。しかし、これは非常に多大なワーク量となるため、スペック未達と判断されても、これらのパターンを工場でのルーチン的な寸法管理ポイントとすることにより、ショートニング許容量、ライン端部寸法許容量を達成するようにプロセスのチューニングを行うことも可能である。
【００４３】
上記の手法でライン端部の寸法、ショートニング量が許容できる距離Ｓを算出し、その位置に別パターンを配置し、必要であればそれらの箇所を工場でのルーチン的な寸法管理、さらにはプロセス条件、レイアウト、デザインルール、ＯＰＣ条件の調整を行うことにより、ライン端部の形状を安定的にウェハ上に形成できることが確認できた。
【００４４】
本実施形態では、パターン群のライン端部とライン端部と対向するパターンの距離Ｓを決定するために、リソグラフィ工程のレジスト寸法（レジスト幅）とショートニング量、及びエッチング変換差を用いたが、この他にデバイス特性、具体的には電気的特性やタイミング解析などを加えることによって決定することも考えられる。
【００４５】
このように本実施形態によれば、設計データの中からデバイスパターンを成すラインの端部を抽出し、抽出した端部と対向するパターンとの距離Ｓを最適に設定することにより、ライン端部のパターン倒壊若しくはパターン自体がディフェクトとなることを防止することができる。従って、リソグラフィのプロセスマージンの向上及びデバイスの製造歩留まりの向上をはかることができる。
【００４６】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ダミーパターン又はデバイスパターンを形成するラインの端部を抽出したが、この代わりにスペースの端部を抽出し、このスペース端部を基に共有パターンの配置やレジスト寸法，エッチング寸法変換差の測定を行うようにしても良い。
【００４７】
また、実施形態では、マスクパターンの作成方法について述べたが、これを用いてマスク基板上にマスクパターンを形成することによりフォトマスクを製造することが可能となる。さらに、このフォトマスクを用いて、半導体基板上のレジストに半導体層のパターンを形成することにより半導体装置を製造することが可能となる。
【００４８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００４９】
【図１】ダミーパターン配置方法の参考例を示す図。
【図２】図１の方法により実際に基板上に露光した結果を示す図。
【図３】第１の実施形態におけるダミーパターン配置方法の一例を示す図。
【図４】第１の実施形態における設計データから補正データを作成するための手順を示すフローチャート。
【図５】ダミーパターンの先端部共有の様子を示す図。
【図６】第２の実施形態におけるライン端先端部のリソグラフィ後のウェハ上での仕上がり形状を示す図。
【図７】図６のレジスト形状をエッチング加工した後の仕上がり形状を示す図。
【図８】第２の実施形態における設計データから補正データを作成するための手順を示すフローチャート。
【図９】ライン先端部から対向するパターンまでの距離Ｓとライン端部・先端部のエッチング変換差との関係を示す図。
【図１０】ライン先端部から対向するパターンまでの距離Ｓとライン端部・先端部のレジスト寸法及びショートニング量との関係を示す図。
【図１１】ライン先端部から対向するパターンまでの距離Ｓとライン端部・先端部のレジスト寸法及びショートニング量との関係を示す図。
【図１２】ライン端部のレジスト寸法を定義するための図。
【図１３】特殊照明形状の例を示す平面図。
【符号の説明】
【００５０】
１１，３１…デバイスパターン
１２，３２…ダミーパターン
１３，３３…デバイスパターン（露光後）
１４，３４…ダミーパターン（露光後）
５１…ダミーパターン
５２…共有ダミーパターン
６１…デバイスパターン（露光後）
６２…ダミーパターン（露光後）
７１…デバイスパターン（エッチング後）
７２…ダミーパターン（エッチング後）
【図１】
2006235080.tif 000003
【図２】
2006235080.tif 000004
【図３】
2006235080.tif 000005
【図４】
2006235080.tif 000006
【図５】
2006235080.tif 000007
【図６】
2006235080.tif 000008
【図７】
2006235080.tif 000009
【図８】
2006235080.tif 000010
【図９】
2006235080.tif 000011
【図１０】
2006235080.tif 000012
【図１１】
2006235080.tif 000013
【図１２】
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【図１３】
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