(57)【要約】【課題】  容量値の均一性が高い容量素子を備える半導体装置およびその製造方法を提供する。【解決手段】  半導体装置１は、トランジスタ形成領域３０とその残余領域２０とを有するＰ型の半導体基板１０を備えている。半導体基板１０における残余領域２０の表層には、導電層としてＮ型ウエル２２が形成されている。Ｎ型ウエル２２の表層の一部には溝部２４が形成されており、Ｎ型ウエル２２が残余領域２０の表面において複数箇所に渡って二次元的に規則的に露出している。残余領域２０の一部には、容量膜２６が成膜されている。この容量膜２６は、溝部２４の側面および底面、ならびに残余領域２０の表面に露出するＮ型ウエル２２を覆っている。容量膜２６上には、上部電極２８が設けられている。上部電極２８は、容量膜２６を挟んで対向するＮ型ウエル２２との間で容量素子（オンチップキャパシタ）を構成している。【選択図】  図１
2006054403.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ形成領域とその残余領域とを有する半導体基板と、
前記半導体基板における前記残余領域の表層に設けられた導電層と、
前記残余領域の表面において前記導電層が複数箇所に渡って二次元的に規則的に露出するように、前記導電層の表層の一部に設けられた溝部と、
前記溝部と前記残余領域の表面に露出する前記導電層とを覆うように設けられた容量膜と、
前記容量膜上に設けられ、前記容量膜を挟んで対向する前記導電層との間で容量素子を構成する上部電極と、を備え、
前記容量膜は、前記導電層が露出する前記複数箇所のうち、前記残余領域の縁部に隣接する箇所を残して設けられていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記上部電極は、ポリシリコンからなり、前記溝部上に設けられた部分が、前記残余領域の表面に露出する前記導電層上に設けられた部分に対して窪んでいる、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記上部電極の厚みは、当該上部電極全体に渡って略一定である、半導体装置。
【請求項４】
請求項１〜３の何れか一項に記載の半導体装置において、
前記容量膜は、当該半導体装置の内部回路を構成するトランジスタのゲート絶縁膜に比して厚い、半導体装置。
【請求項５】
請求項１〜４の何れか一項に記載の半導体装置において、
前記容量膜は、当該半導体装置の入出力回路を構成するトランジスタのゲート絶縁膜と、組成および厚みが実質的に同一である、半導体装置。
【請求項６】
半導体基板におけるトランジスタ形成領域の残余領域に、内部に絶縁層が設けられた溝部を形成する溝部形成工程と、
前記半導体基板における前記残余領域の表層に、前記溝部の深さよりも厚い導電層を形成する導電層形成工程と、
前記溝部の一部に設けられた前記絶縁層を除去する絶縁層除去工程と、
前記絶縁層除去工程において前記絶縁層が除去された前記溝部の一部と、前記残余領域の表面に露出する前記導電層とを覆うように、容量膜を形成する容量膜形成工程と、
前記容量膜上に、前記容量膜を挟んで対向する前記導電層との間で容量素子を構成する上部電極を形成する電極形成工程と、を含み、
前記溝部形成工程においては、前記導電層形成工程において形成される前記導電層が前記残余領域の表面において複数箇所に渡って二次元的に規則的に露出するように、前記溝部を形成し、
前記容量膜形成工程においては、前記導電層が露出する複数箇所のうち前記残余領域の縁部に隣接する箇所を残して、前記容量膜を形成することを特徴とする、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記容量膜形成工程は、当該半導体装置の入出力回路を構成するトランジスタのゲート絶縁膜を形成する工程と同一工程として実行する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置としては、例えば特許文献１に記載されたものがある。同文献に記載の半導体装置は、トランジスタと同一の基板上に設けられた容量素子を備えている。この半導体装置において、容量素子形成領域には容量素子形成溝が形成されており、この容量素子形成溝が形成された領域の全面に容量膜および上部電極が順に積層されている。
【特許文献１】特開２００３−３０９１８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述のように、特許文献１に記載の半導体装置においては、全ての容量素子形成溝に容量膜が設けられている。しかしながら、容量素子形成領域において端部に位置する容量素子形成溝と内部に位置する容量素子形成溝とでは、溝形成時のエッチング条件が相違するため、溝の幅および深さを互いに等しく形成することが困難である。容量素子形成溝の形状が一定でない場合、その上に膜厚が均一の容量膜を成膜することも困難となる。そして、容量膜の膜厚の不均一性は、容量値の空間的なばらつきにつながってしまう。
【０００４】
本発明は、上記課題に鑑みてなされたものであり、容量値の均一性が高い容量素子を備える半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明による半導体装置は、トランジスタ形成領域とその残余領域とを有する半導体基板と、半導体基板における残余領域の表層に設けられた導電層と、残余領域の表面において導電層が複数箇所に渡って二次元的に規則的に露出するように、導電層の表層の一部に設けられた溝部と、溝部と残余領域の表面に露出する導電層とを覆うように設けられた容量膜と、容量膜上に設けられ、容量膜を挟んで対向する導電層との間で容量素子を構成する上部電極と、を備え、容量膜は、導電層が露出する複数箇所のうち、残余領域の縁部に隣接する箇所を残して設けられていることを特徴とする。
【０００６】
前述したように、容量素子形成領域において端部に位置する容量素子形成溝と内部に位置する容量素子形成溝とでは、溝形成時のエッチング条件が相違するため、溝の幅および深さを互いに等しく形成することが困難である。このような容量素子形成溝の形状のばらつきは、容量膜厚みの不均一性をもたらす原因となっていた。
こうした課題を解決するため、本発明に係る半導体装置においては、上記残余領域の表面に露出する導電層のうち、当該領域の縁部に隣接する部分を除く部分にのみ容量膜を設けている。換言すれば、残余領域の端部に位置する溝部を残して、その内部に位置する溝部に容量膜を設けている。形状の変動が生じやすい残余領域端部の溝部には容量膜を設けない構成としているため、容量膜の膜厚の均一性が向上し、この結果、容量値の均一性が高い容量素子を備える半導体装置が実現される。
【０００７】
上部電極は、ポリシリコンからなり、溝部上に設けられた部分が、残余領域の表面に露出する導電層上に設けられた部分に対して窪んでいてもよい。この場合、上部電極の表面が平坦な場合に比して、上部電極の厚みの均一性が増す。これにより、この半導体装置の製造時において、ポリシリコン全体に均一な濃度で不純物をドーピングすることが容易となる。
【０００８】
上部電極の厚みは、当該上部電極全体に渡って略一定であってもよい。この場合、ポリシリコン全体に均一な濃度で不純物をドーピングすることが一層容易となる。
【０００９】
容量膜は、当該半導体装置の内部回路を構成するトランジスタのゲート絶縁膜に比して厚くてもよい。これにより、容量素子におけるリーク電流を抑制することができる。その一方で、この半導体装置においては溝部に容量膜を設けることにより容量素子の大面積化を図っている。したがって、容量膜を厚くしてリーク電流を抑制しつつも、充分な容量値を得ることができる。
【００１０】
容量膜は、当該半導体装置の入出力回路を構成するトランジスタのゲート絶縁膜と、組成および厚みが実質的に同一であってもよい。入出力回路のトランジスタのゲート絶縁膜は、一般に内部回路のトランジスタのそれに比して厚いため、容量素子におけるリーク電流を抑制することができる。また、この半導体装置の製造時においては、入出力回路のトランジスタのゲート絶縁膜と同一工程で容量膜を形成することができるので、製造工程が簡略となる。
【００１１】
また、本発明による半導体装置の製造方法は、半導体基板におけるトランジスタ形成領域の残余領域に、内部に絶縁層が設けられた溝部を形成する溝部形成工程と、半導体基板における残余領域の表層に、溝部の深さよりも厚い導電層を形成する導電層形成工程と、溝部の一部に設けられた絶縁層を除去する絶縁層除去工程と、絶縁層除去工程において絶縁層が除去された溝部の一部と、残余領域の表面に露出する導電層とを覆うように、容量膜を形成する容量膜形成工程と、容量膜上に、容量膜を挟んで対向する導電層との間で容量素子を構成する上部電極を形成する電極形成工程と、を含み、溝部形成工程においては、導電層形成工程において形成される導電層が残余領域の表面において複数箇所に渡って二次元的に規則的に露出するように、溝部を形成し、容量膜形成工程においては、導電層が露出する複数箇所のうち残余領域の縁部に隣接する箇所を残して、容量膜を形成することを特徴とする。
【００１２】
この製造方法においては、上記残余領域の表面に露出する導電層のうち、当該領域の縁部に隣接する部分を除く部分にのみ容量膜を形成している。換言すれば、残余領域の端部に位置する溝部を残して、その内部に位置する溝部に容量膜を形成している。これにより、溝部のうち形状が一定の部分に容量膜を形成することができるため、容量膜の膜厚の均一性が向上する。したがって、容量値の均一性が高い容量素子を備える半導体装置を得ることができる。
【００１３】
容量膜形成工程は、当該半導体装置の入出力回路を構成するトランジスタのゲート絶縁膜を形成する工程と同一工程として実行してもよい。入出力回路のトランジスタのゲート絶縁膜は、一般に内部回路のトランジスタのそれに比して厚いため、容量素子におけるリーク電流が抑制された半導体回路を得ることができる。また、入出力回路のトランジスタのゲート絶縁膜と容量膜とを同一工程で形成することにより、製造工程が簡略化される。
【発明の効果】
【００１４】
本発明によれば、容量膜が、導電層が露出する複数箇所のうち残余領域の縁部に隣接する箇所を残して設けられている。このため、容量膜の厚み均一性を向上させることができ、容量値の均一性を顕著に改善することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１６】
図１は、本発明による半導体装置の一実施形態を示す断面図である。また、図２は、図１に示す半導体装置における平面配置を説明するための図である。図１は、図２中のＩ−Ｉ線に沿った断面に対応している。
【００１７】
半導体装置１は、トランジスタ形成領域３０とその残余領域２０とを有するＰ型の半導体基板１０を備えている。図２において、破線で囲まれる領域がトランジスタ形成領域３０であり、破線の外側の領域が残余領域２０である。半導体基板１０における残余領域２０の表層には、導電層としてＮ型ウエル２２が形成されている。Ｎ型ウエル２２の一部には、Ｎ＋型のコンタクト層２３が形成されており、コンタクト層２３の表層部分２３ａは、シリサイド化されている。シリサイドとしては、例えばＣｏＳｉ２またはＮｉＳｉである。このコンタクト層２３が形成された部分は、後述する下部電極用のコンタクト５４と接する部分である。
【００１８】
Ｎ型ウエル２２の表層の一部には、溝部２４が形成されている。溝部２４の深さはＮ型ウエル２２の厚みに比して小さい。それゆえ、Ｎ型ウエル２２は、溝部２４によって分断されることなく、半導体基板１０中において一体となっている。その一方で、残余領域２０の表面においては、Ｎ型ウエル２２が溝部２４によって分断されている。すなわち、Ｎ型ウエル２２は、図２に示すように、残余領域２０の表面において複数箇所に渡って二次元的に規則的に露出している。本実施形態においてＮ型ウエル２２の各露出箇所は、正方形状をしており、それらの露出箇所が全体として正方格子状に配列されている。各露出箇所の面積は、例えば０．８μｍ×０．８μｍである。また、溝部２４は、深さが例えば０．３μｍであり、幅が例えば０．４〜１．０μｍである。
【００１９】
また、残余領域２０の一部には、容量膜２６が成膜されている。この容量膜２６は、溝部２４の側面および底面、ならびに残余領域２０の表面に露出するＮ型ウエル２２を覆っている。容量膜２６としては、例えばＳｉＯＮまたはＳｉＯ２等が用いられる。溝部２４のうち内部に容量膜２６が設けられていない部分には、絶縁層２５が埋められている。
【００２０】
なお、容量膜２６として、シリコン酸化膜よりも高い誘電率をもつ高誘電率膜を用いてもよい。このような膜材料として、ジルコニウム、ハフニウム、ランタノイド、アルミニウム、インジウム、ガリウムまたはその酸化物が例示される。すなわち、Ｚｒ、Ｈｆ、Ｐｒ、Ｌａ、Ｌｕ、Ｅｕ、Ｙｂ、Ｓｍ、Ｈｏ、Ｃｅ、Ａｌ、Ｉｎ、Ｇａおよびこれらの酸化物が挙げられる。具体的には、ＺｒＯｘ、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＯｘ、ＨｆＡｌＯｘ、Ａｌ2Ｏ3、Ｉｎ2Ｏ3、Ｇａ2Ｏ3等が挙げられる。
【００２１】
容量膜２６上には、上部電極２８が設けられている。上部電極２８は、容量膜２６を挟んで対向するＮ型ウエル２２との間で容量素子（オンチップキャパシタ）を構成している。すなわち、Ｎ型ウエル２２はこの容量素子の下部電極として機能する。なお、この容量素子は、いわゆるＭＩＳ（Metal-Insulator-Semiconductor）キャパシタである。この容量素子は、例えば、半導体装置１において電源とグランドとの間に挿入され、ノイズキャンセラーとして用いられる。
【００２２】
本実施形態においては、上部電極２８としてポリシリコンが用いられている。また、上部電極２８のうち溝部２４上に設けられた部分は、残余領域２０の表面に露出するＮ型ウエル２２上に設けられた部分に比して窪んでいる。具体的には、上部電極２８は、溝部２４の側面および底面を這うように形成されており、それにより上部電極２８全体に渡って厚みが略一定となっている。上部電極２８の厚さは、例えば０．１μｍである。また、上部電極２８の表層部分２８ａはシリサイド化されている。
【００２３】
図２を参照しつつ、残余領域２０における容量膜２６および上部電極２８の平面配置について説明する。容量膜２６および上部電極２８は、Ｎ型ウエル２２の露出箇所のうち、残余領域２０の縁部に隣接する箇所を残して設けられている。図中においては、残余領域２０の４箇所に容量膜２６および上部電極２８が設けられており、各箇所の容量膜２６および上部電極２８は、その周囲を少なくとも１列のＮ型拡散層２３によって囲まれている。
【００２４】
図１に戻って、トランジスタ形成領域３０において、半導体基板１０の表層には、Ｐ型ウエル３２が形成されている。さらに、Ｐ型ウエル３２の表層にはソース・ドレイン領域３４が形成されており、ソース・ドレイン領域３４の表層の一部分３４ａはシリサイド化されている。半導体基板１０のＰ型ウエル３２が形成された部分上には、ゲート絶縁膜３６およびゲート電極３８が順に積層されている。ゲート電極３８の表層部分３８ａはシリサイド化されている。ゲート絶縁膜３６としては、例えばＳｉＯＮまたはＳｉＯ２が用いられる。また、ゲート電極３８としては、例えばポリシリコンが用いられる。ゲート絶縁膜３６およびゲート電極３８の側面は、サイドウォール４０によって覆われている。このサイドウォール４０は、上記容量膜２６および上部電極２８の側面にも設けられている。
【００２５】
以上のＰ型ウエル３２、ソース・ドレイン領域３４、ゲート絶縁膜３６およびゲート電極３８によりＮ型ＭＯＳＦＥＴが構成されている。このトランジスタは、半導体装置１において内部回路を構成するものである。なお、上述の容量膜２６の厚みは、ゲート絶縁膜３６に比して厚い。一方で、容量膜２６の厚みは、半導体装置１の入出力回路を構成するトランジスタ（図示せず）のゲート絶縁膜と実質的に同一である。
【００２６】
図１の容量素子およびトランジスタ上には、層間窒化膜４２が成膜されている。層間窒化膜４２としては、例えばＳｉＮまたはＳｉＯＮ等が用いられる。
【００２７】
また、半導体装置１には、コンタクト５２，５４，５６，５８が形成されている。これらのコンタクト５２，５４，５６，５８は、上部電極２８、Ｎ型ウエル２２、ソース・ドレイン領域３４およびゲート電極３８にそれぞれ接続されている。半導体基板１０の上部空間においては、上述の容量素子およびトランジスタの全体を覆うように、層間絶縁膜６０が形成されている。
【００２８】
さらに、半導体装置１には、ＳＴＩ（シャロートレンチアイソレーション）６２，６４が形成されている。ＳＴＩ６２は、容量素子とトランジスタとを分離している。また、ＳＴＩ６４は、トランジスタと、図中左側に隣接する他の素子（図示せず）とを分離している。
【００２９】
続いて、図３〜図７を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１を製造する方法の一例を説明する。まず、半導体基板１０を準備する。半導体基板１０としては、例えばシリコン基板を用いることができる。半導体基板１０においては、残余領域２０とトランジスタ形成領域３０とが予め規定されている。この半導体基板１０における残余領域２０に、内部に絶縁層２５が設けられた溝部２４を形成する（溝部形成工程）。具体的には、エッチングにより溝部２４を形成した後、ＣＶＤ等により溝部２４内にＳｉＯ２等の絶縁層２５を埋め込めばよい。この工程においては、後述する導電層形成工程にて形成されるＮ型ウエル２２が残余領域２０の表面において複数箇所に渡って二次元的に露出するように、溝部２４を形成する。特に本実施形態では、図２に示すように、Ｎ型ウエル２２の露出箇所が格子状に配列されるように溝部２４を形成する。また、溝部２４と同時に、ＳＴＩ６２，６４も形成する。その後、残余領域２０の表層に、溝部２４の深さよりも厚いＮ型ウエル２２を形成する（導電層形成工程）。また、トランジスタ形成領域３０にＰ型ウエル３２を形成する（図３）。
【００３０】
次に、溝部２４のうち、後述する容量膜形成工程において内部に容量膜２６を形成する部分に設けられた絶縁層２５を除去する（絶縁層除去工程）。具体的には、上記部分以外をレジスト７２で覆った状態で、ウエットエッチングを行うことにより、絶縁層２５を除去することができる。このときのエッチャントとしては、例えば、ＳｉＯ２を絶縁層２５とした場合であればフッ酸を用いることができる（図４）。
【００３１】
次に、半導体基板１０の全面に、容量膜２６となるＳｉＯＮまたはＳｉＯ２等の絶縁膜を成膜する。さらにトランジスタ形成領域３０にゲート絶縁膜３６を形成した後、これらの絶縁膜上に、上部電極２８およびゲート電極３８となるポリシリコンを形成する。その後、容量素子を形成する部分ならびにゲート絶縁膜３６およびゲート電極３８を形成する部分をレジストで覆った状態でエッチングすることにより、容量膜２６および上部電極２８ならびに絶縁膜３６およびゲート電極３８が得られる（容量膜形成工程、電極形成工程）。本実施形態においては、入出力回路を構成するトランジスタ（図示せず）のゲート絶縁膜を形成する部分も上記レジストで覆うことにより、当該ゲート絶縁膜と同一工程にて容量膜２６を形成している。この容量膜形成工程においては、容量膜２６が、上述の絶縁層除去工程において絶縁層２５が除去された溝部２４と、Ｎ型ウエル２２の半導体基板１０表面への露出箇所とを共に覆うようにする。ただし、図２に示すように、当該露出箇所のうち残余領域２０の縁部に隣接する箇所には容量膜２６を形成しないようにする（図５）。
【００３２】
次に、サイドウォール４０を形成した後、ソース・ドレイン注入を行い、ソース・ドレイン領域３４を形成する。本実施形態においては、このときコンタクト層２３も同時に形成する。これにより、トランジスタ形成領域３０にトランジスタが形成される。続いて、コンタクト層２３の表層部分２３ａ、ソース・ドレイン領域３４表層の一部分３４ａ、ゲート電極３８の表層部分３８ａ、および上部電極２８の表層部分２８ａをシリサイド化する（図６）。
【００３３】
次に、半導体基板１０の表面側の全面に、ＳｉＮ等の層間窒化膜４２を成長させる。さらに、層間窒化膜４２上に層間絶縁膜６０を形成する（図７）。その後、コンタクト５２，５４，５６，５８を形成することにより、図１に示す半導体装置１が得られる。
【００３４】
本実施形態の効果を説明する。本実施形態においては、残余領域２０の表面に露出するＮ型ウエル２２のうち、残余領域２０の縁部に隣接する部分を除く部分にのみ容量膜２６を設けている。換言すれば、残余領域２０の端部に位置する溝部２４を残して、その内部に位置する溝部２４にのみ容量膜２６を設けている。これにより、溝部２４のうち形状が一定の部分に容量膜２６を設けることができるため、容量膜２６の膜厚の均一性が向上する。したがって、容量値の均一性が高い容量素子を備える半導体装置１が実現されている。
【００３５】
一方、特許文献１に記載の半導体装置においては、容量素子形成領域の端部に位置する溝と内部に位置する溝の双方に容量膜を設けているため、均一な膜厚の容量膜を設けることが困難である。すなわち、容量素子形成領域の端部と内部とでは、エッチング条件の相違に起因して、溝の角度および深さにばらつきが生じるためである。エッチング条件の相違としては、例えば、溝の幅が異なることにより、エッチングガスの供給量が異なることなどが考えられる。
【００３６】
これに対して、本実施形態においては、端部の溝を残して内部の溝のみを用いることにより、膜厚の均一性が高い容量膜を実現している。
【００３７】
しかも、残余領域２０の表面において拡散層２３が二次元的に規則的に露出している。この拡散層２３は、いわゆるダミー拡散層である。かかる構成により、残余領域２０の表面における局所的なデータ率（当該表面において導電層が占める面積割合）が残余領域２０全体に渡って略一定となっている。これにより、半導体装置１の製造時において、ＣＭＰによる平坦化を好適に行うことができる。なお、本実施形態においては、拡散層２３の露出箇所が正方格子状に配列されているが、図８に示すように、斜格子状に配列されていてもよい。
【００３８】
上部電極２８は、ポリシリコンからなり、溝部２４上に設けられた部分が、残余領域２０の表面に露出する拡散層２３上に設けられた部分に対して窪んでいる。このため、上部電極２８の表面が平坦な場合に比して、上部電極２８の厚みの均一性が増す。仮に上部電極２８の表面が平坦な場合には、溝部２４上と拡散層２３上との間で、上部電極２８の厚みに溝部２４の深さ分だけの差が生じることになってしまう。これに対して、半導体装置１においては、上部電極２８の溝部２４上の部分が窪んでいるため、上記の差が低減されている。したがって、半導体装置１の製造時において、ポリシリコン全体に均一な濃度で不純物をドーピングすることが容易となる。特に本実施形態では、上部電極２８の厚みが上部電極２８全体に渡って略一定であるため、ポリシリコン全体に均一な濃度で不純物をドーピングすることが一層容易となっている。ただし、上部電極２８の表面が窪んでいることは必須ではなく、平坦であってもよい。
【００３９】
容量膜２６の厚みは、半導体装置１の内部回路を構成するトランジスタのゲート絶縁膜３６に比して厚い。これにより、容量素子におけるリーク電流を抑制することができる。その一方で、この半導体装置においては溝部２４に容量膜２６を設けることにより容量素子の大面積化を図っている。したがって、容量膜２６を厚くしてリーク電流を抑制しつつも、充分な容量値を得ることができる。ただし、容量膜２６の厚みは、ゲート絶縁膜３６に比して同一であっても薄くてもよい。
【００４０】
容量膜２６は、半導体装置１の入出力回路を構成するトランジスタのゲート絶縁膜と、組成および厚みが実質的に同一である。入出力回路のトランジスタのゲート絶縁膜は、一般に内部回路のトランジスタのそれに比して厚いため、容量素子におけるリーク電流を抑制することができる。また、本実施形態においては、入出力回路のトランジスタのゲート絶縁膜と同一工程で容量膜２６を形成しているので、製造工程が簡略となる。ただし、容量膜２６は、入出力回路を構成する上記トランジスタのゲート絶縁膜に対して、組成が相違していてもよく、また厚みが相違していてもよい。また、入出力回路のトランジスタのゲート絶縁膜と同一工程で容量膜２６を形成することも必須ではない。容量膜２６は、例えば、内部回路を構成するトランジスタのゲート絶縁膜３６と同一工程にて形成してもよく、或いはトランジスタのゲート絶縁膜とは別工程にて形成してもよい。
【００４１】
ところで、容量素子におけるリーク電流を抑制する上では容量膜２６が厚い方が好ましい。しかし、容量膜２６を厚くするほど、容量値が小さくなってしまう。この点、容量膜２６に高誘電率膜を用いた場合、大きな容量値を確保しつつ、リーク電流を抑制するのに充分な膜厚とすることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明による半導体装置の一実施形態を示す断面図である。
【図２】半導体装置１における平面配置を説明するための図である。
【図３】本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図４】本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図５】本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図６】本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図７】本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図８】図１に示す半導体装置１の一変形例を説明するための図である。
【符号の説明】
【００４３】
１    半導体装置
１０    半導体基板
２０    残余領域
２２    Ｎ型ウエル
２３    拡散層
２４    溝部
２５    絶縁層
２６    容量膜
２８    上部電極
３０    トランジスタ形成領域
３２    Ｐ型ウエル
３４    ソース・ドレイン領域
３６    ゲート絶縁膜
３８    ゲート電極
４０    サイドウォール
４２    層間窒化膜
５２，５４，５６，５８  コンタクト
６０    層間絶縁膜
【図１】
2006054403.tif 000003
【図２】
2006054403.tif 000004
【図３】
2006054403.tif 000005
【図４】
2006054403.tif 000006
【図５】
2006054403.tif 000007
【図６】
2006054403.tif 000008
【図７】
2006054403.tif 000009
【図８】
2006054403.tif 000010