(57)【要約】【課題】  ＭＯＳトランジスターのきめ細かなマルチＶｔｈ化により、複雑な信号処理が可能であるアナログ半導体集積回路装置の製造方法を提供する。【問題解決手段】  ＭＯＳトランジスターのソ−スとゲート電極にオーバラップするように選択的に窒化膜を配する製造方法により、かつそのチャネル幅方向の窒化膜のゲート電極へのオーバラップ量をパターン設計値で可変することによりきめ細かなマルチＶｔｈ化を実現する。【選択図】  図２
2006054265.tif 000002
【特許請求の範囲】
【請求項１】
MOSトランジスターの製造方法において、ゲート電極を形成する工程と、前記ゲート電極と後にソースおよびドレインとなる領域上に絶縁膜を形成する工程と、ソースおよびドレインを形成する工程と、前記絶縁膜上に選択的に窒化膜を形成する工程とからなることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記窒化膜は減圧CVD法により形成され、50nm以上の膜厚を有することを特徴とする請求項1記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はセンサーやパワーマネージメント機能を有するアナログ半導体集積回路装置の製造方法に関する。
【背景技術】
【０００２】
センサーやパワーマネージメント機能を有するアナログ半導体集積回路装置において、アナログ半導体集積回路装置がMOSトランジスターから構成されている場合、複雑なアナログ信号処理や様々な入力電圧帯に対応するため、MOSトランジスターのしきい値電圧（Threshold Voltage、以降Vthと記す）は1種類の値だけではなく一般に複数のVthを用いる、いわゆるマルチVth手法が用いられる。
【０００３】
図７に示したように従来の半導体集積回路装置においては、MOSトランジスターのVthはイオン注入２０３および２０５により値が設定されるが、マルチVthを構成する場合、複数回のフォトリソグラフィ工程とイオン注入工程を行いマルチVthを形成していた。（例えば、特許文献１参照）。
【特許文献１】特願２０００−３２３５８７号公報（第６頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の従来の方法において、マルチVthを達成するためには複数回のフォトリソグラフィ工程およびイオン注入工程が必要であり、コストの増大や製造工期の長大、即ち製品デリバリーの点で問題を有していた。また無闇に工程を増やすことは不可能であるため、きめ細かなマルチVth化は実質的に不可能という問題も有している。
【０００５】
本発明はわずかな工程の追加により、きめ細かなVthの制御を可能とする半導体集積回路装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は次の手段を用いた。
（１）  MOSトランジスターの製造方法において、ゲート電極を形成する工程と、前記ゲート電極と後にソースおよびドレインとなる領域上に絶縁膜を形成する工程と、ソースおよびドレインを形成する工程と、前記絶縁膜上に選択的に窒化膜を形成する工程とからなることを特徴とする半導体集積回路装置の製造方法とした。
（２）  前記窒化膜は減圧CVD法により形成され、50nm以上の膜厚を有することを特徴とする半導体集積回路装置の製造方法とした。
【発明の効果】
【０００７】
本発明によれば、1工程の追加のみできめ細かなマルチVth化を達成することが可能となり、製品デリバリーも非マルチVth手法による製品の場合と同程度に短くすることが可能となる。
その詳細なメカニズムは後述する。
【発明を実施するための最良の形態】
【０００８】
次に本発明の実施例を、図面を用いて説明する。
【実施例１】
【０００９】
図１は本発明の第1実施例を示す模式的平面図である。MOSトランジスター領域を規定するアクティブ領域１０３とMOSトランジスターのゲート電極１０４とMOSトランジスターのソース及びドレインと配線金属とを電気的に結線するためのコンタクト１０５とソース配線金属１０７およびドレイン配線金属１０６からなる第１のMOSトランジスター１０１と、第1のMOSトランジスターと同様に構成されている第2のMOSトランジスター１０２を示している。
【００１０】
ここで第１のMOSトランジスターと第２のMOSトランジスターの違いは、第１のMOSトランジスターにおいてゲート電極とソースにまたがって窒化膜１０８を配している点にある。通常は第２のMOSトランジスターに示されているように窒化膜は配さない。窒化膜をゲート電極とソース両方にオーバラップさせた場合、NMOSであればVthは増大し、PMOSであれば減少、すなわち両方のMOSともにVthの絶対値において増大する。MOSトランジスターでは一般的に半導体基板とゲート絶縁膜界面に界面準位が存在し、その界面準位はゲート電極とソースおよびドレインとのオーバラップ領域においてその密度は大きい。その界面準位は配線金属と半導体の合金化反応を促進する水素を含む雰囲気中でのシンター処理、もしくはプラズマ窒化膜などの水素を含む保護膜形成の際、水素が絶縁膜中を拡散し半導体基板とゲート絶縁膜界面に達し準位をターミネートし準位密度は低減する。
【００１１】
窒化膜１０８が減圧ＣＶＤ(Chemical Vapor Deposition)法により形成されている場合、ゲート電極およびソ−スとオーバラップするように窒化膜をレイアウトすると水素拡散が窒化膜により抑制され、従ってそういったレイアウトのMOSにおいては界面準位密度は低減せず、Vthは絶対値で高い値となる。本発明はこの現象を利用している。図１に示す第１のMOSトランジスターのVthは第２のMOSトランジスターに比べVthの絶対値は高く、ゲート電極にオーバラップしている窒化膜のチャネル幅に対するオーバラップ量を可変設計することにより、きめ細かに同一半導体集積回路上にマルチVthを実現可能とする。
【００１２】
図２は本発明の第１のMOSトランジスターの模式的断面図である。ゲート電極１０４とソース拡散１１０両方の上に窒化膜１０８が、熱酸化法ないしはＣＶＤ法により形成された絶縁膜１０９を介して配置されている。この様な断面構造とすることで、ゲート電極とソースとのオーバラップ領域において密度が大きい界面準位の水素によるターミネートを防止することが可能となる。窒化膜をドレインとゲート電極にオーバラップさせても同様な効果は得られるが、MOSを飽和動作させた場合、Vthの増加程度は小さくソース側に窒化膜をオーバラップさせた方が効果的である。窒化膜１０８のゲート電極およびソースへのオーバラップ量はフォト工程におけるアライメント誤差を考慮すると0.2μm以上必要である。
【００１３】
次に本発明の構造の製造方法を図面に基づいて説明する。
【００１４】
図３は半導体基板１１２上にゲート絶縁膜を形成した後、ゲート電極１０４をフォトリソグラフィ法とエッチングにより形成し、熱酸化もしくはＣＶＤ法により絶縁膜１０９を形成した様子を示している。ゲート電極材としては不純物を導入した多結晶シリコンや多結晶シリコンと高融点金属シリサイドの積層材が用いられる。ゲート電極の厚みは300nm程度が一般的に用いられる。絶縁膜は半導体装置の信頼性を向上させるために形成され、900℃程度の酸化による熱酸化膜ないしはCVD法による酸化膜が一般的に用いられる。膜厚は30nm程度である。この絶縁膜は後にソースおよびドレインとなる領域上にも同時に形成される。
【００１５】
次に図４に示すようにフォトリソグラフィー法とイオン注入法により高不純物濃度を有するソース拡散１１０およびドレイン拡散１１１が形成される。図ではシングルドレイン構造を示しているが高耐圧化および高信頼性化のため、同様な方法により低濃度拡散領域を形成する場合もある。
【００１６】
次に図５に示すように減圧CVD法により半導体基板上に窒化膜１０８を形成する。減圧CVD法による窒化膜はプラズマCVD法で形成される窒化膜とは異なり、膜中に含まれる水素濃度は低く、かつ水素拡散素子能力は高い。従って減圧CVD法による窒化膜を用いる。膜厚は膜中の水素拡散防止のために50nm以上必要である。
【００１７】
次に図６に示すようにフォトリソグラフィー法によりフォトレジスト１１３をゲート電極とソースにオーバラップする領域に形成し、ドライエッチング法により窒化膜のパターンを形成する。窒化膜の下地が酸化膜の場合、ドライエッチング法において下地との選択比は十分確保できるため図の構造が得られる。
【００１８】
以上の後フォトレジストを除去し、中間絶縁膜形成、配線金属と素子の電気的結合を得るためのコンタクト孔形成、配線金属形成、最終保護膜形成を経て図1および図２に示す半導体集積回路装置が形成される。
【００１９】
以上本発明の製造方法によれば、コスト増や製造工期の大きな増大がなくきめ細かなマルチVth化が可能であり、従って付加価値の高い高機能なアナログ半導体集積回路装置を提供することが可能となる。
【００２０】
【図面の簡単な説明】
【００２１】
【図１】本発明の第1実施例を示す模式的平面図。
【図２】本発明の第1実施例を示す模式的断面図。
【図３】本発明の第1実施例の半導体装置の製造方法を示す模式的断面図。
【図４】本発明の第1実施例の半導体装置の製造方法を示す模式的断面図。
【図５】本発明の第1実施例の半導体装置の製造方法を示す模式的断面図。
【図６】本発明の第1実施例の半導体装置の製造方法を示す模式的断面図。
【図７】従来例を示す模式的断面図。
【符号の説明】
【００２２】
１０１  第1のMOSトランジスター
１０２  第2のMOSトランジスター
１０３  アクティブ領域
１０４  ゲート電極
１０５  コンタクト
１０６  ドレイン配線金属
１０７  ソース配線金属
１０８  窒化膜
１０９  絶縁膜
１１０  ソース拡散
１１１  ドレイン拡散
１１２  半導体基板
１１３  フォトレジスト
２０１  半導体基板
２０２  フォトレジスト
２０３  イオン注入
２０４  フォトレジスト
２０５  イオン注入
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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