(57)【要約】      （修正有）【課題】  ＭＯＳトランジスターのきめ細かなマルチＶｔｈ化により、複雑な信号処理が可能であるアナログ半導体集積回路装置を提供する。【解決手段】  ＭＯＳトランジスターのソ−スとゲート電極にオーバラップするように窒化膜を配し、かつそのチャネル幅方向の窒化膜のゲート電極へのオーバラップ量をパターン設計値で可変することによりきめ細かなマルチＶｔｈ化を実現する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
MOSトランジスターのソース側から該MOSトランジスターのゲート電極に絶縁膜を介して窒化膜をオーバラップさせている第1のMOSトランジスターと、ソース側からゲート電極に窒化膜がオーバラップしていない第2のMOSトランジスターとから成ることを特徴とする半導体集積回路装置。
【請求項２】
前記第1のMOSトランジスターの前記ゲート電極にオーバラップしている前記窒化膜のチャネル幅に対するオーバラップ割合は0以上１以下の任意の値であることを特徴とする請求項1記載の半導体集積回路装置。
【請求項３】
前記第1のMOSトランジスターの前記ゲート電極にオーバラップしている前記窒化膜の該ゲート電極へのオーバラップ量は0.2μm以上であることを特徴とする請求項1記載の半導体集積回路装置。
【請求項４】
前記第1のMOSトランジスターの前記窒化膜の前記ソースへのオーバラップ量は0.2μm以上であることを特徴とする請求項1記載の半導体集積回路装置。
【請求項５】
前記窒化膜の膜厚は50nm以上であることを特徴とする請求項1記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はセンサーやパワーマネージメント機能を有するアナログ半導体集積回路装置に関する。
【背景技術】
【０００２】
センサーやパワーマネージメント機能を有するアナログ半導体集積回路装置において、アナログ半導体集積回路装置がMOSトランジスターから構成されている場合、複雑なアナログ信号処理や様々な入力電圧帯に対応するため、MOSトランジスターのしきい値電圧（Threshold Voltage、以下Vthと記す）は1種類の値だけではなく一般に複数のVthを用いる、いわゆるマルチVth手法が用いられる。
【０００３】
図５に示したように従来の半導体集積回路装置においては、MOSトランジスターのVthはイオン注入２０３および２０５により値が設定されるが、マルチVthを構成する場合、図５（ａ）および（ｂ）に模式的に示すように、複数回のフォトリソグラフ工程とイオン注入工程を行いマルチVthを形成していた。（例えば、特許文献１参照）。
【特許文献１】特開２０００−３２３５８７号公報（第６頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の従来の方法において、マルチVthを達成するためには複数回のフォト工程およびイオン注入工程が必要であり、コストの増大や製造工期の長大、即ち、製品デリバリーの点で問題を有していた。また無闇に工程を増やすことは不可能であるため、きめ細かなマルチVthは実質的に不可能という問題も有している。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は次の手段を用いた。
（１）  MOSトランジスターのソース側から該MOSトランジスターのゲート電極に絶縁膜を介して窒化膜をオーバラップさせている第1のMOSトランジスターと、ソース側からゲート電極に窒化膜がオーバラップしていない第2のMOSトランジスターとから成ることを特徴とする半導体集積回路装置とした。
（２）  前記第1のMOSトランジスターの前記ゲート電極にオーバラップしている前記窒化膜のチャネル幅に対するオーバラップ割合は0以上１以下の任意の値であることを特徴とする半導体集積回路装置とした。
（３）  前記第1のMOSトランジスターの前記ゲート電極にオーバラップしている前記窒化膜の該ゲート電極へのオーバラップ量は0.2μm以上であることを特徴とする半導体集積回路装置とした。
（４）  前記第1のMOSトランジスターの前記窒化膜の前記ソースへのオーバラップ量は0.2μm以上であることを特徴とする半導体集積回路装置とした。
（５）  前記窒化膜の膜厚は50nm以上であることを特徴とする半導体集積回路装置とした。
【発明の効果】
【０００６】
本発明によれば、1工程の追加のみでマルチVthを達成することが可能となり、製品デリバリーも非マルチVth手法を用いた製品の場合と同程度に短くすることが可能となる。その詳細なメカニズムは後述する。
【発明を実施するための最良の形態】
【０００７】
次に本発明の実施例を、図面を用いて説明する。
【実施例１】
【０００８】
図１は本発明の第1実施例を示す模式的平面図である。
【０００９】
MOSトランジスター領域を規定するアクティブ領域１０３とMOSトランジスターのゲート電極１０４とMOSトランジスターのソース及びドレインと配線金属とを電気的に結線するためのコンタクト１０５とソース配線金属１０７およびドレイン配線金属１０６からなる第１のMOSトランジスター１０１と、第1のMOSトランジスターと同様に構成されている第2のMOSトランジスター１０２を示している。
【００１０】
ここで第１のMOSトランジスターと第２のMOSトランジスターの違いは、第１のMOSトランジスターにおいてゲート電極とソースにまたがって窒化膜１０８を配している点にある。通常は第２のMOSトランジスターに示されているように窒化膜は配さない。窒化膜をゲート電極とソース両方にオーバラップさせた場合、NMOSであればVthは増大し、PMOSであれば減少、すなわち両方のMOSともにVthの絶対値において増大する。MOSトランジスターでは一般的に半導体基板とゲート絶縁膜界面に界面準位が存在し、その界面準位はゲート電極とソースおよびドレインとのオーバラップ領域においてその密度は大きい。その界面準位は配線金属と半導体の合金化反応を促進する水素を含む雰囲気中でのシンター処理、もしくはプラズマ窒化膜などの水素を含む保護膜形成の際、水素が絶縁膜中を拡散し半導体基板とゲート絶縁膜界面に達し準位をターミネートし準位密度は低減する。
窒化膜が減圧ＣＶＤ(Chemical Vapor Deposition)法により形成されている場合、ゲート電極およびソ−スとオーバラップするように窒化膜をレイアウトすると水素拡散が窒化膜により抑制され、従ってそういったレイアウトのMOSにおいては界面準位密度が低減せず、Vthは絶対値で高い値となる。
本発明はこの現象を利用している。図１に示す第１のMOSトランジスターのVthは第２のMOSトランジスターに比べVthの絶対値は高く、同一半導体集積回路上にマルチVthを実現可能とする。
【００１１】
図２は本発明の第１のMOSトランジスターの模式的断面図である。ゲート電極１０４とソース拡散１１０両方の上に窒化膜１０８が、熱酸化法ないしはＣＶＤ法により形成された絶縁膜１０９を介して配置されている。この様な断面構造とすることで、ゲート電極とソースとのオーバラップ領域において密度が大きい界面準位の水素によるターミネートを防止することが可能となる。窒化膜の厚さは50nm以上あれば水素拡散を抑制できる。
【００１２】
図３は本発明の第１のMOSトランジスターの拡大平面図である。Vthの増大具合は図３に示すチャネル幅Bと窒化膜のゲート電極へのチャネル幅方向のオーバラップ量Aで可変であり、A／B＝１００％のときはMOSのゲート絶縁膜厚や基板濃度にもよるが、全くオーバラップしないMOSに比べ約0.3V程度Vthは増大し、A／B＝0の場合は窒化膜が全くないMOSと同じ値となる。Vthの変化具合はこのA／B値に比例するので、従来のフォト工程とイオン注入工程によるマルチVth法に比べパターン設計値を変えることでよりきめの細かいマルチVth化が可能となる。
窒化膜をドレインとゲート電極にオーバラップさせても同様な効果は得られるが、MOSを飽和動作させた場合、Vthの増加程度は小さくソース側に窒化膜をオーバラップさせた方が効果的である。なお、窒化膜のゲート電極およびソースへのオーバラップ量は0.2μm以上あれば本発明の効果が期待できる。
【実施例２】
【００１３】
図４は本発明の第2実施例を示す模式的平面図である。実施例１との違いは窒化膜が細かく分離されたレイアウトでゲート電極およびソースにオーバラップしている点にある。原理は図1および図２で説明したものと同じであり、このようなレイアウトとしても同様な効果を得られる。
本発明はNMOS、PMOS両方の極性のMOSにおいて適用可能であり、さらにVthがノーマリーオフ型のエンハンスメント、ノーマリーオン型のデプリーションどちらにおいても同じ効果が得られる。
以上本発明によれば、コスト増や製造工期の大きな増大がなくきめ細かなマルチVth化が可能であり、従って付加価値の高い高機能なアナログ半導体集積回路装置を提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第1実施例を示す模式的平面図。
【図２】本発明の第1実施例を示す模式的断面図。
【図３】本発明の第1実施例の拡大模式的平面図。
【図４】本発明の第２実施例を示す模式的平面図。
【図５】従来例を示す模式的断面図。
【符号の説明】
【００１５】
１０１  第1のMOSトランジスター
１０２  第2のMOSトランジスター
１０３  アクティブ領域
１０４  ゲート電極
１０５  コンタクト
１０６  ドレイン配線金属
１０７  ソース配線金属
１０８  窒化膜
１０９  絶縁膜
１１０  ソース拡散
１１１  ドレイン拡散
１１２  半導体基板
２０１  半導体基板
２０２  フォトレジスト
２０３  イオン注入
２０４  フォトレジスト
２０５  イオン注入
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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