(57)【要約】【課題】バンプ製造の生産性を上げる。【解決手段】  半導体基板１の上方かつ同一層に形成された複数のパッド１３ａと、該複数のパッド１３ａそれぞれに対向するように予めバンプ転写用基板３０上に配置された複数のバンプ２０とを対向させる。バンプ転写用基板３０と半導体基板１を互いに近づけることにより、複数のバンプ２０を複数のパッド１３ａに押圧させる。バンプ転写用基板３０と半導体基板１を互いに離すことにより、複数のバンプ３０を複数のパッド１３ａ上に転写する。バンプ転写用基板３０は、バッファ膜３１を有してもよい。該バッファ膜３１は、バンプ２０との密着性が、バンプ２０とパッド１３ａの間の密着性より低くするのが好ましい。【選択図】      図３
2006054288.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方かつ同一層に形成された複数のパッドと、該複数のパッドそれぞれに対応する位置関係を有するようにバンプ転写用基板上に形成された複数のバンプとを対向させる工程と、
前記バンプ転写用基板と前記半導体基板を互いに近づけ、前記複数のバンプを前記複数のパッドに押圧させる工程と、
前記バンプ転写用基板と前記半導体基板を互いに離すことにより、前記複数のバンプを前記複数のパッド上に転写する工程と、
を具備する半導体装置の製造方法。
【請求項２】
半導体基板の上方かつ同一層に形成された複数のパッドそれぞれ上に、導電性のバリア膜を形成する工程と、
前記複数のパッドそれぞれに対応する位置関係を有するようにバンプ転写用基板上に形成された複数のバンプと、前記複数のパッドとを対向させる工程と、
前記バンプ転写用基板と前記半導体基板を互いに近づけ、前記複数のバンプを前記複数のバリア膜に押圧させる工程と、
前記バンプ転写用基板と前記半導体基板を互いに離すことにより、前記複数のバンプを前記複数のバリア膜上に転写する工程と、
を具備する半導体装置の製造方法。
【請求項３】
前記複数のバンプそれぞれは、
前記バンプ転写用基板上において逆テーパー形状であり、前記複数のパッドそれぞれの上又は前記バリア膜それぞれの上に転写された後、該パッド又はバリア膜上において順テーパー形状となる請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記バンプ転写用基板は、前記複数のバンプと該バンプ転写用基板の間に位置するバッファ膜を有し、
該バッファ膜は、前記バンプとの密着性が、前記バンプと前記パッドの間の密着性、又は前記バンプと前記バリア膜の間の密着性より低い請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記バンプは金バンプであり、
前記パッドはＡｌ合金からなり、
前記バッファ膜は酸化インジウム膜である請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体基板の上方に形成された複数のパッドに対応する位置関係を有するように、複数のバンプをバンプ転写用基板上に形成する工程と、
前記複数のバンプを検査し、異常があった前記バンプを有する前記バンプ転写用基板を不合格とする工程と、
前記検査に合格した前記バンプ転写用基板と前記半導体基板を互いに近づけ、前記複数のバンプを前記複数のパッドに押圧させる工程と、
前記バンプ転写用基板と前記半導体基板を互いに離すことにより、前記複数のバンプを前記複数のパッド上に転写する工程と、
を具備する半導体装置の製造方法。
【請求項７】
前記複数のバンプを前記複数のパッド又はバリア膜に押圧させる工程において、前記複数のパッド又はバリア膜、ならびに前記複数のバンプの少なくとも一方を加熱する請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
半導体基板の上方に設けられたパッドと、
前記パッド上に設けられ、順テーパー形状を有するバンプと
を具備する半導体装置。
【請求項９】
半導体基板の上方に設けられ、互いに同一層に位置する複数のパッドと、
前記複数のパッドそれぞれの上に設けられた複数のバンプと、
を具備し、前記複数のバンプは、予めバンプ転写用基板上に形成された後、前記複数のパッドそれぞれの上に転写されている半導体装置。
【請求項１０】
バンプ形成用基板上に導電膜を形成する工程と、
前記導電膜上に、絶縁性のマスク用膜を形成する工程と、
前記マスク用膜に、半導体基板の上方に形成された複数のパッドと同一の位置関係を有する複数の開口部を形成する工程と、
前記導電膜を電極とした電解メッキを行うことにより、前記複数の開口部それぞれの中にバンプを形成する工程と、
を具備するバンプ製造方法。
【請求項１１】
少なくとも表層が導電性を有するバンプ形成用基板上に、絶縁性のマスク用膜を形成する工程と、
前記マスク用膜に、半導体基板の上方に形成された複数のパッドと同一の位置関係を有する複数の開口部を形成する工程と、
前記表層を電極とした電解メッキを行うことにより、前記バンプ形成用基板上に、前記複数の開口部それぞれの中にバンプを形成する工程と、
を具備するバンプ製造方法。
【請求項１２】
バンプ形成用基板上に、マスク用膜を形成する工程と、
前記マスク用膜に、半導体基板の上方に形成された複数のパッドと同一の位置関係を有する複数の開口部を形成する工程と、
前記マスク用膜をマスクとしたメッキを行うことにより、前記複数の開口部それぞれの中にバンプを形成する工程と、
を具備するバンプ製造方法。
【請求項１３】
前記マスク用膜はフォトレジスト膜であり、
前記マスク用膜に前記複数の開口部を形成する工程は、前記フォトレジスト膜を光で露光し、その後現像する工程である請求項１０〜１２のいずれか一項に記載のバンプ製造方法。
【請求項１４】
前記マスク用膜に前記複数の開口部を形成する工程において、前記開口部の側面を逆テーパーにする請求項１０〜１３のいずれか一項に記載のバンプ製造方法。
【請求項１５】
前記マスク用膜はレジスト膜であり、
前記マスク用膜に前記複数の開口部を形成する工程は、前記レジスト膜を電子線で露光し、その後現像する工程である請求項１０〜１２のいずれか一項に記載のバンプ製造方法。
【請求項１６】
基板と、
前記基板上に形成された複数のバンプと
を具備し、
前記複数のバンプは、該複数のバンプそれぞれが転写されるべき複数のパッドに対応する位置に予め配置されている、バンプ転写用基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置、バンプ製造方法、及びバンプ転写用基板に関する。特に本発明は、生産性を上げることができ、かつ不良率を下げることができる半導体装置の製造方法、半導体装置、バンプ製造方法、及びバンプ転写用基板に関する。また、本発明は、ＣＯＧ（Chip On Glass）及びＣＯＦ（Chip On Film）等の機能基板にバンプが安定して接合する半導体装置の製造方法、半導体装置、バンプ製造方法、及びバンプ転写用基板にも関連する。
【背景技術】
【０００２】
図７の各図は、従来の半導体装置の製造方法を説明するための断面図である。本方法は、パッド上に直接バンプを形成する方法である。
まず、図７（Ａ）に示すように、絶縁膜１０１上に、Ａｌ合金配線１０２及びＡｌ合金パッド１０２ａを形成する。次いで、絶縁膜１０１、Ａｌ合金配線１０２及びＡｌ合金パッド１０２ａ上にパッシベーション膜１０３を形成し、このパッシベーション膜１０３に、Ａｌ合金パッド１０２ａ上に位置する開口部１０３ａを形成する。
【０００３】
次いで、開口部１０３ａ内部を含む全面上に、バリア膜としてのＴｉＷ膜１０４を形成し、さらにＴｉＷ膜１０４上に、密着金属膜としてのＡｕ膜１０５を形成する。次いで、Ａｕ膜１０５上にフォトレジスト膜を塗布し、このフォトレジスト膜を光で露光し、その後現像する。これにより、Ａｕ膜１０５上には、開口部１０６ａを有するレジストパターン１０６が形成される。開口部１０６ａは、パッシベーション膜１０３の開口部１０３ａの上方に位置している。また開口部１０６ａの形状は、フォトリソグラフィ技術の性質上、逆テーパーになりやすい。
【０００４】
次いで、図７（Ｂ）に示すように、Ａｕ膜１０５を電極として電解メッキを行う。これにより、開口部１０６ａ内に露出しているＡｕ膜１０５上には、Ａｕが析出、成長し、金バンプ１０７が形成される。開口部１０６ａの形状が逆テーパーであるため、金バンプ１０７の形状は、逆テーパーになる。
【０００５】
次いで、図７（Ｃ）に示すように、レジストパターン１０６を除去した後、金バンプ１０７をマスクとしたエッチングを行う。これにより、Ａｕ膜１０５及びＴｉＷ膜１０４のうち露出している部分が除去される（特許文献１参照）。
【特許文献１】特開２０００−１８８３０４号公報（図２乃至図７）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
バンプの形成において最も時間が必要な工程は金属を析出させる工程である。上述した従来方法は、パッド上に直接金属を析出させることにより、バンプを形成している。このため、バンプを析出させる工程を分離し、バンプを形成するために必要な時間を短縮することは難しかった。
また、形成したバンプに異常があった場合、バンプをパッドから剥離させることが難しいため、半導体装置が不良品となっていた。
【０００７】
また、上述したように、フォトレジスト膜を光で露光することによりレジストパターンを形成する場合、レジストパターンの開口部は、逆テーパー形状になりやすい。この開口部が逆テーパ−形状になると、バンプも逆テーパー形状になる。この場合、ＣＯＧ（Chip On Glass）及びＣＯＦ（Chip On Film）等の機能基板にバンプを接合させると、機能基板とバンプとの接合面が、バンプとパッドとの接合面より大きくなるため、うまく接合できないことがあった。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、バンプを形成するために必要な時間を短縮することにより、生産性を上げることができる半導体装置の製造方法、半導体装置、バンプ製造方法、及びバンプ転写用基板を提供することにある。また、本発明は、不良率を下げることができる半導体装置の製造方法、半導体装置、バンプ製造方法、及びバンプ転写用基板を提供することにある。また、本発明は、ＣＯＧ及びＣＯＦ等の機能基板とバンプとを接合させやすい半導体装置の製造方法、半導体装置、バンプ製造方法、及びバンプ転写用基板を提供することにもある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板の上方かつ同一層に形成された複数のパッドと、該複数のパッドそれぞれに対応する位置関係を有するようにバンプ転写用基板上に形成された複数のバンプとを対向させる工程と、
前記バンプ転写用基板と前記半導体基板を互いに近づけ、前記複数のバンプを前記複数のパッドに押圧させる工程と、
前記バンプ転写用基板と前記半導体基板を互いに離すことにより、前記複数のバンプを前記複数のパッド上に転写する工程と、
を具備する。
【００１０】
本発明に係る他の半導体装置の製造方法は、半導体基板の上方かつ同一層に形成された複数のパッドそれぞれ上に、導電性のバリア膜を形成する工程と、
前記複数のパッドそれぞれに対応する位置関係を有するようにバンプ転写用基板上に形成された複数のバンプと、前記複数のパッドとを対向させる工程と、
前記バンプ転写用基板と前記半導体基板を互いに近づけ、前記複数のバンプを前記複数のバリア膜に押圧させる工程と、
前記バンプ転写用基板と前記半導体基板を互いに離すことにより、前記複数のバンプを前記複数のバリア膜上に転写する工程と、
を具備する。
【００１１】
これらの半導体装置の製造方法によれば、半導体基板にパッドを形成する工程と並行又は先行して、バンプ転写用基板上にバンプを形成することができる。このため、パッド上にバンプを形成するために必要な時間を短くして、半導体装置の生産性を上げることができる。
【００１２】
前記複数のバンプそれぞれは、前記バンプ転写用基板上において逆テーパー形状であり、前記複数のパッドそれぞれの上又は前記バリア膜それぞれの上に転写された後、該パッド又はバリア膜上において順テーパー形状となるようにしてもよい。この場合、バンプを、ＣＯＧ及びＣＯＦ等の機能基板に接合するとき、機能基板とバンプとの接合面が、バンプとパッド又はバリア膜との接合面より小さくなる。従って、バンプを安定して機能基板に接合させることができる。
【００１３】
前記バンプ転写用基板の、前記複数のバンプと該バンプ転写用基板の間に位置するバッファ膜を設けてもよい。そして、バッファ膜は、前記バンプとの密着性が、前記バンプと前記パッドの間の密着性、又は前記バンプと前記バリア膜の間の密着性より低いのが好ましい。この場合、バンプとバンプ転写用基板が剥離しやすくなるため、バンプを、バンプ転写用基板からパッド上に転写しやすくなる。なお、バンプは金バンプであり、パッドはＡｌ合金からなる場合、バッファ膜は、例えば酸化インジウム膜である。
【００１４】
本発明に係る他の半導体装置の製造方法は、半導体基板の上方に形成された複数のパッドに対応する位置関係を有するように、複数のバンプをバンプ転写用基板上に形成する工程と、
前記複数のバンプを検査し、異常があった前記バンプを有する前記バンプ転写用基板を不合格とする工程と、
前記検査に合格した前記バンプ転写用基板と前記半導体基板を互いに近づけ、前記複数のバンプを前記複数のパッドに押圧させる工程と、
前記バンプ転写用基板と前記半導体基板を互いに離すことにより、前記複数のバンプを前記複数のパッド上に転写する工程と、
を具備する。
【００１５】
この半導体装置の製造方法によれば、バンプが基準を満たさない場合、このバンプがパッド上に転写される前に、このバンプを有するバンプ転写用基板を工程から外すことができる。従って、半導体装置の不良率を下げることができる。
【００１６】
前記複数のバンプを前記複数のパッド又はバリア膜に押圧させる工程において、前記複数のパッド又はバリア膜、ならびに前記複数のバンプの少なくとも一方を加熱するのが好ましい。この場合、バンプとパッド、またはバンプとバリア膜とが合金化しやすくなるため、バンプ転写用基板からパッド上に転写しやすくなる。
【００１７】
本発明に係る半導体装置は、半導体基板の上方に設けられたパッドと、
前記パッド上に設けられ、順テーパー形状を有するバンプと
を具備する。
この半導体装置によれば、バンプを、ＣＯＧ及びはＣＯＦ等の機能基板に押圧して接合する工程を、安定して行うことができる。
【００１８】
本発明に係る他の半導体装置は、半導体基板の上方に設けられ、互いに同一層に位置する複数のパッドと、
前記複数のパッドそれぞれの上に設けられた複数のバンプと、
を具備し、前記複数のバンプは、予めバンプ転写用基板上に形成された後、前記複数のパッドそれぞれの上に転写されている。
【００１９】
本発明に係るバンプ製造方法は、バンプ形成用基板上に導電膜を形成する工程と、
前記導電膜上に、絶縁性のマスク用膜を形成する工程と、
前記マスク用膜に、半導体基板の上方に形成された複数のパッドと同一の位置関係を有する複数の開口部を形成する工程と、
前記導電膜を電極とした電解メッキを行うことにより、前記複数の開口部それぞれの中にバンプを形成する工程と、
を具備する。
【００２０】
本発明に係る他のバンプ製造方法は、少なくとも表層が導電性を有するバンプ形成用基板上に、絶縁性のマスク用膜を形成する工程と、
前記マスク用膜に、半導体基板の上方に形成された複数のパッドと同一の位置関係を有する複数の開口部を形成する工程と、
前記表層を電極とした電解メッキを行うことにより、前記バンプ形成用基板上に、前記複数の開口部それぞれの中にバンプを形成する工程と、
を具備する。
【００２１】
本発明に係る他のバンプ製造方法は、バンプ形成用基板上に、マスク用膜を形成する工程と、
前記マスク用膜に、半導体基板の上方に形成された複数のパッドと同一の位置関係を有する複数の開口部を形成する工程と、
前記マスク用膜をマスクとしたメッキを行うことにより、前記複数の開口部それぞれの中にバンプを形成する工程と、
を具備する。
【００２２】
上記したバンプ製造方法において、マスク用膜がフォトレジスト膜である場合、マスク用膜に複数の開口部を形成する工程は、フォトレジスト膜を光で露光し、その後現像する工程であってもよい。
【００２３】
また、マスク用膜を形成する工程において、開口部の側面を逆テーパーにするのが好ましい。このようにすると、逆テーパ−形状のバンプが形成される。このバンプは、半導体装置のパッド上に転写されると、順テーパ−形状になる。このため、半導体装置上のバンプを機能基板に押圧して接合する工程を、安定して行うことができる
【００２４】
また、マスク用膜がフォトレジスト膜である場合、前記マスク用膜に前記複数の開口部を形成する工程は、前記フォトレジスト膜を電子線で露光し、その後現像する工程であってもよい。
【００２５】
本発明に係るバンプ転写用基板は、基板と、
前記基板上に形成された複数のバンプと
を具備し、
前記複数のバンプは、該複数のバンプそれぞれが転写されるべき複数のパッドに対応する位置に予め配置されている。
【発明を実施するための形態】
【００２６】
以下、図面を参照して本発明の実施形態について説明する。図１、図２及び図３の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、複数の金バンプを予めガラス基板上に形成しておき、このガラス基板を、半導体装置が形成されたシリコン基板に押圧することにより、ガラス基板上の複数の金バンプを、半導体装置が有する複数のパッド上に一括して転写するものである。
【００２７】
まず、図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成する。素子分離膜２は、本図に示すようにＬＯＣＯＳ法により形成されてもよいが、ＳＴＩ（Shallow Trench Isolation）法によりシリコン基板１に埋め込まれてもよい。次いで、シリコン基板１を熱酸化する。これにより、素子分離膜２の相互間に位置するシリコン基板１の表面には、ゲート酸化膜３が形成される。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３上にはゲート電極４が形成される。
【００２８】
次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、素子分離膜２の相互間に位置するシリコン基板１には、低濃度不純物領域６ａ，６ｂが形成される。次いで、ゲート電極４上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁にはサイドウォール５が形成される。次いで、ゲート電極４、サイドウォール５及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、素子分離膜２の相互間に位置するシリコン基板１には、ソース及びドレインとなる不純物領域７ａ，７ｂが形成される。
このようにして、シリコン基板１にはトランジスタが形成される。なお、図１（Ａ）ではトランジスタを一つのみ図示しているが、実際には複数のトランジスタが形成される。
【００２９】
次いで、トランジスタ上を含む全面上に、酸化シリコンを主成分とする第１の層間絶縁膜８を、ＣＶＤ法により形成する。次いで、第１の層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第１の層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第１の層間絶縁膜８をエッチングする。これにより、第１の層間絶縁膜８には、ゲート電極４上に位置するコンタクトホール８ａ、及び不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホール（図示せず）が形成される。なお、図１（Ａ）ではコンタクトホール８ａを一つのみ図示しているが、実際には、複数のトランジスタが有するゲート電極４それぞれ上に、コンタクトホール８ａが形成される。このとき、不純物領域７ａ，７ｂそれぞれの上にも、コンタクトホール（図示せず）が形成される。その後、レジストパターンを除去する。
【００３０】
次いで、コンタクトホールそれぞれの中及び第１の層間絶縁膜８上に、バリア膜となるＴｉＮ膜（図示せず）をスパッタリング法により形成した後、タングステン（Ｗ）膜をＣＶＤ法により形成する。次いで、第１の層間絶縁膜８上に位置するタングステン膜及びＴｉＮ膜を、ＣＭＰ研磨又はエッチバックにより除去する。これにより、コンタクトホール８ａ内にはＷプラグ９が埋め込まれる。また、不純物領域７ａ，７ｂそれぞれ上のコンタクトホールにもＷプラグ（図示せず）が埋め込まれる。なお、図１（Ａ）ではＷプラグ９を一つのみ図示しているが、実際には複数のトランジスタが有するゲート電極４それぞれ上に、Ｗプラグ９が形成される。
【００３１】
次いで、第１の層間絶縁膜８上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、第１の層間絶縁膜８上には、Ｗプラグ９に接続するＡｌ合金配線１０が形成される。このとき、第１の層間絶縁膜８上には、図示していないＡｌ合金配線も形成されるが、これらＡｌ合金配線は、Ｗプラグを介して不純物領域７ａ，７ｂに接続している。なお、図１（Ａ）ではＡｌ合金配線１０を一つのみ図示しているが、実際には複数のＷプラグ９それぞれ毎にＡｌ合金配線１０が形成される。その後、レジストパターンを除去する。
【００３２】
次いで、第１の層間絶縁膜８上及びＡｌ合金配線上に、酸化シリコンを主成分とする第２の層間絶縁膜１１を、ＣＶＤ法により形成する。次いで、第２の層間絶縁膜１１上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２の層間絶縁膜１１上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第２の層間絶縁膜１１をエッチングする。これにより、第２の層間絶縁膜１１には、Ａｌ合金配線１０上に位置するビアホール１１ａが形成される。このとき、図示しないＡｌ合金配線上にもビアホール（図示せず）が形成される。なお、図１（Ａ）ではビアホール１１ａを一つのみ図示しているが、実際には複数のＡｌ合金配線１０それぞれ上に、ビアホール１１ａが形成される。その後、レジストパターンを除去する。
【００３３】
次いで、ビアホールそれぞれの中及び第２の層間絶縁膜１１上に、バリア膜となるＴｉＮ膜（図示せず）をスパッタリング法により形成した後、タングステン（Ｗ）膜をＣＶＤ法により形成する。次いで、第２の層間絶縁膜１１上に位置するタングステン膜及びＴｉＮ膜を、ＣＭＰ研磨又はエッチバックにより除去する。これにより、ビアホール１１ａ内にはＷプラグ１２が埋め込まれる。また、図示していないビアホールにもＷプラグ（図示せず）が埋め込まれる。なお、図１（Ａ）ではＷプラグ１２を一つのみ図示しているが、実際には、複数のビアホール１１ａそれぞれにＷプラグ１２が埋め込まれる。
【００３４】
次いで、第２の層間絶縁膜１１上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、第２の層間絶縁膜１１上には、複数のＷプラグ１２それぞれに接続するＡｌ合金配線１３、及びＡｌ合金配線１３それぞれの端部に位置するＡｌ合金パッド１３ａが形成される。このとき、図示していないＷプラグに接続するＡｌ合金配線（図示せず）及びＡｌ合金パッド（図示せず）も、同時に形成される。その後、レジストパターンを除去する。
【００３５】
次いで、複数のＡｌ合金配線１３及びＡｌ合金パッド１３ａを含む全面上に、窒化シリコン膜からなるパッシベーション膜１４を形成する。次いで、パッシベーション膜１４上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を、レチクル（図示せず）を用いて露光し、その後現像する。これにより、パッシベーション膜１４上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてパッシベーション膜１４をエッチングする。これにより、パッシベーション膜１４には、複数のＡｌ合金パッド１３ａそれぞれ上に位置する開口部１４ａが形成される。その後、レジストパターンを除去する。
【００３６】
次いで、図１（Ｂ）に示すように、開口部１４ａ内で露出しているＡｌ合金パッド１３ａ上、及びパッシベーション膜１４上それぞれを含む全面上に、バリア膜１５を形成する。バリア膜１５は、Ｐｔ膜とＴｉ膜をこの順に積層した積層膜、又はＴｉＷ膜である。次いで、バリア膜１５上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、バリア膜１５上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてバリア膜１５をエッチングする。これにより、バリア膜１５は、開口部１４ａ内及びその周囲を除いて除去される。
このようにして、シリコン基板１には半導体装置が形成される。
【００３７】
上述した半導体装置の製造と並行又は先行して、ガラス基板（バンプ転写用基板、バンプ形成用基板）上には、以下の工程に従って、複数の金バンプが形成される。
まず、図２（Ａ）に示すように、ガラス基板３０上に導電膜３１を、例えばスパッタリング法により形成する。導電膜３１は、Ａｌと比べて金と密着しにくい材料、又は金と合金化しにくい材料、例えば酸化インジウム膜、Ｗ、Ａｇであるのが好ましい。
【００３８】
次いで、導電膜３１上にレジスト膜を塗布する。レジスト膜の厚さは、例えば２０μｍ以上３０μｍ以下である。次いで、このレジスト膜を、例えば電子ビームを用いて露光し、その後現像する。これにより、導電膜３１上にはレジストパターン５０が形成される。レジストパターン５０は、複数の開口部５０ａを有するが、開口部５０ａの配置パターンは、パッシベーション膜１４（図１に示す）が有する開口部１４ａ（図１に示す）の配置パターン、すなわちＡｌ合金パッド１３ａ（図１に示す）の配置パターンと同じである。なお、開口部５０ａの大きさは、開口部１４ａの大きさよりやや大きい。また、開口部５０ａの側壁は導電膜３１に対して略垂直である。
【００３９】
次いで、図２（Ｂ）に示すように、導電膜３１を電極として金を電解メッキする。これにより、開口部５０ａ内で露出している導電膜３１上には金が析出、成長し、金バンプ２０が形成される。金バンプの高さは、例えば２０μｍ以上３０μｍ以下である。なお、開口部５０ａの側壁が略垂直であるため、金バンプ２０の側壁も、金バンプ２０の底面に対して略垂直になる。
【００４０】
次いで、図２（Ｃ）に示すように、レジストパターン５０を除去する。このようにして、ガラス基板３０上には複数の金バンプ２０が形成されるが、金バンプ２０の配置パターンは、パッシベーション膜１４が有する開口部１４ａの配置パターン、すなわちＡｌ合金パッド１３ａの配置パターンと同じである。また、金バンプ２０の水平方向の断面積は、開口部１４ａの水平方向の断面積よりやや大きい。
【００４１】
次いで、金バンプ２０の外形検査を行う。この外形検査は、例えば複数の金バンプ２０をサンプルとしてピックアップして行う。いずれかの金バンプ２０の外形が基準を満たさない場合、このガラス基板３０は不合格であると判断し、製造ラインから除去する。そして、ガラス基板３０上から金バンプ２０を除去し、再度、導電膜３１上にレジストパターン５０を形成し、金バンプ２０を作り直す。
サンプリングした金バンプ２０すべての形状が基準を満たす場合、このガラス基板３０は合格であると判断する。
【００４２】
図１の各図に示した工程に従って、シリコン基板１上に半導体装置が形成され、また、図２の各図に示した工程に従って、ガラス基板３０上に複数の金バンプ２０が形成されると、図３の各図に示した処理を行う。
【００４３】
まず、図３（Ａ）に示すように、シリコン基板１を加熱ステージ６０上に載置する。また、検査に合格したガラス基板３０を、加熱機構付きのステージ６２上に固定する。加熱ステージ６０及びステージ６２の少なくとも一方は水平面内及び垂直方向それぞれに移動可能であるが、まず、いずれかのステージを水平面内で移動させることにより、ガラス基板３０上の複数の金バンプ２０それぞれを、シリコン基板１の上方に位置する複数のＡｌ合金パッド１３ａに対向させる。
【００４４】
次いで、図３（Ｂ）に示すように、シリコン基板１及びその上方のＡｌ合金パッド１３ａ、ならびにガラス基板３０及びその上の金バンプ２０それぞれを加熱させつつ、ステージ６２をシリコン基板１に向けて移動させる。シリコン基板１及びガラス基板３０それぞれの加熱温度は、２００℃以上４５０℃以下であるのが好ましい、これにより、複数の金バンプ２０それぞれは、開口部１４ａ内に埋め込まれ、Ａｌ合金パッド１３ａ上に位置するバリア膜１５に押圧される。なお、金バンプ２０の水平方向の断面積は、開口部１４ａの水平方向の断面積よりやや大きいため、金バンプ２０は、開口部１４ａ内に密に埋め込まれる。
【００４５】
そして、シリコン基板１が加熱されているため、金バンプ２０のうちバリア膜１５に押圧されている部分は、バリア膜１５と合金化する。なお、この合金化の量は、金バンプ２０が安定してバリア膜１５上に固定されるために必要最低限の量にするのが好ましい。また、ガラス基板３０も加熱されているため、金バンプ２０と導電膜３１とは剥離しやすくなる。
【００４６】
次いで、図３（Ｃ）に示すように、ステージ６２をシリコン基板１から離れる方向に移動させる。これにより、複数の金バンプ２０は導電膜３１から剥離し、ガラス基板３０上からＡｌ合金パッド１３ａそれぞれ上に転写される。このとき、金バンプ２０の上面は、高い平坦度を有する。なお、転写後のガラス基板３０及び導電膜３１には、図２で説明した工程が再び行われ、金バンプ２０が形成される。
【００４７】
以上、第１の実施形態によれば、シリコン基板１上に半導体装置を形成するのと並行又は先行して、ガラス基板３０上に複数の金バンプ２０を、半導体装置のＡｌ合金パッド１３ａと同じ位置関係に形成している。そして、ガラス基板３０上の複数の金バンプ２０を、半導体装置のＡｌ合金パッド１３ａに向けて押圧し、その後、半導体装置からガラス基板３０を離すことにより、金バンプ２０をＡｌ合金パッド１３ａ上に転写している。このようにして、Ａｌ合金パッド１３ａ上に金バンプ２０を形成する工程において、金バンプ２０を析出・成長させる工程を分離している。また、複数の金バンプを一括して転写するため、転写に必要な時間も短い。また、バンプ形成時にシリコン基板１をクリーンルームの外に移動させる必要がない。
従って、Ａｌ合金パッド１３ａ上に金バンプ２０を形成するために必要な時間を短くして、半導体装置の生産性を上げることができる。
【００４８】
また、ガラス基板３０上に形成された金バンプ２０が基準を満たさない場合、この金バンプ２０がＡｌ合金パッド１３ａ上に転写される前に、この金バンプ２０を有するガラス基板３０を工程から外すことができる。従って、半導体装置の不良率を下げることができる。また、ガラス基板３０及び導電膜３１を再利用することができ、また、製造される半導体装置の機種によらず、ガラス基板３０及び導電膜３１を共通化することができる。従って、金バンプ２０の製造コストを抑えることができる。
【００４９】
なお、本実施形態においてはＡｌ合金パッド１３ａ上にバリア膜１５を形成し、その上に金バンプ２０を転写したが、半導体装置の動作温度が低い場合、Ａｌ合金パッド１３ａ上にバリア膜１５を形成しないでもよい。この場合、金バンプ２０は、転写時に直接Ａｌ合金パッド１３ａに接合する。このため、シリコン基板１及びガラス基板３０の加熱温度を、上記した範囲（例えば２００℃以上４５０℃以下）から下げても、金バンプ２０とＡｌ合金パッド１３ａとの接合面が合金化する。
【００５０】
図４、図５及び図６の各図は、本発明の第２の実施形態に係る半導体措置の製造方法を説明するための断面図である。本実施形態は、ガラス基板３０上にレジストパターン５０の開口部５０ａを形成する方法が第１の実施形態と異なり、その結果、金バンプ２０の形状が第１の実施形態と異なっている。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５１】
まず、図４（Ａ）に示すように、ガラス基板３０上に導電膜３１を形成し、さらにその上にフォトレジスト膜を塗布する。次いで、このフォトレジスト膜を光で露光し、その後現像する。これにより、導電膜３１上には、複数の開口部５０ａを有するレジストパターン５０が形成される。このとき、露光及び現像の条件を調整し、またはフォトレジスト膜の種類を選択することにより、開口部５０ａは、逆テーパー形状になる。また、開口部５０ａの配置パターンは、パッシベーション膜１４が有する開口部１４ａの配置パターン、すなわちＡｌ合金パッド１３ａの配置パターンと同じである。
【００５２】
レジストパターン５０を形成するときの露光には、パッシベーション膜１４を露光するときに用いたレチクルを用いることができる。このようにすると、レチクルの数を少なくすることができる。なお、開口部５０ａの上面の大きさは、開口部１４ａよりやや大きいが、これは、例えば露光するときの条件を調節することにより実現可能である。
【００５３】
また、レジストパターン５０を形成するときの露光に、この工程専用のレチクルを用いてもよい。この場合、一枚のレチクルを用いて一括してフォトレジスト膜全面を露光してもよいし、露光エリアをずらしながら、同一のレチクルを用いて複数回露光することにより、フォトレジスト膜の全面を露光してもよい。
【００５４】
次いで、図４（Ｂ）に示すように、導電膜３１を電極として金を電解メッキする。これにより、開口部５０ａ内には金バンプ２０が形成される。なお、開口部５０ａが逆テーパー形状であるため、金バンプ２０も逆テーパー形状になる。
【００５５】
次いで、図４（Ｃ）に示すように、レジストパターン５０を除去する。このようにして、ガラス基板３０上には複数の金バンプ２０が形成されるが、金バンプ２０の配置パターンは、第１の実施形態と同様に、パッシベーション膜１４が有する開口部１４ａの配置パターン、すなわちＡｌ合金パッド１３ａの配置パターンと同じである。また、金バンプ２０の上面の面積は、開口部１４ａの水平方向の断面積よりやや大きい。
次いで、第１の実施形態と同様に、金バンプ２０の検査を行う。
【００５６】
また、図４に示した工程と並行して、第１の実施形態における図１の各図に示した工程が行われることにより、シリコン基板１上には半導体装置が形成される。そして、図５の各図に示した処理を行う。
【００５７】
まず、図５（Ａ）に示すように、シリコン基板１を加熱ステージ６０上に載置し、また、ガラス基板３０をステージ６２上に固定する。次いで、ガラス基板３０上に形成された複数の金バンプ２０それぞれを、シリコン基板１の上方に形成された複数のＡｌ合金パッド１３ａに対向させる。
【００５８】
次いで、図示しないが、シリコン基板１及びガラス基板３０それぞれを加熱させつつ、ステージ６２をシリコン基板１に向けて移動させる。これにより、複数の金バンプ２０それぞれは、Ａｌ合金パッド１３ａ上に位置するバリア膜１５に押圧され、バリア膜１５と合金化する。また、ガラス基板３０も加熱されているため、金バンプ２０と導電膜３１とは剥離しやすくなる。
【００５９】
次いで、図５（Ｂ）に示すように、ステージ６２をシリコン基板１から離れる方向に移動させる。これにより、ガラス基板３０上の複数の金バンプ２０は、Ａｌ合金パッド１３ａそれぞれ上に転写される。そして、複数の金バンプ２０は、順テーパー形状になる。
【００６０】
次いで、図６に示すように、金バンプ２０の上面を、ＣＯＧ及びＣＯＦ等の機能基板４０上の配線４１に接合させる。このとき、配線４１と金バンプ２０の接合面は、金バンプ２０とバリア膜１５との接合面より小さくなる。従って、金バンプ２０を安定して機能基板４０に接合させることができる。
【００６１】
以上、第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。また、ガラス基板３０上に金バンプ２０を形成するときに、金バンプ２０を簡単に逆テーパー形状にすることができるため、Ａｌ合金パッド１３ａ上に転写された後の金バンプ２０を、順テーパー形状にすることができる。従って、金バンプ２０を安定して機能基板４０に接合させることができる。
【００６２】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、金バンプ２０をガラス基板３２０上からＡｌ合金パッド１３ａ上に転写するときに、金バンプ２０とバリア膜１５（又はＡｌ合金パッド１３ａ）の接合面に超音波を付加的に加えてもよい。この場合、金バンプ２０とＡｌ合金パッド１３ａは合金化しやすくなり、加熱温度を下げることができる。
【００６３】
また、金バンプを形成するための基板として、導電性の材料からなる基板を用いてもよい。この場合、基板の材料は、金と合金化しにくい材料であるのが好ましい。また、バンプの材料は金以外（例えばハンダ）であってもよい。また、上記実施形態では、金バンプを電解メッキにより形成したが、無電解メッキで金バンプを形成してもよい。
【図面の簡単な説明】
【００６４】
【図１】（Ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図２】（Ａ）は、転写用の金バンプを形成する方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図３】（Ａ）は図１に示した半導体装置に、図２に示した金バンプを転写する方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図４】（Ａ）は、第２の実施形態に係る転写用の金バンプを形成する方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図５】（Ａ）は図１に示した半導体装置に、図４に示した金バンプを転写する方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図６】図５（Ｂ）の次の工程を説明するための断面図。
【図７】（Ａ）は従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【符号の説明】
【００６５】
１…シリコン基板、２…素子分離膜、３…ゲート酸化膜、４…ゲート電極、５…サイドウォール、６ａ，６ｂ…低濃度不純物領域、７ａ，７ｂ…不純物領域、８…第１の層間絶縁膜、８ａ…コンタクトホール、９，１２…Ｗプラグ、１０，１３，１０２…Ａｌ合金配線、１１…第２の層間絶縁膜、１１ａ…ビアホール、１３ａ，１０２ａ…Ａｌ合金パッド、１４，１０３…パッシベーション膜、１４ａ，５０ａ，１０３ａ，１０６ａ…開口部、１５…バリア膜、２０，１０７…金バンプ、３０…ガラス基板、３１…導電膜、４０…機能基板、５０，１０６…レジストパターン、６０…加熱ステージ、６２…ステージ、１０１…絶縁膜、１０２…Ａｌ合金配線、１０４…ＴｉＷ膜、１０５…Ａｕ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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