【手続補正書】
【提出日】平成19年5月24日(2007.5.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フロープロセスのデジタルモデルを採用した方法であって、
プロセッサーが、少なくとも二つの階層型ノードのデジタル表示を作成することであって、各階層型ノードが各階層型ノードの複数の次元を定義する各次元数に関連しており、各階層型ノードの各次元が互いに対し定義された順序を有し、各次元がそれぞれの複数のメンバーを定義する関連サイズを有する、ことと、
前記プロセッサーが、前記階層型ノードの少なくともいくつかの間の接続を定義する複数の階層型エッジのデジタル表示を作成することであって、前記階層型エッジの少なくとも第１のエッジが、前記少なくとも二つの前記階層ノードの第１および第２のノードとの間の接続を定義する、ことと、
前記階層型エッジの各共有エッジによって接続された階層型ノードの複数のペアのそれぞれに対して、前記プロセッサーが、複数のマッチルールの少なくとも一つと前記階層型ノードのペアとを関連付けることであって、各マッチルールは各ペアの階層型ノード間の少なくとも一つのマトリックス変換を定義し、各ペアの前記階層型ノードのメンバーに前記マトリックス変換を適用することで、生じる一組の原始ノードと原始エッジを定義し、前記複数のマッチルールの第１ルールは、前記第１および第２の階層型ノード間の第１マトリックス変換を定義する、ことと
を包含する、方法。
【請求項２】
請求項１に記載の方法であって、さらに、
前記プロセッサーが、入力機器から第１組のユーザー入力を受領することであって、前記第１組のユーザー入力は、前記少なくとも二つの階層型ノードの第１の階層型ノードを表わす第１のアイコンの選択を識別し、前記第１の階層型ノードに対する次元の総数を示す次元数と各次元のそれぞれのサイズを識別する、ことと、
前記プロセッサーが、前記入力機器から第２組のユーザー入力を受領することであって、前記第２組のユーザー入力は、前記少なくとも二つの階層型ノードの第２の階層型ノードを表わす第１のアイコンの選択を識別し、前記第２の階層型ノードに対する次元の総数を示す次元数と各次元のそれぞれのサイズを識別する、ことと
を包含する、方法。
【請求項３】
請求項２に記載の方法であって、さらに、
前記プロセッサーが、前記入力機器から第３組のユーザー入力を受領することを包含し、前記第３組のユーザー入力は、前記第１の階層型ノードから前記第２の階層型ノードまで延びるエッジを表わす第１のアイコンを識別する、方法。
【請求項４】
請求項１に記載の方法であって、さらに、
前記プロセッサーが、入力機器から第１組のユーザー入力を受領することを包含し、前記第１組のユーザー入力は、前記少なくとも二つの階層型ノードの前記第１の階層型ノードを表わす第１のアイコンの選択と、前記第１の階層型ノードの人間読み取り可能な名称とを識別し、前記第１の階層型ノード対する次元の総数を示す次元数と、各次元のそれぞれのサイズと、各次元の人間読み取り可能な名称を識別する、方法。
【請求項５】
請求項１に記載の方法であって、さらに、
前記プロセッサーが、入力機器から第１組のユーザー入力を受領することを包含し、前記第１組のユーザー入力は、前記少なくとも二つの階層型ノードの前記第１の階層型ノードを表わす第１のアイコンの選択と、前記第１の階層型ノードの人間読み取り可能な名称を識別し、前記第１の階層型ノードに対する次元の総数を示す次元数と、互いに対する次元の順序と、各次元のそれぞれのサイズを識別する、方法。
【請求項６】
請求項１に記載の方法であって、さらに、
各階層型ノードに対して、前記プロセッサーが、前記複数の次元と各階層型ノードの次元のそれぞれのサイズとに基づいて、各次元を充填するための複数の原始ノードのデジタル表示を自動的に作成することを包含する、方法。
【請求項７】
請求項６に記載の方法であって、さらに、
前記階層型エッジの各共有エッジによって接続された階層型ノードの各ペアに対して、前記プロセッサーが、前記階層型ノードの各ペアに関連した前記マッチルールによって定義された前記マトリックス変換に基づいて原始ノード間の原始エッジのデジタル表示を自動的に作成することを包含する、方法。
【請求項８】
請求項７に記載の方法であって、さらに、
前記プロセッサーが、前記階層型ノードの少なくとも一つ、または前記階層型エッジの少なくとも一つに対する変化を検知することと、
前記検知された変化に応答して、各階層型ノードに対して、前記プロセッサーが、前記複数の次元と各階層型ノードのそれぞれの次元のそれぞれのサイズとに基づいて各次元を充填するための複数の原始ノードのデジタル表示を自動的に再作成することと
を包含する、方法。
【請求項９】
請求項７に記載の方法であって、さらに、
前記プロセッサーが、前記階層型ノードの少なくとも一つ、または前記階層型エッジの少なくとも一つに対する変化を検知することと、
前記検知された変化に応答して、各階層型ノードに対して、前記プロセッサーが、前記複数の次元と各階層型ノードのそれぞれの次元のそれぞれのサイズとに基づいて各次元を充填するための複数の原始ノードのデジタル表示を自動的に再作成し、前記階層型ノードの各ペアに関連した前記マッチルールによって定義された前記マトリックス変換に基づいて原始ノード間の原始エッジのデジタル表示を自動的に作成することと
を包含する、方法。
【請求項１０】
請求項９に記載の方法であって、さらに、
前記プロセッサーが、ユーザーが前記原始ノードの少なくとも一つまたは前記原始エッジの少なくとも一つへの前記マッチルールの少なくとも一つの適用の抑制を指示したことを決定することと、
前記プロセッサーが、ユーザー指示による、前記原始ノードの少なくとも一つまたは前記原始エッジの少なくとも一つへの前記少なくとも一つのマッチルールの適用の抑制に基づいて、前記原始ノードの少なくとも一つまたは前記原始エッジの少なくとも一つの再作成を選択的に抑制することと
を包含する、方法。
【請求項１１】
請求項１に記載の方法であって、さらに、
ディスプレイが、前記原始ノードと原始エッジとの可視表示を生成することを包含する、方法。
【請求項１２】
請求項１１に記載の方法であって、さらに、
前記プロセッサーが、複数のトランスデューサーを駆動するために、前記原始ノードの少なくともいくつかと原始エッジの少なくともいくつかとに対応する複数のトランスデューサー駆動信号を生成することを包含する、方法。
【請求項１３】
マテリアルまたはデータにオペレーションを行う高度パラレル処理をモデリングするシステムであって、パラレルパスが結合および／または分割などの再編成を受け、
前記システムは、
少なくとも二つの階層型ノードのデジタル表示を作成する手段であって、各階層型ノードがそれ自身と各階層型ノードの複数の次元を定義する各次元数とを関連付け、各階層型ノードの各次元が互いに対して定義された順序を有し、各次元がそれぞれの次元の複数のメンバーを定義する関連サイズを有する、手段と、
前記階層型ノードの少なくともいくつかの間の接続を定義する複数の階層型エッジのデジタル表示を作成する手段であって、前記階層型エッジの少なくとも第１のエッジが、前記少なくとも二つの階層ノードの第１および第２のノードとの間の接続を定義する、手段と、
前記階層型エッジの各共有エッジによって接続された階層型ノードの複数のペアのそれぞれに対して、複数のマッチルールの少なくとも一つと前記階層型ノードのペアとを関連付ける手段であって、各マッチルールは各ペアの階層型ノード間の少なくとも一つのマトリックス変換を定義し、各ペアの階層型ノードのメンバーに前記マトリックス変換を適用することで、生じる一組の原始ノードと原始エッジを定義し、前記複数のマッチルールの第１ルールは前記第１および第２の階層型ノード間の第１マトリックス変換を定義する、手段と
を備える、システム。
【請求項１４】
請求項１３に記載のシステムであって、さらに、
プロセッサーと、
前記プロセッサーによって実行可能な指示を格納するコンピューター読み取り可能メモリと
を備え、
前記少なくとも二つの階層型ノードのデジタル表示を作成する前記手段は、前記コンピューター読み取り可能メモリに格納された第１組の指示を備え、前記階層型ノードの少なくともいくつかの間の接続を定義する複数の階層型エッジのデジタル表示を作成する前記手段は、前記コンピューター読み取り可能メモリに格納された第２組の指示を備え、前記階層型エッジの各共有エッジによって接続された階層型ノードの複数のペアのそれぞれに対して、複数のマッチルールの少なくとも一つと前記階層型ノードのペアとを関連付ける手段は、前記コンピューター読み取り可能メモリに格納された第３組のコンピューター読み取り可能な指示を備える、システム。
【請求項１５】
請求項１３に記載のシステムであって、さらに、
前記プロセッサーに連結されたディプレイであって、前記階層型ノード、前記階層型エッジ、前記原始ノードおよび原始エッジを表示するように動作可能なディスプレイを備える、システム。
【請求項１６】
請求項１３に記載のシステムであって、さらに、
一つ以上のロボット機器に制御信号を与える出力ポートを備える、システム。
【請求項１７】
階層型ノードと、前記階層型ノード間の指示された接続を定義する階層型エッジの形態による高度な構図を採用することにより、原始ノードと、前記原始ノード間の基本接続の形態によるプロセスフローの下位レベルにおける詳細を表す方法であって、
該方法は、
複数の階層型ノードのそれぞれに対して、プロセッサーが、各階層型ノードの少なくとも一つのデカルト次元を少なくとも部分的に充填するための複数の原始ノードを自動的に作成すること、
該プロセッサーが、前記階層型ノードの接続ペアに関連するマッチルールに基づいて、前記自動的に作成された原始ノード間の複数の基本エッジ接続を自動的に作成することであって、前記マッチルールは前記階層型ノードの接続ペアの階層型ノード間の少なくとも一つのマトリックス変換を定義する、ことと
を包含する、方法。
【請求項１８】
請求項１７に記載の方法であって、さらに、
前記プロセッサーが、プロパティと前記原始ノードの少なくともいくつかとを関連付けることであって、前記原始ノードに関連付けられたプロパティは、前記階層型ノードの各次元に割り当てられたプロパティに対応し、前記階層型ノードの各次元から、前記原始ノードが各マッチルールを介して定義される、ことを包含する、方法。
【請求項１９】
請求項１７に記載の方法であって、
第１の階層型ノードは第１のマテリアルに相当し、第２の階層型ノードは第２のマテリアルに相当し、第３の階層型ノードは前記第１および第２のマテリアルに対して行われるオペレーションに相当し、第１のエッジは前記第１の階層型ノードを前記第３の階層型ノードに接続し、第２のエッジは前記第２の階層型ノードを前記第３の階層型ノードに接続する、方法。
【請求項２０】
請求項１９に記載の方法であって、
各階層型ノードの少なくとも一つのデカルト次元を少なくとも部分的に充填するための複数の原始ノードを自動的に作成することは、前記プロセッサーが、前記第１の階層型ノードのローを表す複数の原始ノードを作成することと、前記プロセッサーが、前記第２の階層型ノードのコラムを表す複数の原始ノードを作成することと、前記プロセッサーが、前記第３の階層型ノードを表す原始ノードの複数のローとコラムを作成することとを包含し、前記第３の階層型ノードを表す前記複数のローは前記第１の階層型ノードの複数のローとマッチし、前記第３の階層型ノードを表す前記複数のコラムは前記第２の階層型ノードの複数のコラムとマッチする、方法。
【請求項２１】
請求項２０に記載の方法であって、
前記階層型ノードの接続ペアに関連するマッチルールに基づいて、前記自動的に作成された原始ノード間の複数の基本エッジ接続を自動的に作成することは、前記プロセッサーが、前記第１の階層型ノードの各ローを表す複数の原始ノードのそれぞれから前記第３の階層型ノードの各ローにおける前記原始ノードのそれぞれへのエッジ接続を作成することと、前記プロセッサーが、前記第２の階層型ノードの各コラムを表す複数の原始ノードのそれぞれから前記第３の階層型ノードの各コラムにおける前記原始ノードのそれぞれへのエッジ接続を作成することとを包含する、方法。