【手続補正書】
【提出日】平成18年12月1日(2006.12.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  集積回路（１２）に対し一連の測定を実施する装置であって、該装置が、
ホストコンピュータ（３６）と、
パターン発生器（４６）と、
複数のテスタ回路（４０、４４、５０−５６）と、
前記ホストコンピュータと前記パターン発生器と前記複数のテスタ回路を相互接続するバス手段（３２、３４、３８、４１、４７、６０）を有し、
前記一連の測定のうちのそれぞれ測定の特性が前記テスタ回路に書き込まれたパラメータ制御データによって決定されながら、及び、前記一連の測定のうちのそれぞれ測定の最中において前記テスタ回路によって実行されるべき作業が測定中に入力として前記テスタ回路に供給される一連のパターンデータによって制御されながら、前記テスタ回路が前記集積回路に対して前記一連の測定を実行し、
パターン発生器が、前記一連の測定のうちのそれぞれの測定の最中において前記バス手段を介して、前記テスタ回路に一連のパターンデータを供給し、更に、前記ホストコンピュータが前記一連の測定のうちのそれぞれの測定の最中において一連のパターンデータを前記バス手段を介して前記テスタ回路に供給すべきときには、前記バス手段を介して前記ホストコンピュータに割り込みをするようにプログラムされており、
そのパターン発生器が、前記一連の測定中において前記バス手段を介して割り込みをいつでも前記ホストコンピュータに転送する手段を有し、
そのホストコンピュータが、前記割り込みに応答して、前記バス手段を介して、パラメータ制御データを前記テスタ回路に書き込んで、測定を実行するためにそれらを構成する装置。
【請求項２】  前記バス手段が、
アドレス可能な割り込みレジスタ（６０）と、
前記パターン発生器と前記テスタ回路と前記アドレス可能なレジスタとを接続するバス（３８）と、
前記ホストコンピュータと前記バスをリンクするインタフェース手段（３４）を有し、
前記ホストコンピュータが、前記バスと前記インタフェース手段を介して、パラメータ制御データを前記テスタ回路に書き込み、
更に、前記パターン発生器が、割り込みデータを前記バスを介して前記アドレス可能な割り込みレジスタに書き込むことによって、前記インタフェース手段に命じてホストコンピュータに割り込みをさせることを特徴とする前記請求項１に記載の装置。
【請求項３】  割り込み時に、前記ホストコンピュータが前記割り込みレジスタから割り込みデータを読み出すことを特徴とする前記請求項２に記載の装置。
【請求項４】  前記パターン発生器が、また、前記バス手段を介して、パラメータ制御データを前記テスタ回路に書き込むようにプログラムされていることを特徴とする前記請求項２に記載の装置。
【請求項５】  前記テスタ回路が、複数のテスタチャネル（４０）であって、それぞれのチャネルが前記集積回路の個別のターミナルでの測定作業を実行するものを有することを特徴とする前記請求項１に記載の装置。
【請求項６】  前記一連の測定のうちの一つの測定の最中において前記テスタ回路によって実行される前記測定作業が測定信号を前記集積回路に転送することを含んでおり、更に、前記テスタ回路に書き込まれたパラメータ制御データが前記測定信号の論理レベルを制御することを特徴とする前記請求項１に記載の装置。
【請求項７】  前記一連の測定のうちの一つの測定の最中において前記テスタ回路によって実行される前記測定作業が電力信号を前記集積回路に供給することを含んでおり、更に、前記テスタ回路に書き込まれたパラメータ制御データが前記電力信号の電圧を制御することを特徴とする前記請求項１に記載の装置。
【請求項８】  被測定集積回路デバイス（ＤＵＴ）の各ターミナルにおいてデジタル論理測定とパラメトリック測定を連続して実行する装置であって、
該装置が、
デジタル論理測定中に前記ターミナルにおいて実行されるべき測定作業を特定するパターンデータシーケンスに応じてデジタル論理測定を実行するデジタル論理測定手段（４０）であって、前記測定作業のパラメータが前記デジタル論理測定手段内に含まれた第１のアドレス可能な記憶ロケーションに送り出された第１の制御データに関連して制御されるものと、
前記パラメトリック測定を実行するパラメトリック測定手段（５０）であって、パラメトリック測定手段に含まれた第２のアドレス可能な記憶ロケーションに記憶された第２の制御データによって制御される第１のパラメータを有するパラメトリック測定信号を発生し、それをＤＵＴターミナルのうちの一つに供給することによってパラメトリック測定を実行し、そして、それに応じて、前記信号の第２のパラメータを計測するものと、
前記デジタル論理測定手段と前記パラメトリック測定手段を選択的にＤＵＴターミナルに接続する切り替え手段（４２、５２）であって、該切り替え手段に含まれた第３のアドレス可能な記憶ロケーションに記憶された第３の制御データに応じて切り替えをするものと、
第１の割り込みデータを読み込んで、第１の割り込み信号に応じて前記第１の制御データを生成するホストコンピュータ（３６）であって、第２の割り込みデータを読み込んで、第２の割り込み信号に応じて前記第２と第３の制御データを生成するものと、
まず、前記第１の割り込みデータを生成し、そして、前記パターンデータシーケンスを生成し、更に、前記第２の割り込みデータを生成するパターン発生器（４６）と、
前記ホストコンピュータと前記パターン発生器と前記デジタル論理測定手段と前記パラメトリック測定手段と前記切り替え手段を相互接続するバス手段（３２、３４、３８、４５、６０）であって、前記第１の割り込み信号を発生し、前記パターン発生器が前記第１の割り込みデータを生成するときに前記第１の割り込みデータを前記ホストコンピュータに送り、前記第２の割り込み信号を発生し、前記パターン発生器が前記第２の割り込みデータを生成するときに前記第２の割り込みデータを前記ホストコンピュータに送り、前記ホストコンピュータによって生成されたときに、それぞれ前記第１と第２と第３の制御データを前記第１と第２と第３のアドレス可能な記憶ロケーションに送るものと、
前記デジタル論理測定中に、前記パターンデータシーケンスを前記パターン発生器から前記デジタル論理測定手段に発送する手段（４７）を有する装置。
【請求項９】  前記デジタル論理測定手段が、複数のテスタチャネル（４０＿１−４０＿Ｎ）を有するが、それぞれのチャンネルが、前記パターンデータシーケンスの個々の部分に応じて、前記ＤＵＴの個別のターミナルにおいて測定作業を実施することを特徴とする前記請求項８に記載の装置。
【請求項１０】  前記測定手段によって実施される前記測定作業が測定信号を前記ＤＵＴのターミナルに転送することを含んでいることと、前記測定パラメータが測定信号の電圧を含んでいることを特徴とする前記請求項８に記載の装置。
【請求項１１】  バス手段（３２、３３、３８、４５、６０）と、
該バス手段に接続されたホストコンピュータ（３６）と、
前記バス手段に接続されたパターン発生器（４６）と、
複数のデータライン（４７）と、
前記バス手段に接続されると共に前記一組のデータラインを介して前記パターン発生器にリンクされる複数のテスタ回路を有する集積回路テスタであって、
そのテスタ回路が前記一組のデータライン経由で到着した連続する測定制御データに応じて集積回路に対して測定作業を実行し、
ホストコンピュータが、前記バス手段を介してパラメータ制御データを前記テスタ回路に書き込み、そのテスタ回路に、前記データライン上に到達したパターンデータシーケンスに応じて実行されるべき測定作業の各パラメータをどのように調節するのかを命じることによって、前記バス手段を介して割り込み信号に応答し、
そのホストコンピュータが前記バス手段を介してパターン制御データをパターン発生器に書き込み、
そのパターン制御データが、パターン発生器に命じて、前記バス手段に信号を送って前記割り込み信号を前記ホストコンピュータに送り、更に、その後、前記パターンデータシーケンスを発生してそれを前記データラインを介して前記テスタ回路に転送する集積回路テスタ。
【請求項１２】  入力パターンデータシーケンスに応じて集積回路に対して測定を実行する複数のテスタ回路（４０）と、
転送された割り込みデータに応答して、その作動特性を制御するためにパラメータ制御データを前記テスタ回路に提供するホストコンピュータ（３６）と、
前記測定中において前記一連のパターンデータを前記テスタ回路に供給し、更に、前記測定中において前記割り込みデータをホストコンピュータに転送するパターン発生器（４６）を有する集積回路テスタ。
【請求項１３】  前記割り込みデータを前記ホストコンピュータに転送した後で、前記ホストコンピュータが前記パラメータ制御データを前記テスタ回路に提供するのに十分な時間を有するまでは、パターン発生器がそのパターンデータの前記テスタ回路への供給を一時的に停止し、そして、更に、自動的に前記パターンデータの前記テスタ回路への供給を再開することを特徴とする前記請求項１２に記載の集積回路テスタ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
論理測定は、動作パラメータがそれぞれの繰り返しの前に変更されながら、ＤＵＴに対して何度も繰り返し行われる。例えば、供給電圧が３乃至５ボルトでＤＵＴが作動すると想定されるような場合、ＤＵＴがその供給電圧のすべての範囲に亘って、適切に作動することを確認するために、ＤＵＴの論理は３乃至５ボルトの間のいくつかの異なる供給電圧で繰り返し測定される。すなわち、ＤＵＴが特定の範囲内の論理レベルを有する測定信号に応答するものと想定される場合には、論理測定がその範囲内のいくつかの論理レベルで繰り返し行われる。したがって、それぞれの論理測定の後で、ホストコンピュータは新たな制御データをテスタに書き込んで、その動作パラメータを調節し、そして、パターンメモリに信号を送って論理測定を繰り返さなくてはならない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
好適な実施の形態の説明
テスタアーキテクチュア
図１は、外部のホストコンピュータ３６からのデータに応じて被測定集積回路デバイス（ＤＵＴ）１２に対して一連の測定を実行する本発明の集積回路テスタ１０を図示している。テスタ１０は、Ｎ個一組のテスタチャネル４０＿１−４０＿Ｎを有するが、それぞれのチャネルはデジタル論理測定中にＤＵＴ１２の個々のターミナルにおいて測定作業を実行する。スイッチ回路４２は選択的にそれぞれのチャネル４０＿１−４０＿Ｎを対応するＤＵＴターミナルに接続する。デジタル論理測定が一組の連続する測定サイクルで構成されているので、それぞれの測定サイクルの開始時に一組のデータライン４７経由でそれぞれのチャネル４０＿１−４０＿Ｎに供給された入力チャネルデータ（ＣＤＡＴ）は、その出力測定信号が測定サイクル中の何時どのようにステートを変更すべきか、測定サイクル中の何時ＤＵＴ出力信号をサンプリングするのか、そして、サンプリングされたＤＵＴ出力が有するものと予想されるのはどの論理ステートであるかを前記チャネルに知らせる。それぞれのチャネル４０＿１−４０＿Ｎは、ＤＵＴ出力信号が測定のいずれかのサイクル中において予測されたステートを示していないことを検出すると、対応する出力信号ＦＡＩＬ（１）−ＦＡＩＬ（Ｎ）をパルス化する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
テスタチャネル４０＿１−４０＿Ｎは、クロック源１５のマスタクロック信号ＭＣＬＫによってクロックされる同期回路である。これもマスタクロック信号ＭＣＬＫによってクロックされるピリオド発生器４４は、それぞれの測定サイクルが何時始まるかを示す出力信号ＢＯＣとＣＶＲＮを生成する。それぞれの測定ピリオドの期間は、それぞれのピリオドの開始の直前に、データライン４１を介してピリオド発生器４４に供給される入力データＰＳＥＴによって決定される。ピリオド発生器４４は、信号ＢＯＣとＣＶＲＮをそれぞれのテスタチャネル４０＿１−４０＿Ｎに供給する。デジタル論理測定のそれぞれのサイクルに先だって、パターン発生器４６はＣＤＡＴデータ入力をそれぞれのテスタチャネル４０＿１−４０＿Ｎに供給し、更に、ＰＳＥＴ入力データをピリオド発生器４４に供給する。ピリオド発生器４４からの出力信号ＢＯＣは、何時次の測定ピリオドのための値ＰＳＥＴとＣＤＡＴを供給するのかをパターン発生器４６に知らせる。パターン発生器４６は、また、テスタチャネル４０＿１−４０＿Ｎによって生成された不良信号ＦＡＩＬ（１）−ＦＡＩＬ（Ｎ）を受け取る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明に関して、測定中にパターン発生器４６は、Ｍ個までのレジスタ６０＿１−６０＿Ｍのうちの一つにバス３８経由で制御信号を送ることができる。Ｍは一以上の整数である。パターン発生器４６がデータをそれらのＭ個のレジスタのうちの一つに書き込んだときにはいつでも、バスインタフェース３４は対応する割り込み信号ＩＲＱ＿１−ＩＲＱ＿Ｍをホストコンピュータ３６に送る。ホストコンピュータ３６は、それぞれの割り込みに応答して、利用者の提供する割り込みルーティンを実行する。例えば、割り込みルーティンはホストコンピュータ３６にバス３８を介して制御データを各テスタ構成部分に書き込むように命じて、その動作特性を変更するようにする。さもなければ、割り込みルーティンはホストコンピュータ３６に命じてバス３８に接続された各テスタ構成部分に対して直接に指令して、パターン発生器４６が介入することなく、測定を実行することを可能にする。割り込みルーティンは、パターン発生器４６がレジスタのうちの一つに書き込んだデータを読むことができ、更に、そのデータをパラメータ値として使用することもできる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
割り込みをホストコンピュータ３６に送った後でも、パターン発生器４６は引き続き動作する。しかし、ホストコンピュータ３６が割り込みに応答する時間を必要とするときには、一又はそれ以上のサイクルの間、テスタチャネル４０＿１−４０＿Ｎにパターンデータを送ることを停止するようにプログラムしても良い。十分な数のサイクルが経過してホストコンピュータ３６がそのタスクを実行することができたときには、パターン発生器４６はテスタチャネル４０＿１−４０＿Ｎにパターンデータを送ることを再開することが可能である。したがって、パターン発生器４６によって生成された出力パターンは、デジタル論理測定中のテスタ作業を制御するのみならず、ホストコンピュータ３６に信号を送ってデジタル論理測定とデジタル論理測定の間若しくはその測定中において、テスタ動作パラメータを調節し、ホストコンピュータに信号を送ってデジタル論理測定とデジタル論理測定の間において他のタイプの測定を直接に実行し、更に、データをホストコンピュータに流すことができる。この特徴は、パターン発生器４６を繰り返し再プログラムし再スタートする必要なく、測定中にテスタ１０に一連の測定を実行し又はチャネルを再構成する能力をホストコンピュータ３６に付与する。本発明は、連続する測定と測定の間若しくはその測定中においてテスタを再構成する時間を減少し、したがって、テスタ１０が一連の測定を実行する速度と効率を向上するものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
図１のテスタをプログラムしてＤＵＴ１２に対して一連の測定を実施するためには、ホストコンピュータ３６は、命令とパターンデータをバスインタフェース回路５９経由でパターンメモリ６２の各アドレスに書き込む。ＤＵＴ１２がテスタ内の所定の位置に置かれ測定準備が整っているときは、ホストコンピュータ３６は開始のメッセージをバス３８を介して送り、バスインタフェース回路５９が開始信号ＳＴＡＲＴをインストラクションプロセッサ６４に送れるようにする。インストラクションプロセッサ６４が開始信号ＳＴＡＲＴを受け取ると、それはパターンメモリ６２へのアドレス入力（ＡＤＤＲ）を０にリセットし、パターンメモリ６２の最初の記憶ロケーションをアドレス指定する。その記憶ロケーションは、インストラクションプロセッサ６４に対する、パターンメモリ６２のカレント出力がバス３８上で指定アドレスに書き込まれるべきデータを有するように命じる命令を含んでいる。インストラクションプロセッサ６４は、その命令を実行してバス要求信号パルス（ＲＥＱ）を図１のバスインタフェース３４に転送する。バス３８が利用可能であるとき、バスインタフェース回路３４は一連の許可信号ＧＲＡＮＴをインストラクションプロセッサ６４に転送する。許可信号ＧＲＡＮＴは、インストラクションプロセッサ６４にバスインタフェース５９に対して一連の制御信号を送って、それにリンク４５経由で図１のバス３８上にパターンメモリ６２の出力ＤＡＴＡとＡＤＤＲＥＳＳを適切な順序で送るように命じる。バスインタフェース５９がバス３８上にＡＤＤＲＥＳＳ値とＤＡＴＡ値のデータを置いたときに、図１のバスインタフェース回路３４は、ＤＡＴＡ値をＡＤＤＲＥＳＳ値によって参照された記憶ロケーションに書き込むのに必要な制御信号をバス３８上に生成する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
図１のＤＵＴ１２が予想されたようには動作しなかったことを示す不良信号ＦＡＩＬ（１）−ＦＡＩＬ（Ｎ）を、チャネル４０＿１−４０＿Ｍのうちの一つが、発生するときにはいつでも、ＯＲゲート６６は、インストラクションプロセッサ６４への割り込み入力として、そして、バスインタフェース５９への入力信号として、出力信号ＤＵＴ＿ＦＡＩＬを生成する。その信号ＤＵＴ＿ＦＡＩＬは、インストラクションプロセッサ６４に対して、パターンメモリ６２のアドレス指定を停止して、それが開始信号ＳＴＡＲＴを受け取るまで待機し、そして、パターンメモリ６２の最初の記憶ロケーションをアドレス指定することによって別の測定シーケンスを始めるように命じる。バスインタフェース５９への入力信号ＤＵＴ＿ＦＡＩＬは、それに対して命令して、データを割り込みレジスタ６０＿１−６０＿Ｍのうちの一つに書き込み、バスインタフェース３４が割り込み信号ＩＲＱ＿１−ＩＲＱ＿Ｍのうちの一つをホストコンピュータ３６に送らせるようにして、ホストコンピュータにＤＵＴが測定に不合格であったことを知らせる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
ピリオド発生器
図３は、図１のピリオド発生器４４をより詳細なブロック図形式で図示している。ピリオド発生器４４は、パターン発生器４６のＰＳＥＴ出力に応答して、出力信号ＢＯＣと出力データ値ＣＶＲＮを生成する。出力信号ＢＯＣは次の測定サイクルの開始の直前のＭＣＬＫパルスを示すが、一方、データＣＶＲＮは次の測定サイクルが実際に始まるそのＭＣＬＫパルスの後の一ＭＣＬＫサイクルの少数部分を示す。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
メインの測定サイクルは、主クロックサイクルＭＣＬＫの整数と小数で示される期間に亘る。図１のパターン発生器４６のＰＳＥＴ出力は、パターン発生器４６がセットアップ命令を実行するときにパターン発生器４６からのデータによってロードされるＲＡＭ６７をアドレス指定する。ＲＡＭ６７は、参照テーブルとして作動して、１６個の可能なＰＳＥＴ値のそれぞれを測定サイクルの長さを示すデータに変換する。図３のＲＡＭ６７のデータ出力は、それぞれ次の主測定サイクルのピリオドの整数部分と少数部分を示す整数値ＷＨＯＬＥと少数値ＦＲＡＣＴＩＯＮを有する。次のＢＯＣ信号パルスの後縁において、整数データＷＨＯＬＥはカウンタ６８にロードされ、少数値ＦＲＡＣＴＩＯＮはアキュムレータ７０によって累算される。カウンタ６８は、そして、ＭＣＬＫ信号パルスのカウントを開始する。そのカウントが整数値ＷＨＯＬＥに達したとき、カウンタ６８は次のＢＯＣパルスを発生する。ＢＯＣパルスの前縁は、図２のパターン発生器４６に命じて、新たなＰＳＥＴ値を発生して、それによって、ＲＡＭ６７に次の測定サイクルのための一対のデータＷＨＯＬＥ／ＦＲＡＣＴＩＯＮを発生する。アキュムレータ７０は、連続する少数データ値ＦＲＡＣＴＩＯＮを累算して、ＣＶＲＮデータを生成する。アキュムレータ７０は、累算されたＣＶＲＮデータが一ＭＣＬＫサイクルを越えたピリオドを示している場合にはオーバーフローして、カウンタ６８の＋１入力に対しオーバーフロー信号ＯＦを発生する。カウンタ６８が次いで整数値ＷＨＯＬＥをロードしたときには、それはそのカウント制限値をＷＨＯＬＥ＋１に設定する。このように、カウンタ６８のＢＯＣ出力は次の測定サイクルの開始の直前のＭＣＬＫパルスを示すが、一方、ＣＶＲＮデータは次の測定サイクルが実際に始まるそのＭＣＬＫパルスの後の一ＭＣＬＫサイクルの少数部分を示す。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
テスタチャネル
図４は図１のテスタ４０＿１をより詳細なブロック図形式で図示している。テスタ４０＿（２）−４０＿Ｎも同様である。図２のパターン発生器４６がそれぞれの測定サイクル中にそれぞれのチャネル４０＿１−４０＿Ｎに供給するチャネルデータＣＤＡＴは、フォーマット設定データ（ＦＳＥＴ）とタイム設定データ（ＴＳＥＴ）と基準データ（ＰＧ）を有する。ＦＳＥＴデータは、チャネルがサイクル中に使用すべき特定のドライブフォーマット又は比較フォーマットを参照する。ドライブフォーマットは、チャネルデータが測定サイクル中の連続する測定信号のステートを決定する方法とチャネルが測定信号のステート変更を行うタイミング方法を含んでいる。比較フォーマットは、チャネルが出力信号の予測されるステートを決定する方法とチャネルが出力信号をその予測されるステートに比較してＦＡＩＬ（１）−ＦＡＩＬ（Ｎ）信号を生成する方法を含んでいる。ＴＳＥＴデータは、イベントが生じるべき測定サイクル中のある時間を示す。測定は、例えば、測定信号のステート変更又はＤＵＴ出力信号比較を有することもできる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
テスタチャネル４０＿１は、一組のドライブ制御信号（Ｄ、Ｚ、ＶＨ）に応答して、測定信号をＤＵＴターミナルに供給するためのピンエレクトロニクス回路７２を有する。Ｄ制御信号は、ピンエレクトロニクス回路７２に、その出力測定信号（ＤＲＩＶＥ）をハイ論理レベルにドライブするのか又はロー論理レベルにドライブするのかを知らせる。ＶＨ信号は、ピンエレクトロニクス回路７２に、ＤＲＩＶＥ信号を第２の電圧にドライブするか否かを知らせる。Ｚ制御信号は、ピンエレクトロニクス回路７２に、ＤＲＩＶＥ信号を何時トライステートにするのかを知らせる。それぞれの測定サイクル中に、ピンエレクトロニクス回路７２は、また、ＤＵＴターミナルからのＤＵＴ出力信号ＣＯＭＰＡＲＥを監視し、そして、ＤＵＴ出力信号がカレントにハイ論理レベルよりも上であるか、又は、ロー論理レベルよりも下であるかを示す比較ハイ信号及び比較ロー信号（ＣＨとＣＬ）を生成する。ピンエレクトロニクス回路７２は、ＤＵＴのハイ論理レベルとロー論理レベルを決定するときには、基準として図１のレベル発生器５６からの信号を使用する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
フォーマッタ回路７４は、パターン発生器４６からＦＳＥＴデータを受け取って、ドライブ制御信号Ｄ、Ｚ、ＶＨをピンエレクトロニクス回路７２に供給して、それにＦＳＥＴデータによって指定されたドライブフォーマットを実行させるようにする。ＦＳＥＴデータがドライブフォーマットを参照するとき、ＰＧデータはフォーマッタがドライブ制御信号を設定すべきステートを指示することができ、そしてタイミング信号Ｔ１，Ｔ２は何時ドライブ制御信号Ｄ、Ｚ、ＶＨのステートを調整するのかをフォーマッタ回路７４に示す。ＦＳＥＴデータが比較フォーマットを参照するとき、フォーマッタ回路７４はＴ１及び／又はＴ２タイミング信号によって指示されたタイミングでピンエレクトロニクス回路の比較ハイ出力ＣＨとＣＬをサンプリングし、更に、測定サイクル中にその出力不良信号ＦＡＩＬ（１）をアサートするか否かをそれから判断する。ある比較フォーマットにおいては、ＰＧデータはＣＨデータとＣＬデータの予測されるステートを参照する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
図１のホストコンピュータ３６か又はパターン発生器４６のいずれかは、制御データをタイミング信号発生器７６と７８及びフォーマッタ７４にバス３８を介して書き込むことができる。タイミング信号発生器７６と７８に供給された制御データは、ＴＳＥＴのそれぞれ可能な値に対し特定のＴ１及びＴ２タイミング信号パルスの遅延を関連付けする。それぞれのチャネルのフォーマッタ７４に供給されるプログラミングデータは、ＦＳＥＴデータとＰＧデータのそれぞれの可能な組み合わせに対し特定のドライブフォーマット及び制御フォーマットを関連付けする。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
フォーマッタ
図５は図４のフォーマッタ７４をより詳細なブロック図形式で図示している。図５に関連して、フォーマッタ７４は各主測定サイクル中に図１のパターン発生器４６から４ビットのＦＳＥＴデータ値を受け取る。そのＦＳＥＴデータは、測定サイクル中にＤＵＴターミナルにおいてテスタチャネルによって実行されるべき特定の測定フォーマットを指定する。４ビットのＦＳＥＴデータ値は、一つ一つがＦＳＥＴデータの値に対応している１６個の記憶ロケーションを有するＲＡＭ８０をアドレス指定する。測定開始前に、図１のパターン発生器４６は、バス３８を経由してＲＡＭ８０のそれぞれの記憶ロケーションにフォーマット制御データ（ＦＯＲＭＡＴ）を書き込む。それぞれのチャネルは数多くの異なる種類の測定フォーマットを実行することができるけれども、フォーマッタ７４に供給されたＦＳＥＴデータ値は、４ビットしか有していないので、１６の異なる値しか取ることができない。このように、ＦＳＥＴデータ値は、フォーマッタ７４が生成することができる数多くの異なる種類の測定フォーマットのうちから１６個だけを表すことが可能である。ＲＡＭ８０の１６個の記憶ロケーションに記憶されたデータは、多くの可能な測定作業のうちからどの１６個の作業が測定中に実行できるのかを決定する。図１のパターン発生器４６が図１の各テスタチャネル４０＿１−４０＿Ｎのフォーマッタ７４のＲＡＭ８０に異なる制御データを書き込むことができるので、そのテスタチャネルはすべて同じ１６個のフォーマットにプログラムされる必要はない。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
ＬＣＴＵ５１は、４８個の電圧源回路５１Ａを有するが、それぞれの回路は、漏洩電流良好／不良測定中に、スイッチ４２を介して、個々のＤＵＴターミナルに測定電圧を提供する。そのような電圧源回路５１Ａのうちの一つだけが図６に図示されている。漏洩電流良好／不良測定中に、スイッチ９０、９１、９２は開路されている。スイッチ９３は、ＬＣＴＵ５１内の増幅器Ａ１が可変抵抗Ｒ１を介して測定電圧ＶLをＤＵＴターミナルに印加することを可能にするために、閉路される。ＤＵＴターミナルから又はそれへの電流は、抵抗Ｒ１の両端に電圧を生成する。ＬＣＴＵ５１内の増幅器Ａ３は、抵抗Ｒ１の両端で発生した電圧を増幅してそれを比較信号入力ＣＯＭＰＡＲＥとして閉じたスイッチ９４を経由してテスタチャネル４０＿１−４０＿Ｎのうちの一つチャネルのピンエレクトロニクス回路７２に供給する。テスタチャネル４０＿１−４０＿Ｎは、ＤＵＴターミナルにおいて電流が特定の範囲外にあることを示す、予め決められていた閾値よりも比較信号ＣＯＭＰＡＲＥの電圧が上にある場合には、その不良出力信号ＦＡＩＬ（１）−ＦＡＩＬ（Ｎ）をアサートする。所望のレベルＶLを示す図２のレベル発生器５２からの基準電圧Ｖｐは、差動増幅器Ａ１の一つの入力に供給される。ユニティゲイン増幅器Ａ２は、増幅器Ａ１の他の入力にＶLを帰還する。増幅器Ａ２によって生じた帰還は、ＤＵＴターミナルを通って流れる漏洩電流の量にかかわらず、増幅器Ａ１を所望の測定電圧ＶPにＶLを保持させるようにする。レジスタ９５は、測定中のＲ１の値を制御するために、図１のパターン発生器４６からのセットアップデータを格納する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
パラメトリック漏洩電流計測試験の間、ＰＭＵ５０はスイッチ９２を介してＤＵＴターミナルのうちの一つに接続して、その漏洩電流を計測する。スイッチ９０、９１、９３、９４は開路されたままである。パラメトリック測定においては、漏洩電流が計測されるべき所定電圧がＤＵＴターミナルに加えられており、ＤＵＴターミナルに若しくはそこから流れる結果として生じる漏洩電流が計測される。パラメトリックテスタ５０は、システムセットアップ中にバス３８を介して図１のホストコンピュータ３６によって提供される制御データを格納するアドレス可能なレジスタ９６を有する。レジスタ９６に格納されたデータ値は、差動増幅器Ａ４に基準電圧を提供するデジタル−アナログコンバータ（ＤＡＣ）９７をドライブする。増幅器Ａ４は容量Ｃ１に並列な抵抗Ｒ２とスイッチ９８を介してＤＵＴターミナルに電圧を生成する。ＤＵＴターミナルにおける電圧がユニティゲイン増幅器Ａ５を介して増幅器Ａ４の入力に帰還されるにつれて、増幅器Ａ４はＤＵＴターミナル電圧をＤＡＣ９７の出力によって示されるレベルに保持する。増幅器Ａ６は、抵抗Ｒ２の両端に発生する電圧を増幅してアナログ−デジタルコンバータ９９（Ａ／Ｄ）に入力を提供する。Ａ／Ｄコンバータ９９は、増幅器Ａ６の出力をデジタイズして、それを、測定シーケンスが完了した後に図１のホストコンピュータ３６によってバス３６経由でリードアクセスされるレジスタ１０１に供給する。測定中、シーケンサ１０３は、スイッチ９８とＡ／Ｄコンバータ９９とレジスタ１０１を制御するための出力制御信号Ｓ１乃至Ｓ３を生成する。
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
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