(57)【要約】増幅器システムは増幅器を有する。増幅器は、増幅器によって出力端子で生成される出力信号が、増幅器の圧縮領域まで、入力信号電力レベルの増大とともに比例して増大する電力レベルを有している線形動作領域を有する。圧縮領域において、出力電力は、入力信号の電力レベルの増大とともに増大しないようにされる。増幅器システムは、ＤＣ電源と増幅器との間に結合されるＤＣ電流制限回路を更に有する。ＤＣ電流制限回路は、増幅器が線形動作領域において動作するときに、ＤＣ電源から増幅器へ、零入力電流に等しい電流を供給する。
2019530313.tif 000002
【特許請求の範囲】
【請求項１】
増幅器によって出力端子で生成される出力信号が、前記増幅器の圧縮領域まで、入力信号電力レベルの増大とともに比例して増大する電力レベルを有している線形動作領域を有する前記増幅器と、
ＤＣ電源と前記増幅器との間に結合され、前記増幅器が前記線形動作領域において動作するときに前記ＤＣ電源から前記増幅器へ零入力電流に等しい電流を供給し、前記入力信号電力レベルが圧縮点レベルに達するまで前記入力信号電力レベルの増大とともに増大する電流を前記零入力電流を上回って前記ＤＣ電源から引き込むことを前記増幅器に可能にし、次いで、前記ＤＣ電源から前記増幅器によって引き込まれた電流を制限するリミッタ回路と
を有する増幅器システム。
【請求項２】
前記増幅器が前記線形動作領域において動作するときに、前記リミッタ回路は、低抵抗状態にあり、
前記リミッタ回路が前記ＤＣ電源から前記増幅器によって引き込まれる電流を制限するときに、前記リミッタ回路は、高抵抗状態にある、
請求項１に記載の増幅器システム。
【請求項３】
入力端子及び出力端子を備えるシステムであって、
前記入力端子へ接続され、該入力端子で入力信号を受信し、前記出力端子で出力信号を生成する増幅器であり、該増幅器によって前記出力端子で生成される出力信号が、前記入力信号の電力レベルの増大とともに比例して増大する電力レベルを有している線形動作領域と、前記増幅器によって生成される前記出力信号が、前記入力信号の電力レベルが所定の電力レベルを上回るときに前記入力信号の電力レベルとともに変化しない圧縮電力レベルＰｏｕｔ＿ｃｍｐｒを有している圧縮動作領域とを有する前記増幅器と、
ＤＣ電源と前記増幅器のバイアス端子との間に結合され、前記入力信号の電力レベルが前記所定の電力レベルを下回るときに当該システムの前記出力端子での出力電力が前記入力信号の電力レベルとともに比例して変化することを可能にしながら、当該システムの前記出力電力を前記圧縮電力レベルＰｏｕｔ＿ｃｍｐｒを下回るレベルに制限するように前記増幅器にバイアスをかけるＤＣ電流制限回路と
を有し、
前記ＤＣ電流制限回路は、
前記増幅器が、前記入力信号の電力レベルの第１範囲について略一定の第１レベルを有する電流を前記ＤＣ電源から前記ＤＣ電流制限回路を通じて引き込むことを可能にし、
前記ＤＣ電源から前記ＤＣ電流制限回路を通じて引き込まれる電流が、前記入力信号の電力レベルの前記第１範囲よりも大きい前記入力信号の電力レベルの第２範囲について前記略一定の第１レベルからより高い第２レベルへ増大することを可能にし、
前記ＤＣ電源から前記ＤＣ電流制限回路を通じて引き込まれる電流が、前記入力信号の電力レベルの前記第２範囲よりも大きい前記入力信号の電力レベルの第３範囲について前記第２レベルを上回って増大しないようにする、
システム。
【請求項４】
入力信号を受信する入力端子と、出力信号を生成する出力端子と、バイアス電流を受ける電流供給端子とを備え、線形動作領域及び圧縮領域を有する増幅器であり、該増幅器の前記線形動作領域が前記入力信号及びＤＣバイアスの関数であり、前記増幅器が前記出力信号を生成するよう前記入力信号を増幅する、前記増幅器と、
ＤＣ電源と前記電流供給端子との間に結合される非線形回路であり、前記ＤＣ電源が前記非線形回路を通じて前記増幅器へ電流を供給し、該電流が前記非線形回路にかかる電圧（ΔＶ）を生成し、該電圧（ΔＶ）が前記入力信号の関数であり、前記非線形回路は、前記電圧（ΔＶ）が第１レベルを有するときにオーム領域で動作し、前記電圧（ΔＶ）が前記第１レベルよりも大きい第２レベルを有するときに飽和領域で動作し、あるいは、前記電圧（ΔＶ）が前記第１レベルよりも大きく且つ前記第２レベルよりも小さい第３レベルを有するときに前記オーム領域と前記飽和領域との間の遷移領域で動作し、前記非線形回路は、前記入力信号が前記増幅器の前記線形動作領域で前記増幅器を作動させるときに前記オーム領域で動作し、前記非線形回路は、前記入力信号が前記増幅器の前記圧縮領域で前記増幅器を作動させるときに前記飽和領域で動作する、前記非線形回路と
を有する回路。
【請求項５】
前記リミッタ回路は、非線形メサ抵抗半導体デバイスを有する、
請求項１に記載の増幅器システム。
【請求項６】
前記リミッタ回路は、ゲート電極及びソース電極を接続された電界効果トランジスタを有する、
請求項１に記載の増幅器システム。
【請求項７】
入力端子及び出力端子を備えるシステムであって、
前記入力端子へ接続され、該入力端子で入力信号を受信し、前記出力端子で出力信号を生成する増幅器であり、該増幅器は、該増幅器が重ね合わせの原理に従って動作する線形動作領域と、前記増幅器によって生成される前記出力信号の電力が、前記入力信号の電力が所定の入力電力レベルを上回るときに前記入力信号の電力レベルとともに変化しない圧縮電力レベルＰｏｕｔ＿ｃｍｐｒを有する圧縮動作領域とを有する、前記増幅器と、
ＤＣ電源と前記増幅器のバイアス端子との間に結合され、当該システムの前記出力端子での最大出力電力を前記圧縮電力レベルＰｏｕｔ＿ｃｍｐｒを下回るレベルに制限するように前記増幅器にバイアスをかけるＤＣ電流制限回路と
を有するシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、増幅器出力電力制限回路に関する。
【背景技術】
【０００２】
当該技術で知られているように、典型的な増幅器は、図１に示されるように、ＡＣ入力信号を受信する入力端子と、増幅されたＡＣ信号が出力信号として生成される出力端子とを備える。入力信号電力Ｐｉｎと、生成された出力信号電力Ｐｏｕｔとの間の関係は、図６において曲線Ａによって示される。増幅器の線形動作領域では、増幅器によって出力端子で生成される信号は入力端子に直接比例し、非線形領域では、出力信号は入力信号に直接比例しないことが分かる。また、非線形領域の高入力信号電力領域では、増幅器は、出力電力信号が入力信号の増大とともに増大しないようにされる圧縮領域において動作することが分かる（Ｐｏｕｔ＝Ｐｏｕｔ＿ｃｍｐｒ＿Ａ）。よって、圧縮動作領域は、増幅器がその最大出力電力を生成する領域である。
【０００３】
より具体的に、ここでは例えば電界効果トランジスタ（ＦＥＴ）増幅器を考えると、ＦＥＴ（図１）は、ＡＣ結合キャパシタを通じてＦＥＴのゲート（Ｇ）へ供給される入力信号と、増幅された出力信号を供給するよう出力端子へ結合されたドレイン（Ｄ）とを有しながら、従来のソース（Ｓ）接地構成において配置されている。ゲート電圧Ｖｇｇは、電圧Ｖｄｃ１＝Ｖｇｇ及びゲート電流Ｉｇｇを生成する電源１によって供給される。ドレイン電流Ｉｄｄは、電圧Ｖｄｃ２を生成する電源２によって供給される。ＦＥＴの動作領域は、入力信号の電力レベル、並びに電源１及び電源２からＦＥＴに加えられるＤＣバイアス条件（ＤＣバイアス電流及び／又は電圧）の関数である。
【０００４】
ＦＥＴは、ＦＥＴへ供給されるＤＣバイアス電圧レベル及び電流レベルによって確立される所定の零入力動作状態（quiescent  operating  state）又はＱ点を有する。静止点（quiescent  point）又はＱ点は、入力信号がない能動素子（ここではＦＥＴ）の特定の端子での定常状態（ＤＣ）電圧又は電流である。静止点は、線形領域及び非線形領域の両方で最適な性能を実現するよう選択される。線形領域における１つの重要な増幅器性能パラメータは、増幅器が２つ以上の独立した周波数トーンを含む入力信号を供給されるときにその出力部で生成する３次ひずみ（混変調）の量を測定する３次インターセプトポイント（ＩＰ３）である。非線形領域における１つの重要な増幅器性能パラメータは、増幅器が１つの周波数トーンを含む入力信号を供給されるときにその出力端子で生成することができる最大電力を測定する圧縮出力電力（Ｐｏｕｔ＿ｃｍｐｒ）である。
【０００５】
そのような増幅器によれば、増幅器が線形領域から非線形領域へ移るように入力信号電力が増大するときに、ＤＣバイアス電源から増幅器によって引き込まれるＤＣ電流は、零入力電流ＩＱ（図７において曲線Ａによって示される。）を上回って増大し、出力信号の電力は、増幅器が、図６において曲線Ａで示されるように、圧縮領域に達して、最大出力電力レベルＰｏｕｔ＝Ｐｏｕｔ＿ｃｍｐｒ＿Ａを生成するまで、相応して増大する。図１の増幅器回路では、電源（図１）から増幅器によって引き込まれる電流Ｉｄｄの量を制限するものは何もないことが分かる。また、図８において曲線Ａによって示されるように、この場合に、Ｖｄｄ＝Ｖｄｃ２であることが分かる。
【０００６】
多くの受信増幅器システムにおいて、システムの最大出力電力Ｐｏｕｔ＿ｃｍｐｒを、その圧縮領域で動作するスタンドアローンの増幅器によって生成される出力電力Ｐｏｕｔ＿ｃｍｐｒ＿Ａより下に制限することが必要とされる。これは、増幅器がその線形領域で動作するときに増幅器の線形性（しばしばＩＰ３によって測定される。）を劣化させることなしに達成される必要がある。典型的な増幅器において、Ｐｏｕｔ＿ｃｍｐｒは、ＩＰ３と強く相関される。従って、いくつかの応用では、増幅器の挙動をその非線形領域の特性（Ｐｏｕｔ＿ｃｍｐｒ）にのみ作用してその線形領域特性には作用しないように変更することが望ましい。
【０００７】
この問題を解決する１つの技術は、図２に示されているもののような、フィードバック又は閉ループ制御増幅器システムである。ここで、検出器は、増幅器の信号経路内のどこかに（増幅器への入力信号経路に、増幅器自体の信号経路内に、又は増幅器の出力信号経路に）設置される。信号が十分に大きくなるとき、検出器は、回路の出力をシステムの下流要素から切り離すよう（回路の内部又は外部にある）信号経路内のスイッチを作動させる。代替的に、検出器は、回路の出力電力に作用するよう回路のＤＣバイアスを制御してもよい。この技術に伴う１つの問題は、それがその安定性を確かにするよう大規模な制御理論解析を必要とすることである。２番目の問題は、有限な応答時間、すなわち、信号が十分に大きくなることとスイッチが作動されることとの間の時間インターバル、である。３番目の問題は、スイッチがＡＣ信号経路に置かれるということで、システムの線形領域の線形性がスイッチの挿入損失によって悪影響を及ぼされることである。
【０００８】
もう１つの技術は、図３に示されるように、信号経路に非線形部品を置くことである。この部品は、低信号レベルでは低い挿入損失を有し、所定の閾レベルを上回ると高い挿入損失を有する。回路の出力がこの閾レベルを超えると、その出力電力はリミッタの高挿入損失によって制限されることになる。しかし、そのような配置によれば、低電力レジームでのリミッタの挿入損失は、回路の線形性及び利得に対して悪影響があり、高電力レジームでは、リミッタはその入力部でＡＣ信号を反射して、増幅器内のトランジスタのチャネル温度上昇及び／又は回路不安定性を引き起こす可能性がある。
【０００９】
出力電力制限を実現するもう１つの一般的な技術は、図４に示される。ここで、定電流源（能動負荷）が、零入力状態の下でも、入力ＡＣ信号がある状態でも、一定のＤＣ電流ＩＱを生成するようＤＣ電源２とＦＥＴ増幅器のドレインとの間に接続されている。増幅器は、図７においてＢと表記された曲線で示されるように、入力信号電力レベルと無関係にこの一定電流を引き込む。よって、ここで、Ｖｄｃ２が電源２によって生成される電圧であり、Ｖｄｄが増幅器のドレインでの電圧であるとして、Ｖｄｃ１＝Ｖｇｇ且つＶｄｃ２＞Ｖｄｄである。図６の曲線Ｂは、図４の回路についての出力電力対入力電力の関係を示す。図４に示される増幅器の出力電力は、図１に示される増幅器の出力電力よりも低く、すなわち、Ｐｏｕｔ＝Ｐｏｕｔ＿ｃｍｐｒ＿Ｂ＜Ｐｏｕｔ＿ｃｍｐｒ＿Ａであることが分かっている。しかし、この配置では、回路が定電流モードで動作するために、定電流源での電圧降下ＶＣＣＳ，ｑ＝（Ｖｄｃ２−Ｖｄｄ）は、図１０に示されるように、ニー電圧Ｖｋｎｅｅ（線形領域が非線形領域へ移るところの電圧）よりも大きくなければならない。定電流源でのこの電圧降下は、図８において曲線Ｂで示されるように、増幅器のＶｄｄ端子での零入力電圧レベルを下げる。当該技術で知られるように、この、より低い零入力電圧は、増幅器が利用可能な、より低いＤＣ電力をもたらし、結果として、増幅器のＩＰ３を悪化させる。
【発明の概要】
【００１０】
本開示に従って、増幅器システムが提供される。増幅器システムは増幅器を有し、該増幅器は、該増幅器によって出力端子で生成される出力信号が、前記増幅器の圧縮領域まで、入力信号電力レベルの増大とともに比例して増大する電力レベルを有している線形動作領域を有する。前記圧縮領域で、出力電力は、前記入力信号電力レベルの増大とともに増大しないようにされる。増幅器システムは、ＤＣ電源と前記増幅器との間に結合されるＤＣ電流制限回路を更に有する。該ＤＣ電流制限回路は、前記増幅器が前記線形動作領域において動作するときに前記ＤＣ電源から前記増幅器へ零入力電流に等しい電流を供給し、前記増幅器の圧縮点レベルよりも低い所望の圧縮点レベルに前記入力信号電力レベルが達するまで該入力信号電力レベルの増大とともに増大する電流を前記零入力電流を上回って前記ＤＣ電源から引き込むことを前記増幅器に可能にし、次いで、前記ＤＣ電源から前記増幅器によって引き込まれた電流を制限する。
【００１１】
そのような配置によれば、増幅器システムは、低電力レベル入力信号については、最小限の付加的な（増幅器自体と比較して。）ひずみを伴った線形システムとして動作することができ、一方で、より高い電力レベルの入力信号では、増幅器によって引き込まれる電流を制限し、それによって、増幅器システムの最大電力出力を、増幅器自体の圧縮領域電力レベルを下回るレベルまで低減する。
【００１２】
１つの実施形態において、入力端子及び出力端子を有してシステムが提供される。システムは、前記入力端子へ接続され、該入力端子で入力信号を受信し、前記出力端子で出力信号を生成する増幅器を含む。該増幅器は、該増幅器によって前記出力端子で生成される出力信号が、前記入力信号の電力レベルの増大とともに比例して増大する電力レベルを有している線形動作領域と、前記増幅器によって生成される前記出力信号が、前記入力信号の電力レベルが所定の電力レベルを上回るときに前記入力信号の電力レベルの増大とともに変化しない圧縮電力レベルＰｏｕｔ＿ｃｍｐｒを有している圧縮動作領域とを有する。ＤＣ電流制限回路が、ＤＣ電源と前記増幅器のバイアス端子との間に結合され、前記入力信号の電力レベルが前記所定の電力レベルを下回るときに当該システムの前記出力端子での出力電力が前記入力信号の電力レベルとともに比例して変化することを可能にしながら、当該システムの前記出力電力を前記圧縮電力レベルＰｏｕｔ＿ｃｍｐｒを下回るレベルに制限するように前記増幅器にバイアスをかける。前記ＤＣ電流制限回路は、前記増幅器が、前記入力信号の電力レベルの第１範囲について略一定の第１レベルを有する電流を前記ＤＣ電源から前記ＤＣ電流制限回路を通じて引き込むことを可能にし、前記ＤＣ電源から前記ＤＣ電流制限回路を通じて引き込まれる電流が、前記入力信号の電力レベルの前記第１範囲よりも大きい前記入力信号の電力レベルの第２範囲について前記略一定の第１レベルからより高い第２レベルへ増大することを可能にし、前記ＤＣ電源から前記ＤＣ電流制限回路を通じて引き込まれる電流が、前記入力信号の電力レベルの前記第２範囲よりも大きい前記入力信号の電力レベルの第３範囲について前記第２レベルを上回って増大しないようにする。
【００１３】
１つの実施形態において、入力信号を受信する入力端子と、出力信号を生成する出力端子と、バイアス電流を受ける電流供給端子とを備える増幅器を有して、回路が提供される。前記増幅器は、線形動作領域及び圧縮領域を有し、前記増幅器の前記線形動作領域は、前記入力信号の関数であり、前記増幅器は、前記出力信号を生成するよう前記入力信号を増幅する。非線形回路がＤＣ電源と前記電流供給端子との間に結合され、前記ＤＣ電源は、電流を前記増幅器へ前記電流供給端子を通じて供給する前記非線形回路を介して前記増幅器へ電流を供給し、該電流は、前記非線形回路にかかる電圧（ΔＶ）を生成し、該電圧（ΔＶ）は、前記入力信号の関数であり、前記非線形回路は、前記電圧（ΔＶ）が第１レベルを有するときに線形領域で動作し、前記電圧（ΔＶ）が前記第１レベルよりも大きい第２レベルを有するときに圧縮領域で動作し、あるいは、前記電圧（ΔＶ）が前記第１レベルよりも大きく且つ前記第２レベルよりも小さい第３レベルを有するときに前記線形領域と前記飽和領域との間の遷移領域で動作し、前記非線形回路は、前記入力信号が、前記増幅器の前記線形動作領域でも、前記増幅器の前記圧縮領域でも前記増幅器を作動させるときに、前記非線形回路の前記線形領域で動作する。
【００１４】
本開示の１つ以上の実施形態の詳細は、添付の図面及び以下の説明において示される。本開示の他の特徴、目的、及び利点は、本明細書及び図面から、並びに特許請求の範囲から明らかになる。
【図面の簡単な説明】
【００１５】
【図１】先行技術に従うＦＥＴ増幅器の図である。
【図２】先行技術に従うＦＥＴ増幅器システムの図である。
【図３】先行技術に従うＦＥＴ増幅器システムの図である。
【図４】先行技術に従うＦＥＴ増幅器システムの図である。
【図５】本開示に従うＦＥＴ増幅器の図である。
【図６】図１のＦＥＴ増幅器についての（曲線Ａによって示される。）、図２のＦＥＴ増幅器システムについての（曲線Ｂによって示される。）、及び図５のＦＥＴ増幅器システムについての（曲線Ｃによって示される。）入力電力Ｐｉｎと出力電力Ｐｏｕｔとの間の関係を示す曲線の組である。
【図７】入力電力Ｐｉｎと、電源２から図１のＦＥＴ増幅器への（曲線Ａによって示される。）、図２のＦＥＴ増幅器システムへの（曲線Ｂによって示される。）、及び図５のＦＥＴ増幅器システムへの（曲線Ｃによって示される。）電流との間の関係を示す曲線の組である。
【図８】入力電力Ｐｉｎと、図１のＦＥＴ増幅器のドレインで（曲線Ａによって示される。）、図２のＦＥＴ増幅器システムのドレインで（曲線Ｂによって示される。）、及び図５のＦＥＴ増幅器システムのドレインで（曲線Ｃによって示される。）生成される電圧との間の関係を示す曲線の組である。
【図９】図５のＦＥＴ増幅器システムで使用されるＤＣ電流制限回路として使用される非線形メサ抵抗（ＮＭＲ）の構造の上面図であり、そのような構造は、本開示に従って、２つの相異なる領域、すなわち、電流及び電圧が比例する第１の領域、並びに電流が電圧と無関係である第２の領域により、その構造にかかる電圧とその構造を流れる電流との間の関係を有している。
【図１０】図９のＤＣ電流制限回路にかかる電圧（Ｖｄｃ２−Ｖｄｄ）と、図５のＦＥＴ増幅器によって引き込まれる電流との間の関係を示す曲線であり、そのような電圧は、増幅器のための電源２と図５のＦＥＴ増幅器のドレインとの間に結合された図９のＤＣ電流制限回路を通って電源２から流れる電流によって生成される。
【図１１】図５のＦＥＴ増幅器の動作範囲にわたって、図５のＦＥＴ増幅器のＤＣバイアス回路の両端で生成される電圧と、図５のＦＥＴ増幅器によって引き込まれる電流との間の関係を示す曲線（曲線Ｃと表記。）及び、図４のＦＥＴのＦＥＴ増幅器システムの動作範囲にわたって、図４のＦＥＴ増幅器システムの定電流源の両端で生成される電圧との関係を示す第２の曲線（曲線Ｂと表記。）の組である。
【図１２Ａ】図１のＦＥＴ増幅器について（曲線Ａによって示される。）、図２の増幅器システムについて（曲線Ｂによって示される。）、並びに図９のＮＭＲを備えたＦＥＴ増幅器システムについて（２つの異なるＮＭＲ構成を表す２つの曲線Ｃ１及びＣ２によって示される。）、圧縮出力電力対入力信号周波数（図１２Ａ）と、３次出力インターセプトポイント（ＯＩＰ３）対入力信号周波数（図１２Ｂ）との間の関係を示す、コンピュータシミュレーションにより生成された曲線の組である。
【図１２Ｂ】図１のＦＥＴ増幅器について（曲線Ａによって示される。）、図２の増幅器システムについて（曲線Ｂによって示される。）、並びに図９のＮＭＲを備えたＦＥＴ増幅器システムについて（２つの異なるＮＭＲ構成を表す２つの曲線Ｃ１及びＣ２によって示される。）、圧縮出力電力対入力信号周波数（図１２Ａ）と、３次出力インターセプトポイント（ＯＩＰ３）対入力信号周波数（図１２Ｂ）との間の関係を示す、コンピュータシミュレーションにより生成された曲線の組である。
【図１３】図５のＦＥＴ増幅器システムで使用されるＤＣ電流制限回路の効果を理解するのに有用な曲線の組である。
【図１４】図５のＦＥＴ増幅器システムでＤＣ電流制限回路として使用される構造の上面図であり、そのような構造は、本開示の他の実施形態に従って、２つの相異なる領域、すなわち、電流及び電圧が比例する第１の領域、並びに電流が電圧と無関係である第２の領域により、その構造にかかる電圧とその構造を流れる電流との間の関係を有している。
【図１５】図１４のＤＣ電流制限回路にかかる電圧（Ｖｄｃ２−Ｖｄｄ）と、図５のＦＥＴ増幅器によって引き込まれる電流との間の関係を示す曲線であり、そのような電圧は、増幅器のための電源２と図５のＦＥＴ増幅器のドレインとの間に結合された図１４のＤＣ電流制限回路を通って電源２から流れる電流によって生成される。
【図１６】図５のＦＥＴ増幅器の動作範囲にわたって、図５のＦＥＴ増幅器のＤＣバイアス回路の両端で生成される電圧と、図５のＦＥＴ増幅器によって引き込まれる電流との間の関係を示す曲線（曲線Ｃと表記。）及び、図４のＦＥＴのＦＥＴ増幅器システムの動作範囲にわたって、図４のＦＥＴ増幅器システムの定電流源の両端で生成される電圧との関係を示す第２の曲線（曲線Ｂと表記。）の組である。
【発明を実施するための形態】
【００１６】
これより図５を参照すると、増幅器システム１０が示されている。ここで、本例では、増幅器システムは、ソース（Ｓ）を接地されたＦＥＴを有するＦＥＴ増幅器１２を含む。システム１０は、電圧Ｖｄｃ１を生成する、ＦＥＴ増幅器１２のゲート（Ｇ）へ結合されたＤＣ電源１と、電圧Ｖｄｃ２を生成するＤＣ電源２とを含む。増幅器システム１０は、示されるように、ＦＥＴ増幅器１２とＤＣ電源２との間に結合されたＤＣ電流制限回路１４を含む。ＤＣ電流制限回路１４は、図１０に関連して更に詳細に記載される様態で、増幅器１２のドレイン端子で電圧Ｖｄｄを生成し、電流ＩｄｄをＦＥＴのドレインへ流す。ここで、増幅器１２及びＤＣ電流リミッタ１４は両方とも同じ集積回路チップ上にあることが分かるが、一方で、増幅器１２及びリミッタ回路１４は、電気的に相互接続された別個の集積回路チップ上にあってもよいことが理解されるべきである。入力信号、ここで、本例では、ＲＦ入力信号が、増幅器システム１０の入力端子１６へ供給され、ＦＥＴ増幅器１２のゲート（Ｇ）へＡＣ結合される。増幅された入力信号は、ドレインで出力信号として生成され、示されるように、増幅器システム１０の出力端子１８へＡＣ結合される。ＤＣ電源１は、ゲートバイアス電圧Ｖｄｃ１＝Ｖｄｄをゲートへ供給し、ＤＣバイアス電流ＩｇｇをＦＥＴ増幅器１２のゲートへ供給する。ＤＣ電源２は、電圧Ｖｄｄを、ＤＣ電流制限回路１４を介してＦＥＴ増幅器１２へ供給する。ＤＣ電流制限回路１４の詳細は、以下で記載され、ここでは、ＤＣ電源２からＦＥＴ増幅器１２へ供給される電流Ｉｄｄは、増幅器が線形領域にあるときに、一定のままであり零入力電流ＩＱに等しく、増幅器が非線形領域にあるときに、図７において曲線Ｃによって示されるように、入力信号電力の増大とともに零入力電流ＩＱから最大電流レベルＩＬＩＭＩＴ＿Ｃに増大すると言えば十分である。更に、電流Ｉｄｄは、ＤＣ電流制限回路１４の両端で電圧降下ΔＶ＝ＶＮＲ，ｑ＝（Ｖｄｃ２−Ｖｄｄ）を生成する。ここで、Ｖｄｄは、ＦＥＴ増幅器１２のドレインでの電圧であり（なお、Ｖｄｃ２＞Ｖｄｄ）、入力信号電力Ｐｉｎと電圧Ｖｄｄとの間の関係は、図８において曲線Ｃによって示されている。ＦＥＴ増幅器１２についての入力電力Ｐｉｎと出力電力Ｐｏｕｔとの間の関係は、図６において曲線Ｃによって示されている。また、Ｖｄｄ，ｑ＝Ｖｄｃ２−ＶＮＲ，ｑ＜Ｖｄｃ２且つＶＮＲ，ｑ＜ＶＣＣＳ，ｑが知られる。ここで、Ｖｄｄ，ｑは、ＦＥＴ増幅器１２のＶｄｄ端子での零入力ドレインバイアス電圧であり、ＶＮＲ，ｑは、零入力状態の下でのＤＣ電流制限回路１４の両端の電圧降下であり、ＶＣＣＳ，ｑは、零入力状態の下での図４におけるシステムの定電流源の両端の電圧降下である。
【００１７】
ＤＣ電源１及びＤＣ電源２は、ＦＥＴ増幅器１２の静止点を確立するようセットされる。この静止点（Ｑ点）は、ＦＥＴ増幅器１２に、ドレイン（Ｄ）を通じて零入力電流ＩＱを引き込ませる。すなわち、入力電力がないか、又は入力電力のレベルが低い場合に、図７において曲線Ｃによって示されるように、静止点でＩｄｄ＝ＩＱである。入力信号の電力レベルに応答して、ＦＥＴ増幅器１２のドレイン（Ｄ）は、以下で更に詳細に記載されるように、電流ＩｄｄをＤＣ電源２からＤＣ電流制限回路１４を通じて引き込む。引き込まれた電流Ｉｄｄは、ＤＣバイアス制限回路１４の両端で電圧降下ΔＶ＝（Ｖｄｃ２−Ｖｄｄ）を生成する。ここで、Ｖｄｄは、ＦＥＴ増幅器１２のドレインでの電圧（なお、Ｖｄｃ２＞Ｖｄｄ）であり、引き込まれた電流Ｉｄｄと電圧降下ΔＶとの間の関係は、図８に示されている。特に、ＤＣ電流制限回路１４は、ＤＣ電流制限回路１４を流れる電流Ｉｄｄが最大電流レベルＩＬＩＭＩＴ（図１に関連して上述されたように、ＦＥＴ増幅器自体が引き込むことができる最大電流よりも小さいレベル）へと増大するように構成されることが知られる。また更には、本例では、ＩＬＩＭＩＴよりも小さいＩｄｄの電流レベルで、電圧降下ΔＶは、Ｉｄｄとともに比例して増大し（ここでは、オーム領域として示される。）、ＩＬＩＭＩＴを上回ると、ＤＣ電流制限回路１４は飽和領域で動作することが知られる。
【００１８】
図１１を参照すると、増幅器システム１０のＩ−Ｖ（電流対電圧）動作範囲にわたるＤＣ電流制限回路１４の動作範囲は、曲線Ｃの矢印Ｐｉｎ＿Ｃによって示されている。よって、低い入力電力レベルについては、Ｉｄｄ＝ＩＱであることが分かる。入力電力が増大するにつれて、電流ＩｄｄはＩＱを上回って増大し、ＤＣバイアス電流回路１４の両端の電圧降下ΔＶは、ＩｄｄがＩｌｉｍｉｔに達するまで比例して増大する。このとき、ＤＣバイアス制限回路１４の両端の電圧降下ΔＶはＶｋｎｅｅに達する。入力信号電力が増大し続けるにつれて、ＩｄｄはＩｌｉｍｉｔのままであり、電圧降下ΔＶは増大し続ける。比較として、図４における増幅器システムの定電流源のＩ−Ｖ曲線が、図１１では曲線Ｂ上の矢印Ｐｉｎ＿Ｂによって示されている。図４におけるＦＥＴ増幅器システムは、その動作範囲全体にわたって、零入力電流ＩＱにある一定電流により動作し、定電流源の両端の電圧降下は、ＤＣ電流制限回路１４の両端の電圧降下ΔＶよりも大きいことが分かる。従って、同じＶｄｃ２について、図５のＦＥＴ増幅器１２におけるＦＥＴのドレイン（Ｄ）での電圧は、図４のＦＥＴ増幅器のドレイン（Ｄ）での電圧よりも高い。結果として、図５のＦＥＴ増幅器１２は、その線形領域で動作する間、図４のＦＥＴ増幅器におけるそれよりも低い混変調ひずみを有することになる（より高いＩＰ３を有すると同義である。）。
【００１９】
増幅器システム１０のＩｄｄ及び入力信号電力の間の関係は、図７において曲線Ｃによって示されている。増幅器システム１０のＰｉｎ及び出力電力Ｐｏｕｔの間の関係は、図６において曲線Ｃによって示されており、図５における増幅器システム１０の最大出力電力（図５における曲線Ｃ）は、図１に関連して上述されたＦＥＴ増幅器自体（図６における曲線Ａ）よりも小さいことが分かる。増幅器システム１０のドレイン（Ｄ）との関係は、図８において曲線Ｃによって示されており、上述されたように、増幅器システム１０におけるＦＥＴのドレイン（Ｄ）での電圧Ｖｄｄは、ＤＣ電流制限回路１４の両端の電圧降下に起因して、図４におけるＦＥＴのドレイン（Ｄ）での電圧Ｖｄｄよりも低いことが分かる。
【００２０】
図１３を参照すると、Ｉｄｄ及びＰｏｕｔに関して、増幅器システム１０の性能に対するＤＣ電流制限回路１４を挿入することの効果が、示されている。左側にある上下の曲線は、図１のＦＥＴ増幅器についての入力電力の関数として、Ｉｄｄ及びＰｏｕｔとの関係を夫々示す。真ん中にある曲線は、ＤＣ電流制限回路１４についてのＩｄｄ及びΔＶ＝（Ｖｄｃ２−Ｖｄｄ）の関係を示し、右側にある上下の曲線は、図５のＦＥＴ増幅器１０についての入力電力の関数として、Ｉｄｄ及びＰｏｕｔとの関係を夫々示す。図５のＦＥＴ増幅器１０の最大出力電力Ｐｏｕｔは、図１のＦＥＴ増幅器の最大出力電力Ｐｏｕｔよりも低いことが分かる。
【００２１】
よって、別の言い方をすれば、ＤＣ電流制限回路１４は非線形抵抗として動作する。増幅器１０が零入力状態に又は線形領域にあるときに、ＤＣバイアス制限回路１４は低抵抗状態（ＤＣ電流制限回路は抵抗Ｒ１を有する。図１０）にある。ＤＣ電流制限回路１４の両端の電圧降下（Ｖｄｃ２−Ｖｄｄ）は小さく、ＤＣ電流制限回路１４の抵抗とＩＱとの積に等しく、よって、増幅器のＶｄｄ端子でのＤＣ電圧は、ＤＣバイアス制限回路１４がない図１におけるスタンドアローン増幅器についてのそれと比べて、（Ｖｄｃ２−Ｖｄｄ）＜Ｖｋｎｅｅとして、電圧降下（Ｖｄｃ２−Ｖｄｄ）の小さい値だけ低い。増幅器が利用可能なＤＣ電力は、ＤＣ電流制限回路１４がない図１におけるスタンドアローン増幅器についてのそれよりも有意には小さくなく、結果として、増幅器システムのＩＰ３は、スタンドアローン増幅器（図１）のそれよりも有意には低くない。増幅器１０がその非線形領域に入ると、それは、ＤＣ電源２からＤＣ電流制限回路１４を通じて、増大した量のＤＣ電流Ｉｄｄを引き込む。ＤＣ電流制限回路１４は、ＤＣ電流制限回路１４が高抵抗状態へ移るときに（ＤＣ電流制限回路は抵抗Ｒ２＞＞Ｒ１を有し、通常は、２桁大きい。図１０）Ｉｄｄが特定の電流レベル（Ｉｌｉｍｉｔ）に達するまで、その低抵抗状態にとどまる。高抵抗状態で、ＤＣ電流制限回路１４は、ＩｄｄをＩｌｉｍｉｔに制限する。入力電力レベルが増大し続けることは、ＩｄｄがＩｌｉｍｉｔに等しく一定のままであること（図７においてＣと表記された曲線で示される。）、ＤＣ電流制限回路１４の電圧降下（Ｖｄｃ２−Ｖｄｄ）が増大すること（図８においてＣと表記された曲線で示される。）、Ｖｄｄが低下することをもたらし、Ｐｏｕｔは、図６においてＣと表記された曲線で示されるレベルＰｏｕｔ＿ｃｍｐｒ＿Ｃを越えて増大することを阻止される。Ｐｏｕｔ＿ｃｍｐｒ＿Ｃは、スタンドアローン増幅器（図１）についてのそれ（図６においてＡと表記された曲線で示される。）よりも低い。よって、図５の増幅器システムのそれのような配置によれば、非線形領域で出力電力を制限すること、及び線形領域でＩＰ３を保つこと、という２つの目標が達成されることになる。
【００２２】
よって、増幅器１２は、増幅器が重ね合わせの原理（すなわち、２つ以上の刺激によって引き起こされる所与の場所及び時間での正味の応答は、夫々の刺激によって個別に引き起こされうる応答の和である。）に従って動作する線形動作領域と、増幅器１２によって生成される出力信号電力が、入力信号の電力が所定の入力電力レベルを上回るときに、入力信号電力レベルとともに変化しない圧縮電力レベルＰｏｕｔ＿ｃｍｐｒを有している圧縮動作領域とを有する。更に、ＤＣ電流制限回路１４は、システム１０がその圧縮領域で動作しているときに、システム１０の出力端子での最大出力電力を、圧縮電力レベルＰｏｕｔ＿ｃｍｐｒを下回るレベルに制限するように、増幅器１２にバイアスをかける。
【００２３】
図９を参照すると、ここで、図１０に示される図５のＦＥＴ増幅器によって引き込まれる電流の関数として、図５のＦＥＴ増幅器のドレインで生成される電圧との関係を有しているＤＣ電流制限回路１４は、非線形メサ抵抗（ＮＭＲ；Nonlinear  Mesa  Resistor）により実装されている。ＮＭＲは、長方形半導体アクティブ領域の２つの反対の側に２つのオーム接点を置くことによって、形成される。その電流−電圧関係は、抵抗での電圧降下が、比例係数（オーム領域抵抗Ｒｏｈｍ）によって抵抗を流れる電流におおよそ比例するオーム（低抵抗）領域と、電流が電圧降下と実質的に無関係であり、飽和領域開チャネル電流Ｉｍａｘに等しい飽和（高抵抗）領域とを含む。Ｒｏｈｍ及びＩｍａｘは両方とも、技術の特性（メサ抵抗Ｒｍｅｓａ＿ｒｈｏ及び幅の単位に正規化された開チャネル電流Ｉｍａｘ［Ａ／ｍｍ］）並びに物理寸法（幅Ｗ及び長さＬ）によって定義される。例えば、ＡｌＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓ仮晶高電子移動度トランジスタ（ｐＨＥＭＴ；pseudomorphic  High  Electron  Mobility  Transistor）技術では、Ｒｍｅｓａ＿ｒｈｏ及びＩｍａｘ［Ａ／ｍｍ］は、構成するエピタキシャル層のモル分数及び厚さによって並びに構造内のパルスドープ層（図示せず。）のドーピング濃度レベルによってほとんど決定される。よって、ここで、オーム領域抵抗Ｒｏｈｍ［Ω］＝ｄＶ／ｄＩ≒Ｒｍｅｓａ＿ｒｈｏ［Ω／ｓｑｕａｒｅ］×Ｌ／Ｗ、且つ、飽和領域開チャネル電流Ｉｍａｘ［Ａ］≒Ｉｍａｘ［Ａ／ｍｍ］×Ｗ［ｍｍ］。
【００２４】
図１１に示されるように、ＮＭＲをＤＣ電流制限回路１４として使用するよう、増幅器のＩＱがＮＭＲのオーム領域に入り、一方で、ＩｌｉｍｉｔがＮＭＲのＩｍａｘに等しく設定されるような大きさにされる（すなわち、Ｌ及びＷが選択される）必要がある。一般に、長さＬは、オーム領域の直列抵抗を最低限にするよう可能な限り小さく選択され、このようにして、図５の増幅器システム１０のＩＰ３を保つ。幅Ｗは、必要とされるＰｏｕｔ＿ｃｍｐｒ＿Ｃを実現するよう、所望のＩｌｉｍｉｔに基づき選択される。図１１はまた、如何にしてＮＭＲが、図６及び１２においてＢと表記された曲線で示される先行技術の性能を代表する定電流源（能動負荷）として動作するような大きさにされるかを表す。
【００２５】
図１２Ａ及び１２Ｂは、システムの線形性を保ちながら達成される図５における増幅器システムの出力電力制限機能を実証する。これは、図１の増幅器（図１２において曲線Ａによって示される。）、図４の増幅器（図１２において曲線Ｂによって示される。）及び図５の増幅器システム１０（図１２において曲線Ｃ１及びＣ２によって夫々示される。）について、入力信号の関数として、圧縮出力電力及び３次出力インターセプトポイントのシミュレーション結果によって説明される。
【００２６】
ＷＮＲ＞ＷＣＣＳ（ＷＮＲは、非線形抵抗として実装される、図９で示された構造の幅であり、比較のために、ＷＣＣＳは、図４のシステムでの使用のために実装される場合に、定電流源の幅である。）、Ｒｏｈｍ＿ＮＲ＜Ｒｏｈｍ＿ＣＣＳ（Ｒｏｈｍ＿ＮＲは、非線形抵抗として実装される、図９で示された構造のオーム領域の抵抗であり、比較のために、Ｒｏｈｍ＿ＣＣＳは、図４のシステムで使用される定電流源として実装される場合に、図９の構造の抵抗である。）、且つ、Ｉｍａｘ＿ＮＲ＞Ｉｍａｘ＿ＣＣＳ（Ｉｍａｘ＿ＮＲは、非線形抵抗として実装される、図９で示された構造の飽和領域の開チャネル電流であり、比較のために、Ｉｍａｘ＿ＣＣＳは、図４のシステムでの使用のために実装される場合に、定電流源の飽和領域の開チャネル電流である。）←→Ｉｌｉｍｉｔ＿ＮＲ＞Ｉｌｉｍｉｔ＿ＣＣＳ（Ｉｌｉｍｉｔ＿ＮＲ及びＩｌｉｍｉｔ＿ＣＣＳは、非線形抵抗として実装される場合及び図４のシステムでの定電流源としての使用のために実装される場合の夫々の図９で示された構造の所望の制限電流である。）が分かる。
【００２７】
図１２Ａ及び１２Ｂを参照すると、線形領域ＩＰ３及び非線形領域の圧縮出力電力Ｐｏｕｔ＿ｃｍｐｒに対するＮＭＲの幅Ｗの影響が実証されている。より小さい幅を有するＮＭＲ（曲線Ｃ２）は、より大きい幅を有するＮＭＲ（曲線Ｃ１）と比較して、より低いＰｏｕｔ＿ｃｍｐｒ及び同程度のＩＰ３を有している。一般に、より小さいＷは、より低いＩｌｉｍｉｔ、結果として、より低いＰｏｕｔ＿ｃｍｐｒをもたらす。他方で、より小さいＷは、より高いＲｏｈｍ及びより低いＩＰ３をもたらし得る。このトレードオフは、次のように、ＩＱとＩｌｉｍｉｔとの間の関係を用いて定量化され得る：ＩＱ＝Ｉｌｉｍｉｔ／Ｋ。ＤＣ制限回路がない図１における増幅器の場合に、Ｋは無限に大きい。すなわち、ＩｌｉｍｉｔはＩＱよりも無限により大きく、結果として、ＩＰ３及びＰｏｕｔ＿ｃｍｐｒに対する影響はない。図４における定電流源を備えた増幅器システムの場合に、Ｋは１に等しい。すなわち、ＩｌｉｍｉｔはＩＱに等しく設定され、Ｐｏｕｔ＿ｃｍｐｒの相当の制限をもたらすが、ＩＰ３への悪影響も大きい。図５における、本開示に従う増幅器システムは、図４及び１の増幅器の場合に夫々対応して、１よりも大きく且つ無限よりも小さいＫ値のスペクトルを占有する。Ｋが大きければ大きいほど、Ｐｏｕｔ＿ｃｍｐｒの制限はますます小さく、且つ、ＩＰ３の低下はますます小さい。ここで、例えば、曲線Ｃ１について、Ｋ＝１．１４、及び曲線Ｃ２について、Ｋ＝１．０６。
【００２８】
図１４を参照すると、ここで、ＤＣバイアス制限回路１４は、ゲート電極及びソース電極を接続されたＦＥＴ（ＦＥＴＣＧＳＥ；FET  with  Connected  Gate  and  Source  Electrodes）として実装される。ＦＥＴＣＧＳＥは、長方形半導体アクティブ領域の２つの反対の側に２つのオーム接点を、それら２つのオーム接点の間にショットキー接点を有して置くことによって、形成される。ショットキー接点と、オーム接点のうちの１つとは、半導体アクティブ領域の外側の金属ストリップによって接続されている。その電流−電圧関係（図１５）は、抵抗での電圧降下が、比例係数（オーム領域抵抗Ｒｏｈｍ）によって抵抗を流れる電流におおよそ比例するオーム（低抵抗）領域と、電流が電圧降下と実質的に無関係であって、飽和領域飽和電流Ｉｄｓｓに等しい飽和（高抵抗）領域とを含む。Ｒｏｈｍ及びＩｄｓｓは両方とも、技術の特性（メサ抵抗Ｒｍｅｓａ＿ｒｈｏ及び幅の単位に正規化された飽和電流Ｉｄｓｓ［Ａ／ｍｍ］）並びに物理寸法（幅Ｗ及び長さＬ）によって定義される。図１５に示されるように、ＦＥＴＣＧＳＥをＤＣ電流制限回路１４として使用するよう、増幅器のＩＱがＦＥＴＣＧＳＥのオーム領域に入り、一方で、ＩｌｉｍｉｔがＦＥＴＣＧＳＥのＩｄｓｓに等しく設定されるような大きさにされる（すなわち、Ｌ及びＷが選択される）必要がある。よって、オーム領域抵抗Ｒｏｈｍ［Ω］＝ｄＶ／ｄＩ≒１．３×Ｒｍｅｓａ＿ｒｈｏ［Ω／ｓｑｕａｒｅ］×Ｌ／Ｗ、且つ、飽和領域飽和電流Ｉｄｓｓ［Ａ］≒Ｉｄｓｓ［Ａ／ｍｍ］×Ｗ［ｍｍ］＜Ｉｍａｘ［Ａ］。図１５はまた、如何にしてＦＥＴＣＧＳＥが、図５及び１２においてＢと表記された曲線で示される先行技術の性能を代表する定電流源（能動負荷）として動作するような大きさにされるかを表す。ここで、比較のために、ＷＮＲ＞ＷＣＣＳ、Ｒｏｈｍ＿ＮＲ＜Ｒｏｈｍ＿ＣＣＳ、及びＩｄｓｓ＿ＮＲ＞Ｉｄｓｓ＿ＣＣＳ←→Ｉｌｉｍｉｔ＿ＮＲ＞Ｉｌｉｍｉｔ＿ＣＣＳが知られる。このとき、Ｉｄｓｓ＿ＮＲは、増幅器１２（図５）のドレイン電流であり、Ｉｄｓｓ＿ＣＣＳは、図４のシステムのドレイン電流である。
【００２９】
さて、本開示に従う増幅器システムは、増幅器によって出力端子で生成される出力信号が、前記増幅器の圧縮領域まで、入力信号電力レベルの増大とともに比例して増大する電力レベルを有している線形動作領域を有する前記増幅器と、ＤＣ電源と前記増幅器との間に結合され、前記増幅器が前記線形動作領域において動作するときに前記ＤＣ電源から前記増幅器へ零入力電流に等しい電流を供給し、前記入力信号電力レベルが圧縮点レベルに達するまで前記入力信号電力レベルの増大とともに増大する電流を前記零入力電流を上回って前記ＤＣ電源から引き込むことを前記増幅器に可能にし、次いで、前記ＤＣ電源から前記増幅器によって引き込まれた電流を制限するリミッタ回路とを含むことが理解されるべきである。システムは、次の特徴のうちの１つ以上を独立して又は他の特徴と組み合わせて含んでよく、前記増幅器が前記線形動作領域において動作するときに、前記リミッタ回路は、低抵抗状態にあり、前記リミッタ回路が前記ＤＣ電源から前記増幅器によって引き込まれる電流を制限するときに、前記リミッタ回路は、高抵抗状態にあること、前記リミッタ回路は、非線形メサ抵抗（ＮＭＲ）半導体デバイスを有すること、又は前記リミッタ回路は、ゲート電極及びソース電極を接続された電界効果トランジスタを有することを含む。
【００３０】
さて、本開示に従う、入力端子及び出力端子を備えるシステムは、前記入力端子へ接続され、該入力端子で入力信号を受信し、前記出力端子で出力信号を生成する増幅器であり、該増幅器によって前記出力端子で生成される出力信号が、前記入力信号の電力レベルの増大とともに比例して増大する電力レベルを有している線形動作領域と、前記増幅器によって生成される前記出力信号が、前記入力信号の電力レベルが所定の電力レベルを上回るときに前記入力信号の電力レベルとともに変化しない圧縮電力レベルＰｏｕｔ＿ｃｍｐｒを有している圧縮動作領域とを有する前記増幅器と、ＤＣ電源と前記増幅器のバイアス端子との間に結合され、前記入力信号の電力レベルが前記所定の電力レベルを下回るときに当該システムの前記出力端子での出力電力が前記入力信号の電力レベルとともに比例して変化することを可能にしながら、当該システムの前記出力電力を前記圧縮電力レベルＰｏｕｔ＿ｃｍｐｒを下回るレベルに制限するように前記増幅器にバイアスをかけるＤＣ電流制限回路とを含み、前記ＤＣ電流制限回路は、前記増幅器が、前記入力信号の電力レベルの第１範囲について略一定の第１レベルを有する電流を前記ＤＣ電源から前記ＤＣ電流制限回路を通じて引き込むことを可能にし、前記ＤＣ電源から前記ＤＣ電流制限回路を通じて引き込まれる電流が、前記入力信号の電力レベルの前記第１範囲よりも大きい前記入力信号の電力レベルの第２範囲について前記略一定の第１レベルからより高い第２レベルへ増大することを可能にし、前記ＤＣ電源から前記ＤＣ電流制限回路を通じて引き込まれる電流が、前記入力信号の電力レベルの前記第２範囲よりも大きい前記入力信号の電力レベルの第３範囲について前記第２レベルを上回って増大しないようにすることが更に理解されるべきである。
【００３１】
さて、本開示に従う回路は、入力信号を受信する入力端子と、出力信号を生成する出力端子と、バイアス電流を受ける電流供給端子とを備え、線形動作領域及び圧縮領域を有する増幅器であり、該増幅器の前記線形動作領域が前記入力信号及びＤＣバイアスの関数であり、前記増幅器が前記出力信号を生成するよう前記入力信号を増幅する、前記増幅器と、
ＤＣ電源と前記電流供給端子との間に結合される非線形回路であり、前記ＤＣ電源が前記非線形回路を通じて前記増幅器へ電流を供給し、該電流が前記非線形回路にかかる電圧（ΔＶ）を生成し、該電圧（ΔＶ）が前記入力信号の関数であり、前記非線形回路は、前記電圧（ΔＶ）が第１レベルを有するときにオーム領域で動作し、前記電圧（ΔＶ）が前記第１レベルよりも大きい第２レベルを有するときに飽和領域で動作し、あるいは、前記電圧（ΔＶ）が前記第１レベルよりも大きく且つ前記第２レベルよりも小さい第３レベルを有するときに前記オーム領域と前記飽和領域との間の遷移領域で動作し、前記非線形回路は、前記入力信号が前記増幅器の前記線形動作領域で前記増幅器を作動させるときに前記オーム領域で動作し、前記非線形回路は、前記入力信号が前記増幅器の前記圧縮領域で前記増幅器を作動させるときに前記飽和領域で動作する、前記非線形回路とを含むことが更に理解されるべきである。
【００３２】
さて、本開示に従う、入力端子及び出力端子を備えるシステムは、前記入力端子へ接続され、該入力端子で入力信号を受信し、前記出力端子で出力信号を生成する増幅器であり、該増幅器は、該増幅器が重ね合わせの原理に従って動作する線形動作領域と、前記増幅器によって生成される前記出力信号の電力が、前記入力信号の電力が所定の入力電力レベルを上回るときに前記入力信号の電力レベルとともに変化しない圧縮電力レベルＰｏｕｔ＿ｃｍｐｒを有する圧縮動作領域とを有する、前記増幅器と、ＤＣ電源と前記増幅器のバイアス端子との間に結合され、当該システムの前記出力端子での最大出力電力を前記圧縮電力レベルＰｏｕｔ＿ｃｍｐｒを下回るレベルに制限するように前記増幅器にバイアスをかけるＤＣ電流制限回路とを含むことが更に理解されるべきである。
【００３３】
本開示の多数の実施形態が記載されてきた。それでもなお、様々な変更が、本開示の精神及び適用範囲から外れることなしに行われてよいことが理解されるだろう。例えば、増幅器は、バイポーラトランジスタ増幅器であってよく、他の形態及び技術が、ＤＣ電流制限回路を形成するために使用されてよい。更に、上記のＦＥＴは、正の零入力ドレイン−ソース電圧及び負の零入力ゲート−ソース電圧を必要とするデプレッションモードｎチャネルＦＥＴ技術であるＡｌＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓ  ｐＨＥＭＴであったが、本開示は、零入力電圧の極性の変更を伴って、他のＦＥＴ（ｎ又はｐチャネル、デプレッション又はエンハンスメントモード、元素半導体（Ｓｉ）又は化合物半導体（ＧａＡｓ、ＳｉＧｅ）、均質（ＧａＡＳ）又は不均質（ＡｌＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓ））及びＢＪＴ（ｎｐｎ又はｐｎｐ）技術に適用可能である。更に、語ソース及びドレインは、使用される技術に応じて入れ替えられてよいことが理解されるべきである。然るに、他の実施形態は、続く特許請求の範囲の適用範囲の中にある。
【図１】
2019530313.tif 000003
【図２】
2019530313.tif 000004
【図３】
2019530313.tif 000005
【図４】
2019530313.tif 000006
【図５】
2019530313.tif 000007
【図６】
2019530313.tif 000008
【図７】
2019530313.tif 000009
【図８】
2019530313.tif 000010
【図９】
2019530313.tif 000011
【図１０】
2019530313.tif 000012
【図１１】
2019530313.tif 000013
【図１２Ａ】
2019530313.tif 000014
【図１２Ｂ】
2019530313.tif 000015
【図１３】
2019530313.tif 000016
【図１４】
2019530313.tif 000017
【図１５】
2019530313.tif 000018
【図１６】
2019530313.tif 000019
【国際調査報告】
2019530313.tif 000020
2019530313.tif 000021
2019530313.tif 000022