(57)【要約】      （修正有）【課題】  データの書込み時間を短縮することで試験の高速化を可能とするデバイス試験装置およびデバイス試験方法を提供する。【解決手段】書込み手段１０５は、被試験デバイス選択手段１０３により選択された被試験デバイスに与えるデータのみを順次記憶手段１０１に書き込む。また、記憶手段１０６は、被試験デバイスに与えるデータを記憶する。読込手段１０７は、記憶手段１０６からデータを読み込んで被試験デバイスに与える。第１の書込み手段１０８は、データを、被試験デバイス単位で連続して記憶手段１０６に書き込む。第２の書込み手段１０９は、複数の被試験デバイスに対するデータを並行して記憶手段に書き込む。書込み方式選択手段１１０は、第１の書込み手段１０８および第２の書込み手段１０９のうちのいずれかを選択的に動作させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
被試験デバイスに与えるデータを記憶する記憶手段と、前記記憶手段から前記データを読み込んで被試験デバイスに与える読込手段と、を備えるデバイス試験装置において、
前記読込手段からのデータの出力先となる被試験デバイスを選択する被試験デバイス選択手段と、
前記被試験デバイス選択手段により選択された被試験デバイスに与えるデータのみを順次前記記憶手段に書き込む書込み手段と、
を備えることを特徴とするデバイス試験装置。
【請求項２】
前記書込み手段は、前記データを、被試験デバイス単位で連続して前記記憶手段に書き込むことを特徴とする請求項１に記載のデバイス試験装置。
【請求項３】
被試験デバイスに与えるデータを記憶する記憶手段と、前記記憶手段から前記データを読み込んで被試験デバイスに与える読込手段と、を備えるデバイス試験装置において、
前記データを、被試験デバイス単位で連続して前記記憶手段に書き込む第１の書込み手段と、
複数の被試験デバイスに対する前記データを並行して前記記憶手段に書き込む第２の書込み手段と、
前記第１の書込み手段および前記第２の書込み手段のうちのいずれかを選択的に動作させる書込み方式選択手段と、
を備えることを特徴とするデバイス試験装置。
【請求項４】
記憶したデータを被試験デバイスに与えて被試験デバイスを試験するデバイス試験方法において、
データの出力先となる被試験デバイスを限定するステップと、
前記被試験デバイスを限定するステップにより選択された被試験デバイスに与えるデータのみを順次記憶するステップと、
記憶された前記データを読み込んで、選択された前記被試験デバイスに与えるステップと、
を備えることを特徴とするデバイス試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスにデータを与えて試験を行うデバイス試験装置およびデバイス試験方法に関し、とくに検査時間の短縮を図ることができるデバイス試験装置およびデバイス試験方法に関する。
【背景技術】
【０００２】
図９は、メモリ等のデバイスを試験するデバイス試験装置の構成を示すブロック図である（例えば、特許文献１参照）。このデバイス試験装置は、８つの被試験デバイス（第１〜第８デバイス）に与えるデータを記憶するメモリ１０１と、メモリから読み込むデータのアドレス先を制御するリードアドレス制御部１０４と、メモリから読み出されたデータに基づいて、被試験デバイスに与えるデータを生成するフォーマット制御部１０３とを備える。
【０００３】
【特許文献１】特開平１１−８６５９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図９のデバイス試験装置では、８つの被試験デバイスに与えるデータをメモリ１０１に記憶した後、メモリ１０１からデータを読み込みつつ、被試験デバイスの試験を実行する。しかし、メモリ１０１へのデータの書込み時には、８つの被試験デバイスに対応するデータを並行して書き込んでいる。すなわち、メモリ１０１に順次与えられるライトデータは、８つの被試験デバイスに対応するデータを含んだ形式となっており、メモリ１０１へのデータの書き込み動作は８つの被試験デバイスに対して並行して実行される。このため、被試験デバイスが７つ以下の場合でも、メモリ１０１に対するデータの書込み時間が短縮できないという問題がある。例えば、被試験デバイスが１つの場合であっても、８つの被試験デバイスのすべてについてデータを書き込む場合と同じ時間を要する。
【０００５】
本発明の目的は、データの書込み時間を短縮することで試験の高速化を可能とするデバイス試験装置およびデバイス試験方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明のデバイス試験装置は、被試験デバイスに与えるデータを記憶する記憶手段と、前記記憶手段から前記データを読み込んで被試験デバイスに与える読込手段と、を備えるデバイス試験装置において、前記読込手段からのデータの出力先となる被試験デバイスを選択する被試験デバイス選択手段と、前記被試験デバイス選択手段により選択された被試験デバイスに与えるデータのみを順次前記記憶手段に書き込む書込み手段と、を備えることを特徴とする。
このデバイス試験装置によれば、被試験デバイス選択手段により選択された被試験デバイスに与えるデータのみを順次記憶手段に書き込むので、選択された被試験デバイスの数に応じて、記憶手段に対するデータの書込み時間を短縮することができる。
【０００７】
前記書込み手段は、前記データを、被試験デバイス単位で連続して前記記憶手段に書き込んでもよい。
この場合、複数の被試験デバイス（第１のデバイスおよび第２のデバイス）を選択し、第１のデバイスについてデバイス単位でデータを書き込んだ後、第２のデバイスについてデバイス単位でデータを書き込んでもよい。
【０００８】
本発明のデバイス試験装置は、被試験デバイスに与えるデータを記憶する記憶手段と、前記記憶手段から前記データを読み込んで被試験デバイスに与える読込手段と、を備えるデバイス試験装置において、前記データを、被試験デバイス単位で連続して前記記憶手段に書き込む第１の書込み手段と、複数の被試験デバイスに対する前記データを並行して前記記憶手段に書き込む第２の書込み手段と、前記第１の書込み手段および前記第２の書込み手段のうちのいずれかを選択的に動作させる書込み方式選択手段と、を備えることを特徴とする。
このデバイス試験装置によれば、第１の書込み手段は、データを被試験デバイス単位で連続して記憶手段に書き込むので、被試験デバイスの数に応じて、記憶手段に対するデータの書込み時間を短縮することができる。また、データを被試験デバイス単位で連続して記憶手段に書き込む第１の書込み手段と、複数の被試験デバイスに対するデータを並行して記憶手段に書き込む第２の書込み手段と、を備えるので、データの書き込み時間が短縮される書き込み方法を任意に選択できる。
【０００９】
本発明のデバイス試験方法は、記憶したデータを被試験デバイスに与えて被試験デバイスを試験するデバイス試験方法において、データの出力先となる被試験デバイスを限定するステップと、前記被試験デバイスを限定するステップにより選択された被試験デバイスに与えるデータのみを順次記憶するステップと、記憶された前記データを読み込んで、選択された前記被試験デバイスに与えるステップと、を備えることを特徴とする。
このデバイス試験方法によれば、選択された被試験デバイスに与えるデータのみを順次記憶するので、選択された被試験デバイスの数に応じて、データの書込み時間を短縮することができる。
【発明の効果】
【００１０】
本発明のデバイス試験装置によれば、被試験デバイス選択手段により選択された被試験デバイスに与えるデータのみを順次記憶手段に書き込むので、選択された被試験デバイスの数に応じて、記憶手段に対するデータの書込み時間を短縮することができる。
【発明を実施するための最良の形態】
【００１１】
図１は本発明によるデバイス試験装置を機能的に示すブロック図である。
【００１２】
図１（ａ）において、記憶手段１０１は、被試験デバイスに与えるデータを記憶する。読込手段１０２は、前記記憶手段から前記データを読み込んで被試験デバイスに与える。被試験デバイス選択手段１０３は、読込手段１０２からのデータの出力先となる被試験デバイスを選択する。書込み手段１０５は、被試験デバイス選択手段１０３により選択された被試験デバイスに与えるデータのみを順次記憶手段１０１に書き込む。
【００１３】
図１（ｂ）において、記憶手段１０６は、被試験デバイスに与えるデータを記憶する。読込手段１０７は、記憶手段１０６からデータを読み込んで被試験デバイスに与える。第１の書込み手段１０８は、データを、被試験デバイス単位で連続して記憶手段１０６に書き込む。第２の書込み手段１０９は、複数の被試験デバイスに対するデータを並行して記憶手段に書き込む。書込み方式選択手段１１０は、第１の書込み手段１０８および第２の書込み手段１０９のうちのいずれかを選択的に動作させる。
【００１４】
以下、図２〜図８を参照して、本発明によるデバイス試験装置の一実施形態について説明する。
【００１５】
図２は、本実施形態のデバイス試験装置の構成を示すブロック図である。
【００１６】
図２に示すように、本実施形態のデバイス試験装置は、デバイスに与えるデータを記憶する８個のメモリ１１〜１８（第１メモリ１１〜第８メモリ１８）と、メモリ１１〜１８に記憶されたデータを選択して読み込むリードデータ制御部２と、リードデータ制御部２から出力されたデータに基づいて被試験デバイスに印加するデータを生成するフォーマット制御部３と、メモリ１１〜１８から読み込むデータのアドレスを指定するリードアドレス制御部４と、メモリ１１〜１８にデータを書き込むライトデータ制御部５と、メモリ１１〜１８へのデータの書き込みの可否を制御するライトイネーブル制御部６と、を備える。
【００１７】
フォーマット制御部３は８つの被試験デバイス（第１デバイスＤＵＴ１〜第８デバイスＤＵＴ８）のそれぞれに向けてデータを出力する８つのブロック３ａからなる。本実施形態のデバイス試験装置では、各ブロック３ａを介して、最大で８つの被試験デバイスに対するデータをメモリ１１〜１８に記憶し、これらのデータを被試験デバイスに与えることができる。
【００１８】
図３（ａ）は、第１メモリ１１〜第８メモリ１８の構成を示す図である。図３（ａ）に示すように、各メモリは５１２ワード×８ビットの記憶容量をもち、ライトポートとリードポートとが独立して制御される。また、各メモリは８ビット個別に書込み制御が可能な、いわゆるパーシャルライト機能を有するメモリとされている。ライトイネーブル制御部６から出力されるライトイネーブルＷＥの８ビット中、「１」となっているビットのみが書込み可能となる。例えば、ライトイネーブルＷＥが図３（ｂ）に示すデータである場合には、「１」に対応するビットのみが書き込み可能となる。したがって、この場合にはライトデータＷＤのうち、「Ａ」、「Ｄ」、「Ｇ」、「Ｈ」のみが対応するビットに書き込まれる。
【００１９】
図３（ａ）に示すように、メモリ１１〜１８の各ビットは、それぞれ、第１デバイス〜第８デバイスに対するデータの格納領域に対応している。
【００２０】
図３（ｃ）はライトデータ制御部５に与えられるライトデータＷＤのデータアドレスと、メモリ１１〜１８のアドレスとの関係を示す図であり、メモリ１１〜１８内におけるライトデータＷＤの格納位置を示している。図３（ｃ）に示すように、ライトデータＷＤの「アドレス０」は第１メモリ１１における所定ビットの「アドレス０」に、ライトデータＷＤの「アドレス１」は第２メモリ１２における所定ビットの「アドレス０」に、ライトデータＷＤの「アドレス２」は第３メモリ１３における所定ビットの「アドレス０」に、・・・ライトデータＷＤの「アドレス７」は第８メモリ１８における所定ビットの「アドレス０」に、それぞれ格納される。また、続くライトデータＷＤの「アドレス８」は第１メモリ１１における所定ビットの「アドレス１」に、ライトデータＷＤの「アドレス９」は第２メモリ１２における所定ビットの「アドレス１」に、それぞれ格納される。
【００２１】
このように、本実施形態では、ライトデータＷＤが１ビットずつ第１メモリ１１〜第８メモリ１８の所定ビットに振り分けられ、格納される。
【００２２】
次に、本実施形態のデバイス試験装置におけるメモリ１１〜１８へのデータの書込み方法について説明する。本装置では、データの書き込み方式として２方式が選択可能とされている。
【００２３】
（対単一デバイス連続書込み方式）
単一の被試験デバイスについて試験を行う場合、このデバイスに与えるデータのみを連続してメモリ１１〜１８に格納することができる。この書込み方式では、単一の被試験デバイスに与える８アドレス分のライトデータＷＤを一括してメモリ１１〜１８に書込む。以下、データを書き込む手順を説明する。
【００２４】
まず、ライト方式選択信号ＷＳを「対単一デバイス連続書込み方式」に設定し、デバイス選択振動ＤＳにより所定のデバイス（デバイスＤＵＴ１〜ＤＵＴ８のいずれか１つ）を選択する。
【００２５】
次に、連続８アドレス分のライトデータＷＤの先頭のアドレスを、１２ビットのライトアドレスＷＡに設定する。
【００２６】
また、単一の被試験デバイスに与える８アドレス分の書込みデータをライトデータＷＤ（８ビット）に設定する。
【００２７】
ライトデータ制御部５では、ライト方式選択信号ＷＳおよびライトデータＷＤに基づいて、メモリ１１〜１８に向けて出力されるメモリライトデータＭＤを生成する。メモリ１１〜メモリ１８に与えられるメモリライトデータＭＤは、それぞれ８ビットのデータである。
【００２８】
図４は、ライト方式選択信号ＷＳが「対単一デバイス連続書込み方式」に設定されている場合における、ライトデータＷＤと、メモリ１１〜１８に向けてそれぞれ出力されるメモリライトデータＭＤとの関係を示している。図４に示すように、８ビットのライトデータ（データＷＤ０，ＷＤ１，ＷＤ２，ＷＤ３，ＷＤ４，ＷＤ５，ＷＤ６，ＷＤ７）は１ビットずつ第１メモリ１１〜第８メモリ１８に振り分けられる。また、８つの被試験デバイスＤＵＴ１〜ＤＵＴ８に対応するデータとして、同一のデータが生成される。
【００２９】
ライトイネーブル制御部６では、ライト方式選択信号ＷＳと、デバイス選択信号ＤＳに基づいてライトイネーブルＷＥを生成する。
【００３０】
図５は、ライト方式選択信号ＷＳが「対単一デバイス連続書込み方式」に設定されている場合における、デバイス選択信号ＤＳと、ライトイネーブルＷＥとの関係を示している。図５（ａ）に示すように、３ビットのデバイス選択信号ＤＳによって単一のデバイスが選択される。図５（ｂ）に示すように、例えば、第７デバイスＤＵＴ７が選択された場合、メモリ１１〜１８のそれぞれに与えられるライトイネーブル（８ビット）ＷＥは、各メモリ１１〜１８における第７デバイスＤＵＴ７に対応するビットのみを書き込み可能に設定する。図５（ｂ）におけるライトイネーブルの「１」は「ライトする」、「０」は「ライトしない」をそれぞれ意味する。
【００３１】
メモリ１１〜１８では、ライトアドレスＷＡの上位９ビットと、ライトイネーブル制御部６からのライトイネーブルＷＥと、ライトデータ制御部５からのメモリライトデータＭＤとに基づいて、所定のアドレスにライトデータＷＤを書き込む。このとき、メモリ１１〜１８では、ライトアドレスＷＡの上位９ビットで示されるアドレスに対し、ライトイネーブルＷＥのビットがセットされている（値が「１となっている」）位置のメモリライトデータＭＤだけを書き込む。例えば、第７デバイスＤＵＴ７が選択されている場合には、図４（ｂ）に斜線で示すデータのみがメモリ１１〜１８に書き込まれる。
【００３２】
次いで、連続８アドレス分の次のライトデータＷＤの先頭のアドレスを、１２ビットのライトアドレスＷＡに設定する。また、この８アドレス分の書込みデータをライトデータＷＤに設定し、上記書込み処理を実行する。
【００３３】
このような処理をライトデータＷＤの末尾まで繰り返すことで、選択されたデバイスに対応するデータがメモリ１１〜１８に書き込まれる。
【００３４】
次に、メモリ１１〜１８からデータを読み出す手順について説明する。
【００３５】
データ読み出し時には、読み出し開始アドレスをリードスタートアドレスＲＳＡに、読み出し終了アドレスをリードエンドアドレスＲＥＡに、それぞれ設定する。
【００３６】
リードアドレス制御部４では、リードスタートアドレスＲＳＡ、リードエンドアドレスＲＥＡおよびテストレート信号ＲＳから、リードアドレスＲＡを生成する。メモリ１１〜１８のそれぞれは、リードアドレス制御部４で生成されたリードアドレスＲＡの上位９ビットが示すメモリ内のアドレスのデータを、リードデータＲＤとしてリードデータ制御部２に出力する。
【００３７】
リードデータ制御部２では、メモリ１１〜１８のそれぞれから出力されたリードデータＲＤと、リードアドレス制御部４で生成されたリードアドレスＲＡの下位３ビットとに基づいてフォーマットデータＦＤを生成する。
【００３８】
図６はリードアドレスＲＡの下位３ビットとフォーマットデータＦＤとの関係を示す図である。図６に示すように、リードデータ制御部２は、リードアドレスＲＡの下位３ビットに従って、メモリ１１〜１８から出力されたリードデータＲＤのいずれかをフォーマットデータＦＤとして選択する。
【００３９】
フォーマット制御部３では、リードデータ制御部２からのフォーマットデータＦＤ、フォーマットモードＦＭおよびタイミングエッジ信号ＴＳに基づいて、被試験デバイス（デバイスＤＵＴ１〜ＤＵＴ８のいずれか１つ）に印加するデータを生成する。フォーマット制御部３におけるデータ生成の詳細な手順については説明を省略するが、各ブロック３ａを介して所定の被試験デバイスに対し、所定のデータが与えられる。
【００４０】
以上のように、本実施形態では、単一の被試験デバイスについて試験を行う場合、このデバイスに与えるデータのみを連続してメモリ１１〜１８に格納する。このため、メモリ１１〜１８に対するデータの書込みに要する時間を大幅に短縮でき、デバイスの試験時間を短くできる。
【００４１】
上記手順では、デバイス選択信号ＤＳを３ビットの信号とし、８つの被試験デバイス（デバイスＤＵＴ１〜ＤＵＴ８）のうちのいずれか１つのデバイスを選択している。しかし、デバイス選択信号ＤＳを８ビットの信号とし、個々のデバイスの選択／非選択を設定可能としてもよい。複数のデバイスを選択した場合には、選択されたすべてのデバイスに同一のデータが与えられることになる。
【００４２】
また、複数のデバイスに対し、異なるデータを与えたい場合には、メモリ１１〜１８に対するデータの書込みをデバイス単位で繰り返してもよい。データの書込みの後、メモリ１１〜メモリ１８からデータを読み込むことで、複数のデバイスに対し、同時に異なるデータを与える試験を実行できる。
【００４３】
（対複数デバイス並行書込み方式）
本実施形態のデバイス試験装置では、８つの被試験デバイスＤＵＴ１〜ＤＵＴ８に対応するデータを並行してメモリ１１〜メモリ１８に書込むことも可能である。
【００４４】
この場合には、ライト方式選択信号ＷＳを「並列書込み方式」に設定する。また、メモリ１１〜１８に対する書込みアドレスをライトアドレスＷＡに設定する。そして、メモリ１１〜１８に対する書込みデータをライトデータＷＤに設定する。
【００４５】
ライトデータ制御部５では、ライト方式選択信号ＷＳおよびライトデータＷＤに基づいて、メモリ１１〜１８のそれぞれに出力するメモリライトデータＭＤを生成する。
【００４６】
図７は、ライト方式選択信号ＷＳが「並列書込み方式」に設定されている場合における、ライトデータＷＤとメモリライトデータＭＤの関係を示している。図７に示すように、８ビットのライトデータ（データＷＤｎ（１），ＷＤｎ（２），ＷＤｎ（３），ＷＤｎ（４），ＷＤｎ（５），ＷＤｎ（６），ＷＤｎ（７），ＷＤｎ（８））は１ビットずつ第１デバイスＤＵＴ１〜第８デバイスＤＵＴ８に振り分けられる。データＷＤｎ（１）（ｎ＝０〜７）は第１デバイスＤＵＴ１に、ＷＤｎ（２）（ｎ＝０〜７）は第２デバイスＤＵＴ２に、・・・ＷＤｎ（８）（ｎ＝０〜７）は第８デバイスＤＵＴ８に、それぞれ対応する。
【００４７】
ライトイネーブル制御部６では、ライト方式選択信号ＷＳおよびライトアドレスＷＡの下位３ビットに基づいて、メモリ１１〜１８のそれぞれに出力するライトイネーブルＷＥを生成する。
【００４８】
図８は、ライト方式選択信号ＷＳが「並列書込み方式」に設定されている場合における、ライトアドレスＷＡの下位３ビットと、ライトイネーブルＷＥとの関係を示している。図８（ａ）に示すように、ライトアドレスＷＡの下位３ビットに応じて、メモリ１１〜１８の中の１つのメモリが順次選択される。図８（ｂ）に示すように、例えば、第２メモリ１２が選択されたとき、ライトイネーブルＷＥ（８ビット）は、第２メモリ１２のみを書き込み可能に設定する。図８（ｂ）におけるライトイネーブルの「１」は「ライトする」、「０」は「ライトしない」をそれぞれ意味する。
【００４９】
メモリ１１〜１８では、ライトアドレスＷＡの上位９ビットおよびライトイネーブル制御部６で生成されるライトイネーブルＷＥに基づいて、ライトデータ制御部５からのメモリライトデータＭＤの書込みを行う。このとき、メモリ１１〜１８では、ライトアドレスＷＡの上位９ビットで示されるメモリ内のアドレスに対し、ライトイネーブルＷＥのビットがセットされている（値が「１となっている」）位置のメモリライトデータＭＤだけを書き込む。例えば、第２メモリ１２が選択されているときには、図７（ｂ）に斜線で示すデータが第２メモリ１２に書き込まれる。
【００５０】
以上の処理をライトデータの末尾まで繰り返すことで、８つのデバイスに対応するデータがメモリ１１〜１８に書き込まれる。この場合には、８つのデバイスに対して、それぞれ異なるデータを書き込むことができる。
【００５１】
メモリ１１〜１８からのデータを読み出す手順は「対単一デバイス連続書込み方式」と同様であるため、説明を省略する。
【００５２】
以上のように、本実施形態では、２つの書き込み方式によるデータの書き込みを可能としている。したがって、データの書き込みに要する時間がより短縮される方式を選択することで、デバイスの試験をより高速化することができる。例えば、被試験デバイスが少数の場合には、「対単一デバイス連続書込み方式」を採用すればよい。また、被試験デバイスが多い場合、例えば８つの場合には、基本的には両者の方式間でデータの書き込み時間に極端な差異は発生しない。しかし、例えば、８つのデバイスに対し９ビットのデータをそれぞれ書き込む場合には、「対単一デバイス連続書込み方式」では、８ビットのライトデータＷＤを１６セット（２セット×８回（デバイス数））分書き込む必要がある。これに対し、「並行書込み方式」では、８ビットのライトデータＷＤを９セット（各デバイスに９ビットずつ）分書き込めば足りる。したがって、この場合には後者の方式が有利になる。
【００５３】
本発明の適用範囲は上記実施形態に限定されることはない。本発明は、各種デバイスを試験する装置および方法に対し、広く適用することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明によるデバイス試験装置を機能的に示すブロック図。
【図２】一実施形態のデバイス試験装置の構成を示すブロック図。
【図３】メモリの構成等を示す図であり、（ａ）はメモリ構成を示す図、（ｂ）はライトイネーブルによる書き込み制御の方法を示す図、（ｃ）はライトデータのデータアドレスとメモリのアドレスとの関係を示す図。
【図４】ライト方式選択信号が「対単一デバイス連続書込み方式」に設定されている場合における、ライトデータとメモリライトデータとの関係を示す図。
【図５】ライト方式選択信号が「対単一デバイス連続書込み方式」に設定されている場合における、デバイス選択信号とライトイネーブルとの関係を示す図であり、（ａ）はデバイス選択信号と選択されるデバイスの関係を示す図、（ｂ）は第７デバイスが選択された場合を示す図。
【図６】リードアドレスの下位３ビットとフォーマットデータとの関係を示す図。
【図７】ライト方式選択信号が「並列書込み方式」に設定されている場合における、ライトデータとメモリライトデータの関係を示す図。
【図８】ライト方式選択信号が「並列書込み方式」に設定されている場合における、ライトアドレスの下位３ビットとライトイネーブルとの関係を示す図であり、（ａ）はライトアドレスの下位３ビットと選択されるメモリとの関係を示す図、（ｂ）は第２メモリが選択された場合を示す図。
【図９】従来のデバイス試験装置を示す図。
【符号の説明】
【００５５】
２      リードデータ制御部（読込手段）
５      ライトデータ制御部（書込み手段、第１の書込み手段、第２の書込み手段）
６      ライトイネーブル制御部（被試験デバイス選択手段、書込み方式選択手段）
１１〜１８  メモリ（記憶手段）
１０１  記憶手段
１０２  読込手段
１０３  被試験デバイス選択手段
１０５  書込み手段
１０６  記憶手段
１０７  読込手段
１０８  第１の書込み手段
１０９  第２の書込み手段
１１０  書込み方式選択手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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