(57)【要約】  プレーナゲートパワーＭＯＳＦＥＴ（１００）が、第１の導電型にドープされる半導体表面（１０８）を有する基板（１０５）、及びボディ領域（１１３）の上にゲートスタック（１１１ａ／１１２、１１１ｂ／１１２）各々を有する第１のセル（１１０ａ）及び少なくとも第２のセル（１１０ｂ）を含む複数のトランジスタセル（セル）を含む。トレンチが３より大きいアスペクト比を有し、ゲートスタック間の半導体表面の頂部側から下方に延在して、第２の導電型にドープされるソース（１２７）から基板までのソースコンタクト（ＳＣＴ）（１２０）を提供する。電界プレート（ＦＰ）（１２８）がゲートスタックの上にありトレンチのためのライナを提供する。トレンチは耐火性金属又はプラチナ族金属（ＰＧＭ）金属フィラー（１２２）を内部に有する。第２の導電型にドープされるドレイン（１３２）が、半導体表面においてゲートスタックのトレンチとは反対の側にある。
2019505994.tif 000002
【特許請求の範囲】
【請求項１】
プレーナゲートパワー金属酸化物半導体電界効果トランジスタ（パワーＭＯＳＦＥＴ）を作製するための方法であって、
第１の導電型にドープされる半導体表面を有する基板上に形成される第１のセル及び少なくとも第２のセルを含む複数のトランジスタセル（セル）を含むプレーナゲートパワーＭＯＳＦＥＴダイを提供することであって、前記第１のセルが第１のゲートスタックを有し、前記第２のセルが第２のゲートスタックを有し、
前記ゲートスタックの各々が、
ボディ領域の上のゲート誘電体上のゲート電極と、
少なくとも３のアスペクト比を有し、前記第１及び第２のゲートスタック間の前記半導体表面の頂部側から下方に延在するトレンチであって、前記基板から第２の導電型にドープされるソースまでのソースコンタクト（ＳＣＴ）を提供し、耐火性又はプラチナ族金属（ＰＧＭ）金属フィラー（金属フィラー）を内部に有する、前記トレンチと、
前記トレンチのためのライナを提供するように延在する前記ゲートスタックの上の電界プレート（ＦＰ）と、
前記半導体表面における、前記ゲートスタックの、前記トレンチとは反対の側の前記第２の導電型にドープされるドレインと、
を含む、前記プレーナゲートパワーＭＯＳＦＥＴダイを提供すること、及び
前記ドレインの上の前記ＦＰの側壁に沿って前記金属フィラーを除去し、前記トレンチにおける前記金属フィラーの一部を除去するため、前記金属フィラーの第１のエッチングを行うこと、
前記トレンチを充填することを含めて前記金属フィラーを堆積させること、及び
前記金属フィラーの第２のエッチングを行うこと、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、前記金属フィラーがタングステン（Ｗ）を含む、方法。
【請求項３】
請求項１に記載の方法であって、前記金属フィラーが、Ｔａ、Ｐｔ、又はＰｄを含む、方法。
【請求項４】
請求項１に記載の方法であって、前記ゲート電極がポリシリコン上の金属シリサイド（ＷＳｉ２）を含む、方法。
【請求項５】
請求項１に記載の方法であって、前記基板がｐ＋基板を含み、前記半導体表面がｐエピタキシャル層を含み、前記パワーＭＯＳＦＥＴがＮＭＯＳを含む、方法。
【請求項６】
請求項１に記載の方法であって、前記基板がｎ＋基板を含み、前記半導体表面がｎエピタキシャル層を含み、前記パワーＭＯＳＦＥＴがＰＭＯＳを含む、方法。
【請求項７】
請求項１に記載の方法であって、前記第１のエッチング及び前記第２のエッチングがいずれもプラズマエッチングを含む、方法。
【請求項８】
請求項１に記載の方法であって、前記ＦＰが少なくとも１つの耐火性金属層を含む、方法。
【請求項９】
請求項１に記載の方法であって、前記トレンチが、前記ゲートスタックによって提供される自己整合を用いるエッチングプロセスによって形成される、方法。
【請求項１０】
請求項１に記載の方法であって、前記トレンチを形成した後に前記ＳＣＴの底部において基板コンタクト領域を形成することをさらに含み、前記基板コンタクト領域が前記第１の導電型にドープされる、方法。
【請求項１１】
プレーナゲート金属酸化物半導体電界効果トランジスタ（パワーＭＯＳＦＥＴ）であって、
第１の導電型にドープされる半導体表面を有する基板、
前記半導体表面上に形成される第１のセル及び少なくとも第２のセルを含む複数のトランジスタセル（セル）であって、前記第１のセルが第１のゲートスタックを有し、前記第２のセルが第２にゲートスタックを有する、前記複数のトランジスタセルであって、
前記ゲートスタックの各々が、
ボディ領域の上のゲート誘電体上のゲート電極と、
少なくとも３のアスペクト比を有し、前記第１及び第２のゲートスタックの間の前記半導体表面の頂部側から下方に延在して、前記基板から第２の導電型にドープされるソースまでのソースコンタクト（ＳＣＴ）を提供するトレンチと、
前記トレンチのためのライナを提供するように延在する、前記ゲートスタックの上の電界プレート（ＦＰ）と、
を含み、
前記トレンチが耐火性金属又はプラチナ族金属（ＰＧＭ）フィラー（金属フィラー）を前記トレンチ内に有する、前記複数のトランジスタセル、及び
前記半導体表面における、前記ゲートスタックの、前記トレンチとは反対の側の前記第２の導電型にドープされるドレイン、
を含む、パワーＭＯＳＦＥＴ。
【請求項１２】
請求項１１に記載のパワーＭＯＳＦＥＴであって、前記金属フィラーがタングステン（Ｗ）を含む、パワーＭＯＳＦＥＴ。
【請求項１３】
請求項１１に記載のパワーＭＯＳＦＥＴであって、前記金属フィラーが、Ｔａ、Ｐｔ、又はＰｄ、或いは、Ｔａ、Ｐｔ、又はＰｄの耐火性金属シリサイドを含む、パワーＭＯＳＦＥＴ。
【請求項１４】
請求項１１に記載のパワーＭＯＳＦＥＴであって、前記ゲート電極がポリシリコン上の金属シリサイド（ＷＳｉ２）を含む、パワーＭＯＳＦＥＴ。
【請求項１５】
請求項１１に記載のパワーＭＯＳＦＥＴであって、前記ＦＰが少なくとも１つの耐火性金属層を含む、パワーＭＯＳＦＥＴ。
【請求項１６】
請求項１１に記載のパワーＭＯＳＦＥＴであって、前記基板がｐ＋基板を含み、前記半導体表面がｐエピタキシャル層を含み、前記パワーＭＯＳＦＥＴがＮＭＯＳを含む、パワーＭＯＳＦＥＴ。
【請求項１７】
請求項１１に記載のパワーＭＯＳＦＥＴであって、前記基板がｎ＋基板を含み、前記半導体表面がｎエピタキシャル層を含み、前記パワーＭＯＳＦＥＴがＰＭＯＳを含む、パワーＭＯＳＦＥＴ。
【請求項１８】
請求項１１に記載のパワーＭＯＳＦＥＴであって、前記ＦＰが少なくとも１つの耐火性金属層を含む、パワーＭＯＳＦＥＴ。
【請求項１９】
請求項１１に記載のパワーＭＯＳＦＥＴであって、前記ＳＣＴの底部に基板コンタクト領域をさらに含み、前記基板コンタクト領域が前記第１の導電型にドープされる、パワーＭＯＳＦＥＴ。
【請求項２０】
プレーナゲート金属酸化物半導体電界効果トランジスタ（パワーＭＯＳＦＥＴ）であって、
第１の導電型にドープされる半導体表面を有する基板、
前記半導体表面上に形成される第１のセル及び少なくとも第２のセルを含む複数のトランジスタセル（セル）であって、前記第１のセルが第１のゲートスタックを有し、前記第２のセルが第２にゲートスタックを有する、前記複数のトランジスタセルであって、
前記ゲートスタックの各々が、
ボディ領域の上のゲート誘電体上のゲート電極と、
少なくとも３のアスペクト比を有し、前記第１及び第２のゲートスタックの間の前記半導体表面の頂部側から下方に延在して前記基板から第２の導電型にドープされるソースまでのソースコンタクト（ＳＣＴ）を提供するトレンチと、
前記トレンチのためのライナを提供するように延在する、前記ゲートスタックの上の電界プレート（ＦＰ）と、
を含み、
前記トレンチが、タングステンフィラー又はタングステン含有フィラーを前記トレンチ内に有する、前記複数のトランジスタセル、及び
前記半導体表面において、前記ゲートスタックの、前記トレンチとは反対側の前記第２の導電型にドープされるドレイン、
を含む、パワーＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施形態は、プレーナゲートパワー半導体デバイスに関する。
【背景技術】
【０００２】
パワー電界効果トランジスタ（ＦＥＴ）において、低い固有オン抵抗（ＲＳＰ）は、概して、電力変換効率を上げることを含めて、性能を改善するための傾向である。このようなパワーデバイスの一つは、テキサス・インスツルメンツのＮＥＸＦＥＴ（商標）などのプレーナゲートトレンチ金属酸化物半導体ＦＥＴである。
【０００３】
ＮＥＸＦＥＴ（商標）は、約２ＧＨｚまでの周波数範囲におけるＲＦ信号増幅に用いられ得る横方向拡散金属酸化物半導体（ＬＤＭＯＳ）トランジスタに似た構造に由来している。ＬＤＭＯＳデバイスにおいて、ドレインは、電流が横方向に流れるように横方向に配置され、ソース破壊電圧に高ドレインを提供するように、ドリフト領域がチャネルとドレインの間に介在する。
【０００４】
より高い動的性能を得るためのＮＥＸＦＥＴ（商標）の場合、軽くドープされたドレイン拡張（ＬＤＤ）の上のゲート電極の重なりを最小限に保つことによってミラー容量（Miller capacitance）をピコファラッド一桁まで減少させる。また、ＮＥＸＦＥＴ（商標）は、ソース金属が、ゲート電極を覆い、デバイスのゲート端子とドレイン端子との間に効果的な静電シールドをつくる電界プレート要素をＬＤＤ領域にわたって生成するトポロジーを有する。また、ソース金属によって生成される電界プレートは、ＬＤＤ表面に沿った電界の分布を拡張する。この電界プレート形状特徴は、ゲート電極のドレイン縁における電界ピークの高さを低くする。こうすることによって、従来のＬＤＭＯＳデバイスにおいて信頼性の問題を生じさせるホットキャリア効果が回避される。
【発明の概要】
【０００５】
本概要は、提供される図面を含む、発明を実施するための形態において下記でさらに説明される開示される概念の簡単な抜粋を簡略化された形態で紹介するために提供される。本概要は、特許請求される主題の範囲を限定することを意図するものではない。
【０００６】
開示される実施形態は、前述のＮＥＸＦＥＴ（商標）プレーナゲートパワー電界効果トランジスタ（ＦＥＴ）設計で始まり、それを、ソースの表面におけるアルミニウムからシリコンコンタクトへのソースコンタクトを、基板上のエピタキシャル（エピ）層内において又は基板自体内への金属（例えば、Ｗ）充填ディープソースコンタクト（ディープＳＣＴ）に変更することを含めて、改変する。ディープＳＣＴは、互いに反対の型にドープされる、デバイスのソース及び基板に同時にオーミック接触する。金属（例えば、Ｗ）充填ディープＳＣＴは、パワーＦＥＴのＳＣＴ寄生抵抗及び面積正規化ＯＮ状態抵抗（ＲＳＰ）を減少させると認知されている。ディープＳＣＴは、概して、ソースの自己整合をもたらすゲートスタック間に０．４μｍの臨界寸法（ＣＤ）開口を有するなどの高アスペクト比（ＡＲ）を有し、深さが少なくとも（ゲートスタックを含めて）１．２μｍであり、そのため、ディープＳＣＴのＡＲは３：１以上である。ディープＳＣＴのＣＤは、約０．３μｍ以下とし得、合計深さは（約０．５μｍのゲートスタック厚さを含めて）約１．５μｍであり、約５：１のトレンチＡＲになる。
【０００７】
開示される実施形態は、ゲートスタックを用いて自己整合してディープＳＣＴを形成して性能を向上させ、これにより、基板上のエピタキシャル（エピ）層（又は基板）内に形成されるテーパ形状のＳＣＴプロファイルを得ることが難しくなると認識されている。このプロファイルは、ドレインから電気的に絶縁され、低抵抗であるＳＣＴに必要とされるものである。トレンチを形成した後、ゲートスタックの上に電界プレート（ＦＰ）が形成され、ＦＰは、ＳＣＴをライニングするＦＰ材料（例えば、耐火性金属ライナー）によってディープＳＣＴに電気的に結合される。
【０００８】
１つの特定の実施形態において約５：１など、少なくとも３：１のトレンチＡＲは、単一金属（例えば、Ｗ）ディープＳＣＴ充填及びエッチングプロセスについての大きな挑戦課題になると本明細書において認識されている。こういった挑戦課題には、ＦＰにわたっていかなる金属残渣もなく（金属残渣は、（ＦＰに接続される）ソースと、ドレインコンタクトとの間に漏れ又は短絡を生じさせ得る）ディープＳＣＴを形成し、ＲＳＰのみならず寄生抵抗を付加するＳＣＴにおける金属継ぎ目（空隙領域）を回避するための、金属充填及びエッチバック処理が含まれる。
【０００９】
開示される実施形態は、パワープレーナゲートトレンチ金属酸化物半導体ＦＥＴ（パワーＭＯＳＦＥＴ）を作製するための方法を含む。この方法は、第１の導電型にドープされる半導体表面（例えば、エピ）を有する基板上（例えば、ウェハ上）に形成される第１のセル及び少なくとも第２のセルを含む、複数のトランジスタセル（セル）を含む少なくとも１つのＭＯＳＦＥＴダイを提供することを含む。第１のセルは第１のゲートスタックを有し、第２のセルは第２のゲートスタックを有する。各ゲートスタックは、ボディ領域の上のゲート誘電体上のゲート電極と、少なくとも３のアスペクト比を有し、第１及び第２のゲートスタック間の半導体表面の頂部側から下方に延在するトレンチとを含む。
【００１０】
ＦＰが、各ゲートスタックの上にあり、トレンチのためにライナを提供するように延在する。トレンチは、内部に耐火性金属を含む金属フィラーを有する。半導体表面内の第２の導電型にドープされるドレインが、ゲートスタックの、トレンチとは反対の側にある。金属フィラーの第１のエッチングにより、ＦＰの側壁に沿った及びドレインの上の金属フィラーが除去され、トレンチ内の金属フィラーの一部が除去される。金属フィラー堆積によりトレンチが充填され、金属フィラーの第２のエッチングによりディープＳＣＴが完成する。
【図面の簡単な説明】
【００１１】
添付の図面を参照するが、図面は必ずしも原寸に比例していない。
【００１２】
【図１】例示の実施形態に従った、金属充填ディープＳＣＴを有する例示のパワーＭＯＳＦＥＴの一部を示す断面図である。
【００１３】
【図２】例示の実施形態に従った、パワーＭＯＳＦＥＴのためのディープＳＣＴを形成するための例示のダブル金属フィラー堆積／エッチバック方法における工程を示すフローチャートである。
【００１４】
【図３Ａ】開示されるパワーＭＯＳＦＥＴの一部の走査電子顕微鏡（ＳＥＭ）画像から得られる、ゲートスタックの上にあるＦＰに接続されるディープＳＣＴを間に有する２つのゲートスタックの断面の増強走査図を示す。ドレイン領域においてＷ残渣がＦＰの側壁においてうまく除去されたこと、ディープＳＣＴ領域内にＷの継ぎ目がないことを示している。
【図３Ｂ】開示されるパワーＭＯＳＦＥＴの一部の走査電子顕微鏡（ＳＥＭ）画像から得られる、ゲートスタックの上にあるＦＰに接続されるディープＳＣＴを間に有する２つのゲートスタックの断面の増強走査図を示す。ディープＳＣＴは、ドレイン領域においてＷ残渣がＦＰの側壁においてうまく除去されたことを示している。
【図３Ｃ】開示されるパワーＭＯＳＦＥＴの一部の走査電子顕微鏡（ＳＥＭ）画像から得られる、ゲートスタックの上にあるＦＰに接続されるディープＳＣＴを間に有する２つのゲートスタックの断面の増強走査図を示す。ディープＳＣＴは、ドレイン領域においてＷ残渣がＦＰの側壁においてうまく除去されたことを示している。
【００１５】
【図４】「第２のプロセス」として示すパワーＭＯＳＦＥＴのためのディープＳＣＴを形成するための開示されるダブル金属フィラー堆積／エッチバック方法を用いるときの歩留り改善を示すパワーＭＯＳＦＥＴデバイス歩留りの歩留り傾向チャートを、パワーＭＯＳＦＥＴのためのディープＳＣＴを形成するための「第１のプロセス」として示す他の点では等価な単一金属フィラー堆積／エッチバック方法に対して示す。
【発明を実施するための形態】
【００１６】
図面を参照して例示の実施形態を説明する。図面において、類似又は等価な要素を示すために同様の参照数字を用いる。動作又は事象の図示される順は限定とみなすべきではなく、幾つかの動作又は事象が異なる順で生じ得、及び／又は、他の動作又は事象と同時に生じ得る。また、幾つかの図示される動作又は事象は、本開示に従った方法論を実装するために必要とされないことがある。
【００１７】
また、本明細書でさらなる制約なしに用いられる「に結合される」又は「と結合される」という用語（及びそれに類するもの）は、間接的又は直接的な電気接続を指すことを意図している。そのため、第１のデバイスが第２のデバイスに「結合する」場合、その接続は、経路に寄生のみがある直接的な電気接続を介するものであり得、又は、他のデバイス及び接続を含めて介在物を介した間接的な電気接続を介するものであり得る。間接的結合の場合、介在物は、概して、信号の情報を改変しないが、その電流レベル、電圧レベル、及び／又は電力レベルを調整し得る。
【００１８】
図１は、例示の実施形態に従った、金属充填ディープＳＣＴ１２０を有する例示のプレーナゲートパワーＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）１００の一部を示す断面図である。パワーＭＯＳＦＥＴ１００は、耐火性又はプラチナ族金属（ＰＧＭ）フィラー（金属フィラー１２２）としてタングステンを有するｎチャネルＭＯＳＦＥＴとして説明される。材料科学において既知であるように、耐火性金属がそれと識別される特徴はその耐熱性であり、５つの工業用耐火性金属（モリブデン（Ｍｏ）、ニオビウム（Ｎｂ）、レニウム（Ｒｅ）、タンタル（Ｔａ）、及びタングステン（Ｗ））の融点はいずれも２０００℃を超え、タングステンの融点は３４２２℃である。ＰＧＭは、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）、及びロジウム（Ｒｈ）を含む。Ｐｔ及びＰｄの融点は、それぞれ、１７６９℃及び１５５４℃である。このような融点を（耐火性金属でもＰＧＭでもない）アルミニウム（Ａｌ）と比べてみると、アルミニウムは、融点が６６０℃に過ぎず、そのため、開示される金属充填ディープＳＣＴ１２０のための金属には適さない。
【００１９】
開示されるＭＯＳＦＥＴはＬＤＭＯＳデバイスに似た形態を有する。本明細書で用いるＬＤＭＯＳデバイスは、拡散金属酸化物半導体（ＤＭＯＳ）デバイスと同義である。タングステン（Ｗ）に加えて、金属フィラー１２２は、Ｔａなどの他の耐火性金属、或いは、Ｐｔ又はＰｄなどのＰＧＭ、それらの金属シリサイド、又は、Ｔｉ−Ｗを含めたこのような金属の合金も含み得る。
【００２０】
本明細書では概してＮＭＯＳトランジスタを説明するが、本明細書で開示される情報を用いて、ｎドープ領域をｐドープ領域に置換することによってＰＭＯＳトランジスタが形成され、その逆も同様であることは、いずれの場合も構造が類似しているため、当業者には明らかなはずである。例えば、半導体（例えば、シリコン）における金属充填ディープトレンチは、ディープＳＣＴとし得、（概してＭｅｔ１に接続する）誘電体スタックにおける金属充填プラグは、ドレインコンタクト（ＤＣＴ）とし得る。開示されるＰＭＯＳパワーＭＯＳＦＥＴデバイスとＮＭＯＳパワーＭＯＳＦＥＴデバイスの差は、反対の種類のドーピングを用いていることに関与する。例えば、ＮＭＯＳのためのｐ／ｐ＋基板が、ＰＭＯＳのためのｎ／ｎ＋基板になり、Ｓ／Ｄが、ＮＭＯＳのためのｎ型からＰＭＯＳのためのｐ型ドーピングになり、ボディ領域が、ＮＭＯＳのためのｐ型からＰＭＯＳのためのｎ型になる。このように、耐火性金属（例えば、Ｗ）又はＰＧＭ充填を備えたディープＳＣＴを形成する開示される方法は、ＰＭＯＳ及びＮＭＯＳのいずれにも適用され得る。
【００２１】
パワーＭＯＳＦＥＴ１００は、基板１０５上のエピ層１０８として示される半導体表面を含む。基板１０５及び／又はエピ層１０８は、シリコン、シリコンゲルマニウム、又は他の半導体材料を含み得る。ただし、ＭＯＳＦＥＴ１００は、適切なドーピング濃度を有するバルクシリコンを含む基板などの基板１０５上に直接形成し得る。一実施形態においては、重くドープされ、ＳＣＴトレンチ深さの調整によって接触される基板１０５上に、軽くドープされ、デバイス破壊電圧が高くなるように設計されるエピ層厚さを有するエピ層１０８を含む。
【００２２】
パワーＭＯＳＦＥＴ１００は、ドレインコンタクト（ＤＣＴ）１３０を有するドレイン１３２を含む。ＤＣＴ１３０は、障壁金属ライナ１３０ｂ（例えば、Ｔｉ／ＴｉＮ）を備えた金属プラグ１３０ａを含む。ディープＳＣＴ１２０を囲み、ディープＳＣＴ１２０に結合されるのはソース１２７であり、ソース１２７は、概して、ディープＳＣＴ１２０が低抵抗コンタクトを提供するイオン注入によって形成される。ディープＳＣＴ１２０は、ディープＳＣＴ１２０の底部における高度にドープされる（ｐ型基板のためにｐ＋にドープされる）基板コンタクト領域１３９を介してソース１２７をエピ層１０８又は基板１０５に接続し、そのため、パワーＭＯＳＦＥＴ１００がオンされるとき動作の間、抵抗が最小の状態で、電流が下方に垂直に流れ得、基板１０５（ダイ）の後らから外に流出し得るようにする。
【００２３】
外部回路に対して、基板１０５の裏面は、概して、ソースピンであり、頂部側金属（これは、誘電体層の１３８の頂部にあり得、誘電体層１３８を介してドレインコンタクト内に延在しドレイン１３２に至る）はドレインピンである。ディープＳＣＴ１２０のＦＰ１２８は、ディープＳＣＴ１２０の頂部縁部においてソース１２７とのオーミック接触を成す。例えば、ポリシリコン充填ディープＳＣＴトレンチはパワーＭＯＳＦＥＴ１００を正しく機能させないことが認知されている。これは、ソース１２７と基板１０５が反対の型にドープされる（例えば、ｎ＋ドープされるソース１２７と、ｐ＋ドープされる基板１０５及びエピ層１０８）とき、ソース１２７と基板１０５との間に形成される半導体ダイオード接合があり得るためである。そのため、耐火性金属又はＰＧＭ充填ＳＣＴ１２０は、ｎ＋領域及びｐ＋領域（反対の型）を共に低抵抗オーミック接続で結びつけて、パワーＭＯＳＦＥＴ１００を正しく機能させる。
【００２４】
上述したように、ディープＳＣＴ１２０の底部は、基板コンタクト領域１３９であり、基板コンタクト領域１３９は、概して、エピ層１０８と同じ型にドープされるディープＳＣＴ１２０のためのトレンチをエッチングした後に形成される注入領域である。基板コンタクト領域１３９のためのボロンドーピングレベルは、基板１０５に対する低抵抗オーミックコンタクトを提供するように、約１×１０２０ｃｍ−３（例えば、５×１０１９ｃｍ−３〜１×１０２１ｃｍ−３）とし得る。パワーＭＯＳＦＥＴデバイス構築ブロックとして機能する２つのトランジスタセル１１０ａ及び１１０ｂが示されており、これらは各々、ディープＳＣＴ１２０の中点からＤＣＴ１３０の中点まで画定される。ただし、実際のパワーＭＯＳＦＥＴデバイスは、並列に電気的に共に連結される数百又は数千の個々の能動トランジスタセルがあり得るので２Ｄトランジスタアレイとみなされ得る。パワーＭＯＳＦＥＴデバイスを形成するための２Ｄトランジスタアレイは、概して、回路設計において単位セル１１０ａ、１１０ｂの繰り返しミラーイメージによって構築される。
【００２５】
図１には示さないが、能動トランジスタセル１１０ａ、１１０ｂのそれぞれのゲート電極１１１ａ及び１１１ｂ（上に任意選択のシリサイド層１１７を有するように示されている）は、概してデバイスパッケージのゲート電極端子に接続される、別の金属又はドープされた多結晶要素（図示せず）によって個別に電気的に結びつけられる。トランジスタアレイは概してこの単位セルの繰り返しミラーイメージによって構築されるので、１つのＤＣＴ１３０は両側で２つのゲートを共有する。これは、１つのディープＳＣＴ１２０が両側で２つのゲートを共有するのと同様である。
【００２６】
ＦＰ１２８の上には、例えば、１つ又は複数の堆積シリコン酸化物層（例えば、オルトケイ酸テトラエチル（ＴＥＯＳ）由来の、ボロン及びリンドープされたＴＥＯＳ（ＢＰＴＥＯＳ）／ＴＥＯＳ）を含む誘電体スタックなどの誘電体層１３８がある。誘電体層１３８は、標準のレベル間誘電体処理（堆積／エッチング）の結果であり得る。
【００２７】
ゲート電極１１１ａ及び１１１ｂ上にある（ＦＰ１２８の下の）シリサイド層１１７上に、ハードマスク材料（例えば、シリコン窒化物層、又はＴＥＯＳ由来シリコン酸化物層）がある。シリサイド層１１７は、ゲート抵抗（Ｒｇ）を低減し、また、開示されるディープＳＣＴエッチングプロセスにも役立ち得る。誘電体層１３８として示されるゲートスタックの上及びその周りの残りの誘電体材料は、ＴＥＯＳ由来シリコン酸化物層などの堆積誘電体層とし得る。ゲートスタックは、任意選択の側壁スペーサ１４３を含むように示されている。
【００２８】
ＦＰ１２８は、ゲートのＬＤＤ１２９側の周りで電界シールド効果が制御され得るように、ゲートスタックの上を含めて、ＬＤＤ１２９の上を延在して提供される。ＦＰ１２８は、耐火性金属材料層、又はＴｉＮ／Ｔｉなどの耐火性金属材料層スタックを含み得る。耐火性金属材料は、ディープＳＣＴ１２０の底部にも存在する。ＴｉＮ／Ｔｉ堆積後に実施され得る高速熱アニール（ＲＴＡ）工程があり、これにより、シリコンエピ層１０８に対してＴｉ／Ｓｉ界面においてチタンシリサイドが形成される。これは、適切な（充分に高い）ドーピング濃度に加えて、ディープＳＣＴ１２０とエピ層１０８（又は基板１０５）の間の良好なオーミックコンタクトに重要である。
【００２９】
上述したように、頂部シリコン表面において、パワーＭＯＳＦＥＴ１００のソース１２７に対する良好なオーミックコンタクトも必要とされる。ＮＭＯＳであるとして説明されるパワーＭＯＳＦＥＴ１００の場合、金属充填トレンチであるディープＳＣＴ１２０は、ソース１２７（これはｎドープされる）とエピ層１０８又は基板１０５（これらはいずれもｐドープされる）との間の低抵抗接続を提供する。上述したように、ＰＭＯＳトランジスタの場合は反対のドーピングが用いられるが、デバイスのこの部分は変わらずソース側となる。
【００３０】
デバイスの頑健性のため、ｐドープされるボディ領域１１３と基板１０５又はエピ層１０８との間の抵抗を減少させる必要もある。これが、図１に示すようなドープされたライナ１３６を形成するためにトレンチの側壁領域に傾斜注入を行う目的である。傾斜トレンチ注入は第１の導電型を利用する。パワーＭＯＳＦＥＴ１００の場合はＮＭＯＳデバイスであるため、第１の導電型はｐ型である。傾斜注入の典型的な注入パラメータは、ボロン、１×１０１４〜５×１０１５ｃｍ−２のドーズ範囲、２０ｋｅＶ〜６０ｋｅＶのエネルギー範囲、及び５〜２５度の角度範囲を含む。また、パワーＭＯＳＦＥＴ１００は、軽くドープされるドレイン（ＬＤＤ）１２９を含むように示され、ドレイン（ＬＤＤ）１２９は、ゲートのドレイン拡張を提供する。
【００３１】
開示されるパワーＭＯＳＦＥＴに特有であると考えられている特徴の一つは、エピ層１０８又は基板１０５に対する及びソース１２７に対する、低抵抗コンタクトを提供するために、下方に延在する金属充填ディープＳＣＴ１２０である。別の特有の特徴は、それぞれの金属充填（例えば、タングステン（Ｗ））層間のインターフェース層であると考えられる。インターフェース層は、例えば、ＣＶＤタングステンプロセスのための表面を準備する時間期間、純粋シラン（ＳｉＨ４）を流す化学気相蒸着（ＣＶＤ）タングステン堆積プロセスにおける前駆体工程によるものであり得る。その結果、インターフェース層は、概して、タングステンシリサイド（ＷＳｉ２）の薄い層（例えば、数ｎｍ）を含む。
【００３２】
図２は、例示の実施形態に従った、図１に示すパワーＭＯＳＦＥＴ１００などのパワーＭＯＳＦＥＴを製造するための例示のダブル金属フィラー堆積／エッチバック方法２００における工程を示すフローチャートである。工程２０１は、第１の導電型にドープされるエピ層１０８などの半導体表面を有する基板１０５上（例えば、ウェハ上）に形成される第１のセル１１０ａ及び少なくとも第２のセル１１０ｂを含む複数のトランジスタセル（セル）を含むパワーＭＯＳＦＥＴダイを提供することを含む。第１のセルは第１のゲートスタックを有し、第２のセルは第２のゲートスタックを有し、各ゲートスタックは、ボディ領域１１３の上のゲート誘電体１１２上にゲート電極１１１ａ、１１１ｂを含む。
【００３３】
トレンチが、少なくとも３（３以上）のＡＲを有し、第１及び第２のゲートスタックの間の半導体表面の頂部側から下方に延在して、第２の導電型にドープされるソースまでのディープＳＣＴ１２０を提供し、ＦＰ１２８が、トレンチのためのライナを提供するように延在するゲートスタックの上にある。トレンチは、金属フィラー（例えば、Ｗ）１２２を内部に含む。第２の導電型にドープされるドレイン１３２が、ゲートスタックの、トレンチとは反対の側の半導体表面（エピ層１０８など）内にある。
【００３４】
工程２０２は、ドレイン１３２の上でＦＰ１２８の側壁に沿って金属フィラー１２２を除去するための金属フィラーの第１のエッチングと、トレンチ内の金属フィラー１２２の一部を除去することとを含む。下記で説明する工程２０２及び工程２０４のためにプラズマエッチングが用いられ得る。半導体エッチングの技術において知られているように、プラズマエッチングは、サンプルと接触する適切な気体混合物の制御されたグロー放電（プラズマ）に関与とする。このグロー放電において、プラズマ源は、帯電（イオン）又は中性（原子及び基）のいずれかとし得る反応性エッチング種を継続的に提供し、この反応性エッチング種がサンプルから固体材料を除去する。
【００３５】
工程２０３は、トレンチを充填することを含めて金属フィラー１２２を堆積することを含む。タングステン又はＰＧＭフィラーなどの耐火性金属を堆積するために、ＣＶＤ又はプラズマエンハンストＣＶＤ（ＰＥＣＶＤ）を用い得る。工程２０４は、金属フィラー１２２の第２のエッチングを含む。
【００３６】
本明細書で開示されるダブル金属充填プロセス及びエッバックプロセスは、パワーＭＯＳＦＥＴに関するＷ残渣問題をいかなる負の副作用もなく解決する。ＦＰの末端における充填金属（例えば、Ｗ）残渣を除去することは、ＤＣＴ境界から（ソースに接続される）ＦＰ境界までの距離を長くし、ＦＰがＤＣＴとブリッジでつながる可能性を低減するので有用である。ダブル金属充填堆積及びエッチバックプロセスフローと開示される金属充填物との開示される組み合わせにより、パワーＭＯＳＦＥＴダイ上の高トポグラフィーエリアから金属充填物も同時に除去されるが、ディープＳＣＴ形状特徴内の金属充填材料は残る。これ以降で説明する実施例に示されるように、開示されるダブルＷ堆積及びエッチバック処理を実装すると、パワーＭＯＳＦＥＴマルチプローブ歩留りが大きく改善され安定することが分かった（５０％から一貫して約８５％、概して９０％よりも高くなる、後述の図４参照）。
【００３７】
図３Ａ〜図３Ｃは、ディープＳＣＴ１２０を間に有する２ゲートスタックのＳＥＭ画像から得られる断面の増強走査図を示す。ディープＳＣＴ１２０は、ゲートスタックの上にあるＦＰ１２８に接続され、Ｗ金属フィラー１２２の残渣がドレイン１３２の隣のＦＰ１２８の側壁においてうまく除去されることのみならず、ディープＳＣＴ１２０の金属フィラー１２２に形成される検出可能なＷの継ぎ目がないことを示している。第１のＷエッチバック（工程２０２）により、図３Ａに示すようなテーパ形状のディープＳＣＴプロファイルが得られる。このプロファイルは第２のＷ堆積の助けとなると認められる。水平面から角度９０度とする代わりに、テーパにより、水平面から約８７〜８９度となり得る角度が得られる。第１のＷエッチバックによってもたらされる（金属フィラー１２２として示される）タングステンフィラーのテーパのため、第２のＷ堆積は、継ぎ目を形成することなくより良好に充填する。これは、第２のエッチバックプロセスがより長い時間続行し得、ディープＳＣＴ１２０内の材料を除去することなく、上のトポグラフィーのエリアをきれいにし得ることを意味する。
【００３８】
図３Ｂに示すように、第２のＷ金属フィラー１２２の堆積（工程２０３）後、ディープＳＣＴ１２０には金属フィラー１２２の継ぎ目は見当たらない。図３Ｃに示すように、工程２０４に対応する（例えば、高温レシピ（例えば、５０℃）を用いる）第２のＷエッチバックの後、ドレイン１３２の隣の、ＬＤＤ１２９の上のＦＰ側壁においてＷ金属フィラー１２２の残渣が除去される。得られる構造は、上述のように図１のパワーＭＯＳＦＥＴ１００として示される構造であり、ＦＰ１２８においてＷ金属フィラー１２２の残渣の痕跡がない。この構造は、後に形成されるＤＣＴ１３０のドレイン１３２に対する境界（そこでは、上述したようなＤＣＴ１３０が、金属プラグ１３０ａを障壁金属ライナ１３２ｂ（例えば、Ｔｉ／ＴｉＮ）とともに含む）から、ＦＰ１２８の境界（そこでは、ＦＰ１２８がソース１２７に結びつけられる）までの距離を長くする。このように、この構造により、Ｗ金属フィラー１２２がＦＰ１２８をＤＣＴ１３０につなげる可能性が低減される。
【００３９】
例
開示される実施形態をさらに下記の特定の例によって説明するが、これらの例は本開示の範囲又は内容を多少なりとも限定すると解釈するべきではない。
【００４０】
ダブル金属フィラー堆積／エッチバックを提供する方法２００が、プレーナゲートパワーＭＯＳＦＥＴの幾つかの完成したウェハロットに対して実装された。開始ウェハは、ｐ＋バルクシリコン基板上にｐエピ層を含むとした。ゲート電極は、ゲート電極１１１ａ、１１１ｂとしてのポリシリコン上のシリサイド層１１７としてＷＳｉ２を含むとした。ゲート誘電体は、１７５オングストロームのシリコン酸化物（ＳｉＯ２）を含むとした。トレンチは、高さ０．５μｍのゲートスタックを含めて深さ約１．５μｍとし、トレンチ開口ＣＤは約０．３μｍとした。トレンチは、６００ÅのＴｉ上の８００ÅのＴｉＮを含むＦＰ材料でライニングした。
【００４１】
このＦＰ１２８は、ディープＳＣＴ１２０内へ延在し、ディープＳＣＴ１２０の側壁を被覆する。しかし、ＴｉＮ／Ｔｉ材料それ自体のみでは、ソース１２７からエピ層１０８又は基板１０５までの低抵抗経路を提供するのに十分でないと認識されている。ディープＳＣＴ１２０及びＤＣＴ１３０は、いずれもＣＶＤ堆積されたタングステンで充填した。タングステンエッチバックのエッチは、３工程のプラズマエッチングを含むとし、プロセスガスはＳＦ６／Ｏ２／Ｎ２を含み、圧力は３０ｍｔｏｒｒ〜３５ｍｔｏｒｒ、プラズマ源電力は６５０Ｗ〜８００Ｗ、バイアス電力は２５〜３５Ｗ、チャンバ壁の温度は５０℃、静電チャック（ＥＳＣ）の温度は３０℃とした。上記エッチングパラメータはいずれも少なくとも１０％の許容誤差を有する。
第１のタングステンエッチバックのエッチ（工程２０２）のために用いられたプロセスは下記のとおりとした。
工程１：  ３０ｍｔｏｒｒ／０  Ｗｓ／０  Ｗｂ／４０  Ｏ２／２０  Ｎ２／３００  ＳＦ６／８  Ｈｅ／安定
工程２：  ３０ｍｔｏｒｒ／８００  Ｗｓ／３５  Ｗｂ／４０  Ｏ２／２０  Ｎ２／３００  ＳＦ６／８  Ｈｅ／終点時間（最大４０秒）
工程３：  ３５ｍｔｏｒｒ／６５０  Ｗｓ／２５  Ｗｂ／２０  Ｎ２／４００  ＳＦ６／８  Ｈｅ／３０秒
チャンバ壁：  ５０℃、ＥＳＣ／チラー：  ３０℃
終点設定：  遅れ６秒、通常３秒、トリガ１１８
第２のタングステンエッチバックのエッチ（工程２０４）のために用いられたプロセスは下記のとおりとした。
工程１：  ３０ｍｔｏｒｒ／０  Ｗｓ／０  Ｗｂ／４０  Ｏ２／２０  Ｎ２／３００  ＳＦ６／８  Ｈｅ／安定
工程２：  ３０ｍｔｏｒｒ／８００  Ｗｓ／３５  Ｗｂ／４０  Ｏ２／２０  Ｎ２／３００  ＳＦ６／８  Ｈｅ／終点時間（最大４０秒）
工程３：  ３５ｍｔｏｒｒ／６５０  Ｗｓ／２５  Ｗｂ／２０  Ｎ２／４００  ＳＦ６／８  Ｈｅ／２５秒
チャンバ壁：  ５０℃、ＥＳＣ／チラー：  ３０℃
終点設定：  遅れ６秒、通常３秒、トリガ１１８
【００４２】
図４に示す歩留り傾向チャートに示すように、パワーＭＯＳＦＥＴデバイスの歩留りは、「第２のプロセス」として示す方法２００に基づく新規のプロセスでは改善され、製造ロット歩留りが５０％〜約８５％と大きく変動する「第１のプロセス」として示す、他の点では等価な単一金属フィラー堆積／エッチバック法と比較して、本質的に安定に保たれた（歩留り＞良好な（ビン１）ダイの９０％）。そのため、第２のプロセス／方法２００は、パワーＭＯＳＦＥＴデバイス製造ロット歩留りを、大きく変動する歩留り（５０％〜８５％）から、９０％を超える一貫して高い歩留りに大きく改善したことが示される。
【００４３】
開示される実施形態は、様々な異なるデバイス及び関連する製品を形成するために、様々なアセンブリフローに統合され得る半導体ダイを形成するために用いられ得る。半導体ダイは、内部に様々な要素及び／又はその上に様々な層を含み得る。これらには、障壁層、誘電体層、デバイス構造、能動要素、及び受動要素が含まれる。受動要素には、ソース領域、ドレイン領域、ビットライン、ベース、エミッタ、コレクタ、導電ライン、導電ビアなどが含まれる。また、半導体ダイは、バイポーラ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＣＭＯＳ、ＢｉＣＭＯＳ、及びＭＥＭＳを含めて、様々なプロセスから形成され得る。
【００４４】
本開示に関連する当業者なら、多くの他の実施形態及び実施形態の変形が特許請求される発明の範囲内で可能であること、並びに、本開示の範囲を逸脱することなく、さらなる追加、削除、置換、及び改変が、説明された実施形態になされ得ることが理解されよう。
【図１】
2019505994.tif 000003
【図２】
2019505994.tif 000004
【図３Ａ】
2019505994.tif 000005
【図３Ｂ】
2019505994.tif 000006
【図３Ｃ】
2019505994.tif 000007
【図４】
2019505994.tif 000008
【手続補正書】
【提出日】平成31年1月16日(2019.1.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プレーナゲートパワー金属酸化物半導体電界効果トランジスタ（パワーＭＯＳＦＥＴ）を作製するための方法であって、
第１の導電型にドープされる半導体表面を有する基板上に形成される第１のセルと少なくとも第２のセルとを含む複数のトランジスタセル（セル）を含むプレーナゲートパワーＭＯＳＦＥＴダイを提供することであって、前記第１のセルが第１のゲートスタックを有し、前記第２のセルが第２のゲートスタックを有し、前記ゲートスタックの各々が、ボディ領域の上のゲート誘電体上のゲート電極と、少なくとも３のアスペクト比を有し、前記第１及び第２のゲートスタック間の前記半導体表面の頂部側から下方に延在するトレンチであって、前記基板から第２の導電型にドープされるソースまでのソースコンタクト（ＳＣＴ）を提供し、耐火性又はプラチナ族金属（ＰＧＭ）金属フィラー（金属フィラー）を内部に有する、前記トレンチと、前記トレンチのためのライナを提供するように延在する前記ゲートスタックの上の電界プレート（ＦＰ）と、前記半導体表面において前記第２の導電型にドープされる、前記ゲートスタックの前記トレンチとは反対の側におけるドレインとを含み、前記トレンチが、前記ゲートスタックにより提供される自己整合を用いるエッチングプロセスにより形成される、前記プレーナゲートパワーＭＯＳＦＥＴダイを提供することと、
前記ドレインの上の前記ＦＰの側壁に沿って前記金属フィラーを除去し、前記トレンチにおける前記金属フィラーの一部を除去するために、前記金属フィラーの第１のエッチングを行うことと、
前記トレンチを充填することを含めて前記金属フィラーを堆積させることと、
前記金属フィラーの第２のエッチングを行うことと、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、
前記金属フィラーがタングステン（Ｗ）を含む、方法。
【請求項３】
請求項１に記載の方法であって、
前記金属フィラーが、Ｔａ、Ｐｔ又はＰｄを含む、方法。
【請求項４】
請求項１に記載の方法であって、
前記ゲート電極がポリシリコン上の金属シリサイド（ＷＳｉ２）を含む、方法。
【請求項５】
請求項１に記載の方法であって、
前記基板がｐ＋基板を含み、前記半導体表面がｐエピタキシャル層を含み、前記パワーＭＯＳＦＥＴがＮＭＯＳを含む、方法。
【請求項６】
請求項１に記載の方法であって、
前記基板がｎ＋基板を含み、前記半導体表面がｎエピタキシャル層を含み、前記パワーＭＯＳＦＥＴがＰＭＯＳを含む、方法。
【請求項７】
請求項１に記載の方法であって、
前記第１のエッチングと前記第２のエッチングとがいずれもプラズマエッチングを含む、方法。
【請求項８】
請求項１に記載の方法であって、
前記ＦＰが少なくとも１つの耐火性金属層を含む、方法。
【請求項９】
請求項１に記載の方法であって、
前記トレンチを形成した後に前記ＳＣＴの底部において基板コンタクト領域を形成することを更に含み、前記基板コンタクト領域が前記第１の導電型にドープされる、方法。
【請求項１０】
請求項１に記載の方法であって、
前記第１のエッチングが、前記ＦＰの境界から前記ドレインの境界までの距離を増やすことを含む、方法。
【請求項１１】
請求項１に記載の方法であって、
前記第１のエッチングが、前記ソースを前記ドレインにブリッジするＦＰの可能性を削減することを含む、方法。
【請求項１２】
プレーナゲートパワー金属酸化物半導体電界効果トランジスタ（パワーＭＯＳＦＥＴ）を作製するための方法であって、
第１の導電型にドープされる半導体表面を有する基板上に形成される第１のセルと少なくとも第２のセルとを含む複数のトランジスタセル（セル）を含むプレーナゲートパワーＭＯＳＦＥＴダイを提供することであって、前記第１のセルが第１のゲートスタックを有し、前記第２のセルが第２のゲートスタックを有し、前記ゲートスタックの各々が、ボディ領域の上のゲート誘電体上のゲート電極と、少なくとも３のアスペクト比を有し、前記第１及び第２のゲートスタック間の前記半導体表面の頂部側から下方に延在するトレンチであって、前記基板から第２の導電型にドープされるソースまでのソースコンタクト（ＳＣＴ）を提供し、耐火性又はプラチナ族金属（ＰＧＭ）金属フィラー（金属フィラー）を内部に有する、前記トレンチと、前記トレンチのためのライナを提供するように延在する前記ゲートスタックの上の電界プレート（ＦＰ）と、前記半導体表面において前記第２の導電型にドープされる、前記ゲートスタックの前記トレンチとは反対の側におけるドレインとを含み、前記トレンチが、前記ゲートスタックにより提供される自己整合を用いるエッチングプロセスにより形成される、前記プレーナゲートパワーＭＯＳＦＥＴダイを提供することと、
前記金属フィラーの第１のエッチングを行うことと、
前記トレンチを充填することを含めて前記金属フィラーを堆積させることと、
前記金属フィラーの第２のエッチングを行うことと、
【請求項１３】
プレーナゲート金属酸化物半導体電界効果トランジスタ（パワーＭＯＳＦＥＴ）であって、
第１の導電型にドープされる半導体表面を有する基板と、
前記半導体表面上に形成される第１のセルと少なくとも第２のセルとを含む複数のトランジスタセル（セル）であって、前記第１のセルが第１のゲートスタックを有し、前記第２のセルが第２にゲートスタックを有し、前記ゲートスタックの各々が、ボディ領域の上のゲート誘電体上のゲート電極と、少なくとも３のアスペクト比を有し、前記第１及び第２のゲートスタックの間の前記半導体表面の頂部側から下方に延在して、前記基板から第２の導電型にドープされるソースまでのソースコンタクト（ＳＣＴ）を提供するトレンチと、前記トレンチのためのライナを提供するように延在する、前記ゲートスタックの上の電界プレート（ＦＰ）とを含み、前記トレンチが耐火性金属又はプラチナ族金属（ＰＧＭ）フィラー（金属フィラー）を前記トレンチ内に有する、前記複数のトランジスタセルと、
前記半導体表面において前記第２の導電型にドープされる、前記ゲートスタックの前記トレンチとは反対の側におけるドレインと、
を含む、パワーＭＯＳＦＥＴ。
【請求項１４】
請求項１３に記載のパワーＭＯＳＦＥＴであって、
前記金属フィラーがタングステン（Ｗ）を含む、パワーＭＯＳＦＥＴ。
【請求項１５】
請求項１３に記載のパワーＭＯＳＦＥＴであって、
前記金属フィラーが、Ｔａ、Ｐｔ又はＰｄ、或いは、Ｔａ、Ｐｔ又はＰｄの耐火性金属シリサイドを含む、パワーＭＯＳＦＥＴ。
【請求項１６】
請求項１３に記載のパワーＭＯＳＦＥＴであって、
前記ゲート電極がポリシリコン上の金属シリサイド（ＷＳｉ２）を含む、パワーＭＯＳＦＥＴ。
【請求項１７】
請求項１３に記載のパワーＭＯＳＦＥＴであって、
前記ＦＰが少なくとも１つの耐火性金属層を含む、パワーＭＯＳＦＥＴ。
【請求項１８】
請求項１３に記載のパワーＭＯＳＦＥＴであって、
前記基板がｐ＋基板を含み、前記半導体表面がｐエピタキシャル層を含み、前記パワーＭＯＳＦＥＴがＮＭＯＳを含む、パワーＭＯＳＦＥＴ。
【請求項１９】
請求項１３に記載のパワーＭＯＳＦＥＴであって、
前記基板がｎ＋基板を含み、前記半導体表面がｎエピタキシャル層を含み、前記パワーＭＯＳＦＥＴがＰＭＯＳを含む、パワーＭＯＳＦＥＴ。
【請求項２０】
請求項１３に記載のパワーＭＯＳＦＥＴであって、
前記ＦＰが少なくとも１つの耐火性金属層を含む、パワーＭＯＳＦＥＴ。
【請求項２１】
請求項１３に記載のパワーＭＯＳＦＥＴであって、
前記ＳＣＴの底部における基板コンタクト領域を更に含み、前記基板コンタクト領域が前記第１の導電型にドープされる、パワーＭＯＳＦＥＴ。
【請求項２２】
プレーナゲート金属酸化物半導体電界効果トランジスタ（パワーＭＯＳＦＥＴ）であって、
第１の導電型にドープされる半導体表面を有する基板と、
前記半導体表面上に形成される第１のセルと少なくとも第２のセルとを含む複数のトランジスタセル（セル）であって、前記第１のセルが第１のゲートスタックを有し、前記第２のセルが第２にゲートスタックを有する、前記ゲートスタックの各々が、ボディ領域の上のゲート誘電体上のゲート電極と、少なくとも３のアスペクト比を有し、前記第１及び第２のゲートスタックの間の前記半導体表面の頂部側から下方に延在して前記基板から第２の導電型にドープされるソースまでのソースコンタクト（ＳＣＴ）を提供するトレンチと、前記トレンチのためのライナを提供するように延在する、前記ゲートスタックの上の電界プレート（ＦＰ）とを含み、前記トレンチが、タングステンフィラー又はタングステン含有フィラーを前記トレンチ内に有する、前記複数のトランジスタセルと、
前記半導体表面において前記第２導電型にドープされる、前記ゲートスタックの前記トレンチとは反対側におけるドレインと、
を含む、パワーＭＯＳＦＥＴ。
【国際調査報告】
2019505994.tif 000009
2019505994.tif 000010