(57)【要約】【課題】データ書込みトランジスタのスイッチングノイズの影響を低減するために、対向電極電位Ｖｃｏｍを調整するようにしたのでは、その調整を人手によって行わなければならないため、スイッチングノイズの影響を確実に低減するのは難しい。【解決手段】液晶セル２２を含む画素２０がマトリクス状に配置されてなるアクティブマトリクス型表示装置において、保持容量２３と固定電位Ｖｋとの間に書込み電圧補償トランジスタ２４を接続して設け、当該書込み電圧補償トランジスタ２４のオン状態でデータ書込みトランジスタ２１をオンさせて入力データＶｄａｔａの画素２０への書込みを開始した後書込み電圧補償トランジスタ２４をオフさせ、次いでデータ書込みトランジスタ２１をオフさせた後に書込み電圧補償トランジスタ２４をオン状態にする。【選択図】図１
2006010897.tif 000002
【特許請求の範囲】
【請求項１】
電気光学素子と、
一方の主電極がデータ線に、他方の主電極が前記電気光学素子の一端にそれぞれ接続された第１のスイッチング素子と、
一端が第１のスイッチング素子と前記電気光学素子との接続ノードに接続された容量素子と、
一方の主電極が前記容量素子の他端に、他方の主電極が固定電位にそれぞれ接続された第２のスイッチング素子とを含む画素がマトリクス状に配置されてなる画素アレイ部と、
前記第２のスイッチング素子のオン状態で前記第１のスイッチング素子をオンさせて入力データの前記画素への書込みを開始した後前記第２のスイッチング素子をオフさせ、次いで前記第１のスイッチング素子をオフさせた後に前記第２のスイッチング素子をオン状態にする駆動手段と
を備えたことを特徴とする表示装置。
【請求項２】
電気光学素子と、
一方の主電極がデータ線に、他方の主電極が前記電気光学素子の一端にそれぞれ接続された第１のスイッチング素子と、
一端が第１のスイッチング素子と前記電気光学素子との接続ノードに接続された容量素子と、
一方の主電極が前記容量素子の他端に、他方の主電極が固定電位にそれぞれ接続された第２のスイッチング素子と
を含む画素がマトリクス状に配置されてなる表示装置の駆動方法であって、
前記第２のスイッチング素子のオン状態で前記第１のスイッチング素子をオンさせて入力データの前記画素への書込みを開始した後前記第２のスイッチング素子をオフさせ、
次いで前記第１のスイッチング素子をオフさせた後に前記第２のスイッチング素子をオン状態にする
ことを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および表示装置の駆動方法に関し、電気光学素子に加えてスイッチング素子および容量素子を有する画素が行列状に２次元配置されてなる表示装置および表示装置の駆動方法に関する。
【背景技術】
【０００２】
並列に配線されたデータ線群と、これらデータ線群と電気的に絶縁され、かつ当該データ線群に直交して並列に配線されたゲート線群との各交点に、電気光学素子を含む画素がマトリクス状に配置されて構成される表示装置、例えば電気光学素子として液晶セルを用いてなる液晶表示装置において、画素の各々はデータ書込みのためのスイッチング素子と容量素子から構成される。
【０００３】
スイッチング素子にＭＯＳトランジスタを用いた場合の一般的な画素の回路構成を図５に示す。この画素１００では、データ書込みトランジスタＱ１０１のオン／オフに伴って当該トランジスタ１０１の各寄生容量Ｃａ，Ｃｂを介して混入するスイッチングノイズ、あるいはデータ書込みトランジスタ１０１のオン／オフに伴うチャネルとゲート間容量Ｃｃへの電荷の充放電の影響によって発生するスイッチングノイズの影響を受けて、保持容量１０３に蓄積された電荷による電位Ｖｗｒｉｔｅが、入力された書込み電圧（または、期待される書込み電圧）Ｖｄａｔａとは異なってしまう。また、駆動回路から各画素１００までの距離によって、ゲート線１０４の負荷容量に差が生じるため、データ書込みトランジスタ１０１のゲート電圧の傾きが異なってしまう。
【０００４】
これらの影響により、実際に表示させたい画像（または、映像）と、実際に出力される画像（または、映像）との間に差が生じ、表示品質が劣化してしまうという問題がある。また、液晶セル１０２の対向電極電位（対向基板電位）Ｖｃｏｍを固定電位とした場合、のスイッチングノイズの影響による電圧差は対向電極電位Ｖｃｏｍに対して非対称となるため、液晶のやきつき等の原因となり、表示品質が劣化する。このため、従来は、対向電極電位（固定電位）Ｖｃｏｍを調整するなどの対策を施すことにより、データ書込みトランジスタＱ１０１のスイッチングノイズの影響を低減するようにしている（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開平５−２０４３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、対向電極電位Ｖｃｏｍを調整する従来技術では、その調整を人手によって行わなければならないため、データ書込みトランジスタＱ１０１のスイッチングノイズの影響を確実に低減するのは難しいという課題がある。
【０００７】
そこで、本発明は、スイッチング素子のスイッチングノイズの影響を低減する機能を画素内に持たせることで、画質向上と電気光学素子の長期信頼性の向上を可能とした表示装置および表示装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明では、電気光学素子と、一方の主電極がデータ線に、他方の主電極が前記電気光学素子の一端にそれぞれ接続された第１のスイッチング素子と、一端が第１のスイッチング素子と前記電気光学素子との接続ノードに接続された容量素子と、一方の主電極が前記容量素子の他端に、他方の主電極が固定電位にそれぞれ接続された第２のスイッチング素子とを含む画素がマトリクス状に配置されてなる表示装置において、前記第２のスイッチング素子のオン状態で前記第１のスイッチング素子をオンさせて入力データの前記画素への書込みを開始した後前記第２のスイッチング素子をオフさせ、次いで前記第１のスイッチング素子をオフさせた後に前記第２のスイッチング素子をオン状態にする構成を採っている。
【０００９】
上記の構成において、第１のスイッチング素子をオンさせて入力データの画素への書込みを開始する。このとき、第２のスイッチング素子はオフ状態にある。入力データの書込みを終えた後に、第２のスイッチング素子をオフ状態にする。これにより、容量素子の他端と第２のスイッチング素子の一方の主電極との接続ノードＢがフローティング状態となる。しかる後、第１のスイッチング素子をオフさせる。このとき、第１のスイッチング素子のスイッチングノイズの影響により、容量素子への書込み電圧が入力電位よりもΔＶだけ減少するものと仮定すると、上記接続ノードＢがフローティング状態にあるため、電荷保存の法則より、当該接続ノードＢの電位も書込み電圧に追随してΔＶだけ減少する。その後、第２のスイッチング素子がオンし、第１のスイッチング素子と電気光学素子との接続ノードＡの書込み電位は、ΔＶだけ引き上げられて入力電位となる。
【００１０】
これにより、第１のスイッチング素子のスイッチングノイズの影響による接続ノードＡの電位変化が、第２のスイッチング素子のオン→オフ→オンの動作によってキャンセルされるため、容量素子へのデータ書込み時に発生する第１のスイッチング素子のスイッチングノイズの影響を低減できるとともに、駆動手段と画素との距離によって生じるゲート線に印加される電圧の傾きが異なることによるスイッチングノイズの影響の差も同様にして低減できる。その結果、実際の容量素子への書込み電圧を、入力される電位、または期待される電位にさらに近づけることができるため、同一表示領域における書込み電圧の平均値と対向電極電位との差の絶対値と、同一表示領域における書込み電圧の相対差とを低減することができる。
【発明の効果】
【００１１】
本発明によれば、同一表示領域における書込み電圧の平均値と対向電極電位との差の絶対値と、同一表示領域における書込み電圧の相対差とを低減することができるため、画質向上と電気光学素子の長期信頼性の向上が可能になる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１３】
図１は、本発明が適用される表示装置の構成例を示すブロック図である。ここでは、画素の電気光学素子として液晶セルを用いた点順次駆動方式のアクティブマトリクス型液晶表示装置を例に挙げて説明するものとする。ただし、画像データを画素単位で書き込む点順次駆動方式への適用に限られるものではなく、画像データを行単位で書き込む線順次駆動方式にも適用可能である。
【００１４】
図１から明らかなように、本適用例に係るアクティブマトリクス型液晶表示装置は、画素アレイ部１１、垂直駆動回路１２および水平駆動回路１３を有する構成となっている。画素アレイ部１１は、電気光学素子である液晶セルを含む画素２０が、第１の半導体基板あるいは絶縁基板（図示せず）上に行列状に２次元配置され、この画素２０のｍ行ｎ列の配列に対して行ごとにゲート線群１４−１〜１４−ｍが配線され、列ごとにデータ線群１５−１〜１５−ｎが配線された構成となっている。換言すれば、データ線群１５−１〜１５−ｎが並列に配線されるとともに、これらデータ線群１５−１〜１５−ｎに対してゲート線群１４−１〜１４−ｍが電気的に絶縁され、かつ直交して並列に配線され、ゲート線群１４−１〜１４−ｍとデータ線群１５−１〜１５−ｎの各交点に画素２０がマトリクス状に配置された構成となっている。
【００１５】
第１の半導体基板あるいは絶縁基板上には、画素アレイ部１１と共に、当該画素アレイ部１１の周囲に、ゲート線群１４−１〜１４−ｍを駆動する垂直駆動回路（ゲート線駆動回路）１２と、データ線群１５−１〜１５−ｎを駆動する水平駆動回路（データ線駆動回路）１３とが配置される。第１の半導体基板あるいは絶縁基板に対して第２の半導体基板あるいは絶縁基板（対向基板）が所定の間隙を持って対向配置され、これら２枚の基板間に液晶材料（液晶層）が封入されることによって液晶パネルが形成される。
【００１６】
垂直駆動回路１２は、画素アレイ部１１の例えば左側に配置されている。なお、ここでは、画素アレイ部１１の左側に垂直駆動回路１２を配置する構成を例に挙げて示したが、画素アレイ部１１の右側に、あるいは画素アレイ部１１の左右両側に垂直駆動回路１２を配置する構成を採ることも可能である。垂直駆動回路１２は、シフトレジスタやバッファ回路等によって構成され、垂直スタートパルスＶＳＴが与えられることにより、垂直クロックパルスＶＣＫ（一般的には、互いに逆相の垂直クロックパルスＶＣＫ，ＶＣＫＸ）に同期して垂直走査パルスφＶ１〜φＶｍを順に出力し、画素アレイ部１１のゲート線群１４−１〜１４−ｍに与えることによって画素２０を行単位で順次選択する。
【００１７】
水平駆動回路１３は、例えば、水平走査回路１３１および水平サンプリングスイッチ１３２−１〜１３２−ｎを有する構成となっている。水平走査回路１３１は、シフトレジスタによって構成され、水平スタートパルスＨＳＴに応答してシフト動作を開始し、当該水平スタートパルスＨＳＴを水平クロックパルスＨＣＫ（一般的には、互いに逆相の水平クロックパルスＨＣＫ，ＨＣＫＸ）に同期して順次シフトすることにより、各転送段の転送パルスを水平サンプリングパルスφＨ１〜φＨｎとして順に出力する。
【００１８】
水平サンプリングスイッチ１３２−１〜１３２−ｎは、各一端が信号入力線１６に共通に接続され、各他端が画素アレイ部１１のデータ線群１５−１〜１５−ｎの各一端にそれぞれ接続されている。これら水平サンプリングスイッチ１３２−１〜１３２−ｎは、水平走査回路１３１から順に出力される水平サンプリングパルスφＨ１〜φＨｎに応答してオン状態になることにより、信号入力線１６を介して入力されるアナログ映像信号Ｖｓｉｇを順次サンプリングしてデータ線群１５−１〜１５−ｎの各々に供給する。
【００１９】
信号入力線１６を通して入力されるアナログ映像信号Ｖｓｉｇは、対向電極電位Ｖｃｏｍを基準に例えば１Ｈ（Ｈは水平走査期間）ごとに極性が反転する信号である。このように、アナログ映像信号Ｖｓｉｇの極性を１Ｈごとに反転させる駆動法は、１Ｈ反転（ライン反転）駆動法と呼ばれている。１Ｈ反転駆動法以外に、アナログ映像信号Ｖｓｉｇの極性を１画面（フィールド／フレーム）ごとに反転させる駆動法等を採ることもある。
【００２０】
上記構成のアクティブマトリクス型液晶表示装置において、本発明では、液晶セルを含む画素（画素回路）２０の回路構成を特徴としている。以下に、画素２０の具体的な回路構成および回路動作について説明する。
【００２１】
図２は、画素（画素回路）２０の回路構成の一例を示す回路図である。ここでは、スイッチング素子としてＭＯＳトランジスタを使用した場合を例に挙げて示している。図２において、画素２０は、第１のスイッチング素子であるデータ書込みトランジスタ２１、液晶セル２２および保持容量２３に加えて、第２のスイッチング素子である書込み電圧補償トランジスタ２４を有する構成となっている。
【００２２】
データ書込みトランジスタ２１は、ゲート電極がゲート線１４（１４−１〜１４−ｍ）に接続され、一方の主電極がデータ線１５（１５−１〜１５−ｎ）に接続されている。データ書込みトランジスタ２１のゲート電極には、ゲート線１４を介してゲート電圧Ｖｇ１(図１の垂直走査パルスφＶ１〜φＶｍに相当)が行単位で与えられる。
【００２３】
データ書込みトランジスタ２１の他方の主電極には、液晶セル２２の画素電極と保持容量２３の一端がそれぞれ接続されている。以下、この接続ノードをノードＡと呼ぶこととする。液晶セル２２の対向電極には、固定電位（以下、「対向電極電位」と記す）Ｖｃｏｍが与えられる。保持容量２３の他端には、書込み電圧補償トランジスタ２４の一方の主電極が接続されている。以下、この接続ノードをノードＢと呼ぶこととする。
【００２４】
書込み電圧補償トランジスタ２４のゲート電極にはゲート電圧Ｖｇ２が行単位で与えられ、他方の主電極には固定電位Ｖｋ、例えばグランド電位（０［Ｖ］）が各画素共通に与えられる。データ書込みトランジスタ２１のゲート電極に与えられるゲート電圧Ｖｇ１および書込み電圧補償トランジスタ２４のゲート電極に与えられるゲート電圧Ｖｇ２のタイミング関係を図３に示す。
【００２５】
次に、上記構成の画素２０の回路動作について説明する。
【００２６】
データ書込みトランジスタ２１がゲート電圧Ｖｇ１に応答してオン状態になることで、データＶｄａｔａに応じた電荷を保持容量２３に蓄積させる。しかし、このデータ書込みトランジスタ２１がオフする際に、先述したように、データ書込みトランジスタ２１の各寄生容量、または当該トランジスタ２１のオン／オフに伴うチャネルとゲート間容量への電荷の充放電の影響によってスイッチングノイズが発生し、データ書込みトランジスタ２１に印加されている電位Ｖｄａｔａと、実際に保持容量２３に書き込まれる電位Ｖｗｒｉｔｅとの間に差が生じる。このスイッチングノイズの影響を低減するのが、書込み電圧補償トランジスタ２４の作用である。
【００２７】
この書込み電圧補償トランジスタ２４の作用について、データ書込みトランジスタ２１のゲート電圧Ｖｇ１と書込み電圧補償トランジスタ２４のゲート電圧Ｖｇ２のタイミング関係を示す図３を用いて説明する。
【００２８】
先ず、時刻ｔ１でゲート電圧Ｖｇ１がＬレベル（低レベル）からＨレベル（高レベル）に遷移すると、これに応答してデータ書込みトランジスタ２１がオン状態になって、データＶｄａｔａの書込みを開始する。このとき、書込み電圧補償トランジスタ２４はオン状態にある。データＶｄａｔａの書込みを終えると、時刻ｔ２でゲート電圧Ｖｇ２がＨレベルからＬレベルに遷移し、これに応答して書込み電圧補償トランジスタ２４がオフ状態となる。これにより、保持容量２３の他端と書込み電圧補償トランジスタ２４の一方の主電極との接続ノード、即ちノードＢがフローティング状態（ハイインピーダンス状態）となる。
【００２９】
次に、時刻ｔ３でゲート電圧Ｖｇ１がＨレベルからＬレベルに遷移すると、これに応答してデータ書込みトランジスタ２１がオフする。このとき、データ書込みトランジスタ２１のスイッチングノイズの影響により、保持容量２３への書込み電圧Ｖｗｒｉｔｅが入力電位ＶｄａｔａよりもΔＶだけ減少するものと仮定する。すると、ノードＢがフローティング状態にあることから、電荷保存の法則より、当該ノードＢの電位も書込み電圧Ｖｗｒｉｔｅに追随してΔＶだけ減少する。
【００３０】
その後、時刻ｔ４でゲート電圧Ｖｇ２がＬレベルからＨレベルに遷移すると、これに応答して書込み電圧補償トランジスタ２４がオンし、ノードＡの書込み電位は、ΔＶだけ引き上げられて電位Ｖｄａｔａとなる。その結果、データ書込みトランジスタ２１のスイッチングノイズの影響によるノードＡの電位変化は、書込み電圧補償トランジスタ２４オン→オフ→オンの動作によってキャンセルされる。
【００３１】
しかし、実際には、データ書込みトランジスタ２１および書込み電圧補償トランジスタ２４の全寄生容量、配線容量、液晶を挟んだ対向電極との容量、即ち液晶セル２２の容量ＣＬ、または各負荷抵抗や書込み電圧補償トランジスタ２４のスイッチングノイズの影響などを考慮しなくてはならない。
【００３２】
そこで、これら全てを計算すると複雑になるため、書込み電圧補償トランジスタ２４のスイッチングノイズの影響はオフ動作とオン動作によりキャンセルされるものとする。また、電荷の移動に注目し、保持容量２３の容量をＣ０、データ書込みトランジスタ２１のゲート電極とノードＡとの間の寄生容量をＣ１、書込み電圧補償トランジスタ２４のゲート電極とノードＢとの間の寄生容量をＣ２としたときの等価回路を図４に示す。
【００３３】
そして、固定電位Ｖｋの電位を０Ｖとし、各トランジスタ２１，２４の寄生容量Ｃ１，Ｃ２による電位変化を計算する（その他の寄生容量や寄生抵抗等は無視する）。以下の計算では、データ書込みトランジスタ２１および書込み電圧補償トランジスタ２４がオンまたはオフしてから十分に時間が経過したものと仮定する。
【００３４】
先ず、データ書込みトランジスタ２１および書込み電圧補償トランジスタ２４が共にオンのとき（時刻ｔ１〜ｔ２の期間）、ノードＢを基準に書き込まれた総電荷量Ｃall を
【数１】
2006010897.tif 000003
とする。
【００３５】
次に、両トランジスタ２１，２２がオフし（時刻ｔ３〜ｔ４の期間）、データ書込みトランジスタ２１のスイッチングノイズの影響により、ノードＡの電位がΔＶだけ減少したとすると、ノードＢの電位Ｖｂを基準に総電荷量Ｃall を求めると、
【数２】
2006010897.tif 000004
が成り立つ。
【００３６】
（１）式＝（２）式より、ノードＡの電位がΔＶだけ減少したとすると、
【数３】
2006010897.tif 000005
となる。さらに、書込み電圧補償トランジスタ２４がオンすると、ノードＡの電位ＶａはノードＡを基準に解くと、
【００３７】
【数４】
2006010897.tif 000006
となり、（４）式より、
【００３８】
【数５】
2006010897.tif 000007
で表せる。
【００３９】
通常、Ｃ１とＣ２はトランジスタの寄生容量であるから、保持容量２３の容量Ｃ０に対して十分に小さな値である。よって、Ｃ１／（Ｃ０＋Ｃ１）≒０、Ｃ２／（Ｃ０＋Ｃ２）≒０、Ｃ０／（Ｃ０＋Ｃ１）≒１となり、（５）式はＶａ≒Ｖｄａｔａとなる。つまり、期待される書込み電圧Ｖｄａｔａと、実際に書き込まれる電圧Ｖａとがほぼ等しくなる。よって、寄生容量Ｃ１，Ｃ２が保持容量２３の容量Ｃ０に対して無視できるほど小さな値であれば、データ書込みトランジスタ２１のスイッチングノイズの影響はほぼ無くなり、それ以外の場合においても、本実施形態に係る画素２０を用いれば、スイッチングノイズの影響を低減できる。
【００４０】
また、垂直駆動回路１２と画素２０との距離によって生じるゲート線１４（１４−１〜１４−ｍ）の寄生容量や寄生抵抗の差によって各画素２０のデータ書込みトランジスタ２１のゲート電極に印加される電圧の傾きが異なったとしても、この傾きの違いによるスイッチングノイズの影響の差も（５）式から同様に低減できることがわかる。
【００４１】
上述したように、電気光学素子（本実施形態では、液晶セル２２）を含む画素２０がマトリクス状に配置されてなるアクティブマトリクス型表示装置において、保持容量２３と固定電位Ｖｋとの間に書込み電圧補償トランジスタ２４を接続して設け、当該書込み電圧補償トランジスタ２４のオン状態でデータ書込みトランジスタ２１をオンさせて入力データＶｄａｔａの画素２０への書込みを開始した後書込み電圧補償トランジスタ２４をオフさせ、次いでデータ書込みトランジスタ２１をオフさせた後に書込み電圧補償トランジスタ２４をオン状態にする構成を採ることで、次のような作用効果を得ることができる。
【００４２】
すなわち、書込み電圧補償トランジスタ２４のオン状態でデータ書込みトランジスタ２１をオンさせて入力データＶｄａｔａの画素２０への書込みを開始し、入力データＶｄａｔａの書込みを終えた後に、書込み電圧補償トランジスタ２４をオフ状態にすることで、ノードＢがフローティング状態となる。その後、データ書込みトランジスタ２１をオフさせるとき、当該データ書込みトランジスタ２１のスイッチングノイズの影響により、保持容量２３への書込み電圧Ｖｗｒｉｔｅが入力電位ＶｄａｔａよりもΔＶだけ減少するものの、ノードＢがフローティング状態にあり、当該ノードＢの電位も書込み電圧Ｖｗｒｉｔｅに追随してΔＶだけ減少するため、その後、書込み電圧補償トランジスタ２４をオンすることで、ノードＡの書込み電位ＶｗｒｉｔｅがΔＶだけ引き上げられて入力電位Ｖｄａｔａとなる。
【００４３】
これにより、データ書込みトランジスタ２１のスイッチングノイズの影響によるノードＡの電位変化が、書込み電圧補償トランジスタ２４のオン→オフ→オンの動作によってキャンセルされるため、保持容量２３へのデータ書込み時に発生するデータ書込みトランジスタ２１のスイッチングノイズの影響を低減できるとともに、垂直駆動回路１２と画素２０との距離によって生じるゲート線１４−１〜１４−ｍに印加される電圧の傾きが異なることによるスイッチングノイズの影響の差も同様にして低減できる。
【００４４】
その結果、実際の保持容量２３への書込み電圧Ｖｗｒｉｔｅを、入力される電位Ｖｄａｔａ（または、期待される電位）にさらに近づけることができるため、同一表示領域における書込み電圧の平均値と対向電極電位Ｖｃｏｍとの差の絶対値と、同一表示領域における書込み電圧の相対差とを低減することができ、よって画質向上と電気光学素子（液晶セル２２）の長期信頼性の向上が可能になる。また、第２のスイッチング素子（本例では、書込み電圧補償トランジスタ２４）として、サイズの小さい低耐圧のトランジスタ等を用いれば、レイアウト面積を考慮した実用性の高い回路構成を実現することができる。
【００４５】
なお、上記実施形態では、画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、電気光学素子に加えて、スイッチング素子によって書き込まれた電位を保持する容量素子を含む画素がマトリクス状に配置されてなるアクティブマトリクス型表示装置全般に適用可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明が適用されるアクティブマトリクス型液晶表示装置の構成例を示すブロック図である。
【図２】画素（画素回路）の回路構成の一例を示す回路図である。
【図３】データ書込みトランジスタのゲート電圧Ｖｇ１と書込み電圧補償トランジスタのゲート電圧Ｖｇ２のタイミング関係を示すタイミングチャートである。
【図４】画素回路の等価回路図である。
【図５】従来技術の課題の説明に供する図である。
【符号の説明】
【００４７】
１１…画素アレイ部、１２…垂直駆動回路、１３…水平駆動回路、１４−１〜１４−ｍ…ゲート線群、５−１〜１５−ｎ…データ線群、２０…画素（画素回路）、２１…データ書込みトランジスタ（第１のスイッチング素子）、２２…液晶セル、２３…容量素子、２４…書込み電圧補償トランジスタ（第２のスイッチング素子）
【図１】
2006010897.tif 000008
【図２】
2006010897.tif 000009
【図３】
2006010897.tif 000010
【図４】
2006010897.tif 000011
【図５】
2006010897.tif 000012