(57)【要約】【課題】  読出回路の回路構成をより簡易にするとともに、高速なデータ読出を実行することが可能な不揮発性記憶装置を提供する。【解決手段】  データ読出回路ＲＤＣにおいて、初期データ読出動作により流れる通過電流に基づいて生成される１０％小さいリファレンス電流を生成する電流生成部１９１と、電流生成部１９１により生成したリファレンス電流と、所定のデータをメモリセルに書込んだ場合の通過電流とを比較する比較部１９２とを設ける。比較部１９２の比較結果に基づいて読出データを確定することが可能であるためレジスタ等の記憶領域を設けてデータを一時的に格納する必要はなく、データ読出回路ＲＤＣの回路構成を簡易に構成することができるとともに、格納領域がないため高速なデータ読出を実行することができる。【選択図】        図８
2006294178.tif 000002
【特許請求の範囲】
【請求項１】
各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、
前記データ読出時に、前記複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルを介して前記記憶データに応じて流れる通過電流を検出して、前記通過電流の比率を変化させた基準電流を生成する電流生成回路と、
前記電流生成回路により生成した前記基準電流と、前記データ読出時に前記選択メモリセルにおいて前記記憶データに応じて変化する通過電流との比較に基づいて前記選択メモリセルの読出データを生成するデータ読出回路とを備えた、不揮発性記憶装置。
【請求項２】
前記電流生成回路は、前記通過電流が流れる第１の電流経路と、前記第１の電流経路に対応して設けられ、前記通過電流のカレントミラー電流を流すための第２の電流経路とを有するカレントミラー回路を構成し、
前記第２の電流経路は、前記通過電流の電流量を調整する互いに並列に設けられた第１および第２のトランジスタを含み、
前記第１および第２のトランジスタのチャネル幅は互いに異なる、請求項１記載の不揮発性記憶装置。
【請求項３】
前記複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルに対してデータ書込磁界を印可するためのデータ書込回路をさらに備え、
前記データ読出回路は、１回のデータ読出動作内において１回実行される前記データ書込磁界の印加に基づいて印加の前後においてそれぞれ変化する前記選択メモリセルを流れる前記通過電流と、前記基準電流との比較に基づいて読出データを生成する、請求項１記載の不揮発性記憶装置。
【請求項４】
前記データ読出回路は、前記データ書込磁界の印加に基づいて変化する前記選択メモリセルを流れる前記通過電流が所定の基準値を超えたかどうかに基づいて前記読出データの判定を実行する、請求項３記載の不揮発性記憶装置。
【請求項５】
前記データ書込回路は、
指示に応じて前記データ書込磁界を印可するために前記選択メモリセルに対して第１の方向および前記第１の方向と反対の第２の方向のうちのいずれか一方の方向に対してデータ書込電流を供給するための電流供給部と、
前記データ読出動作内において、前記データ読出回路からの前記読出データの判定結果に基づいて前記電流供給部から前記第１および第２の方向のうちの他方の方向に対して前記データ書込電流を供給するように前記電流供給部に対して指示する制御部とを含む、請求項４記載の不揮発性記憶装置。
【請求項６】
前記不揮発性記憶装置は、クロック信号に同期して動作し、
前記１回のデータ読出動作内において、前記データ書込磁界の印加前の前記通過電流を検出するデータ読出、前記データ書込磁界の印加および前記データ書込磁界の印加後の前記通過電流を検出するデータ読出は１クロックサイクル期間中に連続的に実行される、請求項３記載の不揮発性記憶装置。
【請求項７】
各々が、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、
データ読出時に、前記複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルを介して固定電圧と電気的に結合されるデータ線と、
前記データ読出時に前記データ線を所定電圧と結合して選択メモリセルに前記通過電流を供給するための電流供給回路と、
前記選択メモリセルに対してデータ書込磁界を印加するためのデータ書込回路と、
１回のデータ読出動作内において１回実行される前記データ書込磁界の印加の前後のそれぞれにおける前記選択メモリセルの記憶データに基づいて読出データを生成するためのデータ読出回路とを備え、
前記データ読出回路は、
前記データ書込磁界の印加前における前記選択メモリセルのデータ読出によって流れる通過電流を所定の比率変化させて基準電流を生成する基準電流生成部と、
所定の前記データ書込磁界の印加後の前記選択メモリセルのデータ読出によって流れる通過電流と、前記基準電流との比較に基づいて前記読出データを生成する比較部とを含む、不揮発性記憶装置。
【請求項８】
前記複数のメモリセルは、行列状に集積配置され、
メモリセル行にそれぞれ対応して設けられた複数の第１の書込電流線と、
メモリセル列にそれぞれ対応して設けられた複数の第２の書込電流線とをさらに備え、
前記データ書込回路は、前記データ書込時に前記選択メモリセルに対応する第１および第２の書込電流線に対して、所定のパルスシーケンスに従う所定のデータ書込磁界を印加し、
各前記メモリセルは、
対応する第１および第２の書込電流線に挟まれる間の角度の磁化容易軸に沿って配置された固定磁化層と、
前記データ書込時に前記所定のデータ書込磁界が印加されることによって磁化方向が反転する自由磁化層とを含む、請求項７に記載の不揮発性記憶装置。
【請求項９】
前記所定のパルスシーケンスは、前記対応する第１および第２の書込電流線に対して９０°の位相がずれたデータ書込電流が流れるように設定される、請求項８記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【背景技術】
【０００２】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。特に、近年では磁気トンネル接合（ＭＴＪ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。
【０００３】
一般的にこれら不揮発性記憶装置の記憶素子として用いられるメモリセルのデータ読出を実行する場合には、トンネル磁気抵抗素子（ＴＭＲ）に流れる電流やトンネル磁気抵抗素子（ＴＭＲ）の両端電圧を測定し、トンネル磁気抵抗素子（ＴＭＲ）の抵抗値を間接測定することで実現できる。
【０００４】
ここで、データレベルが「１」の記憶状態のトンネル磁気抵抗素子（ＴＭＲ）の抵抗値をＲ、「０」の記憶状態のトンネル磁気抵抗素子（ＴＭＲ）の抵抗値を「Ｒ＋ΔＲ」とするとき、ＭＲ比＝ΔＲ／Ｒ×１００（％）で定義されるＭＲ比は、ＴＭＲの動作マージンを表わす指標となり、１０〜２０％の値を持つことが望ましい。
【０００５】
このようなトンネル磁気抵抗素子（ＴＭＲ）をメモリセルに用いたＭＲＡＭデバイスの読出方式の一例として、メモリセルアレイ中に通常のメモリセルの他に基準となる参照セルを配置し、両者の比較に基づいて記憶データを読み出す方式が挙げられる。具体的には、参照セルの抵抗値は固定で、メモリセルを構成するトンネル磁気抵抗素子（ＴＭＲ）のデータレベルが「１」の記憶状態の抵抗値と「０」の記憶状態の抵抗値の中間の値を持つように設定されている。記憶データの読出は、選択されたメモリセルと参照セルとに流れる電流を電圧に増幅変換し、その電圧の大小を比較することによって行なわれる。メモリセルから得られる電圧が参照セルから得られる電圧よりも小さければメモリセルの記憶状態すなわちデータレベルは「０」であり、大きければメモリセルの記憶状態すなわちデータレベルは「１」である。本例においては、トンネル磁気抵抗素子の抵抗値が高抵抗状態および低抵抗状態について、メモリセルの記憶状態すなわちデータレベルを「０」，「１」にそれぞれ対応付けて説明するが、これに限られず、データレベルを「１」，「０」にそれぞれ対応付けて説明することも可能である。
【０００６】
ところが、ＭＲＡＭの記憶素子に用いられるトンネル磁気抵抗素子（ＴＭＲ）は、非常に薄い絶縁膜と磁性層より構成されている。ここで、印加電圧一定の場合に絶縁膜を通過するトンネル電流、すなわち、トンネル磁気抵抗素子（ＴＭＲ）の抵抗値は、その厚さに対して指数関数的に変化する。たとえば、絶縁膜の厚みが１原子層（２〜３Å）だけ厚くなったり薄くなったりするだけで、２０〜３０％の抵抗値ばらつきが生じてしまう。
【０００７】
このトンネル磁気抵抗素子（ＴＭＲ）の抵抗値ばらつきは、トンネル磁気抵抗素子（ＴＭＲ）の面積が小さくなればなるほど顕著になってくる。したがって上述のＭＲＡＭデバイスでは、メモリセルの記憶状態が「０」たとえばトンネル磁気抵抗素子の抵抗値は高抵抗状態であるにもかかわらず、メモリセルから得られる電圧が参照セルから得られる電圧よりも大きくなる問題が生じる可能性がある。逆に、メモリセルの記憶状態が「１」たとえばトンネル磁気抵抗素子の抵抗値は低抵抗状態であるにもかかわらずメモリセルから得られる電圧が参照セルから得られる電圧よりも小さくなったりする問題が生じる可能性があり、これがセル歩留まりを悪化させる大きな要因ともなる。すなわち、参照セルを用いて生成される基準電圧を正確に設定することが困難となり、データ読出精度が低下する問題がある。
【０００８】
これらの問題を解決するためにメモリセルおよび参照セルにおける、トンネル膜厚製造工程を高精度化する必要がある。
【０００９】
しかし、製造プロセスにおけるトンネル膜厚精度を厳格化すれば、製造歩留まりの低下等による製造コストの上昇が懸念される。このような背景から、ＭＲＡＭデバイスにおいて、メモリセルでの上述した抵抗差ΔＲに基づいたデータ読出を製造工程の厳格化を招くことなく高精度に実行するための構成が求められる。
【００１０】
このような問題点を解決するために、参照セルを用いることなく選択メモリセルに対するアクセスのみでデータ読出を実行するいわゆるセルフリファレンス方式のデータ読出を実行する構成が提案されている。
【００１１】
一般的なセルフリファレンス読出として、１回のデータ読出動作は連続的に実行される、（１）選択メモリセルからの記憶データ読出、（２）当該選択メモリセルへの「０」データの強制書込後のデータ読出、（３）当該選択メモリセルへの「１」データへの強制書込後のデータ読出、（４）上記（１）〜（３）の読出結果に基づいた読出データ生成、および（５）当該選択メモリセルへの読出データ再書込（リストア）によって構成されている。このようなデータ読出動作によれば選択メモリセルに対するアクセスのみでデータ読出を実行することができるため、参照セル等の製造ばらつきに左右されず高精度のデータ読出を実行することができる。
【００１２】
特開２００３−２５７１７３号公報においては、最初（１回目）のデータ読出において選択された選択メモリセルを流れる電流を検出して、その電流値に対応して生成される電圧制御発振器（ＶＣＯ）からのパルス周波数のパルス数をカウントする。そして、所定データの強制書込後の２回目のデータ読出において選択メモリセルを流れる電流を検出して、その電流値に対応して生成されるＶＣＯのパルス数をカウントする。この計測結果を比較することにより、すなわち１回目の読出と２回目の読出とによって計測されるパルス数の比較に基づいて、読出データを生成するセルフリファレンス方式のＭＲＡＭデバイスを開示している。
【特許文献１】特開２００３−２５７１７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述のセルフリファレンス方式においては、１回目のデータ読出で読出した情報をレジスタに保持し、２回目のデータ読出で読出した情報を別のレジスタに保持することによって、その比較に基づいた読出データを生成する方式が示されている。
【００１４】
したがって、このようなセルフリファレンス方式においては、読出データを生成するための読出回路において、レジスタやカウンタ等を設ける必要があり、読出回路の構成が複雑化するとともに、高速なデータ読出の阻害要因ともなる。
【００１５】
本発明は上記のような問題を解決するためになされたものであって、読出回路の回路構成をより簡易にするとともに、高速なデータ読出を実行することが可能な不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る不揮発性記憶装置は、各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、データ読出時に、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルを介して記憶データに応じて流れる通過電流を検出して、通過電流の比率を変化させた基準電流を生成する電流生成回路と、電流生成回路により生成した基準電流と、データ読出時に選択メモリセルにおいて記憶データに応じて変化する通過電流との比較に基づいて選択メモリセルの読出データを生成する比較回路とを備える。
【００１７】
本発明に係る他の不揮発性記憶装置は、各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルに対してデータ書込磁界を印可するためのデータ書込回路と、１回のデータ読出動作内において少なくとも１回実行されるデータ書込磁界の印加に基づいて、印加の前後においてそれぞれ変化する選択メモリセルを流れる通過電流の状態変化を検出して、検出した通過電流の状態変化に基づいて読出データを生成するためのデータ読出回路とを備える。
【００１８】
本発明に係る別の不揮発性記憶装置は、各々が、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、データ読出時に、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルを介して固定電圧と電気的に結合されるデータ線と、少なくともデータ読出時にデータ線を所定電圧と結合して選択メモリセルに通過電流を供給するための電流供給回路と、選択メモリセルに対してデータ書込磁界を印加するためのデータ書込回路と、１回のデータ読出動作内において少なくとも１回実行されるデータ書込磁界の印加の前後のそれぞれにおける選択メモリセルの記憶データに基づいて読出データを生成するためのデータ読出回路とを備える。データ読出回路は、データ書込磁界の印加前における選択メモリセルのデータ読出によって流れる通過電流を所定の比率変化させて基準電流を生成する基準電流生成部と、所定のデータ書込磁界の印加後の選択メモリセルのデータ読出によって流れる通過電流と、基準電流との比較に基づいて読出データを生成する比較部とを含む。
【発明の効果】
【００１９】
本発明に係る不揮発性記憶装置は、記憶データに応じて流れる通過電流を検出して、通過電流の比率を変化させた基準電流を生成する電流生成回路と、電流生成回路により生成した基準電流と、データ読出時に選択メモリセルにおいて記憶データに応じて変化する通過電流との比較に基づいて選択メモリセルの読出データを生成する比較回路とを備える。したがって、基準電流は、選択メモリセルの通過電流に基づいて生成されるためメモリセルのばらつきに対応することが可能であり、読出マージンの向上を図ることができる。さらには、比較回路は、電流比較に基づいて読出データを生成するためデータ読出により得られた読出データを一時的に記憶しておくレジスタ等を設ける必要はなく簡易な読出回路を構成することができるとともに、高速なデータ読出を実行することができる。
【００２０】
また、本発明に係る不揮発性記憶装置は、データ書込磁界の印加に基づいて、印加の前後においてそれぞれ変化する選択メモリセルを流れる通過電流の状態変化を検出して、検出した通過電流の状態変化に基づいて読出データを生成するためのデータ読出回路とを備える。したがって、データ読出回路は、選択メモリセルが有するＭＲ比に基づいて流れる通過電流に従って読出データを生成するため読出マージンの高いデータ読出を実行することができる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【００２３】
なお、以下の説明で明らかなように、本発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、データ読出の際に通過電流（データ読出電流）が流れるメモリセルを備える不揮発性記憶装置にも適用することができる。特に、複数のメモリセル間の抵抗値ばらつきが激しい、すなわちメモリセル間の均一化が難しいメモリセル構造を有するデバイスに有効である。
【００２４】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に集積配置されたＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）を含むメモリアレイ１０と、行選択回路２０と、列デコーダ２５とを備える。行選択回路２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、アクセス対象となるメモリアレイ１０における行選択動作を実行する。列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいてアクセス対象となるメモリアレイ１０の列選択動作を実行する。
【００２５】
また、ＭＲＡＭデバイス１は、メモリアレイ１０の両側に設けられ、入力データＤＩＮに基づくデータ書込あるいは出力データＤＯＵＴとして外部に出力するデータ読出を実行する読出／書込制御回路３０，３５とをさらに備える。なお、以下においては信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００２６】
また、メモリアレイ１０の行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００２７】
メモリアレイ１０は、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬおよびデジット線ＤＬと、メモリセル列にそれぞれ対応して設けられる複数のビット線および複数のソース線ＳＬとをさらに備える。ここで、メモリセル列にそれぞれ対応して設けられる複数のビット線として、データ読出時に用いられるビット線ＲＢＬとデータ書込時に用いられるビット線ＷＢＬとがそれぞれ設けられる。図１には、代表的に１つのメモリセルＭＣが示され、メモリセルＭＣのメモリセル行に対応してワード線ＷＬおよびデジット線ＤＬがそれぞれ１本ずつ示されている。また、メモリセルＭＣのメモリセル列に対応してビット線ＲＢＬ，ＷＢＬおよびソース線ＳＬが代表的に１本ずつ示されている。
【００２８】
また、メモリアレイ１０を挟んで行選択回路２０の反対領域に、デジット線ＤＬをプルダウンするトランジスタ９５が設けられている。なお、トランジスタ９５のゲートは、電源電圧Ｖｃｃと電気的に結合されており、行選択回路２０の行選択指示に基づいてデジット線ＤＬには、トランジスタ９５を介して固定電圧Ｖｓｓとの間で電流経路が形成される。
【００２９】
ここで、メモリセルの構造およびデータ記憶動作について説明する。
【００３０】
図２は、トンネル接合部を有するメモリセルの構成を示す概略図である。
【００３１】
図２を参照して、メモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【００３２】
メモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＷＢＬおよびデジット線ＤＬと、データ読出を指示するためのワード線ＷＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、固定電圧Ｖｓｓに設定されたソース線ＳＬとビット線ＲＢＬとの間に電気的に結合される。
【００３３】
図３は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００３４】
図３を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対（反平行）方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【００３５】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００３６】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流（±Ｉｗ）は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００３７】
図４は、データ書込におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００３８】
図４を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００３９】
メモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。メモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００４０】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００４１】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００４２】
メモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、デジット線ＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００４３】
図５は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【００４４】
図５を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。また、ソース線ＳＬは、固定電圧Ｖｓｓに設定される。これにより、トンネル磁気抵抗素子ＴＭＲは、固定電圧Ｖｓｓでプルダウンされた状態でビット線ＲＢＬと電気的に結合される。
【００４５】
また、ビット線ＲＢＬが所定電圧にプルアップされて、ビット線ＲＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。このメモリセル電流Ｉｃｅｌｌすなわち通過電流を用いて後述するがメモリセルから記憶データを読出すことができる。
【００４６】
図６は、ＭＴＪメモリセルに対して磁界を印加するための電流および、ＭＴＪメモリセルの電気抵抗の関係（ヒステリシス特性）を示す図である。
【００４７】
図６を参照して、横軸には、ビット線を流れるビット線電流Ｉ（ＢＬ）が示され、縦軸にはＭＴＪメモリセルの電気抵抗Ｒｃｅｌｌが示される。ビット線電流Ｉ（ＢＬ）によって生じる磁界は、図３に示した自由磁化層ＶＬにおいて、磁化容易軸方向（ＥＡ）に沿った方向を有する。一方、デジット線ＤＬを流れるデジット線電流Ｉ（ＤＬ）によって生じる磁界は、自由磁化層ＶＬにおいて、磁化困難軸方向（ＨＡ）に沿った方向を有する。
【００４８】
したがって、ビット線電流Ｉ（ＢＬ）が、自由磁化層ＶＬの磁化方向を反転させるためのしきい値を超えると、自由磁化層ＶＬの磁化方向が反転されて、メモリセル抵抗Ｒｃｅｌｌが変化する。図２においては、プラス方向のビット線電流Ｉ（ＢＬ）がしきい値を超えて流された場合にはメモリセル抵抗Ｒｃｅｌｌが最大値Ｒｍａｘとなり、マイナス方向のビット線電流Ｉ（ＢＬ）がしきい値を超えて流された場合には、メモリセル抵抗Ｒｃｅｌｌが最小値Ｒｍｉｎとなる。このようなビット線電流Ｉ（ＢＬ）のしきい値は、デジット線ＤＬを流れる電流Ｉ（ＤＬ）によって異なる。
【００４９】
まず、デジット線ＤＬを流れるデジット線電流Ｉ（ＤＬ）＝０である場合におけるメモリセル抵抗Ｒｃｅｌｌのヒステリシス特性が、図６中に点線で示される。この場合における、ビット線電流Ｉ（ＢＬ）のプラス方向およびマイナス方向のしきい値を、それぞれＩｔ０および−Ｉｔ０とする。
【００５０】
これに対して、デジット線ＤＬに電流が流される場合には、ビット線電流Ｉ（ＢＬ）のしきい値が低下する。図６には、デジット線電流Ｉ（ＤＬ）＝Ｉｐである場合のメモリセル抵抗Ｒｃｅｌｌのヒステリシス特性が実線で示される。デジット線電流Ｉ（ＤＬ）によって生じる磁化困難軸方向の磁界の影響によって、ビット線電流Ｉ（ＢＬ）のプラス方向およびマイナス方向のしきい値は、それぞれＩｔ１（Ｉｔ１＜Ｉｔ０）および−Ｉｔ１（−Ｉｔ１＞−Ｉｔ０）に変化する。このヒステリシス特性は、データ書込動作時におけるメモリセル抵抗Ｒｃｅｌｌの挙動を示している。したがって、データ書込動作時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ書込電流＋Ｉｗおよび−Ｉｗは、Ｉｔ１＜＋Ｉｗ＜Ｉｔ０および−Ｉｔ０＜−Ｉｗ＜−Ｉｔ１の範囲に設定されている。
【００５１】
一方、データ読出動作時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ読出電流Ｉｓは、選択メモリセルや寄生容量等をＲＣ負荷として接続されたデータ線ＤＩＯの充電電流として流れるので、データ書込時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ書込電流±Ｉｗと比較すると、２〜３桁小さいレベルとなるのが一般的である。したがって、図６中では、データ読出電流Ｉｓ≒０とみなすことができる。
【００５２】
データ読出前の状態においては、図６中における（ａ）または（ｃ）の状態、すなわち選択メモリセルが電気抵抗ＲｍｉｎまたはＲｍａｘのいずれかを有するように、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層の磁化方向が設定されている。
【００５３】
図７は、図６に示した各状態におけるトンネル磁気抵抗素子の磁化方向を説明する概念図である。ここでは、自由磁化層ＶＬの磁化方向が示され、固定磁化層ＦＬの磁化方向との関係が示されている。
【００５４】
図７（ａ）は、図６（ａ）における状態の磁化方向を示している。この状態においては、自由磁化層ＶＬの磁化方向と、固定磁化層ＦＬの磁化方向とは平行であるので、メモリセル抵抗Ｒｃｅｌｌは、最小値Ｒｍｉｎに設定される。
【００５５】
図７（ｃ）は、図６（ｃ）における状態の磁化方向を示している。この状態においては、自由磁化層ＶＬの磁化方向と、固定磁化層ＦＬの磁化方向とは反平行（逆方向）であるので、メモリセル抵抗Ｒｃｅｌｌは、最大値Ｒｍａｘに設定される。
【００５６】
この状態から、デジット線ＤＬに対して所定電流（たとえばデータ書込電流Ｉｐ）を流すと、自由磁化層ＶＬの磁化方向は、反転される状態には至らないものの、ある程度回転されて、トンネル磁気抵抗素子ＴＭＲの電気抵抗Ｒｃｅｌｌが変化する。
【００５７】
たとえば、図７（ｂ）に示されるように、図７（ａ）の磁化状態から、デジット線電流Ｉ（ＤＬ）による磁化困難軸（ＨＡ）方向の所定バイアス磁界がさらに印加された場合には、自由磁化層ＶＬの磁化方向は、いくらか回転して、固定磁化層ＦＬの磁化方向と所定の角度を成すようになる。これにより、図７（ｂ）に対応する磁化状態では、メモリセル抵抗Ｒｃｅｌｌは、最小値ＲｍｉｎからＲｍ０に上昇する。
【００５８】
同様に、図７（ｃ）の磁化状態から、同様の所定バイアス磁界がさらに印加された場合には、自由磁化層ＶＬの磁化方向はいくらか回転して、固定磁化層ＦＬの磁化方向と所定の角度を成すようになる。これにより、図７（ｄ）に対応する磁化状態では、メモリセル抵抗Ｒｃｅｌｌは、最大値ＲｍａｘからＲｍ１に下降する。
【００５９】
このように、磁化困難軸（ＨＡ）方向のバイアス磁界を印加することによって、最大値Ｒｍａｘに対応するデータを記憶するＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌが低下する一方で、最小値Ｒｍｉｎに対応するデータを記憶するＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌは上昇する。
【００６０】
上記において説明したように所定バイアス磁界を印加することにより最大値Ｒｍａｘから抵抗値が変化する。具体的には磁化困難軸（ＨＡ）方向のバイアス磁界を印加することによって、最大値Ｒｍａｘに対応するデータを記憶するＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌは、最大値Ｒｍａｘの値からＲｍ１に下降する。一方、最小値Ｒｍｉｎに対応するデータを記憶するＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌは、上述したように最小値Ｒｍｉｎの値からＲｍ０に上昇する。
【００６１】
このように、ある記憶データが書込まれたＭＴＪメモリセルに対して、磁化困難軸方向のバイアス磁界を印加すれば、記憶データに応じた極性の電気抵抗の変化をメモリセル抵抗Ｒｃｅｌｌに生じさせることができる。すなわち、バイアス磁界の印加に応答して生じるメモリセル抵抗Ｒｃｅｌｌの変化は、記憶データレベルに応じて、異なる極性を有する。
【００６２】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗Ｒｍａｘ／Ｒｍｉｎと、記憶データのレベル（“０”／ “１”）とをそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００６３】
図８は、本発明の実施の形態１に従うメモリアレイおよびその周辺回路の概略構成図である。
【００６４】
図８を参照して、メモリアレイは、分割された複数のメモリブロックを含む。本例においては、代表的に２つのメモリブロックＢＫ１とＢＫ２とに分割された場合について説明する。２つのメモリブロックの構成はほぼ同様であるので、ここでは代表的にメモリブロックＢＫ１について主に説明する。
【００６５】
メモリブロックＢＫ１は、行列状に集積配置されたメモリセルＭＣを含むメモリ領域１０ａを含む。メモリ領域１０ａは、上述したようにメモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬと複数のデジット線ＤＬとを含む。また、メモリセル列にそれぞれ対応して設けられる複数のビット線ＲＢＬ，ＷＢＬと、複数のソース線ＳＬとを含む。ビット線ＲＢＬはデータ読出時に用いられるビット線であり、ビット線ＷＢＬはデータ書込時に用いられるビット線である。
【００６６】
メモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＲＢＬおよびソース線ＳＬの間にトンネル磁気抵抗素子ＴＭＲと直接に接続される。代表的にはアクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。また、メモリセルＭＣに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＷＢＬおよびデジット線ＤＬと、データ読出時に活性化されるワード線ＷＬとが設けられる。データ読出時において、ワード線ＷＬの活性化すなわちアクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、固定電圧Ｖｓｓおよびビット線ＲＢＬの間に電気的に結合される。
【００６７】
列デコーダ２５は、アドレス信号具体的にはコラムアドレスＣＡを伝達するアドレス信号線群ＡＤＬと、メモリセル列にそれぞれ対応して設けられたデコードユニットＤＣＵとを含む。デコードユニットは、伝達されたコラムアドレスＣＡに基づいて列選択結果であるデコード信号を出力する。なお、列選択結果は、ライトドライバ制御回路１８０にも入力される。
【００６８】
行選択回路２０は、メモリセル行ごとに配置された行ドライバ８０と、ワード線ＷＬと行ドライバ８０との間に設けられるトランジスタ９０と、デジット線ＤＬと行ドライバ８０との間に設けられるトランジスタ８５とを含む。トランジスタ８５のゲートは、制御信号ＷＥの入力を受ける。トランジスタ９０のゲートは、制御信号ＲＥの入力を受ける。行ドライバ８０は、メモリセル行の一端側に設けられメモリセル行のデコード結果を示すロウデコード信号Ｒｄに基づいて対応するワード線ＷＬあるいはデジット線ＤＬの活性化を制御する。
【００６９】
具体的には、データ読出時にコントロール回路５から出力される制御信号ＲＥ（「Ｈ」レベル）に応答して、トランジスタ９０がオンし、行ドライバ８０とワード線ＷＬとが電気的に接続される。そして、ロウデコード信号Ｒｄに基づいて対応するワード線ＷＬの活性化を制御する。なお、ロウデコード信号Ｒｄは、図示しないが行選択回路２０のデコード回路によりロウアドレスＲＡに基づいて行選択結果として出力される。
【００７０】
一方、データ書込時にコントロール回路５から出力される制御信号ＷＥ（「Ｈ」レベル）に応答して、トランジスタ８５がオンし、行ドライバ８０とデジット線ＤＬとが電気的に接続される。そして、ロウデコード信号Ｒｄに基づいて対応するデジット線ＤＬが駆動される。デジット線ＤＬの他端側は、上述したようにトランジスタ９５が電源電圧Ｖｃｃの供給を受けて、固定電圧Ｖｓｓにプルダウンされている。したがって、ロウデコード信号Ｒｄに基づいてデジット線ＤＬにデータ書込電流Ｉｐが供給される。
【００７１】
読出／書込制御回路３０は、ライトドライバ制御回路１８０を含む。ライトドライバ制御回路１８０は、コントロール回路５からの動作指示に応答して動作する。
【００７２】
ライトドライバ制御回路１８０は、動作時に、ラッチ１４９を介してデータ入力端子４ａに入力された入力データＤＩＮおよび列デコーダ２５からの列選択結果に応じてメモリセル列ごとに書込制御信号ＷＤＴａ，ＷＤＴｂを設定する。さらに、ライトドライバ制御回路１８０は、１回のデータ読出動作期間内において、後述するデータ読出回路ＲＤＣからの読出データを受けて書込制御信号ＷＤＴａ，ＷＤＴｂを設定する。
【００７３】
読出／書込制御回路３０は、さらに、メモリセル列ごとに設けられたライトドライバＷＤＶａを含む。同様に読出／書込制御回路３５は、メモリセル列ごとに設けられたライトドライバＷＤＶｂを含む。
【００７４】
各メモリセル列において、ライトドライバＷＤＶａは、対応する書込制御信号ＷＤＴａ，ＷＤＴｂに応じて対応する書込ビット線ＷＢＬの一端側を電源電圧Ｖｃｃおよび固定電圧Ｖｓｓのいずれかで駆動する。同様にライトドライバＷＤＶｂは、対応する書込制御信号ＷＤＴａ，ＷＤＴｂに応じて対応するビット線ＷＢＬの他端側を電源電圧Ｖｃｃおよび固定電圧Ｖｓｓのいずれかで駆動する。
【００７５】
データ書込時において、選択列に対応する書込制御信号ＷＤＴａおよびＷＤＴｂは、書込データのレベルに応じて、「Ｈ」レベルおよび「Ｌ」レベルの一方ずつに設定される。たとえば、ライトドライバＷＤＶａからＷＤＶｂへ向かう方向にデータ書込電流−Ｉｗを流すために書込制御信号ＷＤＴａが「Ｈ」レベルに設定され、ＷＤＴｂが「Ｌ」レベルに設定される。反対にライトドライバＷＤＶｂからＷＤＶａへ向かう方向にデータ書込電流＋Ｉｗを流すために書込制御信号ＷＤＴｂが「Ｈ」レベルに設定され、ＷＤＴａは「Ｌ」レベルに設定される。以下においては、異なる方向のデータ書込電流＋Ｉｗおよび−Ｉｗを総称して、データ書込電流±Ｉｗとも表記する。
【００７６】
非選択列においては、書込制御信号ＷＤＴａおよびＷＤＴｂの各々は、「Ｌ」レベルに設定される。
【００７７】
したがって、対応するデジット線ＤＬおよびビット線ＷＢＬの両方にデータ書込電流Ｉｐおよび±Ｉｗがそれぞれ流されるトンネル磁気抵抗素子ＴＭＲにおいて、データ書込電流±Ｉｗの方向に応じた書込データが磁気的に書込まれる。同様の構成は、各メモリセル列のビット線ＷＢＬに対応して同様に設けられる。なお、後述するが本願構成においては、データ書込時に用いられるビット線ＷＢＬと、データ読出時に用いられるビット線ＲＢＬはそれぞれ独立の構成であるため並列にデータ書込およびデータ読出を実行することが可能である。
【００７８】
次に、メモリ領域１０ａからのデータ読出動作を実行する回路群について説明する。
【００７９】
読出／書込制御回路３０は、さらに、選択メモリセルの電気抵抗に応じた電流経路を形成するためのデータ線ＤＩＯと、メモリセル列にそれぞれ対応して設けられ、データ線ＤＩＯおよび各ビット線ＲＢＬの間に設けられた読出選択ゲートＲＣＳＧとを含む。読出選択ゲートＲＣＳＧのゲートは、対応するデコードユニットＤＣＵからメモリセル列の選択結果であるデコード信号である読出選択信号ＲＣＳＬの入力を受ける。
【００８０】
対応するメモリセル列が選択された場合には、読出選択信号ＲＣＳＬ（「Ｈ」レベル）に応答して読出選択ゲートＲＣＳＧがオンし、ビット線ＲＢＬとデータ線ＤＩＯとが電気的に結合される。同様の構成は、各メモリセル列に対応して設けられる。すなわちデータ線ＤＩＯは、メモリ領域１０ａ上の各ビット線ＲＢＬによって共有される。
【００８１】
このような構成とすることにより、選択メモリセルは、データ読出時において選択列のビット線ＲＢＬおよび対応する読出選択ゲートＲＣＳＧを介してデータ線ＤＩＯと電気的に結合される。
【００８２】
読出／書込制御回路３０は、さらに、データ読出回路ＲＤＣを含む。データ読出回路ＲＤＣは、電流生成部１９１と、比較部１９２と、増幅器１９０と、ラッチ１４８と出力バッファ１９３とを含む。
【００８３】
電流生成部１９１は、データ線ＤＩＯを流れる電流に基づいて所定の定電流を生成する。比較部１９２は、電流生成部１９１により生成された所定の定電流とデータ線ＤＩＯを流れる電流とを比較して、その比較結果を出力する。
【００８４】
増幅器１９０は、比較部１９２から出力された信号を増幅して出力する。ラッチ１４８は、増幅部１９０から増幅されたデータを保持する。出力バッファ１９３は、ラッチ１４８に保持されたデータを出力データＤＯＵＴとして出力端子４ｂに出力する。
【００８５】
図９は、本発明の実施の形態１に従う電流生成部１９１および比較部１９２の回路構成図である。
【００８６】
図９を参照して、本発明の実施の形態１に従う電流生成部１９１は、トランジスタ１２０〜１２５と、スイッチ１３１，１３２とを含む。
【００８７】
トランジスタ１２０，１２１は、電源電圧Ｖｃｃとデータ線ＤＩＯとの間に直列に接続される。トランジスタ１２０のゲートは、基準電圧Ｖｒｅｆの入力を受ける。またトランジスタ１２１は、ソースが電源電圧Ｖｃｃと電気的に結合され、ゲートおよびドレインがノードＮ０と電気的に結合される。トランジスタ１２２は、ノードＮ０と電源電圧Ｖｃｃとの間に接続され、ゲートは、制御信号／ＰＣの入力を受ける。トランジスタ１２３は、電源電圧ＶｃｃとノードＮ１との間に接続され、そのゲートはノードＮ０と接続されている。トランジスタ１２４は、ノードＮ１と固定電圧Ｖｓｓとの間に接続され、そのゲートはノードＮ１と接続されている。トランジスタ１２５は、トランジスタ１２４と並列にノードＮ１と固定電圧Ｖｓｓとの間に接続され、そのゲートはノードＮ３と接続される。ノードＮ１とノードＮ３は、スイッチ１３２を介して接続されている。スイッチ１３１は、ノードＮ０とノードＮ２との間に配置されている。なお、基準電圧Ｖｒｅｆは、データ線ＤＩＯの電圧レベルを所定電圧に調整するための制御電圧である。また、制御信号／ＰＣは、データ読出前すなわち電流生成部１９１および比較部１９２が非活性化状態の場合には、「Ｌ」レベルに設定される。これにより、トランジスタ１２２および１２９がオンし、リーク電流を低減するためにトランジスタ１２１，１２３，１２９のゲートには、「Ｈ」レベルの電圧が印加され、トランジスタ１２１，１２３，１２９は、オフ状態に設定される。一方、データ読出時においては、制御信号／ＰＣは、「Ｈ」レベルに設定される。これにより、トランジスタ１２２および１２９はオフし、電流生成部１９１および比較部１９２が活性化状態となる。
【００８８】
ここで、トランジスタ１２１と１２３はカレントミラー回路を形成している。また、トランジスタ１２４と１２５のサイズは、１Ｗおよび９Ｗにそれぞれ設定されている。したがって、サイズ比は、１対９である。
【００８９】
比較部１９２は、トランジスタ１２７〜１２９と、キャパシタ１２６，１３０とを含む。キャパシタ１３０は、ノードＮ２と固定電圧Ｖｓｓとの間に接続されている。トランジスタ１２９は、ノードＮ２と電源電圧Ｖｃｃとの間に接続されており、そのゲートは、制御信号／ＰＣの入力を受ける。トランジスタ１２８は、電源電圧ＶｃｃとノードＮ４との間に接続され、そのゲートはノードＮ２と接続されている。トランジスタ１２７は、ノードＮ４と固定電圧Ｖｓｓとの間に接続され、そのゲートはノードＮ３と接続されている。キャパシタ１２６は、ノードＮ３と固定電圧Ｖｓｓとの間に接続されている。なお、ノードＮ４に伝達された信号は、増幅器１９０で増幅されてラッチ１４８へと伝達される。
【００９０】
図１０は、メモリセルのデータ読出において、トンネル磁気抵抗素子ＴＭＲが高抵抗である場合にトンネル磁気抵抗素子ＴＭＲに流れる通過電流に対して１０％小さい電流（以下、単に１０％小さい電流とも称する）を生成する場合を説明する図である。なお、以下の説明においては、上述したトンネル磁気抵抗素子ＴＭＲの抵抗値Ｒ＋ΔＲ（Ｒｍａｘ）を高抵抗ＲＨ、抵抗値Ｒ（Ｒｍｉｎ）を低抵抗ＲＬと標記して説明する。
【００９１】
図１０を参照して、たとえばトンネル磁気抵抗素子ＴＭＲが高抵抗（ＲＨ）である場合、トランジスタ１２１，１２０、読出選択ゲートＲＣＳＧおよびアクセストランジスタＡＴＲを介して電源電圧Ｖｃｃと固定電圧Ｖｓｓとの間に電流経路が形成される。その際のトンネル磁気抵抗素子ＴＭＲを流れる電流をＩ０とすると、カレントミラー回路によりトランジスタ１２２を流れる電流はＩ０となる。そして、トランジスタ１２４と１２５のサイズ比は、１対９であるためそれぞれに流れる電流比は１対９となる。したがって、トランジスタ１２４には、０．１Ｉ０が流れる。一方、トランジスタ１２５には、０．９Ｉ０が流れる。この０．９Ｉ０の電流量に対応した電荷がキャパシタ１２６に蓄積される。
【００９２】
図１１は、メモリセルのデータ読出において、トンネル磁気抵抗素子ＴＭＲが低抵抗である場合に１０％小さい電流を生成する場合を説明する図である。
【００９３】
この場合も同様にして、トンネル磁気抵抗素子ＴＭＲに流れる電流を電流Ｉ１とすると、トランジスタ１２４には、０．１Ｉ１が流れる。一方、トランジスタ１２５には、０．９Ｉ１が流れる。この０．９Ｉ１の電荷量に対応した電荷がキャパシタ１２６に蓄積される。
【００９４】
図１２は、本発明の実施の形態１に従うデータ読出動作を説明するフローチャート図である。
【００９５】
図１２を参照して、本発明の実施の形態１に従う構成においては、まず、データ読出動作が開始される（ステップＳ１）と、初期データ読出動作として選択メモリセルの磁化方向がデータ読出動作前と同様である状態、すなわち選択メモリセルが本来読出されるべき記憶データを保持した状態においてデータ読出を実行する（ステップＳ２）。
【００９６】
次に、電流生成部１９１は、初期データ読出動作時におけるデータ線ＤＩＯを流れる電流を検知して、検知した電流の１０％小さい電流を生成する（ステップＳ２＃）。具体的には、図８および９で説明したように電流０．９Ｉ０もしくは０．９Ｉ１が生成される。
【００９７】
次に、所定書込動作として選択メモリセルへデータ（本例においては「０」データ）を書込む（ステップＳ３）。トンネル磁気抵抗素子ＴＭＲの抵抗値はＲＨである。具体的には選択メモリセルは、所定レベルのデータを書込むためのデータ書込磁界の印加を受ける。
【００９８】
そして、次に、所定読出動作として選択メモリセルへ当該所定レベル「０」のデータを書込みながら選択メモリセルを対象とするデータ読出を実行する（ステップＳ４）。本発明の実施の形態１に従うデータ読出においてはデータ書込とデータ読出をこの場合並列に実行しているため高速なデータ読出を実行することができる。
【００９９】
次に、読出確定動作として、初期データ読出動作において選択メモリセルから記憶データを読み出して生成した１０％小さい電流と、所定書込動作によって「０」データが書込まれた状態で読出した電流との比較に基づいて読出データＲＤＴを確定する（ステップＳ５）。
【０１００】
次に、ステップＳ５において確定した読出データＲＤＴが、所定書込動作で書込まれたデータ「０」と同一であるかどうかが判定される（ステップＳ６）。
【０１０１】
ステップＳ６において、現在の選択メモリセルの記憶データと、確定された読出データＲＤＴとが不一致である場合には、データ再書込動作として、選択メモリセルに対して読出データＲＤＴの再書込が実行される（ステップＳ７）。
【０１０２】
これにより、読出動作シーケンス内で所定のデータ書込を受けた選択メモリセルについて、その記憶データを再現して、データ読出前の状態に復元することができる。
【０１０３】
一方、ステップＳ６において、選択メモリセルの記憶データと確定された読出データＲＤＴとが同一である場合には、次のデータ再書込動作（ステップＳ７）をスキップして、データ読出動作を終了する（ステップＳ８）。両者のレベルが同一である場合には、データ再書込動作の実行前において、選択メモリセルの記憶データが、後続のステップＳ６で再書込しようとするデータ（読出データＲＤＴ）と既に同じレベルであるため、データ再書込動作を実行する必要はない。この結果、不要な再書込動作を省略して、データ読出動作時の消費電力を削減することが可能となる。
【０１０４】
図１３は、トンネル磁気抵抗素子が「１」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。トンネル磁気抵抗素子に「１」データが記憶されている場合、トンネル磁気抵抗素子の抵抗値はＲＬである。
【０１０５】
図１３（ｂ）を参照して、まず、データ読出動作において、ステップＳ２で説明したようにデータ線ＤＩＯに抵抗値ＲＬに基づいて電流Ｉ１が流れ、その場合に電流生成部１９１は、ステップＳ２＃で説明したように−１０％のリファレンス電流を生成する。次に、ステップＳ３で説明したように所定書込動作により「０」データを書込まれると、これにより図１３（ａ）に示されるようにトンネル磁気抵抗素子の抵抗値はＲＬからＲＨに変化する。一方、ステップＳ４で説明した所定データ読出動作において、図１３（ｂ）に示されるように電流値は、上述したように電流Ｉ１から電流Ｉ０に電流が低下する。
【０１０６】
したがって、トンネル磁気抵抗素子が「１」データを記憶していた場合には、電流値は−１０％のリファレンス電流よりも小さい電流Ｉ０に設定されることになる。
【０１０７】
図１４は、トンネル磁気抵抗素子が「０」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。トンネル磁気抵抗素子に「０」データが記憶されている場合、トンネル磁気抵抗素子の抵抗値はＲＨである。
【０１０８】
図１４（ｂ）を参照して、まず、データ読出動作において、ステップＳ２で説明したようにデータ線ＤＩＯに抵抗値ＲＨに基づいて電流Ｉ０が流れ、その場合に電流生成部１９１は、ステップＳ２＃で説明したように−１０％のリファレンス電流が生成される。次に、ステップＳ３で説明したように所定書込動作により「０」データを書込まれると、これにより図１４（ａ）に示されるようにトンネル磁気抵抗素子の抵抗値はＲＨの状態を維持する。同様に、ステップＳ４で説明した所定データ読出動作において、図１４（ｂ）に示されるように電流値は、電流Ｉ０の状態を維持することになる。なお、「０」データを書込んだ場合に、抵抗値が変動しているのは、図６および図７で説明したようにデータ書込磁界（バイアス磁界）を印加することにより自由磁化層の磁化方向が少し傾くからである。
【０１０９】
したがって、トンネル磁気抵抗素子が「０」データを記憶していた場合には、電流値は−１０％のリファレンス電流よりも常に大きい値を取ることになり、小さくなることはない。
【０１１０】
したがって、この特性を用いることにより、−１０％電流のリファレンス電流を用いて読出データを確定することが可能となる。すなわち、ステップＳ５で説明したように、最初の初期データ読出動作により生成した−１０％小さい電流値と、「０」データを読み出した電流とを比較する。これにより、最初の初期データ読出動作により生成した−１０％小さい電流値よりも、「０」データを読み出した電流の方が小さければ、最初の初期データ読出動作の際の抵抗値はＲＬすなわちトンネル磁気抵抗素子には「１」データが記憶されていたことになる。すなわち読出データＲＤＴは「１」データである。逆に最初の初期データ読出動作により生成した−１０％小さい電流値よりも、「０」データを読み出した電流の方が大きければ、最初の初期データ読出動作の際の抵抗値はＲＨすなわちトンネル磁気抵抗素子には「０」データが記憶されていたことになる。すなわち読出データＲＤＴは「０」データである。
【０１１１】
したがって、読出データＲＤＴが「１」データである場合には、ステップＳ６において、読出データＲＤＴ（「１」データ）と所定書込動作の書込レベル（「０」データ）とは同一ではないため、ステップＳ７においてデータ再書込動作（ライトバック）が実行される。図１３および図１４はライトバックを実行した場合についても、その変化を示している。なお、図１４に示されるように読出データＲＤＴが「０」データである場合には、データ再書込動作する必要はないため実際にはライト動作は行なわれず、消費電流を低減することができる。
【０１１２】
図１５は、本発明の実施の形態１に従うデータ読出動作のタイミングチャート図である。
【０１１３】
図１５を参照して、クロック信号ＣＬＫの立ち上がりに同期して、時刻Ｔ１において制御信号ＣＳ，ＷＴ，ＲＤが「Ｈ」レベルに設定されるとデータ読出動作が実行される。そして、ワード線ＷＬが活性化されて初期データ読出動作が実行される。具体的には、ロウデコード信号Ｒｄが入力されるとともに、制御信号ＲＥが「Ｈ」レベルに設定される。これに伴い、トランジスタ９０がオンして選択されたワード線ＷＬが活性化される。また、読出選択信号ＲＣＳＬが「Ｈ」レベルに設定されて、選択された読出選択ゲートＲＣＳＧがオンし、ビット線ＲＢＬとデータ線ＤＩＯとが電気的に結合される。これに伴い、ビット線ＲＢＬは、基準電圧Ｖｒｅｆ−Ｖｔｈ（トランジスタ１２０のしきい値電圧）レベルまでプリチャージされながら、トンネル磁気抵抗素子ＴＭＲを介して固定電圧Ｖｓｓに放電される。また、図示しないが制御信号／ＰＣが「Ｈ」レベルから「Ｌ」レベルに変化し、電流生成部１９１および比較部１９２が活性化される。これらに伴い、データ読出回路ＲＤＣから選択メモリセルＭＣへの電流経路が形成される。すなわち、上述したようにビット線ＲＢＬおよびデータ線ＤＩＯには、選択メモリセルのトンネル磁気抵抗素子の抵抗値（ＲＨもしくはＲＬ）に応じた電流（Ｉ０もしくはＩ１）が流れる。
【０１１４】
そして、制御信号ＥＮ１が「Ｈ」レベルに設定される。これに応答して、電流生成部１９１において、スイッチ１３２がオンし、上述したようにトランジスタ１２５に−１０％のリファレンス電流が流れる。そして、この電流に対応した電荷がキャパシタ１２６に蓄積されるすなわち、ノードＮ３の電位はこの電流に対応した電位に設定される。
【０１１５】
そして、次のクロック信号ＣＬＫの立ち上がりに同期して、時刻Ｔ２において所定書込動作が実行される。具体的には、デジット線ＤＬおよびビット線ＷＢＬに「０」データを書込むための所定データ書込電流が流される。なお、その際には、ワード線ＷＬは活性化されており、データ読出は実行されたままである。したがって、データ読出を実行しながらデータ書込を並列に実行する。すなわち、制御信号ＲＥが「Ｈ」レベルに設定されているとともに制御信号ＷＥも「Ｈ」レベルに設定される。したがって、制御信号ＷＥ（「Ｈ」レベル）に応答してトランジスタ８５はオンし、選択されたデジット線ＤＬにデータ書込電流が流れる。
【０１１６】
そして、制御信号ＥＮ２が「Ｈ」レベルに設定される。一方、制御信号ＥＮ１は「Ｌ」レベルに設定されている。したがって、スィッチ１３２はオフ状態である。制御信号ＥＮ２（「Ｈ」レベル）に応答してスイッチ１３１がオンし、ノードＮ０とノードＮ２とが電気的に結合される。すなわち、カレントミラー回路によりトランジスタ１２８に電流Ｉ０を流そうとする電荷がキャパシタ１３０に蓄積される。
【０１１７】
一方、キャパシタ１２６には、上述したようにトランジスタ１２７に−１０％のリファレンス電流を流そうとする電荷が蓄積されており、この電流Ｉ０を流そうとする駆動力と、−１０％のリファレンス電流を流そうとする駆動力との比較に基づいてノードＮ４の電位は設定される。具体的には、増幅作用により初期データ読出動作の電流がＩ１である場合には電流がＩ０である場合よりもノードＮ４の電位レベルは低く設定される。これを後段の増幅器１９０で増幅して読出データＲＤＴとしてラッチ１４８でラッチする。
【０１１８】
そして、上述したように必要である場合、すなわち初期データ読出において読出データＲＤＴが「１」データである場合には、時刻Ｔ４において、上述したライトバックが実行される。
【０１１９】
下段は、ブロックＢＫ２の動作を説明する図である。本例においては、時刻Ｔ４から上述したブロックＢＫ１と同様のデータ読出動作が実行される。詳細については繰り返さない。
【０１２０】
上述したように本願実施の形態１の方式を用いることにより、セルフリファレンス方式のデータ読出が実行可能である。具体的には、初期データ読出動作により読み出した記憶データに基づく通過電流を用いて、その通過電流の比率を変化させて基準のリファレンス電流を生成し、当該リファレンス電流との比較に基づいて読出データを確定する方式である。したがって、自己のメモリセルが有する抵抗値によって生じる通過電流を基準としてリファレンス電流を規定しているためメモリセルの抵抗値にばらつきが生じている場合においても精度の高いデータ読出を実行することができる。また、データ読出回路において、生成したリファレンス電流と、所定のデータをメモリセルに書込んだ場合の通過電流との比較に基づいて読出データを確定することが可能であるため従来の方式の如く、レジスタ等の記憶領域を設けてデータを格納する必要はない。すなわち、データ読出回路の回路構成を簡易に構成することができるとともに高速なデータ読出を実行することができる。
【０１２１】
なお、本願構成においては、通過電流の−１０％小さい電流をリファレンス電流として当該リファレンス電流との比較に基づいて読出データを確定する方式について説明したがこれに限られず、たとえば＋１０％大きい電流をリファレンス電流として当該リファレンス電流との比較に基づいて読出データを確定する方式とすることも図１３および図１４の抵抗値と通過電流の関係から当然可能である。
【０１２２】
なお、本願方式においては、一例としてリファレンス電流を通過電流の−１０％小さい電流とした場合について説明したがこれに限られず他の比率に変更することも当然に可能である。ただし、ＭＲ比は上述したように１０％〜２０％であるためこのＭＲ比の変動に伴い、高抵抗および低抵抗で変化する通過電流の中間値がリファレンス電流となるように比率を調整することができる。たとえば、ＭＲ比が３０％の場合に、−１５％程度の通過電流を設定する場合には、上述した図９において、トランジスタ１２４と１２５のサイズ比を３対１７に調整することにより設定することが可能である。また、ＭＲ比が５０％の場合に、−５０％程度の通過電流を設定する場合には、上述した図９において、トランジスタ１２４および１２５のサイズ比を１対１に調整することにより設定することが可能である。本例においては、−１０％小さい通過電流について、一例として説明したがこれに限られず上述したトランジスタのサイズ比を調整することにより−９％あるいは−１１％小さい通過電流に設定することも当然に可能である。
【０１２３】
（実施の形態２）
図１６は、本発明の実施の形態２に従うメモリアレイおよびその周辺回路の概略ブロック図である。
【０１２４】
図１６を参照して、図８で説明した構成と比較して異なる点は、ライトドライバ制御回路１８０をライトドライバ制御回路１８０＃に変更した点と、ラッチ１４８から伝達された読出データＲＤＴではなく、増幅器１９０から伝達された読出データＲＤＴの入力を受ける点で異なる。その他の点は図８で説明した構成と同様であるのでその詳細な説明は繰り返さない。
【０１２５】
本発明の実施の形態２においては、上記の実施の形態１で説明したデータ読出動作よりも高速なデータ読出動作について説明する。
【０１２６】
図１７は、本発明の実施の形態２に従うデータ読出動作を説明するフローチャート図である。
【０１２７】
図１７を参照して、本発明の実施の形態２に従うデータ読出動作は、図１２で説明したのと同様、データ読出動作を開始（ステップＳ１）し、初期データ読出動作（ステップＳ２）、所定書込動作（ステップＳ３）およびデータ読出動作（ステップＳ４）を実行する。そして、次に読出データ判定動作を実行する（ステップＳ５＃）。具体的には、初期データ読出動作において選択メモリセルから記憶データを読み出して生成した１０％小さい電流と、所定書込動作によって「０」データが書込まれた状態で読出した電流との比較に基づいて読出データＲＤＴを判定する。具体的な判定動作については後述する。そして、ステップＳ５＃において判定した読出データＲＤＴが、所定書込動作で書込まれたデータ「０」と同一であるかどうかが判定される（ステップＳ６）。
【０１２８】
ステップＳ６において、読出データＲＤＴが、所定書込動作で書込まれたデータ「０」と不一致である場合には、電流反転動作として、選択メモリセルへ「１」データを書込むように電流の向きを反転する（ステップＳ７＃）。
【０１２９】
これにより、読出動作シーケンス内で所定のデータ書込を受けた選択メモリセルについて、その記憶データを再現して、データ読出前の状態に復元することができる。
【０１３０】
一方、ステップＳ６において、読出データＲＤＴが、所定書込動作で書込まれたデータ「０」と同一である場合には、次の電流反転動作（ステップＳ７＃）をスキップして、データ読出動作を終了する（ステップＳ８）。両者のレベルが同一である場合には、データ再書込動作の実行前において、選択メモリセルの記憶データが、後続のステップＳ６で再書込しようとするデータ（読出データＲＤＴ）と既に同じレベルであるため、電流反転動作を実行する必要はない。この結果、不要な書込動作を省略して、データ読出動作時の消費電力を削減することが可能となる。
【０１３１】
図１８は、トンネル磁気抵抗素子が「１」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。トンネル磁気抵抗素子に「１」データが記憶されている場合、トンネル磁気抵抗素子の抵抗値はＲＬである。
【０１３２】
図１８（ｂ）を参照して、まず、データ読出動作において、ステップＳ２で説明したようにデータ線ＤＩＯに抵抗値ＲＬに基づいて電流Ｉ１が流れ、その場合に電流生成部１９１は、ステップＳ２＃で説明したように−１０％のリファレンス電流が生成される。次に、ステップＳ３で説明したように所定書込動作により「０」データを書込まれると、これにより図１３（ａ）に示されるようにトンネル磁気抵抗素子の抵抗値はＲＬからＲＨに変化する。一方、ステップＳ４で説明した所定データ読出動作において、図１３（ｂ）に示されるように電流値は、上述したように電流Ｉ１から電流Ｉ０に電流が低下する。
【０１３３】
図１９は、トンネル磁気抵抗素子が「０」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。トンネル磁気抵抗素子に「０」データが記憶されている場合、トンネル磁気抵抗素子の抵抗値はＲＨである。
【０１３４】
図１９（ｂ）を参照して、まず、データ読出動作において、ステップＳ２で説明したようにデータ線ＤＩＯに抵抗値ＲＨに基づいて電流Ｉ０が流れ、その場合に電流生成部１９１は、ステップＳ２＃で説明したように−１０％のリファレンス電流が生成される。次に、ステップＳ３で説明したように所定書込動作により「０」データが書込まれると、これにより図１９（ａ）に示されるようにトンネル磁気抵抗素子の抵抗値はＲＨの状態を維持する。同様に、ステップＳ４で説明した所定データ読出動作において、図１９（ｂ）に示されるように電流値は、電流Ｉ０の状態を維持することになる。
【０１３５】
したがって、トンネル磁気抵抗素子が「０」データを記憶していた場合には、電流値は−１０％のリファレンス電流よりも常に大きく、小さくなることはない。
【０１３６】
したがって、上述したようにこの特性を用いることにより読出データを判定することができる。この点で、本願実施の形態２のデータ読出動作においては、−１０％電流のリファレンス電流を用いて読出データを判定する。具体的には、−１０％電流のリファレンス電流と「０」データを読み出した電流とをモニタする。これにより、最初の初期データ読出動作により生成した−１０％小さい電流値よりも、「０」データを読み出した電流の方が小さくなれば、最初の初期データ読出動作の際の抵抗値はＲＬすなわちトンネル磁気抵抗素子には「１」データが記憶されていたと判定することができる。
【０１３７】
逆に最初の初期データ読出動作により生成した−１０％小さい電流値よりも、「０」データを読み出した電流の方が大きいままであれば、最初の初期データ読出動作の際の抵抗値はＲＨすなわちトンネル磁気抵抗素子には「０」データが記憶されていたと判定することができる。
【０１３８】
この点で、実施の形態１に従うデータ読出動作においては、所定書込動作が完全に終了した後に読出データ確定動作すなわち１０％小さい電流と「０」データを読み出した電流との比較動作すなわち読出データＲＤＴの判定を実行していた。
【０１３９】
本願実施の形態２においては、所定書込動作が実行されている中でこの判定を実行する方式である。具体的には、ステップＳ６において、読出データＲＤＴは、所定書込動作の書込レベル（「０」）と同一でないと判定されれば、すなわち−１０％小さいリファレンス電流よりも「０」データを読み出した電流の方が小さくなれば、判定結果に基づいて、ステップＳ７＃で説明したように電流反転動作を実行する。具体的には、選択メモリセルへ「１」データを書込むように電流の向きを反転させるようにライトドライバ制御回路１８０に対して指示する。
【０１４０】
図１８は、電流反転動作（ライトバック）を実行した場合についても、その変化を示している。なお、図１９に示されるように読出データＲＤＴが「０」データである場合には、ライトバックする必要はないため実際にはライト動作は行なわれず、消費電流を低減することができる。
【０１４１】
図２０は、本発明の実施の形態２に従うデータ読出動作のタイミングチャート図である。
【０１４２】
図２０を参照して、クロック信号ＣＬＫの立ち上がりに同期して、時刻Ｔ１０において制御信号ＣＳ，ＷＴ，ＲＤが「Ｈ」レベルに設定されるとデータ読出動作が実行される。そして、ワード線ＷＬが活性化されて初期データ読出動作が実行される。具体的には、ロウデコード信号Ｒｄが入力されるとともに、制御信号ＲＥが「Ｈ」レベルに設定される。これに伴い、トランジスタ９０がオンして選択されたワード線ＷＬが活性化される。また、読出選択信号ＲＣＳＬが「Ｈ」レベルに設定されて、選択された読出選択ゲートＲＣＳＧがオンし、ビット線ＲＢＬとデータ線ＤＩＯとが電気的に結合される。これに伴い、データ読出回路ＲＤＣから選択メモリセルＭＣへの電流経路が形成される。すなわち、上述したようにビット線ＲＢＬおよびデータ線ＤＩＯには、選択メモリセルのトンネル磁気抵抗素子の抵抗値（ＲＨもしくはＲＬ）に応じた電流（Ｉ０もしくはＩ１）が流れる。
【０１４３】
そして、制御信号ＥＮ１，ＥＮ２がそれぞれ「Ｈ」レベルに設定される。電流生成部１９１の動作は、上述したのと同様であるのでその詳細な説明は繰り返さない。
【０１４４】
そして、次のクロック信号ＣＬＫの立下りに同期して、時刻Ｔ１１において所定書込動作が実行される。具体的には、デジット線ＤＬおよびビット線ＷＢＬに「０」データを書込むための所定データ書込電流が流される。なお、その際には、ワード線ＷＬは活性化されており、データ読出は実行されたままである。したがって、データ読出を実行しながらデータ書込を並列に実行する。すなわち、制御信号ＲＥが「Ｈ」レベルに設定されているとともに制御信号ＷＥも「Ｈ」レベルに設定される。したがって、制御信号ＷＥ（「Ｈ」レベル）に応答してトランジスタ８５はオンし、選択されたデジット線ＤＬにデータ書込電流が流れる。
【０１４５】
また、上述したようにこれと並列に判定動作も実行している。そして、読出データＲＤＴを判定して、電流反転が必要であると判断した場合、すなわち初期データ読出において読出データＲＤＴが「１」データである場合には、反転したデータ書込電流がビット線ＷＢＬに供給される。それと、同時に読出データＲＤＴが確定し、出力される。
【０１４６】
下段は、ブロックＢＫ２の動作を説明する図である。本例においては、時刻Ｔ１３から上述したブロックＢＫ１と同様のデータ読出動作が実行される。詳細についてはブロックＢＫ１と同様であるので繰り返さない。
【０１４７】
本発明の実施の形態２に従う構成においては、判定動作も実施の形態１に従う構成よりも早期に実行されるとともに、ライトバックも読出データの確定と並列に実行されることになる。したがって、実施の形態１に従う構成よりも高速なデータ読出を実行することができる。また、時刻Ｔ１０から時刻Ｔ１２の期間までにすなわち１クロックサイクル期間中にデータ読出動作を完了することができ、サイクル数的にも実施の形態１に従うデータ読出方式と比較して高速なデータ読出動作を実行することが可能となる。
【０１４８】
（実施の形態３）
本発明の実施の形態３においては、いわゆるトグルセルを用いたデータ読出動作について説明する。
【０１４９】
図２１は、本発明の実施の形態３に従うメモリアレイおよびその周辺回路の概略ブロック図である。
【０１５０】
図２１を参照して、図８で説明した構成と比較して、メモリ領域１０ａをメモリ領域１０＃に置換した点と、メモリセル列にそれぞれ対応して設けられたライトドライバＷＤＶａ，ＷＤＶｂをライトドライバＷＤＶａ＃，ＷＤＶｂ＃に置換した点が異なる。その他の点については、図８で説明した構成と同様であるのでその詳細な説明は繰り返さない。
【０１５１】
メモリ領域１０＃は、メモリ領域１０ａと比較して行列状に集積配置されたメモリセルＭＣをメモリセルＭＣ＃に置換した点が異なる。メモリセルＭＣ＃はいわゆるトグルセルとして設けられている。
【０１５２】
ライトドライバＷＤＶａ＃は、ライトドライバＷＤＶａと比較して、トランジスタＴｒ２を削除した点が異なる。また、ライトドライバＷＤＶｂ＃は、ライトドライバＷＤＶｂと比較して、トランジスタＴｒ３を削除した点が異なる。具体的には、書込制御信号ＷＤＴａに応答してライトドライバＷＤＶａ＃およびライトドライバＷＤＶｂ＃が動作してビット線ＷＢＬの一端側から他端側の方向にのみ電流Ｉｗが流れる。
【０１５３】
ここで、トグルセルＭＣ＃について説明する。
【０１５４】
図２２は、本発明の実施の形態３に従うトグルセルＭＣ＃を模式的に説明する図である。
【０１５５】
図２２を参照して、トグルセルＭＣ＃は、ビット線２２０とデジット線２３０との間に挟まれた薄膜磁性体１００を有する。ビット線２２０およびデジット線２３０は、電流を通すことが可能な導電性材料を含む。この図では、ビット線２２０は、薄膜磁性体１００の上部に位置付けられており、デジット線２３０は薄膜磁性体１００の下部に位置付けられている。また、デジット線２３０は、ビット線２２０に対して９０°の角度に方向づけられている。
【０１５６】
薄膜磁性体１００は、第１の磁気部１１５と、トンネルバリア１１６と、第２の磁気部１７とを含む。トンネルバリア１１６は、第１の磁気領域１１５と第２の磁気領域１１７との間に挟まれている。
【０１５７】
本例においては、第１の磁気部１１５は、３層構造で構成され、２つの強磁性体層１４５，１５５と、２つの強磁性体層１４５，１５５の間に挟まれた反強磁性体結合スペーサ層１６５とを有する。さらに、第２の磁気部１１７は、３層構造で形成され、２つの強磁性体層１４６，１５６と、２つの強磁性体層１４６，１５６の間に挟まれた反強磁性体結合スペーサ層１６６とを有する。
【０１５８】
一般に、反強磁性体結合スペーサ層１６５および１６６は、元素Ｒｕ、Ｏｓ、Ｒｅ、Ｃｒ、Ｒｈ、Ｃｕのうちの少なくとも１つ、またはそれらの組合せを含む。さらに、強磁性体層１４５、１５５、１４６および１５６は、元素Ｎｉ、Ｆｅ、Ｍｎ、Ｃｏのうちの少なくとも１つ、またはそれらの組合せを含む。また、第１の磁気部１１５および１１７は３層構造以外の合成反強磁性層材料構造を含む場合があり、たとえば、１つのそのような合成反強磁性層材料構造は、強磁性体層／反強磁性体結合スペーサ層／強磁性体層／反強磁性体結合スペーサ層／強磁性体層の構造で形成される５層の積層構造とすることも可能である。
【０１５９】
強磁性体層１４５および１５５は各々、反強磁性体結合スペーサ層１６５の結合によって通常時においては反平行に保たれた磁気モーメントベクトル１５７および１５３をそれぞれ有する。また、第１の磁気部１１５は合力磁気モーメントベクトル１４０を有し、第２の磁気部１１７は合力磁気モーメントベクトル１５０を有する。
【０１６０】
合力磁気モーメントベクトル１４０および１５０は、磁化容易軸に沿って、ビット線２２０およびデジット線２３０に挟まれた間の所定角度に向けられているものとする。好ましくは４５°，１３５°，２２５°，３１５°の方向に向けられているものとする。この点が上述のメモリセルＭＣと相違する。メモリセルＭＣにおいては、磁化容易軸はビット線方向となるように配置されていたが、トグルセルＭＣ＃については、磁化容易軸は、ビット線およびデジット線の双方から所定角度ずれた位置となるように配置されているからである。
【０１６１】
さらに、第１の磁気部１１５は、自由な強磁性体領域すなわち自由磁化層であり、つまり、印加された磁界の存在下で合力磁気モーメントベクトル１４０が自由に回転する。第２の磁気部１１７は、固定された一定の磁化方向を有する強磁性体領域すなわち固定磁化層であり、つまり、合力磁気モーメントベクトル１５０は適度に印加された磁界の存在下で自由に回転せず、基準層として使用される。
【０１６２】
反強磁性体結合層１６５は第１の磁気部１１８の２つの強磁性体層１４５，１５５の間に示されているが、強磁性体層は静磁場または他の特徴といった他の手段を介して反強磁性的に結合可能である。
【０１６３】
なお、少なくとも強磁性体層１４５および１５５の作成において、好ましい磁化容易軸（誘導異方性）を設定するために磁界が提供される。提供された磁界は、磁気モーメントベクトル１５３および１５７にとって好ましい異方性軸を作り出す。好ましい軸は、一例としてビット線２２０とデジット線２３０との間で４５°の角度となるよう設定されている。
【０１６４】
図２３は、本発明の実施の形態３に従うトグルセルの磁化方向を説明する図である。
【０１６５】
図２３を参照して、トグルセルＭＣ＃の薄膜磁性体１００は、ビット線２２０およびデジット線２３０とが互いに９０°の角度で交差する部分に設けられている。なお、説明を簡略化するため、図示されているようなｘ−ｙ座標系１００と、時計回りの回転方向９４および反時計回りの回転方向９６とを参照することにする。
【０１６６】
そして、磁気モーメントベクトル１５３および１５７にとって好ましい異方性軸は、−ｘ方向および−ｙ方向に対して４５°の角度、＋ｘ方向および＋ｙ方向に対して４５°の角度で方向付けられている。一例として、図２３は、磁気モーメントベクトル１５３が−ｘ方向および−ｙ方向に対して４５°の角度で方向付けられていることを示している。磁気モーメントベクトル１５７は一般に、磁気モーメントベクトル１５３とは反平行に向けられているため、それは＋ｘ方向および＋ｙ方向に対して４５°の角度で方向付けられている。
【０１６７】
ビット線電流ＩWは円周方向の磁界ＨWを誘導し、デジット線電流Ｉｐは円周方向のデジット磁界ＨDを誘導する。
【０１６８】
ビット線２２０は、薄膜磁性体１００の上部にあるため、素子の平面において、ＨWは、ビット線電流ＩWに対して＋ｙ方向に印加される。同様に、デジット線２３０は、薄膜磁性体１００の下部にあるため、素子の平面において、ＨDは、デジット線電流Ｉｐに対して＋ｘ方向に印加される。
【０１６９】
次に、本発明の実施の形態３に従うトグルセルの書込方式について説明する。
【０１７０】
トグル書込方法を用いる場合、電流の方向にかかわらず、同じ極性の電流パルスがビット線２２０およびデジット線２３０の双方に対して選択されている限り、状態は、ＭＲＡＭデバイスが書込まれるたびにスイッチングされる。たとえば、「１」が最初に記憶されている場合、１つの電流パルスシーケンスがビット線およびデジット線を流れた後で「０」にスイッチングされる。そして、「０」が記憶されている場合、電流パルスシーケンスを繰り返すことは、それを「１」に戻す。
【０１７１】
したがって、１回の書込シーケンスにより必ずデータレベルが記憶されたデータレベルから反転したデータレベルへと変化する。
【０１７２】
図２４は、本発明の実施の形態３に従うトグルセルの書込時における電流パルスシーケンスである。
【０１７３】
ここでは、ビット線電流ＩWおよびデジット線電流Ｉｐが示されており、その位相はデジット線電流Ｉｐが９０°位相遅れた波形が示されている。
【０１７４】
図２５を用いて、図２４で示されたパルスシーケンスを用いてトグルセルのデータ書込について説明する。
【０１７５】
ここで図２５を参照して、本例においては、パルスシーケンス１００を用いて「１」を「０」に書込むためのトグル書込モードを示している。
【０１７６】
この図では、時点ｔ0で、磁気モーメントベクトル１５３および１５７は、図２３に示すような好ましい方向に向けられている。この向きは「１」として定義される。
【０１７７】
時刻ｔ1で、ビット線電流ＩWがオンになり、それは磁界ＨWを＋ｙ方向に方向付けられるよう誘導する。磁界ＨWの効果は、ほぼバランスのとれた、反整列された第１の磁気部１１５の３層構造を「フロップ」させて、印加された磁界の方向に対して約９０°に向けられるようにすることである。強磁性体層１４５および１５５間の有限の反強磁性体交換相互作用により、磁気モーメントベクトル１５３および１５７はここで、磁界の方向に向けて少しの角度それるようになり、合力磁気モーメントベクトル１４０は磁気モーメントベクトル１５３および１５７間の角度の範囲を定めて磁界ＨWと整列する。このため、磁気モーメントベクトル１５３は時計回りの方向９４に回転する。合力磁気モーメントベクトル１４０は磁気モーメントベクトル１５３および１５７のベクトル加法であるため、磁気モーメントベクトル１５７も時計回りの方向９４に回転する。
【０１７８】
時刻ｔ2で、デジット電流Ｉｐがオンになり、それは磁界ＨDを誘導する。したがって、合力磁気モーメントベクトル１４０は、磁界ＨWによって＋ｙ方向に、磁界ＨDによって＋ｘ方向に同時に方向付けられ、それは、合力磁気モーメントベクトル１４０を、それが概して＋ｘ方向と＋ｙ方向との間の４５°の角度に向けられるまで時計方向９４にさらに回転させる効果を有する。したがって、磁気モーメントベクトル１５３および１５７も時計回りの方向９４にさらに回転する。
【０１７９】
時刻ｔ3で、ビット線電流ＩWがオフになり、そのためここでは磁界ＨDのみが合力磁気モーメントベクトル１４０を方向付け、それはここでは＋ｘ方向に向けられる。双方の磁気モーメントベクトル１５３および１５７はここでは概して、それらの磁化困難軸不安定点を通った角度に方向付けられる。
【０１８０】
時刻ｔ4で、デジット電流Ｉｐがオフになり、そのため合力磁気モーメントベクトル１４０には磁界力が作用していない。したがって、磁気モーメントベクトル１５３および１５７は、それらの最も近い好ましい方向に向けられて、異方性エネルギーを最小限に抑える。この場合、磁気モーメントベクトル１５３にとって好ましい方向は、＋ｙ方向および＋ｘ方向に対して４５°の角度である。この好ましい方向は、時刻ｔ0での磁気モーメントベクトル１５３の最初の方向から１８０°でもあり、「０」として定義される。このため、薄膜磁性体１００は既に「０」にスイッチングされている。
【０１８１】
図２６を用いて、図２４で示されたパルスシーケンスを用いてトグルセルの別のデータ書込について説明する。
【０１８２】
ここで図２６を参照すると、本例においては、パルスシーケンス１００を用いて「０」を「１」に書込むためのトグル書込モードを示している。
【０１８３】
図示されているのは、前述のような時刻ｔ0、ｔ1、ｔ2、ｔ3およびｔ4の各々での磁気モーメントベクトル１５３および１５７ならびに合力磁気モーメントベクトル１４０であり、メモリセルの状態を同じ電流および磁界方向で「０」から「１」にスイッチングできることを示している。
【０１８４】
本発明の実施の形態３に従うデータ読出方式は、上述のトグルセルを用いてセルフリファレンスを実行する方式について説明する。
【０１８５】
図２７は、本発明の実施の形態３に従うデータ読出動作を説明するフローチャート図である。なお、データ書込動作以外の具体的な動作については、図１２のフローチャート図で説明したのとほぼ同様であるのでその詳細な説明については繰り返さない。
【０１８６】
図２７を参照して、本発明の実施の形態３に従う構成においては、まず、データ読出動作が開始される（ステップＳ１１）と、初期データ読出動作として選択メモリセルの磁化方向がデータ読出動作前と同様である状態、すなわち選択メモリセルが本来読出されるべき記憶データを保持した状態においてデータ読出を実行する（ステップＳ１２）。
【０１８７】
次に、電流生成部１９１は、初期データ読出動作時におけるデータ線ＤＩＯを流れる電流を検知して、検知した電流の１０％小さい電流を生成する（ステップＳ１２＃）。具体的には、図８および９で説明したように電流０．９Ｉ０もしくは０．９Ｉ１が生成される。
【０１８８】
次に、書込動作として選択メモリセルへデータを書込む（ステップＳ１３）。具体的には、図２４で説明したパルスシーケンスを用いて、最初の記憶データの反転データを書込む。
【０１８９】
そして、次に、データ読出動作として選択メモリセルへの反転データを書込みながら選択メモリセルを対象とするデータ読出を実行する（ステップＳ１４）。本発明の実施の形態３に従うデータ読出においてはデータ書込とデータ読出をこの場合並列に実行しているため高速なデータ読出を実行することができる。
【０１９０】
次に、読出確定動作として、初期データ読出動作において選択メモリセルから記憶データを読み出して生成した１０％小さい電流と、書込動作によって反転データが書込まれた状態で今回データを読み出した電流との比較に基づいて読出データＲＤＴを確定する（ステップＳ１５）。
【０１９１】
次に、書込動作として、選択メモリセルへデータを書込む（ステップＳ１６）。実施の形態１および２のデータ読出動作においては、読出データＲＤＴと初期データとの比較に基づいて再書込を実行する場合を説明していたが、トグルセルの場合には１回の書込動作により反転データに常に書き換わるので初期データに戻すためには２回の書込動作が必要となるからである。
【０１９２】
これにより、読出動作シーケンス内で所定のデータ書込を受けた選択メモリセルについて、その記憶データを再現して、データ読出前の状態に復元することができる。
【０１９３】
そして、データ読出動作を終了する（ステップＳ１７）。
【０１９４】
図２８は、トンネル磁気抵抗素子が「１」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。トンネル磁気抵抗素子に「１」データが記憶されている場合、トンネル磁気抵抗素子の抵抗値はＲＬである。
【０１９５】
図２８（ｂ）を参照して、まず、データ読出動作において、ステップＳ２で説明したようにデータ線ＤＩＯに抵抗値ＲＬに基づいて電流Ｉ１が流れ、その場合に電流生成部１９１は、ステップＳ１２＃で説明したように−１０％のリファレンス電流が生成される。次に、ステップＳ１３で説明したように書込動作により反転データが書込まれると、これにより図２８（ａ）に示されるようにトンネル磁気抵抗素子の抵抗値はＲＬからＲＨに変化する。一方、ステップＳ１４で説明したデータ読出動作において、図２８（ｂ）に示されるように電流値は、上述したように電流Ｉ１から電流Ｉ０に電流が低下する。
【０１９６】
したがって、トンネル磁気抵抗素子が「１」データを記憶していた場合には、電流値は−１０％のリファレンス電流よりも小さい電流Ｉ０に設定されることになる。
【０１９７】
図２９は、トンネル磁気抵抗素子が「０」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。トンネル磁気抵抗素子に「０」データが記憶されている場合、トンネル磁気抵抗素子の抵抗値はＲＨである。
【０１９８】
図２９（ｂ）を参照して、まず、データ読出動作において、ステップＳ１２で説明したようにデータ線ＤＩＯに抵抗値ＲＨに基づいて電流Ｉ０が流れ、その場合に電流生成部１９１は、ステップＳ２＃で説明したように−１０％のリファレンス電流が生成される。次に、ステップＳ１３で説明したように書込動作により反転データが書込まれると、これにより図２９（ａ）に示されるようにトンネル磁気抵抗素子の抵抗値はＲＨからＲＬに変化する。一方、ステップＳ１４で説明したデータ読出動作において、図２９（ｂ）に示されるように電流値は、電流Ｉ０から電流Ｉ１に上昇する。
【０１９９】
したがって、トンネル磁気抵抗素子が「０」データを記憶していた場合には、電流値は−１０％のリファレンス電流よりも大きくなる。一方、トンネル磁気抵抗素子が「１」データを記憶していた場合には、電流地は、−１０％の電流のリファレンス電流よりも小さくなる。
【０２００】
したがって、この特性を用いることにより、−１０％電流のリファレンス電流を用いて読出データを確定することが可能となる。すなわち、ステップＳ１５で説明したように、最初の初期データ読出動作により生成した−１０％小さい電流値と、「０」データを読み出した電流とを比較する。これにより、最初の初期データ読出動作により生成した−１０％小さい電流値よりも、「０」データを読み出した電流の方が小さければ、最初の初期データ読出動作の際の抵抗値はＲＬすなわちトンネル磁気抵抗素子には「１」データが記憶されていたことになる。すなわち読出データＲＤＴは「１」データである。逆に最初の初期データ読出動作により生成した−１０％小さい電流値よりも、「０」データを読み出した電流の方が大きければ、最初の初期データ読出動作の際の抵抗値はＲＨすなわちトンネル磁気抵抗素子には「０」データが記憶されていたことになる。すなわち読出データＲＤＴは「０」データである。
【０２０１】
なお、図２８および図２９は書込動作（ライトバック）を実行した場合についても、その変化を示している。
【０２０２】
したがって、図２７で説明した本発明の実施の形態３に従うデータ読出動作を実行することによりトグルセルにおいても高速かつ読出マージンの高いセルフリファレンスを実行することが可能となる。
【０２０３】
（実施の形態３の変形例）
図３０は、本発明の実施の形態３の変形例に従うメモリアレイおよびその周辺回路の概略ブロック図である。
【０２０４】
図３０を参照して、図２１で説明した構成と比較して、データ読出回路ＲＤＣをデータ読出回路ＲＤＣ＃に置換した点が異なる。
【０２０５】
本発明の実施の形態３に従う変形例は、実施の形態３に従うデータ読出よりも高速なデータ読出を実行する方式について説明する。
【０２０６】
データ読出回路ＲＤＣ＃は、電流生成部１９１ａと、比較部１９２ａと、増幅器１９０ａをさらに設けた点が異なる。また、増幅器１９０ａの出力信号は、ライトドライバ制御回路１８０＃ａに入力される。
【０２０７】
図３１は、本発明の実施の形態３に従う電流生成部１９１，１９１ａおよび比較部１９２，１９２ａの回路構成図である。電流生成部１９１および比較部１９２については、図９で説明したのと同様であるので園詳細な説明は繰り返さない。
【０２０８】
電流生成部１９１ａは、データ線ＤＩＯを流れる通過電流の約１０％大きな電流を生成する。
【０２０９】
図３１を参照して、本発明の実施の形態３に従う電流生成部１９１ａは、トランジスタ１２２ａ〜１２５ａと、スイッチ１３１ａ，１３２ａとを含む。
【０２１０】
トランジスタ１２２ａは、ノードＮ０と電源電圧Ｖｃｃとの間に接続され、ゲートは、制御信号／ＰＣの入力を受ける。トランジスタ１２３ａは、電源電圧ＶｃｃとノードＮ５との間に接続され、そのゲートはノードＮ０と接続されている。トランジスタ１２５ａは、ノードＮ５と固定電圧Ｖｓｓとの間に接続され、そのゲートはノードＮ７と接続される。ノードＮ５とノードＮ７は、スイッチ１３２ａを介して接続されている。スイッチ１３１ａは、ノードＮ０とノードＮ６との間に配置されている。
【０２１１】
ここで、トランジスタ１２１と１２３ａはカレントミラー回路を形成している。また、トランジスタ１２５ａのサイズは、８Ｗに設定されている。なお、厳密には、トランジスタ１２５ａとトランジスタ１２７ａとのトランジスタのサイズ比が８対９となるためカレントミラー回路によりトランジスタ１２７ａの通過電流は＋１０％電流に設定されるわけではないが、ここではほぼ＋１０％であるので説明の簡略化のためほぼ同様のものとして以下において取り扱うものとする。
【０２１２】
比較部１９２ａは、トランジスタ１２７ａ〜１２９ａと、キャパシタ１２６ａ，１３０ａとを含む。キャパシタ１３０ａは、ノードＮ６と固定電圧Ｖｓｓとの間に接続されている。トランジスタ１２９ａは、ノードＮ６と電源電圧Ｖｃｃとの間に接続されており、そのゲートは、制御信号／ＰＣの入力を受ける。トランジスタ１２８ａは、電源電圧ＶｃｃとノードＮ８との間に接続され、そのゲートはノードＮ６と接続されている。トランジスタ１２７ａは、ノードＮ８と固定電圧Ｖｓｓとの間に接続され、そのゲートはノードＮ７と接続されている。キャパシタ１２６ａは、ノードＮ７と固定電圧Ｖｓｓとの間に接続されている。なお、ノードＮ８に伝達された信号は、増幅器１９０ａで増幅されてライトドライバ制御回路１８０＃ａへと伝達される。
【０２１３】
この電流生成部１９１および比較部１９２の動作については図１０および図１１で説明したのと同様であるのでその詳細な説明は繰り返さない。電流生成部１９１ａおよび比較部１９２ａについても同様である。すなわち、電流生成部１９１ａは、制御信号ＥＮ１（「Ｈ」レベル）の入力に応答してトランジスタのサイズ比を調整することにより通過電流と比較してほぼ１０％大きい電流を流す。そして、その１０％大きな通過電流に対応した電荷をキャパシタ１２６ａに蓄積する。そして、同様に制御信号ＥＮ２（「Ｈ」レベル）に応答してデータ線ＤＩＯを流れる通過電流に対応した電荷をキャパシタ１３０ａに蓄積する。比較部１９２ａは、キャパシタ１２６ａおよび１３０ａに蓄積された電荷に基づいて、増幅作用によりノードＮ８の電位レベルを設定する。すなわち、＋１０％大きいリファレンス電流を基準とした信号がノードＮ８から出力される。そして、増幅器１９０ａでさらに増幅されてライトドライバ制御回路１８０＃ａに出力される。
【０２１４】
図３２は、本発明の実施の形態３の変形例に従うデータ読出方式について説明するフローチャート図である。
【０２１５】
図３２を参照して、図２７のフローチャート図と比較して、異なる点は、ステップＳ１２＃をステップＳ１２＃ａに変更した点と、ステップＳ１５をステップＳ１５ａに変更した点が異なる。その他の点については、図２７のフローチャート図で説明したのと同様である。
【０２１６】
具体的には、ステップＳ１２＃ａにおいて、上述した電流生成部１９１，１９１ａにおいて読み出した電流の１０％小さい電流および１０％大きい電流を発生する。
【０２１７】
そして、ステップＳ１５の読出データ判定動作において、１０％小さい電流および１０％大きい電流のそれぞれと今回データを読み出した電流との比較に基づいて読出データＲＤＴを判定する。
【０２１８】
そして、次に、ステップＳ１６およびステップＳ１７を実行し、データ読出動作を終了する。
【０２１９】
図３３は、トンネル磁気抵抗素子が「１」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。トンネル磁気抵抗素子に「１」データが記憶されている場合、トンネル磁気抵抗素子の抵抗値はＲＬである。
【０２２０】
図３３（ｂ）を参照して、まず、データ読出動作において、ステップＳ２で説明したようにデータ線ＤＩＯに抵抗値ＲＬに基づいて電流Ｉ１が流れ、その場合に電流生成部１９１は、ステップＳ１２＃ａで説明したように−１０％および＋１０％のリファレンス電流が生成される。次に、ステップＳ１３で説明したように書込動作により反転データが書込まれると、これにより図３３（ａ）に示されるようにトンネル磁気抵抗素子の抵抗値はＲＬからＲＨに変化する。一方、ステップＳ１４で説明したデータ読出動作において、図３３（ｂ）に示されるように電流値は、上述したように電流Ｉ１から電流Ｉ０に電流が低下する。
【０２２１】
したがって、トンネル磁気抵抗素子が「１」データを記憶していた場合には、電流値は−１０％のリファレンス電流よりも小さい電流Ｉ０に設定されることになる。
【０２２２】
図３４は、トンネル磁気抵抗素子が「０」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。トンネル磁気抵抗素子に「０」データが記憶されている場合、トンネル磁気抵抗素子の抵抗値はＲＨである。
【０２２３】
図３４（ｂ）を参照して、まず、データ読出動作において、ステップＳ１２で説明したようにデータ線ＤＩＯに抵抗値ＲＨに基づいて電流Ｉ０が流れ、その場合に電流生成部１９１は、ステップＳ２＃ａで説明したように−１０％および＋１０％のリファレンス電流が生成される。次に、ステップＳ１３で説明したように書込動作により反転データが書込まれると、これにより図３４（ａ）に示されるようにトンネル磁気抵抗素子の抵抗値はＲＨからＲＬに変化する。一方、ステップＳ１４で説明したデータ読出動作において、図３４（ｂ）に示されるように電流値は、電流Ｉ０から電流Ｉ１に上昇する。
【０２２４】
したがって、トンネル磁気抵抗素子が「０」データを記憶していた場合には、電流値は−１０％のリファレンス電流よりも大きくなる。一方、トンネル磁気抵抗素子が「１」データを記憶していた場合には、電流地は、−１０％の電流のリファレンス電流よりも小さくなる。
【０２２５】
したがって、この特性を用いることにより、−１０％電流のリファレンス電流を用いて読出データを確定することが可能となる。すなわち、ステップＳ１５で説明したように、最初の初期データ読出動作により生成した−１０％小さい電流値と、「０」データを読み出した電流とを比較する。これにより、最初の初期データ読出動作により生成した−１０％小さい電流値よりも、「０」データを読み出した電流の方が小さければ、最初の初期データ読出動作の際の抵抗値はＲＬすなわちトンネル磁気抵抗素子には「１」データが記憶されていたことになる。すなわち読出データＲＤＴは「１」データである。逆に最初の初期データ読出動作により生成した−１０％小さい電流値よりも、「０」データを読み出した電流の方が大きければ、最初の初期データ読出動作の際の抵抗値はＲＨすなわちトンネル磁気抵抗素子には「０」データが記憶されていたことになる。すなわち読出データＲＤＴは「０」データである。
【０２２６】
この点で、本願実施の形態３の変形例に従うデータ読出動作においては、−１０％電流および＋１０％電流のリファレンス電流を用いて読出データを判定する。具体的には、−１０％および＋１０％のリファレンス電流とデータを読み出した電流とをモニタする。これにより、最初の初期データ読出動作により生成した−１０％小さい電流および＋１０％大きい電流の境界を必ず越えることになる。したがって、この境界点をモニタリングすることによって、読出データＲＤＴを判定することができる。具体的には、ライトドライバ制御回路１８０＃ａは、増幅器１９０および１９０ａの出力結果から境界点をモニタリングして読出データＲＤＴを判定する。
【０２２７】
この点で、実施の形態３に従うデータ読出動作においては、書込動作が完全に終了した後に読出データ確定動作すなわち１０％小さい電流と「０」データを読み出した電流との比較動作すなわち読出データＲＤＴの判定を実行していた。
【０２２８】
本願実施の形態３の変形例においては、書込動作が実行されている中でこの判定を実行する方式である。したがって、実施の形態３と比較して、データ読出ＲＤＴを確定するための期間を短縮することができ、より高速なデータ読出を実行することができる。
【０２２９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２３０】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】トンネル接合部を有するメモリセルの構成を示す概略図である。
【図３】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図４】データ書込におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図５】ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【図６】ＭＴＪメモリセルに対して磁界を印加するための電流および、ＭＴＪメモリセルの電気抵抗の関係（ヒステリシス特性）を示す図である。
【図７】図６に示した各状態におけるトンネル磁気抵抗素子の磁化方向を説明する概念図である。
【図８】本発明の実施の形態１に従うメモリアレイおよびその周辺回路の概略構成図である。
【図９】本発明の実施の形態１に従う電流生成部１９１および比較部１９２の回路構成図である。
【図１０】メモリセルのデータ読出において、トンネル磁気抵抗素子ＴＭＲが高抵抗である場合に１０％小さい電流を生成する場合を説明する図である。
【図１１】メモリセルのデータ読出において、トンネル磁気抵抗素子ＴＭＲが低抵抗である場合に１０％小さい電流を生成する場合を説明する図である。
【図１２】本発明の実施の形態１に従うデータ読出動作を説明するフローチャート図である。
【図１３】トンネル磁気抵抗素子が「１」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。
【図１４】トンネル磁気抵抗素子が「０」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。
【図１５】本発明の実施の形態１に従うデータ読出動作のタイミングチャート図である。
【図１６】本発明の実施の形態２に従うメモリアレイおよびその周辺回路の概略ブロック図である。
【図１７】本発明の実施の形態２に従うデータ読出動作を説明するフローチャート図である。
【図１８】トンネル磁気抵抗素子が「１」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。
【図１９】トンネル磁気抵抗素子が「０」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。
【図２０】本発明の実施の形態２に従うデータ読出動作のタイミングチャート図である。
【図２１】本発明の実施の形態３に従うメモリアレイおよびその周辺回路の概略ブロック図である。
【図２２】本発明の実施の形態３に従うトグルセルＭＣ＃を模式的に説明する図である。
【図２３】本発明の実施の形態３に従うトグルセルの磁化方向を説明する図である。
【図２４】本発明の実施の形態３に従うトグルセルの書込時における電流パルスシーケンスである。
【図２５】図２４で示されたパルスシーケンスを用いてトグルセルのデータ書込について説明する図である。
【図２６】図２４で示されたパルスシーケンスを用いてトグルセルの別のデータ書込について説明する図である。
【図２７】本発明の実施の形態３に従うデータ読出動作を説明するフローチャート図である。
【図２８】トンネル磁気抵抗素子が「１」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。
【図２９】トンネル磁気抵抗素子が「０」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。
【図３０】本発明の実施の形態３の変形例に従うメモリアレイおよびその周辺回路の概略ブロック図である。
【図３１】本発明の実施の形態３に従う電流生成部１９１，１９１ａおよび比較部１９２，１９２ａの回路構成図である。
【図３２】本発明の実施の形態３の変形例に従うデータ読出方式について説明するフローチャート図である。
【図３３】トンネル磁気抵抗素子が「１」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。
【図３４】トンネル磁気抵抗素子が「０」データを記憶していた場合の抵抗値および電流値の関係を説明する図である。
【符号の説明】
【０２３１】
１  ＭＲＡＭデバイス、５  コントロール回路、１０  メモリアレイ、１０ａ，１０＃  メモリ領域、２０  行選択回路、２５  列デコーダ、３０，３５  読出／書込制御回路、１８０，１８０＃，１８０＃ａ  ライトドライバ制御回路、１９１，１９１ａ  電流生成部、１９２，１９２ａ  比較部、１９０，１９０ａ  増幅部、ＲＤＣ，ＲＤＣ＃  データ読出回路。
【図１】
2006294178.tif 000003
【図２】
2006294178.tif 000004
【図３】
2006294178.tif 000005
【図４】
2006294178.tif 000006
【図５】
2006294178.tif 000007
【図６】
2006294178.tif 000008
【図７】
2006294178.tif 000009
【図８】
2006294178.tif 000010
【図９】
2006294178.tif 000011
【図１０】
2006294178.tif 000012
【図１１】
2006294178.tif 000013
【図１２】
2006294178.tif 000014
【図１３】
2006294178.tif 000015
【図１４】
2006294178.tif 000016
【図１５】
2006294178.tif 000017
【図１６】
2006294178.tif 000018
【図１７】
2006294178.tif 000019
【図１８】
2006294178.tif 000020
【図１９】
2006294178.tif 000021
【図２０】
2006294178.tif 000022
【図２１】
2006294178.tif 000023
【図２２】
2006294178.tif 000024
【図２３】
2006294178.tif 000025
【図２４】
2006294178.tif 000026
【図２５】
2006294178.tif 000027
【図２６】
2006294178.tif 000028
【図２７】
2006294178.tif 000029
【図２８】
2006294178.tif 000030
【図２９】
2006294178.tif 000031
【図３０】
2006294178.tif 000032
【図３１】
2006294178.tif 000033
【図３２】
2006294178.tif 000034
【図３３】
2006294178.tif 000035
【図３４】
2006294178.tif 000036