(57)【要約】【課題】電流容量の増大とラッチアップ耐量の向上を図ることができる横型ＩＧＢＴなどの半導体装置およびその製造方法を提供する。【解決手段】貼り合わせ酸化膜２を介して支持基板１上にｎ型半導体層３が形成されたＳＯＩ基板１００のｎ型半導体層３に貼り合わせ酸化膜２に接するように形成されるｐ型ベース層４と、このｐ型ベース層４と離してｎ型半導体層３に貼り合わせ酸化膜２に接するように形成されるｎバッファ層５と、ｐ型ベース層４内に形成される第１トレンチ６と、ｎ型バッファ層内に形成される第２トレンチ７と、ｐ型ベース層４の表面層に第１トレンチ６の開口部近傍に接するように形成されるｎ型エミッタ層１０と、ｎ型バッファ層５の表面層に第２トレンチ７と接するように形成されるｐ型コレクタ層１１と、ｎ型エミッタ層１０とｎ型半導体層３に挟まれたｐ型ベース層４上にゲート酸化膜１２を介して形成されるゲート電極１３と、第２トレンチ６内部を充填して形成されるエミッタ電極１４と、第２トレンチ７内部を充填して形成されるコレクタ電極１５とを有する構成とする。【選択図】        図１
2006054248.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体層と、該半導体層の表面層に形成された第１トレンチと、前記第１トレンチの底部および側壁部の前記半導体層に形成された第２導電型ベース層と、前記第１トレンチに隣接して前記ベース層の表面層に選択的に形成された第１導電型エミッタ層と、該エミッタ層と前記半導体層に挟まれた前記ベース層上にゲート絶縁膜を介して形成されたゲート電極と、前記第１トレンチ内に形成され前記エミッタ層および前記ベース層と接続されたエミッタ電極と、前記ベース層と離して前記半導体層に形成された第２導電型コレクタ層と、前記コレクタ層と接続されたコレクタ電極とを有することを特徴とする半導体装置。
【請求項２】
第１導電型半導体層と、該半導体層の表面層に互いに離れて形成された第１，第２トレンチと、前記第１トレンチの底部および側壁部の前記半導体層に形成された第２導電型ベース層と、前記第１トレンチに隣接して前記ベース層の表面層に選択的に形成された第１導電型エミッタ層と、該エミッタ層と前記半導体層に挟まれた前記ベース層上にゲート絶縁膜を介して形成されたゲート電極と、前記第１トレンチ内に形成され前記エミッタ層および前記ベース層と接続されたエミッタ電極と、前記第２トレンチの底部および側壁部の前記半導体層に前記ベース層と離して形成された第２導電型コレクタ層と、前記第２トレンチ内に形成され前記コレクタ層と接続されたコレクタ電極とを有することを特徴とする半導体装置。
【請求項３】
前記半導体層が半導体基板上に酸化膜を介して形成されることを特徴とする請求項１ないし２のいずれかに記載の半導体装置。
【請求項４】
前記ベース層が前記酸化膜と接することを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記バッファ層が前記酸化膜と接することを特徴とする請求項２ないし３のいずれかに記載の半導体装置。
【請求項６】
半導体基板上に酸化膜を介して形成された第１導電型半導体層と、前記半導体層の表面から前記酸化膜に達する互いに離れて形成される第１，第２トレンチと、該第１トレンチに隣接して該半導体層の表面から前記酸化膜に達する第２導電型ベース層と、前記第１トレンチに隣接して該ベース層の表面層に選択的に形成された第１導電型エミッタ層と、該エミッタ層と前記半導体層に挟まれた前記ベース層上にゲート絶縁膜を介して形成されたゲート電極と、前記第１トレンチに充填され前記エミッタ層および前記ベース層と接続されたエミッタ電極と、前記第２トレンチに隣接して前記ベース層と離して前記半導体層の表面から前記酸化膜に達する第２導電型コレクタ層と、前記第２トレンチ内に形成され前記コレクタ層と接続されたコレクタ電極とを有することを特徴とする半導体装置。
【請求項７】
前記コレクタ層と前記半導体層との間に第１導電型で前記半導体層より不純物濃度の高いバッファ層を有することを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
【請求項８】
第１導電型半導体層の表面層に第２導電型ベース層を形成する工程と、該ベース層の表面から内部に向かってトレンチを形成する工程と、該トレンチの開口部近傍の側壁に第１導電型不純物をイオン注入して第１導電型エミッタ層を前記ベース層の表面層に形成する工程と、該エミッタ層と前記半導体層に挟まれた前記ベース層上にゲート酸化膜を介してゲート電極を形成する工程と、前記トレンチを金属膜で充填してエミッタ電極を形成する工程と、前記ベース層と離して前記半導体層に第１導電型バッファ層を選択的に形成する工程と、該バッファ層の表面から内部に向かってトレンチを形成する工程と、該トレンチの側壁と底部に第２導電型不純物をイオン注入して第２導電型コレクタ層を前記バッファ層の内部に形成する工程と、前記トレンチを金属膜で充填してコレクタ電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項９】
第１導電型半導体層の表面から内部に向かって第１トレンチを形成する工程と、該第１トレンチの側壁と底部に第２導電型不純物をイオン注入して第２導電型ベース層を形成する工程と、前記第１トレンチの開口部近傍の側壁に第１導電型不純物をイオン注入して第１導電型エミッタ層を前記ベース層の表面層に形成する工程と、前記エミッタ層と前記半導体層に挟まれた前記ベース層上にゲート酸化膜を介してゲート電極を形成する工程と、前記トレンチを金属膜で充填してエミッタ電極を形成する工程と、前記第１トレンチと離して前記半導体層の表面から内部に向かって第２トレンチを形成する工程と、該トレンチの側壁と底部に第１導電型不純物をイオン注入して第１導電型バッファ層を形成する工程と、前記第２トレンチの開口部近傍の側壁に第２導電型不純物をイオン注入して第２導電型コレクタ層を前記バッファ層内に形成する工程と、前記トレンチを金属膜で充填してコレクタ電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上に絶縁膜を介して前記半導体層を形成する工程を含むことを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記ベース層の底部と前記バッファ層の底部が前記絶縁膜に接することを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、横型の絶縁ゲート型バイポーラトランジスタなどの半導体装置およびその製造方法に係わり、特に、その電極構造に関する。
【背景技術】
【０００２】
近年、接合分離や誘電体分離などの分離技術の進歩により、絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと略す）やＭＯＳＦＥＴなどの高耐圧で横型のデバイスとそのデバイスの駆動・制御・保護回路を同一のシリコン基板に集積した高耐圧パワーＩＣの開発が盛んに行なわれている。特に、貼り合わせＳＯＩ基板（以下、ＳＯＩ基板と略す。ＳＯＩはＳｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒの略）とトレンチ分離領域とを組み合わせたＳＯＩ方式の誘電体分離技術の進歩は、複数の高耐圧デバイスを集積した高耐圧パワーＩＣの製作を可能にした。例えば、ＩＧＢＴなどの高耐圧デバイスを適用した１チップ化されたトーテムポール回路、ＩＧＢＴなどの高耐圧デバイスを適用したマルチ出力を持つディスプレイ駆動用ＩＣなどである。
高耐圧パワーＩＣを搭載した応用製品の中でも、フラットパネルディスプレイなどの表示機器、自動車用エレクトロニクス機器およびモータ制御機器などの市場は急速に拡大しているが、今後の更なる成長のためには、製品価格の低廉化が必要であり、コストの中で大きな部分を占める電子部品へのコストダウンの要求が強い。そのため、低コスト化を達成できる高耐圧パワーＩＣの技術開発が求められている。
【０００３】
ここで、ＩＣのコストダウンを図るための最も効果的な方法は、ＩＣのチップサイズを縮小させることにより、１ウエハあたりのとれ数を増加させることである。チップサイズを縮小化させるためには、デバイスサイズを縮小化させる必要がある。
出力特性に高耐圧、大電流駆動が必要とされる高耐圧パワーＩＣでは、一般的に横型ＩＧＢＴが出力デバイスとして用いられる。この横型ＩＧＢＴの単位面積あたりの電流駆動能力（電流容量）をいかに向上（大きく）させるかが、チップサイズの縮小化に必須となる。
しかし、横型ＩＧＢＴには下記の２つの問題がある。
（１）半導体層の表面層に電流が流れるために、通電断面積を大きくすることが困難であり、電流容量を増大させるのには限界がある。
（２）エミッタ層直下のベース層の長さが長く、横方向抵抗が大きくなるため、寄生サイリスタが動作し易く、ラッチアップ耐量が低くなる。
【０００４】
図１１は、ＳＯＩ基板上に形成した横型ＩＧＢＴの要部断面図である。これは横型ＩＧＢＴの最も一般的な構造であり、この断面図は横型ＩＧＢＴの単位セルを示しており、実デバイスでは、要求電流に応じてこのセルが複数個繰り返して形成されている。
まず、貼り合わせ酸化膜５２によって支持基板５１とｎ型半導体層５３が分離されるＳＯＩ基板３００を用意する。
つぎに、ｎ型半導体層５３の表面層にｐ型ベース層５４とｎ型バッファ層５６を離して形成し、ｐ型ベース層５４の表面層にｎ型エミッタ層５５を形成し、ｎ型バッファ層５６の表面層にｐ型コレクタ層５７を形成する。
つぎに、ｎ型エミッタ層５５とｎ型半導体層５３に挟まれたｐ型ベース層５４上にゲート絶縁膜５８を介してゲート電極５９を形成し、ｐ型コレクタ層５７上にコレクタ電極６１を形成し、ｎ型エミッタ層５５上とｐ型ベース層５４上にエミッタ電極６０を形成し、ｐ型コレクタ層５７上にコレクタ電極６１を形成し、エミッタ電極６０とエミッタ端子Ｅ、コレクタ電極６１とコレクタ端子Ｃ、ゲート電極５９とゲート端子Ｇをそれぞれ電気的に接続して横型ＩＧＢＴは完成する。
【０００５】
つぎに、横型ＩＧＢＴの動作について説明する。エミッタ端子Ｅに対してゲート端子Ｇにしきい値電圧以上の電圧を与えると、ゲート酸化膜５８直下のｐ型ベース層５４の表面にｎ型チャネルが形成され、これを介しｎ型エミッタ層５５から多数キャリアである電子がｎ型半導体層５３に注入される。この注入された電子によってｎ型半導体層５３とｎ型バッファ層５６の電位が低下して、ｐ型コレクタ層５７とｎ型バッファ層５６のｐｎ接合の順バイアスが強まり、ｐ型コレクタ層５７からｎ型バッファ層５６を介してｎ型半導体層５３へ正孔が注入され、ｎ型半導体層５３が伝導度変調を起こして横型ＩＧＢＴはオン状態になる。
このオン状態のときに、コレクタ電極６１からエミッタ電極６０へと流れる電流は、ｎ型半導体層５３を横方向に表面層を流れるため、半導体基板の縦方向全面に電流を流す図示しない縦型ＩＧＢＴに比べ、電流容量は小さくなる。また、正孔流はｎ型エミッタ層５５の直下のｐ型ベース層５４を流れ、このｐ型ベース層５４の横方向抵抗により発生する電圧で、ｐ型ベース層５４とｎ型エミッタ層５５のｐｎ接合が０．６Ｖを超えると、ｎ型エミッタ層５５からｐ型ベース層５４へ電子の注入が起こり、ｐ型コレクタ層５７−ｎ型バッファ層５６・ｎ型半導体層５３−ｐ型ベース層５４−ｎ型エミッタ層５５で構成される寄生サイリスタが動作し易くなるため、ラッチアップ耐量が低くなる。
【０００６】
前記した電流容量の増大やラッチアップ耐量の向上を図るために、
特許文献１では、トレンチ構造のゲートを有する横型ＩＧＢＴについて、ｐ型ベース層にｎ型エミッタ層と接するｐ型コンタクト層を形成することで、ｐ型コレクタ層から注入された正孔をｎ型エミッタ層下を通らずにｐ型コンタクト層を介してエミッタ電極に流すことができるために、ラッチアップ耐量の向上を図ることができることが開示されている。
特許文献２では、薄膜ＳＯＩ基板に形成したプレーナ構造のゲートを有する横型ＩＧＢＴについて、ｎ型バッファ層を酸化膜に達するように形成することで、ｎ型バッファ層の底部の曲率部を無くして、ターンオフ時の電界強度を緩和し、ターンオフ失敗の起こらない横型ＩＧＢＴとすることが開示されている。
【０００７】
特許文献３では、プレーナ構造のマルチゲートを有する横型ＩＧＢＴにおいて、セルパターンを従来のコレクタ領域とエミッタ・ゲート領域との繰り返し構造から二本のコレクタ領域ストライプ間に複数本のエミッタ・ゲート領域のストライプを挟むような配置に変えることで、素子面積を変化させることなく、素子の電流容量の向上およびオン電圧の低減を達成でき、また、例えば、コレクタ領域からの正孔の注入が最も発生し易いコレクタ領域のコーナー部をコレクタショート構造とすることでラッチアップ耐量を向上できることが開示されている。
特許文献４では、ＳＯＩ基板に形成したバイポーラトランジスタにおいて、貼り合わせ酸化膜に達するエミッタ電極をトレンチ内に形成し、基板に対して横方向に流れる電流の通電断面積を大きくして縦型構造並の電流容量を得ることができることが開示されている。
【特許文献１】特開平７−９４７２４号公報
【特許文献２】特開平７−５８３１９号公報
【特許文献３】特開平８−３２０５９号公報
【特許文献４】特開２００１−２３７２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１の横型ＩＧＢＴでは、コレクタ領域からエミッタ領域に流れる電流はｎ型半導体層の表面層に流れるので電流容量の増大には限界がある。
また、特許文献２では、ｐ型ベース層に流入した正孔が幅の広いｎ型エミッタ層下を流れて、ｎ型エミッタ層からの電子の注入を招くために、ｎ型バッファ層での電界を緩和したとしても寄生サイリスタが動作し易くラッチアップ耐量の増大には限界がある。
また、特許文献３では、特許文献１と同様に、コレクタ領域からエミッタ領域に流れる電流はｎ型半導体層の表面層を流れるので電流容量の増大には限界がある。
また、特許文献４では、バイポーラトランジスタについて、トレンチにエミッタ電極を埋め込み、薄いｐ型ベース層を形成することで、電流容量の増大が図れることが開示されているが、ＩＧＢＴのようなラッチアップ現象がないため、ラッチアップついては記載されていない。
【０００９】
この発明の目的は、前記の課題を解決して、電流容量の増大とラッチアップ耐量の向上を図ることができる横型ＩＧＢＴなどの半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、第１導電型半導体層と、該半導体層の表面層に形成された第１トレンチと、前記第１トレンチの底部および側壁部の前記半導体層に形成された第２導電型ベース層と、前記第１トレンチに隣接して前記ベース層の表面層に選択的に形成された第１導電型エミッタ層と、該エミッタ層と前記半導体層に挟まれた前記ベース層上にゲート絶縁膜を介して形成されたゲート電極と、前記第１トレンチ内に形成され前記エミッタ層および前記ベース層と接続されたエミッタ電極と、前記ベース層と離して前記半導体層に形成された第２導電型コレクタ層と、前記コレクタ層と接続されたコレクタ電極とを有する構成とする。
また、第１導電型半導体層と、該半導体層の表面層に互いに離れて形成された第１，第２トレンチと、前記第１トレンチの底部および側壁部の前記半導体層に形成された第２導電型ベース層と、前記第１トレンチに隣接して前記ベース層の表面層に選択的に形成された第１導電型エミッタ層と、該エミッタ層と前記半導体層に挟まれた前記ベース層上にゲート絶縁膜を介して形成されたゲート電極と、前記第１トレンチ内に形成され前記エミッタ層および前記ベース層と接続されたエミッタ電極と、前記第２トレンチの底部および側壁部の前記半導体層に前記ベース層と離して形成された第２導電型コレクタ層と、前記第２トレンチ内に形成され前記コレクタ層と接続されたコレクタ電極とを有する構成とする。
【００１１】
また、前記半導体層が半導体基板上に酸化膜を介して形成されるとよい。
また、前記ベース層が前記酸化膜と接するとよい。
また、前記バッファ層が前記酸化膜と接するとよい。
また、半導体基板上に酸化膜を介して形成された第１導電型半導体層と、前記半導体層の表面から前記酸化膜に達する互いに離れて形成される第１，第２トレンチと、該第１トレンチに隣接して該半導体層の表面から前記酸化膜に達する第２導電型ベース層と、前記第１トレンチに隣接して該ベース層の表面層に選択的に形成された第１導電型エミッタ層と、該エミッタ層と前記半導体層に挟まれた前記ベース層上にゲート絶縁膜を介して形成されたゲート電極と、前記第１トレンチに充填され前記エミッタ層および前記ベース層と接続されたエミッタ電極と、前記第２トレンチに隣接して前記ベース層と離して前記半導体層の表面から前記酸化膜に達する第２導電型コレクタ層と、前記第２トレンチ内に形成され前記コレクタ層と接続されたコレクタ電極とを有する構成とするとよい。
【００１２】
また、前記コレクタ層と前記半導体層との間に第１導電型で前記半導体層より不純物濃度の高いバッファ層を有するとよい。
また、第１導電型半導体層の表面層に第２導電型ベース層を形成する工程と、該ベース層の表面から内部に向かってトレンチを形成する工程と、該トレンチの開口部近傍の側壁に第１導電型不純物をイオン注入して第１導電型エミッタ層を前記ベース層の表面層に形成する工程と、該エミッタ層と前記半導体層に挟まれた前記ベース層上にゲート酸化膜を介してゲート電極を形成する工程と、前記トレンチを金属膜で充填してエミッタ電極を形成する工程と、前記ベース層と離して前記半導体層に第１導電型バッファ層を選択的に形成する工程と、該バッファ層の表面から内部に向かってトレンチを形成する工程と、該トレンチの側壁と底部に第２導電型不純物をイオン注入して第２導電型コレクタ層を前記バッファ層の内部に形成する工程と、前記トレンチを金属膜で充填してコレクタ電極を形成する工程とを有する製造方法とする。
【００１３】
また、第１導電型半導体層の表面から内部に向かって第１トレンチを形成する工程と、該第１トレンチの側壁と底部に第２導電型不純物をイオン注入して第２導電型ベース層を形成する工程と、前記第１トレンチの開口部近傍の側壁に第１導電型不純物をイオン注入して第１導電型エミッタ層を前記ベース層の表面層に形成する工程と、前記エミッタ層と前記半導体層に挟まれた前記ベース層上にゲート酸化膜を介してゲート電極を形成する工程と、前記トレンチを金属膜で充填してエミッタ電極を形成する工程と、前記第１トレンチと離して前記半導体層の表面から内部に向かって第２トレンチを形成する工程と、該トレンチの側壁と底部に第１導電型不純物をイオン注入して第１導電型バッファ層を形成する工程と、前記第２トレンチの開口部近傍の側壁に第２導電型不純物をイオン注入して第２導電型コレクタ層を前記バッファ層内に形成する工程と、前記トレンチを金属膜で充填してコレクタ電極を形成する工程とを有する製造方法とする。
【００１４】
また、半導体基板上に絶縁膜を介して前記半導体層を形成する工程を含むとよい。
また、前記ベース層の底部と前記バッファ層の底部が前記絶縁膜に接するとよい。
【発明の効果】
【００１５】
この発明によると、拡散深さが深いｐ型ベース層と拡散深さの深いｎ型バッファ層と、ｐ型ベース層内にトレンチを形成してこのトレンチを埋め込むように形成したエミッタ電極により、通電断面積は増大できて電流容量の増大を図ることができる。
また、ｎ型バッファ層内にトレンチを形成してこのトレンチを埋め込むようにコレクタ電極を形成することで、抵抗を低減できてさらに電流容量の増大を図ることができる。
また、同一電流容量では、従来品より本発明品のチップサイズは縮小化ができて、コストダウンすることができる。
また、ｎ型エミッタ層直下のｐ型ベース層の深さが深いために、ｐ型ベース層の横方向抵抗が小さくなり、ｐ型コレクタ層から注入された正孔がｎ型エミッタ層直下のｐ型ベース層を横方向に流れるときに、ｐ型ベース層の横方向抵抗と正孔電流で発生する電圧が小さいために、寄生サイリスタが動作しにくくなり、ラッチアップ耐量が向上する。
【００１６】
また、ｎ型バッファ層を酸化膜に達するように形成すると、ｎ型バッファ層底部の曲率が緩和され、この箇所の電界強度が緩和されて、電子・正孔対の発生が生じにくくなり、そのため、寄生サイリスタの動作が抑制されて、ラッチアップ耐量が向上する。
【発明を実施するための最良の形態】
【００１７】
発明を実施する最良の形態は、プレーナ型のゲート構造を有する横型ＩＧＢＴなどの半導体装置において、ベース層内に形成したトレンチ内にエミッタ電極を形成した点である。以下の実施例で詳細な説明を行う。
【実施例１】
【００１８】
図１は、この発明の第１実施例の半導体装置の要部断面図である。この半導体装置は、高耐圧の横型ＩＧＢＴであり、要部断面図は横型ＩＧＢＴの単位セルを示しており、要求電流に応じてセルが複数個繰り返して形成される。
この横型ＩＧＢＴは、貼り合わせ酸化膜２を介して支持基板１上にｎ型半導体層３が形成されたＳＯＩ基板１００のｎ型半導体層３に貼り合わせ酸化膜２に接するように形成されるｐ型ベース層４と、このｐ型ベース層４と離してｎ型半導体層３に貼り合わせ酸化膜２に接するように形成されるｎバッファ層５と、ｐ型ベース層４内に形成される第１トレンチ６とｎ型バッファ層内に形成される第２トレンチ７と、ｐ型ベース層４の表面層に第１トレンチ６の開口部近傍に接するように形成されるｎ型エミッタ層１０と、ｎ型バッファ層５の表面層に第２トレンチ７と接するように形成されるｐ型コレクタ層１１と、ｎ型エミッタ層１０とｎ型半導体層３に挟まれたｐ型ベース層４上にゲート酸化膜１２を介して形成されるゲート電極１３と、第１トレンチ６内部を充填して形成されるエミッタ電極１４と、第２トレンチ７内部を充填して形成されるコレクタ電極１５とを有する。
【００１９】
この横型ＩＧＢＴは、横方向に流れる正孔電流は、拡散深さが深いｐ型ベース層４を介して第１トレンチ６内に形成されたエミッタ電極１４に流れ込むため、エミッタ電極１４が表面に形成される従来構造に比べてｐ型ベース層４の横方向抵抗は小さくなり、ｎ型エミッタ層１０からの電子の注入を防止する。その結果、寄生サイリスタ動作が防止されてラッチアップ耐量が向上する。
また、ｐ型ベース層４とｎ型バッファ層５が貼り合わせ酸化膜２に達するように拡散深く形成されるため、ｐ型ベース層４とｎ型バッファ層５の底部の曲率が大幅に緩和され、そのために、電界強度が緩和されて、電子・正孔対の発生が抑えられる。その結果、寄生サイリスタの動作が抑制されて、ラッチアップ耐量が向上する。
また、ｐ型ベース層４とｎ型バッファ層５が互いに対向し、しかも貼り合わせ酸化膜２に達する深さであるため、通電断面積が広くなり、電流容量の増大を図ることができる。そのため、同一電流容量にした場合は従来品より本発明品の方がチップサイズを小さくできて、コストダウンを図ることができる。つぎに、図１の半導体装置の製造方法について説明する。
【００２０】
図２から図７は、図１の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。
横型ＩＧＢＴの耐圧が、例えば、１５０Ｖ程度の場合には、支持基板１上に形成される貼り合わせ酸化膜２の厚みは１μｍ程度で、この貼り合わせ酸化膜２上に形成されるｎ型半導体層３の厚みは５μｍ程度のＳＯＩ基板１００を用いる。
まず、前記のＳＯＩ基板１００を準備する（図２）。
つぎに、ｎ型半導体層３の表面の１０μｍ程度離した箇所に、ドーズ量が２×１０13ｃｍ-2程度のボロンのイオン注入と、ドーズ量が１×１０13ｃｍ-2程度のリンのイオン注入をそれぞれ図示しないレジストマスクを用いて行い、その後熱拡散して、貼り合わせ酸化膜２に達する、ｐ型ベース層４とｎ型バッファ層５を形成する（図３）。
【００２１】
つぎに、ｐ型ベース層４とｎ型バッファ層５の表面から内部に向かって第１、第２トレンチ６、７を形成する（図４）。
つぎに、第１トレンチ６以外の表面にレジストからなりマスク（図示せず）を形成し、ｐ型ベース層４内の第１トレンチ６の表面層に近い部分にＡｓ（ヒ素）を斜め注入８を行い、また、マスクを除去した後、第２トレンチ７以外の表面にレジストからなるマスク（図示せず）を形成し、ｎ型バッファ層５内の第２トレンチ７の内側の表面全体にボロンを斜めイオン注入９ａと垂直イオン注入９ｂを行い、その後、熱拡散することにより、ｐ型ベース層４の表面層に第１トレンチ６に接するｎ型エミッタ層１０を形成し、ｎ型バッファ層５の表面層に、第２トレンチ７を取り囲むようにｐ型コレクタ層１１を形成する。このｎ型エミッタ層１０とｐ型コレクタ層１１のＡｓおよびボロンの不純物濃度は垂直方向で均一になる（図５）。
【００２２】
つぎに、ｎ型エミッタ層１０とｎ型半導体層３に挟まれたｐ型ベース層４上にゲート酸化膜１２を介してゲート電極１３を形成する（図６）。
つぎに、マスク（図示しない）を除去した後、第１、第２トレンチ６、７内をタングステンなどの金属膜で埋めて、エミッタ電極１４、コレクタ電極１５を形成する。ゲート電極１３、エミッタ電極１４、コレクタ電極１５ろゲート端子Ｇ、エミッタ端子Ｅ、コレクタ端子Ｃを電気的に接続する（図７）。
前記の製造方法において、第１、第２トレンチ６、７をｐ型ベース層４、ｎ型バッファ層５を形成する前に形成し、この第１、第２トレンチ６、７に斜めイオン注入と垂直イオン注入を行ってｐ型ベース層４、ｎ型バッファ層５を形成すると、表面層から垂直方向に均一な濃度分布を持つｐ型ベース層４、ｎ型バッファ層５を形成することができる。このように均一な不純物濃度分布を持つと、空乏層の拡がりが均一となり、局部的な電界集中が発生しにくくなりラッチアップ耐量はさらに向上する。
【００２３】
尚、第１トレンチ６および第２トレンチ７を酸化膜２に達するように形成してもよい。この場合、ｐベース層４は第１トレンチ６の側面のみに形成され、ｎバッファ層５およびｐコレクタ層１１は第２トレンチ７の側壁にのみ形成される。
また、ｎ型バッファ層５の表面層に第２トレンチ７を形成しないでｐ型コレクタ層１１を形成し、その上にコレクタ電極１５を形成してもよい。この場合は電流容量の増大に対する効果は小さいがラッチアップ耐量の向上には効果がある。
また、ｎ型バッファ層５を形成しないでｐ型コレクタ層１１を貼り合わせ酸化膜２に接するように形成しても効果がある。
また、エミッタ電極１４とコレクタ電極１５はｎ型エミッタ層１０の表面、ｐ型コレクタ層１１の表面に張り出して形成するとコンタクト抵抗をさらに低減できる。
【実施例２】
【００２４】
図８は、この発明の第２実施例の半導体装置の要部断面図である。図１との違いは、ｎ型半導体層３が十分厚い場合に、ｐ型ベース層４、ｎ型バッファ層５が貼り合わせ酸化膜２に達しないように形成されている点である。この場合も、電流容量の増大とラッチアップ耐量の向上を図ることができる。しかし、ｐ型ベース層４とｎ型バッファ層５の底部に形成される曲率が図１の構造より小さくなるため、図１の構造よりラッチアップ耐量は低くなる。
【実施例３】
【００２５】
図９は、この発明の第３実施例の半導体装置の要部断面図である。図１との違いは、ＳＯＩ基板１００ではなく、通常のＦＺ基板（またはＣＺ基板）であるｎ型半導体基板２００に本発明の横型ＩＧＢＴを形成した点である。この場合もｐ型ベース層４とｎ型バッファ層５の拡散深さを深くすることで、図１と同様の効果が期待できる。
【実施例４】
【００２６】
図１０は、この発明の第４実施例の半導体装置の要部断面図である。図９との違いは、図９に相当するｐ型ベース層４とｎ型バッファ層５をｐ型エピタキシャル成長層３３とｎ型エピタキシャル層３４で形成している点である。製造方法は図９のｐ型ベース層４とｎ型バッファ層５を形成する箇所のｎ型半導体層３に予め第３、第４トレンチ３１、３２を形成し、このトレンチ３１、３２内にエピタキシャル成長層３３、３４を形成するものである。エピタキシャル成長層３３、３４とすることで、ｐ型ベース層とｎ型バッファ層の不純物濃度が均一となり、局部的な電界集中が発生しにくくなり、ラッチアップ耐量は向上する。
前記のエピタキシャル成長層３３、３４の詳細な形成方法を説明する。第３トレンチ３１、第４トレンチ３２を形成した後、第３トレンチ３１以外の表面に酸化膜からなるマスク（図示しない）を形成し、第３トレンチ３１内にエピタキシャル成長層３３を形成した後、マスク（図示しない）を除去し、第４トレンチ３２以外の表面に酸化膜からなるマスク（図示しない）を形成し、第４トレンチ３２内にエピタキシャル成長層３４を形成する。
【００２７】
このエピタキシャル成長層３３、３４を形成する方法は、前記の第２実施例にも適用できて、同様の効果が期待できる。しかし、前記の第１実施例には貼り合わせ酸化膜２上にエピタキシャル成長層３３、３４を形成できないために適用できない。
【図面の簡単な説明】
【００２８】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】図１の半導体装置の要部製造工程断面図
【図３】図２に続く、図１の半導体装置の要部製造工程断面図
【図４】図３に続く、図１の半導体装置の要部製造工程断面図
【図５】図４に続く、図１の半導体装置の要部製造工程断面図
【図６】図５に続く、図１の半導体装置の要部製造工程断面図
【図７】図６に続く、図１の半導体装置の要部製造工程断面図
【図８】この発明の第２実施例の半導体装置の要部断面図
【図９】この発明の第３実施例の半導体装置の要部断面図
【図１０】この発明の第４実施例の半導体装置の要部断面図
【図１１】ＳＯＩ基板上に形成した横型ＩＧＢＴの要部断面図
【符号の説明】
【００２９】
１、５１  支持基板
２、５２  貼り合わせ酸化膜
３、５３  ｎ型半導体層
４、５４  ｐ型ベース層
５、５６  ｎ型バッファ層
６    第１トレンチ（ベース層内）
７    第２トレンチ（バッファ層内）
８    斜めイオン注入（Ａｓ）
９ａ  斜めイオン注入（ボロン）
９ｂ  垂直イオン注入（ボロン）
１０、５５  ｎ型エミッタ層
１１、５７  ｐ型コレクタ層
１２、５８  ゲート酸化膜
１３、５９  ゲート電極
１４、６１  エミッタ電極
１５    コレクタ電極
３１    第３トレンチ（ベース層形成用）
３２    第４トレンチ（バッファ層形成用）
３３    ｐ型エピタキシャル成長層（ｐ型ベース層）
３４    ｎ型エピタキシャル成長層（ｎ型バッファ層）
１００、３００  ＳＯＩ基板
２００    ｎ型半導体基板（ＦＺ基板またはＣＺ基板）
Ｇ    ゲート端子                                                                Ｅ    エミッタ端子
Ｃ    コレクタ端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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