(57)【要約】【課題】駆動能力を高めた相補型ＭＯＳトランジスタを含む不揮発性メモリを備えた半導体装置を提供する。【解決手段】不揮発性メモリにおける半導体基板１１上にはトンネル酸化膜１６Ａが形成されている。トンネル酸化膜１６Ａ上には、ｎ型ポリシリコン膜１７Ａ、電極間絶縁膜１８、及びｎ型ポリシリコン膜１９Ａが形成され、ｎ型ポリシリコン膜１７Ａにはイオン注入法により不純物が導入されている。また、相補型ＭＯＳ論理回路における半導体基板１１上には酸化膜１６Ｂ、１６Ｃが形成されている。酸化膜１６Ｂ、１６Ｃ上には、ｎ型ポリシリコン膜１７Ｂ、１７Ｃ、ｐ型ポリシリコン膜１７Ｄ、１７Ｅ、及びｎ型ポリシリコン膜１９Ｂ、１９Ｃ、ｐ型ポリシリコン膜１９Ｄ、１９Ｅが形成されている。そして、ｎ型ポリシリコン膜１７Ｂ、１７Ｃ、ｐ型ポリシリコン膜１７Ｄ、１７Ｅには、イオン注入法により不純物が導入されている。【選択図】      図１
2006294996.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された第１の電極膜、第１の電極間絶縁膜、及び第２の電極膜からなり、前記第１の電極膜にはイオン注入法により不純物が導入された第１のゲートと、
前記トンネル絶縁膜に接する前記半導体基板を挟むように形成されたソース領域及びドレイン領域とを備えたメモリセルトランジスタを有する不揮発性メモリと、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第３の電極膜、及び第４の電極膜からなり、前記第３の電極膜にはイオン注入法により不純物が導入された第２のゲートと、
前記ゲート絶縁膜に接する前記半導体基板を挟むように形成されたソース領域及びドレイン領域とを備えたＭＯＳトランジスタを有する相補型ＭＯＳ論理回路と、
を有することを特徴とする半導体装置。
【請求項２】
前記不揮発性メモリにおける前記メモリセルトランジスタの前記第１の電極膜、及び前記相補型ＭＯＳ論理回路における前記ｎチャネルＭＯＳトランジスタの前記第３の電極膜はｎ型シリコン膜からなり、前記相補型ＭＯＳ論理回路における前記ｐチャネルＭＯＳトランジスタの前記第３の電極膜はｐ型シリコン膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板のメモリセルが形成されるメモリ領域に第１導電型の第１ウェル領域、及び第２導電型の第２ウェル領域を形成し、前記半導体基板の相補型ＭＯＳ論理回路が形成される論理回路領域に第１導電型の第３ウェル領域、及び第２導電型の第４ウェル領域を形成する工程と、
前記メモリ領域における前記半導体基板上にトンネル絶縁膜を形成し、前記論理回路領域における前記半導体基板上にゲート絶縁膜を形成する工程と、
前記トンネル絶縁膜上及び前記ゲート絶縁膜上に、不純物を導入していないアンドープの第１ポリシリコン膜を形成する工程と、
前記メモリ領域における前記第１ウェル領域上及び前記第２ウェル領域上の前記第１ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入する工程と、
前記論理回路領域における前記第４ウェル領域上の前記第１ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入する工程と、
前記論理回路領域における前記第３ウェル領域上の前記第１ポリシリコン膜に、イオン注入法により第２導電型の不純物を導入する工程と、
前記第１ポリシリコン膜上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜の所定領域を除去して開口する工程と、
前記電極間絶縁膜上及び前記第１ポリシリコン膜上に、不純物を導入していないアンドープの第２ポリシリコン膜を形成する工程と、
前記メモリ領域における前記第１ウェル領域上及び前記第２ウェル領域上の前記第２ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入する工程と、
前記論理回路領域における前記第４ウェル領域上の前記第２ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入する工程と、
前記論理回路領域における前記第３ウェル領域上の前記第２ポリシリコン膜に、イオン注入法により第２導電型の不純物を導入する工程と、
前記第２ポリシリコン膜、前記電極間絶縁膜、及び前記第１ポリシリコン膜をパターニングして、前記メモリ領域に前記メモリセルトランジスタのゲート電極を形成し、前記論理回路領域における前記第３ウェル領域に第１のＭＯＳトランジスタのゲート電極を、前記論理回路領域における前記第４ウェル領域に第２のＭＯＳトランジスタのゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板のメモリセルが形成されるメモリ領域に第１導電型の第１ウェル領域、及び第２導電型の第２ウェル領域を形成し、前記半導体基板の相補型ＭＯＳ論理回路が形成される論理回路領域に第１導電型の第３ウェル領域、及び第２導電型の第４ウェル領域を形成する工程と、
前記メモリ領域における前記半導体基板上にトンネル絶縁膜を形成し、前記論理回路領域における前記半導体基板上にゲート絶縁膜を形成する工程と、
前記トンネル絶縁膜上及び前記ゲート絶縁膜上に、不純物を導入していないアンドープの第１ポリシリコン膜を形成する工程と、
前記メモリ領域における前記第１ウェル領域上及び前記第２ウェル領域上の前記第１ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入する工程と、
前記論理回路領域における前記第４ウェル領域上の前記第１ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入する工程と、
前記論理回路領域における前記第３ウェル領域上の前記第１ポリシリコン膜に、イオン注入法により第２導電型の不純物を導入する工程と、
前記第１ポリシリコン膜上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜の所定領域を除去して開口する工程と、
前記電極間絶縁膜上及び前記第１ポリシリコン膜上に、不純物を導入していないアンドープの第２ポリシリコン膜を形成する工程と、
前記第２ポリシリコン膜、前記電極間絶縁膜、及び前記第１ポリシリコン膜をパターニングして、前記メモリ領域に前記メモリセルトランジスタのゲート電極を形成し、前記論理回路領域における前記第３ウェル領域に第１のＭＯＳトランジスタのゲート電極を、前記論理回路領域における前記第４ウェル領域に第２のＭＯＳトランジスタのゲート電極を形成する工程と、
前記メモリ領域におけるパターニングされた前記第２ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入すると共に、この不純物の導入によって前記メモリセルトランジスタのソース領域及びドレイン領域を形成する工程と、
前記論理回路領域における前記第４ウェル領域上のパターニングされた前記第２ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入すると共に、この不純物の導入によって前記第２のＭＯＳトランジスタのソース領域及びドレイン領域を形成する工程と、
前記論理回路領域における前記第３ウェル領域上のパターニングされた前記第２ポリシリコン膜に、イオン注入法により第２導電型の不純物を導入すると共に、この不純物の導入によって前記第１のＭＯＳトランジスタのソース領域及びドレイン領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板のメモリセルが形成されるメモリ領域に第１導電型の第１ウェル領域、及び第２導電型の第２ウェル領域を形成し、前記半導体基板の相補型ＭＯＳ論理回路が形成される論理回路領域に第１導電型の第３ウェル領域、及び第２導電型の第４ウェル領域を形成する工程と、
前記メモリ領域における前記半導体基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上、前記第３ウェル領域上、及び前記第４ウェル領域上に、不純物を導入していないアンドープの第１ポリシリコン膜を形成する工程と、
前記メモリ領域における前記第１ウェル領域上及び前記第２ウェル領域上の前記第１ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入する工程と、
前記論理回路領域における前記第４ウェル領域上の前記第１ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入する工程と、
前記論理回路領域における前記第３ウェル領域上の前記第１ポリシリコン膜に、イオン注入法により第２導電型の不純物を導入する工程と、
前記第１ポリシリコン膜上に電極間絶縁膜を形成する工程と、
前記論理回路領域における前記第３、第４ウェル領域上の前記第１ポリシリコン膜を除去する工程と、
前記論理回路領域における前記第３、第４ウェル領域上にゲート絶縁膜を形成する工程と、
前記電極間絶縁膜の所定領域を除去して開口する工程と、
前記電極間絶縁膜上、前記第１ポリシリコン膜上、及び前記論理回路領域における前記ゲート絶縁膜上に、不純物を導入していないアンドープの第２ポリシリコン膜を形成する工程と、
前記第２ポリシリコン膜、前記電極間絶縁膜、及び前記第１ポリシリコン膜をパターニングして、前記メモリ領域に前記メモリセルトランジスタのゲート電極を形成し、前記論理回路領域における前記第３ウェル領域に第１のＭＯＳトランジスタのゲート電極を、前記論理回路領域における前記第４ウェル領域に第２のＭＯＳトランジスタのゲート電極を形成する工程と、
前記メモリ領域における前記第１ウェル領域上及び前記第２ウェル領域上の前記第２ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入する工程と、
前記論理回路領域における前記第４ウェル領域上の前記第２ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入する工程と、
前記論理回路領域における前記第３ウェル領域上の前記第２ポリシリコン膜に、イオン注入法により第２導電型の不純物を導入する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性メモリを含む半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、汎用ＮＡＮＤ型不揮発性メモリは、メモリセルトランジスタが形成されたメモリ領域と周辺トランジスタが形成された周辺ロジック領域とを有している。メモリセルトランジスタにおけるゲート電極は、リンをドープした第１のポリシリコン膜と、この第１のポリシリコン膜上に絶縁膜（例えば、ＯＮＯ膜）を介して配置された第２のポリシリコン膜とで形成されている。周辺トランジスタにおけるゲート電極は、絶縁膜を開口することにより第１のポリシリコン膜と第２のポリシリコン膜とが電気的に接続されている。
【０００３】
このとき、ｎ型トランジスタに関してはリンをドープしたｎ型ポリシリコンをゲート電極に使用しているため、表面チャネル型のトランジスタとなっているが、ｐ型トランジスタに関してもｎ型ポリシリコンをゲート電極に使用するため、ｐ型トランジスタは埋め込みチャネル型トランジスタとなり、トランジスタ特性が最適化されていなかった。
【０００４】
また、本発明に関する従来技術として、以下のような半導体記憶装置が提案されている（特許文献１参照）。ゲート酸化膜形成後に、ゲート酸化膜上に浮遊ゲートを形成するためのノンドープの１のポリシリコン膜を形成する。次に、第１のポリシリコン膜の全膜厚にイオン注入が行われないエネルギーでリンを注入して高濃度第１のポリシリコン膜と低濃度の第１のポリシリコン膜を形成する。次に、ゲート間酸化膜と制御ゲートとなる第２のポリシリコン膜を形成する。しかし、このような装置においても、前述した問題、すなわちｐ型トランジスタに関しては埋め込みチャネル型トランジスタとなり、トランジスタ特性が最適化されていないという問題を解決することはできなかった。
【特許文献１】特開平８−２６４６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこでこの発明は、前記事情に鑑みてなされたものであり、駆動能力を高めた相補型ＭＯＳトランジスタを含む不揮発性メモリを備えた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、この発明の一実施形態の半導体装置は、半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された第１の電極膜、第１の電極間絶縁膜、及び第２の電極膜からなり、前記第１の電極膜にはイオン注入法により不純物が導入された第１のゲートと、前記トンネル絶縁膜に接する前記半導体基板を挟むように形成されたソース領域及びドレイン領域とを備えたメモリセルトランジスタを有する不揮発性メモリと、
前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第３の電極膜、及び第４の電極膜からなり、前記第３の電極膜にはイオン注入法により不純物が導入された第２のゲートと、前記ゲート絶縁膜に接する前記半導体基板を挟むように形成されたソース領域及びドレイン領域とを備えたＭＯＳトランジスタを有する相補型ＭＯＳ論理回路とを有することを特徴とする。
【０００７】
また、この発明の一実施形態の半導体装置の製造方法は、半導体基板のメモリセルが形成されるメモリ領域に第１導電型の第１ウェル領域、及び第２導電型の第２ウェル領域を形成し、前記半導体基板の相補型ＭＯＳ論理回路が形成される論理回路領域に第１導電型の第３ウェル領域、及び第２導電型の第４ウェル領域を形成する工程と、前記メモリ領域における前記半導体基板上にトンネル絶縁膜を形成し、前記論理回路領域における前記半導体基板上にゲート絶縁膜を形成する工程と、前記トンネル絶縁膜上及び前記ゲート絶縁膜上に、不純物を導入していないアンドープの第１ポリシリコン膜を形成する工程と、前記メモリ領域における前記第１ウェル領域上及び前記第２ウェル領域上の前記第１ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入する工程と、前記論理回路領域における前記第４ウェル領域上の前記第１ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入する工程と、前記論理回路領域における前記第３ウェル領域上の前記第１ポリシリコン膜に、イオン注入法により第２導電型の不純物を導入する工程と、前記第１ポリシリコン膜上に電極間絶縁膜を形成する工程と、前記電極間絶縁膜の所定領域を除去して開口する工程と、前記電極間絶縁膜上及び前記第１ポリシリコン膜上に、不純物を導入していないアンドープの第２ポリシリコン膜を形成する工程と、前記メモリ領域における前記第１ウェル領域上及び前記第２ウェル領域上の前記第２ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入する工程と、前記論理回路領域における前記第４ウェル領域上の前記第２ポリシリコン膜に、イオン注入法により第１導電型の不純物を導入する工程と、前記論理回路領域における前記第３ウェル領域上の前記第２ポリシリコン膜に、イオン注入法により第２導電型の不純物を導入する工程と、前記第２ポリシリコン膜、前記電極間絶縁膜、及び前記第１ポリシリコン膜をパターニングして、前記メモリ領域に前記メモリセルトランジスタのゲート電極を形成し、前記論理回路領域における前記第３ウェル領域に第１のＭＯＳトランジスタのゲート電極を、前記論理回路領域における前記第４ウェル領域に第２のＭＯＳトランジスタのゲート電極を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００８】
この発明によれば、駆動能力を高めた相補型ＭＯＳトランジスタを含む不揮発性メモリを備えた半導体装置及びその製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［第１の実施形態］
まず、この発明の実施形態の半導体装置について説明する。
【００１１】
図１は、実施形態の半導体装置の構成を示す断面図である。
【００１２】
ｐ型シリコン半導体基板１１上には、半導体メモリが形成されるメモリ領域と、周辺ロジック回路が形成される周辺ロジック領域が用意されている。半導体メモリとして、ここでは浮遊ゲートを有する不揮発性のメモリセルトランジスタを例にとる。
【００１３】
図１に示すように、ｐ型シリコン半導体基板１１のメモリ領域には、ｎ型ウェル領域１３Ａ、ｐ型ウェル領域１５Ａが形成されている。また、半導体基板１１の周辺ロジック領域には、ｎ型ウェル領域１３Ｂ、１４、ｐ型ウェル領域１５Ｂ、１５Ｃが形成されている。
【００１４】
メモリ領域のｐ型ウェル領域１５Ａ上、及びｎ型ウェル領域１３Ａ上には、膜厚８ｎｍ程度のトンネル酸化膜１６Ａが形成されている。また、周辺ロジック領域のｐ型ウェル領域１５Ｂ上、及びｎ型ウェル領域１４上には膜厚３ｎｍ程度の第１酸化膜１６Ｂが形成され、ｐ型ウェル領域１５Ｃ上、及びｎ型ウェル領域１３Ｂ上には膜厚２０ｎｍ程度の第２酸化膜１６Ｃが形成されている。ここで、トンネル酸化膜１６Ａは、メモリセルトランジスタ用のゲート絶縁膜である。また、第１酸化膜１６Ｂは駆動電圧が１．５Ｖまたは３．０Ｖ系などの低電圧駆動型トランジスタのゲート絶縁膜であり、第２酸化膜１６Ｃは駆動電圧が１０Ｖ系などの高電圧駆動型トランジスタのゲート絶縁膜である。
【００１５】
メモリ領域のトンネル酸化膜１６Ａ上には、メモリセルトランジスタの浮遊ゲート電極であるｎ型ポリシリコン膜１７Ａと、選択ゲートトランジスタのゲート電極であるｎ型ポリシリコン膜１７Ａが形成されている。メモリセルトランジスタのｎ型ポリシリコン膜１７Ａ上には、電極間絶縁膜１８を介して制御ゲート電極としてのｎ型ポリシリコン膜１９Ａが形成されている。さらに、選択ゲートトランジスタのｎ型ポリシリコン膜１７Ａ上には、このｎ型ポリシリコン膜１７Ａに電気的に接続されたｎ型ポリシリコン膜１９Ａが形成されている。
【００１６】
周辺ロジック領域におけるｐ型ウェル領域１５Ｂ上の第１酸化膜１６Ｂ上には、ｎＭＯＳトランジスタのゲート電極であるｎ型ポリシリコン膜１７Ｂが形成されている。ｎ型ポリシリコン膜１７Ｂ上には、このｎ型ポリシリコン膜１７Ｂに電気的に接続されたｎ型ポリシリコン膜１９Ｂが形成されている。また、ｎ型ウェル領域１４上の第１酸化膜１６Ｂ上には、ｐＭＯＳトランジスタのゲート電極であるｐ型ポリシリコン膜１７Ｄが形成され、ｐ型ポリシリコン膜１７Ｄ上には、このｐ型ポリシリコン膜１７Ｄに電気的に接続されたｐ型ポリシリコン膜１９Ｄが形成されている。ｐ型ウェル領域１５Ｃ上の第２酸化膜１６Ｃ上には、ｎＭＯＳトランジスタのゲート電極であるｎ型ポリシリコン膜１７Ｃが形成され、ｎ型ポリシリコン膜１７Ｃ上には、このｎ型ポリシリコン膜１７Ｃに電気的に接続されたｎ型ポリシリコン膜１９Ｃが形成されている。さらに、ｎ型ウェル領域１３Ｂ上の第２酸化膜１６Ｃ上には、ｐＭＯＳトランジスタのゲート電極であるｐ型ポリシリコン膜１７Ｅが形成され、ｐ型ポリシリコン膜１７Ｅ上には、このｐ型ポリシリコン膜１７Ｅに電気的に接続されたｐ型ポリシリコン膜１９Ｅが形成されている。
【００１７】
ｎ型ポリシリコン膜１７Ａ、１７Ｂ、１７Ｃ、及びｐ型ポリシリコン膜１７Ｄ、１７Ｅは、ＣＶＤ法による同一の工程により堆積されたポリシリコン膜であり、例えば８００Å以上の膜厚を有している。ｎ型ポリシリコン膜１７Ａ、１７Ｂ、１７Ｃには、イオン注入法によりリン（Ｐ）などのｎ型不純物が導入され、ｐ型ポリシリコン膜１７Ｄ、１７Ｅにはイオン注入法によりボロン（Ｂ）などのｐ型不純物が導入されている。
【００１８】
ｎ型ポリシリコン膜１９Ａ、１９Ｂ、１９Ｃ、及びｐ型ポリシリコン膜１９Ｄ、１９Ｅは、ＣＶＤ法による同一の工程により堆積されたポリシリコン膜である。ｎ型ポリシリコン膜１９Ａ、１９Ｂ、１９Ｃには、イオン注入法によりリン（Ｐ）などのｎ型不純物が導入され、ｐ型ポリシリコン膜１９Ｄ、１９Ｅにはイオン注入法によりボロン（Ｂ）などのｐ型不純物が導入されている。
【００１９】
また、図示しないが本実施形態の半導体装置には通常の製造方法により、ソース領域、ドレイン領域、ゲート側壁絶縁膜が形成され、さらにソース領域上、ドレイン領域上、及びゲート電極上にシリサイド膜が形成されている。以上により、メモリ領域にメモリセルトランジスタ、及び選択ゲートトランジスタが形成され、周辺ロジック領域にｎＭＯＳトランジスタ、及びｐＭＯＳトランジスタが形成されている。
【００２０】
本実施形態の半導体装置では、ｎＭＯＳトランジスタのゲートにはｎ型ポリシリコン膜を用い、ｐＭＯＳトランジスタのゲートにはｐ型ポリシリコン膜を用いている。従来はｎ型トランジスタにおいてリンをドープしたｎ型ポリシリコンをゲート電極に使用した場合、ｐ型トランジスタにおいてもｎ型ポリシリコンをゲート電極に使用するため、ｐ型トランジスタは埋め込みチャネル型トランジスタとなっていた。この実施形態では、前述したように、ｐＭＯＳトランジスタにおいてはｐ型ポリシリコン膜を使用することにより、表面チャネル型のトランジスタを形成することができるため、ｐＭＯＳトランジスタの特性を大幅に改善することができる。これにより、駆動能力を高めたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを有するｃＭＯＳトランジスタを含む不揮発性メモリを備えた半導体装置を形成することができる。
【００２１】
次に、この発明の実施形態の半導体装置の製造方法について説明する。図１に示した半導体装置の構成と同様の部分には同じ符号を付す。
【００２２】
図２〜図１０は、実施形態の半導体装置の製造方法を示す各工程の断面図である。ｐ型シリコン半導体基板１１上には、半導体メモリが形成されるメモリ領域と、周辺ロジック回路が形成される周辺ロジック領域が用意されている。半導体メモリとして、ここでは浮遊ゲートを有する不揮発性のメモリセルトランジスタを例にとる。
【００２３】
まず、図２に示すように、ｐ型シリコン半導体基板１１上のメモリ領域及び周辺ロジック領域にダミー酸化膜１２を形成する。そして、フォトリソグラフィ法により所定のマスクパターンを形成した後、図３に示すように、イオン注入法により例えばリン（Ｐ）を導入して、半導体基板１１にｎ型ウェル領域１３Ａ、１３Ｂを形成する。続いて、マスクパターンを除去した後、フォトリソグラフィ法により所定のマスクパターンを形成し、イオン注入法により例えばリン（Ｐ）を導入して半導体基板１１にｎ型ウェル領域１４を形成する。さらに、マスクパターンを除去した後、フォトリソグラフィ法により所定のマスクパターンを形成し、イオン注入法により例えばボロン（Ｂ）を導入して、半導体基板１１にｐ型ウェル領域１５Ａ、１５Ｂ、１５Ｃを形成する。
【００２４】
次に、半導体基板１１上のダミー酸化膜１２を除去する。そして、図４に示すように、メモリ領域の半導体基板１１上に、トンネル酸化膜１６Ａを膜厚８ｎｍ程度形成する。また、周辺ロジック領域の半導体基板１１上に、膜厚３ｎｍ程度の第１酸化膜１６Ｂと膜厚２０ｎｍ程度の第２酸化膜１６Ｃを形成する。ここで、トンネル酸化膜１６Ａはメモリセルトランジスタ用であり、また膜厚３ｎｍ程度の第１酸化膜１６Ｂは駆動電圧が１．５Ｖまたは３．０Ｖ系などの低電圧駆動型のトランジスタ用であり、膜厚２０ｎｍ程度の第２酸化膜１６Ｃは、駆動電圧が１０Ｖ系などの高電圧駆動型のトランジスタ用である。
【００２５】
その後、図５に示すように、トンネル酸化膜１６Ａ上、第１酸化膜１６Ｂ上、及び第２酸化膜１６Ｃ上に、不純物を導入していないアンドープのポリシリコン膜１７をＣＶＤ法により膜厚８００Å以上形成する。
【００２６】
次に、図６に示すように、フォトリソグラフィ法により所定のマスクパターンを形成した後、メモリ領域のｐ型ウェル領域１５Ａ上、ｎ型ウェル領域１３Ａ上、及び周辺ロジック領域のｐ型ウェル領域１５Ｂ上、ｐ型ウェル領域１５Ｃ上のポリシリコン膜１７に、イオン注入法により例えばリン（Ｐ）またはヒ素（Ａｓ）、アンチモン（Ｓｂ）を導入してｎ型ポリシリコン膜１７Ａ、１７Ｂ、１７Ｃをそれぞれ形成する。また、周辺ロジック領域のｎ型ウェル領域１４上、ｎ型ウェル領域１３Ｂ上のポリシリコン膜１７に、イオン注入法により例えばボロン（Ｂ）またはＢＦ２を導入してｐ型ポリシリコン膜１７Ｄ、１７Ｅをそれぞれ形成する。その後、メモリセルトランジスタにスリット（断面図に平行方向）を形成する（図示せず）。
【００２７】
次に、図７に示すように、ｎ型ポリシリコン膜１７Ａ、１７Ｂ、１７Ｃ上、及びｐ型ポリシリコン膜１７Ｄ、１７Ｅ上に、電極間絶縁膜（インターポリ絶縁膜）１８を形成する。電極間絶縁膜１８は、例えば酸化膜−窒化膜−酸化膜の順で積層されたＯＮＯ膜などからなる。
【００２８】
その後、図８に示すように、電極間絶縁膜１８の所定領域を開口する。すなわち、メモリ領域では選択ゲートトランジスタのゲートが形成される部分の電極間絶縁膜１８を除去する。周辺ロジック領域ではｎＭＯＳトランジスタ、ｐＭＯＳトランジスタが形成される部分の電極間絶縁膜１８を除去する。
【００２９】
続いて、図９に示すように、電極間絶縁膜１８上及びポリシリコン膜１７Ａ〜１７Ｅ上に、不純物を導入していないアンドープのポリシリコン膜１９を形成する。そして、図１０に示すように、フォトリソグラフィ法により所定のマスクパターンを形成した後、メモリ領域におけるメモリセルトランジスタのゲートが形成される領域、選択ゲートトランジスタ（ｎＭＯＳトランジスタ）のゲートが形成される領域、及び周辺ロジック領域におけるｎＭＯＳトランジスタのゲートが形成される領域にイオン注入法により例えばリン（Ｐ）またはヒ素（Ａｓ）、アンチモン（Ｓｂ）を導入し、ｎ型ポリシリコン膜１９Ａ、１９Ｂ、１９Ｃを形成する。続いて、マスクパターンを除去した後、フォトリソグラフィ法により所定のマスクパターンを形成し、周辺ロジック領域におけるｐＭＯＳトランジスタのゲートが形成される領域にイオン注入法により例えばボロン（Ｂ）またはＢＦ２を導入し、ｐ型ポリシリコン膜１９Ｄ、１９Ｅを形成する。
【００３０】
次に、ポリシリコン膜１９、電極間絶縁膜１８、及びポリシリコン膜１７を除去し、メモリ領域におけるメモリセルトランジスタのゲート電極２０Ａ、選択ゲートトランジスタのゲート電極２０Ｂ、また周辺ロジック領域におけるｎＭＯＳトランジスタのゲート電極２０Ｃ、２０Ｄ、ｐＭＯＳトランジスタのゲート電極２０Ｅ、２０Ｆを形成して、図１に示す半導体装置が形成される。
【００３１】
その後は、図示しないが通常の製造方法により、ゲート側壁絶縁膜、ソース領域、ドレイン領域を形成し、さらにソース領域上、ドレイン領域上、及びゲート電極上にシリサイド膜を形成する。以上により、メモリ領域にメモリセルトランジスタ、及び選択ゲートトランジスタを形成すると共に、周辺ロジック領域にｎＭＯＳトランジスタ、及びｐＭＯＳトランジスタを形成する。
【００３２】
本実施形態の半導体装置の製造方法を用いれば、ｎＭＯＳトランジスタのゲートにはｎ型ポリシリコン膜を用いることができ、ｐＭＯＳトランジスタのゲートにはｐ型ポリシリコン膜を用いることができる。このように、ｐＭＯＳトランジスタに関してもｐ型ポリシリコン膜を使用することにより、表面チャネル型のトランジスタを形成することができるため、ｐＭＯＳトランジスタの特性を大幅に改善することができる。
【００３３】
また、他の製造方法として、以下のような製造方法を用いても良い。
【００３４】
図９の工程まで作成後、図１１に示すように、メモリ領域のメモリセルトランジスタ及び選択ゲートトランジスタ、周辺ロジック領域の各トランジスタのゲートをパターニングする。その後、ポリシリコン膜１７Ａ、１７Ｂ、１７Ｃ上のポリシリコン膜にはｎ型不純物を、ポリシリコン膜１７Ｄ、１７Ｅ上のポリシリコン膜にはｐ型不純物を注入することで、各トランジスタに対してｎ型ポリシリコン膜１９Ａ、１９Ｂ、１９Ｃ、及びｐ型ポリシリコン膜１９Ｄ、１９Ｅを形成する。これらｎ型ポリシリコン膜及びｐ型ポリシリコン膜を形成すると同時に、各トランジスタのソース領域・ドレイン領域も同時に形成することもできる。
【００３５】
また、図７の工程まで形成後、ｎ型ウェル領域１４及びｐ型ウェル領域１５Ｂ上のポリシリコン膜１７Ｂ、１７Ｄを一度剥離し（ここでの製造方法ではポリシリコン膜１７Ｂ、１７Ｄには不純物注入は必ずしも必要ではない）、その後駆動電圧が１．５Ｖまたは３．０Ｖ系の低電圧駆動型トランジスタの酸化膜を形成し、アンドープのポリシリコン膜１９を堆積させる。このとき、メモリ領域及び周辺ロジック領域の高電圧駆動型トランジスタ領域と、低電圧駆動型トランジスタ領域での構造が異なることになる。低電圧駆動型トランジスタ領域をこのようにするのは、より細いゲート幅を形成しやすくし微細化を図ることができるためである。その後、図１２に示すように、フォトリソグラフィ法によってそれぞれのゲートを加工し、ゲート電極２０Ａ、２０Ｂ、２０Ｃ、２０Ｄにはｎ型不純物を、ゲート電極２０Ｅ、２０Ｆにはｐ型不純物を注入する（もちろん、図１０のように先に不純物を注入した後、フォトリソグラフィ法によってパターニングしても良い）。
【００３６】
従来は、リンをドープしたポリシリコン膜をゲート電極膜としていたが、この実施形態ではｎ型トランジスタに対してｎ型ポリシリコンを使用し、ｐ型トランジスタに対してはｐ型ポリシリコンを使用するために、不純物を含まないポリシリコン膜からなるゲート電極膜を形成した後、不純物のイオン注入によってそれぞれの不純物を含むゲート電極を形成している。
【００３７】
本実施形態の製造方法では、メモリ領域のトンネル酸化膜上及び周辺ロジック領域のゲート絶縁膜上のポリシリコン膜にイオン注入法により不純物を導入することによって、ポリシリコン膜をｎ型またはｐ型にしている。このため、メモリ領域のトンネル酸化膜上に不純物をドープしたポリシリコン膜を形成し、周辺ロジック領域のゲート絶縁膜上にアンドープのポリシリコン膜を形成した後、このポリシリコン膜にイオン注入法によりｎ型またはｐ型の不純物を導入するというように、メモリ領域の不純物ドープのポリシリコン膜と、周辺ロジック領域の不純物がイオン注入されたポリシリコン膜とを作り分ける場合に比べて、工程の増加なく半導体装置を製造できる製造方法を提供可能である。
【００３８】
不純物ドープのポリシリコン膜と、不純物がイオン注入されたポリシリコン膜とを作り分ける場合を詳述すると、以下のような場合をさす。トンネル酸化膜上及びゲート絶縁膜上に不純物をドープしたポリシリコン膜を堆積した後、周辺ロジック領域において不純物をドープしたポリシリコン膜を除去し、メモリ領域のみに不純物をドープしたポリシリコン膜を残す工程と、トンネル酸化膜上及びゲート絶縁膜上にアンドープのポリシリコン膜を堆積した後、メモリ領域のアンドープのポリシリコン膜を除去し、周辺ロジック領域のみにアンドープのポリシリコン膜を残して、アンドープのポリシリコン膜に不純物をイオン注入する工程とが別個に行われる場合である。
【００３９】
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。
【図面の簡単な説明】
【００４０】
【図１】この発明の実施形態の半導体装置の構成を示す断面図である。
【図２】実施形態の半導体装置の製造方法を示す第１工程の断面図である。
【図３】実施形態の半導体装置の製造方法を示す第２工程の断面図である。
【図４】実施形態の半導体装置の製造方法を示す第３工程の断面図である。
【図５】実施形態の半導体装置の製造方法を示す第４工程の断面図である。
【図６】実施形態の半導体装置の製造方法を示す第５工程の断面図である。
【図７】実施形態の半導体装置の製造方法を示す第６工程の断面図である。
【図８】実施形態の半導体装置の製造方法を示す第７工程の断面図である。
【図９】実施形態の半導体装置の製造方法を示す第８工程の断面図である。
【図１０】実施形態の半導体装置の製造方法を示す第９工程の断面図である。
【図１１】実施形態の半導体装置の製造方法における第１変形例を示す工程の断面図である。
【図１２】前記実施形態の半導体装置の製造方法における第２変形例を示す工程の断面図である。
【符号の説明】
【００４１】
１１…ｐ型シリコン半導体基板、１３Ａ…ｎ型ウェル領域、１５Ａ…ｐ型ウェル領域、１３Ｂ…ｎ型ウェル領域、１４…ｎ型ウェル領域、１５Ｂ，１５Ｃ…ｐ型ウェル領域、１６Ａ…トンネル酸化膜、１６Ｂ…第１酸化膜、１６Ｃ…第２酸化膜、１７Ａ，１７Ｂ，１７Ｃ…ｎ型ポリシリコン膜、１７Ｄ、１７Ｅ…ｐ型ポリシリコン膜、  １８…電極間絶縁膜、１９Ａ，１９Ｂ，１９Ｃ…ｎ型ポリシリコン膜、  １９Ｄ，１９Ｅ…ｐ型ポリシリコン膜、２０Ａ…メモリセルトランジスタのゲート電極、２０Ｂ…選択ゲートトランジスタのゲート電極、２０Ｃ，２０Ｄ…ｎＭＯＳトランジスタのゲート電極、２０Ｅ，２０Ｆ…ｐＭＯＳトランジスタのゲート電極。
【図１】
2006294996.tif 000003
【図２】
2006294996.tif 000004
【図３】
2006294996.tif 000005
【図４】
2006294996.tif 000006
【図５】
2006294996.tif 000007
【図６】
2006294996.tif 000008
【図７】
2006294996.tif 000009
【図８】
2006294996.tif 000010
【図９】
2006294996.tif 000011
【図１０】
2006294996.tif 000012
【図１１】
2006294996.tif 000013
【図１２】
2006294996.tif 000014