(57)【要約】  【課題】内部タイミング、内部電位等を外部信号で任意に調整しながら複数個同時試験可能とする半導体デバイス、半導体デバイス試験ユニット及び半導体試験回路。【解決手段】半導体ウェハ３１上に形成され，半導体試験装置２０に接続可能なトリミングレジスタ回路４２1〜４２n，トリミングレジスタ回路に接続されたトリミング制御回路４３1〜４３nを備えるトリミング調整回路１９1〜１９nと、トリミング調整回路１９1〜１９nに接続されたテスト集積回路（ＩＣ）２1〜２nとを備え、トリミングレジスタ回路の内部タイミング、内部電位を半導体試験装置から供給される外部信号で任意の調整値に設定した状態で測定可能な半導体デバイス及び、複数のトリミングレジスタ回路４２1〜４２nと、複数のトリミングレジスタ回路に電源を供給する共通電源（ＣＰＳ）３０とを備え、テスト集積回路を複数個同時試験可能な半導体試験回路。【選択図】図１
2006105904.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハ上に形成され，半導体試験装置に接続可能なトリミングレジスタ回路，前記トリミングレジスタ回路に接続されたトリミング制御回路を備えるトリミング調整回路と、
前記半導体ウェハ上に形成され，前記トリミング調整回路に接続されたテスト集積回路
とを備え、前記トリミングレジスタ回路の内部タイミング、内部電位を前記半導体試験装置から供給される外部信号で任意の調整値に設定した状態で測定可能であることを特徴とする半導体デバイス。
【請求項２】
半導体ウェハ上に形成されたテスト・エレメント・グループ領域内に配置され，半導体試験装置に接続可能なトリミングレジスタ回路と、
前記半導体ウェハ上において前記トリミングレジスタ回路に隣接して配置されたトリミング制御回路と、
前記半導体ウェハ上において前記トリミング制御回路に接続されたテスト集積回路
とを備え、前記トリミングレジスタ回路の内部タイミング、内部電位を前記半導体試験装置から供給される外部信号で任意の調整値に設定した状態で測定可能であることを特徴とする半導体デバイス。
【請求項３】
ニードルを有し、かつ半導体試験装置に接続可能なトリミングレジスタ回路を備えるプローブカードと、
前記ニードルを介して前記トリミングレジスタ回路と接続されるトリミング制御回路，前記トリミング制御回路に接続されたテスト集積回路を備える半導体ウェハ
とを備え、前記トリミングレジスタ回路の内部タイミング、内部電位を前記半導体試験装置から供給される外部信号で任意の調整値に設定した状態で測定可能であることを特徴とする半導体デバイス試験ユニット。
【請求項４】
半導体ウェハ上においてトリミング制御回路を介してテスト集積回路に接続され，かつ半導体試験装置に接続可能な複数のトリミングレジスタ回路と、
前記半導体ウェハの外部に配置され、複数のトリミングレジスタ回路に電源を供給する共通電源
とを備え、前記複数のトリミングレジスタ回路毎に内部タイミング、内部電位を前記半導体試験装置から供給される外部信号で任意の調整値に設定した状態で、前記テスト集積回路を複数個同時試験可能であることを特徴とする半導体試験回路。
【請求項５】
半導体ウェハ上に形成されたテスト・エレメント・グループ領域内に配置され，前記半導体ウェハ上においてトリミング制御回路を介してテスト集積回路に接続され，かつ半導体試験装置に接続可能な複数のトリミングレジスタ回路と、
前記半導体ウェハの外部に配置され，複数のトリミングレジスタ回路に電源を供給する共通電源
とを備え、前記複数のトリミングレジスタ回路毎に内部タイミング、内部電位を前記半導体試験装置から供給される外部信号で任意の調整値に設定した状態で、前記テスト集積回路を複数同時試験可能であることを特徴とする半導体試験回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部タイミング、内部電位等を外部信号及びレーザフューズ加工にて任意に調整できる半導体デバイス、半導体デバイス試験ユニット及び半導体試験回路に関し、特にウェハ試験に使用されるものである。
【背景技術】
【０００２】
低コストで複数の被試験半導体デバイス(ＤＵＴ)を同時試験可能なシェアードリソースタイプの半導体試験装置(テスタ)が提案されている（特許文献１）。
【０００３】
シェアードリソースタイプの半導体試験装置(テスタ)においては、複数のＤＵＴに対して、その入力信号リソース（パターン発生器，波形生成器）は共通となっている。そのため、異なる内部タイミング，内部電位等が発生する複数個のＤＵＴに対し、各ＤＵＴのトリミングレジスタ回路に最適値(各ＤＵＴで最適設定値は異なる)を同時に書き込むことができない。即ち、各ＤＵＴのトリミングレジスタ回路に同じデータしか書き込めない。
【０００４】
例えば、時系列で各ＤＵＴに設定値を書き込む場合にも、対象とするＤＵＴの切替えに、ＤＵＴ制御回路によるピンリレー切離しが行われるため、設定済のＤＵＴの電源がオフされてしまい、トリミングレジスタ値を保持できない。つまり、同じ設定値のＤＵＴ組毎にしか同時試験ができず、全体の試験時間がｎ倍(ｎ：設定値の組合せ数)となってしまう問題点がある。
【０００５】
また、ウェハ試験で決定された調整値(最適値)は、試験後にレーザフューズによる加工で恒久的に被試験半導体デバイスに設定される。試験時間を優先し、各々のＤＵＴに対して最適調整せずにウェハ試験した場合、ウェハ試験時とレーザフューズ加工後とでデバイスの状態が異なることとなり、レーザフューズ加工後のデバイス特性が保証できなくなるという問題点がある。
【特許文献１】特開２００２−１８９０５８号公報（図４参照）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、内部タイミング、内部電位等を外部信号で任意に調整しながら試験できる半導体デバイスの多数個同時試験において、シェアードリソースタイプの半導体試験装置を用いても各々の被試験半導体デバイスに対し任意の調整値を設定可能にした、半導体デバイス、半導体デバイス試験ユニット及び半導体試験回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施の形態の第１の特徴は、（イ）半導体ウェハ上に形成され，半導体試験装置に接続可能なトリミングレジスタ回路，トリミングレジスタ回路に接続されたトリミング制御回路を備えるトリミング調整回路と、（ロ）半導体ウェハ上に形成され，トリミング調整回路に接続されたテスト集積回路とを備え、（ハ）トリミングレジスタ回路の内部タイミング、内部電位を半導体試験装置から供給される外部信号で任意の調整値に設定した状態で測定可能な半導体デバイスであることを要旨とする。
【０００８】
本発明の実施の形態の第２の特徴は、（イ）半導体ウェハ上に形成されたテスト・エレメント・グループ領域内に配置され，半導体試験装置に接続可能なトリミングレジスタ回路と、（ロ）半導体ウェハ上においてトリミングレジスタ回路に隣接して配置されたトリミング制御回路と、（ハ）半導体ウェハ上においてトリミング制御回路に接続されたテスト集積回路とを備え、（ニ）トリミングレジスタ回路の内部タイミング、内部電位を半導体試験装置から供給される外部信号で任意の調整値に設定した状態で測定可能な半導体デバイスであることを要旨とする。
【０００９】
本発明の実施の形態の第３の特徴は、（イ）ニードルを有し、かつ半導体試験装置に接続可能なトリミングレジスタ回路を備えるプローブカードと、（ロ）ニードルを介してトリミングレジスタ回路と接続されるトリミング制御回路，トリミング制御回路に接続されたテスト集積回路を備える半導体ウェハとを備え、（ハ）トリミングレジスタ回路の内部タイミング、内部電位を半導体試験装置から供給される外部信号で任意の調整値に設定した状態で測定可能な半導体デバイス試験ユニットであることを要旨とする。
【００１０】
本発明の実施の形態の第４の特徴は、（イ）半導体ウェハ上においてトリミング制御回路を介してテスト集積回路に接続され，かつ半導体試験装置に接続可能な複数のトリミングレジスタ回路と、（ロ）半導体ウェハの外部に配置され、複数のトリミングレジスタ回路に電源を供給する共通電源とを備え、（ハ）複数のトリミングレジスタ回路毎に内部タイミング、内部電位を半導体試験装置から供給される外部信号で任意の調整値に設定した状態で、テスト集積回路を複数個同時試験可能な半導体試験回路であることを要旨とする。
【００１１】
本発明の実施の形態の第５の特徴は、（イ）半導体ウェハ上に形成されたテスト・エレメント・グループ領域内に配置され，半導体ウェハ上においてトリミング制御回路を介してテスト集積回路に接続され，かつ半導体試験装置に接続可能な複数のトリミングレジスタ回路と、（ロ）半導体ウェハの外部に配置され，複数のトリミングレジスタ回路に電源を供給する共通電源とを備え、（ハ）複数のトリミングレジスタ回路毎に内部タイミング、内部電位を半導体試験装置から供給される外部信号で任意の調整値に設定した状態で、テスト集積回路を複数同時試験可能な半導体試験回路であることを要旨とする。
【発明の効果】
【００１２】
本発明の半導体デバイス、半導体デバイス試験ユニット及び半導体試験回路によれば、内部タイミング、内部電位等を外部信号で任意に調整しながら試験できる半導体デバイスの多数個同時試験において、シェアードリソースタイプの半導体試験装置を用いても各々の被試験半導体デバイスに対し任意の調整値を設定可能にすることができる。
【発明を実施するための最良の形態】
【００１３】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各ブロックの平面寸法、半導体ウェハの平面寸法及び厚み、プローブカードの厚み等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１４】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各ブロックの構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１５】
本発明の半導体デバイス、半導体デバイス試験ユニット及び半導体試験回路によれば、ウェハプロセスによる内部電位及びタイミングのばらつきを、ウェハ試験の段階で外部から、データ入力パッド（ＳＤＩＮ），クロック入力パッド（ＳＣＬＫ），レジスタ書き込み制御入力パッド（ＳＥＴ）を介して、調整しデバイスの動作条件を最適化することが可能となる。
【００１６】
又、本発明の半導体デバイス、半導体デバイス試験ユニット及び半導体試験回路によれば、安価なシェアードリソースタイプの半導体試験装置を用いても、内部タイミング、内部電位等を外部信号で任意に調整しながら試験でき、任意の調整値に設定した状態で、試験デバイス毎に変更して、試験を複数個同時測定することが可能となる。
【００１７】
又、本発明の半導体デバイス、半導体デバイス試験ユニット及び半導体試験回路によれば、ウェハ試験で決定された調整値(最適値)は、試験後にトリミング制御回路内のトリミングフューズを加工することで恒久的に被試験半導体デバイスに設定される。そのため、ＴＥＧごと不要な回路としてデバイスから切離すことが可能となりデバイスの試験回路を最小化することが可能となる。
【００１８】
又、本発明の半導体デバイス、半導体デバイス試験ユニット及び半導体試験回路によれば、半導体試験回路をウェハ(デバイス及びＴＥＧ)上に形成する必要がなく、またトリミング制御信号数削減によりテストパッド数の削減も可能なため、ウェハグロスを最大にすることが可能となり、ウェハの占有率が上昇する。
【００１９】
[半導体試験装置]
本発明の実施の形態に係る半導体試験回路に適用する，例えば、シェアードリソースタイプの半導体試験装置２０は、図６に示すように、ＤＵＴ制御回路１と、ＤＵＴ制御回路１から発生されるＤＵＴ１用ピンリレー制御信号（ＰＩＲ１），…，ＤＵＴｎ用ピンリレー制御信号（ＰＩＲｎ）と、タイミング発生器４と、タイミング発生器４に接続されたパターン発生器５と、タイミング発生器４及びパターン発生器５に接続され，パターン発生器５からパターンデータ（ＰＡＤ）を受信する波形生成器６と、タイミング発生器４及びパターン発生器５に接続された論理比較器７と、ＤＵＴ１用電源（ＤＰＳ１）１０1，…，ＤＵＴｎ用電源（ＤＰＳｎ）１０nと、波形生成器６に接続され，波形生成器６からピンデータ（ＰＩＤ）を受信するＤＵＴ１用ドライバ（ＤＲ１）１１1，…，ＤＵＴｎ用ドライバ（ＤＲｎ）１１nと、論理比較器７に接続されるＤＵＴ１用コンパレータ（ＣＰ１）１２1，…，ＤＵＴｎ用コンパレータ（ＣＰｎ）１２nとを備える。半導体試験装置２０を用いて、外部の被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nを多数個同時試験時においても、ＤＵＴ制御を実行することができる。
【００２０】
ＤＵＴ１用ピンリレー制御信号（ＰＩＲ１）によって、ＤＵＴ１用電源（ＤＰＳ１）１０1，ＤＵＴ１用ドライバ（ＤＲ１）１１1及びＤＵＴ１用コンパレータ（ＣＰ１）１２1が被試験半導体デバイス（ＤＵＴ１）１６1に対してピンリレー接続及び切離しされ，…，ＤＵＴｎ用ピンリレー制御信号（ＰＩＲｎ）によって、ＤＵＴｎ用電源（ＤＰＳｎ）１０n，ＤＵＴｎ用ドライバ（ＤＲｎ）１１n及びＤＵＴｎ用コンパレータ（ＣＰｎ）１２nが被試験半導体デバイス（ＤＵＴｎ）１６nに対してピンリレー接続及び切離しされる。
【００２１】
[トリミング調整回路]
本発明の実施の形態に係る半導体試験回路に適用する被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６n内のトリミング調整回路１９の一例は、図７に示すように、トリミングフューズ回路２６と、外部のデータ入力パッド（ＳＤＩＮ）２２，クロック入力パッド（ＳＣＬＫ）２３，レジスタ書き込み制御入力パッド（ＳＥＴ）２４及びレジスタ読み出しパッド（ＳＤＯＵＴ）２５に接続されるトリミングレジスタ回路２７と、トリミングフューズイネーブル回路２９と、トリミングフューズ回路２６，トリミングレジスタ回路２７及びトリミングフューズイネーブル回路２９に接続されたマルチプレクサ（ＭＵＸ）２８と、マルチプレクサ（ＭＵＸ）２８の出力に接続されたトリミング論理制御回路１８とを備える。更に、トリミング調整回路１９には、デバイス電源ＶＤＤ２１及び接地電位Ｖｓｓが接続されている。
【００２２】
[第１の実施の形態]
（被試験半導体デバイス）
本発明の第１の実施の形態に係る半導体デバイスの構成は、図１内の被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nに示すように、半導体ウェハ上に形成され，半導体試験装置２０に接続可能なトリミングレジスタ回路４２1〜４２n，トリミングレジスタ回路４２1〜４２nに接続されたトリミング制御回路４３1〜４３nを備えるトリミング調整回路１９1〜１９nと、半導体ウェハ上に形成され，トリミング調整回路１９1〜１９nに接続されたテスト集積回路（ＩＣ）２1〜２nとを備える。トリミングレジスタ回路４２1〜４２nの内部タイミング、内部電位を半導体試験装置２０から供給される外部信号で任意の調整値に設定した状態で測定可能な半導体デバイスである。トリミング調整回路１９1〜１９n内には、トリミングレジスタ回路４２1〜４２nと、トリミング制御回路４３1〜４３nが含まれているが、トリミング調整回路１９1〜１９n内の詳細な構成は、図７において説明した通りである。従って、トリミング制御回路４３1〜４３n内には、図７において示されたトリミングフューズ回路２６、トリミングフューズイネーブル回路２９、マルチプレクサ（ＭＵＸ）２８及びトリミング論理制御回路１８が含まれている。
【００２３】
テストＩＣ２1〜２nは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ），スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）等のテスト対象の集積回路である。
【００２４】
本発明の第１の実施の形態に係る半導体デバイスとしての被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nは、それぞれワンチップで製造されている。テストＩＣ２1〜２nには、テストＩＣ電源パッド３６1〜３６nが外部接続されて、電源電圧ＶＣが供給される。トリミングレジスタ回路４２1〜４２nには、トリミングレジスタ回路電源パッド３７1〜３７nが外部接続されて、電源電圧ＶＤが供給される。トリミング制御回路４３1〜４３nには、トリミング制御回路電源パッド３８1〜３８nが外部接続されて、電源電圧Ｖが供給される。更に又、トリミングレジスタ回路４２1〜４２nには、データ入力パッド（ＳＤ）３９1〜３９n，クロック入力パッド（ＳＣ）４０1〜４０n及びレジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nが接続されている。トリミングレジスタ回路４２1〜４２nとトリミング制御回路４３1〜４３n間には、それぞれトリミング制御信号ＴＣ１〜ＴＣｎ（調整幅：２m通り）が伝送される。図１ではトリミング調整回路１９1〜１９nにおけるトリミングレジスタ回路４２1〜４２nと、トリミング制御回路４３1〜４３nの電源を完全に分離している。
【００２５】
図７に示したデータ入力パッド（ＳＤＩＮ）２２，クロック入力パッド（ＳＣＬＫ）２３，レジスタ書き込み制御入力パッド（ＳＥＴ）２４は、それぞれデータ入力パッド（ＳＤ）３９1〜３９n，クロック入力パッド（ＳＣ）４０1〜４０n及びレジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nに対応している。
【００２６】
本発明の第１の実施の形態に係る半導体デバイスによれば、ウェハプロセスによる内部電位、タイミングのばらつきを、ウェハ試験の段階で外部から、データ入力パッド（ＳＤ）３９1〜３９n，クロック入力パッド（ＳＣ）４０1〜４０n，レジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nを介して、調整しデバイスの動作条件を最適化することが可能となる。
【００２７】
又、本発明の第１の実施の形態に係る半導体デバイスによれば、安価なシェアードリソースタイプの半導体試験装置を用いても、内部タイミング、内部電位等を外部信号で任意に調整しながら試験でき、任意の調整値に設定した状態で試験デバイス毎に変更して、試験を複数個同時測定することが可能となる。
【００２８】
（半導体試験回路）
本発明の第１の実施の形態に係る半導体試験回路の模式的ブロック構成は、図１に示すように、半導体ウェハ上においてトリミング制御回路４３1〜４３nを介してテストＩＣ２1〜２nに接続され，かつ半導体試験装置２０に接続可能な複数のトリミングレジスタ回路４２1〜４２nと、半導体ウェハの外部に配置され、複数のトリミングレジスタ回路４２1〜４２nに電源を供給する共通電源（ＣＰＳ）３０とを備える。複数のトリミングレジスタ回路４２1〜４２n毎に内部タイミング、内部電位を半導体試験装置２０から供給される外部信号で任意の調整値に設定した状態で、テストＩＣ２1〜２nを複数個同時試験可能である。シェアードリソースタイプの場合の半導体試験装置２０の詳細な構成は、例えば、シェアードリソースタイプの場合、既に図６において説明した通りである。共通電源（ＣＰＳ）３０は、共通電源制御信号（ＤＵＴ１−ｎ）によって制御されて、各々のトリミングレジスタ回路電源パッド３７1〜３７nに、電源電圧ＶＤを供給する。又、半導体試験装置２０からは、トリミング制御回路電源パッド３８1〜３８nに、電源電圧Ｖが直接供給されている。トリミング制御回路電源パッド３８1〜３８nには、図６に示したように、ＤＵＴ１電源（ＤＰＳ１）１０1〜ＤＵＴｎ電源（ＤＰＳｎ）１０nを接続する。
【００２９】
トリミングレジスタ回路４２1〜４２nは、データ入力パッド（ＳＤ）３９1〜３９n，クロック入力パッド（ＳＣ）４０1〜４０n及びレジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nを介して、半導体試験装置２０に接続されている。
【００３０】
以下詳細な説明は省略するが、トリミングレジスタ回路４２1〜４２nへの入力信号は、全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６n共通のピンデータＤ−ＳＤＩＮ(１)，Ｄ−ＳＣＬＫ(２)，Ｄ−ＳＥＴ(３)を各被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６n用のデータ入力ドライバ（ＤＲＩ１）〜（ＤＲＩｎ），クロック入力ドライバ（ＤＲＣＫ１）〜（ＤＲＣＫｎ），レジスタ書き込み制御入力ドライバ（ＤＲＷ１）〜（ＤＲＷｎ）に分配し、各被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのデータ入力パッド（ＳＤ）３９1〜３９n，クロック入力パッド（ＳＣ）４０1〜４０n及びレジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nに接続される。
【００３１】
即ち、トリミングレジスタ回路４２1〜４２nの電源のみ各ＤＵＴ１６1〜１６nのピンリレー制御信号ＰＩＲ１〜ＰＩＲｎから独立させることが可能となる。このとき、トリミングレジスタ回路４２1〜４２nの入出力が不定になることのないように、入出力回路内で終端制御及びハイインピーダンス制御を行う。
【００３２】
（トリミングレジスタ回路に異なる設定値を書き込む手順）
各被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのトリミングレジスタ回路４２1〜４２nに異なる設定値を書き込む手順を説明する。
【００３３】
トリミングレジスタ回路４２1〜４２nへの設定値書き込みは、レジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nに供給するレジスタ書き込み制御入力信号ＳＥＴをハイ（＝Ｈ）とした状態で、クロック入力パッド（ＳＣ）４０1〜４０nに供給するクロック信号ＳＣＬＫに同期して、データ入力パッド（ＳＤ）３９1〜３９nに供給するデータ入力信号ＳＤＩＮにより、シリアル書き込みする。
【００３４】
ここで、全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nで異なるデータを書き込むために、各被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのピンリレー制御信号ＰＩＲ１〜ＰＩＲｎにより時系列に被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのトリミングレジスタ回路４２1〜４２nを書き込む。勿論、設定値が同じ被試験半導体デバイス（ＤＵＴ）が存在する場合には、同時に書き込みを行っても良い。
【００３５】
本発明の第１の実施の形態に係る半導体試験回路では、各トリミングレジスタ回路４２1〜４２nの各々のトリミングレジスタ回路電源ＶＤは共通電源（ＣＰＳ）３０を使用している。よって、各被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのピンリレー制御信号ＰＩＲ１〜ＰＩＲｎの状態に依存せず、常にトリミングレジスタ回路４２1〜４２nのトリミングレジスタ回路電源ＶＤが入った状態を保つことが可能である。よって、全ての被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nに設定値を書き込み終わるまで、各被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nの設定値をトリミングレジスタ回路４２1〜４２n内に保持することが可能となる。
【００３６】
上記手法で全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nへの調整が完了した時点で、全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのピンリレー制御信号ＰＩＲ１〜ＰＩＲｎをオンとし、全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nを試験対象とする。これにより、全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nの調整を終えた状態で所望の試験を同時に行うことが可能となる。
【００３７】
本発明の第１の実施の形態に係る半導体試験回路によれば、内部タイミング、内部電位等を外部信号で任意に調整しながら試験できる半導体デバイスの多数個同時試験において、シェアードリソースタイプの半導体試験装置を用いても各々の被試験半導体デバイスに対し任意の調整値を設定可能にすることができる。
【００３８】
本発明の第１の実施の形態に係る半導体試験回路によれば、ウェハプロセスによる内部電位、タイミングのばらつきを、ウェハ試験の段階で外部から、データ入力パッド（ＳＤ）３９1〜３９n，クロック入力パッド（ＳＣ）４０1〜４０n，レジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nを介して、調整しデバイスの動作条件を最適化することが可能となる。
【００３９】
又、本発明の第１の実施の形態に係る半導体試験回路によれば、安価なシェアードリソースタイプの半導体試験装置を用いても、内部タイミング、内部電位等を外部信号で任意に調整しながら試験でき、任意の調整値に設定した状態で試験デバイス毎に変更して、試験を複数個同時測定することが可能となる。
【００４０】
[第２の実施の形態]
（被試験半導体デバイス）
本発明の第２の実施の形態に係る半導体デバイスの構成は、図２に示すように、半導体ウェハ３１上に形成されたテスト・エレメント・グループ（ＴＥＧ）領域７０内に配置され，半導体試験装置２０に接続可能なトリミングレジスタ回路５２1〜５２nと、半導体ウェハ３１上においてトリミングレジスタ回路５２1〜５２nに隣接して配置されたトリミング制御回路５３1〜５３nと、半導体ウェハ３１上においてトリミング制御回路５３1〜５３nに接続されたテストＩＣ２1〜２nとを備える。トリミングレジスタ回路５２1〜５２nの内部タイミング、内部電位を半導体試験装置２０から供給される外部信号で任意の調整値に設定した状態で測定可能である。
【００４１】
更に、トリミングレジスタ回路５２1〜５２nとトリミング制御回路５３1〜５３nとの間には、ＴＥＧ７０上に設けたトリミング制御信号出力パッド５６1〜５６nと、半導体ウェハ３１上に設けたトリミング制御信号入力パッド５７1〜５７nが配置されている。トリミング制御信号出力パッド５６1〜５６nとトリミング制御信号入力パッド５７1〜５７nの間は、プローブカード上において、ニードル６７1〜６７nによって接続される。トリミングレジスタ回路５２1〜５２nとトリミング制御回路５３1〜５３nとの間には、ニードル６７1〜６７nを介して、トリミング制御信号ＰＴＣ１〜ＰＴＣｎ（調整幅：２m通り）が伝送される。
【００４２】
したがって、本発明の第２の実施の形態に係る半導体デバイスは、半導体ウェハ３１上において、ＴＥＧ領域７０内に配置されたトリミングレジスタ回路５２1〜５２nと、半導体ウェハ３１上に設けたトリミング制御回路５３1〜５３n及びテストＩＣ２1〜２nからなる２チップで構成されている。
【００４３】
本発明の第２の実施の形態に係る半導体デバイスにおいて、半導体ウェハ３１上のＴＥＧ領域７０とテストＩＣ２1〜２nの配置は、図３に示すように模式的に表される。
【００４４】
半導体ウェハ３１上に形成されたＴＥＧ領域７０内にトリミングレジスタ回路５２1〜５２nが配置され、トリミングレジスタ回路５２1〜５２nとトリミング制御回路５３1〜５３nとの間は、プローブカードから供給されるニードル６７1〜６７nによって接続される。テストＩＣ２1〜２nは、半導体ウェハ３１上において、マトリックス状に配置形成され、ＴＥＧ領域７０上にスクライブラインを形成して互いに切り離すことができるように構成されている。
【００４５】
図２においても、実質的に図１に示した第１の実施の形態に係る半導体デバイスと同様に、トリミングレジスタ回路５２1〜５２nとトリミング制御回路５３1〜５３nによって、トリミング調整回路１９1〜１９nが形成されている。トリミング調整回路１９1〜１９n内の詳細な構成は、図７において説明した通りである。従って、トリミング制御回路５３1〜５３n内には、図７において示されたトリミングフューズ回路２６、トリミングフューズイネーブル回路２９、マルチプレクサ（ＭＵＸ）２８及び及びトリミング論理制御回路１８も含まれている。
【００４６】
テストＩＣ２1〜２nには、テストＩＣ電源パッド３６1〜３６nが外部接続されて、電源電圧ＶＣが供給される。トリミングレジスタ回路５２1〜５２nには、トリミングレジスタ回路電源パッド３７1〜３７nが外部接続されて、電源電圧ＶＤが供給される。トリミング制御回路５３1〜５３nには、トリミング制御回路電源パッド３８1〜３８nが外部接続されて、電源電圧Ｖ供給される。更に又、トリミングレジスタ回路５２1〜５２nには、データ入力パッド（ＳＤ）３９1〜３９n，クロック入力パッド（ＳＣ）４０1〜４０n及びレジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nが接続されている。
【００４７】
ウェハ試験で決定された調整値(最適値)は、試験後にトリミング制御回路５３1〜５３n内のトリミングフューズを加工することで恒久的に被試験半導体デバイスに設定される。そのため、ＴＥＧ７０上に構成したトリミングレジスタ回路５２1〜５２nはダイシング(チップ切断)時に本体から切離されることになる。
【００４８】
本発明の第２の実施の形態に係る半導体デバイスによれば、ウェハプロセスによる内部電位・タイミングのばらつきを、ウェハ試験の段階で外部から、データ入力パッド（ＳＤ）３９1〜３９n，クロック入力パッド（ＳＣ）４０1〜４０n，レジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nを介して、調整しデバイスの動作条件を最適化することが可能となる。
【００４９】
又、本発明の第２の実施の形態に係る半導体デバイスによれば、安価なシェアードリソースタイプの半導体試験装置を用いても、内部タイミング，内部電位等を外部信号で任意に調整しながら試験でき、任意の調整値に設定した状態で試験デバイス毎に変更して,試験を複数個同時測定することが可能となる。
【００５０】
又、本発明の第２の実施の形態に係る半導体デバイスにおいて、テストＩＣ２1〜２nのチップサイズは、第１の実施の形態における半導体デバイスに比較して、縮小化することができる。
【００５１】
（半導体試験回路）
本発明の第２の実施の形態に係る半導体試験回路の模式的ブロック構成は、図２に示すように、半導体ウェハ３１上に形成されたテスト・エレメント・グループ（ＴＥＧ）領域７０内に配置され，半導体ウェハ３１上においてトリミング制御回路５３1〜５３nを介してテストＩＣ２1〜２nに接続され，かつ半導体試験装置２０に接続可能な複数のトリミングレジスタ回路５２1〜５２nと、半導体ウェハの外部に配置され，複数のトリミングレジスタ回路５２1〜５２nに電源を供給する共通電源（ＣＰＳ）３０とを備える。複数のトリミングレジスタ回路５２1〜５２n毎に内部タイミング、内部電位を半導体試験装置２０から供給される外部信号で任意の調整値に設定した状態で、テストＩＣ２1〜２nを複数同時試験可能である。半導体試験装置２０の詳細な構成は、例えば、シェアードリソースタイプの場合、既に図６において説明した通りである。共通電源（ＣＰＳ）３０は、共通電源制御信号（ＤＵＴ１−ｎ）によって制御されて、各々のトリミングレジスタ回路電源パッド３７1〜３７nに電源電圧ＶＤを供給する。又、半導体試験装置２０からは、トリミング制御回路電源パッド３８1〜３８nに、電源電圧Ｖが直接供給されている。即ち、図６に示したように、トリミング制御回路電源パッド３８1〜３８nには、ＤＵＴ１電源（ＤＰＳ１）１０1〜ＤＵＴｎ電源（ＤＰＳｎ）１０nを接続する。
【００５２】
トリミングレジスタ回路５２1〜５２nは、データ入力パッド（ＳＤ）３９1〜３９n，クロック入力パッド（ＳＣ）４０1〜４０n及びレジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nを介して、半導体試験装置２０に接続されている。
【００５３】
以下詳細な説明は省略するが、トリミングレジスタ回路５２1〜５２nへの入力信号は、全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６n共通のピンデータＤ−ＳＤＩＮ(１)，Ｄ−ＳＣＬＫ(２)，Ｄ−ＳＥＴ(３)を各被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６n用のデータ入力ドライバ（ＤＲＩ１）〜（ＤＲＩｎ），クロック入力ドライバ（ＤＲＣＫ１）〜（ＤＲＣＫｎ），レジスタ書き込み制御入力ドライバ（ＤＲＷ１）〜（ＤＲＷｎ）に分配し、各被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのデータ入力パッド（ＳＤ）３９1〜３９n，クロック入力パッド（ＳＣ）４０1〜４０n及びレジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nに接続される。
【００５４】
即ち、トリミングレジスタ回路５２1〜５２nの電源のみ各ＤＵＴ１６1〜１６nのピンリレー制御信号ＰＩＲ１〜ＰＩＲｎから独立させることが可能となる。このとき、トリミングレジスタ回路５２1〜５２nの入出力が不定になることのないように、入出力回路内で終端制御及びハイインピーダンス制御を行う。
【００５５】
（トリミングレジスタ回路に異なる設定値を書き込む手順）
各被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのトリミングレジスタ回路５２1〜５２nに異なる設定値を書き込む手順を説明する。
【００５６】
トリミングレジスタ回路５２1〜５２nへの設定値書き込みは、レジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nに供給するレジスタ書き込み制御入力信号ＳＥＴをハイ（＝Ｈ）とした状態で、クロック入力パッド（ＳＣ）４０1〜４０nに供給するクロック信号ＳＣＬＫに同期して、データ入力パッド（ＳＤ）３９1〜３９nに供給するデータ入力信号ＳＤＩＮにより、シリアル書き込みする。
【００５７】
ここで、全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nで異なるデータを書き込むために、各被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのピンリレー制御信号ＰＩＲ１〜ＰＩＲｎにより時系列に被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのトリミングレジスタ回路５２1〜５２nを書き込む。勿論、設定値が同じ被試験半導体デバイス（ＤＵＴ）が存在する場合には、同時に書き込みを行っても良い。
【００５８】
本発明の第２の実施の形態に係る半導体試験回路では、各トリミングレジスタ回路５２1〜５２nの各々のトリミングレジスタ回路電源ＶＤは共通電源（ＣＰＳ）３０を使用している。よって、各被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのピンリレー制御信号ＰＩＲ１〜ＰＩＲｎの状態に依存せず、常にトリミングレジスタ回路５２1〜５２nのトリミングレジスタ回路電源ＶＤが入った状態を保つことが可能である。よって、全ての被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nに設定値を書き込み終わるまで、各被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nの設定値をトリミングレジスタ回路５２1〜５２n内に保持することが可能となる。
【００５９】
上記手法で全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nへの調整が完了した時点で、全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのピンリレー制御信号ＰＩＲ１〜ＰＩＲｎをオンとし、全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nを試験対象とする。これにより、全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nの調整を終えた状態で所望の試験を同時に行うことが可能となる。
【００６０】
本発明の第２の実施の形態に係る半導体試験回路によれば、内部タイミング，内部電位等を外部信号で任意に調整しながら試験できる半導体デバイスの多数個同時試験において、シェアードリソースタイプの半導体試験装置を用いても各々の被試験半導体デバイスに対し任意の調整値を設定可能にすることができる。
【００６１】
本発明の第２の実施の形態に係る半導体試験回路によれば、ウェハプロセスによる内部電位・タイミングのばらつきを、ウェハ試験の段階で外部から、データ入力パッド（ＳＤ）３９1〜３９n，クロック入力パッド（ＳＣ）４０1〜４０n，レジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nを介して、調整しデバイスの動作条件を最適化することが可能となる。
【００６２】
又、本発明の第２の実施の形態に係る半導体試験回路によれば、安価なシェアードリソースタイプの半導体試験装置を用いても、内部タイミング，内部電位等を外部信号で任意に調整しながら試験でき、任意の調整値に設定した状態で試験デバイス毎に変更して,試験を複数個同時測定することが可能となる。
【００６３】
又、本発明の第２の実施の形態に係る半導体試験回路によれば、ウェハ試験で決定された調整値(最適値)は、試験後にトリミングフューズを加工することで恒久的に被試験半導体デバイスに設定される。そのため、ＴＥＧごと不要な回路としてデバイスから切離すことが可能となりデバイスの試験回路を最小化することが可能となる。
【００６４】
[第３の実施の形態]
（半導体デバイス試験ユニット）
本発明の第３の実施の形態に係る半導体デバイス試験ユニットの構成は、図４及び図５に示すように、ニードル３２を有し、かつ半導体試験装置２０に接続可能なトリミングレジスタ回路６１1〜６１nを備えるプローブカード３３と、ニードル３２を介してトリミングレジスタ回路６１1〜６１nと接続されるトリミング制御回路６２1〜６２n，トリミング制御回路６２1〜６２nに接続されたテストＩＣ２1〜２nを備える半導体ウェハとを備える。トリミングレジスタ回路６１1〜６１nの内部タイミング、内部電位を半導体試験装置２０から供給される外部信号で任意の調整値に設定した状態で測定可能である。
【００６５】
更に、トリミングレジスタ回路６１1〜６１nとトリミング制御回路６２1〜６２nとの間には、半導体ウェハ３１上に設けたトリミング制御信号入力パッド６５1〜６５nが配置されている。プロ−ブカード３３上に配置されたトリミングレジスタ回路６１1〜６１nとトリミング制御信号入力パッド６５1〜６５nの間は、図５に示すように、ニードル３２によって接続される。トリミングレジスタ回路６１1〜６１nとトリミング制御回路６２1〜６２nとの間には、プローブカード上で接続したニードル３２を介して、トリミング制御信号ＰＴＣ１〜ＰＴＣｎ（調整幅：２m通り）が伝送される。
【００６６】
したがって、本発明の第３の実施の形態に係る半導体デバイス試験ユニットに適用する半導体デバイスは、プロ−ブカード３３上に配置されたトリミングレジスタ回路６１1〜６１nからなる半導体チップと、半導体ウェハ３１上に設けたトリミング制御回路６２1〜６２n及びテストＩＣ２1〜２nからなる半導体チップの２チップで構成されている。
【００６７】
本発明の第３の実施の形態に係る半導体デバイス試験ユニットでは、図４に示すように、トリミングレジスタ回路６１1〜６１nを、例えばフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などの外部回路により構成する。
【００６８】
本発明の第３の実施の形態に係る半導体デバイス試験ユニットにおいて、プロ−ブカード３３と半導体ウェハ３１との配置は、図４及び図５示すように、真空チャック３５に装着された半導体ウェハ３１と、トリミングレジスタ回路６１1〜６１nを搭載・配置したプローブカード３３と、プローブカード３３に接続された信号処理系３４と、プロ−ブカード３３と半導体ウェハ３１との間を接続し、トリミング制御信号ＰＴＣ１〜ＰＴＣｎを伝送するニードル３２とを備える。
【００６９】
図４においても、実質的に図１に示した第１の実施の形態に係る半導体デバイスと同様に、トリミングレジスタ回路６１1〜６１nとトリミング制御回路６２1〜６２nによって、トリミング調整回路１９1〜１９nが形成されている。トリミング調整回路１９1〜１９n内の詳細な構成は、図７において説明した通りである。従って、トリミング制御回路６２1〜６２n内には、図７において示されたトリミングフューズ回路２６、トリミングフューズイネーブル回路２９、マルチプレクサ（ＭＵＸ）２８及びトリミング論理制御回路１８も含まれている。
【００７０】
ウェハ試験で決定された調整値(最適値)は、試験後にトリミング制御回路６２1〜６２n内のトリミングフューズを加工することで恒久的に被試験半導体デバイスに設定される。
【００７１】
図４ではトリミングレジスタ回路６１1〜６１nと、トリミング制御回路６２1〜６２nの電源を完全に分離している。
【００７２】
本発明の第３の実施の形態に係る半導体デバイス試験ユニットにおいては、半導体ウェハ３１にはトリミング制御回路６２1〜６２n及びテストＩＣ２1〜２nのみが配置されるため、半導体デバイスのチップサイズを第１の実施の形態における半導体デバイスに比較して、縮小化することができる。又、プロ−ブカード３３上に配置されたトリミングレジスタ回路６１1〜６１nと、半導体ウェハ３１上に配置されたトリミング制御回路６２1〜６２n及びテストＩＣ２1〜２nとは完全に別チップであることから、スクライブラインを形成して切り離す必要がない点も、第２の実施の形態との差である。
【００７３】
本発明の第３の実施の形態に係る半導体デバイス試験ユニットによれば、ウェハプロセスによる内部電位・タイミングのばらつきを、ウェハ試験の段階で外部から、調整しデバイスの動作条件を最適化することが可能となる。
【００７４】
又、本発明の第３の実施の形態に係る半導体デバイス試験ユニットによれば、安価なシェアードリソースタイプの半導体試験装置を用いても、内部タイミング，内部電位等を外部信号で任意に調整しながら試験でき、任意の調整値に設定した状態で試験デバイス毎に変更して,試験を複数個同時測定することが可能となる。
【００７５】
（半導体試験回路）
本発明の第３の実施の形態に係る半導体試験回路の模式的ブロック構成は、図４及び図５に示すように、ニードル３２を介して半導体ウェハ３１と接続されるプローブカード３３上に配置され，半導体ウェハ３１上に配置されるトリミング制御回路６２1〜６２nを介して同じく半導体ウェハ３１上に配置されるテストＩＣ２1〜２nに接続され，かつ半導体試験装置２０に接続可能な複数のトリミングレジスタ回路６１1〜６１nと、半導体ウェハ３１の外部に配置され，複数のトリミングレジスタ回路６１1〜６１nに電源を供給する共通電源ＣＰＳ）３０とを備える。複数のトリミングレジスタ回路６１1〜６１n毎に内部タイミング、内部電位を半導体試験装置２０から供給される外部信号で任意の調整値に設定した状態で、テストＩＣ２1〜２nを複数同時試験可能である。シェアードリソースタイプの半導体試験装置２０の詳細な構成は、例えば、シェアードリソースタイプの場合、既に図６において説明した通りである。被試験半導体デバイスＤＵＴ１〜ＤＵＴｎ１６1〜１６n（図示省略）は、図１と同様に構成され、トリミングレジスタ回路６１1〜６１nと、トリミング制御回路６２1〜６２nとを備える。トリミングレジスタ回路６１1〜６１nがプローブカード３３上に形成され、トリミングレジスタ回路６１1〜６１nとは別チップで、トリミング制御回路６２1〜６２nとテストＩＣ２1〜２nが半導体ウェハ３１上にワンチップで構成されている。
【００７６】
共通電源（ＣＰＳ）３０は、共通電源制御信号（ＤＵＴ１−ｎ）によって制御されて、各々のトリミングレジスタ回路６１1〜６１nに、電源電圧ＶＤを供給する。又、半導体試験装置２０からは、トリミング制御回路電源パッド３８1〜３８nに、電源電圧Ｖが直接供給されている。即ち、図６に示したように、トリミング制御回路電源パッド３８1〜３８nには、被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのＤＵＴ１電源（ＤＰＳ１）１０1〜ＤＵＴｎ電源（ＤＰＳｎ）１０nを接続する。
【００７７】
トリミングレジスタ回路６１1〜６１nは、データ入力パッド（ＳＤ）３９1〜３９n，クロック入力パッド（ＳＣ）４０1〜４０n及びレジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nを介して、半導体試験装置２０に接続されている点は、第２の実施の形態と同様であるが、図４においては、トリミングレジスタ回路６１1〜６１nがプローブカード３３上に配置されるため、データ入力パッド（ＳＤ）３９1〜３９n，クロック入力パッド（ＳＣ）４０1〜４０n及びレジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nの表示を省略している。
【００７８】
以下詳細な説明は省略するが、トリミングレジスタ回路６１1〜６１nへの入力信号は、全ＤＵＴ共通のピンデータＤ−ＳＤＩＮ(１)，Ｄ−ＳＣＬＫ(２)，Ｄ−ＳＥＴ(３)を各ＤＵＴ用のデータ入力ドライバ（ＤＲＩ１）〜（ＤＲＩｎ），クロック入力ドライバ（ＤＲＣＫ１）〜（ＤＲＣＫｎ），レジスタ書き込み制御入力ドライバ（ＤＲＷ１）〜（ＤＲＷｎ）に分配し、各ＤＵＴのデータ入力パッド（ＳＤ）３９1〜３９n，クロック入力パッド（ＳＣ）４０1〜４０n及びレジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nに接続される。
【００７９】
即ち、トリミングレジスタ回路６１1〜６１nの電源のみ各ＤＵＴ１６1〜１６nのピンリレー制御信号ＰＩＲ１〜ＰＩＲｎから独立させることが可能となる。このとき、トリミングレジスタ回路６１1〜６１nの入出力が不定になることのないように、入出力回路内で終端制御及びハイインピーダンス制御を行う。
【００８０】
（トリミングレジスタ回路に異なる設定値を書き込む手順）
トリミングレジスタ回路６１1〜６１nに異なる設定値を書き込む手順を説明する。
【００８１】
トリミングレジスタ回路６１1〜６１nへの設定値書き込みは、レジスタ書き込み制御入力パッド（ＳＥ）４１1〜４１nに供給するレジスタ書き込み制御入力信号ＳＥＴをハイ（＝Ｈ）とした状態で、クロック入力パッド（ＳＣ）４０1〜４０nに供給するクロック信号ＳＣＬＫに同期して、データ入力パッド（ＳＤ）３９1〜３９nに供給するデータ入力信号ＳＤＩＮにより、シリアル書き込みする。
【００８２】
ここで、全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nで異なるデータを書き込むために、各被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのピンリレー制御信号ＰＩＲ１〜ＰＩＲｎにより時系列に被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのトリミングレジスタ回路６１1〜６１nを書き込む。勿論、設定値が同じ被試験半導体デバイス（ＤＵＴ）が存在する場合には、同時に書き込みを行っても良い。
【００８３】
本発明の第３の実施の形態に係る半導体試験回路では、各トリミングレジスタ回路６１1〜６１nの各々のトリミングレジスタ回路電源ＶＤは共通電源（ＣＰＳ）３０を使用している。よって、各被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのピンリレー制御信号ＰＩＲ１〜ＰＩＲｎの状態に依存せず、常にトリミングレジスタ回路６１1〜６１nのトリミングレジスタ回路電源ＶＤが入った状態を保つことが可能である。よって、全ての被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nに設定値を書き込み終わるまで、各被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nの設定値をトリミングレジスタ回路６１1〜６１n内に保持することが可能となる。
【００８４】
上記手法で全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nへの調整が完了した時点で、全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nのピンリレー制御信号ＰＩＲ１〜ＰＩＲｎをオンとし、全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nを試験対象とする。これにより、全被試験半導体デバイス（ＤＵＴ１）１６1〜（ＤＵＴｎ）１６nの調整を終えた状態で所望の試験を同時に行うことが可能となる。
【００８５】
本発明の第３の実施の形態によれば、半導体ウェハ３１にはトリミング制御回路６２1〜６２n及びテストＩＣ２1〜２nのみが配置されるため、半導体デバイスのチップサイズを第１の実施の形態における半導体デバイスに比較して、縮小化する半導体試験回路を提供することができる。又、プロ−ブカード３３上に配置されたトリミングレジスタ回路６１1〜６１nと、半導体ウェハ３１上に配置されたトリミング制御回路６２1〜６２n及びテストＩＣ２1〜２nとは完全に別チップであることから、スクライブラインを形成して切り離す必要がないため、回路全体の構成を簡単化した半導体試験回路を提供することができる。
【００８６】
又、ウェハ試験で決定された調整値(最適値)は、試験後にトリミング制御回路６２1〜６２n内のトリミングフューズを加工することで恒久的に被試験半導体デバイスに設定されると共に、テストＩＣ２1〜２nの出荷段階では、プローブカード３３上のトリミング制御回路６２1〜６２nを分離して供給する半導体試験回路を提供することができる。
【００８７】
本発明の第３の実施の形態に係る半導体試験回路によれば、内部タイミング，内部電位等を外部信号で任意に調整しながら試験できる半導体デバイスの多数個同時試験において、シェアードリソースタイプの半導体試験装置を用いても各々の被試験半導体デバイスに対し任意の調整値を設定可能にすることができる。
【００８８】
本発明の第３の実施の形態に係る半導体試験回路によれば、ウェハプロセスによる内部電位・タイミングのばらつきを、ウェハ試験の段階で外部から、調整しデバイスの動作条件を最適化することが可能となる。
【００８９】
又、本発明の第３の実施の形態に係る半導体試験回路によれば、安価なシェアードリソースタイプの半導体試験装置を用いても、内部タイミング，内部電位等を外部信号で任意に調整しながら試験でき、任意の調整値に設定した状態で試験デバイス毎に変更して,試験を複数個同時測定することが可能となる。
【００９０】
本発明の第３の実施の形態に係るによれば、ウェハ試験で決定された調整値(最適値)は、試験後にトリミングフューズを加工することで恒久的に被試験半導体デバイスに設定される。そのため、半導体デバイスの半導体試験回路を最小化することが可能となる。
【００９１】
又、本発明の第３の実施の形態に係る半導体試験回路によれば、半導体試験回路をウェハ(デバイス及びＴＥＧ)上に形成する必要がなく、またトリミング制御信号数削減によりテストパッド数の削減も可能なため、ウェハグロスを最大にすることが可能となり、ウェハの占有率が上昇する。
【００９２】
[その他の実施の形態]
上記のように、本発明の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。
【００９３】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施の形態に係る半導体デバイス及び半導体試験回路の模式的ブロック構成図。
【図２】本発明の第２の実施の形態に係る半導体デバイス及び半導体試験回路の模式的ブロック構成図。
【図３】本発明の第２の実施の形態に係る半導体デバイス試験及び半導体試験回路において、半導体ウェハ上のＴＥＧ領域とテストＩＣの配置を説明する模式的構成図。
【図４】本発明の第３の実施の形態に係る半導体デバイス試験ユニット及び半導体試験回路の模式的ブロック構成図。
【図５】本発明の第３の実施の形態に係る半導体デバイス試験ユニット及び半導体試験回路において、プローブカードと半導体ウェハとの配置を説明する模式的構成図。
【図６】本発明の実施の形態に係る半導体デバイス、半導体デバイス試験ユニット及び半導体試験回路に適用するシェアードリソースタイプの半導体試験装置の模式的ブロック構成図。
【図７】本発明の実施の形態に係る半導体デバイス、半導体デバイス試験ユニット及び半導体試験回路に適用する被試験半導体デバイス（ＤＵＴ）内のトリミング調整回路の模式的ブロック構成図。
【符号の説明】
【００９５】
２1〜２n…テスト集積回路（ＩＣ）
１６1〜１６n…被試験半導体デバイス（ＤＵＴ１〜ＤＵＴｎ）
１９1〜１９n…トリミング調整回路
２０…半導体試験装置
３０…共通電源（ＣＰＳ）
３１…半導体ウェハ
３２，６７1〜６７n…ニードル
３３…プローブカード
４２1〜４２n，５２1〜５２n，６１1〜６１n…トリミングレジスタ回路
４３1〜４３n，５３1〜５３n，６２1〜６２n…トリミング制御回路
７０…ＴＥＧ領域
【図１】
2006105904.tif 000003
【図２】
2006105904.tif 000004
【図３】
2006105904.tif 000005
【図４】
2006105904.tif 000006
【図５】
2006105904.tif 000007
【図６】
2006105904.tif 000008
【図７】
2006105904.tif 000009