【誤訳訂正書】
【提出日】平成19年7月20日(2007.7.20)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【書類名】    明細書
【発明の名称】  スキュー耐性のないデータグループを有するパラレルデータ通信
【特許請求の範囲】
【請求項１】
パラレルデータ通信装置であって、
ディジタルデータを伝送するように構成され複数のグループに配列されたパラレルバスラインを有するパラレルバスであって、各グループが、複数のデータ伝送ラインと、当該グループの前記複数のデータ伝送ラインを介して伝送されるディジタルデータを同期するためのクロック信号を伝送するよう構成されたクロックパスとを含むようにしたパラレルバスと、
前記パラレルバスの前記複数のグループのデータ伝送ラインへ並行してデータセットを伝送する第１のモジュールと、
前記複数のデータ伝送ラインにより前記第１のモジュールから伝送されるディジタルデータと当該グループに対して前記クロックパスにおいて伝送される前記クロック信号とをグループ毎に集め、前記クロック信号を用いて各グループにおいて前記ディジタルデータを同期化するように構成され、かつ、各グループのその同期化したディジタルデータをグループ同士位置合わせして、異なるグループにおいて並行に伝送される同期化したディジタルデータのグループ間においてスキューによる位置合わせ不良を補正するように構成された第２のモジュールと、
を有するパレレルデータ通信装置。
【請求項２】
請求項１に記載のパラレルデータ通信装置であって、グループ毎に、前記クロックパスは、差動信号として前記クロック信号を伝送するように構成された一対のパラレルバスラインを用いて実現される、パラレルデータ通信装置。
【請求項３】
請求項２に記載のパラレルデータ通信装置であって、グループ毎に、前記複数のデータ伝送ラインにより伝送されるデータは、当該グループにおいて並行して伝送されるデータ間で１／２クロック周期を超えないスキューによる位置合わせ不良を許容するよう前記差動クロック信号により同期化される、パラレルデータ通信装置。
【請求項４】
請求項１に記載のパラレルデータ通信装置であって、グループ毎に、前記複数のデータ伝送ラインにより伝送されるデータは、当該グループにおいて並行して伝送されるデータ間で１／２クロック周期を超えないスキューによる位置合わせ不良を許容するよう前記クロック信号により同期化される、パラレルデータ通信装置。
【請求項５】
請求項１に記載のパラレルデータ通信装置であって、前記クロック信号は、差動クロック信号であり、前記第１及び第２のモジュールはさらに、前記第２のモジュールが、グループ毎に、前記クロック信号の単一のクロック周期内で前記複数のデータ伝送ラインにより伝送されるディジタルデータと前記差動クロック信号とを同期化することが可能となるよう並行のデータを処理するよう構成される、パラレルデータ通信装置。
【請求項６】
請求項１に記載のパラレルデータ通信装置であって、前記第１及び第２のモジュールはさらに、前記第２のモジュールが、グループ毎に、前記クロック信号の単一のクロック周期内で前記複数のデータ伝送ラインにより伝送されるディジタルデータと前記差動クロック信号とを同期化することが可能となり、異なるグループで並行して伝送される当該同期化ディジタルデータ間で１／２クロック周期を超えるスキューによる位置合わせ不良を補正するように並行のデータを処理するよう構成されている、パラレルデータ通信装置。
【請求項７】
請求項１に記載のパラレルデータ通信装置であって、前記複数のデータ伝送ラインにより伝送されるディジタルデータは、符号化されたディジタルデータであり、前記第２のモジュールは、グループ毎に、前記クロック信号に応答し前記複数のデータ伝送ラインで前記第１のモジュールから伝送される前記ディジタルデータを受信するよう構成された受信回路と、当該受信ディジタルデータを復号するよう構成されたデータ復号器と、その復号されたデータを格納するよう構成されたＦＩＦＯバッファとを含む、パラレルデータ通信装置。
【請求項８】
請求項７に記載のパラレルデータ通信装置であって、グループ毎に、前記データ復号器は、Ｘ及びＹが正の整数でありＸがＹよりも大きい条件下で、Ｘビット値をＹビット値に変換し、前記Ｙビット値は、前記ＦＩＦＯバッファに格納される、パラレルデータ通信装置。
【請求項９】
請求項７に記載のパラレルデータ通信装置であって、グループ毎に、前記クロック信号は、前記受信回路における２つのセットのマルチプルビットデータ値の受信を同期化するために用いられる、パラレルデータ通信装置。
【請求項１０】
請求項１に記載のパラレルデータ通信装置であって、グループ毎に、前記クロック信号は、前記第２のモジュールにおける２つのセットの符号化マルチプルビットデータ値の受信を同期化するために用いられ、前記第２のモジュールは、グループ毎に、前記マルチプルビットデータ値を復号するデータ復号器と、その復号されたデータを格納するように構成されたＦＩＦＯバッファとを含む、パラレルデータ通信装置。
【請求項１１】
請求項１０に記載のパラレルデータ通信装置であって、グループ毎に、前記データ復号器は、８ビット値を６ビット値に変換し、前記６ビット値は、前記ＦＩＦＯバッファに格納される、パラレルデータ通信装置。
【請求項１２】
請求項１０に記載のパラレルデータ通信装置であって、前記第２のモジュールはさらに、それぞれのグループの前記ＦＩＦＯバッファから前記復号されたデータを集めるように構成されたデータ処理回路及び他のＦＩＦＯバッファを含み、グループ毎に集められたデータは、前記他のＦＩＦＯバッファに格納された後にグループ相互に集められたデータと位置合わせさせられる、パラレルデータ通信装置。
【請求項１３】
請求項１２に記載のパラレルデータ通信装置であって、前記第２のモジュールはさらに、格納されたマルチプルビットデータ値を処理することによりデータを位置合わせし、その処理は、適正なマルチプルビットデータ値と不適正なマルチプルビットデータ値を区別することを含む、パラレルデータ通信装置。
【請求項１４】
請求項１０に記載のパラレルデータ通信装置であって、前記第２のモジュールから前記第１のモジュールに情報を送るように構成されたフィードバック通信パスをさらに含み、前記情報は、多すぎるデータが送られたことを示すエラー信号と、継続中の通信が一杯に近い状態に近づいていることを示す警告信号とのうち少なくとも１つを示す、パラレルデータ通信装置。
【請求項１５】
請求項１に記載のパラレルデータ通信装置であって、前記第２のモジュールから前記第１のモジュールへデータを伝送するための他のパラレルデータバスをさらに有し、前記第１のモジュール及び前記第２のモジュールは、それぞれ前記他のパラレルデータバスから受信されるデータ及び当該他のパラレルデータバスに供給されるデータを処理するそれぞれの回路を含む、パラレルデータ通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、広くデータ通信を指向するものである。特に、本発明は、パラレルデータバスラインで伝送されるデータ信号におけるスキューエラーを減少するための方法及び装置に関する。
【０００２】
【従来の技術】
エレクトロニクス産業は、高出力、高機能回路のための努力を続けている。この点における重要な業績は、超大規模集積回路の発展を通じて実現された。これらの複雑な回路は、しばしば、データセットを操作し、その後さらなる処理のためにそのデータを受け渡す、機能的に規定されたモジュールとして設計される。そのような機能的に規定されたモジュールからのこの通信は、個々の分離した回路間、同じチップ内の集積回路間、及びシステム若しくはサブシステムの種々の部品に結合され又は当該部品の中で結合された、遠隔配置された回路間において少量又は多量のデータで受け渡しされ得る。その構成に関係なく、通信は、通常、実現スペース及び利用可能な動作電力の点で実用可能な制限に敏感である回路設計を使用する一方で、データ保全性が維持されることを保証するように設計された、しっかりと制御されたインターフェースを必要とする。
【０００３】
高出力、高機能半導体デバイスに対する需要の増大は、データを回路ブロック間で伝送する速度を増加させる益々の需要の増大を導いた。これらの高速通信アプリケーションの多くは、マルチプルデータビットがパラレル通信パス間で同時に送られるパラレルデータ伝送を用いて実現され得る。そのような「パラレルバシング（bussing）」は、高データレートでのデータ転送を達成するための良好なアプローチである。所与のデータ伝送レート（時として、データとともに受け渡されるクロックにより確立される）に対して、１秒当たりのビット数で測定される帯域幅は、相互に接続されたパラレルデータを有するデータ信号の数のデータ伝送レート倍と等価である。
【０００４】
通常のシステムは、例えば、ケーブル、バックプレーン回路、チップ内部のバス構造、他の相互接続、又はそのような通信メディアの何らかの組み合わせの形態のパラレルデータ通信ライン（データチャネルと称されることもある）とインターフェースをとり当該ラインにより通信を行う多くのモジュールを含み得る。送信モジュールは、送信モジュールのクロックと同期して当該バスによりデータを送信する。この態様において、パラレル信号ラインにおける遷移は、送信モジュールを互いの同期関係及び／又は送信モジュールのクロックに対する同期関係にする。パラレルデータ相互接続の他端で、受信モジュールは、通信装置がクロック信号を伝送するパラレルデータバスでデータを受信する。受信クロックは、通常は、送信モジュールのクロックから導出されるか又はそれと同期する。データをパラレル信号ラインにより伝送するレートは、（パラレル）「バスレート」と称されることがある。
【０００５】
そのようなシステムにおいて、受信信号（及び適用できる場合には、受信クロック）は、適切なデータ復元をなすために送信クロックと特定の位相関係を有する。送信データ信号それ自身間及び送信先でのデータ信号と受信クロックとの間の予想される時間量「スキュー」がしばしばある。例えば、パラレル相互接続の信号ラインの容量性及び誘導性負荷により生じる伝送遅延、Ｉ／Ｏ（入力／出力）ドライバーソースにおけるバラツキ、シンボル間干渉、並びに伝送ラインのインピーダンス及び長さのバラツキを含む多くの原因のスキューがある。どのような現象がスキューを起すかに関係なく、多くのアプリケーションに対して、適切なデータ復元を備える通信を達成するのであれば、この問題を考慮すべきである。
【０００６】
高速アプリケーションを提供するパラレル相互接続に対して、これに関連して、スキューが「パターン依存（pattern dependent）」であり、この問題の厳格さが軽減され、多くの場合大部分を克服することが発見された。"Parallel Communication Based On Balanced Data-Bit Encoding" (VLSI.295PA) という表題の上記に関連する特許文献に記載されているように、このパターン依存性は、パラレルバスにおけるデータビット間で共用される不完全な電流源に起因する。共用される電流源は、ドライバでスキューを引き起こし、受信器でマージンを直接減少させ、その結果データ伝送エラーを生じ得る。
【０００７】
これらの高速パラレル通信アプリケーションの多くは、多ビットのデータのパラレル伝送を必要とし、これにより、対応する数のパラレルバスデータラインの使用を必要とする。通常、データビット（パラレルバスデータライン）の数が多くなればなるほど、全てのビットにわたって許容できないレベルのスキューを回避することが難しくなる。伝送レートが増加すると、この問題は、有用なパラレルバスデータラインの数に対してボトルネックである。
【０００８】
したがって、より実用性が高く高速なデータのパレレルバシングを導き、これによりデータ保全性を保ち、実現スペース及び電力消費を減少させるような必要性に敏感である高出力高機能回路を可能にしうる、パラレルバスでのデータ通信を改良する必要性がある。
【０００９】
【課題を解決するための手段】
本発明の種々の態様は、上述の問題に対処してこれを克服し、上述した特許文献に開示された実施の形態とともに使用され得るようなパラレル通信ライン回路でデータ伝送するようにしている。
【００１０】
実施の形態と一致して、本発明は、バスにより伝送されるスキューしているデータに影響を受け易いパラレルバスラインを有するパラレスバスで第１のモジュールから第２のモジュールにディジタルデータを伝送する方法に向けられる。その方法は、複数のデータ伝送ラインと、複数のデータ伝送ラインのグループで第１のモジュールから第２のモジュールに伝送されるディジタルデータを同期化するためのクロックを伝送するために適合されたクロックパスとを各々が含む複数のグループにおいてパラレルバスラインを配置することを含む。データセットは、バスラインの複数のグループで並行して受け渡される。そのとき、第２のモジュールで各グループにつき、その受け渡されたディジタルデータは、当該グループに対するクロック信号により同期して集められ、グループ毎に集められたデータは位置合わせされ、異なるグループで並行して伝送されたデータ間でのスキューによる位置合わせ不良が克服される。
【００１１】
パラレルデータ回路での高速データ転送を含むアプリケーションにおいて、本発明の種々の実施の形態は、バスラインを個々のクロックドメインにグループ化し、各クロックドメイン内でほんの少量のデータスキューしか許さないようにすることにより、比較的多数のパラレルバスラインにわたってデータスキューを許容するようにしている。各グループから集められるデータを集めるためにＦＩＦＯバッファを用い、集められたデータは、バスで当初送られたデータを再現するためにグループからグループに位置合わせされる。このアプローチは、異なるグループで並行して伝送されるデータ間でのより重大なスキューによる位置合わせ不良を克服する。
【００１２】
一実施の形態において、高速パラレルデータ通信アプローチは、複数のパラレルデータ伝送ライン及びクロックパスを含む通信チャネルで第１のモジュールから第２のモジュールにパラレルにディジタルデータを伝送する。パラレルバスラインは、複数のデータ伝送ラインと、第１のモジュールから第２のモジュールに伝送されるディジタルデータを同期化するためのクロック信号を伝送するために適合されるクロックパスとを各々が含む複数のグループに構成される。データセットは、パラレルバスからのラインのグループを用いて並行して伝送され、第２のモジュールでグループ毎に、伝送されたディジタルデータは当該グループに対するクロック信号を介して同期して集められる。第２のモジュールで、各グループから集められたデータは、位置合わせされる。その自身のクロックドメインを有する各グループとともに複数グループにバスラインをグループ化することにより、そのアプローチは、各グループ内で少量のデータスキューしか許さず、そして、各グループから集められたデータを位置合わせすることにより、そのアプローチは、異なるグループで並行して伝送されるデータ間でのより重大なスキューによる位置合わせ不良を抑える。
【００１３】
本発明の他の実施の形態は、それぞれ符号化、復号及びそのようなインターフェースのシステム処理の態様に向けられる。
【００１４】
本発明の上記概要は、本発明のそれぞれの例示された実施の形態又は各実施を述べることを意味しない。特に以下の図面及び詳細な説明は、これらの実施の形態を実証する。
【００１５】
【発明の実施の形態】
本発明は、添付図面と関連して本発明の種々の実施の形態の以下の詳細な説明を考慮してより深く理解される。
【００１６】
本発明は種々の変形例及び代替形態に採用可能であるが、その特定のものを図面における例により示しており、以下に詳しく説明する。但し、本発明は、記述された特定の実施の形態に限定されないことを理解されたい。反対に、本発明は、添付した請求項により規定されるような本発明の精神及び範囲内に入る全ての変形例、等価形態及び代替形態を含むものである。
【００１７】
本発明は、パラレルデータ通信パスにより相互結合された２つのモジュール（機能ブロック）間でデータを伝送するための方法及び装置に広く適用可能である筈である。本発明は、データスキューエラーに影響を受け易い高速データ伝送アプリケーションに対して特に有利であることが分かった。そのようなアプリケーションの例には、特に、ＳＳＴＬ（stub series transceiver/terminated logic）やＲＳＬ（Rambus Signaling Logic）インターフェース、パラレルデータ通信パスがシングルチップ上の２つのモジュールを相互結合するような密に接続されたアプリケーション、普通は同じ印刷回路基板上に互いに近接して配置されたチップ間のオフボード高速通信がある。チップ間のオフボード高速通信の特定の例は、１９９８年１２月１８日出願の米国特許出願第０９／２１５，９４２号（現米国特許第６，３４７，３９５号）に記載されている。この内容はここに含めておく。本発明はそのようなアプリケーションに必ずしも限定されないが、本発明の種々の態様の評価は、そのような状況における例の論議を通して適切になされる。
【００１８】
本発明の一実施の形態によれば、パラレルデータ通信装置は、送信（又は第１の）モジュール及び受信（又は第２の）モジュールと呼ばれる一対の回路モジュール間のパラレルデータバスにディジタルデータを伝送する。ディジタルデータは、バスにより伝送されるスキューデータに影響を受け易いパラレルバスラインを有するパラレルバスで第１のモジュールから第２のモジュールに送られる。通信装置は、第１及び第２のモジュールが複数のグループにおいてパラレルバスラインで並行してデータを通信するように設計される。これらグループの各々は、複数のデータ伝送ラインと、第１のモジュールから第２のモジュールに伝送されるディジタルデータを同期化するためのクロック信号を伝送するために適合されたクロックパスとを含む。データ処理回路は、データセットがこれらのデータグループにおけるバスでの送信のために提供されるようにデータセットを構成する。クロック信号を使用して、データは、第２のモジュールによる受信のためにパラレルバスへと送られる。
【００１９】
第２のモジュールは、グループ毎に、レジスタ若しくはデータバッファ、データ処理回路、及びＦＩＦＯバッファとすることのできる受信回路を含む。当該グループ用のクロック信号を使用して、各グループ内で、その受信されたディジタルデータは、受信回路で同期して受信され、それから処理され、ＦＩＦＯバッファに伝送される。データのグループ化は、一度受信データがＦＩＦＯバッファにあれば、いかなるスキューによる位置合わせ不良もが１／２クロック周期を超えないように規定される。この態様において、データ及びクロック信号は、単一のクロック周期内で解決される。
【００２０】
但し、種々のグループ間のスキューによる位置合わせ不良は、この点で必ずしも解決しない。ＦＩＦＯバッファから、グループ毎に集められたデータは、さらに処理され、例えば、位置合わせのため、そして受信ステージにおけるこのポイントでのスキューを克服するため、多数のグループ（いくつかのアプリケーションにおいては、全てのグループ）からデータを受け入れるのに十分広い別のＦＩＦＯバッファを用いて処理される。したがって、このポイントの前でのスキューによる位置合わせ不良が必ずしも解決されないが、より大きいＦＩＦＯを１／２クロック周期を超えるグループ間位置合わせ不良を解消するために用いることができる。後部（backend）位置合わせ作用によっては、多くの実現形態において、より大きなＦＩＦＯをマルチプルクロック期間のグループ間位置合わせ不良を解消するために用いることができる。
【００２１】
そのような後部位置合わせは、例えば、適正なマルチプルビットデータ値と不適正なマルチプルビットデータ値を区別することを含む種々のエラー復号技術の使用を含み得る。他のアプローチは、"Parallel Data Communication Having Multiple Sync Codes" (VLSI.312PA) という表題の上記特許文献に記載されている。
【００２２】
第２のモジュールに対する他の実施の形態において、同様のアプローチは、データがグループ毎に最初に言及したＦＩＦＯバッファに送られる前に、各グループに対する受信回路の一部として追加のＦＩＦＯバッファ（初期ＦＩＦＯ）を使用する。この態様において、データ処理回路は、スキューによる位置合わせ不良が１／２クロック周期を超えることができるようにスキューのあるデータを再度位置合わせすることを助けるよう初期ＦＩＦＯを使用するオプションを有する。このとき、データ及びクロック信号は、データグループ毎に単一のクロック周期を超えて解決される。一旦、データがグループ毎に次のＦＩＦＯ（「最初に言及したＦＩＦＯバッファ」）に受け渡されたら、上述したように処理が続けられる。
【００２３】
図１は、本発明の別の実施の形態に係るパレレルデータ通信ライン装置１００を示す。装置１００は、送信モジュール１１２のＣＰＵ１０２及びレジスタ１０６のような処理回路から受信モジュール１１４へデータが同期して受け渡される際のレートを規定するために使用される差動クロックを含む。当業者は、差動クロックが全てのアプリケーションに対して必要でないことを理解するであろう。図１は、データが一方向のみに伝送されることを示すけれども、送信及び受信回路の双方向セットを含む対応の通信ノードの一部であるモジュール１１２，１１４の各々を備えた双方向通信も提供され得る。
【００２４】
装置１００は、データ値が回路１１１により符号化され、その後、送信及び受信モジュール１１２，１１４間の通信レート及び同期タイミングを提供するために使用されるクロックライン１２２とともにパラレルデータライン１１６及び１１８を用いて、送信モジュール１１２から受信モジュール１１４に受け渡される、データ値符号化−復号アプローチを使用する。受信モジュール１１４において、プロセッサ又は他の復号回路１３０は、データ値をその符号化されないデータ値に戻すよう復号するために相互符号化アルゴリズム、ルックアップテーブル又は等価回路を使用する。
【００２５】
装置１１２は、バスライン１１６及び１１８上の一対の８ビットコード（「８ｂ」）グループとして符号化された一対の６ビットコード（「６ｂ」）に対応する１２ビットデータクロック（１２ｂＤＣ）グループ用の通信を同期させるクロック信号により各々が規定された２つのクロックドメインを伴う例示アプリケーションに向けられる。第１及び第２のクロックドメインは、アポストロフィーが続けられた第２のクロックドメイン回路と同じ参照符号を用いてそれぞれ表示される。例えば、第１のクロックドメインの差動クロックは１２２で示されるのに対して、第２のクロックドメインの差動クロックは１２２'で示される。１２ｂＤＣグループは、通信データや１２の信号のコマンドを効率良く符号化する。いくつかの場合において、より小さいグループを使用することが有利となることがある。したがって、図示されるように、１２ｂＤＣグループは、送信モジュール１１２と受信モジュール１１４との間の合計１８のピンに対し、差動クロック対及び２つの６ｂ８ｂ符号化器を含む。クロックドメイン毎に、１２ｂＤＣグループの１／２は、合計１０のピンに対し、１つの６ｂ８ｂ符号化器及び差動クロック対を含む。符号化されない差動対を、信号を伝送するために用いることもできる。これらの差動対は、１２ｂＤＣグループの１／２とともに用いられるクロック信号を共有することができ、或いは差動対がそれら自身のクロック対を有することができる。
【００２６】
各８ｂコードグループのデータは、受信モジュール１１４で同期して受信される。そこでデータ処理回路、すなわち本例では８ｂ６ｂ復号回路１３０がその同期して受信した８ビットワイドデータのセットを対応する６ビットワイドデータ値のセットに変換し、その後その６ビットワイドデータ値を、差動クロック信号１２２により規定されるクロックドメインに割り当てられたＦＩＦＯバッファ１３４に格納する。このように、それぞれのクロックドメインに対して、一対の８ｂ６ｂ復号回路に直接続く１つのＦＩＦＯバッファがある。
【００２７】
データ及びクロック信号が単一のクロック周期内で解決されるようにデータのグループ化を適切に規定することにより、クロックドメイン毎のＦＩＦＯバッファにおけるデータは、スキューによる位置合わせ不良を有しなくなる。ＦＩＦＯ１３４及びＦＩＦＯ１３４'が空でないとき、両方からのデータは、両方のクロックドメインからのデータを受け入れるのに十分に広い、より大きいＦＩＦＯ１３８に送られる。ポストプロセッサは、このデータを読み出し、種々のグループ間のスキューによる位置合わせ不良を除去する。
【００２８】
ＸｂＹｂ（例えば６ｂ８ｂ）符号化器は、多くのタイプのビット符号化器のほんの１つであることを理解される一方、多くの異なるＸｂＹｂ符号化アプローチを使用することができる。その例としては、"Parallel Communication Based On Balanced Data-Bit Encoding" (VLSI.295PA) という表題の上記特許文献における６ｂ８ｂタイプのビット符号化器を用いるものが提供されている。この上記特許文献はまた、ここで議論されるバスラインに関連して有用であるターミネーションアプローチも示し説明している。  
【００２９】
図２は、図１の６つの同じタイプの符号化／復号クロックドメイン回路が、それぞれの方向における通信用の２つの通信パスの各々において使用される、本発明の別の具体例を示す。第２のターミナル２１２での受信のために第１のターミナル２１０で開始された通信を通すための、６つの同一のクロックドメイン回路の１つは、接続された回路２１６ａ及び２１６ｂにより描かれている。第１のターミナル２１０での受信のために第２のターミナル２１２で開始された通信のための、このタイプの６つの付加的な符号化／復号クロックドメイン回路が使用される。これらの回路の１つは、接続された回路２３６ａ，２３６ｂにより描かれている。簡略にするために、以下の議論は、第２のターミナル２１２での受信のために第１のターミナル２１０で開始される通信フローに限定される。
【００３０】
第１のターミナル２１０で開始される通信は、所望のステータス又は制御データとともにターゲットデータをフロントエンドＦＩＦＯ２４２に送るＣＰＵ２４０又はその他のソースで始まる。ＦＩＦＯ２４２から、データは、６つのセットの符号化／復号クロックドメイン回路（２４５として描かれる）に対する提示のためにフロー制御バッファ２４４において通信用にフォーマットされる。したがって、符号化／復号クロックドメイン回路は、７２ビットワイド（６つのドメイン回路の各々につき１２ビット）であるデータを受信する。６ｂ８ｂ符号化の後、前述したように、データは第２のターミナル２１２に送信され、そこで復号される。いったん復号されると、データは、ワイドＦＩＦＯ２４６に提供され、スキューによる位置合わせ不良のものが集められ、その後、第２のターミナルＣＰＵ２６０による処理のためにＦＩＦＯ２５０に詰められる。
【００３１】
また、図２において、フロー制御通信パス２７０及び２７２が図示されている。これらのパス２７０及び２７２は、開始ターミナル２１０又は２１２に戻すようステータス情報を提供するために使用される。種々のタイプの通信ステータス情報は、アプリケーションに応じて提供され得る。その例は、ＦＩＦＯが下方しきい値レベルよりも少なく詰められているか、ＦＩＦＯが上方しきい値レベルよりも多く詰められているか、ＦＩＦＯが空かどうか、ＦＩＦＯが一杯であるかどうか、エラーが、例えば、ＦＩＦＯから引き出されているＦＩＦＯオーバーフロー又は不適正データのために起こっているかどうかを含む。そのようなフロー制御は従来のものであり、多くの通信スキームにおいて使用されている。
【００３２】
当業者は、フロー制御通信パス２７０及び２７２が、シングルエンドのノンクロックシグナリングのようなより遅い速度の接続を含む種々の異なるタイプの接続の何らかのものを使用して実現され得ることをさらに認識する筈である。
【００３３】
図２の装置に対して、パラレルバスで送信されたコードと差動クロックとの間のタイミング関係は、タイミングプロセスを簡略化するために使用されるレジスタ−レジスタ伝送により、ソース同期タイミングに基づく。フロー制御に対して、データ復元、パケット同期及び最大フライト時間のためにスキューを特定することも有利である。
【００３４】
（送信及び受信ターミナル間の）「トンネル」において、コードストローブ（code strobes）は、クロックの両端を使用することによりデータをクロックインさせるコード窓において中心に位置決めされる。単一のＴＣ差動クロック対は、クロック周期毎に上昇及び下降を提供する。しかしながら、これらの信号は、それらが差動受信器を通過するまで、データをクロックするために使用されない。
【００３５】
図２の装置について、トンネルチップ（図示せず）の受信ピンでのタイミングは、２つのストローブの交点で参照され得る。コードは、両コードストローブを用いることによりサンプリングされない（それにより各コード窓に対する上昇端を提供する）。むしろこの例では、これらコードストローブは、差動受信器により受信され、必要とされるクロックは、単一の差動基準から生成される。
【００３６】
以上、種々の実施の形態を、パラレルバスアプリケーションにおけるスキュー問題に対処するための本発明の具体例として記述した。このような各具体例において、複数のクロックドメイングループにわたるスキューは、データ及びスキューを先ず各クロックドメイングループ内で、その後グループ間で処理することにより、耐えられ克服される。
【００３７】
本発明は、上述した特定の例に限定して考えるべきではない。本発明が適用され得る多数の構造と同様に、種々の変形例、等価なプロセスが本発明の範囲内に入る。例えば、マルチチップ又はシングルチップ装置は、チップセット装置間での通信用の同様に構成されたワンウェイ又はツーウェイのインターフェースを用いて実行され得る。そのような変形例は、添付した請求項に正当に示されるように、請求された発明の一部として考慮され得る。
【図面の簡単な説明】
【図１−１】  図１−１は、複数のデータ伝送ラインを含む通信チャネルで第１のモジュールから第２のモジュールにパラレルにディジタルデータを伝送する本発明に係るパラレルデータ通信装置の例の図である。
【図１−２】  図１−２は、複数のデータ伝送ラインを含む通信チャネルで第１のモジュールから第２のモジュールにパラレルにディジタルデータを伝送する本発明に係るパラレルデータ通信装置の例の図である。
【図１−３】  図１−３は、複数のデータ伝送ラインを含む通信チャネルで第１のモジュールから第２のモジュールにパラレルにディジタルデータを伝送する本発明に係るパラレルデータ通信装置の例の図である。
【図１−４】  図１−４は、複数のデータ伝送ラインを含む通信チャネルで第１のモジュールから第２のモジュールにパラレルにディジタルデータを伝送する本発明に係るパラレルデータ通信装置の例の図である。
【図２−１】  図２−１は、本発明に係るパラレルデータ通信ライン装置の他の例の図である。
【図２−２】  図２−２は、本発明に係るパラレルデータ通信ライン装置の他の例の図である。
【誤訳訂正２】
【訂正対象書類名】図面
【訂正対象項目名】図１−２
【訂正方法】変更
【訂正の内容】
【図１−２】
2004520778.tif 000001
【誤訳訂正３】
【訂正対象書類名】図面
【訂正対象項目名】図１−４
【訂正方法】変更
【訂正の内容】
【図１−４】
2004520778.tif 000002