(57)【要約】【課題】出力パターン列の出力を、期待値パターン列の読出しに同期させて比較する。【解決手段】被試験デバイスから順次出力される出力パターン列と、期待値パターン列との比較結果に基づいて、被試験デバイスの良否を判定する試験装置は、被試験デバイスの試験プログラムの複数の命令を順次実行し、各々の命令に対応付けられた期待値パターンを読み出すシーケンス制御部と、ヘッダパターン列の検出開始を指示する検出開始命令が実行された場合に、ヘッダパターン列が被試験デバイスから出力されるか否かを検出するヘッダパターン検出部と、出力パターン列及び期待値パターン列を比較する期待値比較部と、ヘッダパターン列が検出された場合に、各々の期待値パターンと、当該期待値パターンと比較されるべき出力パターンとを同期して同一サイクルにおいて期待値比較部に入力させるタイミング調整部とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
被試験デバイスの端子から順次出力される出力パターン列と、前記出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、前記被試験デバイスの良否を判定する試験装置であって、
前記被試験デバイスの試験プログラムに含まれる複数の命令を順次実行し、実行された各々の命令に対応付けられた期待値パターンをメモリから読み出すシーケンス制御部と、
予め定められたヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行された場合に、前記ヘッダパターン列と一致する出力パターン列が前記被試験デバイスから出力されるか否かを検出するヘッダパターン検出部と、
前記出力パターン列及び前記期待値パターン列を比較する期待値比較部と、
前記ヘッダパターン列と一致する出力パターン列が検出された場合に、各々の期待値パターンと、当該期待値パターンと比較されるべき出力パターンとを同期して同一サイクルにおいて前記期待値比較部に入力させるタイミング調整部と
を備える試験装置。
【請求項２】
前記シーケンス制御部は、前記出力パターンを前記期待値パターンと比較する比較段階を有する複数の段階からなる命令実行パイプラインにより、各々の前記命令を実行し、
前記タイミング調整部は、前記比較段階に前記期待値パターンが入力されるタイミングにおいて、当該期待値パターンと比較されるべき出力パターンを前記比較段階に入力させる調整を行う
請求項１記載の試験装置。
【請求項３】
前記シーケンス制御部により、前記ヘッダパターン列の検出終了を指示する検出終了命令が実行された場合に、前記タイミング調整部は、一の命令に対応付けられた期待値パターンと、前記一の命令の実行時に取得された出力パターンとを、同一サイクルにおいて前記期待値比較部に入力させる
請求項１記載の試験装置。
【請求項４】
複数の前記ヘッダパターン列を格納するヘッダパターン格納部を更に備え、
前記シーケンス制御部は、前記検出開始命令として、検出対象のヘッダパターン列を前記ヘッダパターン格納部から選択する指示を含む命令を実行し、
前記ヘッダパターン検出部は、前記検出開始命令に基づいて選択したヘッダパターン列について、当該ヘッダパターン列と一致する出力パターン列が前記被試験デバイスから出力されるか否かを検出する
請求項１記載の試験装置。
【請求項５】
前記ヘッダパターン列の検出を開始してから予め定められた期間内に、前記ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、前記ヘッダパターン列の検出に失敗した旨を通知するエラー通知部
を更に備える請求項１記載の試験装置。
【請求項６】
被試験デバイスの端子から順次出力される出力パターン列と、前記出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、前記被試験デバイスの良否を判定する試験方法であって、
前記被試験デバイスの試験プログラムに含まれる複数の命令を順次実行し、実行された各々の命令に対応付けられた期待値パターンをメモリから読み出すシーケンス制御段階と、
予め定められたヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行された場合に、前記ヘッダパターン列と一致する出力パターン列が前記被試験デバイスから出力されるか否かを検出するヘッダパターン検出段階と、
前記出力パターン列及び前記期待値パターン列を比較する期待値比較段階と、
前記ヘッダパターン列と一致する出力パターン列が検出された場合に、各々の期待値パターンと、当該期待値パターンと比較されるべき出力パターンとを同期して同一サイクルにおいて前記期待値比較段階において比較させるタイミング調整段階と
を備える試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置及び試験方法に関する。特に、本発明は、電子デバイスから出力される信号の出力パターンと、予め定められた期待値パターンとを比較することにより、その電子デバイスの良否を判定する試験装置及び試験方法に関する。
【背景技術】
【０００２】
試験装置は、試験対象となる被試験デバイス（DUT: Device Under Test）の試験を、試験プログラムに基づいて行う。具体的には、試験装置は、試験プログラムの命令をメモリから順次読み出して実行する。そして、試験装置は、各命令に対応付けられた試験パターンをメモリから読み出して、被試験デバイスの各端子に出力する。その結果出力された出力パターンは、被試験デバイスが出力すべき予め定められた期待値パターンと比較される。
現時点で先行する文献公知発明の存在を把握していないので、その記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
被試験デバイスによっては、出力パターン列の出力が開始されるタイミングが定まっていない場合がある。このため、出力パターン列の先頭を示す予め定められたヘッダパターン列を、被試験デバイスに出力させ、ヘッダパターンを検出した後に期待値パターンとの比較を開始する方法（ハント機能）が考えられる。即ちこの方法によると、試験装置は、ヘッダパターン列が検出された場合に、そのヘッダパターンに続いて出力される出力パターン列を、期待値パターン列と比較する。
【０００４】
しかしながら、この方法によると、被試験デバイスから出力パターン列が出力されるタイミングと、その出力パターン列と比較されるべき期待値パターンがメモリから読み出されるタイミングとが異なる場合がある。従って、パターンを適切に比較するためには、タイミングの異なる期待値パターン列及び出力パターン列を同期させなければならない。
【０００５】
そこで本発明は、上記の課題を解決することのできる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の第１の形態においては、被試験デバイスの端子から順次出力される出力パターン列と、出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、被試験デバイスの良否を判定する試験装置であって、被試験デバイスの試験プログラムに含まれる複数の命令を順次実行し、実行された各々の命令に対応付けられた期待値パターンをメモリから読み出すシーケンス制御部と、予め定められたヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行された場合に、ヘッダパターン列と一致する出力パターン列が被試験デバイスから出力されるか否かを検出するヘッダパターン検出部と、出力パターン列及び期待値パターン列を比較する期待値比較部と、ヘッダパターン列と一致する出力パターン列が検出された場合に、各々の期待値パターンと、当該期待値パターンと比較されるべき出力パターンとを同期して同一サイクルにおいて期待値比較部に入力させるタイミング調整部とを備える試験装置を提供する。
【０００７】
シーケンス制御部は、出力パターンを期待値パターンと比較する比較段階を有する複数の段階からなる命令実行パイプラインにより、各々の命令を実行し、タイミング調整部は、比較段階に期待値パターンが入力されるタイミングにおいて、当該期待値パターンと比較されるべき出力パターンを比較段階に入力させる調整を行ってもよい。
シーケンス制御部により、ヘッダパターン列の検出終了を指示する検出終了命令が実行された場合に、タイミング調整部は、一の命令に対応付けられた期待値パターンと、一の命令の実行時に取得された出力パターンとを、同一サイクルにおいて期待値比較部に入力させてもよい。
【０００８】
複数のヘッダパターン列を格納するヘッダパターン格納部を更に備え、シーケンス制御部は、検出開始命令として、検出対象のヘッダパターン列をヘッダパターン格納部から選択する指示を含む命令を実行し、ヘッダパターン検出部は、検出開始命令に基づいて選択したヘッダパターン列について、当該ヘッダパターン列と一致する出力パターン列が被試験デバイスから出力されるか否かを検出してもよい。
ヘッダパターン列の検出を開始してから予め定められた期間内に、ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、ヘッダパターン列の検出に失敗した旨を通知するエラー通知部を更に備えてもよい。
【０００９】
本発明の第２の形態においては、被試験デバイスの端子から順次出力される出力パターン列と、出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、被試験デバイスの良否を判定する試験方法であって、被試験デバイスの試験プログラムに含まれる複数の命令を順次実行し、実行された各々の命令に対応付けられた期待値パターンをメモリから読み出すシーケンス制御段階と、予め定められたヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行された場合に、ヘッダパターン列と一致する出力パターン列が被試験デバイスから出力されるか否かを検出するヘッダパターン検出段階と、出力パターン列及び期待値パターン列を比較する期待値比較段階と、ヘッダパターン列と一致する出力パターン列が検出された場合に、各々の期待値パターンと、当該期待値パターンと比較されるべき出力パターンとを同期して同一サイクルにおいて期待値比較段階において比較させるタイミング調整段階とを備える試験装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１０】
本発明によれば、出力パターン列の出力を、期待値パターン列の読出しに同期させて比較することができる。
【発明を実施するための最良の形態】
【００１１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１２】
図１は、試験装置１０の構成を示す。試験装置１０は、１又は複数の端子を備えるＤＵＴ１００を試験する試験装置であり、メインメモリ１０２と、セントラルパターン制御部１１２と、複数のチャネルブロック１３０とを備える。
【００１３】
メインメモリ１０２は、ＤＵＴ１００の試験プログラムを格納し、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。メインメモリ１０２は、命令メモリ１０４と、複数の試験パターンメモリ１０６と、複数の期待値パターンメモリ１０８と、デジタルキャプチャメモリ１１０とを有する。
【００１４】
命令メモリ１０４は、試験プログラムに含まれる各命令を格納する。複数の試験パターンメモリ１０６のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる試験パターン列を各端子毎に格納する。
【００１５】
ここで試験パターン列は、命令サイクル期間中にＤＵＴ１００の端子に対して順次出力するべき複数の試験パターンを含む。例えば、試験装置１０が１命令サイクル当たり３２ビットの信号をＤＵＴ１００に対して出力する場合、試験パターンメモリ１０６は、各命令に対応付けて、１命令サイクル期間中に出力する３２ビットの信号に対応する３２個の試験パターンからなる試験パターン列を格納する。
【００１６】
複数の期待値パターンメモリ１０８のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる期待値パターン列を格納する。ここで、期待値パターン列は、命令サイクル期間中にＤＵＴ１００の端子から順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンを含む。デジタルキャプチャメモリ１１０は、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。
【００１７】
以上において、命令メモリ１０４、複数の試験パターンメモリ１０６、複数の期待値パターンメモリ１０８、及び／又はデジタルキャプチャメモリ１１０は、メインメモリ１０２を構成する別個のメモリモジュールに分割して設けられてもよく、同一のメモリモジュール内の異なる記憶領域として設けられてもよい。
【００１８】
セントラルパターン制御部１１２は、メインメモリ１０２及び複数のチャネルブロック１３０に接続され、ＤＵＴ１００の各端子に共通の処理を行う。セントラルパターン制御部１１２は、パターンリストメモリ１１４と、ベクタ生成制御部１１６と、セントラルキャプチャ制御部１２０と、パターンリザルトメモリ１２２とを有する。
【００１９】
パターンリストメモリ１１４は、試験プログラムのメインルーチンや各サブルーチンのそれぞれについて、命令メモリ１０４における当該ルーチンの開始／終了アドレス、試験パターンメモリ１０６における試験パターンの開始アドレス、期待値パターンメモリ１０８における期待値パターンの開始アドレス等を格納する。ベクタ生成制御部１１６は、シーケンシャルパターン生成部１４６と共に本発明に係るシーケンシャル制御部として機能し、命令サイクル毎に、ＤＵＴ１００の試験プログラムに含まれる命令を順次実行する。より具体的には、ベクタ生成制御部１１６は、各ルーチン毎に、開始アドレスから終了アドレスまでの各命令をパターンリストメモリ１１４から順次読み出して、順次実行する。
【００２０】
セントラルキャプチャ制御部１２０は、ＤＵＴ１００の各端子毎の良否判定結果を各チャネルブロック１３０から受けて、各ルーチン毎のＤＵＴ１００の良否判定結果を集計する。パターンリザルトメモリ１２２は、各ルーチン毎のＤＵＴ１００の良否判定結果を格納する。
【００２１】
複数のチャネルブロック１３０のそれぞれは、ＤＵＴ１００の各端子に対応して設けられる。各チャネルブロック１３０は、チャネルパターン生成部１４０と、タイミング生成部１６０と、ドライバ１７０と、コンパレータ１８０とを有する。
【００２２】
チャネルパターン生成部１４０は、当該端子の試験に用いる試験パターン列又は期待値パターン列を生成し、ＤＵＴ１００の出力パターン列及び期待値パターン列の比較を行う。チャネルパターン生成部１４０は、シーケンシャルパターン生成部１４２と、フォーマット制御部１４４と、シーケンシャルパターン生成部１４６と、ハント・コンペア部１４８と、フェイルキャプチャ制御部１５０と、フェイルキャプチャメモリ１５２とを含む。
【００２３】
シーケンシャルパターン生成部１４２は、実行するルーチンに対応して出力すべき試験パターン列の開始アドレスを、ベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４２は、各命令サイクルに対応して当該開始アドレスから順に試験パターンメモリ１０６から試験パターン列を読み出して、順次フォーマット制御部１４４へ出力する。フォーマット制御部１４４は、試験パターン列を、ドライバ１７０を制御するためのフォーマットに変換する。
【００２４】
シーケンシャルパターン生成部１４６は、ベクタ生成制御部１１６と共に本発明に係るシーケンス制御部として機能し、実行するルーチンに対応して、期待値パターン列の開始アドレスをベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４６は、各命令サイクルに対応して当該開始アドレスから順に期待値パターンメモリ１０８から期待値パターンを読み出して、順次ハント・コンペア部１４８及びフェイルキャプチャ制御部１５０へ出力する。
【００２５】
ハント・コンペア部１４８は、コンパレータ１８０を介してＤＵＴ１００が出力した出力パターン列を入力し、期待値パターン列と比較する。ここでハント・コンペア部１４８は、ＤＵＴ１００から出力されるタイミングが不定の出力パターン列については、ＤＵＴ１００から特定のヘッダパターン列が出力されたことを条件として期待値パターン列との比較を開始するハント機能を有してよい。この場合、ハント・コンペア部１４８は、ヘッダパターン列に一致する出力パターン列の検出を開始する検出開始命令が実行されたことを条件として、ヘッダパターン列の検出を開始してもよい。ハント機能によって、ハント・コンペア部１４８は、例えば、ヘッダパターン列の検出を開始してからヘッダパターン列が検出されるまでに要した時間に基づいて、出力パターン列を期待値パターン列と比較するタイミングを調整する。
【００２６】
フェイルキャプチャ制御部１５０は、ＤＵＴ１００の出力パターン列及び期待値パターン列の一致／不一致の情報をハント・コンペア部１４８から受けて、当該端子についてのＤＵＴ１００の良否判定結果を生成する。フェイルキャプチャメモリ１５２は、ハント・コンペア部１４８によるハント処理の結果や期待値と不一致となった出力パターンの値等を含むフェイル情報を格納する。
【００２７】
タイミング生成部１６０は、ドライバ１７０が試験パターン列内の各試験パターンを出力するタイミング、及び、コンパレータ１８０がＤＵＴ１００の出力パターンを取り込むタイミングを生成する。ドライバ１７０は、タイミング生成部１６０により指定されたタイミングにおいて、チャネルパターン生成部１４０内のフォーマット制御部１４４により出力される各試験パターンをＤＵＴ１００へ出力する。コンパレータ１８０は、タイミング生成部１６０により指定されたタイミングにおいて、ＤＵＴ１００の端子から出力された出力パターンを取得し、チャネルブロック１３０内のハント・コンペア部１４８及びデジタルキャプチャメモリ１１０へ供給する。
【００２８】
なお、チャネルパターン生成部１４０は、以上に示したシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６を別個に設ける構成に代えて、シーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の機能を有する共通のシーケンシャルパターン生成部を備える構成を採ってもよい。
【００２９】
図２は、ハント・コンペア部１４８の構成を示す。ハント・コンペア部１４８は、ヘッダパターン格納部２００と、ヘッダパターン検出部２１０と、アラインメント部２２０と、期待値比較部２３０と、タイミング調整部２４０と、セレクタ２５０と、エラー通知部２６０とを有する。ヘッダパターン格納部２００は、複数のヘッダパターン列を格納する。ヘッダパターン検出部２１０は、ベクタ生成制御部１１６から受けた信号に基づいて、ヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行されたか否かを判断する。ここで、検出開始命令は、検出対象のヘッダパターン列をヘッダパターン格納部２００から選択する指示を含む。
【００３０】
ヘッダパターン検出部２１０は、検出開始命令が実行された場合に、検出開始命令に基づいて、検出対象のヘッダパターン列をヘッダパターン格納部２００から選択する。そして、ヘッダパターン検出部２１０は、検出開始命令に基づいて選択したヘッダパターン列について、そのヘッダパターン列と一致する出力パターン列が被試験デバイス１００から出力されるか否かを検出する。具体的には、ヘッダパターン検出部２１０は、コンパレータ１８０の出力信号の中から、ヘッダパターン列と一致する出力パターン列を検出する。
【００３１】
タイミング調整部２４０は、ヘッダパターン列と一致する出力パターン列が検出された場合に、ヘッダパターン列の検出を開始してからヘッダパターン列が検出されるまでに経過した時間に基づいて、出力パターン列の出力タイミングを調節するパラメータをアラインメント部２２０に設定する。例えば、タイミング調整部２４０は、出力パターン列を遅延させる遅延量をアラインメント部２２０に設定してもよい。この遅延量を適切に設定することにより、出力パターン列及び期待値パターン列を同期させることができる。
【００３２】
アラインメント部２２０は、被試験デバイス１００から出力された出力パターン列をコンパレータ１８０から入力する。そして、アラインメント部２２０は、入力した出力パターン列を、タイミング調整部２４０により設定された遅延量だけ遅延させて、期待値比較部２３０及びセレクタ２５０に送る。なお、アラインメント部２２０は、ヘッダパターン列が未検出の場合には、出力パターン列を遅延させることなくそのまま出力してもよい。
【００３３】
より具体的には、アラインメント部２２０は、縦続接続された複数のフリップフロップと、複数のフリップフロップの何れかの出力を選択して出力するセレクタとを有する。そして、初段のフリップフロップは、出力パターン列を順次入力する。セレクタは、タイミング調整部２４０により設定された遅延量に基づいて、何れかのフリップフロップの出力を選択して出力する。これにより、アラインメント部２２０は、出力パターンが通過するフリップフロップの数を可変とすることができ、出力パターン列及び期待値パターン列のタイミングを合わせることができる。
【００３４】
期待値比較部２３０は、ヘッダパターン列が検出された場合に、アラインメント部２２０から入力した出力パターン列と、シーケンシャルパターン生成部１４６から入力した期待値パターン列とを比較し、比較結果を順次セレクタ２５０に送る。セレクタ２５０は、ヘッダパターン列が検出された場合には、期待値比較部２３０による比較結果を入力してフェイルキャプチャ制御部１５０に送る。一方、セレクタ２５０は、ヘッダパターン列が検出されていない場合には、アラインメント部２２０から入力した出力パターン列をフェイルキャプチャ制御部１５０に送る。
【００３５】
エラー通知部２６０は、ヘッダパターン列の検出を開始してから予め定められた期間内に、そのヘッダパターン列と一致する出力パターン列が検出されなかった場合に、ヘッダパターン列の検出に失敗した旨を試験装置１０の利用者に通知する。これにより、利用者は、ヘッダパターン列を検出できないエラーの発生を適切に知ることができると共に、フェイルキャプチャメモリ１５２に格納された、エラー発生までの出力パターン列を調べることによりそのエラーの発生原因を容易に追究できる。
【００３６】
図３は、期待値パターン列及び出力パターン列が比較される処理のタイミングを示す。ベクタ生成制御部１１６は、命令を実行する命令実行段階と、出力パターンを期待値パターンと比較する比較段階とを有する複数の段階からなる命令実行パイプラインにより、各々の命令を実行する。より具体的には、命令実行段階において、ベクタ生成制御部１１６は、ヘッダパターン列の検出開始を指示するＰＫＴＳＴ命令と、そのヘッダパターン列の検出終了を指示するＰＫＴＥＮＤ命令とを含む複数の命令を、命令サイクル毎に順次実行する。ここで、ＰＫＴＳＴ命令は、本発明に係る検出開始命令の一例であり、ＰＫＴＥＮＤ命令は、本発明に係る検出終了命令の一例である。
【００３７】
シーケンシャルパターン生成部１４６は、複数の命令の各々について、当該命令に対応する期待値パターンを期待値パターンメモリ１０８から順次読み出す。例えば、シーケンシャルパターン生成部１４６は、ＰＫＴＳＴ命令に対応する期待値パターンであるＥＤ１を読み出す。また、シーケンシャルパターン生成部１４６は、ＰＫＴＳＴ命令の次のＮＯＰ命令に対応する期待値パターンであるＥＤ２を読み出す。ここで、比較段階は命令実行段階より後に実行されるので、比較段階に期待値パターン列が入力されるタイミングは、命令実行段階において対応する命令が実行されるタイミングより遅れる。
【００３８】
比較段階において、コンパレータ１８０は、ＤＵＴ１００の端子から出力された出力パターンを取得し、ハント・コンペア部１４８へ供給する。例えば、コンパレータ１８０は、出力パターン列Ｄ１、Ｄ２、Ｄ３、・・・Ｄｎ、Ｄｎ＋１、及びＤｎ＋２を順次取得してハント・コンペア部１４８へ供給する。アラインメント部２２０は、この出力パターン列を、タイミング調整部２４０により設定された遅延量だけ遅延させて、期待値比較部２３０に出力する。
【００３９】
より具体的には、タイミング調整部２４０は、アラインメント部２２０に適切な遅延量を設定することにより、比較段階に期待値パターン列ＥＤ１、ＥＤ２、及びＥＤ３が入力されるタイミングにおいて、ＥＤ１、ＥＤ２、及びＥＤ３と比較されるべき出力パターン列Ｄ１、Ｄ２、Ｄ３を比較段階に入力させる調整を行う。同様に、タイミング調整部２４０は、比較段階に期待値パターン列ＥＤｎ、ＥＤｎ＋１、及びＥＤｎ＋２が入力されるタイミングにおいて、ＥＤｎ、ＥＤｎ＋１、及びＥＤｎ＋２と比較されるべき出力パターン列Ｄｎ、Ｄｎ＋１、Ｄｎ＋２を比較段階に入力させる。これにより、タイミング調整部２４０は、各々の期待値パターンと、その期待値パターンと比較されるべき出力パターンとを同期して同一サイクルにおいて期待値比較部２３０に入力させることができる。
【００４０】
このように、本実施例における試験装置１０によれば、被試験デバイス１００から出力パターンの出力が開始されるタイミングが不定な場合であっても、期待値パターン及び出力パターンを適切に同期させることができる。
【００４１】
ベクタ生成制御部１１６がＰＫＴＥＮＤ命令を実行した場合において、タイミング調整部２４０は、期待値比較部２３０により出力パターンを遅延させない設定を行う。これにより、期待値比較部２３０は、入力した出力パターン列を遅延させることなくそのまま期待値比較部２３０に出力する。より具体的には、ＰＫＴＥＮＤ命令実行後に、シーケンシャルパターン生成部１４６は、期待値パターン列ＥＤｍ、ＥＤｍ＋１、及びＥＤｍ＋２を読み出す。ここで、比較段階は命令実行段階より後に実行されるので、比較段階に期待値パターン列が入力されるタイミングは、命令実行段階において対応する命令が実行されるタイミングより遅れる。
【００４２】
比較段階において、コンパレータ１８０は、出力パターン列Ｄｍ、Ｄｍ＋１、及びＤｍ＋２を順次取得してハント・コンペア部１４８へ供給する。アラインメント部２２０は、この出力パターン列を遅延させることなく期待値比較部２３０に出力する。この結果、期待値比較部２３０は、出力パターンＤｍ＋１及び期待値パターンＥＤｍを比較して比較結果Ｒｍをフェイルメモリに書き込む。
【００４３】
以上のように、ＰＫＴＥＮＤ命令が実行された場合には、タイミング調整部２４０は、アラインメント部２２０に設定した遅延量をヘッダパターン検出前の状態に戻す。この結果、タイミング調整部２４０は、ある命令に対応付けられた期待値パターンと、その命令の実行時に被試験デバイス１００から取得された出力パターンとを、同一サイクルにおいて期待値比較部２３０に入力させることができる。これにより、被試験デバイス１００の試験の一部のみに対して、期待値パターン及び出力パターンを同期させるか否かを制御できる。
【００４４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００４５】
【図１】図１は、試験装置１０の構成を示す。
【図２】図２は、ハント・コンペア部１４８の構成を示す。
【図３】図３は、期待値パターン列及び出力パターン列が比較される処理のタイミングを示す。
【符号の説明】
【００４６】
１０  試験装置
１００  被試験デバイス
１０２  メインメモリ
１０４  命令メモリ
１０６  試験パターンメモリ
１０８  期待値パターンメモリ
１１０  デジタルキャプチャメモリ
１１２  セントラルパターン制御部
１１４  パターンリストメモリ
１１６  ベクタ生成制御部
１２０  セントラルキャプチャ制御部
１２２  パターンリザルトメモリ
１３０  チャネルブロック
１４０  チャネルパターン生成部
１４２  シーケンシャルパターン生成部
１４４  フォーマット制御部
１４６  シーケンシャルパターン生成部
１４８  ハント・コンペア部
１５０  フェイルキャプチャ制御部
１５２  フェイルキャプチャメモリ
１６０  タイミング生成部
１７０  ドライバ
１８０  コンパレータ
２００  ヘッダパターン格納部
２１０  ヘッダパターン検出部
２２０  アラインメント部
２３０  期待値比較部
２４０  タイミング調整部
２５０  セレクタ
２６０  エラー通知部
【図１】
2006010651.tif 000003
【図２】
2006010651.tif 000004
【図３】
2006010651.tif 000005