(57)【要約】【課題】  ＭＩＳＦＥＴＱのパンチスルー耐圧の劣化を防止する。また、チャネル形成領域とドレイン領域との間のｐｎ接合部での接合耐圧の劣化を防止する。【解決手段】  ドレイン領域である半導体領域１Ｂの主面にゲート絶縁膜２を介在して導電膜３を形成する工程と、前記導電膜３にパターンニングを施し、前記半導体領域１Ｂの主面の第１領域上にゲート電極３Ａを形成すると共に、このゲート電極３Ａにゲート開口３Ｂを形成する工程と、前記半導体領域１Ｂの主面の第２領域に前記ゲート電極３Ａに対して自己整合で導入された不純物５で、チャネル形成領域である半導体領域５Ａを形成する工程と、前記半導体領域５Ａの主面に前記ゲート電極３Ａに対して自己整合で導入された不純物６で、ソース領域である半導体領域６Ａを形成する工程とを備える。【選択図】      図３
2006054483.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを有する半導体装置であって、
半導体基板と、
前記半導体基板裏面に形成されたドレイン電極と、
前記半導体基板表面上に形成された複数のチャネル領域と、
前記半導体基板表面上に形成され、前記チャネル領域と逆の導電型を有する複数の第１半導体領域と、
前記チャネル領域内に形成された複数のソース領域と、
前記チャネル領域、前記第１半導体領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１半導体領域の真上に形成された前記ゲート電極の開口部と、
前記ゲート電極上に形成され、前記ソース領域と電気的に接続されるソース電極を有し、
前記複数のチャネル領域と前記複数の第１半導体領域は交互に配置され、かつ隣接する前記チャネル領域と前記第１半導体領域は接触していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、縦型構造のＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor)を有する半導体装置の製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
縦型構造のＭＩＳＦＥＴを有するパワートランジスタ(半導体装置)として、チャネル形成領域の側壁部に低抵抗領域が形成されたＭＩＳＦＥＴを有するパワートランジスタが、例えば、特開平１−２９１４６８号公報（特許文献１）に記載されている。低抵抗領域は、ＭＩＳＦＥＴのゲート電極にゲート開口を形成し、このゲート開口を通して導入された不純物からなる半導体領域で構成される。以下、チャネル形成領域の側壁部に低抵抗領域が形成されたＭＩＳＦＥＴを有するパワートランジスタの製造方法について、図２５乃至図３１(要部断面図)を用いて説明する。
【０００３】
まず、n+型半導体基板１Ａの主面上にn-型エピタキシャル層１Ｂが形成された半導体基体１を用意する。次に、前記半導体基体１の主面上であるn-型エピタキシャル層１Ｂの主面上にゲート絶縁膜２を形成し、その後、図２５に示すように、前記n-型エピタキシャル層１Ｂの主面上にゲート絶縁膜２を介在して導電膜３を形成する。
【０００４】
次に、前記導電膜３にパターンニングを施し、前記n-型エピタキシャル層１Ｂの主面の第１領域上にゲート電極３Ａを形成する。このパターンニング工程は、フォトレジストマスクをエッチングマスクとして使用するエッチング技術で行なわれる。フォトレジストマスクはフォトリソグラフィ技術で形成される。
【０００５】
次に、前記ゲート電極３Ａを不純物導入用マスクとして使用し、図２６に示すように、前記n-型エピタキシャル層１Ｂの主面の第２領域にイオン打込み法でｐ型不純物５を選択的に導入する。
【０００６】
次に、前記ゲート電極３Ａの主面の一部の領域を露出する開口を有し、かつ前記n-型エピタキシャル層１Ｂの主面の第２領域上を覆うフォトレジストマスク５０を形成する。その後、前記フォトレジストマスク５０をエッチングマスクとして使用し、ゲート電極３Ａにエッチングを施して、ゲート電極３Ａにゲート開口３Ｂを形成する。
【０００７】
次に、図２７に示すように、前記n-型エピタキシャル層１Ｂの主面の第１領域に前記ゲート開口３Ｂを通してイオン打込み法でｎ型不純物４を選択的に導入する。その後、前記フォトレジストマスク５０を除去する。
【０００８】
次に、熱拡散処理を施し、図２８に示すように、前記n-型エピタキシャル層１Ｂの主面の第１領域に、前記ｎ型不純物４で、低抵抗領域であるｎ型半導体領域４Ａを形成すると共に、前記n-型エピタキシャル層１Ｂの主面の第２領域に、前記ｐ型不純物５で、チャネル形成領域であるｐ型半導体領域５Ａを形成する。
【０００９】
次に、前記ゲート開口３Ｂ上を覆い、かつ前記ｐ型半導体領域５Ａの主面の一部の領域上を覆うフォトレジストマスク５１を形成し、その後、図２９に示すように、前記フォトレジストマスク５１及び前記ゲート電極３Ａを不純物導入用マスクとして使用し、前記ｐ型半導体領域５Ａの主面の他部の領域にイオン打込み法でｎ型不純物６を選択的に導入する。
【００１０】
次に、前記フォトレジストマスク５１を除去し、その後、熱拡散処理を施し、図３０に示すように、前記ｐ型半導体領域５Ａの主面の一部の領域に、前記ｎ型不純物６で、ソース領域であるn+型半導体領域６Ａを形成する。この工程において、チャネル形成領域であるｐ型半導体領域５Ａの側部に低抵抗領域であるｎ型半導体領域４Ａが形成されたＭＩＳＦＥＴＱが形成される。このＭＩＳＦＥＴＱのチャネル長は、ｎ型半導体領域４Ａとn+型半導体領域６Ａとの間の距離で規定される。
【００１１】
次に、前記ゲート電極３Ａ上及びゲート開口３Ｂ上を含むn-型エピタキシャル層１Ｂの主面上の全面に層間絶縁膜７を形成し、その後、前記層間絶縁膜７に接続孔８を形成する。
【００１２】
次に、前記ｐ型半導体領域５Ａの主面にコンタクト領域であるp+型半導体領域９を形成し、その後、図３１に示すように、ソース配線１０Ａを形成することにより、ＭＩＳＦＥＴＱを有するパワートランジスタがほぼ完成する。
【００１３】
このように構成されるパワートランジスタは、ゲート開口３Ｂの占有面積に相当する分、ＭＩＳＦＥＴＱのゲート電極３Ａに付加されるゲート入力容量（帰還容量）を低減することができるので、動作速度の高速化や低消費電力化を図ることができる。また、低抵抗領域(ｎ型半導体領域４Ａ)によってドレイン抵抗を低減することができるので、低オン抵抗化を図ることができる。
【００１４】
【特許文献１】特開平１１−２９１４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、本発明者は、前述のＭＩＳＦＥＴＱを有するパワートランジスタについて検討した結果、以下の問題点を見出した。
【００１６】
前記ゲート開口３Ｂはゲート電極３Ａを形成した後に形成されている。つまり、ゲート電極３Ａ、ゲート開口３Ｂの夫々は、夫々の形成工程に対して独立の形成工程で形成されるので、ゲート電極３Ａに対するゲート開口３Ｂの位置に位置ずれが生じ、更に、低抵抗領域であるｎ型半導体領域４Ａの位置に位置ずれが生じる。低抵抗領域であるｎ型半導体領域４Ａの位置ずれは、図３２(要部断面図)に示すように、低抵抗領域であるｎ型半導体領域４Ａとチャネル形成領域であるｐ型半導体領域５Ａとが重なる重複領域１４を発生させる。この重複領域１４は、実効的なｐ型不純物５の濃度が低くなるので、ＭＩＳＦＥＴＱのパンチスルー耐圧が劣化する。また、ＭＩＳＦＥＴＱのしきい値電圧の変動の恐れもある。
【００１７】
また、ゲート開口３Ｂの位置ずれは、低抵抗領域であるｎ型半導体領域４Ａを形成しなかった場合、図３３(要部断面図)に示すように、チャネル形成領域であるｐ型半導体領域５Ａとゲート電極３Ａとが重ならない目空き領域１５を発生させる。このため、ｐ型半導体領域５Ａからn-型エピタキシャル層１Ｂに広がる空乏領域の広がりが小さくなり、電界強度が強くなるので、ＭＩＳＦＥＴＱのチャネル形成領域(ｐ型半導体領域５Ａ)とドレイン領域(n-型エピタキシャル層１Ｂ)との間のｐｎ接合部での接合耐圧が劣化する。
【００１８】
また、ゲート電極３Ａに電圧を印加しても、目空き領域１２においてチャネル層(反転層)が形成されないので、ＭＩＳＦＥＴＱのしきい値電圧が変動する。
【００１９】
本発明の目的は、パワートランジスタ（半導体装置）に搭載されるＭＩＳＦＥＴのパンチスルー耐圧の劣化を防止することが可能な技術を提供することにある。
【００２０】
本発明の他の目的は、パワートランジスタ（半導体装置）に搭載されるＭＩＳＦＥＴのチャネル形成領域とドレイン領域との間のｐｎ接合部での接合耐圧の劣化を防止することが可能な技術を提供することにある。
【００２１】
本発明の他の目的は、パワートランジスタ（半導体装置）に搭載されるＭＩＳＦＥＴのしきい値電圧の変動を防止することが可能な技術を提供することにある。
【００２２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００２３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）ＭＩＳＦＥＴを有するパワートランジスタ（半導体装置）の製造方法において、ドレイン領域である第１導電型の半導体領域の主面にゲート絶縁膜を介在して導電膜を形成する工程と、前記導電膜にパターンニングを施し、前記第１導電型の半導体領域の主面の第１領域上にゲート電極を形成すると共に、このゲート電極にゲート開口を形成する工程と、前記第１導電型の半導体領域の主面の第２領域に前記ゲート電極に対して自己整合で導入された第２導電型の不純物で、チャネル形成領域である第２導電型の半導体領域を形成する工程と、前記第２導電型の半導体領域の主面に前記ゲート電極に対して自己整合で導入された第１導電型の不純物で、ソース領域である第１導電型の半導体領域を形成する工程とを備える。
（２）前記手段（１）に記載のパワートランジスタの製造方法において、前記ドレイン領域である第１導電型の半導体領域の主面の第１領域に前記ゲート開口を通して導入された第１導電型の不純物で、低抵抗領域である第１導電型の半導体領域を形成する工程を備える。
【００２４】
前述した手段（１）によれば、ゲート電極、ゲート開口の夫々を同一工程で形成するので、ゲート電極に対するゲート開口の位置ずれを防止することができる。この結果、チャネル形成領域である第２導電型の半導体領域とゲート電極とが重ならない目空き領域の発生を抑制することができるので、ＭＩＳＦＥＴのチャネル形成領域(第２導電型の半導体領域)とドレイン領域(第１導電型の半導体領
域)との間のｐｎ接合部での接合耐圧の劣化を防止することができる。
また、チャネル層が確実に形成されるので、ＭＩＳＦＥＴのしきい値電圧の変動を防止することができる。
【００２５】
前述した手段（２）によれば、ゲート電極に対するゲート開口の位置ずれを防止することができるので、低抵抗領域である第１導電型の半導体領域の位置ずれを防止するこができる。この結果、低抵抗領域である第１導電型の半導体領域とチャネル形成領域である第２導電型の半導体領域とが重なる重複領域の発生を抑制することができるので、ＭＩＳＦＥＴのパンチスルー耐圧の劣化を防止することができる。
【発明の効果】
【００２６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
パワートランジスタ（半導体装置）に搭載されるＭＩＳＦＥＴのパンチスルー耐圧の劣化を防止することができる。
パワートランジスタ（半導体装置）に搭載されるＭＩＳＦＥＴのチャネル形成領域とドレイン領域との間のｐｎ接合部での接合耐圧の劣化を防止することができる。
パワートランジスタに搭載されるＭＩＳＦＥＴのしきい値電圧の変動を防止することができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２８】
（実 施 形 態 １）
図１は本発明の実施形態１であるパワートランジスタ(半導体装置)のチップレイアウト図であり、図２は図１の要部平面図であり、図３は図２に示すＡ−Ａ線の位置で切った断面図である。なお、図２において、図を見易くするため、後述するソース配線１０Ａ、最終保護膜１１等は図示を省略している。
【００２９】
本実施形態のパワートランジスタ(半導体装置)は、図１に示すように、例えば平面が方形状に形成された半導体チップ形成領域１６内に構成される。このパワートランジスタは、基本的に単層配線構造(単層アルミニウム配線構造)で構成される。
【００３０】
前記半導体チップ形成領域１６の中央領域には、その大半の領域にソース配線１０Ａが構成され、その一部の領域にゲート配線１０Ｂが構成される。ソース配線１０Ａは外部端子(ボンディングパッド)１０Ａ１に電気的に接続され、ゲート配線１０Ｂは外部端子(ボンディングパッド)１０Ｂ１に電気的に接続される。このソース配線１０Ａ、ゲート配線１０Ｂ、外部端子１０Ａ１、外部端子１０Ｂ１の夫々は例えばアルミニウム膜又はアルミニウム合金膜で形成される。
【００３１】
前記半導体チップ形成領域１６の中央領域には、図２に示すように、複数のＭＩＳＦＥＴＱが搭載される。この複数のＭＩＳＦＥＴＱの夫々は、電気的に並列に接続され、三角配置で配置されている。
【００３２】
前記パワートランジスタは、図３に示すように、例えば、単結晶珪素からなるn+型半導体基板(高不純物濃度の半導体領域)１Ａの主面上にn-型エピタキシャル層(低不純濃度の半導体領域)１Ｂが形成された半導体基体１を主体に構成される。この半導体基体１の主面には前述のＭＩＳＦＥＴＱが形成され、その裏面にはドレイン電極１２が形成される。
【００３３】
前記ＭＩＳＦＥＴＱは、主に、チャネル形成領域、ゲート絶縁膜２、ゲート電極３Ａ、ソース領域及びドレイン領域で構成される。チャネル形成領域は、n-型エピタキシャル層１Ｂの主面に形成されたｐ型半導体領域５Ａで構成される。ゲート絶縁膜２は、n-型エピタキシャル層１Ｂの主面上に形成された熱酸化絶縁膜で形成される。ゲート電極３Ａは、ゲート絶縁膜２の主面上に形成された多結晶珪素膜で形成される。ソース領域はｐ型半導体領域５Ａの主面に形成されたn+型半導体領域６Ａで構成される。ドレイン領域は、n+型半導体基板１Ａ、n-型エピタキシャル層１Ｂ及びｎ型半導体領域(低抵抗領域)４Ａで構成される。つまり、本実施形態のＭＩＳＦＥＴＱは、半導体基体１をドレイン領域とする縦型構造のｎチャネル導電型で構成される。
【００３４】
前記ＭＩＳＦＥＴＱのゲート電極３Ａには、図２及び図３に示すように、ゲート絶縁膜２の一部の表面を露出するゲート開口３Ｂが形成されている。このゲート開口３Ｂの平面形状は例えば三角形状で構成されている。このように、ゲート電極３Ａにゲート開口３Ｂを形成することにより、ゲート開口３Ｂの占有面積に相当する分、ゲート電極３Ａに付加されるゲート入力容量(帰還容量)を低減することができるので、パワートランジスタの動作速度の高速化や低消費電力化を図ることができる。
【００３５】
前記ＭＩＳＦＥＴＱのチャネル形成領域であるｐ型半導体領域５Ａは、ゲート電極３Ａに対して自己整合で導入されたｐ型不純物で構成される。このｐ型半導体領域５Ａの平面形状は例えば円形状で形成される。前記ＭＩＳＦＥＴＱのソース領域であるn+型半導体領域６Ａは、ゲート電極３Ａに対して自己整合で導入されたｎ型不純物で構成される。このn+型半導体領域６Ａは例えばリング形状で形成される。
【００３６】
前記ＭＩＳＦＥＴＱのドレイン領域であるｎ型半導体領域(低抵抗領域)４Ａは、ゲート電極３Ａ下のn-型エピタキシャル層１Ｂの主面の第１領域に形成され、チャネル形成領域であるｐ型半導体領域５Ａの側壁部に接触される。このｎ型半導体領域４Ａは、ゲート開口３Ｂを通して導入されたｎ型不純物で構成され、ドレイン領域であるn-型エピタキシャル層１Ｂに比べて高不純物濃度に設定される。つまり、ドレイン領域のチャネル形成領域側の領域は低抵抗化される。このように、ＭＩＳＦＥＴＱのチャネル形成領域(ｐ型半導体領域５Ａ)の側壁部に低抵抗領域（ｎ型半導体領域４Ａ）を形成することにより、ＭＩＳＦＥＴＱのドレイン抵抗を低減することができるので、パワートランジスタの低オン抵抗化を図ることができる。
【００３７】
前記チャネル形成領域であるｐ型半導体領域５Ａの主面には、コンタクト領域であるp+型半導体領域９が形成される。このp+型半導体領域９はｐ型半導体領域５Ａに比べて高不純物濃度に設定される。
【００３８】
前記p+型半導体領域９、n+型半導体領域６Ａの夫々には、層間絶縁膜７に形成された接続孔８を通してソース配線１０Ａが電気的に接続される。また、前記ゲート電極３Ａにはゲート配線(１０Ｂ)が電気的に接続される。層間絶縁膜７は、ゲート電極３Ａとソース配線１０Ａとの間に配置され、ゲート電極３Ａとソース配線１０Ａとを絶縁分離している。層間絶縁膜７は例えばＰＳＧ(Ｐhospho Ｓilicate Ｇlass）膜で形成される。
【００３９】
前記ソース配線１０Ａ上及びゲート配線(１０Ｂ)上を含むn-型エピタキシャル層１Ｂの主面上の全面には最終保護膜１１が形成される。この最終保護膜１１は例えばポリイミド系樹脂膜で形成される。
【００４０】
次に、前記ＭＩＳＦＥＴＱを有するパワートランジスタの製造方法について、図４乃至図１１(製造方法を説明するための要部断面図)を用いて説明する。
【００４１】
まず、単結晶珪素からなるn+型半導体基板１Ａの主面上にn-型エピタキシャル層(第１導電型の半導体領域)１Ｂが形成された半導体基体１を用意する。
【００４２】
次に、熱酸化処理を施し、前記n-型エピタキシャル層１Ｂの主面上に熱酸化珪素膜からなるゲート絶縁膜２を形成する。
【００４３】
次に、前記n-型エピタキシャル層１Ｂの主面上にゲート絶縁膜２を介在して導電膜３を形成する。導電膜３は、例えばＣＶＤ法で堆積された多結晶珪素膜で形成される。この多結晶珪素膜には抵抗値を低減する不純物がその堆積中又は堆積後に導入される。
【００４４】
次に、図４に示すように、前記導電膜３の主面上にゲート電極及びゲート開口を形成するためのマスク２０を形成する。マスク２０は、例えば、フォトリソグラフィ技術で形成されたフォトレジスト膜で形成される。
【００４５】
次に、前記マスク２０をエッチングマスクとして使用し、前記導電膜３にパターンニングを施し、図５に示すように、n-型エピタキシャル層１Ｂの主面の第１領域にゲート電極３Ａを形成すると共に、このゲート電極３Ａにゲート絶縁膜２の一部の表面を露出するゲート開口３Ｂを形成する。この工程において、ゲート電極３Ａ、ゲート開口３Ｂの夫々は同一工程で形成されるので、ゲート電極３Ａに対するゲート開口３Ｂの位置ずれを防止することができる。
次に、前記マスク２０を除去する。
【００４６】
次に、前記n-型エピタキシャル層１Ｂの主面の第１領域に前記ゲート開口３Ｂを通してｎ型不純物４を選択的に導入する。このｎ型不純物４は、図６に示すように、n-型エピタキシャル層１Ｂの主面の第２領域上を覆うマスク２１及び前記ゲート電極３Ａを不純物導入用マスクとして使用するイオン打込み法で導入される。ｎ型不純物４は、例えば、最終的な導入量が１０１１〜１０１２［atoms／cm２］程度に設定された条件下において導入される。マスク２１は、例えば、フォトリソグラフィ技術で形成されたフォトレジスト膜で形成される。
【００４７】
次に、前記n-型エピタキシャル層１Ｂの主面の第２領域に前記ゲート電極３Ａに対して自己整合でｐ型不純物５を選択的に導入する。このｐ型不純物５は、図７に示すように、前記ゲート開口３Ｂ上を覆うマスク２２及び前記ゲート電極３Ａを不純物導入用マスクとして使用するイオン打込み法で導入される。ｐ型不純物５は、例えば、最終的な導入量が１０１３〜１０１４［atoms／cm２］程度に設定された条件下において導入される。マスク２２は、例えば、フォトリソグラフィ技術で形成されたフォトレジスト膜で形成される。
【００４８】
次に、熱拡散処理を施し、図８に示すように、前記n-型エピタキシャル層１Ｂの主面の第１領域に、前記ｎ型不純物４で、低抵抗領域であるｎ型半導体領域４Ａを形成すると共に、前記n-型エピタキシャル層１Ｂの主面の第２領域に、前記ｐ型不純物５で、チャネル形成領域であるｐ型半導体領域５Ａを形成する。この工程において、ゲート電極３Ａに対するゲート開口３Ｂの位置ずれが防止されているので、ゲート開口３Ｂを通して導入されたｎ型不純物４からなるｎ型半導体領域(低抵抗領域)４Ａの位置ずれを防止することができる。
【００４９】
次に、前記ｐ型半導体領域５Ａの主面の一部の領域に前記ゲート電極３Ａに対して自己整合でｎ型不純物６を選択的に導入する。このｎ型不純物６は、図９に示すように、前記ゲート開口３Ｂ上を覆い、かつ前記ｐ型半導体領域５Ａの主面の他部の領域上を覆うマスク２３及び前記ゲート電極３Ａを不純物導入用マスクとして使用するイオン打込み法で導入される。ｎ型不純物６は、例えば、最終的な導入量が１０１５〜１０１６［atoms／cm２］程度に設定された条件下において導入される。マスク２３は、例えば、フォトリソグラフィ技術で形成されたフォトレジスト膜で形成される。
【００５０】
次に、熱拡散処理を施し、図１０に示すように、前記ｐ型半導体領域５Ａの主面の一部の領域に、前記ｎ型不純物６で、ソース領域であるn+型半導体領域６Ａを形成する。この工程により、ｎ型半導体領域(低抵抗領域)４Ａとn+型半導体領域(チャネル形成領域)６Ａとの間の距離でチャネル長が規定されるＭＩＳＦＥＴＱが形成される。
【００５１】
次に、前記ゲート電極３Ａ上を含むn-型エピタキシャル層１Ｂの主面上の全面にＰＳＧ膜からなる層間絶縁膜７を形成し、その後、図１１に示すように、前記層間絶縁膜７に、前記ｐ型半導体領域５Ａの主面の一部の領域及びn+型半導体領域６Ａの主面の一部の領域を露出する接続孔８を形成する。
【００５２】
次に、前記ｐ型半導体領域５Ａの主面に接続孔８を通してｐ型不純物をイオン打込み法で選択的に導入し、ｐ型半導体領域５Ａの主面にコンタクト領域であるp+型半導体領域９を形成する。
【００５３】
次に、前記n+型半導体領域６Ａ、p+型半導体領域９の夫々に電気的に接続されるソース配線１０Ａを形成すると共に、前記ゲート電極３Ａに電気的に接続されるゲート配線(１０Ｂ)を形成する。
【００５４】
次に、前記ソース配線１０Ａ上及びゲート配線(１０Ｂ)上を含むn-型エピタキシャル層１Ｂの主面上の全面にポリイミド樹脂膜からなる最終保護膜１１を形成する。この後、半導体基体１の裏面にドレイン電極１２を形成することにより、ＭＩＳＦＥＴＱを有するパワートランジスタがほぼ完成する。
なお、前述の製造プロセスにおいて、ｎ型半導体領域４Ａの工程は削除してもよい。
【００５５】
このように、本実施形態によれば以下の作用効果が得られる。
（１）ＭＩＳＦＥＴＱを有するパワートランジスタ(半導体装置)の製造方法において、ドレイン領域であるn-型エピタキシャル層１の主面上にゲート絶縁膜２を介在して導電膜３を形成する工程と、前記導電膜３にパターンニングを施し、前記n-型エピタキシャル層１Ｂの主面の第１領域上にゲート電極３Ａを形成すると共に、このゲート電極にゲート開口３Ｂを形成する工程と、前記n-型エピタキシャル層１Ｂの主面の第２領域に前記ゲート電極３Ａに対して自己整合で導入されたｐ型不純物５で、チャネル形成領域であるｐ型半導体領域５Ａを形成する工程と、前記ｐ型半導体領域５Ａの主面に前記ゲート電極３Ａに対して自己整合で導入されたｎ型不純物６で、ソース領域であるn+型半導体領域６Ａ形成する工程とを備える。
【００５６】
これにより、ゲート電極３Ａ、ゲート開口３Ｂの夫々を同一工程で形成するので、ゲート電極３Ａに対するゲート開口３Ｂの位置ずれを防止することができる。この結果、低抵抗領域であるｎ型半導体領域４Ａを形成しない場合、チャネル形成領域であるｐ型半導体領域５Ａとゲート電極とが重ならない目空き領域(１
５)の発生を抑制することができるので、ＭＩＳＦＥＴＱのチャネル形成領域（
ｐ型半導体領域５Ａ）とドレイン領域(n-型エピタキシャル層１Ｂ)との間のｐｎ接合部での接合耐圧の劣化を防止することができる。
【００５７】
また、チャネル層が確実に形成されるので、ＭＩＳＦＥＴＱのしきい値電圧の変動を防止することができる。
【００５８】
また、チャネル層が確実に形成されるので、パワートランジスタに搭載される複数のＭＩＳＦＥＴＱの夫々の電気特性を均一にすることができる。
【００５９】
（２）前記（１）に記載のパワートランジスタ（半導体装置）の製造方法において、前記ドレイン領域であるn-型エピタキシャル層１Ｂの主面の第１領域に前記ゲート開口３Ｂを通して導入されたｎ型不純物４で、低抵抗領域であるｎ型半導体領域４Ａを形成する工程を備える。
【００６０】
これにより、ゲート電極３Ａに対するゲート開口３Ｂの位置ずれを防止することができるので、低抵抗領域であるｎ型半導体領域４Ａの位置ずれを防止するこができる。この結果、低抵抗領域であるｎ型半導体領域４Ａとチャネル形成領域であるｐ型半導体領域５Ａとが重なる重複領域１４の発生を抑制することができるので、ＭＩＳＦＥＴＱのパンチスルー耐圧の劣化を防止することができる。
【００６１】
なお、前記ゲート開口３Ｂの平面形状は、図１２(要部平面図)に示すように、円に近い多角形で形成してもよい。
【００６２】
また、ゲート開口３Ｂは、図２及び図１２に示すように、パターン開口３Ｃの中央に配置する。これは、チャネル形成領域であるｐ型半導体領域５Ａがパターン開口３Ｃを通して導入されたｐ型不純物５で構成され、低抵抗領域であるｎ型半導体領域４Ａがゲート開口３Ｂを通して導入されたｎ型不純物４で構成されるので、ゲート開口３Ｂとパターン開口３Ｃとが幾何学的に等距離であることが必須である。ゲート開口３Ｂの平面積を大きくすると、ゲート容量とオン抵抗は小さくすることができるがゲート抵抗が増加してしまう。逆に、ゲート開口３Ｂを小さくすると、ゲート容量とオン抵抗とを小さくすることができなくなる。図２及び図１２に示すように、三角配置のＭＩＳＦＥＴＱの場合、ゲート開口３Ｂの平面形状を三角形又は円に近い多角形にすると、前述した条件を満たせる。
【００６３】
（実 施 形 態 ２）
図１３乃至図１７は、本発明の実施形態２であるパワートランジスタ（半導体装置）の製造方法を説明するための断面図である。
【００６４】
まず、単結晶珪素からなるn+型半導体基板１Ａの主面上にn-型エピタキシャル層(第１導電型の半導体領域)１Ｂが形成された半導体基体１を用意する。
【００６５】
次に、熱酸化処理を施し、前記n-型エピタキシャル層１Ｂの主面上に熱酸化珪素膜からなるゲート絶縁膜２を形成する。
【００６６】
次に、前述の実施形態１と同様に、前記n-型エピタキシャル層１Ｂの主面上にゲート絶縁膜２を介在して導電膜(３)を形成する。
【００６７】
次に、前記導電膜（３）にパターンニングを施し、前記n-型エピタキシャル層１Ｂの主面の第１領域上にゲート電極３Ａを形成すると共に、このゲート電極３Ａにゲート絶縁膜３Ａの主面の一部の領域を露出するゲート開口３Ｂを形成する。この工程において、ゲート電極３Ａ、ゲート開口３Ｂの夫々は同一工程で形成されるので、ゲート電極３Ａに対するゲート開口３Ｂの位置ずれを防止することができる。なお、このパターンニング工程は、前述の実施形態１と同様に、フォトレジスト膜からなるマスクをエッチングマスクとして使用するエッチング技術で行なわれる。
【００６８】
次に、前記n-型エピタキシャル層１Ｂの主面の第１領域に前記ゲート開口３Ｂを通してｎ型不純物４を選択的に導入すると共に、前記n-型エピタキシャル層１Ｂの主面の第２領域に前記ゲート電極３Ａに対して自己整合で前記ｎ型不純物４を選択的に導入する。このｎ型不純物４は、図１３に示すように、ゲート電極３Ａを不純物導入用マスクとして使用するイオン打込み法で導入される。ｎ型不純物４は、例えば、最終的な導入量が１０１１〜１０１２［atoms／cm２］程度に設定された条件下において導入される。
【００６９】
次に、前記n-型エピタキシャル層１Ｂの主面の第２領域に前記ゲート電極３Ａに対して自己整合で前記ｎ型不純物４の導入量に比べて導入量が高めに設定されたｐ型不純物５を選択的に導入する。このｐ型不純物５は、図１４に示すように、前記ゲート開口３Ｂ上を覆うマスク３０及び前記ゲート電極３Ａを不純物導入用マスクとして使用するイオン打込み法で導入される。ｐ型不純物５は、例えば、最終的な導入量が１０１３〜１０１４［atoms／cm２］程度に設定された条件下において導入される。マスク３０は、例えば、フォトリソグラフィ技術で形成されたフォトレジスト膜で形成される。
【００７０】
次に、熱拡散処理を施し、図１５に示すように、前記n-型エピタキシャル層１Ｂの主面の第１領域に、前記ｎ型不純物４で、低抵抗領域であるｎ型半導体領域４Ａを形成すると共に、前記n-型エピタキャル層１Ｂの主面の第２領域に前記ｐ型不純物５で、ｐ型半導体領域５Ａを形成する。この工程において、n-型エピタキシャル層１Ｂの主面の第２領域にはｎ型不純物４、ｐ型不純物５の夫々が導入されているが、ｐ型不純物５の導入量がｎ型不純物４の導入量に比べて一桁程度高いので、n-型エピタキシャル層１Ｂの主面の第２領域にはｐ型半導体領域５Ａが形成される。また、ゲート電極３Ａに対するゲート開口３Ｂの位置ずれが防止されているので、ゲート開口３Ｂを通して導入されたｎ型不純物４からなるｎ型半導体領域(低抵抗領域)４Ａの位置ずれを防止することができる。
【００７１】
次に、前記ｐ型半導体領域５Ａの主面の一部の領域に前記ゲート電極３Ａに対して自己整合でｎ型不純物６を選択的に導入する。このｎ型不純物６は、図１６に示すように、前記ゲート開口３Ｂ上を覆い、かつ前記ｐ型半導体領域５Ａの主面の他部の領域上を覆うマスク３１及び前記ゲート電極３Ａを不純物導入用マスクとして使用するイオン打込み法で導入される。ｎ型不純物６は、例えば、最終的な導入量が１０１５〜１０１６［atoms／cm２］程度に設定された条件下において導入される。マスク３１は、例えば、フォトリソグラフィ技術で形成されたフォトレジスト膜で形成される。
【００７２】
次に、熱拡散処理を施し、図１７に示すように、前記ｐ型半導体領域５Ａの主面の一部の領域に、前記ｎ型不純物６で、ソース領域であるn+型半導体領域６Ａを形成する。この工程により、ｎ型半導体領域(低抵抗領域)４Ａとn+型半導体領域(チャネル形成領域)６Ａとの間の距離でチャネル長が規定されるＭＩＳＦＥＴＱが形成される。
【００７３】
次に、前述の実施形態１と同様に、層間絶縁膜(７)、接続孔(８)、コンタクト領域であるp+型半導体領域(９)、ソース配線(１０Ａ)、ゲート配線(１０Ｂ)、最終保護膜(１１)、ドレイン電極(１２)の夫々を形成することにより、ＭＩＳＦＥＴＱを有するパワートランジスタがほぼ完成する。
なお、前述の製造プロセスにおいて、ｎ型半導体領域４Ａの工程は削除してもよい。
【００７４】
このように、本実施形態によれば、前述の実施形態１と同様の効果が得られると共に、n-型エピタキャル層１Ｂの主面の第１領域にゲート開口３Ｂを通してｎ型不純物４を選択的に導入する時のマスクを廃止することができるので、前述の実施形態１に比べてホトリソグラフィ工程（塗布、ベーク処理、露光処理、現像処理等）を１工程削除することができる。
【００７５】
（実 施 形 態 ３）
図１８乃至図２２は、本発明の実施形態３であるパワートランジスタ（半導体装置）の製造方法を説明するための断面図である。
【００７６】
まず、単結晶珪素からなるn+型半導体基板１Ａの主面上にn-型エピタキシャル層(第１導電型の半導体領域)１Ｂが形成された半導体基体１を用意する。
【００７７】
次に、熱酸化処理を施し、前記n-型エピタキシャル層１Ｂの主面上に熱酸化珪素膜からなるゲート絶縁膜２を形成する。
【００７８】
次に、前述の実施形態１と同様に、前記n-型エピタキシャル層１Ｂの主面上にゲート絶縁膜２を介在して導電膜(３)を形成する。
【００７９】
次に、前記導電膜（３）にパターンニングを施し、前記n-型エピタキシャル層１Ｂの主面の第１領域上にゲート電極３Ａを形成すると共に、このゲート電極３Ａにゲート絶縁膜３Ａの主面の一部の領域を露出する開口３Ｂを形成する。この工程において、ゲート電極３Ａ、ゲート開口３Ｂの夫々は同一工程で形成されるので、ゲート電極３Ａに対するゲート開口３Ｂの位置ずれを防止することができる。なお、このパターンニング工程は、前述の実施形態１と同様に、フォトレジスト膜からなるマスクをエッチングマスクとして使用するエッチング技術で行なわれる。
【００８０】
次に、前記n-型エピタキシャル層１Ｂの主面の第２領域に前記ゲート電極３Ａに対して自己整合でｐ型不純物５を選択的に導入する。このｐ型不純物５は、図１８に示すように、ゲート開口３Ｂ上を覆うマスク４０及び前記ゲート電極３Ａを不純物導入用マスクとして使用するイオン打込み法で導入される。ｐ型不純物５は、例えば、最終的な導入量が１０１３〜１０１４［atoms／cm２］程度に設定された条件下において導入される。マスク４０は、例えば、フォトリソグラフィ技術で形成されたフォトレジスト膜で形成される。
【００８１】
次に、熱拡散処理を施し、図１９に示すように、前記n-型エピタキシャル層１Ｂの主面の第２領域に、前記ｐ型不純物５で、チャネル形成領域であるｐ型半導体領域５Ａを形成する。
【００８２】
次に、前記ｐ型半導体領域５Ａの主面の一部の領域に前記ゲート電極３Ａに対して自己整合でｎ型不純物６を選択的に導入する。このｎ型不純物６は、図２０に示すように、前記ゲート開口３Ｂ上を覆い、かつ前記ｐ型半導体領域５Ａの主面の他部の領域上を覆うマスク４１及び前記ゲート電極３Ａを不純物導入用マスクとして使用するイオン打込み法で導入される。ｎ型不純物６は、例えば、最終的な導入量が１０１５〜１０１６［atoms／cm２］程度に設定された条件下において導入される。マスク４１は、例えば、フォトリソグラフィ技術で形成されたフォトレジスト膜で形成される。
【００８３】
次に、熱拡散処理を施し、前記ｐ型半導体領域５Ａの主面の一部の領域に、前記ｎ型不純物６で、ソース領域であるn+型半導体領域６Ａを形成する。
【００８４】
次に、熱酸化処理を施し、前記n+型半導体領域６Ａの主面上に増速酸化絶縁膜１３を形成する。この工程において、ｐ型半導体領域５Ａの主面の他部の領域上及びn-型エピタキシャル層１Ｂの主面の第１領域上にも増速酸化絶縁膜が形成されるが、増速酸化絶縁膜は不純物濃度によって成長速度が異なるので、不純物濃度が高いn+型半導体領域６Ａの主面上に形成される増速酸化絶縁膜１３の膜厚は、不純物濃度が低いｐ型半導体領域５Ａの主面の他部の領域上及びn-型エピタキシャル層１Ｂの主面の第１領域上に形成される増速酸化絶縁膜の膜厚に比べて厚くなる。なお、前工程のマスク４１で被覆されなかったゲート電極３Ａの表面上にも増速酸化絶縁膜１３が形成される。
【００８５】
次に、前記n-型エピタキシャル層１Ｂの主面の第１領域上に前記ゲート開口３Ｂを通してｎ型不純物４を選択的に導入する。このｎ型不純物４は、図２１に示すように、前記増速酸化絶縁膜１３及び前記ゲート電極３Ａを不純物導入用マスクとして使用するイオン打込み法で導入される。ｎ型不純物４は、例えば、最終的な導入量が１０１１〜１０１２［atoms／cm２］程度に設定された条件下において導入される。この工程において、ｐ型半導体領域５Ａの主面の他部の領域にもｎ型不純物４が導入される。
【００８６】
次に、前述の実施形態１と同様に層間絶縁膜７、接続孔８の夫々を形成する。
次に、前記ｐ型半導体領域５Ａの主面に前記接続孔８を通してｐ型不純物をイオン打込み法で選択的に導入する。このｐ型不純物は、例えば、最終的な導入量が１０１５〜１０１６［atoms／cm２］程度に設定された条件下において導入される。
【００８７】
次に、熱拡散処理を施し、図２２に示すように、前記n-型エピタキシャル層１Ｂの主面の第１領域に、前記ｎ型不純物４で、低抵抗領域であるｎ型半導体領域４Ａを形成すると共に、前記ｐ型半導体領域５Ａの主面に、前記ｐ型不純物で、コンタクト領域であるp+型半導体領域９を形成する。この工程において、ｐ型半導体領域５Ａの主面にはｎ型不純物４、ｐ型不純物の夫々が導入されているが、ｐ型不純物の導入量がｎ型不純物４の導入量に比べて四桁程度高いので、ｐ型半導体領域５Ａの主面にはp+型半導体領域９が形成される。また、この工程において、ゲート電極３Ａに対するゲート開口３Ｂの位置ずれが防止されているので、ゲート開口３Ｂを通して導入されたｎ型不純物４からなるｎ型半導体領域（低抵抗領域）４Ａの位置ずれを防止することができる。この工程により、ｎ型半導体領域(低抵抗領域)４Ａとn+型半導体領域(チャネル形成領域)６Ａとの間の距離でチャネル長が規定されるＭＩＳＦＥＴＱが形成される。
【００８８】
次に、前述の実施形態１と同様に、ソース配線(１０Ａ)、ゲート配線(１０Ｂ)、最終保護膜(１１)、ドレイン電極(１２)の夫々を形成することにより、ＭＩＳＦＥＴＱを有するパワートランジスタがほぼ完成する。
なお、前述の製造プロセスにおいて、ｎ型半導体領域４Ａの工程は削除してもよい。
【００８９】
このように、本実施形態によれば、前述の実施形態１と同様の効果が得られると共に、n-型エピタキシャル層１Ｂの主面の第１領域にゲート開口３Ｂを通してｎ型不純物４を選択的に導入する時のフォトレジストマスクを廃止することができるので、前述の実施形態１に比べてホトリソグラフィ工程（塗布、ベーク処理、露光処理、現像処理等）を１工程削除することができる。
【００９０】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００９１】
例えば、本発明は、図２３及び図２４(ゲート電極の要部平面図)に示すように、ストライプ形状のゲート電極３Ａにゲート開口３Ｂが形成されたＭＩＳＦＥＴを有するパワートランジスタに適用できる。
【００９２】
また、本発明は、等価回路的に、ｐｎｐ型バイポーラトランジスタ、ＭＩＳＦＥＴの夫々で構成されるＩＧＢＴ（Ｉnsulated Ｇate Ｂipolar Ｔransistor)を有するパワートランジスタ(半導体装置)に適用できる。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施形態１であるパワートランジスタのチップレイアウト図である。
【図２】前記パワートランジスタの要部平面図である。
【図３】図２に示すＡ−Ａの位置で切った断面図である。
【図４】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図５】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図６】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図７】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図８】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図９】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１０】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１１】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１２】前記パワートランジスタに搭載されるＭＩＳＦＥＴのゲート電極の変形例を示す要部平面図である。
【図１３】本発明の実施形態２であるパワートランジスタの製造方法を説明するための要部断面図である。
【図１４】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１５】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１６】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１７】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１８】本発明の実施形態３であるパワートランジスタの製造方法を説明するための要部断面図である。
【図１９】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図２０】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図２１】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図２２】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図２３】パワートランジスタに搭載されるＭＩＳＦＥＴのゲート電極の変形例を示す要部平面図である。
【図２４】パワートランジスタに搭載されるＭＩＳＦＥＴのゲート電極の変形例を示す要部平面図である。
【図２５】従来のパワートランジスタの製造方法を説明するための要部断面図である。
【図２６】従来のパワートランジスタの製造方法を説明するための要部断面図である。
【図２７】従来のパワートランジスタの製造方法を説明するための要部断面図である。
【図２８】従来のパワートランジスタの製造方法を説明するための要部断面図である。
【図２９】従来のパワートランジスタの製造方法を説明するための要部断面図である。
【図３０】従来のパワートランジスタの製造方法を説明するための要部断面図である。
【図３１】従来のパワートランジスタの製造方法を説明するための要部断面図である。
【図３２】従来のパワートランジスタの問題点を説明するための要部断面図である。
【図３３】従来のパワートランジスタの問題点を説明するための要部断面図である。
【符号の説明】
【００９４】
１…半導体基体、１Ａ…n+型半導体基板、１Ｂ…n-型エピタキシャル層、２…ゲート絶縁膜、３…導電膜、３Ａ…ゲート電極、３Ｂ…ゲート開口、３Ｃ…パターン開口、４…ｎ型不純物、４Ａ…ｎ型半導体領域(低抵抗領域)、５…ｐ型不純物、５Ａ…ｐ型半導体領域(チャネル形成領域)、６…ｎ型不純物、６Ａ…n+型半導体領域(ソース領域)、７…層間絶縁膜、８…接続孔、９…p+型半導体領域、１０Ａ…ソース配線、１０Ｂ…ゲート配線、１１…最終保護膜、１２…ドレイン電極、１３…増速酸化絶縁膜、１４…重複領域、１５…目空領域、１６…半導体チップ形成領域。
【図１】
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【図２】
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【図３】
2006054483.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2006054483.tif 000009
【図８】
2006054483.tif 000010
【図９】
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【図１０】
2006054483.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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