(57)【要約】【課題】  本発明は、ＬＶＤＳドライブ回路において、電源電圧より低耐圧のトランジスタをスイッチングトランジスタに用いることにより、ＬＶＤＳドライブ回路の最大動作周波数改善し、その低耐圧トランジスタに耐圧以上の電圧がかからない様にする。【解決手段】  本発明の出力ドライブ回路はスイッチング回路１４のＰＭＯＳトランジスタ４、６とＰＭＯＳトランジスタ５，７の電源電圧（例えば２．５Ｖ）に比べて（例えば、１．８Ｖ）の電圧で低耐圧化し、上記スイッチング回路１４のＰＭＯＳ及びＮＭＯＳトランジスタ４、６と５，７のゲートＧに供給する論理Ｌ及び論理Ｈレベルを出力するＰＭＯＳ用及びＮＭＯＳ用レベルシフタ回路１８と１９並びに出力パスを遮断或いは接続する出力スイッチング回路２０を追加しコモンモード回路１５により電流制御回路８を制御させたものである【選択図】  図１
2006054756.tif 000002
【特許請求の範囲】
【請求項１】
対のＣＭＯＳトランジスタをブリッジ構成とした４個のトランジスタに入力信号が供給され、負荷に対し逆方向の電流を出力するスイッチング回路と、該スイッチング回路に電流を供給する電流源回路と、該ＣＭＯＳの中点から取り出して該電流源回路の電流を制御するように成されたコモンモード回路から成る出力ドライブ回路において、
上記スイッチング回路を構成する上記対のＣＭＯＳトランジスタの同極性のトランジスタに論理Ｌレベルと論理Ｈレベル間で変化する入力を供給するＰＭＯＳ用レベルシフタ及びＮＭＯＳ用レベルシフタと、
上記スイッチング回路と上記負荷間に設けた出力をオン、オフ制御する出力スイッチング回路とを、
具備して、
上記スイッチング回路の上記４個のトランジスタを上記電流源の電圧より低い耐圧のトランジスタで構成したことを特徴とする出力ドライブ回路。
【請求項２】
前記対のＣＭＯＳトランジスタがＰＭＯＳトランジスタとＮＭＯＳトランジスタのドレイン同士を接続した直列回路で構成され、該対のＰＭＯＳトランジスタのソース同士と該対のＮＭＯＳトランジスタのソース同士を接続したブリッジ構成の前記スイッチング回路と、
上記ブリッジ構成の上記ＰＭＯＳトランジスタのソース同士の接続点とホット電源間に接続した電流制御回路と、
上記ブリッジ構成の上記ＮＭＯＳトランジスタのソース同士の接続点と接地間に接続した前記電流源回路と、
上記対のＣＭＯＳトランジスタのドレイン同士を接続した接続点から取り出した出力を前記負荷に供給すると共に該出力の中点電圧と、基準電圧が比較される差動増幅回路とからなる前記コモンモード回路と、
を具備し、
上記コモンモード回路の上記差動増幅回路の比較出力によって上記電流源回路の上記電流制御回路の電流を制御して成ることを特徴とする請求項１記載の出力ドライブ回路。
【請求項３】
対のＣＭＯＳトランジスタをブリッジ構成とした４個のトランジスタに入力信号が供給され、負荷に対し逆方向の電流を出力するスイッチング回路と、該スイッチング回路に電流を供給する電流源回路と、該ＣＭＯＳの中点から取り出して該電流源回路の電流を制御するように成されたコモンモード回路から成る出力ドライブ回路の制御方法において、
上記スイッチング回路を構成する上記対のＣＭＯＳトランジスタの同極性のトランジスタに論理Ｌレベルと論理Ｈレベル間で変化する入力を供給するＰＭＯＳ用レベルシフタ及びＮＭＯＳ用レベルシフタと、
上記スイッチング回路と上記負荷間に設けた出力をオン、オフ制御する出力スイッチング回路と、
を具備して、
上記スイッチング回路の上記４個のトランジスタを上記電流源の電圧より低い耐圧のトランジスタで構成し、該スイッチング回路の動作状態では上記コモンモード回路及び上記出力スイッチング回路を動作状態と成す共に上記ＰＭＯＳ用レベルシフタ及び上記ＮＭＯＳ用レベルシフタから上記論理Ｌレベルから上記論理Ｈレベルまでを出力させて成ることを特徴とする出力ドライブ回路の制御方法。
【請求項４】
前記スイッチング回路の動作状態では上記ＰＭＯＳ用レベルシフタの上記論理Ｌレベルを０．７Ｖとし、上記論理Ｈレベルを２．５Ｖとなし、上記ＮＭＯＳ用レベルシフタの上記論理Ｌレベルを０Ｖとし、上記論理Ｈレベルを１．８Ｖと成したことを特徴とする請求項３記載の出力ドライブ回路の制御方法。
【請求項５】
対のＣＭＯＳトランジスタをブリッジ構成とした４個のトランジスタに入力信号が供給され、負荷に対し逆方向の電流を出力するスイッチング回路と、該スイッチング回路に電流を供給する電流源回路と、該ＣＭＯＳの中点から取り出して該電流源回路の電流を制御するように成されたコモンモード回路から成る出力ドライブ回路の制御方法において、
上記スイッチング回路を構成する上記対のＣＭＯＳトランジスタの同極性のトランジスタに論理Ｌレベルと論理Ｈレベル間で変化する入力を供給するＰＭＯＳ用レベルシフタ及びＮＭＯＳ用レベルシフタと、
上記スイッチング回路と上記負荷間に設けた出力をオン、オフ制御する出力スイッチング回路と、
を具備して、
上記スイッチング回路の上記４個のトランジスタを上記電流源の電圧より低い耐圧のトランジスタで構成し、該スイッチング回路の動作状態からスタンバイ状態、或いは電源投入時では上記電流源回路及び上記コモンモード回路並びに上記出力スイッチング回路を非動作状態と成す共に上記ＰＭＯＳ用レベルシフタから上記論理Ｌレベルを出力させ、上記ＮＭＯＳ用レベルシフタからから上記論理Ｈレベルを出力させて成ることを特徴とする出力ドライブ回路の制御方法。
【請求項６】
前記スイッチング回路の動作状態からスタンバイ状態或いはでは上記ＰＭＯＳ用レベルシフタの上記論理Ｌレベルを０．７Ｖとなし、上記ＮＭＯＳ用レベルシフタの上記論理Ｈレベルを１．８Ｖと成したことを特徴とする請求項５記載の出力ドライブ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はレシーバ回路の出力ドライブ回路及び出力ドライブ回路の制御方法に係わり、特に、電源電圧より低耐圧のスイッチングトランジスタを用いることでドライブ回路の最大動作周波数を改善し、スイッチングトランジスタの低耐圧電圧以上の電圧が加わらないように成した出力ドライブ回路及び出力ドライブ回路の制御方法に関する。
【背景技術】
【０００２】
従来から、レベルシフト回路を備えた電圧出力回路として、出力段のＭＯＳ型トランジスタの耐圧を下げることができる回路構が特許文献１に開示されている。この電圧出力回路は、入力端子に入力された２つの入力信号に基づいて、出力ＨレベルＶＣＣ、出力ＬレベルＶＥＥ及び中間レベルＶＭの３種類の電圧のうちの１つを出力信号として出力端子に出力する様になしたもので、図６は特許文献１に開示されている回路構成を示すものである。
【０００３】
図６に於いて、２つの入力端子１，２に入力された入力信号Ｓ１，Ｓ２はインバータ２１，ＮＡＮＤゲート回路２２及びＮＯＲゲート回路２３からなるデコード回路によって２つのデコード信号となる。そのうちの一方は第１のレベルシフト回路２４に与えられ、他方は第２のレベルシフト回路２５に与えられる。入力信号Ｓ１，Ｓ２は共に論理ＬレベルＧＮＤ（０Ｖ）と論理ＨレベルＶＤＤ（５Ｖ）との間で変化する信号である。インバータ回路２１，ＮＡＮＤゲート回路２２及びＮＯＲゲート回路２３はＧＮＤ（０Ｖ）とＶＤＤ（５Ｖ）との間で動作する。
【０００４】
第１のレベルレベルシフト回路２４は入力されたＧＮＤ（０Ｖ）レベル又はＶＤＤ（５Ｖ）レベルの信号をＧＮＤ（０Ｖ）レベル又は出力ＨレベルＶＣＣ（４０Ｖ）の信号に変換してＨ側（Ｐｃｈ）出力トランジスタ２８のゲートに与える。一方、第２のレベルレベルシフト回路２５は入力されたＧＮＤ（０Ｖ）レベル又はＶＤＤ（５Ｖ）レベルの信号を出力ＬレベルＶＥＥ（−４０Ｖ）又はＶＤＤ（５Ｖ）の信号に変換してＬ側（Ｎｃｈ）出力トランジスタ２９のゲートに与える。
【０００５】
Ｈ側出力トランジスタ２８のソースは出力Ｈレベルの電源電圧ＶＣＣに接続され、Ｌ側出力トランジスタ２９のソースは出力Ｌレベルの電源電圧ＶＥＥに接続されている。そして、Ｈ側出力トランジスタ２８のドレインとＬ側出力トランジスタ２９のドレインとが接続され、この接続点が出力端子３に接続されている。この出力端子３から出力信号Ｓ３が出力される。
【０００６】
更に、中間レベルＶＭ（２．５Ｖ）と出力端子３との間に別のＰｃｈ及びＮｃｈトランジスタ２６，２７を直列接続したスイッチ回路が接続されている。Ｐｃｈトランジスタ２６のゲートはＬ側出力トランジスタ２９のゲートに接続され、Ｎｃｈトランジスタ２７のゲートはＨ側出力トランジスタ２８のゲートに接続されている。
【０００７】
上記のような回路構成によれば、２つの入力信号Ｓ１，Ｓ２のＨ又はＬレベルの組合せによって、出力端子３に得られる出力信号Ｓ３がＶＣＣ，ＶＥＥ及びＶＭの３つのうちのいずれかの電位になる。
【０００８】
例えば、図６に示すように、第１の入力信号Ｓ１がＬレベルであれば、第２の入力信号Ｓ２に関係なく、第１のレベルシフト回路２４の入力信号がＨレベルになり、第２のレベルシフト回路２５の入力信号がＬレベルになる。この結果、Ｈ側出力トランジスタ２８及びＬ側出力トランジスタ２９が共にオフになる。一方、Ｌレベル信号がゲートに入力されるＰｃｈトランジスタ２６及びＨレベル信号がゲートに入力されるＮｃｈトランジスタ２７は共にオンになる。したがって、このときの出力信号Ｓ３の電位は中間電位ＶＭとなる。
【０００９】
第１の入力信号Ｓ１がＨレベルの場合は、第２の入力信号Ｓ２に応じて、第１のレベルシフト回路２４の入力信号及び第２のレベルシフト回路２５の入力信号が共にＨレベル又はＬレベルになる。つまり、第２の入力信号Ｓ２がＨレベルであれば、第１及び第２のレベルシフト回路２４，２５の入力信号が共にＬレベルとなり、第２の入力信号Ｓ２がＬレベルであれば、第１及び第２のレベルシフト回路２４，２５の入力信号が共にＨレベルとなる。前者の場合はＨ側出力トランジスタ２８がオン、Ｌ側出力トランジスタ２９がオフとなるので、このときの出力信号Ｓ３の電位はＶＣＣとなる。後者の場合は、Ｈ側出力トランジスタ２８がオフ、Ｌ側出力トランジスタ２９がオンとなるので、このときの出力信号Ｓ３の電位はＶＥＥとなる。また、いずれの場合も、Ｐｃｈトランジスタ２６及びＮｃｈトランジスタ２７のいずれか一方がオフになるので、中間電位ＶＭと出力端子３とは遮断されている。
【００１０】
上記のような動作によれば、Ｈ側出力トランジスタ２８のゲートに印加される電圧の範囲はＧＮＤ（０Ｖ）からＶＣＣ（４０Ｖ）であり、従来（−４０Ｖから４０Ｖ）の半分となる。同様に、Ｌ側出力トランジスタ２９のゲートに印加される電圧の範囲はＶＥＥ（−４０Ｖ）からＶＤＤ（５Ｖ）であり、従来（−４０Ｖから４０Ｖ）の半分近くの電圧となる。したがって、両トランジスタ２８，２９の耐圧を大幅に下げることができ、これに伴って集積回路のチップ面積及び消費電力を低減することができることが開示されている。
【００１１】
さらに、図７に出力ドライブ回路としてＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｅｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌ）用の入出力ドライブ回路の構成が非特許文献２に開示されている。図７に従来から使用されている一般的なＬＶＤＳドライブ回路の回路構成を示すものである。ＬＶＤＳはコンピュータなどの機器間に接続のための高速シリアルデータ伝送規格の一種でありその入出力回路は６５５Ｍｂｉｔ/Ｓの信号を最長２５ｍのツイストペア線を介して伝送が可能となる。この方式は差動信号形式の採用により電磁放射雑音や電子機器間のグランド電位差の影響を受けにくいことが特徴であり、出力は図７に示すように電流駆動形式でその振幅は約３．５ｍＡ（差動信号振幅は２５０〜４５０ｍＶ）と極めて小さく、機器の低消費電力化、低雑音化に適した構成と成されている。
【００１２】
図７を具体的に説明すると、Ａ，Ｂ，Ｃ，Ｄはスイッチング回路１４を構成する出力段を示すＰＭＯＳトタンジスタ４，６とＮＭＯＳトランジスタ５，７のゲートに供給された入力端信号であり、対のＣＭＯＳ構成のＰＭＯＳトランジスタ４，６とＮＭＯＳトランジスタ５，７は夫々ＰＭＯＳトランジスタ４，６のドレインと夫々ＮＭＯＳトランジスタ５，７のドレイン同士が直列接続され、ＰＭＯＳトランジスタ４，６のソース同士、及びＮＭＯＳトランジスタ５，７のソース同士が互いに共通接続されてブリッジ構成と成されている。
【００１３】
ＰＭＯＳトランジスタ４，７の共通接続されたソースと電源電圧ＶＣＣ間には電流制御回路８が接続され、ＮＭＯＳトランジスタ５，７の共通接続されたソースと接地電位ＶＥＥ間には電流源回路９が接続されている。ＣＭＯＳトランジスタ４，５及び６，７の共通接続されたドレインから取り出された出力はレシーバ回路１７を構成する負荷１３に供給されると共にＣＭＯＳトランジスタ４，５の共通接続されたドレインとＣＭＯＳトランジスタ６，７の共通接続されたドレイン間に接続した抵抗１２の中点から取り出した出力の中点電圧を差動増幅回路１０の一方の入力端子に供給する、差動増幅回路１０の他方の入力端子には基準電圧源１１から基準電圧ＶＲＥＦが供給されている。比較器を構成する差動増幅回路１０の出力は電流源制御回路８の電流をコントロールし、スイッチング回路１４の差動出力電圧の振幅が２５０〜４５０ｍＶ、駆動電流振幅が約３．５ｍＡとなる様に制御している。
【００１４】
上述のように構成された、ＬＶＤＳドライブ回路１６に用いるスイッチング回路１４の共通接続したドレイン間の出力電圧、即ち、コモン電圧（Ｘ間の電圧）は１．２Ｖ程度に選択されるが（規格が数種類あり、必ず１．２Ｖというわけではない）、スイッチング回路１４，電流源回路９とＩＣ化の際にＭＯＳトランジスタを多段で積むために、電源電圧を１．２Ｖより高めに設定する必要がある。このことから、ＬＶＤＳドライブ回路１６には高耐圧のトランジスタを使用する必要が出てくる。このためスイッチング回路１６に用いるＰＭＯＳトランジスタとＮＭＯＳトランジスタには高耐圧のトランジスタが用いられている。
【００１５】
上述の特許文献１に示された構成の電圧出力回路は、入力端子に入力された２つの入力信号に基づいて２個のレベルシフタを用いて、出力ＨレベルＶＣＣ，出力ＬレベルＶＥＥ及び中間レベルＶＭの３種類の電圧のうちの１つを出力信号として出力端子３に出力する様になし、出力用の２つのトランジスタ２８，２９の耐圧を下げることができ、これに伴って集積回路のチップ面積及び消費電力を低減するとことができることが開示されているがＨ側出力トランジスタ２８のゲートに印加される電圧の範囲はＧＮＤ（０Ｖ）からＶＣＣ（４０Ｖ）であり、従来の電圧−４０Ｖから４０Ｖに比べて半分といっても４０Ｖと高耐圧用のＭＯＳトランジスタが用いられている。
【特許文献１】特開２０００−４９５８４号公報（図１）
【非特許文献２】電子情報通信ハンドブック、６群、集積回路、６−２編  高速化技術、６８２ページから６８３ページ、ＬＶＳＤ
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記した図７に示す、ＬＶＤＳドライブ回路の特徴は低振幅出力であり、出力電圧は電源電圧の範囲でフルスイングするわけではない。このことから、ＩＣ回路内部で使用しているトランジスタすべてに高耐圧のトランジスタを使用する必要は無い。一般に高耐圧のＭＯＳトランジスタは低耐圧のＭＯＳトランジスタと比較してスイッチングスピードが遅くなってしまう。ＬＶＤＳドライブ回路１６の最大動作周波数を規定しているのは、スイッチング回路１４のＰＭＯＳおよびＮＭＯＳトランジスタ４，５，６，７であり、スイッチング回路１４のＰＭＯＳ及びＮＭＯＳトランジスタ４，５，６，７に高耐圧のトランジスタを使用していることが一般的なＬＶＤＳドライブ回路１６の最大動作周波数が上がらない点が問題となっていた。
【００１７】
本発明は、上述の課題を解決するために成されたもので、発明が解決しようとする課題はＬＶＤＳドライブ回路において、スイッチング回路のトランジスタに低耐圧トランジスタを用いることで、最大動作周波数を向上させることが出来る。この低耐圧のＭＯＳトランジスタを用いることにより、高耐圧のＭＯＳトランジスタと比較して最大動作周波数が改善される理由は、（１）ＭＯＳトランジスタのゲート面積が小さくなり、ゲート容量を減らすことができ、スイッチングスピードが上がる。（２）ＭＯＳトランジスタのｇｍが改善され、電流を流す能力が改善される。（３）ＭＯＳトランジスタのゲート電圧の変動幅が小さくなることで、スイッチングスピードが上がる等によるものである。
【課題を解決するための手段】
【００１８】
第１の本発明は、対のＣＭＯＳトランジスタをブリッジ構成とした４個のトランジスタに入力信号が供給され、負荷に対し逆方向の電流を出力するスイッチング回路と、スイッチング回路に電流を供給する電流源回路と、ＣＭＯＳの中点から取り出して電流源回路の電流を制御するように成されたコモンモード回路から成る出力ドライブ回路において、スイッチング回路を構成する対のＣＭＯＳトランジスタの同極性のトランジスタに論理Ｌレベルと論理Ｈレベル間で変化する入力を供給するＰＭＯＳ用レベルシフタ及びＮＭＯＳ用レベルシフタと、スイッチング回路と負荷間に設けた出力をオン、オフ制御する出力スイッチング回路とを、具備して、スイッチング回路の４個のトランジスタを電流源の電圧より低い耐圧のトランジスタで構成したことを特徴とする出力ドライブ回路としたものである。
【００１９】
第２の本発明は、対のＣＭＯＳトランジスタをブリッジ構成とした４個のトランジスタに入力信号が供給され、負荷に対し逆方向の電流を出力するスイッチング回路と、スイッチング回路に電流を供給する電流源回路と、ＣＭＯＳの中点から取り出して電流源回路の電流を制御するように成されたコモンモード回路から成る出力ドライブ回路の制御方法において、スイッチング回路を構成する対のＣＭＯＳトランジスタの同極性のトランジスタに論理Ｌレベルと論理Ｈレベル間で変化する入力を供給するＰＭＯＳ用レベルシフタ及びＮＭＯＳ用レベルシフタと、スイッチング回路と負荷間に設けた出力をオン、オフ制御する出力スイッチング回路と、を具備して、スイッチング回路の４個のトランジスタを電流源の電圧より低い耐圧のトランジスタで構成し、スイッチング回路の動作状態ではコモンモード回路及び出力スイッチング回路を動作状態と成す共にＰＭＯＳ用レベルシフタ及びＮＭＯＳ用レベルシフタから論理Ｌレベルから論理Ｈレベルまでを出力させて成ることを特徴とする出力ドライブ回路の制御方法としたものである。
【００２０】
第３の本発明は、対のＣＭＯＳトランジスタをブリッジ構成とした４個のトランジスタに入力信号が供給され、負荷に対し逆方向の電流を出力するスイッチング回路と、スイッチング回路に電流を供給する電流源回路と、ＣＭＯＳの中点から取り出して電流源回路の電流を制御するように成されたコモンモード回路から成る出力ドライブ回路の制御方法において、スイッチング回路を構成する対のＣＭＯＳトランジスタの同極性のトランジスタに論理Ｌレベルと論理Ｈレベル間で変化する入力を供給するＰＭＯＳ用レベルシフタ及びＮＭＯＳ用レベルシフタと、スイッチング回路と負荷間に設けた出力をオン、オフ制御する出力スイッチング回路と、を具備して、スイッチング回路の４個のトランジスタを電流源の電圧より低い耐圧のトランジスタで構成し、スイッチング回路の動作状態からスタンバイ状態、或いは電源投入時では電流源回路及びコモンモード回路並びに出力スイッチング回路を非動作状態と成す共にＰＭＯＳ用レベルシフタから論理Ｌレベルを出力させ、ＮＭＯＳ用レベルシフタからから論理Ｈレベルを出力させて成ることを特徴とする出力ドライブ回路の制御方法としたものである。
【発明の効果】
【００２１】
本発明によれば、ＬＶＤＳドライブ回路において、スイッチング回路のＭＯＳトランジスタに低耐圧トランジスタを用いることで、スイッチング回路のＭＯＳトランジスタのゲート面積が小さくなり、ゲート容量を減らすことができ、スイッチングスピードを上げることが出来る。更に、ゲート電圧の変動幅が小さくなることで、スイッチングスピードが上がることで、ＭＯＳのｇｍが改善され、電流を流す能力も改善されて最大動作周波数を向上させることが出来る効果を有する。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の出力ドライブ回路及び出力ドライブ回路の制御方法の構成を図１から図５によって説明する。図１は本発明の１形態例を示す出力ドライブ回路図、図２は本発明の動作状態からスタンバイ状態に遷移する場合の動作説明用の出力ドライブ回路図、図３は本発明のスタンバイ状態から動作状態に遷移する場合の動作説明用の出力ドライブ回路図、図４は本発明の電源投入時の動作説明用の出力ドライブ回路図、図５は本発明の動作状態を説明するためのフローチャートである。尚、以下、従来の図６および図７との対応部分には同一符号を付して説明をする。
【００２３】
先ず、図１に基づいて、本発明の出力ドライブ回路１６としてレシーバ回路１７に低振幅の電圧を供給するＬＶＤＳドライブ回路について説明する。図１に於いて、１８は入力端子Ｓ３，Ｓ４よりデコーダ等を介して音声入力信号が供給されるＰＭＯＳトランジスタ用レベルシフタである。同様に１９は入力端子Ｓ５，Ｓ６よりデコーダ等を介して音声入力信号が供給されるＮＭＯＳトランジスタ用レベルシフタである。ＰＭＯＳトランジスタ用レベルシフタ１８からは論理Ｈレベル出力Ａ＝２．５Ｖ、論理ＬレベルＢ＝０．７Ｖを出力する。又、ＮＭＯＳトランジスタ用レベルシフタ１９からは論理Ｈレベル出力Ｃ＝１．８Ｖ、論理ＬレベルＢ＝０Ｖを出力する。これらＰＭＯＳトランジスタ用レベルシフタ１８からの出力Ａ，Ｂはスイッチング回路１４を構成するＰＭＯＳトランジスタ４及び６の夫々のゲートＧに供給される。同様にＮＭＯＳトランジスタ用レベルシフタ１９からの出力Ｃ，Ｄはスイッチング回路１４を構成するＮＭＯＳトランジスタ５及び７の夫々のゲートＧに供給される。
【００２４】
図１に於けるスイッチング回路を以下具体的に説明すると、Ａ，Ｂ，Ｃ，Ｄはスイッチング回路１４を構成する出力段を示すＰＭＯＳトタンジスタ４，６とＮＭＯＳトランジスタ５，７のゲートに供給される入力信号であり、対のＣＭＯＳ構成のＰＭＯＳトランジスタ４及び６とＮＭＯＳトランジスタ５，７は夫々ＰＭＯＳトランジスタ４，６のドレインと夫々ＮＭＯＳトランジスタ５，７のドレイン同士が直列接続され、ＰＭＯＳトランジスタ４，６のソース同士、及びＮＭＯＳトランジスタ５，７のソース同士が互いに共通接続されてブリッジ構成と成されている。
【００２５】
ＰＭＯＳトランジスタ４，６の共通接続されたソースと電源電圧ＶＣＣ間には電流制御回路８が接続され、ＮＭＯＳトランジスタ５，７の共通接続されたソースと接地電位ＶＥＥ間には電流源回路９が接続されている。ＣＭＯＳトランジスタを構成するＰＭＯＳトランジスタ４，５及びＮＭＯＳトランジスタ６，７の共通接続されたドレインから取り出された出力は出力パスをスイッチングするスイッチングトランジスタ２０Ａと２０Ｂを介してレシーバ回路１７を構成する負荷１３に供給されると共にＰＭＯＳトランジスタ４，５の共通接続されたドレインとＮＭＯＳトランジスタ６，７の共通接続されたドレイン間に接続した抵抗１２の中点から取り出した出力の中点電圧を差動増幅回路１０の一方の入力端子に供給する、差動増幅回路１０の他方の入力端子には基準電圧源１１から基準電圧ＶＲＥＦが供給されている。比較器を構成する差動増幅回路１０の出力は電流源制御回路８の電流をコントロールし、Ｘ点間の電圧が１．２Ｖ、負荷１３でのスイッチング回路１４の差動出力電圧の振幅が３５０ｍＶｐｐとなる様に制御している。即ち、スイッチング回路１４を利用したコモンモード回路１５を構成している。
【００２６】
上述の構成に於いて、出力ドライブ回路１６が動作状態では、コモンモード回路１５が動作しているため、ＣＭＯＳ構成のスイッチング回路１４の両ドレイン接続点間Ｘの電圧は１．２Ｖ±３５０ｍＶｐｐとなる。このため、低耐圧用のスイッチング回路１４の各トランジスタ４，５，６，７のソースードレイン間に過電圧がかかることは無い。低耐圧用のスイッチング回路１４の各トランジスタ４，５，６，７のゲートＧには、対のＣＭＯＳ構成の同極性のＰＭＯＳトランジスタ４，６と、同極性のＮＭＯＳトランジスタ５，７のゲートＧに論理Ｌレベルから論理Ｈレベルまで変化する２個のＰＭＯＳ用レベルシフタ回路１８とＮＭＯＳ用レベルシフタ回路１９から出力された信号を入力する。
【００２７】
ＰＭＯＳ用およびＮＭＯＳ用レベルシフタ回路１８、１９はＰＭＯＳ用、ＮＭＯＳ用に２通り用意しておき、夫々のＰＭＯＳ用レベルシフタ回路１８とＮＭＯＳ用レベルシフタ回路１９に供給される音声入力信号をＰＭＯＳ用レベルシフタ回路１８は２．５Ｖから０．７Ｖの範囲で、ＮＭＯＳ用レベルシフタ回路１９では０Ｖから１．８Ｖの範囲に変換する。これら第１および第２のレベルシフタ回路１８，１９により、低耐圧用のスイッチング回路の各トランジスタ４，５，６，７のゲート電圧に過電圧がかかることは無くなる。又、対のＣＭＯＳトランジスタ４，５及び６，７の出力端である各トランジスタのドレインと負荷（レシーバ回路）１３間には出力スイッチング回路２０となるＮＭＯＳトランジスタ２０Ａ，２０Ｂのソース及びドレイン間が導通するように、即ち、「オン」状態と成されている。
【００２８】
次に図２及び図５（Ａ）に基づいて出力ドライブ回路１６が動作状態からスタンバイ状態に切り替えられる場合に動作を説明する。
【００２９】
動作状態からスタンバイ状態に切り替える時は、第１ステップＳ１に示す様にゲート電圧にＰＭＯＳトランジスタ４，６の場合は０．７Ｖ、ＮＭＯＳトランジスタ５，７の場合は１．８Ｖを印加すると第２ステップＳ２に示す様にスイッチング回路１４の全てのスイッチング用トランジスタ４，５，６，７はＯＮになされる。この状態にしておけば、低耐圧のスイッチング用トランジスタ４，５，６，７のゲートＧに過電圧が掛かることは無い。
【００３０】
次に、第３ステップＳ３の様にＮＭＯＳトランジスタ２０Ａ，２０Ｂからなる出力スイッチング回路２０をＯＦＦにする。この状態にしておかないと、レシーバ回路１７側に制約をつける必要があるため、出力ドライブ回路１６とレシーバ回路１７間のパスを遮断しておく。更に、第４ステップＳ４に示す様にコモンモード回路１５をＯＦＦにし、電源電圧ＶＣＣ（２．５Ｖ）の供給される電流制御回路８から電流が流れないようにする。この状態にすれば、消費電力をゼロにでき、低電圧用スイッチングトランジスタ回路１４の夫々のスイッチングトランジスタ４，５，６，７のソースＳードレインＤ間に過電圧がかかることも無い。
【００３１】
スタンバイ状態から動作状態に遷移する場合を図３及び図５（Ｂ）で説明する。スタンバイ状態は、図２の動作時からスタンバイ時に示した通り、スイッチング回路１４のスイッチング用トランジスタ４，５，６，７が全てＯＮであり、出力スイッチング回路２０のスイッチングトランジスタ２０Ａ，２０ＢはＯＦＦであり、且つ、コモンモード回路１５がＯＦＦであるため電流源回路９からは電流が流れていない。この状態から、はじめに第１ステップＳＴ１に示す様にコモンモード回路１５をＯＮし、電流源回路９からの電流を電流制御回路８で制御してスイッチング回路１４に電流を流す。コモンモード回路１５をはじめにＯＮしておけば、出力点Ｘには１．２Ｖが印加されるため、低耐圧用のスイッチングトランジスタ１４のソースードレイン間に過電圧がかかることは無い。
次に第２ステップＳＴ２に示す様に出力スイッチング回路２０のＮＭＯＳトランジスタ２０Ａ，２０ＢをＯＮにする。次の第３ステップＳＴ３では低耐圧用の各スイッチングトランジスタ４，５，６，７のゲートＧにＰＭＯＳ用レベルシフタ１８およびＮＭＯＳ用レベルシフタ１９を介して論理Ｌレベルから論理Ｈレベル（Ｌ：０．７Ｖ，Ｈ：２．５Ｖ）及び（Ｌ：０Ｖ，Ｈ：１．８Ｖ）の信号を送る。
【００３２】
更に、電源投入する場合を図４及び図５（Ｃ）で説明する。電源電圧投入時には図５（Ｃ）の第１ステップＳＴＥ１に示す様に電源電圧ＶＣＣのみ電圧を与えず、ほかの制御信号を先に入力し、次の第２ステップＳＴＥ２では信号の状態は図２で説明したと同様にすべてスタンバイ状態にしておく。この状態はスタンバイ状態と限りなく等しく低耐圧スイッチングランジスタ４，５，６，７に過電圧がかかることは無い。次の第３ステップＳＴＥ２で次に電源ＶＣＣに電圧を与えるように成される
【００３３】
上述のＬＶＤＳドライブ回路によると、スイッチングトランジスタに低耐圧トランジスタを用いることで、最大動作周波数が向上する。即ち、低耐圧のスイッチングトランジスタを用いることにより、高耐圧のトランジスタと比較して最大動作周波数が改善される理由には、
（イ）ゲート面積が小さくなり、ゲート容量を減らすことができ、スイッチングスピードが上がる。
（ロ）ＭＯＳのｇｍが改善され、電流を流す能力が改善される。
（ハ）ゲート電圧の変動幅が小さくなることで、スイッチングスピードが上がる。
ことが挙げられる。以下に上記で述べた３項目について、更に詳記する。
【００３４】
（イ）下記に示す（１）式から、ゲートの面積Ｓが小さくなれば、ゲートの容量Ｃが小さくなることがわかる。（実際は低耐圧化することにより、膜厚が薄くなるため、単純計算では求められないが、ゲートの容量Ｓの変化量＞高さｄの変化量と考えて問題ない。）更に、下記の（２）式から、ゲートの容量Ｃが小さくなればそのゲートの容量Ｃを充放電する時間も短くなり、スイッチングスピードが速くなることがわかる。
【００３５】
Ｃ＝ε×ｋ×Ｓ／ｄ・・・・（１）
Ｔ＝Ｃ×Ｖ／Ｉ・・・・（２）
ここで、Ｃ：ゲートの容量、ε：真空の比誘電率、ｋ：比誘電率、Ｓ：面積、ｄ：高さである。
【００３６】
（ロ）下記に示す（３）式から、トランスコンダクタンス（利得）ｇｍが大きくなれば、ソースーソレノイド間電圧Ｉｄが大きくなることが解かり（この場合ゲート電圧Ｖｇｓ、閾値電圧Ｖｔｈが一定と考えて）、電流を流す能力が改善されることがわかる。
【００３７】
ｇｍ＝Ｉｄ／Ｖｇｓ−Ｖｔｈ・・・・（３）
ここで、ｇｍ：トランスコンダクタンス、Ｉｄ：ソース−ドレイン間電流、Ｖｇｓ：ゲート電圧、Ｖｔｈ：閾値電圧である。
【００３８】
（ハ）下記の（４），（５）式から、電源電圧ＶＣＣが小さいと、ライズタイムＴｆ，フォールタイムＴｒが共に小さくなり、スイッチングスピードが速くなることがわかる。
【００３９】
Ｔｒ＝ＶＣＣ／Ｒｒ・・・・（４）
Ｔｆ＝ＶＣＣ／Ｒｆ・・・・（５）    
ここで、Ｔｒ：ライズタイム、Ｔｆ：フォールタイム、Ｒｒ：ライズタイムの傾き、Ｒｆ：フォールタイムの傾き、ＶＣＣ：電源電圧である。
【００４０】
上述の構成では、電源電圧ＶＣＣ及び電流制御回路８並びに出力スイッチング回路制御する構成を示していないが、ＬＶＤＳドライブ回路内に有するマイクロコンピュータ（ＣＰＵ）のソフトウェア或いはＭＯＳ構成の切換え制御回路のハードウェアによって切換え制御を簡単に行なうことが可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の回路の出力ドライブ回路の動作状態の１形態例を示す回路図である。
【図２】本発明の出力ドライブ回路の動作状態からスタンバイ状態の切換え時の動作説明用の回路図である。
【図３】本発明の出力ドライブ回路のスタンバイ状態から動作状態の切換え時の動作説明用の回路図である。
【図４】本発明の電源投入時の動作説明用の回路図である。
【図５】本発明の出力ドライブ回路のフローチャートである。
【図６】従来の出力ドライブ回路の１形態例を示す回路図である。
【図７】従来の出力ドライブ回路の他の形態例を示す回路図である。
【符号の説明】
【００４２】
４，６・・・ＰＭＯＳトランジスタ、  ５，７・・・ＮＭＯＳトランジスタ、  ８・・・電流制御回路、９・・・電流源回路、１０・・・差動増幅回路、１１・・・基準源、１２・・・抵抗、１３・・・負荷、１４・・・スイッチング回路、１５・・・コモンモード回路、１６・・・出力ドライブ回路、１７・・・レシーバ回路、１８・・・ＰＭＯＳ用レベルシフタ回路、１９・・・ＮＭＯＳ用レベルシフタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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