【手続補正書】
【提出日】平成19年2月23日(2007.2.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
接触アセンブリであって、
第１のエレメントの二つ以上の組であって、該エレメントの組の各々が、別個のテスト対象デバイス（ＤＵＴ）の複数の信号位置と接触する、第１のエレメントの二つ以上の組と、
テスターのＩ／Ｏラインの組に結合される入力と、該エレメントの二つ以上の組に結合された出力とを有している第１の回路であって、該第１の回路は、該テスターから受信された書き込みデータ値を該エレメントの組の各々に提供し、該第１の回路は、該Ｉ／Ｏラインの組を介して該テスターから読み出しコマンドを受信することに応答して、各ＤＵＴから読み出しデータ値を読み出し、各ＤＵＴ内のエラーを決定するために、該読み出しデータ値と該テスターから受信される期待データ値との比較を実行し、各ＤＵＴのエラーを示すエラー値を該テスターＩ／Ｏラインの組を介して該テスターに送信するようにさらに構成されており、該第１の回路は、該Ｉ／Ｏラインの組の一つ以上のデータラインを介して該書き込みデータ値を受信するように結合されており、該エラー値は、該書き込みデータ値を送るために用いられる該一つ以上のデータラインによって送られる、第１の回路と、
第２のエレメントの二つ以上の組であって、該第２のエレメントの組の各々が、別個のテスト対象デバイス（ＤＵＴ）の複数の信号位置と接触する、第２のエレメントの二つ以上の組と、
該テスターのＩ／Ｏラインのさらなる組に結合される入力と、該第２のエレメントの二つ以上の組に結合された出力とを有している第２の回路であって、該第２の回路は、該テスターから受信され該Ｉ／Ｏラインのさらなる組の一つ以上のデータラインによって送られる書き込みデータ値を該第２のエレメントの組の各々に提供し、該第２の回路は、該Ｉ／Ｏラインのさらなる組を介して該テスターから読み出しコマンドを受信することに応答して、該第２のエレメントに接触されるＤＵＴの各々から読み出しデータ値を読み出し、各ＤＵＴ内のエラーを決定するために、該読み出しデータ値を用いた比較を実行し、該第２のエレメントに接触されるＤＵＴの各々のエラーを示す第２のエラー値を該Ｉ／Ｏラインのさらなる組を介して該テスターに送信するようにさらに構成されており、該第２のエラー値は、該書き込みデータ値を送るために用いられる該Ｉ／Ｏラインのさらなる組の該一つ以上のデータラインによって送られる、第２の回路と
を備えている、接触アセンブリ。
【請求項２】
前記第１の回路と前記第２の回路とが、別個の特定用途向け集積回路（ＡＳＩＣ）として形成されている、請求項１に記載の接触アセンブリ。
【請求項３】
前記テスターであって、前記接触アセンブリ内の前記第１の回路の前記入力に結合されているＩ／Ｏラインの組を有している、テスターと組み合わされている、請求項１に記載の接触アセンブリ。
【請求項４】
前記テスターであって、メモリデバイスとしてＤＵＴをテストするように構成されている、テスターと組み合わされている、請求項１に記載の接触アセンブリ。
【請求項５】
前記エラー値の各ビットが、前記Ｉ／Ｏラインの組の前記一つ以上のデータラインのうちの別個の一つのライン上で送られ、各ＤＵＴのエラー状態が、該エラー値の別個のビットによって表されている、請求項４に記載の接触アセンブリとテスターとの組み合わせ。
【請求項６】
前記第１および第２のエレメントの組が、パッケージ化された半導体集積回路デバイスの一部として各ＤＵＴに接触するように構成されている、請求項１に記載の接触アセンブリ。
【請求項７】
前記読み出しデータ値と前記エラー値とがそれぞれわずかＭビット長であり、前記Ｉ／Ｏラインの各組のデータラインがＭビット幅であり、該エラー値が二つ以上のＤＵＴの対応する位置内のエラーに関する情報を含んでおり、該対応する位置の各々は最大Ｍビット長のデータ値を格納することができる、請求項１に記載の接触アセンブリ。
【請求項８】
前記エラー値は、前記ＤＵＴ内のエラーの正確なビット位置を示さない、請求項１に記載の接触アセンブリ。
【請求項９】
前記第１および第２の回路は、メモリデバイスとして各ＤＵＴと通信し、前記エラー値は、該メモリデバイスから読み出されたデータ値と、所定のメモリアドレスに関して該第１および第２の回路によって受信される期待データ値との差異を表す、請求項１に記載の接触アセンブリ。
【請求項１０】
プローブカードアセンブリであって、
半導体テスターと電気的に接続をするように構成されている複数の電気接点と、
テストされる対象の複数の半導体デバイスと接触するように配置されている複数のプローブと、
インターフェース回路であって、
該複数の電気接点うちのいくつかの電気接点を介して該半導体テスターから、テストデータと、該半導体デバイスのうちの１つの半導体デバイス内の位置と、期待応答データとを受信するように構成されている受信回路と、
該複数のプローブのうちのいくつかのプローブを介して該複数の半導体デバイスのうちの少なくとも２つの半導体デバイス内の位置に、該テストデータのコピーを書き込むように構成されている書き込み回路と、
該複数のプローブのうちのいくつかのプローブを介して、該テストデータに応答して該半導体デバイスのうちの該少なくとも２つの半導体デバイスの各々によって生成される実際の応答データを読み出すように構成されている読み出し回路と
を備えている、インターフェース回路と
を備える、プローブカードアセンブリ。
【請求項１１】
前記インターフェース回路は、前記テスターから受信される前記期待応答データと、前記少なくとも２つの半導体デバイスの各々から読み出される前記実際の応答データとを比較回路をさらに備えている、請求項１０に記載のプローブカードアセンブリ。
【請求項１２】
前記インターフェース回路は、前記複数のテスター電気接点のうちのいくつかの電気接点を介して、前記テスターから受信される前記期待応答データと、前記少なくとも２つの半導体デバイスの各々から読み出される前記実際の応答データとの比較の結果を伝送するように構成されている伝送回路をさらに備えている、請求項１１に記載のプローブカードアセンブリ。
【請求項１３】
前記インターフェース回路は、前記期待応答データと、前記少なくとも２つの半導体デバイスの各々から読み出される前記実際の応答データとの比較の結果を格納するように構成されているメモリをさらに備えている、請求項１１に記載のプローブカードアセンブリ。
【請求項１４】
インターフェースボードであって、該インターフェースボードの上に前記電気接点が配置されている、インターフェースボードと、
スペーストランスフォーマーであって、該スペーストランスフォーマーの上に前記プローブが配置されている、スペーストランスフォーマーと
をさらに備える、請求項１０に記載のプローブカードアセンブリ。
【請求項１５】
前記受信回路と、前記書き込み回路と、前記読み出し回路とのうちの少なくとも１つが、前記スペーストランスフォーマーの上に配置されている、請求項１４に記載のプローブカードアセンブリ。
【請求項１６】
前記受信回路と、前記書き込み回路と、前記読み出し回路とが、一つ以上の集積回路チップを構成している、請求項１４に記載のプローブカードアセンブリ。
【請求項１７】
前記一つ以上の集積回路チップの各々が前記スペーストランスフォーマーの上に配置されている、請求項１６に記載のプローブカードアセンブリ。
【請求項１８】
前記複数のプローブが前記スペーストランスフォーマーの第１の表面の上に配置されており、前記一つ以上の集積回路チップの各々が該スペーストランスフォーマーの第２の表面の上に配置されている、請求項１７に記載のプローブカードアセンブリ。
【請求項１９】
前記スペーストランスフォーマーの前記第１の表面が、該スペーストランスフォーマーの前記第２の表面と反対側である、請求項１８に記載のプローブカードアセンブリ。
【請求項２０】
前記複数のプローブが、前記複数の半導体デバイスが個片化されていないウェーハの形状である間において、該半導体デバイスと接触するように構成されている、請求項１０に記載のプローブカードアセンブリ。
【請求項２１】
複数の半導体デバイスをテストする方法であって、
半導体テスターにおいて、該複数の半導体デバイスのうちの１つの半導体デバイス上の位置を識別する位置データとテストデータとを生成することと、
該テストデータと該位置データとをプローブカードアセンブリに伝送することと、
該複数の半導体デバイスのうちの少なくとも２つの半導体デバイス上の位置に、該プローブカードアセンブリからの該テストデータを書き込むことと、
該半導体テスターにおいて、期待応答データを生成することと、
該期待応答データを該プローブカードアセンブリに伝送することと、
該プローブカードアセンブリにおいて、該複数の半導体デバイスのうちの該少なくとも２つの半導体デバイスの各々から実際の応答データを読み出すことと
を包含する、方法。
【請求項２２】
前記プローブカードアセンブリにおいて、前記受信される期待応答データと、前記少なくとも２つの半導体デバイスの各々から読み出される前記実際の応答データとを比較することをさらに包含する、請求項２１に記載の方法。
【請求項２３】
前記期待応答データと、前記少なくとも２つの半導体デバイスの各々から読み出される前記実際の応答データとの比較の結果を前記プローブカードアセンブリから前記半導体テスターに伝送することをさらに包含する、請求項２２に記載の方法。
【請求項２４】
前期プローブカードアセンブリにおいて、前記期待応答データと、前記少なくとも２つの半導体デバイスの各々から読み出される前記実際の応答データとの比較の結果を格納することをさらに包含する、請求項２２に記載の方法。
【請求項２５】
前記複数の半導体デバイスが、個片化されていない形状である、請求項２１に記載の方法。