(57)【要約】 【課題】電流制御機能を搭載することで動作電圧を上昇させずに局所的な大電流を抑え、電流変動を最小限に低減し且つ低コスト化及び大面積化を容易とし、スイッチング用電極をゲート電極とは別に設けて駆動電圧の低下と回路コスト低減を図り、電流制御機能のない従来素子と同様に容易に作製できるようにする。 【解決手段】絶縁性基板１の同一平面上に第１の導電層２と第２の導電層３が半導体薄膜層４により形成されたＴＦＴチャンネルＡを介して互いに直接接触しないように設けられ、該半導体薄膜層上には絶縁層５が設けられ、第２の導電層上には半導体薄膜層と絶縁層のないゲート孔Ｂが設けられ、該絶縁層上のゲート孔周囲にゲート電極層７、チャンネルＡの上側相当部に第３の導電層６が設けられ前記絶縁層５をゲート絶縁層として機能させる。 【選択図】図１
2006294634.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板上に導電層、絶縁層、ゲート電極が順次積層され、該ゲート電極と絶縁層とには開口部が設けられ、その開口部内にエミッタが該ゲート電極に接触しないように導電層上に形成されてなる電界放射型の冷電子放出素子において、前記導電層が第１の導電層と第２の導電層とにより構成され、両導電層は互いに直接接触しないように絶縁性基板の同一平面上に設けられ、少なくとも第１の導電層と第２の導電層との間の絶縁性基板の同一平面上に非単結晶シリコンからなる半導体薄膜層が設けられ、該半導体薄膜上には前記絶縁層を介してゲート電極と同一材料による第３の導電層が設けられ、前記絶縁層がゲート絶縁層として機能することを特徴とする冷電子放出素子。 
【請求項２】
前記エミッタが金属または金属酸化物もしくは金属窒化物からなる請求項１記載の冷電子放出素子。 
【請求項３】
前記半導体薄膜層を構成する非単結晶シリコンがアモルファスシリコン又はポリシリコンである請求項１又は請求項２記載の冷電子放出素子。 
【請求項４】
前記アモルファスシリコンがノンドープの水素化アモルファスシリコンである請求項３記載の冷電子放出素子。 
【請求項５】
前記第１の導電層と半導体薄膜層との間、及び第２の導電層と半導体薄膜層との間にオーミック層が挟持されている請求項１乃至請求項４記載の冷電子放出素子。 
【請求項６】
前記オーミック層がｎ型水素化アモルファスシリコンである請求項５記載の冷電子放出素子。 
【請求項７】
前記第１の導電層上にエミッタが直接設けられている請求項１乃至請求項６に記載の冷電子放出素子。 
【請求項８】
前記半導体薄膜層を囲む、第１の導電層、第２の導電層、第３の導電層が、それぞれドレイン電極、ソース電極、ゲート電極として機能する薄膜トランジスタ構造を形成しており、その薄膜トランジスタがｎチャネルエンハンスメントモードで動作する請求項１乃至請求項７に記載の冷電子放出素子。 
【請求項９】
前記エミッタの形状が、円錐形、円錐台形又は多角錐台形である請求項１乃至請求項８記載の冷電子放出素子。 
【請求項１０】
前記絶縁性基板が、ガラス基板である請求項１乃至請求項９記載の冷電子放出素子。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強電界によって冷電子を放出する電界放射型の冷電子放出素子及びその製造方法に関する。より詳しくは、光プリンタ、電子顕微鏡、電子ビーム露光装置などの電子発生源や電子銃として、あるいは照明ランプの超小型照明源として、また特に、平面ディスプレイを構成するアレイ状のＦＥＡ（ＦｉｅｌｄＥｍｉｔｔｅｒ  Ａｒｒａｙ）の電子発生源として有用な、冷電子放出素子及びその製造方法に関する。 
【背景技術】
【０００２】
従来より、電子ディスプレイデバイスとして、陰極線管が広く用いられているが、陰極線管は電子銃のカソードから熱電子を放出させるためにエネルギー消費量が大きく、また、構造的に大きな容積を必要とするなどの問題があった。 
【０００３】
このため、熱電子ではなく冷電子を利用できるようにして、全体としてエネルギー消費量を低減させ、しかも、デバイス自体を小形化した平面型のディスプレイが求められ、更に、近年では、そのような平面型ディスプレイに高速応答性と高解像度とを実現することも強く求められている。 
【０００４】
このような冷電子を利用する平面型ディスプレイの構造としては、高真空の平板セル中に微小な電子放出素子をアレイ状に配したものが有望視されている。そして、そのために使用する電子放出素子として、電界放射現象を利用した電界放射型の冷電子放出素子が注目されている。この電界放射型の冷電子放出素子は、物質に印加する電界の強度を上げると、その強度に応じて物質表面のエネルギー障壁の幅が次第に狭まり、電界強度が１０７Ｖ／ｃｍ以上の強電界となると、物質中の電子がトンネル効果によりそのエネルギー障壁を突破できるようになり、そのため物質から電子が放出されるという現象を利用している。この場合、電場がポアッソンの方程式に従うために、電子を放出する部材（エミッタ）に電界が集中する部分を形成すると、比較的低い引き出し電圧で効率的に冷電子の放出を行うことができる。 
【０００５】
このような電界放射型の冷電子放出素子の一般的なものとしては、例えば図４に示すように先端が尖った円錐形の冷電子放出素子を例示することができる。この素子においては、絶縁性基板４１上に導電層４２、絶縁層４３及びゲート電極４４が順次積層されており、その絶縁層４３及びゲート電極４４には導電層４２に達する開口部Ｂ（ゲート孔）が形成されている。 
【０００６】
そして、その開口部Ｂ内の導電層４２上には、ゲート電極４４に接触しないように、点状突起を有する円錐形状のエミッタ４５が形成されている。このような円錐形エミッタではスピント型エミッタが広く知られている。 
【０００７】
スピント型エミッタを備えた冷電子放出素子の製造例を、図５（ａ）〜（ｄ）を参照しながら説明する。 
【０００８】
まず、図５（ａ）に示すように、予め導電層５２が形成された絶縁性基板５１上に、絶縁層５３及びゲート電極層５４をスパッタ法又は真空蒸着法等により順次成膜する。続いて、フォトリソグラフィー法と反応性イオンエッチング法（ＲＩＥ）とを利用して絶縁層５３及びゲート電極層５４の一部を、導電層５２が露出するまで円形の孔（開口部Ｂ；ゲート孔）が開口するようにエッチングする。 
【０００９】
次に、図５（ｂ）に示すように、回転斜方蒸着によりリフトオフ材をゲート電極５４上面と側面にのみ蒸着して剥離層５５（リフトオフ層）を形成する。リフトオフ材の材料としては、Ａｌ、ＭｇＯ等が多く使用されている。 
【００１０】
続いて、図５（ｃ）に示すように、導電層５２上に、その垂直な方向から通常の異方性蒸着（垂直蒸着）により、エミッタ５６用の金属材料を蒸着する。このとき、蒸着の進行につれてゲート孔Ｂの開口径が狭まると同時に、導電層５２上に円錐形のエミッタ５６が自己整合的に形成される。蒸着は最終的にゲート孔Ｂが閉じるまで行なう。エミッタの材料としては、Ｍｏ、Ｎｉ等を使用することができる。 
【００１１】
最後に、図５（ｄ）に示すように、リフトオフ材による剥離層５５をエッチングにより剥離し、必要に応じてゲート電極層５４をパターニングしてゲート電極を形成する。これにより、スピント型エミッタを備えた冷電子放出素子が得られる。 
【００１２】
このようなスピント型エミッタを備えた冷電子放出素子は、異方性蒸着法により自己整合的に円錐形状のエミッタを簡便に形成でき、更にエミッタ材料が広範囲に選定できるという利点を有している。 
【００１３】
ところで、スピント型エミッタに代表される、微細加工技術を利用した冷電子放出素子を特に平面ディスプレイ等に適用する場合、エミッタからのエミッション電流の変動が小さいことが、高品位の画質を得るには必要不可欠である。 
【００１４】
エミッション電流の変動は、エミッタを集積化することで、ある程度低減することが可能である。これは、集積化により個々のエミッタにおけるエミッション特性のばらつきの影響が低減されるためである。しかしながら、この方法では各エミッタからのエミッション電流を見かけ上平均化するにすぎないため、局所的に現れる異常に大きなエミッション電流を抑制することは不可能である。 
【００１５】
このようなエミッション電流の変動を低減する手段として、米国特許第３７８９４７１号明細書では、スピント型エミッタにおいて、導電層とエミッタの間に抵抗層を設ける技術が示されている。 
【００１６】
このような抵抗層を具備した冷電子放出素子の構成例を、図６を参照しながら説明する。 
【００１７】
絶縁性基板６１上に導電層６２、抵抗層６３、絶縁層６４及びゲート電極層６５（又は適宜パターン形成されたゲート電極）が順次積層されており、その絶縁層６４及びゲート電極層６５には、抵抗層６３に達する開口部Ｂ（ゲート孔）が形成されている。そして、その開口部Ｂ内の抵抗層６３上には、ゲート電極層６５に接触しないように円錐形状のエミッタ６６が形成されている。 
【００１８】
この場合、前記抵抗層６３は、導電層６２とエミッタ６６間に電気的に直列に挿入されている。この抵抗層６３により、素子間の電流を均一化する作用が得られ、さらに素子破壊につながる大電流を低減するとともに、エミッション電流の変動も抵抗層６３の抵抗値に比例して減少させることが可能となる。抵抗層６３の比抵抗は１０２〜１０６Ω・ｃｍが適当とされている。 
【００１９】
一方、半導体集積回路製造技術を応用したシリコンエミッタも、また広く知られている。（Ｔｅｃｈ．Ｄｉｇ．ＩＶＭＣ．，（１９９１）ｐ２６） 
【００２０】
シリコンエミッタを備えた冷電子放出素子の製造例を、図７（ａ）〜（ｅ）を参照しながら説明する。 
【００２１】
まず、図７（ａ）に示すように、単結晶シリコン基板７１を熱酸化して表面に酸化シリコン層を形成し、その酸化シリコン層をフォトリソグラフィー法を利用して円形にパターニングすることにより、円形のエッチングマスク用酸化シリコン層７２を形成する。この酸化シリコン層７２は、後述するようにリフトオフ材（剥離層）としても機能する。なお、酸化シリコン層７２の径は、ほぼゲート孔径に相当する。 
【００２２】
次に、図７（ｂ）に示すように、サイドエッチレートの高い条件の反応性イオンエッチング法（ＲＩＥ）によりシリコン基板７１をエッチングし、エミッタ７３を形成する。 
【００２３】
続いて、図７（ｃ）に示すように、熱酸化によりシリコン基板７１及びエミッタ７３の表面にエミッタ先端先鋭化用酸化シリコン層７４を形成する。この酸化シリコン層７４の形成時に発生する応力により、酸化シリコン層７４の内側のエミッタ７３の先端が容易に尖鋭化される。 
【００２４】
そして、図７（ｄ）に示すように、異方性蒸着法（単結晶シリコン基板７１に対して垂直方向の垂直蒸着法）により、絶縁層７５、ゲート電極層７６を積層する。 
【００２５】
最後に、図７（ｅ）に示すように、リフトオフ材としても機能するエッチングマスク用酸化シリコン層７２をエッチングによりリフトオフし、更に、エミッタ７３の表面の酸化シリコン層７４をエッチング除去する。そして必要に応じてゲート電極層７６をパターニングする。これによりシリコンエミッタを備えた冷電子放出素子が得られる。 
【００２６】
さらに最近、シリコンエミッタにおいて、シリコンの半導体としての性質を利用して高度な電流制御が可能であることが示されている。（Ｊｐｎ．Ａｐｐｌ．Ｐｈｙｓ．ｖｏｌ．３５（１９９６）ｐ６６３７） 
【００２７】
このような電流制御機能を搭載したシリコンエミッタはＭＯＳＦＥＴ構造エミッタと称される。このＭＯＳＦＥＴ構造エミッタを備えた冷電子放出素子の構成を図８を参照しながら説明する。 
【００２８】
ｐ型シリコン基板８１の同一平面上に、ｎ型シリコンからなる円錐形のエミッタ８２と、ｎ型シリコン層８３を介してエミッタ配線層８４が設けられ、エミッタ８２とエミッタ配線層８４の間に絶縁層８５を介してゲート電極層８６（又はゲート電極）が設置されている。即ち、このエミッタではＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ−ｔｒａｎｓｉｓｔｏｒ）構造を冷電子放出素子に内蔵した構造をもち、冷電子放出素子のエミッタ配線層８４が、ＭＯＳＦＥＴのソース、エミッタ８２がドレイン、ゲート電極８６がゲート、絶縁層８５がゲート絶縁層としてそれぞれ機能する。 
【００２９】
ＭＯＳＦＥＴ構造エミッタを備えた冷電子放出素子の製造例を、図９（ａ）〜（ｇ）を参照しながら説明する。 
【００３０】
まず、図９（ａ）に示すように、単結晶のｐ型シリコン基板９１を熱酸化して表面に酸化シリコン層９２を形成し、その酸化シリコン層９２をフォトリソグラフィー法を利用して円形にパターニングすることにより、円形のエッチングマスク用酸化シリコン層９２を形成する。この酸化シリコン層９２は後述するようにリフトオフ材（剥離層）としても機能する。なお、酸化シリコン層９２の径は、ほぼゲート孔径に相当する。 
【００３１】
次に、図９（ｂ）に示すように、サイドエッチレートの高い条件の反応性イオンエッチング法（ＲＩＥ）によりｐ型シリコン基板９１をエッチングし、エミッタ９３を形成する。 
【００３２】
続いて、図９（ｃ）に示すように、熱酸化によりｐ型シリコン基板９１及びエミッタ９３の表面にエミッタ先端先鋭化用ならびに絶縁層用酸化シリコン層９４を形成する。この酸化シリコン層９４の形成時に発生する応力により、酸化シリコン層９４の内側のエミッタ９３の先端が容易に尖鋭化される。 
【００３３】
そして、図９（ｄ）に示すように酸化シリコン層９２、酸化シリコン層９４上よりゲート電極層９５を異方性蒸着法（垂直蒸着法）により成膜し、エミッタ９３に隣接するゲート電極層９５にフォトリソグラフィー法を利用してエミッタ配線用の円形孔パターン９８を形成する。 
【００３４】
次に、図９（ｅ）に示すように、リフトオフ材としても機能するエッチングマスク用酸化シリコン層９２をエッチングによりリフトオフし、更に、エミッタ９３の表面及び円形孔パターン９８内の酸化シリコン層９４をエッチング除去してエミッタ９３部分にゲート孔Ｂ、円形孔パターン９８部分にエミッタ配線孔Ｃを形成する。 
【００３５】
続いて、図９（ｆ）に示すように、エミッタ９３及びエミッタ配線孔Ｃの底部のｐ型シリコン基板９１にリンをイオン注入した後、拡散アニール処理を施し、エミッタ９３をｎ型化するとともに、エミッタ配線孔Ｃの底部にｎ型シリコン層９６を生成する。 
【００３６】
最後に、図９（ｇ）に示すように、エミッタ配線孔Ｃ底部のｎ型シリコン層９６上にエミッタ配線用及びゲート配線用電極材料としてアルミニウム等の金属薄膜９７を成膜した後、必要に応じてゲート電極層９５をパターニングする。これによりＭＯＳＦＥＴ構造エミッタを備えた冷電子放出素子が得られる。 
【００３７】
このようなＭＯＳＦＥＴ構造を有したシリコンエミッタからなる冷電子放出素子では、従来のシリコンエミッタとほぼ同様の作製工程で容易に作製できるにも関わらず、ＭＯＳトランジスタを素子に内蔵することにより、トランジスタ制御された非常に安定したエミッション電流が得られ、且つ局所的な大電流の発生をなくすることができるため素子破壊も原理的に起こり得ないという、大きな特徴を有する。
【非特許文献１】Ｔｅｃｈ．Ｄｉｇ．ＩＶＭＣ．，（１９９１）ｐ２６
【非特許文献２】Ｊｐｎ．Ａｐｐｌ．Ｐｈｙｓ．ｖｏｌ．３５（１９９６）ｐ６６３７
【発明の開示】
【発明が解決しようとする課題】
【００３８】
しかしながら、電流安定化のために抵抗層を施した冷電子放出素子において、局所的な大電流に対して十分な電流低減特性を得るためには、より大きな抵抗を与える必要が生じるとともに、電流変動も個々の素子の特性に対して相対的に低減できるに止まること、さらには原理的に動作電圧の上昇が避けられないという問題があった。 
【００３９】
一方、電流制御機能を搭載したＭＯＳＦＥＴ構造を有したシリコンエミッタでは、トランジスタ制御による非常に高いレベルでの安定な電流が得られるが、単結晶シリコン基板を必要とすることから、低コスト化及び大面積化が困難であるという問題があった。 
【００４０】
また、従来技術による冷電子放出素子においては、素子の駆動電圧はゲート電極にかける冷電子の引き出し電圧（動作電圧）となるため、通常数十ボルト以上の高電圧が必要となり、低コストのＩＣ回路が使用できないため、駆動回路が高価になるという問題があった。 
【００４１】
本発明は、以上の従来技術の課題を解決しようとするものであり、半導体薄膜を用いて素子自体に電流制御機能を搭載することで、動作電圧を上昇させることなく局所的な大電流を抑えるとともに電流変動を最小限に低減でき、且つ、ガラス基板等を用いることで低コスト化及び大面積化を容易とし、さらにはスイッチング用電極をゲート電極とは別に設けることで駆動電圧を低下させて回路コストを低減でき、また、電流制御機能を持たない従来の素子と同等のプロセスにより容易に作製できる電界放射型の冷電子放出素子及びその製造方法を提供することを目的とする。 
【課題を解決するための手段】
【００４２】
本発明の請求項１に係る発明は、絶縁性基板上に、導電層、絶縁層、ゲート電極が順次積層され、該ゲート電極と絶縁層とには開口部が設けられ、その開口部内にエミッタが該ゲート電極に接触しないように導電層上に形成されてなる電界放射型の冷電子放出素子において、前記導電層が第１の導電層と第２の導電層とにより構成され、両導電層は互いに直接接触しないように絶縁性基板の同一平面上に設けられ、少なくとも第１の導電層と第２の導電層との間の絶縁性基板の同一平面上に非単結晶シリコンからなる半導体薄膜層が設けられ、該半導体薄膜上には前記絶縁層を介してゲート電極と同一材料による第３の導電層が設けられ、前記絶縁層がゲート絶縁層として機能することを特徴とする冷電子放出素子である。 
【００４３】
また本発明の請求項２に係る発明は、上記請求項１に係る発明において、前記エミッタが金属または金属酸化物もしくは金属窒化物からなる冷電子放出素子である。 
【００４４】
また本発明の請求項３に係る発明は、上記請求項１又は請求項２に係る発明において、前記半導体薄膜層を構成する非単結晶シリコンがアモルファスシリコン又はポリシリコンである冷電子放出素子である。 
【００４５】
また本発明の請求項４に係る発明は、上記請求項３に係る発明において、前記アモルファスシリコンがノンドープの水素化アモルファスシリコンである冷電子放出素子である。 
【００４６】
また本発明の請求項５に係る発明は、上記請求項１乃至請求項４に係る発明において、前記第１の導電層と半導体薄膜層との間、及び第２の導電層と半導体薄膜層との間にオーミック層が挟持されている冷電子放出素子である。 
【００４７】
また本発明の請求項６に係る発明は、上記請求項５に係る発明において、前記オーミック層がｎ型水素化アモルファスシリコンである冷電子放出素子である。 
【００４８】
また本発明の請求項７に係る発明は、上記請求項１乃至請求項６に係る発明において、前記第１の導電層上にエミッタが直接設けられている冷電子放出素子である。 
【００４９】
また本発明の請求項８に係る発明は、上記請求項１乃至請求項７に係る発明において、前記半導体薄膜層を囲む、第１の導電層、第２の導電層、第３の導電層が、それぞれドレイン電極、ソース電極、ゲート電極として機能する薄膜トランジスタ構造を形成しており、その薄膜トランジスタがｎチャネルエンハンスメントモードで動作する冷電子放出素子である。 
【００５０】
また本発明の請求項９に係る発明は、上記請求項１乃至請求項８に係る発明において、前記エミッタの形状が、円錐形、円錐台形又は多角錐台形である冷電子放出素子である。 
【００５１】
また本発明の請求項１０に係る発明は、上記請求項１乃至請求項９に係る発明において、前記絶縁性基板が、ガラス基板である冷電子放出素子である。 
【００５２】
また本発明の製造方法としては、（ａ）絶縁性基板上に金属薄膜層を成膜後、該金属薄膜層をフォトリソグラフィー法によりパターニングして第１の導電層と第２の導電層とを互いに直接接触しないように同時に形成し、続いて前記第１の導電層と第２の導電層との間に半導体薄膜層を成膜した後、絶縁層、ゲート電極層を順次成膜する工程、（ｂ）前記ゲート電極層と絶縁層とに対してフォトリソグラフィー法によりゲート電極の開口径に対応した形状のゲート孔を第２の導電層が露出するまで形成する工程、（ｃ）前記ゲート孔を形成したゲート電極層上に前記絶縁性基板に対して回転斜方蒸着法により剥離層を形成した後、該ゲート電極層上より該絶縁性基板に対して垂直方向の異方性蒸着法によりエミッタ材料を成膜することにより第２の導電層上に自己整合的に円錐形状のエミッタを形成する工程、（ｄ）前記ゲート電極層上より剥離層を剥離することにより、ゲート電極層上に成膜した剥離層上のエミッタ材料を剥離除去する工程、（ｅ）前記ゲート電極層をフォトリソグラフィー法によりパターニングしてゲート電極と第３の導電層とを同時に形成する工程、を含むことができる。 
【００５３】
また上記（ａ）の工程において、半導体薄膜層がプラズマエンハンストＣＶＤ法で形成された水素化アモルファスシリコン層であることができる。 
【００５４】
また上記（ａ）の工程において、半導体薄膜層が熱ＣＶＤ法又はプラズマエンハンストＣＶＤ法でアモルファスシリコンを成膜した後、アニール処理を施すことにより形成されたポリシリコン層であることができる。 
【００５５】
また上記（ａ）の工程において、絶縁性基板上に成膜した金属薄膜層上にオーミック層を成膜した後、該金属薄膜層とオーミック層とをフォトリソグラフィー法によりパターニングして、オーミック層が成膜された第１の導電層と第２の導電層を形成し、その後、上記（ｂ）の工程において、前記ゲート電極層と絶縁層とに対してフォトリソグラフィー法によりゲート電極の開口径に対応した形状のチャネル孔を第２の導電層が露出するまで形成することができる。 
【００５６】
また上記オーミック層が、少なくともシラン及びホスフィンの混合ガスを反応ガスとして用いるプラズマエンハンストＣＶＤ法で形成されたｎ型の水素化アモルファスシリコン層であることができる。
【００５７】
本発明者は、絶縁性基板上に第１の導電層（ドレイン）と第２の導電層（ソース）を設け、少なくとも、それらの導電層の間隙の絶縁性基板上に非単結晶シリコンからなる半導体薄膜、ゲート絶縁層、第３の導電層（ゲート）を積層して設けることにより薄膜トランジスタ（ＴＦＴ）構造を実現し、更に、第１の導電層（ドレイン）上には、金属、金属酸化物又は金属窒化物からなるエミッタを形成することにより、単結晶シリコン基板を使用することなく、容易に薄膜トランジスタを冷電子放出素子の中のエミッタ近傍に作り込むことができるようにした。
【００５８】
それにより電流を安定化でき且つ薄膜トランジスタのゲート電極を素子のスイッチング電極として用いることで駆動電圧が低減できる、またさらには、ゲート電極と第３の導電層（ＴＦＴゲート）を同一材料の単層薄膜から加工することで同時に作製し、また絶縁膜をＴＦＴゲート絶縁層を共用し同一の単層膜から構成することで、容易な素子構造及び作製方法を見出し、本発明を完成させるに至った。 
【００５９】
本発明の冷電子放出素子においては、非単結晶シリコンをチャネルとしたＴＦＴ構造を有し、ドレイン電極上に金属、金属酸化物又は金属窒化物でエミッタを構成することにより、絶縁性基板上においてもトランジスタによって高度に制御されたエミッション電流が得られ、且つエミッタのゲート電極（引き出し電極）ではなく、ＴＦＴのゲートをスイッチング電極として用いて駆動することにより低電圧駆動を実現することができる。さらに、絶縁層をＴＦＴと共用し、ゲート電極と同一の薄膜からＴＦＴゲートを加工形成することで、上記のような電流制御機能を搭載した素子を容易な作製方法で得ることができる。 
【発明の効果】
【００６０】
本発明によれば、ＴＦＴ構造を有する金属でエミッタを構成することにより、絶縁性基板上においてもトランジスタによって高度に制御されたエミッション電流が得られ、且つスイッチング用電極をゲート電極とは別に設けることにより駆動電圧の低減を容易に実現する冷電子放出素子を得ることができる。さらに、絶縁層をＴＦＴと共用し、ゲート電極と同一の薄膜からＴＦＴゲートを加工形成することで、電流制御機能を搭載した素子を容易な作製方法で得ることができる。 
【００６１】
従って、低コストで大面積化が可能なガラス基板上に、電流安定性が高く且つ低電圧駆動できる冷電子放出素子を得ることができる。更に、フラットパネルディスプレイに応用した場合にも、高速、高精細度の画像が、低消費電力で得ることが可能となる。
【発明を実施するための最良の形態】
【００６２】
以下、本発明を図面を参照しながら詳細に説明する。図１（ａ）は、本発明の冷電子放出素子の一例の断面図である。同図に示すように、この冷電子放出素子においては、絶縁性基板１上に、互いに直接接触しないように分離した第１の導電層２と第２の導電層３が設けられ、第１の導電層２と第２の導電層３との上及び第１の導電層２と第２の導電層３の間隙の非導電性部分Ａには、非単結晶シリコンからなる半導体薄膜層４が配されている。そして第１の導電層２と第２の導電層３との間隙の非導電性部分Ａ上に相当する半導体薄膜層４上の絶縁層５上には第３の導電層６が形成されている。 
【００６３】
また、第１の導線層２上には、絶縁層５及びゲート電極７が順次積層されており、ゲート電極７と絶縁層５とには半導体薄膜層４に達するエミッタ用孔Ｂが設けられている。そして、そのエミッタ用孔Ｂ内の第１の導線層２上には、金属、金属酸化物又は金属窒化物からなる円錐形又は円錐台形のエミッタ８が、ゲート電極７に接触しないように形成されている。ここで、第３の導電層６とゲート電極７は同一材料によって構成されている。 
【００６４】
また、第１の導電層２、第２の導電層３、半導体薄膜層４、絶縁層５及び第３の導電層６は、共同してｎチャネルエンハンスメントモードで動作する薄膜トランジスタ構造（ＴＦＴ）を構成している。即ち、第１の導電層２はドレイン、第２の導電層３はソース、半導体薄膜層４はチャネル、絶縁層５はゲート絶縁層として機能し、第３の導電層６はゲートとして機能するものである。 
【００６５】
図１（ｂ）は、本発明の冷電子放出素子の他の例の断面図であり、図示するように、より良好な電流制御特性を得るという観点から、第１の導電層２と半導体薄膜層４との間及び第２の導電層３と半導体薄膜層４との間にオーミック層１０（オームの法則に従う特性を持った層；通常低抵抗膜、例えばｎ+ −ａ−Ｓｉ：Ｈなど）を介在させることが好ましい。 
【００６６】
本発明において、絶縁性基板１は、冷電子放出素子の支持基板として用いられており、大面積化が容易な絶縁性の基板を好ましく使用することができる。このような絶縁性基板としては、ガラス基板、セラミックス基板、石英基板などを使用することができるが、中でもガラス基板を好ましく使用することができる。単結晶シリコンの表面に絶縁層が形成された基板も使用することができる。 
【００６７】
本発明において、第１の導電層２は、ＴＦＴのドレインとして機能する。このような第１の導電層２の材料としては、配線抵抗が低く、下層の絶縁性基板１と密着性が高い材料が適当である。このような材料として、特に好ましくはＣｒ又はＡｌ、Ｃｒ積層膜を挙げることができる。 
【００６８】
第１の導電層２の膜厚としては、十分な配線抵抗と密着性が得られる限り特に制限はないが、通常０．０１〜１．０μｍ、好ましくは０．０５〜０．５μｍとする。 
【００６９】
第２の導電層３は、エミッタ配線層として機能し、且つＴＦＴのソースとしても機能する。このような第２の導電層３の材料としては、配線抵抗が低く、下層の絶縁性基板１と密着性が高い材料が適当である。このような材料として、特に好ましくはＣｒ又はＡｌ、Ｃｒ積層膜を挙げることができる。 
【００７０】
第２の導電層３の膜厚としては、十分な配線抵抗と密着性が得られる限り特に制限はないが、通常０．０１〜１．０μｍ、好ましくは０．０５〜０．５μｍとする。 
【００７１】
半導体薄膜層４は、薄膜トランジスタ（ＴＦＴ）のチャネルとして機能する。このような半導体薄膜層４としては、液晶ディスプレイのスイッチング素子として広く用いられているＴＦＴと同様の公知の材料から形成することができ、好ましくは、非単結晶シリコンを使用することができる。このような非単結晶シリコンとしては、アモルファスシリコン（特にノンドープの水素化アモルファスシリコン）やポリシリコンを挙げることができる。 
【００７２】
なお、絶縁性基板１としてガラス基板を用いる場合には、半導体薄膜層４として、特に水素化アモルファスシリコン、あるいはレーザーアニールによるポリシリコンを好ましく用いることができる。 
【００７３】
半導体薄膜層４の厚みとしては、ＴＦＴのチャネルとして動作し得る厚みとして、通常０．０１〜２μｍ、好ましくは０．０３〜０．７μｍとする。 
【００７４】
絶縁層５は、エミッタ８及び第１の導電層２とゲート電極７とを電気的に絶縁するための層である。さらに、半導体薄膜層４と第３の導電層６とを電気的に絶縁するためにも同時に使用される。即ち、本発明における絶縁層５は、ＴＦＴのゲート絶縁層としても機能する。 
【００７５】
このような絶縁層５としては、自己整合的に形成するために異方性蒸着が望ましく、オゾンと酸素の混合ガスを反応ガスとして用いる反応性のチムニー式抵抗加熱蒸着法による酸化シリコンが特に良好な絶縁性を得ることができるので好ましい。ただし、製法によってはＴＦＴのゲート絶縁層を別途成膜するが、そのような場合は、絶縁層５としては、従来のＴＦＴと同様の公知の材料から形成することができる。例えば、ＰＥＣＶＤ法による窒化シリコン、酸化シリコンを用いることができる。 
【００７６】
絶縁層５の厚みとしては、エミッタ周囲部においては、エミッタ８、第１の導電層２もしくは半導体薄膜層４とゲート電極７との間に十分な絶縁性が保たれ、且つ、ＴＦＴ部のゲート絶縁層としても同時に機能させるためには、通常、０．０１〜２μｍ、好ましくは０．０３〜１μｍとする。 
【００７７】
第３の導電層６は、ＴＦＴのゲートとして機能する。このような第３の導電層６の材料としては、配線抵抗が低く、下層の絶縁層５と密着性が高い材料が適当である。このような材料として、特に好ましくはＣｒ又はＡｌ、Ｃｒ積層膜を挙げることができるが、作製の容易性からゲート電極７と同一材料で構成することを考慮し、Ｃｒ、Ｎｂが適当である。 
【００７８】
第３の導電層６の膜厚としては、十分な配線抵抗と密着性が得られる限り特に制限はないが、通常０．０５〜２．０μｍ、好ましくは０．０５〜０．５μｍとする。 
【００７９】
ゲート電極７は、エミッタ８に強電界を集中させるための電極である。ゲート電極７の材料としては、耐電流性の点から高融点金属であって、エミッタ形成時に使用するエッチング液に耐性を有する材料を使用することができ、好ましくはＣｒ、Ｗ、Ｔａ又はＮｂを挙げることができる。 
【００８０】
ゲート電極７の厚みは、必要に応じて適宜決定することができるが、好ましくは０．１〜０．５μｍとする。 
【００８１】
エミッタ８は、その表面から電子を直接的に放出する部材であり、金属（例えば、モリブデン、ニッケル、ニオブ、タングステン、シリコン等）、金属酸化物（例えば、酸化インジウム、酸化スズ、酸化パラジウム等）又は金属窒化物（例えば、窒化チタン等）を使用することができる。さらに、自己整合的にエミッタ８を形成するという観点から、蒸着法で成膜できる材料が望ましい。 
【００８２】
エミッタ８全体の厚み（高さ）は、必要に応じて、適宜決定することができるが、好ましくは０．３〜２μｍである。 
【００８３】
また、エミッタ８の形状としては、円錐形または円柱形、或いは円錐台形または多角錐台であることが好ましい。 
【００８４】
オーミック層１０（抵抗層）は、第１の導電層２及び第２の導電層３と半導体薄膜層４とのオーミック接触（電気抵抗を保持した接触）を得るために、又は、より良好なオーミック接触を得るために設けられている。このようなオーミック層１０の材料としては、従来のＴＦＴと同様の公知の材料から形成することができる。例えば、ＰＥＣＶＤ法によるｎ型の水素化アモルファスシリコンを用いることができる。 
【００８５】
オーミック層１０の膜厚としては、十分なオーミック特性が得られる限り特に制限はないが、通常０．０１〜１．０μｍ、好ましくは０．０３〜０．０７μｍとする。 
【００８６】
次に、図１（ａ）に示す態様の本発明の冷電子放出素子の製造方法を、図２に従って詳細に説明する。 
【００８７】
工程（ａ） 
図２（ａ）に示すように、まず、絶縁性基板１上に金属薄膜をスパッタ法等により成膜した後、フォトリソグラフィー法により、ＴＦＴのチャネル長に相当する間隙とチャネル幅に相当する幅の非導電層部分Ａ（ＴＦＴチャネル）を設けてパターニングすることにより第１の導電層２と第２の導電層３を形成して、両導電層２、３は互いに直接接触しないように絶縁性基板１の同一平面上に設けられる。 
【００８８】
次に、同図２（ａ）に示すように、前記第１の導電層２と第２の導電層３上及び非導電層部分Ａの絶縁性基板１上に、非単結晶シリコンなどの半導体薄膜材料と絶縁材料とをこの順にＣＶＤ法等により成膜して、それぞれ半導体薄膜層４、絶縁層５を形成する。ここで半導体薄膜層４としては、ＰＥＣＶＤ法で成膜された水素化アモルファスシリコン膜又は熱ＣＶＤもしくはＰＥＣＶＤ法で成膜されたアモルファスシリコン膜を、例えばレーザーアニール等でアニール処理し生成したポリシリコン膜を好ましく用いることができる。 
【００８９】
また、絶縁層５の成膜法としては、シランとアンモニアから成る混合ガスを反応ガスとして用いる、ＰＥＣＶＤ法で形成する窒化シリコン膜が好ましく用いることができる。 
【００９０】
続いて、同図２（ａ）に示すように、前記絶縁層５上にゲート電極材料である金属薄膜を蒸着法、スパッタ法等の通常の成膜法を用いて成膜してゲート電極層７を形成する。 
【００９１】
工程（ｂ） 
次に、図２（ｂ）に示すように、ゲート電極層７上にエッチングレジストを塗布し、フォトリソグラフィー法により第２の導電層３上側に相当する部分のエッチングレジストをゲート孔相当の開口径を具備する円形孔または多角形孔のパターン状に除去してパターニングした後、ゲート電極層７、絶縁層５、半導体薄膜層４を、第２の導電層３が露出するまでエッチング（例えば、リアクティブ・イオン・エッチング又はリアクティブ・イオン・エッチングとウエットエッチングの併用によるエッチングなど）して、エミッタ用ゲート孔Ｂ（開口部）を形成する。 
【００９２】
工程（ｃ） 
続いて、図２（ｃ）に示すように、絶縁性基板１に対して回転斜方蒸着法にて斜め蒸着することにより、実質的にゲート電極層７上及びエミッタ用ゲート孔Ｂ周縁のゲート電極層７にのみ剥離層９（リフトオフ層）を形成する。次に、同図２（ｃ）に示すように、絶縁性基板１に対して垂直な方向から通常の異方性蒸着法（垂直蒸着法）により、エミッタ用ゲート孔Ｂ内の第２の導電層３上及び剥離層９上にエミッタ材料を蒸着しつつ、自己整合的にエミッタ用ゲート孔Ｂ内に円錐形のエミッタ８を形成する。なお、剥離層９上に、及びエミッタ用ゲート孔Ｂの開口上部を架橋閉塞するように、エミッタ材料の蒸着による蒸着膜８ａが形成される。 
【００９３】
工程（ｄ） 
次に、図２（ｄ）に示すように、剥離層９を剥離することにより、剥離層９上のエミッタ材料による蒸着膜８ａ及びエミッタ用ゲート孔Ｂの開口上部を架橋閉塞する蒸着膜８ａを剥離除去する。 
【００９４】
工程（ｅ） 
最後に、図２（ｅ）に示すように、ゲート電極層７をフォトリソグラフィー法によりパターニングして、パターン状にゲート電極層７（ゲート電極）を形成すると同時に、ＴＦＴチャネルの直上に第３の導電層６を形成する。これにより、図１（ａ）に示す本発明の冷電子放出素子が得られる。 
【００９５】
次に、図１（ｂ）に示す態様の本発明の冷電子放出素子の製造方法を、図３に従って詳細に説明する。 
【００９６】
工程（ａ） 
まず、図３（ａ）に示すように、絶縁性基板１上に金属薄膜をスパッタ法等により成膜して導電層を形成し、該導電層上にオーミック材料を成膜してオーミック層１０を形成した後、フォトリソグラフィー法によりＴＦＴのチャネル長に相当する間隙とチャネル幅に相当する幅の非導電層部分Ａを設けてパターニングすることにより、オーミック層１０が成膜された第１の導電層２と第２の導電層３とを形成する。ここで、オーミック材料としては、ＰＥＣＶＤ法で成膜されたｎ型の水素化アモルファスシリコン膜を好ましく用いることができる。 
【００９７】
次に、同図３（ａ）に示すように、第１の導電層２及び第２の導電層３上のそれぞれオーミック層１０上及び非導電層部分Ａに、非単結晶シリコンなどの半導体薄膜材料、絶縁材料をＣＶＤ法等により成膜して、それぞれ半導体薄膜層４、絶縁層５を形成する。ここで、半導体薄膜層４としては、ＰＥＣＶＤ法で成膜された水素化アモルファスシリコン膜又は熱ＣＶＤもしくはＰＥＣＶＤ法で成膜されたアモルファスシリコン膜を例えばレーザーアニール等でアニール処理し生成したポリシリコン膜を好ましく用いることができる。 
【００９８】
また、絶縁層５の成膜法としては、シランとアンモニアから成る混合ガスを反応ガスとして用いる、ＰＥＣＶＤ法で形成する窒化シリコン膜が好ましく用いることができる。 
【００９９】
続いて、同図３（ａ）に示すように、絶縁層５上にゲート電極材料である金属薄膜を蒸着法、スパッタ法等の通常の成膜法を用いて成膜し、ゲート電極層７を形成する。 
【０１００】
工程（ｂ） 
次に、図３（ｂ）に示すように、ゲート電極層７上にエッチングレジストを塗布し、フォトリソグラフィー法により第２の導電層３上側に相当する部分のエッチングレジストをゲート孔相当の開口径を具備する円形孔または多角形孔のパターン状に除去してパターニングした後、ゲート電極層７、絶縁層５、半導体薄膜層４及びオーミック層１０を第２の導電層３が露出するまでエッチング（例えばリアクティブ・イオン・エッチング又はリアクティブ・イオン・エッチングとウエットエッチングの併用によるエッチングなど）してエミッタ用ゲート孔Ｂ（開口部）を形成する。 
【０１０１】
工程（ｃ） 
続いて、図３（ｃ）に示すように、絶縁性基板１に対して回転斜方蒸着法にて斜め蒸着することにより、実質的にゲート電極層７上及びエミッタ用ゲート孔Ｂ周縁のゲート電極層７にのみ剥離層９（リフトオフ層）を形成する。次に、同図３（ｃ）に示すように、絶縁性基板１に対して垂直な方向から通常の異方性蒸着法（垂直蒸着法）により、エミッタ用ゲート孔Ｂ内の第２の導電層３上及び剥離層９上にエミッタ材料を蒸着しつつ、自己整合的にエミッタ用ゲート孔Ｂ内に円錐形のエミッタ８を形成する。なお、剥離層９上に、及びエミッタ用ゲート孔Ｂの開口上部を架橋閉塞するように、エミッタ材料の蒸着による蒸着膜８ａが形成される。 
【０１０２】
工程（ｄ） 
次に、図３（ｄ）に示すように、剥離層９を剥離することにより、剥離層９上のエミッタ材料による蒸着膜８ａ及びエミッタ用ゲート孔Ｂの開口上部を架橋閉塞する蒸着膜８ａを剥離除去する。 
【０１０３】
工程（ｅ） 
最後に、図３（ｅ）に示すように、ゲート電極層７をフォトリソグラフィー法によりパターニングして、パターン状にゲート電極層７（ゲート電極）を形成すると同時に、ＴＦＴチャネルの直上に第３の導電層６を形成する。これにより、図１（ｂ）に示す本発明の冷電子放出素子が得られる。 
【０１０４】
以上説明したように、本発明の冷電子放出素子においては、非単結晶シリコンをチャネルとしたＴＦＴ構造を有し、ドレイン電極上に金属、金属酸化物又は金属窒化物でエミッタを構成することにより、絶縁性基板上においてもトランジスタによって高度に制御されたエミッション電流が得られ、且つエミッタのゲート電極（引き出し電極）ではなく、ＴＦＴのゲートをスイッチング電極として用いて駆動することにより、低電圧駆動を実現することができる。さらに、絶縁層をＴＦＴと共用し、ゲート電極と同一の薄膜からＴＦＴゲートを加工形成することで、上記のような電流制御機能を搭載した素子を、容易な作製方法で得ることができる。
【実施例】
【０１０５】
本発明の冷電子放出素子の製造例を以下の実施例で具体的に説明する。 
【０１０６】
＜実施例１＞図１（ｂ）に示す態様の本発明の冷電子放出素子の製造例（図３参照））
工程（ａ） 
まず、図３（ａ）、絶縁性基板１上に金属薄膜としてＣｒをスパッタ法により０．１μｍの膜厚で成膜して導電層を形成した後、オーミック材料としてＰＥＣＶＤ法によってｎ型の水素化アモルファスシリコン膜を０．０５μｍの膜厚で成膜してオーミック層１０を形成した。反応ガスとしてシランガス及びホスフィンガス（ドープ濃度３０００ｐｐｍ）、また希釈ガスとして水素を使用し、ガス総流量５６０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３５０℃、ＲＦパワー６０Ｗの条件で成膜した。続いて、フォトリソグラフィー法によりオーミック層１０とそれにより被覆された導電層とをパターニングして非導電層部分Ａを形成し、該非導電層部分Ａにより分離した第１の導電層２と第２の導電層３を形成し、非導電層部分ＡによるＴＦＴのチャネルを形成した。 
【０１０７】
次に、同図３（ａ）、第１の導電層２と第２の導電層３上及び非導電層部分ＡにＰＥＣＶＤ法によってノンドープの水素化アモルファスシリコン膜を０．１μｍの膜厚で成膜して半導体薄膜層４を形成した。反応ガスとしてシランガス、また希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、ＲＦパワー６０Ｗの条件で成膜した。 
【０１０８】
次に、半導体薄膜層４上に絶縁材料である窒化シリコンを成膜することにより絶縁層５を作製した。 
【０１０９】
次に、絶縁層５上にゲート電極材料としてＮｂを０．２μｍの膜厚でスパッタリングにて成膜してゲート電極層７を形成した。 
【０１１０】
工程（ｂ） 
次に、図３（ｂ）、通常のフォトリソグラフィー法を用いてゲート孔の開口径として１．２μｍの円形のエッチング用パターンを形成したエッチングマスク層を得た後、反応性イオンエッチングによりゲート電極層７、絶縁層５、半導体薄膜層４及びオーミック層１０を第２の導電層３が露出するまでエッチングして、ゲート孔Ｂ（開口部）を形成した。このときのエッチング条件は（導入ガス：ＳＦ６６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）であった。 
【０１１１】
工程（ｃ） 
次に、図３（ｃ）、絶縁性基板１に対して回転斜方蒸着法にて斜め蒸着することにより、ゲート電極層７上及びゲート孔Ｂ周縁相当部のゲート電極層７にのみ剥離層９（リフトオフ層）としてアルミニウム（Ａｌ）を成膜した。続いて、絶縁性基板１に対して垂直方向からの異方性蒸着法（垂直蒸着法）により、エミッタ材料を蒸着しつつ、自己整合的にエミッタ８を円錐形に形成した。 
【０１１２】
工程（ｄ） 
次に、図３（ｄ）、剥離層９（Ａｌ）をリン硝酸水溶液を用いてウエットエッチングして剥離し、剥離層９上のエミッタ材料による蒸着膜８ａ及びエミッタ用ゲート孔Ｂの開口上部を架橋閉塞する蒸着膜８ａを剥離除去した。 
【０１１３】
工程（ｅ） 
最後に、図３（ｅ）、ゲート電極層７をフォトリソグラフィー法によりパターニングして、パターン状にゲート電極層７（ゲート電極）を形成すると同時に、ＴＦＴチャネルの直上に第３の導電層６を形成した。これにより、図１（ｂ）に示す本発明の冷電子放出素子が得られた。 
【０１１４】
＜試験及び試験結果＞上記実施例１で得られた本発明の冷電子放出素子を、以下のように試験し評価した。即ち、各素子のエミッタ−ゲート電極間の距離を０．６μｍとし、エミッタ高さを０．８μｍとし、そして、ＴＦＴパラメータとしてチャネル長（Ｌ）とチャネル幅（Ｗ）との比率（Ｌ／Ｗ）を１／１０とした構造の素子に対し、蛍光体を塗布した透明電極（アノード）を有するガラス板部材を距離３０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、約１０Ｖのスイッチング電圧で、エミッタ８より良好且つ安定して電子を放出することができた。 
【０１１５】
得られた典型的なエミッション特性は、低電界領域ではエミッタ８自身の電流電圧特性を示し、高電界領域ではＴＦＴによる電流電圧特性に従う飽和特性を示した。即ち、エミッション電流がＴＦＴのドレイン電流値を越えた高電界領域では、電流のトランジスタ制御による飽和電流領域が得られ、引きだし電圧１１０Ｖ以上で安定したエミッション電流が得られた。また、ＴＦＴのゲート電圧１５Ｖ以上でエミッション電流が得られ、低電圧でスイッチングができた。 
【図面の簡単な説明】
【０１１６】
【図１】本発明の冷電子放出素子の断面図。
【図２】本発明の冷電子放出素子の製造工程図。
【図３】本発明の別の冷電子放出素子の製造工程図。
【図４】従来の冷電子放出素子の断面図。
【図５】従来の冷電子放出素子の製造工程図。
【図６】従来の別の冷電子放出素子の断面図。
【図７】従来の冷電子放出素子の断面図。
【図８】従来の別の冷電子放出素子の製造工程図。
【図９】従来の別の冷電子放出素子の製造工程図。
【符号の説明】
【０１１７】
１…絶縁性基板  ２…第１の導電層  ３…第２の導電層 ４…半導体薄膜層 
５…絶縁層  ６…第３の導電層  ７…ゲート電極層 ８…エミッタ  ９…剥離層 
１０…オーミック層 
４１…絶縁性基板  ４２…導電層  ４３…絶縁層 ４４…ゲート電極 
４５…エミッタ 
５１…絶縁性基板  ５２…導電層  ５３…絶縁層 ５４…ゲート電極 
５５…リフトオフ材  ５６…エミッタ 
６１…絶縁性基板  ６２…導電層  ６３…抵抗層 ６４…絶縁層 
６５…ゲート電極  ６６…エミッタ 
７１…絶縁性基板  ７２…導電層  ７３…エミッタ ７４…酸化シリコン層 
７５…絶縁層  ７６…ゲート電極 
８１…ｐ型シリコン基板  ８２…エミッタ  ８３…ｎ型シリコン層 
８４…エミッタ配線層  ８５…絶縁層  ８６…ゲート電極 
９１…ｐ型シリコン基板  ９２…酸化シリコン層  ９３…エミッタ 
９４…酸化シリコン層  ９５…ゲート電極  ９６…ｎ型シリコン層 
９７…金属薄膜 
Ａ…ＴＦＴチャネル（非導電層部分）  Ｂ…エミッタ用ゲート孔（開口部） 
【図１】
2006294634.tif 000003
【図２】
2006294634.tif 000004
【図３】
2006294634.tif 000005
【図４】
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【図５】
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【図６】
2006294634.tif 000008
【図７】
2006294634.tif 000009
【図８】
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【図９】
2006294634.tif 000011