【手続補正書】
【提出日】平成19年5月21日(2007.5.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
可変抵抗メモリ・セルと，
前記メモリ・セルの両端間に差電圧を選択的に印加するための回路であって，
１対の導電ラインを前記差電圧にプレチャージするためのプレチャージ回路，およ    び
前記可変抵抗メモリ・セルを，前記プレチャージされた１対の導電ライン間に選択    的に接続するための選択回路を含む回路と，
前記差電圧を印加してから所定時間後に，前記セルの両端間に存在する電圧状態に基づいて，前記セルの論理状態を決定するための，前記メモリ・セルの両端間に選択的に結合されるセンス増幅器と，
を備えたメモリ回路。
【請求項２】
前記１対の導電ラインは，１対のビット・ラインである，請求項１に記載のメモリ回路。
【請求項３】
前記選択回路は，ワード・ラインに結合されたアクセス・トランジスタを含む，請求項２に記載のメモリ回路。
【請求項４】
可変抵抗メモリ・セルと，
前記メモリ・セルの両端間に差電圧を選択的に印加するための回路と，
前記差電圧を印加してから所定時間後に，前記セルの両端間に存在する電圧状態に基づいて，前記セルの論理状態を決定するための，前記メモリ・セルの両端間に選択的に結合されるセンス増幅器とを備え，
前記センス増幅器が，不平衡電圧センシング特性を有する，
メモリ回路。
【請求項５】
可変抵抗メモリ・セルと，
前記メモリ・セルの両端間に差電圧を選択的に印加するための回路と，
前記差電圧を印加してから所定時間後に，前記セルの両端間に存在する電圧状態に基づいて，前記セルの論理状態を決定するための，前記メモリ・セルの両端間に選択的に結合されるセンス増幅器とを備え，
前記差電圧は，前記メモリ・セルの両側にそれぞれ印加される異なる正電圧によって生じる，
メモリ回路。
【請求項６】
可変抵抗を有するメモリ・セルと，
第１および第２カラム・ラインを介して前記メモリ・セルに接続される，前記メモリ・セルの抵抗を測定するためのセンス増幅器とを備え，
前記センス増幅器が，
１対の相互結合トランジスタ，および
前記１対の相互結合トランジスタに接続され，かつ第１センス・ラインに結合され    るトランジスタを有し，
前記相互結合トランジスタは，動作特徴が互いに異なり，それにより，センシング    ・オフセット電圧がその間に存在するものである，
メモリ回路。
【請求項７】
前記オフセット電圧は，前記センス増幅器が前記メモリ・セルの電圧状態を適正にセンスすることを助ける，請求項６に記載のメモリ回路。
【請求項８】
第１導電率を有する前記１対の相互結合トランジスタは，異なるチャネル長さを有する，請求項６に記載のメモリ回路。
【請求項９】
第１導電率を有する前記１対の相互結合トランジスタは，異なるしきい電圧を有する，請求項６に記載のメモリ回路。
【請求項１０】
第１導電率を有する前記１対の相互結合トランジスタは，異なる関連抵抗を有する，請求項６に記載のメモリ回路。
【請求項１１】
前記カラム・ラインを所定の差電圧にプレチャージするためのプレチャージ回路をさらに備えた，請求項６に記載のメモリ回路。
【請求項１２】
前記所定の差電圧は，前記カラム・ラインにそれぞれ印加される正電圧によって処理される，請求項１１に記載のメモリ回路。
【請求項１３】
可変抵抗を有するメモリ・セルと，
第１および第２カラム・ラインを介して前記メモリ・セルに接続され，前記メモリ・セル内の抵抗を測定するためのセンス増幅器とを備え，
前記センス増幅器は，
第１導電率を有する第１の１対の相互結合トランジスタ，
該第１の対の相互結合トランジスタに隣接して接続される，第２導電率を有する第    ２の１対の相互結合トランジスタ，
前記第１の対に接続され，かつ第１センス・ラインに結合される，前記第１導電率    を有するトランジスタ，および，
前記第２の対に接続され，かつ第２センス・ラインに結合される，前記第２導電率    を有するトランジスタを有し，
前記第１の対の相互結合トランジスタは動作特徴の点で互いに異なり，それにより    ，それらの間にセンシング・オフセット電圧が存在する，
メモリ回路。
【請求項１４】
前記オフセット電圧は，前記センス増幅器が前記メモリ・セルの電圧状態を適正にセンスすることを助ける，請求項１３に記載のメモリ回路。
【請求項１５】
第１導電率を有する前記対の相互結合トランジスタは，異なるチャネル長さを有する，請求項１３に記載のメモリ回路。
【請求項１６】
第１導電率を有する前記対の相互結合トランジスタは，異なるしきい電圧を有する，請求項１３に記載のメモリ回路。
【請求項１７】
第１導電率を有する前記対の相互結合トランジスタは，異なる関連抵抗を有する，請求項１３に記載のメモリ回路。
【請求項１８】
前記カラム・ラインを所定の差電圧にプレチャージするためのプレチャージ回路をさらに備た，請求項１３に記載のメモリ回路。
【請求項１９】
前記所定の差電圧は，前記カラム・ラインにそれぞれ印加される正電圧によって処理される，請求項１８に記載のメモリ回路。
【請求項２０】
可変抵抗メモリ・セルをセンシングする方法であって，
１対のカラム・ラインを所定の差電圧に設定し，
前記カラム・ラインの間に前記メモリ・セルを選択的に接続し，そして
前記カラム・ラインにそれぞれの入力部で結合されたセンス増幅器を，前記選択されたメモリ・セルが前記カラム・ラインから前記差電圧を受け取ってから所定時間後に動作させ，それにより，前記メモリ・セルの抵抗状態を決定する，
方法。
【請求項２１】
前記センス増幅器は，前記入力部で電圧センシング・オフセットを生成する不平衡動作特性を有する，請求項２０に記載の方法。
【請求項２２】
前記所定の電圧は，前記セルに書き込みを行わせる電圧より低い，請求項２０に記載の方法。
【請求項２３】
前記電圧センシング・オフセットは，前記入力センシング・オフセット電圧を供給する異なるチャネル長さを有する相互結合された１対のトランジスタによって生成される，請求項２２に記載の方法。
【請求項２４】
前記電圧センシング・オフセットは，前記入力センシング・オフセット電圧を供給する，異なる関連キャパシタンスを有する相互結合された１対のトランジスタによって生成される，請求項２２に記載の方法。
【請求項２５】
前記電圧センシング・オフセットは，前記入力センシング・オフセット電圧を供給する，異なる関連抵抗を有する相互結合された１対のトランジスタによって生成される，請求項２２に記載の方法。
【請求項２６】
前記センシングは，前記カラム・ラインを所定の差電圧にプレチャージするためのプレチャージ回路によって行われ，前記メモリ・セルは，前記差電圧が前記メモリ・セルを通して等化するように構成される，請求項２０に記載の方法。
【請求項２７】
前記所定の差電圧は，前記カラム・ラインをそれぞれの正電圧に設定することによって生成される，請求項２０に記載の方法。
【請求項２８】
前記始動ステップは，
前記センス増幅器の少なくとも第１の相互結合対のトランジスタ回路をイネーブルにすることをさらに含む，請求項２０に記載の方法。
【請求項２９】
前記始動ステップは，第２の相互結合対のトランジスタをイネーブルにすることをさらに含む，請求項２８に記載の方法。
【請求項３０】
プロセッサと，
前記プロセッサとデータを交換するためのメモリ・ディバイスとを備え，
前記メモリ・ディバイスは，
可変抵抗メモリ・セル，
前記メモリ・セルの両端間に差電圧を選択的に印加するための回路，および，
前記メモリ・セルの両端間に選択的に結合され，前記差電圧を印加してから所定時    間後に，前記セルの両端間に存在する電圧状態に基づいて，前記セルの論理状態を決    定するためのセンス増幅器を有し，
選択的に印加するための前記回路は，
１対の導電ラインを前記差電圧にプレチャージするためのプレチャージ回路，        および
前記プレチャージされた対の導電ライン間に前記可変抵抗メモリ・セルを選択        的に接続するための選択回路を有する，
プロセッサ回路。
【請求項３１】
前記対の導電ラインは１対のビット・ラインである，請求項３０に記載のプロセッサ回路。
【請求項３２】
プロセッサと，
前記プロセッサとデータを交換するためのメモリ・ディバイスとを備え，
前記メモリ・ディバイスは，
可変抵抗メモリ・セル，
前記メモリ・セルの両端間に差電圧を選択的に印加するための回路，および
前記メモリ・セルの両端間に選択的に結合され，前記差電圧を印加してから所定時    間後に，前記セルの両端間に存在する電圧状態に基づいて，前記セルの論理状態を決    定するためのセンス増幅器を有し，
前記センス増幅器は，前記入力センシング・オフセット電圧を供給する不平衡電圧    センシング特性を有する，
プロセッサ回路。
【請求項３３】
電圧を選択的に印加するための前記回路は，ワード・ラインに結合されたアクセス・トランジスタを含む，請求項３２に記載のプロセッサ回路。
【請求項３４】
プロセッサと，
前記プロセッサとデータを交換するためのメモリ・ディバイスとを備え，
前記メモリ・ディバイスは，
可変抵抗メモリ・セル，
前記メモリ・セルの両端間に差電圧を選択的に印加するための回路，および，
前記メモリ・セルの両端間に選択的に結合され，前記差電圧を印加してから所定時    間後に，前記セルの両端間に存在する電圧状態に基づいて，前記セルの論理状態を決    定するためのセンス増幅器を有し，
前記差電圧は，前記メモリ・セルの両側にそれぞれ印加される異なる正電圧によっ    て生成される，
プロセッサ回路。
【請求項３５】
第１および第２カラム・ラインと，
該カラム・ライン間に選択的に接続されることができる可変メモリ素子と，
前記カラム・ラインを所定の差電圧にプレチャージするためのプレチャージ回路と，
前記抵抗を前記カラム・ライン間に選択的に接続してから所定時間後に，前記カラム・ライン間の電圧をセンシングするセンス回路と，
を備えたメモリ・センス回路。
【請求項３６】
前記センス増幅器は，不平衡の，従って前記入力センシング・オフセット電圧を供給するようになっている１対の導電性ブランチを有する，請求項３５に記載のセンス回路。