(57)【要約】      （修正有）【課題】長期にわたって優れた性能で動作可能な不揮発性多状態メモリを提供する。【解決手段】通常の読み出しおよびベリファイ用の読み出しにおいて、一連のしきい値レベルに対して、メモリセルにより生じる変化をトラッキングし調整する一連の参照セルによって読み出しを行う。ある実施例において、メモリセルの各フラッシュセクタはセクタのセルを読み出すための参照セルをもち、一連の参照セルもまたマスタ参照として作用する全メモリチップ用に存在する。別の実施例では、一連のしきい値レベルに対して１対多のカレントミラー回路により同時に読み出しを行う。書き込みもしくは消去回路において、一度にメモリセルのグループで並列に書き込みもしくは消去データのベリファイを行い、正しくベリファイされたセルへのさらなる書き込みもしくは消去を選択的に禁止する。【選択図】      図５
2006294242.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレイン、コントロールゲート、メモリの使用時にプログラムされた電荷レベルを保つことができるフローティングゲート、および前記フローティングゲートからの電荷を取り除くことができる消去電極をもつ形式の複数のアドレス可能な半導体の電気的に消去可能でプログラム可能なメモリセルアレイと、アドレスされたセルのプログラムされた状態が予め定められたしきい値よりも高いのか、或いは低いのかを読み出すシステム（２２０，４１０，４２０，４４０，５１３）と、参照メモリセル（４００，５２９，５２５）と、前記参照セルに応答して、アドレスされたセルの電荷レベルと前記参照セルの電荷レベルを比較する読み出し手段（４１０）とを有する不揮発性メモリ（１３０，１４０，１５０，１６０）において、
前記メモリセルアレイの消去および再プログラミングに応答して、前記参照メモリセルを消去し、前記しきい値と実質的に等しいか、或いは比例する電荷で再プログラムする手段（２１０，４１１）と、
を有することを特徴とする不揮発性メモリ。
【請求項２】
前記しきい値に実質的に等しいか、或いは比例する電荷で消去可能でプログラム可能な少なくとも１以上のマスタ参照セルをさらに有し、前記参照セルを再プログラムする手段は前記マスタ参照セルから前記参照セルをプログラムする手段を有することを特徴とする請求項１記載の不揮発性メモリ。
【請求項３】
前記読み出し手段は、アドレスされたセルの電荷レベルと前記参照セルの電荷レベルを直接比較する手段を有することを特徴とする請求項２記載の不揮発性メモリ。
【請求項４】
前記読み出し手段は、前記マスタ参照セルの予め定められたしきい値を本質的に前記参照セルのしきい値と一致するように調節する手段と、アドレスされたセルと前記マスタ参照セルの調節されたしきい値を比較する手段とを有することを特徴とする請求項２記載の不揮発性メモリ。
【請求項５】
前記マスタ参照セルの各々に蓄積される電荷レベルは、前記メモリシステムの外部から電気的に消去可能でプログラム可能であることを特徴とする請求項２記載の不揮発性メモリ。
【請求項６】
不揮発性メモリ（１３０，１４０，１５０，１６０）において、
個々にアドレス可能なＥＥＰＲＯＭメモリセルの複数のグループ（５０１，５０３，５０５）を有するＥＥＰＲＯＭアレイであって、セルの各グループはユニットとして一括消去可能であるＥＥＰＲＯＭアレイと、
前記ＥＥＰＲＯＭアレイにおいて、セルの２つの導通状態を区別するための少なくとも１以上の予め定められたしきい値レベルと、
前記予め定められたしきい値レベルに対応するグループのしきい値レベルを蓄積するためのメモリセルの各グループ（５０３）の一部として備えられた少なくとも１以上のグループの参照セル（５２５）と、
グループのしきい値レベルとの比較により、前記セルのグループのアドレスされたセルを読み出す手段（４１０，４４０，５１３）と、
前記セルのグループの消去および再プログラミングに応答して、前記グループの参照セルを消去し、前記予め定められたしきい値レベルに対応するグループのしきい値レベルに再プログラムする手段（２１０，４１１）と、
を有することを特徴とする不揮発性メモリ。
【請求項７】
前記読み出し手段は、アドレスされたセル（５２３）と与えられたグループのグループの参照セル（５２５）を直接比較する手段を有することを特徴とする請求項６記載の不揮発性メモリ。
【請求項８】
マスタしきい値レベル（５３１）を蓄積するための少なくとも１以上のマスタ参照セルを有し、前記読み出し手段はグループのしきい値レベルに対応するマスタしきい値レベルを調節する手段と、アドレスされたセル（５２３）のしきい値レベルとそのように調節されたマスタしきい値レベルを比較する手段とを有することを特徴とする請求項６記載の不揮発性メモリ。
【請求項９】
予め定められたしきい値レベルのセットを蓄積するためのＥＥＰＲＯＭアレイに関連するマスタ参照セルのセット（５０７，５２９）をさらに有することを特徴とする請求項６記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、１９８９年４月１３日に出願された米国出願第３３７，５７９号の継続出願である。
この発明は一般的に、半導体の電気的に消去可能でプログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）に関し、さらに詳しく言えば、それらの状態を読み出しまたはプログラムするための回路技術に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭおよび電気的にプログラ可能な読み出しメモリ（ＥＰＲＯＭ）は通常、不揮発性記憶データの蓄積またはプログラム用のディジタル回路に使用されている。それらは消去可能なものであり、メモリセル中に書き込みまたは「プログラム」される新しいデータをもつものである。
【０００３】
電界効果トランジスタの構造において、１つのＥＰＲＯＭは、フローティング（接続されていない）導電性のゲートを利用するもので、この導電性のゲートはソースとドレイン間の半導体基板のチャンネル領域上に設けられているが、絶縁されている。コントロールゲートは、フローティングゲート上に設けられているが、それから絶縁されている。前記トランジスタのしきい値電圧特性は、フローティングゲート上に保持される電荷量に制御される。すなわち、トランジスタが「オン」に切り換えられソースとドレイン領域間が導通する前に、コントロールゲートに印加するべき最小の電圧（しきい値）は、フローティングゲート上の電荷レベルによって制御される。
【０００４】
前記フローティングゲートは、ある範囲の電荷を保持することができ、それによって１つのＥＰＲＯＭメモリセルは任意のしきい値ウィンド内のしきい値レベルにプログラムされる。しきい値ウィンドの大きさは、その装置の最小および最大しきい値レベルにより決定され、装置の特性、動作条件や履歴に左右される。ウィンド内の各々の明確なしきい値レベルは、原則的には、そのセルの有限な記憶状態を指定するために用いられている。
【０００５】
ＥＰＲＯＭメモリでは、メモリセルとして働くトランジスタは、基板のチャンネル領域から電子を薄いゲートの誘電体を介してフローティングゲートに加速することによって、２つの状態のうちの１つにプログラムされる。このメモリ状態は、紫外線の照射によってフローティングゲート上の電荷を除去することによって消去可能である。
【０００６】
電気的に消去可能でプログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）は同様な構造をもっているが、適当な電圧をフローティング上に印加することによって、電荷を除去する機構をさらに備えるものである。そのようなＥＥＰＲＯＭセルのアレイは、その全体のセルのアレイ、またはアレイの中のかなりの領域のセルが同時に消去されるとき（すなわち、フラッシュ状態）、「フラッシュ」ＥＥＰＲＯＭアレイと呼ばれる。一度消去されると、セルは再度プログラムすることができる。
【０００７】
ＥＰＲＯＭやＥＥＰＲＯＭセルの二次元アレイ中の特定の１つのセルが、アドレスされるべきセルを含む列（コラム）のソースとドレインラインにソース−ドレイン電圧を印加し、そしてアドレスされるべきセルを含む行（ロー）中のコントロールゲートに接続されているワードラインにコントロールゲート電圧を印加することによって読み出し用にアドレスされる。
【０００８】
アドレスされたメモリセルのトランジスタの状態は、動作電圧をそのソースとドレインとそのコントロールゲートに印加し、その後ソースとドレイン間を流れる電流のレベルを検出することにより読み出される。電流のレベルは、トランジスタのしきい値レベルに比例するものであり、そのフローティングゲート上の電荷の量によって決定される。
【０００９】
通常の２状態ＥＥＰＲＯＭでは、１つのブレイクポイントしきい値レベルは、しきい値ウィンドを２つの領域に分けるように確立される。ソース／ドレイン電流は、セルがプログラムされたときに用いられたブレイクポイントしきい値レベルと比較される。読み出された電流がしきい値よりも大きい場合には、セルは「０」の状態にあると決定され、電流が前記しきい値より小さい場合には、セルは他の状態にあると決定される。かくして、このような２状態セルは１ビットのディジタル情報を蓄積する。外部でプログラムされるであろう電流源は、メモリシステムの一部としてブレイクポイントしきい値電流を発生させるためにしばしば用いられる。
【００１０】
かくして、多状態ＥＥＰＲＯＭメモリセルでは、各セルは２ビット以上のデータを蓄積する。このように、任意のＥＥＰＲＯＭアレイが蓄積できる情報は、各セルが蓄積できる状態の倍数分増加することになる。
【特許文献１】米国特許出願第２０４，１７５号
【特許文献２】米国特許出願第３２３，７７９号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
したがって、本発明の主たる目的は、セルが１ビットのデータよりも多くのデータを蓄積することができるＥＥＰＲＯＭメモリセルのシステムを提供することである。
本発明のさらなる他の目的は、ＥＰＲＯＭもしくはＥＥＰＲＯＭの集積回路メモリチップの一部としての改良された読み出し回路を提供することである。
本発明のさらなる他の目的は、製造が単純かつ容易であり、長期間の使用に優れた精度と信頼性をもつ読み出し回路を提供することである。
本発明のさらなる他の目的は、ＥＰＲＯＭまたはＥＥＰＲＯＭの集積回路チップの部分として改良されたプログラム回路を提供することである。
本発明の目的の１つは、製造が単純かつ容易であり、長期間の使用に優れた精度と信頼性をもつプログラム回路を提供することである。
本発明の他の目的は、自動的に温度、電圧、工程における変動および電荷の保有による影響を自動的に補償するメモリ読み出しおよびプログラム技術を提供することである。
本発明のさらなる他の１つの目的は、コンピュータシステムで用いられる磁気ディスク記憶装置を置き換えることができるフラッシュＥＥＰＲＯＭ半導体チップを提供することである。
さらなる本発明の目的は、メモリが耐久可能なプログラム／読み出しサイクル数によって測定される寿命の増加を図ることができるフラッシュＥＥＰＲＯＭ構造を提供することである。
【課題を解決するための手段】
【００１２】
上記および追加の目的は、メモリセルの長い寿命期間に各メモリセル内の２つよりも多い明確な状態を正確に読み出しかつ書き込み可能にする多段のしきい値レベルを提供することで、１ビットよりも多いビットが各セルに確実に蓄積されるように、ＥＥＰＲＯＭアレイの読み書き回路を改良することで達成される。
【００１３】
本発明の１つの態様によれば、多段のしきい値ブレイクポイントレベルは、マスタ参照セルとして使用される一連のメモリセルによって提供される。前記マスタ参照セルは、メモリ製造者または使用者のいずれかによって、独立かつ外部からプログラム可能である。この特徴により最大の融通性が得られ、ブレイクポイントしきい値は、いつでも装置のしきい値ウィンド内において設定可能となる。また、メモリセルと同じ装置であるため、参照セルは製造工程、動作条件や装置の寿命による同じ変動を精密に追跡する。各ブレイクポイントしきい値レベルが個々にプログラム可能であることにより、多状態の実行に非常に重要なしきい値ウィンドの区分けを最適化できかつ微細な調整が可能となる。さらに、それによって製造後に、その時のユーザの要求もしくは装置の特性に応じて、同じ装置から２状態もしくは多状態メモリのいずれかの形状にすることが可能である。
【００１４】
本発明のさらに他の態様によれば、各セクタ（ここでセクタとはフラッシュＥＥＰＲＯＭにおいて同時に消去可能なメモリセルのグループである）内の一連のメモリセルは、ローカル参照セルとして用いられるために通常のデータ記憶用のメモリとしての利用からは除外される。参照セルの各セットは、同じセクタにあるフラッシュセルを非常に密接に追跡し、その時はどちらも同じプログラム／消去サイクル数でサイクルしている。かくして、消去／再プログラムサイクルをかなりの回数行った後セクタのメモリセルで生じるエイジングも、ローカル参照セルに反映される。フラッシュセルのセクタが消去され再プログラムされる度に、一連の個々のブレイクポイントしきい値レベルは、関連するローカル参照セルに再プログラムされる。ローカル参照セルから読み出されたしきい値レベルは、自動的に同じセクタのセルメモリの変化条件に自動的に調整される。しきい値ウィンドの区分けは、かくして最適に維持される。この技術は、２状態（１ビット）メモリセルを読み出すのに用いられる１つの参照セルのみを持つメモリにも有益である。
【００１５】
本発明の他の態様によれば、各サイクルでローカル参照セルに書き換えられるしきい値レベルは、メモリセルと共にサイクルせずに外部からプログラム（または再プログラム）された電荷を保持する一連のマスタセルから得られる。全体のメモリ集積回路には１セットのマスタメモリセルで足りる。
【００１６】
１つの実施例において、読み出し動作は、マスタ参照セルから予めコピーされたローカル参照セルのしきい値レベルを直接的に用いる。別の実施例において、読み出しがマスタ参照セルに対してなされるが、読み出し動作はローカル参照セルのしきい値レベルを間接的に用いる。それは最初にマスタ参照セルに対してローカル参照セルを読み出すことによってなされる。検出された差は、マスタ参照セルに対する通常のメモリセルの読み出しをオフセットするために用いられ、これによって、バイアスされた読み出しは、ローカル参照セルに対して有効に行われる。
【００１７】
本発明のさらに他の態様によれば、メモリセルの読み出し動作は、メモリ状態がどこにあるかをそこに流れる電流を多段のしきい値ブレイクポイントレベルと対応する参照電流のセットと比較することによって決定される。
【００１８】
１つの実施例においては、読み出されるセルを流れる電流は、１つずつ参照セルの各しきい値電流と比較される。
【００１９】
別の実施例において、読み出されるセルを流れる電流は、一連の参照セルの電流と同時に比較される。特殊なカレントミラー形式は、読み出されるべき電流をその信号を劣化させずに多段のブランチ（枝）に再現し、それは各しきい値電流を比較するためのものである。
【００２０】
本発明の別の態様によれば、プログラムおよびベリファイ（検証）操作は、一度にアドレスされたセルのチャンク（すなわち複数バイト）に実行される。さらに、ベリファイ操作は、ＥＥＰＲＯＭチップの回路により実行される。これにより、各プログラミングステップ間でベリファイ用に直列にチップからデータを送る際の遅れを避けることができる。
【００２１】
本発明の別の態様によれば、プログラムされた状態が「消去された」状態からプログラムおよびベリファイするステップを繰り返すことによって得られる場合、回路はプログラムされた状態を各プログラミングステップ後に意図された状態を以て検証し、そして正しくプログラムされるように検証されたチャンクのセルのさらなるプログラミングを選択的に禁止する。これにより、多状態の実行でのデータのチャンクを効果的に並列プログラムすることが可能になる。
【００２２】
本発明のさらに別の態様によれば、ＥＥＰＲＯＭセルのチャンクが並列消去されるようにアドレスされる場合、消去された状態は現存する状態から消去された状態への消去と検証の繰り返しステップによって得られ、回路は消去状態を各消去ステップ後に「消去された」状態を以て検証し、そして正しく消去されるように検証されたチャンクのセルのさらなる消去を選択的に禁止する。これにより、装置にストレスとなる過剰消去を防ぎ、セルのグループの並列消去を効果的に行うことが可能になる。
【００２３】
本発明の別の態様によれば、セルのグループが「消去された」状態に消去された後に、前記セルは「消去された」状態に隣接する状態に再プログラミングされる。これによって確実に、各消去されたセルは、よりよく規定された状態から開始し、そして各セルは同様のプログラム／消去のストレスを受けることができるようになる。
【００２４】
本発明の別の態様によれば、ＥＥＰＲＯＭセルのコントロールゲートに供給される電圧は、広い範囲内において可変であり、かつ読み出し回路に供給される電圧に対して独立である。これにより、正確なプログラム／消去マージングおよびテストや診断での使用が可能となる。
【００２５】
ここでの主題は、１９８８年６月８日にエリヤホウ  ハラリ博士により出願された同時係属特許出願の米国特許出願第２０４，１７５号（特許文献１）に記載されているＥＥＰＲＯＭアレイの読み出し技術を発展させたものであり、その中でも特に図１１ｅに関する記載に関連するものである。米国特許出願第２０４，１７５号（特許文献１）はここにおいて、参照として合体されており、その実施例に関する開示は、図１１，１２，１３および図１５に最も関連するものである。
【００２６】
本発明の追加の目的、特徴および利点は、好適な実施例の以下の記載により理解されたい。またその記載は添付の図面とともになされるべきものである。
【発明を実施するための最良の形態】
【００２７】
本発明の種々の態様が好適に実行されるメモリアレイを作る際に利用可能な特殊なＥＰＲＯＭ、ＥＥＰＲＯＭ半導体集積回路の構造が多く存在する。
【００２８】
「分離チャンネル」ＥＥＰＲＯＭセル
好適なＥＥＰＲＯＭの構造が一般的に、集積回路の断面図である図１および図２に示されている。この好適な構造を簡単に説明すると、２つのメモリセル１１と１３は薄くｐドープされた基板１５上に形成されている。濃くｎドープされた埋込み領域１７はセル１１と１３の間にあり、セル１１のドレインとセル１３のソースとして働く。同様にして、別のｎドープされた埋込み領域１９はセル１１のソースおよび隣接するセルのドレインであり、そして別のｎドープされた領域２１においても同様である。
【００２９】
各メモリセル１１と１３は、それぞれ導電性のフローティングゲート２３と２５を含んでおり、それは一般的にはポリシリコン材料からなる。これらのフローティングゲートの各々は、誘電体材料により囲まれることで、互いにそして別の構造の導電性の要素から絶縁されている。コントロールゲート２７は、セル１１とセル１３の両方にフローティングゲートと基板自体から絶縁されるように伸びている。図２に示されているように、導電性の帯２９と３１は、互いにそして他の構造の導電性の要素から絶縁されるように付加的に設けられており、消去ゲートとして働く。そのような一対の消去ゲートは、各メモリセルのフローティングゲートを囲み、そしてそれらは消去用の誘電体層により分離されている。セルは、厚いフィールド酸化領域、例えば領域３３，３５，３７として図１の断面図、および領域３９や４１として図２に示されているように分離されている。
【００３０】
メモリセルは、基板１５からフローティングゲートに、例えばメモリセル１３のフローティングゲート２５へ、電子を移動させることによってプログラムされている。フローティングゲート２５上の電荷は、濃くｐドープされた領域４３から誘電体を横切って、フローティングゲートへ電子を移動させることによって増加させられる。電荷は、フローティングゲートからそれと消去ゲート２９と３１間の誘電体を介して、フローティングゲートから除去される。この好適なＥＥＰＲＯＭの構造とその製造プロセスは、同時係属出願中の米国特許出願第３２３，７７９号（特許文献２）、ジャック  エイチ．ユアンとエリヤホウ  ハラリの出願であって、１９８９年３月１５日に出願されたものに詳細に記載されており、それはここにおいて参照として合体されている。
【００３１】
図１と図２に図示されたＥＥＰＲＯＭ構造は、「分離チャンネル」形である。各セルは、２つのトランジスタＴ１とＴ２が図３に示すように直列に接続されている独立したトランジスタとして見ることができる。Ｔ１トランジスタ１１ａは、図１のセル１１のチャンネルの長さＬ１に沿って形成されている。それは可変しきい値電圧ＶT1を持つ。Ｔ１トランジスタ１１ａに直列にＴ２トランジスタ１１ｂがあり、それはチャンネルＬ２の部分に形成されている。これは約１Ｖの固定しきい値電圧ＶT2を持つ。図３の等価回路の要素は、図１および図２の対応する参照番号にプライム（′）を付加して用いてある。
【００３２】
図３の等価回路から最も良く理解されるように、ＥＥＰＲＯＭセルのＴ１のフローティングゲート２３′の電荷レベルは、コントロールゲート２７′で動作するとき、Ｔ１トランジスタ１１ａのしきい値電圧ＶT1に影響する。かくして、１つのセルの中にいくつかのメモリ状態がフローティングゲート上の適量の電荷により、セルの中にプログラムされた良く規定されたしきい値電圧に対応して規定される。プログラミングは、ある一定の時間、セルのコントロールゲート２７′と同様にドレイン１７′とソース１９′に適切な電圧を印加することによって実行される。
【００３３】
アドレス可能なフラッシュＥＥＰＲＯＭアレイ
本発明の種々の態様は、集積回路チップ中のフラッシュＥＥＰＲＯＭセルのアレイに通常応用される。図４は、個々のアドレス可能なＥＥＰＲＯＭセル６０のアレイを略図的に示したものである。各セルは図３に示されたものと同等のものであって、１つのコントロールゲート、ソースとドレインおよび消去ゲートを持つものである。複数の個々のメモリセルは、行および列で作られている。各セルは選択的にその行と列を同時に付勢することでアドレスされる。列６２は、例えば、第１のメモリセル６３、隣接する第２のメモリセル６５を含み、以下同様である。第２の列７２は、メモリセル７３，７５を含み、以下同様である。セル６３と７３は行７６に位置しており、セル６５と７１は別の隣接する行に位置し、以下同様である。
【００３４】
各々の行に沿ってワードラインがその行のすべてのセルのコントロールゲートに接続されている。例えば、行７６はワードライン７７を持ち、次の行はワードライン７９を持つ。行デコーダ８１は、入力ライン８３上のコントロールゲート電圧ＶCGを行の選択したワードラインに沿ってすべてコントロールゲートに接続する。
【００３５】
各列に沿って、すべてのセルは、ソースライン、例えば９１等によって接続されたソースと、ドレインライン、例えば９３等によって接続されたドレインをもつ。行に沿ったセルは、それらのソースとドレインによって直列に接続されているので、１つのセルのドレインは隣接するラインのソースでもある。かくして、ライン９３は列６２のドレインラインと同様に列７２のソースラインである。列デコーダ１０１は、入力ライン１０３上のソース電圧ＶS をすべてのソースに接続し、入力ライン１０５のドレイン電圧ＶD を選択した列に沿ったすべてのドレインに接続する。
【００３６】
各セルはそれが位置する行と列によってアドレスされる。例えば、セル７５がプログラミングまたは読み出し用にアドレスされる場合、適当なプログラミングまたは読み出し電圧が、セルのコントロールゲート、ソースおよびドレインに供給されなければならない。内部アドレスバス１１１上の１つのアドレスが、セル７５のコントロールゲートに接続されているワードライン７９にＶCGを接続するための行レコーダ８１をデコードするために用いられる。同じアドレスは、ＶS をソースライン９３に、ＶD をドレインライン９５に接続するための列デコーダ１０１をデコードするために用いられ、それらはそれぞれセル７５のソースとドレインに接続される。
【００３７】
以下に詳細に記載する本発明の１つの態様は、複数のメモリセルの並列プログラムミングおよび読み出しの実行である。複数の列を同時に選別するためには、列デコーダは、ソースマルチプレクサ１０７とドレインマルチプレクサ１０９の切換えを制御する。このように、選択された複数の列は、それらのソースラインとドレインラインをＶS とＶD にそれぞれ接続されることになる。
【００３８】
各セルの消去ゲートへのアクセスは、コントロールゲートのそれと類似している。１つの実施形態において、例えば、１１３，１１５または１１７等の消去ラインは、行の各セルの消去ゲートに接続される。消去デコーダ１１９は、内部アドレスバス１１１上のアドレスをデコードし、入力ライン１２１上の消去電圧ＶEGを選択的に消去ラインに接続する。これにより各セルの行を個々にアドレスすることが可能になり、例えば、適切な電圧を消去ライン１１３を介して消去ゲートに印加することにより、行７６を同時に（フラッシュ）消去することができる。この場合、フラッシュセルはメモリセルの１つの行からなる。しかしながら、他のフラッシュセルの実施形態が可能であって、多くの応用においては、一度に多くのセルの行の同時消去がなされる。
【００３９】
フラッシュＥＥＰＲＯＭシステム
図４に示したアドレス可能なＥＥＰＲＯＭアレイ６０は、図５に示す本発明の大形の多状態フラッシュＥＥＰＲＯＭシステムの部分を形成している。この大形のシステムにおいて、ＥＥＰＲＯＭ集積回路チップ１３０は、インターフェース１５０を介してコントローラ１４０によって制御される。コントローラ１４０それ自身は、中央マイクロプロセッサ装置１６０と通信状態である。
【００４０】
ＥＥＰＲＯＭチップ１３０は、アドレス可能なＥＥＰＲＯＭアレイ６０、シリアルプロトコルロジック１７０、ローカルパワー制御回路１８０と種々のプログラミングおよび読み出し回路１９０，２００，２１０，２２０，２３０および２４０からなる。
【００４１】
コントローラ１４０は、適当な電圧とコントロール信号およびタイミングを供給することによって、ＥＥＰＲＯＭチップ１３０の機能を制御する。表１および２は、ＥＥＰＲＯＭセルの種々の動作モードの電圧条件の典型的な例を示している。アドレス可能なＥＥＰＲＯＭアレイ６０は、コントローラ１４０により直接的電力供給されるか、図５に示されているように、ローカルパワー制御１８０によってチップ上でさらに調整されている。コントローラ１４０とチップ１３０間のコントロールとデータのリンクは、シリアルインライン２５１とシリアルアウトライン２５３を介して行われる。クロックタイミングは、ライン２５５を介してコントローラから供給される。
【００４２】
ＥＥＰＲＯＭチップ１３０の通常の動作では、コントローラ１４０はチップ１３０にシリアルインライン２５１を介して直列の信号の流れを供給する。前記信号は制御、データ、アドレスとタイミング情報を含んでおり、シリアルプロトコールロジック１７０によってソートされる。適当なタイムシーケンスに、ロジック１７０は、種々の制御信号２５７をチップ１３０上の種々の回路を制御するために出力する。それは内部アドレスバス１１１を介して、アドレスされたセルをコントローラからの電圧に接続するためにアドレスを送る。その間に、動作がプログラミングであれば、データはアドレスされたセルをプログラムするために、シリアルデータライン２５９を介して一連の読み出し／プログラムラッチとシフトレジスタ１９０に送られ、用いられる。
【００４３】
参照セルを用いる読み出し回路および技術
ＥＥＰＲＯＭの動作において、セルのメモリ状態を正確かつ高い信頼性で決定することは極めて重要である。その理由は、すべての基本的な機能、例えば、読み出し、消去ベリファイおよびプログラムベリファイはそれに左右されるからである。本発明のＥＥＰＲＯＭチップ１３０の改良された新規の読み出し回路２２０と技術により、柔軟性をもつ多状態ＥＥＰＲＯＭが可能となる。
【００４４】
図３に関連して議論したように、フローティングゲート２３′上のプログラムされた電荷は、そのセルのプログラムされたしきい値電圧ＶT1を決定する。一般的に、ＶT1は、フローティングゲート２３′上の負の電荷量にしたがって増減する。前記電荷は、ＶT1がＶT2より減少しさらに負になる場合、正の値（デプレッションモード）まで減少させることも可能である。ＶT1の最大および最小の値は、その装置材料の誘電体の強度によるものである。ＶT1の広がりは、メモリ状態が形成されるであろうしきい値電圧ウィンドを規定する。
【００４５】
同時係属出願の米国特許出願第２０４，１７５号（特許文献１）には、しきい値電圧ＶT1の最大ウィンド内に規定されるメモリ状態を持つＥＥＰＲＯＭセルが開示されている。全しきい値電圧ウィンドは、しきい値電圧の負の領域を含むものであり、さらに通常の正の領域を含む。増大されたウィンドにより、ＥＥＰＲＯＭセルの多状態を形成するメモリスペースがさらに大きくなる。
【００４６】
図６と図７は、それぞれ、しきい値ウィンドが２状態のメモリおよび４状態のメモリセルに区分けされるように示している。（もちろん、前記ウィンドを３状態メモリに区分けしたり、またはディジタルメモリではなくアナログの連続モードのウィンドに区分けすることも可能である。）
【００４７】
まず、最初に図６を参照すると、実線３４３はプログラミング時間の関数としてのＶT1を示している。しきい値電圧ウィンドは、ＶT1の最小と最大値によって決められるものであり、その最大と最小は消去状態レベル３４５と完全にプログラムされたレベル３４７の各々によって規定される。２状態メモリは、ウィンドをブレイクポイントしきい値レベル３４９を用いる２つの２等分する３４６と３４８を区分けすることによって設けられる。かくして、セルは、領域３４６（もしくは領域３４８）内のそれぞれにＶT1でプログラムされる場合、メモリ状態は０（もしくは状態１）になると考えられる。
【００４８】
通常の消去／プログラムサイクルは、セルのしきい値電圧をその消去状態レベル３４５に下げる消去から開始する。引き続く繰り返しプログラミングは、しきい値電圧ＶT1を望ましいレベルに増加させるように用いられる。そのセルがプログラムされようとする状態に対応する一定の時間アドレスされたセルに連続的にプログラミング電圧を印加するよりも、各パルス後に生じる読み出し動作で繰り返しの短いパルスのプログラミング電圧を印加し、それが望ましいしきい値電圧レベルにプログラムされた時を決定し、その時間にプログラミングが終了することが好ましい。プログラミング電圧とパルスの接続時間は、前記パルスが種々の領域を敏速にＶT1の電圧に進ませるが、各パルスはどの領域でも行き過ぎないように充分に精巧なものである。これにより電圧や電界に関連するセルに加えられるストレスが最小になり、したがって、その信頼性を向上させることになる。
【００４９】
図７Ａは、４状態の場合が示されており、ここにおいてしきい値電圧ウィンドは、ブレイクポイントレベル３５２，３５４，３５６により４つの領域３５１，３５３，３５５，３５７に各々区分けされている。セルは、そのＶT1がそれぞれ対応する領域３５１，３５３，３５５もしくは３５７内にあるようにプログラムされれば、状態「３」，「２」，「１」もしくは「０」になるとされる。４状態のセルは、２ビットデータを蓄積することができる。かくして、４つの状態はそれぞれ、（１，１）、（１，０）、（０，１）および（０，０）にコード化することができる。
【００５０】
一般的に、各ＥＥＰＲＯＭセルがＫの状態を蓄積すれば、しきい値ウィンドは少なくともＫ−１のしきい値レベルをもつＫ領域に区分けされる。かくして、１つのみのブレクポイントレベルには２状態のメモリが必要であり、３つのブレイクポイントレベルには４状態のセルが必要である。
【００５１】
原理的には、しきい値電圧ウィンドは多数のメモリ状態に分割される。例えば、最大１６Ｖのしきい値ウィンドを持つＥＥＰＲＯＭには、ほぼ１／２Ｖ間隔で３２に分割することができるであろう。実際、従来のＥＥＰＲＯＭ装置は、２つの状態または各セルあたり１ビットを蓄積するのみであって、信頼性も低く寿命も短いものである。より小さいしきい値ウィンドで動作するものとは別にしても、従来の装置は、ＥＥＰＲＯＭ装置特有の他の２つの問題を解決できないでいる。どちらの問題とも、フローティングゲートの電荷量に不確実性に関するものであり、よってセルにプログラムされるしきい値電圧ＶT1の不確実性になる。
【００５２】
第１の問題は、装置が消去／書き込みのサイクルを行う度に装置が受ける耐久性に関連するストレスに関するものである。フラッシュＥＥＰＲＯＭ装置の耐久性は、所定の回数のプログラム／消去サイクルに対する抵抗力である。従来のフラッシュＥＥＰＲＯＭ装置の耐久性を制限する物理的現象は、装置の活性化誘電体フィルムの電子の捕獲である。プログラミング中に、電子は基板からフローティングゲートに誘電体のインターフェースを介して注入される。同様に、消去中、電子は誘電体のインターフェースを介してフローティングゲートから消去ゲートに引き出される。どちらの場合も、いくつかの電子は誘電体インターフェースにより捕獲される。捕獲された電子は引き続くプログラム／消去サイクルにおいて印加された電界に反対することにより、プログラムされたＶT1を低い値にまたは消去されたＶT1を高い値にシフトさせる。これは、図８Ａに示されているように、従来の装置の状態「０」と「１」間の電圧「ウィンド」をしだいに閉じていくことが理解できる。約１×１０4 のプログラム／消去サイクルを越えると、ウィンドが狭くなるということは、読み出し回路が誤動作を招くようになる。このようなサイクルが続けば、最終的に装置は次第に誘電体の損傷に起因する突然の損傷を受けることになる。これは通常、１×１０6 および１×１０7 サイクルの間に発生し、装置の本来備わるブレイクダウンとして知られている。従来のＥＥＰＲＯＭ装置においては、ウィンドが狭くなることは、約１×１０4 のプログラム／消去サイクルに実際の耐久性を制限することになる。この問題は、多状態メモリが実行される場合、ＶT1をより正確に設定することが必要とされるため、より重要な問題となる。
【００５３】
第２の問題は、フローティングゲートにおける電荷の維持に関するものである。フローティングゲート上の電荷は、一定期間にわたる漏洩によってある程度減少する傾向にある。これによりしきい値電圧ＶT1は時間経過にしたがってより低い値にもシフトされることになる。図８Ｂは、ＶT1の減少を時間の関数として図示している。装置の寿命期間に、ＶT1は１Ｖ程度シフトする。多状態装置において、これはメモリを１または２状態シフトさせることになる。
【００５４】
本発明はこれらの問題を解決し、多状態の実施形態においても種々の状態を確実にプログラムおよび読み出しする回路および技術を提供する。
【００５５】
あるセルのメモリ状態は、そこにプログラムされているしきい値電圧ＶT1を測定することによって決定されるであろう。それと代替的に、同時係属出願中の米国特許出願第２０４，１７５号（特許文献１）に述べられているように、メモリ状態は、それぞれ異なった状態におけるソース−ドレイン電流ＩDSの異なった導通を計測することによっても決定することができることであろう。４状態の例として、図７Ａはしきい値電圧ウィンドの区分けを示している。これに対して、図７Ｂは、コントロールゲート電圧ＶCGの関数として４つの状態の通常の値ＩDS（実線）を示している。５ＶのＶCGでは、各４つの導通状態の値ＩDSは、４つの対応する電流検知増幅器で並列に検知することで区別できる。各増幅器に関連するものは、対応する参照導通状態ＩREF レベル（図７Ｂに破線で示す）である。ブレイクポイントしきい値レベル（図６と図７Ａを参照）がしきい値電圧ウィンドの中の異なる領域を区別するのに用いられるように、ＩREF レベルは対応するソース−ドレイン電流ウィンドで同じことをするために用いられる。ＩREF で比較することによって、メモリセルの導通状態が決定される。同時係属出願中の米国特許出願第２０４，１７５号（特許文献１）で、プログラミングと読み出しの両方に同じ電流検知増幅器とＩREF を用いることを提案している。これにより参照レベル（図７Ｂの破線）およびプログラミングレベル（図７Ｂの実線）間でのトラッキングが優れたものとなる。
【００５６】
本発明による改良された方式において、ＩREF は同じチップ上に存在する一連のＥＥＰＲＯＭセルのソース−ドレイン電流によって提供されるものであり、それらはこの目的のためのみにとっておかれる。かくして、それらは、同じチップ上の他のすべてのＥＥＰＲＯＭセルの読み出しおよびプログラミングの参照レベルとして用いられるＩREF をもつマスタ参照セルとして作用する。ＥＥＰＲＯＭセルと同じ装置を参照セルとして働かせることによって、温度と電圧と製造過程における変動に関する優れたトラッキングが達成される。さらに、多状態の実施形態において重要な電荷保存の問題も緩和される。
【００５７】
図９Ａを参照すると、マスタ参照セル４００が、そのプログラムおよび読み出しの経路とともに示されている。前記参照セルの消去およびプログラムモジュール４１００は、そのような各参照セル４００をプログラムもしくは再プログラムする。前記モジュール４１００はプログラム経路４１３０を有するプログラムおよび消去回路４１１０を含み、プログラム経路４１３０はマスタ参照セル４００のドレインに接続されている。プログラムおよび消去回路４１１０は、プログラムデコーダ４１５０と消去デコーダ４１７の各々によって、内部バス１１１からのデコードされたアドレスによって起動される。したがって、プログラム電圧または消去電圧は、各々の参照セル、例えばセル４００に、選択的に供給される。このようにして、各々の参照セルの参照レベルは、独立して設定もしくは再プログラムされる。通常、各参照セルのしきい値レベルは、チップが製造された各バッチに適した最適なレベルに工場内でプログラムされる。これは外部の標準的な参照レベルと比較することによってなされる。ソフトウェア制御により、ユーザにも参照しきい値レベルをリセットするオプションが与えられている。
【００５８】
参照しきい値電圧ＶT1もしくは参照ドレイン−ソース電流ＩREF が各参照セル４００にプログラムされると、セル４２０等のアドレスされたメモリセルの読み出し用の参照として作用する。参照セル４００は、クロックが供給されているスイッチ４１３経由で電流検知増幅器４１０の第１の脚４０３に接続されている。増幅器の第２の脚４１５は、アドレスされたメモリセル４２０に実質的に接続されており、そのセルのプログラムされた導通状態が確立される。セル４２０が読み出されるとき、制御信号ＲＥＡＤは、スイッチ４２１をセルのドレインが第２の脚４１５に接続されるようにする。電流検知増幅器４１０は、マスタ参照セル４００とアドレスされたセル４２０の両方のドレインにＶCC経由で電圧を供給する。好適な実施形態において、増幅器はカレントミラー回路をもち、その結果、２本の脚４０３と４１５に存在する電流の差が第２の脚４１５の電圧がＶCCの方向に上がるかもしくはＶs の方向に下がることになる。かくして、第２の脚のノード４１５は、アドレスされたセル４２０のソース−ドレイン電流ＩDSがマスタ参照セル４００を通るＩREF よりも小（または大）のときに、それぞれＨＩＧＨ（またはＬＯＷ）となる。クロックが接続されているスイッチ４２３によって制御されている適当な時間で、第２の脚４１５で検知された結果はラッチ４２５により保持されて、出力ライン４２７で利用可能にされる。ＩDSがＩREF よりも少ないときには、出力ライン４２７でＨＩＧＨが生じ、アドレスされたセル４２０は、マスタ参照セル４００と同じ導通状態にあるものと見なされる。
【００５９】
好ましい実施例において、電圧クランプと高速プルアップ回路４３０は、前記第２の脚４１５とアドレスされたセルのドレイン４３１の間に挿入される。回路４３０は、それがより低いＩDSの場合に充電されるときには、ドレイン電圧ＶD を１．５Ｖから２．０Ｖの最大値に保持するように働く。またそれによって、より高いＩDSの場合にＶD が低くなりすぎないようにしている。
【００６０】
一般的にいって、各メモリセルがＫ状態を記憶するとするならば、少なくともＫ−１、または好ましくはＫの参照レベルが必要となる。１つの実施例において、アドレスされたセルは、ｋ個の検知増幅器を並列に設けてＫの参照セルと比較される。これは速度の点からは２状態の場合に好ましいものであるが、多状態の場合には少なすぎる場合においても有効電流を拡大できる。かくして、多状態の場合においては、アドレスされたセルをＫの参照セルと１つずつ逐次比較されることが好ましい。
【００６１】
図９Ｂは、多状態読み出しの形態をより詳細に示したものである。Ｋの参照セル、例えば４３１，４３３，４３５が検知増幅器４４０に増幅器の第１の脚４４１を介して接続されている。この接続は、クロックが接続されているスイッチ、例えば４５１，４５３，４５５の各々によって時分割的に接続されるものである。検知増幅器の第２の脚４５７は、図９Ａに示されるアドレスされたセルに接続されている。第２の脚４５７における検知信号は、クロックが接続されているスイッチ、例えば４６１，４６３，４６５により、ラッチ４７１，４７３，４７５に時間選択的にラッチさせられる。
【００６２】
図９Ｃ（１）から図９Ｃ（８）は、多状態読み出しのタイミングを示している。信号ＲＥＡＤがＨＩＧＨのとき、スイッチ４２１はイネーブルになり、アドレスされたメモリセルは検知増幅器４４０（図９Ｃ（１））の第２の脚４５７に接続される。クロックタイミングは、図９Ｃ（２）から図９Ｃ（４）に示されている。したがって、各クロック信号において検知増幅器は、逐次的にアドレスされたセルを各参照セルと比較して、各々の結果をラッチする。検知増幅器のラッチされた出力は、図９Ｃ（５）から図９Ｃ（７）に示されている。検知増幅器４４０のＫ個の出力状態のすべてがラッチされた後、それらはＫ−Ｌデコーダ４８０（２L ≧Ｋ）（図９Ｃ（８））によりＬ個の２進ビットにコード化される。
【００６３】
かくして、多段階のしきい値レベルは、マスタ参照セルとして働く一連のメモリセルによって提供される。マスタ参照セルは、独立して外部から消去およびプログラムが可能であり、それは製造者またはユーザのいずれにおいて可能である。この特徴により最大の柔軟性が得られ、いつでも装置のしきい値ウィンド内にブレイクポイントしきい値を個々に設定できる。装置がメモリセルのものと同じ装置であることにより、参照セルは、製造工程、動作状況、および電荷保留の問題からの同じような変動をほぼたどる。随意に各しきい値レベルを独立してプログラムできることによって、しきい値ウィンドの区分けを最適化および微調整することで多状態メモリを可変にすることができる。さらに、それによって製造後においても同じ装置について２状態かまたは多状態のメモリの形態にするかを、ユーザの必要性やそのときの特性にしたがって形成できる。
【００６４】
本発明の他の態様は、アドレスされたメモリセルの改良された多状態検知方法を提供することである。多状態メモリの検知に関して上述してきたが、セルの導通電流をすべての参照導通電流レベル（しきい値レベル）と同時的にまたは並列に比較することが好ましい。例えば、４状態のメモリセルは、少なくとも４つの状態を区別するために３つの参照電流レベルを持っている。セルの状態の並列検知は、セルの導通電流ＩCELLを各３つの参照電流レベルに対して比較することを意味する。これは各３つの参照導通レベルを逐次的に比較するよりも速いことになる。しかしながら前述したより簡単な実施例においては、アドレスされたセルの導通電流を各参照レベルの比較用に３つのブランチに分けると、導通電流が弱まることになる。したがって、特に多状態が含まれる場合においては、検知システムの信号対雑音比の必要性の見地から禁止されるものである。
【００６５】
図９Ｄから図９Ｉは、検知されたセルの導通電流を低下させる欠点をもたずに、同時に多状態検知を行ういくつかの実施例を示している。各実施例において、１対多のカレントミラーが、電流を多数のコピーに再生するために用いられ、各コピーは参照電流レベルと同時に比較するように使用される。
【００６６】
図９Ｄは、同時多状態検知方法の第１の実施例を示している。１対多のカレントミラーは、第１の脚９２０上の第１のトランジスタ９１０および第２の脚の各ブランチ９２１，９２２，・・・，９２５にそれぞれある第２のトランジスタ９１１，９１２，・・・，９１５からなる。第１の脚９２０に第１の電流が流れると、第２の脚の各ブランチにある第２のトランジスタは電流源として作用し、再生された電流をそのブランチに流す。第１の電流に対する再生された電流の比は、第１のトランジスタ９１０に対する第２のトランジスタ９１１，９１２，・・・，９１５の相対的な大きさによって割合が決められる。
【００６７】
本発明の実施例において、すべてのトランジスタは、図９Ｄに示されている記号「Ｘ」が示すように、同じサイズのものである。これにより、第１の脚９２０の第１の電流が第２のすべてのブランチ９２１，９２２，・・・，９２５に同一に再生される１対多のカレントミラーになる。かくして、アドレスされたメモリセル４２０の導通電流ＩCELLが第１の脚９２０の読み出しイネーブルスイッチ４２１を介して流れると、同じ電流ＩCELLは、第２の脚のブランチ９２１，９２２，・・・，９２５に再生される。これにより、ＩCELLを弱めることなく実現できる。
【００６８】
ＩCELLが各ブランチに再生されると、それは関連する参照電流レベルと比較される。これは、第１の電流源９１１，９１２，・・・，９１５とそれぞれインラインの第２の電流源９３１，９３２，・・・，９３５をもつ各ブランチをドライブすることによってなされる。各第２の電流源または各ＩREF 回路９３１，９３２，・・・，９３５は、それぞれ予め決められた参照電流レベル、例えば、第１のブランチのライン９４１にあるＩREF1，第２のブランチのライン９４２にあるＩREF2，・・・，ｋ番目のブランチのライン９５３にあるＩREFKを供給する。その後、メモリ状態は、前記ＩREF に対するＩCELLレベルの位置を検知することによって決定される。図９ＤにＳＡ１，ＳＡ２，・・・，ＳＡｋとして示された各状態の検知された出力はそれぞれ、第１のブランチのノード９５１，第２のブランチのノード９５２，・・・およびｋ番目のブランチのノード９５３からのものである。各ブランチのノードは、第１と第２の電流源の間に設けられる。一般的に、前記２つの電流源はそれぞれ反対の極性を持つものである。第２の電流源９３１，９３２，・・・，９３５が、一端ではＶS に接続されたｎチャンネルのトランジスタであれば、第１の電流源は、他端ではＶCCに接続されたｐチャンネルのトランジスタ９１１，９１２，・・・，９１５である。２つの電流源のＩCELLとＩREF の相対レベルに応じて、各ノードは、ＶCC（通常、５Ｖ）より上に引き上げられるか、もしくはＶs （通常、０Ｖ）に引き下げられる。例えば、第１のブランチにおいて、電流ＩCELLがライン９２１に再生されて、電流ＩREF1がライン９４１に供給されたとする。ノード９５１はそれぞれ、ＩCELLがＩREF よりも大きい（または小さい）とき、ＨＩＧＨ（またはＬＯＷ）となる。かくして、ＩREF1とＩREF2の間にあるＩCELLをもつメモリ状態は、ノード９５１をＨＩＧＨのみに保つことによって、多状態出力（ＳＡ１，ＳＡ２，・・・，ＳＡＫ）＝（０，１，・・・，１）になる。
【００６９】
一般的に、各ＩREF 回路９３１，９３２，・・・，９３５は、種々の参照電流レベルＩREF1とＩREF2，・・・，ＩREF3を供給するように事前に調整された電流源回路の場合がある。
【００７０】
図９Ｅは、ＥＥＰＲＯＭの応用における１つの実施例を示しており、各ＩREF 回路９３１，９３２，・・・，９３５は、各参照セル４３１，４３２，・・・，４３５によってそれぞれ設けられており、各参照セルはそれ自体が図９Ａと図９Ｂに関連して説明したものと同様のＥＥＰＲＯＭセルである。かくして、参照セルは、マスタ参照セルまたはローカル参照セルとして適用可能であって、ここでの参照導通電流レベルはプログラムされるものである。
【００７１】
図９Ｆは、好適な実施例を示すものであって、ここにおいてＩREF 回路は、参照セルによって直接提供されるものではなく、その再生により提供されるものである。これにより、メモリセルのチャンク（例えば、６４）が、同時検知用に同じ参照セルを共有することができる。ＩREF 回路９３１，９３２，・・・，９３５にそれぞれあるトランジスタ９６１，９６２，・・・，９６５は、各参照セル４３１，４３２，・・・，４３５からの再生された参照電流の電流源として作用する。各トランジスタは、そのゲートで参照電圧ＲＥＦ１，ＲＥＦ２，・・・，ＲＥＦｋによって制御され、必要な参照電流レベルＩREF1, ＩREF2, ・・・，ＩREF3を発生させる。各参照電圧は、ＲＥＦ回路９７１，・・・，・・・，９７５によって供給される。１つの代替として、各トランジスタ９６１，９６２，・・・，９６５およびそれと関連するＲＥＦ回路９７１，・・・，・・・，９７５は、二重カレントミラー回路を形成し、それによって各参照セル４３１，４３２，・・・，４３５の参照電流は、トランジスタ９６１，９６２，・・・，９６５の導通電流として再生される。ＩREF1回路９３１を例として考慮すると、それは、ＩREF1の電流源としてトランジスタ９６１からなる。ＩREF1レベルは、参照セル４３１の導通電流の再生として得られる。参照セル４３１は、参照電流ＩREF1を第１のカレントミラーの第１の脚９７６に供給するが、その電流はその第２の脚９７７で再生されるものである。第１のカレントミラーの第２の脚９７７は、第２のカレントミラーの第１の脚に相互接続されている。かくして、再生された参照電流は、トランジスタ９６１により第２のミラーの第２の脚９４１の中に再生される。一般的に、２つのカレントミラーは反対の極性のものである。例えば、ＲＥＦ１セル４３１がｎチャンネルのトランジスタであったとすると、前記第１のカレントミラーは、同じ大きさ「Ｘ」の２つのｐチャンネルのトランジスタ９８１と９８２であり、そして第２のカレントミラーは、同じ大きさ「Ｗ」の２つのｎチャンネルトランジスタ９８３と９６１からなる。
【００７２】
図９Ｇは、さらに他の実施例を示すものであって、ここで各ブランチの第２の電流源によって供給される異なったＩREF レベルはすべて、１つの参照回路９７６により発生させられるものである。参照回路９７６は、各ブランチのトランジスタ９６１，９６２，・・・，９６５のすべてのゲートにそれぞれ印加される参照電圧を供給する。図９Ｆに示されている実施例にあるように、参照電圧はトランジスタをオンにするように作用する。しかしながら、ブランチでのＩREF の異なったレベルは、トランジスタ９６１，９６２，・・・，９６５の大きさを調整することによって得られる。例えば、図９Ｇに図示されているように、トランジスタ９６１，９６２，９６５はそれぞれ、Ｉ＊Ｗ，Ｊ＊Ｗ，・・・，Ｋ＊Ｗの大きさを持つものであり、ここにおいてＩ：Ｊ：・・・：Ｋはそれぞれ、ＩREF1：ＩREF2：・・・ＩREFkとの比が同じである。１つの参照回路９７６は、一定の電圧源または回路であって、図９ＦのＲＥＦ回路９７１に類似した参照セルを含んでいる。これは通常のカレントミラー状態において当てはまり、ここでＭＢ１や９６１等の各ブランチにあるトランジスタは飽和領域にバイアスされる。
【００７３】
図９Ｈは、他の実施例を示すものであって、ここですべての第２の電流源は、ブランチでは共通しているが、ＩCELLは、第１の電流源により参照レベルの傾きに対応する率のレベルで各ブランチに再生される。この割合は、各第２のトランジスタ９１１，９１２，・・・，９１５の大きさを調整することによって決定される。例えば、図９Ｈに示されているように、第２のトランジスタ９１１，９１２，・・・，９１５はそれぞれ、Ｉ＊Ｘ，Ｊ＊Ｘ・・・，Ｋ＊Ｘの大きさを持つものであって、ここでＸは第１の脚９２０にある第１のトランジスタ９１０の大きさであって、Ｉ：Ｊ：・・・：Ｋはそれぞれ、ＩREF1：ＩREF2：・・・：ＩREEkと同じ比である。したがって、１つのみのＲＥＦ回路９７６が全ブランチで用いられており、さらにすべてのトランジスタ９６１，９６２，・・・，９６５の大きさは同じものである。１つの参照回路９７６は、一定の電圧源であるか、または図９ＦのＲＥＦ回路９７１と同様の参照セルを含む回路とすることもできる。１つの実施形態において、参照回路９７６は、各々の第２の電流源９６１，９６２，・・・，９６５が最も高い参照電流レベルＩREFkと等しい電流を供給するようになされている。ノードからの出力の順序は、図９Ｄから図９Ｇに示された実施例に対して反対になっている。
【００７４】
図９Ｉは、図９Ｇと同様な回路を用いた同時多状態検知方法の他の実施例を示しているが、図９Ｇと異なる点は、アドレスメモリセルとＩＲＥＦ回路の特性が入れ替わっていることである。言い換えれば、各ブランチにおいて、第２の電流源、例えば９３１，９３２，・・・，９３５が今度は再生されたＩCELLを供給している。これは、各ブランチのトランジスタ９６１，９６２，・・・，９６５のすべてのゲートへ参照電圧ＭＣをそれぞれ供給するアドレスされたメモリセル回路９７７により達成される。回路９７７は、図９ＦのＲＥＦ１回路９７１に類似しているが、異なる点は、ＲＥＦ１セル４３１が今度はアドレスされたメモリセル４２０により置き換えられていることである。同様に、第１の電流源、例えば、９１１，９１２，・・・，９１５が今度はＩREF1, ＩREF2, ・・・, ＩREFkをそれぞれ供給する。種々のＩREF は、ＩＲＥＦ０回路９７８の電流の段階的な再生により得られる。この割合は、１対多のカレントミラーの各第２のトランジスタ９１１，９１２，・・・，９１５の大きさを調整することによって決定される。例えば、図９Ｉに図示されているように、第２のトランジスタ９１１，９１２，・・・，９１５はそれぞれ、Ｉ＊Ｘ，Ｊ＊Ｘ，・・・，Ｋ＊Ｘの大きさをもち、ここにおいてＸは第１の脚９２０の第１のトランジスタ９１０の大きさであって、そして１対Ｉ：Ｊ：・・・：Ｋはそれぞれ、ＩREF0：ＩREF1：ＩREF2：・・・：ＩREFKの比と同じである。一般的に、ＩＲＥＦ０回路９７８は、ＩREF0の電流レベルを供給する電流源であればよい。１つの実施例において、ＩＲＥＦ０回路は、参照電流レベルによってプログラム可能なＥＥＰＲＯＭセルであって、それは図９Ａと図９Ｂに関連して記載されるものと同様のものである。
【００７５】
本発明の他の重要な特徴は、耐久性に関するストレスの問題を克服することに役立つことである。すでに説明したように、各メモリセルの消去、プログラムおよび読み出し特性は、セルが受けたプログラム／消去サイクルの数に耐える蓄積されたストレスに左右されるものである。一般的に、メモリセルは、マスタ参照セルよりもより多くのプログラム／消去のサイクルに曝される。当初の理想的な参照レベルは、次第にずれて読み出しエラーの原因となる。本発明に存在する概念は、参照レベルにもメモリセルが受けるものと同じサイクルを反映させることである。これは、マスタ参照セルに加えてローカル参照セルを構成することによって達成される。ローカル参照セルは、メモリセルと同じプログラム／消去のサイクルに曝される。消去動作が終わる度に、マスタ参照セルの参照レベルは対応するローカル参照セルのセットに再コピーされる。その後、メモリセルは、密接にトラッキングするローカル参照セルの参照レベルに対して読み出される。このように、各プログラム／消去サイクル後のセルの特性における誤差は、自動的に補償される。したがって、メモリ状態を多数回のサイクル後でも正確に読み出しができるように、変形するしきい値ウィンドの区分けは適切に維持される。
【００７６】
図１０は、フラッシュＥＥＰＲＯＭのためのローカルセルの参照実施形態を示している。フラッシュＥＥＰＲＯＭアレイ６０（図４）において、各メモリセルのグループは集合的に消去されるかもしくはプログラムされ、セクタと呼ばれる。用語「フラッシュセクタ」は、磁気ディスク記憶装置で用いられる用語「セクタ」に類似するものであって、それらはここにおいては同様に用いられるものである。ＥＥＰＲＯＭアレイは、フラッシュセクタ、例えば５０１，５０３および５０５のようにグループ化される。フラッシュセクタのすべてのメモリセルは同じサイクルを受けるが、異なるフラッシュセクタは異なるサイクルを受ける。各フラッシュセクタを適切にトラッキングするために、各フラッシュセクタの１セットのメモリセルは、ローカル参照セルとして使用するためにとっておかれる。例えば、フラッシュセクタ５０３が消去された後、マスタ参照セル５０７の参照レベルは、フラッシュセクタ５０３に関連するローカル参照セルに再プログラムされる。次の消去サイクルに至るまで、読み出し回路５１３は、再プログラムされた参照レベルに対してフラッシュセクタ５０３内のメモリセルを持続的に読み出す。
【００７７】
図１１（１）から図１１（７）は、セクタの参照セルを再プログラムするアルゴリズムを図示している。特に、図１１（１）から図１１（３）は、セクタのローカル参照セルをそれらの「消去された状態」に消去することに関するものである。かくして、図１１（１）において、消去電圧のパルスは、ローカル参照セルを含むすべてのセクタのメモリセルに印加される。その後、図１１（２）において、すべてのローカル参照セルは、マスタ参照セルに対して読み出され、それらが「消去された状態」のすべて消去されているかをベリファイする。１つのセルがそうでないと見なされた場合には、消去電圧パルスがさらにすべてのセルに印加される。このプロセスは、セクタ中のすべてのローカル参照セルが「消去された」状態になったことがベリファイされるまで続けられる（図１１（３））。
【００７８】
図１１（４）から図１１（７）は、セクタのローカル参照セルをプログラムすることに関する。セクタのすべてのローカル参照セルが「消去された」状態にあることがベリファイされた後、プログラム電圧のパルスは、図１１（４）において、すべてのローカル参照セルに印加される。これに引き続き図１１（５）において、マスタ参照セルに対してローカル参照セルが読み出され、そのローカル参照セルのそれぞれが対応するマスタ参照セルと同じ状態にプログラムされているかどうかをベリファイする。ローカル参照セルがそのようにベリファイされなければ、さらにプログラム電圧がそれらのみに選択的に印加される（図１１（６））。このプロセスは、すべてのローカル参照セルがしきい値ウィンドの種々のブレイクポイントしきい値レベルにプログラムされたことがベリファイされるまで繰り返される（図１１（７））。
【００７９】
セクタのローカル参照セルが再プログラムされると、それらは直接的または間接的に、セクタのアドレスされたメモリセルを消去ベリファイ、プログラムベリファイまたは読み出すために用いられる。
【００８０】
図１２Ａは、ローカル参照セルがセクタのメモリセルを読み出しもしくはプログラム／消去ベリファイするために直接用いられる実施例を示している。かくして、この動作において、並列の対のスイッチ５２５はＲＥＡＤ信号によってイネーブルにされ、検知増幅器４４０は各セクタのローカル参照セル５２５に対してセクタのアドレスされたメモリセル５２３を読み出す。ローカル参照セルのプログラム／消去ベリファイの間（図１１に示されているように）、別の並列の対のスイッチ５２７は、マスタ参照セル５２９に対するローカル参照セル５２５の読み出しを可能にする。
【００８１】
図１２Ｂは、セクタのアドレスされたメモリセルを読み出しもしくはプログラム／消去ベリファイするのにローカル参照セルを直接用いる場合のアルゴリズムを示している。
【００８２】
図１３Ａは、ローカル参照セルがアドレスされたメモリセルを読み出すために間接的に用いられる実施例を示している。まず、マスタ参照セルは、しきい値ウィンドの望ましい多数のブレイクポイントしきい値の１つにそれぞれ消去およびプログラムされる。これらのマスタ参照しきい値を用いて、消去されたセルのセクタ内のローカル参照セルは、同じ望ましい多数のブレイクポイントのうちの１つにそれぞれプログラムされる。次に、セクタのアドレスされたセルは、望ましいデータでプログラムされ（書き込まれ）る。その後、セクタのアドレスされたセルの読み出しシーケンスは、図１３Ａに示されているステップを含む。
【００８３】
まず第１に、各ローカル参照セル５２５は、対応するマスタ参照セル５３１に対して読み出される。これは、検知増幅器４４０の第２の脚４５７にローカル参照セル５２５を接続するＲＥＡＤ１信号をイネーブルにするスイッチ５３３と、検知増幅器の第１の脚４４１に接続されるマスタ参照セル５３１によって行われる。ここで各マスタ参照セルに関する補助電流源回路が用いられて、検知増幅器の第１の脚４４１を流れる電流を最適にバイアスし、第２の脚４５７の電流と合わせる。すべてのブレイクポイントしきい値レベルに対してバイアス調整動作が完了すると、セクタのアドレスされたセルは、バイアス調整されたマスタ参照セルに対して読み出される。これは、ＲＥＡＤ１信号をディスエーブルにするスイッチ５３３およびＲＥＡＤ信号をイネーブルにするスイッチ５３５により行われる。このようなアプローチの利点は、長時間たつとマスタ参照セルとアドレスされたセルの間にしきい値偏差をもたらすＶCC、温度、サイクル疲労または他の影響による変化が、読み出し前に削除され、それはローカル参照セル（アドレスされたセルのしきい値偏差をトラックするもの）がマスタ参照セルのブレイクポイントしきい値を効果的に再調整するのに用いられるためである。例えば、このスキームにより、マスタ参照セルがＶCC＝５．５Ｖで動作されるときアドレスされたセルのプログラムが可能となり、続いてマスタ参照セルがＶCC＝４．５Ｖで動作されるときアドレスされたセルの読み出しが可能となる。通常ブレイクポイントしきい値の値に変化をもたらすＶCCでの１ボルトの違いは、ローカル参照セルを用いることでなくなり、読み出し時にこの変化をなくすようにマスタ参照セルをバイアス調整する。
【００８４】
図１３Ｂと図１３Ｃは、マスタ参照セル５５１，５５３，５５５に対する電流バイアス回路、例えば、５４１，５４３，５４５の実施例をより詳細に示すものである。各バイアス回路は、マスタ参照セルの電流シャントとして働く。例えば、回路５４１は、ライン５６１を介してマスタ参照セル５５１のドレインに電力供給されている。それは検知増幅器（第１の脚）へのライン５６２の電流を修正するものであって、ＶCCからのソース電流またはＶSSへのドレイン電流によって行われる。前者の場合、ライン５６２の電流は減少させられ、また後者の場合はその逆である。マスタ参照セル５５１にバイアスが確立されているので、検知増幅器の２つの脚の電流の不均衡はチップ外に伝達される。これはコントローラ（図５を参照）により検出され、そのコントローラはバイアス回路５４１を内部アドレスバス１１１を介してプログラムし、ローカル参照セルを均衡化するためにライン５６２の電流を減算もしくは加算する。
【００８５】
図１３Ｃは、回路５４１等のバイアス回路の実施例を示している。並列トランジスタ、例えば、５７１，５７３，５７５のバンクは、それらのドレインＶCCおよびスイッチ、例えば、５８１，５８３，５８５を介してライン５６１へのそれらのソースすべてに接続されている。スイッチを選択的にイネーブルすることにより、異なる数のトランジスタが、ライン５６２からの種々の電流の量を減算するために用いられる。同様にして、他の並列トランジスタ、例えば、５９１，５９３，５９５のバンクは、それらのソースＶSSおよびスイッチ、例えば、６０１，６０３，６０５を介してライン５６１へのそれらのドレインすべてに接続されている。スイッチを選択的にイネーブルすることにより、異なる数のトランジスタが、ライン５６２からの種々の電流の量を加算するために用いられる。デコーダ６０９は、内部アドレスバス１１１からのアドレスをデコードして、選択的にスイッチをイネーブルさせる。イネーブル信号は、ラッチ６１１，６１３に蓄積される。このようにして、１つのセクタが読み出されるたびに、マスタ参照セルはローカル参照セルに対して再度バイアスされて、セクタのメモリセルを読み出すために使用される。
【００８６】
図１３Ｄ（１）から図１３Ｄ（４）は、代替実施例の読み出しのアルゴリズムを図示している。セクタは予め、マスタ参照セルに対してローカル参照セルをプログラムおよびベリファイする必要がある（図１３Ｄ（１））。したがって、各マスタ参照セルは、ローカル参照セルに対して読み出される（図１３Ｄ（２））。マスタ参照セルは、対応するローカル参照セルに対して電流を均等化するためにバイアスされる（図１３Ｄ（３））。引き続き、セクタのメモリセルは、バイアスされたマスタ参照セルに対して読み出される（図１３Ｄ（４））。
【００８７】
上述した読み出し回路および動作は、メモリセルのプログラムおよび消去においても利用でき、特に、その動作のベリファイ部分において利用できる。前述したように、プログラミングは、望ましい状態が達成されたことをベリファイする間にプログラムされた状態を読みだす小さなステップで実行される。プログラム状態が正確にベリファイされると、プログラムは終了する。同様にして、消去は、「消去された」状態が達成されたことをベリファイする間に消去の状態を読み出す小さなステップで実行される。「消去された」状態が正確にベリファイされると、消去は終了する。
【００８８】
前述したように、しきい値ウィンドをＫの領域に区分けするには、Ｋ−１のブレイクポイントしきい値レベルのみが必要であり、これによってメモリセルはＫ状態を記憶できる。しかしながら、本発明の１つの態様によれば、しきい値ウィンドがより細かく区分けされている多状態の場合では、Ｋの状態にＫのしきい値レベルを設けることが好ましい。余分なしきい値レベルは、「消去された」状態を最も低いしきい値レベルをもつ状態と区別するために用いられる。これにより過度の消去がなくなり、したがって、「消去された」状態が達成されると消去が終了することからセルに過度のストレスを与えることもなくなる。選択的に個々のセルの消去を禁止するということは、少なくともセクタが毎回消去されなければならないフラッシュＥＥＰＲＯＭの場合には適しない。メモリセルが個々に消去用にアドレスされる場合それらのＥＥＰＲＯＭアレイに適している。
【００８９】
本発明のさらなる他の特徴によれば、メモリセルが「消去された」状態に消去された後、セルを「消去された」状態に近接する最も低いしきい値レベルの状態（アース状態）にするように僅かなプログラムがなされる。これには２つの利点がある。まず第１に、すべてのメモリセルのアース状態のしきい値レベルは、同じ２つのブレイクポイントしきい値レベルの間に限定されているもので、明確に限定され広範囲に広がっていない。これにより、セルを引き続きプログラムするさいの開始点が一定になる。第２に、すべてのセルはあるプログラミングをえることで、それらにアース状態を記憶させる傾向にあるセルが、例えば、プログラム／消去サイクルや耐久履歴に関する残りのトラックを失わないようにする。
【００９０】
オンチッププログラムベリファイ
前述したように、ＥＥＰＲＯＭの望ましい状態へのプログラミングは、「消去された」状態から開始する小さいステップで実行されることが好ましい。各プログラミングステップ後、プログラム中のセルは、望ましい状態が達成されたかをベリファイするために読み出される。達成されていなければ、そのようにベリファイされるまでさらにプログラムとベリファイが繰り返される。
【００９１】
図５に示されているシステム図を参照すると、ＥＥＰＲＯＭチップ１３０はコントローラ１４０の制御下にある。それらは、シリアルインライン２５１とシリアルアウトライン２５３により直列接続される。従来のＥＥＰＲＯＭ装置において、各プログラムステップ後、プログラム中のセルに形成された状態が読み出され、コントローラ１４０またはＣＰＵ１６０に送り戻されて、それが望ましい状態にあるかをベリファイする。このスキームでは、特にシリアルリンクの場合において、速度に関してかなりの不利益が生じる。
【００９２】
本発明においては、プログラムのベリファイは、セルのチャンク（通常、数バイト）を並列的にプログラムして、並列およびチップ上でベリファイして利用される。並列プログラムは、すでに正確にベリファイされた状態をもつチャンクのセルのプログラミングをディスエーブルにする選択プログラム回路により実行される。この特徴は、多状態実施形態において必須のものであり、なぜならば、セルの中には他のものよりも早く望ましい状態に達するものもあり、停止しなければ望ましい状態を越えてしまうことになるからである。すべてのセルのチャンクが正確にベリファイされた後、チップ上のロジックがこの事実をコントローラに伝達し、それによって、次のセルのチャンクのプログラミングが開始される。このようにして各プログラミングステップ間において、データはＥＥＰＲＯＭチップとコントローラの間を往復する必要はなく、プログラムのベリファイ速度も格段に速くなる。
【００９３】
図１４は、ｎ個のセルのチャンクを並列にプログラムおよびベリファイする経路を図示している。図５のシステム図では、対応するモジュールには同じ参照番号を用いている。ＥＥＰＲＯＭアレイ６０は、一時にＮセルずつアドレスされる。例えば、Ｎは６４セル幅である。１０２４セル４列からなる５１２バイトのフラッシュセクタでは、６４セルの６４チャンクが存在することになる。ソースマルチプレクサ１０７は、１つのアドレスされたセルのＮソースをライン１０３のソース電圧ＶS に選択的に接続する。同様にして、ドレインマルチプレクサ１０９は、選択的に、チャンクのＮドレインをＮチャンネルデータ経路１０５を介してアクセス可能にする。データ経路１０５は、プログラム中禁止機能を有するプログラム回路２１０によって、そして読み出し、プログラムベリファイもしくは消去ベリファイ中読み出し回路２２０によってアクセスされる。
【００９４】
再度図５のシステム図を参照すると、プログラムはコントローラ１４０の制御下にある。セクタにプログラムされるべきデータは、チャンクごとに送られる。コントローラはまず初めに、Ｎ＊Ｌシリアルデータビットの第１のチャンクをアドレス、制御およびタイミング情報とともにＥＥＰＲＯＭチップ１３０に送る。Ｌは、メモリセルごとにコード化された２進ビットの数である。例えば、Ｌ＝１は２状態のセルで、Ｌ＝２は４状態のセルである。かくして、Ｎ＝６４でＬ＝２であれば、データビットのチャンクは１２８ビット幅になることになる。シリアルビットがＮ＊Ｌパラレルビットに変換される場合、Ｎ＊Ｌデータビットはラッチに蓄積され、そしてレジスタ１９０にシフトされる。これらのデータは、読み出し回路２２０、ビットデコーダ２３０、比較回路２２０および禁止機能を有するプログラム回路２１０とともにプログラムベリファイに必要なものである。
【００９５】
Ｎセルのチャンク用のプログラムのアルゴリズムは、図５のシステム図とアルゴリズム自体を示す図１５（１）から図１５（７）の両方を参照することで最適に記載される。既に説明したように、セクタをプログラムする前に、すべてのセクタは消去され、その中のすべてのセクタは「消去された」状態であるかをベリファイされなければならない（図１５（１））。これに引き続いて図１５（２）に示されているように、セクタのローカル参照セルのプログラミングが行われる（図１１（１）から図１１（３））。図１５（３）において、Ｎ＊Ｌビットのパラレルデータは、ラッチ１９０でラッチされる。図１５（４）において、読み出し回路２２０は、セルのＮチャンクの状態を読み出すために、Ｎチャンネルのデータ経路１０５にアクセスする。読み出しアルゴリズムはすでに、図１２Ｂまたは１３Ｄに関連して記載されている。Ｎセルの読み出しは、Ｎ＊Ｋ（Ｋ＝セル毎の状態の数）の出力状態を発生する。これらは、ビットデコーダ２３０によってＮ＊Ｌの２進ビットにデコードされる。図１５（５）において、Ｎ＊Ｌの読み出しビットはビットごとに比較回路２００によって、ラッチ１９０からのＮ＊Ｌプログラムデータビットと比較される。図１５（６）において、任意の読み出しビットがプログラムデータビットと比較できなかった場合には、プログラム電圧パルスがさらにプログラム回路２１０から同時にセルのチャンクに印加される。しかしながら、プログラム回路内の禁止回路２１０は、プログラムされたデータビットで正確にベリファイされたビットをもつセルにプログラムすることを選択的にブロックする。かくして、ベリファイされなかったセルのみが毎回プログラムされることになる。図１５（７）では、すべてのセルが正しくベリファイされるまで、プログラムとベリファイが繰り返される。
【００９６】
図１６は、図５の比較回路２００の実施例をより詳細に示したものである。回路２００は、Ｎセル比較モジュール、例えば、７０１，７０３からなり、各モジュールはチャンクにあるＮセルからなる。各セル比較モジュールにおいて、Ｌ読み出しビット（Ｌ＝各セルのコード化された２進ビットの数）はビット毎に対応するプログラムデータビットと比較される。これは、ＬのＸＯＲゲート、例えば、７１１，７１３，７１５によって行われる。これらのＸＯＲゲートの出力は、ＮＯＲゲート７１７を通過して、すべてのＬビットがベリファイされれば「１」がＮＯＲゲートの出力に生じ、そして逆であれば「０」が生じる。制御信号ＶＥＲＩＦＹが真である場合には、この結果はラッチ７２１にラッチされ、ＮＯＲゲート７１７の出力と同じ結果がセル比較モジュールの出力７２５で得られる。比較回路２００はＬビットの比較を並列に行う。Ｎ比較モジュールの出力、例えば、７２５，７２７は、図５の禁止機能を有するプログラム回路２１０に供給されるべきＮチャンネル出力ライン７３１で利用される。
【００９７】
同時に、Ｎの出力、例えば、７２５，７２７は、ＡＮＤゲート７３３を通過することで、その信号出力７３５はすべてのＮセルがベリファイされたとき「１」になり、そうでなければ「０」になる。再度図５を参照すると、１つの出力７３５は、データのチャンクにあるすべてのＮセルが正しくベリファイされたことをコントローラ１４０に知らせるために用いられる。出力７３５の信号は、ＶＥＲＩＦＹ動作中、ＡＮＤゲート２４０を介してシリアルアウトライン２５３を取って送信される。
【００９８】
電力供給時もしくはデータのチャンクのプログラム／ベリファイの終了時に、すべてのセル比較モジュールの出力、例えば、７２５，７２７は、「０」の「ベリファイされていない」状態にリセットされる。これは、トランジスタへのラインのＲＥＳＥＴ信号７２７により、ノード７２６をＶSS（０Ｖ）に引き下げることで達成される。
【００９９】
図１７は、図５の禁止機能を有するプログラム回路２１０をより詳細に示した図である。プログラム回路２１０は、８０１，８０３のような禁止モジュールを持つＮプログラムからなる。表１と２に示されているように、Ｎセルをプログラムするためには、ＶPDの電圧が各Ｎセルのドレインに印加され、電圧ＶPGがコントロールゲートに印加されなければならない。各プログラムモジュール８０１等は、ライン８０５上のＶPDをＮチャンネルのデータ経路１０５のうちの１つを通ってドレインの１つに選択的に供給するように作用する。ＶPDは通常、ＶCCよりも高い約８Ｖから９Ｖのため、後者はトランジスタスイッチ８０７をオンにするために用いることができない。むしろより高い電圧ＶCG（約１２Ｖ）がスイッチ８０７をイネーブルするために用いられる。ライン８０１上のＶCG自体は、ライン８１３のプログラム制御信号ＰＧＭが真であり、かつライン７３１の信号が「０」であるとき、ＡＮＤゲートによりイネーブルされる。ライン７３１上の信号が図１６に示されているセル比較モジュール７０１の出力からのものであるから、ＶPDは未だベリファイされていないセルに選択的に供給することになる。このようにして、プログラムパルスが印加されるたびに、まだ希望する状態に達していないセルにのみ供給されることになる。この選択的なプログラムの特徴は、特に多状態の場合の並列プログラムの実施形態とオンチップのベリファイに必要なことである。
【０１００】
コントロールゲートへの可変電圧制御
図１８の表１および２とともに図５のシステム図は、ＥＥＰＲＯＭの基本的な機能を実行するためのＥＥＰＲＯＭアレイ６０への種々の電圧の印加方法を示している。従来のＥＥＰＲＯＭの装置では、コントロールゲートＶCGに供給される電圧は、２つの電圧のうちの１つであるとすることができ、すなわち、ＶCCまたはより高い約１２Ｖのプログラミング電圧とすることができる。
【０１０１】
本発明の他の態様によれば、コントロールゲートに供給される電圧ＶCGは、広範囲の電圧で個々にかつ持続的に可変のものである。これは、コントロール１４０からのＶPGによって提供される。特に、ライン８３上のＶCGは、ライン９０１からコントローラによって供給されるＶPGから供給される。表２は、ＥＥＰＲＯＭの異なる機能での種々の電圧を想定したＶPGを示している。
【０１０２】
種々のＶCGは、特にプログラムと消去マージンのスキームにおいて有利である。プログラムマージンでは、プログラムベリファイ中の読み出しは、標準電圧ＶCCよりもわずかに高いＶCGによってなされる。これにより、プログラムによて僅かにマージンをもってブレイクポイントしきい値レベルを越えた状態にプログラムされたしきい値を置くのに適している。消去のベリファイにおいて、セルはわずかに減少したＶCGによってベリファイされ、セルを「消去された」状態の中に置く。さらに、上述した電荷保留の問題（図８）を補うためにマージンが利用できる。
【０１０３】
前述したように、従来のＥＥＰＲＯＭでは通常、プログラムまたは消去ベリファイ中にＶCCをＶCGに供給するために用いる。マージンを設けるために、ＶCC自体を引き上げたりまたは引き下げたりする必要がある。これを行うと、それらがＶCCによりドライブされるため、読み出し回路の結果が不正確になる。
【０１０４】
本発明において、読み出し回路に供給された電圧とは独立した種々のＶCGは、より正確で信頼性の高い結果が得られる。
【０１０５】
さらに、広範囲のＶCGは、ＥＥＰＲＯＭのテストや診断中に有益である。プログラムされたセルのしきい値の全領域をＶCGを連続的に増加（装置の接合の故障により制限される最大の値まで）させることで容易に測定できる。
【０１０６】
以上説明した本発明の実施例は好適な実施形態であるが、当業者にはその変形もまた可能であることを理解されたい。したがって、本発明は添付の請求の全範囲内で保護をされるべきものである。
【図面の簡単な説明】
【０１０７】
【図１】本発明による種々の態様を実行するために用いられるＥＥＰＲＯＭ装置の集積回路構造を示す断面図である。
【図２】図１の線２−２に沿って切断して示した構造の図である。
【図３】図１および図２に示されている形の１つのＥＥＰＲＯＭセルの等価回路図である。
【図４】ＥＥＰＲＯＭセルのアドレス可能なアレイを示している。
【図５】本発明による種々の態様が実行されるＥＥＰＲＯＭシステムのブロック図である。
【図６】１ビットのデータを蓄積するＥＥＰＲＯＭセルのしきい値ウィンドの区分けを示している。
【図７Ａ】２ビットのデータを蓄積するＥＥＰＲＯＭセルのしきい値ウィンドの区分けを示している。
【図７Ｂ】図７ＡのＥＥＰＲＯＭセルのソース−ドレイン電流のしきい値ウィンドの区分けを示している。
【図８Ａ】一定期間使用した後に、通常のＥＥＰＲＯＭの変化および特性を示す曲線である。
【図８Ｂ】一定期間使用した後に、通常のＥＥＰＲＯＭの変化および特性を示す曲線である。
【図９Ａ】本発明によるマスタ参照セルとアドレスされたメモリセルの読み出しおよびプログラム回路を示している。
【図９Ｂ】本発明による参照セルを持つ多状態読み出し回路を示している。
【図９Ｃ】図９Ｂの回路の多状態読み出し用のタイミングを示している。
【図９Ｄ】１つのアドレスセルのメモリ状態が一連の参照電流レベルに対して同時に検出される多状態読み出し回路の１つの実施例を示している。
【図９Ｅ】参照電流でプログラムされたＥＥＰＲＯＭセルとして図９Ｄに示したＩＲＥＦ回路の１つの実施例を示している。
【図９Ｆ】各ＩＲＥＦ回路がＥＥＰＲＯＭセルにプログラムされる参照電流を再生する電流源によって供給される図９Ｄの好適な実施例を示している。
【図９Ｇ】参照電流が予め定めた大きさのトランジスタの導通によって各ブランチに供給される図９Ｄに示したＩＲＥＦ回路の別の実施例を示している。
【図９Ｈ】１つのアドレスセルのメモリ状態が一連の参照電流レベルに対して同時に検出される多状態読み出し回路の別の実施例を示している。
【図９Ｉ】アドレスセルのメモリ状態が一連の参照電流レベルに対して同時に検出される多状態読み出し回路の別の実施例を示している。
【図１０】本発明による特殊なメモリ構造を示している。
【図１１】本発明による一連のローカル参照セルのプログラミング用のアルゴリズムを示している。
【図１２Ａ】ローカル参照セルを直接用いる読み出し回路の１つの実施例を示している。
【図１２Ｂ】図１２Ａの実施例用の読み出しアルゴリズムを示している。
【図１３Ａ】ローカル参照セルを間接的に用いる読み出し回路の代替実施例を示している。
【図１３Ｂ】代替実施例によるマスタ参照セルのバイアス読み出し用のプログラム可能な回路図である。
【図１３Ｃ】図１３Ｂのプログラム可能なバイアス回路用の詳細な回路図である。
【図１３Ｄ】図１３Ａの実施例用の読み出しアルゴリズムを示している。
【図１４】セルの１つのチャンクを並列に読み出し／プログラムデータの経路を示している。
【図１５】本発明によるオンチップのプログラム／ベリファイアルゴリズムを示している。
【図１６】本発明による比較回路の回路図を示している。
【図１７】本発明による禁止機能を有するプログラム回路の回路図である。
【図１８】本発明によるＥＥＰＲＯＭセルの典型的な動作電圧の例を示している。
【符号の説明】
【０１０８】
６０  ＥＥＰＲＯＭアレイ
１３０  チップ（ＥＥＰＲＯＭ）
１４０  コントローラ
１５０  インターフェース
１６０  中央マイクロプロセッサ
１７０  シリアルプロトコルロジック
１８０  ロ−カルパワ−コントロール回路
１９０，２００，２１０，２２０，２３０，２４０  プログラムおよび読み出し回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図９Ｉ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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