(57)【要約】実時間遅延を用いたビームフォーミングのためのシステムに関する。システムは、シリアルデータストリームを受信し、そのシリアルデータストリームを複数のパラレルデータストリームに変換するよう構成されるデシリアライザと、パラレルデータストリームの夫々にゼロを挿入するよう構成されるゼロ挿入ブロックと、複数の入力部及び同数の出力部を備えるクロスバースイッチとを含む。入力部は、ゼロ挿入ブロックへ接続され、出力部の夫々は、入力部の中の１つに対応する。クロスバースイッチは、第１の状態で、夫々の出力部を対応する入力部へ接続し、第２の状態で、夫々の出力部を対応する入力部とは異なる入力部へ接続して、出力部の組が入力部の組の循環シフトであるようにするよう構成される。
2019501577.tif 000002
【特許請求の範囲】
【請求項１】
ビームフォーミングのためのシステムであって、
シリアルデータストリームを受信し、該シリアルデータストリームを複数のパラレルデータストリームに変換するよう構成されるデシリアライザと、
前記パラレルデータストリームの夫々にゼロを挿入するよう構成されるゼロ挿入ブロックと、
複数の入力部及び同数の出力部を備えるクロスバースイッチと
を有し、
前記入力部は、前記ゼロ挿入ブロックへ接続され、前記出力部の夫々は、前記入力部の中の１つに対応し、前記クロスバースイッチは、
第１の状態で、夫々の出力部を前記対応する入力部へ接続し、
第２の状態で、夫々の出力部を前記対応する入力部とは異なる各々の代わりの入力部へ接続する
よう構成され、
代わりの入力部の組は、循環シフトによって、対応する入力部の組に関連する、
システム。
【請求項２】
前記クロスバースイッチは、ｐ個のマルチプレクサを有し、ｐは、前記クロスバースイッチの入力部の数及び出力部の数であり、夫々のマルチプレクサは、
前記クロスバースイッチの各々の入力部へ接続されるｐ個の入力部と、
１つの出力部と
を備え、
夫々のマルチプレクサの出力部は、前記クロスバースイッチの各々の出力部へ接続される、
請求項１に記載のシステム。
【請求項３】
前記マルチプレクサは、ｐ個の状態において作動するよう構成され、該ｐ個の状態のうちのｋ番目の状態で、夫々のマルチプレクサのｋ番目の入力部が選択される、
請求項２に記載のシステム。
【請求項４】
システムクロックを更に有し、
前記第２の状態で、前記クロスバースイッチは、前記システムクロックの１サイクルだけ信号を遅延させるよう構成される遅延ブロックを介して、前記クロスバースイッチの出力部を前記クロスバースイッチの入力部へ接続するよう構成される、
請求項１に記載のシステム。
【請求項５】
メジャー遅延により前記パラレルデータストリームの夫々を遅延させるよう構成されるメジャー遅延ブロックを更に有し、
前記メジャー遅延は、前記システムクロックの１サイクルのインクリメントにおいて調整可能である、
請求項４に記載のシステム。
【請求項６】
前記メジャー遅延ブロックは、先入れ先出しデータ構造を有する、
請求項５に記載のシステム。
【請求項７】
前記ゼロ挿入ブロックは、複数のマルチプレクサを有し、該複数のマルチプレクサの夫々は、２つの入力部及び１つの出力部を備え、夫々のマルチプレクサの第１入力部は、前記複数のパラレルデータストリームの各々のデータストリームへ接続され、夫々のマルチプレクサの第２入力部は、定数ゼロ値へ接続される、
請求項１に記載のシステム。
【請求項８】
入力部及び出力部を備える多相デジタルダウンコンバータを更に有し、該多相デジタルダウンコンバータは、
その入力部で、入力信号を受け取り、
その出力部で、周波数においてシフトされた前記入力信号である信号を生成する
よう構成される、
請求項１に記載のシステム。
【請求項９】
前記多相デジタルダウンコンバータは、
第１の位相を有する信号を生成するよう構成される第１デジタル局所発振器と、
約９０度だけ前記第１の位相と異なる第２の位相を有する信号を生成するよう構成される第２デジタル局所発振器と
を有する、
請求項８に記載のシステム。
【請求項１０】
前記多相デジタルダウンコンバータは、
前記第１の位相を有する信号を前記入力信号に乗じて同相信号を形成するよう構成される第１乗算器と、
前記同相信号にフィルタをかけるよう構成される第１ローパスフィルタと、
前記第２の位相を有する信号を前記入力信号に乗じて直交信号を形成するよう構成される第２乗算器と、
前記直交信号にフィルタをかけるよう構成される第２ローパスフィルタと
を更に有する、
請求項９に記載のシステム。
【請求項１１】
複数のアンテナ要素を有するアレイアンテナと、
前記複数のアンテナ要素の中の各々のアンテナ要素へ夫々接続される複数のアナログ−デジタルコンバータと、
前記複数のアナログ−デジタルコンバータの中のアナログ−デジタルコンバータからシリアルデータストリームを受信し、該シリアルデータストリームを複数のパラレルデータストリームに変換するよう構成されるデシリアライザと、
前記パラレルデータストリームの夫々にゼロを挿入するよう構成されるゼロ挿入ブロックと、
複数の入力部及び同数の出力部を備えるクロスバースイッチと
を有し、
前記入力部は、前記ゼロ挿入ブロックへ接続され、前記出力部の夫々は、前記入力部の中の１つに対応し、前記クロスバースイッチは、
第１の状態で、夫々の出力部を前記対応する入力部へ接続し、
第２の状態で、夫々の出力部を前記対応する入力部とは異なる各々の代わりの入力部へ接続する
よう構成され、
代わりの入力部の組は、循環シフトによって、対応する入力部の組に関連する、
受信機。
【請求項１２】
前記クロスバースイッチは、ｐ個のマルチプレクサを有し、ｐは、前記クロスバースイッチの入力部の数及び出力部の数であり、夫々のマルチプレクサは、
前記クロスバースイッチの各々の入力部へ接続されるｐ個の入力部と、
１つの出力部と
を備え、
夫々のマルチプレクサの出力部は、前記クロスバースイッチの各々の出力部へ接続される、
請求項１１に記載の受信機。
【請求項１３】
前記マルチプレクサは、ｐ個の状態において作動するよう構成され、該ｐ個の状態のうちのｋ番目の状態で、夫々のマルチプレクサのｋ番目の入力部が選択される、
請求項１２に記載の受信機。
【請求項１４】
システムクロックを更に有し、
前記第２の状態で、前記クロスバースイッチは、前記システムクロックの１サイクルだけ信号を遅延させるよう構成される遅延ブロックを介して、前記クロスバースイッチの出力部を前記クロスバースイッチの入力部へ接続するよう構成される、
請求項１１に記載の受信機。
【請求項１５】
メジャー遅延により前記パラレルデータストリームの夫々を遅延させるよう構成されるメジャー遅延ブロックを更に有し、
前記メジャー遅延は、前記システムクロックの１サイクルのインクリメントにおいて調整可能である、
請求項１４に記載の受信機。
【請求項１６】
前記ゼロ挿入ブロックは、複数のマルチプレクサを有し、該複数のマルチプレクサの夫々は、２つの入力部及び１つの出力部を備え、夫々のマルチプレクサの第１入力部は、前記複数のパラレルデータストリームの各々のデータストリームへ接続され、夫々のマルチプレクサの第２入力部は、定数ゼロ値へ接続される、
請求項１１に記載の受信機。
【請求項１７】
入力部及び出力部を備える多相デジタルダウンコンバータを更に有し、該多相デジタルダウンコンバータは、
その入力部で、入力信号を受け取り、
その出力部で、周波数においてシフトされた前記入力信号である信号を生成する
よう構成される、
請求項１１に記載の受信機。
【請求項１８】
前記多相デジタルダウンコンバータは、
第１の位相を有する信号を生成するよう構成される第１デジタル局所発振器と、
約９０度だけ前記第１の位相と異なる第２の位相を有する信号を生成するよう構成される第２デジタル局所発振器と
を有する、
請求項１７に記載の受信機。
【請求項１９】
前記多相デジタルダウンコンバータは、
前記第１の位相を有する信号を前記入力信号に乗じて同相信号を形成するよう構成される第１乗算器と、
前記同相信号にフィルタをかけるよう構成される第１ローパスフィルタと、
前記第２の位相を有する信号を前記入力信号に乗じて直交信号を形成するよう構成される第２乗算器と、
前記直交信号にフィルタをかけるよう構成される第２ローパスフィルタと
を更に有する、
請求項１８に記載の受信機。
【請求項２０】
前記クロスバースイッチを含む複数のクロスバースイッチと、
前記複数のクロスバースイッチの出力の多相和を前記多相デジタルダウンコンバータの入力部へ供給するよう構成される加算回路と
を有し、
前記多相デジタルダウンコンバータの出力部での信号は、第１の方向において延在するよう形成されたビームに対応する、
請求項１７に記載の受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明に従う実施形態の１つ以上の態様は、ビームフォーミングに関し、より具体的には、計算的に効率的な様式において実時間遅延を供給するシステムに関する。
【背景技術】
【０００２】
ビームフォーミングシステムは、高性能（high-fidelity）レーダーシステム、電子戦システム、及び通信システム（商用アプリケーションを備えた通信システムを含む。）において多要素アレイとともに用いられることがある。そのようなビームフォーミングシステムにおいて、各要素での位相シフタは、ビーム及びヌルを導くために使用され得る。“ビームスクイント（beam  squint）”に起因して、狭帯域で近似が時間遅延の効果と同等の効果を有し得る位相シフタは、広帯域近似には適さないことがある。実時間遅延システムは、高い瞬時帯域幅を有しているシステムにおいて、位相シフタの代わりに使用され得る。実時間遅延（true  time  delay）は、畳み込み演算を実行する有限インパルス応答（ＦＩＲ；Finite  Impulse  Response）フィルタ及び回路を含む複雑なデジタル回路を用いてデジタルアプローチで実装され得る。それは、デジタル信号プロセッサ（ＤＳＰ；Digital  Signal  Processor）のような、かなりのフィールドプログラマブルゲートアレイ（ＦＰＧＡ；Field  Programmable  Gate  Array）リソースを必要としうる。そのような複雑なデジタル回路は、いくつかの場合に、単一のプロセッサに合わないことがある。
【０００３】
よって、計算的に効率的な様式において実時間遅延を供給するシステムの必要性が存在する。
【発明の概要】
【０００４】
本発明の実施形態に従って、ビームフォーミングのためのシステムであって、
シリアルデータストリームを受信し、該シリアルデータストリームを複数のパラレルデータストリームに変換するよう構成されるデシリアライザと、
前記パラレルデータストリームの夫々にゼロを挿入するよう構成されるゼロ挿入ブロックと、
複数の入力部及び同数の出力部を備えるクロスバースイッチと
を含み、
前記入力部は、前記ゼロ挿入ブロックへ接続され、前記出力部の夫々は、前記入力部の中の１つに対応し、前記クロスバースイッチは、
第１の状態で、夫々の出力部を前記対応する入力部へ接続し、
第２の状態で、夫々の出力部を前記対応する入力部とは異なる各々の代わりの入力部へ接続する
よう構成され、
代わりの入力部の組は、循環シフトによって、対応する入力部の組に関連する、
システムが提供される。
【０００５】
一実施形態で、前記クロスバースイッチは、ｐ個のマルチプレクサを含み、ｐは、前記クロスバースイッチの入力部の数及び出力部の数であり、夫々のマルチプレクサは、
前記クロスバースイッチの各々の入力部へ接続されるｐ個の入力部と、
１つの出力部と
を備え、
夫々のマルチプレクサの出力部は、前記クロスバースイッチの各々の出力部へ接続される。
【０００６】
一実施形態で、前記マルチプレクサは、ｐ個の状態において作動するよう構成され、該ｐ個の状態のうちのｋ番目の状態で、夫々のマルチプレクサのｋ番目の入力部が選択される。
【０００７】
一実施形態で、当該システムは、システムクロックを含み、前記第２の状態で、前記クロスバースイッチは、前記システムクロックの１サイクルだけ信号を遅延させるよう構成される遅延ブロックを介して、前記クロスバースイッチの出力部を前記クロスバースイッチの入力部へ接続するよう構成される。
【０００８】
一実施形態で、当該システムは、メジャー遅延により前記パラレルデータストリームの夫々を遅延させるよう構成されるメジャー遅延ブロックを含み、前記メジャー遅延は、前記システムクロックの１サイクルのインクリメントにおいて調整可能である。
【０００９】
一実施形態で、前記メジャー遅延ブロックは、先入れ先出しデータ構造を含む。
【００１０】
一実施形態で、前記ゼロ挿入ブロックは、複数のマルチプレクサを含み、該複数のマルチプレクサの夫々は、２つの入力部及び１つの出力部を備え、夫々のマルチプレクサの第１入力部は、前記複数のパラレルデータストリームの各々のデータストリームへ接続され、夫々のマルチプレクサの第２入力部は、定数ゼロ値へ接続される。
【００１１】
一実施形態で、当該システムは、入力部及び出力部を備える多相デジタルダウンコンバータを含み、該多相デジタルダウンコンバータは、
その入力部で、入力信号を受け取り、
その出力部で、周波数においてシフトされた前記入力信号である信号を生成する
よう構成される。
【００１２】
一実施形態で、前記多相デジタルダウンコンバータは、
第１の位相を有する信号を生成するよう構成される第１デジタル局所発振器と、
約９０度だけ前記第１の位相と異なる第２の位相を有する信号を生成するよう構成される第２デジタル局所発振器と
を含む。
【００１３】
一実施形態で、前記多相デジタルダウンコンバータは、
前記第１の位相を有する信号を前記入力信号に乗じて同相信号を形成するよう構成される第１乗算器と、
前記同相信号にフィルタをかけるよう構成される第１ローパスフィルタと、
前記第２の位相を有する信号を前記入力信号に乗じて直交信号を形成するよう構成される第２乗算器と、
前記直交信号にフィルタをかけるよう構成される第２ローパスフィルタと
を更に含む。
【００１４】
本発明の実施形態に従って、
複数のアンテナ要素を含むアレイアンテナと、
前記複数のアンテナ要素の中の各々のアンテナ要素へ夫々接続される複数のアナログ−デジタルコンバータと、
前記複数のアナログ−デジタルコンバータの中のアナログ−デジタルコンバータからシリアルデータストリームを受信し、該シリアルデータストリームを複数のパラレルデータストリームに変換するよう構成されるデシリアライザと、
前記パラレルデータストリームの夫々にゼロを挿入するよう構成されるゼロ挿入ブロックと、
複数の入力部及び同数の出力部を備えるクロスバースイッチと
を含み、
前記入力部は、前記ゼロ挿入ブロックへ接続され、前記出力部の夫々は、前記入力部の中の１つに対応し、前記クロスバースイッチは、
第１の状態で、夫々の出力部を前記対応する入力部へ接続し、
第２の状態で、夫々の出力部を前記対応する入力部とは異なる各々の代わりの入力部へ接続する
よう構成され、
代わりの入力部の組は、循環シフトによって、対応する入力部の組に関連する、
受信機が提供される。
【００１５】
一実施形態で、前記クロスバースイッチは、ｐ個のマルチプレクサを含み、ｐは、前記クロスバースイッチの入力部の数及び出力部の数であり、夫々のマルチプレクサは、
前記クロスバースイッチの各々の入力部へ接続されるｐ個の入力部と、
１つの出力部と
を備え、
夫々のマルチプレクサの出力部は、前記クロスバースイッチの各々の出力部へ接続される。
【００１６】
一実施形態で、前記マルチプレクサは、ｐ個の状態において作動するよう構成され、該ｐ個の状態のうちのｋ番目の状態で、夫々のマルチプレクサのｋ番目の入力部が選択される。
【００１７】
一実施形態で、当該受信機は、システムクロックを含み、前記第２の状態で、前記クロスバースイッチは、前記システムクロックの１サイクルだけ信号を遅延させるよう構成される遅延ブロックを介して、前記クロスバースイッチの出力部を前記クロスバースイッチの入力部へ接続するよう構成される。
【００１８】
一実施形態で、当該受信機は、メジャー遅延により前記パラレルデータストリームの夫々を遅延させるよう構成されるメジャー遅延ブロックを含み、前記メジャー遅延は、前記システムクロックの１サイクルのインクリメントにおいて調整可能である。
【００１９】
一実施形態で、前記ゼロ挿入ブロックは、複数のマルチプレクサを含み、該複数のマルチプレクサの夫々は、２つの入力部及び１つの出力部を備え、夫々のマルチプレクサの第１入力部は、前記複数のパラレルデータストリームの各々のデータストリームへ接続され、夫々のマルチプレクサの第２入力部は、定数ゼロ値へ接続される。
【００２０】
一実施形態で、当該受信機は、入力部及び出力部を備える多相デジタルダウンコンバータを含み、該多相デジタルダウンコンバータは、
その入力部で、入力信号を受け取り、
その出力部で、周波数においてシフトされた前記入力信号である信号を生成する
よう構成される。
【００２１】
一実施形態で、前記多相デジタルダウンコンバータは、
第１の位相を有する信号を生成するよう構成される第１デジタル局所発振器と、
約９０度だけ前記第１の位相と異なる第２の位相を有する信号を生成するよう構成される第２デジタル局所発振器と
を含む。
【００２２】
一実施形態で、前記多相デジタルダウンコンバータは、
前記第１の位相を有する信号を前記入力信号に乗じて同相信号を形成するよう構成される第１乗算器と、
前記同相信号にフィルタをかけるよう構成される第１ローパスフィルタと、
前記第２の位相を有する信号を前記入力信号に乗じて直交信号を形成するよう構成される第２乗算器と、
前記直交信号にフィルタをかけるよう構成される第２ローパスフィルタと
を更に含む。
【００２３】
一実施形態で、当該受信機は、
前記クロスバースイッチを含む複数のクロスバースイッチと、
前記複数のクロスバースイッチの出力の多相和を前記多相デジタルダウンコンバータの入力部へ供給するよう構成される加算回路と
を含み、
前記多相デジタルダウンコンバータの出力部での信号は、第１の方向において延在するよう形成されたビームに対応する。
【図面の簡単な説明】
【００２４】
特徴、態様、及び実施形態は、添付の図面と関連して記載される。
【００２５】
【図１】本発明の実施形態に従うビームフォーマーのブロック図である。
【００２６】
【図２】本発明の実施形態に従って時間遅延とビーム方向との間の関係を示す説明図である。
【００２７】
【図３】本発明の実施形態に従うオーバーサンプリングされた実時間遅延のブロック図である。
【００２８】
【図４】本発明の実施形態に従うビームフォーマーのブロック図である。
【００２９】
【図５Ａ】本発明の実施形態に従うデジタルダウンコンバータのブロック図である。
【００３０】
【図５Ｂ】本発明の実施形態に従う複数のデジタルダウンコンバータ及び多相コンバイナのブロック図である。
【発明を実施するための形態】
【００３１】
添付の図面に関連して以下で述べられる詳細な説明は、本発明に従って提供されるビームフォーミングエンジンの代表的な実施形態の説明を意図され、本発明が構成又は利用され得る唯一の形態を表すものではない。本明細書は、図示されている実施形態に関連して本発明の特徴を述べる。なお、当然のことながら、同じ又は同等の機能及び構造は、本発明の精神及び適用範囲の中に包含されるようやはり意図される別の実施形態によって達成されてよい。本明細書のどこか別の場所で示されるように、同じ要素番号は、同じ要素又は特徴を示すよう意図される。
【００３２】
図１を参照すると、一実施形態で、ビームフォーマーは、無線周波数（ＲＦ；Radio  Frequency）フロントエンド１１０、アナログ−デジタルコンバータ１２０のバンク、オーバーサンプリングされた実時間遅延（ＯＳＴＴＤ；OverSampled  True  Time  Delay）回路１３０、加算回路１４０、及び多相デジタルダウンコンバータ（又は“多相化デシメーションフィルタ”）１５０を含む。ＲＦフロントエンド１１０は、アレイアンテナの部分である複数のアンテナ要素１５５へ接続されてよい。ＲＦフロントエンド１１０は、例えば、アレイアンテナの各々のアンテナ要素１５５へ夫々接続されている複数の低雑音増幅器を含んでよい。ＲＦフロントエンド１１０は、複数の出力部（例えば、各出力部は、各々の低雑音増幅器の出力部である。）を備えてよく、ＲＦフロントエンドの出力部の夫々は、各々のアナログ−デジタルコンバータ（ＡＤＣ；Analog  to  Digital  Converter）１２０へ接続されてよい。各ＡＤＣ１２０の出力は、複数のビームフォーマー１６０の夫々に送り込まれてよい。複数のビームフォーマー１６０の夫々は、受信ビーム、すなわち、各々の受信ビームにおいて受信される信号の中間周波数（ＩＦ；Intermediate  Frequency）又はベースバンド表現を含む出力、を生成してよい。受信ビームは、アンテナ要素１５５からの信号の線形結合を形成することによって合成されたアンテナパターンである。本明細書で使用されるように、語「無線周波数」及び「ＲＦ」は、自由空間において伝播する電磁波の周波数帯域を指し、そのようなものとして、例えば、１ＭＨｚからマイクロ波周波数及びミリメートル波周波数に及ぶ周波数範囲を含んでよい。
【００３３】
ビームフォーマー１６０は、複数の時間遅延回路又はＯＳＴＴＤ回路１３０を含んでよく、それらは、夫々が各々のＡＤＣへ接続されており、夫々がアンテナ要素１５５の１つからの信号に時間遅延を適用する働きをする。時間遅延回路の出力部は、加算回路へ接続されてよく、加算回路の出力部は、多相デジタルダウンコンバータ１５０へ接続されてよい。
【００３４】
図２を参照すると、各時間遅延回路によって適用される時間遅延は、時間遅延式に従って決定され得る：
【００３５】
Ｘ＝ｄ・ｓｉｎ（φ）、及び
【００３６】
Ｔｉｍｅ  Ｄｅｌａｙ＝Ｘ／ｃ＝（ｄ／ｃ）・ｓｉｎ（φ）
【００３７】
ここで、φは、ビーム指向方向であり、ｄは、隣接するアンテナ要素１５５の間の距離間隔であり、ｃは、光の速さであり、Ｔｉｍｅ  Ｄｅｌａｙは、隣接するアンテナ要素１５５に適用される時間遅延の間の差である。
【００３８】
関連する技術のビームフォーマーは、有限インパルス応答（ＦＩＲ；Finite  Impulse  Response）フィルタ（“補間ＦＩＲフィルタ”と呼ばれる。）を用いて補間することによって時間遅延を供給し得る。それらは、実時間遅延又は近似的実時間遅延を供給し得るが、計算的に費用がかかり、例えば、乗算が実行されることを必要としうる。
【００３９】
図３を参照すると、一実施形態で、ビームフォーマーは、乗算を用いずに、データストリームの粗遅延及び細密遅延を供給する。デシリアライザ３１０は、シリアルデータストリームを受け取り、その受け取られたシリアルデータストリームを複数のパラレルデータストリーム、例えば、ｐが１よりも大きい正の整数であるとして、ｐ個のパラレルデータストリームに再配置する。シリアルデータストリームは、高速ＡＤＣのサンプルから成ってよく、シリアライザの出力は、例えば、“多相”と呼ばれ得る４つの並列なデータパスで伝送される同じサンプルを含んでよい。各データパスは、デシリアライザの入力よりも低いレートでデータを運ぶ。このアプローチは、信号の“多相化”と呼ばれることがあり、プロセッシング回路（例えば、ＦＰＧＡ）が、ＡＤＣのサンプリングレートよりも低いクロックレートで作動しながら、ＡＤＣのサンプリングレートと同じサンプリングレートで（又はそれよりも高いサンプリングレートで）データを処理することを可能にし得る。並列なデータパスの夫々で、アップサンプリング回路３２０は、次いで、ゼロを挿入してよい。それにより、各アップサンプリング回路３２０の出力部でのデータレートは、その入力部でのデータレートよりも高くなる。各アップサンプリング回路３２０の出力部は、メジャー遅延（又は“粗遅延”）回路３３０へ接続されてよい。メジャー遅延回路３３０は、可変遅延を実装する先入れ先出し（ＦＩＦＯ；First-In-First-Out）データ構造から成ってよい。例えば、ＦＩＦＯは、ＦＩＦＯの入力部を指し示す第１ポインタと、ＦＩＦＯの出力部を指し示す第２ポインタとを備えたメモリとして実装されてよい。第１ポインタは、ＦＩＦＯが書き込まれると進められてよく、第２ポインタは、ＦＩＦＯが読み出されると進められてよい。各ポインタは、それがメモリの最上位に達した後、メモリの最下位へラップアラウンドする。ポインタ間の分離は、遅延を表してよく、それは、ポインタの１つを、読み出し又は書き込みの後に、１データ語のサイズよりも大きいか又はそれよりも小さい量だけ進めることによって、調整され得る。
【００４０】
ｐ個のメジャー遅延回路のｐ個の出力部は、同じくｐ個の出力部を備えて、細密遅延制御を提供するために使用されるクロスバースイッチ３４０のｐ個の各々の入力部へ接続されてよい。第１の状態で、クロスバースイッチはパススルーとなる。この状態で、各入力部は、対応する出力部へ接続される。すなわち、第１入力部は第１出力部へ接続され、第２入力部は第２出力部へ接続され、以降同じように続く。クロスバースイッチの出力部は、ＯＳＴＴＤ回路の出力部である。クロスバースイッチは、共通の制御信号を有するｐ個のｐウェイ・マルチプレクサ（例えば、図３で示されている４つの４ウェイ・マルチプレクサ３５０）を用いて実装されてよい。それにより、例えば、第１マルチプレクサがその第１入力部を選択するよう設定される場合に、残りのマルチプレクサも、それらの各々の第１入力部を選択するよう夫々設定される。
【００４１】
各ＯＳＴＴＤ回路の各出力部は、Ｍがビームフォーマーに入力するＡＤＣ１２０の数であるとして、加算回路１４０（図１）で、Ｍ−１個の他のＯＳＴＴＤ回路のＭ−１個の対応する出力部と加算される。Ｍ個のＯＳＴＴＤ回路の夫々は、それが処理する信号に異なる遅延を適用してよく、適用されるＭ個の遅延の組は、図２に関して記載されるように、ビーム方向を決定し得る。加算回路の出力は、その場合に、加算信号を表すｐ個の並列なデータパスをやはり含んでよい。この加算信号は、ビームに対応するＩＦ又はベースバンド信号を形成するよう多相デジタルダウンコンバータ１５０によって処理されてよい。
【００４２】
回路内の様々な地点でのｐ個の並列なデータパスは、如何なる時点でも、Ｔ／ｐによって分離された時点に対応するｐ個のサンプルを含んでよい。ここで、Ｔは、ｐ個の並列なデータパスのうちのいずれか１つにおける連続したサンプル間の時間である。すなわち、Ｔは、回路又はＦＰＧＡ内で分配されるシステムクロックの周期であってよい。然るに、クロスバースイッチは、第１入力部を第２出力部へ接続し、第２入力部を第３出力部へ接続し、以降、１サイクル遅延３６０（すなわち、１クロック周期の遅延、又はＴの遅延）を通じて第１出力部へ接続され得る最後の入力部まで、同じように接続することによって、Ｔ／ｐの細密遅延を適用し得る。細密遅延の更なるインクリメントは、１よりも大きいオフセットを伴った循環シフトである他の置換（permutations）において入力部を出力部へ接続することによって、適用されてよい。オフセットが１よりも大きい場合に、１サイクル遅延が加えられるパスの数は、循環シフトのオフセットに等しい。
【００４３】
すなわち、信号は、最初に、ｐ個の並列パスにデシリアライズされる。それにより、システムクロックレートがＸＨｚである場合に、信号の総サンプリングレートはこのときｐＸＨｚである。信号の遅延を制御するよう、制御語が、信号に適用されるべき部分的又は全体的なシステムクロック周期遅延の数を表すべく適用される。それらのビットのうち、ｌｏｇ２（ｐ）のＬＳＢビットは、１／ｐのクロック周期遅延を表し、これは、マルチプレクサがｐ個の多相信号の異なる配置を選択することで実装される。それらの遅延は、ＸＨｚシステムクロックの周期の１／ｐを表す。例えば、最小遅延は（１／ｐ）・Ｘで達成できる。メジャー遅延値のＭＳＢビットは、全クロック遅延、すなわち１／Ｘを表す。Ｍ個のＭＳＢビットは、０から２Ｍ−１の間でクロック遅延が存在し得ることを示す。メジャー遅延は、全システムクロック周期遅延を実装するための、いくつかの数のクロック周期の後に書き込まれ読み出されるデュアルポートブロックＲＡＭ、その後に続く、部分システムクロック周期遅延を実装するためのマルチプレクサネットワークにより実装され得る。
【００４４】
図３（ｐ＝４である実施形態を示す。）で４つの４ウェイ・マルチプレクサ３５０に入力するネットワークは、入力部から出力部へ、選択可能な循環シフトを供給する。マルチプレクサは、それらが４つの状態のうちのいずれかにおいて一緒に作動するように制御され得る。第１の状態で、各マルチプレクサの第１入力部が選択され、第２の状態で、各マルチプレクサの第２入力部が選択され、第３の状態で、各マルチプレクサの第３入力部が選択され、第４の状態で、各マルチプレクサの第４入力部が選択される。第１の状態で、４つのマルチプレクサの夫々が第１入力部を選択するよう設定される場合に、クロスバースイッチ３４０はパススルーとなる。これは、第１マルチプレクサ３５０の第１入力部がクロスバースイッチ３４０の第１入力部へ接続され、第２マルチプレクサ３５０の第１入力部がクロスバースイッチ３４０の第２入力部へ接続され、第３マルチプレクサ３５０の第１入力部がクロスバースイッチ３４０の第３入力部へ接続され、第４マルチプレクサ３５０の第１入力部がクロスバースイッチ３４０の第４入力部へ接続されるからである。
【００４５】
第２の状態で、４つのマルチプレクサの夫々が第２入力部を選択するよう設定される場合に、クロスバースイッチ３４０は、１のオフセットを循環シフトに与える。これは、第１マルチプレクサ３５０の第２入力部がクロスバースイッチ３４０の第４入力部へ接続され、第２マルチプレクサ３５０の第２入力部がクロスバースイッチ３４０の第１入力部へ接続され、第３マルチプレクサ３５０の第２入力部がクロスバースイッチ３４０の第２入力部へ接続され、第４マルチプレクサ３５０の第２入力部がクロスバースイッチ３４０の第３入力部へ接続されるからである。同様に、第３の状態で、クロスバースイッチ３４０は、２のオフセットを循環シフトに与え、第４の状態で、クロスバースイッチ３４０は、３のオフセットを循環シフトに与える。
【００４６】
詳細な例は、図３に従う一実施形態の動作を説明するために使用される。なお、当業者によって理解されるように、本発明は、この実施形態に制限されない。ＡＤＣは、毎秒１ギガサンプル（１ＧＳ／ｓ）のサンプリングレートで夫々作動してよく、ビームフォーマー１６０は、デシリアライザ３１０（ＡＤＣから受け取られるデータを読み出すよう１ＧＨｚで作動し得る。）を除いて５００ＭＨｚのクロックレートで作動するＦＰＧＡにおいて実装されてよい。デシリアライザ３１０は、毎秒２５０メガサンプル（２５０ＭＳ／ｓ）のレートで夫々作動する４つのパラレルデータストリームを生成してよい。各アップサンプリング回路３２０は、各サンプルの後にゼロを挿入して、５００ＭＳ／ｓの総データレートでサンプルとゼロとが交互に現れるストリームを出力してよい。ＡＤＣサンプルが１から始まって数えられて、サンプルの連続がＳ１，Ｓ２，Ｓ３等と呼ばれ得る場合に、第１アップサンプリング回路３２０の出力はＳ１，０，Ｓ５，０，Ｓ９等であってよく、第２アップサンプリング回路３２０の出力はＳ２，０，Ｓ６，０，Ｓ１０等であってよい。ＦＰＧＡのクロック周波数は５００ＭＨｚであるから、メジャー遅延（Ｔ）は２ナノ秒（ｎｓ）であってよく、そして、４つの並列なデータパスが存在するから、細密又は“マイナー”遅延インクリメントは０．５ｎｓであってよい。
【００４７】
一実施形態で、デシリアライザ３１０は、１ＧＨｚで作動し、例えば、ＪＥＳＤ２０４Ｂ標準に従う受信機として動作することができるＦＰＧＡチップにおける専用回路である。デシリアライザ３１０は、ハードワイヤード（非プログラム式のロジックから構成）され、従って、ＦＰＧＡの他の部分よりも高いクロックレートで作動することが可能であってよい。
【００４８】
図４を参照すると、一実施形態で、アップサンプリング回路３２０の及びメジャー遅延回路３３０の機能は、図示されるように、アップサンプリング及び遅延回路４１０にまとめられてよい。図３の実施形態と同様に、各ＡＤＣからのデータストリームは、デシリアライザ３１０（図４には図示せず。）によって、ｐ個のパラレルデータストリームにデシリアライズされる。ｐ個のパラレルデータストリームの夫々は、次いで、ＦＩＦＯ４２０に供給される（図４で“ＦＩＦＯ”と表記されたブロックの夫々は、並列に配置されたｐ個のＦＩＦＯ構造を含む。）。各ＦＩＦＯの出力部での夫々の並列なデータパスは、各々の２ウェイ・マルチプレクサの第１入力部へ供給される。マルチプレクサの第２入力部は、定数０へ接続されている。図４の各マルチプレクサブロック４３０は、タンデムで制御されるｐ個の並列なマルチプレクサのバンクを表す。状態機械４４０は、アップサンプリング（すなわち、ゼロ挿入）及びメジャー遅延の両方を行うよう、ＦＩＦＯ及びマルチプレクサの両方を制御する。例えば、メジャー遅延が適用されない場合に、第１マルチプレクサの出力が、ＦＰＧＡの第３クロック周期から始まって、Ｓ５，０，Ｓ９，０等であるならば、１クロック周期のメジャー遅延（例えば、５００ＭＨｚのＦＰＧＡクロック周波数について、２ｎｓ）を生成するよう、状態機械は、第１マルチプレクサの出力が０，Ｓ５，０，Ｓ９等であるように、第１ＦＩＦＯ及び第１マルチプレクサを制御してよい。残りの回路は図３と同様であってよい。例えば、アップサンプリング及び遅延回路４１０の出力は、クロスバースイッチ３４０（図４には図示せず。）へ、加算回路１４０へ、及び多相デジタルダウンコンバータ１５０へ送られてよい。
【００４９】
図５Ａを参照すると、一実施形態で、各多相デジタルダウンコンバータ１５０は、ｐ個のデジタルダウンコンバータ回路５１０を含んでよい。それらの回路の夫々は、φｋ及びφｋ＋９０°の位相オフセットを夫々有する２つの局所発振器５２０（例えば、サイン波発生器）を含んでよい。ここで、ｋは、パラレルデータストリームの見出しであり、１からｐの間の値をとり、φｋは、ｋ−１に比例してよい。各局所発振器は、マルチプレクサ５３０の１つの入力を供給し、マルチプレクサ５３０の他の入力は、ＯＳＴＴＤ回路１３０によって生成される遅延されてアップサンプリングされたＲＦ信号である。各マルチプレクサの出力は、ローパスフィルタ５４０によってフィルタをかけられる。図５Ａの実施形態で、各デジタルダウンコンバータ回路５１０の出力は、同相成分及び直交成分を含むベースバンド信号であってよい。他の実施形態で、各出力は、単一のＩＦ信号であってよい。
【００５０】
上述されたように、各同相局所発振器は、それが関連する並列なデータパスに対応する位相を有してよく、例えば、２つの隣接するデータパスについての同相局所発振器の位相は、３６０／ｐ度だけ異なる。各局所発振器は、例えば、ルックアップテーブルとして、実装されてよい。
【００５１】
図５Ｂを参照すると、一実施形態で、多相デジタルダウンコンバータ１５０は、ｐ（例えば、４）個のデジタルダウンコンバータ回路５１０、及び多相コンバイナ５５０を含んでよい。多相コンバイナは、４つの多相データストリームを、ビームに対応する出力である１つのデータストリームにまとめるために、補間フィルタ及び加算回路を含んでよい。
【００５２】
要素又はレイヤが他の要素“へ接続される（connected  to）”又は“へ結合される（coupled  to）”と言われる場合に、それは他の要素へ直接に接続又は結合されてよく、あるいは、１つ以上の介在する要素が存在してよいことが理解されるだろう。対照的に、要素が他の要素“へ直接に接続される（directly  connected  to）”又は“へ直接に結合される（directly  coupled  to）”と言われる場合に、介在する要素は存在しない。ビームフォーミングエンジンの限られた実施形態がここで具体的に記載及び図示されてきたが、多くの変更及び変形が当業者に明らかである。然るに、本発明の原理に従って用いられるビームフォーミングエンジンは、ここで具体的に記載されている以外にも具現化されてよいことが理解されるべきである。本発明は、続く特許請求の範囲、及びその均等においても定義される。
【図１】
2019501577.tif 000003
【図２】
2019501577.tif 000004
【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【手続補正書】
【提出日】平成30年5月28日(2018.5.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ビームフォーミングのためのシステムであって、
シリアルデータストリームを受信し、該シリアルデータストリームを複数のパラレルデータストリームに変換するよう構成されるデシリアライザと、
前記パラレルデータストリームの夫々にゼロを挿入するよう構成されるゼロ挿入回路と、
複数の入力部及び同数の出力部を備えるクロスバースイッチと
を有し、
前記入力部は、前記ゼロ挿入回路へ接続され、前記出力部の夫々は、前記入力部の中の１つに対応し、前記クロスバースイッチは、
第１の状態で、夫々の出力部を前記対応する入力部へ接続し、
第２の状態で、夫々の出力部を前記対応する入力部とは異なる各々の代わりの入力部へ接続する
よう構成され、
代わりの入力部の組は、循環シフトによって、対応する入力部の組に関連する、
システム。
【請求項２】
前記クロスバースイッチは、ｐ個のマルチプレクサを有し、ｐは、前記クロスバースイッチの入力部の数及び出力部の数であり、夫々のマルチプレクサは、
前記クロスバースイッチの各々の入力部へ接続されるｐ個の入力部と、
１つの出力部と
を備え、
夫々のマルチプレクサの出力部は、前記クロスバースイッチの各々の出力部へ接続され、
ｐは、１よりも大きい整数である、
請求項１に記載のシステム。
【請求項３】
前記マルチプレクサは、ｐ個の状態において作動するよう構成され、該ｐ個の状態のうちのｋ番目の状態で、夫々のマルチプレクサのｋ番目の入力部が選択され、ｋは、１以上であって、ｐ以下である整数である、
請求項２に記載のシステム。
【請求項４】
システムクロックを更に有し、
前記第２の状態で、前記クロスバースイッチは、前記システムクロックの１サイクルだけ信号を遅延させるよう構成される遅延回路を介して、前記クロスバースイッチの出力部を前記クロスバースイッチの入力部へ接続するよう構成される、
請求項１に記載のシステム。
【請求項５】
メジャー遅延により前記パラレルデータストリームの夫々を遅延させるよう構成されるメジャー遅延回路を更に有し、
前記メジャー遅延は、前記システムクロックの１サイクルのインクリメントにおいて調整可能である、
請求項４に記載のシステム。
【請求項６】
前記メジャー遅延回路は、先入れ先出しデータ構造を有する、
請求項５に記載のシステム。
【請求項７】
前記ゼロ挿入回路は、複数のマルチプレクサを有し、該複数のマルチプレクサの夫々は、２つの入力部及び１つの出力部を備え、夫々のマルチプレクサの第１入力部は、前記複数のパラレルデータストリームの各々のデータストリームへ接続され、夫々のマルチプレクサの第２入力部は、定数ゼロ値へ接続される、
請求項１に記載のシステム。
【請求項８】
入力部及び出力部を備える多相デジタルダウンコンバータを更に有し、該多相デジタルダウンコンバータは、
その入力部で、入力信号を受け取り、
その出力部で、周波数においてシフトされた前記入力信号である信号を生成する
よう構成される、
請求項１に記載のシステム。
【請求項９】
前記多相デジタルダウンコンバータは、
第１の位相を有する信号を生成するよう構成される第１デジタル局所発振器と、
約９０度だけ前記第１の位相と異なる第２の位相を有する信号を生成するよう構成される第２デジタル局所発振器と
を有する、
請求項８に記載のシステム。
【請求項１０】
前記多相デジタルダウンコンバータは、
前記第１の位相を有する信号を前記入力信号に乗じて同相信号を形成するよう構成される第１乗算器と、
前記同相信号にフィルタをかけるよう構成される第１ローパスフィルタと、
前記第２の位相を有する信号を前記入力信号に乗じて直交信号を形成するよう構成される第２乗算器と、
前記直交信号にフィルタをかけるよう構成される第２ローパスフィルタと
を更に有する、
請求項９に記載のシステム。
【請求項１１】
複数のアンテナ要素を有するアレイアンテナと、
前記複数のアンテナ要素の中の各々のアンテナ要素へ夫々接続される複数のアナログ−デジタルコンバータと、
前記複数のアナログ−デジタルコンバータの中のアナログ−デジタルコンバータからシリアルデータストリームを受信し、該シリアルデータストリームを複数のパラレルデータストリームに変換するよう構成されるデシリアライザと、
前記パラレルデータストリームの夫々にゼロを挿入するよう構成されるゼロ挿入回路と、
複数の入力部及び同数の出力部を備えるクロスバースイッチと
を有し、
前記入力部は、前記ゼロ挿入回路へ接続され、前記出力部の夫々は、前記入力部の中の１つに対応し、前記クロスバースイッチは、
第１の状態で、夫々の出力部を前記対応する入力部へ接続し、
第２の状態で、夫々の出力部を前記対応する入力部とは異なる各々の代わりの入力部へ接続する
よう構成され、
代わりの入力部の組は、循環シフトによって、対応する入力部の組に関連する、
受信機。
【請求項１２】
前記クロスバースイッチは、ｐ個のマルチプレクサを有し、ｐは、前記クロスバースイッチの入力部の数及び出力部の数であり、夫々のマルチプレクサは、
前記クロスバースイッチの各々の入力部へ接続されるｐ個の入力部と、
１つの出力部と
を備え、
夫々のマルチプレクサの出力部は、前記クロスバースイッチの各々の出力部へ接続され、
ｐは、１よりも大きい整数である、
請求項１１に記載の受信機。
【請求項１３】
前記マルチプレクサは、ｐ個の状態において作動するよう構成され、該ｐ個の状態のうちのｋ番目の状態で、夫々のマルチプレクサのｋ番目の入力部が選択され、ｋは、１以上であって、ｐ以下である整数である、
請求項１２に記載の受信機。
【請求項１４】
システムクロックを更に有し、
前記第２の状態で、前記クロスバースイッチは、前記システムクロックの１サイクルだけ信号を遅延させるよう構成される遅延回路を介して、前記クロスバースイッチの出力部を前記クロスバースイッチの入力部へ接続するよう構成される、
請求項１１に記載の受信機。
【請求項１５】
メジャー遅延により前記パラレルデータストリームの夫々を遅延させるよう構成されるメジャー遅延回路を更に有し、
前記メジャー遅延は、前記システムクロックの１サイクルのインクリメントにおいて調整可能である、
請求項１４に記載の受信機。
【請求項１６】
前記ゼロ挿入回路は、複数のマルチプレクサを有し、該複数のマルチプレクサの夫々は、２つの入力部及び１つの出力部を備え、夫々のマルチプレクサの第１入力部は、前記複数のパラレルデータストリームの各々のデータストリームへ接続され、夫々のマルチプレクサの第２入力部は、定数ゼロ値へ接続される、
請求項１１に記載の受信機。
【請求項１７】
入力部及び出力部を備える多相デジタルダウンコンバータを更に有し、該多相デジタルダウンコンバータは、
その入力部で、入力信号を受け取り、
その出力部で、周波数においてシフトされた前記入力信号である信号を生成する
よう構成される、
請求項１１に記載の受信機。
【請求項１８】
前記多相デジタルダウンコンバータは、
第１の位相を有する信号を生成するよう構成される第１デジタル局所発振器と、
約９０度だけ前記第１の位相と異なる第２の位相を有する信号を生成するよう構成される第２デジタル局所発振器と
を有する、
請求項１７に記載の受信機。
【請求項１９】
前記多相デジタルダウンコンバータは、
前記第１の位相を有する信号を前記入力信号に乗じて同相信号を形成するよう構成される第１乗算器と、
前記同相信号にフィルタをかけるよう構成される第１ローパスフィルタと、
前記第２の位相を有する信号を前記入力信号に乗じて直交信号を形成するよう構成される第２乗算器と、
前記直交信号にフィルタをかけるよう構成される第２ローパスフィルタと
を更に有する、
請求項１８に記載の受信機。
【請求項２０】
前記クロスバースイッチを含む複数のクロスバースイッチと、
前記複数のクロスバースイッチの出力の多相和を前記多相デジタルダウンコンバータの入力部へ供給するよう構成される加算回路と
を有し、
前記多相デジタルダウンコンバータの出力部での信号は、第１の方向において延在するよう形成されたビームに対応する、
請求項１７に記載の受信機。
【国際調査報告】
2019501577.tif 000009
2019501577.tif 000010