(57)【要約】【課題】  相変化メモリを有する半導体装置の製造歩留まりを向上させる。【解決手段】  半導体装置の相変化メモリ領域１０Ａに、相変化膜４５と相変化膜４５に電気的に接続されたＭＩＳＦＥＴＱｎ１とにより、相変化メモリのメモリセルが形成され、半導体装置の周辺回路領域１０ＢにＭＩＳＦＥＴＱｎ２が形成される。相変化膜４５は、第２層配線である配線５４とＭＩＳＦＥＴＱｎ１のドレインであるｎ＋型半導体領域２０ａとの間に形成され、相変化膜４５の下面側がプラグ４３を介してｎ＋型半導体領域２０ａに電気的に接続され、相変化膜４５上の電極４６がプラグ５３を介して配線５４と電気的に接続されている。第１層配線である配線３４は、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂに電気的に接続されている。【選択図】  図２
2006294970.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された電界効果型トランジスタと、前記半導体基板上に形成され、前記電界効果型トランジスタのソースまたはドレインに電気的に接続された相変化膜とを有する相変化メモリと、
前記半導体基板上に形成された多層配線構造と、
を具備し、
前記多層配線構造は、最下層配線である第１配線と、前記第１配線よりも上層配線である第２配線とを含み、
前記相変化膜は、前記第２配線と前記電界効果型トランジスタのソースまたはドレインとの間に形成され、
前記相変化膜の下面側が、前記電界効果型トランジスタのソースまたはドレインに電気的に接続され、
前記相変化膜の上面側が、前記第２配線に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成された第１の電界効果型トランジスタと、前記半導体基板上に形成され、前記第１の電界効果型トランジスタのソースまたはドレインに電気的に接続された相変化膜とを有する相変化メモリと、
前記半導体基板上に形成された第２の電界効果型トランジスタと、
前記半導体基板上に形成された多層配線構造と、
を具備し、
前記多層配線構造は、最下層配線である第１配線と、前記第１配線よりも上層配線である第２配線とを含み、
前記第１配線が、プラグを介して前記第２の電界効果型トランジスタのソースまたはドレインに電気的に接続され、
前記相変化膜は、前記第２配線と前記第１の電界効果型トランジスタのソースまたはドレインとの間に形成され、
前記相変化膜の下面側が、他のプラグを介して前記第１の電界効果型トランジスタのソースまたはドレインに電気的に接続され、
前記相変化膜の上面側が前記第２配線に電気的に接続されていることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成された第１のＭＩＳＦＥＴと、前記半導体基板上に形成され、前記第１のＭＩＳＦＥＴのソースまたはドレインに電気的に接続された相変化膜とを有する相変化メモリと、
前記半導体基板上に形成された第２のＭＩＳＦＥＴと、
前記半導体基板上に形成された多層配線構造と、
を具備し、
前記多層配線構造は、最下層配線である第１配線と、前記第１配線よりも１つ上層の配線層である第２配線とを含み、
前記第１配線が、プラグを介して前記第２のＭＩＳＦＥＴのソースまたはドレインに電気的に接続され、
前記相変化膜は、前記第２配線と前記第１のＭＩＳＦＥＴのソースまたはドレインとの間に形成され、
前記相変化膜の下面側が、他のプラグを介して前記第１のＭＩＳＦＥＴのソースまたはドレインに電気的に接続され、
前記相変化膜の上面側が、前記第２配線に電気的に接続されていることを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に形成された電界効果型トランジスタと、前記半導体基板上に形成され、前記電界効果型トランジスタのソースまたはドレインに電気的に接続された相変化膜とを有する相変化メモリと、
前記半導体基板上に形成された多層配線構造と、
を具備し、
前記多層配線構造は、第１配線と、前記第１配線よりも１つ上層の配線層である第２配線とを含み、
前記相変化膜は、前記第１配線と前記第２配線との間に形成され、
前記相変化膜の下面側が前記第１配線に電気的に接続され、
前記相変化膜の上面側が前記第２配線に電気的に接続されていることを特徴とする半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に形成された第１のＭＩＳＦＥＴと、前記半導体基板上に形成され、前記第１のＭＩＳＦＥＴのソースまたはドレインに電気的に接続された相変化膜とを有する相変化メモリと、
前記半導体基板上に形成された第２のＭＩＳＦＥＴと、
前記半導体基板上に形成された多層配線構造と、
を具備し、
前記多層配線構造は、第１配線と、前記第１配線よりも１つ上層の配線層である第２配線とを含み、
前記多層配線構造の最下層の配線が、前記第１および第２のＭＩＳＦＥＴのソースまたはドレインにプラグを介して電気的に接続され、
前記相変化膜は、前記第１配線と前記第２配線との間に形成され、
前記相変化膜の下面側が他のプラグを介して前記第１配線に電気的に接続され、
前記相変化膜の上面側が前記第２配線に電気的に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、相変化メモリを含む半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
データ記憶を実行するための不揮発性半導体記憶装置においては、メモリセルでのデータの記憶形式は種々の形態がとられる。このうち、相変化メモリは、各メモリセルの相変化膜（カルコゲナイド層）をアモルファス状態と結晶状態との間で相変化させることによりその抵抗率を変化させ、アクセス時における各メモリセルの通過電流が記憶情報に応じて変化するように構成された不揮発性メモリである。
【０００３】
特開平９−２４６４９２号公報（特許文献１）には、セル領域と周辺回路領域との間の段差が低減され高集積化を実現することのできる半導体記憶装置およびその製造方法に関する技術が記載されている。
【特許文献１】特開平９−２４６４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者の検討によれば、次のことが分かった。
【０００５】
相変化膜と、その相変化膜に接続されたメモリセル選択用トランジスタとしてのＭＩＳＦＥＴとにより、相変化メモリのメモリセルが形成される。相変化メモリにより、小型、大容量、高速なメモリを実現できる。また、相変化メモリが形成された半導体装置では、周辺回路などに用いられるＭＩＳＦＥＴも形成されている。
【０００６】
相変化膜は、メモリセル選択用トランジスタとしてのＭＩＳＦＥＴのソースまたはドレインの一方に電気的に接続される。このため、相変化膜をＭＩＳＦＥＴのソースまたはドレインと最下層配線との間に形成し、相変化膜と半導体基板との間の絶縁膜に形成されたコンタクトホール内を埋込むプラグを介して、相変化膜の下面側をＭＩＳＦＥＴのソースまたはドレインの一方に接続し、相変化膜の上面側を最下層配線に接続することで、相変化メモリを形成することができる。また、最下層配線は、最下層配線と半導体基板との間の絶縁膜に形成されたコンタクトホール内を埋込むプラグを介して、メモリセル選択用トランジスタとしてのＭＩＳＦＥＴのソースまたはドレインの他方や、周辺回路のＭＩＳＦＥＴのソースまたはドレインなどに電気的に接続される。
【０００７】
しかしながら、相変化膜をＭＩＳＦＥＴのソースまたはドレインと最下層配線との間に形成した場合、最下層配線と半導体基板との間の絶縁膜の合計膜厚が厚くなる。このため、メモリセル選択用トランジスタとしてのＭＩＳＦＥＴのソースまたはドレインの他方や、周辺回路のＭＩＳＦＥＴのソースまたはドレインなどに最下層配線を接続するためのコンタクトホールの深さが深くなり、コンタクトホールのアスペクト比が大きくなる。コンタクトホールのアスペクト比が大きいと、このコンタクトホールを埋め込むプラグを形成する際に、コンタクトホールの内部へのバリア膜（例えば窒化チタン膜）の被覆性が悪くなり易く、プラグの導通不良などを生じる可能性がある。これは、半導体装置の製造歩留まりを低下させる。これを防止するには、バリア膜の形成の際に、被覆性の良いスパッタリング装置などを使用することが必要となるが、これは半導体装置製造の設備投資を増大させ、半導体装置の製造コストを増大させる。
【０００８】
本発明の目的は、半導体装置の製造歩留りを向上できる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明は、相変化膜と前記相変化膜に電気的に接続された電界効果型トランジスタとを有する相変化メモリと、多層配線構造とを有し、相変化膜が最下層配線よりも上層の配線と前記電界効果型トランジスタのソースまたはドレインとの間に形成され、相変化膜の下面側が前記電界効果型トランジスタのソースまたはドレインに電気的に接続され、相変化膜の上面側が前記最下層配線よりも上層の配線に電気的に接続されているものである。
【００１２】
また、本発明は、相変化膜と前記相変化膜にソースまたはドレインが電気的に接続された電界効果型トランジスタとを有する相変化メモリと、多層配線構造とを有し、前記相変化膜は、多層配線構造の第１配線と第１配線よりも１つ上層の配線層である第２配線との間に形成され、相変化膜の下面側が第１配線に電気的に接続され、相変化膜の上面側が第２配線に電気的に接続されているものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
半導体装置の製造歩留りを向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１７】
（実施の形態１）
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。図１は、本実施の形態の半導体装置（不揮発性半導体記憶装置、半導体チップ）の概略構成を示す平面図（平面レイアウト図、チップレイアウト図）である。
【００１８】
本実施の形態の半導体装置（半導体チップ）１は、相変化型の不揮発性メモリ（不揮発性記憶素子）である相変化メモリ（相変化型不揮発性メモリ、ＰＣＭ（Phase Change Memory）、ＯＵＭ（Ovonic Unified Memory)）を含む半導体装置（半導体記憶装置）である。
【００１９】
図１に示されるように、本実施の形態の半導体装置１は、相変化メモリ（のメモリセルアレイ）が形成された相変化メモリ領域２を有している。更に、半導体装置１は、ＤＲＡＭ（Dynamic RAM）またはＳＲＡＭ（Static RAM）等のようなＲＡＭ（Random Access Memory）回路が形成されたＲＡＭ領域３と、ＣＰＵまたはＭＰＵ等のような論理回路が形成されたＣＰＵ領域４と、アナログ回路が形成されたアナログ回路領域５と、入出力回路が形成されたＩ／Ｏ領域６とを有している。
【００２０】
相変化メモリ領域２には、半導体装置１の主回路の１つとして、比較的大容量の情報を記憶する不揮発性メモリが、相変化型の不揮発性メモリである相変化メモリによって形成されている。相変化メモリは、各メモリセルの相変化膜（後述する相変化膜４５に対応）をアモルファス状態と結晶状態との間で相変化させることによりその抵抗率（抵抗値）を変化させ、アクセス時における各メモリセルの通過電流が記憶情報に応じて変化するように構成された不揮発性メモリである。相変化メモリにおいては、この相変化膜の相状態（相変化膜がアモルファス状態にあるか、あるいは結晶状態にあるか）を記憶情報とし、アクセス時にアクセス対象である選択メモリセルの通過電流により、選択メモリセルの記憶情報を読み出すことができる。
【００２１】
図２は、本実施の形態の半導体装置１の要部断面図である。図２においては、相変化メモリ領域１０Ａの断面（要部断面）と周辺回路領域１０Ｂの断面（要部断面）とが示されている。相変化メモリ領域１０Ａは、半導体装置１の相変化メモリ領域２の一部に対応する。周辺回路領域１０Ｂは、半導体装置１の周辺回路領域の一部（ｎチャネル型ＭＩＳＦＥＴが形成される領域）に対応し、周辺回路を構成するｎチャネル型ＭＩＳＦＥＴ（周辺回路領域１０Ｂに形成されるＭＩＳＦＥＴ）などによって、Ｘデコーダ回路、Ｙデコーダ回路、センスアンプ回路、入出力回路（Ｉ／Ｏ領域６の入出力回路）、論理回路（ＣＰＵ領域４の論理回路）などが形成される。なお、図２において、相変化メモリ領域１０Ａの断面と周辺回路領域１０Ｂとを隣接して示しているが、相変化メモリ領域１０Ａの断面と周辺回路領域１０Ｂとの位置関係は必要に応じて変更することができる。
【００２２】
図２に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１の主面に素子分離領域１２が形成されており、この素子分離領域１２で分離された活性領域にはｐ型ウエル１３ａ，１３ｂが形成されている。このうち、ｐ型ウエル１３ａは相変化メモリ領域１０Ａに形成され、ｐ型ウエル１３ｂは周辺回路領域１０Ｂに形成されている。
【００２３】
相変化メモリ領域１０Ａのｐ型ウエル１３ａ上にはｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎ１が形成されている。周辺回路領域１０Ｂのｐ型ウエル１３ｂ上にはｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎ２が形成されている。
【００２４】
ＭＩＳＦＥＴＱｎ１は、ｐ型ウエル１３ａの表面のゲート絶縁膜１４ａと、ゲート絶縁膜１４ａ上のゲート電極１５ａとを有しており、ゲート電極１５ａの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ａが形成されている。サイドウォール１８ａの下のｐ型ウエル１３ａ内にはｎ−型半導体領域１６ａ，１７ａが形成され、ｎ−型半導体領域１６ａ，１７ａの外側にはｎ−型半導体領域１６ａ，１７ａよりも不純物濃度が高いｎ＋型半導体領域１９ａ，２０ａが形成されている。ｎ−型半導体領域１６ａおよびｎ＋型半導体領域１９ａにより、ＭＩＳＦＥＴＱｎ１のソース領域が形成され、ｎ−型半導体領域１７ａおよびｎ＋型半導体領域２０ａにより、ＭＩＳＦＥＴＱｎ１のドレイン領域が形成される。
【００２５】
ＭＩＳＦＥＴＱｎ２もＭＩＳＦＥＴＱｎ１とほぼ同様の構成を有している。すなわち、ＭＩＳＦＥＴＱｎ２は、ｐ型ウエル１３ｂの表面のゲート絶縁膜１４ｂと、ゲート絶縁膜１４ｂ上のゲート電極１５ｂとを有しており、ゲート電極１５ｂの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ｂが形成されている。サイドウォール１８ｂの下のｐ型ウエル１３ｂ内にはｎ−型半導体領域１６ｂ，１７ｂが形成され、ｎ−型半導体領域１６ｂ，１７ｂの外側にはｎ−型半導体領域１６ｂ，１７ｂよりも不純物濃度が高いｎ＋型半導体領域１９ｂ，２０ｂが形成されている。ｎ−型半導体領域１６ｂおよびｎ＋型半導体領域１９ｂにより、ＭＩＳＦＥＴＱｎ２のソース領域が形成され、ｎ−型半導体領域１７ｂおよびｎ＋型半導体領域２０ｂにより、ＭＩＳＦＥＴＱｎ２のドレイン領域が形成される。
【００２６】
ゲート電極１５ａ，１５ｂおよびｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂの表面に、それぞれ金属シリサイド層（例えばコバルトシリサイド（ＣｏＳｉ２）層）２１が形成されている。これにより、ｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂなどの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。
【００２７】
半導体基板１１上には、ゲート電極１５ａ，１５ｂを覆うように絶縁膜（層間絶縁膜）３１が形成されている。絶縁膜３１にはコンタクトホール（開口部、接続孔）３２が形成されており、コンタクトホール３２内にはタングステン（Ｗ）膜を主体とする導電膜からなるプラグ３３が形成されている。なお、プラグは、絶縁膜に形成された接続孔（コンタクトホール、ビアまたはスルーホール）を充填する導電体である。
【００２８】
コンタクトホール３２およびプラグ３３は、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂ上やゲート電極１５ａ，１５ｂ上に形成されている。なお、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａ上には、コンタクトホール３２およびプラグ３３は形成（接続）されず、後述するコンタクトホール４２およびプラグ４３が形成（接続）されている。
【００２９】
プラグ３３が埋め込まれた絶縁膜３１上には、第１層配線（すなわち多層配線構造の最下層配線）としての配線（第１配線層）３４が形成されている。配線３４は、例えば、窒化チタン膜３５ａ、アルミニウム膜３５ｂおよび窒化チタン膜３５ｃの積層膜などからなる。配線３４は、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続される。
【００３０】
絶縁膜３１上に、配線３４を覆うように、絶縁膜４１が形成されている。相変化メモリ領域１０Ａにおいて、絶縁膜４１，３１にコンタクトホール（開口部、接続孔）４２が形成されており、コンタクトホール４２内には、タングステン（Ｗ）膜を主体とする導電膜からなるプラグ４３が形成されている。コンタクトホール４２およびプラグ４３は、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインであるｎ＋型半導体領域２０ａ上に形成されている。
【００３１】
相変化メモリ領域１０Ａにおいて、プラグ４３が埋め込まれた絶縁膜４１上に、相変化膜（相変化層、カルコゲナイド層）４５と相変化膜４５上の電極（金属膜）４６との積層膜が形成されている。相変化膜４５は、プラグ４３に接続するように形成され、プラグ４３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインであるｎ＋型半導体領域２０ａに電気的に接続される。
【００３２】
相変化膜４５は、結晶状態とアモルファス（非晶質）状態との２状態間の遷移（相変化）が可能な材料膜（半導体膜）である。相変化膜４５は、例えば、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）を含む材料（半導体）、すなわちカルコゲナイド（カルコゲナイド半導体、カルコゲナイド材料）からなるカルコゲナイド膜により形成されている。例えば、ＧｅＳｂＴｅ（例えばＧｅ２Ｓｂ２Ｔｅ５）やＡｇＩｎＳｂＴｅなどにより、相変化膜４５を形成することができる。電極４６は、金属膜のような導電体膜からなり、例えばタングステン（Ｗ）膜などにより形成することができる。また、相変化膜４５の密着性（接着性）向上のために、相変化膜４５の上下の一方または両方に、チタン（Ｔｉ）膜などを形成することもできる。
【００３３】
絶縁膜４１上に、相変化膜４５および電極４６を覆うように、絶縁膜（層間絶縁膜）５１が形成されている。絶縁膜５１には、スルーホール（開口部、ビア、接続孔）５２が形成されており、スルーホール５２内には、タングステン（Ｗ）膜を主体とする導電膜からなるプラグ５３（５３ａ，５３ｂ）が形成されている。
【００３４】
プラグ５３が埋め込まれた絶縁膜５１上には、第２層配線（すなわち多層配線構造の配線３４よりも１つ上層の配線層）としての配線（第２配線層）５４が形成されている。配線５４は、例えば、窒化チタン膜５５ａ、アルミニウム膜５５ｂおよび窒化チタン膜５５ｃの積層膜などからなる。
【００３５】
第２層配線である配線５４のうちの配線５４ａは、プラグ５３のうちのプラグ５３ａを介して、電極４６および電極４６の下の相変化膜４５に電気的に接続され、更にプラグ４３を介してＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａ（上の金属シリサイド層２１）に電気的に接続されている。第２層配線である配線５４のうちの配線５４ｂは、プラグ５３のうちのプラグ５３ｂを介して、第１層配線である配線３４に電気的に接続され、更に、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂ（上の金属シリサイド層２１）などと電気的に接続されている。
【００３６】
絶縁膜５１上に、配線５４を覆うように、絶縁膜（層間絶縁膜）６１が形成されている。絶縁膜６１上には、更に上層の配線層（第３層配線以降の配線）や層間絶縁膜などが形成されるが、ここでは図示およびその説明は省略する。従って、本実施の形態の半導体装置は、半導体基板１１上に形成された複数の配線層を有している。すなわち、本実施の形態の半導体装置は、半導体基板１１上に形成された多層配線構造（複数配線構造）を有しており、この多層配線構造は、最下層配線（第１層配線）である配線３４と、配線３４よりも上層配線である配線５４とを含んでいる。
【００３７】
このように、半導体基板１１に、相変化メモリ領域１０Ａの相変化メモリ（相変化型の不揮発性メモリ）と周辺回路領域１０ＢのＭＩＳＦＥＴとを含む半導体集積回路が形成されて、本実施の形態の半導体装置が構成されている。本実施の形態の半導体装置は、多層配線構造（複数配線構造）を有し、第２層配線である配線５４ａとＭＩＳＦＥＴＱｎ１のソースまたはドレイン（ｎ＋型半導体領域２０ａ）との間に相変化膜４５および電極４６が形成されている。そして、相変化膜４５の上面側、すなわち電極４６の上面が、プラグ５３ａを介して第２層配線（配線５４ａ）に電気的に接続され、相変化膜４５の下面側が、プラグ４３を介してＭＩＳＦＥＴＱｎ１のソースまたはドレイン（ｎ＋型半導体領域２０ａ）の一方に電気的に接続されている。このプラグ４３は、半導体基板１１（ｎ＋型半導体領域２０ａ）と相変化膜４５との間の絶縁膜３１，４１に形成された接続孔（コンタクトホール４２）を充填する（埋める）導電体からなる。また、最下層配線である第１層配線（配線３４）は、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続されている。すなわち、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のソースまたはドレインの他方や、周辺回路領域１０ＢのＭＩＳＦＥＴＱｎ２のソースまたはドレインなどに、最下層配線である配線３４がプラグ３３を介して電気的に接続されている。このプラグ３３は、半導体基板１１（ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂ）と配線３４との間の絶縁膜３１に形成された接続孔（コンタクトホール３２）を充填する（埋める）導電体からなる。
【００３８】
次に、相変化メモリ（相変化メモリ領域２，１０Ａに形成された相変化メモリ）の動作について説明する。図３は、半導体装置１に形成された相変化メモリの構造を示す要部断面図であり、上記図２の相変化メモリ領域１０Ａに対応する断面が示されている。上記のように、半導体装置１の相変化メモリ領域２に相変化メモリ（のメモリセルアレイ）が形成されている。図４は、相変化メモリの相変化膜４５の状態（相状態）と相変化膜４５の抵抗との相関を示す説明図（表）である。
【００３９】
図３（図２）にも示されるように、相変化メモリは、カルコゲナイド系の材料などの相変化材料（相変化物質）からなる相変化膜４５を有している。相変化膜４５は、結晶状態とアモルファス状態（非晶質状態、非結晶状態）との２状態間の遷移（相変化）が可能であり、この相変化膜４５が記憶素子として機能することができる。相変化膜４５は、アモルファス状態と結晶状態とで抵抗率が異なり、図４に示されるように、アモルファス状態では高抵抗（高抵抗率）となり、結晶状態では低抵抗（低抵抗率）となる。例えば、アモルファス状態での相変化膜４５の抵抗率は、結晶状態での相変化膜４５の抵抗率よりも、１０〜１００００倍程度大きくなる。
【００４０】
従って、相変化膜４５は、結晶状態とアモルファス状態との２状態間の遷移（相変化）が可能で、この２状態間の遷移により抵抗値が変化する抵抗素子である。後述するように、相変化膜４５は、加熱処理により、結晶状態とアモルファス状態との２状態間を遷移（相変化）させることが可能なので、相変化膜４５は、加熱処理により抵抗値が変化する抵抗素子として機能することができる。
【００４１】
このような相変化膜４５と、相変化膜４５に接続されたメモリセルトランジスタ（メモリセル選択用トランジスタ）としてのＭＩＳＦＥＴＱｎ１とにより、図３に示される相変化メモリ（のメモリセル）が構成されている。ＭＩＳＦＥＴＱｎ１のゲート電極１５ａは、ワード線（図示省略、ワード線は配線３４，５４ｂなどにより形成することができる）に電気的に接続されている。相変化膜４５の上面側は、電極４６およびプラグ５３ａを介してビット線（ビット線は配線５４ａなどにより形成することができる）に電気的に接続されている。相変化膜４５の下面側は、プラグ４３を介して、ＭＩＳＦＥＴＱｎ１のソースまたはドレインの一方、ここではドレインとしてのｎ＋型半導体領域２０ａに電気的に接続されている。ＭＩＳＦＥＴＱｎ１のソースまたはドレインの他方、ここではソースとしてのｎ＋型半導体領域１９ａには、プラグ３３を介して、ソース線（ソース線は配線３４，５４ｂなどにより形成することができる）が電気的に接続されている。
【００４２】
なお、本実施の形態では、相変化メモリのメモリセルトランジスタとしてｎチャネル型のＭＩＳＦＥＴＱｎ１を用いた場合について示しているが、他の形態として、ｎチャネル型のＭＩＳＦＥＴＱｎ１の代わりに、他の電界効果型トランジスタ、例えばｐチャネル型のＭＩＳＦＥＴなどを用いることもできる。すなわち、メモリセルトランジスタとしての電界効果型トランジスタに相変化膜４５を電気的に接続して、相変化メモリ（のメモリセル）を構成することができる。ただし、相変化メモリのメモリセルトランジスタとしては、高集積化の観点からＭＩＳＦＥＴを用いることが好ましく、ｐチャネル型のＭＩＳＦＥＴに比べ、オン状態でのチャネル抵抗の小さいｎチャネル型のＭＩＳＦＥＴＱｎ１がより好適である。以下では、メモリセルトランジスタとしてｎチャネル型のＭＩＳＦＥＴＱｎ１を用いる場合の動作について説明する。
【００４３】
図５および図６は、相変化メモリの動作を説明するためのグラフである。図５のグラフの縦軸は、相変化メモリに印加するリセットパルス、セットパルスおよびリードパルスの電圧（任意単位：arbitrary unit）に対応し、横軸は時間（任意単位：arbitrary unit）に対応する。図６のグラフの縦軸は、相変化メモリにリセットパルス、セットパルスまたはリードパルスを印加したときの相変化膜４５の温度（任意単位：arbitrary unit）に対応し、横軸は時間（任意単位：arbitrary unit）に対応する。
【００４４】
相変化メモリのリセット動作（相変化膜４５のアモルファス化）時には、図５に示されるようなリセットパルスを、ビット線（配線５４ａ）およびプラグ５３ａを介して電極４６および相変化膜４５に印加する。ＭＩＳＦＥＴＱｎ１のソース（ｎ＋型半導体領域１９ａ）には、ソース線（配線５４ｂ，３４）およびプラグ３３を介して、固定電位（例えば０Ｖ）を供給する。ＭＩＳＦＥＴＱｎ１のゲート電極１５ａには、ワード線を介して所定の電圧を印加する。リセットパルスは、比較的高い電圧（例えば３Ｖ程度）を比較的短い時間（例えば２０ｎｓｅｃ（ナノ秒）程度）印加する。リセットパルス印加時は、比較的大きな電流が流れ、図６に示されるように、相変化膜４５の温度が相変化膜４５の融点（アモルファス化温度）Ｔａ以上に上昇して相変化膜４５が溶融またはアモルファス化し、リセットパルスの印加が終了すると、相変化膜４５は急冷し、相変化膜４５はアモルファス状態となる。ここで、相変化膜４５の融点Ｔａは、その膜に含まれる物質によるが、一般的におよそ２００℃前後の温度である。
【００４５】
相変化メモリのセット動作（相変化膜４５の結晶化）時には、図５に示されるようなセットパルスを、ビット線（配線５４ａ）およびプラグ５３ａを介して電極４６および相変化膜４５に印加する。ＭＩＳＦＥＴＱｎ１のソース（ｎ＋型半導体領域１９ａ）には、ソース線（配線５４ｂ，３４）およびプラグ３３を介して、固定電位（例えば０Ｖ）を供給する。ＭＩＳＦＥＴＱｎ１のゲート電極１５ａには、ワード線を介して所定の電圧を印加する。セットパルスは、リセットパルスよりも低い電圧（例えば１Ｖ程度）をリセットパルスよりも長い時間（結晶化時間以上、例えば１００ｎｓｅｃ程度）印加する。セットパルス印加時は、リセット時よりも低い電流が比較的長時間流れ、図６に示されるように、相変化膜４５の温度が相変化膜４５の結晶化温度Ｔｃ以上でかつ融点（アモルファス化温度）Ｔａ未満の温度に上昇して相変化膜４５が結晶化し、セットパルスの印加が終了すると、相変化膜４５は冷却し、相変化膜４５は結晶状態となる。
【００４６】
相変化メモリのリード動作時には、図５に示されるようなリードパルスを、ビット線（配線５４ａ）およびプラグ５３ａを介して電極４６および相変化膜４５に印加する。ＭＩＳＦＥＴＱｎ１のソース（ｎ＋型半導体領域１９ａ）には、ソース線（配線５４ｂ，３４）およびプラグを介して、固定電位（例えば０Ｖ）を供給する。ＭＩＳＦＥＴＱｎ１のゲート電極１５ａには、ワード線を介して所定の電圧を印加する。リードパルスは、セットパルスよりも更に低い電圧（例えば０．３Ｖ程度）をセットパルスよりも短い時間（例えば２０ｎｓｅｃ程度）印加する。リードパルスの電圧は比較的低く、リードパルスを印加しても、図６に示されるように、相変化膜４５の温度が相変化膜４５の結晶化温度Ｔｃ以上に上昇することはないので、相変化膜４５の相状態は変化しない。相変化膜４５が結晶状態のときは、相変化膜４５は相対的に低抵抗であり、相変化膜４５がアモルファス状態のときは、相変化膜４５は相対的に高抵抗である。このため、リードパルスを印加したときにＭＩＳＦＥＴＱｎ１に流れる電流は、相変化膜４５が結晶状態の場合は相対的に大きく、相変化膜４５がアモルファス状態の場合は、相対的に小さくなる。従って、流れる電流の大小により、データ（相変化膜４５が結晶状態とアモルファス状態のどちらであるか）を判別することができる。
【００４７】
このように、リセット動作およびセット動作により相変化膜４５がアモルファス状態であるかあるいは結晶状態であるかを移行させることにより、相変化メモリにデータを記録（記憶、格納、書き込み）することができ、相変化膜４５がアモルファス状態であるかあるいは結晶状態であるかを相変化メモリの記憶情報とし、相変化メモリに記録したデータ（記憶情報）をリード動作により読み出すことができる。
【００４８】
この本実施の形態の半導体装置１の製造工程について、図面を参照して説明する。図７〜図１２は、本実施の形態の半導体装置１の製造工程中の要部断面図であり、上記図２に対応する領域が示されている。
【００４９】
まず、図７に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１を準備する。それから、半導体基板１１の主面に素子分離領域１２を形成する。例えば、半導体基板１１の主面をドライエッチングして溝を形成し、この溝の内部を含む半導体基板１１上にＣＶＤ（Chemical Vapor Deposition）法などで酸化シリコン膜などの絶縁膜を堆積した後、溝の外部の不要な絶縁膜をＣＭＰ（Chemical Mechanical Polishing;化学的機械研磨）法で研磨、除去することによって、溝の内部に絶縁膜を残す。これにより、溝（素子分離溝）内に埋め込まれた絶縁膜からなる素子分離領域１２を形成することができる。または、熱酸化法によって形成するＬＯＣＯＳ（Local Oxidization of Silicon）により素子分離領域１２を形成してもよい。このように、素子分離領域１２を形成することにより、半導体基板１１の主面には、素子分離領域１２によって周囲を規定された活性領域が形成される。
【００５０】
次に、例えば半導体基板１１の一部にｐ型の不純物（例えばＢ（ボロン））をイオン注入した後、半導体基板１１を熱処理してこの不純物を半導体基板１１中に拡散させることにより、半導体基板１１の主面にｐ型ウエル１３ａ，１３ｂを形成する。
【００５１】
次に、例えば熱酸化法などを用いて、半導体基板１１のｐ型ウエル１３ａ，１３ｂの表面に薄い酸化シリコン膜などからなるゲート絶縁膜１４ａ，１４ｂを形成する。
【００５２】
次に、ｐ型ウエル１３ａ，１３ｂのゲート絶縁膜１４ａ，１４ｂ上にゲート電極１５ａ，１５ｂを形成する。例えば、半導体基板１１の主面の全面上に導電体膜としてｎ型の不純物（例えばＰ（リン））などを導入した多結晶シリコン膜を形成し、その多結晶シリコン膜（導電体膜）をドライエッチングによってパターニングすることにより、パターニングされた多結晶シリコン膜（導電体膜）からなるゲート電極１５ａ，１５ｂを形成することができる。
【００５３】
次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１５ａの両側の領域にｎ−型半導体領域１６ａ，１７ａを形成し、ｐ型ウエル１３ｂのゲート電極１５ｂの両側の領域にｎ−型半導体領域１６ｂ，１７ｂを形成する。
【００５４】
次に、ゲート電極１５ａ，１５ｂの側壁上に、サイドウォール１８ａ，１８ｂを形成する。サイドウォール１８ａ，１８ｂは、例えば、半導体基板１１上に酸化シリコン膜（絶縁膜）を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。
【００５５】
次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１５ａおよびサイドウォール１８ａの両側の領域にｎ＋型半導体領域１９ａ，２０ａを形成し、ｐ型ウエル１３ｂのゲート電極１５ｂおよびサイドウォール１８ｂの両側の領域にｎ＋型半導体領域１９ｂ，２０ｂを形成する。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行うこともできる。ｎ＋型半導体領域１９ａ，２０ａは、ｎ−型半導体領域１６ａ，１７ａよりも不純物濃度が高く、ｎ＋型半導体領域１９ｂ，２０ｂは、ｎ−型半導体領域１６ｂ，１７ｂよりも不純物濃度が高い。
【００５６】
これにより、相変化メモリ領域１０Ａのｎチャネル型のＭＩＳＦＥＴＱｎ１のソースとして機能するｎ型の半導体領域（ｎ型不純物拡散層）が、ｎ＋型半導体領域１９ａおよびｎ−型半導体領域１６ａにより形成され、ＭＩＳＦＥＴＱｎ１のドレインとして機能するｎ型の半導体領域（ｎ型不純物拡散層）が、ｎ＋型半導体領域２０ａおよびｎ−型半導体領域１７ａにより形成される。そして、周辺回路領域１０Ｂのｎチャネル型のＭＩＳＦＥＴＱｎ２のソースとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域１９ｂおよびｎ−型半導体領域１６ｂにより形成され、ＭＩＳＦＥＴＱｎ２のドレインとして機能するｎ型の半導体領域（ｎ型不純物拡散層）が、ｎ＋型半導体領域２０ｂおよびｎ−型半導体領域１７ｂにより形成される。
【００５７】
次に、ゲート電極１５ａ，１５ｂおよびｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂの表面を露出させ、例えばコバルト（Ｃｏ）膜のような金属膜を堆積して熱処理することによって、ゲート電極１５ａ，１５ｂおよびｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂの表面に、それぞれ金属シリサイド層（金属シリサイド膜）２１を形成する。これにより、ｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂなどの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。その後、未反応のコバルト膜（金属膜）は除去する。なお、本実施の形態では金属シリサイド層２１の材料としてＣｏ（コバルト）を例示したが、これに限られるものではなく、Ｔｉ（チタン）、Ｗ（タングステン）またはＮｉ（ニッケル）などを使用することもできる。
【００５８】
このようにして、図７の構造が得られる。ここまでの工程により、相変化メモリ領域１０Ａに、ｎチャネル型のＭＩＳＦＥＴＱｎ１が形成され、周辺回路領域１０Ｂに、ｎチャネル型のＭＩＳＦＥＴＱｎ２が形成される。従って、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１と周辺回路領域１０ＢのＭＩＳＦＥＴＱｎ２とは、同じ製造工程で形成することができる。
【００５９】
次に、図８に示されるように、半導体基板１１上にゲート電極１５ａ，１５ｂを覆うように絶縁膜（層間絶縁膜）３１を形成する。絶縁膜３１は、例えば、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜との積層膜または酸化シリコン膜の単体膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜３１の形成後、必要に応じてＣＭＰ処理を行って絶縁膜３１の表面を平坦化する。
【００６０】
次に、フォトリソグラフィ法を用いて絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３１をドライエッチングすることにより、絶縁膜３１にコンタクトホール３２を形成する。コンタクトホール３２の底部では、半導体基板１１の主面の一部、例えばｎ＋型半導体領域１９ａ，１９ｂ，２０ｂ（の表面上の金属シリサイド層２１）の一部やゲート電極１５ａ，１５ｂ（の表面上の金属シリサイド層２１）の一部などが露出される。
【００６１】
次に、コンタクトホール３２内に、タングステン（Ｗ）などからなるプラグ３３を形成する。この際、例えば、コンタクトホール３２の内部を含む絶縁膜３１上にバリア膜３３ａ（例えば窒化チタン膜）を形成した後、タングステン膜３３ｂをＣＶＤ法などによってバリア膜３３ａ上にコンタクトホール３２を埋めるように形成し、絶縁膜３１上の不要なタングステン膜３３ｂおよびバリア膜３３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール３２内に残存して埋め込まれたタングステン膜３３ｂおよびバリア膜３３ａからなるプラグ３３を形成することができる。このように、プラグは、絶縁膜に形成された接続孔（コンタクトホール、ビアまたはスルーホール）に導電体材料を充填して形成される。
【００６２】
次に、図９に示されるように、プラグ３３が埋め込まれた絶縁膜３１上に、第１層配線（最下層配線）として配線３４を形成する。例えば、窒化チタン膜３５ａ、アルミニウム膜３５ｂおよび窒化チタン膜３５ｃをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線３４を形成することができる。アルミニウム膜３５ｂは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。窒化チタン膜３５ａ，３５ｃは、チタン膜と窒化チタン膜との積層膜とすることもできる。配線３４はプラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続される。配線３４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線などとすることもできる。
【００６３】
次に、絶縁膜３１上に、配線３４を覆うように、絶縁膜４１を形成する。絶縁膜４１は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。
【００６４】
次に、図１０に示されるように、フォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜４１，３１をドライエッチングすることにより、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインであるｎ＋型半導体領域２０ａに到達するコンタクトホール４２を絶縁膜４１，３１に形成する。
【００６５】
次に、コンタクトホール４２内に、タングステン（Ｗ）などからなるプラグ４３を形成する。プラグ４３はプラグ３３とほぼ同様の手法を用いて形成することができる。プラグ４３は、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインであるｎ＋型半導体領域２０ａに電気的に接続される。
【００６６】
次に、プラグ４３が埋め込まれた絶縁膜４１上に、カルコゲナイド膜４５ａを形成し、カルコゲナイド膜４５ａ上に金属膜（導電体層、電極層）４６ａを形成する。カルコゲナイド膜４５ａは、結晶状態とアモルファス（非晶質）状態との２状態間の遷移（相変化）が可能な材料膜（半導体膜）であり、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）を含む材料（半導体）、すなわちカルコゲナイド（カルコゲナイド半導体、カルコゲナイド材料）からなる。例えば、ＧｅＳｂＴｅ（例えばＧｅ２Ｓｂ２Ｔｅ５）やＡｇＩｎＳｂＴｅなどにより、カルコゲナイド膜４５ａを形成することができる。また、カルコゲナイド膜４５ａの密着性（接着性）向上のために、カルコゲナイド膜４５ａの上下の一方または両方に、Ｔｉ（チタン）膜などを形成することもできる。また、金属膜４６ａは、例えばタングステン（Ｗ）膜などの導電性膜により形成することができる。
【００６７】
次に、図１１に示されるように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をエッチングマスクとしたドライエッチングにより、金属膜４６ａおよびカルコゲナイド膜４５ａをパターニングする。パターニングされたカルコゲナイド膜４５ａにより、相変化メモリの相変化膜４５が形成され、パターニングされた金属膜４６ａにより、電極４６が相変化膜４５上に形成される。このドライエッチング工程では、オーバーエッチング気味に金属膜４６ａおよびカルコゲナイド膜４５ａをドライエッチングすれば、配線３４の側壁の絶縁膜４１上に金属膜４６ａやカルコゲナイド膜４５ａがサイドウォール状に残存するのを防止することができる。また、配線３４上には絶縁膜４１が形成されており、絶縁膜４１がエッチングストッパ膜として機能するので、オーバーエッチングにより配線３４などがダメージを受けるのを防止することができる。
【００６８】
相変化膜４５は、プラグ４３に接続するように形成され、プラグ４３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインであるｎ＋型半導体領域２０ａに電気的に接続される。また、相変化膜４５上には、電極４６が存在している。相変化膜４５は、結晶状態とアモルファス（非晶質）状態との２状態間の遷移（相変化）が可能な材料膜であれば、カルコゲナイド以外の材料により形成することもできるが、相変化膜４５をカルコゲナイド（カルコゲナイド系の材料）により形成することで、相変化膜４５をより安定して形成することができる。
【００６９】
このようにして、図１１に示されるような相変化メモリが相変化メモリ領域１０Ａに形成される。
【００７０】
次に、図１２に示されるように、絶縁膜４１上に、相変化膜４５および電極４６を覆うように、絶縁膜（層間絶縁膜）５１を形成する。絶縁膜５１は、例えば酸化シリコン膜などからなる。絶縁膜５１の形成後、必要に応じてＣＭＰ処理を行って絶縁膜５１の表面を平坦化する。平坦化された絶縁膜５１上に、更に絶縁膜（図示せず）を形成することもできる。
【００７１】
次に、フォトレジスト膜（図示せず）をエッチングマスクにして、絶縁膜５１をドライエッチングすることにより、配線３４や電極４６に到達するスルーホール５２を形成する。
【００７２】
次に、絶縁膜５１に形成されたスルーホール５２内に、タングステン（Ｗ）などからなるプラグ５３を形成する。プラグ５３はプラグ３３，４３とほぼ同様の手法を用いて形成することができる。プラグ５３のうち、プラグ５３ａは、電極４６に達して電極４６と電気的に接続される。また、プラグ５３のうち、プラグ５３ｂは、配線３４に達して配線３４と電気的に接続される。
【００７３】
次に、プラグ５３が埋め込まれた絶縁膜５１上に、第２層配線（第１層配線である配線３４よりも１つ上層の配線層）として配線（第２配線層）５４を形成する。例えば、窒化チタン膜５５ａ、アルミニウム膜５５ｂおよび窒化チタン膜５５ｃをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線５４を形成することができる。アルミニウム膜５５ｂは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。窒化チタン膜５５ａ，５５ｃは、チタン膜と窒化チタン膜との積層膜とすることもできる。
【００７４】
第２層配線である配線５４のうちの配線５４ａは、プラグ５３ａを介して、電極４６および電極４６の下の相変化膜４５に電気的に接続され、更にプラグ４３を介してＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａ（上の金属シリサイド層２１）に電気的に接続される。第２層配線である配線５４のうちの配線５４ｂは、プラグ５３ｂを介して、第１層配線である配線３４に電気的に接続され、更に、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂ（上の金属シリサイド層２１）などと電気的に接続される。
【００７５】
配線５４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。
【００７６】
次に、絶縁膜５１上に、配線５４を覆うように、絶縁膜（層間絶縁膜）６１を形成する。絶縁膜６１は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。その後、絶縁膜６１上に上層の配線層（第３層配線以降の配線）や層間絶縁膜などが形成されるが、ここではその説明は省略する。第３層配線以降も、第２層配線と同様にして形成することができ、例えば、アルミニウム配線、タングステン配線あるいは銅配線（例えばダマシン法で形成した埋込銅配線）などにより形成することができる。
【００７７】
このようにして、半導体基板１１に、相変化メモリ領域１０Ａの相変化メモリ（相変化型の不揮発性メモリ）と周辺回路領域１０Ｂのｎチャネル型のＭＩＳＦＥＴとを含む半導体集積回路（半導体素子）を形成することができる。
【００７８】
また、本実施の形態の半導体装置の製造工程では、第１層配線としての配線３４を形成した後に、相変化膜４５および電極４６を形成し、その後、第２層配線としての配線５４を形成する場合について説明したが、他の形態として、配線３４（第１層配線）の形成工程と相変化膜４５および電極４６の形成工程との順序を入れ換えることもできる。すなわち、先に相変化膜４５および電極４６を形成してから、第１層配線としての配線３４を形成し、その後第２層配線としての配線５４を形成することもできる。また、金属膜４６ａをパターニングすることにより、電極４６と配線３４とを同工程で形成することも可能である。
【００７９】
また、本実施の形態では、相変化膜４５をプラグ４３を介して相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインであるｎ＋型半導体領域２０ａに電気的に接続しているが、他の形態として、相変化膜４５をプラグ４３を介して相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のソースであるｎ＋型半導体領域１９ａに電気的に接続することもできる。すなわち、相変化膜４５を、プラグ４３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のソースまたはドレインの一方を構成する半導体領域（ｎ＋型半導体領域１９ａまたはｎ＋型半導体領域２０ａ）に電気的に接続すればよい。そして、相変化膜４５の上部の電極４６を、第２層配線（配線５４ａ）に（プラグ５３ａを介して）電気的に接続する。ただし、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のソース（ｎ＋型半導体領域１９ａ）よりもドレイン（ｎ＋型半導体領域２０ａ）をプラグ４３を介して相変化膜４５に電気的に接続した方が、相変化メモリとしての機能を考慮すれば、より好ましい。
【００８０】
次に、本実施の形態の効果について、より詳細に説明する。
【００８１】
図１３は、比較例の半導体装置１０１の要部断面図であり、上記図２に対応するものである。
【００８２】
図１３に示される比較例の半導体装置１０１は、図７の構造を得るまでは、本実施の形態の半導体装置と同様にして製造されるが、その後の製造工程が異なっている。すなわち、図１３に示されるように、半導体基板１１上にゲート電極１５ａ，１５ｂを覆うように絶縁膜（層間絶縁膜）３１を形成した後、相変化メモリ領域１０Ａにおいて、フォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜３１をドライエッチングすることにより、ｎ＋型半導体領域２０ａの上部にコンタクトホール１０２を形成し、コンタクトホール１０２内にプラグ１０３を形成する。プラグ１０３は、その底部で、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａ（上の金属シリサイド層２１）に電気的に接続される。
【００８３】
次に、プラグ１０３が埋め込まれた絶縁膜３１上に、相変化膜１０４（上記相変化膜４５に対応するもの）および電極１０５（上記電極４６に対応するもの）を形成する。相変化膜１０４は、プラグ１０３と電気的に接続される。それから、絶縁膜３１上に、相変化膜１０４および電極膜１０５を覆うように、絶縁膜（層間絶縁膜）１０６を形成する。
【００８４】
次に、フォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜１０６，３１をドライエッチングすることにより、コンタクトホール１０７およびスルーホール１０８を形成し、コンタクトホール１０７およびスルーホール１０８内にプラグ１０９ａ，１０９ｂを形成する。コンタクトホール１０７は、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどの上部に形成され、スルーホール１０８は、電極１０５の上部に形成される。このため、コンタクトホール１０７内のプラグ１０９ｂは、その底部で、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂ（上の金属シリサイド層２１）などと電気的に接続される。スルーホール１０８内のプラグ１０９ａは、その底部で、電極１０５と電気的に接続される。
【００８５】
次に、プラグ１０９ａ，１０９ｂが埋め込まれた絶縁膜１０６上に、第１層配線として配線１１１を形成する。配線１１１は、アルミニウム配線である。第１層配線である配線１１１のうちの配線１１１ａは、プラグ１０９ａを介して、電極１０５および電極１０５の下の相変化膜１０４に電気的に接続され、更にプラグ１０３を介してＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａに電気的に接続される。第１層配線である配線１１１のうちの配線１１１ｂは、プラグ１０９ｂを介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続される。
【００８６】
次に、絶縁膜１０６上に、配線１１１を覆うように、絶縁膜１１２を形成する。その後、絶縁膜１１２上に上層の配線層（図示せず）や層間絶縁膜（図示せず）などが形成される。
【００８７】
このようにして製造されて、図１３のような構造を有する比較例の半導体装置１０１では、ｎ＋型半導体領域２０ａと第１層配線（最下層配線）である配線１１１との間に相変化膜１０４および電極１０５が形成されており、相変化膜１０４および電極１０５よりも上層に第１層配線（最下層配線）である配線１１１が形成されている。そして、この第１層配線（配線１１１）は、絶縁膜３１，１０６に形成されたコンタクトホール１０７を埋め込むプラグ１０９ｂを介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂなどと電気的に接続されている。このため、比較例の半導体装置１０１では、コンタクトホール１０７の深さ（半導体基板１１の主面に垂直な方向の深さ）が深く、コンタクトホール１０７内に埋め込まれ、第１層配線（配線１１１）とｎ＋型半導体領域１９ａ，１９ｂ，２０ｂとの間を接続するプラグ１０９ｂの長さが長くなる。すなわち、比較例の半導体装置１０１では、半導体基板１１と第１層配線との間の層間絶縁膜（絶縁膜３１，１０６）の合計膜厚が厚くなり、コンタクトホール１０７は厚い層間絶縁膜（絶縁膜３１，１０６）に形成されることになるので、コンタクトホール１０７の深さが深くなる。従って、比較例の半導体装置１０１では、コンタクトホール１０７のアスペクト比が大きくなる。
【００８８】
コンタクトホール１０７を埋め込むプラグ１０９ｂは、コンタクトホール１０７の内部を含む絶縁膜１０６上にバリア膜を形成した後、タングステン膜をバリア膜上にコンタクトホール１０７を埋めるように形成し、絶縁膜１０６上の不要なタングステン膜およびバリア膜をＣＭＰ法によって除去し、コンタクトホール１０７内にタングステン膜およびバリア膜を残すことにより形成することができる。しかしながら、比較例の半導体装置１０１では、コンタクトホール１０７のアスペクト比が大きいため、コンタクトホール１０７の内部へのバリア膜（例えば窒化チタン膜）の被覆性（カバレッジ）が悪くなり易く、プラグ１０９ｂの導通不良などを生じる可能性がある。例えば、コンタクトホール１０７内でのバリア膜の被覆性が悪いと、プラグ１０９ｂ形成用のタングステン膜をＣＶＤ法などで堆積させるときに、コンタクトホール１０７の底部で露出した半導体基板１１がＷＦ６（六フッ化タングステン）ガスにより浸食（encroachment）されてしまう可能性があり、それによってプラグ１０９ｂの導通不良が生じる可能性がある。これは、半導体装置の製造歩留まりを低下させる。これを防止するには、バリア膜の形成の際に、被覆性の良いスパッタリング装置などを使用することが必要となるが、これは半導体装置製造の設備投資を増大させ、半導体装置の製造コストを増大させる。
【００８９】
それに対して、本実施の形態では、第２層配線である配線５４ａ（５４）と半導体基板１１（ＭＩＳＦＥＴＱｎ１のソースまたはドレイン）との間に相変化膜４５および電極４６が形成されている。そして、相変化膜４５の上面側、すなわち電極４６の上面が、プラグ５３ａを介して第２層配線（配線５４ａ）に電気的に接続され、相変化膜４５の下面側が、プラグ４３を介してＭＩＳＦＥＴＱｎ１のソースまたはドレインの一方（ここではドレインを構成するｎ＋型半導体領域２０ａ）に電気的に接続されている。更に、本実施の形態では、第２層配線である配線５４よりも下層に、第１層配線（最下層配線）である配線３４が形成されており、この第１層配線（配線３４）は、コンタクトホール３２内に埋め込まれたプラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続されている。
【００９０】
このように、本実施の形態では、相変化膜４５上の電極４６に接続するのは第２層配線（配線５４ａ）とし、第２層配線（配線５４）よりも下層配線である配線３４（第１層配線）をプラグ３３を介して半導体基板１１（ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂなど）に接続するようにしている。このため、第１層配線（配線３４）を相変化膜４５とほぼ同程度の高さ位置にすることができ、半導体基板１１と配線３４（第１層配線）との間の層間絶縁膜（絶縁膜３１）の合計膜厚を比較的薄くすることができる。従って、絶縁膜３１に形成されるコンタクトホール３２の深さ（半導体基板１１の主面に垂直な方向の深さ）を比較的浅くすることができ、コンタクトホール３２内に埋め込まれ、第１層配線（配線３４）とｎ＋型半導体領域１９ａ，１９ｂ，２０ｂとの間を接続するプラグ３３の長さを比較的短くすることができる。これにより、本実施の形態では、コンタクトホール３２のアスペクト比を小さくすることができる。例えば、比較例の半導体装置１０１の場合は、絶縁膜３１および絶縁膜１０６からなる層間絶縁膜にコンタクトホール１０７が形成されていたが、本実施の形態では、絶縁膜３１からなる層間絶縁膜にコンタクトホール３２が形成されている。このため、比較例の半導体装置１０１のコンタクトホール１０６に比べて、本実施の形態では、コンタクトホール３２の深さを絶縁膜１０６の厚みに相当する分だけ浅くすることができ、コンタクトホール３２のアスペクト比を小さくすることができる。
【００９１】
従って、本実施の形態では、コンタクトホール３２のアスペクト比が小さいため、コンタクトホール３２の内部へのバリア膜（３３ａ）の被覆性（カバレッジ）を向上させることができ、コンタクトホール３２内に形成したプラグ３３の導通不良などを防止することができる。例えば、アスペクト比が比較的低いことから、コンタクトホール３２内にバリア膜を被覆性よく形成できるので、プラグ３３形成用のタングステン膜をＣＶＤ法などで堆積させるときのＷＦ６（六フッ化タングステン）ガスによる半導体基板１１の浸食（encroachment）を防止することができ、プラグ３３の導通不良の発生を防止することができる。従って、半導体装置の信頼性を向上でき、また、半導体装置の製造歩留まりを向上させることができる。また、コンタクトホール３２のアスペクト比が比較的低いことから、被覆性の良いスパッタリング装置でなくとも一般的な成膜装置（スパッタリング装置やＣＶＤ装置など）を使用してコンタクトホール３２内にバリア膜を被覆性よく形成できるようになる。このため、半導体装置製造の設備投資を抑制することが可能になり、半導体装置の製造コストを低減することができる。
【００９２】
（実施の形態２）
図１４〜図１７は、本発明の他の実施の形態の半導体装置の製造工程中の要部断面図であり、上記図２に対応する領域が示されている。図８までの工程は、上記実施の形態１とほぼ同様であるので、ここではその説明は省略し、図８に続く工程について説明する。
【００９３】
上記実施の形態１と同様にして上記図８の構造が得られた後、上記実施の形態１と同様にして、図１４に示されるように、配線３４を形成する。
【００９４】
次に、絶縁膜３１上に、配線３４を覆うように、絶縁膜４１ａを形成する。絶縁膜４１ａは、上記絶縁膜４１と同様の手法で、同様の材料により形成することができ、例えばＣＶＤ法などを用いて形成された酸化シリコン膜などからなる。それから、ＣＭＰ法などにより絶縁膜４１ａの表面を平坦化する。絶縁膜４１ａの堆積膜厚を、配線３４の厚みよりも相対的に厚くすることで、ＣＭＰ処理されて平坦化された絶縁膜４１ａが、絶縁膜３１上に配線３４を覆うように形成されることになる。従って、上記実施の形態１では、絶縁膜４１を比較的薄く堆積した後、平坦化処理を行わずに、コンタクトホール４２形成工程以降の工程を行っていたが、本実施の形態では、絶縁膜４１よりも相対的に厚く絶縁膜４１ａを堆積した後、絶縁膜４１ａの表面を平坦化処理してから、コンタクトホール４２形成工程以降の工程を行う。
【００９５】
次に、上記実施の形態１と同様にして、図１５に示されるように、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインであるｎ＋型半導体領域２０ａに到達するコンタクトホール４２を絶縁膜４１ａ，３１に形成し、コンタクトホール４２内にタングステン（Ｗ）などからなるプラグ４３を形成する。
【００９６】
次に、上記実施の形態１と同様にして、プラグ４３が埋め込まれた絶縁膜４１ａ上に、カルコゲナイド膜４５ａおよび金属膜４６ａを順に形成する。それから、図１６に示されるように、フォトリソグラフィ技術およびドライエッチング技術により、金属膜４６ａおよびカルコゲナイド膜４５ａをパターニングする。パターニングされたカルコゲナイド膜４５ａにより、相変化メモリの相変化膜４５が形成され、パターニングされた金属膜４６ａにより、電極４６が相変化膜４５上に形成される。
【００９７】
本実施の形態では、絶縁膜４１ａの表面が平坦化されていたので、カルコゲナイド膜４５ａおよび金属膜４６ａのパターニングのためのドライエッチング工程の際に、オーバーエッチングが不要となる。すなわち、絶縁膜４１ａの表面が平坦なので、オーバーエッチングを行わなくとも、不要な金属膜４６ａやカルコゲナイド膜４５ａが絶縁膜４１ａ上に残存しない。また、上記実施の形態１では、絶縁膜４１の膜厚を相対的に薄くすることができるので、コンタクトホール４２のアスペクト比をより低くすることができる。
【００９８】
次に、上記実施の形態１と同様にして、図１７に示されるように、絶縁膜４１ａ上に、電極４６および相変化膜４５を覆うように、絶縁膜５１を形成し、必要に応じてＣＭＰ処理を行って絶縁膜５１の表面を平坦化する。平坦化された絶縁膜５１上に更に絶縁膜（図示せず）を形成することもできる。
【００９９】
その後の製造工程は、上記実施の形態１とほぼ同様である。すなわち、絶縁膜５１にスルーホール５２を形成し、スルーホール５２内にプラグ５３を形成し、プラグ５３が埋め込まれた絶縁膜５１上に、配線５４を形成し、絶縁膜５１上に配線５４を覆うように絶縁膜６１を形成する。
【０１００】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。更に、本実施の形態では、絶縁膜４１ａの表面を平坦化し、その上に相変化膜４５および電極４６を形成するので、カルコゲナイド膜４５ａおよび金属膜４６ａのパターニングのためのドライエッチング工程の際に、オーバーエッチングを行う必要がなくなる。このため、オーバーエッチングによるダメージなどをより的確に防止することができる。
【０１０１】
（実施の形態３）
図１８は、本発明の他の実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図２に対応するものである。
【０１０２】
上記実施の形態１の半導体装置は、多層配線構造を有し、第２層配線である配線５４ａ（５４）とＭＩＳＦＥＴＱｎ１のソースまたはドレイン（ｎ＋型半導体領域２０ａ）との間に相変化膜４５および電極４６が形成されていた。そして、上記実施の形態１では、相変化膜４５の上面側、すなわち電極４６の上面が、プラグ５３ａを介して第２層配線（配線５４ａ）に電気的に接続され、相変化膜４５の下面側が、プラグ４３を介してＭＩＳＦＥＴＱｎ１のソースまたはドレイン（ｎ＋型半導体領域２０ａ）に電気的に接続されていた。
【０１０３】
本実施の形態の半導体装置も、多層配線構造（複数の配線層）を有し、この多層配線構造は、第１層配線（最下層配線）である配線３４と、配線３４よりも１つ上層の配線層である配線５４とを含んでいる。しかしながら、上記実施の形態１とは異なり、本実施の形態の半導体装置は、図１８に示されるように、第１層配線（配線３４ａ）と、第１層配線よりも１つ上層の配線層である第２層配線（配線５４ａ）との間に、相変化膜４５および電極４６が形成されている。そして、相変化膜４５の上面側、すなわち電極４６の上面が、プラグ７４を介して第２層配線（配線５４ａ）に電気的に接続され、相変化膜４５の下面側がプラグ７２を介して第１層配線（配線３４ａ）に電気的に接続されている。最下層の配線３４は、配線３４と半導体基板１１との間の絶縁膜３１に形成されたコンタクトホール３２を埋め込むプラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続されている。すなわち、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のソース、ドレインや、周辺回路領域１０ＢのＭＩＳＦＥＴＱｎ２のソース、ドレインなどに、最下層配線である配線３４が、プラグ３３を介して電気的に接続されている。
【０１０４】
図１９〜図２２は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１８に対応する領域が示されている。図７までの製造工程は、上記実施の形態１とほぼ同様であるので、ここではその説明は省略し、図７に続く工程について説明する。
【０１０５】
上記実施の形態１と同様にして上記図７の構造が得られた後、上記実施の形態１と同様にして、図１９に示されるように、半導体基板１１上にゲート電極１５ａ，１５ｂを覆うように絶縁膜３１を形成する。絶縁膜３１の形成後、必要に応じてＣＭＰ処理を行って絶縁膜３１の表面を平坦化する。
【０１０６】
次に、フォトリソグラフィ法を用いて絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３１をドライエッチングすることにより、絶縁膜３１にコンタクトホール３２を形成する。コンタクトホール３２の底部では、半導体基板１１の主面の一部、例えばｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂ（の表面上の金属シリサイド層２１）の一部やゲート電極１５ａ，１５ｂ（の表面上の金属シリサイド層２１）の一部などが露出される。上記実施の形態１とは異なり、本実施の形態では、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａ上にもコンタクトホール３２が形成される。
【０１０７】
次に、上記実施の形態１とほぼ同様にして、コンタクトホール３２内に、タングステン（Ｗ）などからなるプラグ３３を形成する。
【０１０８】
次に、プラグ３３が埋め込まれた絶縁膜３１上に、上記実施の形態１とほぼ同様にして、第１層配線として配線３４を形成する。配線３４はプラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続される。配線３４のうち、配線３４ａは、プラグ３３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａに電気的に接続されている。配線３４のうち、配線３４ｂは、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂに電気的に接続されている。
【０１０９】
次に、図２０に示されるように、絶縁膜３１上に、配線３４を覆うように、絶縁膜４１ｂを形成する。絶縁膜４１ｂは、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。それから、ＣＭＰ法などにより絶縁膜４１ｂの表面を平坦化する。平坦化された絶縁膜４１ｂ上に、更に絶縁膜（図示せず）を形成することもできる。
【０１１０】
次に、フォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜４１ｂをドライエッチングすることにより、配線３４のうちの配線３４ａに到達するスルーホール（開口部、ビア、接続孔）７１を絶縁膜４１ｂに形成する。
【０１１１】
次に、スルーホール７１内に、タングステン（Ｗ）などからなるプラグ７２を形成する。プラグ７２はプラグ３３とほぼ同様の手法を用いて形成することができる。プラグ７２は、配線３４ａに電気的に接続される。
【０１１２】
次に、プラグ７２が埋め込まれた絶縁膜４１ｂ上に、カルコゲナイド膜４５ａおよび金属膜４６ａを順に形成し、フォトリソグラフィ技術ドライエッチング技術によりパターニングする。これにより、パターニングされたカルコゲナイド膜４５ａからなる相変化膜４５と、その上の金属膜４６ａからなる電極４６とが形成される。
【０１１３】
次に、図２１に示されるように、絶縁膜４１ｂ上に、相変化膜４５および電極４６を覆うように、絶縁膜（層間絶縁膜）５１ａを形成する。絶縁膜５１ａは、例えば酸化シリコン膜などからなる。絶縁膜５１ａの形成後、必要に応じてＣＭＰ処理を行って絶縁膜５１ａの表面を平坦化する。平坦化された絶縁膜５１ａ上に、更に絶縁膜（図示せず）を形成することもできる。
【０１１４】
次に、フォトレジスト膜（図示せず）をエッチングマスクにして、絶縁膜５１ａをドライエッチングすることにより、電極４６に到達するスルーホール（開口部、ビア、接続孔）７３を形成し、スルーホール７３内に、タングステン（Ｗ）などからなるプラグ７４を形成する。プラグ７４はプラグ３３とほぼ同様の手法を用いて形成することができる。プラグ７４は、電極４６に達して電極４６と電気的に接続される。
【０１１５】
次に、他のフォトレジスト膜（図示せず）をエッチングマスクにして、絶縁膜５１ａをドライエッチングすることにより、配線３４ｂに到達するスルーホール（開口部、ビア、接続孔）７５を形成し、スルーホール７５内に、タングステン（Ｗ）などからなるプラグ７６を形成する。プラグ７６はプラグ３３とほぼ同様の手法を用いて形成することができる。プラグ７６は、配線３４のうちの配線３４ｂに達して電気的に接続される。なお、スルーホール７３とスルーホール７５とを同じ工程で形成し、プラグ７４とプラグ７６とを同じ工程で形成することも可能である。
【０１１６】
次に、図２２に示されるように、プラグ７４，７６が埋め込まれた絶縁膜５１ａ上に、上記実施の形態１とほぼ同様にして、第２層配線として配線（第２配線層）５４を形成する。
【０１１７】
第２層配線である配線５４のうちの配線５４ａは、プラグ７４を介して、電極４６および電極４６の下の相変化膜４５に電気的に接続され、更にプラグ７２を介して配線３４ａに電気的に接続され、更にプラグ３３を介してＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａに電気的に接続される。第２層配線である配線５４のうちの配線５４ｂは、プラグ７６を介して、第１層配線である配線３４ｂに電気的に接続され、更に、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続される。
【０１１８】
次に、絶縁膜５１ａ上に、配線５４を覆うように、絶縁膜６１を形成する。その後、絶縁膜６１上に上層の配線層（第３層配線以降の配線）や層間絶縁膜などが形成されるが、ここではその説明は省略する。
【０１１９】
このように、本実施の形態の半導体装置は、第２層配線としての配線５４と第１層配線としての配線３４ａとの間に相変化膜４５および電極４６が形成されている。相変化膜４５の上面側、すなわち電極４６の上面は、プラグ７４を介して第２層配線（配線５４ａ）に電気的に接続されている。相変化膜４５の下面側は、プラグ７２を介して第１層配線（配線３４）と同層の配線３４ａに電気的に接続され、この配線３４ａが、プラグ３３を介してＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａに電気的に接続されている。また、第２層配線としての配線５４ｂは、プラグ７６を介して第１層配線としての配線３４ｂに電気的に接続され、配線３４ｂが、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続されている。
【０１２０】
このように、本実施の形態では、相変化膜４５および電極４６を、半導体基板１１と第１層配線との間ではなく、第１層配線と第２層配線との間に形成している。このため、相変化膜４５および電極４６を半導体基板１１と第１層配線との間に形成した上記比較例の半導体装置１０１に比べて、半導体基板１１と第１層配線（配線３４）との間の層間絶縁膜の合計膜厚を相対的に薄くすることができる。従って、半導体基板１１と第１層配線（配線３４）との間の層間絶縁膜（絶縁膜３１）に形成されるコンタクトホール３２の深さ（半導体基板１１の主面に垂直な方向の深さ）を相対的に浅くすることができる。また、コンタクトホール３２内に埋め込まれ、第１層配線（配線３４）とｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂとの間を接続するプラグ３３の長さを相対的に短くすることができる。これにより、本実施の形態では、コンタクトホール３２のアスペクト比を小さくすることができる。
【０１２１】
このため、本実施の形態では、コンタクトホール３２のアスペクト比が小さいため、コンタクトホール３２の内部へのバリア膜（３３ａ）の被覆性（カバレッジ）を向上させることができ、コンタクトホール３２内に形成したプラグ３３の導通不良を防止することができる。例えば、アスペクト比が比較的低いことから、コンタクトホール３２内にバリア膜を被覆性よく形成できるので、プラグ３３形成用のタングステン膜をＣＶＤ法などで堆積させるときのＷＦ６（六フッ化タングステン）ガスによる半導体基板１１の浸食を防止することができ、プラグ３３の導通不良の発生を防止することができる。従って、半導体装置の信頼性を向上でき、また、半導体装置の製造歩留まりを向上させることができる。また、コンタクトホール３２のアスペクト比が比較的低いことから、被覆性の良いスパッタリング装置でなくとも一般的な成膜装置（スパッタリング装置やＣＶＤ装置など）を使用してコンタクトホール３２内にバリア膜を被覆性よく形成できるようになる。このため、半導体装置製造の設備投資を抑制することが可能になり、半導体装置の製造コストを低減することができる。
【０１２２】
また、本実施の形態では、第１層配線としての配線３４と第２層配線としての配線５４との間に相変化膜４５および電極４６を形成しているが、他の形態として、任意の配線層とその１つ上層の配線層との間に、相変化膜４５および電極４６を形成することができる。例えば、第２層配線と第３層配線との間や、最上層配線とその１つ下層の配線層との間などに、相変化膜４５および電極４６を形成することもできる。
【０１２３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１２４】
本発明は、相変化メモリを含む半導体装置に適用して好適なものである。
【図面の簡単な説明】
【０１２５】
【図１】本発明の一実施の形態の半導体装置の概略構成を示す平面図である。
【図２】本発明の一実施の形態の半導体装置の要部断面図である。
【図３】本発明の一実施の形態の半導体装置に形成された相変化メモリの構造を示す要部断面図である。
【図４】相変化メモリの相変化膜の状態と相変化膜の抵抗との相関を示す説明図である。
【図５】相変化メモリの動作を説明するためのグラフである。
【図６】相変化メモリの動作を説明するためのグラフである。
【図７】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】比較例の半導体装置の要部断面図である。
【図１４】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】本発明の他の実施の形態の半導体装置の要部断面図である。
【図１９】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【０１２６】
１  半導体装置
２  相変化メモリ領域
３  ＲＡＭ領域
４  ＣＰＵ領域
５  アナログ回路領域
６  Ｉ／Ｏ領域
１０Ａ  相変化メモリ領域
１０Ｂ  周辺回路領域
１１  半導体基板
１２  素子分離領域
１３ａ，１３ｂ  ｐ型ウエル
１４ａ，１４ｂ  ゲート絶縁膜
１５ａ，１５ｂ  ゲート電極
１６ａ，１６ｂ，１７ａ，１７ｂ  ｎ−型半導体領域
１８ａ，１８ｂ  サイドウォール
１９ａ，１９ｂ，２０ａ，２０ｂ  ｎ＋型半導体領域
２１  金属シリサイド層
３１  絶縁膜
３２  コンタクトホール
３３  プラグ
３３ａ  バリア膜
３３ｂ  タングステン膜
３４  配線
３４ａ，３４ｂ  配線
３５ａ  窒化チタン膜
３５ｂ  アルミニウム膜
３５ｃ  窒化チタン膜
４１，４１ａ，４１ｂ  絶縁膜
４２  コンタクトホール
４３  プラグ
４５  相変化膜
４５ａ  カルコゲナイド膜
４６  電極
４６ａ  金属膜
５１  絶縁膜
５２  スルーホール
５３，５３ａ，５３ｂ  プラグ
５４，５４ａ，５４ｂ  配線
５５ａ  窒化チタン膜
５５ｂ  アルミニウム膜
５５ｃ  窒化チタン膜
６１  絶縁膜
７１  スルーホール
７２  プラグ
７３  スルーホール
７４  プラグ
７５  スルーホール
７６  プラグ
１０１  半導体装置
１０２  コンタクトホール
１０３  プラグ
１０４  相変化膜
１０５  電極
１０６  絶縁膜
１０７  コンタクトホール
１０８  スルーホール
１０９ａ，１０９ｂ  プラグ
１１１  配線
１１２  絶縁膜
Ｑｎ１，Ｑｎ２  ＭＩＳＦＥＴ
【図１】
2006294970.tif 000003
【図２】
2006294970.tif 000004
【図３】
2006294970.tif 000005
【図４】
2006294970.tif 000006
【図５】
2006294970.tif 000007
【図６】
2006294970.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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