(57)【要約】【課題】  高い信頼性を有する半導体素子を提供する。【解決手段】    ドリフト領域１１の表面領域にはベース領域１３が形成され、ベース領域１３の表面領域にはソース電極１４が形成され、ドリフト領域１１上には、酸化膜２０、ゲート電極３０、及び、層間絶縁膜４０が形成されている。ソース領域１４、酸化膜２０、及び、層間絶縁膜４０には、層間絶縁膜４０上のソース電極５０とベース領域１３及びソース領域１４とを接続するためのソース開孔５０ａが形成されている。酸化膜２０は、ゲート電極３０下の厚い第１酸化膜と、ソース開孔５０ａの外縁から延伸する薄い第２酸化膜と、第１酸化膜と第２酸化膜との間に配置され、第１酸化膜と第２酸化膜との中間の厚さを有する第３酸化膜と、から構成される。これにより、酸化膜２０の厚さは、ソース開孔５０ａの外縁からゲート電極３０に向かって階段状に増加する。【選択図】  図１
2006054278.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域の表面領域の所定部分に形成された第２導電型の第２半導体領域と、
前記第２半導体領域の表面領域の所定部分に形成された第１導電型の第３半導体領域と、
前記第１半導体領域上に形成された第１絶縁膜と、
前記第１絶縁膜を介して、前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域の上に形成された制御電極と、
前記制御電極を被覆するように、前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成され、前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に形成された開孔を介して、前記第２半導体領域及び前記第３半導体領域に接続された第１主電極と、
前記第１半導体領域の、前記第１絶縁膜が形成されている面とは反対側の面上に形成された第２主電極と、
から構成され、
前記第１絶縁膜は、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚く形成された第３膜と、から構成され、これにより、前記開孔の外縁から前記制御電極に向かって厚さが階段状に増加するように形成されている、
ことを特徴とする半導体素子。
【請求項２】
第１導電型の第１半導体領域と、
前記第１半導体領域の表面領域の所定部分に形成された第２導電型の第２半導体領域と、
前記第２半導体領域の表面領域の所定部分に形成された第１導電型の第３半導体領域と、
前記第１半導体領域上に形成された第１絶縁膜と、
前記第１絶縁膜を介して、前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域の上に形成された制御電極と、
前記制御電極を被覆するように、前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成され、前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に形成された開孔を介して、前記第２半導体領域及び前記第３半導体領域に接続された第１主電極と、
前記第１半導体領域の、前記第１絶縁膜が形成されている面とは反対側の面上に形成された第２主電極と、
から構成され、
前記制御電極の側面は、該制御電極が前記第１絶縁膜に向かって先細になるように傾斜して形成され、
前記第１絶縁膜は、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚く形成された第３膜と、から構成されている、
ことを特徴とする半導体素子。
【請求項３】
前記第１絶縁膜は、前記第１膜よりも薄く、前記第３膜よりも厚い膜を少なくとも１つさらに有し、前記開孔の外縁から前記制御電極に向かって、厚さが少なくとも３階段で変化するように形成されている、ことを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
前記絶縁膜は、前記開孔の外縁から前記制御電極に向かって、厚さが徐々に増加するように形成されている、ことを特徴とする請求項２に記載の半導体素子。
【請求項５】
第１導電型の第１半導体領域の一方の面上に第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜上に導電膜を形成する導電膜形成工程と、
前記導電膜をエッチングすることにより、前記第１絶縁膜を介して、前記第１半導体領域上の所定部分に制御電極を形成するエッチング工程と、
前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、該第１半導体領域の表面領域に第２導電型の第２半導体領域を形成する第１不純物注入工程と、
前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、前記第２半導体領域の表面領域に第１導電型の第３半導体領域を形成する第２不純物注入工程と、
前記制御電極を覆うように、前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に、前記第２半導体領域に至る開孔を形成する開孔形成工程と、
前記第２絶縁膜上に、前記開孔を介して前記第２及び第３半導体領域に接続される第１主電極を形成する第１電極形成工程と、
前記第１半導体領域の他方の面上に第２主電極を形成する第２電極形成工程と、
を備え、
前記第１絶縁膜形成工程は、前記第１絶縁膜としてシリコン酸化膜を形成する工程を備え、
前記導電膜形成工程は、前記導電膜としてポリシリコン膜を形成する工程を備え、
前記エッチング工程は、ＳＦ６＋Ｆ２２の組成からなるエッチングガスを用いて前記導電膜をエッチングすると共に前記第１絶縁膜をエッチングすることにより、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚い第３膜と、から構成され、前記開孔の外縁から前記制御電極に向かって、厚さが階段状に増加する前記第１絶縁膜を形成する工程を備える、
ことを特徴とする半導体素子の製造方法。
【請求項６】
第１導電型の第１半導体領域の一方の面上に第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜上に導電膜を形成する導電膜形成工程と、
前記導電膜をエッチングすることにより、前記第１絶縁膜を介して、前記第１半導体領域上の所定部分に制御電極を形成するエッチング工程と、
前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、該第１半導体領域の表面領域に第２導電型の第２半導体領域を形成する第１不純物注入工程と、
前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、前記第２半導体領域の表面領域に第１導電型の第３半導体領域を形成する第２不純物注入工程と、
前記制御電極を覆うように、前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に、前記第２半導体領域に至る開孔を形成する開孔形成工程と、
前記第２絶縁膜上に、前記開孔を介して前記第２及び第３半導体領域に接続される第１主電極を形成する第１電極形成工程と、
前記第１半導体領域の他方の面上に第２主電極を形成する第２電極形成工程と、
を備え、
前記第１絶縁膜形成工程は、前記第１絶縁膜としてシリコン酸化膜を形成する工程を備え、
前記導電膜形成工程は、前記導電膜としてポリシリコン膜を形成する工程を備え、
前記エッチング工程は、ＳＦ６＋Ｆ２２の組成からなるエッチングガスを用いて前記導電膜をエッチングすると共に前記第１絶縁膜をエッチングすることにより、前記制御電極の側面を、該制御電極が前記第１絶縁膜に向かって先細になるように傾斜して形成し、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚い第３膜と、から構成される前記第１絶縁膜を形成する工程を備える、
ことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）は、図９に示すように、半導体基板１１０と、酸化膜（ゲート絶縁膜）１２０と、ゲート電極１３０と、層間絶縁膜１４０と、ソース電極１５０と、ドレイン電極１６０と、から構成されている（例えば特許文献１参照）。
【０００３】
半導体基板１１０は、ｎ＋型半導体領域から構成されるドレイン領域１１１と、ドレイン領域１１１上に形成されたｎ型半導体領域から構成されるドリフト領域１１２と、ドリフト領域１１２内に形成されたｐ型半導体領域から構成されるベース領域１１３と、ベース領域１１３内に形成されたｎ＋型半導体領域から構成されるソース領域１１４と、を備えている。
【０００４】
ベース領域１１３は、ドリフト領域１１２の表面領域に複数分散して形成されている。半導体基板１１０の表面において、これらベース領域１１３の間にはドリフト領域１１２が露出している。また、ベース領域１１３間に露出したドリフト領域１１２の上には、ゲート絶縁膜１２０を介してゲート電極１３０が形成されている。ゲート電極１３０に所定の大きさの電圧が印加されると、ソース領域１１４とドリフト領域１１２とに挟まれたベース領域１１３の表面部分にチャネルが形成される。
【０００５】
また、ゲート電極１３０を被覆する層間絶縁膜１４０にはソース開孔１５０ａが設けられている。また、層間絶縁膜１４０上にはソース電極１５０が形成されている。ソース電極１５０は、層間絶縁膜１４０に設けられたソース開孔１５０ａを介して、ベース領域１１３及びソース領域１１４に電気的に接続されている。更に、半導体基板１１０の下面、即ちドレイン領域１１１下には、ドレイン電極１６０が形成されている。
【０００６】
以上のようなＭＯＳＦＥＴを構成するゲート絶縁膜１２０及びゲート電極１３０は、図１０（ａ）から図１０（ｃ）に示すようなプロセスによって形成される。
【０００７】
まず、図１０（ａ）に示すように、ドレイン領域１１１及びドリフト領域１１２が形成された半導体基板１１０上に、ゲート絶縁膜１２０を形成するためのシリコン酸化膜１２１が、熱酸化等によって形成される。シリコン酸化膜１２１の厚さは、１０００Å（１００ｎｍ）程度である。
【０００８】
続いて、図１０（ａ）に示すように、シリコン酸化膜１２１上に、ゲート電極１３０を形成するためのポリシリコン膜１３１が、ＣＶＤ（Chemical Vapor Deposition）法によって形成される。ポリシリコン膜１３１の厚さは６０００Å（６００ｎｍ）程度である。
【０００９】
その後、図１０（ｂ）に示すように、ポリシリコン膜１３１上に所定パターンを有するレジスト膜１３２を形成する。そして、図１０（ｃ）に示すように、レジスト膜１３２をマスクとしてポリシリコン膜１３１をドライエッチングすることにより、ゲート電極１３０を形成する。
【００１０】
この時、後に行われるベース領域１１３及びソース領域１１４の形成工程において、イオン注入によりシリコン酸化膜１２１を介してドリフト領域１１２内に不純物を良好に注入することができるように、ゲート電極１３０間の開孔１３０ａ内に存在するシリコン酸化膜１２１もエッチングして薄くする。具体的には、開孔１３０ａ内のシリコン酸化膜１２１の厚さが５００Å（５０ｎｍ）程度となるまでエッチングを行う。これにより、ゲート電極１３０下に厚いゲート絶縁膜１２０が形成され、ゲート絶縁膜１２０間には薄い酸化膜１２１ａが残る。
【００１１】
以上のようにして、ＭＯＳＦＥＴを構成するゲート絶縁膜１２０及びゲート電極１３０が形成される。
【特許文献１】特開２００１−９４１０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記した従来の方法によれば、ゲート電極１３０の下には相対的に厚いゲート絶縁膜１２０が形成され、ゲート電極１３０間の開孔１３０ａ内には相対的に薄い酸化膜１２１ａが形成される。
【００１３】
この場合、ゲート絶縁膜１２０と薄い酸化膜１２１ａとの間に段差が形成され、この段差部において膜の厚さが急激に変化する。このため、段差部では膜の強度が弱いという問題がある。
【００１４】
また、上記段差部には、層間絶縁膜１４０の熱収縮及び熱膨張等に起因する応力が印加されやすく、ゲート絶縁膜１２０の破壊耐量の低下等を招来する虞がある。
【００１５】
さらに、段差部近傍の半導体基板１１０には、ベース領域１１３を形成するためのイオン注入によって、ダメージや結晶欠陥が形成されやすい。このようなダメージや結晶欠陥は、上記した段差部への応力集中により閾値電圧の変動等を招来する虞がある。
【００１６】
以上のように、上記した構成を有する従来のＭＯＳＦＥＴでは、高い信頼性を得ることが困難であった。
従って、本発明は、高い信頼性を有する半導体素子とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明の第１の観点にかかる半導体素子は、第１導電型の第１半導体領域と、前記第１半導体領域の表面領域の所定部分に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域の所定部分に形成された第１導電型の第３半導体領域と、前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜を介して、前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域の上に介して形成された制御電極と、前記制御電極を被覆するように、前記第１絶縁膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に形成された開孔を介して、前記第２半導体領域及び前記第３半導体領域に接続された第１主電極と、前記第１半導体領域の、前記第１絶縁膜が形成されている面とは反対側の面上に形成された第２主電極と、から構成され、前記第１絶縁膜は、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚く形成された第３膜と、から構成され、これにより、前記開孔の外縁から前記制御電極に向かって厚さが階段状に増加するように形成されている、ことを特徴とする。
【００１８】
この発明によれば、第１絶縁膜の厚さが階段状に変化するため、第２絶縁膜の熱収縮や熱膨張に起因する応力が各段差に分散される。これにより、制御電極下或いはその近傍の第１絶縁膜に大きな応力が印加されることを防止することができる。
【００１９】
前記第１絶縁膜は、前記第１膜よりも薄く、前記第３膜よりも厚い膜を少なくとも１つさらに有し、前記開孔の外縁から前記制御電極に向かって、厚さが少なくとも３階段で変化するように形成されていてもよい。
【００２０】
本発明の第２の観点にかかる半導体素子は、第１導電型の第１半導体領域と、前記第１半導体領域の表面領域の所定部分に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域の所定部分に形成された第１導電型の第３半導体領域と、前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜を介して、前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域の上に形成された制御電極と、前記制御電極を被覆するように、前記第１絶縁膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に形成された開孔を介して、前記第２半導体領域及び前記第３半導体領域に接続された第１主電極と、前記第１半導体領域の、前記第１絶縁膜が形成されている面とは反対側の面上に形成された第２主電極と、から構成され、前記制御電極の側面は、該制御電極が前記第１絶縁膜に向かって先細になるように傾斜して形成され、前記第１絶縁膜は、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚く形成された第３膜と、から構成されている、ことを特徴とする。
【００２１】
この発明によれば、制御電極の側面は、制御電極が第１絶縁膜に向かって先細になるように傾斜してるので、第２絶縁膜と制御電極とが嵌合して密着する。また、第１膜よりも薄く、第２膜よりも厚い第３膜が設けられているので、第１絶縁膜の応力集中点が分散される。これにより、第２絶縁膜の熱収縮や熱膨張に起因する応力が、制御電極下或いはその近傍の第１絶縁膜に強く加わることを防止することができる。
【００２２】
前記第１絶縁膜は、前記第１膜よりも薄く、前記第３膜よりも厚い膜を少なくとも１つさらに有し、前記開孔の外縁から前記制御電極に向かって、厚さが少なくとも３階段で変化するように形成されていてもよい。
【００２３】
前記絶縁膜は、前記開孔の外縁から前記制御電極に向かって、厚さが徐々に増加するように形成されていてもよい。
【００２４】
本発明の第３の観点にかかる半導体素子の製造方法は、第１導電型の第１半導体領域の一方の面上に第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１絶縁膜上に導電膜を形成する導電膜形成工程と、前記導電膜をエッチングすることにより、前記第１絶縁膜を介して、前記第１半導体領域上の所定部分に制御電極を形成するエッチング工程と、前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、該第１半導体領域の表面領域に第２導電型の第２半導体領域を形成する第１不純物注入工程と、前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、前記第２半導体領域の表面領域に第１導電型の第３半導体領域を形成する第２不純物注入工程と、前記制御電極を覆うように、前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に、前記第２半導体領域に至る開孔を形成する開孔形成工程と、前記第２絶縁膜上に、前記開孔を介して前記第２及び第３半導体領域に接続される第１主電極を形成する第１電極形成工程と、前記第１半導体領域の他方の面上に第２主電極を形成する第２電極形成工程と、を備え、前記第１絶縁膜形成工程は、前記第１絶縁膜としてシリコン酸化膜を形成する工程を備え、前記導電膜形成工程は、前記導電膜としてポリシリコン膜を形成する工程を備え、前記エッチング工程は、ＳＦ６＋Ｆ２２の組成からなるエッチングガスを用いて前記導電膜をエッチングすると共に前記第１絶縁膜をエッチングすることにより、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚い第３膜と、から構成され、前記開孔の外縁から前記制御電極に向かって、厚さが階段状に増加する前記第１絶縁膜を形成する工程を備える、ことを特徴とする。
【００２５】
本発明の第４の観点にかかる半導体素子の製造方法は、第１導電型の第１半導体領域の一方の面上に第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１絶縁膜上に導電膜を形成する導電膜形成工程と、前記導電膜をエッチングすることにより、前記第１絶縁膜を介して、前記第１半導体領域上の所定部分に制御電極を形成するエッチング工程と、前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、該第１半導体領域の表面領域に第２導電型の第２半導体領域を形成する第１不純物注入工程と、前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、前記第２半導体領域の表面領域に第１導電型の第３半導体領域を形成する第２不純物注入工程と、前記制御電極を覆うように、前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に、前記第２半導体領域に至る開孔を形成する開孔形成工程と、前記第２絶縁膜上に、前記開孔を介して前記第２及び第３半導体領域に接続される第１主電極を形成する第１電極形成工程と、前記第１半導体領域の他方の面上に第２主電極を形成する第２電極形成工程と、を備え、前記第１絶縁膜形成工程は、前記第１絶縁膜としてシリコン酸化膜を形成する工程を備え、前記導電膜形成工程は、前記導電膜としてポリシリコン膜を形成する工程を備え、前記エッチング工程は、ＳＦ６＋Ｆ２２の組成からなるエッチングガスを用いて前記導電膜をエッチングすると共に前記第１絶縁膜をエッチングすることにより、前記制御電極の側面を、該制御電極が前記第１絶縁膜に向かって先細になるように傾斜して形成し、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚い第３膜と、から構成される前記第１絶縁膜を形成する工程を備える、ことを特徴とする。
【発明の効果】
【００２６】
本発明により、高い信頼性を有する半導体素子とその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２７】
次に、本発明の実施の形態にかかる半導体素子について図面を参照して説明する。なお、以下では、本発明の実施の形態にかかる半導体素子をＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を例にとって説明する。
【００２８】
図１は、本発明の実施の形態にかかるＭＯＳＦＥＴ１の構成を示す断面図である。
図１に示すように、ＭＯＳＦＥＴ１は、半導体基板１０と、酸化膜２０と、ゲート電極３０と、層間絶縁膜４０と、ソース電極５０と、ドレイン電極６０と、から構成されている。
【００２９】
半導体基板１０は、Ｎ型の半導体領域から構成されるドリフト領域１１と、Ｎ＋型の半導体領域から構成されるドレイン領域１２と、Ｐ型の半導体領域から構成されるベース領域１３と、Ｎ＋型の半導体領域から構成されるソース領域１４と、を備える。
【００３０】
ドリフト領域１１は、例えばＮ型のシリコン基板から構成されている。なお、ドリフト領域１１は、シリコン基板に限らず、ガリウム−ヒ素、ガリウム−窒素、シリコン−ゲルマニウム等の化合物半導体からなる基板から構成されていてもよい。
【００３１】
ドレイン領域１２は、ドリフト領域１１と同一の導電型を有し、ドリフト領域１１よりも高い不純物濃度を有する。ドレイン領域１２は、Ｎ型のシリコン基板にＮ型の不純物を導入することによって形成されてもよく、又は、シリコン基板上にＮ＋型半導体層をエピタキシャル成長させることにより形成されてもよい。
【００３２】
ベース領域１３は、Ｐ型の半導体領域から構成され、ドリフト領域１１の表面領域に、互いに所定の間隔を隔てて複数形成されている。ベース領域１３は、例えばイオン注入法によって、ドリフト領域１１の表面領域にＰ型の不純物を拡散させることにより形成される。
【００３３】
ソース領域１４は、ドリフト領域１１よりも高い不純物濃度を有するＮ＋型の半導体領域から構成され、各ベース領域１３の表面領域の中央部分に形成されている。ソース領域１４は、例えばイオン注入法によって、各ベース領域１３の表面領域にＮ型の不純物を拡散させることにより形成される。
【００３４】
酸化膜２０は、例えばシリコン酸化膜から構成されている。酸化膜２０は、例えばＣＶＤ（Chemical Vapor Deposition）法によって、半導体基板１０の一方の面上、即ちドリフト領域１１の一方の面上に形成されている。また、酸化膜２０の厚さは、図２の拡大図で示すように、ゲート電極３０の脇の部分で２階段に変化している。言い換えると、酸化膜２０は、厚さが異なる３つの酸化膜２０ａ，２０ｂ，２０ｃから構成されている。なお、図２の拡大図は、図１の破線円で囲まれた部分を示している。
【００３５】
一番厚い第１酸化膜２０ａは、例えば１０００Å（１００ｎｍ）程度の厚さを有する。第１酸化膜２０ａは、半導体基板１０の一方の表面において、ソース領域１４とドリフト領域１１とに挟まれたベース領域１３と、ベース領域１３間に露出するドリフト領域１１とを覆うように形成されている。後述するように、第１酸化膜２０ａ上にはゲート電極３０が形成され、第１酸化膜２０ａはゲート絶縁膜として機能する。
【００３６】
一番薄い第２酸化膜２０ｂは、例えば５００Å（５０ｎｍ）の厚さを有する。第２酸化膜２０ｂは、半導体基板１１の一方の表面において、ソース領域１４の一部（具体的にはソース領域１４の内側の部分）を覆うように形成されている。
【００３７】
第３酸化膜２０ｃは、第１酸化膜２０ａよりも薄く、第２酸化膜２０ｂよりも厚く形成されている。第３酸化膜２０ｃは、第１酸化膜２０ａと第２酸化膜２０ｂとの間に形成され、半導体基板１１の一方の表面において、ソース領域１４の一部（具体的にはソース領域１４の外側の部分）を覆っている。
【００３８】
以上のように、第１酸化膜２０ａと第２酸化膜２０ｂとの間に第３酸化膜２０ｃが存在することにより、ゲート電極３０の脇の部分において酸化膜２０の厚さが従来よりも緩やかに階段状に変化する。これにより、層間絶縁膜４０の熱収縮及び熱膨張等に起因する応力が、酸化膜２０の各段差に分散される。即ち、酸化膜２０の段差部分に集中的に応力が印加されることを防止できる。その結果、ベース領域１３及びソース領域１４を形成する際のイオン注入によって生じるダメージや結晶欠陥による影響が緩和され、閾値電圧の変動を防止することができる。
【００３９】
ゲート電極３０は、ポリシリコン膜等から構成されている。ゲート電極３０は、ＣＶＤ法及びエッチング等によって、酸化膜２０の第１酸化膜２０ａ上に形成されている。ゲート電極３０に所定の大きさの電圧が印加されると、ソース領域１４とドリフト領域１１とに挟まれたベース領域１３の表面部分に、チャネルが形成される。また、ゲート電極３０の側面は、ゲート電極３０が酸化膜２０に向かって先細になるように傾斜して形成されている。
【００４０】
層間絶縁膜４０は、シリコン酸化膜又はシリコン窒化膜等から構成される。層間絶縁膜４０は、例えばＣＶＤ法によって、ゲート電極３０を覆い、ゲート電極３０間の領域を埋めるように、半導体基板１０の一方の面上に形成されている。上記したように、ゲート電極３０の側面は、ゲート電極３０が酸化膜２０に向かって先細になるように傾斜して形成されている。これにより、ゲート電極３０と層間絶縁膜４０とが嵌合して密着する。
【００４１】
また、図１に示すように、ソース領域１４の中央部分に対応する部分には、ソース領域１４、酸化膜２０の第２酸化膜２０ｂ、及び、層間絶縁膜４０を貫く、ソース電極５０用の開孔（ソース開孔）５０ａが形成されている。
【００４２】
ソース電極５０は、アルミニウム膜又は銅膜等から構成されている。ソース電極５０は、ＰＶＤ（Physical Vapor Deposition）法等によって層間絶縁膜４０上に形成され、ソース開孔５０ａを介してベース領域１３及びソース領域１４に電気的に接続されている。
【００４３】
ドレイン電極６０は、アルミニウム膜又は銅膜等から構成されている。ドレイン電極６０は、ＰＶＤ法等によって半導体基板１０の他方の面上、即ちドレイン領域１２上に形成されている。
【００４４】
次に、以上のような構成を有するＭＯＳＦＥＴ１の製造方法について説明する。図３（ａ）〜図５（ｃ）は、ＭＯＳＦＥＴ１の製造工程を示す断面図である。
初めに、ドリフト領域１１及びドレイン領域１２が形成された半導体基板１０を用意する。
【００４５】
そして、例えば１０００℃の熱酸化処理を半導体基板１０に施すことにより、図３（ａ）に示すように、半導体基板１１の一方の面上、具体的にはドリフト領域１１上にシリコン酸化膜２１を形成する。なお、シリコン酸化膜２１の厚さは、１０００Å（１００ｎｍ）程度である。
【００４６】
続いて、図３（ａ）に示すように、シリコン酸化膜２１上に、ＣＶＤ法等によってポリシリコン膜３１を形成する。なお、ポリシリコン膜３１の厚さは、６０００Å（６００ｎｍ）程度である。
【００４７】
そして、図３（ｂ）に示すように、ポリシリコン膜３１上に、所定パターンを有するレジスト膜３２を形成する。このレジスト膜３２は、シリコン酸化膜２１及びポリシリコン膜３１をエッチングするためのエッチングマスクとして用いられる。
【００４８】
その後、ポリシリコン膜３１のエッチング速度よりもシリコン酸化膜２１のエッチング速度の方が遅くなる条件下でポリシリコン膜３１をエッチングする。具体的には、例えば１２０Ｗ、０．１５Ｔｏｒｒの条件下でＳＦ６＋Ｆ２２の組成からなるエッチングガスを用いてドライエッチングを行うことにより、ポリシリコン膜３１に開孔３１ａを形成する。
【００４９】
この際、図６（ａ）〜図６（ｃ）に示すようにエッチングが進行し、図３（ｃ）に示すように、開孔３１ａの際の部分にシリコン酸化膜２１の段差が形成される。なお、ポリシリコン膜３１のエッチングは、シリコン酸化膜２１の最も薄い部分の厚さが、５００Å（５０ｎｍ）程度となるまで行われる。これにより、第１酸化膜２０ａ、第２酸化膜２０ｂ、及び、第３酸化膜２０ｃから構成される酸化膜２０が形成されると共に、第１酸化膜２０ａ上にゲート電極３０が形成される。
【００５０】
レジスト膜３２を除去した後、ゲート電極（ポリシリコン膜）３０をマスクとしてイオン注入を行うことにより、ゲート電極３０間の開孔３１ａを介してドリフト領域１１内にＰ型の不純物（例えばボロン）を注入する。なお、イオン注入は、例えば注入エネルギーが５０ＫｅＶ、ドーズ量が４．０×１０１３cm-2という条件下で行われる。この際、上記したように第３酸化膜２０ｃの厚さが５０ｎｍ程度と薄いため、Ｐ型不純物を第３酸化膜２０ｃを通じてドリフト領域１１内に良好に注入することが可能である。その後、１１００℃、１６０分の熱処理を施すことにより、図４（ａ）に示すように、ベース領域１３がドリフト領域１１の表面領域に形成される。
【００５１】
続いて、ゲート電極（ポリシリコン膜）３０をマスクとしてイオン注入を行うことにより、ゲート電極３０間の開孔３１ａを介してベース領域１３内にＮ型の不純物（例えばヒ素）を注入する。なお、イオン注入は、例えば注入エネルギーが１４０ＫｅＶ、ドーズ量が１．０×１０１６cm-2という条件下で行われる。そして、９５０℃、３０分の熱処理を施すことにより、図４（ｂ）に示すように、ソース領域１４がベース領域１３の表面領域に形成される。
【００５２】
その後、図４（ｃ）に示すように、例えばリンドープシリコン酸化膜から構成される層間絶縁膜４０を、例えばＣＶＤ法により、ゲート電極３０を覆い、ゲート電極３０間の開孔３１ａを埋めるように、半導体基板１０上に形成する。この際、必要に応じて、例えばＣＭＰ（Chemical Mechanical Polishing）法により、層間絶縁膜４０の表面を平坦にしてもよい。
【００５３】
続いて、図４（ｃ）に示すように、層間絶縁膜４０上に、所定パターンを有するレジスト膜４１を形成する。そして、レジスト膜４１をエッチングマスクとして用い層間絶縁膜４０をドライエッチングする。これにより、図５（ａ）に示すように、ソース領域１４よりも小さい径を有するソース開孔５０ａを形成する。このエッチングは、ソース開孔５０ａの底にベース領域１３が露出されるまで行われる。
【００５４】
層間絶縁膜４０上のレジスト膜４１を除去した後、例えばＰＶＤ法によって、図５（ｂ）に示すように、層間絶縁膜４０上に３μｍ程度の厚さを有するアルミニウム膜等の金属膜を形成する。これにより、ソース開孔５０ａを介してベース領域１３及びソース領域１４に接続されるソース電極５０が形成される。
【００５５】
同様に、例えばＰＶＤ法によって、図５（ｃ）に示すように、ドレイン領域１２上に３μｍ程度の厚さを有するアルミニウム膜等の金属膜を形成する。これにより、ドレイン電極６０がドレイン領域１２上に形成され、ＭＯＳＦＥＴ１が完成する。
【００５６】
以上の製造方法によれば、酸化膜２０が厚さの異なる第１酸化膜２０ａ、第２酸化膜２０ｂ、及び、第３酸化膜２０ｃから構成される。そして、第１酸化膜２０ａよりも薄く、第２酸化膜２０ｂよりも厚い第３酸化膜２０ｃが、ゲート電極３０間の開孔３１ａの際の部分に形成される。これにより、酸化膜２０にかかる応力集中点が分散される。即ち、層間絶縁膜４０の収縮及び膨張等に起因する応力が、酸化膜２０の特定箇所（開孔３１ａの際の部分）に集中的に印加されることを防止できる。また、ベース領域１３及びソース領域１４を形成する際のイオン注入によって生じるダメージや結晶欠陥による影響が緩和される。その結果、閾値電圧の変動を防止することができ、信頼性の高いＭＯＳＦＥＴ１を実現することができる。
【００５７】
なお、上記実施の形態では、酸化膜２０の厚さが、開孔３１ａの際において２段階に変化している場合を例として示した。しかし、酸化膜２０の厚さは、例えば図７（ａ）に示すように３段階で変化していてもよく、また、４段階以上で変化していてもよい。また、酸化膜２０の厚さは、階段状に変化せず、例えば図７（ｂ）に示すように、開孔３１ａの内側から外側に向かって徐々に厚くなるように変化していてもよい。
【００５８】
また、上記実施の形態では、ゲート電極３０の側面が、第１酸化膜（ゲート絶縁膜）２０ａから離れるにつれて開孔３１ａが狭くなるように、第１酸化膜２０ａに対して斜めに形成される場合を例として示した。しかし、ゲート電極３０の側面は、例えば図８（ａ）に示すように、第１酸化膜２０ａから離れるにつれて開孔３１ａが広くなるように、第１酸化膜２０ａに対して斜めに形成されてもよい。また、ゲート電極３０の側面は、例えば図８（ｂ）に示すように、第１酸化膜２０ａに対して垂直に形成されてもよい。
【００５９】
また、ＭＯＳＦＥＴ１の導電型は、上記実施の形態で示したものと逆であってもよい。
【００６０】
また、上記実施の形態では、本発明をＭＯＳＦＥＴ１に適用した場合を例にとって説明した。しかし、上記と同様に、膜の厚さが変化する段差部分において、その膜の上又は下に形成された膜の収縮及び膨張等に起因する応力が段差部分に集中的に印加される、という問題を有する半導体素子であれば、本発明はいかなるものにも適用することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態にかかるＭＯＳＦＥＴの構成を示す断面図である。
【図２】図１の破線円で囲まれた部分を拡大した図である。
【図３】（ａ）から（ｃ）は、図１に示すＭＯＳＦＥＴの製造工程を示す断面図である。
【図４】（ａ）から（ｃ）は、図１に示すＭＯＳＦＥＴの製造工程を示す断面図である。
【図５】（ａ）から（ｃ）は、図１に示すＭＯＳＦＥＴの製造工程を示す断面図である。
【図６】（ａ）から（ｃ）は、シリコン酸化膜及びシリコン酸化膜上に形成されたポリシリコン膜がエッチングされる様子を示す断面図である。
【図７】本発明の実施の形態にかかるＭＯＳＦＥＴの他の構成を示す断面図である。
【図８】本発明の実施の形態にかかるＭＯＳＦＥＴの他の構成を示す断面図である。
【図９】従来のＭＯＳＦＥＴの構成を示す断面図である。
【図１０】従来のＭＯＳＦＥＴを構成するゲート絶縁膜及びゲート電極の形成工程を示す断面図である。
【符号の説明】
【００６２】
１      ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）
１０    半導体基板
１１    ドリフト領域
１２    ドレイン領域
１３    ベース領域
１４    ソース領域
２０    酸化膜
２０ａ  第１酸化膜
２０ｂ  第２酸化膜
２０ｃ  第３酸化膜
３０    ゲート電極
４０    層間絶縁膜
５０    ソース電極
５０ａ  ソース開孔
６０    ドレイン電極
【図１】
2006054278.tif 000003
【図２】
2006054278.tif 000004
【図３】
2006054278.tif 000005
【図４】
2006054278.tif 000006
【図５】
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【図６】
2006054278.tif 000008
【図７】
2006054278.tif 000009
【図８】
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【図９】
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【図１０】
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