(57)【要約】  クロスカップル型容量素子（Ｍ３、Ｍ４、Ｍ７、Ｍ８）を用いて、アクティブインダクタ負荷（５００、５１０）におけるトランジスタ（Ｍ１、Ｍ２、Ｍ５、Ｍ６）のゲート−ドレイン間キャパシタンス（Ｃｇｄ）の制限作用を打消し、または少なくとも低減するインダクティブピーキングのための差動アクティブインダクタ負荷（５００、５１０）に関する方法および装置が記載される。クロスカップル型容量素子（Ｍ３、Ｍ４、Ｍ７、Ｍ８）によって、アクティブインダクタ負荷（５００、５１０）が誘導的に振舞う範囲が広がり、各アクティブインダクタ（３００、４００）の品質係数（Ｑ）が増加する。したがって、負荷（５００、５１０）の達成可能なインダクティブピーキングが大幅に増加し、その結果、所与の電力に対する負荷の信号スイングが大きくなり、または所与の信号スイングに対する電力が小さくなる。
2019501536.tif 000002
【特許請求の範囲】
【請求項１】
アクティブインダクタ負荷であって、
各々がトランジスタと、前記トランジスタに電気的に結合された抵抗器とを含むアクティブインダクタのペアと、
前記アクティブインダクタのペアに電気的に結合されたクロスカップル型容量素子のペアとを備える、アクティブインダクタ負荷。
【請求項２】
各アクティブインダクタにおける前記トランジスタはフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を含む、請求項１に記載のアクティブインダクタ負荷。
【請求項３】
前記アクティブインダクタのペアは第１および第２のトランジスタを含み、
前記クロスカップル型容量素子のペアは第１および第２の容量素子を含み、
前記第１の容量素子は、前記第１のトランジスタのゲートと前記第２のトランジスタのドレインとの間に電気的に結合され、
前記第２の容量素子は、前記第２のトランジスタのゲートと前記第１のトランジスタのドレインとの間に電気的に結合される、請求項１に記載のアクティブインダクタ負荷。
【請求項４】
前記第１の容量素子は第３のトランジスタを含み、
前記第３のトランジスタのドレインは前記第３のトランジスタのソースに短絡し、
前記第３のトランジスタのゲートは前記第１のトランジスタの前記ゲートに電気的に結合され、
前記第３のトランジスタの前記ソースまたは前記ドレインのうちの少なくとも１つは前記第２のトランジスタの前記ドレインに電気的に結合される、請求項３に記載のアクティブインダクタ負荷。
【請求項５】
前記第２の容量素子は第４のトランジスタを含み、
前記第４のトランジスタのドレインは前記第４のトランジスタのソースに短絡し、
前記第４のトランジスタのゲートは前記第２のトランジスタの前記ゲートに電気的に結合され、
前記第４のトランジスタの前記ソースまたは前記ドレインのうちの少なくとも１つは前記第１のトランジスタの前記ドレインに電気的に結合される、請求項４に記載のアクティブインダクタ負荷。
【請求項６】
前記第３および第４のトランジスタは、前記第１および第２のトランジスタと同じ種類であり、前記第１および第２のトランジスタと同じアーキテクチャおよび寸法を有する、請求項５に記載のアクティブインダクタ負荷。
【請求項７】
前記第１、第２、第３、および第４のトランジスタはｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタである、請求項５に記載のアクティブインダクタ負荷。
【請求項８】
前記第３のトランジスタの接合キャパシタンスは、前記第１のトランジスタのゲート−ドレイン間キャパシタンスとほぼ等しく、
前記第４のトランジスタの接合キャパシタンスは、前記第２のトランジスタのゲート−ドレイン間キャパシタンスとほぼ等しい、請求項５に記載のアクティブインダクタ負荷。
【請求項９】
前記第１のトランジスタのソースおよび前記第２のトランジスタのソースは基準電位に電気的に結合され、
前記アクティブインダクタ負荷で負荷を与えるために、前記第１のトランジスタの前記ドレインおよび前記第２のトランジスタの前記ドレインは差動信号ネットペアに電気的に結合される、請求項３に記載のアクティブインダクタ負荷。
【請求項１０】
各アクティブインダクタにおける前記抵抗器は、各アクティブインダクタにおける前記トランジスタのゲートとドレインとの間に電気的に結合され、
各アクティブインダクタにおける前記抵抗器の抵抗は、各アクティブインダクタにおける前記トランジスタの相互コンダクタンスの逆数よりも大きい、請求項１に記載のアクティブインダクタ負荷。
【請求項１１】
各アクティブインダクタは、少なくとも前記アクティブインダクタのペアに印加される差動周期信号の周波数を含む周波数帯でインダクティブピーキングを示すように構成されている、請求項１に記載のアクティブインダクタ負荷。
【請求項１２】
差動周期信号を分配する方法であって、
信号ネットペア上で前記差動周期信号を駆動するステップと、
少なくとも前記差動周期信号の周波数を含む周波数帯でインダクティブピーキングを示すように構成されたアクティブインダクタ負荷で、前記差動周期信号に負荷を与えるステップとを含み、
前記アクティブインダクタ負荷は、
各々がトランジスタと、前記トランジスタに電気的に結合された抵抗器とを含むアクティブインダクタのペアと、
前記アクティブインダクタのペアに電気的に結合されたクロスカップル型容量素子のペアとを備える、方法。
【請求項１３】
前記駆動するステップは、差動電流モード論理（ＣＭＬ）バッファまたは差動電流モード論理（ＣＭＬ）マルチプレクサ（ｍｕｘ）で前記差動周期信号を駆動するステップを含む、請求項１２に記載の方法。
【請求項１４】
前記アクティブインダクタのペアは第１および第２のトランジスタを含み、
前記クロスカップル型容量素子のペアは第１および第２の容量素子を含み、
前記第１の容量素子は、前記第１のトランジスタのゲートと前記第２のトランジスタのドレインとの間に電気的に結合され、
前記第２の容量素子は、前記第２のトランジスタのゲートと前記第１のトランジスタのドレインとの間に電気的に結合される、請求項１２に記載の方法。
【請求項１５】
前記第１の容量素子は第３のトランジスタを含み、
前記第３のトランジスタのドレインは前記第３のトランジスタのソースに短絡し、
前記第３のトランジスタのゲートは前記第１のトランジスタの前記ゲートに電気的に結合され、
前記第３のトランジスタの前記ソースまたは前記ドレインのうちの少なくとも１つは前記第２のトランジスタの前記ドレインに電気的に結合され、
前記第２の容量素子は第４のトランジスタを含み、
前記第４のトランジスタのドレインは前記第４のトランジスタのソースに短絡し、
前記第４のトランジスタのゲートは前記第２のトランジスタの前記ゲートに電気的に結合され、
前記第４のトランジスタの前記ソースまたは前記ドレインのうちの少なくとも１つは前記第１のトランジスタの前記ドレインに電気的に結合される、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本開示の例は、概して電子回路に関し、より特定的にはアクティブインダクタに関する。
【背景技術】
【０００２】
背景
集積回路（ＩＣ）は、特定の機能を実行するように実現され得る。１つの種類のＩＣは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブルＩＣである。ＦＰＧＡは、典型的にはプログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、例えば、入出力ブロック（ＩＯＢ）、構成可能論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、乗算器、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、遅延ロックループ（ＤＬＬ）などを含み得る。別の種類のプログラマブルＩＣは、複合プログラマブル論理デバイス、すなわちＣＰＬＤである。ＣＰＬＤは、互いに接続されるとともにインターコネクトスイッチマトリクスによって入出力（Ｉ／Ｏ）リソースに接続される２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブル論理アレイ（ＰＬＡ）デバイスおよびプログラマブルアレイ論理（ＰＡＬ）デバイスで使用されるものと同様の２レベルのアンドオア構造を含む。他のプログラマブルＩＣは、デバイス上の様々な要素をプログラム可能に相互接続する処理層（例えば金属層）を適用することによってプログラムされる。これらのプログラマブルＩＣは、マスクプログラマブルデバイスとして知られている。「プログラマブルＩＣ」という用語は、特定用途向け集積回路（ＡＳＩＣ）などの、部分的にのみプログラム可能であるデバイスも含み得る。
【０００３】
これらの種類、および他の種類のプログラマブルＩＣは、プログラマブルＩＣの全体にわたってこれらの信号をバッファリングすること（または、別の方法では駆動すること）およびルーティングすることによって、高速クロック信号を分配することが可能であり得る。クロック信号を分配するために使用される信号ネットでは、特定の負荷で終端され得る。
【発明の概要】
【課題を解決するための手段】
【０００４】
概要
本開示の一例は、アクティブインダクタ負荷である。アクティブインダクタ負荷は、概して、各々がトランジスタと、トランジスタに電気的に結合された抵抗器とを含むアクティブインダクタのペアと、アクティブインダクタのペアに電気的に結合されたクロスカップル型容量素子のペアとを備える。
【０００５】
オプションとして、各アクティブインダクタにおけるトランジスタはフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を含み得る。
【０００６】
オプションとして、アクティブインダクタのペアは第１および第２のトランジスタを含み得る。クロスカップル型容量素子のペアは第１および第２の容量素子を含み得る。第１の容量素子は、第１のトランジスタのゲートと第２のトランジスタのドレインとの間に電気的に結合され得る。第２の容量素子は、第２のトランジスタのゲートと第１のトランジスタのドレインとの間に電気的に結合され得る。
【０００７】
オプションとして、第１の容量素子は第３のトランジスタを含み得る。第３のトランジスタのドレインは第３のトランジスタのソースに短絡し得る。第３のトランジスタのゲートは第１のトランジスタのゲートに電気的に結合され得る。第３のトランジスタのソースまたはドレインのうちの少なくとも１つは第２のトランジスタのドレインに電気的に結合され得る。
【０００８】
オプションとして、第２の容量素子は第４のトランジスタを含み得る。第４のトランジスタのドレインは第４のトランジスタのソースに短絡し得る。第４のトランジスタのゲートは第２のトランジスタのゲートに電気的に結合され得る。第４のトランジスタのソースまたはドレインのうちの少なくとも１つは第１のトランジスタのドレインに電気的に結合され得る。
【０００９】
オプションとして、第３および第４のトランジスタは、第１および第２のトランジスタと同じ種類であり、第１および第２のトランジスタと同じアーキテクチャおよび寸法を有し得る。
【００１０】
オプションとして、第１、第２、第３、および第４のトランジスタはｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタであり得る。
【００１１】
オプションとして、第３のトランジスタの接合キャパシタンスは、第１のトランジスタのゲート−ドレイン間キャパシタンスとほぼ等しくてもよい。第４のトランジスタの接合キャパシタンスは、第２のトランジスタのゲート−ドレイン間キャパシタンスとほぼ等しくてもよい。
【００１２】
オプションとして、第１のトランジスタのソースおよび第２のトランジスタのソースは基準電位に電気的に結合され得る。
【００１３】
オプションとして、アクティブインダクタ負荷で負荷を与えるために、第１のトランジスタのドレインおよび第２のトランジスタのドレインは差動信号ネットペアに電気的に結合され得る。
【００１４】
オプションとして、各アクティブインダクタにおける抵抗器は、各アクティブインダクタにおけるトランジスタのゲートとドレインとの間に電気的に結合され得る。
【００１５】
オプションとして、各アクティブインダクタにおける抵抗器の抵抗は、各アクティブインダクタにおけるトランジスタの相互コンダクタンスの逆数よりも大きくてもよい。
【００１６】
オプションとして、各アクティブインダクタは、少なくともアクティブインダクタのペアに印加される差動周期信号の周波数を含む周波数帯でインダクティブピーキングを示すように構成され得る。
【００１７】
本開示の別の例は、差動周期信号を分配する方法である。この方法は、概して、信号ネットペア上で差動周期信号を駆動するステップと、少なくとも差動周期信号の周波数を含む周波数帯でインダクティブピーキングを示すように構成されたアクティブインダクタ負荷で、差動周期信号に負荷を与えるステップとを含む。アクティブインダクタ負荷は、各々がトランジスタと、トランジスタに電気的に結合された抵抗器とを含むアクティブインダクタのペアと、アクティブインダクタのペアに電気的に結合されたクロスカップル型容量素子のペアとを備える。
【００１８】
オプションとして、駆動するステップは、差動電流モード論理（ＣＭＬ）バッファで差動周期信号を駆動するステップを含み得る。
【００１９】
オプションとして、駆動するステップは、差動電流モード論理（ＣＭＬ）マルチプレクサ（ｍｕｘ）で差動周期信号を駆動するステップを含み得る。
【００２０】
オプションとして、アクティブインダクタのペアは第１および第２のトランジスタを含み得る。クロスカップル型容量素子のペアは第１および第２の容量素子を含み得る。第１の容量素子は、第１のトランジスタのゲートと第２のトランジスタのドレインとの間に電気的に結合され得る。第２の容量素子は、第２のトランジスタのゲートと第１のトランジスタのドレインとの間に電気的に結合され得る。
【００２１】
オプションとして、第１の容量素子は第３のトランジスタを含み得る。第３のトランジスタのドレインは第３のトランジスタのソースに短絡し得る。第３のトランジスタのゲートは第１のトランジスタのゲートに電気的に結合され得る。第３のトランジスタのソースまたはドレインのうちの少なくとも１つは第２のトランジスタのドレインに電気的に結合され得る。
【００２２】
オプションとして、第２の容量素子は第４のトランジスタを含み得る。第４のトランジスタのドレインは第４のトランジスタのソースに短絡し得る。第４のトランジスタのゲートは第２のトランジスタのゲートに電気的に結合され得る。第４のトランジスタのソースまたはドレインのうちの少なくとも１つは第１のトランジスタのドレインに電気的に結合され得る。
【００２３】
オプションとして、第１、第２、第３、および第４のトランジスタはｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタであり得る。
【００２４】
本開示のさらに別の例は、差動周期信号を分配するための装置である。この装置は、概して、信号ネットペア上で差動周期信号を駆動する手段と、少なくとも差動周期信号の周波数を含む周波数帯内にインダクティブピーキングを有して差動周期信号に負荷を与える手段とを含む。負荷を与える手段は、各々がトランジスタと、トランジスタに電気的に結合された抵抗器とを含むアクティブインダクタのペアと、アクティブインダクタのペアに電気的に結合されたクロスカップル型容量素子のペアとを備える。
【００２５】
これらの局面および他の局面は、以下の詳細な説明の参照により理解され得る。
上述の本開示の特徴を詳細に理解することができるように、上記で概要を述べた本開示を、例を参照してより特定的に説明する。それらの例のうちのいくつかを、添付の図面に示す。ただし、添付の図面は本開示の典型的な例を示しているにすぎず、本開示の範囲を限定しているとみなすべきではない。なぜなら、本開示は、同等の効果を奏する他の例も含み得るからである。
【図面の簡単な説明】
【００２６】
【図１】プログラマブルデバイスのアーキテクチャの例を示すブロック図である。
【図２Ａ】本開示の例に係る、負荷で終端された信号ネットを駆動するシングルエンドバッファの例を示す概念図である。
【図２Ｂ】本開示の例に係る、差動負荷で終端された信号ネットペアを駆動する差動バッファの例を示す概念図である。
【図３】ゲート−ソース間キャパシタンス（Ｃｇｄ）を有しないアクティブインダクタ回路の例、およびこのアクティブインダクタ回路に対応する周波数応答の例を示す概略図である。
【図４】Ｃｇｄを有するアクティブインダクタ回路の例、およびそれに対応し、Ｃｇｄの作用を示す周波数応答の例を示す概略図である。
【図５Ａ】ｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタで実現され、Ｃｇｄの作用を補償するためにクロスカップル型容量素子を使用する、本開示の例に係る差動アクティブインダクタ負荷回路の例を示す概略図である。
【図５Ｂ】ｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタで実現され、Ｃｇｄの作用を補償するためにクロスカップル型容量素子を使用する、本開示の例に係る差動アクティブインダクタ負荷回路の例を示す概略図である。
【図６】本開示の例に係る、周期信号を分配するための動作の例を示す流れ図である。
【発明を実施するための形態】
【００２７】
詳細な説明
本開示の例が提供するのは、クロスカップル型容量素子を用いて、アクティブインダクタ負荷におけるトランジスタのゲート−ドレイン間キャパシタンス（Ｃｇｄ）の制限作用を打消し、または少なくとも低減するインダクティブピーキングのための差動アクティブインダクタ負荷である。クロスカップル型容量素子によって、アクティブインダクタ負荷が誘導的に振舞う範囲が広がり、各アクティブインダクタの品質係数（Ｑ）が増加する。したがって、負荷の達成可能なインダクティブピーキングが大幅に増加し、その結果、所与の電力に対する負荷の信号スイングが大きくなり、または所与の信号スイングに対する電力が小さくなる。
【００２８】
プログラマブルデバイスアーキテクチャの例
図１は、本開示の例に係るプログラマブルデバイスのアーキテクチャ１００の例を示すブロック図である。アーキテクチャ１００は、例えばフィールドプログラマブルゲートアレイ（ＦＰＧＡ）内で実現され得る。図示のように、アーキテクチャ１００は、いくつかの異なる種類のプログラマブル回路（例えば、論理ブロック）を含む。例えば、アーキテクチャ１００は、マルチギガビットトランシーバ（ＭＧＴ）１０１、構成可能論理ブロック（ＣＬＢ）１０２、ランダムアクセスメモリブロック（ＢＲＡＭ）１０３、入出力ブロック（ＩＯＢ）１０４、構成およびクロッキング論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５、デジタル信号処理（ＤＳＰ）ブロック１０６、特殊Ｉ／Ｏブロック１０７（例えば、構成ポートおよびクロックポート）、ならびに、デジタルクロックマネージャ、アナログ−デジタル変換器（ＡＤＣ）、およびシステム監視論理などの他のプログラマブル論理１０８を含む、多数の異なるプログラマブルタイルを含み得る。
【００２９】
いくつかのＦＰＧＡにおいて、各プログラマブルタイルはプログラマブルインターコネクト要素（ＩＮＴ）１１１を含み、このＩＮＴ１１１は、隣接する各タイルにおける対応のＩＮＴ１１１への、および当該ＩＮＴ１１１からの標準接続を有する。したがって、ＩＮＴ１１１は、全体として図示のＦＰＧＡのプログラマブルインターコネクト構造を実現する。図１の右端に記載の例で示されるように、各ＩＮＴ１１１は、同一のタイル内のプログラマブル論理要素への、および当該プログラマブル論理要素からの接続も含む。
【００３０】
例えば、ＣＬＢ１０２は、１つのＩＮＴ１１１に加えて、ユーザ論理を実現するようにプログラムされ得る構成可能論理要素（ＣＬＥ）１１２を含み得る。ＢＲＡＭ１０３は、１つ以上のＩＮＴ１１１に加えてＢＲＡＭ論理要素（ＢＲＬ）１１３を含み得る。典型的には、１つのタイルに含まれるＩＮＴ１１１の数は、タイルの幅によって決まる。図示の例では、ＢＲＡＭタイルの幅は５個のＣＬＢの幅と等しいが、他の数（例えば４個）が用いられてもよい。ＤＳＰブロック１０６は、適切な数のＩＮＴ１１１に加えて、ＤＳＰ論理要素（ＤＳＰＬ）１１４を含み得る。ＩＯＢ１０４は、例えば、ＩＮＴ１１１の１つのインスタンスに加えて、Ｉ／Ｏ論理要素（ＩＯＬ）１１５の２つのインスタンスを含み得る。当業者には明らかであるが、例えばＩＯＬ１１５に接続される実際のＩ／Ｏパッドは、典型的にはＩＯＬ１１５の領域にあるとは限らない。
【００３１】
図１に示すアーキテクチャ１００の例では、ダイの中心付近の水平領域（図１において陰影付きで示す領域）は、構成、クロック、および他の制御論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ１０５）に用いられる。この中央領域から延在する他の垂直領域１０９を用いて、ＦＰＧＡの幅にわたってクロックおよび構成信号を分配してもよい。
【００３２】
図１に示すアーキテクチャ１００を使用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則正しい列構造を中断させる追加の論理ブロックを含む。追加の論理ブロックは、プログラマブルブロックおよび／または専用回路であってもよい。例えば、ＰＲＯＣ１１０として図示されるプロセッサブロックは、ＣＬＢ１０２およびＢＲＡＭ１０３のいくつかの列にまたがる。
【００３３】
ＰＲＯＣ１１０は、ＦＰＧＡのプログラマブル回路を実現するダイの一部として作製されたハードワイヤードプロセッサとして実現されてもよい。ＰＲＯＣ１１０は、さまざまな異なる種類のプロセッサ、および／または、複雑さの程度がさまざまであるシステム（単体のプロセッサ（例えば、プログラムコードを実行可能な単一のコア）から、１つ以上のコア、モジュール、コプロセッサ、またはインターフェースなどを有する完全な処理システムまで）のうちのいずれを表わしてもよい。
【００３４】
より複雑な装置では、ＰＲＯＣ１１０は例えば、１つ以上のコア（例えば中央処理装置）、キャッシュメモリ、メモリコントローラ、ＩＣのＩ／Ｏピン（例えば、Ｉ／Ｏパッド）に直接結合するように、および／またはＦＰＧＡのプログラマブル回路に結合するように構成可能な単方向インターフェースおよび／または双方向インターフェースを含み得る。「プログラマブル回路」という用語は、ＩＣ（例えば、本明細書に記載のプログラム可能または構成可能なさまざまな回路ブロックまたはタイル）内のプログラマブル回路要素、および、ＦＰＧＡ内にロードされた構成データに係るさまざまな回路ブロック、タイル、および／または要素を選択的に結合するインターコネクト回路を意味し得る。例えば、図１に示すＰＲＯＣ１１０の外側の部分は、ＦＰＧＡのプログラマブル回路の一部またはＦＰＧＡのプログラマブル回路であるとみなされ得る。
【００３５】
図１は、プログラマブル回路（例えば、プログラマブルファブリック）および処理システムを含むＦＰＧＡを実現するために使用され得るアーキテクチャ１００の例を示すように意図される。例えば、１列中の論理ブロックの数、列の相対幅、列の数および順番、列に含まれる論理ブロックの種類、論理ブロックの相対サイズ、ならびに、図１の右側に記載されたインターコネクト／論理の実現は、例示である。ユーザ回路設計の効率的な実現を容易にするために、実際のＦＰＧＡでは、例えば典型的にはＣＬＢが現れる場合は必ずＣＬＢ１０２の隣接列が１つ以上含まれる。ただし、隣接するＣＬＢ列の数は、ＦＰＧＡ全体のサイズによって変化し得る。さらに、ＦＰＧＡ内のＰＲＯＣ１１０のサイズおよび／または位置は説明を目的としたものにすぎず、本開示の１つ以上の例を限定することを意図するものではない。
【００３６】
上述のように、周期信号（例えば、クロック信号）は、構成、クロック、および他の制御論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ１０５）を通じて、および／または、周期信号をＦＰＧＡ全体に分配するための垂直領域１０９を通じて、駆動およびルーティングされてもよい。周期信号を分配するために使用される信号ネットでは、以下で述べるようにアクティブインダクタ負荷で終端されてもよい。
【００３７】
アクティブインダクタ負荷の例
図２Ａは、プログラマブルＩＣにおいてクロック信号などの周期信号２０２を分配するための回路２００の例を示す概念図である。回路２００は、周期信号２０２を受信するシングルエンドバッファ２０４を含む。いくつかの例では、バッファ２０４は電流モード論理（ＣＭＬ）で実現されてもよい。ソース結合論理（ＳＣＬ）としても知られているが、ＣＭＬは高速差動デジタル論理ファミリであり、その速度は主に、スタティック相補型金属酸化膜半導体（ＣＭＯＳ）回路よりも小さい出力電圧スイング、および入力差動ペアトランジスタで行なわれる非常に高速の電流スイッチングによるものである。
【００３８】
シングルエンドバッファ２０４の出力は信号ネット２０６を駆動し得る。この信号ネット２０６は、インピーダンスＺＬを有する負荷２０８で終端され得る。信号ネット２０６は、図２Ａでは信号ネット２０６の遠端（送信先側の端）において負荷２０８により終端されるように示されているが、近端（発信側の端）、または信号ネットに沿った他の任意の好適な位置において、信号ネットが負荷により終端されてもよい。マイクロストリップなどの最近の配置手法で実現する場合、比較的長い信号ネット２０６が、その長さに沿って分配されて負荷２０８の一部であるとみなされ得るさまざまな寄生コンデンサ（例えば、Ｃｐ１、Ｃｐ２、およびＣｐ３）を有するものと考えてもよい。例えば負荷２０８が抵抗器で実現される場合、回路２００の帯域幅は、抵抗器の抵抗Ｒおよび集中キャパシタンスＣ（例えば、Ｃｐ１、Ｃｐ２、およびＣｐ３の寄生キャパシタンスと、別のバッファなどの送信先の任意の入力キャパシタンスとの合計）によって１／ＲＣとして制限され得る。与えられる集中キャパシタンスＣが大きいほど、高帯域幅を得るために定められる抵抗Ｒが小さくなり得る。しかしながら、信号スイングはＩ×Ｒであるため、負荷抵抗Ｒが小さい場合、ある信号振幅を維持するためのバッファ２０４からの電流（Ｉ）は大きくなる。
【００３９】
図２Ｂは、プログラマブルＩＣにおいて差動クロック信号などの差動周期信号２１２を分配するための回路２１０の例を示す概念図である。回路２００は、差動ＣＭＬバッファとして実現され得る差動バッファ２１４を含む。差動バッファ２１４の出力は、差動信号ネットペア（信号ネット２１６および２１７で構成される）を駆動し得る。この差動信号ネットペアは、インピーダンスＺＬ１およびＺＬ２を有する差動負荷２１８で終端され得る。差動信号ネットペアは、図２Ｂでは信号ネットペアが遠端において差動負荷２１８により終端されるように示されているが、近端、または信号ネットペアに沿った他の任意の好適な位置において、信号ネットペアが負荷により終端されてもよい。図２Ｂでは差動負荷２１８が電源電圧レール（例えば、Ｖｄｄ）に接続されるように示されているが、代替的には、電気接地など任意の好適な基準電位に接続されてもよい。
【００４０】
図２Ａの信号ネット２０６と同様に、図２Ｂにおける比較的長い信号ネットペアが、その長さに沿って分配されたさまざまな寄生コンデンサ（例えば、Ｃｐａ、Ｃｐｂ、およびＣｐｃ）を有するものと考えてもよい。上述のように、例えば差動負荷２１８が抵抗器で実現される場合、回路２１０の帯域幅は、抵抗器の抵抗および集中キャパシタンスによって制限され得る。与えられる集中キャパシタンスが大きいほど、高帯域幅を得るために定められる抵抗が小さくなり得る。つまり、特定の信号振幅を維持するためのバッファ２１４からの電流が大きくなる。基本的には、動作の帯域幅が高いほど、抵抗負荷に対して定められる電力が大きくなり得る。
【００４１】
代替的には、大容量信号ネットを駆動し、かつ電力を節約するために、誘導性負荷を用いることによってインダクティブピーキングを利用してもよい。インダクティブピーキングを用いた場合、負荷のインダクタンスＬは、理想的には、バッファによって駆動されている周期信号の周波数を含む周波数帯内で、信号ネットおよび送信先の集中キャパシタンスを打消すように設計される。パッシブオンチップまたはパッシブオフチップインダクタが誘導性負荷として使用され得るが、パッシブインダクタは比較的広い面積を占める場合があり、それはコストの上昇につながり得る。したがって、アクティブインダクタは好適な代替手段を提供し得る。
【００４２】
本明細書で使用される「アクティブインダクタ」という用語は、概して、ある周波数範囲において誘導的に振舞うアクティブデバイスの構成を意味する。アクティブデバイスは、例えばｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタであってもよく、またはｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタであってもよい。インダクタとして動作するために、トランジスタのゲートとドレインとの間には抵抗器が接続されてもよい。従来の種類のトランジスタには、アクティブインダクタの実際の使用を制約するデバイス寄生（例えば、接合キャパシタンス）があった。しかしながら、近年開発されたフィン電界効果トランジスタ（ＦｉｎＦＥＴ）などの種類のトランジスタは、接合キャパシタンスを低減させるものであり、高速クロッキング回路におけるアクティブインダクタ負荷の使用の実現可能性を高める。ＦｉｎＦＥＴトランジスタは、ＳＯＩ（silicon-on-insulator）基板上に搭載されたマルチゲートトランジスタであり、トランジスタのボディを構成する薄いシリコンである「フィン」によって伝導チャネルが包まれる。
【００４３】
図３は、シングルエンドＮＭＯＳ負荷として実現され、例えば図２Ａにおける負荷２０８として使用され得るアクティブインダクタ回路３００の例を示す概略図である。アクティブインダクタ回路３００は、ＮＭＯＳトランジスタＭ５および抵抗器Ｒ１を含む。ＮＭＯＳトランジスタＭ５は、相互コンダクタンスｇｍと、コンデンサＣ１で示される固有のゲート−ソース間キャパシタンス（Ｃｇｓ）とを有し得る。図示のように、抵抗器Ｒ１は、ＮＭＯＳトランジスタＭ５のドレインとゲートとの間に接続され得る。
【００４４】
図３は、周波数（ｓ）に対するインピーダンス（Ｚ）を対数−対数量で表わしたプロット３１０の例も提示し、アクティブインダクタ回路３００に対応する周波数応答３１２を示す。周波数応答３１２は、小信号解析によって得られる、インピーダンス（Ｚ）に関する以下の式に基づいている。
【００４５】
【数１】
2019501536.tif 000003
【００４６】
回路３００のインピーダンスは低周波数（１／Ｒ１Ｃ１以下）では１／ｇｍであるが、高周波数（ｇｍ／Ｃ１以上）ではＲ１まで線形的に増加する。インピーダンスが周波数に対して線形的に増加する周波数範囲において、回路３００はインダクタとして振舞う。周波数応答３１２の屈曲部周辺では徐々のロールオフがあるため、回路３００は正方向に傾斜したランプの途中の周波数において最も高い誘導性を有する。ゆえに、Ｚが増加する周波数範囲が広いことが望ましい。したがって、抵抗Ｒ１は、トランジスタの相互コンダクタンスの逆数（１／ｇｍ）よりも遥かに大きくなるように（例えば、少なくとも１０倍に）設計され得る。
【００４７】
直観的には、回路３００のインピーダンスは以下の理由により誘導性を有するように見える。出力電圧（ｖｏ）が正弦波信号で駆動される場合、ＮＭＯＳトランジスタＭ５のゲート電圧は９０°遅れる。結果として、出力電流（ｉｏ）はｖｏから９０°遅れる。ゲート電圧スイングは周波数の増加に伴って減少するため、ｉｏも周波数に伴って減少する。この９０°の遅れおよび電圧スイングの減少は、インダクタと同じ特性である。
【００４８】
アクティブインダクタ回路３００は理想的な場合を表わしているが、実際のトランジスタは、Ｃｇｓに加えて固有のゲート−ドレイン間キャパシタンス（Ｃｇｄ）を有する。Ｃｇｄはアクティブインダクタ回路の作用を制限し得るため、寄生キャパシタンスとみなされ得る。
【００４９】
図４は、図３の回路３００に、コンデンサＣ２で示されるＮＭＯＳトランジスタＭ５の固有のＣｇｄを追加したアクティブインダクタ回路４００の例を示す概略図である。図４は、周波数（ｓ）に対するインピーダンス（Ｚ）を対数−対数量で表わしたプロット４１０の例も提示し、アクティブインダクタ回路４００に対応する周波数応答４１２を示す。周波数応答４１２は、小信号解析によって得られる、インピーダンス（Ｚ）に関する以下の式に基づいている。
【００５０】
【数２】
2019501536.tif 000004
【００５１】
Ｃ２を追加することによって追加のポールが挿入されるため、回路４００がインダクタとして振舞う周波数範囲が大幅に狭まる（例えば、１／Ｒ１（Ｃ１＋Ｃ２）から１／Ｒ１Ｃ２の間のみ）。ＦｉｎＦＥＴ技術におけるデバイス寄生に関して、Ｃ２はＣ１とほぼ等しいサイズである。結果として、ＦｉｎＦＥＴ技術のための誘導性領域のインピーダンス量ファクタは、図３の理想的な周波数応答３１２の約１０とは異なり、わずか２であり得る。さらに、周波数応答４１２の屈曲部周辺における徐々のロールオフを考慮すると、９０°の位相ずれを達成できない可能性が高い。
【００５２】
したがって、アクティブインダクタ回路の上記制限を克服するための手法および装置が必要である。
【００５３】
図５Ａは、Ｃｇｄ（Ｃ２）の作用を打消す（または、少なくとも低減する）差動アクティブインダクタ負荷回路５００の例を示す概略図である。回路５００は差動ＰＭＯＳ負荷として実現され、例えば図２Ｂの負荷２１８として使用され得る。バッファ２１４、マルチプレクサ（ｍｕｘ）、または他の任意のさまざまな好適な駆動回路が、出力ノード（Ｖｏ＋およびＶｏ−）で差動アクティブインダクタ負荷回路５００に接続された差動ＮＭＯＳトランジスタペアで実現され得る。
【００５４】
図示のように、回路５００は、ドレインが出力ノードに接続されたＰＭＯＳトランジスタＭ１およびＭ２の差動ペアを備える。抵抗器Ｒ１およびＲ２が、それぞれＰＭＯＳトランジスタＭ１およびＭ２のゲートとドレインとの間に接続される。ＰＭＯＳトランジスタＭ１およびＭ２のソースは、電源電圧レール（例えばＶｄｄ）に接続される。ＰＭＯＳトランジスタＭ１およびＭ２には固有のキャパシタンスＣｇｄおよびＣｇｓが存在するが、図５Ａには図示しない。
【００５５】
また、アクティブインダクタ負荷回路５００は、Ｃｇｄの作用を補償するために２つのクロスカップル型容量素子を備える。任意のさまざまな好適な種類の容量素子（例えばコンデンサ）が使用され得る。図５Ａにおいて、容量素子はＰＭＯＳトランジスタＭ３およびＭ４で実現される。ＰＭＯＳトランジスタＭ３のドレインおよびソース同士が短絡し、ＰＭＯＳトランジスタＭ４のドレインおよびソース同士が短絡し得る。ＰＭＯＳトランジスタＭ３のゲートはＰＭＯＳトランジスタＭ１のゲートに接続されてもよく、トランジスタＭ３のドレインまたはソースのうちの少なくとも１つがＰＭＯＳトランジスタＭ２のドレインに接続されてもよい。また、ＰＭＯＳトランジスタＭ４のゲートはＰＭＯＳトランジスタＭ２のゲートに接続されてもよく、トランジスタＭ４のドレインまたはソースのうちの少なくとも１つがＰＭＯＳトランジスタＭ１のドレインに接続されてもよい。したがって、ＰＭＯＳトランジスタＭ３およびＭ４はクロスカップル型である。
【００５６】
ＰＭＯＳトランジスタＭ１のゲートノード上に追加の容量素子を設け、その容量素子の他の端子をトランジスタＭ１のドレインノード（同様に、出力ノードＶｏ＋）とは反対方向に動く信号ネット（出力ノードＶｏ−）に接続することによって、トランジスタＭ１へのＣｇｄの制限作用は打消され、または少なくとも低減され得る。同様に、ＰＭＯＳトランジスタＭ２のゲートノード上に追加の容量素子を設け、その容量素子の他の端子をトランジスタＭ２のドレインノード（同様に、出力ノードＶｏ−）と相補的に動く信号ネット（出力ノードＶｏ＋）に接続することによって、トランジスタＭ２へのＣｇｄの制限作用は打消され、または少なくとも低減され得る。クロスカップル型容量素子によって、アクティブインダクタ負荷回路５００が誘導的に振舞う範囲が広がり、各アクティブインダクタの品質係数（Ｑ）が増加する。したがって、回路５００の達成可能なインダクティブピーキングが大幅に増加し、その結果、所与の電力に対する回路５００の信号スイングが大きくなり、または所与の信号スイングに対する電力が小さくなる。
【００５７】
いくつかの例では、ＰＭＯＳトランジスタＭ３およびＭ４はＰＭＯＳトランジスタＭ１およびＭ２と同じ種類であってもよく、ＰＭＯＳトランジスタＭ１およびＭ２と同じアーキテクチャおよび寸法を有してもよい。そうすれば、固有のゲート−ドレイン間キャパシタンスの作用の打消しが、プロセス、電圧、および温度（ＰＶＴ）にわたってよく追従し得る。
【００５８】
クロスカップル型容量素子は、ＮＭＯＳトランジスタで実現される差動アクティブインダクタ負荷に適用されてもよい。このようなＮＭＯＳ差動負荷は、例えば、バッファ２１４、マルチプレクサ（ｍｕｘ）、または他の任意のさまざまな好適な駆動回路が差動ＰＭＯＳトランジスタペアで実現される場合に使用され得る。
【００５９】
図５Ｂは、本開示の例に係る、Ｃｇｄ（Ｃ２）の作用を打消す（または、少なくとも低減する）差動アクティブインダクタ負荷回路５１０の例を示す概略図である。回路５１０は、ドレインが出力ノード（Ｖｏ＋およびＶｏ−）に接続されたＮＭＯＳトランジスタＭ５およびＭ６の差動ペアを備える。抵抗器Ｒ１およびＲ２が、それぞれＮＭＯＳトランジスタＭ５およびＭ６のゲートとドレインとの間に接続される。ＮＭＯＳトランジスタＭ５およびＭ６のソースは、基準電位（例えば電気接地）に接続される。ＮＭＯＳトランジスタＭ５およびＭ６には固有のキャパシタンスＣｇｄおよびＣｇｓが存在するが、図５Ｂには図示しない。
【００６０】
また、アクティブインダクタ負荷回路５１０は、Ｃｇｄの作用を補償するために２つのクロスカップル型容量素子を備える。任意のさまざまな好適な種類の容量素子（例えばコンデンサ）が使用され得る。図５Ｂにおいて、容量素子はＮＭＯＳトランジスタＭ７およびＭ８で実現される。ＮＭＯＳトランジスタＭ７のドレインおよびソース同士が短絡し、ＮＭＯＳトランジスタＭ８のドレインおよびソース同士が短絡し得る。ＮＭＯＳトランジスタＭ７のゲートはＮＭＯＳトランジスタＭ５のゲートに接続されてもよく、トランジスタＭ７のドレインまたはソースのうちの少なくとも１つがＮＭＯＳトランジスタＭ６のドレインに接続されてもよい。また、ＮＭＯＳトランジスタＭ８のゲートはＮＭＯＳトランジスタＭ６のゲートに接続されてもよく、トランジスタＭ８のドレインまたはソースのうちの少なくとも１つがＮＭＯＳトランジスタＭ５のドレインに接続されてもよい。したがって、ＰＭＯＳトランジスタＭ７およびＭ８はクロスカップル型である。
【００６１】
ＮＭＯＳトランジスタＭ５のゲートノード上に追加の容量素子を設け、その容量素子の他の端子をトランジスタＭ５のドレインノード（同様に、出力ノードＶｏ＋）とは反対方向に動く信号ネット（出力ノードＶｏ−）に接続することによって、トランジスタＭ５へのＣｇｄの制限作用は打消され、または少なくとも低減され得る。同様に、ＮＭＯＳトランジスタＭ６のゲートノード上に追加の容量素子を設け、その容量素子の他の端子をトランジスタＭ６のドレインノード（同様に、出力ノードＶｏ−）と相補的に動く信号ネット（出力ノードＶｏ＋）に接続することによって、トランジスタＭ６へのＣｇｄの制限作用は打消され、または少なくとも低減され得る。クロスカップル型容量素子によって、アクティブインダクタ負荷回路５１０が誘導的に振舞う範囲が広がり、各アクティブインダクタのＱが増加する。したがって、回路５１０の達成可能なインダクティブピーキングが大幅に増加し、その結果、所与の電力に対する回路５１０の信号スイングが大きくなり、または所与の信号スイングに対する電力が小さくなる。
【００６２】
いくつかの例では、ＮＭＯＳトランジスタＭ７およびＭ８はＮＭＯＳトランジスタＭ５およびＭ６と同じ種類であってもよく、ＮＭＯＳトランジスタＭ５およびＭ６と同じアーキテクチャおよび寸法を有してもよい。そうすれば、Ｃｇｄの作用の打消しが、ＰＶＴにわたってよく追従し得る。
【００６３】
周期信号を分配するための動作例
図６は、本開示の例に係る、周期信号を分配するための動作６００の例を示す流れ図である。動作６００は、例えば、アクティブインダクタ負荷で終端された信号ネットペアに結合された駆動回路を有する装置（例えば、図２Ｂの回路２１０）によって行なわれ得る。装置の一例は、構成、クロック、および他の制御論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ１０５）を含む、および／または、ＦＰＧＡ全体にクロック信号を分配するための垂直領域１０９を含む、図１のアーキテクチャ１００を実現するクロック分配システムを備えたプログラマブルＩＣ（例えばＦＰＧＡ）である。
【００６４】
動作６００は、ブロック６０２において、装置が信号ネットペア（例えば、信号ネット２１６および２１７）上で差動周期信号（例えばクロック信号）を駆動することによって開始され得る。ブロック６０４において、装置は、少なくとも差動周期信号の周波数を含む周波数帯でインダクティブピーキングを示すように構成されたアクティブインダクタ負荷で、差動周期信号に負荷を与え得る。アクティブインダクタ負荷は、概して、各々がトランジスタと、当該トランジスタに電気的に結合された抵抗器とを含むアクティブインダクタのペアと、アクティブインダクタのペアに電気的に結合されたクロスカップル型容量素子のペアとを備える。
【００６５】
いくつかの例によれば、ブロック６０２における駆動は、差動電流モード論理（ＣＭＬ）バッファまたは差動ＣＭＬマルチプレクサ（ｍｕｘ）で差動周期信号を駆動することを含む。
【００６６】
いくつかの例によれば、アクティブインダクタのペアは第１および第２のトランジスタを含み、クロスカップル型容量素子のペアは第１および第２の容量素子を含む。この場合、第１の容量素子は第１のトランジスタのゲートと第２のトランジスタのドレインとの間に電気的に結合されてもよく、第２の容量素子は第２のトランジスタのゲートと第１のトランジスタのドレインとの間に電気的に結合されてもよい。いくつかの例では、第１の容量素子は第３のトランジスタを含む。この場合、第３のトランジスタのドレインは第３のトランジスタのソースに短絡してもよく、第３のトランジスタのゲートは第１のトランジスタのゲートに電気的に結合されてもよく、第３のトランジスタのソースまたはドレインのうちの少なくとも１つは第２のトランジスタのドレインに電気的に結合されてもよい。いくつかの例では、第２の容量素子は第４のトランジスタを含む。この場合、第４のトランジスタのドレインは第４のトランジスタのソースに短絡してもよく、第４のトランジスタのゲートは第２のトランジスタのゲートに電気的に結合されてもよく、第４のトランジスタのソースまたはドレインのうちの少なくとも１つは第１のトランジスタのドレインに電気的に結合される。いくつかの例では、第１、第２、第３、および第４のトランジスタはＮＭＯＳトランジスタであるが、他の例では、第１、第２、第３、および第４のトランジスタはＰＭＯＳトランジスタである。いくつかの例では、第３のトランジスタの接合キャパシタンスは第１のトランジスタのゲート−ドレイン間キャパシタンスにほぼ等しく、第４のトランジスタの接合キャパシタンスは第２のトランジスタのゲート−ドレイン間キャパシタンスとほぼ等しい。
【００６７】
本明細書（以下の特許請求の範囲を含む）で使用される、項目のリスト「のうちの少なくとも１つ」という用語は、それらの項目の任意の組合せを意味し、単一の構成要素の場合も含む。一例として、「ｘ、ｙ、およびｚのうちの少なくとも１つ」は、ｘ、ｙ、ｚ、ｘ−ｙ、ｘ−ｚ、ｙ−ｚ、ｘ−ｙ−ｚ、およびこれらの任意の組合せ（例えば、ｘ−ｙ−ｙおよびｘ−ｘ−ｙ−ｚ）をカバーすることが意図される。
【００６８】
上記は本開示の例に向けられたものであるが、その基本的な範囲を逸脱せずに、本開示の他の例および追加の例も考えられる。その範囲は以下の特許請求の範囲によって規定される。
【図１】
2019501536.tif 000005
【図２Ａ】
2019501536.tif 000006
【図２Ｂ】
2019501536.tif 000007
【図３】
2019501536.tif 000008
【図４】
2019501536.tif 000009
【図５Ａ】
2019501536.tif 000010
【図５Ｂ】
2019501536.tif 000011
【図６】
2019501536.tif 000012
【手続補正書】
【提出日】平成30年7月5日(2018.7.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アクティブインダクタ負荷であって、
各々がトランジスタと、前記トランジスタに電気的に結合された抵抗器とを含むアクティブインダクタのペアと、
前記アクティブインダクタのペアに電気的に結合されたクロスカップル型容量素子のペアとを備え、
前記アクティブインダクタのペアは第１および第２のトランジスタを含み、
前記クロスカップル型容量素子のペアは第１および第２の容量素子を含み、
前記第１の容量素子は、前記第１のトランジスタのゲートと前記第２のトランジスタのドレインとの間に電気的に結合され、
前記第２の容量素子は、前記第２のトランジスタのゲートと前記第１のトランジスタのドレインとの間に電気的に結合され、
前記第１の容量素子は第３のトランジスタを含み、
前記第３のトランジスタのドレインは前記第３のトランジスタのソースに短絡し、
前記第３のトランジスタのゲートは前記第１のトランジスタの前記ゲートに電気的に結合され、
前記第３のトランジスタの前記ソースまたは前記ドレインのうちの少なくとも１つは前記第２のトランジスタの前記ドレインに電気的に結合される、アクティブインダクタ負荷。
【請求項２】
各アクティブインダクタにおける前記トランジスタはフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を含む、請求項１に記載のアクティブインダクタ負荷。
【請求項３】
前記第２の容量素子は第４のトランジスタを含み、
前記第４のトランジスタのドレインは前記第４のトランジスタのソースに短絡し、
前記第４のトランジスタのゲートは前記第２のトランジスタの前記ゲートに電気的に結合され、
前記第４のトランジスタの前記ソースまたは前記ドレインのうちの少なくとも１つは前記第１のトランジスタの前記ドレインに電気的に結合される、請求項１に記載のアクティブインダクタ負荷。
【請求項４】
前記第３および第４のトランジスタは、前記第１および第２のトランジスタと同じ種類であり、前記第１および第２のトランジスタと同じアーキテクチャおよび寸法を有する、請求項３に記載のアクティブインダクタ負荷。
【請求項５】
前記第１、第２、第３、および第４のトランジスタはｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタである、請求項３に記載のアクティブインダクタ負荷。
【請求項６】
前記第３のトランジスタの接合キャパシタンスは、前記第１のトランジスタのゲート−ドレイン間キャパシタンスとほぼ等しく、
前記第４のトランジスタの接合キャパシタンスは、前記第２のトランジスタのゲート−ドレイン間キャパシタンスとほぼ等しい、請求項３に記載のアクティブインダクタ負荷。
【請求項７】
前記第１のトランジスタのソースおよび前記第２のトランジスタのソースは基準電位に電気的に結合され、
前記アクティブインダクタ負荷で負荷を与えるために、前記第１のトランジスタの前記ドレインおよび前記第２のトランジスタの前記ドレインは差動信号ネットペアに電気的に結合される、請求項１に記載のアクティブインダクタ負荷。
【請求項８】
各アクティブインダクタにおける前記抵抗器は、各アクティブインダクタにおける前記トランジスタのゲートとドレインとの間に電気的に結合され、
各アクティブインダクタにおける前記抵抗器の抵抗は、各アクティブインダクタにおける前記トランジスタの相互コンダクタンスの逆数よりも大きい、請求項１に記載のアクティブインダクタ負荷。
【請求項９】
各アクティブインダクタは、少なくとも前記アクティブインダクタのペアに印加される差動周期信号の周波数を含む周波数帯でインダクティブピーキングを示すように構成されている、請求項１に記載のアクティブインダクタ負荷。
【請求項１０】
差動周期信号を分配する方法であって、
信号ネットペア上で前記差動周期信号を駆動するステップと、
少なくとも前記差動周期信号の周波数を含む周波数帯でインダクティブピーキングを示すように構成されたアクティブインダクタ負荷で、前記差動周期信号に負荷を与えるステップとを含み、
前記アクティブインダクタ負荷は、
各々がトランジスタと、前記トランジスタに電気的に結合された抵抗器とを含むアクティブインダクタのペアと、
前記アクティブインダクタのペアに電気的に結合されたクロスカップル型容量素子のペアとを備え、
前記アクティブインダクタのペアは第１および第２のトランジスタを含み、
前記クロスカップル型容量素子のペアは第１および第２の容量素子を含み、
前記第１の容量素子は、前記第１のトランジスタのゲートと前記第２のトランジスタのドレインとの間に電気的に結合され、
前記第２の容量素子は、前記第２のトランジスタのゲートと前記第１のトランジスタのドレインとの間に電気的に結合され、
前記第１の容量素子は第３のトランジスタを含み、
前記第３のトランジスタのドレインは前記第３のトランジスタのソースに短絡し、
前記第３のトランジスタのゲートは前記第１のトランジスタの前記ゲートに電気的に結合され、
前記第３のトランジスタの前記ソースまたは前記ドレインのうちの少なくとも１つは前記第２のトランジスタの前記ドレインに電気的に結合される、方法。
【請求項１１】
前記駆動するステップは、差動電流モード論理（ＣＭＬ）バッファまたは差動電流モード論理（ＣＭＬ）マルチプレクサ（ｍｕｘ）で前記差動周期信号を駆動するステップを含む、請求項１０に記載の方法。
【請求項１２】
前記第２の容量素子は第４のトランジスタを含み、
前記第４のトランジスタのドレインは前記第４のトランジスタのソースに短絡し、
前記第４のトランジスタのゲートは前記第２のトランジスタの前記ゲートに電気的に結合され、
前記第４のトランジスタの前記ソースまたは前記ドレインのうちの少なくとも１つは前記第１のトランジスタの前記ドレインに電気的に結合される、請求項１０に記載の方法。
【請求項１３】
プログラマブル集積回路（ＩＣ）であって、
複数の構成可能論理ブロックと、
前記複数の構成可能論理ブロックに結合され、複数の駆動回路と複数の信号ネットペアとを含み、前記複数の駆動回路と前記複数の信号ネットペアとを介して前記プログラマブルＩＣの全体に１つ以上の周期信号を分配するように構成されたクロック分配システムとを備え、
前記信号ネットペアのうちの少なくとも１つは、アクティブインダクタ負荷で終端されており、
前記アクティブインダクタ負荷は、
各々がトランジスタと、前記トランジスタのゲートとドレインとの間に電気的に結合された抵抗器とを含むアクティブインダクタのペアを備え、各アクティブインダクタにおける前記抵抗器の抵抗は、各アクティブインダクタにおける前記トランジスタの相互コンダクタンスの逆数よりも大きく、前記アクティブインダクタ負荷はさらに、
前記アクティブインダクタのペアに電気的に結合されたクロスカップル型容量素子のペアを備える、プログラマブルＩＣ。
【請求項１４】
前記アクティブインダクタのペアは第１および第２のトランジスタを含み、
前記クロスカップル型容量素子のペアは第１および第２の容量素子を含み、
前記第１の容量素子は、前記第１のトランジスタのゲートと前記第２のトランジスタのドレインとの間に電気的に結合され、
前記第２の容量素子は、前記第２のトランジスタのゲートと前記第１のトランジスタのドレインとの間に電気的に結合され、
前記第１の容量素子は第３のトランジスタを含み、
前記第３のトランジスタのドレインは前記第３のトランジスタのソースに短絡し、
前記第３のトランジスタのゲートは前記第１のトランジスタの前記ゲートに電気的に結合され、
前記第３のトランジスタの前記ソースまたは前記ドレインのうちの少なくとも１つは前記第２のトランジスタの前記ドレインに電気的に結合される、請求項１３に記載のプログラマブルＩＣ。
【請求項１５】
前記第２の容量素子は第４のトランジスタを含み、
前記第４のトランジスタのドレインは前記第４のトランジスタのソースに短絡し、
前記第４のトランジスタのゲートは前記第２のトランジスタの前記ゲートに電気的に結合され、
前記第４のトランジスタの前記ソースまたは前記ドレインのうちの少なくとも１つは前記第１のトランジスタの前記ドレインに電気的に結合され、
前記第３のトランジスタの接合キャパシタンスは、前記第１のトランジスタのゲート−ドレイン間キャパシタンスとほぼ等しく、
前記第４のトランジスタの接合キャパシタンスは、前記第２のトランジスタのゲート−ドレイン間キャパシタンスとほぼ等しい、請求項１４に記載のプログラマブルＩＣ。
【国際調査報告】
2019501536.tif 000013
2019501536.tif 000014