(57)【要約】【課題】セルの高密度化を実現しつつ、読み出し動作の高速化を図る。【解決手段】磁気ランダムアクセスメモリのデータ読み出し方法は、第１の配線ＢＬと、複数の第２の配線ＷＬｎと、第１及び第２の配線間の第１及び第２の配線の交点にそれぞれ配置され、第１の配線と電気的にそれぞれ接続された複数の磁気抵抗効果素子ＭＴＪｎとを具備し、磁気抵抗効果素子の中から選択された選択素子ＭＴＪ３のデータを読み出す場合、選択素子ＭＴＪ３に対応する第２の配線の中から選択された選択配線ＷＬ３に第１の電流Ｉｒ１を流しながら、第１の配線から選択素子ＭＴＪ３に流す第２の電流Ｉｒ２によって選択素子ＭＴＪ３の抵抗値を読み取る。【選択図】図１０
2006294191.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在された第１の配線と、
前記第１の方向と異なる第２の方向に延在された複数の第２の配線と、
前記第１及び第２の配線間の前記第１及び第２の配線の交点にそれぞれ配置され、前記第１の配線と電気的にそれぞれ接続された複数の磁気抵抗効果素子と
を具備し、
前記複数の磁気抵抗効果素子の中から選択された選択素子のデータを読み出す場合、
前記選択素子に対応する前記第２の配線の中から選択された選択配線に第１の電流を流しながら、前記第１の配線から前記選択素子に流す第２の電流によって前記選択素子の抵抗値を読み取る
ことを特徴とする磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項２】
前記複数の磁気抵抗効果素子と前記第２の配線との間に配置された第３の配線をさらに具備し、
前記複数の磁気抵抗効果素子は、固定層と自由層とこれら固定層及び自由層に挟まれたトンネル障壁層とをそれぞれ有するＭＴＪ（Magnetic Tunnel Junction）素子であり、
前記固定層及び前記自由層の一方は前記第１の配線に電気的に接続され、前記固定層及び前記自由層の他方は前記第３の配線に電気的に接続されることで、前記複数の磁気抵抗効果素子は互いに並列に接続されており、
前記複数の磁気抵抗効果素子は、前記第２の方向を向く磁化容易軸をそれぞれ有し、
前記第１の電流により発生した磁界を前記選択素子に印加している間、前記第２の電流を用いて読み出した前記選択素子の前記抵抗値が増加するか減少するかにより、データの判別を行う
ことを特徴とする請求項１に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項３】
前記複数の磁気抵抗効果素子と前記第２の配線との間に配置された第３の配線をさらに具備し、
前記複数の磁気抵抗効果素子は、固定層と自由層とこれら固定層及び自由層に挟まれたトンネル障壁層とをそれぞれ有するＭＴＪ（Magnetic Tunnel Junction）素子であり、
前記固定層及び前記自由層の一方は前記第１の配線に電気的に接続され、前記固定層及び前記自由層の他方は前記第３の配線に電気的に接続されることで、前記複数の磁気抵抗効果素子は互いに並列に接続されており、
前記複数の磁気抵抗効果素子は、前記第１の方向を向く磁化容易軸をそれぞれ有し、
前記選択素子に第１のデータを書き込む際に前記第２の配線に第１の書き込み方向に書き込み電流を流し、前記選択素子に第２のデータを書き込む際に前記第２の配線に第２の書き込み方向に前記書き込み電流を流した場合、
前記第１の電流を前記第２の書き込み方向に流した際に発生した磁界を前記選択素子に印加している間、前記第２の電流を用いて前記選択素子の前記抵抗値を読み出したとき、前記抵抗値が増加すれば前記第１のデータと判断し、前記抵抗値が変化しなければ前記第２のデータと判断し、
前記第１の電流を前記第１の書き込み方向に流した際に発生した磁界を前記選択素子に印加している間、前記第２の電流を用いて前記選択素子の前記抵抗値を読み出したとき、前記抵抗値が変化しなければ前記第１のデータと判断し、前記抵抗値が減少すれば前記第２のデータと判断する
ことを特徴とする請求項１に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項４】
前記磁気抵抗効果素子と前記第２の配線との間にそれぞれ配置され、前記磁気抵抗効果素子と電気的にそれぞれ接続された複数の第３の配線と、
前記第２の方向に延在され、前記第３の配線と電気的にそれぞれ接続された複数の第４の配線と
をさらに具備し、
前記複数の磁気抵抗効果素子は、固定層と自由層とこれら固定層及び自由層に挟まれたトンネル障壁層とをそれぞれ有するＭＴＪ素子、
前記複数の磁気抵抗効果素子は、第１の自由層と前記第１の自由層と反強磁性結合した第２の自由層と前記第１及び第２の自由層に挟まれた導電層とをそれぞれ有する第１のＧＭＲ素子、又は、
前記複数の磁気抵抗効果素子は、固定層と自由層とこれら固定層及び自由層に挟まれた導電層とをそれぞれ有する第２のＧＭＲ素子である
ことを特徴とする請求項１に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項５】
第１の方向に延在された第１の配線と、
前記第１の方向と異なる第２の方向に延在された第２の配線と、
前記第１及び第２の配線間の前記第１及び第２の配線の交点にそれぞれ配置され、一端と他端とを有し、前記一端が前記第１の配線と電気的に接続された磁気抵抗効果素子と、
前記磁気抵抗効果素子の前記他端と電気的に接続されたスイッチング素子と
を具備し、
前記磁気抵抗効果素子のデータを読み出す場合、
前記第２の配線に第１の電流を流しながら、前記第１の配線から前記磁気抵抗効果素子に流す第２の電流によって前記磁気抵抗効果素子の抵抗値を読み取る
ことを特徴とする磁気ランダムアクセスメモリのデータ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）のデータ読み出し方法に関する。
【背景技術】
【０００２】
近年、トンネル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子を有する磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）が提案されている。この磁気ランダムアクセスメモリは、例えば、非特許文献１によって開示されている。
【０００３】
図１０３は、従来技術による磁気ランダムアクセスメモリにおける１Ｔｒ＋１ＭＴＪ型のメモリセルの概略的な断面図を示す。図１０３に示すように、１Ｔｒ＋１ＭＴＪ型では、ビット線ＢＬと書き込みワード線ＷＷＬとの交点に配置されたＭＴＪ素子ＭＴＪと、このＭＴＪ素子ＭＴＪに電気的に接続された読み出しスイッチング素子であるＭＯＳトランジスタＴｒとで、１セルが構成されている。
【０００４】
ここで、ＭＴＪ素子ＭＴＪは、固定層１３とトンネル障壁層１４と自由層１５とで構成されており、薄い絶縁膜（トンネル障壁層１４）が２枚の磁性体薄膜（固定層１３及び自由層１５）で挟まれた構造となっている。
【０００５】
ＭＴＪ素子の自由層１５にはビット線ＢＬが接続され、ＭＴＪ素子の固定層１３には読み出し線ＲＬが接続され、そして、ＭＴＪ素子とは電気的に分離して書き込みワード線ＷＷＬが配置されている。また、ＭＯＳトランジスタＴｒの一方のソース／ドレイン拡散層Ｓ／Ｄは、コンタクト、配線及び読み出し線ＲＬを介して、ＭＴＪ素子の固定層１３に接続され、ＭＯＳトランジスタＴｒの他方のソース／ドレイン拡散層Ｓ／Ｄは、コンタクトを介して、グランド線ＧＬに接続されている。
【０００６】
このような磁気ランダムアクセスメモリでは、ＭＴＪ素子を情報記憶素子として用い、次のような原理でＭＴＪ素子に“１”，“０”データが記憶される。
【０００７】
ＭＴＪ素子は、固定層１３及び自由層１５の磁化の向きが互いに平行になった場合と互いに反平行になった場合の２つの状態を作ることが可能である。ここで、磁化の向きが互いに平行になった場合は、トンネル障壁層１４を流れるトンネル抵抗は最も低くなり、この状態で“０”データを記憶させることができる。一方、磁化の向きが互いに反平行になった場合は、トンネル障壁層１４を流れるトンネル抵抗は最も高くなり、この状態で“１”データを記憶させることができる。このような原理を利用して、“１”，“０”データの書き込み／読み出し動作は以下のように行われる。
【０００８】
ＭＴＪ素子に“１”，“０”データを書き込む場合は、任意の選択セルに対して一対の書き込みワード線ＷＷＬ及びビット線ＢＬを選択し、この選択された書き込みワード線ＷＷＬ及びビット線ＢＬの両方に書き込み電流を流す。これにより、書き込みワード線ＷＷＬ及びビット線ＢＬの書き込み電流により発生した電流磁界が選択セルのＭＴＪ素子に印加され、このＭＴＪ素子の自由層１５の磁化が反転閾値を超えて反転するか反転しないかにより“１”，“０”データが書き込まれる。この際、書き込みワード線ＷＷＬは電気的に孤立しているので、書き込み時にＭＴＪ素子に電圧がかかることはなく、素子の破壊を抑制できる。
【０００９】
一方、ＭＴＪ素子に書き込まれた“１”，“０”データを読み出す場合は、このＭＴＪ素子の一端につながったビット線ＢＬを選択し、ＭＴＪ素子の他端につながったＭＯＳトランジスタＴｒのゲート電極（読み出しワード線ＲＷＬ）をＯＮする。これにより、ビット線ＢＬからグランド線ＧＬに読み出し電流を流し、ＭＴＪ素子の抵抗状態を読み取ることで、ＭＴＪ素子の状態の判別を行う。このように任意のＭＴＪ素子のデータを読み出すことによって、他のＭＴＪ素子に読み出し電流が回り込むことを阻止できるため、高い読み出し信号マージンを得ることが可能となる。
【００１０】
以上のような１Ｔｒ＋１ＭＴＪ型のメモリセルでは、ＭＴＪ素子とＭＯＳトランジスタとが１対１で接続する構造であるので、読み出し線ＲＬやＭＯＳトランジスタＴｒの大きさが全てセルの大きさに影響するため、小さなセルを構成するのが困難であり、また多層化による実質的なセル面積の縮小を図ることも困難であった。
【００１１】
そこで、この問題を解決するための一つの方策として、２ビット以上のＭＴＪ素子を並列に接続した「梯子型セル」が提案されている（例えば特許文献１参照）。この梯子型セルにおいては、並列接続されたＭＴＪ素子に一括して読み出し電流を流すために、並列接続されたＭＴＪ素子に対して１つのＭＯＳトランジスタしか必要としない。このため、ＭＴＪ素子の並列数を大きくできるほど、実質的なセル面積の縮小を図ることができるという長所が存在している。
【００１２】
しかしながら、梯子型セルにおいて読み出し動作を行う場合、読み出し電流は、選択セルだけでなく、選択セルと同じビット線に並列接続された他のセルにも同時に流れる。このため、選択セルの状態を読み出すためには、この選択セルに対して期待値を書き込み、データを判別した後に、再び書き込み動作を行ってもとの状態に戻すという、４サイクルからなる複雑な読み出し動作が必要であった。従って、書き込み動作にかかる時間が必然的に長くなり、実用化に向けての妨げとなっていた。
【非特許文献１】Roy Scheuerlein, et al.，A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell，「2000 ISSCC Digest of Technical Papers」，（米国），2000年2月，p.128-129
【特許文献１】特開2002-110933号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、セルの高密度化を実現しつつ、読み出し動作の高速化を図ることが可能な磁気ランダムアクセスメモリのデータ読み出し方法を提供する。
【課題を解決するための手段】
【００１４】
本発明の第１の視点による磁気ランダムアクセスメモリのデータ読み出し方法は、第１の方向に延在された第１の配線と、前記第１の方向と異なる第２の方向に延在された複数の第２の配線と、前記第１及び第２の配線間の前記第１及び第２の配線の交点にそれぞれ配置され、前記第１の配線と電気的にそれぞれ接続された複数の磁気抵抗効果素子とを具備し、前記複数の磁気抵抗効果素子の中から選択された選択素子のデータを読み出す場合、前記選択素子に対応する前記第２の配線の中から選択された選択配線に第１の電流を流しながら、前記第１の配線から前記選択素子に流す第２の電流によって前記選択素子の抵抗値を読み取る。
【００１５】
本発明の第２の視点による磁気ランダムアクセスメモリのデータ読み出し方法は、第１の方向に延在された第１の配線と、前記第１の方向と異なる第２の方向に延在された第２の配線と、前記第１及び第２の配線間の前記第１及び第２の配線の交点にそれぞれ配置され、一端と他端とを有し、前記一端が前記第１の配線と電気的に接続された磁気抵抗効果素子と、前記磁気抵抗効果素子の前記他端と電気的に接続されたスイッチング素子とを具備し、前記磁気抵抗効果素子のデータを読み出す場合、前記第２の配線に第１の電流を流しながら、前記第１の配線から前記磁気抵抗効果素子に流す第２の電流によって前記磁気抵抗効果素子の抵抗値を読み取る。
【発明の効果】
【００１６】
本発明によれば、セルの高密度化を実現しつつ、読み出し動作の高速化を図ることが可能な磁気ランダムアクセスメモリのデータ読み出し方法を提供できる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１８】
［１］第１の実施形態
第１の実施形態は、ＭＴＪ（Magnetic Tunnel Junction）素子を用いた梯子型の磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）を例にあげる。
【００１９】
［１−１］構造
図１は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのブロック図を示す。図２は、図１のメモリセルアレイの１ブロック図を示す。図３は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【００２０】
図１に示すように、複数のビット線ＢＬｎ（ｎ＝１，２，３，…）と複数の読み出し線ＲＬｎ（ｎ＝１，２，３，…）がＸ方向に延在され、複数のワード線ＷＬｎ（ｎ＝１，２，３，…）がＹ方向（例えばＸ方向に対して垂直方向）に延在され、ビット線ＢＬｎとワード線ＷＬｎとの交点にＭＴＪ素子ＭＴＪｎ（ｎ＝１，２，３，…）が配置される。これにより、マトリックス状のメモリセルアレイ１が形成されている。
【００２１】
メモリセルアレイ１の周囲には、電圧源＆電流源／シンク２、ロウデコーダ＆電流源／シンク３、電流源／シンク４、カラムデコーダ＆電流源／シンク５、電流センス回路６、書き込みトランジスタＴｗｎ（ｎ＝１，２，３，…）、読み出しトランジスタＴｒｎａ，Ｔｒｎｂ（ｎ＝１，２，３，…）、直列抵抗Ｒｎ（ｎ＝１，２，３，…）が設けられている。
【００２２】
ビット線ＢＬｎの一端には、読み出しトランジスタＴｒｎｂのソース／ドレインの一端が接続されている。読み出しトランジスタＴｒｎｂのソース／ドレインの他端は例えば定電圧又は定電流発生回路、接地回路等に接続され、読み出しトランジスタＴｒｎｂのゲートは電圧源＆電流源／シンク２（アドレス生成回路、デコーダ回路等）に接続されている。
【００２３】
ビット線ＢＬｎの他端には、書き込みトランジスタＴｗｎのソース／ドレインの一端が接続されている。書き込みトランジスタＴｗｎのソース／ドレインの他端は接地され、書き込みトランジスタＴｗｎのゲートはカラムデコーダ＆電流源／シンク５に接続されている。
【００２４】
ワード線ＷＬｎの一端には、ロウデコーダ＆電流源／シンク３が接続され、ワード線ＷＬｎの他端には、電流源／シンク４が接続されている。
【００２５】
読み出し線ＲＬｎの電圧源＆電流源／シンク２と反対側の端部には、読み出しトランジスタＴｒｎａのソース／ドレインの一端が接続されている。読み出しトランジスタＴｒｎａのゲートには、カラムデコーダ＆電流源／シンク５が接続され、読み出しトランジスタＴｒｎａソース／ドレインの他端には、直列抵抗Ｒｎの一端が接続されている。直列抵抗Ｒｎの他端は接地され、直列抵抗Ｒｎの両端には電流センス回路６が接続されている。
【００２６】
図２に示すように、メモリセルアレイの１ブロック１０において、各ＭＴＪ素子ＭＴＪｎの一端は同じビット線ＢＬ１に接続され、各ＭＴＪ素子ＭＴＪｎの他端は同じ読み出し線ＲＬ１に接続されている。これにより、１ブロック１０の各ＭＴＪ素子ＭＴＪｎは互いに並列に接続され、いわゆる梯子型構造になっている。
【００２７】
図３に示すように、具体的には、メモリセルアレイの１ブロック１０は、ビット線ＢＬ及び読み出し線ＲＬ間にＭＴＪ素子ＭＴＪｎが配置されている。ここで、各ＭＴＪ素子ＭＴＪｎは、固定層（ピン層）１３と、トンネル障壁層１４と、自由層（フリー層）１５とで構成されている。そして、各ＭＴＪ素子ＭＴＪｎの固定層１３は読み出し線ＲＬに直接接続され、各ＭＴＪ素子ＭＴＪｎの自由層１５はビット線ＢＬにコンタクトＣａｎを介して接続されている。また、ワード線ＷＬｎは、読み出し線ＲＬの下方に配置され、ＭＴＪ素子ＭＴＪｎとは電気的に分離されている。尚、ＭＴＪ素子ＭＴＪｎについては、第８の実施形態において詳説する。
【００２８】
［１−２］製造方法
図４乃至図７は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの製造工程の概略的な断面図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【００２９】
まず、図４に示すように、通常の半導体プロセスでシリコン基板（図示せず）上にＣＭＯＳ回路（図示せず）が形成され、このＣＭＯＳ回路上に多層配線（図示せず）が形成され、さらに、この多層配線上に第１の絶縁膜１１が形成される。そして、この第１の絶縁膜１１の上面がＣＭＰ（Chemical Mechanical Polish）などで平坦化される。次に、通常のメタル配線プロセスを用いて、第１の絶縁膜１１上にワード線ＷＬｎが形成される。次に、ワード線ＷＬｎを第２の絶縁膜１２で覆い、この第２の絶縁膜１２の上面がＣＭＰなどで平坦化される。
【００３０】
次に、図５に示すように、第２の絶縁膜１２上に読み出し線ＲＬが形成され、この読み出し線ＲＬ上にＭＴＪ素子となる固定層１３、トンネル障壁層１４及び自由層１５が順に堆積される。
【００３１】
次に、図６に示すように、通常のレジストを用いたリソグラフィー技術を用いて、固定層１３、トンネル障壁層１４及び自由層１５がパターニングされ、ＭＴＪ素子ＭＴＪｎが形成される。この際、ＭＴＪ素子ＭＴＪｎをパターニングするエッチングは、固定層１３の上面で止めてもよいし、読み出し線ＲＬの上面で止めてもよい。
【００３２】
次に、図７に示すように、第３の絶縁膜１６が堆積され、この第３の絶縁膜１６の上面が平坦化される。次に、第３の絶縁膜１６内にＶｉａホールが形成され、ＭＴＪ素子ＭＴＪｎの上面の一部が露出される。その後、Ｖｉａホール内に金属材が埋め込まれ、ＭＴＪ素子ＭＴＪｎに接続するコンタクトＣａｎが形成される。
【００３３】
尚、Ｖｉａホールを形成する代わりに、レジストエッチバックやＣＭＰ等の技術を用いてＭＴＪ素子ＭＴＪｎの上部の絶縁膜１６を削り、ＭＴＪ素子ＭＴＪｎの上部のみを露出させてもよい。また、ＭＴＪ素子ＭＴＪｎとビット線ＢＬとを接続するコンタクトＣａｎの代わりに、ＭＴＪ素子ＭＴＪｎをパターニングする際のマスクを利用してもよく、ＭＴＪ素子ＭＴＪｎのパターニング時のマスクを導電材で形成し、このマスクをパターニング後も残してコンタクトとして機能させてもよい。
【００３４】
次に、図３に示すように、通常のメタル配線プロセスを用いて、第３の絶縁膜１６及びコンタクトＣａｎ上にビット線ＢＬが形成される。このようにして、梯子型の磁気ランダムアクセスメモリが完成する。
【００３５】
［１−３］書き込み／読み出し動作
第１の実施形態に係わる磁気ランダムアクセスメモリの書き込み／読み出し動作について、ビット線容易軸型とワード線容易軸型とに分けて、以下に説明する。
【００３６】
［１−３ａ］ビット線容易軸型
ビット線容易軸型では、ビット線電流により発生する磁場の方向が、ＭＴＪ素子の磁化容易軸方向（長手方向）に向く。すなわち、ＭＴＪ素子の磁化容易軸方向がワード線ＷＬの延在方向とほぼ平行になり、ＭＴＪ素子の磁化困難軸方向（長手方向に対して垂直な方向）がビット線ＢＬの延在方向とほぼ平行になる。
【００３７】
Ａ）書き込み動作
図８は、本発明の第１の実施形態に係るビット線容易軸型の“０”データ書き込み時のセルの概略的な平面図を示す。以下、ビット線容易軸型の“０”データ書き込み動作について説明する。
【００３８】
まず、ワード線ＷＬ３とビット線ＢＬが選択され、これらワード線ＷＬ３とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、ワード線ＷＬ３とビット線ＢＬのクロスポイント部に位置するＭＴＪ素子ＭＴＪ３に印加される。その結果、ＭＴＪ素子ＭＴＪ３の固定層１３及び自由層１５の磁化の向きが互いに平行となり、ＭＴＪ素子ＭＴＪ３にデータが書き込まれる。このように、磁化の向きが互いに平行となった状態を、ここでは、“０”データが書き込まれた状態とする。
【００３９】
図９は、本発明の第１の実施形態に係るビット線容易軸型の“１”データ書き込み時のセルの概略的な平面図を示す。以下、ビット線容易軸型の“１”データ書き込み動作について説明する。
【００４０】
まず、ワード線ＷＬ４とビット線ＢＬが選択され、これらワード線ＷＬ４とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、ワード線ＷＬ４とビット線ＢＬのクロスポイント部に位置するＭＴＪ素子ＭＴＪ４に印加される。その結果、ＭＴＪ素子ＭＴＪ４の固定層１３及び自由層１５の磁化の向きが互いに反平行となり、ＭＴＪ素子ＭＴＪ４にデータが書き込まれる。このように、磁化の向きが互いに反平行となった状態を、ここでは、“１”データが書き込まれた状態とする。
【００４１】
尚、本実施形態のように固定層１３の磁化が紙面の上向きに固定されている例において、“０”データを書き込む場合は、ビット線ＢＬに紙面の左から右へ第２の書き込み電流Ｉｗ２を流し（図８）、“１”データを書き込む場合は、ビット線ＢＬに紙面の右から左へ第２の書き込み電流Ｉｗ２を流す（図９）。このように、第２の書き込み電流Ｉｗ２を逆方向に流すことで、２値のデータを書き分けることが可能である。この際、ワード線ＷＬ３，ＷＬ４に流す第１の書き込み電流Ｉｗ１は、紙面の下から上へ流しても、紙面の上から下へ流しても、どちらでもよい。
【００４２】
Ｂ）読み出し動作
図１０は、本発明の第１の実施形態に係るビット線容易軸型の“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図を示す。
【００４３】
図１０に示すように、第１の実施形態に係るビット線容易軸型の読み出し動作では、ビット線ＢＬから読み出し線ＲＬに選択セルＳＣｎの抵抗値を読むための第２の読み出し電流Ｉｒ２を流しながら、選択セルＳＣｎに対応するワード線ＷＬｎに第１の読み出し電流Ｉｒ１を流す。そして、第１の読み出し電流Ｉｒ１を流した状態での第２の読み出し電流Ｉｒ２の変化からＭＴＪ素子ＭＴＪｎにおける抵抗値の変化を読み取り、“１”，“０”データの判別を行う。
【００４４】
図１１は、本発明の第１の実施形態に係るビット線容易軸型の“０”データ読み出し時のセルの概略的な平面図を示す。以下に、図１１を用いて、ビット線容易軸型の“０”データ読み出し動作について説明する。
【００４５】
まず、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。その後、ワード線ＷＬ３に第１の読み出し電流Ｉｒ１を流すことにより、この第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ３に印加される。その結果、ＭＴＪ素子ＭＴＪ３の自由層１５の磁化のみが反応し、この自由層１５の磁化が途中まで回転する。これにより、読み出し前は、ＭＴＪ素子ＭＴＪ３の磁化が平行状態であったのに対し、第１の読み出し電流Ｉｒ１を流している間は、ＭＴＪ素子ＭＴＪ３の磁化が平行状態で無くなる（固定層１３及び自由層１５の磁化が平行状態から傾いた状態となる）。従って、ＭＴＪ素子ＭＴＪ３では抵抗値が最も低くなる平行状態が崩れるため、ＭＴＪ素子ＭＴＪ３の抵抗値は増加する。このため、第１の読み出し電流Ｉｒ１が流れている間のみ、１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが増加する。
【００４６】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉよりも減少、すなわち１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが増加することで、選択セルＳＣ１に“０”データが記憶されていたことが判別できる。
【００４７】
尚、ワード線ＷＬ３に流す第１の読み出し電流Ｉｒ１をＯＦＦにすることによって、ＭＴＪ素子ＭＴＪ３の自由層１５の磁化は再びもとの状態（図８の平行状態）に戻る。
【００４８】
図１２は、本発明の第１の実施形態に係るビット線容易軸型の“１”データ読み出し時のセルの概略的な平面図を示す。以下に、図１２を用いて、ビット線容易軸型の“１”データ読み出し動作について説明する。
【００４９】
まず、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。その後、ワード線ＷＬ４に第１の読み出し電流Ｉｒ１を流すことにより、この第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ４に印加される。その結果、ＭＴＪ素子ＭＴＪ４の自由層１５の磁化のみが反応し、この自由層１５の磁化が途中まで回転する。これにより、読み出し前は、ＭＴＪ素子ＭＴＪ４の磁化が反平行状態であったのに対し、第１の読み出し電流Ｉｒ１を流している間は、ＭＴＪ素子ＭＴＪ４の磁化が反平行状態で無くなる（固定層１３及び自由層１５の磁化が反平行状態から傾いた状態となる）。従って、ＭＴＪ素子ＭＴＪ４では抵抗値が最も高くなる反平行状態が崩れるため、ＭＴＪ素子ＭＴＪ４の抵抗値は減少する。このため、第１の読み出し電流Ｉｒ１が流れている間のみ、１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが減少する。
【００５０】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉよりも増加、すなわち１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが減少することで、選択セルＳＣ２に“１”データが記憶されていたことが判別できる。
【００５１】
尚、ワード線ＷＬ４に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＭＴＪ素子ＭＴＪ４の自由層１５の磁化は再びもとの状態（図９の反平行状態）に戻る。
【００５２】
［１−３ｂ］ワード線容易軸型
ワード線容易軸型では、ワード線電流により発生する磁場の方向が、ＭＴＪ素子の磁化容易軸方向に向く。すなわち、ＭＴＪ素子の磁化容易軸方向がビット線ＢＬの延在方向とほぼ平行になり、ＭＴＪ素子の磁化困難軸方向がワード線ＷＬの延在方向とほぼ平行になる。
【００５３】
Ａ）書き込み動作
図１３は、本発明の第１の実施形態に係るワード線容易軸型の“０”データ書き込み時のセルの概略的な平面図を示す。以下、ワード線容易軸型の“０”データ書き込み動作について説明する。
【００５４】
まず、ワード線ＷＬ３とビット線ＢＬが選択され、これらワード線ＷＬ３とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、ワード線ＷＬ３とビット線ＢＬのクロスポイント部に位置するＭＴＪ素子ＭＴＪ３に印加される。その結果、ＭＴＪ素子ＭＴＪ３の固定層１３及び自由層１５の磁化の向きが互いに平行となり、ＭＴＪ素子ＭＴＪ３にデータが書き込まれる。このように、磁化の向きが互いに平行となった状態を、ここでは、“０”データが書き込まれた状態とする。
【００５５】
図１４は、本発明の第１の実施形態に係るワード線容易軸型の“１”データ書き込み時のセルの概略的な平面図を示す。以下、ワード線容易軸型の“１”データ書き込み動作について説明する。
【００５６】
まず、ワード線ＷＬ４とビット線ＢＬが選択され、これらワード線ＷＬ４とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、ワード線ＷＬ４とビット線ＢＬのクロスポイント部に位置するＭＴＪ素子ＭＴＪ４に印加される。その結果、ＭＴＪ素子ＭＴＪ４の固定層１３及び自由層１５の磁化の向きが互いに反平行となり、ＭＴＪ素子ＭＴＪ４にデータが書き込まれる。このように、磁化の向きが互いに反平行となった状態を、ここでは、“１”データが書き込まれた状態とする。
【００５７】
尚、ビット線容易軸型では、書き込みデータに応じてビット線ＢＬに流す第２の書き込み電流Ｉｗ２の方向を変化させたのに対し、ワード線容易軸型では、書き込みデータに応じてワード線ＷＬに流す第１の書き込み電流Ｉｗ１の方向を変化させる。すなわち、本実施形態のように固定層１３の磁化が紙面の左向きに固定されている例において、“０”データを書き込む場合は、ワード線ＷＬに紙面の上から下へ第１の書き込み電流Ｉｗ１を流し（図１３）、“１”データを書き込む場合は、ワード線ＷＬに紙面の下から上へ第１の書き込み電流Ｉｗ１を流す（図１４）。このように、第１の書き込み電流Ｉｗ１を逆方向に流すことで、２値のデータを書き分けることが可能である。この際、ビット線ＢＬに流す第２の書き込み電流Ｉｗ２は、紙面の右から左へ流しても、紙面の左から右へ流しても、どちらでもよい。
【００５８】
Ｂ）読み出し動作
図１５は、本発明の第１の実施形態に係るワード線容易軸型の“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図を示す。
【００５９】
図１５に示すように、第１の実施形態に係るワード線容易軸型の読み出し動作では、ビット線ＢＬから読み出し線ＲＬに選択セルＳＣｎの抵抗値を読むための第２の読み出し電流Ｉｒ２を流しながら、選択セルＳＣｎに対応するワード線ＷＬｎに第１の読み出し電流Ｉｒ１を流す。そして、第１の読み出し電流Ｉｒ１を流した状態での第２の読み出し電流Ｉｒ２の変化からＭＴＪ素子ＭＴＪｎにおける抵抗値の変化を読み取り、“１”，“０”データの判別を行う。
【００６０】
図１６は、本発明の第１の実施形態に係るワード線容易軸型のヒステリシス曲線を示す。図１６において、横軸は、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬを示し、縦軸は、ＭＴＪ素子の素子抵抗Ｒを示す。
【００６１】
図１６に示すように、第１の読み出し電流Ｉｒ１を流した状態で第２の読み出し電流Ｉｒ２をセンスした場合、ＭＴＪ素子ＭＴＪｎの抵抗値は、タイプＡ、Ｂ、Ｃ、Ｄのいずれかのように変化する。
【００６２】
ワード線ＷＬｎに“１”データ書き込み方向（プラス側）に第１の読み出し電流Ｉｒ１を流した場合、ＭＴＪ素子ＭＴＪｎの素子抵抗ＲはタイプＡ又はタイプＤのように変化する。ここで、タイプＡのように素子抵抗Ｒが増加した場合は、ＭＴＪ素子ＭＴＪｎに“０”データが書き込まれていたことが判断でき、一方、タイプＤのように素子抵抗Ｒが変化しない場合は、ＭＴＪ素子ＭＴＪｎに“１”データが書き込まれていたことが判断できる。
【００６３】
一方、ワード線ＷＬｎに“０”データ書き込み方向（マイナス側）に第１の読み出し電流Ｉｒ１を流した場合、ＭＴＪ素子ＭＴＪｎの素子抵抗ＲはタイプＢ又はタイプＣのように変化する。ここで、タイプＢのように素子抵抗Ｒが低下した場合は、ＭＴＪ素子ＭＴＪｎに“１”データが書き込まれていたことが判断でき、一方、タイプＣのように素子抵抗Ｒが変化しない場合は、ＭＴＪ素子ＭＴＪｎに“０”データが書き込まれていたことが判断できる。
【００６４】
以上のようなタイプＡ、Ｂ、Ｃ、Ｄのような素子抵抗Ｒの変化により“１”，“０”データを判別する読み出し方法について、以下に具体的に説明する。
【００６５】
（タイプＡ）
図１７は、本発明の第１の実施形態に係るワード線容易軸型のタイプＡの“０”データ読み出し時のセルの概略的な平面図を示す。以下に、図１７を用いて、タイプＡの読み出し動作について説明する。
【００６６】
まず、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。その後、ワード線ＷＬ３に“１”データ書き込み方向（紙面の下から上）へ第１の読み出し電流Ｉｒ１を流す。これにより、第２の読み出し電流Ｉｒ２により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ３に印加される。その結果、ＭＴＪ素子ＭＴＪ３の自由層１５の磁化が小さくなる。従って、ＭＴＪ素子ＭＴＪ３では抵抗値が最も低くなる平行状態が弱まるため、ＭＴＪ素子ＭＴＪ３の抵抗値は増加する。このため、第１の読み出し電流Ｉｒ１が流れている間のみ、１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが増加する。
【００６７】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉよりも減少、すなわち１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが増加することで、選択セルＳＣ１に“０”データが記憶されていたことが判別できる。
【００６８】
尚、ワード線ＷＬ３に流す第１の読み出し電流Ｉｒ１をＯＦＦにすることによって、ＭＴＪ素子ＭＴＪ３の自由層１５の磁化は再びもとの状態（図１３の平行状態）に戻る。
【００６９】
（タイプＢ）
図１８は、本発明の第１の実施形態に係るワード線容易軸型のタイプＢの“１”データ読み出し時のセルの概略的な平面図を示す。以下に、図１８を用いて、タイプＢの読み出し動作について説明する。
【００７０】
まず、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。その後、ワード線ＷＬ４に“０”データ書き込み方向（紙面の上から下）へ第１の読み出し電流Ｉｒ１を流す。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ４に印加される。その結果、ＭＴＪ素子ＭＴＪ４の自由層１５の磁化が小さくなる。従って、ＭＴＪ素子ＭＴＪ４では抵抗値が最も高くなる反平行状態が弱まるため、ＭＴＪ素子ＭＴＪ４の抵抗値は減少する。このため、第１の読み出し電流Ｉｒ１が流れている間のみ、１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが減少する。
【００７１】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉよりも増加、すなわち１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが減少することで、選択セルＳＣ２に“１”データが記憶されていたことが判別できる。
【００７２】
尚、ワード線ＷＬ４に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＭＴＪ素子ＭＴＪ４の自由層１５の磁化は再びもとの状態（図１４の反平行状態）に戻る。
【００７３】
（タイプＣ）
図１９は、本発明の第１の実施形態に係るワード線容易軸型のタイプＣの“０”データ読み出し時のセルの概略的な平面図を示す。以下に、図１９を用いて、タイプＣの読み出し動作について説明する。
【００７４】
まず、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。その後、ワード線ＷＬ３に“０”データ書き込み方向（紙面の上から下）へ第１の読み出し電流Ｉｒ１を流す。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ３に印加される。その結果、ＭＴＪ素子ＭＴＪ３の自由層１５の磁化は大きくなるが、磁化の平行状態は維持される。従って、第１の読み出し電流Ｉｒ１が流れていても、ＭＴＪ素子ＭＴＪ３の抵抗値は変化しない。このため、１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊも変化しない。
【００７５】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉとほぼ変化しない、すなわち１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊがほぼ変化しないことで、選択セルＳＣ１に“０”データが記憶されていたことが判別できる。
【００７６】
尚、ワード線ＷＬ３に流す第１の読み出し電流Ｉｒ１をＯＦＦにすることによって、ＭＴＪ素子ＭＴＪ３の自由層１５の磁化は再びもとの状態（図１３の平行状態）に戻る。
【００７７】
（タイプＤ）
図２０は、本発明の第１の実施形態に係るワード線容易軸型のタイプＤの“１”データ読み出し時のセルの概略的な平面図を示す。以下に、図２０を用いて、タイプＤの読み出し動作について説明する。
【００７８】
まず、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。その後、ワード線ＷＬ４に“１”データ書き込み方向（紙面の下から上）へ第１の読み出し電流Ｉｒ１を流す。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ４に印加される。その結果、ＭＴＪ素子ＭＴＪ４の自由層１５の磁化は大きくなるが、磁化の平行状態は維持される。従って、第１の読み出し電流Ｉｒ１が流れていても、ＭＴＪ素子ＭＴＪ４の抵抗値は変化しない。このため、１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊも変化しない。
【００７９】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉとほぼ変化しない、すなわち１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊがほぼ変化しないことで、選択セルＳＣ２に“１”データが記憶されていたことが判別できる。
【００８０】
尚、ワード線ＷＬ４に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＭＴＪ素子ＭＴＪ４の自由層１５の磁化は再びもとの状態（図１４の反平行状態）に戻る。
【００８１】
［１−３ｃ］書き込み／読み出し動作のまとめ
図２１−１は、本発明の第１の実施形態に係る書き込み／読み出し動作をまとめた概略的な一覧図を示す。図２１−２は、本発明の第１の実施形態に係る書き込み／読み出し電流パルスの一覧図を示す。図２１−１及び図２１−２を用いて、ビット線容易軸型とワード線容易軸型とを比較しつつ、書き込み／読み出し動作について簡単に説明する。
【００８２】
（書き込み動作）
ビット線容易軸型及びワード線容易軸型の両者ともビット線ＢＬ及びワード線ＷＬを用いた２軸書き込みを行うが、ビット線容易軸型はビット線ＢＬに流す電流Ｉｗ２の向きで２値のデータの書き分けを行うのに対し、ワード線容易軸型はワード線ＷＬに流す電流Ｉｗ１の向きで２値のデータの書き分けを行う。
【００８３】
このような書き込み動作において、書き込み電流Ｉｗ１，Ｉｗ２を流すタイミングは、例えば次のように調整するとよい。
【００８４】
ビット線容易軸型の場合、書き込み電流Ｉｗ１，Ｉｗ２をほぼ同時に流し始めてもよいし、ワード線ＷＬに先に書き込み電流Ｉｗ１を流した後にビット線ＢＬに書き込み電流Ｉｗ２を流してよい。
【００８５】
ワード線容易軸型の場合、書き込み電流Ｉｗ１，Ｉｗ２をほぼ同時に流し始めてもよいし、ビット線ＢＬに先に書き込み電流Ｉｗ２を流した後にワード線ＷＬに書き込み電流Ｉｗ１を流してよい。
【００８６】
上記ビット線容易軸型及びワード線容易軸型において、書き込み電流Ｉｗ１，Ｉｗ２を流すタイミングをずらした場合は、アステロイド曲線を少しすぼませてから磁化反転を起こすことで、書き込み電流Ｉｗ１，Ｉｗ２を低減でき、さらには、書き込み動作をより安定でき、誤書き込みを防止できる。
【００８７】
（読み出し動作）
ビット線容易軸型及びワード線容易軸型の両者とも、読み出し時にＭＴＪ素子の抵抗が「増加する」か又は「減少する」かで、“１”，“０”データの判別を行う。
【００８８】
尚、ワード線容易軸型では、以下の３種類の読み出し方法がある。
【００８９】
（１）“１”，“０”セルに対して同じ方向（例えば“１”書き込み方向）のワード線電流を流して読み出しを行った場合、ＭＴＪ素子の抵抗値が増加すれば“０”、変わらなければ“１”と判別する。
【００９０】
（２）“１”，“０”セルに対して同じ方向（例えば“０”書き込み方向）のワード線電流を流して読み出しを行った場合、ＭＴＪ素子の抵抗値が変わらなければ“０”、減少すれば“１”と判別する。
【００９１】
（３）“１”，“０”セルに対してそれぞれ双方向（“０”，“１”書き込み方向）のワード線電流を流して読み出しを行った場合、双方向電流パルスのどちらかのパルスでＭＴＪ素子の抵抗値が増加すれば“０”、減少すれば“１”と判別する。
【００９２】
このような読み出し動作において、読み出し電流Ｉｒ１，Ｉｒ２を流すタイミングは、例えば次のように調整するとよい。
【００９３】
ビット線容易軸型及びワード線容易軸型の両者とも、先にビット線ＢＬに読み出し電流Ｉｒ２を流した状態で、ワード線ＷＬに読み出し電流Ｉｒ１を流す。そして、ワード線ＷＬに読み出し電流Ｉｒ１を流したときと流していないときの電流Ｉｒ２の差を読み取る。
【００９４】
［１−３ｄ］アステロイド曲線
図２２は、本発明の第１の実施形態に係る読み出し／書き込み動作の原理のアステロイド曲線を示す。ここで、横軸は、ＭＴＪ素子の磁化容易軸方向に印加する磁界Ｈ（Easy Axis）を示し、縦軸は、ＭＴＪ素子の磁化困難軸方向に印加する磁界Ｈ（Hard Axis）を示している。
【００９５】
ＭＴＪ素子にデータを書き込む場合は、アステロイド曲線の外側（斜線あり部分）の磁界が用いられる。このため、磁界Ｈ（Easy Axis）と磁界Ｈ（Hard Axis）の両方の合成磁界をＭＴＪ素子に印加することで、データの書き込みが可能となる。
【００９６】
一方、ＭＴＪ素子のデータを読み出す場合は、アステロイド曲線の内側（斜線なし部分）の磁界（０点以外の磁界）が用いられる。つまり、読み出し時は、ＭＴＪ素子のデータが書き変わらない（磁化が完全に反転しない）程度の磁界、すなわち書き込み時よりも小さな磁界を、ＭＴＪ素子に印加する。従って、アステロイド曲線の内側の磁界であれば、磁界Ｈ（Easy Axis）と磁界Ｈ（Hard Axis）の両方の磁界を用いてもよいが、磁界Ｈ（Easy Axis）及び磁界Ｈ（Hard Axis）のうち一方の磁界を用いるのが望ましい。例えば、ビット線容易軸型の場合に、ワード線ＷＬにのみ読み出し電流Ｉｒ１を流して発生させたアステロイド曲線の縦軸上の磁界（磁界Ｈ（Easy Axis）＝０）を用いるとよい。
【００９７】
尚、書き込みの際、ビット線ＢＬ及びワード線ＷＬには、例えば１ｍＡ程度の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。
【００９８】
一方、読み出しの際、ワード線ＷＬに流す読み出し電流Ｉｒ１は、ビット線ＢＬに流す読み出し電流Ｉｒ２よりも大きい方が望ましい。従って、ビット線ＢＬには、例えば数μＡ程度の読み出し電流Ｉｒ２が流され、ワード線ＷＬには、例えば数μＡ〜１ｍＡ程度の読み出し電流Ｉｒ１が流される。
【００９９】
［１−４］効果
以上のような第１の実施形態によれば、複数のＭＴＪ素子を並列接続するように配置した梯子型構造において、データ読み出しの際、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流しながら、選択セルＳＣに対応するワード線ＷＬｎに第１の読み出し電流Ｉｒ１を流し、選択セルＳＣのＭＴＪ素子に磁界を印加する。そして、ワード線ＷＬｎに第１の読み出し電流Ｉｒ１を流したときと流していないときの電流Ｉｒ２の差を読み取り、ＭＴＪ素子の抵抗値が減少するか又は増加するかにより、“１”，“０”データの判別が可能となる。
【０１００】
このように、第１の実施形態では、メモリセルを梯子型にすることでセルの高密度化を実現しつつ、１サイクルでデータ読み出しを可能とすることで読み出し動作の高速化を図ることができる。
【０１０１】
［２］第２の実施形態
第２の実施形態は、ＧＭＲ（Giant Magneto-resistance）素子を用いた梯子型の磁気ランダムアクセスメモリを例にあげる。
【０１０２】
［２−１］構造
図２３は、第２の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。図２３に示すように、第２の実施形態では、第１の実施形態におけるＭＴＪ素子の代わりにＧＭＲ素子を用いている。以下に、第２の実施形態に係る磁気ランダムアクセスメモリについて、第１の実施形態と異なる構造について主に説明する。
【０１０３】
ＧＭＲ素子は、ソフト磁性層である自由層２１，２３と、非磁性層である低抵抗の導電層２２とで構成されている。そして、導電層２２を自由層２１，２３で挟むことで交換相互作用により反強磁性結合した、反強磁性カップリング型になっている。尚、ＧＭＲ素子については第８の実施形態で詳説する。
【０１０４】
また、ＭＴＪ素子を用いる第１の実施形態では、ＭＴＪ素子の膜面に対して垂直方向（縦方向）に読み出し電流を流すのに対し、ＧＭＲ素子を用いる第２の実施形態では、ＧＭＲ素子の膜面に対して水平方向（横方向）に読み出し電流を流す。このため、第２の実施形態では、ＧＭＲ素子とビット線ＢＬ及び読み出し線ＲＬとの接続構造が第１の実施形態と異なる。
【０１０５】
つまり、各ＧＭＲ素子ＧＭＲｎの両側面にサイドウォールＳＷｎ（ｎ＝１，２，３，…）が設けられ、このサイドウォールＳＷｎの一方と読み出し線ＲＬとを電気的に接続するコンタクトＣａｎが設けられ、サイドウォールＳＷｎの他方とビット線ＢＬとを電気的に接続するコンタクトＣｂｎが設けられている。
【０１０６】
［２−２］製造方法
図２４乃至図３０は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの製造工程の概略的な断面図を示す。以下に、第２の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【０１０７】
まず、図２４に示すように、通常の半導体プロセスでシリコン基板（図示せず）上にＣＭＯＳ回路（図示せず）が形成され、このＣＭＯＳ回路上に多層配線（図示せず）が形成され、さらに、この多層配線上に第１の絶縁膜１１が形成される。そして、この第１の絶縁膜１１の上面がＣＭＰなどで平坦化される。次に、通常のメタル配線プロセスを用いて、第１の絶縁膜１１上にワード線ＷＬｎが形成される。次に、ワード線ＷＬｎを第２の絶縁膜１２で覆い、この第２の絶縁膜１２の上面がＣＭＰなどで平坦化される。
【０１０８】
次に、図２５に示すように、第２の絶縁膜１２上に読み出し線ＲＬが形成され、この読み出し線ＲＬ上に第３の絶縁膜１６ａが形成される。そして、第３の絶縁膜１６ａ内にコンタクトＣａｎが形成される。
【０１０９】
次に、図２６に示すように、第３の絶縁膜１６ａ及びコンタクトＣａｎ上に、ＧＭＲ素子となる自由層２１、導電層２２及び自由層２３が順に堆積される。
【０１１０】
次に、図２７に示すように、通常のレジストを用いたリソグラフィー技術を用いて、自由層２１、導電層２２及び自由層２３がパターニングされ、ＧＭＲ素子ＧＭＲｎが形成される。この際、ＧＭＲ素子ＧＭＲｎをパターニングするエッチングは、自由層２１の上面で止めてもよいし、自由層２１の下面で止めてもよい。
【０１１１】
次に、図２８に示すように、ＧＭＲ素子ＧＭＲｎの両側面に、導電材からなるサイドウォールＳＷｎが形成される。これにより、ＧＭＲ素子ＧＭＲｎの両側面に設けられた一方のサイドウォールＳＷｎが、コンタクトＣａｎに接する。
【０１１２】
次に、図２９に示すように、ＧＭＲ素子ＧＭＲｎ上に第４の絶縁膜１６ｂが形成され、ＧＭＲ素子ＧＭＲｎの上面が露出するまで第４の絶縁膜１６ｂの上面がＣＭＰなどで平坦化される。
【０１１３】
次に、図３０に示すように、第４の絶縁膜１６ｂ及びＧＭＲ素子ＧＭＲｎ上に、第５の絶縁膜１６ｃが形成される。次に、第５の絶縁膜１６ｃ内にＶｉａホールが形成され、サイドウォールＳＷｎが露出される。その後、Ｖｉａホール内に金属材が埋め込まれ、サイドウォールＳＷｎに接続するコンタクトＣｂｎが形成される。ここで、コンタクトＣｂｎがサイドウォールＳＷｎと電気的に接続するために、多少オーバーエッチングするようにＶｉａホールを形成するとよい。
【０１１４】
次に、図２３に示すように、通常のメタル配線プロセスを用いて、第５の絶縁膜１６ｃ及びコンタクトＣｂｎ上にビット線ＢＬが形成される。このようにして、梯子型の磁気ランダムアクセスメモリが完成する。
【０１１５】
［２−３］書き込み／読み出し動作
以下、第２の実施形態に係わる磁気ランダムアクセスメモリの書き込み／読み出し動作について説明する。
【０１１６】
尚、ここでは、ＧＭＲ素子の磁化容易軸方向がワード線ＷＬの延在方向とほぼ平行になり、ＧＭＲ素子の磁化困難軸方向がビット線ＢＬの延在方向とほぼ平行になるように、ＧＭＲ素子を配置する。
【０１１７】
Ａ）書き込み動作
図３１は、本発明の第２の実施形態に係る“０”データ書き込み時のセルの概略的な平面図を示す。以下、“０”データ書き込み動作について説明する。
【０１１８】
まず、ワード線ＷＬ４とビット線ＢＬが選択され、これらワード線ＷＬ４とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、ワード線ＷＬ４とビット線ＢＬのクロスポイント部に位置するＧＭＲ素子ＧＭＲ４に印加される。その結果、ＧＭＲ素子ＧＭＲ４の自由層２１，２３の磁化が反強磁性結合しながら反転し、ＧＭＲ素子ＧＭＲ４にデータが書き込まれる。尚、図３１の磁化状態を、ここでは、“０”データが書き込まれた状態とする。
【０１１９】
図３２は、本発明の第２の実施形態に係る“１”データ書き込み時のセルの概略的な平面図を示す。以下、“１”データ書き込み動作について説明する。
【０１２０】
まず、ワード線ＷＬ３とビット線ＢＬが選択され、これらワード線ＷＬ３とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、ワード線ＷＬ３とビット線ＢＬのクロスポイント部に位置するＧＭＲ素子ＧＭＲ３に印加される。その結果、ＧＭＲ素子ＧＭＲ３の自由層２１，２３の磁化が反強磁性結合しながら反転し、ＧＭＲ素子ＧＭＲ３にデータが書き込まれる。尚、図３２の磁化状態を、ここでは、“１”データが書き込まれた状態とする。
【０１２１】
尚、“０”データを書き込む場合は、ビット線ＢＬに紙面の左から右へ第２の書き込み電流Ｉｗ２を流し（図３１）、“１”データを書き込む場合は、ビット線ＢＬに紙面の右から左へ第２の書き込み電流Ｉｗ２を流す（図３２）。このように、第２の書き込み電流Ｉｗ２を逆方向に流すことで、２値のデータを書き分けることが可能である。この際、ワード線ＷＬ３，ＷＬ４に流す第１の書き込み電流Ｉｗ１は、紙面の下から上へ流しても、紙面の上から下へ流しても、どちらでもよい。
【０１２２】
また、本実施形態では、“０”データが書き込まれた状態（反平行状態）のＧＭＲ素子の抵抗値と“１”データが書き込まれた状態（反平行状態）のＧＭＲ素子の抵抗値とは同じである。
【０１２３】
Ｂ）読み出し動作
図３３は、本発明の第２の実施形態に係る“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図を示す。
【０１２４】
図３３に示すように、第２の実施形態に係る読み出し動作では、選択セルＳＣｎに対応するワード線ＷＬｎに第１の読み出し電流Ｉｒ１を流し、さらにビット線ＢＬから読み出し線ＲＬに選択セルＳＣｎの抵抗値を読むための第２の読み出し電流Ｉｒ２を流す。ここで、第２の実施形態では、第１の実施形態と異なり、第２の読み出し電流Ｉｒ２により発生する磁界も選択セルＳＣｎに印加する。そして、第１の読み出し電流Ｉｒ１を流した状態での第２の読み出し電流Ｉｒ２の変化からＧＭＲ素子ＧＭＲｎにおける抵抗値の変化を読み取り、“１”，“０”データの判別を行う。
【０１２５】
尚、ここでは、ＧＭＲ素子ＧＭＲｎの自由層２１，２３の磁化が全て反平行状態である場合（図３１及び図３２参照）を例にあげる。
【０１２６】
図３４（ａ）及び（ｂ）は、本発明の第２の実施形態に係る“０”データ読み出し時のセルの概略的な平面図を示す。以下に、図３４（ａ）及び（ｂ）を用いて、“０”データ読み出し動作について説明する。
【０１２７】
まず、図３４（ａ）に示すように、ワード線ＷＬ４が選択され、このワード線ＷＬ４に第１の読み出し電流Ｉｒ１が流される。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＧＭＲ素子ＧＭＲ４に印加される。その結果、磁界ＨＷＬによりＧＭＲ素子ＧＭＲ３の自由層２１，２３の磁化が途中まで回転し、自由層２１，２３の磁化が印加磁場ＨＷＬの方向に向きはじめる。
【０１２８】
続いて、図３４（ｂ）に示すように、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。これにより、ＧＭＲ素子の導電層２２内を第２の読み出し電流Ｉｒ２が通過する際、この第２の読み出し電流Ｉｒ２により発生した磁界ＨＢＬがＧＭＲ素子ＧＭＲ４に印加される。ここで、上部の自由層２３に対して、磁界ＨＢＬ（ＨＢＬ1）は紙面の下方向（図３３の紙面の手前方向）に作用し、下部の自由層２１に対して、磁界ＨＢＬ（ＨＢＬ２）は紙面の上方向（図３３の紙面の奥方向）に作用する。その結果、上部の自由層２３の磁化は印加磁場ＨＢＬ（ＨＢＬ1）の方向（紙面の下方向）に向き、下部の自由層２１の磁化は印加磁場ＨＢＬ（ＨＢＬ２）の方向（紙面の上方向）に向き始めるため、両者の磁化は印加磁場ＨＷＬの方向に向きはじめる。
【０１２９】
これにより、読み出し前は、ＧＭＲ素子ＧＭＲ４の磁化が反平行状態であったのに対し、読み出し時は、ＧＭＲ素子ＧＭＲ４の磁化が反平行状態で無くなる。従って、ＧＭＲ素子ＧＭＲ４では抵抗値が最も高くなる反平行状態が崩れて、ＧＭＲ素子ＧＭＲ４の抵抗値が低下する。このため、第１の読み出し電流Ｉｒ１が流れている間のみ、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒは低下する。
【０１３０】
このようにして、第２の読み出し電流Ｉｒ２により、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒの状態変化を読み取る。その結果、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒが低下すれば、選択セルＳＣ２に“０”データが記憶されていたことが判別できる。ここで、ＧＭＲ素子の抵抗値Ｒｇｍｒは、第１の読み出し電流Ｉｒ１を流していないリファレンスセルの電流値と比較することで、データの判別を行う。
【０１３１】
尚、ワード線ＷＬ４に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＧＭＲ素子ＧＭＲ４の自由層２１，２３の磁化は再びもとの状態（図３１の反平行状態）に戻る。
【０１３２】
図３５（ａ）及び（ｂ）は、本発明の第２の実施形態に係る“１”データ読み出し時のセルの概略的な平面図を示す。以下に、図３５（ａ）及び（ｂ）を用いて、“１”データ読み出し動作について説明する。
【０１３３】
まず、図３５（ａ）に示すように、ワード線ＷＬ３が選択され、このワード線ＷＬ３に第１の読み出し電流Ｉｒ１が流される。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＧＭＲ素子ＧＭＲ３に印加される。その結果、磁界ＨＷＬによりＧＭＲ素子ＧＭＲ３の自由層２１，２３の磁化が途中まで回転し、自由層２１，２３の磁化が印加磁場ＨＷＬの方向に向きはじめる。
【０１３４】
続いて、図３５（ｂ）に示すように、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。これにより、ＧＭＲ素子の導電層２２内を第２の読み出し電流Ｉｒ２が通過する際、この第２の読み出し電流Ｉｒ２により発生した磁界ＨＢＬがＧＭＲ素子ＧＭＲ３に印加される。ここで、上部の自由層２３に対して、磁界ＨＢＬ（ＨＢＬ1）は紙面の下方向（図３３の紙面の手前方向）に作用し、下部の自由層２１に対して、磁界ＨＢＬ（ＨＢＬ２）は紙面の上方向（図３３の紙面の奥方向）に作用する。その結果、上部の自由層２３の磁化は印加磁場ＨＢＬ（ＨＢＬ1）の方向（紙面の下方向）に向き、下部の自由層２１の磁化は印加磁場ＨＢＬ（ＨＢＬ２）の方向（紙面の上方向）に向き始めるため、両者の磁化はもとの状態（図３２の反平行状態）に戻りはじめる。
【０１３５】
これにより、読み出し時において、選択セルＳＣ１の磁化の状態は非選択セルの磁化の状態とほとんど変わらないため、ＧＭＲ素子ＧＭＲ４の抵抗値は非選択セルのＧＭＲ素子の抵抗値と同程度となる。このため、第１の読み出し電流Ｉｒ１が流れている間も、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒはほとんど変化しない。
【０１３６】
このようにして、第２の読み出し電流Ｉｒ２により、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒの状態変化を読み取る。その結果、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒが変化しなければ、選択セルＳＣ１に“１”データが記憶されていたことが判別できる。ここで、ＧＭＲ素子の抵抗値Ｒｇｍｒは、第１の読み出し電流Ｉｒ１を流していないリファレンスセルの電流値と比較することで、データの判別を行う。
【０１３７】
尚、ワード線ＷＬ３に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＧＭＲ素子ＧＭＲ３の自由層２１，２３の磁化は再びもとの状態（図３２の反平行状態）に戻る。
【０１３８】
Ｃ）書き込み／読み出し動作のまとめ
図３６−１は、本発明の第２の実施形態に係る書き込み／読み出し動作をまとめた概略的な一覧図を示す。図３６−２は、本発明の第２の実施形態に係る書き込み／読み出し電流パルスの一覧図を示す。図３６−１及び図３６−２を用いて、書き込み／読み出し動作について簡単に説明する。
【０１３９】
（書き込み動作）
ビット線ＢＬ及びワード線ＷＬを用いた２軸書き込みを行い、ビット線ＢＬに流す電流Ｉｗ２の向きで２値のデータの書き分けを行う。
【０１４０】
ここで、書き込み電流Ｉｗ１，Ｉｗ２を流すタイミングは、書き込み電流Ｉｗ１，Ｉｗ２をほぼ同時に流し始めてもよいし、ワード線ＷＬに先に書き込み電流Ｉｗ１を流した後にビット線ＢＬに書き込み電流Ｉｗ２を流してよい。後者の場合、アステロイド曲線を少しすぼませてから磁化反転を起こすことで、書き込み電流Ｉｗ１，Ｉｗ２を低減でき、さらには、書き込み動作をより安定でき、誤書き込みを防止できる。
【０１４１】
（読み出し動作）
読み出し時にＧＭＲ素子の抵抗が「変化しない」か又は「減少する」かで、“１”，“０”データの判別を行う。
【０１４２】
ここで、読み出し電流Ｉｒ１，Ｉｒ２を流すタイミングは、先にワード線ＷＬに読み出し電流Ｉｒ１を流した状態で、ビット線ＢＬに読み出し電流Ｉｒ２を流す。そして、この電流Ｉｒ２のレベル（電流値）とリファレンスセルのレベル（電流値）とをセンスアンプで比較することで、データを読み取る。
【０１４３】
［２−４］効果
以上のような第２の実施形態によれば、複数のＧＭＲ素子を並列接続するように配置した梯子型構造において、データ読み出しの際、選択セルＳＣに対応するワード線ＷＬｎに第１の読み出し電流Ｉｒ１を流して選択セルＳＣのＧＭＲ素子に磁界を印加しながら、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流して選択セルＳＣのＧＭＲ素子にさらに磁界を印加する。そして、この第２の読み出し電流Ｉｒ２の電流値と第１の読み出し電流Ｉｒ１を流していないリファレンスセルの電流値と比較し、ＧＭＲ素子の抵抗値が変化しないか又は減少するかにより、“１”，“０”データの判別が可能となる。
【０１４４】
このように、第２の実施形態では、メモリセルを梯子型にすることでセルの高密度化を実現しつつ、１サイクルでデータ読み出しを可能とすることで読み出し動作の高速化を図ることができる。
【０１４５】
尚、本実施形態は、梯子型のようなクロスポイント型であっても、選択したセル以外の抵抗値は同じであり、例えばリファレンスセルブロックを用意し、選択ビット線とリファレンスビット線をセンスアンプで比較するといった通常のＤＲＡＭ型メモリセルのセンス動作も可能であり、より高速な読み出しが可能となる。
【０１４６】
［３］第３の実施形態
第３の実施形態は、第２の実施形態と同様、ＧＭＲ素子を用いた梯子型の磁気ランダムアクセスメモリを例にあげるが、第２の実施形態のＧＭＲ素子では、導電層を２つの自由層で挟んだ構造であるのに対し、第３の実施形態のＧＭＲ素子では、導電層を自由層と固定層とで挟んだ構造である。
【０１４７】
［３−１］構造
図３７は、第３の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。図３７に示すように、第３の実施形態では、第２の実施形態におけるＧＭＲ素子の下部の自由層を固定層３１に置き換えている。従って、ＧＭＲ素子は、固定層３１と、自由層２３と、固定層３１及び自由層２３で挟まれた導電層２２とで構成されている。尚、その他の構造は第２の実施形態と同様であるため説明は省略する。
【０１４８】
［３−２］製造方法
第３の実施形態に係る製造方法は、上述する第２の実施形態に係る製造方法において、自由層２１を固定層３１に変更した方法と同じであるため、説明は省略する。
【０１４９】
［３−３］書き込み／読み出し動作
以下に、第３の実施形態に係わる磁気ランダムアクセスメモリの書き込み／読み出し動作について説明する。
【０１５０】
尚、ここでは、ＧＭＲ素子の磁化容易軸方向がワード線ＷＬの延在方向とほぼ平行になり、ＧＭＲ素子の磁化困難軸方向がビット線ＢＬの延在方向とほぼ平行になるように、ＧＭＲ素子を配置する。また、ＧＭＲ素子の自由層２３は、導電層２２の上に配置されている。
【０１５１】
Ａ）書き込み動作
図３８は、本発明の第３の実施形態に係る“０”データ書き込み時のセルの概略的な平面図を示す。以下、“０”データ書き込み動作について説明する。
【０１５２】
まず、ワード線ＷＬ３とビット線ＢＬが選択され、これらワード線ＷＬ３とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、ワード線ＷＬ３とビット線ＢＬのクロスポイント部に位置するＧＭＲ素子ＧＭＲ３に印加される。その結果、ＧＭＲ素子ＧＭＲ３の固定層３１及び自由層２３の磁化の向きが互いに平行となり、ＧＭＲ素子ＧＭＲ３にデータが書き込まれる。このように、磁化の向きが互いに平行となった状態を、ここでは、“０”データが書き込まれた状態とする。
【０１５３】
図３９は、本発明の第３の実施形態に係る“１”データ書き込み時のセルの概略的な平面図を示す。以下、“１”データ書き込み動作について説明する。
【０１５４】
まず、ワード線ＷＬ４とビット線ＢＬが選択され、これらワード線ＷＬ４とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、ワード線ＷＬ４とビット線ＢＬのクロスポイント部に位置するＧＭＲ素子ＧＭＲ４に印加される。その結果、ＧＭＲ素子ＧＭＲ４の固定層３１及び自由層２３の磁化の向きが互いに反平行となり、ＧＭＲ素子ＧＭＲ４にデータが書き込まれる。このように、磁化の向きが互いに反平行となった状態を、ここでは、“１”データが書き込まれた状態とする。
【０１５５】
尚、本実施形態のように固定層３１の磁化が紙面の上向きに固定されている例において、“０”データを書き込む場合は、ビット線ＢＬに紙面の左から右へ第２の書き込み電流Ｉｗ２を流し（図３８）、“１”データを書き込む場合は、ビット線ＢＬに紙面の右から左へ第２の書き込み電流Ｉｗ２を流す（図３９）。このように、第２の書き込み電流Ｉｗ２を逆方向に流すことで、２値のデータを書き分けることが可能である。この際、ワード線ＷＬ３，ＷＬ４に流す第１の書き込み電流Ｉｗ１は、紙面の下から上へ流しても、紙面の上から下へ流しても、どちらでもよい。
【０１５６】
Ｂ）読み出し動作
図４０は、本発明の第３の実施形態に係る“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図を示す。
【０１５７】
図４０に示すように、第３の実施形態に係る読み出し動作では、選択セルＳＣｎに対応するワード線ＷＬｎに第１の読み出し電流Ｉｒ１を流し、さらにビット線ＢＬから読み出し線ＲＬに選択セルＳＣｎの抵抗値を読むための第２の読み出し電流Ｉｒ２を流す。この際、第３の実施形態では、第２の実施形態と同様、第２の読み出し電流Ｉｒ２により発生する磁界も選択セルＳＣｎに印加するが、この磁界に対し、第２の実施形態では導電層を挟む両方の磁性層の磁化が反応するが、第３の実施形態では導電層を挟む一方の磁性層（自由層）の磁化のみが反応する。そして、第１の読み出し電流Ｉｒ１を流した状態での第２の読み出し電流Ｉｒ２の変化からＧＭＲ素子ＧＭＲｎにおける抵抗値の変化を読み取り、“１”，“０”データの判別を行う。
【０１５８】
図４１（ａ）及び（ｂ）は、本発明の第３の実施形態に係る“０”データ読み出し時のセルの概略的な平面図を示す。以下に、図４１（ａ）及び（ｂ）を用いて、“０”データ読み出し動作について説明する。
【０１５９】
まず、図４１（ａ）に示すように、ワード線ＷＬ３が選択され、このワード線ＷＬ３に第１の読み出し電流Ｉｒ１が流される。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＧＭＲ素子ＧＭＲ３に印加される。その結果、磁界ＨＷＬによりＧＭＲ素子ＧＭＲ３の自由層２３の磁化のみが反応し、この自由層２３の磁化が途中まで回転する。
【０１６０】
続いて、図４１（ｂ）に示すように、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。これにより、ＧＭＲ素子の導電層２２内を第２の読み出し電流Ｉｒ２が通過する際、この第２の読み出し電流Ｉｒ２により発生した磁界ＨＢＬがＧＭＲ素子ＧＭＲ３に印加される。ここで、自由層２３に対して、磁界ＨＢＬは紙面の下方向（図４０の紙面の手前方向）に作用する。その結果、自由層２３の磁化はさらに回転する。
【０１６１】
これにより、読み出し前は、ＧＭＲ素子ＧＭＲ３の磁化が平行状態であったのに対し、第１の読み出し電流Ｉｒ１を流している間は、ＧＭＲ素子ＧＭＲ３の磁化が平行状態で無くなる（固定層３１及び自由層２３の磁化が平行状態から傾いた状態となる）。従って、ＧＭＲ素子ＧＭＲ３では抵抗値が最も低くなる平行状態が崩れるため、ＧＭＲ素子ＧＭＲ３の抵抗値は増加する。このため、第１の読み出し電流Ｉｒ１が流れている間のみ、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒが増加する。
【０１６２】
このようにして、第２の読み出し電流Ｉｒ２により、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒの状態変化を読み取る。その結果、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒが増加すれば、選択セルＳＣ１に“０”データが記憶されていたことが判別できる。
【０１６３】
尚、ワード線ＷＬ３に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＧＭＲ素子ＧＭＲ３の自由層２３の磁化は再びもとの状態（図３８の平行状態）に戻る。
【０１６４】
図４２（ａ）及び（ｂ）は、本発明の第３の実施形態に係る“１”データ読み出し時のセルの概略的な平面図を示す。以下に、図４２（ａ）及び（ｂ）を用いて、“１”データ読み出し動作について説明する。
【０１６５】
まず、図４２（ａ）に示すように、ワード線ＷＬ４が選択され、このワード線ＷＬ４に第１の読み出し電流Ｉｒ１が流される。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＧＭＲ素子ＧＭＲ４に印加される。その結果、磁界ＨＷＬによりＧＭＲ素子ＧＭＲ４の自由層２３の磁化のみが反応し、この自由層２３の磁化が途中まで回転する。
【０１６６】
続いて、図４２（ｂ）に示すように、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。これにより、ＧＭＲ素子の導電層２２内を第２の読み出し電流Ｉｒ２が通過する際、この第２の読み出し電流Ｉｒ２により発生した磁界ＨＢＬがＧＭＲ素子ＧＭＲ４に印加される。ここで、自由層２３に対して、磁界ＨＢＬは紙面の下方向（図４０の紙面の手前方向）に作用する。その結果、自由層２３の磁化は回転する。
【０１６７】
これにより、読み出し前は、ＧＭＲ素子ＧＭＲ４の磁化が反平行状態であったのに対し、読み出し時は、ＧＭＲ素子ＧＭＲ４の磁化が反平行状態で無くなる。従って、ＧＭＲ素子ＧＭＲ４では抵抗値が最も高くなる反平行状態が崩れて、ＧＭＲ素子ＧＭＲ４の抵抗値が低下する。このため、第１の読み出し電流Ｉｒ１が流れている間のみ、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒは低下する。
【０１６８】
このようにして、第２の読み出し電流Ｉｒ２により、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒの状態変化を読み取る。その結果、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒが低下すれば、選択セルＳＣ２に“１”データが記憶されていたことが判別できる。
【０１６９】
尚、ワード線ＷＬ４に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＧＭＲ素子ＧＭＲ４の自由層２３の磁化は再びもとの状態（図３９の反平行状態）に戻る。
【０１７０】
Ｃ）書き込み／読み出し動作のまとめ
図４３は、本発明の第３の実施形態に係る書き込み／読み出し動作をまとめた概略的な一覧図を示す。図４３を用いて、書き込み／読み出し動作について簡単に説明する。
【０１７１】
（書き込み動作）
ビット線ＢＬ及びワード線ＷＬを用いた２軸書き込みを行い、ビット線ＢＬに流す電流Ｉｗ２の向きで２値のデータの書き分けを行う。
【０１７２】
ここで、書き込み電流Ｉｗ１，Ｉｗ２を流すタイミングは、書き込み電流Ｉｗ１，Ｉｗ２をほぼ同時に流し始めてもよいし、ワード線ＷＬに先に書き込み電流Ｉｗ１を流した後にビット線ＢＬに書き込み電流Ｉｗ２を流してよい。後者の場合、アステロイド曲線を少しすぼませてから磁化反転を起こすことで、書き込み電流Ｉｗ１，Ｉｗ２を低減でき、さらには、書き込み動作をより安定でき、誤書き込みを防止できる。
【０１７３】
（読み出し動作）
読み出し時にＧＭＲ素子の抵抗が「減少する」か又は「増加する」かで、“１”，“０”データの判別を行う。
【０１７４】
ここで、読み出し電流Ｉｒ１，Ｉｒ２を流すタイミングは、先にビット線ＢＬに読み出し電流Ｉｒ２を流した状態で、ワード線ＷＬに読み出し電流Ｉｒ１を流す。そして、ワード線ＷＬに読み出し電流Ｉｒ１を流したときと流していないときの電流Ｉｒ２の差を読み取る。尚、電流Ｉｒ２により発生する磁場は微弱であるため、この磁場による自由層の磁化への影響は無視できるものとする。
【０１７５】
［３−４］効果
以上のような第３の実施形態によれば、複数のＧＭＲ素子を並列接続するように配置した梯子型構造において、データ読み出しの際、選択セルＳＣに対応するワード線ＷＬｎに第１の読み出し電流Ｉｒ１を流して選択セルＳＣのＧＭＲ素子に磁界を印加しながら、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流して選択セルＳＣのＧＭＲ素子にさらに磁界を印加する。そして、ワード線ＷＬｎに第１の読み出し電流Ｉｒ１を流したときと流していないときの電流Ｉｒ２の差を読み取り、ＧＭＲ素子の抵抗値が減少するか又は増加するかにより、“１”，“０”データの判別が可能となる。
【０１７６】
このように、第３の実施形態では、メモリセルを梯子型にすることでセルの高密度化を実現しつつ、１サイクルでデータ読み出しを可能とすることで読み出し動作の高速化を図ることができる。
【０１７７】
［４］第４の実施形態
第４の実施形態は、ＭＴＪ素子を用いたクロスポイント型の磁気ランダムアクセスメモリを例にあげる。
【０１７８】
［４−１］構造
図４４は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。この図では、メモリセルアレイにおいて共通のビット線を用いた１ブロック１０の一部を示す。以下に、第４の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【０１７９】
図４４に示すように、ビット線ＢＬとワード線ＷＷＬｎ，ＲＷＬとが交差するようにマトリックス状に配置され、ビット線ＢＬと書き込みワード線ＷＷＬｎとの交点にＭＴＪ素子ＭＴＪｎが配置されている。このように、第４の実施形態は、各セル毎に読み出しスイッチング素子が存在しない、いわゆるクロスポイント型になっており、さらに、ワード線が書き込みワード線ＷＷＬｎと読み出しワード線ＲＷＬｎとに分割されている。
【０１８０】
ここで、各ＭＴＪ素子ＭＴＪｎは、固定層（ピン層）１３と、トンネル障壁層１４と、自由層（フリー層）１５とで構成されている。そして、各ＭＴＪ素子ＭＴＪｎの固定層１３は、読み出し線ＲＬｎ及びコンタクトＣａｎを介して、読み出しワード線ＲＷＬｎに接続され、各ＭＴＪ素子ＭＴＪｎの自由層１５は、コンタクトＣｂｎを介して、ビット線ＢＬに接続されている。また、書き込みワード線ＷＷＬｎは、読み出し線ＲＬｎの下方に配置され、ＭＴＪ素子ＭＴＪｎとは電気的に分離されている。
【０１８１】
［４−２］製造方法
図４５乃至図４８は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの製造工程の概略的な断面図を示す。以下に、第４の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【０１８２】
まず、図４５に示すように、シリコン基板（図示せず）上に第１の絶縁膜１１が形成される。次に、通常のメタル配線プロセスを用いて、第１の絶縁膜１１上に書き込み及び読み出しワード線ＷＷＬｎ，ＲＷＬｎが形成される。次に、書き込み及び読み出しワード線ＷＷＬｎ，ＲＷＬｎを第２の絶縁膜１２で覆い、この第２の絶縁膜１２の上面がＣＭＰなどで平坦化される。その後、第２の絶縁膜１２内に、読み出しワード線ＲＷＬｎに接続するコンタクトＣａｎが形成される。
【０１８３】
次に、図４６に示すように、第２の絶縁膜１２及びコンタクトＣａｎ上に読み出し線ＲＬが形成され、この読み出し線ＲＬ上にＭＴＪ素子となる固定層１３、トンネル障壁層１４及び自由層１５が順に堆積される。
【０１８４】
次に、図４７に示すように、通常のレジストを用いたリソグラフィー技術を用いて、固定層１３、トンネル障壁層１４及び自由層１５がパターニングされ、ＭＴＪ素子ＭＴＪｎが形成される。その後、読み出し線ＲＬがパターニングされ、各セル毎に読み出し線ＲＬｎが分割される。尚、ＭＴＪ素子ＭＴＪｎをパターニングするエッチングは、固定層１３の上面で止めてもよいし、読み出し線ＲＬの上面で止めてもよい。
【０１８５】
次に、図４８に示すように、第３の絶縁膜１６が堆積され、この第３の絶縁膜１６の上面が平坦化される。次に、第３の絶縁膜１６内にＶｉａホールが形成され、ＭＴＪ素子ＭＴＪｎの上面の一部が露出される。その後、Ｖｉａホール内に金属材が埋め込まれ、ＭＴＪ素子ＭＴＪｎに接続するコンタクトＣｂｎが形成される。尚、Ｖｉａホールを形成する代わりに、レジストエッチバックやＣＭＰ等の技術を用いてＭＴＪ素子ＭＴＪｎの上部の絶縁膜１６を削り、ＭＴＪ素子ＭＴＪｎの上部のみを露出させてもよい。
【０１８６】
次に、図４４に示すように、通常のメタル配線プロセスを用いて、第３の絶縁膜１６及びコンタクトＣｂｎ上にビット線ＢＬが形成される。このようにして、クロスポイント型の磁気ランダムアクセスメモリが完成する。
【０１８７】
［４−３］書き込み／読み出し動作
第４の実施形態に係わる磁気ランダムアクセスメモリの書き込み／読み出し動作について、ビット線容易軸型とワード線容易軸型とに分けて、以下に説明する。
【０１８８】
［４−３ａ］ビット線容易軸型
ビット線容易軸型では、ビット線電流により発生する磁場の方向が、ＭＴＪ素子の磁化容易軸方向に向く。すなわち、ＭＴＪ素子の磁化容易軸方向が書き込みワード線ＷＷＬの延在方向とほぼ平行になり、ＭＴＪ素子の磁化困難軸方向がビット線ＢＬの延在方向とほぼ平行になる。
【０１８９】
Ａ）書き込み動作
図４９は、本発明の第４の実施形態に係るビット線容易軸型の“０”データ書き込み時のセルの概略的な平面図を示す。以下、ビット線容易軸型の“０”データ書き込み動作について説明する。
【０１９０】
まず、書き込みワード線ＷＷＬ１とビット線ＢＬが選択され、これら書き込みワード線ＷＷＬ１とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、書き込みワード線ＷＷＬ１とビット線ＢＬのクロスポイント部に位置するＭＴＪ素子ＭＴＪ１に印加される。その結果、ＭＴＪ素子ＭＴＪ１の固定層１３及び自由層１５の磁化の向きが互いに平行となり、ＭＴＪ素子ＭＴＪ１にデータが書き込まれる。このように、磁化の向きが互いに平行となった状態を、ここでは、“０”データが書き込まれた状態とする。
【０１９１】
図５０は、本発明の第４の実施形態に係るビット線容易軸型の“１”データ書き込み時のセルの概略的な平面図を示す。以下、ビット線容易軸型の“１”データ書き込み動作について説明する。
【０１９２】
まず、書き込みワード線ＷＷＬ２とビット線ＢＬが選択され、これら書き込みワード線ＷＷＬ２とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、書き込みワード線ＷＷＬ２とビット線ＢＬのクロスポイント部に位置するＭＴＪ素子ＭＴＪ２に印加される。その結果、ＭＴＪ素子ＭＴＪ２の固定層１３及び自由層１５の磁化の向きが互いに反平行となり、ＭＴＪ素子ＭＴＪ２にデータが書き込まれる。このように、磁化の向きが互いに反平行となった状態を、ここでは、“１”データが書き込まれた状態とする。
【０１９３】
尚、本実施形態のように固定層１３の磁化が紙面の上向きに固定されている例において、“０”データを書き込む場合は、ビット線ＢＬに紙面の左から右へ第２の書き込み電流Ｉｗ２を流し（図４９）、“１”データを書き込む場合は、ビット線ＢＬに紙面の右から左へ第２の書き込み電流Ｉｗ２を流す（図５０）。このように、第２の書き込み電流Ｉｗ２を逆方向に流すことで、２値のデータを書き分けることが可能である。この際、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す第１の書き込み電流Ｉｗ１は、紙面の下から上へ流しても、紙面の上から下へ流しても、どちらでもよい。
【０１９４】
Ｂ）読み出し動作
図５１は、本発明の第４の実施形態に係るビット線容易軸型の“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図を示す。尚、この図では、回り込み電流は省略している。
【０１９５】
図５１に示すように、第４の実施形態に係るビット線容易軸型の読み出し動作では、ビット線ＢＬから読み出し線ＲＬに選択セルＳＣｎの抵抗値を読むための第２の読み出し電流Ｉｒ２を流しながら、選択セルＳＣｎに対応する書き込みワード線ＷＷＬｎに第１の読み出し電流Ｉｒ１を流す。そして、第１の読み出し電流Ｉｒ１を流した状態での第２の読み出し電流Ｉｒ２の変化からＭＴＪ素子ＭＴＪｎにおける抵抗値の変化を読み取り、“１”，“０”データの判別を行う。
【０１９６】
図５２は、本発明の第４の実施形態に係るビット線容易軸型の“０”データ読み出し時のセルの概略的な平面図を示す。以下に、図５２を用いて、ビット線容易軸型の“０”データ読み出し動作について説明する。
【０１９７】
まず、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。その後、書き込みワード線ＷＷＬ１に第１の読み出し電流Ｉｒ１を流すことにより、この第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ１に印加される。その結果、ＭＴＪ素子ＭＴＪ１の自由層１５の磁化のみが反応し、この自由層１５の磁化が途中まで回転する。これにより、読み出し前は、ＭＴＪ素子ＭＴＪ１の磁化が平行状態であったのに対し、第１の読み出し電流Ｉｒ１を流している間は、ＭＴＪ素子ＭＴＪ１の磁化が平行状態で無くなる（固定層１３及び自由層１５の磁化が平行状態から傾いた状態となる）。従って、ＭＴＪ素子ＭＴＪ１では抵抗値が最も低くなる平行状態が崩れるため、ＭＴＪ素子ＭＴＪ１の抵抗値は増加する。このため、第１の読み出し電流Ｉｒ１が流れている間のみ、１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが増加する。
【０１９８】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉよりも減少、すなわち１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが増加することで、選択セルＳＣ１に“０”データが記憶されていたことが判別できる。
【０１９９】
尚、書き込みワード線ＷＷＬ１に流す第１の読み出し電流Ｉｒ１をＯＦＦにすることによって、ＭＴＪ素子ＭＴＪ１の自由層１５の磁化は再びもとの状態（図４９の平行状態）に戻る。
【０２００】
図５３は、本発明の第４の実施形態に係るビット線容易軸型の“１”データ読み出し時のセルの概略的な平面図を示す。以下に、図５３を用いて、ビット線容易軸型の“１”データ読み出し動作について説明する。
【０２０１】
まず、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。その後、書き込みワード線ＷＷＬ２に第１の読み出し電流Ｉｒ１を流すことにより、この第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ２に印加される。その結果、ＭＴＪ素子ＭＴＪ２の自由層１５の磁化のみが反応し、この自由層１５の磁化が途中まで回転する。これにより、読み出し前は、ＭＴＪ素子ＭＴＪ２の磁化が反平行状態であったのに対し、第１の読み出し電流Ｉｒ１を流している間は、ＭＴＪ素子ＭＴＪ２の磁化が反平行状態で無くなる（固定層１３及び自由層１５の磁化が反平行状態から傾いた状態となる）。従って、ＭＴＪ素子ＭＴＪ２では抵抗値が最も高くなる反平行状態が崩れるため、ＭＴＪ素子ＭＴＪ２の抵抗値は減少する。このため、第１の読み出し電流Ｉｒ１が流れている間のみ、１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが減少する。
【０２０２】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉよりも増加、すなわち１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが減少することで、選択セルＳＣ２に“１”データが記憶されていたことが判別できる。
【０２０３】
尚、書き込みワード線ＷＷＬ２に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＭＴＪ素子ＭＴＪ２の自由層１５の磁化は再びもとの状態（図４７の反平行状態）に戻る。
【０２０４】
［４−３ｂ］ワード線容易軸型
ワード線容易軸型では、ワード線電流により発生する磁場の方向が、ＭＴＪ素子の磁化容易軸方向に向く。すなわち、ＭＴＪ素子の磁化容易軸方向がビット線ＢＬの延在方向とほぼ平行になり、ＭＴＪ素子の磁化困難軸方向が書き込みワード線ＷＷＬの延在方向とほぼ平行になる。
【０２０５】
Ａ）書き込み動作
図５４は、本発明の第４の実施形態に係るワード線容易軸型の“０”データ書き込み時のセルの概略的な平面図を示す。以下、ワード線容易軸型の“０”データ書き込み動作について説明する。
【０２０６】
まず、書き込みワード線ＷＷＬ１とビット線ＢＬが選択され、これら書き込みワード線ＷＷＬ１とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、書き込みワード線ＷＷＬ１とビット線ＢＬのクロスポイント部に位置するＭＴＪ素子ＭＴＪ１に印加される。その結果、ＭＴＪ素子ＭＴＪ１の固定層１３及び自由層１５の磁化の向きが互いに平行となり、ＭＴＪ素子ＭＴＪ１にデータが書き込まれる。このように、磁化の向きが互いに平行となった状態を、ここでは、“０”データが書き込まれた状態とする。
【０２０７】
図５５は、本発明の第４の実施形態に係るワード線容易軸型の“１”データ書き込み時のセルの概略的な平面図を示す。以下、ワード線容易軸型の“１”データ書き込み動作について説明する。
【０２０８】
まず、書き込みワード線ＷＷＬ２とビット線ＢＬが選択され、これら書き込みワード線ＷＷＬ２とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、書き込みワード線ＷＷＬ２とビット線ＢＬのクロスポイント部に位置するＭＴＪ素子ＭＴＪ２に印加される。その結果、ＭＴＪ素子ＭＴＪ２の固定層１３及び自由層１５の磁化の向きが互いに反平行となり、ＭＴＪ素子ＭＴＪ２にデータが書き込まれる。このように、磁化の向きが互いに反平行となった状態を、ここでは、“１”データが書き込まれた状態とする。
【０２０９】
尚、ビット線容易軸型では、書き込みデータに応じてビット線ＢＬに流す第２の書き込み電流Ｉｗ２の方向を変化させたのに対し、ワード線容易軸型では、書き込みデータに応じて書き込みワード線ＷＷＬに流す第１の書き込み電流Ｉｗ１の方向を変化させる。すなわち、本実施形態のように固定層１３の磁化が紙面の左向きに固定されている例において、“０”データを書き込む場合は、書き込みワード線ＷＷＬに紙面の上から下へ第１の書き込み電流Ｉｗ１を流し（図５４）、“１”データを書き込む場合は、書き込みワード線ＷＷＬに紙面の下から上へ第１の書き込み電流Ｉｗ１を流す（図５５）。このように、第１の書き込み電流Ｉｗ１を逆方向に流すことで、２値のデータを書き分けることが可能である。この際、ビット線ＢＬに流す第２の書き込み電流Ｉｗ２は、紙面の右から左へ流しても、紙面の左から右へ流しても、どちらでもよい。
【０２１０】
Ｂ）読み出し動作
図５６は、本発明の第４の実施形態に係るワード線容易軸型の“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図を示す。尚、この図では、回り込み電流は省略している。
【０２１１】
図５６に示すように、第４の実施形態に係るワード線容易軸型の読み出し動作では、ビット線ＢＬから読み出し線ＲＬに選択セルＳＣｎの抵抗値を読むための第２の読み出し電流Ｉｒ２を流しながら、選択セルＳＣｎに対応する書き込みワード線ＷＷＬｎに第１の読み出し電流Ｉｒ１を流す。そして、第１の読み出し電流Ｉｒ１を流した状態での第２の読み出し電流Ｉｒ２の変化からＭＴＪ素子ＭＴＪｎにおける抵抗値の変化を読み取り、“１”，“０”データの判別を行う。
【０２１２】
尚、本実施形態の読み出し動作では、上記第１の実施形態と同様、図１６のタイプＡ、Ｂ、Ｃ、Ｄのような素子抵抗Ｒの変化により、“１”，“０”データを判別する。このような読み出し動作について、以下に具体的に説明する。
【０２１３】
（タイプＡ）
図５７は、本発明の第４の実施形態に係るワード線容易軸型のタイプＡの“０”データ読み出し時のセルの概略的な平面図を示す。以下に、図５７を用いて、タイプＡの読み出し動作について説明する。
【０２１４】
まず、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。その後、書き込みワード線ＷＷＬ１に“１”データ書き込み方向（紙面の下から上）へ第１の読み出し電流Ｉｒ１を流す。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ１に印加される。その結果、ＭＴＪ素子ＭＴＪ１の自由層１５の磁化が小さくなる。従って、ＭＴＪ素子ＭＴＪ１では抵抗値が最も低くなる平行状態が弱まるため、ＭＴＪ素子ＭＴＪ１の抵抗値は増加する。このため、第１の読み出し電流Ｉｒ１が流れている間のみ、１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが増加する。
【０２１５】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉよりも減少、すなわち１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが増加することで、選択セルＳＣ１に“０”データが記憶されていたことが判別できる。
【０２１６】
尚、書き込みワード線ＷＷＬ１に流す第１の読み出し電流Ｉｒ１をＯＦＦにすることによって、ＭＴＪ素子ＭＴＪ１の自由層１５の磁化は再びもとの状態（図５４の平行状態）に戻る。
【０２１７】
（タイプＢ）
図５８は、本発明の第４の実施形態に係るワード線容易軸型のタイプＢの“１”データ読み出し時のセルの概略的な平面図を示す。以下に、図５８を用いて、タイプＢの読み出し動作について説明する。
【０２１８】
まず、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。その後、書き込みワード線ＷＷＬ２に“０”データ書き込み方向（紙面の上から下）へ第１の読み出し電流Ｉｒ１を流す。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ２に印加される。その結果、ＭＴＪ素子ＭＴＪ２の自由層１５の磁化が小さくなる。従って、ＭＴＪ素子ＭＴＪ２では抵抗値が最も高くなる反平行状態が弱まるため、ＭＴＪ素子ＭＴＪ２の抵抗値は減少する。このため、第１の読み出し電流Ｉｒ１が流れている間のみ、１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが減少する。
【０２１９】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉよりも増加、すなわち１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊが減少することで、選択セルＳＣ２に“１”データが記憶されていたことが判別できる。
【０２２０】
尚、書き込みワード線ＷＷＬ２に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＭＴＪ素子ＭＴＪ２の自由層１５の磁化は再びもとの状態（図５５の反平行状態）に戻る。
【０２２１】
（タイプＣ）
図５９は、本発明の第４の実施形態に係るワード線容易軸型のタイプＣの“０”データ読み出し時のセルの概略的な平面図を示す。以下に、図５９を用いて、タイプＣの読み出し動作について説明する。
【０２２２】
まず、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。その後、書き込みワード線ＷＷＬ１に“０”データ書き込み方向（紙面の上から下）へ第１の読み出し電流Ｉｒ１を流す。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ１に印加される。その結果、ＭＴＪ素子ＭＴＪ１の自由層１５の磁化は大きくなるが、磁化の平行状態は維持される。従って、第１の読み出し電流Ｉｒ１が流れていても、ＭＴＪ素子ＭＴＪ１の抵抗値は変化しない。このため、１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊも変化しない。
【０２２３】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉとほぼ変化しない、すなわち１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊがほぼ変化しないことで、選択セルＳＣ１に“０”データが記憶されていたことが判別できる。
【０２２４】
尚、書き込みワード線ＷＷＬ１に流す第１の読み出し電流Ｉｒ１をＯＦＦにすることによって、ＭＴＪ素子ＭＴＪ１の自由層１５の磁化は再びもとの状態（図５４の平行状態）に戻る。
【０２２５】
（タイプＤ）
図６０は、本発明の第４の実施形態に係るワード線容易軸型のタイプＤの“１”データ読み出し時のセルの概略的な平面図を示す。以下に、図６０を用いて、タイプＤの読み出し動作について説明する。
【０２２６】
まず、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。その後、書き込みワード線ＷＷＬ２に“１”データ書き込み方向（紙面の下から上）へ第１の読み出し電流Ｉｒ１を流す。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ２に印加される。その結果、ＭＴＪ素子ＭＴＪ２の自由層１５の磁化は大きくなるが、磁化の平行状態は維持される。従って、第１の読み出し電流Ｉｒ１が流れていても、ＭＴＪ素子ＭＴＪ２の抵抗値は変化しない。このため、１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊも変化しない。
【０２２７】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉとほぼ変化しない、すなわち１ブロック全体のＭＴＪ素子の抵抗値Ｒｍｔｊがほぼ変化しないことで、選択セルＳＣ２に“１”データが記憶されていたことが判別できる。
【０２２８】
尚、書き込みワード線ＷＷＬ２に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＭＴＪ素子ＭＴＪ２の自由層１５の磁化は再びもとの状態（図５５の反平行状態）に戻る。
【０２２９】
［４−３ｃ］書き込み／読み出し動作のまとめ
図６１は、本発明の第４の実施形態に係る書き込み／読み出し動作をまとめた概略的な一覧図を示す。図６１に示すように、第４の実施形態の書き込み／読み出し動作の原理は、上記第１の実施形態（図２１−１）と同様であるため、説明は省略する。また、第４の実施形態に係る書き込み／読み出し電流パルスも、上記第１の実施形態（図２１−２）と同様であるため、説明は省略する。
【０２３０】
［４−４］効果
以上のような第４の実施形態によれば、セル毎に読み出し用のスイッチング素子を用いないクロスポイント型構造において、データ読み出しの際、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流しながら、選択セルＳＣに対応する書き込みワード線ＷＷＬｎに第１の読み出し電流Ｉｒ１を流し、選択セルＳＣのＭＴＪ素子に磁界を印加する。そして、書き込みワード線ＷＷＬｎに第１の読み出し電流Ｉｒ１を流したときと流していないときの電流Ｉｒ２の差を読み取り、ＭＴＪ素子の抵抗値が減少するか又は増加するかにより、“１”，“０”データの判別が可能となる。
【０２３１】
このように、第４の実施形態では、メモリセルをクロスポイント型にすることでセルの高密度化を実現しつつ、１サイクルでデータ読み出しを可能とすることで読み出し動作の高速化を図ることができる。
【０２３２】
尚、本実施形態のようなクロスポイント型のセルアレイでは、セルがネット状に２次元的に相互に接続されている。このため、読み出し動作において、セル信号をスタティック（静的）に読み出すことができないので、過渡的に電流値の変化を検出せねばならない。従来、このようなセルの信号を得るためには、期待値書き込みを行って、書き込み前後の信号値を比較しなければならなかった。従って、期待値書き込み→読み出し→書き戻しの最低３サイクルの動作が１回の読み出しに必要になり、どうしても動作が遅くなるという欠点があった。これに対し、本実施形態であれば、実質的に１サイクルで読み出し動作を完了させることができ、クロスポイント型ＭＲＡＭの実用性を大いに高めることが可能となる。
【０２３３】
［５］第５の実施形態
第５の実施形態は、ＧＭＲ素子を用いたクロスポイント型の磁気ランダムアクセスメモリを例にあげる。
【０２３４】
［５−１］構造
図６２は、第５の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。図６２に示すように、第５の実施形態では、第４の実施形態におけるＭＴＪ素子の代わりにＧＭＲ素子を用いている。以下に、第５の実施形態に係る磁気ランダムアクセスメモリについて、第４の実施形態と異なる構造について主に説明する。
【０２３５】
ＧＭＲ素子は、ソフト磁性層である自由層２１，２３と、非磁性層である低抵抗の導電層２２とで構成されている。そして、導電層２２を自由層２１，２３で挟むことで交換相互作用により反強磁性結合した、反強磁性カップリング型になっている。尚、ＧＭＲ素子については第８の実施形態で詳説する。
【０２３６】
また、ＭＴＪ素子を用いる第４の実施形態では、ＭＴＪ素子の膜面に対して垂直方向（縦方向）に読み出し電流を流すのに対し、ＧＭＲ素子を用いる第５の実施形態では、ＧＭＲ素子の膜面に対して水平方向（横方向）に読み出し電流を流す。このため、第５の実施形態では、ＧＭＲ素子とビット線ＢＬ及び読み出し線ＲＬとの接続構造が第４の実施形態と異なる。
【０２３７】
つまり、各ＧＭＲ素子ＧＭＲｎの両側面にサイドウォールＳＷｎ（ｎ＝１，２，３，…）が設けられ、このサイドウォールＳＷｎの一方と読み出し線ＲＬとを電気的に接続するコンタクトＣｂｎが設けられ、サイドウォールＳＷｎの他方とビット線ＢＬとを電気的に接続するコンタクトＣｃｎが設けられている。
【０２３８】
尚、ＧＭＲ素子ＧＭＲｎと読み出しワード線ＲＷＬｎとの接続方法は、上記方法に限定されない。例えば、コンタクトＣａｎ上に、このコンタクトＣａｎとサイドウォールＳＷｎの一方とに接するインターコネクトを形成すれば、読み出し線ＲＬｎ及びコンタクトＣｂｎを省略できる。
【０２３９】
［５−２］製造方法
図６３乃至図６９は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの製造工程の概略的な断面図を示す。以下に、第５の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【０２４０】
まず、図６３に示すように、シリコン基板（図示せず）上に第１の絶縁膜１１が形成される。次に、通常のメタル配線プロセスを用いて、第１の絶縁膜１１上に書き込み及び読み出しワード線ＷＷＬｎ，ＲＷＬｎが形成される。次に、書き込み及び読み出しワード線ＷＷＬｎ，ＲＷＬｎを第２の絶縁膜１２で覆い、この第２の絶縁膜１２の上面がＣＭＰなどで平坦化される。その後、第２の絶縁膜１２内に、読み出しワード線ＲＷＬｎに接続するコンタクトＣａｎが形成される。
【０２４１】
次に、図６４に示すように、第２の絶縁膜１２及びコンタクトＣａｎ上に読み出し線ＲＬｎがセル毎に形成される。
【０２４２】
次に、図６５に示すように、読み出し線ＲＬｎ上に第３の絶縁膜１６ａが形成され、この第３の絶縁膜１６ａ内にコンタクトＣｂｎが形成される。
【０２４３】
次に、図６６に示すように、第３の絶縁膜１６ａ及びコンタクトＣｂｎ上に、自由層２１、導電層２２及び自由層２３からなるＧＭＲ素子ＧＭＲｎがセル毎に形成される。この際、ＧＭＲ素子ＧＭＲｎをパターニングするエッチングは、自由層２１の上面で止めてもよいし、自由層２１の下面で止めてもよい。
【０２４４】
次に、図６７に示すように、ＧＭＲ素子ＧＭＲｎの両側面に、導電材からなるサイドウォールＳＷｎが形成される。これにより、ＧＭＲ素子ＧＭＲｎの両側面に設けられた一方のサイドウォールＳＷｎが、コンタクトＣｂｎに接する。
【０２４５】
次に、図６８に示すように、ＧＭＲ素子ＧＭＲｎ上に第４の絶縁膜１６ｂが形成され、ＧＭＲ素子ＧＭＲｎの上面が露出するまで第４の絶縁膜１６ｂの上面がＣＭＰなどで平坦化される。
【０２４６】
次に、図６９に示すように、第４の絶縁膜１６ｂ及びＧＭＲ素子ＧＭＲｎ上に、第５の絶縁膜１６ｃが形成される。次に、第５の絶縁膜１６ｃ内にＶｉａホールが形成され、サイドウォールＳＷｎが露出される。その後、Ｖｉａホール内に金属材が埋め込まれ、サイドウォールＳＷｎに接続するコンタクトＣｃｎが形成される。ここで、コンタクトＣｃｎがサイドウォールＳＷｎと電気的に接続するために、多少オーバーエッチングするようにＶｉａホールを形成するとよい。
【０２４７】
次に、図６２に示すように、通常のメタル配線プロセスを用いて、第５の絶縁膜１６ｃ及びコンタクトＣｂｎ上にビット線ＢＬが形成される。このようにして、クロスポイント型の磁気ランダムアクセスメモリが完成する。
【０２４８】
［５−３］書き込み／読み出し動作
以下に、第５の実施形態に係わる磁気ランダムアクセスメモリの書き込み／読み出し動作について説明する。
【０２４９】
尚、ここでは、ＧＭＲ素子の磁化容易軸方向が書き込みワード線ＷＷＬの延在方向とほぼ平行になり、ＧＭＲ素子の磁化困難軸方向がビット線ＢＬの延在方向とほぼ平行になるように、ＧＭＲ素子を配置する。
【０２５０】
Ａ）書き込み動作
図７０は、本発明の第５の実施形態に係る“０”データ書き込み時のセルの概略的な平面図を示す。以下、“０”データ書き込み動作について説明する。
【０２５１】
まず、書き込みワード線ＷＷＬ２とビット線ＢＬが選択され、これら書き込みワード線ＷＷＬ２とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、書き込みワード線ＷＷＬ２とビット線ＢＬのクロスポイント部に位置するＧＭＲ素子ＧＭＲ２に印加される。その結果、ＧＭＲ素子ＧＭＲ２の自由層２１，２３の磁化が反強磁性結合しながら反転し、ＧＭＲ素子ＧＭＲ２にデータが書き込まれる。尚、図７０の磁化状態を、ここでは、“０”データが書き込まれた状態とする。
【０２５２】
図７１は、本発明の第５の実施形態に係る“１”データ書き込み時のセルの概略的な平面図を示す。以下、“１”データ書き込み動作について説明する。
【０２５３】
まず、書き込みワード線ＷＷＬ１とビット線ＢＬが選択され、これら書き込みワード線ＷＷＬ１とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、書き込みワード線ＷＷＬ１とビット線ＢＬのクロスポイント部に位置するＧＭＲ素子ＧＭＲ１に印加される。その結果、ＧＭＲ素子ＧＭＲ１の自由層２１，２３の磁化が反強磁性結合しながら反転し、ＧＭＲ素子ＧＭＲ１にデータが書き込まれる。尚、図７１の磁化状態を、ここでは、“１”データが書き込まれた状態とする。
【０２５４】
尚、“０”データを書き込む場合は、ビット線ＢＬに紙面の左から右へ第２の書き込み電流Ｉｗ２を流し（図７０）、“１”データを書き込む場合は、ビット線ＢＬに紙面の右から左へ第２の書き込み電流Ｉｗ２を流す（図７１）。このように、第２の書き込み電流Ｉｗ２を逆方向に流すことで、２値のデータを書き分けることが可能である。この際、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す第１の書き込み電流Ｉｗ１は、紙面の下から上へ流しても、紙面の上から下へ流しても、どちらでもよい。
【０２５５】
また、本実施形態では、“０”データが書き込まれた状態（反平行状態）のＧＭＲ素子の抵抗値と“１”データが書き込まれた状態（反平行状態）のＧＭＲ素子の抵抗値とは同じである。
【０２５６】
Ｂ）読み出し動作
図７２は、本発明の第５の実施形態に係る“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図を示す。
【０２５７】
図７２に示すように、第５の実施形態に係る読み出し動作では、選択セルＳＣｎに対応する書き込みワード線ＷＷＬｎに第１の読み出し電流Ｉｒ１を流し、さらにビット線ＢＬから読み出し線ＲＬに選択セルＳＣｎの抵抗値を読むための第２の読み出し電流Ｉｒ２を流す。ここで、第５の実施形態では、第４の実施形態と異なり、第２の読み出し電流Ｉｒ２により発生する磁界も選択セルＳＣｎに印加する。そして、第１の読み出し電流Ｉｒ１を流した状態での第２の読み出し電流Ｉｒ２の変化からＧＭＲ素子ＧＭＲｎにおける抵抗値の変化を読み取り、“１”，“０”データの判別を行う。
【０２５８】
尚、ここでは、ＧＭＲ素子ＧＭＲｎの自由層２１，２３の磁化が全て反平行状態である場合（図７０及び図７１参照）を例にあげる。
【０２５９】
図７３（ａ）及び（ｂ）は、本発明の第５の実施形態に係る“０”データ読み出し時のセルの概略的な平面図を示す。以下に、図７３（ａ）及び（ｂ）を用いて、“０”データ読み出し動作について説明する。
【０２６０】
まず、図７３（ａ）に示すように、書き込みワード線ＷＷＬ２が選択され、この書き込みワード線ＷＷＬ２に第１の読み出し電流Ｉｒ１が流される。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＧＭＲ素子ＧＭＲ２に印加される。その結果、磁界ＨＷＬによりＧＭＲ素子ＧＭＲ２の自由層２１，２３の磁化が途中まで回転し、自由層２１，２３の磁化が印加磁場ＨＷＬの方向に向きはじめる。
【０２６１】
続いて、図７３（ｂ）に示すように、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。これにより、ＧＭＲ素子の導電層２２内を第２の読み出し電流Ｉｒ２が通過する際、この第２の読み出し電流Ｉｒ２により発生した磁界ＨＢＬがＧＭＲ素子ＧＭＲ２に印加される。ここで、上部の自由層２３に対して、磁界ＨＢＬ（ＨＢＬ1）は紙面の下方向（図７２の紙面の手前方向）に作用し、下部の自由層２１に対して、磁界ＨＢＬ（ＨＢＬ２）は紙面の上方向（図７２の紙面の奥方向）に作用する。その結果、上部の自由層２３の磁化は印加磁場ＨＢＬ（ＨＢＬ1）の方向（紙面の下方向）に向き、下部の自由層２１の磁化は印加磁場ＨＢＬ（ＨＢＬ２）の方向（紙面の上方向）に向き始めるため、印加磁場ＨＷＬの方向に向きはじめる。
【０２６２】
これにより、読み出し前は、ＧＭＲ素子ＧＭＲ２の磁化が反平行状態であったのに対し、読み出し時は、ＧＭＲ素子ＧＭＲ２の磁化が反平行状態で無くなる。従って、ＧＭＲ素子ＧＭＲ２では抵抗値が最も高くなる反平行状態が崩れて、ＧＭＲ素子ＧＭＲ２の抵抗値が低下する。このため、第１の読み出し電流Ｉｒ１が流れている間のみ、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒは低下する。
【０２６３】
このようにして、第２の読み出し電流Ｉｒ２により、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒの状態変化を読み取る。その結果、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒが低下すれば、選択セルＳＣ２に“０”データが記憶されていたことが判別できる。
【０２６４】
尚、書き込みワード線ＷＷＬ２に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＧＭＲ素子ＧＭＲ２の自由層２１，２３の磁化は再びもとの状態（図７０の反平行状態）に戻る。
【０２６５】
図７４（ａ）及び（ｂ）は、本発明の第５の実施形態に係る“１”データ読み出し時のセルの概略的な平面図を示す。以下に、図７４（ａ）及び（ｂ）を用いて、“１”データ読み出し動作について説明する。
【０２６６】
まず、図７４（ａ）に示すように、書き込みワード線ＷＷＬ１が選択され、この書き込みワード線ＷＷＬ１に第１の読み出し電流Ｉｒ１が流される。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＧＭＲ素子ＧＭＲ１に印加される。その結果、磁界ＨＷＬによりＧＭＲ素子ＧＭＲ１の自由層２１，２３の磁化が途中まで回転し、自由層２１，２３の磁化が印加磁場ＨＷＬの方向に向きはじめる。
【０２６７】
続いて、図７４（ｂ）に示すように、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。これにより、ＧＭＲ素子の導電層２２内を第２の読み出し電流Ｉｒ２が通過する際、この第２の読み出し電流Ｉｒ２により発生した磁界ＨＢＬがＧＭＲ素子ＧＭＲ１に印加される。ここで、上部の自由層２３に対して、磁界ＨＢＬ（ＨＢＬ1）は紙面の下方向（図７２の紙面の手前方向）に作用し、下部の自由層２１に対して、磁界ＨＢＬ（ＨＢＬ２）は紙面の上方向（図７２の紙面の奥方向）に作用する。その結果、上部の自由層２３の磁化は印加磁場ＨＢＬ（ＨＢＬ1）の方向（紙面の下方向）に向き、下部の自由層２１の磁化は印加磁場ＨＢＬ（ＨＢＬ２）の方向（紙面の上方向）に向き始めるため、もとの状態（図７１の反平行状態）に戻りはじめる。
【０２６８】
これにより、読み出し時において、選択セルＳＣ１の磁化の状態は非選択セルの磁化の状態とほとんど変わらないため、ＧＭＲ素子ＧＭＲ１の抵抗値は非選択セルのＧＭＲ素子の抵抗値と同程度となる。このため、第１の読み出し電流Ｉｒ１が流れている間も、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒはほとんど変化しない。
【０２６９】
このようにして、第２の読み出し電流Ｉｒ２により、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒの状態変化を読み取る。その結果、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒが変化しなければ、選択セルＳＣ１に“１”データが記憶されていたことが判別できる。
【０２７０】
尚、書き込みワード線ＷＷＬ１に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＧＭＲ素子ＧＭＲ１の自由層２１，２３の磁化は再びもとの状態（図７１の反平行状態）に戻る。
【０２７１】
Ｃ）書き込み／読み出し動作のまとめ
図７５は、本発明の第５の実施形態に係る書き込み／読み出し動作をまとめた概略的な一覧図を示す。図７５に示すように、第５の実施形態の書き込み／読み出し動作の原理は、上記第２の実施形態（図３６−１）と同様であるため、説明は省略する。また、第５の実施形態に係る書き込み／読み出し電流パルスも、上記第２の実施形態（図３６−２）と同様であるため、説明は省略する。
【０２７２】
［５−４］効果
以上のような第５の実施形態によれば、セル毎に読み出し用のスイッチング素子を用いないクロスポイント型構造において、データ読み出しの際、選択セルＳＣに対応する書き込みワード線ＷＷＬｎに第１の読み出し電流Ｉｒ１を流して選択セルＳＣのＧＭＲ素子に磁界を印加しながら、ビット線ＢＬから読み出し線ＲＬｎを介して読み出しワード線ＲＷＬｎに第２の読み出し電流Ｉｒ２を流す。そして、この第２の読み出し電流Ｉｒ２の電流値と第１の読み出し電流Ｉｒ１を流していないリファレンスセルの電流値と比較し、ＧＭＲ素子の抵抗値が変化しないか又は減少するかにより、“１”，“０”データの判別が可能となる。
【０２７３】
このように、第５の実施形態では、メモリセルをクロスポイント型にすることでセルの高密度化を実現しつつ、１サイクルでデータ読み出しを可能とすることで読み出し動作の高速化を図ることができる。
【０２７４】
［６］第６の実施形態
第６の実施形態は、第５の実施形態と同様、ＧＭＲ素子を用いたクロスポイント型の磁気ランダムアクセスメモリを例にあげるが、第５の実施形態のＧＭＲ素子では、導電層を２つの自由層で挟んだ構造であるのに対し、第６の実施形態のＧＭＲ素子では、導電層を自由層と固定層とで挟んだ構造である。
【０２７５】
［６−１］構造
図７６は、第６の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。図７６に示すように、第６の実施形態では、第５の実施形態におけるＧＭＲ素子の下部の自由層を固定層３１に置き換えている。従って、ＧＭＲ素子は、固定層３１と、自由層２３と、固定層３１及び自由層２３で挟まれた導電層２２とで構成されている。尚、その他の構造は第５の実施形態と同様であるため説明は省略する。
【０２７６】
［６−２］製造方法
第６の実施形態に係る製造方法は、上述する第５の実施形態に係る製造方法において、自由層２１を固定層３１に変更した方法と同じであるため、説明は省略する。
【０２７７】
［６−３］書き込み／読み出し動作
以下に、第６の実施形態に係わる磁気ランダムアクセスメモリの書き込み／読み出し動作について説明する。
【０２７８】
尚、ここでは、ＧＭＲ素子の磁化容易軸方向が書き込みワード線ＷＷＬの延在方向とほぼ平行になり、ＧＭＲ素子の磁化困難軸方向がビット線ＢＬの延在方向とほぼ平行になるように、ＧＭＲ素子を配置する。また、ＧＭＲ素子の自由層２３は、導電層２２の上に配置されている。
【０２７９】
Ａ）書き込み動作
図７７は、本発明の第６の実施形態に係る“０”データ書き込み時のセルの概略的な平面図を示す。以下、“０”データ書き込み動作について説明する。
【０２８０】
まず、書き込みワード線ＷＷＬ１とビット線ＢＬが選択され、これら書き込みワード線ＷＷＬ１とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、書き込みワード線ＷＷＬ１とビット線ＢＬのクロスポイント部に位置するＧＭＲ素子ＧＭＲ１に印加される。その結果、ＧＭＲ素子ＧＭＲ１の固定層３１及び自由層２３の磁化の向きが互いに平行となり、ＧＭＲ素子ＧＭＲ１にデータが書き込まれる。このように、磁化の向きが互いに平行となった状態を、ここでは、“０”データが書き込まれた状態とする。
【０２８１】
図７８は、本発明の第６の実施形態に係る“１”データ書き込み時のセルの概略的な平面図を示す。以下、“１”データ書き込み動作について説明する。
【０２８２】
まず、書き込みワード線ＷＷＬ２とビット線ＢＬが選択され、これら書き込みワード線ＷＷＬ２とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、書き込みワード線ＷＷＬ２とビット線ＢＬのクロスポイント部に位置するＧＭＲ素子ＧＭＲ２に印加される。その結果、ＧＭＲ素子ＧＭＲ２の固定層３１及び自由層２３の磁化の向きが互いに反平行となり、ＧＭＲ素子ＧＭＲ２にデータが書き込まれる。このように、磁化の向きが互いに反平行となった状態を、ここでは、“１”データが書き込まれた状態とする。
【０２８３】
尚、本実施形態のように固定層３１の磁化が紙面の上向きに固定されている例において、“０”データを書き込む場合は、ビット線ＢＬに紙面の左から右へ第２の書き込み電流Ｉｗ２を流し（図７７）、“１”データを書き込む場合は、ビット線ＢＬに紙面の右から左へ第２の書き込み電流Ｉｗ２を流す（図７８）。このように、第２の書き込み電流Ｉｗ２を逆方向に流すことで、２値のデータを書き分けることが可能である。この際、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す第１の書き込み電流Ｉｗ１は、紙面の下から上へ流しても、紙面の上から下へ流しても、どちらでもよい。
【０２８４】
Ｂ）読み出し動作
図７９は、本発明の第６の実施形態に係る“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図を示す。
【０２８５】
図７９に示すように、第６の実施形態に係る読み出し動作では、選択セルＳＣｎに対応する書き込みワード線ＷＷＬｎに第１の読み出し電流Ｉｒ１を流し、さらにビット線ＢＬから読み出し線ＲＬに選択セルＳＣｎの抵抗値を読むための第２の読み出し電流Ｉｒ２を流す。この際、第６の実施形態では、第５の実施形態と同様、第２の読み出し電流Ｉｒ２により発生する磁界も選択セルＳＣｎに印加するが、この磁界に対し、第５の実施形態では導電層を挟む両方の磁性層の磁化が反応するが、第６の実施形態では導電層を挟む一方の磁性層（自由層）の磁化のみが反応する。そして、第１の読み出し電流Ｉｒ１を流した状態での第２の読み出し電流Ｉｒ２の変化からＧＭＲ素子ＧＭＲｎにおける抵抗値の変化を読み取り、“１”，“０”データの判別を行う。
【０２８６】
図８０（ａ）及び（ｂ）は、本発明の第６の実施形態に係る“０”データ読み出し時のセルの概略的な平面図を示す。以下に、図８０（ａ）及び（ｂ）を用いて、“０”データ読み出し動作について説明する。
【０２８７】
まず、図８０（ａ）に示すように、書き込みワード線ＷＷＬ１が選択され、この書き込みワード線ＷＷＬ１に第１の読み出し電流Ｉｒ１が流される。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＧＭＲ素子ＧＭＲ１に印加される。その結果、磁界ＨＷＬによりＧＭＲ素子ＧＭＲ１の自由層２３の磁化のみが反応し、この自由層２３の磁化が途中まで回転する。
【０２８８】
続いて、図８０（ｂ）に示すように、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。これにより、ＧＭＲ素子の導電層２２内を第２の読み出し電流Ｉｒ２が通過する際、この第２の読み出し電流Ｉｒ２により発生した磁界ＨＢＬがＧＭＲ素子ＧＭＲ１に印加される。ここで、自由層２３に対して、磁界ＨＢＬは紙面の下方向（図７９の紙面の手前方向）に作用する。その結果、自由層２３の磁化はさらに回転する。
【０２８９】
これにより、読み出し前は、ＧＭＲ素子ＧＭＲ１の磁化が平行状態であったのに対し、第１の読み出し電流Ｉｒ１を流している間は、ＧＭＲ素子ＧＭＲ１の磁化が平行状態で無くなる（固定層３１及び自由層２３の磁化が平行状態から傾いた状態となる）。従って、ＧＭＲ素子ＧＭＲ１では抵抗値が最も低くなる平行状態が崩れるため、ＧＭＲ素子ＧＭＲ１の抵抗値は増加する。このため、第１の読み出し電流Ｉｒ１が流れている間のみ、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒが増加する。
【０２９０】
このようにして、第２の読み出し電流Ｉｒ２により、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒの状態変化を読み取る。その結果、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒが増加すれば、選択セルＳＣ１に“０”データが記憶されていたことが判別できる。
【０２９１】
尚、書き込みワード線ＷＷＬ１に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＧＭＲ素子ＧＭＲ１の自由層２３の磁化は再びもとの状態（図７７の平行状態）に戻る。
【０２９２】
図８１（ａ）及び（ｂ）は、本発明の第６の実施形態に係る“１”データ読み出し時のセルの概略的な平面図を示す。以下に、図８１（ａ）及び（ｂ）を用いて、“１”データ読み出し動作について説明する。
【０２９３】
まず、図８１（ａ）に示すように、書き込みワード線ＷＷＬ２が選択され、この書き込みワード線ＷＷＬ２に第１の読み出し電流Ｉｒ１が流される。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＧＭＲ素子ＧＭＲ２に印加される。その結果、磁界ＨＷＬによりＧＭＲ素子ＧＭＲ２の自由層２３の磁化のみが反応し、この自由層２３の磁化が途中まで回転する。
【０２９４】
続いて、図８１（ｂ）に示すように、ビット線ＢＬから読み出し線ＲＬに第２の読み出し電流Ｉｒ２を流す。これにより、ＧＭＲ素子の導電層２２内を第２の読み出し電流Ｉｒ２が通過する際、この第２の読み出し電流Ｉｒ２により発生した磁界ＨＢＬがＧＭＲ素子ＧＭＲ２に印加される。ここで、自由層２３に対して、磁界ＨＢＬは紙面の下方向（図７９の紙面の手前方向）に作用する。その結果、自由層２３の磁化は回転する。
【０２９５】
これにより、読み出し前は、ＧＭＲ素子ＧＭＲ１の磁化が反平行状態であったのに対し、読み出し時は、ＧＭＲ素子ＧＭＲ１の磁化が反平行状態で無くなる。従って、ＧＭＲ素子ＧＭＲ１では抵抗値が最も高くなる反平行状態が崩れて、ＧＭＲ素子ＧＭＲ１の抵抗値が低下する。このため、第１の読み出し電流Ｉｒ１が流れている間のみ、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒは低下する。
【０２９６】
このようにして、第２の読み出し電流Ｉｒ２により、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒの状態変化を読み取る。その結果、１ブロック全体のＧＭＲ素子の抵抗値Ｒｇｍｒが低下すれば、選択セルＳＣ２に“１”データが記憶されていたことが判別できる。
【０２９７】
尚、書き込みワード線ＷＷＬ２に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＧＭＲ素子ＧＭＲ２の自由層２３の磁化は再びもとの状態（図７８の反平行状態）に戻る。
【０２９８】
Ｃ）書き込み／読み出し動作のまとめ
図８２は、本発明の第６の実施形態に係る書き込み／読み出し動作をまとめた概略的な一覧図を示す。図８２に示すように、第６の実施形態の書き込み／読み出し動作の原理は、上記第３の実施形態（図４３）と同様であるため、説明は省略する。また、第６の実施形態に係る書き込み／読み出し電流パルスも、上記第３の実施形態と同様であるため、説明は省略する。
【０２９９】
［６−４］効果
以上のような第６の実施形態によれば、セル毎に読み出し用のスイッチング素子を用いないクロスポイント型構造において、データ読み出しの際、選択セルＳＣに対応する書き込みワード線ＷＷＬｎに第１の読み出し電流Ｉｒ１を流して選択セルＳＣのＧＭＲ素子に磁界を印加しながら、ビット線ＢＬから読み出し線ＲＬｎを介して読み出しワード線ＲＷＬｎに第２の読み出し電流Ｉｒ２を流して選択セルＳＣのＧＭＲ素子にさらに磁界を印加する。そして、書き込みワード線ＷＷＬｎに第１の読み出し電流Ｉｒ１を流したときと流していないときの電流Ｉｒ２の差を読み取り、ＧＭＲ素子の抵抗値が減少するか又は増加するかにより、“１”，“０”データの判別が可能となる。
【０３００】
このように、第６の実施形態では、メモリセルをクロスポイント型にすることでセルの高密度化を実現しつつ、１サイクルでデータ読み出しを可能とすることで読み出し動作の高速化を図ることができる。
【０３０１】
［７］第７の実施形態
第７の実施形態は、１セルに１つのトランジスタと１つのＭＴＪ素子とを有する、いわゆる１Ｔｒ＋１ＭＴＪ型の磁気ランダムアクセスメモリを例にあげる。尚、ここでは、読み出し用のスイッチング素子として、トランジスタを例にあげたがダイオードでも勿論よい。
【０３０２】
［７−１］構造
図８３は、本発明の第７の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第７の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【０３０３】
図８３に示すように、第７の実施形態に係る磁気ランダムアクセスメモリの１セルは、１つのＭＴＪ素子ＭＴＪと１つの読み出し用トランジスタＴｒとを有する。
【０３０４】
ＭＴＪ素子ＭＴＪは、ビット線ＢＬ及び書き込みワード線ＷＷＬ間のビット線ＢＬ及び書き込みワード線ＷＷＬの交点に配置されている。そして、ＭＴＪ素子ＭＴＪの固定層１３は読み出し線ＲＬに接続され、ＭＴＪ素子ＭＴＪの自由層１５はビット線ＢＬにコンタクトＣｂを介して接続されている。また、書き込みワード線ＷＬは、ＭＴＪ素子ＭＴＪｎの下方に配置され、ＭＴＪ素子ＭＴＪｎとは電気的に分離されている。
【０３０５】
読み出し線ＲＬは、コンタクトＣａ，４４ａ，４４ｂ及び配線４５ａ，４５ｂを介して、読み出し用トランジスタＴｒのドレイン拡散層４３ａに接続される。読み出し用トランジスタＴｒのソース拡散層４３ｂは、コンタクト４４ｃ及び配線４５ｃを介して、例えば接地端子に接続されている。読み出し用トランジスタＴｒのゲート電極４２は、読み出しワード線ＲＷＬとして機能する。
【０３０６】
［７−２］書き込み／読み出し動作
第７の実施形態に係わる磁気ランダムアクセスメモリの書き込み／読み出し動作について、ビット線容易軸型とワード線容易軸型とに分けて、以下に説明する。
【０３０７】
［７−２ａ］ビット線容易軸型
ビット線容易軸型では、ビット線電流により発生する磁場の方向が、ＭＴＪ素子の磁化容易軸方向に向く。すなわち、ＭＴＪ素子の磁化容易軸方向が書き込みワード線ＷＷＬの延在方向とほぼ平行になり、ＭＴＪ素子の磁化困難軸方向がビット線ＢＬの延在方向とほぼ平行になる。
【０３０８】
Ａ）書き込み動作
図８４は、本発明の第７の実施形態に係るビット線容易軸型の“０”データ書き込み時のセルの概略的な平面図を示す。以下、ビット線容易軸型の“０”データ書き込み動作について説明する。
【０３０９】
まず、書き込みワード線ＷＷＬ１とビット線ＢＬが選択され、これら書き込みワード線ＷＷＬ１とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、書き込みワード線ＷＷＬ１とビット線ＢＬのクロスポイント部に位置するＭＴＪ素子ＭＴＪ１に印加される。その結果、ＭＴＪ素子ＭＴＪ１の固定層１３及び自由層１５の磁化の向きが互いに平行となり、ＭＴＪ素子ＭＴＪ１にデータが書き込まれる。このように、磁化の向きが互いに平行となった状態を、ここでは、“０”データが書き込まれた状態とする。
【０３１０】
図８５は、本発明の第７の実施形態に係るビット線容易軸型の“１”データ書き込み時のセルの概略的な平面図を示す。以下、ビット線容易軸型の“１”データ書き込み動作について説明する。
【０３１１】
まず、書き込みワード線ＷＷＬ２とビット線ＢＬが選択され、これら書き込みワード線ＷＷＬ２とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、書き込みワード線ＷＷＬ２とビット線ＢＬのクロスポイント部に位置するＭＴＪ素子ＭＴＪ２に印加される。その結果、ＭＴＪ素子ＭＴＪ２の固定層１３及び自由層１５の磁化の向きが互いに反平行となり、ＭＴＪ素子ＭＴＪ２にデータが書き込まれる。このように、磁化の向きが互いに反平行となった状態を、ここでは、“１”データが書き込まれた状態とする。
【０３１２】
尚、本実施形態のように固定層１３の磁化が紙面の上向きに固定されている例において、“０”データを書き込む場合は、ビット線ＢＬに紙面の左から右へ第２の書き込み電流Ｉｗ２を流し（図８４）、“１”データを書き込む場合は、ビット線ＢＬに紙面の右から左へ第２の書き込み電流Ｉｗ２を流す（図８５）。このように、第２の書き込み電流Ｉｗ２を逆方向に流すことで、２値のデータを書き分けることが可能である。この際、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す第１の書き込み電流Ｉｗ１は、紙面の下から上へ流しても、紙面の上から下へ流しても、どちらでもよい。
【０３１３】
Ｂ）読み出し動作
図８６は、本発明の第７の実施形態に係るビット線容易軸型の“０”データ読み出し時のセルの概略的な平面図を示す。以下に、図８６を用いて、ビット線容易軸型の“０”データ読み出し動作について説明する。
【０３１４】
まず、読み出し用トランジスタＴｒをＯＮにすることで、ビット線ＢＬから読み出し線ＲＬを介してトランジスタＴｒの電流経路に第２の読み出し電流Ｉｒ２を流す。その後、書き込みワード線ＷＷＬ１に第１の読み出し電流Ｉｒ１を流すことにより、この第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ１に印加される。その結果、ＭＴＪ素子ＭＴＪ１の自由層１５の磁化のみが反応し、この自由層１５の磁化が途中まで回転する。これにより、読み出し前は、ＭＴＪ素子ＭＴＪ１の磁化が平行状態であったのに対し、第１の読み出し電流Ｉｒ１を流している間は、ＭＴＪ素子ＭＴＪ１の磁化が平行状態で無くなる（固定層１３及び自由層１５の磁化が平行状態から傾いた状態となる）。従って、ＭＴＪ素子ＭＴＪ１では抵抗値が最も低くなる平行状態が崩れるため、第１の読み出し電流Ｉｒ１が流れている間のみ、ＭＴＪ素子ＭＴＪ１の抵抗値は増加する。
【０３１５】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉよりも減少、すなわちＭＴＪ素子ＭＴＪ１の抵抗値が増加することで、選択セルＳＣ１に“０”データが記憶されていたことが判別できる。
【０３１６】
尚、書き込みワード線ＷＷＬ１に流す第１の読み出し電流Ｉｒ１をＯＦＦにすることによって、ＭＴＪ素子ＭＴＪ１の自由層１５の磁化は再びもとの状態（図８４の平行状態）に戻る。
【０３１７】
図８７は、本発明の第７の実施形態に係るビット線容易軸型の“１”データ読み出し時のセルの概略的な平面図を示す。以下に、図８７を用いて、ビット線容易軸型の“１”データ読み出し動作について説明する。
【０３１８】
まず、読み出し用トランジスタＴｒをＯＮにすることで、ビット線ＢＬから読み出し線ＲＬを介してトランジスタＴｒの電流経路に第２の読み出し電流Ｉｒ２を流す。その後、書き込みワード線ＷＷＬ２に第１の読み出し電流Ｉｒ１を流すことにより、この第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ２に印加される。その結果、ＭＴＪ素子ＭＴＪ２の自由層１５の磁化のみが反応し、この自由層１５の磁化が途中まで回転する。これにより、読み出し前は、ＭＴＪ素子ＭＴＪ２の磁化が反平行状態であったのに対し、第１の読み出し電流Ｉｒ１を流している間は、ＭＴＪ素子ＭＴＪ２の磁化が反平行状態で無くなる（固定層１３及び自由層１５の磁化が反平行状態から傾いた状態となる）。従って、ＭＴＪ素子ＭＴＪ２では抵抗値が最も高くなる反平行状態が崩れるため、第１の読み出し電流Ｉｒ１が流れている間のみ、ＭＴＪ素子ＭＴＪ２の抵抗値は減少する。
【０３１９】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉよりも増加、すなわちＭＴＪ素子ＭＴＪ１の抵抗値が減少することで、選択セルＳＣ２に“１”データが記憶されていたことが判別できる。
【０３２０】
尚、書き込みワード線ＷＷＬ２に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＭＴＪ素子ＭＴＪ２の自由層１５の磁化は再びもとの状態（図８５の反平行状態）に戻る。
【０３２１】
［７−２ｂ］ワード線容易軸型
ワード線容易軸型では、ワード線電流により発生する磁場の方向が、ＭＴＪ素子の磁化容易軸方向に向く。すなわち、ＭＴＪ素子の磁化容易軸方向がビット線ＢＬの延在方向とほぼ平行になり、ＭＴＪ素子の磁化困難軸方向が書き込みワード線ＷＷＬの延在方向とほぼ平行になる。
【０３２２】
Ａ）書き込み動作
図８８は、本発明の第７の実施形態に係るワード線容易軸型の“０”データ書き込み時のセルの概略的な平面図を示す。以下、ワード線容易軸型の“０”データ書き込み動作について説明する。
【０３２３】
まず、書き込みワード線ＷＷＬ１とビット線ＢＬが選択され、これら書き込みワード線ＷＷＬ１とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、書き込みワード線ＷＷＬ１とビット線ＢＬのクロスポイント部に位置するＭＴＪ素子ＭＴＪ１に印加される。その結果、ＭＴＪ素子ＭＴＪ１の固定層１３及び自由層１５の磁化の向きが互いに平行となり、ＭＴＪ素子ＭＴＪ１にデータが書き込まれる。このように、磁化の向きが互いに平行となった状態を、ここでは、“０”データが書き込まれた状態とする。
【０３２４】
図８９は、本発明の第７の実施形態に係るワード線容易軸型の“１”データ書き込み時のセルの概略的な平面図を示す。以下、ワード線容易軸型の“１”データ書き込み動作について説明する。
【０３２５】
まず、書き込みワード線ＷＷＬ２とビット線ＢＬが選択され、これら書き込みワード線ＷＷＬ２とビット線ＢＬに第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２がそれぞれ流される。これにより、第１及び第２の書き込み電流Ｉｗ１，Ｉｗ２により発生した合成磁界が、書き込みワード線ＷＷＬ２とビット線ＢＬのクロスポイント部に位置するＭＴＪ素子ＭＴＪ２に印加される。その結果、ＭＴＪ素子ＭＴＪ２の固定層１３及び自由層１５の磁化の向きが互いに反平行となり、ＭＴＪ素子ＭＴＪ２にデータが書き込まれる。このように、磁化の向きが互いに反平行となった状態を、ここでは、“１”データが書き込まれた状態とする。
【０３２６】
尚、ビット線容易軸型では、書き込みデータに応じてビット線ＢＬに流す第２の書き込み電流Ｉｗ２の方向を変化させたのに対し、ワード線容易軸型では、書き込みデータに応じて書き込みワード線ＷＷＬに流す第１の書き込み電流Ｉｗ１の方向を変化させる。すなわち、本実施形態のように固定層１３の磁化が紙面の左向きに固定されている例において、“０”データを書き込む場合は、書き込みワード線ＷＷＬに紙面の上から下へ第１の書き込み電流Ｉｗ１を流し（図８８）、“１”データを書き込む場合は、書き込みワード線ＷＷＬに紙面の下から上へ第１の書き込み電流Ｉｗ１を流す（図８９）。このように、第１の書き込み電流Ｉｗ１を逆方向に流すことで、２値のデータを書き分けることが可能である。この際、ビット線ＢＬに流す第２の書き込み電流Ｉｗ２は、紙面の右から左へ流しても、紙面の左から右へ流しても、どちらでもよい。
【０３２７】
Ｂ）読み出し動作
本実施形態の読み出し動作では、上記第１の実施形態と同様、図１６のタイプＡ、Ｂ、Ｃ、Ｄのような素子抵抗Ｒの変化により、“１”，“０”データを判別する。このような読み出し動作について、以下に具体的に説明する。
【０３２８】
（タイプＡ）
図９０は、本発明の第７の実施形態に係るワード線容易軸型のタイプＡの“０”データ読み出し時のセルの概略的な平面図を示す。以下に、図９０を用いて、タイプＡの読み出し動作について説明する。
【０３２９】
まず、読み出し用トランジスタＴｒをＯＮにすることで、ビット線ＢＬから読み出し線ＲＬを介してトランジスタＴｒの電流経路に第２の読み出し電流Ｉｒ２を流す。その後、書き込みワード線ＷＷＬ１に“１”データ書き込み方向（紙面の下から上）へ第１の読み出し電流Ｉｒ１を流す。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ１に印加される。その結果、ＭＴＪ素子ＭＴＪ１の自由層１５の磁化が小さくなる。従って、ＭＴＪ素子ＭＴＪ１では抵抗値が最も低くなる平行状態が弱まるため、第１の読み出し電流Ｉｒ１が流れている間のみ、ＭＴＪ素子ＭＴＪ１の抵抗値は増加する。
【０３３０】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉよりも減少、すなわちＭＴＪ素子ＭＴＪ１の抵抗値が増加することで、選択セルＳＣ１に“０”データが記憶されていたことが判別できる。
【０３３１】
尚、書き込みワード線ＷＷＬ１に流す第１の読み出し電流Ｉｒ１をＯＦＦにすることによって、ＭＴＪ素子ＭＴＪ１の自由層１５の磁化は再びもとの状態（図８８の平行状態）に戻る。
【０３３２】
（タイプＢ）
図９１は、本発明の第７の実施形態に係るワード線容易軸型のタイプＢの“１”データ読み出し時のセルの概略的な平面図を示す。以下に、図９１を用いて、タイプＢの読み出し動作について説明する。
【０３３３】
まず、読み出し用トランジスタＴｒをＯＮにすることで、ビット線ＢＬから読み出し線ＲＬを介してトランジスタＴｒの電流経路に第２の読み出し電流Ｉｒ２を流す。その後、書き込みワード線ＷＷＬ２に“０”データ書き込み方向（紙面の上から下）へ第１の読み出し電流Ｉｒ１を流す。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ２に印加される。その結果、ＭＴＪ素子ＭＴＪ２の自由層１５の磁化が小さくなる。従って、ＭＴＪ素子ＭＴＪ２では抵抗値が最も高くなる反平行状態が弱まるため、第１の読み出し電流Ｉｒ１が流れている間のみ、ＭＴＪ素子ＭＴＪ２の抵抗値は減少する。
【０３３４】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉよりも増加、すなわちＭＴＪ素子ＭＴＪ２の抵抗値が減少することで、選択セルＳＣ２に“１”データが記憶されていたことが判別できる。
【０３３５】
尚、書き込みワード線ＷＷＬ２に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＭＴＪ素子ＭＴＪ２の自由層１５の磁化は再びもとの状態（図８９の反平行状態）に戻る。
【０３３６】
（タイプＣ）
図９２は、本発明の第７の実施形態に係るワード線容易軸型のタイプＣの“０”データ読み出し時のセルの概略的な平面図を示す。以下に、図９２を用いて、タイプＣの読み出し動作について説明する。
【０３３７】
まず、読み出し用トランジスタＴｒをＯＮにすることで、ビット線ＢＬから読み出し線ＲＬを介してトランジスタＴｒの電流経路に第２の読み出し電流Ｉｒ２を流す。その後、書き込みワード線ＷＷＬ１に“０”データ書き込み方向（紙面の上から下）へ第１の読み出し電流Ｉｒ１を流す。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ１に印加される。その結果、ＭＴＪ素子ＭＴＪ１の自由層１５の磁化は大きくなるが、磁化の平行状態は維持される。従って、第１の読み出し電流Ｉｒ１が流れていても、ＭＴＪ素子ＭＴＪ１の抵抗値は変化しない。
【０３３８】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉとほぼ変化しない、すなわちＭＴＪ素子ＭＴＪ１の抵抗値がほぼ変化しないことで、選択セルＳＣ１に“０”データが記憶されていたことが判別できる。
【０３３９】
尚、書き込みワード線ＷＷＬ１に流す第１の読み出し電流Ｉｒ１をＯＦＦにすることによって、ＭＴＪ素子ＭＴＪ１の自由層１５の磁化は再びもとの状態（図８８の平行状態）に戻る。
【０３４０】
（タイプＤ）
図９３は、本発明の第７の実施形態に係るワード線容易軸型のタイプＤの“１”データ読み出し時のセルの概略的な平面図を示す。以下に、図９３を用いて、タイプＤの読み出し動作について説明する。
【０３４１】
まず、読み出し用トランジスタＴｒをＯＮにすることで、ビット線ＢＬから読み出し線ＲＬを介してトランジスタＴｒの電流経路に第２の読み出し電流Ｉｒ２を流す。その後、書き込みワード線ＷＷＬ２に“１”データ書き込み方向（紙面の下から上）へ第１の読み出し電流Ｉｒ１を流す。これにより、第１の読み出し電流Ｉｒ１により発生した磁界ＨＷＬが、ＭＴＪ素子ＭＴＪ２に印加される。その結果、ＭＴＪ素子ＭＴＪ２の自由層１５の磁化は大きくなるが、磁化の平行状態は維持される。従って、第１の読み出し電流Ｉｒ１が流れていても、ＭＴＪ素子ＭＴＪ２の抵抗値は変化しない。
【０３４２】
ここで、第２の読み出し電流Ｉｒ２のみが流れているときの電流値Ｉと第１の読み出し電流Ｉｒ１が同時に流れたときの第２の読み出し電流Ｉｒ２の電流値Ｉ’との差を読み取る。その結果、第２の読み出し電流Ｉｒ２の電流値Ｉ’が電流値Ｉとほぼ変化しない、すなわちＭＴＪ素子ＭＴＪ２の抵抗値がほぼ変化しないことで、選択セルＳＣ２に“１”データが記憶されていたことが判別できる。
【０３４３】
尚、書き込みワード線ＷＷＬ２に流す第１の読み出し電流Ｉｒ１をＯＦＦすることによって、ＭＴＪ素子ＭＴＪ２の自由層１５の磁化は再びもとの状態（図８９の反平行状態）に戻る。
【０３４４】
［７−２ｃ］書き込み／読み出し動作のまとめ
図９４は、本発明の第７の実施形態に係る書き込み／読み出し動作をまとめた概略的な一覧図を示す。図９４に示すように、第７の実施形態の書き込み／読み出し動作の原理は、上記第１の実施形態（図２１−１）と同様であるため、説明は省略する。また、第７の実施形態に係る書き込み／読み出し電流パルスも、上記第１の実施形態（図２１−２）と同様であるため、説明は省略する。
【０３４５】
［７−３］効果
以上のような第７の実施形態によれば、１Ｔｒ＋１ＭＴＪ型のセルにおいて、データ読み出しの際、ビット線ＢＬから読み出し線ＲＬを介してトランジスタＴｒの電流経路に第２の読み出し電流Ｉｒ２を流しながら、選択セルＳＣに対応する書き込みワード線ＷＷＬｎに第１の読み出し電流Ｉｒ１を流し、選択セルＳＣのＭＴＪ素子に磁界を印加する。そして、書き込みワード線ＷＷＬｎに第１の読み出し電流Ｉｒ１を流したときと流していないときの電流Ｉｒ２の差を読み取り、ＭＴＪ素子の抵抗値が減少するか又は増加するかにより、“１”，“０”データの判別が可能となる。従って、１Ｔｒ＋１ＭＴＪ型セルの第７の実施形態にも、上記各実施形態と同様の読み出し方法を適用することが可能である。
【０３４６】
尚、本実施形態では、１サイクル中の信号変化を読み取るので、リファレンスセルとの信号のばらつきを気にする必要がなく、より小さい信号のセルであっても高速な読み出し動作が可能になり、セル設計の材料選択や素子サイズなどの自由度が向上する。また、自己変化の比較読み出しであり、リファレンスセルを省略することも可能である。これらの効果を持って、セル効率の向上、セルの大規模化が可能になる。
【０３４７】
［８］第８の実施形態
第８の実施形態は、上記第１乃至第７の実施形態で用いたＭＴＪ素子及びＧＭＲ素子について説明する。
【０３４８】
ＭＴＪ素子及びＧＭＲ素子の基本的な構造は、２つの強磁性層で非磁性層を挟む点で類似するが、非磁性層の材料が誘電材（絶縁材）であるか金属材であるかにより大きく相違する。具体的には、ＭＴＪ素子及びＧＭＲ素子は次のような構成となる。
【０３４９】
［８−１］ＭＴＪ素子
ＭＴＪ素子は、磁化の向きが固定された固定層（反強磁性層）１３と、トンネル障壁層（非磁性層）１４と、比較的磁化の反転閾値が低いため磁化の向きが反転する自由層（ソフト磁性層）１５とで構成される。
【０３５０】
Ａ）１重トンネル接合構造
図９５（ａ）及び（ｂ）は、本発明の第８の実施形態に係る１重トンネル接合構造のＭＴＪ素子の断面図を示す。ＭＴＪ素子が１層のトンネル障壁層からなる１重トンネル接合構造の場合、次のような構成となる。
【０３５１】
図９５（ａ）に示す１重トンネル接合構造のＭＴＪ素子は、下地接点層（下地電極層）１０１、バッファ層（例えば強磁性層）１０２、反強磁性層１０３、強磁性層１０４が順に積層された固定層１３と、この固定層１３上に形成されたトンネル障壁層１４と、このトンネル障壁層１４上に自由強磁性層１０５、接点層１０６が順に積層された自由層１５とからなる。
【０３５２】
図９５（ｂ）に示す１重トンネル接合構造のＭＴＪ素子は、下地接点層１０１、バッファ層１０２、反強磁性層１０３、強磁性層１０４’、非磁性層１０７、強磁性層１０４”が順に積層された固定層１３と、この固定層１３上に形成されたトンネル障壁層１４と、このトンネル障壁層１４上に強磁性層１０５’、非磁性層１０７、強磁性層１０５”、接点層１０６が順に積層された自由層１５とからなる。
【０３５３】
尚、図９５（ｂ）に示すＭＴＪ素子では、固定層１３内の強磁性層１０４’、非磁性層１０７、強磁性層１０４”からなる３層構造と、自由層１５内の強磁性層１０５’、非磁性層１０７、強磁性層１０５”からなる３層構造とを導入することで、図９５（ａ）に示すＭＴＪ素子よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【０３５４】
Ｂ）２重トンネル接合構造
図９６（ａ）及び（ｂ）は、本発明の第８の実施形態に係る１重トンネル接合構造のＭＴＪ素子の断面図を示す。ＭＴＪ素子が２層のトンネル障壁層からなる２重トンネル接合構造の場合、次のような構成となる。
【０３５５】
図９６（ａ）に示す２重トンネル接合構造のＭＴＪ素子は、下地接点層１０１、バッファ層１０２、反強磁性層１０３、強磁性層１０４が順に積層された第１の固定層１３ａと、この第１の固定層１３ａ上に形成された第１のトンネル障壁層１４ａと、この第１のトンネル障壁層１４ａ上に形成された自由層１５と、この自由層１５上に形成された第２のトンネル障壁層１４ｂと、この第２のトンネル障壁層１４ｂ上に強磁性層１０４、反強磁性層１０３、バッファ層１０２、接点層１０６が順に積層された第２の固定層１３ｂとからなる。
【０３５６】
図９６（ｂ）に示す２重トンネル接合構造のＭＴＪ素子は、下地接点層１０１、バッファ層１０２、反強磁性層１０３、強磁性層１０４が順に積層され第１の固定層１３ａと、この第１の固定層１３ａ上に形成された第１のトンネル障壁層１４ａと、この第１のトンネル障壁層１４ａ上に強磁性層１５’、非磁性層１０７、強磁性層１５”の３層構造によって順に積層された自由層１５と、この自由層１５上に形成された第２のトンネル障壁層１４ｂと、この第２のトンネル障壁層１４ｂ上に強磁性層１０４’、非磁性層１０７、強磁性層１０４”、反強磁性層１０３、バッファ層１０２、接点層１０６が順に積層された第２の固定層１３ｂとからなる。
【０３５７】
尚、図９６（ｂ）に示すＭＴＪ素子では、自由層１５を構成する強磁性層１５’、非磁性層１０７、強磁性層１５”の３層構造と、第２の固定層１３ｂ内の強磁性層１０４’、非磁性層１０７、強磁性層１０４”からなる３層構造とを導入することで、図９６（ａ）に示すＭＴＪ素子よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【０３５８】
このような２重トンネル接合構造のＭＴＪ素子は、１重トンネル接合構造のＭＴＪ素子よりも、同じ外部バイアスを印加したときのＭＲ（Magneto Resistive）比（“１”状態、“０”状態の抵抗の変化率）の劣化が少なく、より高いバイアスで動作できる。すなわち、２重トンネル接合構造は、セル内の情報を読み出す際に有利となる。
【０３５９】
Ｃ）ＭＴＪ素子の材料
上記１重トンネル接合構造又は２重トンネル接合構造のＭＴＪ素子は、例えば以下の材料を用いて形成される。
【０３６０】
固定層１３，１３ａ，１３ｂ及び自由層１５の材料には、例えば、遷移金属磁性元素（Ｆｅ，Ｃｏ，Ｎｉ）又はそれらの合金（ＣｏＦｅ，ＣｏＦｅＮｉ，ＮｉＦｅなど）、スピン分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎＯ3-y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていてもよい。
【０３６１】
固定層１３，１３ａ，１３ｂの一部を構成する反強磁性層１０３の材料には、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ2 Ｏ3 などを用いることが好ましい。
【０３６２】
トンネル障壁層１４，１４ａ，１４ｂの材料には、Ａｌ2 Ｏ3 ，ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2 Ｏ3 ，ＭｇＦ2 ，ＣａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。
【０３６３】
Ｄ）その他
ＭＴＪ素子は、例えば長方形状となっている。そして、長方形状の長手方向が磁化容易軸方向となり、長手方向に垂直な方向が磁化困難軸方向となる。ＭＴＪ素子の磁化容易軸は、データ書き込み時に磁化を反転させるために、書き込むデータに応じて電流の向きを変えられるように両方向に電流が流れる書き込み配線の延在方向に対して垂直な方向に向けられている。つまり、上記各実施形態では、ビット線ＢＬが、書き込み電流を両方向に流すことができるようになっている。このため、ＭＴＪ素子の磁化容易軸は、ビット線ＢＬの延在方向（Ｘ方向）に対して垂直な方向、即ちワード線の延在方向（Ｙ方向）に向けられている。尚、上記各実施形態におけるＭＴＪ素子の磁化容易軸を、ビット線ＢＬの延在方向（Ｘ方向）に向けることも可能である。
【０３６４】
また、各実施形態のＭＴＪ素子では、固定層１３の上方に自由層１５を形成することで、ワード線側に固定層１３を配置し、ビット線側に自由層１５を配置しているが、これに限定されない。すなわち、固定層１３と自由層１５の位置を入れ替え、ワード線側に自由層１５を配置し、ビット線側に固定層１３を配置してもよい。
【０３６５】
［８−２］ＧＭＲ素子
Ａ）第１の構造
上記第２及び第５の実施形態では、第１の構造のＧＭＲ素子を用いている。この第１の構造のＧＭＲ素子は、比較的磁化の反転閾値が低いため磁化の向きが反転する自由層（ソフト磁性層）２１と、導電層（非磁性層）２２と、比較的磁化の反転閾値が低いため磁化の向きが反転する自由層（ソフト磁性層）２３とで構成される。この第１の構造では、導電層２２を自由層２１，２３で挟むことで、互いに反強磁性結合した反強磁性カップリング型になっている。
【０３６６】
Ｂ）第２の構造
上記第３及び第６の実施形態では、第２の構造のＧＭＲ素子を用いている。この第２の構造のＧＭＲ素子は、磁化の向きが固定された固定層（反強磁性層）３１と、導電層（非磁性層）２２と、比較的磁化の反転閾値が低いため磁化の向きが反転する自由層（ソフト磁性層）２３とで構成される。従って、ＧＭＲ素子の第２の構造は、非磁性層が導電層２２で構成されていること以外は、ＭＴＪ素子と同様の構造になっている。
【０３６７】
Ｃ）ＧＭＲ素子の材料
ＧＭＲ素子における固定層３１及び自由層２１，２３は、上述するＭＴＪ素子における固定層及び自由層と同様の材料で形成される。また、ＧＭＲ素子の導電層２２は、例えば、通常の室温で磁気抵抗が大きいＣｕ等の金属材で形成される。
【０３６８】
［８−３］素子の平面形状と素子特性について
次に、素子の平面形状と素子特性について説明する。尚、ここでは、ＭＴＪ素子を例にあげるが、ＧＭＲ素子も同様である。
【０３６９】
図９７（ａ）は、本発明の第８の実施形態に係るＭＴＪ素子のヒステリシス曲線である。図９７（ｂ）は、図９７（ａ）の特性を示すＭＴＪ素子の平面図である。図９８（ａ）は、本発明の第８の実施形態に係るＭＴＪ素子のヒステリシス曲線である。図９８（ｂ）及び（ｃ）は、図９８（ａ）の特性を示すＭＴＪ素子の平面図である。図９９（ａ）は、本発明の第８の実施形態に係るＭＴＪ素子のヒステリシス曲線である。図９９（ｂ）及び（ｃ）は、図９９（ａ）の特性を示すＭＴＪ素子の平面図及び断面図である。
【０３７０】
図９７（ｂ）に示すように、ＭＴＪ素子ＭＴＪは、一方の辺が他方の辺よりも長い長方形（楕円形）であり、長辺方向（磁化困難軸方向）と短辺方向（磁化容易軸方向）とを有する。このようなＭＴＪ素子ＭＴＪは、通常、磁性膜の成膜中にＭＴＪ素子ＭＴＪの長辺方向に磁場を印加し、形状磁気異方性と強い一軸異方性とを持たせる。
【０３７１】
このため、図９７（ａ）に示すように、外部磁場に対する抵抗変化（以下、Ｒ−Ｈカーブと称す）は急峻である。従って、本発明の上記各実施形態のように、読み出し時の外部磁場によって、完全に“１”又は“０”のどちらかの状態に変わるのではなく、“１”及び“０”の中間状態を生成することが難しい場合がある。
【０３７２】
そこで、このような場合は、次のような特性を有するヒステリシス曲線を描くＭＴＪ素子ＭＴＪが望ましいと考えられる。
【０３７３】
図９８（ａ）に示すように、Ｒ−Ｈカーブが急峻ではなく、外部磁場に対してなだらかに傾斜する特性を有するとよい。このような特性を有するＭＴＪ素子ＭＴＪを形成するためには、ＭＴＪ素子ＭＴＪの異方性を弱めることが有効である。具体的には、以下の手法ａ）乃至ｃ）が考えられる。
【０３７４】
ａ）アスペクト比が１（例えば、正方形、円、正多角形など）となるＭＴＪ素子ＭＴＪを形成し、形状磁気異方性をなくす（図９８（ｂ）参照）。
【０３７５】
ｂ）磁性膜の成膜時に、一軸異方性を持たせるために印加する外部磁場をなくす。
【０３７６】
ｃ）例えば十字型のようなＭＴＪ素子ＭＴＪを用いて、一軸異方性を弱める（図９８（ｃ）参照）。
【０３７７】
また、図９９（ａ）に示すように、Ｒ−Ｈカーブに段差を持つ特性を有するとよい。このような特性を有するＭＴＪ素子ＭＴＪとしては、例えば次のような構造があげられる。
【０３７８】
図９９（ｂ）及び（ｃ）に示すように、ＭＴＪ素子ＭＴＪは、磁化方向が固定された固定層１３と、磁化方向が変化する２種類の自由層１５−１，１５−２と、固定層１３及び自由層１５−１間に挟まれたトンネル障壁層１４とを有する。ここで、一方の自由層１５−１の磁化は固定層１３の磁化と同じ向きにし、他方の自由層１５−２の磁化は固定層１３の磁化と９０度異なる方向にする。つまり、自由層１５−１，１５−２に異なる一軸異方性を持たせ、異なる磁化方向を持たせるとよい。また、自由層１５−１，１５−２は、互いに異なる材料にするとよい。これにより、２種類の安定な状態を作り、上記各実施形態の読み出し動作を実現させることが可能である。
【０３７９】
尚、図９９（ａ）に示すＲ−Ｈカーブを実現するには、例えば、図１００（ａ）及び（ｂ）乃至図１０１（ａ）及び（ｂ）のような構造でもよい。
【０３８０】
図１００（ａ）及び（ｂ）に示すように、自由層１５−１，１５−２の磁化を同じ向き（固定層１３の磁化の向き）にしてもよい。この場合、自由層１５−１，１５−２の磁化を膜厚や材料を変えることで、図９９（ａ）のＲ−Ｈカーブを実現できる。
【０３８１】
図１０１（ａ）及び（ｂ）に示すように、自由層１５−１，１５−２間に非磁性層（例えばＣｕ）１５−３を設け、自由層１５−１，１５−２を強磁性結合させてもよい。この場合、自由層１５−１，１５−２の磁化を膜厚や材料を変えることで、図９９（ａ）のＲ−Ｈカーブを実現できる。
【０３８２】
図１０２（ａ）及び（ｂ）に示すように、自由層１５−１，１５−２間に非磁性層（例えばＣｕ）１５−３を設け、自由層１５−１，１５−２を反強磁性結合させてもよい。この場合、自由層１５−１，１５−２の磁化を膜厚や材料を変えることで、図９９（ａ）のＲ−Ｈカーブを実現できる。
【０３８３】
上述する図１００（ａ）及び（ｂ）乃至図１０２（ａ）及び（ｂ）の構造は、自由層１５−１，１５−２の膜厚や材料を変えることで、図９８（ａ）に示すＲ−Ｈカーブを実現することも可能である。
【０３８４】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０３８５】
【図１】本発明の第１の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイを示すブロック図。
【図２】図１のメモリセルアレイの１ブロックを示す図。
【図３】本発明の第１の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図４】本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図８】本発明の第１の実施形態に係るビット線容易軸型の“０”データ書き込み時のセルの概略的な平面図。
【図９】本発明の第１の実施形態に係るビット線容易軸型の“１”データ書き込み時のセルの概略的な平面図。
【図１０】本発明の第１の実施形態に係るビット線容易軸型の“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図。
【図１１】本発明の第１の実施形態に係るビット線容易軸型の“０”データ読み出し時のセルの概略的な平面図を示す。
【図１２】本発明の第１の実施形態に係るビット線容易軸型の“１”データ読み出し時のセルの概略的な平面図を示す。
【図１３】本発明の第１の実施形態に係るワード線容易軸型の“０”データ書き込み時のセルの概略的な平面図。
【図１４】本発明の第１の実施形態に係るワード線容易軸型の“１”データ書き込み時のセルの概略的な平面図。
【図１５】本発明の第１の実施形態に係るワード線容易軸型の“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図。
【図１６】本発明の第１の実施形態に係るワード線容易軸型のヒステリシス曲線を示す図。
【図１７】本発明の第１の実施形態に係るワード線容易軸型のタイプＡの“０”データ読み出し時のセルの概略的な平面図。
【図１８】本発明の第１の実施形態に係るワード線容易軸型のタイプＢの“１”データ読み出し時のセルの概略的な平面図。
【図１９】本発明の第１の実施形態に係るワード線容易軸型のタイプＣの“０”データ読み出し時のセルの概略的な平面図。
【図２０】本発明の第１の実施形態に係るワード線容易軸型のタイプＤの“１”データ読み出し時のセルの概略的な平面図。
【図２１−１】本発明の第１の実施形態に係る書き込み／読み出し動作をまとめた概略的な一覧図。
【図２１−２】本発明の第１の実施形態に係る書き込み／読み出し電流パルスの一覧図。
【図２２】本発明の第１の実施形態に係る読み出し／書き込み動作の原理のアステロイド曲線を示す図。
【図２３】本発明の第２の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図２４】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２５】図２４に続く、本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２６】図２５に続く、本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２７】図２６に続く、本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２８】図２７に続く、本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２９】図２８に続く、本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図３０】図２９に続く、本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図３１】本発明の第２の実施形態に係る“０”データ書き込み時のセルの概略的な平面図。
【図３２】本発明の第２の実施形態に係る“１”データ書き込み時のセルの概略的な平面図。
【図３３】本発明の第２の実施形態に係る“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図。
【図３４】図３４（ａ）及び（ｂ）は、本発明の第２の実施形態に係る“０”データ読み出し時のセルの概略的な平面図。
【図３５】図３５（ａ）及び（ｂ）は、本発明の第２の実施形態に係る“１”データ読み出し時のセルの概略的な平面図。
【図３６−１】本発明の第２の実施形態に係る書き込み／読み出し動作をまとめた概略的な一覧図。
【図３６−２】本発明の第２の実施形態に係る書き込み／読み出し電流パルスの一覧図。
【図３７】本発明の第３の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図３８】本発明の第３の実施形態に係る“０”データ書き込み時のセルの概略的な平面図。
【図３９】本発明の第３の実施形態に係る“１”データ書き込み時のセルの概略的な平面図。
【図４０】本発明の第３の実施形態に係る“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図。
【図４１】図４１（ａ）及び（ｂ）は、本発明の第３の実施形態に係る“０”データ読み出し時のセルの概略的な平面図。
【図４２】図４２（ａ）及び（ｂ）は、本発明の第３の実施形態に係る“１”データ読み出し時のセルの概略的な平面図。
【図４３】本発明の第３の実施形態に係る書き込み／読み出し動作をまとめた概略的な一覧図。
【図４４】本発明の第４の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図４５】本発明の第４の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図４６】図４５に続く、本発明の第４の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図４７】図４６に続く、本発明の第４の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図４８】図４７に続く、本発明の第４の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図４９】本発明の第４の実施形態に係るビット線容易軸型の“０”データ書き込み時のセルの概略的な平面図。
【図５０】本発明の第４の実施形態に係るビット線容易軸型の“１”データ書き込み時のセルの概略的な平面図。
【図５１】本発明の第４の実施形態に係るビット線容易軸型の“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図。
【図５２】本発明の第４の実施形態に係るビット線容易軸型の“０”データ読み出し時のセルの概略的な平面図。
【図５３】本発明の第４の実施形態に係るビット線容易軸型の“１”データ読み出し時のセルの概略的な平面図。
【図５４】本発明の第４の実施形態に係るワード線容易軸型の“０”データ書き込み時のセルの概略的な平面図。
【図５５】本発明の第４の実施形態に係るワード線容易軸型の“１”データ書き込み時のセルの概略的な平面図。
【図５６】本発明の第４の実施形態に係るワード線容易軸型の“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図。
【図５７】本発明の第４の実施形態に係るワード線容易軸型のタイプＡの“０”データ読み出し時のセルの概略的な平面図。
【図５８】本発明の第４の実施形態に係るワード線容易軸型のタイプＢの“１”データ読み出し時のセルの概略的な平面図。
【図５９】本発明の第４の実施形態に係るワード線容易軸型のタイプＣの“０”データ読み出し時のセルの概略的な平面図。
【図６０】本発明の第４の実施形態に係るワード線容易軸型のタイプＤの“１”データ読み出し時のセルの概略的な平面図。
【図６１】本発明の第４の実施形態に係る書き込み／読み出し動作をまとめた概略的な一覧図。
【図６２】本発明の第５の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図６３】本発明の第５の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図６４】図６３に続く、本発明の第５の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図６５】図６４に続く、本発明の第５の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図６６】図６５に続く、本発明の第５の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図６７】図６６に続く、本発明の第５の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図６８】図６７に続く、本発明の第５の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図６９】図６８に続く、本発明の第５の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図７０】本発明の第５の実施形態に係る“０”データ書き込み時のセルの概略的な平面図。
【図７１】本発明の第５の実施形態に係る“１”データ書き込み時のセルの概略的な平面図。
【図７２】本発明の第５の実施形態に係る“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図。
【図７３】図７３（ａ）及び（ｂ）は、本発明の第５の実施形態に係る“０”データ読み出し時のセルの概略的な平面図。
【図７４】図７４（ａ）及び（ｂ）は、本発明の第５の実施形態に係る“１”データ読み出し時のセルの概略的な平面図。
【図７５】本発明の第５の実施形態に係る書き込み／読み出し動作をまとめた概略的な一覧図。
【図７６】本発明の第６の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図７７】本発明の第６の実施形態に係る“０”データ書き込み時のセルの概略的な平面図。
【図７８】本発明の第６の実施形態に係る“１”データ書き込み時のセルの概略的な平面図。
【図７９】本発明の第６の実施形態に係る“１”,“０”データ読み出し時の磁気ランダムアクセスメモリの概略的な斜視図。
【図８０】図８０（ａ）及び（ｂ）は、本発明の第６の実施形態に係る“０”データ読み出し時のセルの概略的な平面図。
【図８１】図８１（ａ）及び（ｂ）は、本発明の第６の実施形態に係る“１”データ読み出し時のセルの概略的な平面図。
【図８２】本発明の第６の実施形態に係る書き込み／読み出し動作をまとめた概略的な一覧図。
【図８３】本発明の第７の実施形態に係る磁気ランダムアクセスメモリの断面図。
【図８４】本発明の第７の実施形態に係るビット線容易軸型の“０”データ書き込み時のセルの概略的な平面図。
【図８５】本発明の第７の実施形態に係るビット線容易軸型の“１”データ書き込み時のセルの概略的な平面図。
【図８６】本発明の第７の実施形態に係るビット線容易軸型の“０”データ読み出し時のセルの概略的な平面図を示す。
【図８７】本発明の第７の実施形態に係るビット線容易軸型の“１”データ読み出し時のセルの概略的な平面図を示す。
【図８８】本発明の第７の実施形態に係るワード線容易軸型の“０”データ書き込み時のセルの概略的な平面図。
【図８９】本発明の第７の実施形態に係るワード線容易軸型の“１”データ書き込み時のセルの概略的な平面図。
【図９０】本発明の第７の実施形態に係るワード線容易軸型のタイプＡの“０”データ読み出し時のセルの概略的な平面図。
【図９１】本発明の第７の実施形態に係るワード線容易軸型のタイプＢの“１”データ読み出し時のセルの概略的な平面図。
【図９２】本発明の第７の実施形態に係るワード線容易軸型のタイプＣの“０”データ読み出し時のセルの概略的な平面図。
【図９３】本発明の第７の実施形態に係るワード線容易軸型のタイプＤの“１”データ読み出し時のセルの概略的な平面図。
【図９４】本発明の第７の実施形態に係る書き込み／読み出し動作をまとめた概略的な一覧図。
【図９５】図９５（ａ）及び（ｂ）は、本発明の第８の実施形態に係る１重トンネル接合構造のＭＴＪ素子の断面図。
【図９６】図９６（ａ）及び（ｂ）は、本発明の第８の実施形態に係る２重トンネル接合構造のＭＴＪ素子の断面図。
【図９７】図９７（ａ）は本発明の第８の実施形態に係るＭＴＪ素子のヒステリシス曲線、図９７（ｂ）は図９７（ａ）の特性を示すＭＴＪ素子の平面図。
【図９８】図９８（ａ）は本発明の第８の実施形態に係るＭＴＪ素子のヒステリシス曲線、図９８（ｂ）及び（ｃ）は図９８（ａ）の特性を示すＭＴＪ素子の平面図。
【図９９】図９９（ａ）は本発明の第８の実施形態に係るＭＴＪ素子のヒステリシス曲線、図９９（ｂ）及び（ｃ）は図９９（ａ）の特性を示すＭＴＪ素子の平面図及び断面図。
【図１００】図１００（ａ）及び（ｂ）は、図９９（ａ）の特性を示すＭＴＪ素子の平面図及び断面図。
【図１０１】図１０１（ａ）及び（ｂ）は、図９９（ａ）の特性を示すＭＴＪ素子の平面図及び断面図。
【図１０２】図１０２（ａ）及び（ｂ）は、図９９（ａ）の特性を示すＭＴＪ素子の平面図及び断面図。
【図１０３】従来技術による磁気ランダムアクセスメモリにおける１Ｔｒ＋１ＭＴＪ型のメモリセルを示す概略的な断面図。
【符号の説明】
【０３８６】
１…メモリセルアレイ、２…電圧源＆電流源／シンク、３…ロウデコーダ＆電流源／シンク、４…電流源／シンク、５…カラムデコーダ＆電流源／シンク、６…電流センス回路、１０…メモリセルアレイの１ブロック、１１，１２，１６，１６ａ，１６ｂ，１６ｃ…絶縁膜、１３，３１…固定層、１４…トンネル障壁層、１５，１５−１，１５−２，２１，２３…自由層、２２…導電層、４１…半導体基板、４２…ゲート電極、４３ａ…ドレイン拡散層、４３ｂ…ソース拡散層、１０１…下地接点層（下地電極層）、１０２…バッファ層、１０３…反強磁性層、１０４，１０４’，１０４”…強磁性層、１０５，１０５’，１０５”…自由記録層、１０６…接点層、１０７…非磁性層、ＭＴＪｎ…ＭＴＪ素子、ＧＭＲｎ…ＧＭＲ素子、ＢＬｎ…ビット線、ＲＬｎ…読み出し線、ＷＬｎ…ワード線、書き込みワード線ＷＷＬｎ、読み出しワード線ＲＷＬｎ、Ｔｗｎ…書き込みトランジスタ、Ｔｒｎａ，Ｔｒｎｂ…読み出しトランジスタ、Ｒｎ…直列抵抗、Ｃａｎ，Ｃｂｎ，Ｃｃｎ…コンタクト、ＳＷｎ…サイドウォール、ＳＣｎ…選択セル、Ｉｗｎ…書き込み電流、Ｉｒｎ…読み出し電流。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１−１】
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【図２１−２】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６−１】
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【図３６−２】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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