【誤訳訂正書】
【提出日】平成19年9月18日(2007.9.18)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
ピンポン増幅器であって、
第１および第２の差動増幅器（Ａ１、Ａ２）であって、その各々が差動入力信号を受信するために接続される差動入力、および、差動出力、コモンモード参照（ＣＭＲ）電圧入力、および、前記差動増幅器の差動出力電圧がゼロであるときに前記差動増幅器のコモンモード出力電圧を前記コモンモード参照（ＣＭＲ）電圧入力に印加される電圧に設定するように構成されるコモンモードフィードバック回路を有する差動増幅器と、
スイッチングネットワーク（Ｓ１からＳ１８）と、
前記スイッチングネットワークを操作する制御回路（１４）であって、前記差動増幅器、前記制御回路、および、前記スイッチングネットワークは、前記第１および第２の差動増幅器の前記出力に交互に接続される出力を有するピンポン増幅器を形成するように構成される制御回路と、
第１および第２の入力を有するエラー増幅器（Ａ３）であって、このエラー増幅器（Ａ３）は、前記第１および第２の入力間に供給された電圧間の差によって変化する出力を作成し、前記第１の入力は所定のコモンモード参照電圧（ＶＣＭＲ）を受信するために接続され、前記第２の入力は前記第１および第２の差動増幅器の１つの前記コモンモード出力にスイッチング可能に接続され、前記エラー増幅器出力は前記コモンモード参照（ＣＭＲ）電圧入力の１つにスイッチング可能に接続されるエラー増幅器、および、
前記第１および第２の差動増幅器の前記コモンモード参照（ＣＭＲ）電圧入力にそれぞれ接続される第１および第２のメモリコンデンサ（ＣＭ１、ＣＭ２）を含み、
前記制御回路および前記スイッチングネットワークは、前記第１の差動増幅器の前記コモンモード出力が周期的に前記エラー増幅器の第２の入力に接続され、前記エラー増幅器の出力は前記第１の差動増幅器のコモンモード参照（ＣＭＲ）電圧入力に接続されるように構成され、それにより、前記第１の差動増幅器の前記コモンモード出力電圧がコモンモード参照電圧（ＶＣＭＲ）に等しくなること、および、前記エラー増幅器の出力電圧が前記第１のメモリコンデンサに保存されることを強制する閉鎖ループが形成されるようになり、かつ、
前記制御回路および前記スイッチングネットワークは、前記第２の差動増幅器の前記コモンモード出力が周期的に前記エラー増幅器の第２の入力に接続され、前記エラー増幅器の出力は前記第２の差動増幅器のコモンモード参照（ＣＭＲ）電圧入力に接続されるようにさらに構成され、それにより、前記第２の差動増幅器のコモンモード出力電圧がコモンモード参照電圧（ＶＣＭＲ）と等しくなること、および、前記エラー増幅器の出力電圧が前記第２のメモリコンデンサに保存されることを強制する閉鎖ループが形成されるようになるピンポン増幅器。
【請求項２】
第１および第２のゼロ化増幅器（Ａ４、Ａ５）であって、各々が反転および非反転入力および出力を有し、前記第１のゼロ化増幅器の前記反転および非反転出力はそれぞれ前記第１の差動増幅器の前記非反転および反転出力に接続され、前記第２のゼロ化増幅器の前記反転および非反転出力はそれぞれ前記第２の差動増幅器の前記非反転および反転出力に接続されるゼロ化増幅器と、
前記第１のゼロ化増幅器の反転および非反転入力にそれぞれ接続される第３および第４のメモリコンデンサ（ＣＭ３、ＣＭ４）、および、
前記第２のゼロ化増幅器の反転および非反転入力にそれぞれ接続される第５および第６のメモリコンデンサ（ＣＭ５、ＣＭ６）を含む自動ゼロ化回路をさらに含み、
前記スイッチングネットワークは、前記第１の差動増幅器の前記反転および非反転出力をそれぞれ前記第１のゼロ化増幅器の前記反転および非反転入力に周期的に接続する一方、同時に、前記第１の差動増幅器の前記入力を一緒に接続し、これによって、前記第２の差動増幅器の出力が前記ピンポン増幅器出力に接続されるときに前記第１の差動増幅器を自動ゼロ化するエラー信号を前記第３および第４のメモリコンデンサに保存するように構成され、
前記スイッチングネットワークは、前記第２の差動増幅器の前記反転および非反転出力を前記第２のゼロ化増幅器の前記反転および非反転入力に周期的に接続する一方、同時に、前記第２の差動増幅器の前記入力を一緒に接続し、これによって、前記第１の差動増幅器の出力がピンポン増幅器出力に接続されるときに前記第２の差動増幅器を自動ゼロ化するエラー信号を前記第５および第６のメモリコンデンサに保存するように構成される請求項１に記載のピンポン増幅器。
【請求項３】
前記第１の差動増幅器の前記差動出力に、または、前記第２の差動増幅器の前記差動出力にスイッチング可能に接続される差動入力を有する単一終端出力増幅器（Ａ０）をさらに含む請求項１に記載のピンポン増幅器。
【請求項４】
前記スイッチングネットワークは、
第１のグループのスイッチであって、
前記第１の差動増幅器の前記入力間に接続される第１のスイッチ（Ｓ１３）、および、
前記第１の差動増幅器の前記出力と前記第１のゼロ化増幅器の前記入力との間に接続される第２および第３のスイッチ（Ｓ１１、Ｓ１２）を含む第１のグループのスイッチと、
第２のグループのスイッチであって、
前記第１の差動増幅器の前記出力と前記エラー増幅器の第２の前記入力との間に接続される第４および第５のスイッチ（Ｓ５、Ｓ６）、および、
前記エラー増幅器の前記出力と前記第１の差動増幅器のコモンモード参照（ＣＭＲ）電圧入力との間に接続される第６のスイッチ（Ｓ９）を含む第２のグループのスイッチと、
第３のグループのスイッチであって、
前記第２の差動増幅器の前記入力間に接続される第７のスイッチ（Ｓ１６）、および、
前記第２の差動増幅器の前記出力と前記第２のゼロ化増幅器の前記入力との間に接続される第８および第９のスイッチ（Ｓ１４、Ｓ１５）を含む第３のグループのスイッチと、
第４のグループのスイッチであって、
前記第２の差動増幅器の前記出力間と前記エラー増幅器の第２の入力との間に接続される第１０および第１１のスイッチ（Ｓ７、Ｓ８）、および、
前記エラー増幅器の前記出力と前記第２の差動増幅器のコモンモード参照（ＣＭＲ）電圧入力との間に接続される第１２のスイッチ（Ｓ１０）を含む第４のグループのスイッチと、
前記第２の差動増幅器の前記出力と前記ピンポン増幅器の出力との間に接続される第１３および第１４のスイッチ（Ｓ３、Ｓ４）を含む第５のグループのスイッチ、および、
前記第１の差動増幅器の前記出力と前記ピンポン増幅器の前記出力との間に接続される第１５および第１６のスイッチ（Ｓ１、Ｓ２）を含む第６のグループのスイッチを含み、
前記制御回路は４段階のタイミングサイクルによって、
前記サイクルの第１段階の間、前記第１の差動増幅器が自動ゼロ化され、前記第２の差動増幅器が前記差動入力信号を増幅し、前記増幅された信号を前記ピンポン増幅器の出力に供給するように、前記第１および第５のグループのスイッチが閉じられ、他のすべてのスイッチが開かれ、
前記サイクルの第２段階の間、前記第１の差動増幅器のコモンモード出力電圧がＶＣＭＲと等しくなるように強制され、前記第２の差動増幅器が前記差動入力信号を増幅し、前記増幅された信号を前記ピンポン増幅器の出力に供給するように、前記第２および第５のグループのスイッチが閉じられ、他のすべてのスイッチが開かれ、
前記サイクルの第３段階の間、前記第２の差動増幅器が自動ゼロ化され、前記第１の差動増幅器が前記差動入力信号を増幅し、前記増幅された信号を前記ピンポン増幅器の出力に供給するように、前記第３および第６のグループのスイッチが閉じられ、他のすべてのスイッチが開かれ、かつ、
前記サイクルの第４段階の間、前記第２の差動増幅器のコモンモード出力電圧がコモンモード参照電圧（ＶＣＭＲ）に等しくなるように強制され、前記第１の差動増幅器が前記差動入力信号を増幅し、前記増幅された信号を前記ピンポン増幅器の出力に供給するように、前記第４および第６のグループのスイッチが閉じられ、他のすべてのスイッチが開かれるように前記スイッチを制御するように構成される請求項２に記載のピンポン増幅器。
【請求項５】
前記差動入力信号と前記第１の差動増幅器の反転または非反転入力との間に接続される第１７のスイッチ（Ｓ１７）、および、前記差動入力信号と前記第２の差動増幅器の反転または非反転入力との間に接続される第１８のスイッチ（Ｓ１８）をさらに含み、前記第１７のスイッチは前記タイミングサイクルの第２、３、および、４段階の間閉じられ、前記第１８のスイッチは前記タイミングサイクルの第１、２、および、４段階の間閉じられる請求項４に記載のピンポン増幅器。
【請求項６】
ピンポン増幅器構成に構成された第１および第２の差動増幅器（Ａ１、Ａ２）であって、前記第１および第２の増幅器の各々が差動入力および出力、および、コモンモード参照（ＣＭＲ）電圧入力を有し、そのコモンモード出力電圧がそのコモンモード参照（ＣＭＲ）電圧入力に印加される電圧によって変化するように構成される差動増幅器を含むピンポン増幅器における過渡電流スイッチングエラーを低減する方法であって、
前記第１および第２の差動増幅器のそれぞれの差動出力電圧がゼロであるときにそれらのために所望のコモンモード出力電圧を決定する工程と、
前記コモンモード参照電圧（ＶＣＭＲ）を供給する工程と、
前記第１の差動増幅器の前記コモンモード出力電圧と前記コモンモード参照電圧（ＶＣＭＲ）との間の差を周期的に増幅する工程であって、前記増幅された差は第１の訂正電圧である工程と、
前記第１の訂正電圧が前記第１の差動増幅器のコモンモード参照（ＣＭＲ）電圧入力に印加されるように、前記第１の訂正電圧を、前記第１の差動増幅器のコモンモード参照（ＣＭＲ）電圧入力に接続される保存デバイス（ＣＭ１）に保存する工程と、
前記第２の差動増幅器の前記コモンモード出力電圧と前記コモンモード参照電圧（ＶＣＭＲ）との間の差を周期的に増幅する工程であって、前記増幅された差は第２の訂正電圧である工程、および、
前記第２の訂正電圧が前記第２の差動増幅器のコモンモード参照（ＣＭＲ）電圧入力に印加されるように、前記第２の訂正電圧を、前記第２の差動増幅器のコモンモード参照（ＣＭＲ）電圧入力に接続される保存デバイス（ＣＭ２）に保存する工程を含む方法。
【請求項７】
前記第１および第２の差動増幅器を周期的に自動ゼロ化する工程をさらに含む請求項６に記載の方法。
【請求項８】
入力が前記第１の差動増幅器の出力にスイッチング可能に接続され、出力が前記第１の差動増幅器の出力に負のフィードバック構成に接続される第１のゼロ化増幅器（Ａ４）、および、
入力が前記第２の差動増幅器の出力にスイッチング可能に接続され、出力が前記第２の差動増幅器の出力に負のフィードバック構成に接続される第２のゼロ化増幅器（Ａ５）をさらに含む請求項７に記載の方法。
【請求項９】
前記第１および第２の増幅器を自動ゼロ化する工程は、
前記第１の差動増幅器の前記入力を周期的に一緒に接続し、前記第１のゼロ化増幅器の前記入力を前記第１の差動増幅器の前記出力に接続する工程と、
前記第１の差動増幅器の前記入力が一緒に接続される一方、前記第１の差動増幅器の前記非反転および反転出力にかかる電圧をそれぞれ第１および第２の保存電圧として保存する工程と、
前記第１および第２の保存電圧を前記第１のゼロ化増幅器のそれぞれ非反転および反転入力に印加する工程と、
前記第１のゼロ化増幅器によって、前記第１および第２の保存電圧を、前記第１のゼロ化増幅器のそれぞれ非反転および反転出力に供給される第１および第２の電流に変換する工程と、
前記第１および第２の電流を前記第１の差動増幅器のそれぞれ反転および非反転出力に印加する工程と、
前記第２の差動増幅器の前記入力を一緒に周期的に接続し、前記第２のゼロ化増幅器の前記入力を前記第２の差動増幅器の前記出力に接続する工程と、
前記第２の差動増幅器の前記入力が一緒に接続される一方、前記第２の差動増幅器の前記非反転および反転出力にかかる電圧をそれぞれ第３および第４の保存電圧として保存する工程と、
前記第３および第４の保存電圧を前記第２のゼロ化増幅器のそれぞれ非反転および反転入力に印加する工程と、
前記第２のゼロ化増幅器によって、前記第３および第４の保存電圧を、前記第２のゼロ化増幅器のそれぞれ非反転および反転出力に供給される第３および第４の電流に変換する工程、および、
前記第３および第４の電流を前記第２の差動増幅器のそれぞれ反転および非反転出力に印加する工程を含む請求項８に記載の方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【書類名】明細書
【発明の名称】低過渡スイッチングを備えた自動ゼロ化ピンポン増幅器
【技術分野】
【０００１】
本発明はピンポン増幅器の分野に関し、特にそのような増幅器の過渡スイッチングエラーを低減するための技術に関する。
【背景技術】
【０００２】
自動ゼロ化ピンポン増幅器は低入力オフセット電圧を提供することが知られている。図１ａに基本的なピンポン増幅器１０の概略図を示す。各々が差動入力および出力を有する２つの増幅器Ａ１およびＡ２は、信号ＩＮＰおよびＩＮＭからなる差動入力信号を受信する。各増幅器は、コモンモード参照電圧ＶＣＭＲを受信するために接続されるコモンモード参照電圧入力ＣＭＲ、および、コモンモードフィードバック回路も含む。コモンモードフィードバック回路は、２つに分割されたこの増幅器の差動出力の合計によって得られるこの増幅器のコモンモード出力電圧を、差動出力電圧がゼロであるときにその出力の各々が通常ＶＣＭＲに設定されるように設定する。ＶＣＭＲは、増幅器が高利得を有することができるように、典型的に増幅器の電力レール間の値に設定される。
【０００３】
ピンポン増幅器は、一対のスイッチＳ１およびＳ２を介してＡ１の出力に、または、一対のスイッチＳ３およびＳ４を介してＡ２の出力に接続可能である出力増幅器Ａ０も含む。Ａ０は、その出力からその逆転入力に接続される補償コンデンサＣＣを有し、ピンポン増幅器の単一終端出力ＯＵＴに供給する。一対の完全な差動ゼロ化増幅器Ａ３およびＡ４は、それぞれ自動ゼロ化Ａ１およびＡ２に対して使用される。Ａ３およびＡ４の入力はそれぞれ対のスイッチＳ５／Ｓ６およびＳ７／Ｓ８を介してＡ１およびＡ２の出力に接続される。一対のメモリコンデンサＣ１およびＣ２はＡ３の入力に接続され、メモリコンデンサＣ３およびＣ４はＡ４の入力に接続される。スイッチＳ９はＡ１の入力間に接続され、スイッチＳ１０はＡ２の入力間に接続される。スイッチＳ１１はＩＮＭとＡ１との間に接続され、スイッチＳ１２はＩＮＭとＡ２との間に接続される。
【０００４】  
これらのスイッチは、図１ａに示すタイミング図に従ってこれらを操作する（図示しない）制御回路で制御される。ピンポン増幅器は２段階タイミングサイクルを有する。第１段階（φ１）の間、スイッチＳ５、Ｓ６、および、Ｓ９は、メモリコンデンサＣ１およびＣ２に保存されるエラー信号によって増幅器Ａ１がゼロ化増幅器Ａ３の出力電流によって自動ゼロ化されるように閉じられる。φ１の間、スイッチＳ３、Ｓ４、および、Ｓ１２も同じく閉じられ、差動入力信号がＡ２によって、続いてＡ０によって増幅されることを可能にする。第２段階（φ２）の間、役割は反転され、スイッチＳ７、Ｓ８、および、Ｓ１０は、Ａ２が（メモリコンデンサＣ３およびＣ４に保存されるエラー信号によって）Ａ４によって自動ゼロ化されるように閉じられ、スイッチＳ１、Ｓ２、および、Ｓ１１は、入力信号がＡ１によって、続いてＡ０によって増幅されるように閉じられる。
【０００５】  
上述したように、増幅器Ａ１およびＡ２は、各々コモンモードフィードバック回路を含み、それらは、それらの差動出力電圧がゼロであるときに、通常、それらのコモンモード出力電圧をＶＣＭＲに設定する。この構成の１つの弱点は、コモンモードフィードバック回路内の不整合が、ＶＣＭＲとは異なるコモンモード出力電圧をもたらし得ることである。たとえば、Ａ１およびＡ２はそれぞれコモンモード出力電圧ＶＣＭＲ１およびＶＣＭＲ２を発生することができ、不整合のために、ＶＣＭＲ１≠ＶＣＭＲ２である。
【０００６】  
このタイプの不整合のための可能な原因は図１ｂに示し、同図はＡ１またはＡ２などの完全な差動増幅器の１つの可能な実施、すなわち、トランジスタＭ１からＭ４および電流源Ｉ０からＩ２が演算増幅器を形成し、トランジスタＭ５からＭ１１および電流源Ｉ３がコモンモードフィードバック回路を形成する実施を示す。もし平均的な演算増幅器出力がＶＣＭＲより高ければ、より多くの電流がＭ１０およびＭ１１を介してＭ７に流れ、これは、Ｍ５およびＭ６に出力電圧を引き下げるさせる。しかし、トランジスタＭ８からＭ１１の間のいかなる不整合も、ＶＣＭＲとは異なるコモンモード出力電圧をもたらし得、そのため、等しくないＶＣＭＲ１およびＶＣＭＲ２の電圧をもたらす。
【０００７】
図１ａを再び参照すると、ＶＣＭＲ１≠ＶＣＭＲ２であり、タイミングサイクルがφ１からφ２に過渡するとき、Ａ０の反転入力における電圧はほぼＶＣＭＲ１からＶＣＭＲ２に変化し、これはＶＣＭＲ１−ＶＣＭＲ２にほぼ等しい振幅を持つ過渡電流を補償コンデンサＣＣに注入する。同様に、タイミングサイクルがφ２からφ１に過渡するとき、ＶＣＭＲ２−ＶＣＭＲ１にほぼ等しい振幅を持つ過渡電流がＣＣに注入される。図１ａのタイミング図に示すように、これらの過渡電流はピンポン増幅器の出力に出現し、これは、出力信号の忠実度を低減する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述の問題を克服するピンポン増幅器および方法が提示される。ＶＣＭＲ１とＶＣＭＲ２との間の差が低減され、これが、増幅器の出力にさもなくば出現するスイッチング過渡電流を低減する。
【課題を解決するための手段】
【０００９】
新規なピンポン増幅器はエラー増幅器を含み、これは、コモンモード参照電圧ＶＣＭＲに接続される１つの入力、２つの差動増幅器Ａ１およびＡ２の１つのコモンモード出力にスイッチング可能に接続されるその他の入力、および、Ａ１およびＡ２のコモンモード参照電圧入力にスイッチング可能に接続される出力を有する。好ましくはメモリコンデンサであるそれぞれの保存デバイスも２つのコモンモード参照電圧入力に接続される。
【００１０】
動作において、エラー増幅器の入力はＡ１のコモンモード出力に周期的に接続され、その出力はＡ１のコモンモード参照（ＣＭＲ）電圧入力に接続される。この構成は、Ａ１のコモンモード出力電圧にＶＣＭＲと等しくなることを強制する閉鎖ループを形成する。すなわち、エラー増幅器の出力電圧は、Ａ１のＣＭＲ入力に接続されるメモリコンデンサに保存される。同様に、Ａ２のコモンモード参照電圧入力に接続されるメモリコンデンサに保存されるエラー増幅器の出力電圧によって、Ａ２のコモンモード出力電圧にＶＣＭＲと等しくなることを強制するために、エラー増幅器の入力および出力はそれぞれＡ２のコモンモード出力およびコモンモード参照入力に周期的に接続される。
【００１１】
ＣＭＲ入力に接続されるメモリコンデンサに保存される電圧は、ＶＣＭＲ１およびＶＣＭＲ２がＶＣＭＲに等しく保持されるように、Ａ１およびＡ２のコモンモード出力電圧を継続的に調整する。ＶＣＭＲ１＝ＶＣＭＲ２＝ＶＣＭＲを保持することは、コモンモードフィードバック回路における不整合による過渡電流が大幅に低減されることを確実にする。
【００１２】
本発明は、好ましくは、増幅器の性能をさらに改善する自動ゼロ化環境設定において使用される。
本発明のさらなる特徴および長所は、添付の図面とともに行う以下の詳細な説明から当業者には明らかである。
【発明を実施するための最良の形態】
【００１３】
本発明の原理を説明するピンポン増幅器１２の概略図を図２に示す。一対の完全な差動増幅器Ａ１およびＡ２は、信号ＩＮＰおよびＩＮＭからなる差動入力信号を各々受信する。Ａ１の差動出力は一対のスイッチＳ１およびＳ２に接続され、Ａ２の出力はスイッチＳ３およびＳ４に接続される。スイッチＳ１およびＳ３の出力はピンポン増幅器の出力ＯＵＴＰを形成するために一緒に接続され、Ｓ２およびＳ４の出力は出力ＯＵＴＮを形成するために一緒に接続される。（図示しない）制御回路は、Ａ１の出力とＡ２の出力との間でＯＵＴＰとＯＵＴＮを交互に接続するためにＳ１からＳ４を操作する。
【００１４】
ピンポン増幅器はエラー増幅器Ａ３も含む。Ａ３の入力の１つは、所定のコモンモード参照電圧ＶＣＭＲに接続され、Ａ３の他の入力はＡ１およびＡ２のコモンモード出力にスイッチング可能に接続される。一対のスイッチＳ５およびＳ６は、閉じられたときにＡ１のコモンモード電圧がＡ３に印加されるように、Ａ１の出力とＡ３の入力との間に接続される。同様に、一対のスイッチＳ７およびＳ８は、閉じられたときにＡ２のコモンモード電圧がＡ３に印加されるように、Ａ１の出力とＡ３の入力との間に接続される。
【００１５】
エラー増幅器Ａ３の出力は一対のスイッチＳ９およびＳ１０に接続され、これの他の側面はそれぞれＡ１およびＡ２のＣＭＲ入力に接続される。一対の保存デバイス、好ましくはメモリコンデンサＣＭ１およびＣＭ２もそれぞれＡ１およびＡ２のＣＭＲ入力に接続される。
【００１６】
動作において、Ａ１のコモンモード出力はＳ５およびＳ６を介してＡ３に接続され、Ａ３の出力はＳ９を介してＡ１のＣＭＲ入力に接続される。Ａ２が差動入力信号を増幅し、増幅した信号を出力ＯＵＴＰおよびＯＵＴＮに供給するように、スイッチＳ１およびＳ２は開かれ、Ｓ３およびＳ４は閉じられる。このように構成されたとき、エラー増幅器Ａ３の出力は、所望のコモンモード出力電圧ＶＣＭＲとＡ１の実際のコモンモード出力電圧との間の差とともに変化する。Ａ１、Ｓ５／Ｓ６、Ａ３、および、Ｓ９は、Ａ１のコモンモード出力電圧にＶＣＭＲと等しくなることを強制する閉鎖ループを形成する。この結果をもたらすエラー増幅器出力電圧ＣＶ１はメモリコンデンサＣＭ１に保存される。
【００１７】
同様に、Ａ１が入力信号を増幅し、Ａ２のコモンモード出力電圧がエラー増幅器Ａ３に接続されるように、Ｓ３からＳ６およびＳ９は開かれ、かつ、Ｓ１、Ｓ２、Ｓ７、Ｓ８、および、Ｓ１０が開かれる。Ａ３の出力電圧ＣＶ２は、Ａ２のコモンモード出力電圧にＶＣＭＲと等しくなることを強制し、メモリコンデンサＣＭ２に保存される。
【００１８】
この手順は、Ａ１およびＡ２のコモンモード出力電圧がＶＣＭＲと等しくなるように定期的に較正されるように周期的に繰り返される。上述したように、ピンポン増幅器の出力は、Ａ１とＡ２に交互に接続される。ＣＶ１とＣＶ２をそれぞれメモリコンデンサＣＭ１とＣＭ２に保存することによって、Ａ１およびＡ２のコモンモード出力電圧はＶＣＭＲに等しく維持される一方、各々は出力ＯＵＴＰおよびＯＵＴＮに供給する。ＶＣＭＲに等しく保持されたＡ１（ＶＣＭＲ１）およびＡ２（ＶＣＭＲ２）のコモンモード出力電圧によって、さもなくばＯＵＴＰおよびＯＵＴＮに出現する可能性のある過渡電流スイッチングエラーが低減される。
【００１９】
図２に示すスイッチの各々はそれぞれの制御信号によって操作される。このような制御信号は、上述した動作シーケンスを実施する制御回路１４によって発生される。そのような制御回路の設計は、タイミング回路の当業者によく知られている。
【００２０】
図２は単に本発明の原理を説明することのみを意図されている。実際のピンポン増幅器は自動ゼロ化能力も含む。自動ゼロ化を含むピンポン増幅器２０の好ましい実施形態を図３ａに示す。Ａ１は完全な差動ゼロ化増幅器Ａ４を使用して自動ゼロ化され、Ａ４の非反転および反転入力は一対のスイッチＳ１１およびＳ１２を介して増幅器Ａ１の対応する出力に接続される。一対のメモリコンデンサＣＭ３およびＣＭ４はそれぞれＡ４の非反転および反転入力に接続される。Ａ１の出力に自動ゼロ化調整信号を供給するために、Ａ４の出力は負のフィードバック環境設定におけるＡ１の出力に接続され、Ａ４の非反転および反転出力はそれぞれＡ１の反転および非反転出力に接続される。
【００２１】
同様に、増幅器Ａ２の出力はスイッチＳ１４およびＳ１５を介して完全に差動ゼロ化増幅器Ａ５の入力に接続され、メモリコンデンサＣＭ５およびＣＭ６はＡ５の入力に接続され、Ａ５の非反転および反転出力はそれぞれＡ２の反転および非反転出力に接続される。
【００２２】
ピンポン増幅器は、好ましくは出力増幅器Ａ０も含み、Ａ０はピンポン増幅器の出力に供給する単一終端出力ＯＵＴを有する。Ａ０の差動入力はスイッチＳ１およびＳ２の出力に、および、スイッチＳ３およびＳ４の出力に接続される。出力増幅器Ａ０は、Ａ０の出力ＯＵＴとその反転入力との間に接続されるコンデンサＣＣなどの関連補償ネットワークを典型的に有する。スイッチＳ１およびＳ２が閉じられたとき、Ａ１の差動出力はＡ０に経路決定され、スイッチＳ３およびＳ４が閉じられたとき、Ａ２の出力はＡ０に経路決定される。
【００２３】
動作において、増幅器Ａ１およびＡ２の各々は、上述したようにそのコモンモード出力電圧が較正される前に自動ゼロ化される。動作シーケンスを説明するタイミング図を図３ｂに示す。４段階タイミングサイクルが使用される。増幅器Ａ１は第１段階（φ１）の間に自動ゼロ化される。すなわち、Ａ１の入力が一緒に接続され、その出力がゼロ化増幅器Ａ４の入力に接続されるようにスイッチＳ１１、Ｓ１２、および、Ｓ１３が閉じられる。結果として得られるエラー信号はメモリコンデンサＣＭ３およびＣＭ４に保存される。Ａ４は保存される電圧を受信し、それらを、Ａ１の出力を自動ゼロ化するために機能する一対の電流に変換する。
【００２４】
第２段階（φ２）の間、Ａ１のコモンモード出力電圧ＶＣＭＲ１は上述したように較正される。スイッチＳ５、Ｓ６、および、Ｓ９は閉じられ、それらは、ＶＣＭＲ１をエラー増幅器Ａ３の入力に、かつ、Ａ３の出力をＡ１のＣＭＲ入力およびメモリコンデンサＣＭ１に接続する。これは、ＶＣＭＲ１にＶＣＭＲと等しくなることを強制するＡ１のＣＭＲ入力における電圧ＣＶ１を供給する閉鎖ループを形成する。電圧ＣＶ１は、ＶＣＭＲ１がＶＣＭＲに等しく継続的に維持されるようにコンデンサＣＭ１に保存される。
【００２５】
（それぞれφ１およびφ２の間に）Ａ１が自動ゼロ化され、そのコモンモード出力電圧が較正されている一方、スイッチＳ３、Ｓ４、および、Ｓ１８は、差動入力信号ＩＮＰおよびＩＮＭがＡ２に、その後に出力増幅器Ａ０によって増幅されるように閉じられる。
【００２６】
φ３およびφ４の間、役割は反転される。φ３の間、スイッチＳ１４、Ｓ１５、および、Ｓ１６はＡ２を自動ゼロ化するために閉じられ、結果として得られるエラー電圧は、自動ゼロ化電流がＡ２の出力に継続的に供給されるように、メモリコンデンサＣＭ５およびＣＭ６に保存される。φ４の間、スイッチＳ７、Ｓ８、および、Ｓ１０は閉じられ、それらは、Ａ２のコモンモード出力電圧ＶＣＭＲ２をエラー増幅器Ａ３の入力に、かつ、Ａ３の出力をＡ２のＣＭＲ入力およびメモリコンデンサＣＭ２に接続する。結果として得られる閉鎖ループは、ＶＣＭＲ２にＶＣＭＲと等しくなることを強制するＡ２のＣＭＲ入力における電圧ＣＶ２を供給する。電圧ＣＶ２は、ＶＣＭＲ２がＶＣＭＲに等しく保持されるようにコンデンサＣＭ２に保存される。
【００２７】
（それぞれφ３およびφ４の間に）Ａ２が自動ゼロ化され、そのコモンモード出力電圧が較正されている一方、スイッチＳ１、Ｓ２、および、Ｓ１７は、差動入力信号ＩＮＰおよびＩＮＭがＡ１により増幅され、その後に出力増幅器Ａ０によって増幅されるように閉じられる。
【００２８】
ＶＣＭＲ１およびＶＣＭＲ２がこのように周期的に較正されると、Ａ１およびＡ２の双方のコモンモード出力電圧はＶＣＭＲに非常に近く保持される。これは、Ａ０の反転入力における、および、したがって、補償コンデンサＣＣにおける電圧がほぼ一定であることを確実にする。この場合、ＶＣＭＲ１とＶＣＭＲ２との間の差によって発生するスイッチング過渡電流の大きさは低減されるか、または、除かれる。
【００２９」】
好ましいピンポン増幅器は、好ましくは、Ａ１の反転入力と直列に接続されるスイッチＳ１７およびＡ２の反転入力と直列に接続されるスイッチＳ１８を含む。φ２（ならびに、φ３およびφ４）の間、スイッチＳ１７は、（φ３およびφ４の間に）Ａ１が入力信号を増幅するために使用されているときにＡ１の反転入力における過渡電流が最小に抑えられるように閉じられる。同様に、φ４（ならびに、φ１およびφ２）の間、スイッチＳ１８は、（φ１およびφ２の間に）Ａ２が入力信号を増幅するために使用されているときにＡ２の反転入力における過渡電流が最小に抑えられるように閉じられる。スイッチＳ１７およびＳ１８は、Ａ１およびＡ２の非反転入力における過渡電流を最小に抑えるために、それぞれそれらの入力と直列に交互に位置してもよいことに注意されたい。
【００３０】
図２にあるように、図３ａに示すスイッチの各々は個々の制御信号によって操作される。そのような制御信号は、上述したタイミングサイクルを実施する制御回路２２によって発生される。そのような制御回路の設計はタイミング回路の当業者にはよく知られている。
【００３１】
本発明の特定の実施形態が示され、説明された一方、当業者には多くの変形および代案となる実施形態が考えられる。したがって、本発明は従属する特許請求の範囲に関してのみ制限されることが意図されている。
【図面の簡単な説明】
【００３２】
【図１ａ】従来技術のピンポン増幅器のための概略図およびタイミング図である。
【図１ｂ】図１ａのピンポン増幅器において使用することができる知られている差動増幅器のための概略図である。
【図２】本発明によるピンポン増幅器の概略図である。
【図３ａ】本発明による自動ゼロ化ピンポン増幅器の好ましい実施形態の概略図である。
【図３ｂ】図３ａのピンポン増幅器の動作を説明するタイミング図である。