(57)【要約】【課題】オープンビットラインセル構造を有するメモリブロック間のリペアーの際データトポロジーをマッチングすることができるメモリ装置を提供する。【解決手段】このようなメモリ装置は正常セルとスペアセルでそれぞれ構成されたメモリブロック、不良アドレス貯蔵部を有しスペアワードライン駆動信号を発生し、隣接したメモリブロックアドレスとスペアワードライン駆動信号に応答して比較信号を発生するスペアローデコーダ、比較信号に応答してデータ交換制御信号を発生するデータ交換制御部、及びデータ交換制御信号に応答してデータラインと反転データラインを選択的に互いに交換するデータ交換部で構成される。本発明のように自己ブロックの不良セルを隣接したメモリブロックのスペアセルでリペアーした場合セルデータトポロジーを合わせることでメモリテスト時間を短縮させることができテストプログラムの複雑度を減少させることができる。【選択図】図２
2006054041.tif 000002
【特許請求の範囲】
【請求項１】
オープンビットラインセル構造を有し第１セルアレイと第２セルアレイをそれぞれ有する互いに隣接した少なくとも一対のメモリブロックと、
不良ローアドレスに応答してスペアワードライン駆動信号を発生し、前記スペアワードライン駆動信号と前記一対のメモリブロックのうち第１メモリブロックのブロックアドレスに応答して比較信号を発生するローデコーダと、
前記比較信号に応答してデータ交換制御信号を発生するデータ交換制御信号発生部と、
前記データ交換制御信号に応答して前記一対のメモリブロックのうち前記第１メモリブロックに隣接した第２メモリブロックと連結されたデータラインと反転データラインを選択的に互いに交換して反転読み取りデータと読み取りデータと結合させるデータ交換部と、
を具備することを特徴とするメモリ装置。
【請求項２】
前記読み取り命令制御信号に応答して前記反転読み取りデータと読み取りデータの電圧差または電流差を増幅して外部ピンに出力するメインアンプをさらに含むことを特徴とする請求項１記載のメモリ装置。
【請求項３】
前記データ交換部は、
前記データ交換制御信号のロジック状態に応答して前記データラインと前記反転データラインをそれぞれ前記メインアンプの読み取りデータ入力端と反転読み取りデータ入力端に結合させるか、前記メインアンプの反転読み取りデータ入力端と読み取りデータ入力端に結合させるトランジスタで構成されることを特徴とする請求項２記載のメモリ装置。
【請求項４】
前記データ交換制御信号発生部は、
アクティブ信号に応答して前記データ交換制御信号をローでプリチャージするプリチャージ部と、
前記プリチャージ部と連結され前記データ交換制御信号レベルを保持するラッチ部と、
前記比較信号に応答して前記データ交換制御信号をロジックハイでイネーブルにするディスチャージ部と、を含むことを特徴とする請求項１記載のメモリ装置。
【請求項５】
前記ローデコーダは、
不良アドレスを貯蔵し外部から受信されたアドレスが前記不良アドレスと一致する場合、スペアワードライン駆動信号を発生するための不良アドレス貯蔵部と、
隣接したブロックアドレス及び前記スペアワードライン駆動信号を論理演算して比較信号を発生するための論理回路と、を含むことを特徴とする請求項１記載のメモリ装置。
【請求項６】
オープンビットラインセル構造を有し第１セルアレイと第２セルアレイをそれぞれ有する互いに隣接した少なくとも一対のメモリブロックと、
不良ローアドレスに応答してスペアワードライン駆動信号を発生し、前記スペアワードライン駆動信号と前記一対のメモリブロックのうち第１メモリブロックのブロックアドレスに応答して比較信号を発生するローデコーダと、
前記比較信号に応答してデータ交換制御信号を発生するデータ交換制御信号発生部と、
書き込みデータと反転書き込みデータを出力する書き込みドライバーと、
前記データ交換制御信号に応答して前記書き込みデータと反転書き込みデータとを互いに交換して前記一対のメモリブロックのうち前記第１メモリブロックに隣接した第２メモリブロックと連結されたデータラインと反転データラインとそれぞれ結合させるデータ交換部と、
を具備することを特徴とするメモリ装置。
【請求項７】
前記データ交換部は、
前記データ交換制御信号のロジック状態に応答してデータラインと反転データラインをそれぞれ前記書き込みデータと反転書き込みデータに結合させるか、前記反転書き込みデータと書き込みデータに結合させるトンネルで構成されることを特徴とする請求項６記載のメモリ装置。
【請求項８】
前記データ交換制御信号発生部は、
アクティブ信号に応答して前記データ交換制御信号をローでプリチャージするプリチャージ部と、
前記プリチャージ部と連結され前記データ交換制御信号レベルを保持するラッチ部と、
前記比較信号に応答して前記データ交換制御信号をロジックハイでイネーブルにするディスチャージ部と、を含むことを特徴とする請求項６記載のメモリ装置。
【請求項９】
前記ローデコーダは、
不良アドレスを貯蔵し外部から受信されたアドレスが前記不良アドレスと一致する場合、スペアワードライン駆動信号を発生するための不良アドレス部と、
隣接したブロックアドレス及び前記スペアワードライン駆動信号を論理演算して比較信号を発生するための論理回路と、を含むことを特徴とする請求項６記載のメモリ装置。
【請求項１０】
オープンビットラインセルからなる互いに隣接した第１、第２メモリブロックを有するメモリ装置の動作において、
前記第２メモリブロックの不良アドレスに応答して前記第１メモリブロックのスペアワードライン駆動信号を発生する段階と、
前記スペアワードライン駆動信号と前記第２メモリブロックアドレス信号に応答してデータ交換制御信号を発生する段階と、
前記データ交換制御信号に応答して前記第１メモリブロックと連結されたデータラインと反転データラインを選択的に互いに交換する段階と、
前記交換されたデータを外部ピンに出力する段階と、
を含むことを特徴とする読み取り動作方法。
【請求項１１】
前記交換段階は、前記データ交換制御信号のロジック状態に応答してデータラインと反転データラインをそれぞれ前記読み取りデータと反転読み取りデータに結合させるか、アンプの反転読み取りデータと読み取りデータに結合させることを特徴とする請求項１０記載の読み取り動作方法。
【請求項１２】
オープンビットラインセルからなり互いに隣接した第１、第２メモリブロックを有するメモリ装置の動作において、
前記第２メモリブロックの不良アドレスに応答して前記第１メモリブロックのスペアワードライン駆動信号を発生する段階と、
前記スペアワードライン駆動信号と第２メモリブロックアドレス信号に応答してデータ交換制御信号を発生する段階と、
書き込みドライバーで書き込み制御信号に応答して書き込みデータと反転書き込みデータを出力する段階と、
前記書き込みデータと反転書き込みデータを前記データ交換制御信号に応答して前記第１メモリブロックと連結された反転データラインとデータラインにそれぞれ選択的に互いに交換して結合させる段階と、
を含むことを特徴とする書き込み動作方法。
【請求項１３】
前記交換段階は、前記データ交換制御信号のロジック状態に応答してデータラインと反転データラインをそれぞれ前記書き込みドライバーの書き込みデータと反転書き込みデータに結合させるか、前記書き込みドライバーの反転書き込みデータと書き込みデータに結合させることを特徴とする請求項１２記載の書き込み動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はオープンビットライン構造を有するメモリ装置に関し、特にメモリブロックの不良セルをリペアーした場合データトポロジーをマッチングするためのメモリ装置及びその動作方法に関する。
【背景技術】
【０００２】
メモリ装置において、オープンビットラインセル構造は、センスアンプの両側にビットライン（ＢＬ）とビットラインバー（/ＢＬ）が離れている方式であり、重なったビットラインセル構造はビットラインＢＬとビットラインバー/ＢＬがセンスアンプの一方の方向に並んで形成された方式である。
【０００３】
前者のオープンビットラインセル構造は、後者の重なったビットラインセル構造よりセル面積でさらに多くの集積化が可能であるため最近脚光を浴びている。
【０００４】
一般にビットラインＢＬとワードラインとが交差する領域に形成されたメモリセルを真のセル（Ｔｒｕｅ  Ｃｅｌｌ）と称し、ビットラインバー（/ＢＬ）とワードラインとが交差する領域に形成されたメモリセルをコンプリメントセル（Ｃｏｍｐｌｅｍｅｎｔ  Ｃｅｌｌ）と称する。ここで、真のセルの場合は外部から入力されるデータと同じ位相のデータが貯蔵されコンプリメントセルの場合は反対位相のデータが貯蔵される。
【０００５】
オープンビットラインセル構造を有するメモリ装置は入出力ピンＤＱによるデータ入出力順序、即ち、データトポロジーはＢＬＯ、１、２、３の順で偶数（ＥＶＥＮ）ブロックでは、Ｃセル−Ｔセル−Ｃセル−Ｔセルであるが奇数（ＯＤＤ）ブロック１２０ではＴセル−Ｃセル−Ｔセル−Ｃセルの順である。即ち、メモリセルブロックによってセルに入/出力されるデータトポロジーが異なる。
【０００６】
前記のような理由から自己メモリセルブロック内の不良セルを自己メモリセルブロック内のスペアセルのみで代替する場合は問題がないが、リペアー効率を向上させるために隣接メモリセルブロックのスペアセルを用いてリペアーした場合はセルに入力されるデータトポロジーが異なるという問題点が発生される。即ち、隣接メモリセルブロックのスペアセルを用いてリペアーした場合にはリペアー後のメモリセルテストのために使用者が予めリペアー可否を知って置かなければならく、これにより、テストパターンを再プログラムしなければならないという問題点が発生するようになる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、メモリセルブロック間のリペアーの際、データトポロジーをマッチングすることができるオープンビットライン構造を有するメモリ装置を提供することにある。
【課題を解決するための手段】
【０００８】
前記技術的課題を解決するための本発明によるメモリ装置は、オープンビットラインセル構造を有し第１セルアレイと第２セルアレイをそれぞれ有する互いに隣接した少なくとも一対のメモリブロックと、不良ローアドレスに応答してスペアワードライン駆動信号を発生し、前記スペアワードライン駆動信号と前記一対のメモリブロックのうち第１メモリブロックのブロックアドレスに応答して比較信号を発生するローデコーダと、前記比較信号に応答してデータ交換制御信号を発生するデータ交換制御信号発生部と、前記データ交換制御信号に応答して前記一対のメモリブロックのうち前記第１メモリブロックに隣接した第２メモリブロックと連結されたデータラインと反転データラインを選択的に互いに交換して反転読み取りデータと読み取りデータに結合させるデータ交換部とを具備することを特徴とする。
【０００９】
前記技術的課題を達成するための本発明によるさらにまたのメモリ装置は、オープンビットラインセル構造を有し第１セルアレイと第２セルアレイをそれぞれ有する互いに隣接した少なくとも一対のメモリブロックと、不良ローアドレスに応答してスペアワードライン駆動信号を発生し、前記スペアワードライン駆動信号と前記一対のメモリブロックのうち第１メモリブロックのブロックアドレスに応答して比較信号を発生するローデコーダと、前記比較信号に応答してデータ交換制御信号を発生するデータ交換制御信号発生部と、書き込みデータと反転書き込みデータを出力する書き込みドライバーと、前記データ交換制御信号に応答して前記書き込みデータと反転書き込みデータを互いに交換して前記一対のメモリブロックのうち前記第１メモリブロックに隣接した第２メモリブロックと連結されたデータラインと反転データラインにそれぞれ結合させるデータ交換部とを具備することを特徴とする。
【００１０】
前記技術的課題を達成するためのメモリ装置の読み取り動作方法は、オープンビットラインセルからなり、互いに隣接した第１、第２メモリブロックを有するメモリ装置動作において、前記第２メモリブロックの不良アドレスに応答して前記第１メモリブロックのスペアワードライン駆動信号を発生する段階と、前記スペアワードライン駆動信号と前記第２メモリブロックアドレス信号に応答してデータ交換制御信号を発生する段階と、前記データ交換制御信号に応答して前記第１メモリブロックと連結されたデータラインと反転データラインを選択的に互いに交換する段階と、前記交換されたデータを外部ピンに出力する段階と、を含むことを特徴とする。
【００１１】
前記技術的課題を達成するためのメモリ装置の書き込み動作方法はオープンビットラインセルからなり互いに隣接した第１、第２メモリブロックを有するメモリ装置の動作において、前記第２メモリブロックの不良アドレスに応答して前記第１メモリブロックのスペアワードライン駆動信号を発生する段階、前記スペアワードライン駆動信号と第２メモリブロックアドレス信号に応答してデータ交換制御信号を発生する段階と、書き込みドライバーで書き込み制御信号に応答して書き込みデータと反転書き込みデータを出力する段階と、前記書き込みデータと反転書き込みデータを前記データ交換制御信号に応答して前記第１メモリブロックと連結された反転データラインとデータラインにそれぞれ選択的に互いに交換して結合させる段階と、を含むことを特徴とする。
【発明を実施するための最良の形態】
【００１２】
各図面の同一の参照符号は同一の部材を示す。また、各反転信号ラインは/で表示する。以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。
【００１３】
図１は本発明の一実施形態による半導体メモリ装置２００を示す。
図１に示すように、半導体メモリ装置２００は偶数メモリブロック２１０と奇数メモリブロック２２０、センスアンプ２３０、ノーマルローデコーダ２４０、２４０’、スペアローデコーダ２５０、２５０’、ローカルデータライン対ＬＤＬ、/ＬＤＬ、クロバルデータライン対ＧＤＬ、/ＧＤＬ、データ交換制御信号発生部２６０、データ交換部２７０、メインアンプ２８０及び書き込みドライバー２９０などを含む。
【００１４】
前記メモリブロック２１０、２２０は前記センスアンプ２３０の両側に形成されたビットラインＢＬとビットラインバー/ＢＬがワードラインと交差する領域に形成され、前記ノーマルローデコーダ２４０によってワードラインが駆動される正常セル領域とスペアローデコーダ２５０、２５０’によってスペアワードラインが駆動されるスペアセル領域を含む。
【００１５】
前記スペアローデコーダ２５０、２５０’は外部から入力されるローアドレス信号ＲＡＤＤと隣接メモリブロックアドレス信号ＮＢＡＤＤに応答して比較信号ＣＯＭＰ１、ＣＯＭＰ２を発生する。
【００１６】
前記データ交換制御信号発生部２６０は前記比較信号ＣＯＭＰ＿１、ＣＯＭＰ＿２に応答してデータ交換制御信号ＤＣＣを発生する。
【００１７】
前記センスアンプ２３０はコラム選択スイッチＣＳＷによってローカルデータライン対ＬＤＬ、/ＬＤＬに連結され、前記ローカルデータライン対ＬＤＬ、/ＬＤＬはブロック選択スイッチＢＳＷによってグローバルデータライン対ＧＤＬ、/ＧＤＬに連結される。
【００１８】
前記データ交換部２７０は前記データ交換制御信号ＤＣＣに応答して読み取り動作では前記クロバールデータライン対ＧＤＬ、/ＧＤＬを選択的に互いに交換して前記メインアンプ２８０の入力対ＲＤ、/ＲＤにそれぞれ連結し、書き込み動作の際には前記書き込みドライバー２９０の出力対ＷＤ、/ＷＤを選択的に互いに交換して前記グローバルデータライン対ＧＤＬ、/ＧＤＬにそれぞれ連結する。
【００１９】
図２は図１のスペアローデコーダ２５０、２５０’とデータ交換制御信号発生部２６０の詳細回路図及び連結関係を示す。
偶数メモリブロックのスペアローデコーダ２５０はメモリテストの後判断された不良アドレスを貯蔵する不良アドレス貯蔵部３１０（例えば、不良アドレスに該当するヒューズ（ｆｕｓｅ）を除いたヒューズをレーザービームでカッティングして不良アドレスを貯蔵する手段）と所定の論理回路を含む。前記論理回路の一例として前記図２ではアンドゲート３２０が開示されている。前記不良アドレス貯蔵部３１０は外部から入力されるアドレスＲＡＤＤが貯蔵された不良アドレスと一致する場合スペアワードライン駆動信号を発生する。前記スペアワードライン駆動信号ＳＷＬＥＮ＿Ｅは隣接奇数メモリブロックアドレス情報ＮＢＡＤＤ＿０とアンドゲーティングされ第１比較信号ＣＯＭＰ＿１を発生する。
【００２０】
同様に、奇数メモリブロックスペアローデコーダ２５０’も同一の構造で構成され外部から入力されるアドレスＲＡＤＤと隣接偶数ブロックアドレス情報ＮＢＡＤＤ＿Ｅに応答して第２比較信号ＣＯＭＰ＿２を発生する。
【００２１】
データ交換制御信号発生部２６０はプリチャージ部３３０、ラッチ部３４０、及びディスチャージ部３５０を含む。前記プリチャージ部３３０とラッチ部３４０はメモリ装置２００がプリチャージ状態（ＲＡＳＢがロジックハイ）のときデータ交換制御信号（ＤＣＣ、以下ＤＣＣと称する）をロジックローでプリチャージし保持する。前記ディスチャージ部３５０はメモリ装置２００がアクティブ状態（ＲＡＳＢがロジックロー）の時前記比較信号ＣＯＭＰ＿１、ＣＯＭＰ＿２に応答してＤＣＣをロジックハイでイネーブルにする。
【００２２】
例えば、偶数メモリブロック２１０はブロックアドレスがロジックハイの場合選択され、奇数メモリブロック２２０はブロックアドレスがロジックハイのとき選択されると仮定し、前記偶数メモリブロック２１０のスペアセル奇数メモリブロック２２０の不良セルをリペアーした場合を説明する。
【００２３】
外部で奇数メモリブロックの不良セルに該当するローアドレスがメモリに入力され、入力されたアドレスのうちブロックアドレスを除いたアドレスＲＡＤＤはスペアローデコーダ２５０の不良アドレス部３１０に入力される。貯蔵された不良アドレスと入力されたアドレスＲＡＤＤとが一致するとスペアワードライン駆動信号ＳＷＬＥＮ＿Ｅがロジックハイで発生する。
【００２４】
また、前記奇数メモリブロックアドレスＮＢＡＤＤ＿０ロジックハイとスペアワードラインである駆動信号ＳＷＬＥＮ＿ＥロジックハイはＡＮＤ演算され、比較信号ＣＯＭＰ＿１をロジックハイで発生する。前記比較信号ＣＯＭＰ＿１は前記データ交換制御信号発生部２６０のディスチャージトランジスタ３５０のゲートに入力され前記ＤＣＣをロジックハイで発生する。
勿論、奇数メモリブロック２２０のスペアセルで偶数メモリブロック２１０の不良セルを代替する場合にも奇数メモリブロックスペアローデコーダ２５０とアンドゲート３１０が動作して同一にＤＣＣをロジックハイでイネーブルにする。
【００２５】
図３は図１のデータ交換部２７０とメインアンプ２８０及び書き込みドライバー２９０の回路図及び連結図である。
図３に示すように、前記データ交換部２７０はインバータ４１０と四つのトランジスタ４２０、４３０、４４０、４５０で構成される。前記インバータ４１０はＤＣＣを反転する。前記トランジスタ４２０、４３０は反転されたＤＣＣがロジックハイであるとＧＤＬをノードＡに、/ＧＤＬをノードＢにそれぞれ連結させる。前記トランジスタ４４０、４５０はＤＣＣがロジックハイであるとＧＤＬをノードＢ、/ＧＤＬをノード４にそれぞれ連結させる。
【００２６】
前記メインアンプ２８０は読み取り制御信号ＲＥに応答して２つの相補的な読み取りデータＲＤと反転読み取りデータ/ＲＤの入力を受ける。前記ＲＤに入力される信号がロジックハイであり/ＲＤに入力される信号がロジックローのとき前記メインアンプ２８０は外部ピンＤＱにデータ１を出力する。
【００２７】
前記書き込みドライバー２９０は書き込み制御信号ＷＲに応答して２つの相補的な書き込みデータＷＤと反転書き込みデータ/ＷＤを前記データ交換部に出力する。外部ピンＤＱで入力されるデータが１のとき前記書き込みドライバーはＷＤにロジックハイ、/ＷＤにロジックローをそれぞれ出力する。
【００２８】
本発明の半導体メモリ装置での読み取り動作と書き込み動作を前記した図面を参考にして詳細に説明する。
例えば、奇数（ＯＤＤ）メモリブロック２２０の不良セルを隣接した偶数（ＥＶＥＮ）メモリブロック２１０のスペアセルでリペアーしたと仮定する。即ち、偶数メモリブロックスペアローデコーダの不良アドレス部３１０に奇数メモリブロックの不良セルに該当するアドレスが貯蔵されていると仮定し読み取り動作をまず説明する。
メモリがアクティブにされる以前にはＲＡＳＢ（/ＲＡＳ、/Ｒａｗ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）がロジックハイであるので前記ＤＣＣはプリチャージ部３３０によってロジックローである、アクティブ命令、即ち、ＲＡＳＢがロジックローになるとプリチャージは遮断されラッチ３４０によって前記ＤＣＣはロジックローを保持している。
【００２９】
前記アクティブ命令と共に不良アドレスが入力され前記入力されたアドレスのうち奇数メモリブロックアドレスＮＢＡＤＤ＿０を除いたアドレスＲＡＤＤは前記不良アドレス貯蔵部３１０に入力される。入力された不良アドレスと前記不良アドレス貯蔵部３１０に貯蔵された不良アドレスとが一致する場合、前記不良アドレス貯蔵部３１０の該当スペアワードライン駆動信号ＳＷＬＥＮ＿Ｅがロジックハイになる。前記ＳＷＬＥＮ＿Ｅ信号は前記奇数ブロックアドレスＮＢＡＤＤ＿０とＡＮＤ演算され第１比較信号ＣＯＭＰ＿１にロシックハイで発生する。
【００３０】
前記第１比較信号ＣＯＭＰ＿１はデータ交換制御信号発生部２６０のディスチャージトランジスタ３５０をターンオンさせ前記ＤＣＣをロジックハイにイネーブルにする。
以後、一定時間の後読み取り命令が入力されるとセンスアンプによって増幅されたビットライン対ＢＬ、/ＢＬのデータは選択されたコラム選択スイッチＣＳＷによってそれぞれローカルデータライン対ＬＤＬ、/ＬＤＬに伝達され、ブロック選択スイッチＢＳＷはローカルデータライン対のデータをそれぞれグローバルデータライン対ＧＤＬ、/ＧＤＬに伝達する。
【００３１】
図３に示されたように、データ交換部２７０のトランジスタ４４０、４５０は前記ＤＣＣがロジックハイである場合ターンオンされる。
トランジスタ４４０はＧＤＬをメインアンプの/ＲＤに連結し、トランジスタ４３０は/ＧＤＬをメインアンプのＲＤに連結する。
メインアンプはＲＤと/ＲＤの電圧差または電流差を増幅してＲＤと一致するデータを外部ピンＤＱに出力する。即ち、偶数メモリブロックの選択されたスペアセルのデータと位相が反対であるデータが外部ピンに読み出される。
【００３２】
同様に、書き込み命令が入力されると、データ交換部２７０は前記ＤＣＣに応答して書き込みドライバー２９０の出力であるＷＤと/ＷＤをトランジスタ４５０、４４０によってそれぞれ選択的に/ＧＤＬとＧＤＬに交換連結させる。即ち、外部ピンで入力されるデータと反転された位相のデータを偶数ブロックのスペアメモリセルに記入する。
前記の場合と反対に偶数メモリブロックの不良セルを隣接した奇数メモリブロックのスペアセルを用いてリペアーした場合にも前述したような動作でデータ位相を反転させメモリセルデータのトポロジーをマッチングさせることができる。
【００３３】
前述した説明では一つのメモリブロックの不良セルを隣接したメモリブロックのスペアセルでリペアーした場合を示したが、図３に示すように隣接した２つのメモリブロック相互間でリペアーされた場合も本発明のように実現することができる。
【００３４】
本発明のように自己メモリブロックの不良セルを隣接したメモリブロックのスペアセルでリペアーした場合セルデータのトポロジーをマッチングさせることでメモリテスト時間を短縮することができ、テストプログラムの複雑度を減少させることができるという長所がある。
以上、本発明の実施形態を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施例によるオープンビットラインセル構造のメモリ装置である。
【図２】図１のスペアローデコーダとデータ交換制御信号発生部の回路図である。
【図３】図１のデータ交換部とメインアンプ及び書き込みドライバーの詳細ブロック図である。
【符号の説明】
【００３６】
２１０      偶数メモリブロック
２２０      奇数メモリブロック
２３０      センスアンプ
２４０、２４０’      ノーマルローデコーダ
２５０、２５０’      スペアローデコーダ
２６０      データ交換制御信号発生部
２７０      データ交換部
２８０      メインアンプ
２９０      書き込みドライバー
【図１】
2006054041.tif 000003
【図２】
2006054041.tif 000004
【図３】
2006054041.tif 000005