(57)【要約】【課題】本発明はビットスキャン方式を使用するＮＯＲフラッシュメモリ装置及びそれのプログラム方法に関する。【解決手段】本発明によるＮＯＲフラッシュメモリ装置は、複数のメモリセル、ワードライン電圧発生回路、及びスキャンコントローラを含み、ＩＳＰＰ方式に従ってプログラム動作を実行する。ワードライン電圧発生回路は、プログラム動作が進行されるのに従って、前記複数のメモリセルに共通に連結されているワードラインに、段階的に増加するステップ電圧を提供する。スキャンコントローラは、複数のメモリセルにプログラムされるデータを所定のビット数単位で検索して、検索されたプログラムデータを同時にプログラムする。ここで、スキャンコントローラは、各々のステップ電圧が前記ワードラインに提供される度に、所定のビット数を可変することができる。【選択図】図１
2006294217.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
プログラム動作が進行されるのに従って、前記複数のメモリセルに共通に連結されているワードラインに、段階的に増加するステップ電圧を提供するワードライン電圧発生回路と、
前記複数のメモリセルにプログラムされるデータを所定のビット数単位で検索して、検索されたプログラムデータを同時にプログラムするスキャンコントローラとを含み、
前記スキャンコントローラは、各々のステップ電圧が前記ワードラインに提供される度に、前記所定のビット数を可変することができることを特徴とするＮＯＲフラッシュメモリ装置。
【請求項２】
第１ステップ電圧が前記ワードラインに提供される時に前記スキャンコントローラによって検索されるプログラムデータのビット数である第１ビット数と、前記第１ステップ電圧の提供以後に印加されるステップ電圧が前記ワードラインに提供される時に検索されるプログラムデータのビット数である第２ビット数とは互いに異なることを特徴とする請求項１に記載のＮＯＲフラッシュメモリ装置。
【請求項３】
前記第２ビット数は前記第１ビット数より多いことを特徴とする請求項１に記載のＮＯＲフラッシュメモリ装置。
【請求項４】
前記第２ビット数に該当するメモリセルに流れる電流の和は、前記第１ビット数に該当するメモリセルに流れる電流の和より小さいことを特徴とする請求項３に記載のＮＯＲフラッシュメモリ装置。
【請求項５】
前記複数のメモリセルは、スレッショルド電圧の分布によって多数の状態を有するマルチレベルセルであることを特徴とする請求項１に記載のＮＯＲフラッシュメモリ装置。
【請求項６】
複数のメモリセルと、
プログラム動作が進行されるのに従って、前記複数のメモリセルに共通に連結されているワードラインに、段階的に増加するステップ電圧を提供するワードライン電圧発生回路と、
前記複数のメモリセルに書き込まれるデータが入力されるデータ入力バッファと、
前記データ入力バッファに入力されたデータを検索して、前記複数のメモリセルに同時にプログラムされるデータのビット数を決めるスキャンコントローラと、
前記スキャンコントローラによって検索されたデータをラッチするスキャンデータラッチ回路と、
前記スキャンデータラッチ回路にラッチされたデータに応じて前記複数のメモリセルのビットラインに書き込み電圧を提供する書き込みドライバ回路とを含み、
前記スキャンコントローラは、各々のステップ電圧が前記ワードラインに提供される度に、同時にプログラムされるデータのビット数を可変することができることを特徴とするＮＯＲフラッシュメモリ装置。
【請求項７】
第１ステップ電圧が前記ワードラインに提供される時に前記スキャンコントローラによって同時にプログラムされるデータのビット数である第１ビット数と、前記第１ステップ電圧の提供以後に印加されるステップ電圧が前記ワードラインに提供される時に同時にプログラムされるデータのビット数である第２ビット数とは互いに異なることを特徴とする請求項６に記載のＮＯＲフラッシュメモリ装置。
【請求項８】
前記第２ビット数は前記第１ビット数より多いことを特徴とする請求項７に記載のＮＯＲフラッシュメモリ装置。
【請求項９】
複数のメモリセルを有し、プログラム動作が進行されるのに従って、前記複数のメモリセルに連結されているワードラインに、段階的に増加するワードライン電圧を提供するＮＯＲフラッシュメモリ装置のプログラム方法において、
前記ワードラインに第１ステップ電圧を提供する段階と、
前記複数のメモリセルに同時にプログラムされるビット数である第１ビット数単位でデータを検索して、前記複数のメモリセルにプログラムする段階と、
プログラム検証動作を行う段階と、
検証の結果によって前記ワードラインに前記第１ステップ電圧より高い第２ステップ電圧を提供して、前記複数のメモリセルに同時にプログラムされるビット数である第２ビット数単位でデータを検索して、前記複数のメモリセルにプログラムする段階とを含むことを特徴とするプログラム方法。
【請求項１０】
前記第２ビット数は前記第１ビット数より多いことを特徴とする請求項９に記載のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、さらに詳細には、ビットスキャン方式を使用するＮＯＲフラッシュメモリ装置及びそれのプログラム方法に関する。
【背景技術】
【０００２】
半導体メモリ装置はデータを貯蔵しておいて必要時に取り出して読み出すことができる記憶装置である。半導体メモリ装置は大きくＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に区別される。ＲＡＭは電源が切れれば貯蔵されたデータが消滅する揮発性メモリ装置である。ＲＯＭは電源が切れても貯蔵されたデータが消滅しない不揮発性メモリである。ＲＡＭはＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）などを含む。ＲＯＭはＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）、フラッシュメモリ装置などを含む。
【０００３】
フラッシュメモリ装置は消費電力が少なく、情報の入出力が自由であるので、デジカメ、携帯電話、ＰＤＡなどの移動器機に適する。フラッシュメモリ装置はメモリセルアレイの構造によって、ＮＡＮＤ型とＮＯＲ型に大きく区別される。ＮＡＮＤフラッシュメモリ装置は主にＵＳＢ貯蔵装置、ＭＰ３プレーヤーなどに使用されるデータ貯蔵型メモリ装置である。一方、ＮＯＲフラッシュメモリ装置はコード貯蔵型メモリ装置として、処理速度が速くて高速データ処理を要する移動電話端末機などに多用されている。
【０００４】
最近、一つのメモリセルにマルチビットのデータを貯蔵することができるＮＯＲフラッシュメモリ装置が開発されている。マルチビットのデータを貯蔵しているメモリセルをマルチレベルセル（Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｃｅｌｌ；ＭＬＣ）と言う。例えば、２ビットのデータを貯蔵しているメモリセルはスレッショルド電圧分布によって‘１１’、‘１０’、‘０１’、‘００’のような４個の状態レベル（ｓｔａｔｅ  ｌｅｖｅｌ）を有する。
【０００５】
ＮＯＲフラッシュメモリ装置はＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍ）方式に応じてプログラム動作を実行する。ＩＳＰＰ方式に応じてプログラム動作を実行するＮＯＲフラッシュメモリ装置はプログラム速度を高めるためにビットスキャン方式（Ｂｉｔ  Ｓｃａｎ  Ｍｅｔｈｏｄ）を使用する。ここで、ビットスキャン方式とは、入力されたデータのうちでデータ‘０’を検索して所定のビット数単位で検索されたデータ‘０’を同時にプログラムすることを言う。ビットスキャン方式によると、プログラム速度を高めることができ、プログラム時間を短縮することができるという長所がある。
【０００６】
しかし、従来のＩＳＰＰ方式に応じてプログラム動作を実行するＮＯＲフラッシュメモリ装置は、第１ステップ電圧をワードラインに印加する時ビットスキャンすることができるデータ‘０’のビット数と第２ステップ以後の電圧を印加する時ビットスキャンすることができるデータ‘０’のビット数が同一であり、プログラム時間が遅延される問題点がある。
【０００７】
例えば、消去状態にあるマルチレベルセルをＩＳＰＰ方式に応じて‘０１’状態にプログラムする過程は次のようになる。まず、ワードラインに第１ステップ電圧（例えば、４．２Ｖ）が提供され、一定のプログラム時間（例えば、１μｓ）ごとにデータ‘０’を所定のビット数（例えば、４ビット）だけ検索して、検索された所定のビット数に該当するデータ‘０’を同時にプログラムする。次に、プログラムされたマルチレベルセルが所望するスレッショルド電圧分布を有するか否かを検証して、検証の結果、マルチレベルセルが所望するスレッショルド電圧に到逹されない場合、ワードラインに第２ステップ電圧（例えば、４．３５Ｖ）を提供して、一定のプログラム時間（例えば、０．５μｓ）ごとに検索された４ビットのデータ‘０’をプログラムする。ステップ電圧が段階的に増加しながら、マルチレベルセルが所望するスレッショルド電圧レベルに到逹するまでこのようなプログラム動作は繰り返される。
【０００８】
上述の過程によってプログラム動作を実行する従来のＮＯＲフラッシュメモリ装置は、第１ステップ電圧が提供される間に検索された所定のビット数に応じて全体のプログラム時間が決められる問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上述の問題点を解決するために提案されたものであり、本発明の目的はＩＳＰＰ方式を使用してプログラム動作を実行するＮＯＲフラッシュメモリ装置において、プログラム動作が進行されることに従って段階的に増加するステップ電圧に応じて同時にプログラムされるビット数を可変することができるＮＯＲフラッシュメモリ装置及びそれのプログラム方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明によるＮＯＲフラッシュメモリ装置は、複数のメモリセルと、プログラム動作が進行されることに従って前記複数のメモリセルに共通で連結されているワードラインに段階的に増加するステップ電圧を提供するワードライン電圧発生回路と、及び前記複数のメモリセルにプログラムされるデータを所定のビット数だけ検索して、検索されたデータを同時にプログラムするスキャンコントローラとを含み、前記スキャンコントローラは各々のステップ電圧が前記ワードラインに提供される度に前記所定のビット数を可変することができることを特徴とする。
【００１１】
この実施形態において、前記スキャンコントローラは第１ステップ電圧が前記ワードラインに提供される時、検索されたプログラムデータの第１ビット数と前記第１ステップ電圧の以後に印加されるステップ電圧が前記ワードラインに提供される時、検索されたプログラムデータの第２ビット数が互いに異なることを特徴とする。
【００１２】
この実施形態において、前記第２ビット数は前記第１ビット数より多いことを特徴とする。前記第２ビット数に該当するメモリセルに流れる電流の和は前記第１ビット数に該当するメモリセルに流れる電流の和より小さいことを特徴とする。
【００１３】
この実施形態において、前記複数のメモリセルはスレッショルド電圧の分布に応じて多数の状態を有するマルチレベルセルであることを特徴とする。
【００１４】
本発明によるＮＯＲフラッシュメモリ装置の他の一面は、複数のメモリセルと、プログラム動作が進行されることに従って前記複数のメモリセルに共通で連結されているワードラインに段階的に増加するステップ電圧を提供するワードライン電圧発生回路と、前記複数のメモリセルに書き込まれるデータが入力されるデータ入力バッファと、前記データ入力バッファに入力されたデータを検索して、前記複数のメモリセルに同時にプログラムされるデータのビット数を決めるスキャンコントローラと、前記スキャンコントローラによって検索されたデータをラッチするスキャンデータラッチ回路と、前記スキャンデータラッチ回路にラッチされたデータに応じて前記複数のメモリセルのビットラインに書き込み電圧を提供する書き込みドライバ回路とを含み、前記スキャンコントローラは各々のステップ電圧が前記ワードラインに提供される度に同時にプログラムされるデータのビット数を可変することができることを特徴とする。
【００１５】
この実施形態において、前記スキャンコントローラは第１ステップ電圧が前記ワードラインに提供される時、同時にプログラムされるデータの第１ビット数と前記第１ステップ電圧の以後に印加されるステップ電圧が前記ワードラインに提供される時、同時にプログラムされるデータの第２ビット数が互いに異なることを特徴とする。
【００１６】
この実施形態において、前記第２ビット数は前記第１ビット数より多いことを特徴とする。
【００１７】
本発明による複数のメモリセルを有し、プログラム動作が進行されるに従って前記複数のメモリセルに連結されているワードラインに段階的に増加するワードライン電圧を提供するＮＯＲフラッシュメモリ装置のプログラム方法は、前記ワードラインに第１ステップ電圧を提供する段階と、前記複数のメモリセルに同時にプログラムされる第１ビット数だけのデータを検索して、前記複数のメモリセルにプログラムする段階と、プログラム検証動作を行う段階と、検証の結果によって前記ワードラインに前記第１ステップ電圧より高い第２ステップ電圧を提供して、前記複数のメモリセルに同時にプログラムされる第２ビット数だけのデータを検索して、前記複数のメモリセルにプログラムする段階とを含むことを特徴とする。
【００１８】
この実施形態において、前記第２ビット数は前記第１ビット数より多いことを特徴とする。
【発明の効果】
【００１９】
本発明によるＮＯＲフラッシュメモリ装置によると、ステップ電圧が段階的に増加するのに従って、同時にプログラムするスキャンビット数を調節することによって、プログラム動作速度が速くできるだけでなく、プログラム時間を短縮することができる。
【発明を実施するための最良の形態】
【００２０】
以下では、本発明が属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施することができる程度に詳細に説明するために、本発明の最適の実施形態を添付の図を参照して説明する。
【００２１】
図１は本発明の望ましい実施形態によるＮＯＲフラッシュメモリ装置を示すブロック図である。図１を参照すると、本発明によるＮＯＲフラッシュメモリ装置１００は複数のメモリセルを有するセルアレイ１１０を含む。
【００２２】
複数のメモリセルは一般的に単一ビットのデータを貯蔵するシングルレベルセル（Ｓｉｎｇｌｅ−Ｌｅｖｅｌ  Ｃｅｌｌ；ＳＬＣ）とマルチビットのデータを貯蔵するマルチレベルセル（Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｃｅｌｌ；ＭＬＣ）に区別される。以下では複数のメモリセルがスレッショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）の分布によってマルチビットデータを貯蔵するマルチレベルセルの場合を例として説明する。また、マルチレベルセルはスレッショルド電圧の分布によって‘１１’、‘１０’、‘０１’、‘００’の４個の電圧レベルを有し、２ビットのデータを貯蔵する。
【００２３】
ＮＯＲフラッシュメモリ装置はＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍ）方式に応じてワードラインにステップ電圧を印加して消去状態（‘１’状態または‘１１’状態）のセルをプログラムする。
【００２４】
図２は図１に示したＮＯＲフラッシュメモリ装置においてマルチレベルセルのワードラインにステップ電圧が印加されることに従って消去状態にあるマルチレベルセルのスレッショルド電圧が変わることを示すグラフである。
【００２５】
ＮＯＲフラッシュメモリ装置はマルチレベルセルを‘１０’または‘０１’状態にプログラムするためにワードラインに各々３Ｖまたは４．２Ｖの第１ステップ電圧を印加する。第１ステップ電圧を‘１１’状態で始めず、さらに高い電圧レベルで設定する理由はプログラム動作速度を高めて、マルチレベルセルのスレッショルド電圧のばらつきを減らすためである。
【００２６】
図２は消去状態のマルチレベルセルを‘０１’状態にプログラムする時印加されるステップ電圧及びスレッショルド電圧の変化を示す。消去状態でマルチレベルセルのスレッショルド電圧は約１Ｖ〜３Ｖの分布を有する。マルチレベルセルに４．２Ｖの第１ステップ電圧を印加して、第１プログラム動作を行えば、マルチレベルセルのスレッショルド電圧は約３．２Ｖ程度になる。続いて段階的にステップ電圧を増加しながらプログラム動作を行えば、マルチレベルセルのスレッショルド電圧は５．１Ｖ以上に上昇する。
【００２７】
一方、ＩＳＰＰ方式に応じてマルチレベルセルをプログラムするＮＯＲフラッシュメモリ装置は、プログラム速度を高めるためにビットスキャン方式を使用する。ビットスキャン方式とは、入力されたデータのうちでデータ‘０’を所定のビット数だけ検索した後に、検索されたプログラムデータを同時にプログラムすることを言う。データ‘１’は実際プログラム動作を行わなくてもプログラムしたことと同一の結果を得る。ＮＯＲフラッシュメモリ装置はプログラムを行う前にメモリセルを消去状態、すなわちデータ‘１’状態にさせるためである。ビットスキャン方式によると、プログラム速度を高めることができ、プログラム時間を短縮することができる長所がある。
【００２８】
ビットスキャン方式に応じて同時にプログラムされるビット数を高めれば、プログラム時間を短縮することができる。しかし、同時にプログラムすることができる最大ビット数はビットラインポンプ回路（図示しない）の容量が許容される範囲内に限定されている。
【００２９】
図３は図１に示したＮＯＲフラッシュメモリ装置において、マルチレベルセルのワードライン電圧とスレッショルド電圧との差によるビットライン電流の変化を示すグラフである。ここで、ビットラインポンプ回路の容量が許容する最大ビットライン電流は２００μＡであり、ビットライン電流が最多消耗する場合はマルチレベルセルのスレッショルド電圧が１Ｖであり、ワードラインに４．２Ｖの第１ステップ電圧が印加される場合と仮定する。
【００３０】
この時、図２及び図３を参照すると、ワードライン電圧とスレッショルド電圧との差は３．２Ｖであり、ビットライン電流Ｉｄは５０μＡである。したがって、ビットスキャン方式に応じて最大４ビットまで同時にプログラムすることができる。
【００３１】
しかし、第１ステップ電圧の印加以後に印加される第２乃至第７ステップ電圧が印加される場合に、ワードライン電圧とスレッショルド電圧との差は１Ｖ以下に急に減る。この時、ビットライン電流Ｉｄは１０μＡ以下に減る。したがって、第２乃至第７ステップ電圧が印加される場合には、同時にプログラムすることができるプログラムデータ数を１０までふやしても、ビットラインポンプの容量が許容される範囲内に属するようになる。
【００３２】
したがって、本発明によるＩＳＰＰ方式に応じてプログラム動作を実行するＮＯＲフラッシュメモリ装置は、第１ステップ電圧が印加される時に同時にプログラムするビット数と、第１ステップ電圧の印加以後にステップ電圧が印加される時に同時にプログラムするビット数とを互いに異なるようにして、プログラム速度を高めてプログラム時間を短縮させる。
【００３３】
再び、図１を参照すると、本発明によるＮＯＲフラッシュメモリ装置１００はワードライン電圧発生回路１０５、書き込みドライバ回路１２０、スキャンデータラッチ回路１３０、スキャンコントローラ１４０、及びデータ入力バッファ１５０を含む。
【００３４】
前記ワードライン電圧発生回路１０５はプログラム動作が進行されることに従って複数のメモリセルに共通で連結されているワードラインＷＬに段階的に増加するステップ電圧を提供する。ＩＳＰＰ方式を使用するＮＯＲフラッシュメモリ装置において、前記ワードライン電圧発生回路１０５はメモリセルのスレッショルド電圧のばらつきを減らすために稠密な電圧差（例えば、０．１５Ｖ）によるステップ電圧を提供する。
【００３５】
一方、第１ステップ電圧を‘１１’状態のスレッショルド電圧から始めればプログラム実行回数が非常に多くなってプログラム時間が長くなる。これを改善するために一定の電圧レベルを第１ステップ電圧に決める。例えば、マルチレベルセルを‘１０’状態にプログラムするために第１ステップ電圧は３Ｖに決められ、‘０１’状態にプログラムするために第１ステップ電圧は４．２Ｖに決められる。この時、マルチレベルセルのスレッショルド電圧を第１ステップ電圧の辺りまで高めなければならないから、ＩＳＰＰ方式に応じて第１ステップ電圧を印加する第１プログラム動作は第２ステップ電圧を印加する第２プログラム動作よりプログラム時間が長くなる。例えば、第１プログラム動作では１μｓごとに４ビットのプログラムデータを同時にプログラムするが、第２プログラム動作ではステップ電圧の間隔が狭くて０．５μｓごとに４ビットのプログラムデータを同時にプログラムすることができる。
【００３６】
前記データ入力バッファ１５０は外部からデータが入力され、入力されたデータを前記スキャンコントローラ１４０に提供する。
【００３７】
前記スキャンコントローラ１４０は前記データ入力バッファ１５０から提供されたデータのうちでデータ‘０’のみを所定のビット数（例えば、４ビットまたは８ビット）単位で検索する。検索された所定ビット数のデータ‘０’は前記スキャンデータラッチ回路１３０に提供される。
【００３８】
前記スキャンデータラッチ回路１３０は前記スキャンコントローラ１４０で検索されたデータ‘０’をラッチする。前記スキャンデータラッチ回路１３０はラッチされたデータ‘０’に応じて前記書き込みドライバ回路１２０内にある書き込みドライバＷＤをイネーブルする。
【００３９】
前記書き込みドライバ回路１２０は複数のメモリセルのビットラインに各々連結されている複数の書き込みドライバ（Ｗｒｉｔｅ  Ｄｒｉｖｅｒ；ＷＤ）を含む。各々の書き込みドライバＷＤは前記スキャンデータラッチ回路１３０に貯蔵されたデータ‘０’に応答してビットラインに書き込み電圧を提供する。ビットラインに書き込み電圧が提供されたマルチレベルセルはプログラム動作が実行され、書き込み電圧が提供されないマルチレベルセルはプログラム動作が実行されない。
【００４０】
図４は図１に示したＮＯＲフラッシュメモリ装置に対するプログラム動作を示す順序図である。図４は消去状態のマルチレベルセルを‘０１’状態にプログラムする動作を示す。
【００４１】
図４を参照すると、Ｓ４１０段階ではワードラインに第１ステップ電圧（例えば、４．２Ｖ）を提供して、一定プログラム時間ＰＧＭ  ＴＩＭＥ（例えば、１μｓ）ごとに所定のビット数（例えば、４ビット）を検索する。すなわち、ワードラインに４．２Ｖの第１ステップ電圧が提供される間１μｓごとに４個のプログラムデータ‘０’を検索する。Ｓ４２０段階ではＳ４１０段階で検索されたデータに対して実際プログラム動作を行う。Ｓ４３０段階でプログラムされたマルチレベルセルが所望するスレッショルド電圧分布を有するか否かを検証する。
【００４２】
Ｓ４４０では検証の結果、マルチレベルセルが‘０１’状態に到逹されない場合にワードラインに第２ステップ電圧（例えば、４．３５Ｖ）を提供して、一定のプログラム時間ＰＧＭ  ＴＩＭＥ（例えば、０．５μｓ）ごとに所定のビット数（例えば、８ビット）を検索する。すなわち、ワードラインに４．３５Ｖの第２ステップ電圧が提供される間０．５μｓごとに８個のデータ‘０’を検索する。そして第２ステップ電圧に対する実際のプログラム動作を行う。このような動作を繰り返した後に、マルチレベルセルが‘０１’状態に到逹すれば、プログラム動作を終了する。
【００４３】
ここで、第１プログラム動作に使用されたプログラムデータのビット数は４ビットであるが、第２プログラム動作及びその後のプログラム動作に使用されたプログラムデータのビット数は８ビットである。このようにすることができる理由は、図３に示したように、第２プログラム動作からビットライン電流が大きく減るので、プログラムデータのビット数を増加しても良いためである。
【００４４】
図５は図１に示したＮＯＲフラッシュメモリ装置において、ＩＳＰＰ方式に応じてプログラム動作が実行される実際時間を示す概念図である。図５はステップ電圧が段階的に増加することに従って３２個のマルチレベルセルが１５μｓの間‘０１’状態にプログラムされることを示す。図５でデータ‘０’はプログラムされるデータであり、データ‘１’は実際のプログラム動作が実行されないデータである。
【００４５】
図５を参照すると、第１プログラム動作の間にワードラインには４．２Ｖの第１ステップ電圧が提供される。ワードラインに４．２Ｖの第１ステップ電圧が提供される間は、１μｓごとに４個のデータ‘０’を検索する。３２ビットのデータに対して１次プログラム動作を実行するのに合計６μｓのプログラム時間が必要である。
【００４６】
第２プログラム動作の間にワードラインには４．３５Ｖの第２ステップ電圧が提供される。ワードラインに４．３５Ｖの第２ステップ電圧が提供される間は、０．５μｓごとに８個のデータ‘０’を検索する。３２ビットのデータに対して第２プログラム動作を実行するのに合計１．５μｓのプログラム時間が必要である。第３乃至第７プログラム動作は第２プログラム動作と同様に進行される。したがって、消去状態にある３２個のマルチレベルセルを‘０１’状態にプログラムするのにかかる時間は１５μｓである。
【００４７】
図６は図１に示したＮＯＲフラッシュメモリ装置において、ＩＳＰＰ方式に応じてマルチレベルセルのワードラインに印加されるステップ電圧を示すグラフである。図６を参照すると、マルチレベルセルを消去状態から'０１'状態にプログラムするのに合計１５μｓの時間が消費されたことが分かる。
【００４８】
従来技術によるビットスキャン方式を使用するＮＯＲフラッシュメモリ装置はステップ電圧の増加にかかわらず同一のスキャンビット数を使用して、プログラム時間が浪費される問題点がある。例えば、従来技術によるＮＯＲフラッシュメモリ装置は第２乃至第７プログラム動作で０．５μｓごとに４ビットずつプログラムする。したがって、上の例のように、消去状態にある３２個のマルチレベルセルを‘０１’状態にプログラムするのにかかる時間は２４μｓである。上の例で、本発明によるＮＯＲフラッシュメモリ装置は従来技術に比べて９μｓのプログラム時間を短縮することができる。
【００４９】
このように、本発明によるビットスキャン方式を使用するＮＯＲフラッシュメモリ装置及びそれのプログラム方法は、ステップ電圧が段階的に増加するのに従って、同時にプログラムするスキャンビット数を調節して、プログラム時間を短縮することができる。
【００５０】
一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることは勿論である。したがって、本発明の範囲は上述の実施形態に限って決められてはならず、特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものなどによって決められなければならない。
【図面の簡単な説明】
【００５１】
【図１】本発明の望ましい実施形態によるＮＯＲフラッシュメモリ装置を示すブロック図である。
【図２】図１に示したＮＯＲフラッシュメモリ装置において、ＩＳＰＰ方式に従ってワードラインにステップ電圧が印加される時、メモリセルのスレッショルド電圧が変わることを示すグラフである。
【図３】図１に示したＮＯＲフラッシュメモリ装置において、メモリセルのワードライン電圧とスレッショルド電圧との差によるビットライン電流の変化を示すグラフである。
【図４】図１に示したＮＯＲフラッシュメモリ装置に対するプログラム動作を示す順序図である。
【図５】図１に示したＮＯＲフラッシュメモリ装置において、ＩＳＰＰ方式に従ってプログラム動作が実行される実際時間を示す概念図である。
【図６】図１に示したＮＯＲフラッシュメモリ装置において、ＩＳＰＰ方式に従ってメモリセルのワードラインに印加されるステップ電圧を示すグラフである。
【符号の説明】
【００５２】
１００  ＮＯＲフラッシュメモリ装置
１０５  ワードライン電圧発生回路
１１０  セルアレイ
１２０  書き込みドライバ回路
１３０  スキャンデータラッチ回路
１４０  スキャンコントローラ
１５０  データ入力バッファ
【図１】
2006294217.tif 000003
【図２】
2006294217.tif 000004
【図３】
2006294217.tif 000005
【図４】
2006294217.tif 000006
【図５】
2006294217.tif 000007
【図６】
2006294217.tif 000008