(57)【要約】【課題】市場において不良セルが発生しても、装置自身がその不良を冗長セルに自動的に置き換えることができる不揮発性半導体記憶装置を提供する。【解決手段】メモリセルアレイは、複数のメモリセルを有する本体セルアレイ１１と、メモリセルと置き換え可能な複数の冗長セルを有するリダンダンシアレイ１２とを有する。消去回路２２は、メモリセル及び冗長セルのいずれかを含む対象セルに対して消去動作を行い、対象セルに対する消去動作の開始からの経過時間がタイマ１４により計測される。制御回路１３は、タイマ１４による経過時間の計測により、消去動作の開始から所定時間が経過したことを認知したとき、消去動作を停止させ、対象セルを冗長セルへ置き換える。【選択図】図１
2006294143.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するセルアレイと、
前記メモリセルと置き換え可能な複数の冗長セルを有するリダンダンシアレイと、
前記メモリセル及び前記冗長セルのいずれかを含む対象セルに対して消去動作を行う消去回路と、
前記消去回路による前記対象セルに対する消去動作の開始から経過時間を計測するタイマと、
前記タイマによる経過時間の計測により前記消去動作の開始から所定時間が経過したことを認知したとき、消去動作を停止させ、前記対象セルを前記冗長セルへ置き換える制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記冗長セルに対応して設けられ、前記冗長セルに置き換えられたメモリセルのアドレス、前記冗長セルが置き換えに使用されていることを示す置換許可情報、及び前記冗長セルが置き換え禁止であることを示す置換禁止情報を記憶する記憶回路と、
前記記憶回路に前記アドレス、前記置換許可情報、及び前記置換禁止情報を書き込む書込み回路と、
前記記憶回路に記憶された前記アドレス、前記置換許可情報、及び前記置換禁止情報を読み出す読出し回路と、
前記記憶回路に記憶された前記アドレス、前記置換許可情報、及び前記置換禁止情報と、前記書込み回路が書き込んだ前記アドレス、前記置換許可情報、及び前記置換禁止情報とにおいて少なくともいずれか１組を比較し、比較結果を前記制御回路に出力する判定回路と、
をさらに具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、
前記読み出し回路により前記記憶回路に記憶された前記置換許可情報、及び前記置換禁止情報を読み出すことにより、未使用の冗長セルが存在するか否かを検索し、
前記未使用の冗長セルが存在するとき、前記消去動作の開始から所定時間が経過した前記対象セルが、既に置き換えられた冗長セルであるか否かを検索し、
前記対象セルが置き換えられた冗長セルであるとき、前記冗長セルに対応する前記記憶回路に前記置換禁止情報を書き込み、
前記未使用の冗長セルに対応する前記記憶回路に、前記対象セルのアドレス及び前記置換許可情報を書き込み、
前記対象セルのアドレス及び前記置換許可情報の書き込みが正常に行われたとき、前記消去動作を開始させる
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置
【請求項４】
前記対象セルのアドレス及び前記置換許可情報を書き込むステップでは、前記対象セルのアドレスを先に書き込み、前記アドレスの書き込みが正常に書き込まれたことを検証した後に、前記置換許可情報を書き込むことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
メモリセル及び前記メモリセルと置き換え可能な冗長セルを備えた不揮発性半導体記憶装置におけるデータの消去方法において、
メモリセルに対する消去動作が開始してから所定時間が経過したとき、未使用の冗長セルが存在するか否かを検索するステップと、
前記未使用の冗長セルが存在するとき、前記メモリセルが既に置き換えられた冗長セルであるか否かを検索するステップと、
前記メモリセルが置き換えられた冗長セルであるとき、前記冗長セルに置き換えられたメモリセルの置き換え情報を消去するステップと、
前記メモリセルが未使用の冗長セルに置き換えられたことを示す置き換え情報を書き込むステップと、
前記置き換え情報の書き込みが正常に行われたとき、前記消去動作を再び開始させるステップと、
を具備することを特徴とする不揮発性半導体記憶装置におけるデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関するものであり、例えば不良セルを置き換えるための冗長セルを備えた不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置においては、メモリ容量の大容量化に伴い、歩留まり向上の施策として、不良セルを置き換える冗長セルを搭載するのが一般的である。
【０００３】
冗長セルのタイプとしては、以下の３つが一般的である。ビット線単位の不良を救済するカラムリダンダンシー、ワード線単位の不良を救済するローリダンダンシー、及びブロック単位の不良を救済するブロックリダンダンシーである。
【０００４】
不揮発性半導体記憶装置に搭載する冗長セルのタイプとその個数は、プロセス、故障モード、チップサイズ、及び救済率等さまざまな観点から決定される。冗長セルの使用率は、試作して間もない時期が一番多く、プロセスが安定する量産時期になると比較的少なく使用率も低位で安定する。
【０００５】
また、市場におけるデータの書換えによる不良は、数十〜数百ｐｐｍオーダーで存在している。このため、スクリーニングにより不良セルを見つけ冗長セルに置き換えて不良率を低下させるためには、多大なテスト時間が必要となり、膨大なテストコストを発生させてしまう。したがって、現実的にはスクリーニングを行って不良セルを冗長セルに置き換えるのは困難であり、結果として、不揮発性半導体記憶装置（チップ）内に使用可能な冗長セルが存在するにも関わらず、不良品となってしまうケースが多々ある。
【０００６】
なお、本発明に関する従来技術として、不良アドレスを自動的に特定し、不良アドレスの不良内容がロウ不良、カラム不良、ビット不良のいずれであるかを自動的に認識して冗長セルへの置換を自動的に行い、テスト工程及びテストコストの増大を抑制するという不揮発性メモリが提案されている（特許文献１参照）。
【特許文献１】特開２０００−５７７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、市場において不良セルが発生しても、装置自身がその不良を冗長セルに自動的に置き換えることができる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
この発明の一実施形態の不揮発性半導体記憶装置は、複数のメモリセルを有するセルアレイと、前記メモリセルと置き換え可能な複数の冗長セルを有するリダンダンシアレイと、前記メモリセル及び前記冗長セルのいずれかを含む対象セルに対して消去動作を行う消去回路と、前記消去回路による前記対象セルに対する消去動作の開始から経過時間を計測するタイマと、前記タイマによる経過時間の計測により前記消去動作の開始から所定時間が経過したことを認知したとき、消去動作を停止させ、前記対象セルを前記冗長セルへ置き換える制御回路とを具備することを特徴とする。
【０００９】
この発明の一実施形態の不揮発性半導体記憶装置におけるデータ消去方法は、メモリセル及び前記メモリセルと置き換え可能な冗長セルを備えた不揮発性半導体記憶装置におけるデータの消去方法において、メモリセルに対する消去動作が開始してから所定時間が経過したとき、未使用の冗長セルが存在するか否かを検索するステップと、前記未使用の冗長セルが存在するとき、前記メモリセルが既に置き換えられた冗長セルであるか否かを検索するステップと、前記メモリセルが置き換えられた冗長セルであるとき、前記冗長セルに置き換えられたメモリセルの置き換え情報を消去するステップと、前記メモリセルが未使用の冗長セルに置き換えられたことを示す置き換え情報を書き込むステップと、前記置き換え情報の書き込みが正常に行われたとき、前記消去動作を再び開始させるステップとを具備することを特徴とする。
【発明の効果】
【００１０】
この発明によれば、市場において不良セルが発生しても、装置自身がその不良を冗長セルに自動的に置き換えることができる不揮発性半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照してこの発明の実施形態の不揮発性半導体記憶装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。この発明の実施形態では、消去動作において消去に失敗したブロックをブロックリダンダンシーで自動的に救済する例について説明する。ブロックは、消去時に一括して消去を行う消去単位であり、複数のメモリセルを有する。ブロックリダンダンシーは、ブロックが不良のときにその不良ブロックと置き換えるために使用される冗長ブロックである。
【００１２】
［第１の実施形態］
まず、この発明の第１の実施形態の不揮発性半導体記憶装置について説明する。
【００１３】
図１は、第１の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【００１４】
この不揮発性半導体記憶装置は、図１に示すように、本体セルアレイ１１及びリダンダンシアレイ１２を含むメモリセルアレイ、制御回路１３、タイマ１４、アドレスカウンタ１５、リダンダンシアドレス比較回路１６、ＲＯＭヒューズ１７、書込み回路１８、読出し回路１９、判定回路２０、消去判定回路２１、書込み及び消去回路２２、及びベリファイ回路２３を備えている。
【００１５】
本体セルアレイ１１には、複数のブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）１１Ａが配置されている。ブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）１１Ａには、デコーダ１１Ｂ、及びセンスアンプ１１Ｃがそれぞれ接続されている。ブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）１１Ａの各々は複数のメモリセルを含み、消去動作時にはブロック内のメモリセルが一括して消去される。デコーダ１１Ｂは、アドレスカウンタ１５から出力されたブロックアドレスをデコードし、そのブロックアドレスが指定するブロックを選択する。センスアンプ１１Ｃは、ブロック内のメモリセルから読み出した信号を検知し、増幅してベリファイ回路２３へ出力する。
【００１６】
リダンダンシアレイ１２には、複数の冗長ブロック（Ｒ/Ｄ０、Ｒ/Ｄ１、Ｒ/Ｄ２）１２Ａが配置されている。冗長ブロック（Ｒ/Ｄ０、Ｒ/Ｄ１、Ｒ/Ｄ２）１２Ａには、デコーダ１２Ｂ、及びセンスアンプ１２Ｃがそれぞれ接続されている。冗長ブロック（Ｒ/Ｄ０、Ｒ/Ｄ１、Ｒ/Ｄ２）１２Ａの各々は複数のメモリセルを含み、消去動作時には冗長ブロック内のメモリセルが一括して消去される。デコーダ１２Ｂは、リダンダンシアドレス比較回路１６から出力されたブロックアドレスをデコードし、そのブロックアドレスが指定する冗長ブロックを選択する。センスアンプ１２Ｃは、冗長ブロック内のメモリセルから読み出した信号を検知し、増幅してベリファイ回路２３へ出力する。
【００１７】
アドレスカウンタ１５は、外部から制御回路１３を介して入力されたブロックアドレスをインクリメントすると共に、それらブロックアドレスを消去判定回路２１、リダンダンシアドレス比較回路１６、及び本体セルアレイ１１へ出力する。ＲＯＭヒューズ１７は、冗長ブロックに置き換えられた不良ブロックのブロックアドレス、及びその冗長ブロックの使用情報を記憶する。書込み回路１８は、ＲＯＭヒューズ１７に、冗長ブロックに置き換えられた不良ブロックのブロックアドレス、及びその冗長ブロックの使用情報を書き込む。
【００１８】
図２に、ＲＯＭヒューズ１７のビット構成を示す。ＲＯＭヒューズ１７は、複数の記憶セットＳ０、Ｓ１、Ｓ２を有し、記憶セットＳ０、Ｓ１、Ｓ２の各々が冗長ブロックＲ/Ｄ０、Ｒ/Ｄ１、Ｒ/Ｄ２の各々に対応している。記憶セットには、置き換えられたブロックアドレス及び対応する冗長ブロックの使用情報が書き込まれ、これらの情報を読み出すことにより、冗長ブロックの使用状況が確認できるようになっている。記憶セットの各々は、０〜１０までの１１ビットのビット列を持ち、０〜８位には、この記憶セットに対応する冗長ブロックに置き換えられた不良ブロックのブロックアドレス（以下、置換アドレス）が記憶され、９位にはこの記憶セットに対応する冗長ブロックが置き換え禁止であることを示す置換禁止ビット（Disable）が記憶され、さらに１０位にはこの記憶セットに対応する冗長ブロックが置き換えに使用されていることを示す置換許可ビット（Enable）が記憶される。
【００１９】
ＲＯＭヒューズ１７に記憶された置換アドレスは、リダンダンシアドレス比較回路１６に出力される。リダンダンシアドレス比較回路１６は、アドレスカウンタ１５から出力されたブロックアドレスと、ＲＯＭヒューズ１７から出力された置換アドレスとを比較し、これらが一致した場合、置換アドレスが記憶された記憶セットに対応する冗長ブロックを選択し、これらが一致しない場合、ブロックアドレスが指定する本体セルアレイ１１内のブロックを選択する。
【００２０】
読出し回路１９は、ＲＯＭヒューズ１７内の記憶セットに記憶された置換許可ビット、置換禁止ビット、及び置換アドレスを読み出す。判定回路２０は、読出し回路１９が読み出した置換許可ビット、及び置換禁止ビットを制御回路１３へ出力する。判定回路２０は、また読出し回路１９が読み出した置換許可ビット、置換禁止ビット、及び置換アドレスと、書込み回路１８が書き込んだ情報とが一致するか否かを判定し、判定結果を制御回路１３へ出力する。
【００２１】
消去判定回路２１は、アドレスカウンタ１５から出力されたブロックアドレスが指定するブロックが、消去対象のブロックか否か、言い換えるとそのブロックが書き込みまたは消去を禁止されたプロテクトブロックか否かを判定し、判定結果を制御回路１３へ出力する。
【００２２】
書込み及び消去回路２２は、本体セルアレイ１１内及びリダンダンシアレイ１２内のメモリセルに対して書き込みを行う、または本体セルアレイ１１内のブロック及びリダンダンシアレイ１２内の冗長ブロックに対して消去を行う。ベリファイ回路２３は、書き込み動作後または消去動作後に、正常に書き込みまたは消去が行われたか否かを検証し、その検証結果を制御回路１３へ出力する。
【００２３】
また、タイマ１４は、動作開始からの経過時間を計測し、その経過時間を制御回路１３に認知させる。例えば、タイマ１４は、書込み及び消去回路２２によるブロックあるいは冗長ブロックに対する消去動作の開始から経過時間を計測し、その経過時間が所定時間を超過したことを制御回路１３に通知する。さらに、制御回路１３は、不揮発性半導体記憶装置内の前述した各回路の動作を制御する。
【００２４】
次に、第１の実施形態の不揮発性半導体記憶装置における消去動作について説明する。
【００２５】
図３は、不揮発性半導体記憶装置における消去動作を示すフローチャートであり、図４は消去動作における「自動冗長ブロック置換ルーチン」の動作を示すフローチャートである。これらの動作は、制御回路１３により装置中の各回路を制御することにより実行される。ここでは、前述したように、消去動作において消去に失敗したブロック（不良ブロック）を冗長ブロックで自動的に置き換えて、不良ブロックを救済する例について説明する。
【００２６】
図３に示すように、メモリセルアレイまたはチップ全体に対する消去コマンドが制御回路１３に入力され（ステップＳ１）、消去動作がスタートする。まず、制御回路１３は、アドレスカウンタ１５におけるブロックアドレスＢＡを“０”に設定する（ステップＳ２）。
【００２７】
次に、ブロックアドレスＢＡによって指定されるブロックが消去対象であるか否かを判定する（ステップＳ３）。すなわち、ブロックアドレスＢＡのブロックが、消去を禁止されたプロテクトブロックか否かを判定する。ブロックアドレスＢＡのブロックが消去対象である場合、そのブロックの消去が開始される（ステップＳ４）。ブロック消去では、例えば、書込み及び消去回路２２により、以下のような消去前書き込み、消去、弱い書き込みが順次実行される。
【００２８】
ランダムに“１”(消去状態)、“０”(書き込み状態)が存在している１つのブロック内のメモリセルうち、“１”を持つメモリセルの閾値のみをプログラムベリファイ電圧以上まで書き込む消去前書き込みを行う。次に、前記ブロック内の全てのメモリセルに対して、一括消去を行う。この動作で、全てのメモリセルの閾値を、イレーズベリファイ電圧以下まで低下させる。このとき、ブロック内のメモリセルには、前記一括消去の動作が終わった時点で、消え過ぎたメモリセル（過消去セル）が発生する場合がある。そこで、オーバーイレーズベリファイ電圧より消え過ぎたメモリセルに対して、弱い書き込みを行う。
【００２９】
ステップＳ４にてブロック消去が開始され、予め定めた所定時間（例えば、２秒）を超過しても、そのブロックの消去が終了しないとき、自動冗長ブロック置換ルーチンに入る（ステップＳ５〜Ｓ７）。すなわち、消去動作の実行時、消去実行時間が既定時間を超過した場合、消去対象のブロックが不良ブロックであると判定して、自動冗長ブロック置換ルーチンに入る。
【００３０】
一方、ブロックアドレスＢＡのブロックが消去対象でない場合、またはブロック消去が終了したとき、ブロックアドレスＢＡが最後のアドレスであるか否かを判定する（ステップＳ８）。ブロックアドレスＢＡが最後のアドレスであるとき、消去動作を終了する。一方、ブロックアドレスＢＡが最後のアドレスでないとき、ブロックアドレスＢＡをインクリメントし（ステップＳ９）、ステップＳ３へ移行してブロックアドレス“ＢＡ＋１”のブロックが消去対象であるか否かを判定する。
【００３１】
以上のステップＳ２〜Ｓ９により、消去対象のブロックを見つけ、消去対象のブロックが見つかったとき、ブロック消去が開始される。そして、前述したように、ブロック消去が開始され、所定時間を超過しても、そのブロックの消去が終了しないとき、自動冗長ブロック置換ルーチンへ移行する。
【００３２】
以下に、図４を用いて、「自動冗長ブロック置換ルーチン」について述べる。
【００３３】
まず、読出し回路１９によりＲＯＭヒューズ１７の記憶セットを読み出し、判定回路２０により使用されていない記憶セットがあるか否かを判定することにより、冗長ブロックに空きが有るか否かを検索する（ステップＳ１１）。すなわち、不揮発性半導体記憶装置内に使用されていない冗長ブロックが存在するか否かを検索する。なお、冗長ブロックの空きの有無は、出荷テスト時における冗長ブロックの使用状況による。冗長ブロックに空きが無い（全て使用済み）場合は、消去動作に移行し、消去不良となる既定時間まで消去動作をリトライし、既定時間オーバー後はタイムアウトエラー処理となる。
【００３４】
一方、冗長ブロックに空きがある場合は、置き換え対象のブロック（不良ブロック）が既に置き換えられた冗長ブロックであるか否かを判定する（ステップＳ１２）。置き換え対象のブロックが冗長ブロックでない場合はステップＳ１５へ移行し、冗長ブロックである場合は、その冗長ブロックが置き換えに使用されていることを示す置換情報を削除する。すなわち、冗長ブロックに対応する、ＲＯＭヒューズ１７内の記憶セットの置換禁止ビットに書き込みを行う（ステップＳ１３）。
【００３５】
ここで、冗長ブロックの置換情報は、不揮発性メモリであるＲＯＭヒューズ１７で保持しているため、置換情報の削除は消去動作に相当する。しかし、消去は書き込みに比べて実行時間が長いため、置換禁止ビットを設けて、そのビットに書き込みすることにより置換情報の削除を実現する。
【００３６】
次に、読出し回路１９によりＲＯＭヒューズ１７内の記憶セットを読み出し、判定回路２０により置換禁止ビットの書き込みが正常に行われたか否かを判定する（ステップＳ１４）。置換禁止ビットの書き込みが正常に行われた場合は、ステップＳ１５へ移行し、正常に行われない場合はタイムアウトエラー処理となる。
【００３７】
ステップＳ１５以降では、使用されていない冗長ブロックを見つけ、消去対象のブロック（不良ブロック）を、使用されていない冗長ブロックに置き換える処理を行う。詳述すると、ステップＳ１５では、冗長ブロックのアドレスＮを“０”に設定する。次に、アドレスＮによって指定される冗長ブロックが使用されているか否かを判定する（ステップＳ１６）。アドレスＮの冗長ブロックが使用されていない場合は、その冗長ブロックに対応する、ＲＯＭヒューズ１７内の記憶セットに置換アドレスを書き込み、その後、置換許可ビットを書き込む（ステップＳ１７）。このとき、記憶セットへの書き込みは、書込み回路１８によって行われ、アドレスカウンタ１５から供給されたブロックアドレスＢＡが置換アドレスとして書き込まれる。
【００３８】
続いて、読出し回路１９によりＲＯＭヒューズ１７の記憶セットを読み出し、読み出した置換アドレス及び置換許可ビットを判定回路２０へ出力する。判定回路２０は、読出し回路１９から出力された置換アドレス及び置換許可ビットと、書込み回路１８から出力された書き込むべき情報とを比較し、置換アドレス及び置換許可ビットが記憶セットに正常に書き込まれたか否かを判定する（ステップＳ１８）。置換アドレス及び置換許可ビットが正常に書き込まれている場合は、ステップＳ４へ移行し、再度、ブロックの消去を開始される。これにより、自動冗長ブロック置換ルーチンが終了する。
【００３９】
一方、置換アドレス及び置換許可ビットが正常に書き込まれていない場合は、その記憶セットの置換禁止ビットに書き込みを行う（ステップＳ１９）。詳述すると、置換アドレス及び置換許可ビットの書き込みが正常に行われない場合、設定回数内で書き込みを繰り返し、回数オーバーとなると、この冗長ブロックは使用不可として置換禁止ビットに書き込みを行う。
【００４０】
続いて、置換禁止ビットが正常に書き込まれたか否かを判定する（ステップＳ２０）。置換禁止ビットが正常に書き込まれている場合は、ステップＳ２１へ移行し、置き換え可能な他の冗長ブロックを探す。まず、アドレスＮが最後のアドレスであるか否かを判定する（ステップＳ２１）。アドレスＮが最後のアドレスであるとき、使用していない冗長ブロックが存在しないとしてタイムアウトエラー処理となる。一方、アドレスＮが最後のアドレスでないとき、アドレスＮをインクリメントし（ステップＳ２２）、ステップＳ１６へ移行して、再度、アドレスＮの冗長ブロックが使用されているか否かを判定する（ステップＳ１６）。ステップＳ１６以降は、前述と同様の処理を繰り返す。また、ステップＳ２０において、置換禁止ビットが正常に書き込まれていない場合は、タイムアウトエラー処理となる。以上により、自動冗長ブロック置換ルーチンが終了する。
【００４１】
また、ステップＳ１７では、置換アドレスを書き込み、書込みベリファイがパスした後に、置換許可ビットを書き込むことにより、ユーザが消去動作中に電源遮断またはリセット等によって消去動作を中断するケースに対応している。例えば、置換アドレスと置換許可ビットを同時に書き込んだ場合、置換許可ビットのみが書き込まれて、置換アドレスが書き込み途中であるという状態が存在し、その状態で電源が遮断されたり、リセットされたりすると、書き込み途中の誤ったアドレスが置換アドレスであると認識されることになる。これは、消去対象外だった正常なブロックが誤って冗長ブロックに置き換えられたことになり、正常なブロックに記憶されていたデータが見かけ上、消去されてしまうという致命的状況に陥る。
【００４２】
また、ＲＯＭヒューズ１７の記憶セットに、自動冗長ブロック置換ルーチンによる置き換えであることを示す自動置き換え認識ビットを設けて、ステップＳ１７においてこの自動置き換え認識ビットに書き込みを行えば、テスト工程内の置換と、自動冗長ブロック置換ルーチンによる置換かを区別することができ、その不揮発性半導体記憶装置のトレーサビリティを向上させることができる。不良品として戻入された場合、テスト工程での冗長ブロック使用率と、自動冗長ブロック置換ルーチンでの冗長ブロック使用率を区別し、ストレス試験等の条件出しに役立てるためである。
【００４３】
また、未使用の冗長ブロック、この場合は置き換えに使用される冗長ブロックをテスト工程において予め消去状態にしておけば、ＲＯＭヒューズ１７への書き込み後、冗長ブロックの消去は不要となるため、消去動作の時間を大幅に短縮できる。すなわち、ステップＳ１８における処理の後、ステップＳ４へ移行し、置き換えた冗長ブロックに対する消去動作を行う必要がなく、直接、ステップＳ８へ移行することができるため、消去時間を短縮することができる。
【００４４】
さらには、未使用の冗長ブロックが不良である場合は、予め置換禁止ビットに書き込みしておき、一連の「自動冗長ブロック置換ルーチン」の処理で誤って選択されることを防ぐことでも消去時間の高速化が図れる。また、テスト工程内では、「自動冗長ブロック置換ルーチン」の処理を使用せずにテストする必要があるので、「自動冗長ブロック置換ルーチン」を実行するかしないかの選択ができる手段を設けるとよい。
【００４５】
また、前記実施形態では、ブロック単位の不良を救済する冗長ブロックの例を挙げたが、ビット線単位の不良を救済する冗長ビット線、ワード線単位の不良を救済する冗長ワード線にも適用可能である。
【００４６】
このような第１の実施形態の不揮発性半導体記憶装置によれば、製品として市場に出荷された後、市場において不良セルが発生しても、装置自身がその不良を冗長セルに自動的に置き換えることができるため、市場において発生する不良を大幅に低減することができる。
【００４７】
［第２の実施形態］
次に、この発明の第２の実施形態の不揮発性半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。第１の実施形態では、複数ある冗長ブロックに対して、使用していない冗長ブロックを検索する方式を取っているが、第２の実施形態では、特定の冗長ブロックを「自動冗長ブロック置換ルーチン」にて専用に使用するブロックとして設けた場合について述べる。
【００４８】
図５は、第２の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【００４９】
リダンダンシアレイ１２には、複数の冗長ブロック（Ｒ/Ｄ０、Ｒ/Ｄ１）１２Ａと自動冗長ブロック（自動Ｒ/Ｄ）１２ＡＡが配置されている。冗長ブロック（Ｒ/Ｄ０、Ｒ/Ｄ１）１２Ａ、自動冗長ブロック１２ＡＡには、デコーダ１２Ｂ、及びセンスアンプ１２Ｃがそれぞれ接続されている。冗長ブロック（Ｒ/Ｄ０、Ｒ/Ｄ１）１２Ａ、自動冗長ブロック１２ＡＡの各々は複数のメモリセルを含み、消去動作時には冗長ブロックまたは自動冗長ブロック内のメモリセルが一括して消去される。自動冗長ブロック１２ＡＡは、自動冗長ブロック置換ルーチンにおいて専用される冗長ブロックである。その他のブロック構成は、図１に示した第１の実施形態と同様である。
【００５０】
次に、第２の実施形態の不揮発性半導体記憶装置における消去動作について説明する。第２の実施形態における消去動作を示すフローチャートは、図３に示した第１の実施形態と同様であり、図６に第１の実施形態と異なる「自動冗長ブロック置換ルーチン」のフローチャートを示す。
【００５１】
まず、図６に示すように、自動冗長ブロック置換ルーチンにおいて専用される自動冗長ブロックが使用済みか否かを判定する（ステップＳ３１）。自動冗長ブロックが使用済みでない場合、置き換え対象のブロック（不良ブロック）が既に置き換えられた冗長ブロックであるか否かを判定する（ステップＳ３２）。置き換え対象のブロックが冗長ブロックでない場合はステップＳ３５へ移行し、冗長ブロックである場合は、冗長ブロックの置換情報を削除する。すなわち、冗長ブロックに対応する、ＲＯＭヒューズ１７内の記憶セットの置換禁止ビット（Disable）に書き込みを行う（ステップＳ３３）。ここでも、第１の実施形態と同様に、消去は書き込みに比べて実行時間が長いため、置換禁止ビットを設けて、そのビットに書き込みすることにより置換情報の削除を実現する。
【００５２】
一方、ステップＳ３１において自動冗長ブロックが使用済みの場合、消去動作に移行し、消去不良となる既定時間まで消去動作をリトライし、既定時間オーバー後はタイムアウトエラー処理となる。
【００５３】
次に、読出し回路１９によりＲＯＭヒューズ１７の記憶セットを読み出し、置換禁止ビットの書き込みが正常に行われたか否かを判定回路２０により判定する（ステップＳ３４）。置換禁止ビットの書き込みが正常に行われた場合は、ステップＳ３５へ移行し、正常に行われない場合はタイムアウトエラー処理となる。
【００５４】
ステップＳ３５では、未使用の自動冗長ブロックに対応する、ＲＯＭヒューズ１７内の記憶セットに置換アドレスを書き込む。続いて、読出し回路１９によりＲＯＭヒューズ１７内の記憶セットを読み出し、読み出した置換アドレスを判定回路２０へ出力する。判定回路２０は、読出し回路１９から出力された置換アドレスと、書込み回路１８から出力された書き込むべきアドレスとを比較し、これらが一致するかを判定することにより置換アドレスが記憶セットに正常に書き込まれたか否かを判定する（ステップＳ３６）。
【００５５】
置換アドレスが正常に書き込まれている場合は、自動冗長ブロックに対応する、ＲＯＭヒューズ１７内の記憶セットに置換許可ビット（Enable）を書き込む（ステップＳ３７）。続いて、読出し回路１９によりＲＯＭヒューズ１７内の記憶セットを読み出し、記憶セットに置換許可ビットが正常に書き込まれたか否かを判定回路２０により判定する（ステップＳ３８）。置換許可ビットが正常に書き込まれている場合は、ステップＳ４へ移行し、再度、ブロックの消去を開始して、自動冗長ブロック置換ルーチンが終了する。
【００５６】
一方、ステップＳ３６において置換アドレスが正常に書き込まれていない場合、及びステップＳ３８において置換許可ビットが正常に書き込まれていない場合は、その記憶セットの置換禁止ビットに書き込みを行う（ステップＳ３９）。なお詳述すると、置換アドレス及び置換許可ビットの書き込みが正常に行われない場合、設定回数内で書き込みを繰り返し、回数オーバーとなると、この自動冗長ブロックは使用不可として置換禁止ビットに書き込みを行う。続いて、読出し回路１９によりＲＯＭヒューズ１７の記憶セットを読み出し、置換禁止ビットが正常に書き込まれたか否かを判定回路２０により判定する（ステップＳ４０）。ここでは、自動冗長ブロックが１個であるため、置換禁止ビットの書き込みが正常に行われた場合も、正常に行われない場合も、タイムアウトエラー処理となる。以上により、自動冗長ブロック置換ルーチンが終了する。
【００５７】
第２の実施形態では、自動冗長ブロック置換ルーチンにおいてのみ使用される冗長ブロックを設けており、消去動作の制御をシンプルかつ高速に実行することが可能となる。また、第２の実施形態では、自動冗長ブロック置換ルーチンにおいてのみ使用される自動冗長ブロックを１個配置しているが、このような自動冗長ブロックを複数個配置してもよい。
【００５８】
また、前記実施形態では、ブロック単位の不良を救済する冗長ブロックの例を挙げたが、ビット線単位の不良を救済する冗長ビット線、ワード線単位の不良を救済する冗長ワード線にも適用可能である。
【００５９】
このような第２の実施形態の不揮発性半導体記憶装置によれば、製品として市場に出荷された後、市場において不良セルが発生しても、装置自身がその不良を冗長セルに自動的に置き換えることができるため、市場において発生する不良を大幅に低減することができる。
【００６０】
［第３の実施形態］
次に、この発明の第３の実施形態の不揮発性半導体記憶装置について説明する。
【００６１】
前記第１及び第２の実施形態では、ブロック消去の開始から自動冗長ブロック置換ルーチンへの移行は２秒超過した場合であり、非常に長い時間に設定されている。このため、テスト工程での動作確認において、非常に時間がかかってしまう。そこで、この第３の実施形態では、テスト工程での動作確認における時間を短縮するために、図７に示すように、ブロック消去の開始から自動冗長ブロック置換ルーチンへの移行時間を数十μＳ、例えば１０μＳに設定している（ステップＳ４１）。その他の構成は、第１及び第２の実施形態と同様である。
【００６２】
本発明の実施形態では、不揮発性半導体記憶装置の冗長セルの置換に関するもので、消去動作実行時に規定時間以内に動作が終了しない場合、置換可能な冗長セルが存在すれば自動的に消去対象ブロックを冗長セルに置換する（自動冗長セル置換方式）ことが可能である。
【００６３】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００６４】
【図１】この発明の第１の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】第１の実施形態の不揮発性半導体記憶装置におけるＲＯＭフューズのビット構成を示す図である。
【図３】第１及び第２の実施形態の不揮発性半導体記憶装置における消去動作を示すフローチャートである。
【図４】第１の実施形態の消去動作における自動冗長ブロック置換ルーチンの動作を示すフローチャートである。
【図５】この発明の第２の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【図６】第２の実施形態の消去動作における自動冗長ブロック置換ルーチンの動作を示すフローチャートである。
【図７】第３の実施形態の不揮発性半導体記憶装置における消去動作を示すフローチャートである。
【符号の説明】
【００６５】
１１…本体セルアレイ、１１Ａ…複数のブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）、１１ＡＡ…自動冗長ブロック、１１Ｂ…デコーダ、１１Ｃ…センスアンプ、１２…リダンダンシアレイ、１３…制御回路、１４…タイマ、１５…アドレスカウンタ、１６…リダンダンシアドレス比較回路、１７…ＲＯＭヒューズ、１８…書込み回路、１９…読出し回路、２０…判定回路、２１…消去判定回路、２２…書込み及び消去回路、２３…ベリファイ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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