【手続補正書】
【提出日】平成19年6月29日(2007.6.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
システムの複数の構成要素間における相互接続部のテストを実施するための方法であって、
コントローラのコントローラパターンバッファに第１のパターンをロードするステップと、
前記第１のパターンを前記コントローラから前記複数の構成要素のうちの一の構成要素に第１の相互接続部を介して伝送するステップと、
前記コントローラにおいて、前記構成要素から前記第１の相互接続部とは区別される第２の相互接続部を介して前記第１のパターンに対応するキャプチャされた第１のパターンを受信するステップと、
前記コントローラにおいて、前記キャプチャされた第１のパターンを前記第１のパターンと比較するための第１の比較を実行するステップと、
前記第１の比較に基づいて相互接続障害を識別するステップと、
を含む方法。
【請求項２】
前記伝送された第１のパターンをキャプチャするために、前記構成要素キャプチャバッファを準備するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記構成要素キャプチャバッファを準備するステップが、前記構成要素を相互接続テストモードに置くステップをさらに含む、請求項２に記載の方法。
【請求項４】
前記構成要素がメモリデバイスである、請求項３に記載の方法。
【請求項５】
前記キャプチャされた第１のパターンを、前記構成要素キャプチャバッファから前記コントローラに転送するステップをさらに含む、請求項４に記載の方法。
【請求項６】
前記キャプチャされた第１のパターンを転送するステップがシリアルリンクを介して実行される、請求項５に記載の方法。
【請求項７】
前記第１のパターンを伝送するステップが制御バスを介して実行される、請求項６に記載の方法。
【請求項８】
シリアルリンクを介して第２のパターンを前記メモリデバイスにロードするステップと、
メモリ読み出し動作を実行するステップと、
前記メモリデバイスから受信された前記第２のパターンをキャプチャするステップと、
前記キャプチャされた第２のパターンを前記第２のパターンと比較するための第２の比較を実行するステップと、
前記第２の比較に基づいて相互接続障害を識別するステップと、をさらに含む請求項７に記載の方法。
【請求項９】
前記メモリ読み出し動作を実行するステップが制御バスを介して実行される、請求項８に記載の方法。
【請求項１０】
前記第２のパターンをキャプチャするステップが、データバスを介して前記メモリデバイスから受信される前記第２のパターンをキャプチャすることによって実行される、請求項９に記載の方法。
【請求項１１】
前記第２のパターンを前記コントローラの前記コントローラパターンバッファにロードするステップをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記第２のパターンが前記第１のパターンと同一である、請求項１０に記載の方法。
【請求項１３】
第２のパターンを前記構成要素の構成要素パターンバッファにロードするステップと、
前記第２のパターンを前記コントローラに伝送するステップと、
前記伝送された第２のパターンを前記コントローラのコントローラキャプチャバッファにおいてキャプチャするステップと、
前記キャプチャされた第２のパターンを前記第２のパターンと比較するための第２の比較を実行するステップであって、相互接続障害を識別するステップが、前記第１の比較および前記第２の比較に基づいているステップと、
をさらに含む、請求項２に記載の方法。
【請求項１４】
前記第２のパターンをロードするステップがシリアルリンクを介して実行される、請求項１３に記載の方法。
【請求項１５】
前記第２のパターンをロードするステップが、前記構成要素の埋め込みメモリ素子から格納パターンをロードすることによって実行される、請求項１３に記載の方法。
【請求項１６】
前記構成要素がグラフィックプロセッサである、請求項１３に記載の方法。
【請求項１７】
前記第２のパターンが前記第１のパターンと同一である、請求項１３に記載の方法。
【請求項１８】
前記第１の相互接続部が並列の相互接続部であり、前記第２の相互接続部が直列の相互接続部である、請求項１に記載の方法。
【請求項１９】
相互接続テストを容易にするように構成されたシステムであって、
第１のコア回路、第１のインターフェース回路、パターンを格納するように構成されたパターンバッファ、および前記第１のコア回路を前記第１のインターフェース回路に結合する第１の通信パスを含む第１の構成要素と、
第２の構成要素であって、第２のコア回路、第２のインターフェース回路、前記第２のコア回路を前記第２のインターフェース回路に結合する第２の通信パス、および前記第１の構成要素を前記第２の構成要素に結合する相互接続回路を含み、前記第１の構成要素によって前記相互接続回路を介して伝送された前記パターンをキャプチャパターンとしてキャプチャするために、キャプチャバッファが、前記第１の通信パスに結合されている第２の構成要素と、
前記第２の構成要素と前記第１の構成要素との間のリンクであって、前記リンクが、前記相互接続回路とは区別されるものであり、前記パターンと比較するために、前記キャプチャパターンを前記第２の構成要素から前記第１の構成要素に転送するように構成されたリンクと、
を含むシステム。
【請求項２０】
第２のキャプチャバッファが前記第２の通信パスに結合されている、請求項１９に記載のシステム。
【請求項２１】
前記第１の通信パスが第１の伝送パスおよび第１の受信パスを含み、前記第１のキャプチャバッファが、前記第１の伝送通信パスに結合された第１の伝送キャプチャバッファ、および前記第１の受信通信パスに結合された第１の受信バッファを含む、請求項２０に記載のシステム。
【請求項２２】
前記第２の通信パスが、第２の伝送通信パスおよび第２の受信通信パスをさらに含み、前記第２のキャプチャバッファが、前記第２の伝送通信パスに結合された第２の伝送キャプチャバッファ、および前記第２の受信通信パスに結合された第２の受信キャプチャバッファをさらに含む、請求項２１に記載のシステム。
【請求項２３】
前記第１の伝送通信パスが、第１のマルチプレクサをさらに含み、前記第１のマルチプレクサが、前記第１のコア回路からの第１の入力部と、前記マルチプレクサに結合された第１のパターンバッファからの第２の入力部との間で選択するように構成されている、請求項２２に記載のシステム。
【請求項２４】
前記第２の伝送通信パスが、前記第２のコア回路に結合された第３の入力部と、前記マルチプレクサに結合された第２のパターンバッファに結合された第４の入力部との間で選択するように構成された第２のマルチプレクサをさらに含む、請求項２３に記載のシステム。
【請求項２５】
前記第１の構成要素を前記第２の構成要素に結合するシリアルリンクをさらに含むシステムであって、前記第１の構成要素が、前記シリアルリンクを介した、前記第２の構成要素への、前記第１の受信キャプチャバッファにおける第１のデータの伝達を可能にするように構成されている、請求項２３に記載のシステム。
【請求項２６】
前記第１の構成要素を前記第２の構成要素に結合するシリアルリンクをさらに含むシステムであって、前記第２の構成要素が、前記シリアルリンクを介した、前記第１の構成要素への、前記第２の受信キャプチャバッファにおける第２のデータの伝達を可能にするように構成されている、請求項２３に記載のシステム。
【請求項２７】
前記第１の構成要素を前記第２の構成要素に結合するシリアルリンクをさらに含むシステムであって、前記第１の構成要素が、前記シリアルリンクを介した、前記第１の伝送キャプチャバッファから前記第２の構成要素への前記第１のパターンの伝達を可能にするように構成されている、請求項２３に記載のシステム。
【請求項２８】
前記第１の構成要素を前記第２の構成要素に結合するシリアルリンクをさらに含むシステムであって、前記第２の構成要素が、前記シリアルリンクを介した、前記第２の伝送キャプチャバッファから前記第１の構成要素への前記第２のパターンの伝達を可能にするように構成されている、請求項２３に記載のシステム。
【請求項２９】
相互接続テストを可能にするように構成されたメモリシステムであって、
パターンを格納するように構成されたコントローラパターンバッファを含むメモリコントローラと、
前記メモリコントローラに結合されたメモリデバイスであって、前記メモリコントローラが、コア回路、インターフェース回路、および前記コア回路を前記インターフェース回路に結合する通信パスを含み、前記メモリコントローラによって伝送されたパターンをキャプチャパターンとしてキャプチャするために、キャプチャバッファが前記通信パス結合されているメモリデバイスと、
前記メモリデバイスと前記メモリコントローラとの間の相互接続回路であって、前記メモリコントローラから前記メモリデバイスに前記パターンを転送するように構成されている相互接続回路と、
前記メモリデバイスと前記メモリコントローラとの間のリンクであって、前記相互接続回路とは区別されるものであり、前記パターンと比較するために、前記メモリから前記メモリコントローラに前記キャプチャパターンを転送するように構成されているリンクと、
を含むメモリシステム。
【請求項３０】
前記通信パスが、伝送通信パスおよび受信通信パスを含み、前記キャプチャバッファが、前記伝送通信パスに結合された伝送キャプチャバッファ、および前記受信通信パスに結合された受信キャプチャバッファを含む、請求項２９に記載のメモリシステム。
【請求項３１】
前記伝送通信パスが、前記コア回路に結合された第１の入力部と、パターンバッファに結合された第２の入力部との間で選択するように構成されたマルチプレクサを含む、請求項３０に記載のメモリシステム。
【請求項３２】
前記メモリデバイスが、メモリシリアルリンク、制御バスおよびデータバスを介して、前記メモリコントローラに結合されている、請求項２９に記載のメモリシステム。
【請求項３３】
相互接続テストを容易にするように構成されたシステムであって、
第１のコア回路、第１のインターフェース回路、テストパターンを格納するための手段、および前記第１のコア回路を前記第１のインターフェース回路に結合するための第１の通信手段を含む第１の構成要素と、
第２のコア回路、第２のインターフェース回路、前記コア回路を前記インターフェース回路に結合するための第２の通信手段、および前記第１の構成要素を前記第２の構成要素に結合するための相互接続手段を含み、前記第１の構成要素から受信されたテストパターンをキャプチャするための手段が、前記第１の通信手段に結合されている第２の構成要素と、
前記第２の構成要素と前記第１の構成要素と間のリンク手段であって、前記相互接続手段とは区別されるものであり、前記テストパターンと比較するために、前記第２の構成要素から前記第１の構成要素に前記キャプチャされたテストパターンを転送するように構成されているリンク手段と、
を含むシステム。
【請求項３４】
システムの複数の構成要素間における相互接続部のテストを実施するための方法であって、
コントローラに第１のパターンを格納するステップと、
前記第１のパターンを前記コントローラから前記複数の構成要素のうちの一の構成要素に第１の相互接続部を介して伝送するステップと、
前記コントローラにおいて、前記構成要素から前記第１の相互接続部とは区別される第２の相互接続部を介して前記第１のパターンに対応するキャプチャされた第１のパターンを受信するステップと、
前記コントローラにおいて、前記キャプチャされた第１のパターンと前記第１のパターンとを比較する第１の比較を実行するステップと、
前記コントローラから前記構成要素に前記第２の相互接続部を介して第２のパターンを伝送するステップと、
前記コントローラにおいて、前記構成要素から前記第１の相互接続部を介して前記第２のパターンに対応するキャプチャされた第２のパターンを受信するステップと、
前記コントローラにおいて、前記キャプチャされた第２のパターンを前記第２のパターンと比較する第２の比較を実行するステップと、
前記第１の比較および前記第２の比較に基づいて前記第１の相互接続部の相互接続障害を識別するステップと、
を含む方法。
【請求項３５】
システムの複数の構成要素間における相互接続部のテストを実施するための方法であって、
コントローラに第１のパターンを格納するステップと、
前記第１のパターンを前記コントローラから前記複数の構成要素のうちの一の構成要素に第１の相互接続部を介して伝送するステップと、
前記コントローラにおいて、前記構成要素から前記第１の相互接続部とは区別される第２の相互接続部を介して前記第１のパターンに対応するキャプチャされた第１のパターンを受信するステップと、
前記コントローラにおいて、前記キャプチャされた第１のパターンを前記第１のパターンと比較する第１の比較を実行するステップと、
前記コントローラにおいて、前記構成要素から前記第１の相互接続部を介して、前記構成要素の埋め込みメモリ素子の格納された第２のパターンに対応するキャプチャされた第２のパターンを受信するステップと、
前記コントローラにおいて、前記キャプチャされた第２のパターンを前記コントローラの埋め込みメモリ素子に格納された第２のパターンのコピーと比較する第２の比較を実行するステップと、
前記第１の比較および前記第２の比較に基づいて前記第１の相互接続部の相互接続障害を識別するステップと、
を含む方法。