(57)【要約】【課題】高インピーダンス側の電極から引き出した配線に付く寄生容量を低減する半導体集積回路を提供する。【解決手段】本発明の半導体集積回路は、容量素子の一方の電極に接続された第ｎ（ｎは、自然数）配線層の第１の配線を、前記容量素子の他方の電極に接続された第ｎ＋１配線層の第２の配線の下に形成し、第２の配線の配線幅を第１の配線の配線幅以下に形成し、第１の配線を入力端子に接続し、第２の配線を出力端子に接続する。【選択図】図１
2006294937.tif 000002
【特許請求の範囲】
【請求項１】
複数の金属配線層を有する半導体集積回路であって、
容量素子、
前記容量素子の一方の電極に接続された、第ｎ（ｎは、自然数）配線層で形成された第１の配線、及び
前記容量素子の他方の電極に接続された、第ｍ（ｍは、ｎより大きい自然数）配線層で形成された第２の配線、
を有し、
前記第１の配線を前記第２の配線の下に形成し、前記第２の配線の配線幅を前記第１の配線の配線幅以下に形成し、前記第１の配線を入力端子に接続し、前記第２の配線を出力端子に接続することを特徴とする半導体集積回路。
【請求項２】
第１の入力電圧を入力する前記入力端子である第１の入力端子、
第２の入力電圧を入力する第２の入力端子、
第３の入力電圧を入力する第３の入力端子、
制御信号を入力する制御信号入力端子、
前記制御信号入力端子に接続され、前記制御信号を反転させて出力するインバータ、
制御端子を有し、前記第１の入力端子と前記容量素子の一端との間に直列に接続され、前記インバータの出力する信号を前記制御端子に入力されて導通／非導通を切り換える第１のスイッチ、
制御端子を有し、前記第２の入力端子と前記容量素子の一端との間に接続され、前記制御信号を前記制御端子に入力されて導通／非導通を切り換える第２のスイッチ、及び
制御端子を有し、前記第３の入力端子と前記容量素子の他端との間に接続され、前記制御信号を前記制御端子に入力されて導通／非導通を切り換える第３のスイッチ、
を更に有することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１の入力端子と前記第１のスイッチの間、前記第２の入力端子と前記第２のスイッチの間、前記第３のスイッチ及び前記容量素子の接続点と前記出力端子との間に、それぞれバッファを挿入したことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
第１の入力電圧を入力する前記入力端子である第１の入力端子、
第２の入力電圧を入力する第２の入力端子、
制御信号を入力する制御信号入力端子、
前記制御信号入力端子に接続され、前記制御信号を反転させて出力するインバータ、
制御端子を有し、前記第１の入力端子と前記容量素子の一端との間に直列に接続され、前記制御信号を前記制御端子に入力されて導通／非導通を切り換える第１のスイッチ、
制御端子を有し、前記第２の入力端子と前記前記容量素子の一端との間に接続され、前記インバータの出力する信号を前記制御端子に入力されて導通／非導通を切り換える第２のスイッチ、
制御端子を有し、前記第２の入力端子と前記容量素子の他端との間に接続され、前記制御信号を前記制御端子に入力されて導通／非導通を切り換える第３のスイッチ、及び
前記第１の入力端子と前記第１のスイッチの間、前記第２の入力端子と前記第２のスイッチの間、前記第３のスイッチ及び前記容量素子の他端との接続点と前記出力端子との間に、それぞれ挿入されるバッファ、
を更に有することを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
各制御信号を前記制御信号入力端子に入力される、請求項４に記載のｐ個（ｐは、２以上の自然数）の前記半導体集積回路を有し、
ｐ個の前記半導体集積回路の第１の入力端子を共通接続し、
第ｑ（ｑはｐより小さい自然数）の半導体集積回路の出力端子を第ｑ＋１の半導体集積回路の第２の入力端子に接続し、
第ｐ番目の前記半導体集積回路の出力端子から出力される信号を外部に出力することを特徴とする半導体集積回路。
【請求項６】
入力電圧を入力する外部入力端子、
制御信号を入力する外部制御信号入力端子、
前記制御信号を制御信号入力端子に入力される請求項４に記載の前記半導体集積回路、
前記外部制御信号入力端子に接続され、前記制御信号を反転させて出力するインバータ、
制御端子を有し、前記外部入力端子と前記半導体集積回路の第１の入力端子との間に直列に接続され、前記制御信号を前記制御端子に入力されて導通／非導通を切り換える第４のスイッチ、
制御端子を有し、前記外部入力端子と前記半導体集積回路の第２の入力端子との間に接続され、前記インバータの出力する信号を前記制御端子に入力されて導通／非導通を切り換える第５のスイッチ、
前記第４のスイッチと前記第１の入力端子、前記第５のスイッチと前記第２の入力端子との間にそれぞれ挿入される第１及び第２のバッファ、
前記第４のスイッチと前記第１のバッファとの間に一端を接続され、他端を接地される他の容量素子、及び
前記第５のスイッチと直列接続となるように前記第５のスイッチと前記第２のバッファとの接続点に一端を接続され、他端を接地される更に他の容量素子、
を有し、
前記第１のバッファの出力を第１の外部出力端子とし、請求項４に記載の前記半導体集積回路の出力端子を第２の外部出力端子とすることを特徴とする半導体集積回路。
【請求項７】
請求項１に記載の前記半導体集積回路、
前記半導体集積回路の容量素子である第１の容量素子の一端と前記半導体集積回路の入力端子との間、及び前記第１の容量素子の他端と前記半導体集積回路の出力端子との間にそれぞれ挿入される第１及び第２のバッファ、
制御信号を入力する制御信号入力端子、
前記制御信号入力端子に接続され、前記制御信号を反転させて出力するインバータ、
制御端子を有し、前記第１の容量素子と並列接続となるように前記入力端子と前記出力端子との間に接続され、前記制御信号を前記制御端子に入力されて導通／非導通を切り換える第１及び第２のスイッチ、
前記第１及び第２のスイッチの間に挿入される第３のバッファ、
前記第１のスイッチと前記第３のバッファとの接続点に一端を接続され、他端を接地される第２の容量素子、
制御端子を有し、前記入力端子と前記第１の容量素子との接続点に一端を接続され、前記インバータの出力する信号を前記制御端子に入力されて導通／非導通を切り換える第３のスイッチ、
前記第３のスイッチに一端を接続され、他端を接地される第３の容量素子、及び
前記第３のスイッチと前記第３の容量素子との接続点に入力を接続された第４のバッファ、
を有し、
前記半導体集積回路の出力端子を第１の出力端子とし、前記第４のバッファの出力を第２の出力端子とすることを特徴とする半導体集積回路。
【請求項８】
請求項１に記載の前記半導体集積回路、
水晶振動子、
前記水晶振動子の両端をそれぞれ入力及び出力に接続されるインバータ、及び
前記インバータの出力と前記半導体集積回路の入力端子との間に接続されたバッファ、
を有することを特徴とする半導体集積回路。
【請求項９】
請求項１に記載の半導体集積回路である第１の半導体集積回路、
一端を接地された第１の抵抗、
前記第１の半導体集積回路の出力端子を非反転入力端子に接続され、前記第１の抵抗の他端を反転入力端子に接続されたアンプ、
前記アンプの出力端子に、入力端子を接続された請求項１に記載の半導体集積回路である第２の半導体集積回路、及び
前記アンプの反転入力端子と前記第１の抵抗との接続点に一端を接続され、他端を前記アンプの出力端子と前記第２の半導体集積回路の入力端子との間に接続される第２の抵抗、
を有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層金属配線を有する半導体集積回路に関する。
【背景技術】
【０００２】
従来の多層金属配線を有する半導体集積回路について図１２を用いて説明する。図１２は、半導体上で形成される容量素子としてＭＮＳ（Metal Nitride poly-Silicon）容量素子を例に挙げて示した図であって、（ａ）は等価回路、（ｂ）は平面図、（ｃ）は平面図（ｂ）の一点鎖線Ｃ−Ｃ’で切断した断面図、（ｄ）は平面図（ｂ）の一点鎖線Ｄ−Ｄ’で示した断面図である。図１２において、第１配線層１２０１で形成される金属配線を第１配線層の配線１２０１ａ、１２０１ｂと記載し、第２配線層１２０２で形成される金属配線を第２の配線層の配線１２０２ｃと記載している。
【０００３】
図１２（ｃ）に示すように、容量素子Ｃ１は、ＳｉＮの組成をもつ窒化膜１２０６をポリシリコン（多結晶シリコン、以下ＰＳという）１２０３と第１配線層１２０１の金属配線１２０１ｂで上下に挟み込むように形成される。窒化膜１２０６の誘電率をε、厚みをｄ、金属配線１２０１ｂの面積をＳとすると、容量素子Ｃ１の容量値は、下記のように表される。
Ｃ１＝εＳ／ｄ
ここで、便宜上Ｃ１という表現には、素子名と容量値の両方の意味を持たせており、以下の説明においても同じである。
【０００４】
図１２（ｂ）及び（ｄ）に示すように、容量素子Ｃ１のＰＳ１２０３側の電極は、コンタクト１２０４を通して第１配線層１２０１の金属配線１２０１ａに接続して引き出して、入力端子Ｖ１に接続している。図１２（ｂ）及び（ｃ）に示すように、第１配線層１２０１の金属配線１２０１ｂ側の電極はそのまま引き出して、コンタクト１２０５を通して第２配線層１２０２の金属配線１２０２ｃに接続し、出力端子Ｖ２に接続している。
【０００５】
図１２（ａ）に寄生容量Ｃ３、Ｃ４を示している。入力端子Ｖ１のノードに付く寄生容量Ｃ４は、容量素子Ｃ１のＰＳ１２０３側の電極に付く寄生容量と、引き出した第１配線層１２０１あるいは第２配線層１２０２の金属配線全体に付く寄生容量からなる。出力端子Ｖ２のノードに付く寄生容量Ｃ３は、容量素子Ｃ１の第１配線層１２０１の金属配線１２０１ｂ側の電極に付く寄生容量と引き出した第１配線層１２０１あるいは第２配線層１２０２の金属配線全体に付く寄生容量からなる。寄生容量とは、対ＧＮＤ間、対電源間、対他配線間に形成される容量で、設計者の意図なく付く容量を想定している。
【０００６】
一般に、ＭＮＳ容量素子の場合、ＰＳ１２０３側の電極に付く寄生容量は、金属配線１２０１ｂ側の電極に付く寄生容量よりも大きくなるので、引き出した金属配線に付く寄生容量を同じと考えると、寄生容量Ｃ３、Ｃ４の容量値の関係はＣ４＞Ｃ３となる。そこで、ＰＳ１２０３側の電極を入力端子Ｖ１とし、金属配線１２０１ｂ側の電極を出力端子Ｖ２とすることによって、理想的な特性との誤差を低減することができる。なぜなら、入力端子Ｖ１は接続先が低インピーダンスの出力である場合が多く、寄生容量Ｃ４が大きくても問題とならないが、出力端子Ｖ２は高インピーダンスの入力に接続されることが多く、寄生容量Ｃ３が大きいと、様々な半導体集積回路において理想的な特性との誤差あるいは、ノイズ、クロストークを発生させる要因となるからである。
【０００７】
上記のように半導体集積回路には寄生容量が付くため、寄生容量を削減する第１の従来例の半導体集積回路が特開平８−１２５１３０号公報に開示されている。第１の従来例の半導体集積回路は、配線の寄生容量を、近接して設置した接地配線を利用して、削減している(特許文献１参照）。また、容量の一方の電極を他方の電極で上下及び四方の全てを取り囲んで、容量素子自体に付く寄生容量を完全にゼロにした他の従来例の半導体集積回路が特許第２６９３９２８号公報に開示されている(特許文献２参照)。
【特許文献１】特開平８−１２５１３０号公報
【特許文献２】特許第２６９３９２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
第１の従来例の半導体集積回路は、近接して配置した接地配線によって、金属配線に付く寄生容量のフリンジ（側面）容量成分を低減しているが、寄生容量の平行平板容量成分の削減は指向していない。
また、他の従来例の半導体集積回路は、容量素子自体に付く寄生容量を完全にゼロにすることを目的としており、電極から引き出した金属配線に付く寄生容量を削減することを指向していない。
そのため、前述した２つの従来例の半導体集積回路では、容量素子の電極から引き出した金属配線に付く寄生容量を削減できない為、理想的な回路特性との誤差が生じるという課題があった。
【０００９】
本発明は、前記課題を解決することを指向するものであり、プロセス工程を追加することなく、金属配線に付く寄生容量を削減する半導体集積回路を提供することを目的とする。
本発明は、更に容量素子の元の容量値を増加させる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明は下記の構成を有する。
請求項１に記載の発明の半導体集積回路は、複数の金属配線層を有する半導体集積回路であって、容量素子、前記容量素子の一方の電極に接続された、第ｎ（ｎは、自然数）配線層で形成された第１の配線、及び前記容量素子の他方の電極に接続された、第ｍ（ｍは、ｎより大きい自然数）配線層で形成された第２の配線、を有し、前記第１の配線を前記第２の配線の下に形成し、前記第２の配線の配線幅を前記第１の配線の配線幅以下に形成し、前記第１の配線を入力端子に接続し、前記第２の配線を出力端子に接続する。
【００１１】
この発明によれば、容量素子を備えた半導体集積回路に新たなプロセス工程を追加することなく、高インピーダンスのノードに付く寄生容量を削減し、理想的な回路特性との誤差あるいは、容量結合によるノイズやクロストークの低減を図ることができる。更に、この発明によれば、元の容量素子の面積を小さくできるという効果を奏する。
【００１２】
請求項２に記載の発明は、請求項１に記載の半導体集積回路において、第１の入力電圧を入力する前記入力端子である第１の入力端子、第２の入力電圧を入力する第２の入力端子、第３の入力電圧を入力する第３の入力端子、制御信号を入力する制御信号入力端子、前記制御信号入力端子に接続され、前記制御信号を反転させて出力するインバータ、制御端子を有し、前記第１の入力端子と前記容量素子の一端との間に直列に接続され、前記インバータの出力する信号を前記制御端子に入力されて導通／非導通を切り換える第１のスイッチ、制御端子を有し、前記第２の入力端子と前記容量素子の一端との間に接続され、前記制御信号を前記制御端子に入力されて導通／非導通を切り換える第２のスイッチ、及び制御端子を有し、前記第３の入力端子と前記容量素子の他端との間に接続され、前記制御信号を前記制御端子に入力されて導通／非導通を切り換える第３のスイッチ、を更に有する。
【００１３】
この発明によれば、高インピーダンスのノードに付く寄生容量を削減し、理想的な特性を得られるレベルシフト回路を実現できる。
【００１４】
請求項３に記載の発明は、請求項２に記載の半導体集積回路において、前記第１の入力端子と前記第１のスイッチの間、前記第２の入力端子と前記第２のスイッチの間、前記第３のスイッチ及び前記容量素子の接続点と前記出力端子との間に、それぞれバッファを挿入したことを特徴とする。
【００１５】
この発明によれば、理想的な特性を得られると共に、レベルシフト回路の回路特性を高速化することができる。
【００１６】
請求項４に記載の発明は、請求項１に記載の半導体集積回路において、第１の入力電圧を入力する前記入力端子である第１の入力端子、第２の入力電圧を入力する第２の入力端子、制御信号を入力する制御信号入力端子、前記制御信号入力端子に接続され、前記制御信号を反転させて出力するインバータ、制御端子を有し、前記第１の入力端子と前記容量素子の一端との間に直列に接続され、前記制御信号を前記制御端子に入力されて導通／非導通を切り換える第１のスイッチ、制御端子を有し、前記第２の入力端子と前記前記容量素子の一端との間に接続され、前記インバータの出力する信号を前記制御端子に入力されて導通／非導通を切り換える第２のスイッチ、制御端子を有し、前記第２の入力端子と前記容量素子の他端との間に接続され、前記制御信号を前記制御端子に入力されて導通／非導通を切り換える第３のスイッチ、及び前記第１の入力端子と前記第１のスイッチの間、前記第２の入力端子と前記第２のスイッチの間、前記第３のスイッチ及び前記容量素子の他端との接続点と前記出力端子との間に、それぞれ挿入されるバッファ、を更に有する。
【００１７】
この発明によれば、高インピーダンスのノードに付く寄生容量を削減し、理想的な特性を得られる増幅回路を実現できる。
【００１８】
請求項５に記載の発明の半導体集積回路は、各制御信号を前記制御信号入力端子に入力される、請求項４に記載のｐ個（ｐは、２以上の自然数）の前記半導体集積回路を有し、ｐ個の前記半導体集積回路の第１の入力端子を共通接続し、第ｑ（ｑはｐより小さい自然数）の半導体集積回路の出力端子を第ｑ＋１の半導体集積回路の第２の入力端子に接続し、第ｐ番目の前記半導体集積回路の出力端子から出力される信号を外部に出力することを特徴とする。
【００１９】
この発明によれば、高インピーダンスのノードに付く寄生容量を削減し、理想的な特性を得られる増幅回路を実現できる。
【００２０】
請求項６に記載の発明の半導体集積回路は、入力電圧を入力する外部入力端子、制御信号を入力する外部制御信号入力端子、前記制御信号を制御信号入力端子に入力される請求項４に記載の前記半導体集積回路、前記外部制御信号入力端子に接続され、前記制御信号を反転させて出力するインバータ、制御端子を有し、前記外部入力端子と前記半導体集積回路の第１の入力端子との間に直列に接続され、前記制御信号を前記制御端子に入力されて導通／非導通を切り換える第４のスイッチ、制御端子を有し、前記外部入力端子と前記半導体集積回路の第２の入力端子との間に接続され、前記インバータの出力する信号を前記制御端子に入力されて導通／非導通を切り換える第５のスイッチ、前記第４のスイッチと前記第１の入力端子、前記第５のスイッチと前記第２の入力端子との間にそれぞれ挿入される第１及び第２のバッファ、前記第４のスイッチと前記第１のバッファとの間に一端を接続され、他端を接地される他の容量素子、及び前記第５のスイッチと直列接続となるように前記第５のスイッチと前記第２のバッファとの接続点に一端を接続され、他端を接地される更に他の容量素子、を有し、前記第１のバッファの出力を第１の外部出力端子とし、請求項４に記載の前記半導体集積回路の出力端子を第２の外部出力端子とすることを特徴とする。
【００２１】
この発明によれば、高インピーダンスのノードに付く寄生容量を削減し、所望の波形を得られる波形整形回路を実現できる。
【００２２】
請求項７に記載の発明の半導体集積回路は、請求項１に記載の前記半導体集積回路、前記半導体集積回路の容量素子である第１の容量素子の一端と前記半導体集積回路の入力端子との間、及び前記第１の容量素子の他端と前記半導体集積回路の出力端子との間にそれぞれ挿入される第１及び第２のバッファ、制御信号を入力する制御信号入力端子、前記制御信号入力端子に接続され、前記制御信号を反転させて出力するインバータ、制御端子を有し、前記第１の容量素子と並列接続となるように前記入力端子と前記出力端子との間に接続され、前記制御信号を前記制御端子に入力されて導通／非導通を切り換える第１及び第２のスイッチ、前記第１及び第２のスイッチの間に挿入される第３のバッファ、前記第１のスイッチと前記第３のバッファとの接続点に一端を接続され、他端を接地される第２の容量素子、制御端子を有し、前記入力端子と前記第１の容量素子との接続点に一端を接続され、前記インバータの出力する信号を前記制御端子に入力されて導通／非導通を切り換える第３のスイッチ、前記第３のスイッチに一端を接続され、他端を接地された第３の容量素子、及び前記第３のスイッチと前記第３の容量素子との接続点に入力を接続された第４のバッファ、を有し、前記半導体集積回路の出力端子を第１の出力端子とし、前記第４のバッファの出力を第２の出力端子とする。
【００２３】
この発明によれば、高インピーダンスのノードに付く寄生容量を削減し、所望の波形を得られる波形整形回路を実現できる。
【００２４】
請求項８に記載の発明の半導体集積回路は、請求項１に記載の前記半導体集積回路、水晶振動子、前記水晶振動子の両端をそれぞれ入力及び出力に接続されるインバータ、及び前記インバータの出力と前記半導体集積回路の入力端子との間に接続されたバッファを有する。
【００２５】
この発明によれば、高インピーダンスのノードに付く寄生容量を削減し、理想的な発振波形を得られる水晶発振回路を実現できる。
【００２６】
請求項９に記載の発明の半導体集積回路は、請求項１に記載の半導体集積回路である第１の半導体集積回路、一端を接地された第１の抵抗、前記第１の半導体集積回路の出力端子を非反転入力端子に接続され、前記第１の抵抗の他端を反転入力端子に接続されたアンプ、前記アンプの出力端子に、入力端子を接続された請求項１に記載の半導体集積回路である第２の半導体集積回路、及び前記アンプの反転入力端子と前記第１の抵抗との接続点に一端を接続され、他端を前記アンプの出力端子と前記第２の半導体集積回路の入力端子との間に接続される第２の抵抗、を有する。
【００２７】
この発明によれば、高インピーダンスのノードに付く寄生容量を削減し、理想的な特性を得られる増幅回路を実現できる。
【発明の効果】
【００２８】
本発明によれば、容量素子を備えた半導体集積回路に新たなプロセス工程を追加することなく高インピーダンスのノードに付く寄生容量を削減し、理想的な回路特性との誤差あるいは、容量結合によるノイズやクロストークの低減を図ることができるという有利な効果が得られる。
本発明によれば更に、元の容量素子の面積を小さくできるという効果を奏する。
【発明を実施するための最良の形態】
【００２９】
以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。
【００３０】
《実施の形態１》
図１を用いて、本発明の実施の形態１の半導体集積回路について説明する。図１は、本発明の実施の形態１の半導体集積回路（以下、図１の半導体集積回路を容量結合回路１００ともいう。）を示す図であり、（ａ）は等価回路、（ｂ）は平面図、（ｃ）は平面図（ｂ）の一点鎖線Ａ−Ａ’で切断した断面図、（ｄ）は平面図（ｂ）の一点鎖線Ｂ−Ｂ’で切断した断面図である。図１において、第１配線層１０１で形成される金属配線をそれぞれ第１配線層の配線１０１ａ、１０１ｂと記載し、第２配線層１０２で形成される金属配線を第２の配線層の配線１０２ｃと記載している。
【００３１】
図１（ｃ）及び（ｄ）に示すように、本発明の実施の形態１の半導体集積回路は、Ｐ型基板（ＰＳＵＢ）１０９の上にＮ型ウェル（ＮＷ）１０８又はエピタキシャルを形成し、Ｎ型ウェル１０８又はエピタキシャルの上を絶縁膜１０７で覆って形成される。
容量素子Ｃ１は、ＳｉＮの組成をもつ窒化膜１０６をポリシリコン（多結晶シリコン、以下ＰＳという）１０３と第１配線層１０１の金属配線１０１ｂで上下に挟み込むように形成され、容量素子Ｃ１全体が絶縁膜１０７で覆われている。
【００３２】
本発明の実施の形態１において、半導体上で形成される容量素子Ｃ１はＭＮＳ（Metal Nitride poly-Silicon）容量素子の構成を持つが、容量素子Ｃ１はＭＮＳ容量素子に限定している訳ではない。ただし、容量素子Ｃ１の２つの電極のうちで、より大きな寄生容量が付く低インピーダンス側を入力端子Ｖ１に接続し、より小さい寄生容量が付く高インピーダンス側を出力端子Ｖ２に接続することを前提としている。
【００３３】
窒化膜１０６の誘電率をε、厚みをｄ、第１配線層１０１の金属配線１０１ｂの面積をＳとすると、容量素子Ｃ１の容量値は、下記のように表される。
Ｃ１＝εＳ／ｄ
ここで、便宜上Ｃ１という表現には素子名と容量値の両方の意味を持たせており、以下の説明においても同じである。
【００３４】
図１（ｂ）及び（ｄ）に示すように、容量素子Ｃ１のＰＳ１０３側の電極をコンタクト１０４（第１配線層の配線１０１ａとＰＳ１０３間）を通して、第１配線層１０１の金属配線１０１ａに接続し引き出して、入力端子Ｖ１に接続している。
図１（ｂ）及び（ｃ）に示すように、容量素子Ｃ１の第１配線層１０１の金属配線１０１ｂ側の電極をコンタクト１０５（第１配線層の配線１０１ｂと第２配線層の配線１０２ｃ間）を通して、第２配線層１０２の金属配線１０２ｃに接続し、引き出して出力端子Ｖ２に接続している。
【００３５】
ここで、入力端子Ｖ１のノードの第１配線層１０１の金属配線１０１ａを出力端子Ｖ２のノードの第２配線層１０２の金属配線１０２ｃの下に配置し、上側の出力端子Ｖ２のノードの配線１０２ｃの配線幅が、下側の入力端子Ｖ１のノードの配線１０１ａの配線幅よりも小さくなるように配線を形成する。
この構成をとることにより、上側の配線１０２ｃと対ＧＮＤ間、対電源間、下側の配線１０１ａ以外の配線間との距離が大きくなるので、出力端子Ｖ２のノードに付く寄生容量（従来の図１２の寄生容量Ｃ３）は小さくなる。つまり、プロセス工程を追加することなく、出力端子Ｖ２のノードに付く寄生容量を削減できる。寄生容量が削減されるので、理想的な回路特性との誤差を低減できる。
【００３６】
図１（ａ）に示すように、出力端子Ｖ２のノードと入力端子Ｖ１のノードとの配線間容量Ｃ２のみが増加して残る。この配線間容量Ｃ２は、設計上必要な元の容量素子Ｃ１と並列に付くので、容量素子Ｃ１の容量値が増加する。従って、この増加分だけ容量素子Ｃ１の面積を小さくすることが可能である。
【００３７】
《実施の形態２》
図２及び図３を用いて、本発明の実施の形態２の半導体集積回路について説明する。図２（ａ）は、本発明の実施の形態２の半導体集積回路を示す図である。実施の形態２の半導体集積回路は、図１の容量結合回路１００（入力端子Ｖ１（第１の入力端子）、容量素子Ｃ１、出力端子Ｖ２、第１配線層１０１の配線１０１ａ、１０１ｂ（図２（ａ）においては、容量素子Ｃ１に含まれるために図示を省略している。以下においても同じである。）、及び第２配線層１０２の配線１０２ｃ）を有するレベルシフト回路である。
【００３８】
図２（ａ）において、入力端子Ｖ１と容量素子Ｃ１との間に、制御端子付きのスイッチ３０５ａ（第１のスイッチ）が接続されている。スイッチ３０５ａの制御端子は、インバータ３０１を介して制御端子ＣＮＴに接続される。
【００３９】
スイッチ３０５ａと容量素子Ｃ１との接続点にスイッチ３０５ｂ（第２のスイッチ）の一端が接続され、スイッチ３０５ｂの他端は入力端子Ｖｃ（第２の入力端子）に接続されている。容量素子Ｃ１と出力端子Ｖ２との接続点にスイッチ３０６（第３のスイッチ）の一端が接続され、スイッチ３０６の他端は入力端子Ｖｄ（第３の入力端子）に接続されている。スイッチ３０５ｂとスイッチ３０６の制御端子は、制御端子（制御信号入力端子）ＣＮＴに接続される。
【００４０】
上記のように構成された本発明の実施の形態２の半導体集積回路の各ノードの波形は、制御端子ＣＮＴに入力されるハイ（Ｈｉｇｈ）／ロー（Ｌｏｗ）電圧（以下、Ｈ／Ｌ電圧という）に応じて、図２（ｂ）のようになる。図２（ｂ）において、横軸は時間（ｔ）を示し、縦軸は電圧（Ｖ）を示す。図２（ｂ）の各ノードの波形の説明については後述する。
【００４１】
図２（ａ）のスイッチ３０５（スイッチ３０５ａとスイッチ３０５ｂをまとめてスイッチ３０５と呼ぶ。）とスイッチ３０６は、図３に示すトランスファーゲートの構成をしている。図３（ａ）はスイッチ３０６の内部構成を示す回路図であり、図３（ｂ）は図３（ａ）のスイッチ３０５とスイッチ３０６の等価回路を示している。
【００４２】
スイッチ３０６は、入出力端子Ｖ１１１及びＶ１１２、及び制御端子Ｖ１１３を有する。
ＰＭＯＳ（ＰｃｈＭＯＳ）１とＮＭＯＳ（ＮｃｈＭＯＳ）１は、ソースとドレインがそれぞれ接続されており、更にソースが入出力端子Ｖ１１１に接続され、ドレインが出力端子Ｖ１１２に接続されている。
ＰＭＯＳ２（ＰｃｈＭＯＳ）とＮＭＯＳ（ＰｃｈＭＯＳ）２は、ソースとドレインがそれぞれ接続されており、ソースとドレインは共に、ＰＭＯＳ１及びＮＭＯＳ１のソースと入出力端子Ｖ１１１との接続点に接続されている。
ＰＭＯＳ２とＮＭＯＳ１のゲートは、制御端子Ｖ１１３に接続されており、ＰＭＯＳ１とＮＭＯＳ２はインバータ３０１を介して制御端子Ｖ１１３に接続されている。
【００４３】
図３（ａ）において、インバータ３０１とＰＭＯＳ１とＮＭＯＳ１で構成されるスイッチ３０５は、図２のスイッチ３０５ａ及びスイッチ３０５ｂの内部回路を示している。
【００４４】
スイッチ３０６は、スイッチ３０５のゲート−ソース間の容量に蓄積された電荷をＰＭＯＳ２とＮＭＯＳ２のゲート−ドレイン間及びゲート−ソース間の容量が受け取る構成をしており、スイッチ３０５よりも高精度を必要とする回路に利用される。
【００４５】
ここで、スイッチ３０６のＰＭＯＳ２、ＮＭＯＳ２は、各々ＰＭＯＳ１、ＮＭＯＳ１とゲートの長さＬが同じで、ゲートの幅Ｗを半分のサイズに形成し、入出力端子Ｖ１１１を高精度が必要とされる高インピーダンス側（ここでは、図２（ａ）の容量素子Ｃ１の出力端子Ｖ２側）に接続する。
【００４６】
図２において、制御端子ＣＮＴにＨｉｇｈ電圧が入力されると、スイッチ３０５ｂとスイッチ３０６は導通し、インバータ３０１を介して制御端子ＣＮＴに接続されているスイッチ３０５ａは非導通となる。容量素子Ｃ１には Ｖｄ−Ｖｃ の電位差に相当する電荷が蓄積される。
【００４７】
制御端子ＣＮＴにＬｏｗ電圧が入力されると、スイッチ３０５ｂとスイッチ３０６は非導通となり、インバータ３０１を介して制御端子ＣＮＴに接続されているスイッチ３０５ａは導通する。すると、容量素子Ｃ１の入力側に入力端子Ｖ１の電圧が入力されて、出力端子Ｖ２の電圧は、下記のようになる。
Ｖ２ ＝ Ｖ１＋（Ｖｄ−Ｖｃ）              （１）
式（１）に示すように、入力端子Ｖ１に入力された電圧が Ｖｄ−Ｖｃ の電圧分だけレベルシフトされて出力される。式（１）において、Ｖ１、Ｖ２、Ｖｃ、Ｖｄはそれぞれ端子Ｖ１、Ｖ２、Ｖｃ、Ｖｄの電圧を表しており、以下Ｖｎ（ｎは、１、２、ｃ及びｄ等）の記載は、端子とその端子の電圧として記載する。
【００４８】
ここで、図２において、本発明の容量結合回路１００（入力端子Ｖ１、容量素子Ｃ１、出力端子Ｖ２、第１配線層１０１の配線１０１ａ、１０１ｂ、及び第２配線層１０２の配線１０２ｃ）の代わりに、図１２に記載の従来の容量結合回路を使用した場合、出力端子Ｖ２の電圧は下記のようになる。
【００４９】
制御端子ＣＮＴにＨｉｇｈ電圧が入力された場合、容量素子Ｃ１に蓄積される電荷をＱ１、電位差をＶｓ、寄生容量Ｃ３に蓄積される電荷をＱ３とし、Ｌｏｗ電圧が入力された場合の容量素子Ｃ１に蓄積される電荷をＱ１’、電位差をＶｓ’、寄生容量Ｃ３に蓄積される電荷をＱ３’とすると下記の式が成り立つ。
Ｑ１  ＝Ｃ１×Ｖｓ＝Ｃ１×（Ｖｄ−Ｖｃ）
Ｑ３  ＝Ｃ３×Ｖｄ
Ｑ１’＝Ｃ１×Ｖｓ’
Ｑ３’＝Ｃ３×（Ｖ１＋Ｖｓ’）
【００５０】
電荷は保存されるので、Ｑ１＋Ｑ３＝Ｑ１’＋Ｑ３’より、
Ｖｓ’＝Ｖｓ×Ｃ１／（Ｃ１＋Ｃ３）＋（Ｖｄ−Ｖｃ）×Ｃ３／（Ｃ１＋Ｃ３）
となる。従って、出力端子Ｖ２の電圧は式（２）のようになる。
Ｖ２＝Ｖ１＋Ｖｓ’＝Ｖｄ＋（Ｖ１−Ｖｃ）×Ｃ１／（Ｃ１＋Ｃ３）  （２）
【００５１】
式（２）に示すように、従来の容量結合回路を使用すると出力端子Ｖ２の電圧は、寄生容量Ｃ３の影響で、理想的な特性である式（１）との誤差が生じている。
このように、本発明の容量結合回路１００を用いると、理想的な特性を得られるレベルシフト回路を実現できる。
【００５２】
《実施の形態３》
図４及び図１１を用いて、本発明の実施の形態３の半導体集積回路を説明する。図４は、本発明の実施の形態３の半導体集積回路を示す回路図である。本発明の実施の形態３の半導体集積回路は、実施の形態２のレベルシフト回路に３つのバッファ４０１を追加した構成であり、図２の実施の形態２のレベルシフト回路の回路特性を高速化することを目的としている。図４において、３つのバッファ４０１はそれぞれ、入力端子Ｖ４１（図２の入力端子Ｖ１と同じ端子）、出力端子Ｖ４２（図２の出力端子Ｖ２と同じ端子）、及び端子Ｖｃと、各スイッチ３０５ａ、３０６、３０５ｂの間に挿入される。
【００５３】
図４において、容量素子Ｃ１の入力側には図１２に記載の寄生容量Ｃ４が付くが、図１に記載の容量結合回路の構成をとることによって、入力側のノードの配線が長く大きくなり、寄生容量Ｃ４が大きくなる。そこで、入力端子Ｖ４１とスイッチ３０５ａの間、及び端子Ｖｃとスイッチ３０５ｂの間にそれぞれバッファ４０１を挿入することにより、寄生容量Ｃ４を短い時定数で充電する。
また、出力端子Ｖ４２とスイッチ３０６との間に挿入したバッファ４０１は、出力端子Ｖ４２の高インピーダンスを低インピーダンスに変換して出力する役割を担っている。
【００５４】
図４のバッファ４０１は、図１１に示すようなボルテージフォロアの構成を持つ。バッファ４０１の内部回路は、入力端子Ｖ１２１にアンプ１０１０の非反転入力端子を接続され、アンプ１０１０の出力端子を反転入力端子と出力端子Ｖ１２２とに接続される構成である。この構成により、入力端子Ｖ１２１に入力される高インピーダンスのアナログ電圧を低インピーダンスの等しいアナログ電圧に変換して、出力端子Ｖ１２２から出力している。
【００５５】
図４の入力端子Ｖ４１及び端子Ｖｃ側にバッファ４０１を挿入することによって、バッファ４０１の出力抵抗は小さいために時定数τ＝ＲＣは小さくなり、図４の容量素子Ｃ１の左側のノードの電圧を早くチャージできる。また、出力端子Ｖ４２側にバッファ４０１を挿入することにより、容量素子Ｃ１の右側のノードの寄生容量が小さくなるために時定数τ＝ＲＣが小さくなり、回路を高速に動作させることが可能となる。
【００５６】
実施の形態３の半導体集積回路の各ノードの波形は、制御端子ＣＮＴに入力されるＨ／Ｌ電圧に応じて、図４（ｂ）のようになる。図４（ｂ）に示すように、出力端子Ｖ４２の波形は、図３（ｂ）の出力端子Ｖ２の波形と比較して立ち下がり時間が短い。
【００５７】
《実施の形態４》
図５を用いて、本発明の実施の形態４の半導体集積回路を説明する。図５（ａ）は、本発明の実施の形態４の半導体集積回路を示す回路図であり、図５（ｂ）は本発明の実施の形態４の半導体集積回路の各ノードの波形を示す図である。本発明の実施の形態４の半導体集積回路は増幅回路であり、図１に記載した容量結合回路１００（入力端子Ｖ５ａ（図１の入力端子Ｖ１と同じ端子である第１の入力端子）、容量素子Ｃ１、出力端子Ｖ５２（図１の出力端子Ｖ２と同じ端子）、第１配線層１０１の配線１０１ａ、１０１ｂ（図５（ａ）においては、容量素子Ｃ１に含まれるために図示を省略している。）、及び第２配線層１０２の配線１０２ｃ）を有する。
【００５８】
入力端子Ｖ５ａ（第１の入力端子）、入力端子Ｖ５ｂ（第２の入力端子）及び出力端子Ｖ５２と、スイッチ３０５ａ（第１のスイッチ）、スイッチ３０５ｂ（第２のスイッチ）及びスイッチ３０６（第３のスイッチ）の一端との間には、それぞれバッファ４０１が接続される。図５のバッファ４０１は、実施の形態３と同様に図１１に示すようなボルテージフォロアの構成を持つ。
【００５９】
制御端子付きのスイッチ３０５ａの他端は、容量素子Ｃ１の一端に直列に接続される。制御端子付きのスイッチ３０５ｂの他端は、スイッチ３０５ａと容量素子Ｃ１との接続点に接続される。制御端子付きのスイッチ３０６の一端は、容量素子Ｃ１の他端とバッファ４０１との接続点に接続され、他端はバッファ４０１とスイッチ３０５ｂとの間に接続される。スイッチ３０５ａとスイッチ３０６の制御端子は、制御端子（制御信号入力端子）ＣＮＴに接続され、スイッチ３０５ｂの制御端子はインバータ３０１を介して制御端子ＣＮＴに接続される。
【００６０】
制御端子ＣＮＴに入力されるＨ／Ｌ電圧に応じて、各ノードの波形は図５（ｂ）のようになる。制御端子ＣＮＴにＨ電圧が入力されると、スイッチ３０５ａとスイッチ３０６は導通し、インバータ３０１を介して制御端子ＣＮＴに接続されているスイッチ３０５ｂは非導通となる。容量素子Ｃ１には Ｖ５ｂ−Ｖ５ａ の電位差に相当する電荷が蓄積される。
【００６１】
制御端子ＣＮＴにＬ電圧が入力されると、スイッチ３０５ａとスイッチ３０６は非導通となり、インバータ３０１を介して制御端子ＣＮＴに接続されているスイッチ３０５ｂは導通する。すると、容量素子Ｃ１の入力側に入力端子Ｖ５ｂの電圧が入力されて、出力端子Ｖ５２の電圧は、下記のようになる。
Ｖ５２ ＝ Ｖ５ｂ＋（Ｖ５ｂ−Ｖ５ａ）
【００６２】
ここで、出力端子Ｖ５２と入力端子Ｖ５ａの差を求めると下記のようになる。
Ｖ５２−Ｖ５ａ ＝ ２（Ｖ５ｂ−Ｖ５ａ）              （３）
このように、２つの入力端子Ｖ５ａ、Ｖ５ｂの電圧差が２倍されている。
【００６３】
図５（ａ）において、本発明の容量結合回路１００の代わりに、図１２に記載の従来の容量結合回路を使用した場合、出力端子Ｖ５２と入力端子Ｖ５ａの差は下記のようになる。
Ｖ５２−Ｖ５ａ＝（Ｖ５ｂ−Ｖ５ａ）×（２Ｃ１＋Ｃ３）／（Ｃ１＋Ｃ３）  （４）
【００６４】
式（４）に示すように、従来の容量結合回路を使用すると寄生容量Ｃ３の影響で、理想的な特性である式（３）との誤差が生じている。
このように、本発明の容量結合回路１００を用いると、理想的な特性を得られる増幅回路を実現できる。
【００６５】
《実施の形態５》
図６を用いて、本発明の実施の形態５の半導体集積回路を説明する。図６（ａ）は、本発明の実施の形態５の半導体集積回路を示す回路図であり、図６（ｂ）は本発明の実施の形態５の半導体集積回路の各ノードの波形を示す図である。本発明の実施の形態５の半導体集積回路は、実施の形態４の図５に記載の増幅回路５１０を２個（５１０ａと５１０ｂ）シリーズに接続した構成を持ち、増幅回路の動作を行う。
【００６６】
増幅回路５１０ａと５１０ｂの入力端子Ｖ５ａ（第１の入力端子）はそれぞれ入力端子Ｖ６ａに接続される。
増幅回路５１０ａの入力端子Ｖ５ｂ（第２の入力端子）は入力端子Ｖ６ｂに接続され、増幅回路５１０ａの入力端子Ｖ５ｂ（第２の入力端子）は増幅回路５１０ａの出力端子Ｖ５２に接続される。増幅回路５１０ａの出力端子Ｖ５２は出力端子Ｖ６２１に接続され、増幅回路５１０ｂの出力端子Ｖ５２は出力端子Ｖ６２２に接続される。増幅回路５１０ａと５１０ｂの制御端子ＣＮＴはそれぞれ制御端子ＣＮＴ１、ＣＮＴ２に接続される。
【００６７】
制御端子ＣＮＴ１、ＣＮＴ２に入力されるＨ／Ｌ電圧に応じて、各ノードの波形は図６（ｂ）のようになる。まず、制御端子ＣＮＴ１にＨ電圧が入力されると、増幅回路５１０ａ内部の容量素子Ｃ１（図６（ａ）には図示していない。）に Ｖ６ｂ−Ｖ６ａ の電位差に相当する電荷が蓄積されて、制御端子ＣＮＴ１にＬ電圧が入力されると、増幅回路５１０ａの出力端子Ｖ５２から電圧 Ｖ６ｂ＋（Ｖ６ｂ−Ｖ６ａ）が出力される。この電圧は、出力端子Ｖ６２１から出力されると共に、増幅回路５１０ｂの入力端子Ｖ５ｂに入力される。
【００６８】
次に制御端子ＣＮＴ２にＨ電圧が入力されると、増幅回路５１０ｂ内部の容量素子Ｃ１（図６（ａ）には図示していない。）に  Ｖ６ｂ＋（Ｖ６ｂ−Ｖ６ａ）−Ｖ６ａ の電位差に相当する電荷が蓄積されて、制御端子ＣＮＴ２にＬ電圧が入力されると、増幅回路５１０ｂの出力端子Ｖ５２から電圧 ２×（Ｖ６ｂ＋（Ｖ６ｂ−Ｖ６ａ））−Ｖ６ａ が出力される。つまり、出力端子Ｖ６２２からは、電圧 ４×Ｖ６ｂ−３×Ｖ６ａ が出力される。
【００６９】
ここで、Ｖ６２２−Ｖ６ａ を求めると下記のようになる。
Ｖ６２２−Ｖ６ａ ＝ ４×（Ｖ６ｂ−Ｖ６ａ）  （５）
式（５）に示すように、入力端子Ｖ６ａとＶ６ｂに入力された電圧の差が４倍になっている。
【００７０】
図６（ａ）の増幅回路５１０ａ及び５１０ｂの内部回路において、本発明の容量結合回路１００の代わりに、図１２に記載の従来の容量結合回路を使用した場合、出力端子Ｖ６２２と入力端子Ｖ６ａの差は下記のようになる。
Ｖ６２２−Ｖ６ａ＝（Ｖ６ｂ−Ｖ６ａ）×（２Ｃ１＋Ｃ３）２／（Ｃ１＋Ｃ３）２  （６）
式（６）に示すように、従来の容量結合回路を使用すると寄生容量Ｃ３の影響で、理想的な特性である式（５）との誤差が生じている。
【００７１】
図６（ａ）においては増幅回路５１０ａと５１０ｂの２個の増幅回路を接続したが、増幅回路５１０をｎ個シリーズに接続した場合の出力端子６２ｎと入力端子Ｖ６ａとの電圧差は下記のようになる。
Ｖ６２ｎ−Ｖ６ａ＝２ｎ×（Ｖ６ｂ−Ｖ６ａ）
【００７２】
そして、ｎ個の増幅回路５１０の内部回路に、図１２に記載の従来の容量結合回路を使用した場合は、下記のようになる。
Ｖ６２ｎ−Ｖ６ａ＝（Ｖ６ｂ−Ｖ６ａ）×（２Ｃ１＋Ｃ３）ｎ／（Ｃ１＋Ｃ３）ｎ
このように、寄生容量Ｃ３の影響で理想的な特性と大きな誤差が生じている。
【００７３】
以上説明したように、増幅回路５１０の内部回路に本発明の容量結合回路１００を用いると、理想的な特性を得られる増幅回路を実現できる。
【００７４】
《実施の形態６》
図７を用いて、本発明の実施の形態６の半導体集積回路を説明する。図７（ａ）は本発明の実施の形態６の半導体集積回路を示す回路図であり、図７（ｂ）は本発明の実施の形態６の半導体集積回路の各ノードの波形を示す図である。図７の本発明の実施の形態６の半導体集積回路は、実施の形態４の図５に記載した増幅回路５１０を用いて、波形整形回路の動作を行う。
【００７５】
入力端子Ｖ７（外部入力端子）は、スイッチ３０５ａ（第４のスイッチ）とバッファ４０１ａ（第１のバッファ）を介して、増幅回路５１０の入力端子Ｖ５ａに接続される。スイッチ３０５ａとバッファ４０１ａの間には、一端が接地された容量素子Ｃ６の他端が接続されている。
【００７６】
入力端子Ｖ７とスイッチ３０５ａとの間には、スイッチ３０５ｂ（第５のスイッチ）の一端が接続されている。スイッチ３０５ｂの他端は、容量素子Ｃ５の一端と直列に接続される。容量素子Ｃ５の他端は接地されている。スイッチ３０５ｂと容量素子Ｃ５の接続点は、バッファ４０１ｂ（第２のバッファ）に接続され、バッファ４０１ｂの出力が、増幅回路５１０の入力端子Ｖ５ｂに接続される。
【００７７】
スイッチ３０５ａと増幅回路５１０の制御端子は、制御端子（外部制御信号入力端子）ＣＮＴ７に接続され、スイッチ３０５ｂの制御端子はインバータ３０１を介して、制御端子ＣＮＴ７に接続される。
一方の出力端子Ｖ７２ａ（第１の外部出力端子）は増幅回路５１０の入力端子Ｖ５ａに接続され、他方の出力端子Ｖ７２ｂ（第２の外部出力端子）は増幅回路５１０の出力端子Ｖ５２に接続される。
【００７８】
図７のスイッチ３０５ａ及び３０５ｂの内部回路は、図３のスイッチ３０５と同じであり、図７のバッファ４０１ａ及び４０１ｂは図１１に示すようなボルテージフォロアの構成を持つ。
【００７９】
図７（ａ）の各ノードの波形を図７（ｂ）に示す。入力端子Ｖ７には、ハイ時に Ｖｈｉｇｈ＝Ｖ７ａ の信号が入力され、ロウ時に Ｖｌｏｗ＝Ｖ７ｂ の信号が、所定の周期で入力される。制御端子ＣＮＴ７のＨ／Ｌ電圧に応じて、Ｖｈｉｇｈ、Ｖｌｏｗがサンプルホールドされて、次段の増幅回路５１０の入力端子Ｖ５ａ及びＶ５ｂに入力される。増幅回路５１０の動作は実施の形態４で上述した通りであり、出力端子Ｖ７２ｂから ２×Ｖ７ｂ−Ｖ７ａ の電圧が出力される。ここで、出力端子Ｖ７２ａと出力端子Ｖ７２ｂの差を求めると、下記のようになる。
Ｖ７２ａ−Ｖ７２ｂ ＝ Ｖ７ａ−（２×Ｖ７ｂ−Ｖ７ａ）
＝ ２×（Ｖ７ａ−Ｖ７ｂ）
＝ ２×（Ｖｈｉｇｈ−Ｖｌｏｗ）     （７）
式（７）で示すように、入力端子Ｖ７に入力される信号の振幅が２倍の値になっている。
【００８０】
図７（ａ）の増幅回路５１０の内部回路において、本発明の容量結合回路１００の代わりに、図１２に記載の従来の容量結合回路を使用した場合、出力端子Ｖ７２ａと出力端子Ｖ７２ｂの差は下記のようになる。
Ｖ７２ａ−Ｖ７２ｂ ＝（Ｖｈｉｇｈ−Ｖｌｏｗ）×（２Ｃ１＋Ｃ３）／（Ｃ１＋Ｃ３）        （８）
【００８１】
式（８）に示すように、従来の容量結合回路を使用すると寄生容量Ｃ３の影響で、理想的な特性である式（７）との誤差が生じている。このように、本発明の容量結合回路１００を用いると、理想的な特性を得られる波形整形回路を実現できる。
【００８２】
《実施の形態７》
図８を用いて、本発明の実施の形態７の半導体集積回路を説明する。図８（ａ）は本発明の実施の形態７の半導体集積回路を示す回路図であり、図８（ｂ）は本発明の実施の形態７の半導体集積回路の各ノードの波形を示す図である。図８の本発明の実施の形態７の半導体集積回路は、図１に記載した容量結合回路１００（入力端子Ｖ８（図１の入力端子Ｖ１と同じ端子）、容量素子Ｃ１、出力端子Ｖ８２ｂ（図１の出力端子Ｖ２と同じ端子）、第１配線層１０１の配線１０１ａ、１０１ｂ（図８（ａ）においては、容量素子Ｃ１に含まれるために図示を省略している。）、及び第２配線層１０２の配線１０２ｃ）を有し、波形整形回路の動作を行う。
【００８３】
容量素子Ｃ１（第１の容量素子）の一端はバッファ４０１ｂ（第１のバッファ）を介して入力端子Ｖ８に接続され、他端はバッファ４０１ｄ（第２のバッファ）を介して第１の出力端子Ｖ８２ｂに接続されている。
入力端子Ｖ８とバッファ４０１ｂとの接続点にはスイッチ３０５ｂ（第３のスイッチ）の一端が接続され、スイッチ３０５ｂの他端は容量素子Ｃ５（第３の容量素子）と直列に接続されている。スイッチ３０５ｂと容量素子Ｃ５との接続点にバッファ４０１ｃ（第４のバッファ）の入力が接続され、バッファ４０１ｃの出力は第２の出力端子Ｖ８２ａに接続されている。
【００８４】
入力端子Ｖ８とバッファ４０１ｂとの接続点には更にスイッチ３０５ａ（第１のスイッチ）の一端が接続されている。スイッチ３０５ａの他端は、バッファ４０１ａ（第３のバッファ）を介して、スイッチ３０６（第２のスイッチ）の一端に接続されている。スイッチ３０６の他端は、容量素子Ｃ１とバッファ４０１ｄの接続点に接続される。また、スイッチ３０５ａとバッファ４０１ｂとの間には容量素子Ｃ６（第２の容量素子）の一端が接続されており、容量素子Ｃ６の他端は接地されている。
スイッチ３０５ａとスイッチ３０６の制御端子は、制御端子ＣＮＴに接続され、スイッチ３０５ｂの制御端子はインバータ３０１を介して制御端子ＣＮＴに接続されている。
【００８５】
入力端子Ｖ８にはある周期を持って、ハイ（Ｈ）時に Ｖｈｉｇｈ＝Ｖ８ａ の信号が入力され、ロウ（Ｌ）時に Ｖｌｏｗ＝Ｖ８ｂ の信号が入力される。制御端子ＣＮＴのＨ／Ｌ電圧に応じて、各ノードの波形は、図８（ｂ）のようになる。出力端子Ｖ８２ｂと出力端子Ｖ８２ａとの差 Ｖ８２ｂ−Ｖ８２ａ の波形は、入力端子Ｖ８の信号がハイ（Ｈ）時には式（９）のようになり、入力端子Ｖ８の信号がロウ（Ｌ）時には式（１０）のようになり、入力端子Ｖ８に入力される信号と同じ周期を持った信号となる。
Ｈ時：Ｖ８２ｂ−Ｖ８２ａ ＝ ２×（Ｖ８ａ−Ｖ８ｂ）        （９）
Ｌ時：Ｖ８２ｂ−Ｖ８２ａ ＝ Ｖ８ａ−Ｖ８ｂ                （１０）
【００８６】
図８（ａ）において、本発明の容量結合回路１００の代わりに、図１２に記載の従来の容量結合回路を使用した場合、出力端子Ｖ８２ａと出力端子Ｖ８２ｂの差は下記のようになり、入力端子Ｖ８の信号と同じ周期を持った信号となる。
Ｈ時：Ｖ８２ｂ−Ｖ８２ａ ＝ （Ｖ８ａ−Ｖ８ｂ）×（２Ｃ１＋Ｃ３）／（Ｃ１＋Ｃ３））        （１１）
Ｌ時：Ｖ８２ｂ−Ｖ８２ａ ＝ Ｖ８ａ−Ｖ８ｂ        （１２）
【００８７】
式（１１）に示すように、従来の容量結合回路を使用すると寄生容量Ｃ３の影響で、所望の波形である式（９）との誤差が生じている。このように、本発明の容量結合回路１００を用いると、所望の波形を得られる波形整形回路を実現できる。
【００８８】
《実施の形態８》
図９を用いて、本発明の実施の形態８の半導体集積回路を説明する。図９は本発明の実施の形態８の半導体集積回路を示す回路図である。図９の本発明の実施の形態８の半導体集積回路は、図１に記載した容量結合回路１００（容量素子Ｃ１、出力端子Ｖ９２（図１の出力端子Ｖ２と同じ端子）、第１配線層１０１の配線１０１ａ、１０１ｂ（図９においては、容量素子Ｃ１に含まれるために図示を省略している。）、及び第２配線層１０２の配線１０２ｃ）を有する、水晶発振回路である。水晶振動子９０１の両端にインバータ３０１の入力端子及び出力端子が接続されており、インバータ３０１の出力端子がバッファ４０１を介して容量素子Ｃ１に接続されている。
【００８９】
図９のようにインバータ３０１と水晶振動子９０１を組み合わせることで、発振が生じる。この発振波形は、バッファ４０１でインピーダンス変換されて、容量素子Ｃ１に入力され、ＤＣ成分が取り除かれる。ここでは、本発明の容量結合回路を利用しているので、発振振幅が減衰することはない。しかし、図１２に記載した従来の容量結合回路を使用した場合、発振振幅は、 Ｃ１／（Ｃ１＋Ｃ３） 倍に減衰して出力されることになり、寄生容量Ｃ３の影響で理想的な発振波形との誤差が生じる。
【００９０】
また、本発明の容量結合回路１００を使用した場合、配線間容量Ｃ２は元の容量素子Ｃ１の容量値を大きくするので、たとえ出力端子Ｖ９２に不要な容量が付いた場合でも、発振振幅の減衰は、従来の容量結合回路を利用した場合と比較して、小さくなる。
【００９１】
《実施の形態９》
図１０及び図１１を用いて、本発明の実施の形態９の半導体集積回路を説明する。図１０は本発明の実施の形態９の半導体集積回路を示す回路図である。図１０の本発明の実施の形態９の半導体集積回路は、図１に記載した容量結合回路１００を２つ（１００ａと１００ｂ）有する、増幅回路である。
【００９２】
第１の容量結合回路１００ａ（入力端子Ｖ１０１、容量素子Ｃ１１、第１配線層１０１の配線１０１ａ、１０１ｂ（図１０においては、容量素子Ｃ１１に含まれるために図示を省略している。）、及び第２配線層１０２の配線１０２ｃ）は、アンプ１０１０の入力側に接続されており、第２の容量結合回路１００ｂ（容量素子Ｃ１、出力端子Ｖ１０２、第１配線層１０１の配線１０１ａ、１０１ｂ（図１０においては、容量素子Ｃ１に含まれるために図示を省略している。）、及び第２配線層１０２の配線１０２ｃ）はアンプ１０１０の出力側に接続されている。第１の容量結合回路１００ａにおいては、配線間容量Ｃ１２が第１配線層１０１の配線１０１ａと第２配線層１０２の配線１０２ｃに対して付く。また、第２の容量結合回路１００ｂには、配線間容量Ｃ２が第１配線層１０１の配線１０１ａと、第２配線層１０２の配線１０２ｃに対して付いている。
【００９３】
アンプ１０１０の非反転入力端子に容量素子Ｃ１１が接続され、反転入力端子には抵抗Ｒ１（第１の抵抗）が接続されている。抵抗Ｒ１の他端は接地されている。アンプ１０１０の出力端子は、容量素子Ｃ１に接続されている。また、抵抗Ｒ２（第２の抵抗）の一端が、アンプ１０１０の出力端子と容量素子Ｃ１との接続点に接続され、抵抗Ｒ２の他端が反転入力端子と抵抗Ｒ１との接続点に接続されている。アンプ１０１０は、図１１に記載のアンプ１０１０と同一である。図１１については、実施の形態３で説明したため、重複する説明を省略する。
【００９４】
上記のように構成された本発明の半導体集積回路の入力端子Ｖ１０１に、振幅Ｖｉｎの信号が入力されると、アンプ１０１０の非反転入力端子の入力容量をＣｇｓとした場合、振幅Ｖｉｎは、 （Ｃ１１＋Ｃ１２）／（Ｃ１１＋Ｃ１２＋Ｃｇｓ） 倍されて、非反転入力端子に入力される。
【００９５】
アンプ１０１０の非反転入力端子に入力される信号は、（Ｒ１＋Ｒ２）／Ｒ１ 倍に増幅されて、容量結合回路１００ｂの容量素子Ｃ１に供給され、振幅が減衰することなく出力端子Ｖ１０２から出力される。出力端子Ｖ１０２から出力される信号の振幅をＶｏｕｔとすると、Ｖｏｕｔは下記のようになる。
Ｖｏｕｔ ＝ Ｖｉｎ×（Ｃ１１＋Ｃ１２）／（Ｃ１１＋Ｃ１２＋Ｃｇｓ）×（Ｒ１＋Ｒ２）／Ｒ１        （１３）
【００９６】
図１０において、本発明の容量結合回路１００ａ及び１００ｂの代わりに、図１２に記載の従来の容量結合回路を２つ使用した場合、出力端子Ｖ１０２から出力される信号の振幅Ｖｏｕｔは、下記のようになる。
Ｖｏｕｔ＝Ｖｉｎ×Ｃ１／（Ｃ１＋Ｃ３＋Ｃｇｓ）×（Ｒ１＋Ｒ２）／Ｒ１×Ｃ１／（Ｃ１＋Ｃ３）        （１４）
式（１４）で示すように、寄生容量Ｃ３の影響で所望の波形である式（１３）との誤差が生じている。
【００９７】
また、本発明の容量結合回路１００ｂを使用した場合、配線間容量Ｃ２は元の容量素子Ｃ１の容量値を大きくするので、たとえ出力端子Ｖ１０２に不要な容量が付いた場合でも、振幅の減衰は、従来の容量結合回路を利用した場合と比較して、小さくなる。
【産業上の利用可能性】
【００９８】
本発明に係る半導体集積回路は、プロセス工程を追加することなく、理想的な回路特性、精度あるいは、容量結合によるノイズやクロストークの低減が必要とされる半導体集積回路、特にレベルシフト回路、増幅回路、波形整形回路、発振回路、サンプルホールド回路、スイッチングキャパシタ回路として有用である。
【図面の簡単な説明】
【００９９】
【図１】本発明の実施の形態１に記載の半導体集積回路
【図２】本発明の実施の形態２に記載の半導体集積回路
【図３】図２に記載のスイッチ３０５、３０６の内部回路
【図４】本発明の実施の形態３に記載の半導体集積回路
【図５】本発明の実施の形態４に記載の半導体集積回路
【図６】本発明の実施の形態５に記載の半導体集積回路
【図７】本発明の実施の形態６に記載の半導体集積回路
【図８】本発明の実施の形態７に記載の半導体集積回路
【図９】本発明の実施の形態８に記載の半導体集積回路
【図１０】本発明の実施の形態９に記載の半導体集積回路
【図１１】図４〜１０に記載のバッファの内部回路
【図１２】従来の半導体集積回路
【符号の説明】
【０１００】
Ｖ１、Ｖ４１、Ｖ５ａ、Ｖ５ｂ、Ｖ６ａ、Ｖ６ｂ、Ｖ７、Ｖ８、Ｖ１０１、Ｖ１２１    入力端子
Ｖ２、Ｖ４２、Ｖ５２、Ｖ７２ａ、Ｖ７２ｂ、Ｖ８２ａ、Ｖ８２ｂ、Ｖ９２、Ｖ１０２、Ｖ１２２、Ｖ６２１、Ｖ６２２  出力端子
ＣＮＴ、ＣＮＴ１、ＣＮＴ２、ＣＮＴ７、Ｖ１１３  制御端子
Ｖ１１１、Ｖ１１２  入出力端子
１００  容量結合回路
１０１  第１配線層
１０１ａ、１０１ｂ  第１配線層の金属配線
１０２  第２配線層
１０２ｃ  第２配線層の金属配線
１０３  ポリシリコン
１０４、１０５  コンタクト
１０６  窒化膜
１０７  絶縁膜
１０８  Ｎ型ウェル
１０９  Ｐ型基板
３０１  インバータ
３０５ａ、３０５ｂ、３０６  スイッチ
４０１  バッファ
９０１  水晶振動子
１０１０  アンプ
Ｃ１、Ｃ５、Ｃ６、Ｃ１１  容量素子
Ｃ２、Ｃ３、Ｃ４、Ｃ１２  容量
Ｒ１、Ｒ２  抵抗
ＰＭＯＳ１、ＰＭＯＳ２  ＰｃｈＭＯＳ
ＮＭＯＳ１、ＰＭＯＳ２  ＮｃｈＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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