(57)【要約】【課題】消去セルのしきい値電圧を高めることにより、消去セルのしきい値電圧とプログラムセルのしきい値電圧との差によるインターフェランス効果が低減可能なＮＡＮＤ型フラッシュメモリ素子のリカバリ方法を提供する。【解決手段】半導体基板上に形成された多数のセルブロックよりなり、１つのセルブロックは多数のセルが直列に連結されて１つのセルストリングをなす多数のセルストリングを含み、前記セルストリングとドレイン間、及び前記セルストリングとソース間にそれぞれドレイン選択トランジスタ及びソース選択トランジスタが形成されるＮＡＮＤ型フラッシュメモリ素子において、消去後に選択されたビット線を介して前記ドレインに所定のバイアスを印加し、選択された前記セルブロックの前記ドレイン選択トランジスタ及びソース選択トランジスタに所定のバイアスを印加し、且つ、前記ソースに接地電圧を印加することにより、リカバリを行う。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された多数のセルブロックよりなり、１つのセルブロックは多数のセルが直列に連結されて１つのセルストリングをなす多数のセルストリングを含み、前記セルストリングとドレイン間、及び前記セルストリングとソース間にそれぞれドレイン選択トランジスタ及びソース選択トランジスタが形成されるＮＡＮＤ型フラッシュメモリ素子において、
消去後に選択されたビット線を介して前記ドレインに所定のバイアスを印加し、選択された前記セルブロックの前記ドレイン選択トランジスタ及びソース選択トランジスタに所定のバイアスを印加し、且つ、前記ソースに接地電圧を印加することにより、リカバリを行うことを特徴とするＮＡＮＤ型フラッシュメモリ素子のリカバリ方法。
【請求項２】
前記ドレイン選択トランジスタ及びソース選択トランジスタに印加するバイアスは、前記ドレインに印加するバイアスと同一またはそれより大きいことを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ素子のリカバリ方法。
【請求項３】
前記選択されていないセルブロックの前記ドレイン選択トランジスタ及びソース選択トランジスタに接地電圧を印加することを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ素子のリカバリ方法。
【請求項４】
前記選択されたセルブロックのセルゲートに負のバイアスを印加することにより、前記セルの消去しきい値電圧を調節することを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ素子のリカバリ方法。
【請求項５】
前記選択されていないセルブロックのセルゲートはフローティングさせることを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ素子のリカバリ方法。
【請求項６】
前記半導体基板に負のバイアスを印加することにより、前記ドレインと前記ソースとの間の電流を増やすことを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ素子のリカバリ方法。
【請求項７】
半導体基板上に形成された多数のセルブロックよりなり、１つのセルブロックは多数のセルが直列に連結されて１つのセルストリングをなす多数のセルストリングを含み、前記セルストリングとドレイン間、及び前記セルストリングとソース間にそれぞれドレイン選択トランジスタ及びソース選択トランジスタが形成されるＮＡＮＤ型フラッシュメモリ素子において、
消去後に前記ドレインに所定のバイアスを印加し、選択された前記セルブロックの前記ドレイン選択トランジスタ及びソース選択トランジスタに所定のバイアスを印加し、且つ、前記ドレインに接地電圧を印加することにより、リカバリを行うことを特徴とするＮＡＮＤ型フラッシュメモリ素子のリカバリ方法。
【請求項８】
前記ドレイン選択トランジスタ及びソース選択トランジスタに印加するバイアスは、前記ドレインに印加するバイアスと同一またはそれより大きいことを特徴とする請求項７記載のＮＡＮＤ型フラッシュメモリ素子のリカバリ方法。
【請求項９】
前記選択されていないセルブロックの前記ドレイン選択トランジスタ及びソース選択トランジスタに接地電圧を印加することを特徴とする請求項７記載のＮＡＮＤ型フラッシュメモリ素子のリカバリ方法。
【請求項１０】
前記選択されたセルブロックのセルゲートに負のバイアスを印加することにより、前記セルの消去しきい値電圧を調節することを特徴とする請求項７記載のＮＡＮＤ型フラッシュメモリ素子のリカバリ方法。
【請求項１１】
前記選択されていないセルブロックのセルゲートはフローティングさせることを特徴とする請求項７記載のＮＡＮＤ型フラッシュメモリ素子のリカバリ方法。
【請求項１２】
前記半導体基板に負のバイアスを印加することにより、前記ドレインと前記ソースとの間の電流を増やすことを特徴とする請求項７記載のＮＡＮＤ型フラッシュメモリ素子のリカバリ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリ素子のリカバリ方法に係り、特に、消去セルのしきい値電圧を高めることにより、消去セルのしきい値電圧とプログラムセルのしきい値電圧との差によるインターフェランス（干渉）効果が低減可能なＮＡＮＤ型フラッシュメモリ素子のリカバリ方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ素子は多数のセルブロックよりなり、１つのセルブロックは、データを蓄積するための多数のセルが直列に連結されて１つのストリングをなす多数のセルストリングと、セルストリングとドレイン間、及びセルストリングとソース間にそれぞれ形成されたドレイン選択トランジスタ及びソース選択トランジスタとを備えてなる。かかるＮＡＮＤ型フラッシュメモリ素子のセルの場合、半導体基板上の所定の領域にＳＴＩ工程により素子分離膜が形成された後、半導体基板上の所定の領域にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されたゲートが形成され、且つ、ゲートの両側に接合部が形成される。
【０００３】
この種のＮＡＮＤ型フラッシュメモリ素子は、デザインルールの減少に伴いセル同士の間隔が狭まり、その結果、隣接セルの動作に影響されてセルの状態が変動するインターフェランス効果(interference effect)が起きる。例えば、プログラムに当たり、プログラムセルのしきい値電圧が周辺セルのしきい値電圧に影響されることにより、周辺セルが消去され過ぎた場合、これに影響されてプログラムセルのしきい値電圧が変わることになる。このため、プログラムセルのしきい値電圧の分布が広範に変わり、これは、チップのフェイルにつながる。
【０００４】
図１は、ＮＡＮＤ型フラッシュメモリセルのプログラムしきい値電圧の分布を示すグラフである。これを参照すれば、周辺セルがプログラムされている場合（Ａ）と周辺セルが消去されている場合（Ｂ）におけるしきい値電圧の分布が大きく異なるということが分かる。これは、従来のＮＡＮＤ型フラッシュメモリ素子の場合、セルを消去してからプログラムを行うため、周辺セルの状態に応じてセルのしきい値電圧に大きな差がつくからである。一方、図２は、セルストリングの第１７番目のセルをプログラムしながら、全セルのしきい値電圧の変化をモニタリングした結果を示すものである。同グラフから明らかなように、第１６番目及び第１８番目のセルを除く残りのセルのプログラム時におけるしきい値電圧の変化は極めて小であるのに対し、第１６番目のセル及び第１８番目のセルのプログラム時におけるしきい値電圧の分布は相対的に極めて大である。これは、第１６番目のセル及び第１８番目のセルの消去しきい値電圧とプログラムしきい値電圧との差が第１７番目のセルのしきい値電圧に影響され、その結果、しきい値電圧が変わることに起因する。このため、消去セルのしきい値電圧とプログラムセルのしきい値電圧との差を狭めなければ、周辺セルのインターフェランス効果を極力抑えることができない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、消去セルのしきい値電圧を高めることにより、消去セルのしきい値電圧とプログラムセルのしきい値電圧との差によるインターフェランス効果が低減可能なＮＡＮＤ型フラッシュメモリ素子のリカバリ方法を提供することにある。
【０００６】
本発明においては、消去セルのしきい値電圧とプログラムセルのしきい値電圧との差を減らすことにより、インターフェランス効果の低減を図っている。これは、消去セルのしきい値電圧とプログラムセルのしきい値電圧との差がインターフェランス効果を引き起こす大きな原因となるためである。ところが、プログラムセルのしきい値電圧の変化量はほとんどないため、消去セルのしきい値電圧を高めることにより、プログラムセルのしきい値電圧と消去セルのしきい値電圧との差を減らしている。通常、消去セルのしきい値電圧は消去検証よりも低過ぎている。このため、しきい値電圧を消去検証に近づけることにより、インターフェランス効果によるプログラムセルのしきい値電圧差を現レベルよりも半減させることができる。
【課題を解決するための手段】
【０００７】
本発明の一実施例に係るＮＡＮＤ型フラッシュメモリ素子のリカバリ方法は、半導体基板上に形成された多数のセルブロックよりなり、１つのセルブロックは多数のセルが直列に連結されて１つのセルストリングをなす多数のセルストリングを含み、前記セルストリングとドレイン間、及び前記セルストリングとソース間にそれぞれドレイン選択トランジスタ及びソース選択トランジスタが形成されるＮＡＮＤ型フラッシュメモリ素子において、消去後に選択されたビット線を介して前記ドレインに所定のバイアスを印加し、選択された前記セルブロックの前記ドレイン選択トランジスタ及びソース選択トランジスタに所定のバイアスを印加し、且つ、前記ソースに接地電圧を印加することにより、リカバリを行う。
【０００８】
前記ドレイン選択トランジスタ及びソース選択トランジスタに印加するバイアスは、前記ドレインに印加するバイアスと同一またはそれより大きいことを。
【０００９】
前記選択されていないセルブロックの前記ドレイン選択トランジスタ及びソース選択トランジスタに接地電圧を印加する。
【００１０】
前記選択されたセルブロックのセルゲートに負のバイアスを印加することにより、前記セルの消去しきい値電圧を調節する。
【００１１】
前記選択されていないセルブロックのセルゲートはフローティングさせる。
【００１２】
前記半導体基板に負のバイアスを印加することにより、前記ドレインと前記ソースとの間の電流を増やす。
【００１３】
また、本発明の他の実施例に係るＮＡＮＤ型フラッシュメモリ素子のリカバリ方法は、半導体基板上に形成された多数のセルブロックよりなり、１つのセルブロックは多数のセルが直列に連結されて１つのセルストリングをなす多数のセルストリングを含み、前記セルストリングとドレイン間、及び前記セルストリングとソース間にそれぞれドレイン選択トランジスタ及びソース選択トランジスタが形成されるＮＡＮＤ型フラッシュメモリ素子において、消去後に前記ドレインに所定のバイアスを印加し、選択された前記セルブロックの前記ドレイン選択トランジスタ及びソース選択トランジスタに所定のバイアスを印加し、且つ、前記ドレインに接地電圧を印加することにより、リカバリを行う。
【００１４】
前記ドレイン選択トランジスタ及びソース選択トランジスタに印加するバイアスは、前記ドレインに印加するバイアスと同一またはそれより大きいことを。
【００１５】
前記選択されていないセルブロックの前記ドレイン選択トランジスタ及びソース選択トランジスタに接地電圧を印加する。
【００１６】
前記選択されたセルブロックのセルゲートに負のバイアスを印加することにより、前記セルの消去しきい値電圧を調節する。
【００１７】
前記選択されていないセルブロックのセルゲートはフローティングさせる。
【００１８】
前記半導体基板に負のバイアスを印加することにより、前記ドレインと前記ソースとの間の電流を増やす。
【発明の効果】
【００１９】
本発明によれば、ビット線若しくはソースに所定のバイアスを印加し、セルゲートに負のバイアスを印加してセルのフローティングゲートに電子が注入されるべくリカバリを行うことにより消去しきい値電圧の分布を狭め、その結果、インターフェランス効果を最小化することができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照して本発明の実施例を詳述する。
【００２１】
図３は、本発明に係るＮＡＮＤ型フラッシュメモリ素子のリカバリ方法の原理を説明するためにビット線方向へのセルストリングの断面の概略図である。
【００２２】
図３を参照すれば、トリプルウェル構造の半導体基板１０の上に多数のセル２０が直列に連結されてストリングを形成するが、セル２０のそれぞれはトンネル酸化膜２１、フローティングゲート２２、誘電体膜２３及びコントロールゲート２４が積層されてスタックゲートが形成され、且つ、スタックゲートの両側に接合部２５が形成される。また、ドレイン３０とセルストリングとの間にドレイン選択トランジスタ４０が形成され、ソース５０とセルストリングとの間にソース選択トランジスタ６０が形成される。ここで、ドレイン３０にはビット線ＢＬを介して所定のバイアスが印加され、ソース５０には共通のソース線ＣＳＬを介して所定のバイアスが印加される。さらに、ドレイン選択トランジスタ４０及びソース選択トランジスタ６０には、ドレイン選択線ＤＳＬ及びソース選択線ＳＳＬを介して所定のバイアスが印加される。
【００２３】
上記の如き構成において、セルを消去してからビット線にバイアスを印加すれば、ソース５０からドレイン３０へと電子が流れ、その一部はフローティングゲート２２の内部に入る。このとき、ドレイン３０とソース５０との間の電流が増えるに伴い、フローティングゲート２２に入る電子の量も増える。例えば、ビット線ＢＬ、ドレイン選択線ＤＳＬ及びソース選択線ＳＳＬを介してドレイン３０、ドレイン選択トランジスタ４０及びソース選択トランジスタ６０にそれぞれ５Ｖを印加し、ソース５０及びセルゲートに電圧ＶＧとしてそれぞれ接地電圧Ｖｓｓを印加すれば、消去されたセルのしきい値電圧が負の電圧を有することになる。このため、全セルはターンオンの状態となってドレイン３０とソース５０との間に電流が流れ、この電流によりチャンネル内の電子がフローティングゲート２２に入り、その結果、セルのリカバリ（弱いプログラム）が行われる。このとき、リカバリは、トンネル酸化膜にかかる電位差が大になるという点で、消去しきい値電圧が低くて消去され過ぎるに伴い一層良好に行われ、且つ、ドレイン３０とソース５０との間の電流が増えるに伴い一層良好に行われる。ここで、消去セルのしきい値電圧が一定のレベル、例えば、ゲート電圧が０Ｖである場合に約−１．５Ｖになると、セルのＧＭ特性によってセルが飽和領域(saturation region)から線形領域(linear region)へと遷移することによりセル電流が急減し、その結果、電子の流れも止まってそれ以上フローティングゲートへと入る電子も無くなる。このため、ゲートに印加する負のバイアスによってリカバリ後の消去しきい値電圧を一定のレベルに保つことが可能になる。
【００２４】
図４は、本発明の一実施例に係るＮＡＮＤ型フラッシュメモリ素子のリカバリ方法を説明するためのセルブロックの概略図である。
【００２５】
図４を参照すると、選択されたセルブロック１００と選択されていないセルブロック２００のビット線ＢＬ０及びＢＬ１に所定のバイアス、例えば、５Ｖのバイアスを印加する。ビット線ＢＬ０及びＢＬ１は全ブロックに接続されているため、ドレイン選択線ＤＳＬ０を介してドレイン選択トランジスタ１１０に所定のバイアスを印加することにより、選択されたセルブロック１００と選択されていないセルブロック２００を区分する。すなわち、選択されたセルブロック１００のドレイン選択線ＤＳＬ０を介して所定のバイアスを印加することにより、ドレイン選択トランジスタ１１０をターンオンさせ、選択されていないセルブロック２００のドレイン選択線ＤＳＬ１を介して０Ｖのバイアスを印加することにより、ドレイン選択トランジスタ２１０をターンオフさせる。このとき、選択されたセルブロック１００のソース選択線ＳＳＬ０を介して所定のバイアスを印加することにより、ソース選択トランジスタ１２０をターンオンさせ、選択されていないセルブロック２００のソース選択線ＳＳＬ１を介して０Ｖのバイアスを印加することにより、ソース選択トランジスタ２２０をターンオフさせる。ここで、選択されたセルブロック１００のドレイン選択線ＤＳＬ０とソース選択線ＳＳＬ０を介して印加されるバイアスは、好ましくは、ビット線ＢＬ０及びＢＬ１を介して印加されるバイアスを十分にセルに伝えるために、ビット線ＢＬ１を介して印加されるバイアスと同じであるか、あるいは、ドレイン選択トランジスタ１１０のしきい値電圧以上の高いバイアスを印加する。そして、選択されたセルブロック１００のセルに印加するバイアスは、セルのＧＭ値を考慮に入れ、目標とするリカバリ後のしきい値電圧を反映して負の電圧を印加すれば良い。すなわち、セルのＧＭ値が１．５Ｖである場合（線形領域の幅が１．５Ｖ）、目標とするしきい値電圧が−１．５Ｖであればゲートに０Ｖを印加すればよく、目標とするしきい値電圧の変化に応じてゲートバイアスを調節すれば良い。このとき、選択されていないセルブロック２００のセルゲートはフローティングさせ、共通のソース線ＣＳＬを介してソースに接地電圧Ｖｓｓを印加する。
【００２６】
上述の如く、ビット線ＢＬ０及びＢＬ１に高電圧を印加し、且つ、セルゲートに負のバイアスを印加してリカバリする過程で、半導体基板に負のバイアスを印加してビット線ＢＬ０及びＢＬ１と共通のソースＣＳ間の電流を増やすことができる。
【００２７】
一方、本発明の他の実施例においては、共通のソース線ＣＳＬを介してソースに所定のバイアス、例えば、５Ｖのバイアスを印加し、共通のソース線ＣＳＬを介して印加されるバイアス以上のバイアスを選択されたセルブロック１００のドレイン選択線ＤＳＬ及びソース選択線ＳＳＬを介してドレイン選択トランジスタ１１０及びソース選択トランジスタ１２０に印加し、そして、セルのゲートに負のバイアスを印加することによりリカバリを行う。このとき、ビット線ＢＬと共通のソースＣＳとの間の電流を増やすために、半導体基板に負のバイアスを印加しても良い。
【００２８】
図５は、本発明に係るＮＡＮＤ型フラッシュメモリ素子のリカバリ後のプログラム時におけるプログラムしきい値電圧の分布を示すグラフであり、図５を参照すれば、周辺セルがプログラムされている場合（Ａ）と周辺セルが消去されている場合（Ｂ）におけるしきい値電圧の分布が従来と比較して大幅に低減されていることが分かる。これより、インターフェランス効果が大幅に減っていることが確認できる。
【００２９】
図６は、ステップパルス方式によりプログラムを行った場合のセルしきい値電圧の分布を示すグラフであり、１０１は、１ブロックのリカバリを行ってからプログラムを行った場合のしきい値電圧の分布を示すものであり、１０２は、１ブロックのリカバリを行わずにプログラムを行った場合のしきい値電圧の分布を示すものである。また、１０３は１ページのリカバリを行ってからプログラムを行った場合のしきい値電圧の分布を示すものであり、１０４は、１ページのリカバリを行わずにプログラムを行った場合のしきい値電圧の分布を示すものである。同図から明らかなように、ステップパルス方式によりプログラムを行った場合でも、インターフェランス効果の低減、すなわち、プログラムセルと消去セルとのしきい値電圧の差の低減によりしきい値電圧の分布が大幅に改善されていることが確認できる。
【図面の簡単な説明】
【００３０】
【図１】ＮＡＮＤ型フラッシュメモリセルのプログラムしきい値電圧の分布を示すグラフである。
【図２】セルストリングの第１７番目のセルをプログラムしながら、全セルのしきい値電圧の変化をモニタリングした結果を示すグラフである。
【図３】本発明に係るＮＡＮＤ型フラッシュメモリ素子のリカバリ方法の原理を説明するためのセルストリングの断面の概略図である。
【図４】本発明の一実施例に係るＮＡＮＤ型フラッシュメモリ素子のリカバリ方法を説明するためのセルブロックの概略図である。
【図５】本発明に係るＮＡＮＤ型フラッシュメモリ素子のリカバリ後のプログラム時におけるプログラムしきい値電圧の分布を示すグラフである。
【図６】ステップパルス方式によりプログラムを行った場合のセルしきい値電圧の分布を示すグラフである。
【符号の説明】
【００３１】
１０    半導体基板
２０    セル
２１    トンネル酸化膜
２２    フローティングゲート
２３    誘電体膜
２４    コントロールゲート
２５    接合部
３０    ドレイン
４０    選択トランジスタ
５０    ソース
６０    ソース選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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