(57)【要約】  【課題】分周数を切り替える時の誤動作が生じる遅延時間のマージンを大きくしたプリスケーラ回路を提供する。  【解決手段】第１〜第６のＤ型フリップフロップ回路５４ａ、５４ｂ、５４ｃ、５４ｄ、５４ｅ、５４ｆ、第１及び第２のＡＮＤ回路５５ａ、５５ｂ、及び第１及び第２のＯＲ回路５６ａ、５６ｂから構成される分周数切換部５９ａと、第３のＡＮＤ回路５５ｃ、第３のＯＲ回路５６ｃ、及び第１及び第２のＮＯＲ回路５７ａ、５７ｂから構成される分周切換制御部５９ｂとを備える。分周数切換部は、第１及び第２のＮＯＲ回路に入力するモジュラス信号の制御により、第１及び第２のＡＮＤ回路５５ａ、５５ｂを介して、Ｎ、Ｎ＋１、Ｎ＋２の分周数を制御する機能を有する。分周切換制御部は、第３のＡＮＤ回路に入力するモジュラス信号の制御により、８、１６の分周を制御する機能を有する。【選択図】  図７
2006054806.tif 000002
【特許請求の範囲】
【請求項１】
第１〜第４のＤ型フリップフロップ回路（以下ＤＦＦ回路）と、第１及び第２のＡＮＤ回路と、第１及び第２のＯＲ回路とを備え、
前記第１のＡＮＤ回路の出力が前記第１のＤＦＦ回路のデータ入力に接続され、前記第１のＤＦＦ回路の正出力が前記第２のＡＮＤ回路の一方の入力に接続され、前記第２のＡＮＤ回路の出力が前記第２のＤＦＦ回路のデータ入力に接続され、前記第１のＯＲ回路の入力に前記第４のＤＦＦ回路の正出力と前記第１のＤＦＦ回路の正出力が接続され、前記第１のＯＲ回路の出力が前記第２のＯＲ回路の一方の入力に接続され、前記第２のＯＲ回路の他方の入力に前記第２のＤＦＦ回路の正出力が接続され、前記第２のＯＲ回路の出力が前記第３のＤＦＦ回路のデータ入力に接続され、前記第３のＤＦＦ回路の負出力が前記第４のＤＦＦ回路のデータ入力に接続され、前記第４のＤＦＦの正出力が前記第１のＡＮＤ回路の一方の入力に接続され、
前記第１のＡＮＤ回路の他方の入力にモジュラス信号が入力され、前記第２のＡＮＤ回路の他方の入力に第１のＡＮＤ回路に入力されものとは異なるモジュラス信号が入力され、前記第１のＡＮＤ回路と前記第２のＡＮＤ回路の入力に入力されるモジュラス信号を制御することにより、分周数を可変としたプリスケーラ回路。
【請求項２】
前記第１〜第４のＤＦＦ回路のクロック入力には、同一のクロック信号が入力され、前記第１〜第４のＤＦＦ回路の同期がとられる請求項１に記載のプリスケーラ回路。
【請求項３】
第５のＤＦＦ回路を更に備え、前記第３のＤＦＦ回路の負出力が前記第５のＤＦＦ回路のクロック入力に接続され、前記第５のＤＦＦ回路の負出力が前記第５のＤＦＦ回路のデータ入力に接続され、前記第１及び第２のＡＮＤ回路のモジュラス入力の入力信号を制御することにより、前記第５のＤＦＦ回路の正出力において、分周数８の出力を可能とした請求項１または２に記載のプリスケーラ回路。
【請求項４】
第６のＤＦＦ回路を更に備え、前記第５のＤＦＦ回路の正出力が前記第６のＤＦＦ回路のクロック入力に接続され、前記第６のＤＦＦ回路の負出力が前記第６のデータ入力に接続され、前記第１及び第２のＡＮＤ回路のモジュラス入力の入力信号を制御することにより、前記第６のＤＦＦ回路の正出力において、分周数１６の出力を可能とした請求項３に記載のプリスケーラ回路。
【請求項５】
第３のＡＮＤ回路と、第３のＯＲ回路と、第１のＮＯＲ回路と、第２のＮＯＲ回路とを含む分周切換制御部を更に備え、
前記第６のＤＦＦ回路の正出力が前記第３のＡＮＤ回路の一方の入力に接続され、前記第３のＡＮＤ回路の他方の入力にモジュラス信号が入力され、前記第３のＡＮＤ回路の出力が前記第３のＯＲ回路の一方の入力に接続され、前記第３のＯＲ回路の他方の入力に前記第５のＤＦＦ回路の正出力が接続され、前記第３のＯＲ回路の出力が前記第１のＮＯＲ回路の一方の入力に接続され、前記第１のＮＯＲ回路の他方の入力に前記第３のＡＮＤ回路のモジュラス信号とは異なるモジュラス信号が入力され、前記第１のＮＯＲ回路の出力が前記第１のＡＮＤ回路の分周可変入力に接続され、前記第５のＤＦＦ回路の正出力が前記第２のＮＯＲ回路の一方の入力に接続され、前記第２のＮＯＲ回路の他方の入力に前記第３のＡＮＤ回路、及び前記第１のＮＯＲ回路とは異なるモジュラス信号が入力され、前記第２のＮＯＲ回路の出力が前記第２のＡＮＤ回路の分周可変入力に接続された請求項４に記載のプリスケーラ回路。
【請求項６】
前記第１及び第２のＮＯＲ回路に入力するモジュラス信号の制御により、Ｎ、Ｎ＋１、Ｎ＋２の分周数を制御する機能を有する請求項５に記載のプリスケーラ回路。
【請求項７】
前記第３のＡＮＤ回路に入力するモジュラス信号の制御により、８、１６の分周を制御する機能を有する請求項５に記載のプリスケーラ回路。
【請求項８】
前記第１及び第２のＮＯＲ回路に入力するモジュラス信号の制御により、Ｎ、Ｎ＋１、Ｎ＋２の分周数を制御する機能を有し、かつ前記第３のＡＮＤ回路に入力するモジュラス信号の制御により、８、１６の分周を制御する機能を有することにより、８、９、１０、１６、１７、１８の分周数に可変することが可能な請求項５に記載のプリスケーラ回路。
【請求項９】
前記第５のＤＦＦ回路の正出力から、８、９、１０の分周数を出力し、前記第６のＤＦＦ回路の正出力から、１６、１７、１８の分周数を出力する請求項８に記載のプリスケーラ回路。
【請求項１０】
前記第５及び第６のＤＦＦ回路の正出力が入力される出力切り換え回路を更に備え、前記出力切り換え回路の出力をプリスケーラ回路の出力として、プリスケーラ回路の出力信号は、前記出力切り換え回路に対する切り換え制御信号により、８、９、１０の分周数の信号と１６、１７、１８の分周数の信号とが切り換えられる請求項９に記載のプリスケーラ回路。
【請求項１１】
前記切り換え制御信号として、前記第３のＡＮＤ回路に入力するモジュラス信号を用いる請求項１０に記載のプリスケーラ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、分周数を制御するモジュラス信号を変えることなく、分周数を切り替える時の誤動作が生じる遅延時間のマージンを大きくしたプリスケーラ回路に関するものである。
【背景技術】
【０００２】
近年、携帯電話等の移動体通信は、使用周波数帯域が高くなってきており、この移動体通信に使用されるプリスケーラを含むＰＬＬ回路も高周波帯域に対応した動作が必要となっている。そこで、遅延時間による誤動作を回避する方法が提案されている。以下、図１を参照しながら、特許文献１に示された、遅延時間を回避する２モジュラスプリスケーラの構成について説明する。また、図２を参照しながら、図１と同動作の構成の異なる従来の２モジュラスプリスケーラと、従来の３モジュラスプリスケーラの構成について説明する。
【０００３】
特許文献１に記載された従来の２モジュラスプリスケーラは、図１に示すように、Ｄ型フリップフロップ（以下ＤＦＦと略称する）回路と論理回路（ＮＡＮＤ回路）で構成されている。クロック入力端子１１より入力されるクロック信号は、３個のＤＦＦ回路１４ａ、１４ｂ、１４ｃのクロック入力に入力される。第１のＤＦＦ回路１４ａのデータ入力には、第３のＤＦＦ回路１４ｃのＱ出力が、第１のＮＡＮＤ回路１５ａの第１の入力を介して接続される。第２のＤＦＦ回路１４ｂのデータ入力には、第３のＤＦＦ回路１４ｃのＮＱ出力が第２のＮＡＮＤ回路１５ｂの第１の入力を介して接続される。第２のＮＡＮＤ回路１５ｂの第２の入力には、第１のＤＦＦ回路１４ａのＱ出力が接続される。第３のＤＦＦ回路１４ｃのデータ入力は第２のＤＦＦ回路１４ｂのＮＱ出力と接続され、一連の帰還ループを構成している。第１のＮＡＮＤ回路１５ａの第２の入力をモード切換端子１３とすることで、モード切換端子１３からの制御信号により、第２のＤＦＦ回路１４ｂのＮＱ出力を出力とする出力端子１２から２つのモードの出力信号が出力される。モード切換端子１３を低レベルにすると４分周、高レベルとすれば５分周出力が得られる。
【０００４】
図２は図１と同じ動作をする２モジュラスプリスケーラであり、図１のプリスケーラと同様に３個のＤＦＦ回路を備え、２個のＮＡＮＤ回路の替わりにＡＮＤ回路とＯＲ回路をそれぞれ１個用いて構成されている。クロック入力端子２１より入力されるクロック信号は、３個のＤＦＦ回路２４ａ、２４ｂ、２４ｃのクロック入力に入力され、第１のＤＦＦ回路２４ａのデータ入力には、第３のＤＦＦ回路２４ｃのＱ出力が、第１のＡＮＤ回路２５の第１の入力を介して接続される。第２のＤＦＦ回路２４ｂのデータ入力には、第３のＤＦＦ回路２４ｃのＱ出力が第１のＯＲ回路２６の第１の入力を介して接続され、第１のＯＲ回路２６の第２の入力には第１のＤＦＦ回路２４ａのＱ出力が接続される。第３のＤＦＦ回路２４ｃのデータ入力には第２のＤＦＦ回路２４ｂのＮＱ出力が接続され、一連の帰還ループを構成している。第１のＡＮＤ回路２５の第２の入力をモード切換端子２３とすることで、モード切換端子２３からの制御信号により、第２のＤＦＦ回路２４ｂのＮＱ出力を出力端子２２として２つのモードの出力信号が出力される。モード切換端子２３を低レベルにすると４分周、高レベルとすれば５分周出力が得られる。
【０００５】
３モジュラスプリスケーラは図３に示すように、図２に示す２モジュラスプリスケーラに２個のＤＦＦ回路、２個のＡＮＤ回路、１個のＯＲ回路、１個のＮＯＲ回路を追加した構成である。クロック入力端子３１より入力されるクロック信号は、３個のＤＦＦ回路３４ａ、３４ｂ、３４ｃのクロック入力に入力され、第１のＤＦＦ回路３４ａのデータ入力には、第３のＤＦＦ回路３４ｃのＱ出力が、第１のＡＮＤ回路３５ａの第１の入力を介して接続される。第２のＤＦＦ回路３４ｂのデータ入力には、第３のＤＦＦ回路３４ｃのＱ出力が第１のＯＲ回路３６ａの第１の入力を介して接続され、第１のＯＲ回路３６ａの第２の入力には第１のＤＦＦ回路３４ａのＱ出力が接続される。第３のＤＦＦ回路３４ｃのデータ入力には第２のＤＦＦ回路３４ｂのＮＱ出力が接続され、帰還ループを構成している。
【０００６】
第４のＤＦＦ回路３４ｄのクロック入力には、第２のＤＦＦ回路３４ｂのＮＱ出力が接続される。第４のＤＦＦ回路３４ｄのデータ入力には、第４のＤＦＦ回路３４ｄのＮＱ出力が接続され、第４のＤＦＦ回路３４ｄで帰還ループを構成している。第５のＤＦＦ回路３４ｅのクロック入力には、第４のＤＦＦ回路３４ｄのＱ出力が接続される。第５のＤＦＦ回路３４ｅのデータ入力には第５のＤＦＦ回路３４ｅのＮＱ出力が接続され、第５のＤＦＦ回路３４ｅで帰還ループを構成している。第２のＡＮＤ回路３５ｂの第１の入力には、第４のＤＦＦ回路３４ｄのＱ出力が接続される。第３のＡＮＤ回路３５ｃの第１の入力には、第５のＤＦＦ回路３４ｅのＱ出力が接続される。第２のＯＲ回路３６ｂの第１の入力には第２のＡＮＤ回路３５ｂの出力が接続され、第２の入力には第３のＡＮＤ回路３５ｃの出力が接続される。第１のＮＯＲ回路３７の第１の入力には、第２のＯＲ回路３６ｂの出力が接続される。第１のＡＮＤ回路３５ａの第２の入力に、第１のＮＯＲ回路３７の出力が接続され、一連の帰還ループを構成している。
【０００７】
第１のＮＯＲ回路３７の第２の入力を第１のモード切換端子３３ａとし、第２のＡＮＤ回路３５ｂの第２の入力を第２のモード切換端子３３ｂとし、第３のＡＮＤ回路３５ｃの第２の入力を第３のモード切換端子３３ｃとすることで、第１、第２、第３のモード切換端子３３ａ、３３ｂ、３３ｃからの制御信号により、第４、第５のＤＦＦ回路３４ｄ、３４ｅのＱ出力を第１、第２の出力端子３２ａ、３２ｂとして、３つのモードの出力信号が得られる。出力端子３２ａからは８、９、１０分周、出力端子３２ｂからは、１６、１７、１８分周出力が得られる。第１、第２、第３のモード切換端子３３ａ、３３ｂ、３３ｃからの制御信号Ｍ１、Ｍ２、Ｍ３に対する出力信号の分周数を表１に示す。
【０００８】
【表１】
2006054806.tif 000003
【０００９】
以上のような構成で２モジュラス、３モジュラスプリスケーラを構成することができる。
【特許文献１】特開昭６２−１２２３２３号公報（第２頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図３に示したプリスケーラ回路のタイミングを示す波形図を、図４（分周数８、９、１０の場合）、及び図５（分周数１６、１７、１８の場合）に示す。図３に示すプリスケーラ回路において、プリスケーラ回路の出力端子３２ａ、３２ｂから出力信号がロジック部に入力され、そのモジュラス信号がプリスケーラ回路のモジュラス信号入力端３３ａ、３３ｂ、３３ｃに入力され、第１のＡＮＤ回路３５ａの第２の入力に入力される時の信号の誤動作に対するマージンは、図４に示すように、８分周から９分周の切換時でクロック信号の７クロック以内、９分周から１０分周の切換時でクロック信号の３クロック以内、１０分周から８分周の切換時でクロック信号の３クロック以内である。また、図５に示すように、１６分周から１７分周の切換時でクロック信号の１５クロック以内、１７分周から１８分周の切換時でクロック信号の７クロック以内、１８分周から１６分周の切換時でクロック信号の７クロック以内（図示外）である。
【００１１】
図３に示すプリスケーラ回路において、誤動作に対するマージンで最も小さいものは２クロック以内である。クロック周波数１００ＭＨｚの場合、４０ｎｓｅｃの誤動作のマージンがあるが、クロック周波数２ＧＨｚになると、１ｎｓｅｃと誤動作のマージンが小さくなる。今後さらに高周波化が進むと、さらに誤動作のマージンが小さくなる。現状の対策として、ＤＦＦ回路等の回路の電流を増大させることにより、トータルの遅延時間を短縮し、誤動作のマージン内に収める方法や、モジュラス信号入力端の前にＤＦＦ回路を設置し、図３に示すプリスケーラ回路から出力する前の信号と同期を取ることにより、ロジック内で生じる遅延時間を削除する方法が考えられる。そのような回路構成により、遅延時間を短縮することが可能ではあるが、電流が増大するという問題点があった。
【００１２】
この発明の目的は、電流を増大させてトータルの遅延時間を短縮するのではなく、トータルの遅延時間は現状の遅延時間で、誤動作が生じる遅延時間のマージンを拡大させることにより、誤動作のマージンを十分確保するプリスケーラ回路を提供することである。
【課題を解決するための手段】
【００１３】
前記の課題を解決するために、本発明のプリスケーラ回路は、第１〜第４のＤ型フリップフロップ回路（以下ＤＦＦ回路）と、第１及び第２のＡＮＤ回路と、第１及び第２のＯＲ回路とを備え、前記第１のＡＮＤ回路の出力が前記第１のＤＦＦ回路のデータ入力に接続され、前記第１のＤＦＦ回路の正出力が前記第２のＡＮＤ回路の一方の入力に接続され、前記第２のＡＮＤ回路の出力が前記第２のＤＦＦ回路のデータ入力に接続され、前記第１のＯＲ回路の入力に前記第４のＤＦＦ回路の正出力と前記第１のＤＦＦ回路の正出力が接続され、前記第１のＯＲ回路の出力が前記第２のＯＲ回路の一方の入力に接続され、前記第２のＯＲ回路の他方の入力に前記第２のＤＦＦ回路の正出力が接続され、前記第２のＯＲ回路の出力が前記第３のＤＦＦ回路のデータ入力に接続され、前記第３のＤＦＦ回路の負出力が前記第４のＤＦＦ回路のデータ入力に接続され、前記第４のＤＦＦの正出力が前記第１のＡＮＤ回路の一方の入力に接続され、前記第１のＡＮＤ回路の他方の入力にモジュラス信号が入力され、前記第２のＡＮＤ回路の他方の入力に第１のＡＮＤ回路に入力されものとは異なるモジュラス信号が入力され、前記第１のＡＮＤ回路と前記第２のＡＮＤ回路の入力に入力されるモジュラス信号を制御することにより、分周数を可変とする。
【発明の効果】
【００１４】
上記構成のプリスケーラ回路によれば、誤動作が生じる遅延時間のマージンを大きく取ることが出来る。
【発明を実施するための最良の形態】
【００１５】
本発明のプリスケーラ回路の構成において、前記第１〜第４のＤＦＦ回路のクロック入力には、同一のクロック信号が入力され、前記第１〜第４のＤＦＦ回路の同期がとられることが好ましい。
【００１６】
また、第５のＤＦＦ回路を更に備え、前記第３のＤＦＦ回路の負出力が前記第５のＤＦＦ回路のクロック入力に接続され、前記第５のＤＦＦ回路の負出力が前記第５のＤＦＦ回路のデータ入力に接続され、前記第１及び第２のＡＮＤ回路のモジュラス入力の入力信号を制御することにより、前記第５のＤＦＦ回路の正出力において、分周数８の出力を可能とすることができる。
【００１７】
また、第６のＤＦＦ回路を更に備え、前記第５のＤＦＦ回路の正出力が前記第６のＤＦＦ回路のクロック入力に接続され、前記第６のＤＦＦ回路の負出力が前記第６のデータ入力に接続され、前記第１及び第２のＡＮＤ回路のモジュラス入力の入力信号を制御することにより、前記第６のＤＦＦ回路の正出力において、分周数１６の出力を可能とすることができる。
【００１８】
また、第３のＡＮＤ回路と、第３のＯＲ回路と、第１のＮＯＲ回路と、第２のＮＯＲ回路とを含む分周切換制御部を更に備え、前記第６のＤＦＦ回路の正出力が前記第３のＡＮＤ回路の一方の入力に接続され、前記第３のＡＮＤ回路の他方の入力にモジュラス信号が入力され、前記第３のＡＮＤ回路の出力が前記第３のＯＲ回路の一方の入力に接続され、前記第３のＯＲ回路の他方の入力に前記第５のＤＦＦ回路の正出力が接続され、前記第３のＯＲ回路の出力が前記第１のＮＯＲ回路の一方の入力に接続され、前記第１のＮＯＲ回路の他方の入力に前記第３のＡＮＤ回路のモジュラス信号とは異なるモジュラス信号が入力され、前記第１のＮＯＲ回路の出力が前記第１のＡＮＤ回路の分周可変入力に接続され、前記第５のＤＦＦ回路の正出力が前記第２のＮＯＲ回路の一方の入力に接続され、前記第２のＮＯＲ回路の他方の入力に前記第３のＡＮＤ回路、及び前記第１のＮＯＲ回路とは異なるモジュラス信号が入力され、前記第２のＮＯＲ回路の出力が前記第２のＡＮＤ回路の分周可変入力に接続された構成とすることができる。
【００１９】
また、前記第１及び第２のＮＯＲ回路に入力するモジュラス信号の制御により、Ｎ、Ｎ＋１、Ｎ＋２の分周数を制御する機能を有する構成とすることができる。
【００２０】
また、前記第３のＡＮＤ回路に入力するモジュラス信号の制御により、８、１６の分周を制御する機能を有する構成とすることができる。
【００２１】
また、前記第１及び第２のＮＯＲ回路に入力するモジュラス信号の制御により、Ｎ、Ｎ＋１、Ｎ＋２の分周数を制御する機能を有し、かつ前記第３のＡＮＤ回路に入力するモジュラス信号の制御により、８、１６の分周を制御する機能を有することにより、８、９、１０、１６、１７、１８の分周数に可変することが可能な構成とすることができる。
【００２２】
また、前記第５のＤＦＦ回路の正出力から、８、９、１０の分周数を出力し、前記第６のＤＦＦ回路の正出力から、１６、１７、１８の分周数を出力する構成とすることができる。
【００２３】
また、前記第５及び第６のＤＦＦ回路の正出力が入力される出力切り換え回路を更に備え、前記出力切り換え回路の出力をプリスケーラ回路の出力として、プリスケーラ回路の出力信号は、前記出力切り換え回路に対する切り換え制御信号により、８、９、１０の分周数の信号と１６、１７、１８の分周数の信号とが切り換えられる構成とすることができる。
【００２４】
また、前記切り換え制御信号として、前記第３のＡＮＤ回路に入力するモジュラス信号を用いることができる。
【００２５】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２６】
図６は本発明の一実施の形態におけるプリスケーラ回路の回路図であり、４個のＤＦＦ回路と、２個のＡＮＤ回路、２個のＯＲ回路で構成されている。このプリスケーラ回路は、図２に示したプリスケーラ回路に１個のＤＦＦ回路と１個のＯＲ回路を追加した構成により、４、５、６分周の分周数を得ることを可能としたものである。
【００２７】
クロック入力端子４１より入力されるクロック信号は、第１〜第４のＤＦＦ回路４４ａ、４４ｂ、４４ｃ、４４ｄのクロック入力に入力される。第１のＤＦＦ回路４４ａのデータ入力には、第４のＤＦＦ回路４４ｄのＱ出力が、第１のＡＮＤ回路４５ａの第１の入力を介して接続される。第２のＤＦＦ回路４４ｂのデータ入力には、第１のＤＦＦ回路４４ａのＱ出力が、第２のＡＮＤ回路４５ｂの第１の入力を介して接続される。
【００２８】
第１のＯＲ回路４６ａの第１の入力には、第４のＤＦＦ回路４４ｄのＱ出力が接続され、第１のＯＲ回路４６ａの第２の入力には、第２のＤＦＦ回路４４ｂのＱ出力が接続される。第２のＯＲ回路４６ｂの第１の入力には、第１のＯＲ回路４６ａの出力が接続され、第２のＯＲ回路４６ｂの第２の入力には、第２のＤＦＦ回路４４ｂのＱ出力が接続される。第３のＤＦＦ回路４４ｃのデータ入力には、第２のＯＲ回路４６ｂの出力が接続される。第４のＤＦＦ回路４４ｄのデータ入力には、第３のＤＦＦ回路４４ｃのＮＱ出力が接続されて、一連の帰還ループを構成している。
【００２９】
第１のＡＮＤ回路４５ａの第２の入力をモード切換端子４３ａとし、第２のＡＮＤ回路４５ｂの第２の入力をモード切換端子４３ｂとして、モード切換端子４３ａ、４３ｂからの制御信号により、第３のＤＦＦ回路４４ｃのＮＱ出力を出力端子４２として、分周数が４、５、６分周の３つのモードの出力信号が得られる。
【００３０】
図７は、図６に示すプリスケーラ回路に、２個のＤＦＦ回路、１個のＡＮＤ回路、１個のＯＲ回路、２個のＮＯＲ回路を追加することにより、８、９、１０、１６、１７、１８分周の分周の分周数を得るように構成したものである。分周数切換部５９ａが、図６のプリスケーラ回路に対応する構成に、第５及び第６のＤＦＦ回路５４ｅ、５４ｆを加えた部分により構成される。分周切換制御部５９ｂが、第３のＡＮＤ回路５５ｃ、第３のＯＲ回路５６ｃ、第１のＮＯＲ回路５７ａ、及び第２のＮＯＲ回路５７ｂにより構成される。
【００３１】
クロック入力端子５１より入力されるクロック信号は、４個のＤＦＦ回路５４ａ、５４ｂ、５４ｃ、５４ｄのクロック入力に入力される。第１のＤＦＦ回路５４ａのデータ入力には、第４のＤＦＦ回路５４ｄのＱ出力が、第１のＡＮＤ回路５５ａの第１の入力を介して接続される。第２のＤＦＦ回路５４ｂのデータ入力には、第１のＤＦＦ回路５４ａのＱ出力が、第２のＡＮＤ回路５５ｂの第１の入力を介して接続される。
【００３２】
第１のＯＲ回路５６ａの第１の入力には、第４のＤＦＦ回路５４ｄのＱ出力が接続され、第１のＯＲ回路５６ａの第２の入力には、第２のＤＦＦ回路５４ｂのＱ出力が接続される。第２のＯＲ回路５６ｂの第１の入力には、第１のＯＲ回路５６ａの出力が接続され、第２のＯＲ回路５６ｂの第２の入力には、第２のＤＦＦ回路５４ｂのＱ出力が接続される。第３のＤＦＦ回路５４ｃのデータ入力には、第２のＯＲ回路５６ｂの出力が接続される。第４のＤＦＦ回路５４ｄのデータ入力には、第３のＤＦＦ回路５４ｃのＮＱ出力が接続されて、一連の帰還ループを構成している。
【００３３】
第５のＤＦＦ回路５４ｅのクロック入力には、第３のＤＦＦ回路５４ｃのＮＱ出力が接続される。第５のＤＦＦ回路５４ｅのデータ入力には、第５のＤＦＦ回路５４ｅのＮＱ出力が接続されて、第５のＤＦＦ回路５４ｅで帰還ループを構成している。第６のＤＦＦ回路５４ｆのクロック入力には、第５のＤＦＦ回路５４ｅのＱ出力が接続される。第６のＤＦＦ回路５４ｆのデータ入力には、第６のＤＦＦ回路５４ｆのＮＱ出力が接続されて、第６のＤＦＦ回路５４ｆで帰還ループを構成している。
【００３４】
第３のＡＮＤ回路５５ｃの第１の入力には、第６のＤＦＦ回路５４ｆのＱ出力が接続される。第３のＯＲ回路５６ｃの第１の入力には、第５のＤＦＦ回路５４ｅのＱ出力が接続され、第２の入力には、第３のＡＮＤ回路５５ｃの出力が接続される。第１のＮＯＲ回路５７ａの第１の入力には、第３のＯＲ回路５６ｃの出力が接続される。第１のＮＯＲ回路５７ａの出力は、第１のＡＮＤ回路５５ａの第２の入力に接続される。第２のＮＯＲ回路５７ｂの第１の入力には、第５のＤＦＦ回路５４ｅのＱ出力が接続される。第２のＮＯＲ回路５７ｂの出力は、第２のＡＤＮ回路５５ｂの第２の入力に接続される。
【００３５】
第５、第６のＤＦＦ回路５４ｅ、５４ｆのＱ出力をプリスケーラの出力とし、その出力を出力切換スイッチ５８により切換えるように接続して、出力端子を１端子としている。出力切換スイッチ５８の切り換え制御信号としては、第３のＡＮＤ回路５５ｃに入力するモジュラス信号が用いられる。
【００３６】
第１のＮＯＲ回路５７ａの第２の入力を第１のモード切換端子５３ａとし、第２のＮＯＲ回路５７ｂの第２の入力を第２のモード切換端子５３ｂとし、第３のＡＮＤ回路５５ｃの第２の入力を第３のモード切換端子５３ｃとする。第１、第２、第３のモード切換端子５３ａ、５３ｂ、５３ｃからの制御信号により、第５、第６のＤＦＦ回路５４ｄ、５４ｅのＱ出力を出力切換スイッチ５８を介して出力端子５２から、分周数が８、９、１０、１６、１７、１８の分周出力が得られる。第１、第２、第３のモード切換端子５３ａ、５３ｂ、５３ｃからの制御信号Ｍ１、Ｍ２、Ｍ３に対する出力信号の分周数は、図３に示したプリスケーラ回路と同様、表１に示したとおりである。
【００３７】
以上の構成においては、図６のプリスケーラ回路に対応する構成に対して、第５のＤＦＦ回路５４ｅを追加したことにより、第５のＤＦＦ回路５４ｅの正出力において、分周数８の出力が可能となっている。また、第６のＤＦＦ回路５４ｆを追加したことにより、第６のＤＦＦ回路５４ｆの正出力において、分周数１６の出力が可能となっている。
【００３８】
分周数切換部５９ａは、第１及び第２のＮＯＲ回路５７ａ、５７ｂに入力するモジュラス信号の制御により、Ｎ、Ｎ＋１、Ｎ＋２の分周数を制御する機能を有する。
【００３９】
分周切換制御部５９ｂは、第３のＡＮＤ回路５５ｃに入力するモジュラス信号の制御により、８、１６の分周を制御する機能を有する。それらの両機能が組合わされたことにより、８、９、１０、１６、１７、１８の分周数に可変することが可能となっている。
【００４０】
また、プリスケーラ回路の出力信号である出力切換スイッチ５８の出力は、第３のＡＮＤ回路５５ｃに入力するモジュラス信号に応じて、８、９、１０の分周数の信号、または１６、１７、１８の分周数の信号との間で切り換えられる。
【００４１】
図７に示したプリスケーラ回路のタイミングを示す波形図を、図８（分周数８、９、１０の場合）、及び図９（分周数１６、１７、１８の場合）に示す。図７に示すプリスケーラ回路において、プリスケーラ回路の出力端子５２から出力信号がロジック部に入力され、そのモジュラス信号がプリスケーラ回路のモジュラス信号入力端５３ａ、５３ｂ、５３ｃに入力され、第１のＡＮＤ回路５５ａの第２の入力に入力される時の信号の誤動作に対するマージンは、図８に示すように、８分周から９分周の切換時でクロック信号の７クロック以内、９分周から１０分周の切換時でクロック信号の７クロック以内、１０分周から８分周の切換時でクロック信号の７クロック以内である。また、図９に示すように、１６分周から１７分周の切換時でクロック信号の１５クロック以内、１７分周から１８分周の切換時でクロック信号の１５クロック以内、１８分周から１０分周の切換時でクロック信号の１５クロック以内（図示外）である。
【００４２】
このように、図７に示したプリスケーラ回路においては、図３に示したプリスケーラ回路のモジュラス制御信号を変えることなく、９分周から１０分周の切換時、及び１０分周から８分周の切換時に、ロジック部を介した誤動作のマージンがクロック信号の３クロック以内から７クロック以内に拡大し、また、１７分周から１８分周の切換時、及び１８分周から１６分周の切換時に、ロジック部を介した誤動作のマージンがクロック信号の７クロック以内から１５クロック以内に拡大する。それぞれの誤動作のマージンが拡大したことにより、プリスケーラの誤動作を防止することできる。
【産業上の利用可能性】
【００４３】
本発明のプリスケーラ回路は、誤動作が生じる遅延時間のマージンを大きく取ることができ、高周波用のＰＬＬ回路のプリスケーラ回路として有用である。
【図面の簡単な説明】
【００４４】
【図１】従来例のプリスケーラを示す回路図
【図２】他の従来例のプリスケーラを示す回路図
【図３】図２の構成に対して切換制御部を付加した従来例のプリスケーラを示す回路図
【図４】図３の従来のプリスケーラにおける分周数８、９、１０の場合のタイミングを示す波形図
【図５】同プリスケーラにおける分周数１６、１７、１８の場合のタイミングを示す波形図
【図６】本発明の実施の形態におけるプリスケーラを示す回路図
【図７】図６の構成に対して切換制御部を付加したプリスケーラを示す回路図
【図８】図７のプリスケーラにおける分周数８、９、１０の場合のタイミングを示す波形図
【図９】同プリスケーラにおける分周数１６、１７、１８の場合のタイミングを示す波形図
【符号の説明】
【００４５】
１１、２１、３１、４１、５１  クロック入力端子
１２、２２、４２  ４分周出力端子
１３、２３、４３ａ、４３ｂ  分周数切換信号入力端
１４ａ、１４ｂ、１４ｃ、２４ａ、２４ｂ、２４ｃ、３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、４４ａ、４４ｂ、４４ｃ、４４ｄ、５４ａ、５４ｂ、５４ｃ、５４ｄ、５４ｅ、５４ｆ  Ｄ型フリップフロップ（ＤＦＦ）回路
１５ａ、１５ｂ  ＮＡＮＤ回路
２５、３５ａ、３５ｂ、３５ｃ、４５ａ、４５ｂ、５５ａ、５５ｂ、５５ｃ  ＡＮＤ回路
２６、３６ａ、３６ｂ、４６ａ、４６ｂ、５６ａ、５６ｂ、５６ｃ  ＯＲ回路
３２ａ  ８分周出力端子
３２ｂ  １６分周出力端子
３３ａ、３３ｂ、３３ｃ、５３ａ、５３ｂ、５３ｃ  モジュラス信号入力端
３７、５７ａ、５７ｂ  ＮＯＲ回路
５２  分周数切換回路の出力端子
５９ａ  分周数切換部
５９ｂ  分周切換制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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