(57)【要約】【課題】書き込み動作、読み出し動作及び消去動作を正常に行うことができる不揮発性半導体記憶装置を提供する。【解決手段】支持基板１上の埋め込み絶縁層２上の半導体層３に、埋め込み絶縁層２に接して設けられた同一導電型（ｎ-型）のソース領域４２１〜４２ｎ、ドレイン領域４２２〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎを有するメモリセルトランジスタＭＴ11〜ＭＴ1nを備える不揮発性半導体記憶装置であって、チャネル領域４１１〜４１ｎの厚さＴSOIが、１ｎｍ以上且つメモリセルトランジスタＭＴ11〜ＭＴ1nのゲート長Ｌに６ｎｍを加えた値以下である。【選択図】      図１
2006294711.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上の埋め込み絶縁層上の半導体層に、前記埋め込み絶縁層に接して設けられた同一導電型のソース領域、ドレイン領域及びチャネル領域を有するメモリセルトランジスタを備える不揮発性半導体記憶装置であって、前記チャネル領域の厚さが、１ｎｍ以上且つ前記メモリセルトランジスタのゲート長に６ｎｍを加えた値以下であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
支持基板上の埋め込み絶縁層上の半導体層に、前記埋め込み絶縁層に接して設けられた同一導電型のソース領域、ドレイン領域及びチャネル領域を有するメモリセルトランジスタを備える不揮発性半導体記憶装置の制御方法であって、読み出し動作時に、
前記チャネル領域がｎ型の場合には前記支持基板に０Ｖ未満の基板電圧を印加し、
前記チャネル領域がｐ型の場合には前記支持基板に０Ｖより高い基板電圧を印加することを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項３】
支持基板上の埋め込み絶縁層上の半導体層に、前記埋め込み絶縁層に接して設けられた同一導電型のソース領域、ドレイン領域及びチャネル領域を有するメモリセルトランジスタを備える不揮発性半導体記憶装置の制御方法であって、
前記チャネル領域がｎ型の場合には前記支持基板に０Ｖ未満の基板電圧を印加し、前記チャネル領域がｐ型の場合には前記支持基板に０Ｖより高い基板電圧を印加するステップと、
前記メモリセルトランジスタからデータを読み出すステップと、
前記読み出されたデータの状態を判定するステップと、
前記データが消去状態であれば、前記チャネル領域がｎ型の場合には前記基板電圧より低い電圧を前記支持基板に印加し、前記チャネル領域がｐ型の場合には前記基板電圧より高い電圧を前記支持基板に印加するステップと、
前記データが書き込み状態であれば、前記チャネル領域がｎ型の場合には前記基板電圧より高い電圧を前記支持基板に印加し、前記チャネル領域がｐ型の場合には前記基板電圧より低い電圧を前記支持基板に印加するステップ
とを含むことを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項４】
支持基板上の埋め込み絶縁層上の半導体層に、前記埋め込み絶縁層に接して設けられた同一導電型のソース領域、ドレイン領域及びチャネル領域を有するメモリセルトランジスタを備える不揮発性半導体記憶装置の制御方法であって、消去動作時に、
前記チャネル領域がｎ型の場合には、前記メモリセルトランジスタに接続されたワード線に印加する電圧より高い電圧を前記メモリセルトランジスタに接続された選択ゲート線に印加し、且つ前記選択ゲート線に印加する電圧より高い電圧を前記メモリセルトランジスタに接続されたビット線及びソース線にそれぞれ印加し、
前記チャネル領域がｐ型の場合には、前記ワード線に印加する電圧より低い電圧を前記選択ゲート線に印加し、且つ前記選択ゲート線に印加する電圧より低い電圧を前記ビット線及びソース線にそれぞれ印加することを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項５】
支持基板上の埋め込み絶縁層上の半導体層に、前記埋め込み絶縁層に接して設けられた同一導電型のソース領域、ドレイン領域及びチャネル領域を有するメモリセルトランジスタを備える不揮発性半導体記憶装置の制御方法であって、消去動作時に、
前記チャネル領域がｎ型の場合には、前記メモリセルトランジスタに接続されたワード線に印加する電圧より高い電圧を前記メモリセルトランジスタに接続されたビット線及びソース線にそれぞれ印加し、且つ前記ビット線及びソース線に印加する電圧より高い電圧を前記支持基板に印加し、
前記チャネル領域がｐ型の場合には、前記ワード線に印加する電圧より低い電圧を前記ビット線及びソース線にそれぞれ印加し、且つ前記ビット線及びソース線に印加する電圧より低い電圧を前記支持基板に印加することを特徴とする不揮発性半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特にＮＡＮＤ型フラッシュメモリである不揮発性半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、一括消去が可能なＮＡＮＤ型フラッシュメモリが良く用いられる。ＮＡＮＤ型フラッシュメモリにおいては、メモリセルトランジスタ間の素子分離領域の寄生容量や、配線と基板間の寄生容量の影響によるゲート閾値電圧のばらつき等の問題がある。
【０００３】
素子分離領域の寄生容量や、配線と基板間の寄生容量の影響によるゲート閾値電圧のばらつきを低減するために、埋め込み絶縁層（ＢＯＸ層）上に配置された半導体層（ＳＯＩ層）を活性層とするＳＯＩ技術を用いたＮＡＮＤ型フラッシュメモリが検討されている（例えば、特許文献１参照。）。ＳＯＩ技術を用いたＮＡＮＤ型フラッシュメモリによれば、行方向に隣接するメモリセルトランジスタは埋め込み絶縁層まで埋め込まれた素子分離絶縁膜により互いに分離されるので、素子分離領域の寄生容量を低減できる。また、埋め込み絶縁層上にＳＯＩ層を形成するので配線と基板間の寄生容量を低減でき、ゲート閾値電圧のばらつきを低減可能となる。しかし、メモリセルトランジスタの微細化に伴い、ＳＯＩ技術を用いたＮＡＮＤ型フラッシュメモリにおいても、メモリセルトランジスタのソース及びドレイン領域の間隔が狭くなり、ショートチャネル効果の影響が大きくなってきている。
【０００４】
そこで、ＳＯＩ技術を用いたＮＡＮＤ型フラッシュメモリにおいて、メモリセルトランジスタとしてデプレッション型（Ｄ型）のＭＩＳトランジスタを用いることが検討されている。デプレッション型のＭＩＳトランジスタを用いれば、浮遊ゲート電極に電子が蓄積された状態ではチャネルが空乏化するので、ショートチャネル効果の影響を低減することができる。
【０００５】
しかし、不揮発性半導体記憶装置の構造パラメータや動作電圧値が規定されていないため、構造パラメータや動作電圧によっては、書き込み動作、読み出し動作或いは消去動作が正常に行えない場合があるという問題があった。
【特許文献１】特開２０００−１７４２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、書き込み動作、読み出し動作及び消去動作を正常に行うことができる不揮発性半導体記憶装置及びその制御方法を提供することである。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、支持基板上の埋め込み絶縁層上の半導体層に、埋め込み絶縁層に接して設けられた同一導電型のソース領域、ドレイン領域及びチャネル領域を有するメモリセルトランジスタを備える不揮発性半導体記憶装置であって、チャネル領域の厚さが、１ｎｍ以上且つメモリセルトランジスタのゲート長に６ｎｍを加えた値以下である不揮発性半導体記憶装置が提供される。
【０００８】
本願発明の他の態様によれば、支持基板上の埋め込み絶縁層上の半導体層に、埋め込み絶縁層に接して設けられた同一導電型のソース領域、ドレイン領域及びチャネル領域を有するメモリセルトランジスタを備える不揮発性半導体記憶装置の制御方法であって、読み出し動作時に、（イ）チャネル領域がｎ型の場合には支持基板に０Ｖ未満の基板電圧を印加し、（ロ）チャネル領域がｐ型の場合には支持基板に０Ｖより高い基板電圧を印加する不揮発性半導体記憶装置の制御方法が提供される。
【０００９】
本願発明の他の態様によれば、支持基板上の埋め込み絶縁層上の半導体層に、埋め込み絶縁層に接して設けられた同一導電型のソース領域、ドレイン領域及びチャネル領域を有するメモリセルトランジスタを備える不揮発性半導体記憶装置の制御方法であって、（イ）チャネル領域がｎ型の場合には支持基板に０Ｖ未満の基板電圧を印加し、チャネル領域がｐ型の場合には支持基板に０Ｖより高い基板電圧を印加するステップと、（ロ）メモリセルトランジスタからデータを読み出すステップと、（ハ）読み出されたデータの状態を判定するステップと、（ニ）データが消去状態であれば、チャネル領域がｎ型の場合には基板電圧より低い電圧を支持基板に印加し、チャネル領域がｐ型の場合には基板電圧より高い電圧を支持基板に印加するステップと、（ホ）データが書き込み状態であれば、チャネル領域がｎ型の場合には基板電圧より高い電圧を支持基板に印加し、チャネル領域がｐ型の場合には基板電圧より低い電圧を支持基板に印加するステップとを含む不揮発性半導体記憶装置の制御方法が提供される。
【００１０】
本願発明の他の態様によれば、支持基板上の埋め込み絶縁層上の半導体層に、埋め込み絶縁層に接して設けられた同一導電型のソース領域、ドレイン領域及びチャネル領域を有するメモリセルトランジスタを備える不揮発性半導体記憶装置の制御方法であって、消去動作時に、（イ）チャネル領域がｎ型の場合には、メモリセルトランジスタに接続されたワード線に印加する電圧より高い電圧をメモリセルトランジスタに接続された選択ゲート線に印加し、且つ選択ゲート線に印加する電圧より高い電圧をメモリセルトランジスタに接続されたビット線及びソース線にそれぞれ印加し、（ロ）チャネル領域がｐ型の場合には、ワード線に印加する電圧より低い電圧を選択ゲート線に印加し、且つ選択ゲート線に印加する電圧より低い電圧をビット線及びソース線にそれぞれ印加する不揮発性半導体記憶装置の制御方法が提供される。
【００１１】
本願発明の他の態様によれば、支持基板上の埋め込み絶縁層上の半導体層に、埋め込み絶縁層に接して設けられた同一導電型のソース領域、ドレイン領域及びチャネル領域を有するメモリセルトランジスタを備える不揮発性半導体記憶装置の制御方法であって、消去動作時に、（イ）チャネル領域がｎ型の場合には、メモリセルトランジスタに接続されたワード線に印加する電圧より高い電圧をメモリセルトランジスタに接続されたビット線及びソース線にそれぞれ印加し、且つビット線及びソース線に印加する電圧より高い電圧を支持基板に印加し、（ロ）チャネル領域がｐ型の場合には、ワード線に印加する電圧より低い電圧をビット線及びソース線にそれぞれ印加し、且つビット線及びソース線に印加する電圧より低い電圧を支持基板に印加する不揮発性半導体記憶装置の制御方法が提供される。
【発明の効果】
【００１２】
本発明によれば、書き込み動作、読み出し動作及び消去動作を正常に行うことができる不揮発性半導体記憶装置及びその制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面値との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや値は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの値の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す第１乃至第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１４】
また、本発明の実施の形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。また、以下の説明では第１導電型がｎ型、第２導電型がｐ型の場合を説明するが、第１導電型がｐ型、第２導電型がｎ型でもあっても良い。ｎ型とｐ型を入れ替える場合には、印加電圧の符号も反転し、したがって電圧の大小関係も逆転する。
【００１５】
本発明の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、支持基板１上の埋め込み絶縁層（ＢＯＸ層）２上の半導体層（ＳＯＩ層）３に、埋め込み絶縁層２に接して設けられた同一導電型（ｎ-型）のソース領域４２１〜４２ｎ、ドレイン領域４２２〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎを有するメモリセルトランジスタＭＴ11〜ＭＴ1nを備えるＮＡＮＤ型フラッシュメモリであって、チャネル領域４１１〜４１ｎの厚さＴSOIが、１ｎｍ以上且つメモリセルトランジスタＭＴ11〜ＭＴ1nのゲート長Ｌに６ｎｍを加えた値以下である。
【００１６】
図１は図２に示した列方向に沿ったＡ−Ａ切断面で見た場合の断面図を示す。図１において、例えばｎ個（ｎは整数）のメモリセルトランジスタＭＴ11〜ＭＴ1nが列方向に隣接して配置されている。メモリセルトランジスタＭＴ11〜ＭＴ1nは、浮遊ゲート電極１３と制御ゲート電極１５が積層されたスタックゲート構造であり、例えばデプレッション型ＭＩＳトランジスタである。メモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれは、列方向に隣接するメモリセルトランジスタＭＴ11〜ＭＴ1nと互いに共有する第１導電型（ｎ-型）のソース及びドレイン領域４２１〜４２（ｎ＋１）を備える。「互いに共有する」とは、隣接するメモリセルトランジスタＭＴ11〜ＭＴ1n間で、一方のドレイン領域が他方のソース領域として機能する共通の領域であるという意味である。例えば、一つのメモリセルトランジスタＭＴ11のドレイン領域４２２が、隣接する他のメモリセルトランジスタＭＴ12のソース領域４２２となる。ソース領域４２１〜４２ｎ、チャネル領域４１１〜４１ｎ及びドレイン領域４２２〜４２（ｎ＋１）は、逐次一の列方向に延伸し、他の列方向のメモリセルトランジスタの対応するソース領域、チャネル領域及びドレイン領域とは分離するように複数本平行配列されている。隣接するソース及びドレイン領域４２１〜４２（ｎ＋１）間にそれぞれ挟まれたチャネル領域４１１〜４１ｎ上には、ゲート絶縁膜（トンネル酸化膜）１２を介して浮遊ゲート電極１３がそれぞれ配置され、浮遊ゲート電極１３上に電極間絶縁膜１４を介して制御ゲート電極１５がそれぞれ配置されている。
【００１７】
ゲート絶縁膜１２としては、シリコン酸化膜（ＳｉＯ2膜）の他にも、窒化シリコン（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ2Ｏ5）、酸化チタン（ＴｉＯ2）、アルミナ（Ａｌ2Ｏ3）、及び酸化ジルコニウム（ＺｒＯ2）等の材料が使用可能である。
【００１８】
電極間絶縁膜１４の材料としては、Ｓｉ3Ｎ4、Ｔａ2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3、ＺｒＯ2、オキサイド／ナイトライド／オキサイド（ＯＮＯ）、リンガラス（ＰＳＧ）、ボロンリンガラス（ＢＰＳＧ）、窒化酸化シリコン（ＳｉＯＮ）、チタン酸バリウム（ＢａＴｉＯ3）、酸フッ化シリコン（ＳｉＯxＦy）、及びポリイミド等の有機樹脂等が使用可能である。
【００１９】
ＳＯＩ構造を実現する埋め込み絶縁層２の材料としては、ＳｉＯ2やサファイア（Ａｌ2Ｏ3）等が使用可能である。また、ＳＯＮ（Silicon On Nothing）技術を適用して、埋め込み絶縁層２が中空（空気）であっても良く、中空が絶縁層として機能する。半導体層（ＳＯＩ層）３の材料としては、単結晶シリコンや、シリコンゲルマニウム（ＳｉＧｅ）等が使用可能である。埋め込み絶縁層２の厚さＴBOXは例えば約１０〜２０ｎｍ程度であり、ＳＯＩ層３の厚さＴSOIは例えば１０〜５０ｎｍ程度である。埋め込み絶縁層２下には例えばｎ型のシリコン（Ｓｉ）等の支持基板１が配置されている。
【００２０】
メモリセルトランジスタＭＴ11〜ＭＴ1nの列方向の両端にそれぞれ隣接して２つの選択ゲートトランジスタＳＴＳ１，ＳＴＤ１が配置されている。選択ゲートトランジスタＳＴＳ１，ＳＴＤ１は、例えばエンハンスメント型ＭＩＳトランジスタである。選択ゲートトランジスタＳＴＳ１は、列方向の配列の一端に位置するメモリセルトランジスタＭＴ11のソース領域４２１と共通領域となるｎ-型のドレイン領域４２１と、ドレイン領域４２１に隣接して配置された第２導電型（ｐ-型）のチャネル領域４２と、チャネル領域４２に隣接して配置されたｎ+型のソース領域４３と、チャネル領域４２上にゲート絶縁膜１２を介して配置された選択ゲート電極１３ａ，１５ａとを備えるエンハンスメント型（Ｅ型）ＭＩＳトランジスタである。ドレイン領域４２１、チャネル領域４２及びソース領域４３はＳＯＩ層３に形成される。選択ゲートトランジスタＳＴＳ１に隣接して、ソース領域４３上にソース線コンタクトプラグ１８が配置されている。
【００２１】
一方、選択ゲートトランジスタＳＴＤ１は、列方向の配列の他端に位置するメモリセルトランジスタＭＴ1nのドレイン領域４２（ｎ＋１）と共通領域となるｎ-型のソース領域４２（ｎ＋１）と、ソース領域４２（ｎ＋１）に隣接して配置されたｐ-型のチャネル領域４４と、チャネル領域４４に隣接して配置されたｎ+型のドレイン領域４５と、チャネル領域４４上にゲート絶縁膜１２を介して配置された選択ゲート電極１３ｂ，１５ｂとを備える。ソース領域４２（ｎ＋１）、チャネル領域４４及びドレイン領域４５はＳＯＩ層３に形成される。選択ゲートトランジスタＳＴＤ１に隣接して、ドレイン領域４５上にビット線コンタクトプラグ１７が配置されている。
【００２２】
図２に示すように、例えばｍ×ｎ（ｍは整数）個のデプレッション型のＭＩＳトランジスタであるメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnが、マトリクス状に配置されている。セルアレイの列方向には、各列のソース線コンタクトプラグ１８に接続された共通ソース線ＳＬ、選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのそれぞれの選択ゲート電極１３ａ，１５ａが接続された選択ゲート線ＳＧＳ、メモリセルトランジスタＭＴ11〜ＭＴm1，ＭＴ12〜ＭＴm2，・・・・・，ＭＴ1n〜ＭＴmnのそれぞれの制御ゲート電極１５が接続されたワード線ＷＬ１〜ＷＬｎ、選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍのそれぞれの選択ゲート電極１３ｂ，１５ｂが接続された選択ゲート線ＳＧＤが配列している。行方向には、各列のビット線コンタクトプラグ１７にそれぞれ接続されたビット線ＢＬ１，ＢＬ２，・・・・・，ＢＬｍが配列されている。
【００２３】
図３は図２に示した行方向に沿ったＢ−Ｂ切断面で見た場合の断面図を示す。図３に示すように、行方向に隣接するメモリセルトランジスタＭＴ11，ＭＴ21のそれぞれの浮遊ゲート電極１３及びチャネル領域４１１間には素子分離絶縁膜６が埋め込まれている。即ち、行方向に隣接するメモリセルトランジスタＭＴ11，ＭＴ21は互いに完全に素子分離される。
【００２４】
本発明の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnで構成されるセルアレイの周辺に、支持基板１上に配置された周辺回路を更に備える。例えば、図４に示すように、周辺回路領域の素子（ＭＩＳトランジスタ）は、支持基板１の上部に配置されたソース及びドレイン領域２２ａ，２２ｂと、ソース及びドレイン領域２２ａ，２２ｂ間のチャネル領域上にゲート絶縁膜１２を介して配置されたゲート電極２１を備える。周辺回路領域においては、隣接する素子が素子分離絶縁膜６により互いに分離されている。素子分離絶縁膜６は、埋め込み絶縁層２とは異なる絶縁膜である。周辺回路領域における素子分離絶縁膜６の厚さＴISOは、図１及び図３に示した埋め込み絶縁層２の厚さＴBOXよりも厚い。なお、図４には素子がバルク領域に形成された部分ＳＯＩ構造を示したが、周辺回路領域の素子もＳＯＩ構造にしても良いのは勿論である。
【００２５】
図１〜図４に示した不揮発性半導体記憶装置の等価回路を図５に示す。図５に示すように、例えばメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnがセルアレイ１００に含まれる。セルアレイ１００において、列方向に一群として複数のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnが配列され、且つこの一群のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnが行方向に配列されることにより、複数のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnをマトリクス状に配置している。
【００２６】
メモリセルトランジスタＭＴ11〜ＭＴ1n、及び選択ゲートトランジスタＳＴＳ１，ＳＴＤ１が直列接続されてセルユニット１１１を構成している。直列接続された一群のメモリセルトランジスタＭＴ11〜ＭＴ1nの配列の端部に位置するメモリセルトランジスタＭＴ11のソース領域には、メモリセルトランジスタＭＴ11〜ＭＴ1nを選択するエンハンスメント型の選択ゲートトランジスタＳＴＳ１のドレイン領域が接続されている。直列接続された一群のメモリセルトランジスタＭＴ11〜ＭＴ1nの配列の端部に位置するメモリセルトランジスタＭＴ1nのドレイン領域には、メモリセルトランジスタＭＴ11〜ＭＴ1nを選択するエンハンスメント型の選択ゲートトランジスタＳＴＤ１のソース領域が接続される。選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmn、及び選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもそれぞれ直列接続されてセルユニット１１２，・・・・・，１１ｍを構成している。
【００２７】
選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのソースには、共通ソース線ＳＬが接続される。共通ソース線ＳＬには共通ソース線ＳＬに電圧を供給するソース線ドライバ１０３が接続される。選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの共通の選択ゲート線ＳＧＤと、メモリセルトランジスタＭＴ11，ＭＴ21，・・・・・，ＭＴm1，メモリセルトランジスタＭＴ12，ＭＴ22，・・・・・，ＭＴm2、・・・・・メモリセルトランジスタＭＴ1n，ＭＴ2n，・・・・・，ＭＴmnのそれぞれのワード線ＷＬ１〜ＷＬｎは、ロウデコーダ１０１に接続される。ロウデコーダ１０１は、行アドレス信号をデコードして行アドレスデコード信号を得てワード線ＷＬ１〜ＷＬｎ及び選択ゲート線ＳＧＳ，ＳＧＤに選択的に動作電圧を供給する。選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍのそれぞれのドレインにはビット線ＢＬ１〜ＢＬｍがそれぞれ接続される。ビット線ＢＬ１〜ＢＬｍには、センスアンプ１０２及びカラムデコーダ１０４が接続される。カラムデコーダ１０４は、列アドレス信号をデコードして列アドレスデコード信号を得て、列アドレスデコード信号に基づいてビット線ＢＬ１〜ＢＬｍのいずれかを選択する。センスアンプ１０２は、ロウデコーダ１０１及びカラムデコーダ１０４によって選択されたメモリセルトランジスタから読み出したメモリ信号を増幅する。
【００２８】
図１に示した不揮発性半導体記憶装置において、列方向に隣接する浮遊ゲート電極１３のゲート長Ｌとゲート間隔Ｓはおおむね等しい。ゲート長Ｌは、例えば１０〜５０ｎｍ程度である。チャネル領域４１１〜４１ｎの厚さ（ＳＯＩ層３の厚さ）ＴSOIは、図６に斜線で示すように１ｎｍ以上且つゲート長Ｌに６ｎｍを加算した値以下であれば良い。即ち：
１≦ＴSOI≦ＴSOIMAX＝Ｌ＋６ ・・・・・（１）
ここで、ＴSOIMAXは、ゲート長Ｌに対してとり得るＳＯＩ層３の最大膜厚である。読み出し動作において、図１に示したメモリセルトランジスタＭＴ11〜ＭＴ1nのゲート直下のチャネル領域４１１〜４１ｎ表面から１ｎｍ程度の範囲に反転層が形成される。このため、チャネル領域４１１〜４１ｎの厚さＴSOIが１ｎｍより薄くなると、反転層のキャリア面密度が急激に低下して、ビット線電流ＩBが減少し、読み出しが困難となる。一方、読出動作を正常に行うためには、読み出し動作時のビット線電流ＩBを１×１０-7Ａ以下にできることが必要条件である。式（１）を満たすように、ゲート長Ｌに６ｎｍを加算した値以下であれば、ビット線電流ＩBを１×１０-7Ａ以下にすることができる。
【００２９】
式（１）は、デバイスシミュレーションにより、ゲート長ＬとＳＯＩ層３の厚さＴSOIをそれぞれ変化させた場合のビット線電流ＩBを測定し、実験的に導いたものである。式（１）の導入において設定した構造パラメータとしては、埋め込み絶縁層２の厚さＴBOXが４０ｎｍ、ゲート絶縁膜１２の厚さが９ｎｍ、メモリセルトランジスタＭＴ11〜ＭＴ1nのソース及びドレイン領域４２１〜４２（ｎ＋１）とチャネル領域４１１〜４１ｎのｎ型不純物濃度が１×１０15ｃｍ-3、選択ゲートトランジスタＳＴＳ１，ＳＴＤ１のチャネル領域４２，４４のｐ型不純物濃度が３×１０14ｃｍ-3、支持基板１のｎ型不純物濃度が１×１０18ｃｍ-3である。動作電圧としては、ワード線にオン電圧として４．０Ｖ、オフ電圧として０．０Ｖを印加した。図７に示すように、ビット線コンタクトプラグ１７に接続されたビット線ＢＬ１に０．５Ｖ、ソース線コンタクトプラグ１８に接続されたソース線ＳＬに０Ｖ、メモリセルトランジスタＭＴ12に接続された選択ワード線ＷＬ２に０Ｖ、メモリセルトランジスタＭＴ11，ＭＴ13〜ＭＴ1nに接続された非選択ワード線ＷＬ１，ＷＬ３〜ＷＬｎに４Ｖをそれぞれ印加して読み出し状態とし、支持基板１には基板電圧ＶSUBを変化させつつ、ビット線電流ＩBを測定した。
【００３０】
測定結果を図８〜図１１に示す。図８に示すように、ゲート長Ｌが１０ｎｍの場合、ＳＯＩ層３の厚さＴSOIが１７ｎｍ以上ではビット線電流ＩBが１×１０-7Ａとなる基板電圧ＶSUBが存在しない。一方、ＳＯＩ層３の厚さＴSOIが１６ｎｍ以下であれば、ビット線電流ＩBが１×１０-7Ａとなる基板電圧ＶSUBが存在する。したがって、ゲート長Ｌが１０ｎｍの場合、ＳＯＩ層３の厚さＴSOIが１６ｎｍ以下であれば良いことが分かる。
【００３１】
図９に示すように、ゲート長Ｌが２０ｎｍの場合、ＳＯＩ層３の厚さＴSOIが２７ｎｍ以上ではビット線電流ＩBが１×１０-7Ａとなる基板電圧ＶSUBが存在しない。一方、ＳＯＩ層３の厚さＴSOIが２６ｎｍ以下であれば、ビット線電流ＩBが１×１０-7Ａとなる基板電圧ＶSUBが存在する。したがって、ゲート長Ｌが２０ｎｍの場合、ＳＯＩ層３の厚さＴSOIが２６ｎｍ以下であれば良いことがわかる。
【００３２】
図１０に示すように、ゲート長Ｌが３０ｎｍの場合、ＳＯＩ層３の厚さＴSOIが３７ｎｍではビット線電流ＩBが１×１０-7Ａとなる基板電圧ＶSUBが存在しない。一方、ＳＯＩ層３の厚さＴSOIが３６ｎｍ以下であれば、ビット線電流ＩBが１×１０-7Ａとなる基板電圧ＶSUBが存在する。したがって、ゲート長Ｌが３０ｎｍの場合、ＳＯＩ層３の厚さＴSOIが３６ｎｍ以下であれば良いことがわかる。
【００３３】
図１１に示すように、ゲート長Ｌが４０ｎｍの場合、ＳＯＩ層３の厚さＴSOIが４８ｎｍではビット線電流ＩBが１×１０-7Ａとなる基板電圧ＶSUBが存在しない。一方、ＳＯＩ層３の厚さＴSOIが４７ｎｍ以下であれば、ビット線電流ＩBが１×１０-7Ａとなる基板電圧ＶSUBが存在する。したがって、ゲート長Ｌが４０ｎｍの場合のＳＯＩ層３の厚さＴSOIが４７ｎｍ以下であれば良いことが分かる。
【００３４】
図８〜図１１に示した各ゲート長Ｌに対してとり得るＳＯＩ層３の最大膜厚ＴSOIMAXは、図６に示すように、式（１）にしたがってゲート長Ｌに対して線形的に変化する。ＳＯＩ層３の厚さＴSOIを厚くすることは、製造が容易であったり、ビット線ＢＬ１と接続されるドレイン領域４５やソース線ＳＬと接続されるソース領域４３の抵抗を下げることができる点では好ましいが、ビット線電流ＩBが大きくなるというトレードオフの関係がある。ＳＯＩ層３の厚さＴSOIとしては、ビット線電流ＩBが１×１０-7Ａとなる最大膜厚ＴSOIMAXが最も好ましいが、最大膜厚ＴSOIMAXより少しでも厚くなると閾値条件を満たさなくなる。したがって、現実的な最頻値としては、ばらつき等を考慮して、ばらつき分布の厚い方の裾が最大膜厚ＴSOIMAXを越えない程度に最大膜厚ＴSOIMAXよりも薄く設定しても良い。
【００３５】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置における書き込み動作、読み出し動作及び消去動作のそれぞれの制御方法を説明する。まず、読み出し動作の制御方法の一例を説明する。例えばメモリセルトランジスタＭＴ11のデータを読み出す場合には、図１２に示すように、支持基板１には０Ｖ未満の基板電圧ＶSUB（例えば−５Ｖ）を印加し、かつ選択ビット線ＢＬ１にはプリチャージ電圧ＶBLread（例えば０．５〜１．１Ｖ）を印加後フローティングとする。この時、隣接するビット線間（ＢＬ−ＢＬ間）干渉を防止するため、奇数ビット線ＢＬ１と偶数ビット線ＢＬ２を交互に読み出しを行うために、選択ビット線ＢＬ１に隣接する非選択ＢＬ２にはプリチャージ電圧ＶBLreadを印加しない場合もある。次に、選択ゲート線ＳＧＳ，ＳＧＤに電圧Ｖsgread（例えば２．５Ｖ）、非選択ワード線ＷＬ２〜ＷＬｎには電圧Ｖread（例えば４．５Ｖ）、選択ワード線ＷＬ１には判定電圧Ｖsense（例えば０Ｖ）をそれぞれ印加する。読み出し電位の印加時間（ＴＲ）は、ＢＬ−ＢＬ間寄生容量、セル電流による基準電位の上昇などのノイズを考慮して適切な値に設定されることが望ましい。
【００３６】
メモリセルトランジスタＭＴ11において、浮遊ゲート電極１３に電子が蓄積されていないとき、選択メモリセルトランジスタＭＴ11がオン状態となり、セル電流が流れ選択ビット線ＢＬ１の電位が下降する。一方、浮遊ゲート電極１３に電子が蓄積されているとき、メモリセルトランジスタＭＴ11はオフ状態となるので、セル電流が流れず選択ビット線ＢＬ１の電位はプリチャージ電圧ＶBLreadを保持する。読み出し電位の印加後、選択ビット線ＢＬ１の電位と判定基準電位とを比較する。選択ビット線ＢＬ１の電位が判定基準電位より高ければ書き込み状態と判定される。一方、選択ビット線ＢＬ１の電位が判定基準電位より低ければ消去状態と判定される。
【００３７】
本発明の実施の形態に係る不揮発性半導体記憶装置の読み出し動作の制御方法によれば、支持基板１に０Ｖ未満の基板電圧ＶSUB（例えば−５Ｖ）を印加することで、ビット線電流ＩBを低減することができ、正常に読み出し動作を行うことが可能となる。図１３に、ゲート長Ｌが２０ｎｍ、ＳＯＩ層３の厚さＴSOIが１６ｎｍであって、図１２に示した読み出し動作の動作電圧を印加した場合の基板電圧ＶSUBとビット線電流ＩBの関係を示す。支持基板１に０Ｖ未満の基板電圧ＶSUBとして約−２．２Ｖ以下を印加すれば、ビット線電流ＩBが約１×１０-7Ａ以下となり、読出動作が正常に行われることが分かる。
【００３８】
図１４は、ゲート長Ｌが４０ｎｍ、ＳＯＩ層３の厚さＴSOIが３０ｎｍ、ＳＯＩ層３のｎ型不純物密度が１×１０17ｃｍ-3であって、図１３に示した読み出し動作の動作電圧を印加した場合の浮遊ゲート電圧ＶFGと、ビット線電流ＩBの関係を示す。ビット線には電圧ＶＤとして１．１Ｖを印加した。浮遊ゲート電圧ＶFGが０Ｖ以下であれば、ビット線電流ＩBが１×１０-7Ａ以下となり、正常に読出動作を行えることが分かる。
【００３９】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置における支持基板１に加える基板電圧ＶSUBのトリミング動作を、図１５のフローチャートを参照しながら説明する。図１２に示した約−２．２Ｖのような基板電圧ＶSUBの最適値は、チップ毎に形状等がばらつくためにチップ毎に変化する。そこで、トリミング動作では、基板電圧ＶSUBの最適値をチップ毎に設定する。
【００４０】
図１５のステップＳ１１において、所定の書き込み動作を行う。ステップＳ１２において、支持基板１には０Ｖ未満の基板電圧ＶSUB（例えば−２．２Ｖ）を印加する。続くステップＳ１３において、選択ゲート線ＳＧＳ，ＳＧＤに電圧Ｖsgread（例えば２．５Ｖ）、選択ワード線ＷＬ１にはトリミング電圧Ｖtrim（例えば０Ｖ）、非選択ワード線ＷＬ２〜ＷＬｎには電圧Ｖread（例えば４．５Ｖ）をそれぞれ印加し、メモリセルトランジスタＭＴ11を読み出す。ステップＳ１４では選択メモリセルトランジスタＭＴ11の読み出されたデータの状態を判定する。即ち、読み出されたデータが消去状態であった場合、セル電流は所望の値よりも過多であるため、トリミングステップＳ１５に進み基板電圧ＶSUBをΔＶSUB（例えば５０ｍＶ）だけ低くした電圧（ＶSUB−ΔＶSUB）を支持基板１に印加する。そしてステップＳ１３の手順に戻り選択メモリセルトランジスタＭＴ11のデータを読み出す。逆に、読み出されたデータが書き込み状態であった場合、セル電流は所望の値より過少であるため、トリミングステップＳ１５に進み基板電圧ＶSUBをΔＶSUB（例えば５０ｍＶ）だけ高くした電圧（ＶSUB＋ΔＶSUB）を支持基板１に印加する。そしてステップＳ１３の手順に戻り選択メモリセルトランジスタＭＴ11のデータを読み出す。これらのステップＳ１３〜Ｓ１５のステップを繰り返し、メモリセルトランジスタＭＴ11の読み出しデータが書き込み状態から消去状態へ丁度遷移する基板電圧ＶSUBを求め、最適基板電圧ＶSUB_trimとする。ステップＳ１６において最適基板電圧ＶSUB_trimを種々の内蔵メモリに記録したり、出力装置に出力したりする。次回の読出し時には、読み出し対象のチップに対応する最適基板電圧ＶSUB_trimをメモリから読み出して印加する。上記ステップＳ１１の書き込み動作における印加電圧と、ステップＳ１３でのトリミング電圧Ｖtrimは、セルトランジスタ特性のばらつきを鑑み、所望の動作マージンが得られるよう適切な値に設定されていることが望ましい。また、上記トリミング動作を、メモリチップ内に内蔵された自動トリミング回路にてチップ良品選別試験時に自動で行うことも可能である。さらに、トリミング動作の別な実施例としては、選択メモリセルトランジスタＭＴ11に書き込み動作を行う代わりに、浮遊ゲート１３と制御ゲート１５とを電気的に接続したトリミング用基準セルに対してステップＳ１２〜Ｓ１６のトリミング動作を行うことも可能である。
【００４１】
本発明の実施の形態に係る不揮発性半導体記憶装置のトリミング動作によれば、読出し動作に基板電圧ＶSUBの最適値をチップ毎に設定することができる。
【００４２】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作の制御方法の一例を説明する。図１６の時間Ｔ11〜Ｔ12に示すように、選択ゲート線ＳＧＳ，ＳＧＤには電圧ＶBLinhibit（例えば２．５Ｖ）、選択ビット線ＢＬ１には電圧ＶBLpgm（例えば０Ｖ）、非選択ワード線ＷＬ２〜ＷＬｎには電圧Ｖpass（例えば１０Ｖ）、選択ワード線ＷＬ１には電圧Ｖpgm（例えば１８Ｖ）、支持基板１には０Ｖを印加する。
【００４３】
メモリセルトランジスタＭＴ11においては、図１に示した制御ゲート電極１５に電圧Ｖpgm（例えば１８Ｖ）が印加されるので、浮遊ゲート電極１３と浮遊ゲート電極１３直下のチャネル領域４１１間に高電界がかかり、ゲート絶縁膜１２を介して浮遊ゲート電極１３に電子が注入される。浮遊ゲート電極１３に電子が蓄積されると、選択メモリセルトランジスタＭＴ11の閾値電圧は、負の閾値電圧からΔＶだけ上昇して、メモリ信号が書き込まれる。なお、書き込み動作後にベリファイ動作を実行する場合には、図１６の時間Ｔ12〜Ｔ13に示すように、選択ゲート線ＳＧＳ，ＳＧＤにプリチャージ電圧ＶBLpre-charge（例えば３Ｖ）、非選択ワード線ＷＬ２〜ＷＬｎには電圧Ｖread（例えば４．５Ｖ）、選択ワード線ＷＬ１には電圧Ｖverify（例えば０Ｖ）、支持基板１には０Ｖ未満の基板電圧ＶSUB（例えば−５Ｖ）をそれぞれ印加して、ビット線電流ＩBを読み出す。
【００４４】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置における、書き込み動作及びベリファイ動作の制御方法の一例を、図１７のフローチャートを参照しながら説明する。
【００４５】
ステップＳ２１において、図１６の時間Ｔ11〜Ｔ12に示した動作電圧を用いて書き込み動作を行う。ステップＳ２２においてベリファイ動作を行う。ベリファイ動作では、図１６の時間Ｔ12〜Ｔ13に示した動作電圧を用いて選択ビット線ＢＬ１の電位を読み出して、正常に書き込みされたか判定する。書き込みが正常にされていないと判定された場合にステップＳ２３に進む。一方、書き込みが正常と判定された場合、ステップＳ２４に進む。ステップＳ２３において、正常に書き込みが行われていないメモリセルトランジスタＭＴ11に対して、再度書き込み動作を行う。再度の書き込み動作では、図１６の時間Ｔ13〜Ｔ14に示すように、選択ワード線ＷＬ１には、印加電圧ＶpgmをΔＶpgm（例えば１Ｖ）昇圧した電圧（Ｖpgm＋ΔＶpgm）を印加する。その後、ステップＳ２２の手順に戻る。ステップＳ２４においては、図１６の時間Ｔ13〜Ｔ14に示すようにビット線ＢＬ１に電圧ＶBLinhibit1（例えば３Ｖ）、非選択ビット線ＢＬ２〜ＢＬｍには電圧ＶBLinhibit2（例えば２．５Ｖ）をそれぞれ印加して書込み禁止とし、書き込みを終了する。
【００４６】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作の一例を説明する。消去動作では、図１８及び図１９に示すように、支持基板１には基板電圧ＶSUBerase1（例えば−５Ｖ）を印加する。すべてのワード線ＷＬ１〜ＷＬｎには電圧ＶWLerase（例えば０Ｖ）を印加する。選択ゲート線ＳＧＳ，ＳＧＤには、ワード線ＷＬに印加する電圧ＶWLerase（例えば０Ｖ）より高い電圧Ｖsgerase（例えば９Ｖ）、すべてのビット線ＢＬ１〜ＢＬｍ及び共通ソース線ＳＬには、選択ゲート線ＳＧＳ，ＳＧＤに印加する電圧Ｖsgerase（例えば９Ｖ）より高い電圧Ｖerase（例えば１８Ｖ）をそれぞれ印加する。
【００４７】
この結果、図１９に示すように、バンド間トンネリングに起因する電流（バンド間トンネリング電流）が、ビット線ＢＬ１に接続されているビット線コンタクトプラグ１７から、選択ゲートトランジスタＳＴＤ１のｐ型のチャネル領域４４へ流れる。このため、チャネル領域４４の電位が上昇し、チャネル領域４４とドレイン領域４２（ｎ＋１）間のｐｎ接合が順バイアスとなり、ドレイン領域４２（ｎ＋１）側に電流が流れる。他方、バンド間トンネリング電流が、ソース線ＳＬに接続されているソース線コンタクトプラグ１８から、選択ゲートトランジスタＳＴＳ１のｐ型のチャネル領域４２へ流れる。このため、チャネル領域４２の電位が上昇し、チャネル領域４２とソース領域４２１間のｐｎ接合が順バイアスとなり、ソース領域４２１側に電流が流れる。このため、メモリセルトランジスタＭＴ11〜ＭＴ1nのソース及びドレイン領域、及びチャネル領域４１１〜４１ｎの電圧が上昇し、ワード線ＷＬに印加された０Ｖとの間に浮遊ゲート電極１３から電子を引き抜くのに充分な大きな電圧差が発生する。したがって、ゲート絶縁膜１２に高電界がかかり、消去動作が実行される。
【００４８】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作の他の一例を説明する。すべてのワード線ＷＬ１〜ＷＬｎには電圧ＶWLerase（例えば０Ｖ）を印加する。図２０及び図２１に示すように、選択ゲート線ＳＧＳ，ＳＧＤには電圧Ｖsgerase（例えば１８Ｖ）、すべてのビット線ＢＬ１〜ＢＬｍ及び共通ソース線ＳＬには、ワード線ＷＬ１〜ＷＬｎに印加する電圧ＶWLerase（例えば０Ｖ）より高い電圧Ｖerase（例えば１８Ｖ）をそれぞれ印加する。支持基板１には、ビット線ＢＬ１〜ＢＬｍ及び共通ソース線ＳＬに印加する電圧Ｖerase（例えば１８Ｖ）より高い正の基板電圧ＶSUBerase2（例えば２１Ｖ）を印加する。
【００４９】
図２１に示すように、支持基板１に充分高い正の基板電圧ＶSUBerase2（例えば２１Ｖ）が印加されているために、埋め込み絶縁層２の表面に電子が引き寄せられる。選択ゲートトランジスタＳＴＳ１，ＳＴＤ１のそれぞれのチャネル領域４２，４４の下面には電子の反転層４６ａ，４６ｂが形成される。このため、ビット線ＢＬ１に接続されたビット線コンタクトプラグ１７から選択ゲートトランジスタＳＴＤ１を経由して、またソース線ＳＬに接続されたソース線コンタクトプラグ１８から選択ゲートトランジスタＳＴＳ１を経由して、メモリセルトランジスタＭＴ11〜ＭＴ1nのソース及びドレイン領域４２１〜４２ｎ（ｎ＋１）、及びチャネル領域４１１〜４１ｎへ電流が流れる。このため、ソース及びドレイン領域４２１〜４２ｎ（ｎ＋１）、及びチャネル領域４１１〜４１ｎの電圧が上昇し、ワード線ＷＬ１〜ＷＬｎに接続された制御ゲート電極１５に印加された電圧ＶWLerase（例えば０Ｖ）との間に充分大きな電圧差が発生する。したがって、ゲート絶縁膜１２に高電界がかかり、消去動作が実行される。
【００５０】
更に、支持基板１とＳＯＩ層３の間には埋め込み絶縁層２があるため、支持基板１とメモリセルトランジスタＭＴ11〜ＭＴ1nのソース及びドレイン領域４２１〜４２ｎ（ｎ＋１）、及びチャネル領域４１１〜４１ｎの間には容量カップリングが生じている。したがって、支持基板１に正の基板電圧ＶSUBerase2（例えば２１Ｖ）を印加すると、容量カップリングのために、メモリセルトランジスタＭＴ11〜ＭＴ1nのソース及びドレイン領域４２１〜４２ｎ（ｎ＋１）、及びチャネル領域４１１〜４１ｎの電位が上昇する。このことからも、ソース及びドレイン領域４２１〜４２ｎ（ｎ＋１）、及びチャネル領域４１１〜４１ｎの電圧が上昇し、ワード線ＷＬ１〜ＷＬｎに接続された制御ゲート電極１５に印加された電圧ＶWLerase（例えば０Ｖ）との間に充分大きな電圧差が発生する。したがって、ゲート絶縁膜１２に高電界がかかり、消去動作が実行される。
【００５１】
なお、図２１に示すように反転層４６ａ，４６ｂを利用して消去動作を行う一例では、埋め込み絶縁層２の厚さＴBOXは１ｎｍ〜１μｍ程度が好ましい。埋め込み絶縁層２の厚さＴBOXが１ｎｍ程度以上であれば、埋め込み絶縁層２に電圧が印加された場合に埋め込み絶縁層２を流れるリーク電流（直接トンネリング電流）を十分小さくすることができる。また、埋め込み絶縁層２の厚さＴBOXが１μｍ以下であれば、印加電圧の大きさにも依るが、埋め込み絶縁層２の表面に十分に電子を引き寄せ反転層４６ａ，４６ｂを形成することができる。
【００５２】
本発明の実施の形態に係る不揮発性半導体記憶装置及びその制御方法によれば、ＳＯＩ構造のメモリセルトランジスタＭＴ11〜ＭＴ1nの書き込み動作、読み出し動作及び消去動作を正常に行うことが可能となる。なお、図３に示した行方向の断面の代わりに、図２２に示すように、セルアレイ領域の素子分離絶縁膜６が薄く、埋め込み絶縁層２が隣接する列同士で連続していても良い。
【００５３】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を説明する。ここで、図２に示したセルアレイのＡ−Ａ方向の切断面で見た列方向の工程断面図を図２３（ａ），図２４（ａ），・・・・・，図３５（ａ）に示し、合わせてＢ−Ｂ方向の切断面で見た行方向の工程断面図を図２３（ｂ），図２４（ｂ），・・・・・，図３５（ｂ）に示す。なお、図２３（ａ）〜図３５（ｂ）に示す不揮発性半導体記憶装置の製造方法は一例であり、この変形例を含めてこれ以外の種々の製造方法により実現可能であることは勿論である。
【００５４】
（イ）まず、Ｓｉ等の支持基板１を用意し、例えばサイモックス（ＳＩＭＯＸ）法により支持基板１に酸素をイオン注入して熱処理を行い図２３（ａ）及び図２３（ｂ）に示すように支持基板１内部に埋め込み絶縁層２、及び埋め込み絶縁層２上に半導体層（ＳＯＩ層）３を形成する。或いは、張り合わせ法により、２枚のウェハのうち一方に埋め込み絶縁層２を形成して互いに張り合わせて熱処理を行い、一方のウェハを平坦研削して薄膜化させることによりＳＯＩ層３を形成しても良い。
【００５５】
（ロ）次に、ＳＯＩ層３上にレジスト膜２０を塗布し、リソグラフィ技術を用いてレジスト膜２０を図２４（ａ）及び図２４（ｂ）に示すようにパターニングする。引き続き、パターニングされたレジスト膜２０をマスクとしてボロン（11Ｂ+）等のｐ型不純物をイオン注入する。残存したレジスト膜２０はレジストリムーバ等を用いて除去される。その後熱処理を行い、ＳＯＩ層３に注入された不純物イオンを活性化して、選択ゲートトランジスタ形成領域にｐ-型の不純物拡散層４０ａ，４０ｂを形成する。引き続き、ＳＯＩ層３上にレジスト膜２１を塗布し、リソグラフィ技術を用いてレジスト膜２１を図２５（ａ）及び図２５（ｂ）に示すようにパターニングする。その後、パターニングされたレジスト膜２１をマスクとして燐（31Ｐ+）又は砒素（75Ａｓ+）等のｎ型不純物をイオン注入する。
【００５６】
（ハ）次に、図２６（ａ）及び図２６（ｂ）に示すように、熱酸化法によりＳｉＯ2膜等のゲート絶縁膜（トンネル酸化膜）１２を１ｎｍ〜１５ｎｍ程度形成する。このとき、ＳＯＩ層３に注入された不純物イオンが活性化して、メモリセルトランジスタ形成領域にｎ-型の不純物拡散層４１が形成される。次に、ゲート絶縁膜１２の上に減圧ＣＶＤ（ＲＰＣＶＤ）法により浮遊ゲート電極となる燐ドープの第１ポリシリコン層（浮遊ゲート電極）１３を１０ｎｍ〜２００ｎｍ程度堆積する。次に、図２７（ａ）及び図２７（ｂ）に示すようにＣＶＤ法によりＳｉ3Ｎ4膜等のマスク膜５を５０ｎｍ〜２００ｎｍ程度堆積する。
【００５７】
（ニ）次に、マスク膜５上にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いた反応性イオンエッチング（ＲＩＥ）法により、マスク膜５の一部を選択的に除去する。エッチング後にレジスト膜を除去する。マスク膜５をマスクにして、第１ポリシリコン層１３、ゲート絶縁膜１２及びＳＯＩ層３の一部を埋め込み絶縁層２に達するまで列方向に選択的に除去する。この結果、図２８（ａ）及び図２８（ｂ）に示すように、第１ポリシリコン層１３、ゲート絶縁膜１２及びＳＯＩ層３を貫通する溝部７が形成される。なお、図２８（ｂ）では埋め込み絶縁層２の一部が除去されているが、埋め込み絶縁層２は平坦なままであって良い。
【００５８】
（ホ）次に、図２９（ａ）及び図２９（ｂ）に示すように、ＣＶＤ法等により溝部７に素子分離絶縁膜６を２００ｎｍ〜１５００ｎｍ程度埋め込む。そして、図３０（ａ）及び図３０（ｂ）に示すように、化学的機械的研磨（ＣＭＰ）法により素子分離絶縁膜６を平坦化する。このとき、素子分離絶縁膜６の上面がゲート絶縁膜１２より高い位置にある。この結果、行方向のメモリセルトランジスタＭＴ11，ＭＴ21は、互いに完全に素子分離される。
【００５９】
（ヘ）次に、図３１（ａ）及び図３１（ｂ）に示すように、ＣＶＤ法等により、第１ポリシリコン層１３の上面及び素子分離絶縁膜６の上面に電極間絶縁膜１４を堆積する。引き続き、電極間絶縁膜１４上にレジスト膜２３を塗布し、リソグラフィ技術を用いてレジスト膜２３をパターニングする。引き続き、図３２（ａ）及び図３２（ｂ）に示すように、パターニングされたレジスト膜２３をマスクとして、ＲＩＥ等により電極間絶縁膜１４の一部に開口部８を形成する。その後、図３３（ａ）及び図３３（ｂ）に示すように、ＣＶＤ法により電極間絶縁膜１４上に燐ドープの制御ゲート電極となる第２ポリシリコン層（制御ゲート電極）１５を１０ｎｍ〜２００ｎｍ程度堆積する。
【００６０】
（ト）第２ポリシリコン層１５上にレジスト膜２４を塗布し、リソグラフィ技術を用いてレジスト膜２４をパターニングする。引き続き、図３４（ａ）及び図３４（ｂ）に示すように、パターニングされたレジスト膜２４をマスクとして、ＲＩＥにより行方向に第２ポリシリコン層１５、電極間絶縁膜１４、及び第１ポリシリコン層１３の一部をゲート絶縁膜１２に達するまで行方向に選択的に除去する。これにより、第２ポリシリコン層１５、電極間絶縁膜１４、及び第１ポリシリコン層１３を貫通する溝が形成され、制御ゲート電極１５、電極間絶縁膜１４、浮遊ゲート電極１３、ゲート絶縁膜１２の積層構造のパターンが形成される。この結果、浮遊ゲート電極１３直下のｎ-型の不純物拡散層４１がチャネル領域となり、チャネル領域を挟むｎ-型の不純物拡散層４１がソース及びドレイン領域となってデプレッション型のメモリセルトランジスタＭＴ11〜ＭＴ1nが形成される。このとき、図示を省略した複数のメモリセルトランジスタが、列方向及び行方向に交差してマトリクス状に形成される。同時に、選択ゲートトランジスタ形成領域には、選択ゲート電極１３ｂ，１５ｂが形成される。その後、レジストリムーバ等を用いてレジスト膜２４を除去する。
【００６１】
（チ）次に、レジスト膜２６を塗布し、リソグラフィ技術を用いてレジスト膜２６を図３５（ａ）及び図３５（ｂ）に示すようにｎ-型の不純物拡散層４１を覆うようにパターニングする。パターニングされたレジスト膜２６をマスクとして、75Ａｓ+等のｎ型不純物イオンをｐ-型の不純物拡散層４０ａ，４０ｂに選択的に注入する。レジスト膜２６はレジストリムーバ等を用いて除去される。その後熱処理すれば、ＳＯＩ層３内のｎ型及びｐ型不純物イオンが活性化して、図１に示すようにＳＯＩ層３にｎ+型のソース領域４３、及びソース領域４３とドレイン領域４２１に挟まれたｐ-型のチャネル領域４２が形成されて、エンハンスメント型の選択ゲートトランジスタＳＴＳ１が形成される。他方、ＳＯＩ層３にｎ+型のドレイン領域４５、及びドレイン領域４５とソース領域４２（ｎ＋１）に挟まれたｐ-型のチャネル領域４４が形成されて、エンハンスメント型の選択ゲートトランジスタＳＴＤ１も形成される。
【００６２】
本発明の実施の形態に係る半導体記憶装置の製造方法によれば、図１に示した不揮発性半導体記憶装置が実現可能となる。
【００６３】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、実施の形態ではｎ型の支持基板１を説明したが、ｐ型の支持基板を用いる場合、読み出し動作の支持基板１に印加する基板電圧ＶSUBは１Ｖ未満であれば良い。なお、読み出し動作、書き込み動作及び消去動作において説明した動作電圧は一例であり、特に限定されるものではない。
【００６４】
また、実施の形態では、メモリセルトランジスタＭＴ11〜ＭＴ1nのゲート電極１３，１５及び選択ゲートトランジスタＳＴＳ１，ＳＴＤ１のゲート電極１３ａ，１３ｂ，１５ａ，１５ｂとして、ｎ型ポリシリコンを使用し、メモリセルトランジスタＭＴ11〜ＭＴ1nがデプレッション型ＦＥＴ、選択ゲートトランジスタＳＴＳ１，ＳＴＤ１がエンハンスメント型ＦＥＴとしてそれぞれ動作している場合を一例として説明した。ここで、メモリセルトランジスタＭＴ11〜ＭＴ1nのゲート電極１３，１５及び選択ゲートトランジスタＳＴＳ１，ＳＴＤ１のゲート電極１３ａ，１３ｂ，１５ａ，１５ｂの材質を変更し、ゲート電極材質の仕事関数を調整するなどの方法により、メモリセルトランジスタＭＴ11〜ＭＴ1nがデプレッション型でないＦＥＴとして動作したり、選択ゲートトランジスタＳＴＳ１，ＳＴＤ１がエンハンスメント型ではないＦＥＴとして動作することも可能であり、その場合はメモリ信号の書き込み、読み出し、一括消去などの動作を行う際に各電極に印加するバイアス条件を変更することにより、一例としてここで説明しているのと同等の動作を実現可能である。
【００６５】
更に、本発明の実施の形態ではｍ×ｎ個のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnを示したが、現実的には更に多数のメモリセルトランジスタでセルアレイが構成されていても良い。また、実施の形態においては、２値ＮＡＮＤ型フラッシュメモリについて説明した。しかし、３値以上の多値ＮＡＮＤ型フラッシュメモリについても適用可能である。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。
【図２】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す平面図である。
【図３】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す行方向の断面図である。
【図４】本発明の実施の形態に係る不揮発性半導体記憶装置の周辺回路領域の断面図である。
【図５】本発明の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図６】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタのゲート長とＳＯＩ層の最大膜厚の関係を示すグラフである。
【図７】本発明の実施の形態に係る不揮発性半導体記憶装置の電気特性評価を説明するための断面図である。
【図８】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタのゲート長が１０ｎｍの場合の、基板電圧とビット線電流の関係を示すグラフである。
【図９】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタのゲート長が２０ｎｍの場合の、基板電圧とビット線電流の関係を示すグラフである。
【図１０】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタのゲート長が３０ｎｍの場合の、基板電圧とビット線電流の関係を示すグラフである。
【図１１】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタのゲート長が４０ｎｍの場合の、基板電圧とビット線電流の関係を示すグラフである。
【図１２】本発明の実施の形態に係る不揮発性半導体記憶装置の読み出し動作の一例を説明するためのタイミングチャートである。
【図１３】本発明の実施の形態に係る不揮発性半導体記憶装置の基板電圧とビット線電流の関係を示すグラフである。
【図１４】本発明の実施の形態に係る不揮発性半導体記憶装置の基板電圧とビット線電流の関係を示すグラフである。
【図１５】本発明の実施の形態に係る不揮発性半導体記憶装置のトリミング動作を説明するためのフローチャートである。
【図１６】本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作の一例を説明するためのタイミングチャートである。
【図１７】本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明するためのフローチャートである。
【図１８】本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作の一例を説明するためのタイミングチャートである。
【図１９】本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作の一例を説明するための断面図である。
【図２０】本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作の他の一例を説明するためのタイミングチャートである。
【図２１】本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作の他の一例を説明するための断面図である。
【図２２】本発明のその他の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す行方向の断面図である。
【図２３】図２３（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を示す列方向の工程断面図（図２のＡ−Ａ方向の工程断面図）である。図２３（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を示す行方向の工程断面図（図２のＢ−Ｂ方向の工程断面図）である。
【図２４】図２４（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２３（ａ）に引き続く列方向の工程断面図である。図２４（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２３（ｂ）に引き続く行方向の工程断面図である。
【図２５】図２５（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２４（ａ）に引き続く列方向の工程断面図である。図２５（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２４（ｂ）に引き続く行方向の工程断面図である。
【図２６】図２６（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２５（ａ）に引き続く列方向の工程断面図である。図２６（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２５（ｂ）に引き続く行方向の工程断面図である。
【図２７】図２７（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２６（ａ）に引き続く列方向の工程断面図である。図２７（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２６（ｂ）に引き続く行方向の工程断面図である。
【図２８】図２８（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２７（ａ）に引き続く列方向の工程断面図である。図２８（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２７（ｂ）に引き続く行方向の工程断面図である。
【図２９】図２９（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２８（ａ）に引き続く列方向の工程断面図である。図２９（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２８（ｂ）に引き続く行方向の工程断面図である。
【図３０】図３０（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２９（ａ）に引き続く列方向の工程断面図である。図３０（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２９（ｂ）に引き続く行方向の工程断面図である。
【図３１】図３１（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３０（ａ）に引き続く列方向の工程断面図である。図３１（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３０（ｂ）に引き続く行方向の工程断面図である。
【図３２】図３２（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３１（ａ）に引き続く列方向の工程断面図である。図３２（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３１（ｂ）に引き続く行方向の工程断面図である。
【図３３】図３３（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３２（ａ）に引き続く列方向の工程断面図である。図３３（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３２（ｂ）に引き続く行方向の工程断面図である。
【図３４】図３４（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３３（ａ）に引き続く列方向の工程断面図である。図３４（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３３（ｂ）に引き続く行方向の工程断面図である。
【図３５】図３５（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３４（ａ）に引き続く列方向の工程断面図である。図３５（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３４（ｂ）に引き続く行方向の工程断面図である。
【符号の説明】
【００６７】
１…支持基板
２…埋め込み絶縁層（ＢＯＸ層）
３…半導体層（ＳＯＩ層）
６…素子分離絶縁膜
１２…ゲート絶縁膜（トンネル酸化膜）
１３…浮遊ゲート電極
１３ａ，１５ａ，１３ｂ，１５ｂ…選択ゲート電極
１４…電極間絶縁膜
１５…制御ゲート電極
１７…ビット線コンタクトプラグ
１８…ソース線コンタクトプラグ
４０ａ，４０ｂ…不純物拡散層
４１…不純物拡散層
４２，４４…チャネル領域
４３…ソース領域
４５…ドレイン領域
４６ａ，４６ｂ…反転層
４１１〜４１ｎ…チャネル領域
４２１〜４２（ｎ＋１）…ソース及びドレイン領域
【図１】
2006294711.tif 000003
【図２】
2006294711.tif 000004
【図３】
2006294711.tif 000005
【図４】
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【図５】
2006294711.tif 000007
【図６】
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【図７】
2006294711.tif 000009
【図８】
2006294711.tif 000010
【図９】
2006294711.tif 000011
【図１０】
2006294711.tif 000012
【図１１】
2006294711.tif 000013
【図１２】
2006294711.tif 000014
【図１３】
2006294711.tif 000015
【図１４】
2006294711.tif 000016
【図１５】
2006294711.tif 000017
【図１６】
2006294711.tif 000018
【図１７】
2006294711.tif 000019
【図１８】
2006294711.tif 000020
【図１９】
2006294711.tif 000021
【図２０】
2006294711.tif 000022
【図２１】
2006294711.tif 000023
【図２２】
2006294711.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【手続補正書】
【提出日】平成18年5月11日(2006.5.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。
【図２】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す平面図である。
【図３】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す行方向の断面図である。
【図４】本発明の実施の形態に係る不揮発性半導体記憶装置の周辺回路領域の断面図である。
【図５】本発明の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図６】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタのゲート長とＳＯＩ層の最大膜厚の関係を示すグラフである。
【図７】本発明の実施の形態に係る不揮発性半導体記憶装置の電気特性評価を説明するための断面図である。
【図８】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタのゲート長が１０ｎｍの場合の、基板電圧とビット線電流の関係を示すグラフである。
【図９】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタのゲート長が２０ｎｍの場合の、基板電圧とビット線電流の関係を示すグラフである。
【図１０】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタのゲート長が３０ｎｍの場合の、基板電圧とビット線電流の関係を示すグラフである。
【図１１】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタのゲート長が４０ｎｍの場合の、基板電圧とビット線電流の関係を示すグラフである。
【図１２】本発明の実施の形態に係る不揮発性半導体記憶装置の読み出し動作の一例を説明するためのタイミングチャートである。
【図１３】本発明の実施の形態に係る不揮発性半導体記憶装置の基板電圧とビット線電流の関係を示すグラフである。
【図１４】本発明の実施の形態に係る不揮発性半導体記憶装置の浮遊ゲート電圧とビット線電流の関係を示すグラフである。
【図１５】本発明の実施の形態に係る不揮発性半導体記憶装置のトリミング動作を説明するためのフローチャートである。
【図１６】本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作の一例を説明するためのタイミングチャートである。
【図１７】本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明するためのフローチャートである。
【図１８】本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作の一例を説明するためのタイミングチャートである。
【図１９】本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作の一例を説明するための断面図である。
【図２０】本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作の他の一例を説明するためのタイミングチャートである。
【図２１】本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作の他の一例を説明するための断面図である。
【図２２】本発明のその他の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す行方向の断面図である。
【図２３】図２３（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を示す列方向の工程断面図（図２のＡ−Ａ方向の工程断面図）である。図２３（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を示す行方向の工程断面図（図２のＢ−Ｂ方向の工程断面図）である。
【図２４】図２４（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２３（ａ）に引き続く列方向の工程断面図である。図２４（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２３（ｂ）に引き続く行方向の工程断面図である。
【図２５】図２５（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２４（ａ）に引き続く列方向の工程断面図である。図２５（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２４（ｂ）に引き続く行方向の工程断面図である。
【図２６】図２６（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２５（ａ）に引き続く列方向の工程断面図である。図２６（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２５（ｂ）に引き続く行方向の工程断面図である。
【図２７】図２７（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２６（ａ）に引き続く列方向の工程断面図である。図２７（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２６（ｂ）に引き続く行方向の工程断面図である。
【図２８】図２８（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２７（ａ）に引き続く列方向の工程断面図である。図２８（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２７（ｂ）に引き続く行方向の工程断面図である。
【図２９】図２９（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２８（ａ）に引き続く列方向の工程断面図である。図２９（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２８（ｂ）に引き続く行方向の工程断面図である。
【図３０】図３０（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２９（ａ）に引き続く列方向の工程断面図である。図３０（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２９（ｂ）に引き続く行方向の工程断面図である。
【図３１】図３１（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３０（ａ）に引き続く列方向の工程断面図である。図３１（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３０（ｂ）に引き続く行方向の工程断面図である。
【図３２】図３２（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３１（ａ）に引き続く列方向の工程断面図である。図３２（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３１（ｂ）に引き続く行方向の工程断面図である。
【図３３】図３３（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３２（ａ）に引き続く列方向の工程断面図である。図３３（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３２（ｂ）に引き続く行方向の工程断面図である。
【図３４】図３４（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３３（ａ）に引き続く列方向の工程断面図である。図３４（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３３（ｂ）に引き続く行方向の工程断面図である。
【図３５】図３５（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３４（ａ）に引き続く列方向の工程断面図である。図３５（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３４（ｂ）に引き続く行方向の工程断面図である。