(57)【要約】      （修正有）【課題】デザインルールが縮小しても高抵抗で抵抗精度の高い抵抗素子と不揮発性半導体記憶素子とを合理的に実現する半導体装置を提供する。【解決手段】半導体基板に設けられた第１の半導体領域に形成された不揮発性半導体記憶素子と、前記半導体基板に設けられた第２の半導体領域と、前記第２の半導体領域上に形成され前記第１の絶縁膜より厚い第３の絶縁膜と、前記第３の絶縁膜上に前記第１の電極と同一の材料で形成された導電体層と、前記第２の半導体領域、第３の絶縁膜及び導電体層を自己整合的に分離する第２の素子分離と、前記導電体層の上面に形成された第４の絶縁膜と、前記導電体層の両端の前記第４の絶縁膜上に形成され、前記第２の電極の少なくとも一部と同一の材料を含み、前記導電体層に接続された第３及び第４の電極とを具備する抵抗素子とを具備することを特徴とする。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板に設けられた第１の半導体領域と、
前記第１の半導体領域上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１の電極と、
前記第１の半導体領域、第１の絶縁膜及び第１の電極を自己整合的に分離する第１の素子分離と、
前記第１の電極の少なくとも上面に形成された第２の絶縁膜と、
前記第２の絶縁膜に接して設けられた第２の電極と
を具備する、不揮発性半導体記憶素子と、
前記半導体基板に設けられた第２の半導体領域と、
前記第２の半導体領域上に形成された前記第１の絶縁膜より厚い第３の絶縁膜と、
前記第３の絶縁膜上に、前記第１の電極と同一の材料で形成された導電体層と、
前記第２の半導体領域、第３の絶縁膜及び導電体層を自己整合的に分離する第２の素子分離と、
前記導電体層の上面に形成された第４の絶縁膜と、
前記導電体層の両端の前記第４の絶縁膜上に形成され、前記第２の電極の少なくとも一部と同一の材料を含み、前記導電体層に接続された第３及び第４の電極と
を具備する、抵抗素子とを具備することを特徴とする半導体装置。
【請求項２】
前記抵抗素子は、並列して周期的に形成された複数の前記導電体層を含み、少なくとも両端の前記導電体層は電気的に分離されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記両端の抵抗素子を除く少なくとも２個の前記導電体層は、両端に設けられた前記第３及び第４の電極の少なくともいずれか一方を介して接続されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記抵抗素子の前記導電体層と前記第３若しくは第４の電極との接続部は、前記導電体層の領域内でこの導電体層の長手方向に長い形状を有することを特徴とする請求項１ないし３のいずれか１に記載の半導体装置。
【請求項５】
前記抵抗素子の前記第４の絶縁膜上に形成され、前記第３及び第４の電極の間に電気的に分離されて配置され、前記第２の電極の少なくとも一部と同一の材料で形成された第２の導電体層を具備することを特徴とする請求項１ないし４のいずれか１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、不揮発性半導体記憶素子と抵抗素子とを備えた半導体装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置であるＥＥＰＲＯＭ（electrically erasable programmable read-only memory）は、半導体基板の上方に電荷蓄積層（浮遊ゲート電極）と制御ゲート電極とを積層したＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）構造のメモリセルを有する。このメモリセルは、電荷蓄積層に電荷を注入した状態とその電荷を放出した状態とにおける、ＦＥＴのしきい値の差によりデータを不揮発に記憶する。電荷の注入、放出は、電荷蓄積層と基板に形成されるチャネルとの間に設けられたトンネル絶縁膜を介して、トンネル電流によって行われる。各種のＥＥＰＲＯＭの中で、複数のメモリセルを直列接続してＮＡＮＤセルユニットを構成する、いわゆるＮＡＮＤ型ＥＥＰＲＯＭは、ＮＯＲ型ＥＥＰＲＯＭと比べて選択トランジスタ数を少なくできることから、高密度化に対して有利である。
【０００３】
ＮＯＲ型フラッシュメモリにおいても、消去時に短チャネル効果の影響を受けにくくするために、電荷蓄積層と基板チャネルとの間のトンネル絶縁膜を介してトンネル電流を流すことにより消去している。複数のメモリセルで同時に消去を行って、例えば、単位時間に消去されるメモリセル数を増やしている。このために、メモリセルが形成されている領域である半導体基板のウェルに１０Ｖ以上の高電圧、例えば、２０Ｖの正の電圧を印加することによって、電荷蓄積層から基板に電子を引き抜く。一方、書き込み時には、ウェル電圧は、０Ｖに保ち、ウェルよりも充放電容量の小さいメモリセルのソース／ドレインに１０Ｖ以上の正の電圧を印加することにより、前記ウェルを充放電する電力を削減し、動作速度を高速化することができる。
【０００４】
このような動作をさせるために、例えば、ＮＡＮＤ接続されたメモリセルでは、選択されたメモリセルに直列に接続された非選択メモリセルのしきい値のばらつきを十分小さくし、選択されたメモリセルの読み出し時の電流ばらつきを減少させる必要がある。そこで、書き込み後のしきい値の分布を狭く維持するためと、チップ間のしきい値ばらつきを小さくするために、前記正の電圧を、例えば、０．５Ｖ以下のばらつき範囲で制御する必要がある。
【０００５】
さらに、従来の不揮発性半導体記憶装置では、外部入力から与えられる信号によって、不揮発性半導体記憶装置の消去、書き込み、及び読み出しを切り替えている。したがって、メモリセルを形成したウェル電圧を、外部入力によって変化させるための論理周辺回路、及びメモリセルから読み出したデータを外部に出力する論理周辺回路が必要となる。これらの回路は、消費電力を削減するためにＣＭＯＳ回路によって構成されており、外部入出力の電圧として、５Ｖ以下、例えば、３．３Ｖや１．８Ｖを用いている。この電圧は、前記の１０Ｖ以上の書き込み又は消去に必要な電圧よりはるかに低い電圧である。
【０００６】
そこで、前記の論理周辺回路によって正の電圧をフィードバック制御するために、例えば、１０Ｖ以上の電圧を抵抗分割により低電圧に変換する方法が採用されている。この場合、抵抗分割に使用する抵抗素子は、抵抗が高いほど抵抗素子を流れて消費される消費電力を削減できるので好ましい。
【０００７】
従来、抵抗素子は、例えば、特許文献１に開示されているように、まず、半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極となる多結晶シリコンを半導体基板全面に堆積し、リソグラフィ及びエッチングにより加工して、素子分離溝を形成する。そして厚い素子分離絶縁膜を堆積して素子分離を形成する。その後、全面に制御ゲート電極となる多結晶シリコンを堆積し、リソグラフィ及びエッチングにより加工して、制御ゲート電極と抵抗素子とを同じ材料で形成する。このリソグラフィは、加工寸法が比較的緩いため、安価な低解像度、低精度のリソグラフィを用いることができる。しかし、このようなリソグラフィを用いると、抵抗素子になる多結晶シリコン線状領域の線幅を細くできず、変動幅も大きくなるといった問題が生じる。これにより、高抵抗を得ようとすると多結晶シリコン線状領域の面積が増大し、半導体チップ面積が増大する問題が生じる。また、変動幅が大きいために、相対的な抵抗変動が大きく、回路のタイミング発生回路に用いる場合には、タイミング余裕を大きく確保する必要がある。
【０００８】
他の例では、特許文献２に開示されているように、ＭＯＳ型ＦＥＴのゲート電極と抵抗素子とを同じ材料で形成する技術がある。この技術では、まず、半導体基板に素子分離を形成し、半導体基板上にゲート絶縁膜を介してゲート電極となる多結晶シリコンを半導体基板全面に堆積し、リソグラフィ及びエッチングにより加工して、ゲート電極と同じ材料で抵抗素子を形成する。
【０００９】
前記の従来技術では、いずれも、抵抗素子を形成するに、素子分離のためのリソグラフィとは別のリソグラフィが必要になり、リソグラフィ工程が増大し、製造プロセスコスト増加につながる。
【００１０】
したがって、デザインルールが縮小しても高抵抗で抵抗精度の高い抵抗素子と不揮発性半導体記憶素子とを合理的に実現する半導体装置に対するニーズがある。
【特許文献１】特開２００２−１１０８２５号公報
【特許文献２】特開２００１−８５６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、前記の問題を解決すべく、デザインルールが縮小しても高抵抗で抵抗精度の高い抵抗素子と不揮発性半導体記憶素子とを合理的に実現する半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
前記の課題は、以下の本発明に係る半導体装置によって解決される。
【００１３】
本発明の１態様による半導体装置は、半導体基板に設けられた第１の半導体領域と、前記第１の半導体領域上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の電極と、前記第１の半導体領域、第１の絶縁膜及び第１の電極を分離する第１の素子分離と、前記第１の電極の少なくとも上面に形成された第２の絶縁膜と、前記第２の絶縁膜に接して設けられた第２の電極とを具備する不揮発性半導体記憶素子と、前記半導体基板に設けられた第２の半導体領域と、前記第２の半導体領域上に形成され、前記第１の絶縁膜より厚い第３の絶縁膜と、前記第３の絶縁膜上に前記第１の電極と同一の材料で形成された導電体層と、前記第２の半導体領域、第３の絶縁膜及び導電体層を自己整合的に分離する第２の素子分離と、前記導電体層の上面に形成された第４の絶縁膜と、前記導電体層の両端の前記第４の絶縁膜上に形成され、前記第２の電極の少なくとも一部と同一の材料を含み、前記導電体層に接続された第３及び第４の電極とを具備する抵抗素子とを具備することを特徴とする。
【発明の効果】
【００１４】
本発明によって、デザインルールが縮小しても高抵抗で抵抗精度の高い抵抗素子と不揮発性半導体記憶素子とを合理的に実現する構造を具備した半導体装置が提供される。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、同一又は類似の部分には同一又は類似の参照符号を付している。また、図面は、理解を容易にするために模式的に示されており、厚みと平面寸法との関係、各層の厚みの比率等は、現実のものとは異なる場合があることを述べておく。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲内で種々の変形をして実施することが可能である。
【００１６】
本発明は、不揮発性半導体記憶素子の浮遊ゲート電極及び抵抗素子の導電体層を形成するための素子分離と、半導体基板の活性領域の素子分離とを同時に自己整合的に一括して形成した半導体装置である。これにより、デザインルールが縮小しても高抵抗で抵抗精度が高い抵抗素子と不揮発性半導体記憶素子とを合理的に実現することができる。
【００１７】
（第１の実施形態）
本発明による半導体装置の第１の実施形態の一例を図１から図３に示す。この半導体装置は、不揮発性半導体記憶素子１００と抵抗素子２００とを具備する。図１は、本実施形態の半導体装置の平面図であり、図１（ａ）は、不揮発性半導体記憶素子１００を、図１（ｂ）は、抵抗素子２００を示す。図２は、不揮発性半導体記憶素子１００の断面構造を示す図であり、図２（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極１３０に平行な方向の断面図であり、図２（ｂ）は、図１（ａ）に切断線２Ｂ−２Ｂで示した制御ゲート電極１３０に直交する方向の断面図である。図３は、抵抗素子２００の断面構造を示す図であり、図３（ａ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメント２０２を横断する方向の断面図であり、図３（ｂ）は、図１（ｂ）に切断線３Ｂ−３Ｂで示した抵抗素子の電極分離領域２３８における抵抗素子エレメント２０２を横断する方向の断面図であり、図３（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメント２０２の長手方向の断面図である。なお、図１は、構造を分かり易くするため、制御ゲート電極１３０若しくは抵抗素子の電極２３０の表面を基準とした平面図で示している。
【００１８】
図１（ａ）及び図２を参照して、不揮発性半導体記憶素子１００は、メモリセル領域１１０に形成された複数のメモリセル１０２及びこれを囲むダミーセル１０４を含む。図１（ａ）では格子状に複数の浮遊ゲート電極１１４が形成され、それぞれの浮遊ゲート電極１１４の図の左右は、素子分離２０で分離されている。浮遊ゲート電極１１４の上方に、図の横方向に延びる複数の制御ゲート電極１３０が形成されている。
【００１９】
抵抗素子２００は、図１（ｂ）及び図３を参照して、抵抗素子領域２１０内に互いに並列して形成された抵抗素子エレメント２０２と、少なくともその両端に配置された抵抗素子ダミー２０４とを含む。抵抗素子エレメント２０２は、細長く形成された第１の導電体層２１４、第１の導電体層２１４の両端に形成された電極２３０及び電極２３０に接続する配線２４４を含む。
【００２０】
本実施形態の不揮発性半導体記憶素子１００の浮遊ゲート電極１１４と抵抗素子２００の高抵抗の第１の導電体層２１４とは、同一の第１の導電体膜１４により構成される。同様に、不揮発性半導体記憶素子１００の制御ゲート電極１３０と抵抗素子の電極２３０も同一の第２の導電体膜３２と金属膜３４との積層膜により構成される。さらに、不揮発性半導体記憶素子領域１１０及び抵抗素子領域２１０の半導体基板１０の素子分離２０と半導体基板１０上に形成されるメモリセル１０２及び抵抗素子エレメント２０２間の素子分離２０とを１回のリソグラフィ及びエッチングにより、自己整合的に同時に形成する。すなわち、第１の導電体膜１４、半導体基板上の第１若しくは第２の絶縁膜１１２，２１２及び半導体基板１０を同時に自己整合的に加工して、メモリセル１０２及び抵抗素子エレメント２０２の素子分離２０を、半導体基板１０中及び基板上に１つの素子分離２０として同時に形成する。
【００２１】
抵抗素子２００の高抵抗の第１の導電体層２１４の素子分離２０を、不揮発性半導体記憶素子１００の素子分離２０と同一のリソグラフィ及びエッチングによって形成することにより、抵抗素子エレメント２０２の加工に高精度、高解像度のリソグラフィを用いることができる。よって、高抵抗の第１の導電体層２１４の線幅を細くでき、加工寸法の変動幅も小さくできるという利点が生ずる。これにより、高抵抗を得ようとする抵抗素子２００の第１の導電体層２１４の面積を縮小でき、ひいては半導体装置の面積を小さくすることが可能になる。
【００２２】
さらに、抵抗素子２００を形成するために、従来技術では必要であった、半導体基板１０の素子分離２０形成とは別のリソグラフィが不要になる。その結果、メモリセルを形成するリソグラフィより高精度のリソグラフィ工程を増加させることなくなり、製造プロセスコスト削減につながる。
【００２３】
このようにして、デザインルールが縮小しても高抵抗で抵抗精度の高い抵抗素子２００と不揮発性半導体記憶素子１００とを合理的に実現することができる。
【００２４】
図１（ｂ）には、２本の抵抗素子エレメント２０２と両端に配置された抵抗素子ダミー２０４が示されている。ここで、２つの抵抗素子エレメント２０２が２つの抵抗素子ダミー２０４に挟まれている構造を示しているが、複数の抵抗素子エレメント２０２が、少なくとも２つの抵抗素子ダミー２０４に挟まれている構造であっても良い。また、抵抗として機能する第１の導電体層２１４は、細長い線状の形状である。各抵抗素子エレメント２０２は、例えば、図３（ｃ）に示したように、第１の導電体層２１４の両端に設けられた開口部２２８を通して、電極導電体層３２及び電極金属層３４に接続され、さらに、コンタクト２４２を介して配線２４４に接続されている。図１（ｂ）では、図の上部に示された抵抗素子の電極２３０−１は、配線２４４−１に接続されている。抵抗素子２００は、各抵抗素子エレメント２０２が直列に接続されるように、例えば、図１（ｂ）の下部に示された抵抗素子の電極２３０−２が、互いに配線２４４−２によって接続されている。この例では、上部の２つの配線２４４−１に加わる電位差を、２個の抵抗素子エレメント２０２により半分に分圧する抵抗素子２００を示している。もちろん、抵抗素子エレメント２０２の直列数を変化させることにより、分圧比を変化させることができる。
【００２５】
以下、本実施形態の半導体装置の製造工程の一例を図４から図１１を参照して説明する。図４から図８の各図（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極１３０に平行な方向の不揮発性半導体素子の断面図であり、各図（ｂ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメント２０２を横断する方向の抵抗素子２００の断面図であり、各図（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメント２０２の長手方向の断面図である。
【００２６】
（１）まず、図４に示したように、半導体基板１０、例えば、シリコン基板上に第１及び第２の絶縁膜１１２，２１２を介して第１の導電体膜１４を堆積して、第１の導電体膜１４とシリコン基板１０とを分離する素子分離を形成するための素子分離用トレンチ２０ｔを、自己整合で形成する。
【００２７】
具体的には、図４（ａ）を参照して、半導体記憶素子１００を形成するメモリセル領域１１０のシリコン基板１０上に、トンネル絶縁膜となる第１の絶縁膜１１２を形成する。シリコン基板１０は、例えば、ｐ型シリコン基板若しくはｐ型半導体領域を形成したシリコン基板を使用することができる。トンネル絶縁膜は、膜厚範囲が、例えば、４ｎｍから１２ｎｍのシリコン酸化膜（ＳｉＯ２膜）若しくはシリコンオキシナイトライド膜（ＳｉＯＮ膜）を使用することができる。
【００２８】
次に、抵抗素子領域２１０のシリコン基板１０上に、抵抗素子２００とシリコン基板１０とを電気的に分離する第２の絶縁膜２１２を形成する。第２の絶縁膜２１２は、第１の絶縁膜１１２より厚く、膜厚範囲が、例えば、１３ｎｍから５０ｎｍのＳｉＯ２膜若しくはＳｉＯＮ膜を使用することができる。この第２の絶縁膜２１２は、その膜厚を、例えば、1３ｎｍ以上とすることで、５Ｖ以上の高い電圧が第２の絶縁膜２１２とシリコン基板１０との間に印加されてもトンネル電流が生じることなく、抵抗素子２００の信頼性劣化を抑制することができる。これにより、抵抗素子２００に、例えば、フラッシュメモリを書き込み動作に必要な１０Ｖ以上の高電圧が印加されても、抵抗分割により低電圧を得ることが可能な、信頼性の高い抵抗素子２００を実現できる。また、この第２の絶縁膜２１２は、同じ半導体装置内に形成されることがある、例えば、５Ｖ以上の電圧が印加される高耐圧トランジスタ（図示せず）のゲート絶縁膜と共通に形成することができる。
【００２９】
また、抵抗素子領域２１０のシリコン基板１０の不純物濃度は、例えば、ボロン（Ｂ）を表面濃度で１０１６ｃｍ−３以上添加することによってシリコン基板１０の反転しきい値を高くし、基板に対する抵抗素子２００の寄生容量を小さくすることができる。これにより、寄生容量に起因するＣＲ遅延の増大を抑制した抵抗素子２００を実現することができる。
【００３０】
次に、第１の導電体膜１４を、第１及び第２の絶縁膜１１２，２１２上に形成する。第１の導電体膜１４は、その後加工されて、不揮発性半導体記憶素子１００の浮遊ゲート電極１１４及び抵抗素子２００の第１の導電体層２１４になる。第１の導電体膜１４は、膜厚範囲が、例えば、２０ｎｍから２００ｎｍの多結晶シリコン若しくはシリコン・ゲルマニウム（ＳｉＧｅ）を使用することができる。
【００３１】
この第１の導電体膜１４上の全面にキャップ絶縁膜１６を形成する。キャップ絶縁膜１６は、膜厚範囲が、例えば、２０ｎｍから３００ｎｍのシリコン窒化膜（ＳｉＮ膜）若しくはＳｉＯ２膜を使用することができる。
【００３２】
次に、素子分離を形成する領域に素子分離用トレンチ２０ｔを、リソグラフィ及びエッチングにより形成する。具体的には、キャップ絶縁膜１６、第１の導電体膜１４、第１若しくは第２の絶縁膜１１２，２１２、及びシリコン基板１０を順次エッチングする。これにより、素子分離用トレンチ２０ｔと、浮遊ゲート電極１１４若しくは第１の導電体層２１４になる第１の導電体膜１４、第１若しくは第２の絶縁膜１１２，２１２、及びシリコン基板１０とは、自己整合的に形成される。シリコン基板１０中に形成される素子分離用トレンチ２０ｔの深さは、例えば、１００ｎｍから４００ｎｍの範囲である。メモリセル領域１１０のトレンチ２０ｔの幅及び、トレンチ間隔は、例えば、１０ｎｍから１４０ｎｍである。
【００３３】
抵抗素子領域２１０には、複数の抵抗素子エレメント２０２及び少なくとも両端に配置された２個の抵抗ダミー２０４が、同じ素子幅、素子分離用トレンチ幅で形成される。この中で抵抗素子エレメント２０２の第１の導電体層２１４が、抵抗素子２００の高抵抗領域になる。抵抗素子エレメント２０２及び抵抗素子ダミー２０４の素子分離用トレンチ２０ｔＲの幅及び間隔は、メモリセル領域１１０のそれらの値よりも十分大きい値として、寸法ばらつきによる抵抗変化を小さくする。このため、抵抗素子エレメント２０２及び抵抗素子ダミー２０４部分のトレンチ２０ｔＲの幅及び間隔は、例えば、１５０ｎｍから５００ｎｍに形成するのが望ましい。ここで、抵抗ダミー２０４の第１の導電体層２１４Ｄは、抵抗素子エレメント２０２の第１の導電体層２１４と並列に同じ幅で形成され、抵抗素子２００の素子分離用トレンチ２０ｔＲも全て同じ幅に形成される。
【００３４】
抵抗ダミー２０４は、少なくとも１つの抵抗素子エレメント２０２に隣接して形成され、パターンの不均一性による寸法変動を防止し、より均一な幅の抵抗素子２００を形成する役割を果たしている。これは、周期的パターンが、リソグラフィの寸法変動を小さくできることと、エッチングにおいて溝幅に依存してエッチング深さやエッチング側面のテーパーが変化するマイクロローディング効果を防止できることのためである。また、抵抗素子エレメント２０２の長手方向の長さは、その幅より十分長く、例えば、１μｍから１ｍｍとすることができる。
【００３５】
この素子分離用トレンチ２０ｔの形成において、第１の導電体膜１４とシリコン基板１０は、自己整合的に加工され、さらに、加工された第１の導電体膜１４の角部は、シリコン基板１０方向へ下向に落ち込みはないように形成されることが好ましい。
【００３６】
このようにして、素子分離用トレンチ２０ｔと、浮遊ゲート電極１１４になる第１の導電体膜１４及び第１の導電体層２１４とシリコン基板１０の半導体活性領域１１０，２１０とが自己整合的に加工され、図４に示した断面構造が形成される。
【００３７】
（２）次に、図５に示したように、素子分離２０を形成する。
【００３８】
具体的には、図５を参照して、まず、必要に応じて素子分離用トレンチ２０ｔの内壁に薄い第３の絶縁膜１８を形成する。第３の絶縁膜は、膜厚範囲が、例えば、１ｎｍから３０ｎｍであり、例えば、熱酸化、酸素プラズマ酸化により形成したＳｉＯ２膜、若しくはＨＴＯ（high temperature oxide）（７００℃から９００℃の温度範囲での堆積法により形成したＳｉＯ２膜）を使用できる。なお、参照符号１８−１は、シリコン基板１０の側面に形成された第３の絶縁膜で、参照符号１８−２は、浮遊ゲート電極１１４になる第１の導電体膜１４若しくは第１の導電体層２１４の側面に形成された第３の絶縁膜である。これにより、浮遊ゲート電極１１４及び第１の導電体層２１４になる第１の導電体膜１４は、メモリセル領域１１０及び素子分離領域２１０を分離する素子分離２０へ落ち込まないように形成される。これは、メモリセルの微細化を実現すると共に、メモリセル領域１１０のシリコン基板１０のコーナー部を覆うように浮遊ゲート電極１１４が形成されないため、電界集中によるメモリセル特性のばらつきを抑制することができる。
【００３９】
次に、素子分離用トレンチ２０ｔ内を埋めるように、例えば、ＨＤＰ（high density plasma）法、ＨＴＯ法により形成されたＳｉＯ２膜、若しくはポリシラザンなどのＳｉＯ２膜へ転換される膜により、素子分離絶縁膜２０を全面に厚く堆積する。
【００４０】
その後、キャップ絶縁膜１６上に堆積した素子分離絶縁膜２０を、例えば、ＣＭＰ（chemical mechanical polishing）によりキャップ絶縁膜１６をストッパとして用いて平坦化する。ＣＭＰによりトレンチ２０ｔ内に埋め込まれた素子分離絶縁膜２０は、キャップ絶縁膜１６の上面よりも若干低い高さに表面が削られる。
【００４１】
このようにして、図５に示したように、浮遊ゲート電極１１４になる第１の導電体膜１４、第１の導電体層２１４及びシリコン基板１０の半導体活性領域１１０，２１０と素子分離２０とを自己整合的に形成することができる。
【００４２】
（３）次に、図６に示したように、メモリセル領域１１０の素子分離絶縁膜２０を所望の高さまで後退させる。
【００４３】
具体的には、まず、キャップ絶縁膜１６を除去する。例えば、キャップ絶縁膜１６がＳｉＮ膜であれば、例えば、熱リン酸のような薬液により、キャップ絶縁膜１６のみを容易に除去できる。
【００４４】
次に、図６を参照して、第１のレジスト２２を全面に塗布し、メモリセル部分の第１のレジスト２２をリソグラフィ及びエッチングで取り除く。その後、図６（ａ）に示したように、素子分離トレンチ２０ｔ内の素子分離絶縁膜２０及び第３の絶縁膜１８−２の一部を所望の高さまでエッチバックにより後退させる。素子分離絶縁膜２０の高さは、浮遊ゲート電極１１４とトンネル絶縁膜である第１の絶縁膜１１２との境界の高さより下にならないようにする。このように、浮遊ゲート電極１１４の上面及び側面を露出させることにより、浮遊ゲート電極１１４の上面だけを露出させた場合よりもメモリセルの浮遊ゲート電極１１４と後の工程で形成する制御ゲート電極１３０とが接する面積を大きくし、すなわち容量を大きくして、より絶縁耐圧が低い第４の絶縁膜２４（次工程で形成される）を浮遊ゲート電極１１４と制御ゲート電極１３０との間に用いても信頼性高いメモリセルを形成することができる。
【００４５】
なお、このとき、抵抗素子領域２１０の素子分離絶縁膜２０をエッチバックしない。これにより、後で形成される抵抗素子の電極２３０に、例えば、１０Ｖ以上の電圧を印加して、シリコン基板１０に０Ｖを印加しても、素子分離絶縁膜２０を挟んで高い絶縁耐圧を実現でき、より信頼性の高い抵抗素子２００を実現できる。
【００４６】
このようにして、図６に示した、メモリセル領域１１０の素子分離絶縁膜２０を所望の高さまで後退させた構造を形成できる。
【００４７】
（４）次に、図７に示したように、不揮発性半導体記憶素子１００の浮遊ゲート電極１１４になる第１の導電体膜１４及び抵抗素子２００の第１の導電体層２１４のそれぞれの表面に第４の絶縁膜２４を形成し、抵抗素子エレメント２０２の両端部に第１の導電体層２１４と次工程で形成する抵抗素子の電極２３０とを接続させるための開口部２２８を形成する。
【００４８】
具体的には、まず、第１のレジスト２２を、例えば、アッシャーや硫酸過酸化水素水混合液にて剥離する。図７を参照して、浮遊ゲート電極１１４になる第１の導電体膜１４及び第１の導電体層２１４上に第４の絶縁膜２４を形成する。第４の絶縁膜２４は、例えば、膜厚範囲８ｎｍから２０ｎｍのＳｉＯ２膜、若しくは、ＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２膜の３層構造で、それぞれの膜厚範囲が、いずれも３ｎｍから１０ｎｍである、いわゆるＯＮＯ膜を使用することができる。
【００４９】
そして、第２のレジスト２６を全面に塗布し、図７（ｂ）、（ｃ）に示したように、抵抗素子エレメント２０２の両端に近い部分の第２のレジスト２６をリソグラフィ及びエッチングで除去して、開口部２２８を形成し、第１の導電体層２１４を露出させる。その後、第２のレジスト２６をマスクとして、例えば、ＳｉＯ２膜及びＳｉＮ膜をエッチングする異方性エッチングにより、第４の絶縁膜２４を除去して、開口部２２８を形成する。このエッチングで第２のレジスト２６を除去する範囲は、図７（ｂ）、（ｃ）のように、抵抗素子エレメント２０２の第１の導電体層２１４の長手方向に細長い領域である。これにより、第１の導電体層２１４とその上に次工程で形成する第２の導電体膜２３２との接触面積を大きくでき、導電体膜同士の接触部分の寄生抵抗を小さくすることができる。また、この開口部２２８は、第１の導電体膜２１４の幅内に形成することが、後で述べる抵抗素子の電極２３０をエッチングにより形成する際に好ましい。開口部２２８の幅は、図７（ｂ）の第１の導電体膜２１４の幅よりも狭く、例えば、２０ｎｍから１００ｎｍとすることができ、開口部２２８の長さは、例えば、５０ｎｍから１０μｍとすることができる。抵抗素子２００は、メモリセル１０２に要求されるような最小デザイン寸法で設計する必要なく、この開口部２２８は、メモリセル領域１１０を形成するよりも安価な解像度の低いリソグラフィ装置で形成することができる。また、このとき、抵抗素子ダミー２０４には開口を設けなくともよい。
【００５０】
このようにして、図７（ｂ）、（ｃ）に示したように、抵抗素子エレメント２０２の第４の絶縁膜２４に開口部２２８を形成し、第１の導電体層２１４の一部を露出させることができる。
【００５１】
（５）次に、図８に示したように、不揮発性半導体記憶素子１００の制御ゲート電極１３０及び抵抗素子の電極２３０を形成するために、電極材料膜３２，３４を全面に堆積する。
【００５２】
すなわち、全面に第２の導電体膜３２を、例えば、例えば、膜厚範囲１０ｎｍから３００ｎｍで堆積する。第２の導電体膜３２として、例えば、高濃度に不純物を添加した多結晶シリコンを使用することができる。第２の導電体膜３２は、メモリセル領域２１０で素子分離酸化膜２０を後退させて形成された溝部分を良好に被覆するように形成する。第２の導電体膜３２上に金属膜３４を堆積する。金属膜３４としては、例えば、タングステン・シリサイド（ＷＳｉ）、コバルト・シリサイド（ＣｏＳｉ）、ニッケル・シリサイド（ＮｉＳｉ）、タングステン（Ｗ）、若しくはアルミニウム（Ａｌ）を使用することができる。さらに、金属膜３４上の全面に第５の絶縁膜３６を堆積する。第５の絶縁膜３６は、例えば、膜厚範囲が１０ｎｍから５００ｎｍのＳｉＯ２膜若しくはＳｉＮ膜を使用することができる。
【００５３】
（６）次に、図９に示したように、第５の絶縁膜３６、金属膜３４及び第２の導電体膜３２をリソグラフィ及びエッチングにより加工して、不揮発性半導体記憶素子１００の制御ゲート電極１３０及び抵抗素子の電極２３０を形成する。
【００５４】
図９（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した不揮発性半導体記憶素子１００の制御ゲート電極１３０に平行な方向の断面図であり、図９（ｂ）は、図１（ａ）に切断線２Ｂ−２Ｂで示した制御ゲート電極１３０に直交する方向の断面図である。図９（ｃ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメント２０２を横断する方向の断面図であり、図９（ｄ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメント２０２の長手方向の断面図である。
【００５５】
メモリセル領域１１０では、浮遊ゲート電極１１４になる第１の導電体膜１４が延びる方向と直交する方向に長くなるように第５の絶縁膜３６、金属膜３４及び第２の導電体膜３２を短冊状に加工して、制御ゲート電極１３０を形成する。さらに、露出した部分の第４の絶縁膜及び第１の導電体膜１４を除去してそれぞれが独立した浮遊ゲート電極１１４を形成する。これにより、クロスポイント型のメモリセルを形成することができる。このようにして、図９（ａ）、（ｂ）に示したメモリセルの断面構造が得られる。
【００５６】
抵抗素子領域２１０では、第５の絶縁膜３６、金属膜３４及び第２の導電体膜３２を、抵抗素子エレメント２０２及び抵抗素子ダミー２０４の第１の導電体層２１４より少し大きい大きさ、例えば、０．０２μｍから０．５μｍだけ広げた大きさに異方性エッチングにより加工して、抵抗素子の電極２３０を形成する。このエッチング時に、前記のように開口部２２８は、第１の導電体膜２１４の幅内に形成されているので、エッチングされた断面ですべて第４の絶縁膜２４が残り、均一性の良いエッチングを行える。この加工では、抵抗素子エレメント２０２及び抵抗素子ダミー２０４の幅が、メモリセル１０２より十分に大きいので、メモリセル１０２と同様の高精度及び高解像度のリソグラフィとエッチングをする必要は必ずしもなく、メモリセル１０２のリソグラフィとエッチングとは別工程で、より低解像度の安価なリソグラフィで行うことができる。抵抗素子の電極２３０部分において抵抗素子エレメント２０２及び抵抗素子ダミー２０４の第１の導電体層２１４から外に広げた幅が、第１の導電体層２１４との合わせ精度より大きければ、抵抗素子の電極２３０と第１の導電体層２１４との間に第４の絶縁膜２４を挟んだ容量はほとんど変動しない。そのため、安価なリソグラフィを用いても寄生容量のばらつきが少ない抵抗素子２００を実現できる。抵抗素子の電極２３０加工では、エッチングされて除去された領域において、必ずしも第４の絶縁膜２４を残さなくとも良く、図９（ｃ）に示されたように、第４の絶縁膜２４が除去され、その下の素子分離絶縁膜２０が多少エッチングされるような構造であっても良い。
【００５７】
このようにして、図９（ｃ）、（ｄ）に示した断面構造の抵抗素子の電極２３０が得られる。
【００５８】
（６）次に、図１０に示したように、抵抗素子の電極２３０を分離する電極分離領域２３８を形成する。
【００５９】
図１０（ａ）は、図１（ｂ）に切断線３Ｂ−３Ｂで示した抵抗素子の電極分離領域２３８における抵抗素子エレメント２０２を横断する方向の断面図であり、図１０（ｂ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメント２０２の長手方向の断面図である。
【００６０】
第１の導電体層２１４の長手方向で開口部２２８よりも内側の位置に、並列して形成された複数の抵抗素子の電極２３０を横断的に分離する電極分離領域２３８をリソグラフィ及びエッチングにより形成する。電極分離領域２３８により抵抗素子エレメント２０２の抵抗素子の電極２３０は、図１０（ｂ）に示されたように、両端の電極２３０−１，２３０−２及びこの２つの電極に挟まれた第２の導電体層２３１に分割される。
【００６１】
電極分離領域２３８の抵抗素子エレメント２０２長手方向の長さは、例えば、５０ｎｍから１μｍとすることができる。抵抗素子２００は、メモリセルに要求されるような最小デザイン寸法で設計する必要なく、この電極分離領域２３８は、メモリセル１０２を形成するよりも安価な低解像度のリソグラフィ装置を使用して形成することができる。さらに、図１０（ｂ）に示したように、電極分離領域２３８を前記のように、抵抗素子エレメント２０２の開口部２２８より内側の位置で両側に形成することにより、高抵抗素子として振舞う第１の導電体層２１４領域上に形成されている第２の導電体層２３１を電気的にフローティング状態にできる。これにより、抵抗素子エレメント２０２の開口部２２８より内側の部分で片側に電極分離領域２３８を形成する場合よりも抵抗素子の電極２３０と第１の導電体層２１４との電位差を小さく保つことができ、より高耐圧で信頼性の高い抵抗素子２００を実現することができる。
【００６２】
ここで、電極分離領域２３８のエッチングにおいて、第２の導電体膜３２よりもＳｉＯ２膜のエッチング速度が遅いエッチング条件を用いることで、電極分離領域２３８に第４の絶縁膜２４が残るようにすることができる。これにより、電極分離領域２３８の第４の絶縁膜２４がエッチングにより除去されることがなく、その下の第１の導電体層２１４が薄膜化することがないので、より精度の高い抵抗素子２００を実現できる。
【００６３】
（７）次に、図１１に示したように、コンタクト２４２及び配線２４４形成する。
【００６４】
図１１（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した不揮発性半導体記憶素子１００の制御ゲート電極１３０に平行な方向の断面図であり、図１１（ｂ）は、図１（ａ）に切断線２Ｂ−２Ｂで示した制御ゲート電極１３０に直交する方向の断面図である。図１１（ｃ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメント２０２を横断する方向の断面図であり、図１１（ｄ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメント２０２の長手方向の断面図である。
【００６５】
図１１を参照して、全面に層間絶縁膜４０を、例えば、膜厚範囲１００ｎｍから１μｍで堆積した後、例えば、ＣＭＰにより層間絶縁膜４０を平坦化する。層間絶縁膜４０として、例えば、ＳｉＯ２膜、若しくはＢＰＳＧ、ＢＳＧ、又はＰＳＧ等のシリケートガラス、ＨＳＱ又はＭＳＱ、あるいはＳｉＬＫ等の低誘電率絶縁膜を用いることができる。
【００６６】
そして、開口部２２８上方の層間絶縁膜４０中に、抵抗素子の電極２３０に達するコンタクト穴２４２ｈを形成する。さらに、配線用溝２４４ｔを形成する。コンタクト穴２４２ｈは、例えば、２０ｎｍから２００ｎｍの直径を有する。配線溝２４４ｔは、例えば、５０ｎｍから５００ｎｍの溝幅を有する。
【００６７】
それから、コンタクト穴２４２ｈ及び配線溝２４４ｔの内部を含む全面にバリアメタル（例えば、Ｔｉ，ＴｉＮ若しくはＴａＮ）（図示せず）及び配線金属、例えば、タングステン若しくは銅を堆積する。層間絶縁膜４０上に堆積したバリアメタル及び配線金属を、例えば、ＣＭＰにより除去するとともに平坦化して、図１１（ｃ）、（ｄ）に示したコンタクト２４２及び配線２４４を形成することができる。
【００６８】
この抵抗素子２００は、図１（ｂ）に示したように、中央に配置された２つの隣接する抵抗素子エレメント２０２の図の下側の電極２３０−２を、コンタクト２４２−２を介して配線２４４−２で接続した例を示した。このような折り返し構造の配線とすることで、例えば、１つの抵抗素子エレメント２０２に印加される電圧を５Ｖ以下にし、抵抗素子の電極２３０と第１の導電体層２１４との間にかかる電圧を低く保ったままで、２０Ｖ以上の高電圧を分圧する信頼性の高い高抵抗素子２００を実現することができる。
【００６９】
その後、多層配線等の半導体装置に必要な工程を行って、不揮発性半導体記憶素子１００及び抵抗素子２００を備えた半導体装置を完成させる。
【００７０】
このように形成した抵抗素子２００は、加工寸法の変動幅が小さくできるために、相対的な抵抗値の変動を小さくでき、回路の遅延発生回路に用いる場合には、抵抗値のばらつきを補償するために必要な遅延余裕を削減することができる。これにより、より高速な精度の高い遅延回路を実現でき、より高速な回路を実現できる。
【００７１】
さらに、本実施形態の抵抗素子２００にリンを１０19ｃｍ-3以上の高濃度に添加し縮退した電子状態の多結晶シリコンを用いることができる。これにより、金属若しくは半導体基板中の拡散層を用いた抵抗素子２００よりも温度変化による抵抗変化を小さくすることができ、温度変動の小さい高精度の抵抗素子２００を実現することができる。
【００７２】
前記に説明したように、本実施形態により、デザインルールが縮小しても高抵抗で抵抗精度の高い抵抗素子と不揮発性半導体記憶素子とを合理的に実現する構造を具備した半導体装置を提供することができる。
【００７３】
（第２の実施形態）
本発明の第２の実施形態は、不揮発性半導体記憶素子の浮遊ゲート電極及び抵抗素子の第１の導電体層を第３の導電体膜及び第４の導電体膜の２層で構成し、第４の導電体膜を素子分離間に形成された溝に形成する半導体装置である。本実施形態による半導体装置は、第１の実施形態による半導体装置と比較して、メモリセルにおいて浮遊ゲート電極の第４の導電体膜の幅を第１の実施形態の第１の導電体膜の幅よりも広くできるため、浮遊ゲート電極と制御ゲート電極との間の容量を大きくできる。
【００７４】
本実施形態による半導体装置の断面構造の一例を図１２に示す。本実施形態の平面構造は、第１の実施形態と同じであるため省略する。図１２（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した不揮発性半導体記憶素子１００の制御ゲート電極１３０に平行な方向の断面図であり、図１２（ｂ）は、図１（ａ）に切断線２Ｂ−２Ｂで示した制御ゲート電極１３０に直交する方向の断面図である。図１２（ｃ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメント２０２を横断する方向の断面図であり、図１２（ｄ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメント２０２の長手方向の断面図である。
【００７５】
前記したように、不揮発性半導体記憶素子１００の浮遊ゲート電極１５０及び抵抗素子２００の第１の導電体層２５０は、第３の導電体膜５２及び第４の導電体膜５４の２層構造として形成される。さらに、第１の実施形態と同様に、本実施形態の不揮発性半導体記憶素子１００の浮遊ゲート電極１５０と抵抗素子２００の高抵抗の第１の導電体層２５０とは、同一の第３及び第４の導電体膜５２，５４により構成される。同様に、不揮発性半導体記憶素子１００の制御ゲート電極１３０と抵抗素子の電極２３０も同一の第２の導電体膜３２と金属膜３４との積層膜により構成される。さらに、不揮発性半導体記憶素子領域１１０及び抵抗素子領域２１０の半導体基板１０の素子分離２０と半導体基板上に形成されるメモリセル１０２及び抵抗素子エレメント２０２間の素子分離２０とを１回のリソグラフィ及びエッチングにより、自己整合的に形成する。すなわち、第３及び第４の導電体膜５２，５４、半導体基板上の第１若しくは第２の絶縁膜１１２，２１２及び半導体基板１０を同時に自己整合的に加工して、メモリセル１０２及び抵抗素子エレメント２０２間の素子分離２０と半導体基板１０中及び基板上の素子分離２０とを同時に形成する。
【００７６】
本実施形態によっても第１の実施形態と同様に、抵抗素子２００の高抵抗の第１の導電体層２５０の素子分離を、不揮発性半導体記憶素子１００の浮遊ゲート電極１５０の素子分離と同一のリソグラフィ及びエッチングによって形成することにより、高精度、高解像度のリソグラフィを用いることができる。よって、高抵抗の第１の導電体層２５０の線幅を細くでき、加工寸法の変動幅も小さくできるという利点が生ずる。これにより、高抵抗を得ようとする抵抗素子２００の第１の導電体層２５０の面積を縮小でき、半導体装置の面積を小さくすることが可能になる。
【００７７】
以下、本実施形態の半導体装置の製造工程の一例を図１３から図１８を参照して説明する。図１３から図１８の各図（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極１３０に平行な方向の不揮発性半導体素子の断面図であり、各図（ｂ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメント２０２を横断する方向の抵抗素子２００の断面図であり、各図（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメント２０２の長手方向の断面図である。
【００７８】
（１）まず、図１３に示したように、半導体基板１０、例えば、シリコン基板上に第１及び第２の絶縁膜１１２，２１２を介して第３の導電体膜５２を堆積して、第３の導電体膜５２とシリコン基板１０とを分離する素子分離を形成するための素子分離用トレンチ２０ｔを、自己整合で形成する。
【００７９】
この工程は、第１の実施形態の工程（１）とほぼ同じであるため、詳細な説明は省略する。第１の実施形態との相違点は、第１の導電体膜１４に代わる第３の導電体膜５２の膜厚が薄く、例えば、２０ｎｍから１００ｎｍの膜厚範囲の多結晶シリコンまたはＳｉＧｅであることと、キャップ絶縁膜１６の膜厚が厚く、例えば、１２０ｎｍから４００ｎｍの範囲のＳｉＮ膜若しくはＳｉＯ２膜であることである。
【００８０】
素子分離を形成する領域の、キャップ絶縁膜１６、第３の導電体膜５２、第１若しくは第２の絶縁膜１１２，２１２、及びシリコン基板１０を順次エッチングして、素子分離用トレンチ２０ｔを、第３の導電体膜５２、第１若しくは第２の絶縁膜１１２，２１２、及びシリコン基板１０と自己整合的に形成する。
【００８１】
抵抗素子領域２１０には、複数の抵抗素子エレメント２０２及び少なくとも２個の抵抗ダミー２０４が、同じ素子幅、素子分離用トレンチ幅で形成される。抵抗素子領域２１０内の素子分離用トレンチ２０ｔＲの幅及び間隔は、メモリセル領域１１０の素子分離用トレンチ２０ｔの値よりも十分大きいが、同じ高精度のリソグラフィによって加工されるため、寸法ばらつきによる抵抗変化を小さくすることができる。ここで、抵抗ダミー２０４の第３の導電体膜５２は、抵抗素子エレメント２０２の第３の導電体膜５２と平行して同じ幅で形成され、抵抗ダミー２０４は、抵抗素子エレメント２０２のパターンの不均一性による寸法変動を防止し、より均一な幅の抵抗素子２００を形成する役割を果たしている。
【００８２】
この素子分離用トレンチ２０ｔの形成において、第３の導電体膜５２とシリコン基板１０は、自己整合的に加工され、さらに、浮遊ゲート電極１５０と第１の導電体層２５０の一部になる第３の導電体膜５２の角部は、シリコン基板１０方向へ下向に落ち込みはないように形成されることが好ましい。
【００８３】
このようにして、素子分離用トレンチ２０ｔと、浮遊ゲート電極１５０若しくは第１の導電体層２５０の第３の導電体膜５２及びシリコン基板１０とが自己整合的に加工され、図１３に示した断面構造が形成される。
【００８４】
（２）次に、図１４に示したように、第１の実施形態の工程（２）と同様の工程で素子分離２０を形成する。
【００８５】
すなわち、素子分離用トレンチ２０ｔの内壁に、必要に応じて第３の絶縁膜１８−１，１８−２を形成し、素子分離絶縁膜２０、例えば、ＨＴＯ、ＨＤＰ、又はＰＳＺなど絶縁膜を堆積し、ＣＭＰにより平坦化する。
【００８６】
このようにして、図１４に示したように、浮遊ゲート電極１５０若しくは第１の導電体層２５０の第３の絶縁膜５２及びシリコン基板１０の半導体活性領域と、素子分離２０とを自己整合的に形成することができる。
【００８７】
（３）次に、図１５に示したように、キャップ絶縁膜１６を除去してできた第３の導電体膜５２上の溝に浮遊ゲート電極１５０及び第１の導電体層２５０の一部になる第４の導電体膜５４を形成する。
【００８８】
具体的には、図１５を参照して、キャップ絶縁膜１６である、例えば、ＳｉＮ膜を除去することにより、第３の導電体膜５２上に素子分離絶縁膜２０で囲まれた溝を形成する。例えば、キャップ絶縁膜１６がＳｉＮ膜であれば、熱リン酸のような薬液でキャップ絶縁膜１６のみを容易に除去できる。
【００８９】
そして、第３の導電体膜５２上の溝を埋めるように、第４の導電体膜５４を全面に、若しくは選択的に形成する。第４の導電体膜５４は、膜厚範囲が、例えば、６０ｎｍから４００ｎｍの多結晶シリコン又はＳｉＧｅ膜である。さらに、例えば、ＣＭＰで、素子分離絶縁膜２０の上面をエッチングストッパとして第４の導電体膜５４を平坦化する。これにより、第４の導電膜５４は、素子分離絶縁膜２０と自己整合的に、かつ素子分離絶縁膜２０の上面よりも若干低下した形状で埋め込まれる。これにより、図１５の断面図に示されたように、浮遊ゲート電極１５０になる第３及び第４の導電体膜５２，５４及び２層構造の第１の導電体層２５０を形成できる。さらに、この構造では、第４の導電体膜５４の幅を第３の導電体膜５２の幅より広くすることができる。その結果、浮遊ゲート電極１５０とこの上に形成される制御ゲート電極との間の容量を、第１の実施形態と比較して大きくすることができる。
【００９０】
（４）次に、図１６に示したように、メモリセル領域の素子分離絶縁膜２０を所望の高さまで後退させる。
【００９１】
この工程は、第１の実施形態の工程（３）とほぼ同じであるため、詳細な説明は省略する。素子分離絶縁膜２０を後退させる高さは、浮遊ゲート電極１５０の第３の導電体膜５２とトンネル絶縁膜（第１の絶縁膜）１１２との境界の高さより下にならないようにする。このように、浮遊ゲート電極１５０の上面および側面を露出させることにより、浮遊ゲート電極１５０の上面だけを露出させた場合よりもメモリセルの浮遊ゲート電極１５０と後で形成する制御ゲート電極１３０（図示されていない）とが接する面積を大きくし、すなわち容量を大きくして、より絶縁耐圧が低い第４の絶縁膜（図示されていない）を浮遊ゲート電極１５０と制御ゲート電極１３０との間に用いても信頼性の高いメモリセルを形成することができる。なお、このとき、抵抗素子領域２１０の素子分離絶縁膜２０はエッチバックしない。
【００９２】
このようにして、図１６に示した、メモリセル領域の素子分離絶縁膜２０を所望の高さまで後退させた構造を形成できる。
【００９３】
以降、第１の実施形態の工程（４）から工程（７）と同様な処理を行い、浮遊ゲート電極１５０及び第１の導電体層２５０に第４の絶縁膜（例えば、ＯＮＯ膜）を形成し、抵抗素子２００の両端の第４の絶縁膜に開口部２２８を設け、制御ゲート電極１３０及び抵抗素子の電極２３０を形成し、電極分離領域２３８を形成し、層間絶縁膜４０中にコンタクト２４２及び配線２４４を形成して、図１７に示した構造を完成する。
【００９４】
その後、多層配線等の半導体装置に必要な工程を行って、不揮発性半導体記憶素子１００及び抵抗素子２００を備えた半導体装置を完成させる。
【００９５】
このように形成した抵抗素子２００は、第１の実施形態と同様に加工寸法の変動幅が小さくできるために、相対的な抵抗値の変動を小さくでき、回路の遅延発生回路に用いる場合には、抵抗値のばらつきを補償するために必要な遅延余裕を削減することができる。これにより、より高速な精度の高い遅延回路を実現でき、より高速な回路を実現できる。
【００９６】
さらに、本実施形態による半導体装置は、第１の実施形態による半導体装置と比較して、メモリセルにおいて浮遊ゲート電極の第４の導電体膜の幅を第１の実施形態の第１の導電体膜の幅よりも広くできるため、浮遊ゲート電極と制御ゲート電極との間の容量を大きくできる。
【００９７】
前記に説明したように、本実施形態によって、デザインルールが縮小しても高抵抗で抵抗精度の高い抵抗素子と不揮発性半導体記憶素子とを合理的に実現する構造を具備した半導体装置を提供することができる。
【００９８】
（第３の実施形態）
本発明の第３の実施形態は、不揮発性半導体記憶素子の浮遊ゲート電極及び抵抗素子の第１の導電体層を素子分離間に形成された溝に形成する半導体装置である。本実施形態による半導体装置は、第１及び第２の実施形態による半導体装置と比較して、メモリセルにおいて浮遊ゲート電極の幅を広くできるため、浮遊ゲート電極と制御ゲート電極との間の容量を大きくできる。その結果、浮遊ゲート電極が薄膜化しても十分なカップリング比を得ることができる。
【００９９】
本実施形態による半導体装置の断面構造の一例を図１８に示す。本実施形態の平面構造は、第１の実施形態と同じであるため省略する。図１８（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した不揮発性半導体記憶素子１００の制御ゲート電極１３０に平行な方向の断面図であり、図１８（ｂ）は、図１（ａ）に切断線２Ｂ−２Ｂで示した制御ゲート電極１３０に直交する方向の断面図である。図１８（ｃ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメント２０２を横断する方向の断面図であり、図１８（ｄ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメント２０２の長手方向の断面図である。
【０１００】
第１及び第２の実施形態と同様に、本実施形態の不揮発性半導体記憶素子１００の浮遊ゲート電極１１４と抵抗素子２００の高抵抗の第１の導電体層２１４とは、同一の第１の導電体膜１４により構成される。同様に、不揮発性半導体記憶素子１００の制御ゲート電極１３０と抵抗素子の電極２３０も同一の第２の導電体膜５２と金属膜５４との積層膜により構成される。
【０１０１】
さらに、不揮発性半導体記憶素子領域１１０及び抵抗素子領域２１０の半導体基板１０の素子分離２０と半導体基板上に形成されるメモリセル１０２及び抵抗素子エレメント２０２間の素子分離２０とを１回のリソグラフィ及びエッチングにより、自己整合的に同時に形成する。すなわち、半導体基板１０を分離する基板から突起した素子分離２０を形成し、この素子分離２０間の溝に第１の導電体膜１４を埋め込むことによって、基板上のメモリセル１０２若しくは抵抗素子エレメント２０２の素子分離２０と半導体基板１０中の素子分離２０とを自己整合的に形成する。このように素子分離２０を自己整合的に形成することによって、浮遊ゲート電極２１４及び第１の導電体層２１４は、その角部において基板１０方向への下向きの落ち込みがないように形成される。さらに、この加工プロセスでは、抵抗素子２００の加工に、高精度、高解像度のリソグラフィを用いることができる。よって、抵抗素子２００の第１の導電体層２１４の線幅を細くでき、加工寸法の変動幅も小さくできるという利点が生ずる。これにより、高抵抗を得ようとする抵抗素子２００の第１の導電体層２１４の面積を縮小でき、半導体装置全体の面積を小さくすることが可能になる。
【０１０２】
以下、本実施形態の半導体装置の製造工程の一例を図１９から図２２を参照して説明する。図１９から図２１の各図（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極１３０に平行な方向の不揮発性半導体記憶素子１００の断面図であり、各図（ｂ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメント２０２を横断する方向の抵抗素子２００の断面図であり、各図（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメント２０２の長手方向の断面図である。
【０１０３】
（１）まず、図１９に示したように、半導体基板１０、シリコン基板上にパッド酸化膜１１１、第２の絶縁膜２１２、及びキャップ絶縁膜１６を形成し、シリコン基板１０から突起した素子分離を形成するための素子分離用トレンチ２０ｔを、キャップ絶縁膜１６とシリコン基板１０とに自己整合的に形成する。
【０１０４】
この工程は、第１の実施形態の工程（１）とほぼ同じであるため、詳細な説明は省略する。第１の実施形態との相違点は、メモリセル領域１１０のシリコン基板１０上にパッド絶縁膜１１１を形成すること、及びパッド絶縁膜１１１と第２の絶縁膜２１２を形成した後で、第１の導電体膜を形成せずに厚いキャップ絶縁膜１６を形成することである。メモリセル領域１１０に形成されるパッド絶縁膜１１１は、後の工程で第１の導電体膜１４を形成する前に除去され、トンネル絶縁膜である第１の絶縁膜１１２に置き換えられる。パッド絶縁膜１１１は、膜厚範囲が、例えば、４ｎｍから１２ｎｍのＳｉＯ２膜、または、ＳｉＯＮ膜を使用することができる。キャップ絶縁膜１６は、膜厚が厚く、例えば、１２０ｎｍから５００ｎｍの範囲のＳｉＮ膜若しくはＳｉＯ２膜を使用することができる。このキャップ絶縁膜は、後の工程で第１の導電体膜１４に置き換えられる。
【０１０５】
まず、シリコン基板１０上に、パッド絶縁膜１１１若しくは第２の絶縁膜２１２、及びキャップ絶縁膜１６を順に堆積する。素子分離を形成する領域の、キャップ絶縁膜１６、パッド絶縁膜１１１若しくは第２の絶縁膜２１２、及びシリコン基板１０を順次エッチングして、素子分離用トレンチ２０ｔをシリコン基板１０上と基板１０中で自己整合的に形成する。シリコン基板１０中に形成する素子分離用トレンチ２０ｔの深さは、例えば、１００ｎｍから４００ｎｍの範囲である。
【０１０６】
抵抗素子領域２１０には、複数の抵抗素子エレメント２０２及び少なくとも２個の抵抗ダミー２０４が、同じ素子幅、素子分離用トレンチ幅で形成される。抵抗素子領域２１０内の素子分離用トレンチ２０ｔＲの幅及び間隔は、メモリセル領域１１０のそれらの値よりも十分大きいが、同じ高精度のリソグラフィによって加工されるため、寸法ばらつきが小さく、これに起因する抵抗変化を小さくできる。ここで、抵抗素子エレメント２０２のパターンの不均一性による寸法変動を防止し、より均一な幅の抵抗素子２００を形成するために、抵抗ダミー２０４は、抵抗素子エレメント２０２と平行して同じ幅で形成される。
【０１０７】
このようにして、図１９に示した素子分離用トレンチ２０ｔを、シリコン基板１０上と基板１０中で自己整合的に形成できる。
【０１０８】
（２）次に、図２０に示したように、第１の実施形態の工程（２）と同様の工程で素子分離２０を形成する。
【０１０９】
すなわち、素子分離用トレンチ２０ｔ内部のシリコン基板１０表面に第３の絶縁膜１８を必要に応じて形成し、全面に、素子分離絶縁膜２０、例えば、ＨＴＯ膜を堆積し、ＣＭＰにより平坦化する。ＣＭＰにより素子分離絶縁膜２０の表面は、キャップ絶縁膜１６の表面よりわずかに低い位置まで削られる。
【０１１０】
このようにして、図２０に示したように、この後で形成する浮遊ゲート電極１１４及び抵抗素子２００の第１の導電体層２１４の素子分離とシリコン基板１０の半導体活性領域の素子分離とが自己整合的になるように、シリコン基盤１０から突出した素子分離２０を形成することができる。
【０１１１】
（３）次に、図２１に示したように、キャップ絶縁膜１６を除去し、その結果形成された素子分離絶縁膜２０に囲まれた溝に浮遊ゲート電極１１４になる第１の導電体膜１４及び第１の導電体層２１４を形成する。
【０１１２】
具体的には、図２１を参照して、キャップ絶縁膜１６、例えば、ＳｉＮ膜を除去することによりシリコン基板１０上に素子分離絶縁膜２０で囲まれた溝を形成する。例えば、キャップ絶縁膜１６がＳｉＮ膜であれば、熱リン酸のような薬液でキャップ絶縁膜１６のみを容易に除去できる。
【０１１３】
さらに、メモリセル領域１１０のパッド絶縁膜１１１を、例えば、希フッ酸またはフッ化アンモニウム水溶液にて除去する。この際、素子分離絶縁膜２０及び第３の絶縁膜１８の一部がエッチングされ、溝の幅は、シリコン基板１０の半導体活性領域の幅よりも、例えば、１ｎｍから２０ｎｍ広い形状となる。そして、メモリセル２０２のトンネル絶縁膜となる第１の絶縁膜１１２を、例えば、４ｎｍから１２ｎｍの膜厚範囲で形成する。第１の絶縁膜１１２として、例えば、ＳｉＯ２膜、ＳｉＯＮ膜を使用することができる。
【０１１４】
そして、素子分離絶縁膜２０で囲まれた溝を埋めるように、第１の導電体膜１４を選択的に若しくは全面に形成する。第１の導電体膜１４は、膜厚範囲が、例えば、６０ｎｍから４００ｎｍの多結晶シリコン又はＳｉＧｅである。さらに、例えば、ＣＭＰで、素子分離絶縁膜２０の上面をストッパとして第１の導電体膜１４を平坦化する。これにより、第１の導電膜１４は、素子分離絶縁膜２０と自己整合的に、かつその表面が素子分離絶縁膜２０の上面よりも若干低下した形状で埋め込まれる。このように第１の導電体膜１４を形成することにより、メモリセルの微細化を実現するとともに、浮遊ゲート電極１１４になる第１の導電体膜１４は、シリコン基板１０の活性領域の角部を覆わないように形成できるため、電界集中の効果によるメモリセル特性のばらつきを抑制することができる。また、浮遊ゲート電極１１４と同じ第１の導電体膜１４で抵抗素子２００の第１の導電体層２１４が形成されている場合には、第１の導電体層２１４は、その下の第２の絶縁膜２１２においても半導体基板１０の活性領域の角部を覆わずに形成されるため、電界集中の効果による耐圧劣化や、容量特性のばらつきを抑制することができる。
【０１１５】
このようにして、図２１の断面図に示されたように、浮遊ゲート電極１１４になる第１の導電体膜１４及び第１の導電体層２１４を素子分離２０と自己整合的に形成できる。さらに、この構造では、第１の導電体膜１４の幅をシリコン基板１０の活性領域の幅より広くすることができる。その結果、浮遊ゲート電極１１４とこの上に形成される制御ゲート電極１３０との間の容量を、第１及び第２の実施形態と比較して大きくすることができる。
【０１１６】
以降、第１の実施形態の工程（３）から工程（７）と同様な処理を行う。すなわち、メモリセル領域１１０の素子分離絶縁膜２０を後退させ、浮遊ゲート電極１１４及び第１の導電体層２１４上に第４の絶縁膜２４（例えば、ＯＮＯ膜）を形成し、抵抗素子２００の両端の第４の絶縁膜２４に開口部２２８を設け、制御ゲート電極１３０及び抵抗素子の電極２３０を形成し、抵抗素子に電極分離領域２３８を形成し、層間絶縁膜４０中にコンタクト２４２及び配線２４４を形成して、図２２に示した構造を完成する。
【０１１７】
その後、多層配線等の半導体装置に必要な工程を行って、不揮発性半導体記憶素子１００及び抵抗素子２００を備えた半導体装置を完成させる。
【０１１８】
このように形成した抵抗素子２００は、第１及び第２の実施形態と同様に加工寸法の変動幅を小さくできるために、相対的な抵抗値の変動を小さくでき、回路の遅延発生回路に用いる場合には、抵抗値のばらつきを補償するために必要な遅延余裕を削減することができる。これにより、より高速な精度の高い遅延回路を実現でき、より高速な回路を実現できる。
【０１１９】
さらに、本実施形態による半導体装置は、第１及び第２の実施形態による半導体装置と比較して、メモリセルにおいて浮遊ゲート電極１１４の幅を第１の実施形態よりも広くできるため、浮遊ゲート電極１１４と制御ゲート電極１３０との間の容量を大きくできる。
【０１２０】
本発明は、前記の実施形態に限定されない。たとえば、素子分離絶縁膜や絶縁膜形成方法は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する前記以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法等を用いることができる。また、浮遊デート電極１１４上に形成する第４の絶縁膜２４は、酸化チタン膜（ＴｉＯ２）、酸化アルミニウム膜（Ａｌ２Ｏ３）、ハフニウム・アルミニウム酸化膜（ＨｆＡｌＯ３）、ハフニウム・シリコン酸化膜（ＨｆＳｉＯ２）、タンタル酸化膜（Ｔａ２Ｏ５）、チタン酸ストロンチウム膜（ＳｒＴｉＯ３）、チタン酸バリウム膜（ＢＴｉＯ３）、チタン酸ジルコニウム鉛膜（ＰＺＴ）、若しくはこれらの積層膜を用いることができる。
【０１２１】
本実施の形態では、半導体基板１０としてｐ型Ｓｉ基板を用いたが、ｎ型Ｓｉ基板やＳＯＩ基板を用いることができ、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む他の単結晶半導体基板を用いることもできる。さらに、制御ゲート電極１３０の金属膜３４は、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドやポリサイド、Ｔｉ，Ａｌ，Ｃｕ，ＴｉＮ，Ｗなどの金属を用いることができ、多結晶であってもよいし、これらの積層権造とすることができる。また、浮遊ゲート電極１１４及び／若しくは制御ゲート電極１３０の第２の導電体膜３２に非晶質シリコン、非晶質ＳｉＧｅ、非晶質ＳｉＧｅＣ若しくはこれらの積層構造を用いることができる。
【０１２２】
以上述べたように、本発明のこれらの実施形態の構造を用いれば、不揮発性半導体記憶素子１００の浮遊ゲート電極１１４と同一の層で抵抗素子２００の第１の導電体層２１４を形成できる。さらに、これらの浮遊ゲート電極１１４若しくは第１の導電体層２１４の素子分離と半導体基板１０の活性領域の素子分離とを同時に同じ層の素子分離２０で形成することにより、デザインルールが縮小しても高抵抗で抵抗精度の高い抵抗素子２００を不揮発性半導体記憶素子１００と合理的に実現することができる。すなわち、半導体基板の活性領域と同一の高精度で高解像度のリソグラフィとエッチングによって、例えば、多結晶シリコンのような金属よりも抵抗率の高い第１の導電体膜１４を加工して、線状の抵抗領域である第１の導電体層２１４を浮遊ゲート電極１１４と同時に形成することができる。したがって、精度の高いリソグラフィを使用できるため、第１の導電体層２１４の線幅を細くでき、変動幅も小さくできるという利点が生ずる。これにより、高抵抗を得ようとする抵抗素子２００の第１の導電体層２１４の面積が減少させ、半導体チップ面積を小さくすることができる。さらに、変動幅が小さくできるために、相対的な抵抗変動を小さくでき、回路の遅延発生回路に用いる場合には、抵抗ばらつきを補償するために必要な遅延余裕を削減することができる。これにより、より高速で精度の高い遅延回路を実現でき、全体としてより高速な半導体装置を実現できる。さらに、半導体基板１０の活性領域の素子分離のためのリソグラフィとは別に従来必要であった、抵抗素子のための高精度で高解像度のリソグラフィが不要になり、高精度のリソグラフィ工程を増加させることがなく、製造プロセスコスト削減につながる。
【０１２３】
このように、本発明によれば、デザインルールが縮小しても高抵抗で抵抗精度の高い抵抗素子と不揮発性半導体記憶素子とを合理的に実現する構造を具備した半導体装置を提供することができる。
【図面の簡単な説明】
【０１２４】
【図１】図１は、本発明の第１の実施形態にしたがった半導体装置の平面図であり、図１（ａ）は、不揮発性半導体記憶素子、図１（ｂ）は、抵抗素子である。
【図２】図２は、本発明の第１の実施形態にしたがった半導体装置の不揮発性半導体記憶素子の断面構造を示す図であり、図２（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極に平行な方向の断面図であり、図２（ｂ）は、図１（ａ）に切断線２Ｂ−２Ｂで示した制御ゲート電極に直交する方向の断面図である。
【図３】図３は、本発明の第１の実施形態にしたがった半導体装置の抵抗素子の断面構造を示す図であり、図３（ａ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の断面図であり、図３（ｂ）は、図１（ｂ）に切断線３Ｂ−３Ｂで示した抵抗素子の電極分離領域２３８における抵抗素子エレメントを横断する方向の断面図であり、図３（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図４】図４は、本発明の第１の実施形態にしたがった半導体装置の製造工程の一例を説明する図であり、図４（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極に平行な方向の不揮発性半導体素子の断面図であり、図４（ｂ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の抵抗素子の断面図であり、図４（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図５】図５は、第１の実施形態の半導体装置の図４に続く製造工程の一例を説明する図であり、図５（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極に平行な方向の不揮発性半導体素子の断面図であり、図５（ｂ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の抵抗素子の断面図であり、図５（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図６】図６は、第１の実施形態の半導体装置の図５に続く製造工程の一例を説明する図であり、図６（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極に平行な方向の不揮発性半導体素子の断面図であり、図６（ｂ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の抵抗素子の断面図であり、図６（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図７】図７は、第１の実施形態の半導体装置の図６に続く製造工程の一例を説明する図であり、図７（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極に平行な方向の不揮発性半導体素子の断面図であり、図７（ｂ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の抵抗素子の断面図であり、図７（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図８】図８は、第１の実施形態の半導体装置の図７に続く製造工程の一例を説明する図であり、図８（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極に平行な方向の不揮発性半導体素子の断面図であり、図８（ｂ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の抵抗素子の断面図であり、図８（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図９】図９は、第１の実施形態の半導体装置の図８に続く製造工程の一例を説明する図であり、図９（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した不揮発性半導体記憶素子の制御ゲート電極に平行な方向の断面図であり、図９（ｂ）は、図１（ａ）に切断線２Ｂ−２Ｂで示した制御ゲート電極に直交する方向の断面図であり、図９（ｃ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の断面図であり、図９（ｄ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図１０】図１０は、第１の実施形態の半導体装置の図９に続く製造工程の一例を説明する図であり、図１０（ａ）は、図１（ｂ）に切断線３Ｂ−３Ｂで示した抵抗素子の電極分離領域２３８における抵抗素子エレメントを横断する方向の断面図であり、図１０（ｂ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図１１】図１１は、第１の実施形態の半導体装置の図１０に続く製造工程の一例を説明する図であり、図１１（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した不揮発性半導体記憶素子の制御ゲート電極に平行な方向の断面図であり、図１１（ｂ）は、図１（ａ）に切断線２Ｂ−２Ｂで示した制御ゲート電極に直交する方向の断面図であり、図１１（ｃ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の断面図であり、図１１（ｄ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図１２】図１２は、本発明の第２の実施形態にしたがった半導体装置の断面構造を示す図であり、図１２（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した不揮発性半導体記憶素子の制御ゲート電極に平行な方向の断面図であり、図１２（ｂ）は、図１（ａ）に切断線２Ｂ−２Ｂで示した制御ゲート電極に直交する方向の断面図であり、図１２（ｃ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の断面図であり、図１２（ｄ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図１３】図１３は、本発明の第２の実施形態にしたがった半導体装置の製造工程の一例を説明する図であり、図１３（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極に平行な方向の不揮発性半導体素子の断面図であり、図１３（ｂ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の抵抗素子の断面図であり、図１３（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図１４】図１４は、第２の実施形態の半導体装置の図１３に続く製造工程の一例を説明する図であり、図１４（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極に平行な方向の不揮発性半導体素子の断面図であり、図１４（ｂ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の抵抗素子の断面図であり、図１４（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図１５】図１５は、第２の実施形態の半導体装置の図１４に続く製造工程の一例を説明する図であり、図１５（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極に平行な方向の不揮発性半導体素子の断面図であり、図１５（ｂ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の抵抗素子の断面図であり、図１５（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図１６】図１６は、第２の実施形態の半導体装置の図１５に続く製造工程の一例を説明する図であり、図１６（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極に平行な方向の不揮発性半導体素子の断面図であり、図１６（ｂ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の抵抗素子の断面図であり、図１６（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図１７】図１７は、第２の実施形態の半導体装置の図１６に続く製造工程の一例を説明する図であり、図１７（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した不揮発性半導体記憶素子の制御ゲート電極に平行な方向の断面図であり、図１７（ｂ）は、図１（ａ）に切断線２Ｂ−２Ｂで示した制御ゲート電極に直交する方向の断面図であり、図１７（ｃ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の断面図であり、図１７（ｄ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図１８】図１８は、本発明の第３の実施形態にしたがった半導体装置の断面構造を示す図であり、図１８（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した不揮発性半導体記憶素子の制御ゲート電極に平行な方向の断面図であり、図１８（ｂ）は、図１（ａ）に切断線２Ｂ−２Ｂで示した制御ゲート電極に直交する方向の断面図であり、図１８（ｃ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の断面図であり、図１８（ｄ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図１９】図１９は、本発明の第３の実施形態にしたがった半導体装置の製造工程の一例を説明する図であり、図１９（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極１９０に平行な方向の不揮発性半導体素子の断面図であり、図１９（ｂ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の抵抗素子の断面図であり、図１９（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図２０】図２０は、第３の実施形態の半導体装置の図１９に続く製造工程の一例を説明する図であり、図２０（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した制御ゲート電極１９０に平行な方向の不揮発性半導体素子の断面図であり、図２０（ｂ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の抵抗素子の断面図であり、図２０（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図２１】図２１は、第３の実施形態の半導体装置の図２０に続く製造工程の一例を説明する図であり、図２１（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した不揮発性半導体記憶素子の制御ゲート電極に平行な方向の断面図であり、図２１（ｂ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の断面図であり、図２１（ｃ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【図２２】図２２は、第３の実施形態の半導体装置の図２１に続く製造工程の一例を説明する図であり、図２２（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した不揮発性半導体記憶素子の制御ゲート電極に平行な方向の断面図であり、図２２（ｂ）は、図１（ａ）に切断線２Ｂ−２Ｂで示した制御ゲート電極に直交する方向の断面図であり、図２２（ｃ）は、図１（ｂ）に切断線３Ａ−３Ａで示した抵抗素子の電極部における抵抗素子エレメントを横断する方向の断面図であり、図２２（ｄ）は、図１（ｂ）に切断線３Ｃ−３Ｃで示した抵抗素子エレメントの長手方向の断面図である。
【符号の説明】
【０１２５】
１０…半導体基板（シリコン基板），１４…第１の導電体膜，１８…第３の絶縁膜，２０…素子分離（素子分離絶縁膜），２２，２６…レジスト，２４…第４の絶縁膜，３２…第２の導電体膜，３４…，３６…第５の絶縁膜，４０…層間絶縁膜，５２…第３の導電体膜，５４…第４の導電体膜，１００…不揮発性半導体記憶素子，１０２…メモリセル，１０４…ダミーセル，１１０…メモリセル領域，１１１…パッド絶縁膜，１１２…第１の絶縁膜，１１４、１５０…浮遊ゲート電極，１３０…制御ゲート電極，２００…抵抗素子，２０２…抵抗素子エレメント，２０４…抵抗ダミー，２１０…抵抗素子領域，２１２…第２の絶縁膜，２１４…第１の導電体層，２２８…開口部，２３０…抵抗素子の電極，２３１…第２の導電体層，２３８…電極分離領域，２４２…コンタクト，２４４…配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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