(57)【要約】【課題】読み出し時の電流マージンを確保し、メモリセルの閾値電圧を高精度に制御することが困難であった。【解決手段】電圧生成回路は、閾値電圧のベリファイ時に、データの読み出し時に選択されたメモリセルＭＣの行線に供給される電圧と同一の電圧を生成する。センスアンプＳＡ１０は、閾値電圧のベリファイ時に、電圧生成回路により生成された電圧に応じて選択されたメモリセルＭＣに流れる電流と、基準電流生成回路２１から出力される電流とを比較する。【選択図】      図１
2006294144.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが行線及び列線の交差部に配置されるメモリセルアレイと、
閾値電圧のベリファイ時に、データの読み出し時に選択されたメモリセルの行線に供給される電圧と同一の電圧を生成する電圧生成回路と、
少なくとも１つの基準電流を生成する基準電流生成回路と、
閾値電圧のベリファイ時に、前記電圧生成回路により生成された電圧に応じて前記選択されたメモリセルに流れる電流と、基準電流生成回路から出力される基準電流とを比較するセンスアンプと
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数のメモリセルが行線及び列線の交差部に配置されるメモリセルアレイと、
少なくとも１つの基準電流を生成する基準電流生成回路と、
データの読み出し電圧及び前記読み出し電圧と異なるベリファイ電圧の一方を生成し、前記行線に供給する電圧生成回路と、
前記メモリセルに流れる電流と、前記基準電流生成回路から出力されるベリファイ用の基準電流とを比較するセンスアンプと、
前記メモリセルに第１の閾値電圧を設定するベリファイ時に、前記電圧生成回路から出力される前記読み出し電圧に応じて、前記メモリセルに流れる電流と前記基準電流生成回路から供給される基準電流とを前記センスアンプにより比較させ、前記メモリセルに第２の閾値電圧を設定するベリファイ時に、前記電圧生成回路から出力される前記読み出し電圧と異なるベリファイ電圧と前記基準電流生成回路から供給される基準電流とを前記センスアンプにより比較させる制御部と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項３】
複数のメモリセルが行線及び列線の交差部に配置されるメモリセルアレイと、
少なくとも１つの基準電流を生成する基準電流生成回路と、
データの読み出し電圧及び前記読み出し電圧と異なるベリファイ電圧の一方を生成し、前記行線に供給する電圧生成回路と、
前記メモリセルに流れる電流と、前記基準電流生成回路から出力されるベリファイ用の基準電流とを比較するセンスアンプと、
前記電圧生成回路により前記行線に読み出し電圧を供給し、前記メモリセルに流れる電流と前記基準電流生成回路により生成された基準電流とを前記センスアンプによって比較することにより、前記メモリセルに閾値電圧を設定し、前記基準電流生成回路により生成された基準電流と前記電圧生成回路により生成された前記ベリファイ電圧に応じて前記メモリセルに流れる電流とを前記センスアンプによって比較することにより、前記メモリセルに設定された閾値電圧を検出し、この検出した閾値電圧が規定値とを比較し、異常メモリセルを検出する制御部と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記基準電流生成回路は、
異なる閾値電圧が設定された複数の基準メモリセルと、
前記複数の基準メモリセルから１つを選択する選択回路と
を具備することを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルアレイはＮＯＲ型のメモリセルアレイであることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば多値データを記憶する不揮発性半導体記憶装置に係わり、特に、電流比較型センスアンプを用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
例えばＥＥＰＲＯＭセルにより構成され、電気的に一括消去可能な不揮発性半導体記憶装置（以下、フラッシュメモリと称す）が種々開発されている。例えばＮＯＲ型のフラッシュメモリの読み出し及びベリファイ動作は、選択されたメモリセルと基準メモリセルに流れる電流をセンスアンプにより比較することにより実行される（例えば特許文献１、非特許文献１）。この方式は、電流比較型センス方式と呼ばれている。
【０００３】
電流比較型センス方式の場合、メモリセルにデータを書き込まれた閾値電圧を検証するベリファイ時と、メモリセルからデータを読み出す読み出し時とにおいて、メモリセルの制御ゲートに供給される電圧が変化される。このように、読み出し時の電圧と異なる電圧を用いてベリファイする方式を、以下、電圧ベリファイ方式と呼ぶ。
【０００４】
メモリセルに“０”又は“１”の２値データを記憶させる場合、上記電圧ベリファイ方式によりベリファイする際、メモリセルの電流電圧特性（以下、Ｇｍと称す）がばらついていても、データを読み出す際の基準電流との電流マージン（以下、センス電流マージンと称す）は十分確保できていた。
【０００５】
しかし、メモリセルに例えば“００”“０１”“１０”“１１”等の多値データを記憶させる場合、電圧ベリファイ方式によると、ベリファイ時にメモリセルのＧｍのばらつきに起因してセンス電流マージンが確保できなくなる。このため、メモリセルの閾値電圧を確実にベリファイすることが困難となり、メモリセルの閾値電圧を高精度に制御することができなくなる可能性を有している。
【特許文献１】特開２００１−３２５７９５公報
【非特許文献１】B. Pathank et al., A 1.8V 64Mb 100MHz Flexible Read While Write Flash Memory, 2001, IEEE international Solid-State Circuits Conference
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、読み出し時の電流マージンを確保でき、メモリセルの閾値電圧を高精度に制御することが可能な不揮発性半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の不揮発性半導体記憶装置の第１の態様は、複数のメモリセルが行線及び列線の交差部に配置されるメモリセルアレイと、閾値電圧のベリファイ時に、データの読み出し時に選択されたメモリセルの行線に供給される電圧と同一の電圧を生成する電圧生成回路と、少なくとも１つの基準電流を生成する基準電流生成回路と、閾値電圧のベリファイ時に、前記電圧生成回路により生成された電圧に応じて前記選択されたメモリセルに流れる電流と、基準電流生成回路から出力される基準電流とを比較するセンスアンプとを具備している。
【０００８】
本発明の不揮発性半導体記憶装置の第２の態様は、複数のメモリセルが行線及び列線の交差部に配置されるメモリセルアレイと、少なくとも１つの基準電流を生成する基準電流生成回路と、データの読み出し電圧及び前記読み出し電圧と異なるベリファイ電圧の一方を生成し、前記行線に供給する電圧生成回路と、前記メモリセルに流れる電流と、前記基準電流生成回路から出力されるベリファイ用の基準電流とを比較するセンスアンプと、前記メモリセルに第１の閾値電圧を設定するベリファイ時に、前記電圧生成回路から出力される前記読み出し電圧に応じて、前記メモリセルに流れる電流と前記基準電流生成回路から供給される基準電流とを前記センスアンプにより比較させ、前記メモリセルに第２の閾値電圧を設定するベリファイ時に、前記電圧生成回路から出力される前記読み出し電圧と異なるベリファイ電圧と前記基準電流生成回路から供給される基準電流とを前記センスアンプにより比較させる制御部とを具備している。
【０００９】
本発明の不揮発性半導体記憶装置の第３の態様は、複数のメモリセルが行線及び列線の交差部に配置されるメモリセルアレイと、少なくとも１つの基準電流を生成する基準電流生成回路と、データの読み出し電圧及び前記読み出し電圧と異なるベリファイ電圧の一方を生成し、前記行線に供給する電圧生成回路と、前記メモリセルに流れる電流と、前記基準電流生成回路から出力されるベリファイ用の基準電流とを比較するセンスアンプと、前記電圧生成回路により前記行線に読み出し電圧を供給し、前記メモリセルに流れる電流と前記基準電流生成回路により生成された基準電流とを前記センスアンプによって比較することにより、前記メモリセルに閾値電圧を設定し、前記基準電流生成回路により生成された基準電流と前記電圧生成回路により生成された前記ベリファイ電圧に応じて前記メモリセルに流れる電流とを前記センスアンプによって比較することにより、前記メモリセルに設定された閾値電圧を検出し、この検出した閾値電圧が規定値とを比較し、異常メモリセルを検出する制御部とを具備している。
【発明の効果】
【００１０】
本発明によれば、読み出し時の電流マージンを確保でき、メモリセルの閾値電圧を高精度に制御することが可能な不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１２】
先ず、図２、図３、図４を参照して、第１の実施形態に適用される多値データを記憶するフラッシュメモリの概略構成について説明する。図２に示すように、メモリセルアレイ（ＭＣＡ）１は、ｎ個のブロックＢ０〜Ｂｎ−１を有している。各ブロックＢ０〜Ｂｎ−１は、データ消去の最小単位である。メモリセルアレイ１は、メモリセルを選択するデコード回路２、ベリファイ用センスアンプ（Ｓ／Ａ）３Ａ、読み出し用センスアンプ（Ｓ／Ａ）３Ｂ、データデコーダ４を有している。また、メモリセルアレイ１の各ブロックＢ０〜Ｂｎ−１に対して共通にデータ線５が配置されている。
【００１３】
デコード回路２はアドレスバス線６に接続され、コントローラ１０から供給されるアドレス信号に応じてワード線（行線）、ビット線（列線）を選択してメモリセルを選択する。
【００１４】
ベリファイ用センスアンプ３Ａ、及び読み出し用センスアンプ３Ｂの入力端は、データ線５に接続される。ベリファイ用センスアンプ３Ａ、及び読み出し用センスアンプ３Ｂは、メモリセルに例えば４値、２ビットのデータを記憶する場合、後述するように、例えば３つの基準電流を生成するため、少なくとも１つのリファレンスセルを用いた基準電流生成回路を有している。これらセンスアンプ３Ａ、３Ｂは、基準電流生成回路から供給される基準電流と選択されたメモリセルに流れる電流を比較する。
【００１５】
ベリファイ用センスアンプ３Ａの出力端はデータバス線７に接続され、データの書き込み時、又は消去時にメモリセルから読み出された信号を検出し、コントローラ１０に供給する。読み出し用センスアンプ３Ｂの出力端は、データデコーダ４に接続されている。データデコーダ４は、読み出し用センスアンプ３Ｂから供給された信号をデコードし、出力信号を生成する。データデコーダ４の出力端は、入出力部（Ｉ／Ｏ）１１に接続され、データの読み出し時にデータデコーダ４から出力された信号は、入出力部１１を介して外部に出力される。
【００１６】
アドレスバス線６、データバス線７は、コントローラ１０に接続されている。コントローラ１０には、入出力部１１、ＣＵＩ（Command User Interface）１２、ＲＯＭ１３、前記第１、第２の電圧生成回路８、９が接続されている。入出力部１１は、外部から供給されるコマンドＣＭＤをＣＵＩ１２に供給し、メモリセルの書き込みデータをコントローラ１０に供給する。さらに、入出力部１１は、読み出し用センスアンプ３Ｂから供給される読み出しデータを外部に出力する。
【００１７】
また、ＣＵＩ１２は、外部から入力されるチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥなどの信号、及びアドレス信号Ａｄｄを受け取り、これらを処理してコントローラ１０に供給する。ＲＯＭ１３には、コントローラ１０の動作を制御するための各種プログラムが格納されている。コントローラ１０は、前記コマンドＣＭＤ及びプログラムに応じてフラッシュメモリ全体の動作を制御する。すなわち、アドレス信号をアドレスバス線６に供給し、書き込みデータをデータバス線７に供給する。さらに、コントローラ１０は、データの書き込み時、ベリファイ時、読み出し時、及び消去時に第１、第２の電圧生成回路８、９を制御し、所定の電圧を生成させる。第１の電圧生成回路８は、データの書き込み時、ベリファイ時、及び読み出し時に、メモリセルの制御ゲートに供給される電圧、すなわち、ワード線電圧を生成する。このワード線電圧はデコード回路２内の後述する行メインデコーダ、行プリデコーダを介してワード線に供給される。また、第２の電圧生成回路９は、データの書き込み時にメモリセルのドレインに供給されるドレイン電圧を生成する。このドレイン電圧はデコード回路２の列プリデコーダ、カラムゲートを介してメモリセルのドレインに供給される。
【００１８】
図３は、メモリセルアレイ１の構成を示している。ブロックＢ０〜Ｂｎ−１の配列の端部にワード線ＷＬを選択する行メインデコーダ７０１が配置され、各ブロックの間にブロックを選択する行サブデコーダ７０２が配置される。列デコーダは、各ブロックＢ０〜Ｂｎ−１のビット線ＢＬの端部に配置され、ビット線ＢＬを選択するカラムゲート７０４と列プリデコーダ７０３とから構成されている。カラムゲート７０４は、データ線５に接続されている。行メインデコーダ７０１及び列プリデコーダ７０３は、図２に示すデコード回路２に配置されている。
【００１９】
図４は、各ブロックＢ０〜Ｂｎ−１の構成を示している。図４に示すように、このフラッシュメモリは、例えばＮＯＲ型のフラッシュメモリであり、複数本ずつのビット線ＢＬとワード線ＷＬが交差して配設され、ビット線ＢＬとワード線ＷＬの交差部にメモリセルＭＣが配置される。メモリセルＭＣは、例えばＥＥＰＲＯＭセルにより構成されている。各列に配置されたメモリセルＭＣのドレインは対応するビット線ＢＬに接続され、各行に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬに接続され、ソースはそれぞれ共通ソース線に接続されている。
【００２０】
（第１の実施形態）
図１（ａ）は、第１の実施形態に係る電流比較型センス方式に適用されるセンスアンプの一例を示している。このセンスアンプは、ベリファイ用センスアンプ３Ａと読み出し用センスアンプ３Ｂに共通であるが、後述する基準メモリセルに設定される閾値電圧が異なっている。
【００２１】
図１（ａ）において、センスアンプＳＡ１０の一方入力端は、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）Ｎ１０を介して選択されたメモリセルＭＣに接続され、さらに、負荷としてのＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）Ｐ１０を介して電源電圧Ｖｄｄが供給されるノードに接続されている。また、センスアンプＳＡ１０の他方入力端はＮＭＯＳＮ１１の一端が接続され、さらに、負荷としてのＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）Ｐ１０を介して電源電圧Ｖｄｄが供給されるノードに接続されている。このＮＭＯＳＮ１１の他端は、基準電流生成回路２１が接続されている。ＮＭＯＳＮ１０、Ｎ１１は、例えば閾値電圧が０Ｖに設定されたトランジスタである。
【００２２】
図１（ｂ）は、基準電流生成回路２１の一例を示している。この基準電流生成回路２１は、例えばＮＭＯＳＮ１２、Ｎ１３、Ｎ１４、基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３により構成されている。ＮＭＯＳＮ１２、Ｎ１３、Ｎ１４の一端はＮＭＯＳＮ１１の他端に接続されている。これらＮＭＯＳＮ１２、Ｎ１３、Ｎ１４の他端は基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３にそれぞれ接続されている。これら基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３は、メモリセルと同一構成のＥＥＰＲＯＭセルであり、それぞれ例えば異なる閾値電圧Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３が設定されている。
【００２３】
基準電流生成回路２１の構成は、図１（ｂ）に限定されるものではなく、後述する電流ベリファイにこの回路を適用する場合は、ＮＭＯＳＮ１２、Ｎ１３、Ｎ１４、基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３を必要なベリファイ電流の数に応じて増加すればよい。
【００２４】
上記構成のセンスアンプをベリファイ用センスアンプ３Ａに適用する場合、選択されたメモリセルＭＣと基準メモリセルＲＭＣ１−ＲＭＣ３の制御ゲートにワード線ＷＬを介して同一の電圧が供給される。この状態において、ベリファイする閾値電圧に応じて、信号φ１、φ２、φ３が選択的にハイレベルとされ、ＮＭＯＳＮ１２、Ｎ１３、Ｎ１４により選択される基準メモリセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３のいずれか１つより、基準電流としてのベリファイ電流が出力される。このベリファイ電流と、選択されたメモリセルＭＣに流れる電流とがセンスアンプＳＡ１０により比較される。センスアンプＳＡ１０の出力信号は、コントローラ１０に供給される。コントローラ１０は、センスアンプＳＡ１０から供給される信号に応じて、メモリセルに対する書き込みを制御する。
【００２５】
一方、上記構成のセンスアンプＳＡ１０を読み出し用センスアンプ３Ｂに適用する場合、データ読み出し時、選択されたメモリセルＭＣと基準メモリセルＲＭＣ１−ＲＭＣ３の制御ゲートにワード線ＷＬを介して同一の電圧が供給される。この状態において、先ず、例えばＮＭＯＳＮ１３が信号φ２に応じて導通される。この状態において、基準メモリセルＲＭＣ２に流れる電流とメモリセルＭＣに流れる電流がセンスアンプＳＡ１０により検出される。この後、センスアンプＳＡ１０から出力される信号が“０”である場合、信号φ１に応じてＮＭＯＳＮ１２が導通され、“１”である場合、信号φ３に応じてＮＭＯＳＮ１４が導通される。このようにして、基準メモリセルＲＭＣ１又はＲＭＣ３に流れる電流とメモリセルＭＣに流れる電流がセンスアンプＳＡ１０により検出される。信号φ２に応じてセンスアンプＳＡ１０から出力される信号と、信号φ１又はφ３に応じてセンスアンプＳＡ１０から出力される信号とにより２ビットのデータが生成される。
【００２６】
また、データ書き込み時におけるベリファイ動作において、選択されたメモリセルＭＣ及び基準メモリセルのワード線には、読み出し時と同一の電位が供給される。また、書き込みデータに応じて信号φ１、φ２、φ３が選択される。この状態において、メモリセルＭＣに流れる電流と、選択された基準メモリセルに流れる電流とがセンスアンプＳＡ１０により検出され、ベリファイされる。このようにして、各書き込みデータに対応してメモリセルに流れる電流と、基準メモリセルＲＭＣに流れる基準電流とを比較してマージンが確保される。
【００２７】
電流比較型センス方式は、図１（ａ）に示すように、データ読み出し時にメモリセルに流れる電流と、基準メモリセルに流れる基準電流をセンスアンプＳＡ１０に接続された負荷としてのＰＭＯＳＰ１０，Ｐ１１を用いて増幅し、比較している。
【００２８】
図５は、２値における電圧ベリファイ方式を示し、図６は、４値における電圧ベリファイ方式を示している。電圧ベリファイ方式は、ベリファイ時のワード線電位を読み出し時のワード線電位と異なる電位に設定している。図５に示す２値の場合、ベリファイ時のワード線電位は、ベリファイ電圧１〜ベリファイ電圧４に変化される。また、図６に示す４値の場合、ベリファイ時のワード線電位は、ベリファイ電圧１〜ベリファイ電圧８に変化される。
【００２９】
このように、ベリファイ時と読み出し時のワード線電位を変えた場合、図５、図６に示すように、ベリファイ時のワード線電位に対応したメモリセルの電流は保証できる。しかし、メモリセルのＧｍばらつき（中央値を実線で示し、上限値、下限値を破線で示す）に起因して、読み出し時のワード線電位に対応したメモリセルの電流は保証できない。図５に示すように、２値の場合、メモリセルのＧｍがばらついたとしても、基準電流に対して“１”であるか“０”であるかを判断するための電流マージンがともに十分ある。
【００３０】
しかし、図６に示すように、４値の場合、基準電流２に対して、下位ビットが“０”であるか“１”であるかを判別するための電流マージン、及び基準電流３に対して上位ビットが“０”であるか“１”であるかを判別するための電流マージンが、基準電流１に対する電流マージンに比べて小さくなっている。したがって、４値に限らず、多値の場合、上記電圧ベリファイ方式を用いることが困難である。
【００３１】
そこで、第１の実施形態は、ベリファイ時のワード線電位を読み出し時のワード線電位を同一とし、メモリセルに流れる電流と基準メモリセルに流れる電流をセンスアンプにより検出する。
【００３２】
図７は、第１の実施形態に係る２値のベリファイ方式を示し、図８は、第１の実施形態に係る４値のベリファイ方式を示している。
【００３３】
ベリファイ時におけるメモリセルのワード線電位は、読み出し時と同一とし、基準電流を所望の電流値に変える。すると、各基準電流に対してメモリセルの閾値電圧（データ）に応じたベリファイ電流が、従来に比べて大きくなる。このため、メモリセルの各閾値電圧に応じてセンス電流のマージンを十分に確保できる。
【００３４】
上記第１の実施形態によれば、ベリファイ時のワード線電位を読み出し時のワード線電位と同一とし、メモリセルに流れる電流を基準メモリセルに流れる基準電流と比較することにより、メモリセルの閾値電圧をベリファイしている。この電流ベリファイの場合、メモリセルに設定される閾値電圧のばらつきは大きくなるが、読み出し時において、各データに対応した電流マージンを大きくすることができる。したがって、確実な読み出しを行うことができる。
【００３５】
（第２の実施形態）
上述したように、第１の実施形態の場合、閾値電圧のばらつきが大きくなるため、閾値のマージンを十分に確保することができない。例えば書き込みデータに応じてメモリセルを“０”又は“００”状態に設定した場合においても、経時変化によりメモリセルに書き込んだ電子が僅かでも減少した場合、データを正しく読み出すことが困難となる可能性を有している。
【００３６】
また、ＮＯＲ型フラッシュメモリの場合、同一ビット線に複数のメモリセルが並列に接続されている。このため、メモリセルに“１”又は“１１”のデータが設定されている場合、このメモリセルが非選択の場合オフ状態である必要がある。しかし、オフ状態のメモリセルに流れる電流量が大きくなると、データを正しく読むことができなくなる可能性もある。
【００３７】
そこで、第２の実施形態は、電圧ベリファイと電流ベリファイを用途別に組み合わせて使用することにより、センス電流マージンと閾値電圧マージンをそれぞれ確保する。
【００３８】
図９は、第２の実施形態の動作を示している。正確なセンス電流マージンが必要なベリファイには電流ベリファイを使用し、正確な閾値電圧マージンが必要なベリファイには電圧ベリファイを使用する。
【００３９】
すなわち、データ“００”の最も高い閾値電圧のベリファイに、図８に示すような電流ベリファイを用いた場合、読み出し時のワード線電位と閾値電圧との電位差が僅かとなってしまう。このため、経年変化により閾値電圧が変化した場合、読み出しデータが変化してしまうおそれがある。このため、データ“００”に対応する閾値電圧の下限及び上限は読み出し時のワード線電位より十分高くする必要がある。したがって、データ“００”のベリファイについて、電流ベリファイは適切でないため、電圧ベリファイを用いて閾値電圧を正確に制御する。
【００４０】
また、データ“１１”に対応する閾値電圧の下限についても、電圧ベリファイを用いる。すなわち、データ“１１”のベリファイに対して電流ベリファイを適用した場合、閾値の低いメモリセルが発生する可能性があり、そのため、非選択時に十分オフしないことがある。したがって、データ“１１”の下限側のベリファイに対して電流ベリファイを適用することは適当ではなく、電圧ベリファイを使用する。
【００４１】
電流ベリファイと電圧ベリファイは、コントローラ１０が書き込みデータに応じて切り換える。コントローラ１０はデータ消去後、データ“１１”の下限側のベリファイには電圧ベリファイを行い、上限側のベリファイには電流ベリファイを行う。
【００４２】
図１０は、データ書込み時のコントローラ１０の動作を示している。コントローラ１０は、書き込みデータを判別し（Ｓ１）、書き込みデータが“００”の場合、データ書き込み後、電圧ベリファイを行なう（Ｓ２、Ｓ３）。また、書き込みデータが“０１”及び“１０”の場合、データ書き込み後、電流ベリファイを実行する（Ｓ５、Ｓ６）。電圧ベリファイ（Ｓ３）の場合、コントローラ１０は基準電流生成回路２１を制御し、書き込みデータに応じた基準電流を生成させる。さらに、コントローラ１０は、第１の電圧生成回路８を制御してワード線の電圧を変更する。この状態において、電圧ベリファイを行い、ベリファイが終了したかどうか判別される（Ｓ４）。この結果、書き込みが十分でない場合、再度データの書き込み、及び電圧ベリファイが実行される。
【００４３】
一方、電流ベリファイの場合（Ｓ６）、コントローラ１０は、第１の電圧発生回路８を制御し、ワード線の電圧を読み出し電圧と同一電圧に設定する。さらに、コントローラ１０は、基準電流生成回路２１を制御し、書き込みデータに対応した基準電流を発生させる。この状態において、電流ベリファイを行い、ベリファイが終了したかどうか判別される（Ｓ７）。この結果、書き込みが十分でない場合、再度データの書き込み、及び電流ベリファイが実行される。このような動作を繰り返すことにより、メモリセルの閾値電圧が設定される。
【００４４】
上記第２の実施形態によれば、読み出し時において、センス電流マージンが必要なデータの書き込みベリファイについは電流ベリファイを用い、正確な閾値電圧の制御が必要なデータの書き込みベリファイについては電圧ベリファイを用いている。このため、データの読み出し時に、データの読み出しエラーの発生を防止でき、しかも、読み出しに必要且つ十分な電流マージンを得ることができる。
【００４５】
（第３の実施形態）
上記のように、メモリセルのＧｍのばらつきは、センス電流マージン、及び閾値電圧マージンに大きな影響を与える。このため、第３の実施形態では、メモリセルのＧｍが規定値を超えた異常メモリセルを容易に検知する方法について説明する。
【００４６】
図１１に示すように、先ず、メモリセルの閾値電圧を、電流ベリファイを用いて例えば４値のデータ“１０”に調整する。次に、このメモリセルの閾値電圧分布を電圧ベリファイにより測定する。データ“１０”に対応するＧｍの閾値分布は予め予測できる。このため、予め予測された規定値以外の閾値電圧を示すメモリセルは、異常メモリセルとして容易に検知できる。
【００４７】
図１２は、コントローラ１０の動作を示している。コントローラ１０は、異常メモリセルを検出する場合、先ず、電流ベリファイにより選択されたメモリセルに例えばデータ“１０”を設定する（Ｓ１１）。すなわち、データを選択されたメモリセルに書き込んだ後、第１の電圧生成回路８によりワード線の電位を読み出し時の電位に設定させる。さらに、コントローラ１０は、基準電位生成回路２１により、データ“１０”に対応したベリファイ用の基準電流を生成させる。
【００４８】
このようにして、メモリセルにデータ“１０”に対応する閾値電圧を設定した後、メモリセルに設定された閾値電圧が電圧ベリファイにより測定される（Ｓ１２）。すなわち、コントローラ１０は、基準電流生成回路２１により、読み出し時のデータ“１０”に対応する基準電流を生成させる。これとともに、コントローラ１０は、第１の電圧生成回路８により、データ“１０”に対応したベリファイ電圧を生成させる。すなわち、例えば、先ず、データ“１０”の閾値電圧の下限に対応した電圧が生成される。この状態において、センスアンプＳＡ１０によりメモリセルに流れる電流と基準電流とが比較される。次に、データ“１０”の閾値電圧の上限に対応した電圧が生成される。この状態において、センスアンプＳＡ１０によりメモリセルに流れる電流と基準電流とが比較される。このようにして、メモリセルに設定された閾値電圧が電圧ベリファイにより測定される。
【００４９】
次いで、測定された閾値電圧と予め測定されたデータ“１０”の閾値電圧分布の規定値とが比較される（Ｓ１３）。この結果、規定値以内である場合は、正常なメモリセルと判別され（Ｓ１４）、規定値以外である場合は、異常なメモリセルと判別される（Ｓ１５）。
【００５０】
上記第３の実施形態によれば、電流ベリファイと電圧ベリファイを用いて、Ｇｍが異常なメモリセルを検出することができる。このため、異常なメモリセルを予めスクリーニングすることができる。さらに、この異常なメモリセルを図示せぬ冗長メモリセルに切り換えることにより、メモリセルの歩留まりを向上することが可能である。
【００５１】
尚、上記各実施形態は、多値データを記憶するフラッシュメモリについて説明したが、２値データを記憶するフラッシュメモリに適用可能なことは言うまでもない。
【００５２】
また、基準電流生成回路２１の構成は図１（ａ）（ｂ）に限定されるものではなく、例えば１つの基準メモリセルと、この基準メモリセルに流れる電流をミラー比の異なる複数のカレントミラー回路に供給し、これらカレントミラー回路から複数の基準電流を出力するように構成してもよい。
【００５３】
その他、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００５４】
【図１】図１（ａ）は、第１の実施形態に係る電流比較型センス方式に適用されるセンスアンプの一例を示す回路図、図１（ｂ）は、図１（ａ）に示す基準電流生成回路の一例を示す回路図。
【図２】第１の実施形態に適用される多値データを記憶するフラッシュメモリを示す概略構成図。
【図３】図２に示すメモリセルアレイを示す構成図。
【図４】図２に示す各ブロックの構成を示す回路図。
【図５】２値における電圧ベリファイ方式を示す図。
【図６】４値における電圧ベリファイ方式を示す図。
【図７】第１の実施形態に係る２値のベリファイ方式を示す図。
【図８】第１の実施形態に係る４値のベリファイ方式を示す図。
【図９】第２の実施形態の動作を示す図。
【図１０】第２の実施形態の動作を示すフローチャート。
【図１１】第３の実施形態の動作を示す図。
【図１２】第３の実施形態の動作を示すフローチャート。
【符号の説明】
【００５５】
１…メモリセルアレイ、８…第１の電圧生成回路、１０…コントローラ、２１…基準電流生成回路、ＳＡ１０…センスアンプ、ＭＣ…メモリセル、ＲＭＣ１、ＲＭＣ２、ＲＭＣ３…基準メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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