(57)【要約】【課題】  簡易な構造を有する基準コンパレータを使用することができ、コスト低減が可能な半導体試験装置およびそのキャリブレーション方法を提供すること。【解決手段】  電圧レベルの変化タイミングが基準となる基準波形を有する信号を出力する基準ドライバＤＲ０と、基準波形を反転した波形を有する信号を出力するドライバＤＲ１と、ドライバＤＲ１の前段に設けられていてドライバＤＲ１から出力される信号の出力タイミングを変更可能に遅延させる遅延素子２２０、２２２と、基準ドライバＤＲ０の出力信号とドライバＤＲ１の出力信号を合成するキャリブレーションボード５０と、キャリブレーションボード５０から出力される合成波形に基づいて遅延素子２２０、２２２の遅延量を調整する基準コンパレータＣＰ０およびテスタ制御部１２とが備わっている。【選択図】        図２
2006105636.tif 000002
【特許請求の範囲】
【請求項１】
電圧レベルの変化タイミングが基準となる基準波形を有する信号を出力する第１のドライバと、
前記基準波形を反転した波形を有する信号を出力する第２のドライバと、
前記第２のドライバの前段に設けられており、前記第２のドライバから出力される信号の出力タイミングを変更可能に遅延させる遅延手段と、
前記第１のドライバの出力信号と前記第２のドライバの出力信号を合成する合成手段と、
前記合成手段から出力される合成波形の電圧と基準電圧とを比較する比較手段と、
前記比較手段による比較結果に基づいて前記遅延手段の遅延量を調整する調整手段と、
を備えることを特徴とする半導体試験装置。
【請求項２】
請求項１において、
前記第１および第２のドライバのいずれか一方から出力される電圧レベルがローレベルからハイレベルに立ち上がる信号の立ち上がりタイミングの方が、他方から出力される電圧レベルがハイレベルからローレベルに立ち下がる信号の立ち下がりタイミングよりも早い場合に、前記基準電圧は、ローレベルとハイレベルの平均電圧よりも高い値に設定されており、
前記調整手段は、前記合成波形の電圧が前記基準電圧を超えないように前記遅延手段の遅延量を調整することを特徴とする半導体試験装置。
【請求項３】
請求項２において、
前記調整手段は、前記合成波形の電圧が前記基準電圧を超えた期間の長さに応じて前記遅延手段の遅延量を調整することを特徴とする半導体試験装置。
【請求項４】
請求項１において、
前記第１および第２のドライバのいずれか一方から出力される電圧レベルがローレベルからハイレベルに立ち上がる信号の立ち上がりタイミングの方が、他方から出力される電圧レベルがハイレベルからローレベルに立ち下がる信号の立ち下がりタイミングよりも遅い場合に、前記基準電圧は、ローレベルとハイレベルの平均電圧よりも低い値に設定されており、
前記調整手段は、前記合成波形の電圧が前記基準電圧よりも低くならないように前記遅延手段の遅延量を調整することを特徴とする半導体試験装置。
【請求項５】
請求項４において、
前記調整手段は、前記合成波形の電圧が前記基準電圧よりも低くなった期間の長さに応じて前記遅延手段の遅延量を調整することを特徴とする半導体試験装置。
【請求項６】
請求項１において、
前記調整手段は、前記合成手段から出力される合成波形の電圧変化が最小となるように、前記遅延手段の遅延量を調整することを特徴とする半導体試験装置。
【請求項７】
請求項１〜６のいずれかにおいて、
複数の前記第２のドライバが備わっており、
前記合成手段は、前記複数の第２のドライバの出力端と前記第１のドライバの出力端とが共通に接続された接続部を有し、
前記調整手段は、前記複数の第２のドライバのいずれか一つを順番に選択して信号を出力させて、選択された前記第２のドライバに対応する前記遅延手段の遅延量を調整することを特徴とする半導体試験装置。
【請求項８】
請求項１〜６のいずれかにおいて、
複数の前記第２のドライバが備わっており、
前記合成手段は、前記複数の第２のドライバのいずれか一つを選択する選択手段と、前記選択手段によって選択された一の前記第２のドライバの出力端と前記第１のドライバの出力端とが接続された接続部とを有し、
前記調整手段は、前記選択手段によって選択される前記第２のドライバを順番に切り替えて、選択された前記第２のドライバに対応する前記遅延手段の遅延量を調整することを特徴とする半導体試験装置。
【請求項９】
電圧レベルの変化タイミングが基準となる基準波形を有する信号を第１のドライバから出力するとともに、前記基準波形を反転した波形を有する信号を第２のドライバから出力し、
前記第１および第２のドライバから出力される２つの信号を合成してその合成電圧レベルを検出し、
検出された前記合成電圧レベルに基づいて、前記第２のドライバの前段に設けられた遅延手段の遅延量を調整することを特徴とする半導体試験装置のキャリブレーション方法。
【請求項１０】
請求項９において、
前記遅延量の調整は、前記合成電圧レベルの変化が最小となるように行われることを特徴とする半導体試験装置のキャリブレーション方法。
【請求項１１】
請求項９または１０において、
複数の前記第２のドライバが備わっている場合に、前記第１のドライバと組み合わされる前記第２のドライバを一つずつ順番に選択して、この選択された第２のドライバに対応する前記遅延手段の遅延量を調整することを特徴とする半導体試験装置のキャリブレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ピンエレクトロニクスにおいてドライバの動作タイミングを調整する半導体試験装置およびそのキャリブレーション方法に関する。
【背景技術】
【０００２】
半導体試験装置のピンエレクトロニクスには、被測定デバイスに信号を印加するドライバが含まれている。このドライバは、入力されるクロック信号に同期した信号の出力動作を行う。ところで、被測定デバイスの各入出力ピン毎の信号経路の時間長にばらつきがあるため、初期状態においては、各ドライバから信号を出力するタイミングが期待するタイミングからずれてしまう。このため、被測定デバイスに対して各種の試験を実施する前に、タイミング・キャリブレーションが行われる（例えば、特許文献１参照。）。従来のタイミング・キャリブレーションでは、ドライバの動作タイミングを調整するために基準コンパレータが用いられている。基準コンパレータの出力タイミング（基準コンパレータによる比較動作のタイミング）にドライバから出力される信号のタイミングが一致するように、ドライバに入力されるクロック信号の位相を合わせることで、ドライバの動作タイミングの調整が実施される。
【特許文献１】特開２００４−２０４０８号公報（第２−４頁、図１７−２１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ドライバの動作タイミングを調整する場合には、ドライバの出力信号がローレベルからハイレベルに立ち上がる場合と、ハイレベルからローレベルに立ち下がる場合とが考えられるため、それぞれの場合について基準コンパレータを用いたタイミング調整が行われる。
【０００４】
ところで、ドライバの出力信号の立ち上がりタイミングと立ち下がりタイミングを一致させても、基準コンパレータで検出されるこれらのタイミングがずれてしまっては、ドライバの動作タイミングを正確に調整することが困難になる。このため、基準コンパレータには、このタイミングのずれを補正する機構が備わっており、その分だけ基準コンパレータの構造が複雑になってコスト増加を招くという問題があった。
【０００５】
本発明は、このような点に鑑みて創作されたものであり、その目的は、簡易な構造を有する基準コンパレータを使用することができ、コスト低減が可能な半導体試験装置およびそのキャリブレーション方法を提供することにある。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の半導体試験装置は、電圧レベルの変化タイミングが基準となる基準波形を有する信号を出力する第１のドライバと、基準波形を反転した波形を有する信号を出力する第２のドライバと、第２のドライバの前段に設けられており、第２のドライバから出力される信号の出力タイミングを変更可能に遅延させる遅延手段と、第１のドライバの出力信号と第２のドライバの出力信号を合成する合成手段と、合成手段から出力される合成波形の電圧と基準電圧とを比較する比較手段と、比較手段による比較結果に基づいて遅延手段の遅延量を調整する調整手段とを備えている。
【０００７】
また、本発明の半導体試験装置のキャリブレーション方法は、電圧レベルの変化タイミングが基準となる基準波形を有する信号を第１のドライバから出力するとともに、基準波形を反転した波形を有する信号を第２のドライバから出力し、第１および第２のドライバから出力される２つの信号を合成してその合成電圧レベルを検出し、検出された合成電圧レベルに基づいて、第２のドライバの前段に設けられた遅延手段の遅延量を調整している。
【０００８】
立ち上がりタイミングと立ち下がりタイミングとが一致する信号を合成すると、その合成波形はほぼ一定の電圧レベルを有するが、これらのタイミングがずれると合成波形にそのずれに相当する電圧レベルの変化が現れる。したがって、合成波形の電圧レベルを基準コンパレータで検出するだけでドライバの出力信号のタイミングを調整することができるため、複雑な補正機能が不要であって、簡易な構造を有する基準コンパレータを用いることが可能になり、コスト低減が可能になる。
【０００９】
また、上述した第１および第２のドライバのいずれか一方から出力される電圧レベルがローレベルからハイレベルに立ち上がる信号の立ち上がりタイミングの方が、他方から出力される電圧レベルがハイレベルからローレベルに立ち下がる信号の立ち下がりタイミングよりも早い場合に、基準電圧は、ローレベルとハイレベルの平均電圧よりも高い値に設定されており、調整手段は、合成波形の電圧が基準電圧を超えないように遅延手段の遅延量を調整することが望ましい。これにより、一方の信号の立ち上がりタイミングの方が早い場合の合成波形の電圧変化を確実に検出することができる。
【００１０】
また、上述した調整手段は、合成波形の電圧が基準電圧を超えた期間の長さに応じて遅延手段の遅延量を調整することが望ましい。これにより、合成波形の電圧変化の程度に合わせて遅延量の調整を行うことができ、調整の手間を減らすことができる。
【００１１】
また、上述した第１および第２のドライバのいずれか一方から出力される電圧レベルがローレベルからハイレベルに立ち上がる信号の立ち上がりタイミングの方が、他方から出力される電圧レベルがハイレベルからローレベルに立ち下がる信号の立ち下がりタイミングよりも遅い場合に、基準電圧は、ローレベルとハイレベルの平均電圧よりも低い値に設定されており、調整手段は、合成波形の電圧が基準電圧よりも低くならないように遅延手段の遅延量を調整することが望ましい。これにより、一方の信号の立ち上がりタイミングの方が遅い場合の合成波形の電圧変化を確実に検出することができる。
【００１２】
また、上述した調整手段は、合成波形の電圧が基準電圧よりも低くなった期間の長さに応じて遅延手段の遅延量を調整することが望ましい。これにより、合成波形の電圧変化の程度に合わせて遅延量の調整を行うことができ、調整の手間を減らすことができる。
【００１３】
また、上述した調整手段は、合成手段から出力される合成波形の電圧変化が最小となるように、遅延手段の遅延量を調整することが望ましい。これにより、電圧変化のみに着目してドライバの出力タイミングを最適な値に調整することが可能になる。
【００１４】
また、複数の第２のドライバが備わっており、合成手段は、複数の第２のドライバの出力端と第１のドライバの出力端とが共通に接続された接続部を有し、調整手段は、複数の第２のドライバのいずれか一つを順番に選択して信号を出力させて、選択された第２のドライバに対応する遅延手段の遅延量を調整することが望ましい。これにより、第１のドライバと複数の第２のドライバの接続するための構造を簡略化することができる。
【００１５】
また、複数の第２のドライバが備わっており、合成手段は、複数の第２のドライバのいずれか一つを選択する選択手段と、選択手段によって選択された一の第２のドライバの出力端と第１のドライバの出力端とが接続された接続部とを有し、調整手段は、選択手段によって選択される第２のドライバを順番に切り替えて、選択された第２のドライバに対応する遅延手段の遅延量を調整することが望ましい。これにより、複数の第２のドライバのそれぞれと第１のドライバとを信号の減衰が少ない状態で確実に接続することが可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を提供した一実施形態の半導体試験装置について詳細に説明する。
【００１７】
図１は、一実施形態において行われるタイミング・キャリブレーションの対象となる半導体試験装置の全体構成を示す図である。この半導体試験装置は、被測定デバイス（図示せず）に対して所定の試験を実施するために、半導体試験装置本体１０およびワークステーション４０を含んで構成されている。
【００１８】
ワークステーション４０は、機能試験等の一連の試験動作やタイミング・キャリブレーション動作の全体を制御するとともに、ユーザとの間のインタフェースを実現する。半導体試験装置本体１０は、ワークステーション４０から転送されてくる所定の試験プログラムを実行することにより被測定デバイスに対する各種の試験を行う。また、半導体試験装置本体１０は、ワークステーション４０から転送されてくる専用プログラムを実行することにより、タイミング・キャリブレーションを実施する。このために、半導体試験装置本体１０は、テスタ制御部１２、タイミング発生器１４、パターン発生器１６、データセレクタ１８、フォーマット制御部２０、ピンエレクトロニクス（ＰＥ）２２を備えている。
【００１９】
テスタ制御部１２は、タイミング発生器１４等の各構成部とバスを介して接続されており、ワークステーション４０から転送された試験プログラムを実行することにより、各構成部に対して各種の試験動作やキャリブレーション動作に必要な制御を行う。
【００２０】
タイミング発生器１４は、試験動作の基本周期を設定するとともに、この設定した基本周期内に含まれる各種のタイミングエッジを生成する。パターン発生器１６は、被測定デバイスの各ピンに入力するパターンデータを発生する。データセレクタ１８は、パターン発生器１６から出力される各種のパターンデータと、これを入力する被測定デバイスの各ピンとを対応させる。フォーマット制御部２０は、パターン発生器１６によって発生してデータセレクタ１８によって選択されたパターンデータと、タイミング発生器１４によって生成されたタイミングエッジとに基づいて、被測定デバイスに対する波形制御を行う。
【００２１】
ピンエレクトロニクス２２は、被測定デバイスとの間で物理的なインタフェースをとるためのものであり、フォーマット制御部２０の波形制御によって生成されるクロック信号ＣＬＫやストローブ信号ＳＴＢに基づいて、実際に被測定デバイスとの間で入出力される信号を生成する。このために、ピンエレクトロニクス２２は、ｎ個のドライバＤＲ１〜ＤＲｎと、ｎ個のコンパレータＣＰ１〜ＣＰｎとを含んで構成されている。
【００２２】
ドライバＤＲ１は、フォーマット制御部２０から出力されるクロック信号ＣＬＫ１に同期した信号の生成動作を行っている。同様に、ドライバＤＲ２〜ＤＲｎは、入力されるクロック信号ＣＬＫ２〜ＣＬＫｎのそれぞれに同期した信号の生成動作を行っている。
【００２３】
なお、本実施形態（他の実施形態についても同様）では、クロック信号と同じようにドライバの出力信号が変化するように、すなわちクロック信号の立ち上がりに同期してドライバの出力信号も立ち上がり、クロック信号の立ち下がりに同期してドライバの出力信号も立ち下がるようにしたが、反対に、クロック信号の立ち上がりに同期してドライバの出力信号が立ち下がり、クロック信号の立ち下がりに同期してドライバの出力信号が立ち上がるようにしてもよい。
【００２４】
コンパレータＣＰ１は、フォーマット制御部２０から出力されるストローブ信号ＳＴＢ１に同期した比較動作を行っており、ストローブ信号ＳＴＢ１が入力された時点において被測定デバイスの対応ピンから入力される信号の論理を判定する。同様に、コンパレータＣＰ２〜ＣＰｎは、入力されるストローブ信号ＳＴＢ２〜ＳＴＢｎのそれぞれに同期した比較動作を行っており、対応するストローブ信号が入力された時点において被測定デバイスの対応ピンから入力される信号の論理を判定する。
【００２５】
また、本実施形態のピンエレクトロニクス２２は、ドライバＤＲ１〜ＤＲｎのそれぞれの動作タイミングを調整するタイミング・キャリブレーションを実施するために、基準ドライバＤＲ０と基準コンパレータＣＰ０を備えている。基準ドライバＤＲ０は、出力信号の立ち上がりタイミングおよび立ち下がりタイミングが既知であり、本実施形態では、この出力信号の変化のタイミングに合わせて、他のドライバＤＲ１〜ＤＲｎの調整が行われる。また、基準コンパレータＣＰ０は、入力信号の電圧（入力電圧Ｖin）を基準電圧Ｖref と比較する動作を行っており、入力電圧Ｖinの方が基準電圧Ｖref よりも高くなったときに出力をハイレベルに変化させる。
【００２６】
図２は、ピンエレクトロニクス２２内の部分的な構成を示す図である。なお、図２ではドライバＤＲ１に着目してその周辺の構成が示されているが、他のドライバＤＲ２等についても同様であり、詳細な説明は省略する。
【００２７】
図２に示すように、ピンエレクトロニクス２２は、ドライバＤＲ１の前段に２つの遅延素子２２０、２２２と、ＳＲ型フリップフロップ２２４を備えている。ＳＲ型フリップフロップ２２４は、セット端子Ｓにパルスが入力されたときに出力信号がローレベルからハイレベルに変化し、リセット端子Ｒにパルスが入力されたときに出力信号がハイレベルからローレベルに変化する。したがって、一方の遅延素子２２０に設定される遅延量を可変することにより、ＳＲ型フリップフロップ２２４からドライバＤＲ１に入力される信号の立ち上がりタイミングを調整することができる。また、他方の遅延素子２２２に設定される遅延量を可変することにより、ＳＲ型フリップフロップ２２４からドライバＤＲ１に入力される信号の立ち下がりタイミングを調整することができる。
【００２８】
また、キャリブレーションボード（ＣＢ）５０は、接続点５２を有している。この接続点５２は、基準ドライバＤＲ０の出力端とタイミング・キャリブレーションの対象として着目しているドライバの出力端とが同じ時間長の配線で接続されている。また、この接続点５２は、基準コンパレータＣＰ０の一方の入力端に接続されている。
【００２９】
なお、着目しているドライバを切り替える方法には、以下に示すようないくつかの方法が考えられる。
（１）基準ドライバＤＲ０および基準コンパレータＣＰ０と一のドライバとが接続される接続点５２を有するキャリブレーションボード５０を各ドライバ毎に用意しておいて、キャリブレーションボード５０を順番に取り替える方法。
（２）複数のドライバの出力端が共通の接続点５２に接続されたキャリブレーションボード５０を用意しておいて、信号を出力する一のドライバを順番に切り替える方法。この方法は、基準ドライバＤＲ０と各ドライバの接続構造や接続点５２周辺の構造を最も簡略化することができる。
（３）複数のドライバの出力端がスイッチを介して共通の接続点５２に接続されたキャリブレーションボード５０を用意しておいて、スイッチを切り替えることにより、接続点５２に接続される一のドライバを順番に切り替える方法。この方法は、基準ドライバＤＲ０と各ドライバとを信号の減衰が少ない状態で確実に接続することが可能になる。
【００３０】
また、本実施形態では、キャリブレーションボード５０を用いているが、同じ機能をデバイスに持たせたキャリブレーションデバイスや、ウエハに持たせたキャリブレーションウエハを用いて、基準ドライバＤＲ０および基準コンパレータＣＰ０と着目しているドライバとの接続や切り替えを実現するようにしても良い。
【００３１】
本実施形態の半導体試験装置はこのような構成を有しており、次に、この半導体試験装置を用いた各ドライバについてのタイミング・キャリブレーション方法について説明する。
【００３２】
図３〜図８は、本実施形態におけるタイミング・キャリブレーション方法の概要を示す図である。図３〜図５には、ドライバＤＲ１の立ち上がりタイミングを基準タイミングに一致させる場合の概略が示されている。また、図６〜図８には、ドライバＤＲ１の立ち下がりタイミングを基準タイミングに一致させる場合の概略が示されている。
【００３３】
立ち上がりタイミングの調整
ドライバＤＲ１の立ち上がりタイミングを調整する場合には、基準ドライバＤＲ０の出力信号がハイレベルＶH からローレベルＶL に変化する際に振幅５０％の中間レベル（平均電圧）ＶM を通過するタイミングが基準タイミングとして用いられる。
【００３４】
ドライバＤＲ１の出力信号がローレベルからハイレベルに立ち上がる際の中間レベルの出力タイミングは、未調整の状態においては、上述した基準タイミングと一致せず、基準タイミングよりも前あるいは後にずれている。前にずれている状態が図３に、後にずれている状態が図４にそれぞれ示されている。
【００３５】
図３に示すように、ドライバＤＲ１の出力信号が立ち上がるタイミングが基準タイミングよりも早い場合には、ドライバＤＲ１の出力信号と基準ドライバＤＲ０の出力信号とをキャリブレーションボード５０内の接続点５２において合成した合成波形の電圧は、ローレベルＶL とハイレベルＶH の中間レベルＶM よりも、そのずれに対応する期間だけ高くなる。この中間レベルＶM よりも電圧が高くなる期間は、ドライバＤＲ１の出力信号の立ち上がりタイミングが基準タイミングに一致している場合には現れないものであるため、反対に中間レベルＶM よりも電圧が低くなる期間とともに、本明細書ではこれらの期間を「フェイル期間」と称して説明を行うものとする。図３〜図８では、フェイル期間がＦで、それ以外の期間がＰで示されている。
【００３６】
したがって、基準コンパレータＣＰ０の基準電圧Ｖref1を中間レベルＶM よりも若干高い値に設定しておくことにより、基準コンパレータＣＰ０からフェイル期間にほぼ対応するようにハイレベルの信号を出力することができる。テスタ制御部１２は、基準コンパレータＣＰ０からハイレベルの信号が出力されたことを検出することで、ドライバＤＲ１の出力信号の立ち上がりタイミングが基準タイミングよりも早いことを知ることができる。したがって、テスタ制御部１２は、ドライバＤＲ１の前段に設けられた一方の遅延素子２２０の遅延量をそれまでよりも増加させることにより、ドライバＤＲ１の出力信号の立ち上がりタイミングを基準タイミングに近づけることができる。なお、ドライバＤＲ１の出力信号の立ち上がりタイミングの基準タイミングに対するずれの量は、フェイル期間の長さに対応しているため、テスタ制御部１２は、フェイル期間の長さに応じて遅延素子２２０の遅延量を変更することにより、ドライバＤＲ１の出力信号の立ち上がりタイミングをほぼ基準タイミングに一致させることが可能になる。
【００３７】
反対に、図４に示すように、ドライバＤＲ１の出力信号が立ち上がるタイミングが基準タイミングよりも遅い場合には、ドライバＤＲ１の出力信号と基準ドライバＤＲ０の出力信号とをキャリブレーションボード５０内の接続点５２において合成した合成波形の電圧は、中間レベルＶM よりもそのずれに対応する期間だけ低くなる。したがって、基準コンパレータＣＰ０の基準電圧Ｖref2を中間レベルＶM よりも若干低い値に設定しておくことにより、基準コンパレータＣＰ０からフェイル期間にほぼ対応するようにローレベルの信号を出力することができる。テスタ制御部１２は、基準コンパレータＣＰ０からローレベルの信号が出力されたことを検出することで、ドライバＤＲ１の出力信号の立ち上がりタイミングが基準タイミングよりも遅いことを知ることができる。したがって、テスタ制御部１２は、ドライバＤＲ１の前段に設けられた一方の遅延素子２２０の遅延量をそれまでよりも減少させることにより、ドライバＤＲ１の出力信号の立ち上がりタイミングを基準タイミングに近づけることができる。
【００３８】
このようにして遅延素子２２０の遅延量を調整することで、図５に示すように、合成波形の電圧が調整可能範囲の全域においてほぼ中間レベルＶM と一致するように、すなわち、合成波形の電圧変化が最小となるようにすることができ、ドライバＤＲ１の出力信号の立ち上がりタイミングを基準タイミングに一致させるタイミング・キャリブレーションが終了する。
【００３９】
立ち下がりタイミングの調整
ドライバＤＲ１の立ち下がりタイミングを調整する場合には、基準ドライバＤＲ０の出力信号がローレベルＶL からハイレベルＶH に変化する際に振幅５０％の中間レベルＶM を通過するタイミングが基準タイミングとして用いられる。
【００４０】
ドライバＤＲ１の出力信号がハイレベルからローレベルに立ち下がる際の中間レベルの出力タイミングは、未調整の状態においては、上述した基準タイミングと一致せず、基準タイミングよりも前あるいは後にずれている。前にずれている状態が図６に、後にずれている状態が図７にそれぞれ示されている。
【００４１】
図６に示すように、ドライバＤＲ１の出力信号が立ち下がるタイミングが基準タイミングよりも早い場合には、ドライバＤＲ１の出力信号と基準ドライバＤＲ０の出力信号とをキャリブレーションボード５０内の接続点５２において合成した合成波形の電圧は、中間レベルＶM よりもそのずれに対応する期間だけ低くなる。したがって、基準コンパレータＣＰ０の基準電圧Ｖref2を中間レベルＶM よりも若干低い値に設定しておくことにより、基準コンパレータＣＰ０からフェイル期間にほぼ対応するようにローレベルの信号を出力することができる。テスタ制御部１２は、基準コンパレータＣＰ０からローレベルの信号が出力されたことを検出することで、ドライバＤＲ１の出力信号の立ち下がりタイミングが基準タイミングよりも早いことを知ることができる。したがって、テスタ制御部１２は、ドライバＤＲ１の前段に設けられた一方の遅延素子２２２の遅延量をそれまでよりも増加させることにより、ドライバＤＲ１の出力信号の立ち下がりタイミングを基準タイミングに近づけることができる。なお、ドライバＤＲ１の出力信号の立ち下がりタイミングの基準タイミングに対するずれの量は、フェイル期間の長さに対応しているため、テスタ制御部１２は、フェイル期間の長さに応じて遅延素子２２２の遅延量を変更することにより、ドライバＤＲ１の出力信号の立ち下がりタイミングをほぼ基準タイミングに一致させることが可能になる。
【００４２】
反対に、図７に示すように、ドライバＤＲ１の出力信号が立ち下がるタイミングが基準タイミングよりも遅い場合には、ドライバＤＲ１の出力信号と基準ドライバＤＲ０の出力信号とをキャリブレーションボード５０内の接続点５２において合成した合成波形の電圧は、中間レベルＶM よりもそのずれに対応する期間だけ高くなる。したがって、基準コンパレータＣＰ０の基準電圧Ｖref1を中間レベルＶM よりも若干高い値に設定しておくことにより、基準コンパレータＣＰ０からフェイル期間にほぼ対応するようにハイレベルの信号を出力することができる。テスタ制御部１２は、基準コンパレータＣＰ０からハイレベルの信号が出力されたことを検出することで、ドライバＤＲ１の出力信号の立ち下がりタイミングが基準タイミングよりも遅いことを知ることができる。したがって、テスタ制御部１２は、ドライバＤＲ１の前段に設けられた一方の遅延素子２２２の遅延量をそれまでよりも減少させることにより、ドライバＤＲ１の出力信号の立ち下がるタイミングを基準タイミングに近づけることができる。
【００４３】
このようにして遅延素子２２２の遅延量を調整することで、図８に示すように、合成波形の電圧が調整可能範囲の全域においてほぼ中間レベルＶM と一致するように、すなわち、合成波形の電圧変化が最小となるようにすることができ、ドライバＤＲ１の出力信号の立ち下がりタイミングを基準タイミングに一致させるタイミング・キャリブレーションが終了する。
【００４４】
図９および図１０は、ドライバＤＲ１に対するタイミング・キャリブレーションの動作手順を示す流れ図である。例えば、テスタ制御部１２の制御によって、最初にドライバＤＲ１から出力される信号の立ち上がりタイミングを調整し、次に立ち下がりタイミングを調整する場合の動作手順が示されている。
【００４５】
まず、基準ドライバＤＲ０から電圧レベルが立ち下がるタイミングが既知の基準波形の信号が出力されるとともに（ステップ１００）、ドライバＤＲ１からこの基準波形を反転した電圧レベルが立ち上がる波形の信号が出力される（ステップ１０１）。これらの信号は、キャリブレーションボード５０内の接続部５２において合成され、合成後の信号が基準コンパレータＣＰ０の一方端に入力される。
【００４６】
基準コンパレータＣＰ０の他方端には、中間レベルＶM よりも若干高く設定された基準電圧Ｖref1が印加されており、基準コンパレータＣＰ０において合成波形と基準電圧Ｖref1とを比較することによって合成波形の電圧レベルの検出が行われる（ステップ１０２）。
【００４７】
テスタ制御部１２は、この検出結果にフェイル期間が含まれているか否かを判定する（ステップ１０３）。フェイル期間が含まれている場合とは図３に示す状態に対応しており、この場合には肯定判断が行われ、テスタ制御部１２は、フェイル期間の長さに応じて遅延素子２２０の遅延量を増加させる（ステップ１０４）。その後、変更後の遅延量について再びステップ１００以降の動作が繰り返される。
【００４８】
また、基準コンパレータＣＰ０による検出結果にフェイル期間が含まれていない場合にはステップ１０３の判定において否定判断が行われる。フェイル期間が含まれていない場合とは、ドライバＤＲ１から出力される信号の立ち上がりタイミングが基準タイミングに一致した場合か、基準タイミングよりも遅い場合であるため、次に、後者の場合を考慮した調整動作が行われる。
【００４９】
基準ドライバＤＲ０から電圧レベルが立ち下がるタイミングが既知の基準波形の信号が出力されるとともに（ステップ１０５）、ドライバＤＲ１からこの基準波形を反転した電圧レベルが立ち上がる波形の信号が出力される（ステップ１０６）。これらの信号は、キャリブレーションボード５０内の接続部５２において合成され、合成後の信号が基準コンパレータＣＰ０の一方端に入力される。
【００５０】
基準コンパレータＣＰ０の他方端には、中間レベルＶM よりも若干低く設定された基準電圧Ｖref2が印加されており、基準コンパレータＣＰ０において合成波形と基準電圧Ｖref2とを比較することによって合成波形の電圧レベルの検出が行われる（ステップ１０７）。
【００５１】
テスタ制御部１２は、この検出結果にフェイル期間が含まれているか否かを判定する（ステップ１０８）。フェイル期間が含まれている場合とは図４に示す状態に対応しており、この場合には肯定判断が行われ、テスタ制御部１２は、フェイル期間の長さに応じて遅延素子２２０の遅延量を減少させる（ステップ１０９）。その後、変更後の遅延量について再びステップ１００以降の動作が繰り返される。
【００５２】
また、基準コンパレータＣＰ０による検出結果にフェイル期間が含まれていない場合にはステップ１０８の判定において否定判断が行われる。この状態でフェイル期間が含まれていないということは、図３および図４に示すいずれの場合にも該当しないということであり、ドライバＤＲ１から出力される信号の立ち上がりタイミングが基準タイミングに一致した場合を示している（図５）。このようにしてドライバＤＲ１から出力される信号の立ち上がりタイミングのキャリブレーションが終了する。その後、ドライバＤＲ１から出力される信号の立ち下がりタイミングのキャリブレーションが、以下に示す同様の手順で行われる。
【００５３】
まず、基準ドライバＤＲ０から電圧レベルが立ち上がるタイミングが既知の基準波形の信号が出力されるとともに（ステップ１１０）、ドライバＤＲ１からこの基準波形を反転した電圧レベルが立ち下がる波形の信号が出力される（ステップ１１１）。これらの信号は、キャリブレーションボード５０内の接続部５２において合成され、合成後の信号が基準コンパレータＣＰ０の一方端に入力される。
【００５４】
基準コンパレータＣＰ０の他方端には、中間レベルＶM よりも若干低く設定された基準電圧Ｖref2が印加されており、基準コンパレータＣＰ０において合成波形と基準電圧Ｖref2とを比較することによって合成波形の電圧レベルの検出が行われる（ステップ１１２）。
【００５５】
テスタ制御部１２は、この検出結果にフェイル期間が含まれているか否かを判定する（ステップ１１３）。フェイル期間が含まれている場合とは図６に示す状態に対応しており、この場合には肯定判断が行われ、テスタ制御部１２は、フェイル期間の長さに応じて遅延素子２２２の遅延量を増加させる（ステップ１１４）。その後、変更後の遅延量について再びステップ１１０以降の動作が繰り返される。
【００５６】
また、基準コンパレータＣＰ０による検出結果にフェイル期間が含まれていない場合にはステップ１１３の判定において否定判断が行われる。フェイル期間が含まれていない場合とは、ドライバＤＲ１から出力される信号の立ち下がりタイミングが基準タイミングに一致した場合か、基準タイミングよりも遅い場合であるため、次に、後者の場合を考慮した調整動作が行われる。
【００５７】
基準ドライバＤＲ０から電圧レベルが立ち上がるタイミングが既知の基準波形の信号が出力されるとともに（ステップ１１５）、ドライバＤＲ１からこの基準波形を反転した電圧レベルが立ち下がる波形の信号が出力される（ステップ１１６）。これらの信号は、キャリブレーションボード５０内の接続部５２において合成され、合成後の信号が基準コンパレータＣＰ０の一方端に入力される。
【００５８】
基準コンパレータＣＰ０の他方端には、中間レベルＶM よりも若干高く設定された基準電圧Ｖref1が印加されており、基準コンパレータＣＰ０において合成波形と基準電圧Ｖref1とを比較することによって合成波形の電圧レベルの検出が行われる（ステップ１１７）。
【００５９】
テスタ制御部１２は、この検出結果にフェイル期間が含まれているか否かを判定する（ステップ１１８）。フェイル期間が含まれている場合とは図７に示す状態に対応しており、この場合には肯定判断が行われ、テスタ制御部１２は、フェイル期間の長さに応じて遅延素子２２２の遅延量を減少させる（ステップ１１９）。その後、変更後の遅延量について再びステップ１１０以降の動作が繰り返される。
【００６０】
また、基準コンパレータＣＰ０による検出結果にフェイル期間が含まれていない場合にはステップ１１８の判定において否定判断が行われる。この状態でフェイル期間が含まれていないということは、図６および図７に示すいずれの場合にも該当しないということであり、ドライバＤＲ１から出力される信号の立ち下がりタイミングが基準タイミングに一致した場合を示している（図８）。このようにしてドライバＤＲ１から出力される信号の立ち下がりタイミングのキャリブレーションが終了する。
【００６１】
このように、本実施形態の半導体試験装置では、基準ドライバＤＲ０と各ドライバのいずれか一方から出力される信号の立ち上がりタイミングと、他方から出力される信号の立ち下がりタイミングとが一致する場合には、その合成波形はほぼ一定の電圧レベルを有するが、これらのタイミングがずれると合成波形にそのずれに相当する電圧レベルの変化が現れる。したがって、合成波形の電圧レベルを基準コンパレータＣＰ０で検出するだけで各ドライバの出力信号のタイミングを調整することができるため、複雑な補正機能が不要であって、簡易な構造を有する基準コンパレータＣＰ０を用いることが可能になり、コスト低減が可能になる。特に、合成波形の電圧変化が最小となるように遅延素子２２０、２２２の各遅延量を調整することにより、電圧変化のみに着目して各ドライバの出力タイミングを最適な値に調整することが可能になる。
【００６２】
また、合成波形の電圧が基準電圧を超えた期間あるいは基準電圧より低くなった期間の長さに応じて遅延素子２２０、２２２の遅延量を調整することにより、合成波形の電圧変化の程度に合わせて遅延量の調整を行うことができ、所望のタイミングとなるまで調整を繰り返す場合の繰り返し回数を減らして、調整の手間を少なくすることができる。
【図面の簡単な説明】
【００６３】
【図１】一実施形態において行われるタイミング・キャリブレーションの対象となる半導体試験装置の全体構成を示す図である。
【図２】ピンエレクトロニクス内の部分的な構成を示す図である。
【図３】本実施形態におけるタイミング・キャリブレーション方法の概要を示す図である。
【図４】本実施形態におけるタイミング・キャリブレーション方法の概要を示す図である。
【図５】本実施形態におけるタイミング・キャリブレーション方法の概要を示す図である。
【図６】本実施形態におけるタイミング・キャリブレーション方法の概要を示す図である。
【図７】本実施形態におけるタイミング・キャリブレーション方法の概要を示す図である。
【図８】本実施形態におけるタイミング・キャリブレーション方法の概要を示す図である。
【図９】ドライバに対するタイミング・キャリブレーションの動作手順を示す流れ図である。
【図１０】ドライバに対するタイミング・キャリブレーションの動作手順を示す流れ図である。
【符号の説明】
【００６４】
１０  半導体試験装置本体
１２  テスタ制御部
１４  タイミング発生器
１６  パターン発生器
１８  データセレクタ
２０  フォーマット制御部
３０  パフォーマンスボード
４０  ワークステーション
５０  キャリブレーションボード
２２０、２２２  遅延素子
２２４  ＳＲ型フリップフロップ
ＤＲ０  基準ドライバ
ＤＲ１〜ＤＲｎ  ドライバ
ＣＰ０  基準コンパレータ
ＣＰ１〜ＣＰｎ  コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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