(57)【要約】 【課題】  ターンオン時間が短縮できる半導体デバイスの提供。【解決手段】  この半導体デバイス１は、エピタキシャル層１２と、エピタキシャル層１２の表面領域に埋設された２つのベース領域１３と、これらのベース領域１３に埋設されたソース領域１４と、エピタキシャル層１２におけるベース領域１３を除く領域１５、１６を少なくとも含むドレイン領域と、２つのベース領域１３の表面に端部が対向するように絶縁膜２０を介して設けられたゲート電極２１と、を有するものであって、ドレイン領域は、オフ状態では、２つのベース領域１３からの空乏層４０が２つのベース領域間に位置する部分１５において互いにつながるよう形成される。【選択図】  図２
2006294990.tif 000002
【特許請求の範囲】
【請求項１】
エピタキシャル層と、
エピタキシャル層の表面領域に埋設された２つのベース領域と、
これらのベース領域に埋設されたソース領域と、
エピタキシャル層におけるベース領域を除く領域を少なくとも含むドレイン領域と、
２つのベース領域の表面に端部が対向するように絶縁膜を介して設けられたゲート電極と、
を有する半導体デバイスであって、
前記ドレイン領域は、オフ状態では、２つのベース領域からの空乏層が２つのベース領域間に位置する部分において互いにつながるよう形成されることを特徴とする半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスにおいて、
前記エピタキシャル層における２つのベース領域間に位置するドレイン領域は、不純物濃度がエピタキシャル層における残りのドレイン領域よりも高いことを特徴とする半導体デバイス。
【請求項３】
エピタキシャル層と、
エピタキシャル層の表面領域に埋設された第１と第２のベース領域と、
第１と第２のベース領域に埋設された第１と第２のソース領域と、
エピタキシャル層におけるベース領域を除く領域を少なくとも含むドレイン領域と、
第１のベース領域の表面に対向するように絶縁膜を介して設けられた第１のゲート電極と、
第２のベース領域の表面に対向するように絶縁膜を介して設けられ、かつ、第１のゲート電極から所定距離隔てられた第２のゲート電極と、
を有する半導体デバイスであって、
前記エピタキシャル層における第１と第２のベース領域間に位置するドレイン領域は、不純物濃度がエピタキシャル層における残りのドレイン領域より高く、かつ、オフ状態では、第１と第２のベース領域からの空乏層がそれぞれ第１と第２のゲート電極に対向する部分以上に延びるよう形成されることを特徴とする半導体デバイス。
【請求項４】
請求項１乃至３のいずれかに記載の半導体デバイスにおいて、
前記エピタキシャル層は半導体基板の表面上に形成され、この半導体基板の裏面にはドレイン電極が設けられていることを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスに関し、特に、パワートランジスタであるＤＭＯＳＦＥＴ（２重拡散ＭＯＳＦＥＴ）又はＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に関する。
【背景技術】
【０００２】
従来より、高電圧の下で大電流を制御できるスイッチング素子のパワートランジスタとして、ＤＭＯＳＦＥＴ又はＩＧＢＴがある（例えば特許文献１）。図５に従来のＤＭＯＳＦＥＴの断面図を示す。このＤＭＯＳＦＥＴ１０１は、Ｎ＋型の半導体基板１１１の表面上に、それよりも濃度の低いＮ−型のエピタキシャル層１１２が形成される。半導体基板１１１の裏面はメタルにより被覆され、ドレイン電極１１０が設けられている。
【０００３】
エピタキシャル層１１２の表面領域（エピタキシャル層１１２の内側でその表面に接する領域）の一部には少なくとも２つのＰ型拡散層がベース領域１１３として埋設され、更にそれぞれのベース領域１１３の表面領域の一部には２つのＮ＋拡散層がソース領域１１４として埋設されている。エピタキシャル層１１２における２つのベース領域１１３、１１３間に位置する部分１１５はドレイン領域の一部であり、後述するように、オン状態でＪＦＥＴ動作を行うことから、ここではドレインＪＦＥＴ領域と称する。ドレインＪＦＥＴ領域１１５と半導体基板１１１との間に存在するエピタキシャル層１１２の残りの部分１１６を、ここではドレインエピタキシャル領域と称する。また、半導体基板１１１もドレイン領域の一部である。
【０００４】
更に、エピタキシャル層１１２の表面上に、ゲート絶縁膜１２０を介してゲート電極１２１が形成されている。ゲート電極１２１は、その端部が２つのベース領域１１３、１１３の表面に対向するように設けられている。ゲート電極１２１は絶縁膜１２２により被覆され、その上にはパターニングされたメタル配線１２３が敷設される。メタル配線１２３はソース電極を形成し、絶縁膜１２２の一部をエッチングにより除去された部分、すなわち、コンタクトホールで、ベース領域１１３及びソース領域１１４とオーミック接続されている。ゲート電極１２１は、パターンニングされ、図示していないが、このパターンの端部において別のメタル配線に接続されている。
【０００５】
このようなＤＭＯＳＦＥＴ１０１の回路図は、一般に、図７に示すように表される。ドレイン電極（図５のドレイン電極１１０に対応する）とソース電極（前述のソース電極に対応する）との間にはドレイン・ソース間電圧ＶＤＳがかかり、ゲート電極（図５のゲート電極１２１に対応する）とソース電極との間にはゲート・ソース間電圧ＶＧＳがかかる。ゲート・ドレイン間容量ＣＧＤについては後述する。
【０００６】
図６は、ＤＭＯＳＦＥＴ１０１のオフ状態及びオン状態を表す断面図である。（ａ）はオフ状態、（ｂ）はオン状態のものである。ゲート・ソース間電圧ＶＧＳが閾値（正の所定値）未満のときは、ＤＭＯＳＦＥＴ１０１はオフ状態である。ドレインＪＦＥＴ領域１１５及びドレインエピタキシャル領域１１６におけるベース領域１１３との境界付近には、（ａ）に示すように、厚い空乏層１４０が形成される。ベース領域１１３の不純物濃度がドレインＪＦＥＴ領域１１５とドレインエピタキシャル領域１１６の不純物濃度よりも非常に濃い場合には、空乏層１４０はほとんどこれら後者１１５、１１６の側だけに拡がる。例えば、これら後者１１５、１１６の不純物濃度が４×１０１６／ｃｍ３、ゲート・ソース間電圧ＶＧＳが０Ｖ、ドレイン・ソース間電圧ＶＤＳが２０Ｖである場合、ドレイン・ベース間の空乏層の幅が約０．８μｍ程度となる。また、ドレインＪＦＥＴ領域１１５の表面付近にも、ゲート電極１２１にはドレインＪＦＥＴ領域１１５に対して−２０Ｖかかっているので、空乏層１４１が形成される。
【０００７】
一方、ゲート・ソース間電圧ＶＧＳが閾値以上のときは、ＤＭＯＳＦＥＴ１０１はオン状態である。ベース領域１１３の表面（ゲート電極１２１の端部に対向する部分）にチャネル層が形成される。そして、電流は、ドレイン電極１１０から半導体基板１１１、ドレインエピタキシャル領域１１６、ドレインＪＦＥＴ領域１１５、ベース領域１１３のチャネル層、ソース領域１１４からなる電流路を通って流れる。オン状態でのドレイン電極からソース電極までの抵抗（オン抵抗）は、上記の電流路における抵抗成分の合計となるが、ドレインＪＦＥＴ領域１１５の抵抗成分の寄与が特に大きい。
【０００８】
このオン状態では、ドレイン・ソース間電圧ＶＤＳは低下し、図６（ｂ）に示すように、ドレインＪＦＥＴ領域１１５の深い部分（半導体基板１１１に近い部分）とドレインエピタキシャル領域１１６とだけに薄い空乏層１４０が形成される。ここで、ドレインＪＦＥＴ領域１１５に大電流が流れるときは、その抵抗成分にかかる電圧が大きくなるので、深い部分での空乏層１４０の幅は拡がって行く。そうすると、ドレインＪＦＥＴ領域１１５の電流路の幅は狭くなるので、更に抵抗値は大きくなる。こうして、空乏層１４０によりオン抵抗が増減するので、ドレインＪＦＥＴ領域１１５はＪＦＥＴ動作を行うのである。このため、従来のＤＭＯＳＦＥＴ１０１では、ドレインＪＦＥＴ領域１１５の抵抗成分による抵抗値があまり大きくならないように、その横方向の長さ、つまり、２つのベース領域１１３、１１３の横方向の距離を、例えば、３μｍ程度と比較的大きくしている。
【０００９】
【特許文献１】特開平７−１６９９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、近年、低消費電力志向の観点から、携帯機器のみならず据置型の機器においてもＤＣ／ＤＣコンバータの出力電圧の低電圧化の要求は強くなっている。このようなＤＣ／ＤＣコンバータに使用されるスイッチはそのオン期間が短いことが必要であり、スイッチとして用いられるパワートランジスタであるＤＭＯＳＦＥＴには高速のスイッチング能力が求められる。そのためには、ターンオン（オフ状態からオン状態への移行）に要する時間、すなわちターンオン時間を短縮する必要がある。
【００１１】
ターンオン時間は、ゲート・ドレイン間容量ＣＧＤが大きく影響している。この容量は、図６（ａ）に示すように、オフ状態では（ゲート・ソース間電圧ＶＧＳが閾値未満のとき）、ゲート絶縁膜１２０が有する容量と、空乏層１４１が有する容量と、が直列結合したものとなる。空乏層１４１が有する容量の値はその幅に反比例するので、空乏層１４１の幅が小さければ、それが有する容量の値は大きい。従って、空乏層１４１が有する容量とゲート絶縁膜１２０が有する容量との直列結合であるゲート・ドレイン間の容量ＣＧＤも大きくなる。逆に、空乏層１４１の幅が大きければ、それが有する容量の値は小さく、ゲート・ドレイン間の容量ＣＧＤも小さくなる。
【００１２】
そこで、本願発明者は、オフ状態の空乏層１４１の幅を強制的に大きくすれば、ゲート・ドレイン間容量ＣＧＤが小さくなり、ターンオン時間が短縮できることに着目した。
【００１３】
本発明は、係る事由に鑑みてなされたものであり、その目的は、ターンオン時間が短縮できる半導体デバイスを提供することにある。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために、請求項１に係る半導体デバイスは、エピタキシャル層と、エピタキシャル層の表面領域に埋設された２つのベース領域と、これらのベース領域に埋設されたソース領域と、エピタキシャル層におけるベース領域を除く領域を少なくとも含むドレイン領域と、２つのベース領域の表面に端部が対向するように絶縁膜を介して設けられたゲート電極と、を有する半導体デバイスであって、前記ドレイン領域は、オフ状態では、２つのベース領域からの空乏層が２つのベース領域間に位置する部分において互いにつながるよう形成されることを特徴とする。
【００１５】
請求項２に係る半導体デバイスは、請求項１に記載の半導体デバイスにおいて、前記エピタキシャル層における２つのベース領域間に位置するドレイン領域は、不純物濃度がエピタキシャル層における残りのドレイン領域よりも高いことを特徴とする。
【００１６】
請求項３に係る半導体デバイスは、エピタキシャル層と、エピタキシャル層の表面領域に埋設された第１と第２のベース領域と、第１と第２のベース領域に埋設された第１と第２のソース領域と、エピタキシャル層におけるベース領域を除く領域を少なくとも含むドレイン領域と、第１のベース領域の表面に対向するように絶縁膜を介して設けられた第１のゲート電極と、第２のベース領域の表面に対向するように絶縁膜を介して設けられ、かつ、第１のゲート電極から所定距離隔てられた第２のゲート電極と、を有する半導体デバイスであって、前記エピタキシャル層における第１と第２のベース領域間に位置するドレイン領域は、不純物濃度がエピタキシャル層における残りのドレイン領域より高く、かつ、オフ状態では、第１と第２のベース領域からの空乏層がそれぞれ第１と第２のゲート電極に対向する部分以上に延びるよう形成されることを特徴とする。
【００１７】
請求項４に係る半導体デバイスは、請求項１乃至３のいずれかに記載の半導体デバイスにおいて、前記エピタキシャル層は半導体基板の表面上に形成され、この半導体基板の裏面にはドレイン電極が設けられていることを特徴とする。
【発明の効果】
【００１８】
本発明に係る半導体デバイスは、ゲート電極の直下では、ドレイン領域において２つのベース領域からの空乏層が形成されているのでゲート・ドレイン間容量ＣＧＤが小さくなり、ターンオン時間が短縮できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の望ましい実施形態に係る半導体デバイスを図面を参照しながら説明する。図１は、本発明の望ましい実施形態に係る半導体デバイスであるＤＭＯＳＦＥＴの断面図である。このＤＭＯＳＦＥＴ１は、背景技術で説明した従来のものと同様、半導体基板１１、エピタキシャル層１２、ベース領域１３、ソース領域１４、ドレインＪＦＥＴ領域１５、ドレインエピタキシャル領域１６、ゲート電極２１を含み、従来のものに比べてドレインＪＦＥＴ領域１５の不純物濃度と横方向の長さが改良されている。
【００２０】
すなわち、ＤＭＯＳＦＥＴ１は、Ｎ＋型の半導体基板１１の表面上に、それよりも濃度の低いＮ−型のエピタキシャル層１２が形成される。半導体基板１１の裏面はメタルにより被覆され、ドレイン電極１０が設けられている。エピタキシャル層１２の表面領域の一部には少なくとも２つのＰ型拡散層が、横方向に所定距離だけ隔てられたベース領域１３として埋設され、更にそれぞれのベース領域１３の表面領域の一部には、２つのＮ＋拡散層がソース領域１４として埋設されている。エピタキシャル層１２における２つのベース領域１３、１３間に位置する部分であるドレインＪＦＥＴ領域１５と、ドレインＪＦＥＴ領域１５と半導体基板１１との間に存在するエピタキシャル層１２における残りの部分であるドレインエピタキシャル領域１６と、半導体基板１１と、はドレイン領域を形成している。ドレインＪＦＥＴ領域１５は、ドレインエピタキシャル領域１６よりも濃い不純物濃度のＮ型拡散層により形成されている。また、ドレインＪＦＥＴ領域１５の横方向の長さは、横方向に所定距離だけ隔てて形成されるベース領域１３、１３により決まるのであるが、従来のものより短くしている。
【００２１】
更に、エピタキシャル層１２の表面上にゲート絶縁膜２０を介してゲート電極２１が形成されている。ゲート電極２１は、その端部が２つのベース領域１３の表面に対向するように設けられている。ゲート電極２１は絶縁膜２２により被覆され、その上にはパターニングされたメタル配線２３が敷設される。メタル配線２３はソース電極を形成し、コンタクトホールで、ベース領域１３及びソース領域１４とオーミック接続されている。ゲート電極２１はパターンニングされ、このパターンの端部において別のメタル配線に接続されている。
【００２２】
このＤＭＯＳＦＥＴ１の製造方法の詳細な説明は省略するが、従来と異なっているのは、ゲート電極２１を形成する前に、ドレインＪＦＥＴ領域１５のＮ型拡散層を不純物拡散工程または不純物インプラ工程により形成する点である。或いは、このＮ型拡散層は、ドレインエピタキシャル領域１６のエピタキシャル成長後に、不純物ドーピング量を増やしてさらにエピタキシャル成長することによっても形成可能である。
【００２３】
具体的な例として、ドレインＪＦＥＴ領域１５の不純物濃度を１４×１０１６／ｃｍ３、横方向の長さを０．８５μｍにした場合で、ゲート・ソース間電圧ＶＧＳが閾値未満、すなわちＤＭＯＳＦＥＴ１がオフ状態である場合を説明する。ドレイン・ソース間電圧ＶＤＳが２０Ｖであるとすると、空乏層の幅は約０．４３μｍ程度となる。従って、図２に示すように、ドレインＪＦＥＴ領域１５において、２つのベース領域１３、１３からの空乏層４０は互いにつながる。ドレインＪＦＥＴ領域１５は空乏層で満たされているので、ドレインＪＦＥＴ領域１５の表面付近（ゲート電極２１に対向する部分）にできる空乏層と２つのベース領域１３、１３からの空乏層４０を区別することはできない。
【００２４】
その結果、ゲート・ドレイン間容量ＣＧＤは減少することになる。前述のように、ゲート・ドレイン間容量ＣＧＤは、ゲート絶縁膜２０が有する容量と、ドレインＪＦＥＴ領域１５の表面から縦方向（深さ方向）に延びている空乏層が有する容量とが、直列結合したものになり、この空乏層の縦方向の幅はドレインＪＦＥＴ領域１５の縦方向の幅以上に延びているからである。
【００２５】
このように、ドレインＪＦＥＴ領域１５の横方向の長さ、つまり、２つのベース領域１３の横方向の距離を、ベース領域１３、１３からの空乏層４０が互いにつながるような長さにすることで、ゲート・ドレイン間容量ＣＧＤを減少させることができる。その結果、ターンオン期間を短縮することが可能となり、高速スイッチングが実現できる。
【００２６】
一方、この条件は背景技術で説明した従来のもの（ドレインＪＦＥＴ領域の不純物濃度が４×１０１６／ｃｍ３、横方向の長さが３μｍ）に比べて不純物濃度が３．５倍、断面積が約０．２８倍になるので、断面積×不純物濃度は約１倍となり、ドレインＪＦＥＴ領域１５の抵抗値は従来のものとほぼ同じにすることができる。従って、オン抵抗も従来のものとほぼ同じになる。なお、ゲート電極２１はストライプ状にパターニングされているとした。こうして、ドレインＪＦＥＴ領域１５の不純物濃度を濃くすることで、ドレインＪＦＥＴ領域１５の横方向の長さを短くしたために増加する抵抗値を補償し、オン抵抗の増加を抑制することができるのである。  
【００２７】
なお、オン抵抗が多少増加しても構わない場合は、ドレインＪＦＥＴ領域１５の不純物濃度をドレインエピタキシャル領域１６と同じにし、その横方向の長さを、ベース領域１３、１３からの空乏層４０が互いにつながるような長さにしてもよい。例えば、ＤＣ／ＤＣコンバータに使用されるパワートランジスタは、出力端子につながる負荷によっては、低いオン抵抗が必ずしも要求されるものではないからである。こうすると、ドレインＪＦＥＴ領域１５の不純物拡散工程等を必ずしも設ける必要がなくなる。具体的な例としては、ドレインＪＦＥＴ領域１５の横方向の長さを１．６μｍ、不純物濃度を４×１０１６／ｃｍ３  とすると、従来のものに比べて、オン抵抗は横方向の長さが短くなった分だけ、すなわち、約１．８７５倍増している。しかし、空乏層の幅は約０．８μｍになっているから、ドレインＪＦＥＴ領域１５における空乏層４０を横方向に接触させることができる。
【００２８】
次に、図３に本発明の別の望ましい実施形態に係る半導体デバイスであるＤＭＯＳＦＥＴの断面図を示す。このＤＭＯＳＦＥＴ２は、ＤＭＯＳＦＥＴ１と同様、半導体基板１１、エピタキシャル層１２、少なくとも２つのベース領域（第１と第２のベース領域）１３、ソース領域１４、ドレインＪＦＥＴ領域１５、ドレインエピタキシャル領域１６を含んでいる。ただし、ドレインＪＦＥＴ領域１５の横方向の長さとゲート電極の形状が異なる。すなわち、ＤＭＯＳＦＥＴ２のドレインＪＦＥＴ領域１５の横方向の長さはＤＭＯＳＦＥＴ１よりも大きい。また、ゲート電極はＤＭＯＳＦＥＴ１のゲート電極２１の中央部が取り除かれて広げられた形状であり、第１のゲート電極２４と第２のゲート電極２５が存在する。
【００２９】
このＤＭＯＳＦＥＴ２では、図４に示すように、オフ状態では、ドレインＪＦＥＴ領域１５において第１と第２のベース領域１３、１３からの空乏層４０、４０がそれぞれ第１と第２のゲート電極２４、２５に対向する部分以上に延びるよう形成される。言い換えれば、第１と第２のゲート電極２４、２５の直下では、ドレインＪＦＥＴ領域１５において空乏層４０が形成されていることになる。その結果、ゲート・ドレイン間の容量ＣＧＤは減少する。従って、ＤＭＯＳＦＥＴ１と同様に、ターンオン時間が短縮できて高速スイッチングが実現できる。
【００３０】
また、ＤＭＯＳＦＥＴ２のドレインＪＦＥＴ領域１５の横方向の長さは、ＤＭＯＳＦＥＴ１のように狭くする必要はなく、任意に広くすることができる。このため、ＤＭＯＳＦＥＴ１と同等なオン抵抗を確保するためには、不純物濃度をある程度低くしても構わない。
【００３１】
なお、本願発明は、上述した実施形態に限られることなく、特許請求の範囲に記載した事項の範囲内でのあらゆる設計変更が可能である。例えば、以上のＤＭＯＳＦＥＴについての説明は、ＤＭＯＳＦＥＴとバイポーラトランジスタが一つの素子に等価的に構成されているＩＧＢＴにおいても同様に成り立つ。この場合、ドレイン電極はコレクタ電極に、ソース電極はエミッタ電極に読み替えられる。
【図面の簡単な説明】
【００３２】
【図１】本発明の望ましい実施形態に係る半導体デバイスであるＤＭＯＳＦＥＴの断面図。
【図２】同上のオフ状態を表す断面図。
【図３】本発明の別の望ましい実施形態に係る半導体デバイスであるＤＭＯＳＦＥＴの断面図。
【図４】同上のオフ状態を表す断面図。
【図５】従来のＤＭＯＳＦＥＴの断面図。
【図６】同上のオフ状態及びオン状態を表す断面図。
【図７】ＤＭＯＳＦＥＴの回路図。
【符号の説明】
【００３３】
１、２  半導体デバイス（ＤＭＯＳＦＥＴ）
１０    ドレイン電極
１１    半導体基板
１２    エピタキシャル層
１３    ベース領域
１４    ソース領域
１５    ２つのベース領域間に位置するドレイン領域（ドレインＪＦＥＴ領域）
２１、２４、２５    ゲート電極
４０    空乏層
【図１】
2006294990.tif 000003
【図２】
2006294990.tif 000004
【図３】
2006294990.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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