(57)【要約】【課題】  ここには行と列に配列されたメモリセルを含む不揮発性メモリ装置を消去する方法が提供される。【解決手段】  まず、メモリセルが同時に消去される。消去動作の後に、消去されたメモリセルに対する消去検証動作が実行される。本発明による消去検証動作は行の相異なっているバイアス条件下で各々繰り返される。【選択図】  図５
2006054036.tif 000002
【特許請求の範囲】
【請求項１】
行と列に配列されたメモリセルを含む不揮発性メモリ装置を消去する方法において、
（ａ）前記メモリセルを同時に消去する段階と、
（ｂ）前記消去されたメモリセルに対する消去検証動作を実行する段階とを含み、
前記消去検証動作は前記行の相異なっているバイアス条件下で各々繰り返されることを特徴とする方法。
【請求項２】
前記消去検証動作は順次に実行される第１及び第２消去検証動作を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記第１消去検証動作は第１バイアス条件で実行され、
前記第１バイアス条件によると、行のうちの一部には第１読み出し電圧が印加され、前記行のうちの残りの行には第１読み出し電圧より高い第２読み出し電圧が印加されることを特徴とする請求項２に記載の方法。
【請求項４】
前記第２消去検証動作は第２バイアス条件で実行され、
前記第２バイアス条件によると、前記一部行には前記第２読み出し電圧が印加され、前記残りの行には前記第１読み出し電圧が印加されることを特徴とする請求項３に記載の方法。
【請求項５】
前記第１読み出し電圧は０［Ｖ］であり、前記第２読み出し電圧は５［Ｖ］であることを特徴とする請求項４に記載の方法。
【請求項６】
前記（ａ）及び（ｂ）段階は前記第１及び第２消去検証動作の結果に従って所定の消去サイクル数内で繰り返されることを特徴とする請求項４に記載の方法。
【請求項７】
前記第１及び第２消去検証動作の結果の組み合わせは前記不揮発性メモリ装置の状態レジスタに貯蔵されることを特徴とする請求項６に記載の方法。
【請求項８】
前記状態レジスタに貯蔵された値は状態読み出し動作を通じて外部へ出力されることを特徴とする請求項７に記載の方法。
【請求項９】
前記不揮発性メモリ装置はＮＡＮＤフラッシュメモリ装置であることを特徴とする請求項１に記載の方法。
【請求項１０】
各々がストリング選択ラインに連結された第１選択トランジスタ、接地選択ラインに連結された第２選択トランジスタ、および前記第１及び第２選択トランジスタの間に直列に連結され、対応するワードラインに各々連結されたメモリセルを有する複数個のセルストリングを含む不揮発性メモリ装置を消去する方法において、
（ａ）前記メモリセルを同時に消去する段階と、
（ｂ）前記ワードラインのうちの一部に第１読み出し電圧が印加され、残りのワードラインに前記第１読み出し電圧より高い第２読み出し電圧が印加された状態で第１消去検証動作を実行する段階と、
（ｃ）前記一部ワードラインに前記第２読み出し電圧が印加され、前記残りのワードラインに前記第１読み出し電圧が印加された状態で第２消去検証動作を実行する段階とを含むことを特徴とする方法。
【請求項１１】
前記第１読み出し電圧は０［Ｖ］であり、前記第２読み出し電圧は５［Ｖ］であることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記（ａ）、（ｂ）および（ｃ）段階は前記第１及び第２消去検証動作の結果に従って所定の消去サイクル数内で繰り返されることを特徴とする請求項１０に記載の方法。
【請求項１３】
前記第１及び第２消去検証動作の結果の組み合わせは前記不揮発性メモリ装置の状態レジスタに貯蔵されることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記状態レジスタに貯蔵された値は状態読み出し動作を通じて外部へ出力されることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記（ｂ）及び（ｃ）段階において前記ストリング及び接地選択ラインには前記第２読み出し電圧が印加されることを特徴とする請求項１０に記載の方法。
【請求項１６】
各々がストリング選択ラインに連結された第１選択トランジスタ、接地選択ラインに連結された第２選択トランジスタ、および前記第１及び第２選択トランジスタの間に直列に連結され、対応するワードラインに各々連結されたメモリセルを有する複数個のセルストリングを含む不揮発性メモリ装置を消去する方法において、
（ａ）前記ワードラインのうちの第１ワードラインに第１読み出し電圧が印加され、前記ワードラインのうちの第２ワードラインに前記第１読み出し電圧より高い第２読み出し電圧が印加された状態で第１消去検証動作を実行する段階と、
（ｂ）前記第１ワードラインに前記第２読み出し電圧が印加され、前記第２ワードラインに前記第１読み出し電圧が印加された状態で第２消去検証動作を実行する段階と、
（ｃ）前記第１及び第２消去検証動作の結果に従って前記メモリセルに対する消去動作を判別する段階とを含むことを特徴とする方法。
【請求項１７】
前記第１読み出し電圧は０［Ｖ］であり、前記第２読み出し電圧は５［Ｖ］であることを特徴とする請求項１６に記載の方法。
【請求項１８】
前記（ａ）、（ｂ）および（ｃ）段階は前記第１及び第２消去検証動作の結果に従って所定の消去サイクル数内で繰り返されることを特徴とする請求項１６に記載の方法。
【請求項１９】
前記第１及び第２消去検証動作の結果の組み合わせは前記不揮発性メモリ装置の状態レジスタに貯蔵されることを特徴とする請求項１８に記載の方法。
【請求項２０】
前記状態レジスタに貯蔵された値は状態読み出し動作を通じて外部へ出力されることを特徴とする請求項１９に記載の方法。
【請求項２１】
前記（ａ）及び（ｂ）段階において前記ストリング及び接地選択ラインには前記第２読み出し電圧が印加されることを特徴とする請求項１６に記載の方法。
【請求項２２】
ストリング選択トランジスタに連結されたストリング選択ラインと、
接地選択トランジスタに連結された接地選択ラインと、
メモリセルに連結され、少なくとも二つのグループで区分されるワードラインと、
前記ワードライン及び前記選択ラインを制御するように構成される行デコーダ回路と、
前記行デコーダ回路を制御する消去制御回路とを含み、
前記消去制御回路は連続的に実行される第１及び第２消去検証動作の各々で前記第１グループのワードラインが前記第２グループのワードラインと相異なっているバイアス条件で設定されるように前記行デコーダ回路を制御することを特徴とする不揮発性メモリ装置。
【請求項２３】
前記第１消去検証動作は第１バイアス条件で実行され、
前記第１バイアス条件によると、前記第１グループのワードラインには第１読み出し電圧が印加され、前記第２グループのワードラインには第１読み出し電圧より高い第２読み出し電圧が印加されることを特徴とする請求項２２に記載の不揮発性メモリ装置。
【請求項２４】
前記第２消去検証動作は第２バイアス条件で実行され、
前記第２バイアス条件によると、前記第２グループのワードラインには前記第２読み出し電圧が印加され、前記第１グループのワードラインには前記第１読み出し電圧が印加されることを特徴とする請求項２３に記載の不揮発性メモリ装置。
【請求項２５】
前記第１読み出し電圧は０［Ｖ］であり、前記第２読み出し電圧は５［Ｖ］であることを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項２６】
前記消去制御回路は状態レジスタを含み、前記状態レジスタには前記第１及び第２消去検証動作の結果の組み合わせが貯蔵されることを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項２７】
前記状態レジスタに貯蔵された値は状態読み出し動作を通じて外部へ出力されることを特徴とする請求項２６に記載の不揮発性メモリ装置。
【請求項２８】
前記第１及び第２消去検証動作で、前記ストリング及び接地選択ラインには前記第２読み出し電圧が供給されることを特徴とする請求項２５に記載の不揮発性メモリ装置。
【請求項２９】
各々がストリング選択ラインに連結された第１選択トランジスタ、接地選択ラインに連結された第２選択トランジスタ、および前記第１及び第２選択トランジスタの間に直列に連結され、対応するワードラインに各々連結されたメモリセルを有する複数個のセルストリングを含む不揮発性メモリ装置の消去検証方法において、
前記第１選択トランジスタゲートに第１電圧を印加し、
前記第２選択トランジスタゲートに前記第１電圧を印加し、
前記第１選択トランジスタのドレインにセンシング電流を供給し、
前記直列に連結されたメモリセルの制御ゲートに０［Ｖ］より高い第２電圧を各々印加することを特徴とする方法。
【請求項３０】
第１電圧は５［Ｖ］であることを特徴とする請求項２９に記載の方法。
【請求項３１】
前記第２電圧は０.２［Ｖ］から０.３［Ｖ］であることを特徴とする請求項２９に記載の方法。
【請求項３２】
行と列に配列されたメモリセルを含む不揮発性メモリ装置を消去する方法において、
前記メモリセルを同時に消去する段階と、
前記消去されたメモリセルに対する消去検証動作を実行する段階とを含み、
前記消去検証動作の間前記行には０［Ｖ］より高い電圧が各々印加されることを特徴とする方法。
【請求項３３】
前記行に供給される電圧は０．２［Ｖ］から０.３［Ｖ］であることを特徴とする請求項３２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ装置に係わり、さらに具体的には不揮発性メモリ装置を消去する方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、一般的に、ＤＲＡＭ、ＳＲＡＭなどのような揮発性メモリ装置とＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＭＲＡＭ、ＦＲＡＭ、フラッシュＥＥＰＲＯＭ、などのような不揮発性メモリ装置で分類される。揮発性メモリ装置は電源が遮断される時貯蔵されたデータを失ってしまうが、不揮発性メモリ装置は電源が遮断されても貯蔵されたデータを保存する。したがって、フラッシュＥＥＰＲＯＭのような不揮発性メモリ装置（以下、フラッシュメモリ装置という）は電源供給が遮断される可能性がある、コンピュータシステムなどのような、多くの応用分野で記録貯蔵媒体として広く使用されている。また、フラッシュメモリ装置は高いプログラミング速度、低い電力消費などの長所を有し、特にＮＡＮＤフラッシュメモリ装置は集積度が優れて新しい貯蔵媒体として使用されている。
【０００３】
ＮＡＮＤフラッシュメモリ装置は電気的に消去及びプログラム可能なＲＯＭセル（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ ｃｅｌｌｓ）を含み、“フラッシュＥＥＰＲＯＭセル”と呼ばれる。通常に、フラッシュＥＥＰＲＯＭセルはセルトランジスタを含み、セルトランジスタは第１導電型（例えば、Ｐ型）の半導体基板（またはバルク）、互いに所定間隔離れた第２導電型（例えば、Ｎ型）のソース及びドレイン領域、ソース及びドレイン領域の間のチャンネル領域上に位置し、電荷を貯蔵する浮遊ゲート、および浮遊ゲート上に位置した制御ゲートを含む。このようなセルトランジスタで構成されるＮＡＮＤフラッシュメモリ装置のアレイが図１に示されている。ＮＡＮＤフラッシュメモリ装置のアレイは複数のセルストリング（またはＮＡＮＤストリング）を含む。図１にはただ一つのセルストリングが図示されている。
【０００４】
セルストリング１１は第１選択トランジスタとしてストリング選択トランジスタ（ｓｔｒｉｎｇ ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔｏｒ、ＳＳＴ）、第２選択トランジスタとして接地選択トランジスタ（ｇｒｏｕｎｄ ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔｏｒ、ＧＳＴ）、および選択トランジスタＳＳＴ、ＧＳＴの間に直列に連結された複数のメモリセルＭＣ０−ＭＣｍで構成される。ストリング選択トランジスタＳＳＴは対応するビットラインＢＬに連結されたドレイン及びストリング選択ラインＳＳＬに連結されたゲートを有し、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結されたソース及び接地選択ラインＧＳＬに連結されたゲートを有する。そして、ストリング選択トランジスタＳＳＬのソース及び接地選択トランジスタＧＳＴのドレインの間にはメモリセルＭＣｍ−ＭＣ０（ｍ＝０−３１）が直列に連結され、メモリセルＭＣｍ−ＭＣ０は対応するワードラインＷＬｍ−ＷＬ０に各々連結される。ビットラインＢＬはページバッファＰＢに連結されている。
【０００５】
図１に示したセルストリングのグループは、この分野の通常の知識を有するものなどによく知られたように、メモリブロックと呼ばれる。ＮＡＮＤフラッシュメモリ装置において、プログラム及び読み出し動作はページ単位で行われ、消去動作はブロック単位で行われる。プログラム動作に先立って、一般的に、メモリセルを消去するための消去手続きが行われる。消去手続きは、図２に示したように、消去動作を実行する段階Ｓ１０と、消去検証動作を実行する段階Ｓ２０とを含む。Ｓ１０段階ではメモリブロックのメモリセルが同時に消去される。メモリセルは、例えば、ワードラインＷＬ０〜ＷＬ３１に０［Ｖ］を印加し、基板（またはバルク）に高電圧（例えば、２０［Ｖ］）を印加することによって消去される。すなわち、フローティングゲートの電子が基板へ放出され、その結果、スレッショルド電圧は−１［Ｖ］〜−３［Ｖ］の間の消去スレッショルド電圧より低くなる。Ｓ２０段階では消去されたメモリセルのスレッショルド電圧が消去スレッショルド電圧（または目標スレッショルド電圧）（例えば、−１［Ｖ］）より低いか否かが判別される。段階Ｓ１０、Ｓ２０はすべてのメモリセルが適切に消去されるまで決められた消去サイクル回数内で繰り返される。
【０００６】
図３は従来技術による消去検証動作を説明するためのタイミング図である。図３を参照すると、従来技術による消去検証動作は、大きく、ビットライン放電区間Ｔ０、ビットラインプリチャージ区間Ｔ１、感知区間Ｔ２、およびリカバリー区間Ｔ３で構成される。ビットライン放電区間Ｔ０では図１に示したページバッファＰＢを通じてビットラインＢＬの電位が接地電圧に放電する。ビットラインプリチャージ区間Ｔ１ではページバッファＰＢを通じてビットラインＢＬが所定電圧でプリチャージされる。感知区間Ｔ２ではセルストリングを通じてセル電流が流れるか否かが感知される。例えば、感知区間Ｔ２の間、すべてのワードラインＷＬ０〜ＷＬ３１には０［Ｖ］が印加された状態で感知電流がページバッファＰＢからビットラインＢＬへ供給される。この際、ストリング選択ラインＳＳＬと接地選択ラインＧＳＴには読み出し電圧Ｖｒｅａｄが供給される。このようなバイアス条件によると、すべてのメモリセルのスレッショルド電圧が消去スレッショルド電圧に到逹するか、それより低いとき、ビットラインＢＬに供給された感知電流はセルストリングを通じて共通ソースラインＣＳＬに放電される。ページバッファＰＢはビットラインＢＬの電位を感知し、感知結果としてセルストリングのすべてのメモリセルが適切に消去されたことを示すデータ‘１’をラッチする。メモリブロックのセルストリングに対応するラッチ値はパス／フェイル点検回路（図４参照）に伝達される。リカバリー区間Ｔ３ではワードライン、ビットライン、選択ラインの電位が０［Ｖ］に初期化される。
【０００７】
上述の消去検証方式は特許文献１に記載されている。
【０００８】
動作電圧（または電源電圧）が低くなることに従って、従来技術による消去検証方式は次のような問題点を有する。上述のように、セルストリングのすべてのメモリセルの制御ゲート（またはすべてのワードライン）に０［Ｖ］が加えられた状態で感知動作が実行される。このような消去検証方式によると、メモリセルが正常読み出し動作時、消去されたセルとして判別されるが、そのようなメモリセル（例えば、工程的に発生することができるウイークセル）を含んだセルストリングは消去検証動作時、消去フェイルを引き起こす。すなわち、上述の消去検証方式を利用した低電圧ＮＡＮＤフラッシュメモリ装置の場合、低電圧マージンが悪くなって正常読み出し動作時消去セルとして判別されたセルが消去検証動作時には消去フェイルを誘発するようになる。
【特許文献１】米国特許第６，００９，０１４号明細書
【特許文献２】米国特許第５，２９９，１６２号明細書
【特許文献３】米国特許第６，２８２，１２１号明細書
【特許文献４】米国特許第５，３６１，２２７号明細書
【非特許文献１】三星電子（株）データブック（ＮＡＮＤ  ＦＬＡＳＨ  ＭＥＭＯＲＹ  ＆  ＳｍａｒｔＭｅｄｉａ  ＤＡＴＡＢＯＯＫ  ２００３年９月）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は向上した消去スキームを提供することにある。
【００１０】
本発明の他の目的は適切に消去されたセルが消去検証動作時、消去フェイルを引き起こすことを防止することができる消去スキーム及びそれを利用した不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【００１１】
上述の諸般の目的を達成するために本発明の一特徴によると、行と列に配列されたメモリセルを含む不揮発性メモリ装置を消去する方法が提供される。消去方法は、（ａ）前記メモリセルを同時に消去する段階と、（ｂ）前記消去されたメモリセルに対する消去検証動作を実行する段階とを含み、前記消去検証動作は前記行の相異なっているバイアス条件下で各々繰り返される。
【００１２】
この実施形態において、前記消去検証動作は順次に実行される第１及び第２消去検証動作を含む。
【００１３】
この実施形態において、前記第１消去検証動作は第１バイアス条件で実行され、前記第１バイアス条件によると、行のうちの一部には第１読み出し電圧が印加され、前記行のうちの残りの行には第１読み出し電圧より高い第２読み出し電圧が印加される。前記第２消去検証動作は第２バイアス条件で実行され、前記第２バイアス条件によると、前記一部行には前記第２読み出し電圧が印加され、前記残りの行には前記第１読み出し電圧が印加される。
【００１４】
この実施形態において、前記第１読み出し電圧は０［Ｖ］であり、前記第２読み出し電圧は５［Ｖ］である。
【００１５】
この実施形態において、前記（ａ）及び（ｂ）段階は前記第１及び第２消去検証動作の結果に従って所定の消去サイクル数内で繰り返される。前記第１及び第２消去検証動作の結果の組み合わせは前記不揮発性メモリ装置の状態レジスタに貯蔵される。前記状態レジスタに貯蔵された値は状態読み出し動作を通じて外部へ出力される。
【００１６】
この実施形態において、前記不揮発性メモリ装置はＮＡＮＤフラッシュメモリ装置である。
【００１７】
本発明の他の特徴によると、各々がストリング選択ラインに連結された第１選択トランジスタ、接地選択ラインに連結された第２選択トランジスタ、および前記第１及び第２選択トランジスタの間に直列に連結され、対応するワードラインに各々連結されたメモリセルを有する複数個のセルストリングを含む不揮発性メモリ装置を消去する方法が提供される。消去方法は（ａ）前記メモリセルを同時に消去する段階と、（ｂ）前記ワードラインのうちの一部に第１読み出し電圧が印加され、残りのワードラインに前記第１読み出し電圧より高い第２読み出し電圧が印加された状態で第１消去検証動作を実行する段階と、（ｃ）前記一部ワードラインに前記第２読み出し電圧が印加され、前記残りのワードラインに前記第１読み出し電圧が印加された状態で第２消去検証動作を実行する段階とを含む。
【００１８】
この実施形態において、前記第１読み出し電圧は０［Ｖ］であり、前記第２読み出し電圧は５［Ｖ］である。
【００１９】
この実施形態において、前記（ａ）、（ｂ）および（ｃ）段階は前記第１及び第２消去検証動作の結果に従って所定の消去サイクル数内で繰り返される。前記（ｂ）及び（ｃ）段階において前記ストリング及び接地選択ラインには前記第２読み出し電圧が印加される。
【００２０】
本発明のまた他の特徴によると、各々がストリング選択ラインに連結された第１択トランジスタ、接地選択ラインに連結された第２選択トランジスタ、および前記第１及び第２選択トランジスタの間に直列に連結され、対応するワードラインに各々連結されたメモリセルを有する複数個のセルストリングを含む不揮発性メモリ装置を消去する方法が提供される。前記消去方法は、（ａ）前記ワードラインのうちの第１ワードラインに第１読み出し電圧が印加され、前記ワードラインのうちの第２ワードラインに前記第１読み出し電圧より高い第２読み出し電圧が印加された状態で第１消去検証動作を実行する段階と、（ｂ）前記第１ワードラインに前記第２読み出し電圧が印加され、前記第２ワードラインに前記第１読み出し電圧が印加された状態で第２消去検証動作を実行する段階と、（ｃ）前記第１及び第２消去検証動作の結果に従って前記メモリセルに対する消去動作を判別する段階とを含む。前記第１読み出し電圧は０［Ｖ］であり、前記第２読み出し電圧は５［Ｖ］である。前（ａ）及び（ｂ）段階において前記ストリング及び接地選択ラインには前記第２読み出し電圧が印加される。
【００２１】
本発明のまた他の特徴によると、不揮発性メモリ装置はストリング選択トランジスタに連結されたストリング選択ラインと、接地選択トランジスタに連結された接地選択ラインと、メモリセルに連結され、少なくとも二つのグループで区分されるワードラインと、前記ワードライン及び前記選択ラインを制御するように構成される行デコーダ回路と、前記行デコーダ回路を制御する消去制御回路とを含み、前記消去制御回路は連続的に実行される第１及び第２消去検証動作の各々で前記第１グループのワードラインが前記第２グループのワードラインと相異なっているバイアス条件で設定されるように前記行デコーダ回路を制御する。
【００２２】
この実施形態において、前記第１消去検証動作は第１バイアス条件で実行され、前記第１バイアス条件によると、前記第１グループのワードラインには第１読み出し電圧が印加され、前記第２グループのワードラインには第１読み出し電圧より高い第２読み出し電圧が印加される。前記第２消去検証動作は第２バイアス条件で実行され、前記第２バイアス条件によると、前記第２グループのワードラインには前記第２読み出し電圧が印加され、前記第１グループのワードラインには前記第１読み出し電圧が印加される。前記第１及び第２消去検証動作で、前記ストリング及び接地選択ラインには前記第２読み出し電圧が供給される。
【００２３】
この実施形態において、前記第１読み出し電圧は０［Ｖ］であり、前記第２読み出し電圧は５［Ｖ］である。
【００２４】
この実施形態において、前記消去制御回路は状態レジスタを含み、前記状態レジスタには前記第１及び第２消去検証動作の結果の組み合わせが貯蔵される。前記状態レジスタに貯蔵された値は状態読み出し動作を通じて外部へ出力される。
【００２５】
上述の諸般の目的を達成するために本発明の他の特徴によると、各々がストリング選択ラインに連結された第１選択トランジスタ、接地選択ラインに連結された第２選択トランジスタ、および前記第１及び第２選択トランジスタの間に直列に連結され、対応するワードラインに各々連結されたメモリセルを有する複数個のセルストリングを含む不揮発性メモリ装置の消去検証方法は、前記第１選択トランジスタゲートに第１電圧を印加し、前記第２選択トランジスタゲートに前記第１電圧を印加し、前記第１選択トランジスタのドレインにセンシング電流を供給し、前記直列に連結されたメモリセルの制御ゲートに０［Ｖ］より高い電圧（例えば、０.２ 〜 ０.３［Ｖ］）を各々印加する段階を含む。この実施形態において、前記第１電圧は５［Ｖ］である。
【発明の効果】
【００２６】
工程内で生成される可能性があるウイークセルによるセル電流の減少が減少化されるように、ワードラインの相異なっているバイアス条件下で消去検証動作を２回、またはそれ以上連続的に実行することによって（または正常読み出し動作と類似の条件下で消去検証動作を実行することによって）、消去検証動作の信頼性を向上させることができる。また、消去検証動作の信頼性の確保を通じて収率が向上することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の例示的な実施形態が参照の図に基づいて詳細に説明されることになる。
【００２８】
図４は本発明による不揮発性メモリ装置を概略的に示すブロック図である。
【００２９】
図４を参照すると、本発明による不揮発性メモリ装置１００はメモリセルアレイとしてメモリブロック１１０を含み、メモリブロック１１０は図１に示したものと同一に構成されるセルストリングを有する。行デコーダ回路１２０は消去制御回路１３０の制御に従ってストリング選択ラインＳＳＬ、ワードラインＷＬ０−ＷＬｍ、および接地選択ラインＧＳＴの活性化を制御する。例えば、任意の消去サイクルの第１消去検証動作時、消去制御回路１３０は、ワードラインのうちの一部（第１ワードライン）には第１読み出し電圧（例えば、０［Ｖ］）が供給され、残りのワードライン（第２ワードライン）には第２読み出し電圧（例えば、５［Ｖ］）が供給されるように、行デコーダ回路１２０を制御する。この際、消去制御回路１３０は、ストリング及び接地選択ラインＳＳＬ、ＧＳＴには第２読み出し電圧が供給されるように、行デコーダ回路１２０を制御する。また、任意の消去サイクルの第２消去検証動作時、消去制御回路１３０は、第２ワードラインには第１読み出し電圧（例えば、０［Ｖ］）が供給され、第１ワードラインには第２読み出し電圧（例えば、５［Ｖ］）が供給されるように、行デコーダ回路１２０を制御する。第２読み出し電圧は消去制御回路１３０の制御下で高電圧発生回路１４０から提供されることになる。
【００３０】
ページバッファ回路１５０は、任意の消去サイクルの各消去検証動作時、ビットラインＢＬ０−ＢＬｎに感知電流を各々供給し、ビットラインＢＬ０−ＢＬｎの電位変化を感知する。ページバッファ回路１５０は感知された値をラッチする。列デコーダ回路１６０は、各消去検証動作時、ラッチされた値をビット構造単位（またはビット構造より大きい単位）でパス／フェイル点検回路１７０へ順次に伝達する。任意の消去サイクルの各消去検証動作でパス／フェイル点検回路１７０によって判別された結果は消去制御回路１３０に出力される。消去制御回路１３０はパス／フェイル点検回路１７０から伝達される判別結果（すなわち、第１及び第２消去検証動作に従って実行された、感知された値の組み合わせ）に従って次の消去サイクルを実行するか否かを決める。消去手続きの結果値（消去パス／フェイル値）は状態レジスタ１３１に貯蔵され、状態レジスタ１３１に貯蔵された値はこの分野によく知られた状態読み出し動作を通じて外部へ出力される。
【００３１】
消去パス／フェイルを判別する方式がここの開示に限らないことはこの分野の通常の知識を習得した者などに自明である。例えば、本発明の不揮発性メモリ装置１００はページバッファ回路１５０のラッチされた値が同時にパス／フェイル点検回路に伝達されるように実現されることができる。これは特許文献２、および特許文献３に開示されており、この出願の参照として含まれる。
【００３２】
図５は本発明による不揮発性メモリ装置の消去手続きを示すフローチャートである。
【００３３】
図５を参照すると、本発明による不揮発性メモリ装置の消去手続きは消去動作を実行する段階Ｓ１００と、第１消去検証動作を実行する段階Ｓ１２０と、第２消去検証動作を実行する段階Ｓ１４０とを含む。Ｓ１００段階では、上述と同一の方式で消去動作が実行される。Ｓ１２０段階では第１バイアス条件下で第１消去検証動作が実行される。第１バイアス条件によると、セルストリングのメモリセルに連結されたワードラインのうちの一部（以下、第１ワードラインという）には第１読み出し電圧（例えば、０［Ｖ］）が印加される一方、残りのワードライン（以下、第２ワードラインという）には第１読み出し電圧より高い第２読み出し電圧（例えば、５［Ｖ］）が印加される。この際、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＴには第２読み出し電圧が印加される。このようなバイアス条件下で第１感知動作が実行され、これは以後詳細に説明されることになる。その次に、Ｓ１４０段階では、第２バイアス条件下で第２消去検証動作が実行される。第２バイアス条件によると、第２ワードラインには第１読み出し電圧が印加される一方、第１ワードラインには第２読み出し電圧が印加される。このようなバイアス条件下で第２感知動作が実行され、これは以後詳細に説明されることになる。すなわち、本発明による消去検証動作はワードラインの相異なっているバイアス条件下で各々繰り返して実行される。
【００３４】
上述の段階Ｓ１００、Ｓ１２０、Ｓ１４０は消去サイクルを構成し、消去手続きは多数の消去サイクルを含む。消去段階Ｓ１００、第１消去検証段階Ｓ１２０、および第２消去検証段階Ｓ１４０はすべてのメモリセルが適切に消去されるまで決められた消去サイクル回数内で繰り返される。第１及び第２消去検証動作の判別結果に従って消去動作が成功的に実行されたか否かが決められる。
【００３５】
図６は本発明による不揮発性メモリ装置の消去検証動作を説明するためのタイミング図である。以下、本発明による消去検証動作が参照の図に基づいて詳細に説明されることになる。メモリブロックのワードライン数が３２個ＷＬ０〜ＷＬ３１であると仮定すれば、上述のように、消去検証動作に先立って消去動作が実行される。例えば、メモリセルはワードラインＷＬ０〜ＷＬ３１に０［Ｖ］を印加し、基板（またはバルク）に高電圧（例えば、２０［Ｖ］）を印加することによって消去される。すなわち、各セルストリングにおいて、メモリセルトランジスタのフローティングゲートの電子が基板へ放出される。これは各メモリセルトランジスタのスレッショルド電圧が−１［Ｖ］〜−３［Ｖ］の間の消去スレッショルド電圧より低くなるようにする。消去動作が実行された後、消去されたメモリセルのスレッショルド電圧が消去スレッショルド電圧に到逹したか（または消去スレッショルド電圧より低いか）否かを判別するための消去検証動作が実行される。従来技術と異なって、本発明の消去手続きによると、少なくとも２回の消去検証動作（以下、第１及び第２消去検証動作という）がワードラインの相異なっているバイアス条件下で連続的に実行される。第１及び第２消去検証動作の各々はビットライン放電区間、ビットラインプリチャージ区間、感知区間、およびリカバリー区間で構成される。
【００３６】
まず、第１消去検証動作のビットライン放電区間Ｔ１０ではビットラインの電位が接地電圧に放電する。ビットラインは対応するページバッファに各々連結されており、ビットラインの電位は対応するページバッファによって放電される。第１消去検証動作のビットラインプリチャージ区間Ｔ１１ではビットラインが対応するページバッファを通じて所定電圧でプリチャージされる。第１消去検証動作の感知区間Ｔ１２では各セルストリングを通じて電流が流れるか否かが感知される。すなわち、感知区間Ｔ１２では、各セルストリングを構成するメモリセルが適切に消去されたか否かを判別するための動作が実行される。
【００３７】
例えば、第１消去検証動作の間、図６に示したように、第１ワードラインＷＬ０〜ＷＬ１５（または第１グループのワードライン）には第１読み出し電圧（例えば、０［Ｖ］）が印加され、第２ワードラインＷＬ１６〜ＷＬ３１（または第２グループのワードライン）には第２読み出し電圧（例えば、５［Ｖ］）（以下、Ｖｒｅａｄであると表記する）が印加される。これと同時に、ストリング選択ラインＳＳＬと接地選択ラインＧＳＴには読み出し電圧Ｖｒｅａｄが供給される。このような第１バイアス条件によると、第２ワードラインＷＬ１６〜ＷＬ３１に連結されたメモリセルはセル状態（消去された状態またはプログラムされた状態）に関係なくオンセルとして機能する。すなわち、第２ワードラインＷＬ１６〜ＷＬ３１に連結されたメモリセルはワードラインの活性化時、ターンオンされた状態を有し、その結果、各メモリセルを通じて電流が制限なしに流れる。これに反して、第１ワードラインＷＬ０〜ＷＬ１５に連結されたメモリセルはセル状態に従ってオンセル（適切に消去されたメモリセル）としてまたはオフセル（適切に消去されなかったメモリセル）として機能する。この際、セルストリングに連結されたビットラインには対応するページバッファから感知電流が供給される。
【００３８】
このようなバイアス条件によると、第１ワードラインＷＬ０〜ＷＬ１５に連結されたメモリセルのスレッショルド電圧が消去スレッショルド電圧に到逹するか、それより低いとき、ビットラインで供給された感知電流はセルストリングを通じて共通ソースラインＣＳＬに放電される。すなわち、ビットラインの電位が低くなる。もし第１ワードラインＷＬ０〜ＷＬ１５に連結されたメモリセルのうちの少なくとも一つのスレッショルド電圧が消去スレッショルド電圧より高いとき、それらに対応するビットラインに供給された感知電流はセルストリングを通じて共通ソースラインＣＳＬに放電されない。すなわち、ビットラインの電位が高くなる。ページバッファは対応するビットラインの電位変化を感知する。前者の場合、ページバッファには対応するセルストリングのメモリセル（第１ワードラインに連結される）が適切に消去されたことを示すデータ‘１'がラッチされる。後者の場合、ページバッファには対応するセルストリングのメモリセル（第１ワードラインに連結される）が適切に消去されなかったことを示すデータ‘０'がラッチされる。第１消去検証動作の感知結果（すなわち、メモリブロックのセルストリングに対応するラッチ値）は列デコーダ回路１６０を通じてパス／フェイル点検回路１７０に伝達される。パス／フェイル点検回路１７０は第１消去検証動作の判別結果を消去制御回路１３０に出力する。以後、第１消去検証動作のリカバリー区間Ｔ１３ではワードライン、ビットライン、および選択ラインの電位が０［Ｖ］に初期化される。
【００３９】
第２消去検証動作のビットライン放電区間Ｔ２０、ビットラインプリチャージ区間Ｔ２１、感知区間Ｔ２２、およびリカバリー区間Ｔ２３は次の差異を除けば、第１消去検証動作の区間と同一であるので、それに対する説明は省略されることになる。
【００４０】
第２消去検証動作の感知区間では、図６に示したように、第２ワードラインＷＬ１６〜ＷＬ３１（または第２グループのワードライン）には第１読み出し電圧（例えば、０［Ｖ］）が印加され、第１ワードラインＷＬ０〜ＷＬ１５（または第１グループのワードライン）には第２読み出し電圧（例えば、５［Ｖ］）（以下、Ｖｒｅａｄであると表記する）が印加される。これと同時に、ストリング選択ラインＳＳＬと接地選択ラインＧＳＴには読み出し電圧Ｖｒｅａｄが供給される。このような第２バイアス条件によると、第１ワードラインＷＬ０〜ＷＬ１６に連結されたメモリセルはセル状態（消去された状態またはプログラムされた状態）に関係なくオンセルとして機能する。すなわち、第１ワードラインＷＬ０〜ＷＬ１５に連結されたメモリセルはターンオンされた状態を有し、その結果、各メモリセルを通じて電流が制限なしに流れる。これに反して、第２ワードラインＷＬ１６〜ＷＬ３１に連結されたメモリセルはセル状態に従ってオンセル（適切に消去されたメモリセル）としてまたはオフセル（適切に消去されなかったメモリセル）として機能する。この際、セルストリングに連結されたビットラインには対応するページバッファから感知電流が供給される。
【００４１】
このようなバイアス条件によると、第２ワードラインＷＬ１６〜ＷＬ３１に連結されたメモリセルのスレッショルド電圧が消去スレッショルド電圧に到逹するか、それより低いとき、ビットラインに供給された感知電流はセルストリングを通じて共通ソースラインＣＳＬに放電される。すなわち、ビットラインの電位が低くなる。もし第２ワードラインＷＬ１６〜ＷＬ３１に連結されたメモリセルのうちの少なくとも一つのスレッショルド電圧が消去スレッショルド電圧より高いとき、それらに対応するビットラインに供給された感知電流はセルストリングを通じて共通ソースラインＣＳＬに放電されない。すなわち、ビットラインの電位が高くなる。ページバッファは対応するビットラインの電位変化を感知する。前者の場合、ページバッファには対応するセルストリングのメモリセル（第２ワードラインに連結される）が適切に消去されたことを示すデータ‘１'がラッチされる。後者の場合、ページバッファには対応するセルストリングのメモリセル（第１ワードラインに連結される）が適切に消去されなかったことを示すデータ‘０'がラッチされる。第２消去検証動作の感知結果（すなわち、メモリブロックのセルストリングに対応するラッチ値）は列デコーダ回路１６０を通じてパス／フェイル点検回路１７０に伝達される。パス／フェイル点検回路１７０は第２消去検証動作の判別結果を消去制御回路１３０に出力する。以後、第２消去検証動作のリカバリー区間Ｔ１３ではワードライン、ビットライン、および選択ラインの電位が０［Ｖ］に初期化される。
【００４２】
本発明による不揮発性メモリ装置の消去制御回路１３０は第１及び第２消去検証動作の判別結果に従って、続いて消去手続きを進行するか、または消去手続きを中止するかを決める。例えば、第１及び第２消去検証動作の判別結果が全部消去パス（ｅｒａｓｅ ｐａｓｓ）を示すとき、消去制御回路１３０は状態レジスタ１３１に消去手続きが成功的に実行されたことを示す状態値を貯蔵する。もし判決結果のうちのいずれか一つが消去フェイル（ｅｒａｓｅ ｆａｉｌ）を示すとき、消去手続きは消去制御回路１３０の制御に従って、決められた消去サイクル回数内で繰り返されることになる。状態レジスタ１３１に貯蔵された値は状態読み出し動作（ｓｔａｔｕｓ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）を通じて外部へ出力されることになる。
【００４３】
状態読み出し動作は、プログラム／消去動作が完了した後メモリセルの状態を別に読み出さないでプログラム／消去動作のパス／フェイル結果を確認するためのもので、非特許文献１および特許文献４に開示されており、この出願に参照として含まれる。
【００４４】
消去手続きが２回の消去検証動作を含むように実現されたが、本発明による消去手続きがより多い消去検証動作を含むように実現されることができることは、この分野の通常の知識を習得した者などに自明である。このような場合にも、上述のものと同一の条件（一部ワードラインには０［Ｖ］が印加され、残りのワードラインにはＶｒｅａｄが印加される）で消去検証動作が実行されることは自明である。また、０［Ｖ］が印加されるワードラインの数が、Ｖｒｅａｄ電圧が印加されるワードラインの数と同一に設定されている。しかし、０［Ｖ］が印加されるワードラインの数が、Ｖｒｅａｄ電圧が印加されるワードラインの数と異なるように設定されることができることは、この分野の通常の知識を習得した者などに自明である。メモリブロックのワードライン数は、ここでの開示に限らないことは自明である。例えば、メモリブロックのワードライン数は、８、１６、３２などに変更されることができる。すなわち、一つのセルストリングは、８個、１６個、または３２個のメモリセルが直列に連結されるように構成されることができる。
【００４５】
図７は本発明の他の実施形態による不揮発性メモリ装置の消去検証動作を説明するためのタイミング図である。図７を参照すると、消去検証動作は大きく、ビットライン放電区間Ｔ３０、ビットラインプリチャージ区間Ｔ３１、感知区間Ｔ３２、およびリカバリー区間Ｔ３３で構成される。ビットライン放電区間Ｔ３０ではページバッファを通じてビットラインの電位が接地電圧に放電し、ビットラインプリチャージ区間Ｔ３１ではページバッファを通じてビットラインが所定電圧にプリチャージされる。感知区間Ｔ３２ではセルストリングを通じてセル電流が流れるか否かが感知される。リカバリー区間Ｔ３３ではワードライン、ビットライン、および選択ラインの電位が０［Ｖ］に初期化される。本発明の他の実施形態による消去検証動作において、図７に示したように、感知区間Ｔ３２の間、すべてのワードラインＷＬ３１−ＷＬ０には０［Ｖ］より高い電圧（例えば、０.２［Ｖ］から０.３［Ｖ］）が印加される。この際、ストリング及び接地選択ラインには読み出し電圧Ｖｒｅａｄが印加され、共通ソースラインＣＳＬは接地電圧として設定される。このようなバイアス条件によると、各ストリングの消去されたメモリセルを通じて流れるオンセル電流が増加する。
【００４６】
したがって、動作電圧（または電源電圧）が低くなるにつれて、セルストリングのすべてのメモリセルの制御ゲート（またはすべてのワードライン）に０［Ｖ］より高い特定電圧（例えば、０.２〜０．３［Ｖ］）が供給される。これにより、従来技術による消去検証方式の問題点として低電圧マージンを克服し、正常読み出し動作時消去セルとして判別されたセルが消去検証動作時にも正常に消去セルとして判別されることができる。
【００４７】
以上では、本発明による回路の構成及び動作を上述の説明及び図に従って示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることはもちろんである。
【図面の簡単な説明】
【００４８】
【図１】一般的な不揮発性メモリ装置のアレイ構造を示す図である。
【図２】従来技術による不揮発性メモリ装置の消去手続きを示すフローチャートである。
【図３】従来技術による不揮発性メモリ装置の消去検証動作を説明するためのタイミング図である。
【図４】本発明による不揮発性メモリ装置を概略的に示すブロック図である。
【図５】本発明による不揮発性メモリ装置の消去手続きを示すフローチャートである。
【図６】本発明による不揮発性メモリ装置の消去検証動作を説明するための第１タイミング図である。
【図７】本発明の他の実施形態による不揮発性メモリ装置の消去検証動作を説明するためのタイミング図である。
【符号の説明】
【００４９】
１００  不揮発性メモリ装置
１１０  メモリブロック
１２０  行デコーダ回路
１３０  消去制御回路
１３１  状態レジスタ
１４０  高電圧発生回路
１５０  ページバッファ回路
１６０  列デコーダ回路
１７０  パス／フェイル点検回路
【図１】
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【図２】
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【図３】
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【図４】
2006054036.tif 000006
【図５】
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【図７】
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【図６】
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