(57)【要約】【課題】  基板上の磁気トンネル接合構造体を有するメモリセルを備える磁気ラム素子の駆動方法を提供する。【解決手段】  基板１上に磁気トンネル接合構造体４１ａ、４１ｂを有するメモリセルを備える磁気ラム素子を駆動させる方法であって、前記磁気トンネル接合構造体４１ａ、４１ｂを介して書込み電流パルスを印加する段階と、前記磁気トンネル接合構造体に書込み磁界パルスを印加する段階と、を含み、前記書込み磁界パルスの少なくとも一部は前記書込み電流パルスの少なくとも一部と時間的に重複することを特徴とする磁気ラム素子の駆動方法。【選択図】            図５
2006054046.tif 000002
【特許請求の範囲】
【請求項１】
基板上に磁気トンネル接合構造体を有するメモリセルを備える磁気ラム素子を駆動させる方法であって、
前記磁気トンネル接合構造体を介して書込み電流パルスを印加する段階と、
前記磁気トンネル接合構造体に書込み磁界パルスを印加する段階と、を含み、
前記書込み磁界パルスの少なくとも一部は前記書込み電流パルスの少なくとも一部と時間的に重複することを特徴とする磁気ラム素子の駆動方法。
【請求項２】
前記書込み電流パルスは、前記書込み磁界パルスよりも先に印加されるか、または前記書込み磁界パルスは前記書込み電流パルスよりも先に終了されることを特徴とする請求項１に記載の磁気ラム素子の駆動方法。
【請求項３】
前記書込み電流パルスは、前記書込み磁界パルスよりも先に印加されて、前記書込み磁界パルスは前記書込み電流パルスよりも先に終了されることを特徴とする請求項１に記載の磁気ラム素子の駆動方法。
【請求項４】
前記磁気トンネル接合構造体は、磁気抵抗体を備えて、前記書込み電流パルスは前記磁気トンネル接合構造体を介して第１方向に流れる電流を供給して前記磁気抵抗体が相対的に高い抵抗を有するようにプログラムするか、または前記磁気トンネル接合構造体を介して第２方向に流れる電流を供給して前記磁気抵抗体が相対的に低い抵抗を有するようにプログラムすることを特徴とする請求項１に記載の磁気ラム素子の駆動方法。
【請求項５】
前記メモリセルは前記磁気トンネル接合構造体と共通ソースラインとの間に接続されたアクセストランジスタを備え、前記磁気トンネル接合構造体は前記アクセストランジスタとビットラインとの間に接続され、前記書込み電流パルスは前記アクセストランジスタをターンオンさせて前記ビットラインと前記共通ソースラインとの間に電圧差を印加することによって供給されることを特徴とする請求項１に記載の磁気ラム素子の駆動方法。
【請求項６】
前記磁気ラム素子は前記ビットラインから離隔された磁界導電性ラインを含み、前記書込み磁界パルスを供給する段階は、前記磁界導電性ラインに磁界電流パルスを加える段階を含むことを特徴とする請求項５に記載の磁気ラム素子の駆動方法。
【請求項７】
前記ビットラインは、前記磁界導電性ラインと前記磁気トンネル接合構造体との間に配置されることを特徴とする請求項６に記載の磁気ラム素子の駆動方法。
【請求項８】
前記磁気トンネル接合構造体は、前記基板の表面に平行な長さと、前記長さに対して垂直であり前記基板の表面に平行な幅とを有し、
前記長さは前記幅よりも大きく前記磁界導電性ラインは前記磁気トンネル接合構造体の前記長さに平行であることを特徴とする請求項６に記載の磁気ラム素子の駆動方法。
【請求項９】
前記磁界導電性ライン及び前記磁気トンネル接合構造体の長さは、前記ビットラインに平行であることを特徴とする請求項８に記載の磁気ラム素子の駆動方法。
【請求項１０】
前記磁界導電性ライン及び前記磁気トンネル接合構造体の長さは、前記ビットラインに垂直であることを特徴とする請求項８に記載の磁気ラム素子の駆動方法。
【請求項１１】
前記磁気トンネル接合構造体は、固定強磁性層、自由強磁性層及びこれらの間のトンネリング絶縁層を有する磁気抵抗体を含むことを特徴とする請求項１に記載の磁気ラム素子の駆動方法。
【請求項１２】
前記固定強磁性層及び前記自由強磁性層の少なくとも一つは合成強磁性層を含むことを特徴とする請求項１１に記載の磁気ラム素子の駆動方法。
【請求項１３】
前記書込み電流パルス及び前記書込み磁界パルスの印加の後に前記磁気トンネル接合構造体に読出し信号を印加する段階と、
前記読出し信号を基にして前記磁気トンネル接合構造体のプログラム状態を決める段階をさらに含むことを特徴とする請求項１に記載の磁気ラム素子の駆動方法。
【請求項１４】
前記読出し信号を印加する段階は、前記磁気トンネル接合構造体に読出し電圧を印加する段階を含み、前記読出し電圧は前記書込み電流パルスが供給される間、前記磁気トンネル接合構造体に誘導される書込み電圧よりも低いことを特徴とする請求項１３に記載の磁気ラム素子の駆動方法。
【請求項１５】
基板上のビットラインとアクセストランジスタとの間に接続された磁気トンネル接合構造体を有するメモリセルと共に、前記メモリセルに隣接し前記ビットラインから隔離された磁界導電性ラインを備える磁気ラム素子を駆動させる方法であって、
前記ビットライン、前記磁気トンネル接合構造体及び前記アクセストランジスタを介して書込み電流パルスを印加する段階と、
前記磁界導電性ラインに磁界電流パルスを加えて前記磁気トンネル接合構造体に加えられる書込み磁界パルスを生成させる段階とを含み、
前記磁界電流パルスの少なくとも一部は前記書込み電流パルスの少なくとも一部と時間的に重複することを特徴とする磁気ラム素子の駆動方法。
【請求項１６】
前記書込み電流パルスの一部は、前記磁界電流パルスと時間的に重複しないことを特徴とする請求項１５に記載の磁気ラム素子の駆動方法。
【請求項１７】
前記書込み電流パルスは前記磁界電流パルスよりも先に印加されるか、または前記磁界電流パルスは前記書込み電流パルスよりも先にターンオフされることを特徴とする請求項１５に記載の磁気ラム素子の駆動方法。
【請求項１８】
前記書込み電流パルスは前記磁界電流パルスよりも先に印加されて前記磁界電流パルスは前記書込み電流パルスよりも先にターンオフされることを特徴とする請求項１５に記載の磁気ラム素子の駆動方法。
【請求項１９】
前記磁気トンネル接合構造体は、磁気抵抗体を備えて、前記書込み電流パルスは前記磁気トンネル接合構造体を介して第１方向に流れる電流を供給して前記磁気抵抗体が相対的に高い抵抗を有するようにプログラムするか、または前記磁気トンネル接合構造体を介して第２方向に流れる電流を供給して前記磁気抵抗体が相対的に低い抵抗を有するようにプログラムすることを特徴とする請求項１５に記載の磁気ラム素子の駆動方法。
【請求項２０】
前記アクセストランジスタは、前記磁気トンネル接合構造体と共通ソースラインとの間に接続され、
前記書込み電流パルスを印加する段階は、
前記アクセストランジスタをターンオンさせる段階と、
前記ビットラインと前記共通ソースラインとの間に電圧差を印加する段階とを含むことを特徴とする請求項１５に記載の磁気ラム素子の駆動方法。
【請求項２１】
前記ビットラインは前記磁界導電性ラインと前記磁気トンネル接合構造体との間に配置されることを特徴とする請求項１５に記載の磁気ラム素子の駆動方法。
【請求項２２】
前記磁気トンネル接合構造体は、前記基板の表面に平行な長さと、前記長さに対して垂直で前記基板の表面に平行な幅とを有し、
前記長さは前記幅よりも大きく、前記磁界導電性ラインは前記磁気トンネル接合構造体の前記長さに平行であることを特徴とする請求項１５に記載の磁気ラム素子の駆動方法。
【請求項２３】
前記磁界導電性ライン及び前記磁気トンネル接合構造体の長さは、前記ビットラインに平行であることを特徴とする請求項２２に記載の磁気ラム素子の駆動方法。
【請求項２４】
前記磁界導電性ライン及び前記磁気トンネル接合構造体の長さは、前記ビットラインに垂直であることを特徴とする請求項２２に記載の磁気ラム素子の駆動方法。
【請求項２５】
前記磁気トンネル接合構造体は、固定強磁性層、自由強磁性層及びこれらの間のトンネリング絶縁層を有する磁気抵抗体を含むことを特徴とする請求項１５に記載の磁気ラム素子の駆動方法。
【請求項２６】
前記固定強磁性層及び前記自由強磁性層の少なくとも一つは、合成強磁性層を含むことを特徴とする請求項２５に記載の磁気ラム素子の駆動方法。
【請求項２７】
前記書込み電流パルス及び前記書込み磁界パルスの印加の後に前記磁気トンネル接合構造体に読出し信号を印加する段階と、
前記読出し信号を基にして前記磁気トンネル接合構造体のプログラム状態を決める段階とをさらに含むことを特徴とする請求項１５に記載の磁気ラム素子の駆動方法。
【請求項２８】
前記読出し信号を印加する段階は、前記磁気トンネル接合構造体に読出し電圧を印加する段階をさらに含み、
前記読出し電圧は、前記書込み電流パルスが供給される間、前記磁気トンネル接合構造体に誘導される書込み電圧よりも低いことを特徴とする請求項２７に記載の磁気ラム素子の駆動方法。
【請求項２９】
基板上のアクセストランジスタと、
前記基板から離隔されたビットラインと、
前記ビットラインと前記アクセストランジスタとの間に接続された磁気トンネル接合構造体と、
前記磁気トンネル接合構造体に隣接し、前記ビットラインから隔離された磁界導電性ラインと、
前記アクセストランジスタ、前記ビットライン及び前記磁界導電性ラインに接続された制御器と、を含み、
前記制御器は、前記ビットライン、前記磁気トンネル接合構造体及び前記アクセストランジスタを介して流れる書込み電流パルスを供給しながら、前記磁界導電性ラインを介して流れる磁界電流パルスを加えて、前記磁気トンネル接合構造体に印加される書込み磁界パルスを生成させるように構成されて、
前記磁界電流パルスの少なくとも一部は、前記書込み電流パルスの少なくとも一部と時間的に重複することを特徴とする磁気ラム素子。
【請求項３０】
前記書込み電流パルスの一部は、前記磁界電流パルスと時間的に重複しないことを特徴とする請求項２９に記載の磁気ラム素子。
【請求項３１】
前記制御器は、前記磁界電流パルスを印加する前に前記書込み電流パルスを印加するように構成されるか、または前記書込み電流パルスを終了させる前に前記磁界電流パルスを終了させるように構成されたことを特徴とする請求項２９に記載の磁気ラム素子。
【請求項３２】
前記制御器は、前記磁界電流パルスを印加する前に前記書込み電流パルスを印加するように構成されて前記書込み電流パルスを終了させる前に前記磁界電流パルスを終了させるように構成されたことを特徴とする請求項２９に記載の磁気ラム素子。
【請求項３３】
前記磁気トンネル接合構造体は磁気抵抗体を備えて、前記制御器は前記磁気トンネル接合構造体を介して第１方向に流れる前記書込み電流パルスを供給して前記磁気抵抗体が相対的に高い抵抗を有するようにプログラムするか、または前記磁気トンネル接合構造体を介して第２方向に流れる前記書込み電流パルスを供給して前記磁気抵抗体が相対的に低い抵抗を有するようにプログラムすることを特徴とする請求項２９に記載の磁気ラム素子。
【請求項３４】
前記アクセストランジスタは、前記磁気トンネル接合構造体と共通ソースラインとの間に接続されて、前記制御器は前記アクセストランジスタをターンオンさせて前記ビットラインと前記共通ソースラインとの間に電圧差を印加することによって前記書込み電流パルスを供給するように構成されたことを特徴とする請求項２９に記載の磁気ラム素子。
【請求項３５】
前記ビットラインは、前記磁界導電性ラインと前記磁気トンネル接合構造体との間に配置されたことを特徴とする請求項２９に記載の磁気ラム素子。
【請求項３６】
前記磁気トンネル接合構造体は、前記基板の表面に平行な長さと、前記基板の表面に平行で、前記長さに垂直な幅とを有し、
前記長さは前記幅よりも大きくて、前記磁界導電性ラインは前記磁気トンネル接合構造体の前記長さと平行であることを特徴とする請求項２９に記載の磁気ラム素子。
【請求項３７】
前記磁気トンネル接合構造体の長さ及び前記磁界導電性ラインは、前記ビットラインに平行であることを特徴とする請求項３６に記載の磁気ラム素子。
【請求項３８】
前記磁気トンネル接合構造体の長さ及び前記磁界導電性ラインは、前記ビットラインを横切るように配置されたことを特徴とする請求項３６に記載の磁気ラム素子。
【請求項３９】
前記磁気トンネル接合構造体は、固定強磁性層、自由強磁性層及びこれらの間のトンネリング絶縁層を備える磁気抵抗体を含むことを特徴とする請求項２９に記載の磁気ラム素子。
【請求項４０】
前記固定強磁性層及び前記自由強磁性層の少なくとも一つは、合成反強磁性層を含むことを特徴とする請求項３９に記載の磁気ラム素子。
【請求項４１】
前記制御器は、前記書込み電流パルス及び前記書込み磁界パルスの印加の後に前記磁界トンネル接合構造体を介して流れる読出し信号を供給しながら前記読出し信号を基にして前記磁気トンネル接合構造体のプログラム状態を決めるように構成されたことを特徴とする請求項２９に記載の磁気ラム素子。
【請求項４２】
前記読出し信号は、前記磁気トンネル接合構造体に読出し電圧を印加することによって供給されて、前記読出し電圧は前記書込み電流パルスが供給される間、前記磁気トンネル接合構造体に誘導される書込み電圧よりも低いことを特徴とする請求項４１に記載の磁気ラム素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶素子の駆動方法に関するもので、特に、スピン注入を用いて磁気ラム素子を駆動させる方法、及びこれに用いられる磁気ラム素子に関する。
【背景技術】
【０００２】
磁気ラム素子は、低電圧及び高速で動作できる不揮発性記憶素子として広く使われている。前記磁気ラム素子の単位セルにおいて、データは磁気抵抗体（ｍａｇｎｅｔｉｃ  ｒｅｓｉｓｔｏｒ）の磁気トンネル接合構造体（ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ  ｓｔｒｕｃｔｕｒｅ；ＭＴＪ  ｓｔｒｕｃｔｕｒｅ）内に保存される。前記磁気トンネル接合（ＭＴＪ）構造体は第１及び第２強磁性層（ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｌａｙｅｒｓ）及びそれらの間に介在されたトンネリング絶縁層（ｔｕｎｎｅｌｉｎｇ  ｉｎｓｕｌａｔｉｏｎ  ｌａｙｅｒ）を含む。自由層（ｆｒｅｅ  ｌａｙｅｒ）とも言われる前記第１強磁性層の磁気分極（ｍａｇｎｅｔｉｃ  ｐｏｌａｒｉｚａｔｉｏｎ）は前記磁気トンネル接合（ＭＴＪ）構造体に印加される外部磁界（ｅｘｔｅｒｎａｌ  ｍａｇｎｅｔｉｃ  ｆｉｅｌｄ）を利用して変化させることができる。前記外部磁界は前記磁気トンネル接合構造体の周りを流れる電流によって誘導されることがあって、前記自由層の磁気分極は固定層（ｐｉｎｎｅｄ  ｌａｙｅｒ）とも言われる前記第２強磁性層内の固定された磁気分極に平行するか反平行（ａｎｔｉ−ｐａｒａｌｌｅｌ）することもある。前記外部磁界を生成させるための電流は前記磁気トンネル接合構造体の周りに配置されたデジットライン（ｄｉｇｉｔ  ｌｉｎｅ）及びビットライン（ｂｉｔ  ｌｉｎｅ）と呼ばれる導電層によって流れる。
【０００３】
量子力学に基づくスピントロニックス（ｓｐｉｎｔｒｏｎｉｃｓ）によると、前記自由層及び固定層内の磁気スピンが互いに平行するように配列された場合、前記磁気トンネル接合構造体を介して流れるトンネリング電流は最大値を示す。一方、前記自由層及び固定層内の磁気スピンが互いに反平行に配列された場合、前記磁気トンネル接合構造体を介して流れるトンネリング電流は最小値を示す。従って、前記磁気ラムセルのデータは前記自由層内の磁気スピンの方向によって決められる。
【０００４】
前記磁気トンネル接合構造体の殆んどは、平面から見た場合、長方形状または楕円形状を有する。これは、前記自由層内の磁気スピンが前記自由層の長さ方向に平行の場合、前記自由層内の磁気スピンは安定した状態を有するからである。
【０００５】
前記磁気ラム素子は複数の磁気トンネル接合構造体を含む。前記複数の磁気トンネル接合構造体は、製造工程によって不均一のスイッチング特性を示されることがある。この場合、前記磁気トンネル接合構造体内に必要とするデータを保存させるための外部磁界は互いに異なる場合もある。これによって、前記磁気トンネル接合構造体のスイッチング特性が不均一であるほど、前記磁気ラム素子の書込みマージン（ｗｒｉｔｉｎｇ  ｍａｒｇｉｎ）、すなわちプログラムマージン（ｐｒｏｇｒａｍｍｉｎｇ  ｍａｒｇｉｎ）はさらに減少される。特に、前記磁気トンネル接合構造体が高集積化のために縮小される場合、前記書込みマージンは激しく減少される。すなわち、前記磁気トンネル接合構造体の中のいずれか一つに選択的に必要とするデータを保存させるための書込み動作（プログラム動作）の間、前記選択された磁気トンネル接合構造体に電気的に接続されたビットライン及び／またはデジットラインを共有する選択されなかった磁気トンネル接合構造体内に、必要としないデータが記入されてしまう。すなわち、従来の書込み方法によると、前記選択された磁気トンネル接合構造体内にデータを保存させる間に、前記選択されなかった磁気トンネル接合構造体内に必要としないデータが保存される書込みエラー、すなわちプログラムエラーが発生することもある。
【０００６】
さらに、従来の磁気ラムセルは、上述のように前記磁気トンネル接合構造体の周りに配置されたデジットラインを備える。一般的に、前記デジットラインは前記磁気トンネル接合構造体の下部に配置され、前記磁気トンネル接合構造体は前記デジットラインと重複する下部電極を有する。この場合、前記下部電極は前記デジットラインの下部に配置されたアクセストランジスタのドレイン領域に電気的に接続されなければならない。従って、前記下部電極は前記ドレイン領域上に形成されるコンタクトプラグと接触するために水平方向に向けて延長されなければならない。すなわち、前記デジットラインの存在により前記磁気ラムセルの平面積を減少させることには限界がある。
【０００７】
近来、前記書込みエラー及び低い集積度を解決するためにスピン注入メカニズムを適用するのに適した磁気ラム素子が提案されている。例えば、前記スピン注入メカニズムの適用に適した磁気ラム素子が特許文献１に「電流誘導された磁気のスイッチング素子及びこれを備えるメモリ（ｃｕｒｒｅｎｔ−ｉｎｄｕｃｅｄ  ｍａｇｎｅｔｉｃ  ｓｗｉｔｃｈｉｎｇ  ｄｅｖｉｃｅ  ａｎｄ  ｍｅｍｏｒｙ  ｉｎｃｌｕｄｉｎｇ  ｔｈｅ  ｓａｍｅ）」という題目でサン（Ｓｕｎ）によって開示されている。さらに、前記スピン注入メカニズムの適用に適した、また他の磁気ラム素子が特許文献２に「メモリ機能を有する３層の積層された磁気スピン分極素子（ｔｈｒｅｅ−ｌａｙｅｒｅｄ  ｓｔａｃｋｅｄ  ｍａｇｎｅｔｉｃ  ｓｐｉｎ  ｐｏｌａｒｉｚａｔｉｏｎ  ｄｅｖｉｃｅ  ｗｉｔｈ  ｍｅｍｏｒｙ）」という題目でルードンなど（Ｒｅｄｏｎ  ｅｔａｌ。）によって開示されている。
【特許文献１】米国特許第６、１３０、８１４号明細書
【特許文献２】米国特許第６、６０３、６７７Ｂ２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようする技術的課題は、集積度を低下することなく書込みマージンを改善させることができる磁気ラム素子の駆動方法及びこれに用いられる磁気ラム素子を供給することにある。
【０００９】
本発明が解決しようする他の技術的課題は、集積度を低下することなく書込み電流を減少させることができる磁気ラム素子の駆動方法及びこれに用いられる磁気ラム素子を供給することにある。
【課題を解決するための手段】
【００１０】
本発明の実施形態によると、集積回路基板上の磁気トンネル接合構造体を有するメモリセルを備える磁気ラム素子を駆動させる方法を提供する。前記磁気トンネル接合構造体によって書込み電流パルス及び書込み磁界パルスが供給される。前記書込み磁界パルスの少なくとも一部は前記書込み電流パルスの少なくとも一部と時間的に重複することができる。
【００１１】
前記書込み電流パルスの一部は前記書込み磁界パルスと時間的に重複しないこともある。
【００１２】
前記書込み電流パルスは前記書込み磁界パルスよりも先に印加されるか、または前記書込み磁界パルスは前記書込み電流パルスよりも先にターンオフされることができる。具体的に、前記書込み電流パルスは前記書込み磁界パルスよりも先に印加され、前記書込み磁界パルスは前記書込み電流パルスよりも先にターンオフされることができる。
【００１３】
前記磁気トンネル接合構造体は磁気抵抗体を備えることができる。従って、前記書込み電流パルスは前記磁気トンネル接合構造体を介して第１方向に供給されて前記磁気抵抗体が相対的に高い抵抗を有するようにプログラムされることができる。また、前記書込み電流パルスは前記磁気トンネル接合構造体を介して第２方向に供給されて前記磁気抵抗体が相対的に低い抵抗を有するようにプログラムされることができる。
【００１４】
前記メモリセルは、前記磁気トンネル接合構造体と共通ソースラインとの間に接続されたアクセストランジスタを備えることができ、前記磁気トンネル接合構造体は前記アクセストランジスタとビットラインの間に接続することができる。さらに、前記書込み電流パルスは前記アクセストランジスタをターンオンさせて前記ビットラインと前記共通ソースラインの間に電圧差を印加することによって供給することができる。さらに、前記磁気ラム素子は前記ビットラインから離隔された磁界導電性ラインを備えることができ、前記書込み磁界パルスは前記磁界導電性ラインによって磁界電流パルスを加えることによって供給することができる。前記ビットラインは前記磁界導電性ラインと前記磁気トンネル接合構造体との間に位置することができる。
【００１５】
前記磁気トンネル接合構造体は、前記基板の表面に平行な長さと、前記基板の表面に平行であり、前記長さに垂直な幅とを有することができる。前記長さは前記幅よりも大きくすることができ、前記磁界導電性ラインは前記磁気トンネル接合構造体の前記長さと平行にすることができる。前記磁気トンネル接合構造体の長さ及び前記磁界導電性ラインは前記ビットラインに平行にさせることもできる。一方、前記磁気トンネル接合構造体の長さ及び前記磁界導電性ラインは前記ビットラインを横切るように配置されることができる。
【００１６】
前記磁気トンネル接合構造体は固定強磁性層、自由強磁性層及びこれらの間のトンネリング絶縁層を備える磁気抵抗体を含むことができる。また、前記固定強磁性層及び前記自由強磁性層の少なくとも一つは合成反強磁性層（ｓｙｎｔｈｅｔｉｃ  ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｌａｙｅｒ；ＳＡＦ  ｌａｙｅｒ）を含むことができる。前記書込み電流パルス及び前記書込み磁界パルスの供給の後、前記磁界トンネル接合構造体を横切って読出し信号が供給されて前記読出し信号を基にして前記磁気トンネル接合構造体のプログラムの状態が決められる。前記読出し信号は前記書込み電流パルスを供給する間、前記磁気トンネル接合構造体を横切って発生された書込み電圧よりも低い読出し電圧を前記磁気トンネル接合構造体に印加することで供給されることができる。
【００１７】
本発明の追加の実施形態によると、メモリセル及び磁界導電性ラインを備える磁気ラム素子の駆動方法が供給される。前記メモリセルは基板上のアクセストランジスタとビットラインの間に接続された磁気トンネル接合構造体を備え、前記磁界導電性ラインは前記メモリセルに接するように配置される。前記ビットライン、前記磁気トンネル接合構造体及び前記アクセストランジスタによって書込み電流パルスが供給でき、前記磁界導電性ラインによって磁界電流パルスが供給できる。前記磁界電流パルスが供給されると前記磁気トンネル接合構造体に加えられる書込み磁界パルスが生成でき、前記磁界電流パルスの少なくとも一部は前記書込み電流パルスの少なくとも一部と時間的に重複できる。
【００１８】
前記書込み電流パルスの一部は前記書込み磁界パルスと時間的に重複しないこともある。
【００１９】
前記書込み電流パルスは前記磁界電流パルスよりも先に印加されるか、または前記磁界電流パルスは前記書込み電流パルスよりも先にターンオフすることができる。特に、前記書込み電流パルスは前記磁界電流パルスよりも先に印加され、前記磁界電流パルスは前記書込み電流パルスよりも先にターンオフできる。
【００２０】
前記磁気トンネル接合構造体は磁気抵抗体を備えることができる。従って、前記書込み電流パルスは前記磁気トンネル接合構造体を介して第１方向に流れる電流を供給し、前記磁気抵抗体が相対的に高い抵抗を有するようにプログラムすることができる。また、前記書込み電流パルスは前記磁気トンネル接合構造体を介して第２方向に流れる電流を供給して前記磁気抵抗体が相対的に低い抵抗を有するようにプログラムすることができる。前記アクセストランジスタは前記磁気トンネル接合構造体と共通ソースラインの間に接続され、前記書込み電流パルスは前記アクセストランジスタをターンオンさせ、前記ビットラインと前記共通ソースラインの間に電圧差を印加することで供給されることができる。さらに、前記ビットラインは前記磁界導電性ラインと前記磁気トンネル接合構造体の間に位置することができる。
【００２１】
前記磁気トンネル接合構造体は前記基板の表面に平行な長さと、前記基板の表面に平行であり、前記長さに垂直な幅とを有することができる。前記長さは前記幅よりも大きくでき、前記磁界導電性ラインは前記磁気トンネル接合構造体の前記長さと平行にすることができる。前記磁気トンネル接合構造体の長さ及び前記磁界導電性ラインは前記ビットラインに平行にすることができる。一方、前記磁気トンネル接合構造体の長さ及び前記磁界導電性ラインは前記ビットラインを横切るように配置することもできる。
【００２２】
前記磁気トンネル接合構造体は固定強磁性層、自由強磁性層、及びこれらの間のトンネリング絶縁層を備える磁気抵抗体を含むことができる。また、前記固定強磁性層及び前記自由強磁性層の少なくとも一つは合成反強磁性層を含むことができる。前記書込み電流パルス及び前記書込み磁界パルスの供給の後、前記磁界トンネル接合構造体を横切って読出し信号が供給され、前記読出し信号を基にして前記磁気トンネル接合構造体のプログラムの状態が決められる。前記読出し信号は前記磁気トンネル接合構造体に読出し電圧を印加することで供給されることができる。前記読出し電圧は前記書込み電流パルスが供給される間に前記磁気トンネル接合構造体に誘導される書込み電圧よりも低い。
【００２３】
本発明によるまた他の追加の実施形態によると、磁気ラム素子は基板上のアクセストランジスタ、前記基板から離隔されたビットライン、磁気トンネル接合構造体、磁界導電性ライン及び制御器を備えることができる。前記磁気トンネル接合構造体は前記ビットラインと前記アクセストランジスタの間に接続されることができ、前記磁界導電性ラインは前記磁気トンネル接合構造体に隣接して前記ビットラインから離隔されるように供給することができる。
【００２４】
前記制御器は前記アクセストランジスタ、前記ビットライン及び前記磁界導電性ラインに接続される。前記制御器は前記ビットライン、前記磁気トンネル接合構造体及び前記アクセストランジスタを介して流れる書込み電流パルスを供給する。また、前記制御器は前記磁界導電性ラインを介して流れる磁界電流パルスを供給して前記磁気トンネル接合構造体に加えられる書込み磁界パルスを生成させる。前記磁界電流パルスの少なくとも一部は前記書込み電流パルスの少なくとも一部と時間的に重複することができる。
【００２５】
前記制御器は前記磁界電流パルスを印加する前に前記書込み電流パルスを印加するように構成されるか、または前記書込み電流パルスを終了させる前に前記磁界電流パルスを終了させるように構成される。具体的に、前記制御器は前記磁界電流パルスを印加する前に前記書込み電流パルスを印加し、前記書込み電流パルスを終了させる前に前記磁界電流パルスを終了させるように構成できる。
【００２６】
前記磁気トンネル接合構造体は磁気抵抗体を備えることができる。従って、前記制御器は前記磁気トンネル接合構造体を介して第１方向に流れる前記書込み電流パルスを供給して前記磁気抵抗体が相対的に高い抵抗を有するようにプログラムさせることができる。また、前記制御器は前記磁気トンネル接合構造体を介して第２方向に流れる前記書込み電流パルスを供給して前記磁気抵抗体が相対的に低い抵抗を有するようにプログラムさせることができる。前記アクセストランジスタは前記磁気トンネル接合構造体と共通ソースラインの間に接続されて、前記制御器は前記アクセストランジスタをターンオンさせ、前記ビットラインと前記共通ソースラインの間に電圧差を印加して前記書込み電流パルスを生成させることができる。前記ビットラインは前記磁界導電性ラインと前記磁気トンネル接合構造体との間に位置することができる。
【００２７】
前記磁気トンネル接合構造体は前記基板の表面に平行な長さと、前記基板の表面に平行であり、前記長さに垂直な幅とを有することができる。前記長さは前記幅よりも大きくできる。前記磁界導電性ラインは前記磁気トンネル接合構造体の前記長さと平行できる。前記磁気トンネル接合構造体の長さ及び前記磁界導電性ラインは前記ビットラインに平行とすることができる。一方、前記磁気トンネル接合構造体の長さ及び前記磁界導電性ラインは前記ビットラインを横切るように配置できる。
【００２８】
前記磁気トンネル接合構造体は固定強磁性層、自由強磁性層及びこれらの間のトンネリング絶縁層を備える磁気抵抗体を含むことができる。また、前記固定強磁性層及び前記自由強磁性層の少なくとも一つは合成反強磁性層を含むことができる。前記制御器は前記書込み電流パルス及び前記書込み磁界パルスの供給の後、前記磁界トンネル接合構造体を介して流れる読出し信号を供給し、前記読出し信号を基にして前記磁気トンネル接合構造体のプログラムの状態が決められる。前記読出し信号は前記磁気トンネル接合構造体に読出し電圧を印加することで供給できる。前記読出し電圧は前記書込み電流パルスが供給される間、前記磁気トンネル接合構造体に誘導される書込み電圧よりも低い。
【００２９】
本発明によるまた他の実施形態によると、集積回路基板上の複数の磁気トンネル接合構造体を有する磁気ラム素子のプログラム及び／または読出し方法を供給する。前記磁気ラム素子をプログラムさせる際、前記磁気トンネル接合構造体のどれか一つが選択され、前記選択された磁気トンネル接合構造体を介して流れるメイン書込み電流が供給される。
【００３０】
前記メイン書込み電流は前記選択された磁気トンネル接合構造体の自由層から前記選択された磁気トンネル接合構造体の固定層を向けて流れる正の書込み電流であるか、または前記選択された磁気トンネル接合構造体の固定層から前記選択された磁気トンネル接合構造体の自由層を向けて流れる負の書込み電流とすることができる。前記メイン書込み電流が供給される間、前記選択された磁気トンネル接合構造体に磁化困難磁界が印加される。その結果、前記選択された自由層内の磁気分極は前記選択された固定層内の磁気分極に平行するか、または反平行するように配列される。
【００３１】
本発明のいくつかの実施形態で、前記メイン書込み電流を供給することは前記選択された磁気トンネル接合構造体の一端に電気的に接続されたスイッチング素子をターンオンさせることと、前記選択された磁気トンネル接合構造体の他の端に電気的に接続されたビットラインにメイン書込み信号を印加することを含むことができる。この場合、前記選択された磁気トンネル接合構造体及びそれに接続された前記スイッチング素子を介して前記正の書込み電流または前記負の書込み電流が流れる。
【００３２】
他の実施形態で、前記固定層及び前記自由層のうち少なくとも前記自由層は第１強磁性層、第２強磁性層及びこれらの間の反強磁性カップリングスペーサ層を備える合成反強磁性層とすることができる。
【００３３】
また他の実施形態で、前記磁化困難磁界は前記選択された磁気トンネル接合構造体に隣接した補助配線で補助書込み電流を加えることで発生することができる。前記補助配線は前記選択された磁気トンネル接合構造体の長さ方向に平行するように配置することができる。
【００３４】
本発明のまた他の実施形態によると、前記プログラム方法は集積回路基板上に配列された複数の平行なワードラインの中のいずれか一つに選択的にワードライン信号を印加して前記選択されたワードラインに接続されたアクセスＭＯＳトランジスタをターンオンさせることを含む。前記ワードライン信号を印加する間に前記ワードラインを横切る複数のビットライン中のいずれか一つに選択的にメイン書込み信号を印加する。その結果、前記選択されたビットライン及び前記選択されたワードラインに電気的に接続されて前記ターンオンされたアクセスＭＯＳトランジスタの中のいずれか一つに電気的に直列接続された磁気トンネル接合構造体を介してメイン書込み電流が流れる。前記メイン書込み電流は前記磁気トンネル接合構造体の自由層から前記磁気トンネル接合構造体の固定層を向けて流れる正の書込み電流であるか、または前記選択された固定層から前記選択された自由層を向けて流れる負の書込み電流である。前記メイン書込み信号を印加する間に前記選択されたビットラインに隣接しながら平行なサブビットラインに補助書込み信号を印加して前記磁気トンネル接合構造体の磁化困難磁界を生成させる。前記選択された自由層内の磁気分極は前記正の書込み電流または前記負の書込み電流が流れる間、前記選択された自由層内の磁気分極に平行するか、または反平行するように配列される。
【００３５】
本発明のまた他の実施形態によると、前記プログラム方法は集積回路基板上に配列された複数の平行なワードラインの中のいずれか一つに選択的にワードライン信号を印加して前記選択されたワードラインに接続されたアクセスＭＯＳトランジスタをターンオンさせることを含む。前記ワードライン信号を印加する間、前記ワードラインを横切る複数のビットラインの中からいずれか一つに選択的にメイン書込み信号を印加する。その結果、前記選択されたビットライン及び前記選択されたワードラインに電気的に接続された磁気トンネル接合構造体を介してメイン書込み電流が流れることができる。すなわち、前記ターンオンされたアクセスＭＯＳトランジスタの中のいずれか一つと前記選択されたビットラインとの間に電気的に直列接続されていて選択された磁気トンネル接合構造体を介してメイン書込み電流が流れることができる。
【００３６】
前記メイン書込み電流は前記磁気トンネル接合構造体の自由層から前記磁気トンネル接合構造体の固定層を向けて流れる正の書込み電流であるか、または前記選択された固定層から前記選択された自由層を向けて流れる負の書込み電流とすることができる。前記メイン書込み信号を印加する間、前記選択されたビットラインを横切って前記磁気トンネル接合構造体に隣接したデジットラインに補助書込み信号を印加して前記磁気トンネル接合構造体の磁化困難磁界を生成させる。前記選択された自由層内の磁気分極は前記正の書込み電流または前記負の書込み電流が流れる間、前記選択された自由層内の磁気分極に平行するか、または反平行するように配列される。
【発明の効果】
【００３７】
本発明の実施形態によると、スピン注入メカニズムを用いて磁気ラムセルを選択的にスイッチングさせるために前記選択された磁気ラムセルの磁化困難磁界を生成させて前記選択された磁気ラムセルのトンネル接合構造体を通るメイン書込み電流を加える。その結果、前記選択された磁気ラムセルの磁化困難磁界の支援によって前記選択された磁気ラムセルをスイッチングさせるのに必要とする前記メイン書込み電流を著しく減少させることができる。
【発明を実施するための最良の形態】
【００３８】
以下、添付した図面を参照して本発明の好ましい実施形態を詳しく説明する。しかし、本発明はここで説明される実施形態に限定されるものでなく他の形態として具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚みは明確性をあたえるために誇張されたものである。明細書全体にかけて同一の参照番号は、同一の構成要素を示す。
【００３９】
図１は本発明の実施形態による書込み方法を適用するのに適した磁気ラムセルアレイ領域の一部を示す平面図であり、図２及び図３はそれぞれ図１のＩ−Ｉ’及びＩＩ−ＩＩ’線の断面図である。また、図４は図１に示す磁気ラムセルアレイ領域の等価回路図である。
【００４０】
図１、図２、図３及び図４を参照すると、集積回路基板１の所定領域に素子分離膜３が供給されて第１ないし第３活性領域３ａ、３ｂ、３ｃを限定する。前記活性領域３ａ、３ｂ、３ｃの両端にそれぞれ第１及び第２ドレイン領域７ｄ’、７ｄ”が供給されて、前記第１ドレイン領域７ｄ’及び第２ドレイン領域７ｄ”の間に共通ソース領域７ｓが供給される。前記第１ドレイン領域７ｄ’と前記共通ソース領域７ｓとの間の第１チャンネル領域の上部に第１ゲート電極５ａが配置されて、前記第２ドレイン領域７ｄ”と前記共通ソース領域７ｓとの間の第２チャンネル領域の上部に第２ゲート電極５ｂが配置される。前記第１及び第２ゲート電極５ａ、５ｂはそれぞれ前記活性領域３ａ、３ｂ、３ｃを横切るように延長されて第１及び第２ワードライン５５ａ、５５ｂの役目ができる。すなわち、前記活性領域３ａ、３ｂ、３ｃのそれぞれに前記共通ソース領域７ｓを共有する一対のスイッチング素子、すなわち第１及び第２アクセスＭＯＳトランジスタＴＡ１、ＴＡ２が供給される。この場合、前記第１アクセスＭＯＳトランジスタＴＡ１は前記第１ドレイン領域７ｄ’、前記共通ソース領域７ｓ及び前記第１ワードライン５５ａを含み、前記第２アクセスＭＯＳトランジスタＴＡ２は前記第２ドレイン領域７ｄ”、前記共通ソース領域７ｓ及び前記第２ワードライン５５ｂを含む。
【００４１】
前記第１及び第２アクセスＭＯＳトランジスタＴＡ１、ＴＡ２を有する基板上に第１下部層間絶縁膜９が供給される。前記共通ソース領域７ｓは前記第１下部層間絶縁膜９を貫通するソースコンタクトホール９ｓによって露出され、前記共通ソースラインコンタクトホール９ｓはソースコンタクトプラグ１１ｓで埋められる。前記ソースコンタクトプラグ１１ｓは前記活性領域３ａ、３ｂ、３ｃを横切る共通ソースライン１３ｓで覆われる。すなわち、前記共通ソースライン１３ｓは前記ソースコンタクトプラグ１１ｓを介して前記共通ソース領域７ｓに電気的に接続される。
【００４２】
前記共通ソースライン１３ｓを有する基板上に第１上部層間絶縁膜１５が供給される。前記第１下部層間絶縁膜９及び第１上部層間絶縁膜１５は第１層間絶縁膜１６を構成する。前記第１ドレイン領域７ｄ’は前記第１層間絶縁膜１６を貫通する第１ドレインコンタクトホール１６ｄ’によって露出されて、前記第２ドレイン領域７ｄ”は前記第１層間絶縁膜１６を貫通する第２ドレインコンタクトホール１６ｄ”によって露出される。前記第１ドレインコンタクトホール１６ｄ’及び第２ドレインコンタクトホール１６ｄ”はそれぞれ第１及び第２ドレインコンタクトプラグ１７ｄ’、１７ｄ”で埋められる。すなわち、前記第１ドレインコンタクトプラグ１７ｄ’はそれぞれ前記第１ドレイン領域７ｄ’に電気的に接続されて、前記第２ドレインコンタクトプラグ１７ｄ”はそれぞれ前記第２ドレイン領域７ｄ”に電気的に接続される。
【００４３】
前記第１層間絶縁膜１６上に前記第１ドレインコンタクトプラグ１７ｄ’及び第２ドレインコンタクトプラグ１７ｄ”をそれぞれ覆う第１磁気抵抗体４５ａ及び第２磁気抵抗体４５ｂが供給される。前記第１磁気抵抗体４５ａのそれぞれは第１下部電極１９ａ、第１上部電極４３ａ及びこれらの間の第１磁気トンネル接合構造体４１ａを含むことができ、前記第１磁気のトンネル接合構造体４１ａは第１固定層２９ａ、第１自由層３９ａ及びこれらの間の第１トンネリング絶縁層３１ａを含むことができる。さらに、前記第１磁気トンネル接合構造体４１ａは前記第１固定層２９ａに接触する第１ピニング層２１ａを含むことができる。前記第１磁気抵抗体４５ａの前記各層１９ａ、２１ａ、２９ａ、３１ａ、３９ａ、４３ａは多様な順に積層できる。例えば、前記第１下部電極１９ａは前記第１ドレインコンタクトプラグ１７ｄ’に接触するように配置されることができ、前記第１ピニング層２１ａ、第１固定層２９ａ、第１トンネリング絶縁層３１ａ及び第１自由層３９ａは前記第１下部電極１９ａ上に順に積層できる。
【００４４】
前記第２磁気抵抗体４５ｂも第２下部電極１９ｂ、第２上部電極４３ｂ及びこれらの間の第２磁気トンネル接合構造体４１ｂを含むことができ、前記第２磁気のトンネル接合構造体４１ｂは第２固定層２９ｂ、第２自由層３９ｂ及びこれらの間の第２トンネリング絶縁層３１ｂを含むことができる。さらに、前記第２磁気トンネル接合構造体４１ｂは前記第２固定層２９ｂに接触する第２ピニング層２１ｂを含むことができる。前記第２磁気抵抗体４５ｂの各層１９ｂ、２１ｂ、２９ｂ、３１ｂ、３９ｂ、４３ｂは前記第１磁気抵抗体４５ａと同一形態を有するように積層されることができる。
【００４５】
前記第１自由層３９ａに含まれる各層は単一強磁性層（ａ  ｓｉｎｇｌｅ  ｌａｙｅｒ  ｏｆ  ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｍａｔｅｒｉａｌ）とすることができる。一方、前記第１自由層３９ａに含まれる各層は図２及び図３に示されたように順に積層された第１下部強磁性層３３ａ、第１反強磁性カップリングスペーサ層（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｃｏｕｐｌｉｎｇ  ｓｐａｃｅｒ  ｌａｙｅｒ）３５ａ及び第１上部強磁性層３７ａを有する合成反強磁性層（ｓｙｎｔｈｅｔｉｃ  ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｌａｙｅｒ；ＳＡＦ  ｌａｙｅｒ）とすることができる。同様に、前記第２自由層３９ｂに含まれる各層は単一強磁性層であるか、または図２及び図３に示されたように順に積層された第２下部強磁性層３３ｂ、第２反強磁性カップリングスペーサ層３５ｂ及び第２上部強磁性層３７ｂを有する合成反強磁性層とすることができる。
【００４６】
さらに、前記第１固定層２９ａに含まれる各層も単一強磁性層、または図２及び図３に示されたように順に積層された第１下部強磁性層２３ａ、第１反強磁性カップリングスペーサ層２５ａ及び第１上部強磁性層２７ａを有する合成反強磁性層とすることができ、前記第２固定層２９ｂに含まれる各層も単一強磁性層または図２及び図３に示されたように順に積層された第２下部強磁性層２３ｂ、第２反強磁性カップリングスペーサ層２５ｂ及び第２上部強磁性層２７ｂを有する合成反強磁性層とすることができる。
【００４７】
前記第１層間絶縁膜１６上に前記第１及び第２磁気抵抗体４５ａ、４５ｂを覆う第２層間絶縁膜４７が供給される。前記第１磁気抵抗体４５ａ、すなわち前記第１上部電極４３ａは前記第２層間絶縁膜４７を貫通する第１ビットラインコンタクトホール４７ａによって露出することができ、前記第２磁気抵抗体４５ｂ、すなわち前記第２上部電極４３ｂは前記第２層間絶縁膜４７を貫通する第２ビットラインコンタクトホール４７ｂによって露出することができる。前記第２層間絶縁膜４７上に第１ないし第３ビットライン４９ａ、４９ｂ、４９ｃが配置される。前記第１ビットライン４９ａは前記第１活性領域３ａの上部の第１及び第２上部電極４３ａ、４３ｂを露出させる前記第１及び第２ビットラインコンタクトホール４７ａ、４７ｂを介して前記第１活性領域３ａ上の第１及び第２磁気抵抗体４５ａ、４５ｂに電気的に接続され、前記第２ビットライン４９ｂは前記第２活性領域３ｂの上部の第１及び第２上部電極４３ａ、４３ｂを露出させる前記第１及び第２ビットラインコンタクトホール４７ａ、４７ｂを介して前記第２活性領域３ｂ上の第１及び第２磁気抵抗体４５ａ、４５ｂに電気的に接続される。同様に、前記第３ビットライン４９ｃは前記第３活性領域３ｃの上部の第１及び第２上部電極４３ａ、４３ｂを露出させる前記第１及び第２ビットラインコンタクトホール４７ａ、４７ｂを介して前記第３活性領域３ｃ上の第１及び第２磁気抵抗体４５ａ、４５ｂに電気的に接続される。前記ビットライン４９ａ、４９ｂ、４９ｃは前記ワードライン５５ａ、５５ｂの上部を横切るように配置することができる。
【００４８】
一方、前記磁気抵抗体４５ａ、４５ｂのそれぞれは平面で見た場合、長さＬＭ及び前記長さＬＭよりも小さい幅ＷＭを有する長方形状、または楕円形状を有することができる。この場合、前記磁気抵抗体４５ａ、４５ｂは図１に示されたように前記ビットライン４９ａ、４９ｂ、４９ｃに平行するように配列させることが好ましい。
【００４９】
前記ビットライン４９ａ、４９ｂ、４９ｃ及び前記第２層間絶縁膜４７上に第３層間絶縁膜５１が供給されて、前記第３層間絶縁膜５１上に第１ないし第３補助配線（ａｕｘｉｌｉａｒｙ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  ｌｉｎｅｓ）、例えば第１ないし第３サブビットライン５３ａ、５３ｂ、５３ｃが供給できる。前記第１ないし第３サブビットライン５３ａ、５３ｂ、５３ｃはそれぞれ前記第１ないし第３ビットライン４９ａ、４９ｂ、４９ｃの上部に配置することができる。すなわち、前記サブビットライン５３ａ、５３ｂ、５３ｃは前記ビットライン４９ａ、４９ｂ、４９ｃ及び前記磁気抵抗体４５ａ、４５ｂに平行に配置される。
【００５０】
図５は本発明の実施形態による書込み方法、すなわちプログラム方法を説明するためのタイミングダイヤグラムである。
【００５１】
図１ないし図５を参照すると、前記ワードライン５５ａ、５５ｂの中から選択されたいずれか一つと前記ビットライン４９ａ、４９ｂ、４９ｃの中から選択されたいずれか一つにそれぞれ第１及び第２書込み信号、すなわちワードライン信号φＷ及びメイン書込み信号φＢを印加する。前記ワードライン信号φＷは、所定の時間ＴＷ間、前記アクセスＭＯＳトランジスタＴＡ１、ＴＡ２のスレッショルド電圧よりも高いワードライン電圧ＶＷを有する電圧パルス信号とすることができる。従って、前記選択されたワードラインに接続されたアクセスＭＯＳトランジスタは前記ワードライン電圧ＶＷが印加される間にターンオンされる。また、前記メイン書込み信号φＢはワードライン信号φＷが印加される間に前記選択されたビットラインに電流を加える電流パルス信号とすることができる。その結果、前記選択されたワードライン及び前記選択されたビットラインに接続された磁気ラムセルが選択され、前記選択された磁気ラムセルの磁気トンネル接合構造体及びこれに直列接続されたアクセスＭＯＳトランジスタを介して電流が流れる。例えば、前記第１ワードライン５５ａ及び前記第２ビットライン４９ｂにそれぞれ前記ワードライン信号φＷ及びメイン書込み信号φＢを印加すると、前記第１ワードライン５５ａ及び第２ビットライン４９ｂに接続された磁気ラムセルＣが選択され、前記選択された磁気ラムセルＣの磁気トンネル接合構造体４１ａを介してメイン書込み電流が流れる。
【００５２】
前記メイン書込み電流は前記選択された磁気トンネル接合構造体４１ａの自由層３９ａからそれの固定層２９ａに向けて流れる正の書込み電流＋ＩＷ１とするか、または前記選択された固定層２９ａから前記選択された自由層３９ａに向けて流れる負の書込み電流−ＩＷ１とすることができる。すなわち、本実施形態で、前記正の書込み電流＋ＩＷ１は図２及び図３に示すように前記選択された磁気トンネル接合構造体４１ａ内で負のｚ軸方向に向けて流れて、前記負の書込み電流−ＩＷ１は図２及び図３に示すように正のｚ軸方向に向けて流れる。すなわち、前記正の書込み電流＋ＩＷ１が流れる間、電子は前記正のｚ軸方向に向けて流れて、前記負の書込み電流−ＩＷ１の流れる間、電子は前記負のｚ軸方向に向けて流れる。
【００５３】
プログラム動作（書込み動作）の間に前記共通ソースライン１３ｓが接地された場合、前記正の書込み電流＋ＩＷ１は前記選択されたビットライン、すなわち前記第２ビットライン４９ｂに正の第１プログラム電圧＋ＶＰ１を印加することによって発生する。同様に、前記プログラム動作（書込み動作）の間に前記共通ソースライン１３ｓが接地された場合、前記負の書込み電流−ＩＷ１は前記選択されたビットライン、すなわち前記第２ビットライン４９ｂに負の第１プログラム電圧−ＶＰ１を印加することによって発生する。
【００５４】
前記正の書込み電流＋ＩＷ１が前記選択された磁気トンネル接合構造体４１ａを介して流れると、前記選択された固定層２９ａを通過する電子の殆んどは、前記選択された固定層２９ａ内の固定された磁気分極と同一の磁化方向を示すスピンを有するように変化する。例えば、前記選択された固定層２９ａ内の多数の磁気分極がアップスピン（ｕｐ−ｓｐｉｎ）を有する場合、前記選択された固定層２９ａを通る電子の殆んどはアップスピンを有するように変化する。特に、前記選択された固定層２９ａが上述のように合成反強磁性層なら、前記電子の殆んどは前記合成反強磁性固定層の前記上部強磁性層２７ａと同一の磁化方向を示すスピンを有するように変化する。
【００５５】
前記アップスピン電子は前記トンネリング絶縁層３１ａを通って前記選択された自由層３９ａに達する。前記選択された自由層３９ａに達する前記アップスピン電子の数は前記正の書込み電流（＋ＩＷ１）の電流密度と比例する。従って、前記正の書込み電流密度を増やせると、前記選択された自由層３９ａは初期の磁化方向にかかわらず、前記選択された固定層２９ａ内の固定された磁気分極に平行な多数の磁気分極を有することができる。これは前記選択された自由層３９ａ内に注入された前記アップスピン電子に因る。前記選択された自由層３９ａが上述のように合成反強磁性層である場合、前記正の書込み電流＋ＩＷ１は前記合成反強磁性自由層の前記下部強磁性層３３ａ内の磁気分極を前記選択された固定層２９ａ内の固定された磁気分極に平行にする。
【００５６】
前記選択された固定層２９ａ及び前記選択された自由層３９ａのすべてが図２及び図３に示されたように合成反強磁性層の場合、前記正の書込み電流＋ＩＷ１は前記合成反強磁性自由層の前記下部強磁性層３３ａ内の磁気分極を、前記合成反強磁性固定層２９ａの前記上部強磁性層２７ａ内の固定された磁気分極に平行にする。すなわち、前記正の書込み電流密度が特定の電流密度よりも大きければ、前記選択された磁気トンネル接合構造体４１ａは最小抵抗値を有するようにスイッチングすることができる。
【００５７】
前記負の書込み電流−ＩＷ１が前記選択された磁気トンネル接合構造体４１ａを介して流れると、前記選択された自由層３９ａ内に電子が注入される。前記電子はアップスピン電子及びダウンスピン電子を含む。前記選択された固定層２９ａ内の固定された磁気分極の殆んどがアップスピンを有するなら、前記選択された自由層３９ａ内に注入された前記アップスピン電子だけが前記選択されたトンネリング絶縁層３１ａを通って前記選択された固定層２９ａに達し、前記選択された自由層３９ａ内に注入された前記ダウンスピン電子は前記選択された自由層３９ａ内に蓄積される。前記選択された自由層３９ａ内に注入される前記アップスピン電子及び前記ダウンスピン電子の数も前記負の書込み電流−ＩＷ１の電流密度に比例する。従って、前記負の書込み電流密度を増やすと、前記選択された自由層３９ａは初期の磁化方向にかかわらず、前記選択された固定層２９ａの磁化方向に反平行する多数の磁気分極を有することができる。すなわち、前記負の書込み電流密度が特定の電流密度よりも大きい場合、前記選択された磁気トンネル接合構造体４１ａは最大抵抗値を有するようにスイッチングできる。
【００５８】
上述のように前記スピン注入メカニズムを用いて前記選択された磁気ラムセルをスイッチングさせるためには、前記書込み電流密度が前記特定の電流密度よりも大きくなければならない。この場合、前記アクセスＭＯＳトランジスタは前記特定の電流密度よりも大きい書込み電流を生成させることができる電流駆動能力を有しなければならない。すなわち、前記スピン注入メカニズムを用いて前記選択された磁気ラムセルにプログラムさせる場合、前記アクセスＭＯＳトランジスタを縮小させるのには限界もある。すなわち、磁気ラム素子の集積度を改善させるのに限界があると言うことになる。従って、本発明の実施形態は前記選択された磁気ラムセルをうまくスイッチングさせるのに必要とする前記書込み電流密度を低減することができる書込み方法（プログラム方法）を提供するために前記メイン書込み信号に加えて補助信号を印加することを採択した。
【００５９】
図１ないし図５を再び参照すると、本発明の実施形態によるプログラム方法は前記ワードライン信号φＷ及び前記メイン書込み信号φＢの印加に加えて前記選択された磁気トンネル接合構造体４１ａの磁化困難磁界（ｈａｒｄ  ｍａｇｎｅｔｉｃ  ｆｉｅｌｄ）Ｈｈを生成させるための補助書込み信号（ａｕｘｉｌｉａｒｙ  ｗｒｉｔｉｎｇ  ｓｉｇｎａｌ）φＨを印加することを含む。前記磁化困難磁界Ｈｈは前記選択された磁気トンネル接合構造体４１ａを横切る方向、すなわち前記選択された磁気トンネル接合構造体４１ａの幅ＷＭ方向に平行な磁界である。従って、前記磁化困難磁界Ｈｈは前記選択された磁気トンネル接合構造体４１ａに隣接しながら平行するように配置された補助配線を介して流れる補助書込み電流ＩＷ２によって誘導できる。
【００６０】
具体的に、前記補助書込み電流ＩＷ２は、図２及び図３に示されたように前記選択された磁気トンネル接合構造体４１ａの上部に配置された前記第２サブビットライン５３ｂに第２プログラム電圧ＶＰ２を印加することによって発生することができる。前記補助書込み電流ＩＷ２は前記メイン書込み電流＋ＩＷ１または−ＩＷ１の方向にかかわらず、正のｘ軸方向または負のｘ軸方向に向けて流れることができる。前記補助書込み電流ＩＷ２が前記正のｘ軸方向に向けて流れる場合、前記選択された磁気トンネル接合構造体４１ａ内で前記磁化困難磁界Ｈｈは正のｙ軸方向に平行である。これとは反対に、前記補助書込み電流ＩＷ２が前記負のｘ軸方向に向けて流れる場合、前記選択された磁気トンネル接合構造体４１ａ内で前記磁化困難磁界Ｈｈは負のｙ軸方向に平行である。
【００６１】
前記メイン書込み電流が流れる間、前記磁化困難磁界Ｈｈが発生すると、前記選択された磁気トンネル接合構造体４１ａは前記磁化困難磁界Ｈｈの存在により簡単にスイッチングされることができる。例えば、前記正の書込み電流＋ＩＷ１が流れる間、前記磁化困難磁界Ｈｈが発生すると、前記選択された自由層３９ａ内の磁気分極は前記正の書込み電流＋ＩＷ１が減少しても前記磁化困難磁界Ｈｈの支援で前記選択された固定層２９ａ内の磁気分極に平行するように配列することができる。同様に、前記負の書込み電流−ＩＷ１が流れる間、前記磁化困難磁界Ｈｈが発生すると、前記選択された自由層３９ａ内の磁気分極は前記正の書込み電流−ＩＷ１が減少しても前記磁化困難磁界Ｈｈの支援で前記選択された固定層２９ａ内の磁気分極に反平行するように配列することができる。すなわち、前記磁化困難磁界Ｈｈは前記選択された磁気トンネル接合構造体４１ａを成功的にスイッチングさせるのに必要とする最小メイン書込み電流を減少する。
【００６２】
前記メイン書込み信号φＢは前記ワードライン電圧ＶＷが印加される前にターンオンできる。また、前記メイン書込み電流＋ＩＷ１または−ＩＷ１は前記ワードライン信号φＷがターンオフされた後にも一定期間、持続的に印加することができる。さらに、前記補助書込み信号φＨは前記メイン書込み電流＋ＩＷ１または−ＩＷ１が加えられた後にターンオンすることができる。さらに、前記補助書込み信号φＨは前記メイン書込み電流＋ＩＷ１または−ＩＷ１の供給が中断される前にターンオフされることが好ましい。これは前記メイン書込み信号φＢがターンオフされた後にも前記補助書込み電流ＩＷ２が持続的に加えられると前記選択された自由層３９ａ内の磁気分極が不安定な状態を有するからである。
【００６３】
一方、前記選択された磁気ラムセルＣにプログラムさせる間、前記選択されなかった（非選択）ワードライン、すなわち前記第２ワードライン５５ｂには前記アクセスＭＯＳトランジスタＴＡ１、ＴＡ２のスレッショルド電圧よりも低い電圧を印加して前記第２ワードライン５５ｂに接続された前記第２アクセスＭＯＳトランジスタＴＡ２をターンオフさせる。例えば、前記第２ワードライン５５ｂは前記プログラム動作の間、接地されることができる。さらに、前記選択されなかったビットライン、すなわち前記第１及び第３ビットライン４９ａ、４９ｃは前記プログラム動作の間にフローティングされるか、または前記共通ソースライン１３ｓと同一の電位を有することができる。
【００６４】
前記複数の磁気ラムセルの中から選択されたいずれか一つに保存されたデータを読み出す方法は前記選択された磁気ラムセルの磁気トンネル接合構造体の両端に読出し電圧ＶＲを印加することで成り立つ。例えば、前記選択された磁気ラムセルＣに保存されたデータを読み出すためには、前記第１ワードライン５５ａに図５に示すワードライン電圧ＶＷを印加して前記第１ワードライン５５ａに接続された第１アクセスＭＯＳトランジスタＴＡ１をターンオンさせ、前記共通ソースライン１３ｓ及び前記第２ビットライン４９ｂにそれぞれの接地電圧及び前記読出し電圧ＶＲを印加する。その結果、前記選択された磁気ラムセルＣの磁気トンネル接合構造体を介して読出し電流が流れ、前記読出し電流の量によって前記選択された磁気ラムセルのデータが論理「０」または論理「１」に判別される。この場合、前記読出し電圧は前記読出し電流がメイン書込み電流よりも小さいように十分低い電圧でなければならない。
【００６５】
前記書込み方法及び読出し方法は、次の表１に記載されたように要約することができる。
【００６６】
【表１】
2006054046.tif 000003
【００６７】
上述の実施形態による書込み方法及び読出し方法は、図１ないし図４に示す磁気ラムセルを有する半導体素子に限定されなく、多様な他の形態を有する磁気ラム素子に適用することができる。例えば、前記書込み方法は、図６ないし図９に示された磁気ラムセルアレイ領域を有する半導体素子にも適用することができる。
【００６８】
図６は図５を参照して説明された書込み方法を適用するのに適した他の磁気ラムセルアレイ領域の一部を示す平面図であり、図７及び図８はそれぞれ図６のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’線の断面図である。また、図９は図６で示す磁気ラムセルアレイ領域の等価回路図である。
【００６９】
図６ないし図９で、集積回路基板１から第１層間絶縁膜１６までのすべての構造は図１ないし図４を参照して説明されたものと同様である。また、前記第１層間絶縁膜１６を貫通する第１及び第２ドレインコンタクトプラグ１７ｄ’、１７ｄ”も図１ないし図４を参照して説明されたものと同様な構造を有する。前記第１層間絶縁膜１６上に第１及び第２磁気抵抗体４５ａ’、４５ｂ’が供給される。前記第１磁気抵抗体４５ａ’はそれぞれ前記第１ドレインコンタクトプラグ１７ｄ’を覆うように配置され、前記第２磁気抵抗体４５ｂ’はそれぞれ前記第２ドレインコンタクトプラグ１７ｄ”を覆うように配置される。
【００７０】
前記第１及び第２磁気抵抗体４５ａ’、４５ｂ’は図１ないし図４を参照して説明された前記第１及び第２磁気抵抗体４５ａ、４５ｂのように平面図で示された場合、長方形状または楕円形状を有することができる。すなわち、前記第１及び第２磁気抵抗体４５ａ’、４５ｂ’のそれぞれは幅ＷＭ及び長さＬＭを有することができる。しかしながら、前記第１及び第２磁気抵抗体４５ａ’、４５ｂ’は図６ないし図８に示されたように前記ワードライン５５ａ、５５ｂに平行するように配列される。すなわち、前記第１及び第２磁気抵抗体４５ａ’、４５ｂ’はｙ軸に平行するように配置される。前記第１及び第２磁気抵抗体４５ａ’、４５ｂ’は図１ないし図３を参照して説明された前記第１及び第２磁気抵抗体４５ａ、４５ｂと同一の積層構造を有することができる。
【００７１】
前記第１及び第２磁気抵抗体４５ａ’、４５ｂ’を有する基板上に図１ないし図３を参照して説明された前記第２層間絶縁膜４７、前記第１ないし第３ビットライン４９ａ、４９ｂ、４９ｃ及び前記第３層間絶縁膜５１が供給される。すなわち、前記第１ビットライン４９ａは前記第１活性領域３ａ上に形成された前記第１及び第２磁気抵抗体４５ａ’、４５ｂ’に電気的に接続され、前記第２ビットライン４９ｂは前記第２活性領域３ｂ上に形成された前記第１及び第２磁気抵抗体４５ａ’、４５ｂ’に電気的に接続される。同様に、前記第３ビットライン４９ｃは前記第３活性領域３ｃ上に形成された前記第１及び第２磁気抵抗体４５ａ’、４５ｂ’に電気的に接続される。
【００７２】
前記第３層間絶縁膜５１上に図１ないし図４に示す前記サブビットライン５３ａ、５３ｂ、５３ｃの替わりに第１及び第２デジットライン６１ａ、６１ｂが供給される。前記第１及び第２デジットライン６１ａ、６１ｂは前記ビットライン４９ａ、４９ｂ、４９ｃの上部を横切るように配置される。すなわち、前記第１及び第２デジットライン６１ａ、６１ｂは前記磁気抵抗体４５ａ’、４５ｂ’に平行に配置される。また、前記第１デジットライン６１ａは前記第１磁気抵抗体４５ａ’の上部に位置することができ、前記第２デジットライン６１ｂは前記第２磁気抵抗体４５ｂ’の上部に位置することができる。従って、前記第１デジットライン６１ａを介して流れる電流は前記第１磁気抵抗体４５ａ’の磁化困難磁界Ｈｈを発生させることができ、前記第２デジットライン６１ｂを介して流れる電流は前記第２磁気抵抗体４５ｂ’の磁化困難磁界Ｈｈを発生させることができる。
【００７３】
図５を再び参照して、図６ないし図９に示す磁気ラムセルの中のいずれか一つを選択的にプログラムさせる方法を簡単に説明する。まず、前記ワードライン５５ａ、５５ｂの中から選択されたいずれか一つと前記ビットライン４９ａ、４９ｂ、４９ｃの中から選択されたいずれか一つにそれぞれ前記ワードライン信号φＷ及び前記メイン書込み信号φＢを印加する。その結果、前記選択されたワードライン及び前記選択されたビットラインに接続された磁気ラムセルが選択される。例えば、前記第１ワードライン５５ａ及び前記第２ビットライン４９ｂにそれぞれ前記ワードライン信号φＷ及び前記メイン書込み信号φＢを印加すると、前記第１ワードライン５５ａ及び第２ビットライン４９ｂに接続された磁気ラムセルＣ’が選択され、前記選択された磁気ラムセルＣ’の磁気抵抗体４１ａ’を介して前記正の書込み電流＋ＩＷ１または前記負の書込み電流−ＩＷ１が流れる。
【００７４】
さらに、前記ワードライン信号φＷ及び前記メイン書込み信号φＢが印加される間、前記第１デジットライン６１ａに前記補助書込み信号φＨ、すなわち前記補助書込み電流ＩＷ２を印加すると、前記選択された磁気抵抗体４１ａ’の磁化困難磁界Ｈｈが発生する。この場合、前記磁化困難磁界Ｈｈは、前記選択された磁気抵抗体４１ａ’内で正のｘ軸方向または負のｘ軸方向に平行である。その結果、前記メイン書込み信号φＢが前記正の書込み電流＋ＩＷ１である場合、前記選択された磁気抵抗体４１ａ’は最小抵抗値を有するようにスイッチングでき、前記メイン書込み信号φＢが前記負の書込み電流−ＩＷ１である場合、前記選択された磁気抵抗体４１ａ’は最大抵抗値を有するようにスイッチングできる。
（実験例）
図１０は本発明の実施形態による書込み方法が適用された磁気ラムセルのスイッチングループを示すグラフである。図１０において、横軸は前記磁気ラムセルの磁気抵抗体を通るメイン書込み電流を発生させるために前記磁気ラムセルに電気的に接続されたビットラインに印加されるビットライン電圧ＶＢを示し、縦軸は前記ビットライン電圧ＶＢによる前記磁気抵抗体の電気的な抵抗ＲＭを示す。前記磁気ラムセルは図６ないし図９を参照して説明されたものと同一構造を有するように形成された。すなわち、前記磁気ラムセルは前記ビットラインの上部を横切るデジットラインを有するように形成され、前記磁気抵抗体は前記デジットラインに平行するように形成された。
【００７５】
前記磁気抵抗体は、平面図から見た場合は、０．３５μｍの幅及び０．８５μｍの長さを有するように形成された。前記ビットライン電圧ＶＢが印加される間、前記デジットラインには常に１２ｍＡのデジットライン電流（すなわち、補助書込み電流）が加えられた。また、前記磁気抵抗体の磁気トンネル接合構造体はピニング層、合成反強磁性固定層、トンネリング絶縁層及び合成反強磁性自由層を順に積層させて形成した。前記ピニング層は１５０Åの厚さを有する白金マンガン層（ＰｔＭｎ  ｌａｙｅｒ）で形成してあって、前記合成反強磁性固定層は１５Åの厚さを有する下部コバルト鉄層（ＣｏＦｅ  ｌａｙｅｒ）、８Åの厚さを有するルテニウム層及び１５Åの厚さを有する上部コバルト鉄層（ＣｏＦｅ  ｌａｙｅ）を順に積層させて形成した。前記トンネリング絶縁層は１２Åの厚さを有するアルミニウム酸化膜で形成してあって、前記合成反強磁性自由層は３０Åの厚さを有する下部ニッケル鉄層（ＮｉＦｅ  ｌａｙｅｒ）、８Åの厚さを有するルテニウム層及び１５Åの厚さを有する上部ニッケル鉄層（ＮｉＦｅ  ｌａｙｅｒ）を順に積層させて形成した。すなわち、前記合成反強磁性固定層の前記上部コバルト鉄層は前記トンネリング絶縁層（アルミニウム酸化膜）の下部面に接触するように形成してあって、前記合成反強磁性自由層の前記下部ニッケル鉄層は前記トンネリング絶縁層（アルミニウム酸化膜）の上部面に接触するように形成された。
【００７６】
説明の便宜のために、前記自由層（下部ニッケル鉄層）内の磁気分極が前記固定層（上部コバルト鉄層）内の磁気分極に平行の場合、前記磁気抵抗体が論理「０」状態を有すると定義することもできる。また、前記自由層（下部ニッケル鉄層）内の磁気分極が前記固定層（上部コバルト鉄層）内の磁気分極に反平行の場合、前記磁気抵抗体が論理「１」状態を有すると定義することができる。
【００７７】
図１０を参照すると、前記磁気抵抗体が論理「１」の状態を有する際、前記磁気抵抗体は０ボルトに近い低いビットライン電圧ＶＢで約２０００オームのオフ抵抗値（ｏｆｆ−ｒｅｓｉｓｔａｎｃｅ）Ｒｏｆｆを示した。正のメイン書込み電流を生成させるために前記ビットライン電圧ＶＢを正の方向で増加させた際、前記磁気抵抗体の抵抗ＲＭは曲線１０１に沿って減少した。前記ビットライン電圧ＶＢが約＋０．７ボルトに達した時、前記磁気抵抗体は約１２５０オームの抵抗を示した後にスイッチングされた。すなわち、前記磁気抵抗体に１．８８ｍＡ／μｍ２の低い電流密度を有する正のメイン書込み電流が加えられた時、前記磁気抵抗体は論理「０」状態を有するようにスイッチングされた。前記論理「０」状態を有する磁気抵抗体の抵抗ＲＭは正のビットライン電圧＋ＶＢで曲線１０２に沿って変化した。すなわち、前記論理「０」状態を有する磁気抵抗体は０ボルトに近い低いビットライン電圧ＶＢで約１７００オームのオン抵抗値（ｏｎ−ｒｅｓｉｓｔａｎｃｅ）Ｒｏｎを示した。一方、前記論理「０」状態を有する磁気抵抗体に１．８８ｍＡ／μｍ２よりも大きい電流密度を有する正のメイン書込み電流が加えられても、前記磁気抵抗体は論理「０」状態を持続的に保持した。
【００７８】
続いて、前記論理「０」状態を有する磁気抵抗体に負のビットライン電圧−ＶＢを印加した時、前記磁気抵抗体の抵抗ＲＭは曲線１０３に沿って減少した。前記ビットライン電圧ＶＢが約−０．９ボルトに達した際、前記磁気抵抗体は約１２５０オームの抵抗を示した後、論理「１」状態を有するようにスイッチングされた。すなわち、前記磁気抵抗体に約２．４２ｍＡ／μｍ２の低い電流密度を有する負のメイン書込み電流が加えられた際、前記磁気抵抗体は論理「１」状態を有するようにスイッチングされた。前記論理「１」状態を有する磁気抵抗体の抵抗ＲＭは負のビットライン電圧−ＶＢで曲線１０４に沿って変化した。前記論理「１」状態を有する磁気抵抗体は０ボルトに近い低いビットライン電圧ＶＢで前述のように約２０００オームのオフ抵抗値（ｏｆｆ−ｒｅｓｉｓｔａｎｃｅ）Ｒｏｆｆを再び示した。一方、前記論理「１」状態を有する磁気抵抗体に２．４２ｍＡ／μｍ２よりも大きい電流密度を有する負のメイン書込み電流が加えられても、前記磁気抵抗体は論理「１」状態を持続的に維持した。
【００７９】
図１０の測定結果を示す磁気ラムセル内に保存されたデータを読出す方法は表１に記載のように前記磁気ラムセルに電気的に接続されたワードラインにハイレベルを有するワードライン電圧ＶＷを印加して前記磁気ラムセルに電気的に接続されたビットラインに読出し電圧ＶＲを印加することで成り立つ。この場合、前記読出し電圧ＶＲは可能な限り０ボルトに近い低い電圧であることが好ましい。これは、図１０のグラフから分かるように前記読出し電圧（すなわち、ビットライン電圧）が０ボルトに近接するほど前記磁気ラムセル（すなわち、磁気抵抗体）のオフ抵抗Ｒｏｆｆとオン抵抗Ｒｏｎとの差値が増加するからである。すなわち、前記読出し電圧（すなわち、ビットライン電圧）が減少することによって前記磁気ラムセルの感知マージン（ｓｅｎｓｉｎｇ  ｍａｒｇｉｎ）を増加できる。例えば、図１０の測定結果を示す磁気ラムセルの場合、前記読出し電圧として約０．１ないし０．２ボルトの低いビットライン電圧が採択されている。この場合、前記磁気抵抗体のオフ抵抗Ｒｏｆｆとオン抵抗Ｒｏｎとの差は少なくとも２５０オームであることもあり、前記磁気ラムセルの感知マージンを極大化させることができる。
【００８０】
図１１は本発明の実施形態による書込み方法において磁気抵抗体の磁化困難磁界の生成に必要とされる補助書込み信号及びスピン注入に必要とされるメイン書込み信号の相関関係を示すグラフである。図１１において、横軸は磁化困難磁界を生成するための補助書込み電流ＩＷ２を示し、左側の縦軸はビットライン電圧ＶＢを示し、右側の縦軸は前記ビットライン電圧ＶＢに相応するメイン書込み電流ＩＷ１を示す。図１１で示されたデータは図１０のスイッチング特性を示す磁気抵抗体を用いて測定された。
【００８１】
図１１を参照すると、前記補助書込み電流ＩＷ２、すなわちデジットライン電流が増えることによって、前記磁気抵抗体をスイッチングさせるための前記ビットライン電圧ＶＢ、すなわち前記メイン書込み電流ＩＷ１は減少された。例えば、前記デジットライン電流が約６ｍＡから１２ｍＡに増えた時、前記磁気抵抗体をスイッチングさせるための前記メイン書込み電流は約１．３ｍＡから０．３ｍＡに減少された。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施形態によるプログラム方法を適用するのに適した磁気ラム素子の一部を示す平面図である。
【図２】図１のＩ−Ｉ’線の断面図である。
【図３】図１のＩＩ−ＩＩ’線の断面図である。
【図４】図１の磁気ラム素子の等価回路図である。
【図５】本発明の実施形態によるプログラム動作を説明するためのタイミングダイヤグラムである。
【図６】本発明の実施形態によるプログラム動作を適用するのに適した他の磁気ラム素子の一部を示す平面図である。
【図７】図６のＩＩＩ−ＩＩＩ’線の断面図である。
【図８】図６のＩＶ−ＩＶ’線の断面図である。
【図９】図６の磁気ラム素子の等価回路図である。
【図１０】本発明の実施形態によるプログラム動作が適用された磁気抵抗体のスイッチングループを示すグラフである。
【図１１】本発明の実施形態によるプログラム動作において磁化困難磁界（の生成に要求される補助書込み信号とスピン注入に要求されるメイン書込み信号との間の相関関係を示すグラフである。
【符号の説明】
【００８３】
１：集積回路基板、
３ａ、３ｂ、３ｃ：第１、第２、及び第３活性化領域、
５ａ、５ｂ：第１及び第２ゲート電極、
７ｄ’、７ｄ”：第１及び第２ドレイン領域、
７ｓ：共通ソース領域、
９：第１下部層間絶縁膜、
９ｓ：共通ソースラインコンタクトホール、
１１ｓ：ソースラインコンタクトプラグ、
１３ｓ：共通ソースライン、
１５：第１上部層間絶縁膜、
１６：第１層間絶縁膜、
１６ｄ’、１６ｄ”：第１及び第２ドレインコンタクトホール、
１７ｄ’、１７ｄ”：第１及び第２ドレインコンタクトプラグ、
１９ａ、１９ｂ：第１及び第２下部電極、
２１ａ、２１ｂ：第１及び第２ピニング層、
２３ａ、２３ｂ、３３ａ、３３ｂ：第１及び第２下部強磁性層、
２５ａ、２５ｂ、３５ａ、３５ｂ：第１及び第２反磁性性カップリングスペーサ層、
２７ａ、３７ａ、３７ｂ：第１及び第２上部強磁性層、
２９ａ、２９ｂ：第１及び第２固定層、
３１ａ、３１ｂ：第１及び第２トンネル絶縁層、
３９ａ、３９ｂ：第１及び第２自由層、
４１ａ、４１ｂ：第１及び第２磁気トンネル接合構造体、
４３ａ、４３ｂ：第１及び第２上部電極、
４５ａ、４５ａ’：第１磁気抵抗体、
４５ｂ、４５ｂ’：第２磁気抵抗体、
４７：第２層間絶縁膜、
４７ａ、４７ｂ：第１及び第２ビットラインコンタクトホール、
４９ａ、４９ｂ、４９ｃ：第１、第２、及び第３ビットライン、
５１：第３層間絶縁膜、
５３ａ、５３ｂ、５３ｃ：第１、第２、及び第３サブビットライン、
５５ａ、５５ｂ：第１及び第２ワードライン、
６１ａ、６１ｂ：第１及び第２デジットライン。
【図１】
2006054046.tif 000004
【図２】
2006054046.tif 000005
【図３】
2006054046.tif 000006
【図４】
2006054046.tif 000007
【図５】
2006054046.tif 000008
【図６】
2006054046.tif 000009
【図７】
2006054046.tif 000010
【図８】
2006054046.tif 000011
【図９】
2006054046.tif 000012
【図１０】
2006054046.tif 000013
【図１１】
2006054046.tif 000014