【手続補正書】
【提出日】平成19年10月5日(2007.10.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
相変化材料から成るメモリ材料層（２３、４９、９３、１０９、１７９）と、相互に距離を置いて配置された第１電気接点（２５、４７、７３、９７、１１５）および第２電気接点（２７、５１、７５、９７、１１５）であって、これら電気接点を介してメモリ材料層（２３、４９、９３、１０９、１７９）のスイッチングゾーン（３１、６１、１１９、１７７）が電流信号により横断される第１電気接点（２５、４７、７３、９７、１１５）および第２電気接点（２７、５１、７５、９７、１１５）とを備え、
前記電流信号は、結晶相（３）とアモルファス相（５）との間の可逆相変化（１１、１３）、およびスイッチングゾーン（３１、６１、１１９、１７７）における相変化材料の抵抗（７）の変化を誘発するのに用いられる相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）において、
前記スイッチングゾーン（３１、６１、１１９、１７７）が前記第１電気接点（２５、４７、７３、９７、１１５）と第２電気接点（２７、５１、７５、９７、１１５）との間の相変化メモリのリソグラフィ／蒸着面に平行な水平方向（３３、４５、８３）に沿って配置され、
前記スイッチングゾーン（３１、６１、１１９、１７７）を通る前記電流信号の電流伝導（３５、６３、７７）がリソグラフィ／蒸着面に平行な水平方向（３３、４５、８３）に沿って発生し、
前記スイッチングゾーン（３１、６１、１１９、１７７）が、メモリ材料層（２３、４９、９３、１０９、１７９）内の前記第１電気接点（２５、４７、７３、９７、１１５）と第２電気接点（２７、５１、７５、９７、１１５）との間の狭部（６５）に配置され、
前記狭部（６５）のサイズ（６７、D）が、前記第１電気接点（２５、４７、７３、９７、１１５）または第２電気接点（２７、５１、７５、９７、１１５）の位置におけるメモリ材料層（２３、４９、９３、１０９、１７９）のサイズ（６９、１２１）よりも小さく、
前記メモリ材料層（２３、４９、９３、１０９、１７９）が、熱遮蔽層（５７、９１、１０７、１８３）によりヒートシンク（５９、８７、１０５、１８１）から熱遮蔽されていることを特徴とする、相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）。
【請求項２】
請求項１において、前記スイッチングゾーン（３１、６１、１１９、１７７）における前記電流伝導（３５、６３、７７）についてのリソグラフィ／蒸着面に平行な水平方向に対して垂直に形成された横断表面領域が、前記第１電気接点（２５、４７、７３、９７、１１５）または第２電気接点（２７、５１、７５、９７、１１５）における電流伝導についての横断表面領域に比べて狭く、
これら横断表面領域の比率が、１：２〜１：１００の間である、相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）。
【請求項３】
請求項１または２において、
リソグラフィ／蒸着面に平行な水平方向（４５）の前記狭部（６５）のサイズ（６７）が、前記第１電気接点（４７、４９）または第２電気接点（５１、７５）の位置における、リソグラフィ／蒸着面に平行な水平方向（４５）のメモリ材料層（４９）のサイズ（６９）よりも小さい、相変化メモリ（４１、７１）。
【請求項４】
請求項１〜３のいずれかにおいて、リソグラフィ／蒸着面に直交する垂直方向（８５）の前記狭部のサイズ（Ｄ）が、前記第１または第２電気接点（１１５）の位置におけるリソグラフィ／蒸着面に直交する垂直方向（８５）の前記メモリ材料層（１０９）のサイズ（１２１）よりも小さい、相変化メモリ（１０１）。
【請求項５】
請求項１〜４のいずれかにおいて、
前記第１電気接点（２５、４７、７３、９７、１１５）および／または第２電気接点（２７、５１、７５、９７、１１５）が、前記メモリ材料層（２３、４９、９３、１０９、１７９）に直接接触し、
前記スイッチングゾーン（３１、６１、１１９、１７９）が、前記第１電気接点（２５、４７、７３、９７、１１５）および／または第２電気接点（２７、５１、７５、９７、１１５）から距離（７９）を隔ててメモリ材料層（２３、４９、９３、１０９、１７９）内に形成されている、相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）。
【請求項６】
請求項１〜５のいずれかにおいて、前記第１電気接点（４７、１６３）と第２電気接点（５１、１７５）との距離がリソグラフィ／蒸着面に平行な水平方向（４５）に沿って定められており、
前記第１電気接点（４７、１６３）がメモリ材料層（４９、１７９）の下方に配置され、
前記第２電気接点（５１、１７５）がメモリ材料層（４９、１７９）の上方に配置されている、相変化メモリ（４１、１６１、１６２、２１５）。
【請求項７】
請求項１〜５のいずれかにおいて、前記第１電気接点（７３、９７、１１５）と第２電気接点（７５、９７、１１５）との距離がリソグラフィ／蒸着面に平行な水平方向（８３）に沿って定められており、
前記第１電気接点（７３、９７、１１５）および第２電気接点（７５、９７、１１５）が、メモリ材料層（９３、１０９）の上方に配置されている、相変化メモリ（７１、８１、１０１）。
【請求項８】
請求項６または７において、
前記スイッチングゾーン（３１、６１、１１９、１７７）が、前記第１電気接点（２５、４７、７３、９７、１１５）と第２電気接点（２７、５１、７５、９７、１１５）との間の領域で、リソグラフィ／蒸着面に平行な水平方向（３３、４５、８３）に沿って、前記第１電気接点（２５、４７、７３、９７、１１５）の下方かつ第２電気接点（２７、５１、７５、９７、１１５）の上方に配置、あるいは前記第１電気接点（２５、４７、７３、９７、１１５）の上方かつ第２電気接点（２７、５１、７５、９７、１１５）の下方に配置されている、相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）。
【請求項９】
請求項１〜８のいずれかにおいて、
コア形成ゾーン（５５）が前記メモリ材料層（４９）に直接接触している、相変化メモリ（４１、７１）。
【請求項１０】
請求項１〜９のいずれかにおいて、
前記第１電気接点（２５、４７、７３、９７、１１５）および第２電気接点（２７、５１、７５、９７、１１５）ならびに前記メモリ材料層（２３、４９、９３、１０９、１７９）が、基板（８７、１０５、１６９）に施されるＭＥＳＡ構造（８９、１０３）の一部を形成する、相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）。
【請求項１１】
請求項１〜１０のいずれかに記載の１つまたは複数の相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）を備えた相変化メモリアセンブリ（１３１）であって、
各相変化メモリ（１３３、１３４、１３７）の電気接点のいずれか１つ（１３９、１４１、１４３）が、他の相変化メモリの前記電気接点のそれぞれ１つ（１３９、１４１、１４３）と同電位に置かれている、相変化メモリアセンブリ（１３１）。
【請求項１２】
請求項１〜１０のいずれかに記載の相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）および／または請求項１１に記載の相変化メモリアセンブリ（１３１）を備えた、相変化メモリセル（１６７、１８７、２０３）であって、
非線形電流／電圧特性を有する選択ユニット（１６５、１９１）を備えた、相変化メモリセル（１６７、１８７、２０３）。
【請求項１３】
請求項１２において、
前記選択ユニット（１６５、１９１）が、前記相変化メモリ（１６２）および／または相変化メモリアセンブリ内に集積化されている、相変化メモリセル（１６７、１８７、２０３）。
【請求項１４】
請求項１３において、
前記選択ユニット（１６５、１９１）が、前記相変化メモリ（１６２）内の、前記メモリ材料層（１７９）と前記第１電気接点（１６３）との間、および／または前記メモリ材料層（１７９）と前記第２電気接点（１７５）との間に配置されている、相変化メモリセル（１６７、１８７、２０３）。
【請求項１５】
多数の２次元接続され、かつ個々にアドレス指定可能な、請求項１２〜１４のいずれかに記載の相変化メモリセル（１６７、１８７、２０３）を備えた、２Ｄ相変化メモリセルアレイ（２０１、２１３）。
【請求項１６】
上下に重ねて配置された多数の請求項１５に記載の２Ｄ相変化メモリセルアレイ（２０１、２１３）を備えた、３Ｄ相変化メモリセルアレイ（２１１）であって、
相互に直接重ねて配置されたそれぞれの相変化メモリ（２１５）が、共通のビアにより接続されている、３Ｄ相変化メモリセルアレイ（２１１）。
【請求項１７】
請求項１６において、
２Ｄ相変化メモリセルアレイ（２１３）の選択された相変化メモリ（２１５）をアドレス指定するように、相互に直接重ねて配置されたそれぞれの相変化メモリ（２１５）を前記共通ビア（２１９）によって第１電位に切り換えることができ、
そのプロセス中に、任意の他の２Ｄ相変化メモリセルアレイ（２１３）の他のすべての相変化メモリセルを第２電位に切り換えることができる、３Ｄ相変化メモリセルアレイ（２１１）。
【請求項１８】
請求項１〜１０のいずれかに記載の相変化メモリ（２１、４１、７１、８１、１０１、１６１、１６２、２１５）、および／または、
請求項１１に記載の相変化メモリアセンブリ（１３１）、および／または、
請求項１２〜１４のいずれかに記載の相変化メモリセル（１６７、１８７、２０３）、および／または、
請求項１５〜１７のいずれかに記載の相変化メモリセルアレイ（２０１、２１３、２１１）を備え、特定用途向けモジュール（２７７）および集積化メモリ機能および／または論理機能（２３３）を有する電子部品（２２５）。