【手続補正書】
【提出日】平成18年11月17日(2006.11.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路の論理要素を製造するための方法であって、前記論理要素は少なくとも１つの論理演算の実行に適切な回路部分を有し、前記集積回路は基板上に製造され、前記方法は、
第１ゲートを前記基板上に形成する工程と、
第２ゲートを前記基板上に形成する工程と、
前記第２ゲートの第２部分は、前記第１ゲートの第１部分の上方に形成されることによって第１オーバラップゲート領域を形成することと、
ソース領域とドレイン領域の間に電流を流すことを可能とするようにデザインされた活性領域をソース領域とドレイン領域の間で前記基板内に形成する工程と、
前記第１のトランジスタゲートは活性領域部分及びコンタクト領域部分を有し、前記活性領域部分は、前記活性領域の情報にある前記第１のトランジスタゲートの部分に対応することと、
前記第２のトランジスタゲートの複数の部分を除去して、その結果、前記第２のトランジスタゲートの少なくとも一部が前記第１のトランジスタゲートの活性領域全体の上方に形成される、除去の工程と、
論理要素が少なくとも１つの論理演算を行うことができる様式にて論理要素を形成する工程とを備える、集積回路の論理要素を製造するための方法。
方法。
【請求項２】
請求項１に記載の方法であって、
前記基板上に前記第１トランジスタゲートを形成する工程と、
その後、前記基板上に前記第２トランジスタゲートを形成する工程と
をさらに備える方法。
【請求項３】
前記第１オーバラップゲート領域の大部分は前記活性領域の上方にあり、
前記オーバーラップゲート領域の幅は前記活性領域の幅と等しいか、それよりも大きい、請求項１に記載の方法。
【請求項４】
前記第１オーバラップゲート領域の大部分は前記活性領域の上方にあり、
前記第１ゲートの第１の部分は前記活性領域の上方に形成され、
前記第２ゲートの少なくとも一部は前記第１ゲートの第１の部分の全体にわたり、上方に形成されている、請求項１に記載の方法。
【請求項５】
前記第１トランジスタゲートは第１の閾値電圧を備え、
前記第２のトランジスタゲートは前記第１の閾値電圧とは異なる第２の閾値電圧を備える、請求項１に記載の方法。
【請求項６】
前記第１ゲートはフローティングゲートとして機能しないように形成され、
前記第２ゲートはフローティングゲートとして機能しないように形成される、請求項５に記載の方法。
【請求項７】
前記論理要素がメモリ格納処理を実行不能であるように論理要素を形成する、請求項１に記載の方法。
【請求項８】
集積回路の論理要素であって、前記論理要素は少なくとも１つの論理演算を実行可能であり、前記集積回路は基板上に製造され、前記論理要素は、
２つの直列に接続されたトランジスタのパフォーマンス特性に実質的に類似するパフォーマンス特性を示すことに適切な第１の回路部分と、
前記第１の回路部分は、
前記第１の回路部分のソース領域として機能する、基板中の第１ドーピング領域と、
前記第１の回路部分のドレイン領域として機能する、基板中の第２ドーピング領域と、
前記ソースおよびドレイン領域の間の前記基板中に形成されて、前記ソースおよびドレイン領域の間で電流を流すために適切な活性領域と、
前記活性領域の第１の部分の上方に形成された第１ゲートと、
前記第１ゲートと基板の間にて前記第１ゲートが基板との導通が分離されるように形成された第１の誘電体層と、
前記活性領域の第２の部分の上方に形成された第２ゲートと、
前記第２ゲートと基板の間にて前記第２ゲートが基板との導通が分離されるように形成された第２の誘電体層とを備えることと、
前記第２ゲートの第２の部分は前記第１ゲートの第１の部分の上方に形成されることによって第１のオーバーラップ領域を形成し、
前記第１トランジスタゲートは活性領域部分とコンタクト領域部分とを有し、前記活性領域部分は前記第１トランジスタゲートのうち前記活性領域の上方にある部分に対応し、
前記第２トランジスタゲートは該第２トランジスタゲートの少なくとも一部が前記第１トランジスタゲートの活性領域部分の全体にわたり上方に形成されている、集積回路の論理要素。
【請求項９】
前記論理要素は単一のソース領域と単一のドレイン領域とを有する、請求項８に記載の論理要素。
【請求項１０】
前記論理要素は、ＮＡＮＤゲート、ＡＮＤゲート、ＮＯＲゲート、ＯＲゲート、ＸＯＲゲート、ＳＲＡＭセル、およびラッチのグループから選択される要素に対応する、請求項８に記載の論理要素。
【請求項１１】
論理要素の回路部分であって、前記論理要素は集積回路の一部であり、前記論理要素は少なくとも１つの論理演算を実行可能であり、前記集積回路は基板上に製造され、前記回路部分は、
前記回路部分のソース領域として機能する、基板中の第１ドーピング領域と、
前記回路部分のドレイン領域として機能する、基板中の第２ドーピング領域と、
前記ソースおよびドレイン領域の間の前記基板中に形成されて、前記ソースおよびドレイン領域の間で電流を流すことが可能であるようにデザインされた活性領域と、
前記活性領域の第１の部分の上方に形成された第１ゲートと、前記第１ゲートは前記ソース領域とドレイン領域の間の電流の第１活性チャネルの制御に適切であることと、
前記活性領域の第２の部分の上方に形成された第２ゲートと、前記第２ゲートは前記ソース領域とドレイン領域の間の電流の第２活性チャネルの制御に適切であることとを備え、
前記回路部分は２つの直列に接続されたトランジスタのパフォーマンス特性に実質的に類似するパフォーマンス特性を示すために適切であり、
前記活性領域は前記第１活性チャネルと前記第２活性チャネルとを含み、
前記活性領域の第１の部分と第２の部分は全体として、前記活性領域の全体にほぼ対応する、論理要素の回路部分。
【請求項１２】
前記第１ゲートの第１の部分は前記第２ゲートの一部の上方に形成されることによって、第１のオーバーラップゲート領域をなす、請求項１１に記載の論理要素の回路部分。
【請求項１３】
前記回路部分は単一のソース領域と単一のドレイン領域とを有する、請求項１１に記載の論理要素の回路部分。
【請求項１４】
前記回路部分は、
前記ソース領域に対応するソースと、
前記ドレイン領域に対応するドレインと、
前記第１ゲートに対応する第１トランジスタゲートと、
前記第２ゲートに対応する第２トランジスタゲートとを備えたトランジスタに対応し、
前記活性領域は第１活性チャネルと第２活性チャネルとを含む、請求項１１に記載の論理要素の回路部分。
【請求項１５】
前記論理要素は、ＮＡＮＤゲート、ＡＮＤゲート、ＮＯＲゲート、ＯＲゲート、ＸＯＲゲート、ＳＲＡＭセル、およびラッチのグループから選択される要素に対応する、請求項１１に記載の回路部分。
【請求項１６】
集積回路の論理要素であって、該論理要素は少なくとも１つの論理演算を実行可能であり、前記集積回路は基板上に製造され、前記論理要素は、
２つの直列に接続されたトランジスタのパフォーマンス特性に実質的に類似するパフォーマンス特性を示すことに適切な第１の回路部分と、
前記第１の回路部分は、
前記第１の回路部分のソース領域として機能する、基板中に形成された第１ドーピング領域と、
前記第１の回路部分のドレイン領域として機能する、基板中に形成された第２ドーピング領域と、
前記ソースおよびドレイン領域の間の前記基板中に形成されて、前記ソースおよびドレイン領域の間で電流を流すことを可能とさせる活性領域と、
前記活性領域の第１の部分の上方に形成された第１ゲートと、前記第１ゲートは前記ソース領域とドレイン領域の間の電流の第１活性チャネルの制御に適切であることと、
前記活性領域の第２の部分の上方に形成された第２ゲートと、前記第２ゲートは前記ソース領域とドレイン領域の間の電流の第２活性チャネルの制御に適切であることとを備え、
前記論理要素は、ＮＡＮＤゲート、ＡＮＤゲート、ＮＯＲゲート、ＯＲゲート、ＸＯＲゲート、ＳＲＡＭセル、およびラッチのグループから選択される要素に対応する、論理要素。
【請求項１７】
前記第１の回路部分は、
前記ソース領域に対応する単一のソースと、
前記ドレイン領域に対応する単一のドレインとを備え、
前記活性領域は前記第１活性チャネルと前記第２活性チャネルとを有する、請求項１６に記載の論理要素。
【請求項１８】
導電材料の第１の層と、
前記第１の層は少なくとも１つの第１ゲート領域と少なくとも１つの第１の相互接続領域とを備えることと、
導電材料からなり、前記第１の層とは異なる、第２の層と、
前記第２の層は少なくとも１つの第２ゲート領域と少なくとも１つの第２の相互接続領域とを備えることとからなり、
前記少なくとも１つの第１の相互接続領域の少なくとも第１の部分は、前記少なくとも
１つの第２の相互接続領域の少なくとも第２の部分と重なり、
前記第１の層と前記第２の層はポリシリコンの異なる層である、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル。
【請求項１９】
前記第１及び第２の相互接続領域は前記ＳＲＡＭセルの受動部分の上方に形成される請求項１８に記載のＳＲＡＭセル。
【請求項２０】
前記第１の部分及び第２の部分の重なりは、ＳＲＡＭセルの受動部分の上方で生じる、請求項１８に記載のＳＲＡＭセル。