(57)【要約】【課題】  レベルシフト回路を有する複数のＩ／ＯセルがＩ／Ｏ領域に配置された半導体集積回路装置において、Ｉ／Ｏセルのサイズ及びＩ／Ｏセルのピッチを縮小して、小面積で且つより多くの要求ピン数を持つようにする。【解決手段】  入出力セル２１Ａ、２１Ｂは、各々、４個のレベルシフト回路１１、１２ａ〜１２ｃを持つ。電源供給セル２３は、本来は、電源電圧又は接地電圧供給用の配線のみを持つが、３個のレベルシフト回路１３ａ〜１３ｃをも持つ。これ等のレベルシフト回路１３ａ〜１３ｃは、本来は、前記２個の入出力セル２１Ａ、２１Ｂ内に備えられるべきところ、自己の入出力セル２１Ａ、２１Ｂの外部であるＩ／Ｏ領域１０１の所定箇所である電源供給セル２３内に配置される。これ等のレベルシフト回路１３ａ〜１３ｃは、高速動作が要求されない回路であって、２個の入出力セル２１Ａ、２１Ｂで共用される。【選択図】  図７
2006294651.tif 000002
【特許請求の範囲】
【請求項１】
内部論理回路と、
前記内部論理回路の外周囲に位置するＩ／Ｏ領域に配置され、外部信号とのインターフェースを行なう複数のＩ／Ｏセルとを備えた半導体集積回路装置において、
前記複数のＩ／Ｏセルのうち少なくとも１個の所定のＩ／Ｏセルは、少なくとも１個のレベルシフト回路を有し、
前記所定のＩ／Ｏセルのレベルシフト回路は、自己のＩ／Ｏセルの外部であって且つ前記Ｉ／Ｏ領域内の所定箇所に配置される
ことを特徴とする半導体集積回路装置。
【請求項２】
前記請求項１記載の半導体集積回路装置において、
前記所定のＩ／Ｏセルのレベルシフト回路は、
前記Ｉ／Ｏ領域内の所定箇所にて、配線を通じて前記内部論理回路と接続されると共に、他の配線を通じて自己のＩ／Ｏセルと接続される
ことを特徴とする半導体集積回路装置。
【請求項３】
前記請求項１又は２記載の半導体集積回路装置において、
前記所定のＩ／Ｏセルは、
前記内部論理回路と外部との間で信号を入力及び出力する入出力セルである
ことを特徴とする半導体集積回路装置。
【請求項４】
前記請求項１又は２記載の半導体集積回路装置において、
前記所定のＩ／Ｏセルは、
前記内部論理回路の信号を外部に出力する出力セルである
ことを特徴とする半導体集積回路装置。
【請求項５】
前記請求項１又は２記載の半導体集積回路装置において、
前記所定のＩ／Ｏセルは、
外部の信号を前記内部論理回路に入力する入力セルである
ことを特徴とする半導体集積回路装置。
【請求項６】
前記請求項２記載の半導体集積回路装置において、
前記所定のＩ／Ｏセルのレベルシフト回路は、
前記内部論理回路の高速動作と等しい高速動作は要求されず、且つ、前記内部論理回路からの信号を外部信号電圧にアップシフトするレベルアップ回路である
ことを特徴とする半導体集積回路装置。
【請求項７】
前記請求項１又は２記載の半導体集積回路装置において、
前記Ｉ／Ｏ領域に配置されるＩ／Ｏセルには、電源供給セルを含み、
前記所定のＩ／Ｏセルのレベルシフト回路が配置されるＩ／Ｏ領域内の所定箇所は、
前記電源供給セルの内部である
ことを特徴とする半導体集積回路装置。
【請求項８】
前記請求項１又は２記載の半導体集積回路装置において、
前記Ｉ／Ｏ領域に配置されるＩ／Ｏセルには、所定の２個のＩ／Ｏセルの隙間を埋めるスペースセルを含み、
前記所定のＩ／Ｏセルのレベルシフト回路が配置されるＩ／Ｏ領域内の所定箇所は、
前記スペースセルの内部である
ことを特徴とする半導体集積回路装置。
【請求項９】
前記請求項１又は２記載の半導体集積回路装置において、
前記Ｉ／Ｏ領域に配置されるＩ／Ｏセルには、前記Ｉ／Ｏ領域の縦辺と横辺とを繋ぐコーナーセルを含み、
前記所定のＩ／Ｏセルのレベルシフト回路が配置されるＩ／Ｏ領域内の所定箇所は、
前記コーナーセルの内部である
ことを特徴とする半導体集積回路装置。
【請求項１０】
前記請求項１又は２記載の半導体集積回路装置において、
前記Ｉ／Ｏ領域に配置されるＩ／Ｏセルには、外部の信号を前記内部論理回路に入力する入力セルを含み、
前記所定のＩ／Ｏセルのレベルシフト回路が配置されるＩ／Ｏ領域内の所定箇所は、
前記入力セルの内部である
ことを特徴とする半導体集積回路装置。
【請求項１１】
前記請求項１記載の半導体集積回路装置において、
前記所定のＩ／Ｏセルは、前記レベルシフト回路と接続され且つ高速動作が要求されない制御回路を有し、
前記制御回路は、前記レベルシフト回路と共に、自己のＩ／Ｏセルの外部であって且つ前記Ｉ／Ｏ領域内の所定箇所に配置される
ことを特徴とする半導体集積回路装置。
【請求項１２】
前記請求項１１記載の半導体集積回路装置において、
前記制御回路は、
自己のＩ／Ｏセルからの出力電流能力を切り替える出力電流切替制御回路である
ことを特徴とする半導体集積回路装置。
【請求項１３】
前記請求項１１記載の半導体集積回路装置において、
前記制御回路は、
自己のＩ／Ｏセルが有する端子の電位をＨ又はＬに固定するプルアップ又はプルダウン機能を使用するか否かを切り替えるオン／オフ制御回路である
ことを特徴とする半導体集積回路装置。
【請求項１４】
前記請求項１１記載の半導体集積回路装置において、
前記制御回路は、
自己のＩ／Ｏセルが有する端子の電位をＨ又はＬに固定するプルアップ／プルダウン切替制御回路である
ことを特徴とする半導体集積回路装置。
【請求項１５】
前記請求項１又は２記載の半導体集積回路装置において、
前記所定のＩ／Ｏセルは、複数個であり、
前記複数個の所定のＩ／Ｏセルが各々有する少なくとも１個のレベル変換回路は、前記複数個の所定のＩ／Ｏセル間で相互共用され、
前記共用されたレベル変換回路が、自己のＩ／Ｏセルの外部であって且つ前記Ｉ／Ｏ領域内の所定箇所に配置される
ことを特徴とする半導体集積回路装置。
【請求項１６】
前記請求項２記載の半導体集積回路装置において、
前記Ｉ／Ｏ領域内の所定箇所に配置されたレベルシフト回路は、
前記Ｉ／Ｏ領域の外部に配置された配線を通じて自己のＩ／Ｏセルと接続される
ことを特徴とする半導体集積回路装置。
【請求項１７】
前記請求項２記載の半導体集積回路装置において、
前記Ｉ／Ｏ領域内の所定箇所に配置されたレベルシフト回路は、
前記Ｉ／Ｏ領域の上方に配置された配線を通じて自己のＩ／Ｏセルと接続される
ことを特徴とする半導体集積回路装置。
【請求項１８】
半導体集積回路装置の周囲に位置するＩ／Ｏ領域に配置されるＩ／Ｏセルであって、
自己のＩ／Ｏセルは、自己の機能以外の機能のためのレベルシフト回路を備えた
ことを特徴とするＩ／Ｏセル。
【請求項１９】
前記請求項１８記載のＩ／Ｏセルにおいて、
更に、前記レベルシフト回路に接続される制御回路を備えた
ことを特徴とするＩ／Ｏセル。
【請求項２０】
前記請求項１８記載のＩ／Ｏセルにおいて、
前記Ｉ／Ｏセルは電源供給セルである
ことを特徴とするＩ／Ｏセル。
【請求項２１】
前記請求項１８記載のＩ／Ｏセルにおいて、
前記Ｉ／Ｏセルは、所定の２個のＩ／Ｏセルの隙間を埋めるスペースセルである
ことを特徴とするＩ／Ｏセル。
【請求項２２】
前記請求項１８記載のＩ／Ｏセルにおいて、
前記Ｉ／Ｏセルは、前記Ｉ／Ｏ領域の縦辺と横辺とを繋ぐコーナーセルである
ことを特徴とするＩ／Ｏセル。
【請求項２３】
前記請求項１８記載のＩ／Ｏセルにおいて、
前記Ｉ／Ｏセルは、外部の信号を前記内部論理回路に入力する入力セルである
ことを特徴とするＩ／Ｏセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部と内部論理回路との間の入力信号又は出力信号の電位レベルを変換するレベルシフト回路を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
近年のプロセスの微細化に伴い、半導体集積回路の内部回路の電源電圧は低電圧化の傾向にある。一方、電子機器などのシステムでは、そのシステムに使用される半導体素子として、従来の電源電圧を継承しているものもある。従って、これ等の半導体素子と半導体集積回路との間で信号の送受を行う構成では、これら電源電圧の異なる半導体素子と半導体集積回路との間のインターフェースをとるように、半導体集積回路の内部に、信号の電圧レベルを変換するレベルシフト回路が配置されることが一般的に行われている。
【０００３】
また、最近では、半導体集積回路の中でも、低消費電力化のために、各回路ブロック毎に最適な電源電圧を供給することが行われており、これら電源電圧が異なる回路ブロック相互間のインターフェースをとるためにも、レベルシフト回路が使用されている。
【０００４】
このような状況下において、レベルシフト回路を内蔵する半導体集積回路では、例えば、特許文献１に記載されるように、半導体チップの内部電圧と外部電圧との間でレベル変換を行なうために、内部論理回路の外周囲に、インターフェース部としてのＩ／Ｏセルにレベルシフト回路を内蔵している。
【０００５】
図１は、このような半導体集積回路（半導体チップ）の概略レイアウトを示す。同図において、１００は半導体基板、１０２は内部論理回路領域、１０１は前記論理回路領域１０２の外周囲に位置するＩ／Ｏ領域であって、このＩ／Ｏ領域１０１には複数個（同図では３個のみ図示）のＩ／Ｏセル２１、２２、２３が並んで配置される。１０３は半導体基板１００のコーナ部に配置されたコーナーセルである。
【０００６】
図２は、前記Ｉ／Ｏセル（例えば２１）の内部構成の一例を示す。同図に示したＩ／Ｏセル２１は、信号の入出力用を例示しており、外部接続用のパッド１、機能部１８、制御部１９、レベルシフト部２０の４つに大別される。機能部１８は、入力回路２、出力回路３、プルアップ／プルダウン回路４、ＥＳＤ保護回路５で構成される。前記入力回路２は、半導体チップ外部の信号を半導体チップの内部論理回路１６に入力する入力機能を持つ。出力回路３は、内部論理回路１６の信号を半導体チップの外部に出力する出力機能を持つ。また、プルアップ／プルダウン回路４は、入出力セル２１が信号の入力状態及び出力状態の何れでもない状態の時にパッド１を“Ｈ”又は“Ｌ”レベルに固定するためのプルアップ／プルダウン機能を持つ。更に、前記ＥＳＤ保護回路５は、半導体チップの内部に備える各回路をＥＳＤ（Electro Static Discharge）から保護する機能を持つ。
【０００７】
更に、前記制御部１９は、前記入力回路２及び出力回路３を制御すると共にこの信号の入力機能及び出力機能が同時に生じないように制御する入力制御回路６及び出力制御回路７と、前記出力回路３の出力電流能力を複数段階に切り替える出力電流切替制御回路８と、前記プルアップ／プルダウン回路４の動作／非動作を制御するプルアップ／プルダウン・オン・オフ制御回路９と、前記プルアップ／プルダウン回路４によるプルアップ機能及びプルダウン機能の何れを使用するかを制御するプルアップ／プルダウン切替制御回路１０とを備える。前記機能部１９の各制御回路６〜１０は、外部電圧で動作するトランジスタで構成される。
【０００８】
そして、前記レベルシフト部２０は、前記入力回路２用のレベルシフト回路１１と、前記制御部１９の各制御回路６〜１０用の６個のレベルシフト回路１２ａ〜１２ｃ、１３ａ〜１３ｃを備える。これ等のレベルシフト回路は、内部論理回路１６が低電圧電源で動作する回路である場合に、内部論理回路１６から信号を受ける構成ではレベルアップ回路が使用され、内部論理回路１６に信号を出力する構成ではレベルダウン回路が使用される。
【特許文献１】特許第３２３３６２７号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来の半導体集積回路では、例えば図２に示した入出力機能のＩ／Ｏセル２１には、７個のレベルシフト回路が必要であり、このため、Ｉ／Ｏセルのサイズが大きくなってしまう。近年のシステムＬＳＩ化に伴い、半導体チップの必要ピン数が多い状況では、１個のＩ／Ｏセルのサイズが大きくなると、その必要ピン数に等しい個数のＩ／Ｏセルを含むＩ／Ｏ領域も大きくなって、このＩ／Ｏ領域で半導体チップのサイズが律速されてしまい、内部論理回路の配置領域には、何も配置されない無駄なスペースができてしまうなどの欠点が生じる。
【００１０】
そこで、例えば、複数個のレベルシフト回路を半導体チップ内部の論理回路の配置領域に配置することも考えられるが、この考えでも、半導体チップの面積の増大につながり、避けるべきである。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、本発明者等は、Ｉ／Ｏセルの回路構成、及びレイアウトに改善の余地があるかどうか検討した。
【００１２】
その検討の結果、Ｉ／Ｏセルには種々の種類があり、その種類の相違から次のことが判った。図１３及び図１４は各種のＩ／Ｏセルの構成を示す。図１３（ａ）は前記図２に示した入出力機能を持つ入出力セル２１のレイアウト構成を示す。同図（ａ）では、パッド１の図中上方（半導体チップの内方）に機能部１８が、その更に上方に制御部１９が、更にその上方に７個のレベルシフト回路１１〜１３ｃが配置されている。同図（ｂ）は入力セル２２のレイアウト構成を示し、同図（ａ）の入出力セル２１と比較して、機能部１８を構成する入力回路２と、入力制御回路６と、２個のレベルシフト回路１１、１２ａのみが配置される。同図（ｃ）は電源電圧や接地電源を供給する電源供給セル２３のレイアウト構成を示し、パッド１の上方にＥＳＤ保護回路２７が配置され、更にその上方は、リング電源配線（図示せず）のみが位置して、トランジスタ等の半導体素子が配置されないデッドスペース２６となっている。
【００１３】
また、図１４（ａ）は２個のＩ／Ｏセル間のスペースを埋めるスペースセル２４のレイアウト構成を示し、その全てがデッドスペース２６となっている。更に、同図（ｂ）は半導体チップの周囲に配線されるリング電源配線をチップの縦辺と横辺とで繋ぐコーナーセルのレイアウト構成を示し、その全てがデッドスペース２６となっている。これ等のＩ／Ｏセルのうち、特に、備えるべきレベルシフト回路の個数が多い入出力セル２１等のＩ／Ｏセルについては、その一部のレベルシフト回路を自己のＩ／Ｏセル内に設けず、デッドスペースのある他のＩ／Ｏセル内などのＩ／Ｏ領域に配置すれば、最も広い面積を要するＩ／Ｏセルのサイズを小さくでき、その結果、複数のＩ／Ｏセルのピッチも縮小できて、必要ピン数を持つ半導体チップを小面積で構成できることが判った。
【００１４】
以上のことから、本発明の目的は、レベルシフト回路がＩ／Ｏセル内に配置される半導体集積回路において、Ｉ／Ｏセルのピッチを縮小して、必要ピン数を持つ半導体チップを小面積で構成することにある。
【００１５】
前記目的を達成するため、本発明では、所定のＩ／Ｏセルが備えるレベルシフト回路を、自己のＩ／Ｏセルの外部のＩ／Ｏ領域に配置する構成を採用する。
【００１６】
その際、レベルシフト回路を自己のＩ／Ｏセル外に配置すると、このレベルシフト回路と自己のＩ／Ｏセルの内部とを繋ぐ配線が長くなるため、高速動作が必要なレベルシフト回路ではその高速性が阻害される。
【００１７】
そこで、本発明者等が種々のＩ／Ｏセルの内部構成を検討すると、例えば、図２の入出力セル２１では、入力回路２、出力回路３、入力制御回路６及び出力制御回路７は、内部論理回路１６との信号の授受を高速で行う必要から、レベルシフト回路１１、１２ａ〜１２ｃには高速動作性が要求されるが、出力電流切替制御回路８、オン／オフ制御回路９及びプルアップ／ダウン切替制御回路１０は、頻繁には動作せず、一度動作するとその動作を長く保持する動作（ＤＣ的な動作）をして、高速動作性が要求されず、従って、これ等制御回路８〜１０に接続されるレベルシフト回路１３ａ〜１３ｃも高速動作性は要求されないことが判った。
【００１８】
そこで、本発明の追加の目的は、レベルシフト回路を自己のＩ／Ｏセル外に配置する場合にも、内部論理回路の高速動作性を確保することにあり、この追加の目的を達成するように、本発明では、高速動作性が要求されないレベルシフト回路を選択し、このレベルシフト回路を自己のＩ／Ｏセル外に配置する構成を採用する。
【００１９】
すなわち、請求項１記載の発明の半導体集積回路装置は、内部論理回路と、前記内部論理回路の外周囲に位置するＩ／Ｏ領域に配置され、外部信号とのインターフェースを行なう複数のＩ／Ｏセルとを備えた半導体集積回路装置において、前記複数のＩ／Ｏセルのうち少なくとも１個の所定のＩ／Ｏセルは、少なくとも１個のレベルシフト回路を有し、前記所定のＩ／Ｏセルのレベルシフト回路は、自己のＩ／Ｏセルの外部であって且つ前記Ｉ／Ｏ領域内の所定箇所に配置されることを特徴とする。
【００２０】
請求項２記載の発明は、前記請求項１記載の半導体集積回路装置において、前記所定のＩ／Ｏセルのレベルシフト回路は、前記Ｉ／Ｏ領域内の所定箇所にて、配線を通じて前記内部論理回路と接続されると共に、他の配線を通じて自己のＩ／Ｏセルと接続されることを特徴とする。
【００２１】
請求項３記載の発明は、前記請求項１又は２記載の半導体集積回路装置において、前記所定のＩ／Ｏセルは、前記内部論理回路と外部との間で信号を入力及び出力する入出力セルであることを特徴とする。
【００２２】
請求項４記載の発明は、前記請求項１又は２記載の半導体集積回路装置において、前記所定のＩ／Ｏセルは、前記内部論理回路の信号を外部に出力する出力セルであることを特徴とする。
【００２３】
請求項５記載の発明は、前記請求項１又は２記載の半導体集積回路装置において、前記所定のＩ／Ｏセルは、外部の信号を前記内部論理回路に入力する入力セルであることを特徴とする。
【００２４】
請求項６記載の発明は、前記請求項２記載の半導体集積回路装置において、前記所定のＩ／Ｏセルのレベルシフト回路は、前記内部論理回路の高速動作と等しい高速動作は要求されず、且つ、前記内部論理回路からの信号を外部信号電圧にアップシフトするレベルアップ回路であることを特徴とする。
【００２５】
請求項７記載の発明は、前記請求項１又は２記載の半導体集積回路装置において、前記Ｉ／Ｏ領域に配置されるＩ／Ｏセルには、電源供給セルを含み、前記所定のＩ／Ｏセルのレベルシフト回路が配置されるＩ／Ｏ領域内の所定箇所は、前記電源供給セルの内部であることを特徴とする。
【００２６】
請求項８記載の発明は、前記請求項１又は２記載の半導体集積回路装置において、前記Ｉ／Ｏ領域に配置されるＩ／Ｏセルには、所定の２個のＩ／Ｏセルの隙間を埋めるスペースセルを含み、前記所定のＩ／Ｏセルのレベルシフト回路が配置されるＩ／Ｏ領域内の所定箇所は、前記スペースセルの内部であることを特徴とする。
【００２７】
請求項９記載の発明は、前記請求項１又は２記載の半導体集積回路装置において、前記Ｉ／Ｏ領域に配置されるＩ／Ｏセルには、前記Ｉ／Ｏ領域の縦辺と横辺とを繋ぐコーナーセルを含み、前記所定のＩ／Ｏセルのレベルシフト回路が配置されるＩ／Ｏ領域内の所定箇所は、前記コーナーセルの内部であることを特徴とする。
【００２８】
請求項１０記載の発明は、前記請求項１又は２記載の半導体集積回路装置において、前記Ｉ／Ｏ領域に配置されるＩ／Ｏセルには、外部の信号を前記内部論理回路に入力する入力セルを含み、前記所定のＩ／Ｏセルのレベルシフト回路が配置されるＩ／Ｏ領域内の所定箇所は、前記入力セルの内部であることを特徴とする。
【００２９】
請求項１１記載の発明は、前記請求項１記載の半導体集積回路装置において、前記所定のＩ／Ｏセルは、前記レベルシフト回路と接続され且つ高速動作が要求されない制御回路を有し、前記制御回路は、前記レベルシフト回路と共に、自己のＩ／Ｏセルの外部であって且つ前記Ｉ／Ｏ領域内の所定箇所に配置されることを特徴とする。
【００３０】
請求項１２記載の発明は、前記請求項１１記載の半導体集積回路装置において、前記制御回路は、自己のＩ／Ｏセルからの出力電流能力を切り替える出力電流切替制御回路であることを特徴とする。
【００３１】
請求項１３記載の発明は、前記請求項１１記載の半導体集積回路装置において、前記制御回路は、自己のＩ／Ｏセルが有する端子の電位をＨ又はＬに固定するプルアップ又はプルダウン機能を使用するか否かを切り替えるオン／オフ制御回路であることを特徴とする。
【００３２】
請求項１４記載の発明は、前記請求項１１記載の半導体集積回路装置において、前記制御回路は、自己のＩ／Ｏセルが有する端子の電位をＨ又はＬに固定するプルアップ／プルダウン切替制御回路であることを特徴とする。
【００３３】
請求項１５記載の発明は、前記請求項１又は２記載の半導体集積回路装置において、前記所定のＩ／Ｏセルは、複数個であり、前記複数個の所定のＩ／Ｏセルが各々有する少なくとも１個のレベル変換回路は、前記複数個の所定のＩ／Ｏセル間で相互共用され、前記共用されたレベル変換回路が、自己のＩ／Ｏセルの外部であって且つ前記Ｉ／Ｏ領域内の所定箇所に配置されることを特徴とする。
【００３４】
請求項１６記載の発明は、前記請求項２記載の半導体集積回路装置において、前記Ｉ／Ｏ領域内の所定箇所に配置されたレベルシフト回路は、前記Ｉ／Ｏ領域の外部に配置された配線を通じて自己のＩ／Ｏセルと接続されることを特徴とする。
【００３５】
請求項１７記載の発明は、前記請求項２記載の半導体集積回路装置において、前記Ｉ／Ｏ領域内の所定箇所に配置されたレベルシフト回路は、前記Ｉ／Ｏ領域の上方に配置された配線を通じて自己のＩ／Ｏセルと接続されることを特徴とする。
【００３６】
請求項１８記載の発明のＩ／Ｏセルは、半導体集積回路装置の周囲に位置するＩ／Ｏ領域に配置されるＩ／Ｏセルであって、自己のＩ／Ｏセルは、自己の機能以外の機能のためのレベルシフト回路を備えたことを特徴とする。
【００３７】
請求項１９記載の発明は、前記請求項１８記載のＩ／Ｏセルにおいて、更に、前記レベルシフト回路に接続される制御回路を備えたことを特徴とする。
【００３８】
請求項２０記載の発明は、前記請求項１８記載のＩ／Ｏセルにおいて、前記Ｉ／Ｏセルは電源供給セルであることを特徴とする。
【００３９】
請求項２１記載の発明は、前記請求項１８記載のＩ／Ｏセルにおいて、前記Ｉ／Ｏセルは、所定の２個のＩ／Ｏセルの隙間を埋めるスペースセルであることを特徴とする。
【００４０】
請求項２２記載の発明は、前記請求項１８記載のＩ／Ｏセルにおいて、前記Ｉ／Ｏセルは、前記Ｉ／Ｏ領域の縦辺と横辺とを繋ぐコーナーセルであることを特徴とする。
【００４１】
請求項２３記載の発明は、前記請求項１８記載のＩ／Ｏセルにおいて、前記Ｉ／Ｏセルは、外部の信号を前記内部論理回路に入力する入力セルであることを特徴とする。
【００４２】
以上により、請求項１〜２３記載の発明では、所定のＩ／Ｏセルに備えるレベルシフト回路が自己のＩ／Ｏセル外のＩ／Ｏ領域の所定箇所に配置されるので、その所定のＩ／Ｏセルの必要面積が縮小されて、Ｉ／Ｏセルのピッチも縮小でき、必要ピン数を持つ半導体チップが小面積で構成される。
【００４３】
特に、請求項６記載の発明では、自己のＩ／Ｏセル外に配置されるレベルシフト回路として、高速動作性が要求されない、即ち、所定動作を長期間維持するＤＣ的な動作を行うものが選択されるので、内部論理回路の高速動作性が良好に確保される。
【００４４】
更に、請求項１１〜１４記載の発明では、所定のＩ／Ｏセルが備えるべき制御回路のうち、自己のＩ／Ｏセル外に配置されるレベルシフト回路に接続され且つ高速動作が要求されない制御回路も、自己のＩ／Ｏセル外に配置されるので、所定のＩ／Ｏセルの必要面積がより一層に縮小されて、必要ピン数を持つ半導体チップがより一層小面積で構成される。
【発明の効果】
【００４５】
以上説明したように、請求項１〜２３記載の発明によれば、Ｉ／Ｏセルの必要面積を縮小して、Ｉ／Ｏセルのピッチを有効に縮小できるので、必要ピン数を持つ半導体チップを小面積で構成できる効果を奏する。
【００４６】
特に、請求項６記載の発明によれば、高速動作性が要求されるレベルシフト回路の高速動作性を確保して、内部論理回路の高速動作性を良好に確保することができる。
【００４７】
更に、請求項１１〜１４記載の発明によれば、Ｉ／Ｏセルの必要面積をより一層に縮小できて、必要ピン数を持つ半導体チップをより一層小面積に構成することが可能である。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の実施形態を、図面を参照しながら説明する。
【００４９】
（実施形態１）
以下、本発明の実施形態１の半導体集積回路装置を図３に基づいて説明する。
【００５０】
尚、全体構成は既に図１に、入出力セルの回路構成は図２に、入出力セルや電源供給セル等の各Ｉ／Ｏセルのレイアウト構成については図１３及び図１４に示し、その説明は既述したので、本実施形態ではそれ等の説明を省略する。
【００５１】
本実施形態では、図２に示した入出力セル２１を所定のＩ／Ｏセルとして、その入出力セル２１に備えるレベルシフト回路を他のＩ／Ｏセルに配置する場合を例示する。
【００５２】
従来の入出力セル２１では、図２に示したように、７個のレベルシフト回路１１、１２ａ〜１２ｃ、１３ａ〜１３ｃを内蔵したが、本実施形態では、図３（ａ）に示すように、入出力セル２１内の一部の３個のレベルシフト回路１３ａ〜１３ｃが自己の入出力セル２１の外部に取り出されて、同図（ｂ）に示すように、電源供給セル２３のデッドスペース２６（入出力セル２１の外部であって且つＩ／Ｏ領域１０１内の所定箇所）に配置される。従って、図３（ｂ）に示した電源供給セル２３は、自己の機能を奏するための電源配線（図示せず）及びＥＳＤ保護回路２７以外の半導体素子として、３個のレベルシフト回路１３ａ〜１３ｃを有する結果となる。
【００５３】
前記電源供給セル２３に内蔵された３個のレベルシフト回路１３ａ〜１３ｃは、図２の回路構成から判るように、制御部１９の一部を構成する出力電流切替制御回路８、プルアップ／プルダウン・オン／オフ制御回路９、及びアップ／ダウン切替制御回路１０用のレベルアップ回路である。すなわち、制御部１９の一部を構成するこれら３個の制御回路８〜１０は、出力電流能力切替用や、プルアップ又はプルダウンするか否かの制御用であって、それ等の出力電流やプルアップ／プルダウンを一旦切り替えると、その切替状態を長期間保持するＤＣ的動作を行う制御回路であり、内部論理回路１６の高速動作と同等の高速動作は要求されない。このため、これ等の制御回路８〜１０（以下、この３つの回路をまとめてＤＣ動作ブロック１５という）に接続される３個のレベルシフト回路１３ａ〜１３ｃも高速動作を要しないものである。
【００５４】
一方、入出力セル２１内に残る４個のレベルシフト回路１１、１２ａ〜１２ｃは、高速動作が要求される。すなわち、これ等レベルシフト回路は、入力回路２や出力回路３を介した信号の入力又は出力用であって、内部論理回路１６の高速動作に応じて信号を高速に入力又は出力する必要がある（以下、この２つの制御回路６、７をまとめて高速動作ブロック１４という）。
【００５５】
尚、図２に示した入出力セル２１の７個のレベルシフト回路の機能を詳述すると、次の通りである。レベルシフト回路１１は、半導体チップ外部からの信号を半導体チップの内部論理回路１６に入力する際にレベルダウンする。レベルシフト回路１２ａは、入出力セル２１を入力状態にするための制御信号を外部電圧にレベルアップする。レベルシフト回路１２ｂは、入出力セル２１を出力状態にするための制御信号を外部電圧にレベルアップする。レベルシフト回路１２ｃは、内部論理回路１６からの信号を外部電圧にレベルアップする。レベルシフト回路１３ａは、出力電流能力の切り替えを制御する制御信号を外部電圧にレベルアップする。レベルシフト回路１３ｂは、プルアップ抵抗又はプルダウン抵抗を利用するか否かを制御するのに必要な制御信号を外部電圧にレベルアップする。レベルシフト回路１３ｃは、プルアップ抵抗及びプルダウン抵抗の何れを使用するかを制御するのに必要な制御信号を外部電圧にレベルアップする。
【００５６】
従って、本実施形態では、図１３に示す３種の入出力セル２１、入力セル２２及び電源供給セル２３のうち、入出力セル２１が最も回路数が多くて大面積を要するところ、その入出力セル２１が有する７個のレベルシフト回路のうち３個のレベルシフト回路１３ａ〜１３ｃが、自己の入出力セル２１内ではなく、デッドスペース２６のある電源供給セル２３内に配置されるので、入出力セル２１の面積や横幅を縮小できる。その結果、Ｉ／Ｏ領域１０１に配置される多数のＩ／Ｏセルの狭ピッチ化が可能になり、Ｉ／Ｏ領域１０１の面積を縮小でき、半導体チップとして多ピン化への対応や、半導体チップの面積を有効に縮小化することができる。
【００５７】
（実施形態１の変形例１）
図４は前記実施形態１の変形例１を示す。
【００５８】
前記実施形態１では、入出力セル２１に備える３個のレベルシフト回路１３ａ〜１３ｃを電源供給セル２３内に配置したが、これ等３個のレベルシフト回路の配置場所を変更したものである。
【００５９】
すなわち、図４では、同図（ａ）に示すように入出力セル２１に備える３個のレベルシフト回路１３ａ〜１３ｃは外部に取り出されて、レベルシフト回路１３ａは同図（ｂ）に示す入力セル２２のデッドスペース２６に配置され、レベルシフト回路１３ｂは同図（ｃ）に示すスペースセル２４のデッドスペース２６に配置され、レベルシフト回路１３ｃは同図（ｄ）に示すコーナーセル２５のデッドスペース２６に配置される。その結果、入力セル２２では、自己の信号入力機能を奏するための機能部１８、高速動作ブロック１４及び２個のレベルシフト回路１１、１２ａ以外の機能を奏する１個のレベルシフト回路１３ａを有し、同様に、スペースセル２４及びコーナーセル２５でも、自己の機能以外の機能を奏するレベルシフト回路１３ｂ、１３ｃを各々備える結果となっている。
【００６０】
従って、本変形例１においても、前記実施形態１と同様の作用効果を奏する。このように、本発明は、１個以上のレベルシフト回路を有するＩ／Ｏセルのその内蔵レベルシフト回路の一部又は全部を自己のＩ／Ｏセル以外のＩ／Ｏ領域に配置すれば良い。従って、外部に配置されるレベルシフト回路を有するＩ／Ｏセルは、既述の入出力セル２１に限定されず、例えば、図示しないが、内部論理回路１６からの信号を外部に出力する出力セルであったり、図１３（ｂ）に示した入力セル２２等であっても良いし、更には、所定のＩ／Ｏセルのレベルシフト回路が外部配置される他のＩ／Ｏセルの種類も限定されず、デッドスペースを有するＩ／Ｏセルであれば良い。
【００６１】
（実施形態２）
図５は本発明の実施形態２を示す。
【００６２】
同図の半導体集積回路装置は、コーナーセル２５の図中右方に、２個の入出力セル２１Ａ、２１Ｂと、電源供給セル２３とが配置された構成を示している。
【００６３】
前記２個の入出力セル２１Ａ、２１Ｂのうち、右側に位置する入出力セル２１Ｂでは、その有する３個のレベルシフト回路１３ａ〜１３ｃが電源供給セル２３に配置される。一方、左側に位置する入出力セル２１Ａでは、その有する３個のレベルシフト回路１３ａ〜１３ｃが、その左右に配置された２個のスペースセル２４Ａ、２４Ｂと、右側の入出力セル２１Ｂの図中左方に配置されたスペースセル２４Ｃとに各々１個ずつ配置される。
【００６４】
電源供給セル２３に配置された３個のレベルシフト回路１３ａ〜１３ｃには、内部論理回路１６からの３本の配線３０ａ〜３０ｃが接続されると共に、自己の入出力セル２１ＢのＤＣ動作ブロック１５への３本の配線３１ａ〜３１ｃが接続される。同様に、３個のスペースセル２４Ａ〜２４Ｃに配置された３個のレベルシフト回路１３ａ〜１３ｃにも、内部論理回路１６からの３本の配線３２ａ〜３２ｃが接続されると共に、自己の入出力セル２１ＡのＤＣ動作ブロック１５への３本の配線３３ａ〜３３ｃが接続されて、所望の機能を実現している。このように自己の入出力セル２１Ａ、２１Ｂの外部に配置された各３個のレベルシフト回路１３ａ〜１３ｃでは、その接続配線３０ａ〜３３ｃが長くなるものの、これ等レベルシフト回路１３ａ〜１３ｃは、ＤＣ動作ブロック１５用であって、高速動作が不要であるので、内部論理回路１６と外部との信号の送受信の高速動作性は良好に維持される。
【００６５】
（実施形態２の変形例１）
図６は本発明の実施形態２の変形例１を示す。
【００６６】
前記実施形態２では、各入出力セル２１Ａ、２１Ｂの各々のレベルシフト回路１３ａ〜１３ｃを外部に取り出したが、本変形例では、レベルシフト回路１３ａ〜１３ｃを両入出力セル２１Ａ、２１Ｂで共用するものである。
【００６７】
具体的には、図６に示すように、電源供給セル２３にレベルシフト回路１３ａ〜１３ｃが配置され、３つのスペースセル２４ａ〜２４ｃには何も配置されない。内部論理回路１６とＩ／Ｏ領域１０１との間には、内部論理回路１６の外周囲に沿って配置された３本の共用配線３５ａ〜３５ｃが配置されていて、前記内部論理回路１６から３本の配線３０ａ〜３０ｃを介して信号を受けたレベルシフト回路１３ａ〜１３ｃは、更に３本の配線３６ａ〜３６ｃを経て前記共用配線３５ａ〜３５ｃにそのレベルアップした信号を共通して送った後、右側の入出力セル２１Ｂに対しては、３本の配線３７ａ〜３７ｃを経て右側の入出力セル２１Ｂの内部のＤＣ動作ブロック１５に供給されると共に、左側の入出力セル２１Ａに対しても、３本の配線３８ａ〜３８ｃを経て左側の入出力セル２１Ａの内部のＤＣ動作ブロック１５に供給される。
【００６８】
従って、本変形例１では、共用のレベルシフト回路１３ａ〜１３ｃでレベルアップした信号を２個の入出力セル２１Ａ、２１Ｂに共通して分配供給することにより、この２個の入出力セル２１Ａ、２１Ｂの機能を一括して制御することが可能であると共に、レベルシフト回路１３ａ〜１３ｃの共用に伴って、レベルシフト用の電源供給配線の本数も削減できる。よって、Ｉ／Ｏ領域１０１の面積のより一層の削減が実現可能である。
【００６９】
尚、前記共用配線３５ａ〜３５ｃは、内部論理回路１６とＩ／Ｏ領域１０１との間に配置したが、内部論理回路１６の上方に配置しても良い。
【００７０】
（実施形態２の変形例２）
図７は本発明の実施形態２の変形例２を示す。
【００７１】
本変形例では、図７に示すように、レベルシフト回路１３ａ〜１３ｃからの信号を分配供給する共用配線を、Ｉ／Ｏ領域１０１の上方に配置した共用配線３９ａ〜３９ｃとした構成を有する。
【００７２】
この構成により、本変形例では、内部論理回路１６とＩ／Ｏ領域１０１との間の信号配線領域を削減しながら、Ｉ／Ｏ領域１０１の面積の削減が実現可能である。
【００７３】
（実施形態３）
続いて、本発明の実施形態３を図８に基づいて説明する。
【００７４】
前記実施形態１では、図３に示したように、入力出力セル２１の３個のレベルシフト回路１３ａ〜１３ｃを外部に取り出して配置したが、本実施形態では、前記３個のレベルシフト回路１３ａ〜１３ｃに加えて、更に、これ等レベルシフト回路１３ａ〜１３ｃに接続されるＤＣ動作ブロック１５も外部に取り出して配置する構成を持つ。
【００７５】
具体的に説明すると、図２に示した高速動作が要求されないＤＣ動作ブロック１５は、図８（ａ）及び（ｂ）に示したように、レベルシフト回路１３ａ〜１３ｃと共に、電源供給セル２３のデッドスペース２６に配置される。
【００７６】
従って、本実施形態では、最も広い面積を持つ入出力セル２１の面積及び横幅を更に縮小することができるので、Ｉ／Ｏセルのより一層の狭ピッチ化が可能になって、Ｉ／Ｏ領域１０１の面積の縮小化が可能となり、これにより、半導体チップの多ピン化への対応や、半導体チップのサイズのより一層の縮小が可能である。
【００７７】
（実施形態３の変形例１）
図９は実施形態３の変形例１を示す。
【００７８】
本変形例は、前記実施形態１の変形例１を示す図４に対応し、レベルシフト回路１３ａ〜１３ｃと共に、これ等に接続されるＤＣ動作ブロック１５（即ち、出力電流切替制御回路８、プルアップ／プルダウン・オン／オフ制御回路９、及びプルアップ／プルダウン切替制御回路１０）を、各々、入力セル２２、スペースセル２４、及びコーナーセル２５に配置したものである。
【００７９】
（実施形態４）
図１０は実施形態４を示す。
【００８０】
同図に示した半導体集積回路装置は、２個の入出力セル２１Ａ、２１Ｂに各々備えるＤＣ動作ブロック１５、１５も、レベルシフト回路１３ａ〜１３ｃと共に外部に取り出して配置したものである。
【００８１】
この図１０は、前記実施形態２を示した図５の半導体集積回路装置に対応する。図１０が図５と異なる点は、２個の入出力セル２１Ａ、２１ＢのＤＣ動作ブロック１５、１５が、電源供給セル２３やスペースセル２４Ａ〜２４Ｃに配置されたため、これ等ＤＣ動作ブロック１５、１５が配線４０、４１を介して自己の入出力セル２１Ａ、２１Ｂ内の機能部１８と接続されている点である。
【００８２】
（実施形態４の変形例１及び変形例２）
図１１及び図１２は、前記実施形態４の変形例１及び変形例２を示す。
【００８３】
図１１に示した変形例１では、図１０に示した２個の入出力セル２１Ａ、２１Ｂが各々有するレベルシフト回路１３ａ〜１３ｃとＤＣ動作ブロック１５とを、この両入出力セル２１Ａ、２１Ｂ間で共用し、これにより、この両入出力セル２１Ａ、２１Ｂの機能を一括して制御可能としたものであり、前記実施形態２の変形例１に対応する。
【００８４】
また、図１２に示した変形例２では、図１１に示した共用配線３５ａ〜３５ｃの配置位置を、内部論理回路１６とＩ／Ｏ領域１０１との間の信号配線領域から、Ｉ／Ｏ領域１０１の上方に変更したものであり、前記実施形態２の変形例２を示す図７に対応する。
【産業上の利用可能性】
【００８５】
以上説明したように、本発明は、Ｉ／Ｏセルの面積の縮小及びＩ／Ｏセルのセルピッチの縮小が可能であるので、半導体チップの面積を縮小しながら、多ピン化への要求に良好に対応した小面積の半導体集積回路装置等として有用である。
【図面の簡単な説明】
【００８６】
【図１】半導体チップのレイアウト構成を示す図である。
【図２】Ｉ／Ｏセル（入出力セル）の回路構成の一例を示す図である。
【図３】（ａ）は本発明の実施形態１に係る入出力セルのレイアウト構成を示す図、同図（ｂ）は電源供給セルのレイアウト構成を示す図である。
【図４】（ａ）は本発明の実施形態１の変形例１に係る入出力セルのレイアウト構成を示す図、同図（ｂ）は入力セルのレイアウト構成を示す図、同図（ｃ）はスペースセルのレイアウト構成を示す図、同図（ｄ）はコーナーセルのレイアウト構成を示す図である。
【図５】本発明の実施形態２に係る半導体集積回路装置のチップレイアウト構成を示す図である。
【図６】同実施形態２の変形例１に係る半導体集積回路装置のチップレイアウト構成を示す図である。
【図７】同実施形態２の変形例２に係る半導体集積回路装置のチップレイアウト構成を示す図である。
【図８】（ａ）は本発明の実施形態３に係る入出力セルのレイアウト構成を示す図、同図（ｂ）は電源供給セルのレイアウト構成を示す図である。
【図９】（ａ）は本発明の実施形態３の変形例１に係る入出力セルのレイアウト構成を示す図、同図（ｂ）は入力セルのレイアウト構成を示す図、同図（ｃ）はスペースセルのレイアウト構成を示す図、同図（ｄ）はコーナーセルのレイアウト構成を示す図である。
【図１０】本発明の実施形態４に係る半導体集積回路装置のチップレイアウト構成を示す図である。
【図１１】同実施形態４の変形例１に係る半導体集積回路装置のチップレイアウト構成を示す図である。
【図１２】同実施形態４の変形例２に係る半導体集積回路装置のチップレイアウト構成を示す図である。
【図１３】（ａ）は従来の入出力セルのレイアウト構成を示す図、同図（ｂ）は従来の入力セルのレイアウト構成を示す図、同図（ｃ）は従来の電源供給セルのレイアウト構成を示す図である。
【図１４】（ａ）は従来のスペースセルのレイアウト構成を示す図、同図（ｂ）は従来のコーナーセルのレイアウト構成を示す図である。
【図１５】従来の半導体集積回路装置のチップレイアウト構成を示す図である。
【符号の説明】
【００８７】
１                  外部接続用パッド
２                  入力回路
３                  出力回路
４                  プルアップ／プルダウン回路
５、２７            ＥＳＤ保護回路
６                  入力制御回路
７                  出力制御回路
８                  出力電流切替制御回路（制御回路）
９                  プルアップ／プルダウン・オン／オフ制御回路
（制御回路）
１０                プルアップ／プルダウン切替制御回路（制御回路）
１１                レベルダウン回路（レベルシフト回路）
１２ａ〜１２ｃ、
１３ａ〜１３ｃ    レベルアップ回路（レベルシフト回路）
１４                高速動作ブロック
１５                ＤＣ動作ブロック
１６                内部論理回路
１８                機能部
１９                制御部
２０                レベルシフト部
２１、
２１Ａ、２１Ｂ    入出力セル（Ｉ／Ｏセル）
２２                入力セル（Ｉ／Ｏセル）
２３                電源供給セル（Ｉ／Ｏセル）
２４                スペースセル（Ｉ／Ｏセル）
２５                コーナーセル（Ｉ／Ｏセル）
２６                デッドスペース
３０ａ〜３０ｃ、
３１ａ〜３１ｃ、
３３ａ〜３３ｃ、
３５ａ〜３５ｃ、
３９ａ〜３９ｃ  配線
１０１              Ｉ／Ｏ領域
１０２              内部論理回路領域
【図１】
2006294651.tif 000003
【図２】
2006294651.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006294651.tif 000009
【図８】
2006294651.tif 000010
【図９】
2006294651.tif 000011
【図１０】
2006294651.tif 000012
【図１１】
2006294651.tif 000013
【図１２】
2006294651.tif 000014
【図１３】
2006294651.tif 000015
【図１４】
2006294651.tif 000016
【図１５】
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