【手続補正書】
【提出日】平成19年9月6日(2007.9.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パッシブ・マトリクス・アドレッシングを利用する強誘電またはエレクトレット・メモリデバイスの動作方法であって、前記メモリデバイスはヒステリシスを示す強誘電またはエレクトレット薄膜分極可能材料、特に、強誘電またはエレクトレット薄膜の形のセル、および第１および第２セットの平行電極を含み、ワード線（ＷＬ）と呼ばれる第１セットの電極はビット線（ＢＬ）と呼ばれる第２セットの電極に対して実質的に直交関係で提供され、前記第１および第２セットの電極はメモリセルの薄膜材料と直接または間接的に接触するように提供され、デバイス内のセルは分極状態ＸまたはＹに設定することができ、あるいはセルをアドレス指定するワード線（ＷＬ）およびビット線（ＢＬ）間に分極可能材料の保持電界（Ｅｃ）に対応する保持電圧（Ｖｃ）よりも大きいスイッチング電圧（Ｖｓ）を印加することによりそれら間で切り替えることができ、前記方法は選定アドレス指定セル（Ａｘ）を分極状態Ｘに切り替える少なくとも１つの妨害発生動作サイクルを有する電圧パルスプロトコルを含み、妨害発生動作サイクルはアドレス指定ワード線（ＡＷＬ）および選定ビット線（ＢＬｘ）の交点内または交点に配置された選定アドレス指定セル、アドレス指定ワード線および非選定ビット線（ＢＬｙ）の交点内に配置された非選定アドレス指定セル（Ａｙ）、非アドレス指定ワード線（ＵＷＬ）および選定ビット線の交点内に配置された非アドレス指定セル（Ｄｘ）、および非アドレス指定ワード線および非選定ビット線の交点内に配置された非アドレス指定セル（Ｄｙ）を含み、妨害発生動作サイクル中にアドレス指定ワード線および選定ビット線間の電位差はスイッチング電圧に等しく、アドレス指定ワード線および非選定ビット線間の電位差は保持電圧の大きさよりも小さく、前記方法は妨害発生動作サイクルの前後にそれぞれ妨害前および／または妨害後サイクルを導入し、その間に非アドレス指定ワード線に沿ったセルは非スイッチング電圧および少なくともいくつかの非ゼロ電圧を受け、非アドレス指定ワード線およびアドレス指定ワード線間の電位差を保持電圧の大きさの２倍以下に維持することにより妨害前および／または妨害後サイクル内でそれぞれ妨害前および／または妨害後セル電圧を作り出し、非アドレス指定ワード線電位との差が保持電圧の大きさよりも小さくなるように選定ビット線電位および非選定ビット線電位を選定し、アドレス指定セル内に既に設定されている分極状態の方向の保持電圧よりも大きい大きさの電圧をアドレス指定セルだけが受けられるようにアドレス指定ワード線電位を選定することを特徴とする方法。
【請求項２】
請求項１に記載の方法であって、ワード線およびビット線上の電位に対して三分の一（Ｖｓ／３）選定ルールを使用する電圧パルスプロトコルを特徴とする方法。
【請求項３】
請求項１に記載の方法であって、妨害前および／または妨害後パルスを作り出す間非アドレス指定ワード線の電位をアドレス指定ワード線から切り離すことを特徴とする方法。
【請求項４】
請求項１に記載の方法であって、妨害発生動作サイクル中に対応するビット線の電位が非アドレス指定ワード線の電位よりも高ければ選定ビット線の電位および／または非選定ビット線の電位を非アドレス指定ワード線の電位よりも低く設定し、あるいは妨害発生動作サイクル中に対応するビット線の電位が非アドレス指定ワード線の電位よりも低ければ選定ビット線の電位および／または非選定ビット線の電位を非アドレス指定ワード線の電位よりも高く設定することにより妨害発生動作サイクル中に同じセル上に形成される妨害パルスとは反対極性の少なくとも1つの妨害前および／または妨害後パルスを非アドレス指定セル上に作り出すことを特徴とする方法。
【請求項５】
請求項４に記載の方法において、非アドレス指定セル上に作り出される妨害前および／または妨害後パルスに対する持続時間および振幅を、妨害発生動作サイクルおよび妨害前および／または妨害後サイクルにおいて非アドレス指定セル上に印加される全パルスについて、正極性を有するパルスの面積の和が負極性を有するパルスの面積の和と実質的に等しくなるように、選定することを特徴とする方法。
【請求項６】
請求項１に記載の方法であって、妨害発生動作サイクル中に同じセル上に作り出された妨害パルスと実質的に同じパルス面積で反対極性の１つの妨害前および／または妨害後パルスを各非アドレス指定セル上に作り出し、および／または、妨害発生動作サイクル中に同じセル上に作り出された妨害パルスと実質的に大きさおよび持続時間が同じで反対極性の１つの妨害前パルスを各非アドレス指定セル上に作り出し、アドレス指定セル内に既に設定されている分極状態の方向のアドレス指定セルに対する単一極性電圧パルスがアドレス指定ワード線電位を最低ビット線電位以下または妨害前パルスの印加中の最高ビット線電位以上に設定して作り出されることを特徴とする方法。
【請求項７】
請求項１に記載の方法であって、最短パルス持続時間を有すべき非アドレス指定セルのビット線電位を少なくとも妨害前サイクルの一部に対して非アドレス指定ワード線に等しく設定することにより、ビット線のタイプ（ＢＬｘまたはＢＬｙ）に応じて非アドレス指定セル上の妨害前および／または妨害後パルスに対して異なる持続時間を作り出すことを特徴とする方法。
【請求項８】
請求項１に記載の方法であって、妨害発生動作サイクル中に同じセル上に作り出された妨害パルスと実質的に同じ大きさおよび持続時間で反対極性の１つの妨害後パルスを各非アドレス指定セル上に作り出すことを特徴とする方法。
【請求項９】
請求項１に記載の方法であって、非アドレス指定セル上に１つ以上の妨害後パルスを作り出し、各パルスは妨害発生動作サイクル中に同じセル上に作り出された任意のパルスよりも実質的に小さいパルス面積を有し、少なくとも１つのパルスは妨害発生動作サイクル中に同じセル上に作り出された最後のパルスとは反対極性を有することを特徴とする方法。
【請求項１０】
請求項９に記載の方法であって、妨害発生動作サイクル中に同じセル上に作り出されたパルスと実質的に同じ大きさで持続時間の短い前記１つ以上の妨害後パルスを作り出すことを特徴とする方法。
【請求項１１】
請求項９に記載の方法であって、１つ以上の妨害後パルスの各々が妨害発生動作サイクル中に同じセル上に作り出された任意のパルスよりも５−２０倍小さく、かつ／または非アドレス指定セル上に交番する正および負の妨害後パルスを作り出し、かつ／または同じ妨害後サイクル内の同じセル上の任意の先行妨害後パルスよりもパルス面積の小さい妨害後パルスを作り出し、かつ／または非アドレス指定セル上の最後の妨害後パルスは全ビット線に対して同じ極性を有し、非アドレス指定ワード線の電位およびアドレス指定ワード線の電位および１本のビット線の電位は最後の妨害後パルスを作り出す時に等しく設定されることを特徴とする方法。
【請求項１２】
請求項１に記載の方法であって、非選定ビット線（ＢＬｙ）の電位のみまたは選定ビット線（ＢＬｘ）の電位のみを非アドレス指定ワード線の電位に等しく設定することによりある時間に一極性の非アドレス指定セル上に時間分離妨害前および／または妨害後パルスを作り出し、別の時点において他方のタイプのビット線（ＢＬｘまたはＢＬｙ）の電位のみを非アドレス指定ワード線の電位に等しく設定することを特徴とする方法。
【請求項１３】
請求項１２に記載の方法であって、時間分離電圧パルスを作り出している間にアドレス指定ワード線の電位を選定ビット線の電位に等しく設定することにより分極状態Ｙの方向のみのアドレス指定セル上に電圧パルスを作り出し、あるいは時間分離電圧パルスを作り出している間にアドレス指定ワード線の電位を非選定ビット線の電位に等しく設定することにより分極状態Ｘの方向のみのアドレス指定セル上に電圧パルスを作り出すことを特徴とする方法。
【請求項１４】
請求項１に記載の方法であって、妨害後パルスを作り出している間に妨害後サイクルの少なくとも一部においてアドレス指定ワード線の電位を非アドレス指定ワード線の電位に等しく維持することを特徴とする方法。
【請求項１５】
請求項１に記載の方法であって、妨害後パルスを作り出している間に妨害後サイクルの少なくとも一部においてアドレス指定ワード線の電位を非アドレス指定ワード線の電位とは異なるように維持することを特徴とする方法。
【請求項１６】
請求項１５に記載の方法であって、妨害後サイクル内で妨害後パルスを作り出している間にアドレス指定ワード線の電位をビット線の最高電位により近く設定し、あるいは、妨害後サイクル内で妨害後パルスを作り出している間にアドレス指定ワード線の電位をビット線の最低電位により近く設定することにより、一方向により大きな大きさを常にもつパルスをアドレス指定セル上に作り出すことを特徴とする方法。
【請求項１７】
請求項１に記載の方法であって、各々のパルスの始めと終りの間で大きさが時間的に変化する１つ以上の非方形の妨害前および／または妨害後パルスを作り出すことを特徴とする方法。
【請求項１８】
請求項１７に記載の方法であって、パルスはのこぎり波状であり大きさが減少してゼロに近づくことを特徴とする方法。
【請求項１９】
請求項１に記載の方法であって、妨害前および／または妨害後パルスの形状を近辺温度に応じて調節することを特徴とする方法。
【請求項２０】
請求項１９に記載の方法であって、温度上昇と共にパルスの持続時間を増加することを特徴とする方法。
【請求項２１】
請求項１に記載の方法であって、現在アドレス指定されているパッシブ・マトリクスに隣接する１つ以上のパッシブ・マトリクス内の不活性ビット線および不活性ワード線を現在アドレス指定されているパッシブ・マトリクス内の非アドレス指定ワード線と同じ電位に設定することを特徴とする方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】非スイッチング妨害前および妨害後補償パルス
【技術分野】
【０００１】
（発明の分野）
本発明は請求項１の序文に従ったパッシブ・マトリクス・アドレス指定を利用する強誘電またはエレクトレットメモリの動作方法に関する。
【背景技術】
【０００２】
（関連技術の説明）
前記したパッシブ・マトリクス・アドレス指定メモリは従来技術でよく知られている。図１に示すように、それは典型的に２組の平行電極を、通常は直交して、互いに交差させて交差点のマトリクスを生成しマトリクスのエッジから適切な電極の選択的励起により個別に電気的にアクセス指定できるようにしてインプリメントされる。以後、図１の水平および垂直電極は、それぞれ、「ワード線」および「ビット線」と呼ばれる。強誘電性またはエレクトレット材料の層が電極セット間または電極セットに設けられ、メモリセルとして機能するキャパシタ状構造が電極の交差点間または交差点において材料内に形成される。強誘電性またはエレクトレットをメモリ材料として使用すると、メモリデバイスに印加電圧または電流が存在しない場合の分極状態により表される論理状態を保持する能力により、問題とするメモリデバイスに非揮発性が与えられる。２つの電極間に電位差を加えると、セル内の強誘電性またはエレクトレット材料は一般的にヒステリシス曲線またはその一部を追跡する分極応答を発生する電界の影響を受ける。関連するヒステリシス曲線が図２に示されており、便宜上電界の代りに対応する電圧が示されている。たとえば、メモリセル上にスイッチ電圧（Ｖｓ）を印加して保持電界（Ｅｃ）または対応する保持電圧（Ｖｃ）をいずれかの方向に超えることにより、メモリセルは切り替えられ所望の論理状態のままとされる。パッシブアドレス指定により製作が単純化され、適切であればマトリクスの残りからメモリセルを切り離すのにトランジスタのようなアクティブエレメントが使用されるアクティブアドレス指定に較べてメモリセルの密度が高くなる。パッシブ・マトリクス内の関連するタイプのメモリセルを読み出す典型的な方法は破壊的（ｄｅｓｔｒｕｃｔｉｖｅ）であり、典型的にはビット線に接続されたセンス増幅器を使用して、ビット線上の解放電荷を感知しながらビット線当たり１セルを分極状態を切り替えるのに十分な予め定められた電圧下に置くことを含んでいる。破壊的読出しの後で論理状態を保持するのにライトバックが必要である。
【０００３】
パッシブ・マトリクス・アドレッサブル・デバイスにおいてメモリセルに加えられる刺激の量およびタイプはマトリクス内のワード線およびビット線上でどのように電圧が管理されるかによって決まる。ワード線およびビット線上の電圧または電位の時間調整制御はしばしば「タイミング図」または「電圧パルスプロトコル」または単に「パルスプロトコル」と呼ばれ、任意のパッシブ・マトリクス・アドレッサブル・デバイスの効率的使用に対して重要である。パルスプロトコルはアドレス指定されるセルだけが適切なスイッチング電圧を受けられるようにある動作サイクル中に印加される電極電圧を規定する。従来技術で提示されたいくつかのパルスプロトコルがあり、特に、本出願人に認可されたノルウェー国特許第３１２６９９号および第３１４５２４号にいくつかが開示されている。
【０００４】
パッシブ・マトリクス・アドレス指定において、任意のビット線電極は全ワード線に共通であり任意のワード線電極は全ビット線に共通である。これは分極状態を変えるためにアドレス指定されたセルに電圧パルスが印加されると、アドレス指定されないセルが影響を受けることがあることを意味する。パッシブ・マトリクス内の、典型的には非アドレス指定セル上に、生じる不要電圧パルスは通常“妨害電圧”、“妨害電圧パルス”または単に“妨害パルス”と呼ばれる。しばしば“妨害”（ｄｉｓｔｕｒｂ）と呼ばれるこの現象は一般的にパッシブ・マトリクス・アドレス指定に対して知られており、いくつかのネガティブな副作用を生じる。関連するタイプのパッシブ・マトリクス内の選定されたセルが電極電位の励起によりスイッチ電圧Ｖｓ下に置かれると、典型的に分圧（ｆｒａｃｔｉｏｎａｌ  ｖｏｌｔａｇｅｓ：分割電圧）が同時に非選定セル上に形成される。大概の状況において、セルにより知覚される妨害電圧に最も寄与するのはこれらの分圧である。以下において、“妨害電圧”はしばしば“分圧”の同義語として使用される。理想的状況においては、他のセルがアドレス指定されスイッチ電圧を受けるように選定される時は非アドレス指定セルは影響を受けないはずである。しかしながら、パッシブ・マトリクスの性質による妨害／分圧電圧を回避するのは困難であるため、パッシブ・マトリクス・アドレス指定における一つの重要な側面は、たとえば、妨害電圧を可能な最低レベルに維持することにより妨害電圧によるネガティブな影響を低減することである。ノルウェー国特許第３１４５２４号はワード線に沿った全セルの同時読出し中に非アドレス指定セル上に妨害電圧を生じないパルスプロトコルを開示している。
【０００５】
妨害電圧の一つのネガティブな影響は非アドレス指定セルの部分的スイッチング（ｐａｒｔｉａｌ  ｓｗｉｔｃｈｉｎｇ）である。メモリセルが保持電界より下の電界の下に置かれる時は部分的スイッチングは残留分極の損失に関連する。妨害電圧は、たとえば、妨害パルスの極性により与えられる方向にメモリセルを一部切り替え（スイッチし）、セル内の正味の分極を低減することがある。したがって、保持電界に対応する保持電圧よりも下の電圧パルスの連続的印加により確実な読出しが出来なくなるまでメモリセル内の分極の組（ｐｏｌａｒｉｚａｔｉｏｎ  ｓｅｔ）を減少させることがある。
【０００６】
“インプリント”（ｉｍｐｒｉｎｔ）の現象と組み合わさると、単一妨害パルスは、ある状況下において、メモリセル内の分極状態の偶発的スイッチング（ａｃｃｉｄｅｎｔａｌ  ｓｗｉｔｃｈ）となることさえある。インプリントはある期間ある分極状態にとどまるメモリセル内で生じることがある。それはスイッチング特性の変化として現われ、インプリント期間中に材料が存在していた方向とは反対に分極方向を切り替える時に知覚される保持電界を増すようにヒステリシス曲線がシフトする。すなわち、分極はある時間存在することを許されていた方向にしがみつく傾向がある。大きさがＶｃ以上のパルスが印加されてインプリントされたセルをスイッチすると、そのセルは前のインプリント方向の小さな電圧、たとえば妨害電圧、にさえある期間感応することがある。したがって、インプリントされたセルが最初に新しい方向に定着する時間が無ければ、妨害パルスはセルを前のインプリント方向へ偶発的にスイッチバックさせることがある。
【０００７】
妨害電圧はメモリセルを偶発的にスイッチングするだけでなく、たとえば、アドレス指定されたセルを読み出す時に感知される電荷をマスクすることがあるいわゆる“スニーク”（ｓｎｅａｋ）電流も生じる。特に、スニークのケースに対して、妨害の問題はアドレス指定されたセル当たりの妨害されたメモリセルの多い大きなパッシブ・マトリクス構造において悪化する。もう１つの密接に関連する問題は緩和電流（ｒｅｌａｘａｔｉｏｎ  ｃｕｒｒｅｎｔｓ：リラクゼーション電流）、すなわち、電圧パルス印加後にマトリクス内に残りセル上に電圧を印加する時の直接電荷解放に較べて比較的緩やかに減衰する電流である。緩和電流は残存して後続動作と干渉することがあり、したがって、しばしば動作間に規則正しい待機間隔を設計して残存するスニーク／緩和電流の干渉を低減する必要があり、それによりデータレートが低減する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
米国特許第３００２１８２号（Ｊｏｈｎ  Ｒ．Ａｎｄｅｒｓｏｎ）には、「ストア」動作（ライト動作に対応する）に続いて「カラム電極」（ビット線に対応する）に加えられる付加的な「双方向」の「妨害補償」パルスと呼ばれるものを随意有することができるパルスプロトコルが提示されており、ここでは非アドレス指定セルとして定義されているものに対応するものへの「妨害パルスの影響が実質的に解消される」と主張している。アンダーソンが取り組んだ問題は「妨害の効果」パルスであり、それは部分スイッチングによる残留分極の損失と理解される。しかしながら、相当程度純粋な経験に依存するように思われる「妨害補償パルス」に対する適切な説明はない。「妨害補償パルス」はアンダーソンの出願に開示された特定のパルスプロトコルだけを目標としているように思われる。さらに、「双方向」パルスの性質に対する説明は無く、スニーク／緩和電流の低減や補償については述べられておらず妨害パルスと組み合わされた時のインプリント効果に注意は払われていない。
【課題を解決するための手段】
【０００９】
（発明の概要）
従来技術のパルスプロトコルは主として妨害電圧を最小限に抑えることに向けられている。スニーク／緩和電流の影響を低減することに注意は払われていない。部分スイッチングによる残留分極損失の問題を改善する特定のパルスプロトコルに対するある解が実証されているが、インプリントによる偶発的スイッチングのリスクの予防策はとられておらず、データレートを高める機会も追求されていない。したがって、本発明の主要な目的は電圧制御の新しい効率的方法を提供することにより、読出値におけるスニーク／緩和電流の影響を低減してより高いデータレートを見込み同時に部分スイッチングおよびインプリントによる偶然スイッチングの影響を低減することである。
【００１０】
前記目的およびさらなる利点および特徴は独立項１の特徴づける部分に開示された本発明に従った方向により実現される。
【実施例】
【００１１】
（好ましい実施例の詳細な説明）
本発明は添付図を参照してより良く理解することができる。本発明はパッシブ・マトリクス・パルスプロトコルの一般的なセットにおける応用可能性を主張する。したがって、好ましい実施例のより詳細な説明を行う前に、本発明にとって関心のあるパルスプロトコルについて最初に一般的に説明する。
【００１２】
最初に、本出願において使用される名称および規定に対するある定義および説明を行う。
【００１３】
保持電界（Ｅｃ）、および対応する保持電圧（Ｖｃ）は図２のヒステリシス曲線に示すように必ずしも一定ではない。たとえば、ヒステリシス曲線は時間依存性を示さず大概の関連材料は電圧にさらされる持続時間および温度に応じて異なるヒステリシス挙動を示す、すなわち、曲線は電圧レベルにだけ依存するわけではない。したがって、本出願の状況において、保持電圧（Ｖｃ）はメモリ材料上に予め定められた期間印加した後で双極子の半分が印加電圧極性により定められる方向へ分極されることになる電圧レベルと理解しなければならない。
【００１４】
スイッチング電圧（Ｖｓ）は予め定められた期間印加した後で大部分の双極子は電圧が印加されなくなった後でも印加電圧極性により定められる方向へ分極されたままとなる電圧レベルと理解しなければならない。スイッチング電圧Ｖｓは常にＶｃ以上である。等しいＶｃおよびＶｓは方形ヒステリシス曲線に対応し、それは典型的に理論的状況である。
【００１５】
アドレス指定動作はアドレス指定セル、すなわち、それに対して予め定められた方法、たとえば、リードまたはライトにより分極状態を明示、変化または変更することが特定の目的であるセルまたはセルグループに対する動作である。電圧パルスプロトコル（またはタイミング図）は時間の関数としてビット線およびワード線に印加される電圧に関して典型的にアドレス指定動作を定義する。
【００１６】
動作サイクルは電圧パルスプロトコルの一部であり、たとえば、その間電極電圧は対応するアドレス指定動作に対する適切なセル電圧を生じるワード線電位とビット線電位の特定の予め定められたセットに対応するリードサイクルまたはライトサイクルである。
【００１７】
アドレス指定セル（ＡｘおよびＡｙ）はアドレス指定動作、たとえば、リードおよびライトを目標とするセルである。典型的に、アドレス指定セルはいわゆる全ロー／ワードアドレス指定におけるアドレス指定ワード線（ＡＷＬ）に沿った全セルを含む。選定アドレス指定セル（Ａｘ）はアドレス指定のサブセット、すなわち分極状態をＹからＸへ切り替えるスイッチ電圧パルスを意図的に受信するアドレス指定セルである。非選定アドレス指定セル（Ａｙ）はアドレス指定の他方のサブセット、すなわち分極状態を切り替えず、たとえば、分極状態Ｙを維持する電圧パルスを意図的に受信するアドレス指定セルである。
【００１８】
非アドレス指定セル（ＤｘおよびＤｙ）はパッシブ・マトリクス内のアドレス指定以外の全セルである。
【００１９】
アドレス指定ワード線（ＡＷＬ）はアドレス指定セルと交差するワード線である。いわゆる全ロー／ワードアドレス指定ではアドレス指定動作において同時に１本のアドレス指定ワード線しかない。
【００２０】
非アドレス指定ワード線（ＵＷＬ）は非アドレス指定セルとしか交差しないワード線である。
【００２１】
アドレス指定ビット線（ＢＬｘおよびＢＬｙ）は、それぞれ、ＡｘおよびＡｙタイプのアドレス指定セルと交差するビット線である。
【００２２】
本出願に関連する今日の大部分のパルスプロトコルにおいて、セルの分極状態を読み出す一般的原理はセル上に既知のスイッチング電圧を印加することであり、解放電荷（ｒｅｌｅａｓｅｄ  ｃｈａｒｇｅｓ）が検出される間セルは既知の分極状態へ切り替えられる。比較的大量の解放電荷はセルが分極状態を変えていることを示し、比較的小量の電荷はセルが既にスイッチ電圧の方向の分極状態に設定されていることを示す。パッシブ・マトリクスにおいて、これは典型的にビット線に接続されたセンス増幅器を使用して電荷が感知される間に読み出されるべきセルをスイッチング電圧Ｖｓを受けるそのビット線内の唯一のセルとすることにより達成される。典型的に、Ｖｓパルスに対する同じ予め定められた極性が全リード動作に対して使用され、典型的に、効率の理由からビット線当たり１セルが並列に読み出される。いわゆる「全ローリード」または「全ワードリード」においてしばしばワード線に沿った全セルが同時に読み出される。読出し後の結果として全セルが同じ予め定められた分極状態となる、すなわち、任意の格納された情報がリードセルから除去されるため前記したリード方法は破壊的である。セルをスイッチングする必要なしに分極状態が明示される非破壊的リードもある。非破壊的方法の欠点は得られる信号が典型的に小さすぎ弱すぎるため、少なくとも今日の実際的な応用において、分極状態の信頼できる検出を行えないことである。したがって、破壊的リード方法が現在の支配的な方法である。パッシブ・マトリクス内に格納された情報の破壊的リードを続けたければ、リード動作に続いて情報のリライト動作を行う必要がある。
【００２３】
パッシブ・マトリクスにおけるアドレス指定動作中、たとえば、マトリクス内のある場所のセルにＶｓ電圧を印加することにより読出しまたは書込みを行う時に、非アドレス指定セル上に妨害／分圧電圧が形成されることがある。妨害電圧は比較的大きいセル電圧が使用される時に破壊的リードにおいて特別な問題となることがある。しかしながら、全ローリードの場合、本出願人に認可されたノルウェー国特許第３１２６９９号に開示されているような全ローリードパルスプロトコルを使用して妨害電圧を回避することができ、そこでは電位がＶｓだけ異なるアドレス指定ワード線を除き全電極が同じ電位レベルに維持される。
【００２４】
書込みにおいて、典型的に各アドレス指定セルは図２のヒステリシス曲線に示すように２つの可能な反対分極状態のいずれか一方に設定することが望ましい。セルは反対極性の大きさがＶｓのパルスを印加することにより分極状態間で切り替えることができる。全ローリードの場合と対応する方法で、ワード線に沿った選定セルに＋Ｖｓおよび−Ｖｓパルスを同時に印加することによりワード線全体を一度に書き込みたい気持ちになると思われる。しかしながら、非アドレス指定セル上に形成される妨害電圧のため、それは実際上可能ではない。電圧および電位に関する状況は次式で記述することができ、
（１）  Ｖ（Ａｙ）＝Φ（ＢＬｙ）−Φ（ＡＷＬ）＝−Ｖｓ
（２）  Ｖ（Ａｘ）＝Φ（ＢＬｘ）−Φ（ＡＷＬ）＝＋Ｖｓ
（３）  Ｖ（Ｄｙ）＝Φ（ＢＬｙ）−Φ（ＵＷＬ）＜|Ｖｃ|
（４）  Ｖ（Ｄｘ）＝Φ（ＢＬｘ）−Φ（ＵＷＬ）＜|Ｖｃ|
ここに、|Ｖｃ|＜|Ｖｓ|かつΦ≧０。
【００２５】
式（１）−（４）について、書き込まれかつ分極状態Ｙに設定されるべきアドレス指定セル上の電圧はＶ（Ａｙ）で与えられ、書き込みかつ分極状態Ｘに設定したいアドレス指定セル上の電圧はＶ（Ａｘ）で与えられる。アドレス指定セル上の電圧が反対極性のスイッチ電圧（Ｖｓ）と等しくなければならないのと同時に、アドレス指定セルと共有されるビット線に沿った任意の非アドレス指定セルはスイッチング電圧の影響下に置かれてはならない、すなわち、ＤｙおよびＤｘセル上の電圧はセル内の材料の保持電界に対応する保持電圧Ｖｃよりも下でなければならない。
【００２６】
図３は式（１）−（４）を示し式は解くことができず、反対極性のＶｓパルスを同時にアドレス指定セルに印加し、かつ同時に非アドレス指定セル上で非スイッチング妨害パルス、Ｖ（Ｄｘ）およびＶ（Ｄｙ）、を受信することは不可能であることに注目願いたい。図３におけるＵＷＬ電位の配置は常にＤｘおよびＤｙ電圧の少なくとも一方がＶｓを超えるようでなければならず、それはデフォルトにより|Ｖｃ|よりも上である、すなわち、＋Ｖｓおよび−Ｖｓパルスを同時に印加することはできない。
【００２７】
前記した理由で、典型的にアドレス指定セルを所望の分極状態に設定できるようにする２つのパルスシーケンスを使用する必要がある。典型的な従来技術の方法は、典型的には大きさがＶｓで同じ極性のパルスを各アドレス指定セルに印加することにより、最初に全アドレス指定セルを一つの同じ分極状態に設定することである。ここではスイッチ電圧を印加している間電荷を検出する必要はないが、これは前記した破壊的リード状況に匹敵する。全アドレス指定セルが同じ分極状態、たとえば、−Ｖｓパルス印加後の分極状態Ｙに設定されていることが知られている時は、第２のステップが続きそこではアドレス指定セルの選定部（ここでは、選定アドレス指定セルと呼ばれる）、すなわち、反対分極状態Ｘに設定されるものしか大きさがＶｓの反対極性電圧パルス、すなわち、我々の例では＋Ｖｓパルスを受信してはならない。＋Ｖｓパルスの印加中に、他の全てのセル、すなわち、非アドレス指定セルＤｘ，Ｄｙは保持電圧Ｖｃよりも大きくない電圧の影響下に置かれなければならない。分極状態Ｙに維持すべき非選定アドレス指定セルＡｙは分極状態Ｘのスイッチ方向において保持電圧Ｖｃよりも大きい電圧の下に置いてはならない。第２のパルスを印加する電圧に関する状況は下記の式により記述され、アドレス指定セルＡｘおよびＡｙは−Ｖｓパルスの印加により予め分極状態Ｙに設定されているものと仮定する。
（５）  Ｖ（Ａｙ）＝Φ（ＢＬｙ）−Φ（ＡＷＬ）＜＋Ｖｃ
（６）  Ｖ（Ａｘ）＝Φ（ＢＬｘ）−Φ（ＡＷＬ）＝＋Ｖｃ
（７）  Ｖ（Ｄｙ）＝Φ（ＢＬｙ）−Φ（ＵＷＬ）＜|Ｖｃ|
（８）  Ｖ（Ｄｘ）＝Φ（ＢＬｘ）−Φ（ＵＷＬ）＜|Ｖｃ|
ここに、|Ｖｃ|＜|Ｖｓ|かつΦ≧０。
【００２８】
＋Ｖｓおよび−Ｖｓによりどちらの分極状態を設定するかは定義の問題にすぎず、読者ならば式（５）−（８）が代わりに＋Ｖｓにより分極状態Ｘに予め設定されているアドレス指定セルを仮定しその結果式（６）は−Ｖｓとならなければならない状況を採用することは明らかである。
【００２９】
図４は式（５）−（８）を示す。図面からのサポートにより、次に、ある結論を説明する。
【００３０】
式により記述された状況により非アドレス指定セル上に不可避的に妨害電圧が生じる。妨害電圧がなければΦ（ＵＷＬ）＝Φ（ＢＬｘ）＝Φ（ＢＬｙ）を設定する必要があるが、それにより選定されたものだけでなく全アドレス指定セルにＶｓスイッチ電圧が印加されるためそれは不可能である、すなわち、この状況はむしろ全ローリードのそれに対応する。図４においてこれはΦ（ＢＬｙ）をΦ（ＡＷＬ）±|Ｖｃ|内に維持できない、すなわち、Φ（ＡＷＬ）を中心とする下部ダークグレイボックス内に維持できず、同時にΦ（ＡＷＬ）から距離Ｖｓに配置されることで示される。
【００３１】
式を解くためにはＶＳは３＊Ｖｃよりも小さくなければならない。Φ（ＢＬｘ）およびΦ（ＡＷＬ）間の距離は常にＶｓのサイズである。Φ（ＢＬｙ）はΦ（ＡＷＬ）から±|Ｖｃ|内かつΦ（ＵＷＬ）から±|Ｖｃ|内に配置しなければならない、すなわち、Φ（ＢＬｙ）はΦ（ＡＷＬ）を中心とする下部ダークグレイボックスおよびΦ（ＵＷＬ）を中心とする上部ライトグレイボックス内に配置できなければならない。図４を調べると、第１の解はΦ（ＢＬｘ）がΦ（ＢＬｍａｘ）にありかつΦ（ＢＬｙ）が一致するΦ（ＢＬｙｍａｘ２）およびΦ（ＢＬｙｍｉｎ）にある時に生じる、すなわち、Φ（ＡＷＬ）周りの下部ダークグレイボックスがΦ（ＵＷＬ）を中心とする上部ライトグレイボックスと重畳開始するまで可能な解は無いことが判る。この状況において、Ｖｓは３＊Ｖｃに等しい。Ｖｓ＜３＊Ｖｃである状況に対してさらに重畳を作り出すことができ、したがって、さらに可能な解がある。
【００３２】
ノルウェー国特許第３１２６９９号にはセルＡｙ，Ｄｘ，Ｄｙ上で得られる最小電圧は式（５）−（８）に対応する状況においてＶｓ／３であることが示されている。共通電極は注目しているセル、すなわちＡｘ，Ａｙ，Ｄｘ，Ｄｙ、上の閉ループ周りの電圧を合計できるようにする。図５ａはこのような閉ループを示す。結論はＡｙ，ＤｘおよびＤｙ上の３つの非スイッチング電圧の和は|Ｖｓ|になるということであり、それは数学的に３つの非スイッチングセル電圧の各々が値|Ｖｓ|に達するのに寄与しなければならないことを意味する。これら３つの電圧の各々の大きさを最小限に抑えると各セルに対するＶｓ／３寄与となる。
【００３３】
図５ｂは式（５）−（８）に従って、すなわち、ビット線電位マイナスワード線電位により定義される状況およびセル電圧を示す。セル電圧は正または負電圧により与えられる大きさおよび方向を有する、すなわち、セル電圧はこの状況においてビット線電位マイナスワード線電位により定義される２次元ベクトル量であり、図５ｂに矢符で示されている。式（６）に従って、Ａｘ上の電圧は＋Ｖｓに等しく、ＢＬｙおよびＵＷＬの電位は自由に選定できる、すなわち、Φ軸に沿って自由に動く状況となる。ＢＬｙおよびＵＷＬの電位を動かすことにより最小電圧はＶｓ／３でありセル電圧の一つに対してＶｓ／３からそれると他のあるセル電圧が増加することが容易に判る。たとえば、図５ｂにおいて上向きにΦ（ＵＷＬ）およびΦ（ＢＬｙ）を動かしてＶ（Ｄｘ）およびＶ（Ｄｙ）を減少しようとしかつそれらの相対距離を減少すると、Ｖ（Ａｙ）はＶ（Ｄｘ）およびＶ（Ｄｙ）の減少の和により増加する。図５ｂからＶ（Ａｙ）は|Ｖ（Ｄｘ）|＋|Ｖ（Ｄｙ）|＜Ｖｓである全状況に対してＶ（Ａｘ）と同じ方向、すなわち、同じ極性であると結論づけることもできる。個別電圧レベルを有する電圧パルスプロトコルが使用される時は、Ｖｓ／３ステップに基づく電圧レベルを使用することが有利であり、それはこれらがセル上で得られる最小電圧降下を表すためである。
【００３４】
図５ｂからさらにｓｉｇｎ（Ｖ（Ｄｘ））＝−ｓｉｇｎ（Ｖ（Ｄｙ））である、すなわち、|Ｖ（Ｄｘ）|，|Ｖ（Ｄｙ）|および|Ｖ（Ａｙ）|をＶｓ／２よりも下に維持したいあらゆるケースに対して、ＤｘおよびＤｙセル上の電圧は反対極性であると結論づけることができる。
【００３５】
ワード線に沿ってセルの選定部だけにスイッチング電圧を印加したい時は妨害電圧は避けられないものとして示されたが、妨害電圧パルスをできるだけ小さく維持することも関心事である。非アドレス指定ワード線に沿ったセル（ＤｘおよびＤｙセル）上の妨害電圧パルスに対して、一方または他方がより頻繁に生じたりより悪いと言うことはできず、それは全てがアドレス指定セル内に設定すべき分極状態によって決まるためであり、それはどんなデータを書き込むか、すなわち、メモリセル内でどの論理状態を表すかによって決まる。それは典型的に論理「１」を論理「０」として書込み、したがって、|Ｖ（Ｄｘ）|＝|Ｖ（Ｄｙ）|であるケースを調べることに関心があるのとちょうど同じである。
【００３６】
これらの妨害電圧は大量のセル、すなわち、ビット線に沿った全非アドレス指定セル上に生じるため、ＤｘおよびＤｙ電圧パルスは問題が多い。これはビット線当たり１セル、すなわち、極性を切替えてはならないアドレス指定ワード線上のセル、すなわち、非アドレス指定セル上に生じることがあるＶ（Ａｙ）妨害電圧パルスと比較しなければならない。しかしながら、アドレス指定セルは分極状態ＹでありかつＶ（Ａｙ）は前記したように典型的に反対分極状態に切り替わるスイッチパルスと同じ方向であるため、Ａｙ妨害電圧は分極状態Ｘの方向のセルの部分スイッチングに寄与することができ、あるいはインプリント現象と結合して誤切り替えを生じることさえある。このリスクを低減するために、典型的にセルが分極状態Ｙに設定された後である休止時間が必要であり、Ａｘセルに対するスイッチ電圧を印加する前に分極状態Ｙを定着できるようにする。休止時間は典型的に全電極電位が同じに、たとえば、リード／イレーズサイクルおよび妨害発生ライト／リライトサイクル間に維持されるいわゆる静止状態によりパルスプロトコル内に実現される。
【００３７】
妨害パルスの極性はアドレス指定セルの分極状態が切替えられるか維持されるかによって決まる、すなわち、極性はデータ依存性である。典型的に長期間にわたって論理１および論理０データの分布はセル間で等しくなければならないが、より短い期間に対しては個別セルまたはセルグループに対して必ずしもそうではない。これはいくつかのデータ依存妨害電圧があった後の任意の瞬間において、妨害パルスを受信するセルは異なる方向に異なる程度部分的に切り替えられることを意味する。妨害非アドレス指定セルＤｘおよびＤｙがパルスプロトコル内の任意の妨害発生動作に関して両方の極性の実質的に等量の電圧を常に受ける場合これは回避または少なくとも低減しなければならず、たとえば、動作サイクル中のＤｘ妨害電圧が＋Ｖｓ／３であれば、反対極性の同じサイズのパルス、すなわち、この例では実質的に同じ持続時間の−Ｖｓ／３を発生する妨害前または妨害後サイクルがなければならない。ある振幅の電圧はスイッチング能力に関してある程度より長い期間にわたりより低い電圧で補償することができるため、一つの振幅のあるパルス形状が反対極性の同じ大きさの同様なパルスにより常にバランスしなければならない必要はない。替わりに、パルスの面積を使用してスイッチング効果を測定することができ−ある極性およびパルス面積（単位ボルト秒）の電圧パルスは実質的に同じパルス面積の反対極性のパルスによりバランスすることができる。
【００３８】
妨害前または妨害後サイクル内の電圧の印加中にマトリクス内のセルのスイッチングを回避するための、一般的ルールはセルをそれが存在するのと反対方向に切り替える電圧の下にセルを置いてはならないことである。この状況は一般的に電圧に関する下記の式により記述することができる。
（９）  Ｖ（Ａｙ）＝Φ（ＢＬｙ）−Φ（ＡＷＬ）＜＋Ｖｃ
（１０）  Ｖ（Ａｘ）＝Φ（ＢＬｘ）−Φ（ＡＷＬ）＞−Ｖｃ
（１１）  Ｖ（Ｄｙ）＝Φ（ＢＬｙ）−Φ（ＵＷＬ）＜|Ｖｃ|
（１２）  Ｖ（Ｄｘ）＝Φ（ＢＬｘ）−Φ（ＵＷＬ）＜|Ｖｃ|
【００３９】
式（９）−（１２）を式（５）−（８）と比較するとＶ（Ａｘ）はＶｓと等しくするのではなく−Ｖｃよりも上に維持しなければならない違いが判る。これは典型的に制約がより低いため式（５）−（８）に対するよりも式（９）−（１２）のシステムに対する解を見つけるのが容易でなければならないことを示す。
【００４０】
図６は図４が式（５）−（８）を示すのと対応する方法で式（９）−（１２）を示し、図６は解が調べられる時に参照として使用される。Φ（ＢＬｘ）およびΦ（ＢＬｙ）は共にΦ（ＵＷＬ）から±|Ｖｃ|以内になければならず、Φ（ＢＬｙ）はΦ（ＡＷＬ）よりも最大|Ｖｃ|だけ上に維持しなければならずΦ（ＢＬｘ）はΦ（ＡＷＬ）よりも最小|Ｖｃ|だけ下に維持しなければならないため、２|Ｖｃ|を超えるΦ（ＵＷＬ）およびΦ（ＡＷＬ）間の距離に対して可能な解はない。これは任意の解が存在する前にΦ（ＡＷＬ）周りを中心とする下部ダークグレイボックスがΦ（ＵＷＬ）周りを中心とする上部ライトグレイボックスと重畳開始しなければならないことにより図６に示されている。
【００４１】
前に状況Ｖ（Ｄｙ）＝−Ｖ（Ｄｘ）＝Ｖ（Ｄ）は妨害発生動作サイクル中に関心があることを示したが、これらは典型的に反対極性を使用する妨害パルスに関係し模倣さえするため妨害前または妨害後サイクルにも関心がある。さらに、２つの状況間の区別する、すなわち、どこでΦ（ＵＷＬ）＝Φ（ＡＷＬ）でありどこでΦ（ＵＷＬ）＜＞Φ（ＡＷＬ）であるかにも関心がある。後者の場合、アドレス指定ワード線に沿ったセルに印加された電圧を非アドレス指定セルに印加された電圧から切り離して処理することができ、前者の場合、妨害前または妨害後パルスの印加中に前ワード線を同等に処理することができる。
【００４２】
図７は図６の修正バージョンを示しΦ（ＵＷＬ）＜＞Φ（ＡＷＬ）である状況Ｖ（Ｄｙ）＝−Ｖ（Ｄｘ）＝Ｖ（Ｄ）を示す。セル電圧はビット線電圧マイナスワード線電圧として定義される。|Ｖ（Ｄ）|＜|Ｖｃ|でありまたΦ（ＢＬｙ）およびΦ（ＢＬｘ）に対してＢＬｘおよびＢＬｙに沿ったセル電圧に対する反対極性を達成するのは単なる位置交換の問題であることを図７から理解しなければならない。セル電圧Ｖ（Ａｘ）およびＶ（Ａｙ）を２Ｖ（Ｄ）よりも下に維持したいケースでは、アドレス指定ワード線（ＡＷＬ）の電位はビット線ＢＬｘおよびＢＬｙの電位間に維持しなければならない。したがって、特定のビット線に沿ったセル電圧の極性は典型的に同じとなるが、ビット線ＢＬｘおよびＢＬｙに沿って配置されたセル間で極性は反対となる。あるいは、アドレス指定ワード線に沿ったセル上の電圧が２Ｖ（Ｄ）よりも大きいことが許されれば、アドレス指定ワード線セル電圧Ｖ（Ａｘ）およびＶ（Ａｙ）は同じ極性となることがある。
【００４３】
妨害発生動作サイクルによりＤｘセルに対する＋Ｖ（Ｄ）およびＤｙセルに対する−Ｖ（Ｄ）が生じるものと仮定する。（反対極性ももちろん可能であり、下記において読者には明らかな軽微な変更しか必要ではない）。前の検討に従って、同じサイズで妨害パルスとは反対極性の妨害前および／または妨害後パルスを使用することが望ましい、すなわち、ここではＶ（Ｄｘ）＝−Ｖ（Ｄ）かつＶ（Ｄｙ）＝Ｖ（Ｄ）。図７について説明したことに従って、Ｖ（Ａｘ）は分極状態Ｙに切り替わる方向となりＶ（Ａｙ）は分極状態Ｘに切り替わる方向となる。それは新たに切替えられたセルにスイッチ電圧とは反対方向の電圧パルスを受信させるため、特に妨害後パルスの場合望ましくない。分極状態Ｘへの切替えは時間が最も近いため、分極状態Ｙの切替方向の妨害後パルスＶ（Ａｘ）はより悪くなければならない。しかしながら、特に、妨害発生動作サイクルを適用するすぐ前に、アドレス指定セルは最近分極状態Ｙに切り替わっていることがあり得るため、分極状態Ｙの切替方向の妨害後パルスＶ（Ａｘ）も問題となることがある。したがって、前記した状況において一つのタイプのアドレス指定セル、たとえば、Ａｘセルに対して望ましくない方向のセル電圧を減少することは、Ａｙセル上の望ましくない方向の電圧増加の犠牲において可能ではあるが、妨害後パルスに対する誤った方向の偶発的スイッチングのリスクを完全に回避することができないのは明らかである。しかしながら、替わりに妨害前パルスを使用して全アドレス指定セルが分極状態Ｙでなければならない事実を利用することができ、アドレス指定セルは分極状態Ｙ方向の電圧に対して感応が遅くなければならないことを意味する。Ａｘセルには制約が無いため、実際上、これは妨害前パルスの場合に式（１０）は削除されることがあることを意味する。式（１０）の削除は図６においてΦ（ＡＷＬ）周りを中心とする下部ダークグレイボックスの下位電位限界Φ（ＢＬｘｍｉｎ２）を削除することにより示される。したがって、非アドレス指定ワード線セル（ＤｘおよびＤｙ）に沿ったセル電圧が妨害後パルスとして形成されアドレス指定セル（ＡｘおよびＡｙ）上の電圧は分極状態Ｙのスイッチング方向、すなわち、アドレス指定セルが切り替えられていることが既に知られている分極状態の方向だけに維持されるように、妨害電圧をバランスさせる電極電位を選択するのが好ましい。これは典型的にアドレス指定ワード線（ＡＷＬ）電位をビット線ＢＬｙ電位に等しく設定して達成される。たとえば、図７において、Φ（ＡＷＬ）＝Φ（ＢＬｙ）に選定することによりＶ（Ａｘ）＝−２Ｖ（Ｄ）およびＶ（Ａｙ）＝０となる、すなわち、アドレス指定セル上の電圧パルスは分極状態Ｙのスイッチング方向だけとなる。
【００４４】
妨害後パルスの替わりに妨害前パルスを使用するもう１つの利点はスイッチングパルス間の前記した休止時間をアドレス指定セルが分極状態Ｙに定着するのを待機する以外の何かに効率的に使用できることがある。
【００４５】
図８は妨害前サイクルを有するＶｓ／３ベースパルスプロトコルを使用して前記に従った好ましい実施例を例示しており、電極電位（Φ（ＡＷＬ），Φ（ＵＷＬ），Φ（ＢＬｘ）およびΦ（ＢＬｙ））と得られるセル電圧（Ｖ（Ｄｘ），Ｖ（Ｄｙ），Ｖ（Ａｘ），Ｖ（Ａｙ））の両方を示している。同じサイズであるがすぐ後に続くＶｓ／３妨害パルスに較べて反対極性の、非アドレス指定ワード線（ＤｘおよびＤｙ）上の妨害前パルスに特に注目願いたい。また、既に分極された方向のアドレス指定セル上には妨害前電圧しかない、Ａｘセルに対する−２Ｖｓ／３パルスおよびＡｙセル上の無電圧、にも注目願いたい。
【００４６】
図８およびパルスプロトコルの例示において、電圧遷移は非常に急峻に示され電圧レベルはある電位が変えられる時のシーケンスに注意を払うことなく完全に同期化されて変化するように見える。実際の状況において、電圧パルスはもちろん目標レベルに達する前にある時間を要し、たとえば、ワード線およびビット線等の異なる場所における電圧レベルの同時変化は必ずしも可能ではない。しかしながら、本発明の特許請求の範囲内でこれらの詳細は重要ではなく便宜上省かれる。図面で使用される時間目盛りは必ずしも実際の相対的比率に従っていない。これも便宜上である。もう１つのパルスよりも持続時間の短いパルスは典型的により小さく示されているが、もう１つのパルスよりもどれだけ小さいか／大きいかは図示するものに基づいてはならず、パルスのサイズ情報は添付した説明文で見つけることができる。
【００４７】
図８の実施例は主としてある方向における妨害電圧のアンバランス数のアドレス指定リスク、部分スイッチングのリスクおよびインプリントによる誤った方向への偶発的スイッチングのリスクに向けられているが、スニーク／緩和電流の問題には向けられていない。スニーク／緩和電流は十分に低い程度として妨害発生動作サイクルまたはそのすぐ後に続く任意の可能なリード動作を許すようにしなければならない。スニーク／緩和電流が減少するのを待つこともできるが、得られる動作データレートが低下するため減少をスピードアップさせることが関心事となる。スニーク／緩和電流の主要部分は典型的に非アドレス指定セル上への電圧印加から生じる。前記したように、妨害電圧の極性は非アドレス指定セルと同じビット線に沿ったアドレス指定セルへの印加電圧によって決まる。したがって、スニーク／緩和電流の方向はアドレス指定セルへの印加電圧の極性により影響され、それは典型的に何のデータをライト／リードするかによって決まる。反対極性の電圧は典型的に反対方向のスニーク／緩和電流を生じなければならないため、たとえば、図８の実施例に示すように、正電圧と負電圧のバランスにより妨害発生動作サイクルの適用後に存在するスニーク／緩和電流の量も減少しなければならない。しかしながら、実際上、スニーク／緩和電流に最も寄与するのは典型的に最後に印加した電圧である。この理由で妨害後パルスを印加して非アドレス指定セル上の先行電圧パルスに較べて反対極性で持続時間の短い電圧パルスを生じるのを待つだけの場合と較べてスニーク／緩和電流をより高速で減少させることができる。一般的に、同じ振幅およびより短い持続時間は必要ではなく、先行電圧パルスとは反対極性でパルス面積の著しく小さい妨害後パルスを使用して同じ効果を達成することができる。たとえば、持続時間がより短く大きさのより小さいパルスを使用することができる。図８の実施例において個別ステップ電圧プロトコルを３レベルＶｓ／３パルスプロトコルとして使用する時は、非アドレス指定セルに対する妨害後パルスの振幅は同じセル上の先行妨害パルスとは反対極性で同じ大きさでなければならない。
【００４８】
妨害後パルス印加中に解決する問題を再び式（９）−（１２）により記述し、特に、インプリントによるフリップバックを受け易いアドレス指定セルに対しては、やはり誤った方向への偶発的スイッチングのリスクがある。しかしながら、ここではパルスはより小さく、典型的には妨害発生動作サイクル内の印加電圧パルスに較べて５−２０倍小さい持続時間である。多くの応用において、これにより誤った方向への偶発的スイッチングのリスクが許容レベルへ低減される。しかしながら、小さいと見なされてもまだ偶発的スイッチングのリスクの可能性があり、一つの解決策は、典型的にＡｙセルに対するｘ−方向の大きさが幾分大きくなる犠性を払ってＡｘセルに対するｙ−方向の電圧を低減することにより、最後のスイッチに時間的に最も近い方向のアドレス指定セル上の妨害後電圧を低減することである。妨害パルスに較べて妨害後パルスの持続時間が短く大きさも小さければインプリントによる部分および／または偶発的スイッチングの問題は生ぜず妨害後パルスに対するΦ（ＵＷＬ）とは別にΦ（ＡＷＬ）を処理することから得られるものは少ない。Φ（ＡＷＬ）＝Φ（ＵＷＬ）に設定すると、より単純で複雑ではない電極電圧制御となり状況は解の自由度がより高い式（１１）−（１２）だけで記述することができる。
【００４９】
図９はΦ（ＡＷＬ）＝Φ（ＵＷＬ）である時の式（１１）−（１２）を示す。実際上、セル上に任意タイプの電圧を生成することができるが任意のビット線（ＢＬおよびＢＬｘ）の電位はワード線電位から|Ｖｃ|以上異なってはならない。
【００５０】
図１０は図８に示した妨害前サイクルおよび妨害パルスよりも持続時間の短い妨害後パルスを有するＶｓ／３ベース・パルスプロトコルを使用する前記したものに従った好ましい実施例を示す。電極電位Φ（ＡＷＬ），Φ（ＵＷＬ）Φ（ＢＬｘ），Φ（ＢＬｙ）と得られるセル電圧（Ｖ（Ｄｘ），Ｖ（Ｄｙ），Ｖ（Ａｘ），Ｖ（Ａｙ））の両方が図示されている。前記したように、妨害後パルスは非アドレス指定セル電圧とは異なるアドレス指定セル上の電圧を有することができる、すなわち、妨害前パルスに対するものと同じ状況を有することができるが、それはビット線に沿った全セルに対して同じように見える。前記したことから、図１０に明示されていないが、妨害後パルスは非対称的とすることができる、すなわち、妨害後パルスはたとえば正または負方向に相対的により大きく作り出すことができることをお判り願いたい。図１０において妨害後パルスを加えることにより、非アドレス指定セルに印加された正および負パルスはもはやバランスしないことが判り、それは前記した妨害前パルスを支持する主要なアイデアであった。しかしながら、妨害後パルスは典型的に持続時間が短いため、効果は少なくある状況で受け入れられる。図１０の妨害後および妨害前パルスの極性は同じであるため、妨害前パルスの持続時間を減じてアンバランス状況を補償するのは容易である。したがって、それは妨害後パルスの持続時間により妨害前パルスの持続時間を減じて非アドレス指定セル上にバランスされた量の正および負電圧パルスを再達成するだけである。
【００５１】
たとえば、アドレス指定セル上のスイッチパルスのすぐ後の反対方向の持続時間の短いパルスは受け入れられないようなケースでは、Φ（ＡＷＬ）＝Φ（ＵＷＬ）である図１０の状況は許されない。妨害前サイクルにおいてアドレス指定セルに対するある方向、典型的にはＡｘに対するｙ−方向、の任意の電圧を許さないことが望ましく、かつ同時に、たとえば、Ａｙセルに対するｘ−方向の、他方のタイプのセルに対するより高い電圧を許さないことが望ましければ、図７に従って解を見つけることは出来ない。電圧パルスが相互に反対極性でかつ妨害発生動作サイクル中に同じセルに加えられる妨害電圧と反対極性でＤｘおよびＤｙに同時に印加される限り、少なくともそれは可能ではない。しかしながら、たとえば、妨害後パルスが最初にＤｘセルに印加され次にＤｙセルに印加されるように、非アドレス指定セル（ＤｘおよびＤｙ）上の電圧パルスを時間的に切り離せば、アドレス指定セル（ＡｘおよびＡｙ）上のある方向の不要妨害後電圧を回避して通常の妨害電圧大きさを他方の方向のみで達成することができる。前に使用した式に関して、これは式（１１）または（１２）をゼロに評価させる、すなわち、他方の式が対応する非アドレス指定セル上の所望の電圧を評価する間、ビット線電位のいずれかを非アドレス指定ビット線電位に等しく設定することにより達成することができる。同時に、アドレス指定ワード線電位はそれらのスイッチ方向と反対の任意の電圧を受けてはならないアドレス指定セルのビット線と同じ電位に設定しなければならない。したがって、一時に一極性の妨害後パルスを作り出すことにより、一分極状態のみのアドレス指定セル、たとえば、Ａｙセルに対するスイッチ方向とは反対の２つの通常の大きさの、単一極性妨害後パルスを達成することができ、他方の分極状態セル、たとえば、Ａｘセルは同時に実質的にゼロの妨害後電圧を受ける。Ａｘセルは最も最近切り替えられているため、妨害後電圧を受けないように選定しなければならないのは典型的にこれらのセルである。
【００５２】
図１１は分極状態Ｙの方向のＡｘセル上の妨害後パルスを回避するためＤｘおよびＤｙセル上の妨害後パルスが時間的に切り離されている実施例を示す。この実施例は、さらに、図８に示した妨害前サイクルを有するＶｓ／３ベースパルスプロトコルを使用している。Ａｘセル上に妨害後電圧は無いが、ＡｙセルはＤｘおよびＤｙセル上の妨害後パルスと同じ大きさおよび持続時間の２つの妨害後パルスｘ−方向に得ることに注目願いたい。少なくともＡｘセルと較べて、Ａｙセルが分極状態Ｙに切り替えられてから比較的長い時間が経過しているため、典型的な状況においてこれは重要ではない。図１０の実施例に関して前記した情報に従って、妨害前パルス持続時間は両方のスイッチ方向で非アドレス指定セル上にバランスされた電圧パルス量を達成するように減少されている。
【００５３】
スニーク／緩和電流の高速減少を行う妨害後パルスは単一電圧パルスだけでなく、妨害後電圧パルスシーケンス、たとえば、電圧レベル、持続時間、極性、形状等が変化するパルス列とすることができる。前記しかつ図７および図９に示したことに従って、本質的に任意タイプの非スイッチング妨害後および妨害前電圧パルスを生成できることをお判り願いたい。特に関心があるのは、振幅および／または持続時間が減少するパルスである。関心のある他のパルス形状は、たとえば、各パルスがある大きさで始りそれは予め定められた期間ゼロに向かって減少する、たとえば、のこぎり波状パルスである。
【００５４】
図１２は図１０に較べてもう１つの妨害後パルスを有するＶｓ／６ベースパルスプロトコルを使用する前記したものに従った好ましい実施例を示し、各パルスは残存するスニーク／緩和電流の高速減少を行う先行パルスに較べて持続時間は短く、大きさは小さく反対極性である。電極電位（Φ（ＡＷＬ），Φ（ＵＷＬ）Φ（ＢＬｘ），Φ（ＢＬｙ））と得られるセル電圧（Ｖ（Ｄｘ），Ｖ（Ｄｙ），Ｖ（Ａｘ），Ｖ（Ａｙ））の両方が図示されている。セル上により小さい大きさの電圧Ｖｓ／６を与えるのは最後の妨害後パルスだけであることに注目願いたい。ここでは２つの妨害後パルスは互いにある程度バランスするため、典型的に妨害前パルスの持続時間の変化を補償する必要性は少なく、たとえば、図１１の例よりも必要な調節は少ない。もう１つの実施例は厳密なＶｓ／３プロトコルを使用して、すなわち、全妨害後パルスに対してＶｓ／３の大きさを使用し替わりに各妨害後パルスが先行パルスよりも短い持続時間で作り出されるようにパルスの持続時間を減少して提供される。
【００５５】
妨害前および／または妨害後パルスの持続時間は予め定めることができる、たとえば、動作においてメモリが使用される前にデバイス内に構成されるが、たとえば、入力変数として環境メトリクス（ｅｎｖｉｒｏｎｍｅｎｔａｌ  ｍｅｔｒｉｃｓ）を有する判断アルゴリズムを使用して、環境メトリクスに基づく動作中に制御するほうがよい。たとえば、温度が高くなるとパルス持続時間を増加して室温におけるのと同じ効果を提供しなければならないことが判っている。たとえば、実験では同じ効果を提供するのに６０℃におけるパルス持続時間は室温におけるものよりも大きくしなければならないことが判っている。典型的により長い持続時間は室温における持続時間の１−２倍の期間である。当該パッシブ・マトリクスに対する近辺温度のメトリクスを提供する温度センサ等を使用して効率的な実行時可調整パルス持続時間を完成することができる。
【００５６】
全スニーク／緩和電流の正確な源を見つけるのはしばしば困難であり電流はパッシブ・マトリクスを含むデバイスのデザイン、アーキテクチュア、材料の選択等の影響を受ける。しばしばパッシブ・マトリクスはメモリ材料および電極および、しばしばサブマトリクスと呼ばれる、近隣パッシブ・マトリクスのいくつかの層を有するスタック式に形成される。しばしばセグメントと呼ばれるサブマトリクスは、ここでは現在アドレス指定されているセルを含むパッシブ・マトリクスから実質的に電気的に絶縁されているパッシブ・マトリクスとして定義される、すなわち、それは同じデバイス内のパッシブ・マトリクスであり理想的状況においてデバイス内のもう１つのサブマトリクスが妨害発生動作サイクルにさらされる時は実質的に妨害電圧を受けてはならない。しかしながら、大概の実際的なデバイスの欠陥によりスニーク／緩和電流は現在アドレス指定されているパッシブ・マトリクス内の非アドレス指定セルから生じるだけでなく、たとえば、隣接パッシブ・マトリクス内の非アドレス指定ワード線とアドレス指定パッシブ・マトリクス内のビット線間、および現在アドレス指定されているセグメント内のビット線間等の層間結合から生じるスニーク／緩和電流の無視できない寄与もあることが判っている。
【００５７】
ビット線からビット線スニーク／緩和電流はデータ依存性が強く主としてビット線および隣接ビット線、すなわち、典型的には各側に１本のビット線当たり２本の隣接ビット線間の電圧差から生じる。隣接ビット線に沿ったアドレス指定セル上の異なる値は電圧差したがってスニーク電流を生じる。前例で示したＶｓ／３ベース選定ルールを使用する妨害発生動作サイクルにおいて電圧差は典型的に２Ｖｓ／３である。ビット線からビット線スニーク／緩和電流は、さらに、ビット線間距離、隣接ビット線に対向するビット線の面積およびビット線間の材料に依存する。これらは沢山の他の要求条件、たとえば、集積密度、チップ面積、電極厚さ等の要求条件により典型的に定義され設定される要因であり、したがって、ビット線からビット線スニークおよび緩和電流の影響を完全に解消するパッシブ・マトリクスデザインを達成するのはしばしば困難である。したがって、有意ビット線からビット線スニーク／緩和電流の可能なリスクを妨害前および妨害後パルスが設計される時に考慮しなければならない。
【００５８】
層間結合スニーク／緩和電流は主として同じチップ上の分離された、サブマトリクスと呼ばれるパッシブ・マトリクス（ｐａｓｓｉｖｅ  ｍａｔｒｉｘｅｓ）間の不完全絶縁に関係している。パッシブ・マトリクス・ベースメモリをセグメント化すなわち分割するためのさまざまな方法および理由が従来技術に存在する。しばしばパッシブ・マトリクス・デバイスは絶縁層、たとえば、誘電体層により分離された、少なくとも１つまたは２つの隣接パッシブ・マトリクスの上および／または下の平行層からなっている。しかしながら、不完全絶縁層により隣接不活性パッシブ・マトリクス電極からのスニーク電流は、たとえば、異なるマトリクス内の電極間の電位差の結果、現在アクティブなパッシブ・マトリクス内のアドレス指定ビット線電極に達することができる。隣接パッシブ・マトリクスからのスニーク電流の主要な寄与は現在アドレス指定されているパッシブ・マトリクスのすぐ上層または下層のパッシブ・マトリクスから生じる、すなわち、現在アドレス指定されているパッシブ・マトリクスに隣接する平行面内のパッシブ・マトリクスから生じる。不活性パッシブ・マトリクス内で、典型的に全電極はいわゆる静止状態の共通電位に保持される。隣接不活性材料内の静止電位レベルを適切に選定することにより、制御された層間電位差を達成することができ、それによりスニーク／緩和電流は現在アクティブなパッシブ・マトリクス内の妨害前および妨害後パルスにより低減および／または制御される。ビット線および非アドレス指定ワード線間の「通常の」スニーク／緩和電流と同様に、妨害発生電圧サイクル中に電流を発生する電圧パルス／差に面積のより小さい反対極性電圧パルス／差が続く場合には層間スニーク／緩和電流はより高速で減少する。これは隣接不活性パッシブ・マトリクス内の電極の電極電位レベル、すなわち、静止電圧レベルが現在アドレス指定されている（アクティブ）パッシブ・マトリクス内の非アドレス指定ワード線と同じ電位レベルに設定される場合に達成される。
【００５９】
従来技術には読出値内のスニーク／緩和電流寄与を補償するさまざまな方法がある。ある既存の方法は連続的読出しにおけるスニーク／緩和電流の一貫した挙動および同じ電圧値を表している異なる個別ビット線は同じ挙動をとり実質的に同じ特性を持たなければならないことから利益を得る。規準ビット線は典型的に予め定められたデータ値を表すのに使用される。しかしながら、妨害パルスの極性はデータ依存性でありまたスニークは複雑でビット線内、ビット線間さらには層間に存在するため、スニーク／緩和電流のゆらぎもデータ依存性である。データ値に無関係に、全ビット線（ＢＬｘおよびＢＬｙ）に対する単一極性妨害後パルスとなる妨害後パルスまたは妨害後パルス列を導入することによりより一貫性のあるよりデータ依存性の挙動を達成することができる。前の実施例では、妨害電圧が典型的にビット線ＢＬｘおよびＢＬｙ上で反対極性である結果、非アドレス指定セル上の妨害前および／または妨害後パルスの極性は常にビット線ＢＬｘおよびＢＬｙ上で反対極性であった。図９に関して提示されたものに従って、それはビット線電極を同じ電位に設定して単一極性を有するパルスを生成するにすぎないことが判る。この状況においてアドレス指定ワード線電位は両方のビット線電位と同じに設定できるため、同時にこれはアドレス指定セル上のゼロ電圧の可能性を開く。単一極性エンドパルス（ｅｎｄ  ｐｕｌｓｅ）の使用により典型的にＢＬｘおよびＢＬｙビット線に沿った非アドレス指定セルに対する総妨害後パルス面積は異なったものとなり、それによりＤｘおよびＤｙセルに対する妨害前パルスに対して異なる持続時間を持てることは望ましいものとされる。妨害前パルスに対してこれを完成するために、アドレス指定ワード線電位はＡｙセルがゼロ電圧、すなわち分極状態Ｙの方向だけの電圧を受けるように選定しなければならず、非アドレス指定ワード線電位はビット線電位の一方のタイプ、たとえば、ＢＬｙ電位に等しく設定され、ビット線電位の他方のタイプの電位、たとえば、ＢＬｘは対応する非アドレス指定セル上に望ましい妨害前電圧を作り出すように選定される。
【００６０】
図１３は２つの妨害後パルスを有するＶｓ／３ベースパルスプロトコルを使用する好ましい実施例を示し、最後の妨害後パルスは残存するスニーク／緩和電流の良好な制御および一貫した挙動のために全ビット線に対して同じ極性を有する。電極電位（Φ（ＡＷＬ），Φ（ＵＷＬ）Φ（ＢＬｘ），Φ（ＢＬｙ））と得られるセル電圧（Ｖ（Ｄｘ），Ｖ（Ｄｙ），Ｖ（Ａｘ），Ｖ（Ａｙ））の両方が図示されている。図１１の実施例と同様に、妨害後サイクル内のＡｘセルに対するスイッチ方向と反対の電圧は無いことに注目願いたい。また、単一極性エンドパルスにより妨害後サイクル内の総パルス面積はＢＬｘおよびＢＬｙビット線に沿った非アドレス指定セルに対して同じはなく、これは、非アドレス指定セル上にそれでもバランスした量の正および負パルスがあるように、Ｄｙセルに対してのみ妨害前パルス持続時間を減少させることにより補償されていることにも注目願いたい。
【００６１】
図１３に示すように、単一極性で終わる妨害後パルスは必ずしも全般的に良好な結果を提供するものではない。全ビット線上の同じ極性の妨害後エンドパルスは常にあるセルに同じ極性の２つの隣接パルスを受信させ、それはスニーク／緩和電流の高速減少に対して最善の状況ではない。言い換えれば、単一極性エンドパルスの使用によりデータ独立効果が提供されるが、スニーク／緩和電流の高速減少効果は妨害後エンドパルスの極性がデータ依存性でありビット線間で異なることがある状況に較べて少なくなる。
【００６２】
本発明に従った方法の利点は、たとえば、データレートの増加を考慮したより信頼できる読出しを可能にすることを含んでいる。さらに、メモリセルは動作中のインプリントによる部分スイッチングおよび偶発的スイッチングを受けにくい。
【００６３】
当業者ならば、本発明の範囲および原理を逸脱することなく、本発明の性質を説明するために記述され例示されている電圧レベル、持続時間、パルスプロトコル等、および部品や方法の構成等の詳細を変更できることを理解できる。
【図面の簡単な説明】
【００６４】
【図１】交点間および内にメモリ材料が配置されたパッシブ・マトリクス・メモリの例を示す図である。
【図２】強誘電体等の分極材料に対するヒステリシス曲線の原理図である。
【図３】両方の分極状態に対するパッシブ・マトリクス内の同時スイッチングアドレス指定セルの問題への非存在解に対する電極電位レベルを示す図である。
【図４】選定アドレス指定セルへスイッチング電圧を印加している間のパッシブ・マトリクス内の電極間電位の関係例を示す図である。
【図５ａ】ワード線、ビット線およびそれらの交点におけるメモリセルの頭字語（ａｃｒｏｎｙｍｓ）および配置を含むアドレス指定動作中のパッシブ・マトリクス内の閉ループを示す図である。
【図５ｂ】妨害発生動作サイクル中のパッシブ・マトリクス内の閉ループに対する電極電位に関連するセル電圧を示す図である。
【図６】非スイッチング妨害前および／または妨害後サイクル中の電極電位レベルを示す図である。
【図７】妨害前および／または妨害後サイクル中のパッシブ・マトリクス内の閉ループに対する電極電位に関連するセル電圧を示す図である。
【図８】単一パルス妨害前サイクルを有するパルスプロトコルに対する電極電位レベルおよび得られるセル電圧を示す図である。
【図９】アドレス指定ワード線および非アドレス指定ワード線上で同じ電位を使用する非スイッチング妨害前および／または妨害後サイクル中の電極電位レベルを示す図である。
【図１０】単一パルス妨害前サイクルおよび単一パルス妨害後サイクルを有するパルスプロトコルに対する電極電位レベルおよび得られるセル電圧を示す図である。
【図１１】時間分離された単一パルス妨害前サイクルおよび単一パルス妨害後サイクルを有するパルスプロトコルに対する電極電位レベルおよび得られるセル電圧を示す図である。
【図１２】単一パルス妨害前サイクルおよび交番および減少パルスを有する２パルス妨害後サイクルを有するパルスプロトコルに対する電極電位レベルおよび得られるセル電圧を示す図である。
【図１３】単一パルス妨害前サイクルおよび単一極性エンドパルスを有する単一パルス妨害後サイクルを有するパルスプロトコルに対する電極電位レベルおよび得られるセル電圧を示す図である。