(57)【要約】【課題】  容量素子と拡散層との接続安定性を向上させる。【解決手段】  半導体装置１００は、ＤＲＡＭ部１０２を含み、ＤＲＡＭ部１０２に、シリコン基板１０１内に形成された第１拡散層１０８と、シリコン基板１０１上に形成されたゲート電極１１８と、ゲート電極１１８を挟んで第１拡散層１０８の反対側に設けられた第２拡散層１０６とから構成されるトランジスタを含む。また、半導体装置１００は、メタル上部電極１２８と、容量絶縁膜１２６と、メタル下部電極１２４とからなり、シリコン基板１０１上に形成されたＭＩＭ容量１２２を含む。また、半導体装置１００は、第１拡散層１０８とメタル下部電極１２４とを電気的に接続する容量接続層１４７を含む。容量接続層１４７は、第１エレベイテッドソース／ドレイン層１４６と、第１エレベイテッドソース／ドレイン層１４６の上部に接して設けられた第１シリサイド層１４８から構成される。【選択図】  図１
2006318993.tif 000002
【特許請求の範囲】
【請求項１】
メモリ領域を含み、
前記メモリ領域に、
シリコン基板内に形成された第１の拡散層と、前記シリコン基板上に形成されたゲート電極と、前記ゲート電極を挟んで前記第１の拡散層の反対側に設けられた第２の拡散層とから構成されるトランジスタと、
上部電極と、容量絶縁膜と、下部電極とからなり、前記シリコン基板上に形成されたＭＩＭ容量と、
前記第１の拡散層と、前記下部電極とを電気的に接続する容量接続層と、
を含み、
前記容量接続層が、前記第１の拡散層に接続された第１のエレベイテッドソース／ドレイン層と、前記第１のエレベイテッドソース／ドレイン層の上部に接して設けられ、前記下部電極に接続された第１の接続層とからなり、
前記第１の接続層が、金属シリサイド層を含むことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のエレベイテッドソース／ドレイン層の厚さと、前記第１の接続層の厚さとの和が、前記ゲート電極の厚さより小さいことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記下部電極が、前記容量接続層の上面に接するとともに、前記容量接続層の上部から前記ゲート電極にまたがって設けられたことを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記下部電極が、シリサイド形成金属を含むことを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記メモリ領域に、
前記シリコン基板上に形成されたビット線と、
前記第２の拡散層と前記ビット線とを電気的に接続するビット接続層と、
前記ビット接続層の上部に設けられるとともに、前記第２の拡散層と、前記ビット線とを電気的に接続する第１のメタルプラグと、
をさらに含み、
前記ビット接続層が、前記第２の拡散層に接続された第２のエレベイテッドソース／ドレイン層と、前記第２のエレベイテッドソース／ドレイン層の上部に接して設けられ、前記第１のメタルプラグに接続された第２の接続層とからなり、
前記第２の接続層が、金属シリサイド層を含むことを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
ロジック領域をさらに含み、
前記ロジック領域に、
前記シリコン基板内に形成された第３の拡散層と、
前記シリコン基板上に形成された配線層と、
前記第３の拡散層と、前記配線層中の配線とを電気的に接続する配線接続層と、
前記配線接続層の上部に設けられるとともに、前記第３の拡散層と、前記配線層中の配線とを電気的に接続する第２のメタルプラグと、
を含み、
前記配線接続層が、前記第３の拡散層に接続された第３のエレベイテッドソース／ドレイン層と、前記第３のエレベイテッドソース／ドレイン層の上部に接して設けられ、前記第２のメタルプラグに接続された第３の接続層とからなり、
前記第３の接続層が、金属シリサイド層を含むことを特徴とする半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記下部電極が、第３のメタルプラグを介して、前記第１の接続層に接続されていることを特徴とする半導体装置。
【請求項８】
請求項１乃至７いずれかに記載の半導体装置において、
前記メモリ領域が、ＤＲＡＭセルを含んで構成されたことを特徴とする半導体装置。
【請求項９】
ＭＩＭ容量を有するメモリ領域を含む半導体装置の製造方法であって、
シリコン基板に素子分離領域を形成し、メモリ形成領域を含む複数の素子形成領域を形成する工程と、
前記メモリ形成領域に、ゲート電極と該ゲート電極の両脇に設けられた第１および第２の拡散層とを含むトランジスタを形成する工程と、
前記第１の拡散層上に選択的に単結晶シリコン層を成長させて、第１のエレベイテッドソース／ドレイン層を形成する工程と、
前記第１のエレベイテッドソース／ドレイン層に接する第１の金属層を形成し、熱処理によって前記第１のエレベイテッドソース／ドレイン層と前記第１の金属層とを反応させ、前記第１のエレベイテッドソース／ドレイン層の上部に選択的に第１のシリサイド層を形成する工程と、
前記シリコン基板の上部に第１の層間絶縁膜を形成する工程と、
前記メモリ形成領域に、前記第１の層間絶縁膜を貫通し、前記第１のシリサイド層に達する第１の開口部を形成する工程と、
前記第１の開口部の内部に、前記第１のシリサイド層に接続するように、前記ＭＩＭ容量を構成する下部電極を形成し、前記下部電極上に容量絶縁膜と上部電極とをこの順に形成して前記ＭＩＭ容量を形成する工程と、
を含むことを特徴する半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
第１の開口部を形成する前記工程が、前記第１のシリサイド層の上部から前記ゲート電極の上部にわたる開口部を形成する工程であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９または１０に記載の半導体装置の製造方法において、
下部電極を形成する前記工程が、前記第１のシリサイド層の上面に接して前記下部電極を設ける工程であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９乃至１１いずれかに記載の半導体装置の製造方法において、
第１のエレベイテッドソース／ドレイン層を形成する前記工程が、前記第１および第２の拡散層の上部に、それぞれ、前記第１のエレベイテッドソース／ドレイン層および第２のエレベイテッドソース／ドレイン層を同時に形成する工程であって、
第１のシリサイド層を形成する前記工程が、前記第１および第２のエレベイテッドソース／ドレイン層の上部に、それぞれ、前記第１のシリサイド層および第２のシリサイド層を同時に形成する工程であって、
前記ＭＩＭ容量をカバーする第２の層間絶縁膜を形成する工程と、
前記メモリ形成領域に、前記第２の層間絶縁膜と前記第１の層間絶縁膜とを貫通し、前記第２のシリサイド層に到達する第２の開口部を形成する工程と、
前記第２の開口部の内部に埋め込まれた第１のメタルプラグを形成する工程と、
前記メモリ形成領域に、前記第１のメタルプラグに接続されるビット線を形成する工程と、
をさらに含むことを特徴する半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記半導体装置がロジック領域をさらに含み、
ロジック形成領域において、前記シリコン基板内に第３の拡散層を形成する工程をさらに含み、
第１のエレベイテッドソース／ドレイン層を形成する前記工程が、前記第１、第２および第３の拡散層の上部に、それぞれ、前記第１および第２のエレベイテッドソース／ドレイン層ならびに第３のエレベイテッドソース／ドレイン層を同時に形成する工程であって、
第１のシリサイド層を形成する前記工程が、前記第１、第２、および第３のエレベイテッドソース／ドレイン層の上部に、それぞれ、前記第１および第２のシリサイド層ならびに第３のシリサイド層を同時に形成する工程であって、
前記ロジック形成領域に、前記第２の層間絶縁膜と前記第１の層間絶縁膜とを貫通し、前記第３のシリサイド層に到達する第３の開口部を形成する工程と、
前記第３の開口部の内部に埋め込まれた第２のメタルプラグを形成する工程と、
前記第２の層間絶縁膜の上部に、前記第２のメタルプラグに接続する配線を形成する工程と、
をさらに含むことを特徴する半導体装置の製造方法。
【請求項１４】
請求項９または１０に記載の半導体装置の製造方法において、
前記第１の層間絶縁膜が、第３の層間絶縁膜と第４の層間絶縁膜とが前記シリコン基板の側からこの順に積層された膜であって、
前記メモリ形成領域に、前記第３の層間絶縁膜を貫通し、前記第１のシリサイド層に到達する第４の開口部を形成する工程と、
前記第４の開口部に埋め込まれた第３のメタルプラグを形成する工程と、
前記第４の層間絶縁膜を貫通する第５の開口部を形成し、前記第５の開口部の底部から前記第３のメタルプラグの上部を露出させる工程と、
をさらに含み、
前記第１の開口部が、前記第４の開口部と前記第５の開口部とから構成され、
第１の開口部の内部に、第１のシリサイド層に接続するように、ＭＩＭ容量を構成する下部電極を形成する前記工程が、前記第５の開口部の内部に、前記第３のメタルプラグを介して前記第１のシリサイド層に接続するように、前記下部電極を形成する工程であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のＤＲＡＭセルを構成する容量の構造としては、特許文献1に示されるようなものがあった。特許文献1には、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量へのコンタクトプラグとして、シリコンプラグを使用する技術が記載されている。この構造をＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量に適用したものを図４に示し、その製造フローを図５（ａ）〜図５（ｃ）に示す。
【０００３】
図４は、容量素子を有する半導体装置の構成を示す断面図である。図４を参照すると、半導体装置２００は、ＤＲＡＭ部２０２とロジック部２０４を有している。
ＤＲＡＭ部２０２において、半導体装置２００は、素子分離領域２１０を有するシリコン基板２０１内に形成された、ＭＩＭ容量２２２に接続される拡散層２０８およびビット線に接続される拡散層２０６と、シリコン基板２０１上に形成されたゲート酸化膜２１６およびゲート電極２１８と、を有する。また、半導体装置２００は、ゲート電極２１８の側壁に形成されたサイドウォール膜２０９と、ゲート電極２１８上に形成されたシリコン窒化膜２２０と、第１層間絶縁膜２３０を貫通し、拡散層２０８および拡散層２０６に接続されているシリコンプラグ２１２と、を有する。また、半導体装置２００は、メタル下部電極２２４と容量絶縁膜２２６とメタル上部電極からなり、ポリシリコンプラグ２１２を介して拡散層２０８に接続されているＭＩＭ容量２２２と、第２層間絶縁膜２３４を貫通し、シリコンプラグ２１２を介して拡散層２０６に接続されているビットコンタクト２３６と、ビットコンタクト２３６に接続されているビット線２３８を有している。
【０００４】
また、ロジック部２０４において、半導体装置２００は、素子分離領域２１０を有するシリコン基板２０１内に形成された拡散層２１７と、拡散層２１７上に形成されたシリサイド層２１４と、シリコン基板２０１上に形成されたゲート酸化膜２１６およびゲート電極２１８と、を有する。また、半導体装置２００は、ゲート電極２１８の側壁に形成されたサイドウォール膜２０９と、ゲート電極２１８上に形成されたシリコン窒化膜２２０と、第１層間絶縁膜２３０、第２層間絶縁膜２３４および第３層間絶縁膜２３５を貫通し、シリサイド層２１４を介して拡散層２１７に接続されている第１コンタクト２３２と、第４層間絶縁膜２４０を貫通し、第１コンタクト２３２に接続されている第２コンタクト２４２と、第４層間絶縁膜２４０上に形成され、第２コンタクト２４２と接続されている配線層中の配線２４４とを有している。
【０００５】
次に、図５（ａ）〜図５（ｃ）を参照して、図４に示された半導体装置２００の製造フローを説明する。図５（ａ）〜図５（ｃ）は、半導体装置２００の製造工程を示す断面図である。
【０００６】
まず、図５（ａ）に示すように、シリコン基板２０１に、素子分離領域２１０を形成し、素子分離領域２１０で分離された素子領域にゲート酸化膜２１６を形成する。その後、ゲート電極２１８を形成し、ゲート電極２１８の側壁にサイドウォール膜２０９を形成する。次いで、ゲート電極２１８およびサイドウォール膜２０９をマスクにして、イオン注入によって、拡散層２０６、拡散層２０８および拡散層２１７を形成する。さらに、ロジック部２０４の拡散層２１７上にシリサイド層２１４を形成する。そして、エッチングストッパー用に、全面にシリコン窒化膜２２０を形成し、図５（ａ）の構造を得る。
【０００７】
そして、シリコン基板２０１の上面全面に第１層間絶縁膜２３０を形成し、平坦化処理を行った後に、ＤＲＡＭ部２０２の拡散層２０６および拡散層２０８上に開口部を形成し、シリコンプラグ２１２で埋め込み、図５（ｂ）の構造を得る。
【０００８】
つづいて、第１層間絶縁膜２３０の上面全面に第２層間絶縁膜２３４を形成し、平坦化処理を行った後に、拡散層２０８上に形成されたシリコンプラグ２１２上に開口部を形成する。その後、全面にメタル下部電極２２４となる金属層、容量絶縁膜２２６およびメタル上部電極２２８となる金属層を形成し、既知のリソグラフィー技術およびエッチング技術によって、ＭＩＭ容量２２２を形成する。次いで、全面に第３層間絶縁膜２３５を形成し、平坦化処理を行って、図５（ｃ）の構造を得る。
【０００９】
そして、第１層間絶縁膜２３０、第２層間絶縁膜２３４および第３層間絶縁膜２３５を貫通する第１コンタクト２３２用の開口部と、第２層間絶縁膜２３４および第３層間絶縁膜２３５を貫通するビットコンタクト２３６用の開口部を同時に形成し、それぞれメタルプラグを埋込み、第１コンタクト２３２およびビットコンタクト２３６を形成する。その後、第３層間絶縁膜２３５上に、ビットコンタクト２３６に接続されるビット線２３８を形成する。
【００１０】
次いで、全面に第４層間絶縁膜２４０を形成し、平坦化処理を行う。さらに第４層間絶縁膜２４０を貫通し、第１コンタクト２３２と接続される第２コンタクト２４２用の開口部を形成し、メタルプラグを埋込み、第２コンタクト２４２を形成する。そして、第４層間絶縁膜２４０上に、第２コンタクト２４２に接続される配線２４４を含む配線層を形成し、図４の構造を得る。
【特許文献１】特開２０００−１７４２３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところが、図４に示された従来の構造においては、シリコンプラグ２１２が直接メタル下部電極２２４と接する構造になっている。この構成では、メタル下部電極２２４をなす金属膜とシリコンプラグ２１２とを接触させた際に、熱処理を行わないと接触抵抗が安定しない場合があった。また、熱処理を行った場合には、たとえばメタル下部電極２２４のシリサイド反応が進む等、メタル下部電極２２４とシリコンプラグ２１２との界面において不具合が生じる懸念があった。このため、容量素子の容量特性が劣化する懸念があった。
【課題を解決するための手段】
【００１２】
本発明によれば、
メモリ領域を含み、
前記メモリ領域に、
シリコン基板内に形成された第１の拡散層と、前記シリコン基板上に形成されたゲート電極と、前記ゲート電極を挟んで前記第１の拡散層の反対側に設けられた第２の拡散層とから構成されるトランジスタと、
上部電極と、容量絶縁膜と、下部電極とからなり、前記シリコン基板上に形成されたＭＩＭ容量と、
前記第１の拡散層と、前記下部電極とを電気的に接続する容量接続層と、
を含み、
前記容量接続層が、前記第１の拡散層に接続された第１のエレベイテッドソース／ドレイン層と、前記第１のエレベイテッドソース／ドレイン層の上部に接して設けられ、前記下部電極に接続された第１の接続層とからなり、
前記第１の接続層が、金属シリサイド層を含むことを特徴とする半導体装置が提供される。
【００１３】
この構成によれば、第１の拡散層と下部電極とが、第１のエレベイテッドソース／ドレイン層および第１のシリサイド層を介して接続されている。このため、第１のエレベイテッドソース／ドレイン層と下部電極とが直接接触する際に界面で生じる不具合が抑制された構成となっている。たとえば、第１の拡散層が製造工程中でシリサイド化されることが抑制されるとともに、安定した接触抵抗を得ることができる構成となっている。
【００１４】
また、第１のエレベイテッドソース／ドレイン層は、トランジスタのソース／ドレイン領域の一部として機能するため、トランジスタが微細化された際にも、ソース／ドレイン領域中のチャネル不純物量を充分に確保することが可能となる。また、第１のエレベイテッドソース／ドレイン層を容量接続層の一部として用いることにより、容量接続層の厚さを低減させることができる。このため、容量コンタクト抵抗に占める第１のエレベイテッドソース／ドレイン層の抵抗の割合を小さくすることができる。よって、容量コンタクト抵抗の上昇を抑えることができる。たとえば、容量接続層の厚さ、つまり第１のエレベイテッドソース／ドレイン層の厚さと第１の接続層の厚さとの和をゲート電極の厚さよりも小さくすることができる。また、第１の接続層の上面の位置がゲート電極の上面よりも低い位置よりも低い構成とすることができる。このようにすれば、ＭＩＭ容量形成領域の位置を相対的に低くすることができる。さらに具体的には、ＭＩＭ容量がトランジスタ形成層に設けられた構成とすることもできる。このため、接続抵抗の低減効果に加えて、トランジスタ形成層の上部の層に容量素子を設ける必要がなく、上部の層の設計の自由度を向上させることができる。
【００１５】
なお、本発明において、第１の接続層の上面が下部電極の下面に接していてもよいし、導電性の接続プラグを介してこれらが接続されていてもよい。
【００１６】
本発明によれば、ＭＩＭ容量を有するメモリ領域を含む半導体装置の製造方法であって、
シリコン基板に素子分離領域を形成し、メモリ形成領域を含む複数の素子形成領域を形成する工程と、
前記メモリ形成領域に、ゲート電極と該ゲート電極の両脇に設けられた第１および第２の拡散層とを含むトランジスタを形成する工程と、
前記第１の拡散層上に選択的に単結晶シリコン層を成長させて、第１のエレベイテッドソース／ドレイン層を形成する工程と、
前記第１のエレベイテッドソース／ドレイン層に接する第１の金属層を形成し、熱処理によって前記第１のエレベイテッドソース／ドレイン層と前記第１の金属層とを反応させ、前記第１のエレベイテッドソース／ドレイン層の上部に選択的に第１のシリサイド層を形成する工程と、
前記シリコン基板の上部に第１の層間絶縁膜を形成する工程と、
前記メモリ形成領域に、前記第１層間絶縁膜を貫通し、前記第１のシリサイド層に達する第１の開口部を形成する工程と、
前記第１の開口部の内部に、前記第１のシリサイド層に接続するように、前記ＭＩＭ容量を構成する下部電極を形成し、前記下部電極上に容量絶縁膜と上部電極とをこの順に形成して前記ＭＩＭ容量を形成する工程と、
を含むことを特徴する半導体装置の製造方法が提供される。
【００１７】
本発明の製造方法によれば、メモリ形成領域において、下部電極を形成する工程の前に、第１のエレベイテッドソース／ドレイン層の上部に、第１のシリサイド層を形成する工程を含む。このため、下部電極の下層において、第１のエレベイテッドソース／ドレイン層の上部が予めシリサイド化されており、下部電極と第１のエレベイテッドソース／ドレイン層とが直接接することを抑制できる。このため、これらが直接接したときに界面で生じる不具合を防止し、ＭＩＭ容量を安定的に形成することができる。
【００１８】
また、第１のエレベイテッドソース／ドレイン層を形成する工程を含むため、トランジスタが微細化された際にも、充分なチャネル量が確保された半導体装置を安定的に製造することができる。
【００１９】
本発明において、前記下部電極は、シリサイド形成金属であってもよい。本明細書において、シリサイド形成金属とは、金属結晶内に、Ｓｉが侵入して合金化する金属のことをいい、このような金属として、具体的には、Ｔｉ、Ｔａ、Ｗ、Ｎｉ、Ｃｏ、およびＣｕが挙げられる。
【００２０】
本発明において、前記メモリ領域がＤＲＡＭセルを含んで構成されてもよい。こうすることにより、メモリ領域の設計の自由度をより一層向上させることができる。
【００２１】
また、本発明において、さらにロジック領域を含む構成とすることができる。本明細書において、ロジック領域は、種々の回路が設けられた構成を含む広い概念であり、たとえば、メモリ素子のセンスアンプ回路やアドレス選択回路等の、メモリ部の周辺回路が設けられた領域も含む。本発明の半導体装置において、前記ロジック領域が前記メモリ領域の周辺回路を含む構成とすることができる。
【発明の効果】
【００２２】
本発明によれば、容量素子と拡散層との接続安定性を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、ＤＲＡＭセルとロジック回路とが混載された半導体装置を例に、図面を用いて説明する。なお、すべての図面において、共通する構成要素には同じ符号を付し、適宜説明を省略する。
【００２４】
（第一の実施形態）
本実施形態の半導体装置の構成について、図１を参照して以下に説明する。
図１に示した半導体装置１００は、メモリ領域（ＤＲＡＭ部１０２）を含み、ＤＲＡＭ部１０２に、シリコン基板１０１内に形成された第１の拡散層（第１拡散層１０８）と、シリコン基板１０１上に形成されたゲート電極１１８と、ゲート電極１１８を挟んで第１拡散層１０８の反対側に設けられた第２の拡散層（第２拡散層１０６）とから構成されるトランジスタを含む。また、半導体装置１００は、上部電極（メタル上部電極１２８）と、容量絶縁膜１２６と、下部電極（メタル下部電極１２４）とからなり、シリコン基板１０１上に形成されたＭＩＭ容量１２２を含む。また、半導体装置１００は、第１拡散層１０８とメタル下部電極１２４とを電気的に接続する容量接続層１４７を含む。
第１拡散層１０８は、ＤＲＡＭ部１０２に設けられたトランジスタのソース／ドレイン層であり、ＭＩＭ容量１２２に接続される拡散層である。
ＤＲＡＭ部１０２は、ＤＲＡＭセルを含んで構成されている。
容量接続層１４７は、第１のエレベイテッドソース／ドレイン層（第１エレベイテッドソース／ドレイン層１４６）と、第１エレベイテッドソース／ドレイン層１４６の上部に接して設けられ、メタル下部電極１２４に接続された第１の接続層（第１シリサイド層１４８）とからなる。
第１シリサイド層１４８は、第１エレベイテッドソース／ドレイン層１４６に接して設けられた金属層（不図示）がシリサイド化された金属シリサイド層である。第１シリサイド層１４８は、第１エレベイテッドソース／ドレイン層１４６と接する面から上部に向かう領域がシリサイド化された構成である。図１に示した半導体装置１００においては、金属層全体がシリサイド化されており、第１の接続層が第１シリサイド層１４８からなる。なお、第１の接続層は、第１エレベイテッドソース／ドレイン層１４６と接する面を含む金属層の一部の領域がシリサイド化された構成であってもよい。
図１に示すように、第１エレベイテッドソース／ドレイン層１４６の厚さと、第１シリサイド層１４８の厚さとの和を、ゲート電極１１８の厚さより小さくすることができる。すなわち、容量接続層１４７の上面が、ゲート電極１１８の上面よりも下方、つまりシリコン基板１０１側に位置している構成にすることができる。
ＭＩＭ容量１２２は、容量接続層１４７の上面に接するとともに、容量接続層１４７の上部からゲート電極１１８にまたがって設けられている。ＭＩＭ容量１２２のメタル下部電極１２４は、シリサイド形成金属を含む。
また、半導体装置１００は、ＤＲＡＭ部１０２に、シリコン基板１０１上に形成されたビット線１３８と、第２拡散層１０６に電気的に接続されるビット接続層１５３と、ビット接続層１５３の上部に設けられるとともに、ビット接続層１５３と、ビット線１３８とを電気的に接続する第１のメタルプラグ（ビットコンタクト１３６）と、をさらに含む。ビットコンタクト１３６は、たとえばシリサイド形成金属を含む金属またはその窒化物とすることができる。
第２拡散層１０６は、ＤＲＡＭ部１０２に設けられたトランジスタのソース／ドレイン層であり、ビット線１３８に接続される拡散層である。
ビット接続層１５３は、第２のエレベイテッドソース／ドレイン層（第２エレベイテッドソース／ドレイン層１５２）と、第２エレベイテッドソース／ドレイン層１５２の上部に接して設けられ、上面がビットコンタクト１３６に接続された第２の接続層（第２シリサイド層１５４）とからなる。
第２シリサイド層１５４は、第２エレベイテッドソース／ドレイン層１５２の上部に接して設けられた金属層（不図示）がシリサイド化された金属シリサイド層である。第２シリサイド層１５４は、第２エレベイテッドソース／ドレイン層１５２と接する面から上部に向かう領域がシリサイド化された構成であり、図１に示した半導体装置１００では、金属層全体がシリサイド化されており、第２の接続層が第２シリサイド層１５４からなる。なお、第２の接続層は、第２シリサイド層１５４と接する面を含む金属層の一部の領域がシリサイド化された構成であってもよい。
ビット接続層１５３は、容量接続層１４７と同一水準に位置し、同一材料により構成される。また、ビット接続層１５３および容量接続層１４７を同時に形成することができる。
また、半導体装置１００は、ロジック領域（ロジック部１０４）をさらに含む。
半導体装置１００は、ロジック部１０４に、シリコン基板１０１内に形成された第３の拡散層（第３拡散層１１７）と、シリコン基板１０１上に形成された配線層（配線１４４を形成する層）と、第３拡散層１１７に電気的に接続される配線接続層１５７と、配線接続層１５７の上部に設けられるとともに、配線接続層１５７と、第３拡散層１１７と、配線１４４とを電気的に接続する第２のメタルプラグ（第１コンタクト１３２、第２コンタクト１４２）と、を含む。
第３拡散層１１７は、ロジック部１０４に設けられたトランジスタのソース／ドレイン層であり、配線１４４に接続される拡散層である。
配線接続層１５７は、第３のエレベイテッドソース／ドレイン層（第３エレベイテッドソース／ドレイン層１５６）と、第３エレベイテッドソース／ドレイン層１５６の上部に接して設けられ、第１コンタクト１３２に接続された第３の接続層（第３シリサイド層１５８）とからなる。
配線接続層１５７は、第３エレベイテッドソース／ドレイン層１５６の上部に接して設けられた金属層がシリサイド化された金属シリサイド層である。第３シリサイド層１５８は、第３エレベイテッドソース／ドレイン層１５６と接する面から上部に向かう領域がシリサイド化された構成であり、図１に示した半導体装置１００では、金属層全体がシリサイド化されており、第３の接続層が第３シリサイド層１５８からなる。なお、第３の接続層は、第３エレベイテッドソース／ドレイン層１５６と接する面を含む金属層の一部の領域がシリサイド化された構成であってもよい。
配線接続層１５７は、容量接続層１４７およびビット接続層１５３と同一水準に位置し、同一材料により構成される。また、配線接続層１５７、ビット接続層１５３および容量接続層１４７を同時に形成することができる。
【００２５】
以下、半導体装置１００の構成をさらに詳細に説明する。
図１を参照すると、半導体装置１００は、ＤＲＡＭ部１０２とロジック部１０４を有している。
ＤＲＡＭ部１０２において、半導体装置１００は、素子分離領域１１０を有するシリコン基板１０１内に形成された、第１拡散層１０８および第２拡散層１０６と、シリコン基板１０１上に形成されたゲート酸化膜１１６およびゲート電極１１８と、を有する。また、半導体装置１００は、ゲート電極１１８の側壁に形成されたサイドウォール膜１０９と、ゲート電極１１８上に形成されたシリコン窒化膜１２０と、第１拡散層１０８および第２拡散層１０６上に形成された第１エレベイテッドソース／ドレイン層１４６と、を含む。また、半導体装置１００は、第１エレベイテッドソース／ドレイン層１４６の上面に形成された第１シリサイド層１４８と、第１層間絶縁膜１６０を貫通し、第１拡散層１０８上の第１シリサイド層１４８に到達する開口部と、メタル下部電極１２４と容量絶縁膜１２６とメタル上部電極１２８とからなり、第１シリサイド層１４８を介して第１拡散層１０８上の第１エレベイテッドソース／ドレイン層１４６に接続されるように開口部に形成されたＭＩＭ容量１２２と、を含む。さらに、半導体装置１００は、第１層間絶縁膜１６０と第２層間絶縁膜１６２を貫通し、第２シリサイド層１５４を介して第２拡散層１０８上の第２エレベイテッドソース／ドレイン層１５２に接続されているビットコンタクト１３６と、ビットコンタクト１３６に接続されているビット線１３８を有している。
【００２６】
また、ロジック部１０４において、半導体装置１００は、素子分離領域１１０を有するシリコン基板１０１内に形成された第３拡散層１１７と、シリコン基板１０１上に形成されたゲート酸化膜１１６およびゲート電極１１８と、を有する。また、半導体装置１００は、ゲート電極１１８の側壁に形成されたサイドウォール膜１０９と、ゲート電極１１８上に形成されたシリコン窒化膜１２０と、第３拡散層１１７上に形成された第３エレベイテッドソース／ドレイン層１５６と、第３エレベイテッドソース／ドレイン層１５６の上面に形成された第３シリサイド層１５８と、第１層間絶縁膜１６０および第２層間絶縁膜１６２を貫通し、第３シリサイド層１５８を介して第３拡散層１１７上の第３エレベイテッドソース／ドレイン層１５６に接続されている第１コンタクト１３２と、第５層間絶縁膜１６４を貫通し、第１コンタクト１３２に接続されている第２コンタクト１４２と、第５層間絶縁膜１６４上に形成され、第２コンタクト１４２と接続されている配線１４４とを有している。
【００２７】
第１エレベイテッドソース／ドレイン層１４６、第２エレベイテッドソース／ドレイン層１５２および第３エレベイテッドソース／ドレイン層１５６は、単結晶シリコンにより構成される。これらのエレベイテッドソース／ドレイン層の上部は、シリサイド化されて、シリサイド層となっている。
【００２８】
また、第１シリサイド層１４８、第２シリサイド層１５４および第３シリサイド層１５８の厚さは、たとえば１０ｎｍ以上、好ましくは５０ｎｍ以上とする。こうすることにより、メタル下部電極１２４、ビットコンタクト１３６および第１コンタクト１３２の底面で後工程において生じる不具合をより一層効果的に抑制することができる。
【００２９】
また、第１エレベイテッドソース／ドレイン層１４６の厚さと第１シリサイド層１４８の厚さの和は、ＭＩＭ容量１２２と第１拡散層１０８との間のコンタクト抵抗を減少させるという観点からも、ＭＩＭ容量１２２の位置を相対的に低くして、ビットコンタクト１３６や第１コンタクト１３２のアスペクト比を減少させるという観点からも、小さいほうが好ましい。
【００３０】
たとえば、第１エレベイテッドソース／ドレイン層１４６の厚さをコントロールすることによって、第１エレベイテッドソース／ドレイン層１４６の厚さと第１シリサイド層１４８の厚さの和が、ゲート電極１１８の厚さより小さいことがさらに望ましい。こうすることにより、ＭＩＭ容量１２２と第１拡散層１０８との間のコンタクト抵抗をさらに効果的に減少させるとともに、ビットコンタクト１３６および第１コンタクト１３２のアスペクト比を小さくして、コンタクトプラグの製造安定性を向上させることができる。
【００３１】
ＭＩＭ容量１２２の下部電極であるメタル下部電極１２４は、構成元素として、たとえばシリサイド形成金属元素を有する。このような元素としては、たとえば、Ｔｉ、Ｔａ、Ｗ等の高融点金属や、Ｃｏ、Ｎｉ等の金属が挙げられる。これらの元素はＳｉと反応しやすいので、本実施形態のように予めメタル下部電極１２４の底部に第１シリサイド層１４８を設けておくことにより、メタル下部電極１２４の製造工程中の劣化を好適に抑制することができる。メタル下部電極１２４は、たとえばこうした金属からなる膜とする。さらに具体的には、メタル下部電極１２４の材料を、Ｔｉ、Ｃｏ、Ｎｉまたはこれらの積層膜とすることができる。また、メタル下部電極１２４に代えて、ＴｉＮ等、これらの金属の窒化膜を用いることもできる。メタル下部電極１２４は、一つの膜から構成されてもよいし、複数の膜が積層されていてもよい。
【００３２】
容量絶縁膜１２６としては、たとえばＴａ2Ｏ5膜等の誘電膜を用いる。
【００３３】
メタル上部電極１２８の材料は、たとえばメタル下部電極１２４に用いられる材料とすることができる。メタル上部電極１２８の材料は、メタル下部電極１２４と同じ材料としても異なる材料としてもよい。
【００３４】
第１コンタクト１３２、第２コンタクト１４２およびビットコンタクト１３６の材料は、たとえばＷ等の高融点金属とすることができる。
【００３５】
次に、図３（ａ）〜図３（ｃ）を参照して、図１に示された半導体装置１００の製造フローを説明する。図３（ａ）〜図３（ｃ）は、半導体装置１００の製造工程を示す断面図である。
本実施形態の製造方法は、ＭＩＭ容量１２２を有するＤＲＡＭ部１０２を含む半導体装置の製造方法であって、以下のステップを含む。
ステップ１０１：シリコン基板１０１に素子分離領域１１０を形成し、ＤＲＡＭ部１０２形成領域を含む複数の素子形成領域を形成する工程、
ステップ１０３：ＤＲＡＭ部１０２形成領域に、ゲート電極１１８と当該ゲート電極１１８の両脇に設けられた第１拡散層１０８および第２拡散層１０６とを含むトランジスタを形成する工程、
ステップ１０５：第１拡散層１０８上に選択的に単結晶シリコン層を成長させて、第１エレベイテッドソース／ドレイン層１４６を形成する工程、
ステップ１０７：第１エレベイテッドソース／ドレイン層１４６に接する第１の金属層（不図示）を形成し、熱処理によって第１エレベイテッドソース／ドレイン層１４６と第１の金属層とを反応させ、第１エレベイテッドソース／ドレイン層１４６の上部に選択的に第１シリサイド層１４８を形成する工程、
ステップ１０９：シリコン基板１０１上に第１の層間絶縁膜１６０を形成する工程、
ステップ１１１：ＤＲＡＭ部１０２形成領域に、第１層間絶縁膜１６０を貫通し、第１シリサイド層１４８に達する第１の開口部（不図示）を形成する工程、
ステップ１１３：第１の開口部の内部に、第１シリサイド層１４８に接続するように、ＭＩＭ容量１２２を構成するメタル下部電極１２４を形成し、メタル下部電極１２４上に容量絶縁膜１２６とメタル上部電極１２８とをこの順に形成してＭＩＭ容量１２２を形成する工程。
ステップ１０９の第１の層間絶縁膜１６０を形成する工程は、本実施形態のように、単層の膜を形成する工程であってもよいし、第二の実施形態において後述するように、多層膜を積層して設ける工程であってもよい。
ステップ１１１において、第１の開口部を形成する工程は、第１シリサイド層１４８の上部からゲート電極１１８の上部にわたる開口部を形成する工程である。なお、前述したように、この開口部は、第１エレベイテッドソース／ドレイン層１４６の端部よりもゲート長方向に広がっていればよく、必ずしもゲート電極１１８の上部にまで至っている必要はなく、たとえばサイドウォール膜１０９上で終端していてもよい。
ステップ１１３において、ＭＩＭ容量１２２を形成する工程は、第１の開口部内にメタル上部電極１２８を構成する導電膜を埋め込む工程を含む。
ステップ１１３において、メタル下部電極１２４を形成する工程は、第１シリサイド層１４８の上面に接してメタル下部電極１２４を設ける工程である。
また、ステップ１０５において、第１エレベイテッドソース／ドレイン層１４６を形成する工程は、第１拡散層１０８および第２拡散層１０６の上部に、それぞれ、第１エレベイテッドソース／ドレイン層１４６および第２エレベイテッドソース／ドレイン層１５２を同時に形成する工程であって、ステップ１０７において、第１シリサイド層１４８を形成する工程は、第１エレベイテッドソース／ドレイン層１４６および第２エレベイテッドソース／ドレイン層１５２の上部に、それぞれ、第１シリサイド層１４８および第２シリサイド層１５４を同時に形成する工程である。
上記の説明において、ステップ１０１〜ステップ１０７は図３（ａ）に対応しており、ステップ１０９〜ステップ１１１は図３（ｂ）に対応しており、ステップ１１３は図３（ｂ）および図３（ｃ）に対応している。
また、本実施形態の製造方法は、以下のステップをさらに含む。
ステップ１１５：ＭＩＭ容量１２２をカバーする第２層間絶縁膜１６２を形成する工程、
ステップ１１７：ＤＲＡＭ部１０２形成領域に、第２層間絶縁膜１６２と第１層間絶縁膜１６０とを貫通し、第２シリサイド層１５４に到達する第２の開口部（不図示）を形成する工程、
ステップ１１９：第２の開口部の内部に埋め込まれたビットコンタクト１３６を形成する工程、
ステップ１２１：ＤＲＡＭ部１０２形成領域に、ビットコンタクト１３６に接続されるビット線１３８を形成する工程。
上記の説明において、ステップ１１５は図３（ｃ）に対応しており、ステップ１１７〜ステップ１２１は図１に対応している。
また、半導体装置１００はロジック部１０４をさらに含み、
ステップ１２３：ロジック部１０４形成領域において、シリコン基板１０１内に第３拡散層１１７を形成する工程、
をさらに含む。
そして、ステップ１０５において、第１エレベイテッドソース／ドレイン層１４６を形成する工程が、第１拡散層１０８、第２拡散層１０６および第３拡散層１１７の上部に、それぞれ、第１エレベイテッドソース／ドレイン層１４６、第２エレベイテッドソース／ドレイン層１５２および第３エレベイテッドソース／ドレイン層１５６を同時に形成する工程である。
また、ステップ１０７において、第１シリサイド層１４８を形成する工程が、第１エレベイテッドソース／ドレイン層１４６、第２エレベイテッドソース／ドレイン層１５２および第３エレベイテッドソース／ドレイン層１５６の上部に、それぞれ、第１シリサイド層１４８、第２シリサイド層１５４および第３シリサイド層１５８を同時に形成する工程である。
上記の説明において、ステップ１２３は図３（ａ）に対応している。
また、本実施形態の製造方法は、
ステップ１２５：ロジック部１０４形成領域に、第２層間絶縁膜１６２と第１層間絶縁膜１６０とを貫通し、第３シリサイド層１５８に到達する第３の開口部（不図示）を形成する工程、
ステップ１２７：第３の開口部の内部に埋め込まれた第１コンタクト１３２を形成する工程と、
ステップ１２９：第２層間絶縁膜１６２の上部に、第１コンタクト１３２に接続する配線１４４を形成する工程、
をさらに含む。
上記の説明において、ステップ１２５〜ステップ１２９は図１に対応している。
【００３６】
以下、半導体装置１００の製造方法をさらに詳細に説明する。
まず、図３（ａ）に示したように、シリコン基板１０１に、素子分離領域１１０を形成し、素子分離領域１１０で分離された素子領域にゲート酸化膜１１６を形成する。その後、ゲート電極１１８を形成し、ゲート電極１１８の側壁にサイドウォール膜１０９を形成する。次いで、ゲート電極１１８およびサイドウォール膜１０９をマスクにして、イオン注入を行うことによって、第２拡散層１０６、第１拡散層１０８および第３拡散層１１７を形成する。
【００３７】
そして、エッチングストッパー用に、全面にシリコン窒化膜１２０を形成し、第３拡散層１１７、第１拡散層１０８、および第２拡散層１０６上のシリコン窒化膜１２０を除去する。このとき、ゲート電極１１８およびサイドウォール膜１０９の上部以外の領域に設けられたシリコン窒化膜１２０を除去する。さらに、露出された第３拡散層１１７、第１拡散層１０８、および第２拡散層１０６上に、選択的にエピタキシャルシリコン層を成長させて、それぞれ、第１エレベイテッドソース／ドレイン層１４６、第２エレベイテッドソース／ドレイン層１５２および第３エレベイテッドソース／ドレイン層１５６を形成する。
【００３８】
なお、これらのエレベイテッドソース／ドレイン層は、既に形成された第３拡散層１１７、第１拡散層１０８、および第２拡散層１０６と同等か、それ以上の濃度の不純物が導入されていることが望ましい。不純物の導入方法としては、不純物を含んだ反応ガスを使うことによって成長中に不純物を導入する方法や、成長後にイオン注入によって不純物を導入する方法などがある。
【００３９】
その後、全面に金属層を形成し、熱処理を行うことによって、それぞれのエレベイテッドソース／ドレイン層と金属層とを反応させてシリサイド化し、第１シリサイド層１４８、第２シリサイド層１５４および第３シリサイド層１５８を形成する。金属層は、たとえばＴｉ、Ｃｏ、Ｎｉを含む構成とする。そして、未反応の金属層を除去して、図３（ａ）の構造を得る。
【００４０】
そして、全面に第１層間絶縁膜１６０を形成し、平坦化処理を行った後に、ＤＲＡＭ部１０２の第１拡散層１０８上に開口部を形成する。次いで、全面にメタル下部電極１２４となる金属層を形成し、図３（ｂ）の構造を得る。
【００４１】
つづいて、容量絶縁膜１２６およびメタル上部電極１２８となる金属層を順次形成し、既知のリソグラフィー技術およびエッチング技術を用いて、メタル下部電極１２４となる金属層、容量絶縁膜１２６およびメタル上部電極１２８となる金属層のパターニングを行い、ＭＩＭ容量１２２を形成する。その後、全面に第２層間絶縁膜１６２を形成し、平坦化処理を行って、図３（ｃ）の構造を得る。
【００４２】
その後、第１層間絶縁膜１６０および第２層間絶縁膜１６２を貫通し、第３シリサイド層１５８に到達する第１コンタクト１３２用の開口部と、第１層間絶縁膜１６０および第２層間絶縁膜１６２を貫通し、第１シリサイド層１４８に到達するビットコンタクト１３６用の開口部を同時に形成し、開口部内に金属膜を埋込み、第１コンタクト１３２およびビットコンタクト１３６を形成する。その後、第２層間絶縁膜１６２上に、ビットコンタクト１３６に接続されるビット線１３８を形成する。次いで、全面に第５層間絶縁膜１６４を形成し、平坦化処理を行う。さらに第５層間絶縁膜１６４を貫通し、第１コンタクト１３２に到達する第２コンタクト１４２用の開口部を形成し、開口部内に金属膜を埋め込み、第２コンタクト１４２を形成する。そして、第５層間絶縁膜１６４上に、第２コンタクト１４２に接続される配線１４４を含む配線層を形成し、図１の構造を得る。
【００４３】
次に、半導体装置１００の効果を説明する。
半導体装置１００においては、第１拡散層１０８とＭＩＭ容量１２２とを、第１エレベイテッドソース／ドレイン層１４６および第１シリサイド層１４８を介して接続することによって、第１拡散層１０８が後工程でシリサイド化することを抑制できる。このため、メタル下部電極１２４が第１エレベイテッドソース／ドレイン層１４６に直接接するときに生じる不具合を抑制することができる。よって、メタル下部電極１２４の容量接続層１４７との接続領域における形状、材質を一様に保つことができる。したがって、容量絶縁膜１２６との界面におけるメタル下部電極１２４の形状が、ＭＩＭ容量１２２の側面と底面とでばらつくことを抑制できる。よって、半導体装置１００は、ＭＩＭ容量１２２の製造安定性に優れた構成であるとともに、ＭＩＭ容量１２２と第１拡散層１０８と接触抵抗の安定性に優れた構成となっている。
【００４４】
また、図３（ａ）を参照して前述したように、シリコン基板１０１上に予め第１エレベイテッドソース／ドレイン層１４６を形成することにより、第１拡散層１０８がシリサイド化されることを好適に抑制することができる。したがって、半導体装置１００は、ジャンクションリークの抑制効果にさらに優れた構成となっている。
【００４５】
また、ＭＩＭ容量１２２と第１拡散層１０８とを接続する容量接続層１４７として、第１エレベイテッドソース／ドレイン層１４６を設けることにより、背景技術の項で図４を参照して前述したシリコンプラグ２１２の厚さに比べて、ＭＩＭ容量１２２との接続層を構成するシリコン層の膜厚を薄くすることができるため、容量コンタクト抵抗に占めるシリコン層の抵抗の割合を小さくすることができる。よって、容量コンタクト抵抗の上昇を抑えることができる。また、第１エレベイテッドソース／ドレイン層１４６を容量接続層１４７の一部として用いることにことにより、容量コンタクト抵抗の上昇抑制効果に加えて、トランジスタが微細化した場合にも、チャネル量を充分に確保してトランジスタの特性を向上させることができる。
【００４６】
また、半導体装置１００においては、容量接続層１４７の上面がゲート電極１１８の上面よりもシリコン基板１０１の側に位置しており、容量接続層１４７の高さを抑えた構成となっている。このため、ＭＩＭ容量１２２が形成される位置を相対的に低くすることができる。よって、トランジスタ形成層にＭＩＭ容量１２２を形成することが可能となるため、ビット線１３８および配線１４４の形成層のシリコン基板１０１表面からの高さを低下させることができる。したがって、ＤＲＡＭ部１０２のビットコンタクト１３６やロジック部１０４の第１コンタクト１３２のアスペクト比を減少させることが可能であり、これらのプラグの製造安定性に優れた構成となっている。また、ビット線１３８および配線１４４の設計の自由度に優れた構成となっている。
【００４７】
また、従来の構成においては、メタル下部電極のシリサイド反応の影響が及ばないように、メタル下部電極の膜厚を厚くすると、容量部の表面積を減少させることになるため、容量値の減少を引き起こすことになった。これに対し、本実施形態では、上述したように、メタル下部電極１２４形成後の変質を抑制することができるため、メタル下部電極１２４の膜厚を厚くする必要がなく、シリンダ内の表面積を充分に大きく確保することができるため、ＭＩＭ容量１２２の容量をさらに好適に増加させることができる。
【００４８】
また、半導体装置１００においては、容量接続層１４７、ビット接続層１５３および配線接続層１５７が同一工程で同一水準に同一材料により同時に形成される構成となっている。このため、製造プロセスの簡略化が可能である。そして、ビットコンタクト１３６とビット接続層１５３との接続領域および第１コンタクト１３２と配線接続層１５７との接続領域の製造安定性を向上させることができる。
【００４９】
（第二の実施形態）
本実施形態の半導体装置の構成について、第一の実施形態と異なる点を中心に、図２を参照して以下に説明する。
図２は、本実施形態の半導体装置の構成を示す断面図である。図２に示した半導体装置１７０においては、ＭＩＭ容量１２２が、第３のメタルプラグ（メタルプラグ１５０）を介して、第１シリサイド層１４８に接続されている。
メタルプラグ１５０は、容量接続層１４７の上部に設けられ、たとえば構成元素としてシリサイド形成金属を含む。また、メタルプラグ１５０の材料は、たとえばＷ等の高融点金属とすることができる。
【００５０】
半導体装置１７０は、第一の実施形態と比較して、メタル下部電極１２４がメタルプラグ１５０を介して第１エレベイテッドソース／ドレイン層１４６上の第１シリサイド層１４８に電気的に接続されている点が異なる。
【００５１】
半導体装置１７０においては、ＭＩＭ容量を構成するメタル下部電極１２４は金属から形成されているので、第１シリサイド層１４８と反応しやすい。このため、メタル下部電極１２４を構成する金属層の膜厚が薄くなってきた場合、メタル下部電極１２４と第１シリサイド層１４８が直接接している場合には、メタル下部電極１２４を構成する金属層の膜厚が薄くなってくると、メタル下部電極１２４と第１シリサイド層１４８との反応によって、容量特性が低下するという新たな課題が生じる懸念がある。そこで、本実施形態においては、容量接続層１４７とメタル下部電極１２４との間にメタルプラグ１５０を設けてこれらを離隔することにより、容量特性の低下をさらに効果的に抑制することができる。
【００５２】
次に、半導体装置１７０の製造方法を説明する。
本実施形態においては、第１の層間絶縁膜（第１層間絶縁膜１６０）が、第３の層間絶縁膜（第３層間絶縁膜１６６）と第４の層間絶縁膜（第４層間絶縁膜１６８）とがシリコン基板１０１の側からこの順に積層された膜であって、
ステップ１５１：ＤＲＡＭ部１０２形成領域に、第３層間絶縁膜１６６を貫通し、第１シリサイド層１４８に到達する第４の開口部（不図示）を形成する工程、
ステップ１５３：第４の開口部に埋め込まれたメタルプラグ１５０を形成する工程、および
ステップ１５５：第４層間絶縁膜１６８を貫通する第５の開口部（不図示）を形成し、第５の開口部の底部からメタルプラグ１５０の上部を露出させる工程、
を含む。
また、第１の開口部（不図示）が、第４の開口部と第５の開口部とから構成されて、ステップ１１１において、第１の開口部の内部に、第１シリサイド層１４８に接続するように、ＭＩＭ容量１２２を構成するメタル下部電極１２４を形成する工程が、第５の開口部の内部に、メタルプラグ１５０を介して第１シリサイド層１４８に接続するように、メタル下部電極１２４を形成する工程である。
【００５３】
さらに具体的には、メタル下部電極１２４と、第１エレベイテッドソース／ドレイン層１４６上の第１シリサイド層１４８と接続するメタルプラグ１５０を形成する工程を除いては、第一の実施形態において前述した製造工程を用いることができる。メタルプラグ１５０を形成する際には、ＭＩＭ容量１２２を支持する第４層間絶縁膜１６８の形成前に第３層間絶縁膜１６６を形成する。そして、第１拡散層１０８上に、第３層間絶縁膜１６６を貫通し、第１エレベイテッドソース／ドレイン層１４６上の第１シリサイド層１４８に到達する開口部（不図示）を形成する。そして、開口部を金属膜または金属窒化膜により埋め込むことにより、メタルプラグ１５０を形成する。
【００５４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５５】
たとえば、以上の実施形態において、ＭＩＭ容量１２２は、シリンダ構造、スタック構造、ＣＯＢ（Capacitor over Bitline）構造、ＣＵＢ（Capacitor under Bitline）構造のいずれであってもよい。
【００５６】
また、以上の実施形態においては、ＭＩＭ容量１２２、ビット線１３８および配線１４４との接続用にも、それぞれエレベイテッドソース／ドレイン層とシリサイド層とが積層された接続層を設ける場合を例に説明したが、少なくとも容量接続層１４７が設けられた構成であればよい。
【００５７】
また、第１層間絶縁膜１６０から第５層間絶縁膜１６４までの各絶縁膜は、いずれも積層膜であってもよい。
【００５８】
また、以上の実施形態において、容量絶縁膜１２６の材料としては、たとえば他に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、またはＴａのうち一または二以上の金属元素を含む酸化物またはシリケートとすることができる。
【００５９】
また、エッチングストッパー膜としては、上述のシリコン窒化膜１２０以外にも種々のものを用いることができる。たとえばＳｉＣＮ膜またはＳｉＯＮ膜等の窒素を含む膜を用いることができる。
【００６０】
また、ＤＲＡＭ部１０２の周辺領域にビット線１３８を延長してもよい。たとえば、ロジック部１０４の回路部材としてビット線１３８を用いてもよい。
【図面の簡単な説明】
【００６１】
【図１】第一の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第二の実施形態に係る半導体装置の構成を示す断面図である。
【図３】図１の半導体装置の製造工程を説明する断面図である。
【図４】従来の半導体装置の構成を示す断面図である。
【図５】図４の従来の半導体装置の製造工程を説明する断面図である。
【符号の説明】
【００６２】
１００  半導体装置
１０１  シリコン基板
１０２  ＤＲＡＭ部
１０４  ロジック部
１０６  第１拡散層
１０８  第２拡散層
１０９  サイドウォール膜
１１０  素子分離領域
１１６  ゲート酸化膜
１１７  第３拡散層
１１８  ゲート電極
１２０  シリコン窒化膜
１２２  ＭＩＭ容量
１２４  メタル下部電極
１２６  容量絶縁膜
１２８  メタル上部電極
１３２  第１コンタクト
１３６  ビットコンタクト
１３８  ビット線
１４２  第２コンタクト
１４４  配線
１４６  第１エレベイテッドソース／ドレイン層
１４７  容量接続層
１４８  第１シリサイド層
１５０  メタルプラグ
１５２  第２エレベイテッドソース／ドレイン層
１５３  ビット接続層
１５４  第２シリサイド層
１５６  第３エレベイテッドソース／ドレイン層
１５７  配線接続層
１５８  第３シリサイド層
１６０  第１層間絶縁膜
１６２  第２層間絶縁膜
１６４  第５層間絶縁膜
１６６  第３層間絶縁膜
１６８  第４層間絶縁膜
１７０  半導体装置
２００  半導体装置
２０１  シリコン基板
２０２  ＤＲＡＭ部
２０４  ロジック部
２０６  第２拡散層
２０８  第１拡散層
２０９  サイドウォール膜
２１０  素子分離領域
２１２  シリコンプラグ
２１４  シリサイド層
２１６  ゲート酸化膜
２１７  第３拡散層
２１８  ゲート電極
２２０  シリコン窒化膜
２２２  ＭＩＭ容量
２２４  メタル下部電極
２２６  容量絶縁膜
２２８  メタル上部電極
２３０  第１層間絶縁膜
２３２  第１コンタクト
２３４  第２層間絶縁膜
２３５  第３層間絶縁膜
２３６  ビットコンタクト
２３８  ビット線
２４０  第４層間絶縁膜
２４２  第２コンタクト
２４４  配線
【図１】
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【図２】
2006318993.tif 000004
【図３】
2006318993.tif 000005
【図４】
2006318993.tif 000006
【図５】
2006318993.tif 000007