(57)【要約】【課題】従来技術の問題点を克服する入力信号の相補累積分布関数曲線を生成する方法及び装置を提供する。【解決手段】入力信号の相補累積分布関数（ＣＣＤＦ）曲線を生成する装置において、ＡＤＣは、サンプリングポイントで、入力信号をサンプリングし、それぞれのサンプリングポイントにおける入力信号の望ましいパラメータに対応するパラメータ値を出力において供給する。またメモリ要素が、受信パラメータ値に対応したメモリ内のアドレスからそれぞれの受信パラメータ値の発生頻度カウントを供給し、加算器が、頻度カウントを受信し、頻度カウントをインクリメントし、受信パラメータ値に対応したアドレスに書き戻すべくメモリ要素の入力にインクリメント済みの頻度値を供給する。また、ＣＣＤＦ曲線生成モジュールが、それぞれのパラメータ値に対応するメモリ要素内に保存されている頻度カウントを読み取り、これからＣＣＤＦ曲線を生成する。【選択図】図１
2006318482.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の相補累積分布関数（ＣＣＤＦ）曲線を生成する装置であって、
（ａ）前記入力信号を受信する入力と、出力と、を具備するアナログ／デジタルコンバータ（ＡＤＣ）であって、サンプリングポイントにおいて前記入力信号をサンプリングし、それぞれのサンプリングポイントにおける前記入力信号の望ましいパラメータに対応するパラメータ値を前記出力に供給する、ＡＤＣと、
（ｂ）個々の異なるパラメータ値の範囲内のそれぞれの受信パラメータ値の発生頻度カウントを保存する複数のメモリ要素であって、それぞれのメモリ要素は、パラメータ値を受信するべく前記ＡＤＣの前記出力に接続された入力と、前記受信パラメータ値に対応する前記メモリ内のアドレスからの頻度カウントを供給する出力と、を具備する、複数のメモリ要素と、
（ｃ）それぞれが前記複数のメモリ要素の個々のものに関連付けられた複数の加算器であって、それぞれの加算器は、前記メモリ要素の前記出力に接続された入力を具備しており、前記頻度カウントを受信し、この頻度カウントをインクリメントし、前記受信パラメータ値に対応する前記アドレス内に書き戻すべく、前記インクリメント済みの頻度カウントを前記メモリ要素の入力に接続された出力に供給する、複数の加算器と、
（ｄ）それぞれのパラメータ値に対応する前記メモリ要素内に保存された前記頻度カウントを読み取り、これからＣＣＤＦ曲線を生成するべく、前記メモリ要素の出力に接続された入力を具備するＣＣＤＦ曲線生成モジュールと、
を備える装置。
【請求項２】
それぞれのメモリ要素は、メモリの２つのバンクを有しており、この第１のバンクは、既定の期間にわたって、それぞれの受信パラメータ値の前記発生頻度カウントを保存するべく利用され、第２のバンクは、既定の期間にわたって、前回の既定の期間においてその中に保存されたそれぞれの受信パラメータ値の前記発生頻度カウントを前記ＣＣＤＦ曲線生成モジュールによって読み取るべく利用され、前記バンクは、前記前回の既定の期間において読み取られた前記バンクが保存のために使用され、もう一方のバンクが読み取られるべく利用されるように、前記既定の期間の終了時点において切り替えられる、請求項１記載の装置。
【請求項３】
それぞれのメモリ要素は、デュアルポートメモリであり、この第１ポートは、前記メモリ要素の１クロックサイクルにおいて、前記個々の加算器の前記入力に接続された前記メモリ要素の前記出力として、且つ、次のクロックサイクルにおいては、前記個々の加算器の前記出力に接続された前記メモリ要素の前記入力として、利用され、この第２ポートは、前記ＣＣＤＦ曲線生成モジュールの前記入力に接続された前記メモリ要素の前記出力として利用される、請求項２記載の装置。
【請求項４】
前記メモリ要素内の前記頻度カウントの更新は、前記メモリ要素の前記クロック周波数の半分の周波数において実行される、請求項２又は３記載の装置。
【請求項５】
それぞれのメモリ要素は、単一のバンクを備え、該バンクは、第１の既定の期間にわたって、それぞれの受信パラメータ値の前記発生頻度カウントを保存するべく、利用され、且つ、第２の既定の期間にわたって、前記前回の第１の既定の期間においてその中に保存されたそれぞれの受信パラメータ値の前記発生頻度カウントを前記ＣＣＤＦ曲線生成モジュールによって読み取るべく、利用される、請求項１記載の装置。
【請求項６】
前記ＣＣＤＦ曲線生成モジュールは、前記第２の既定の期間において前記ＣＣＤＦ曲線生成モジュールによって読み取られたそれぞれの受信パラメータ値の前記発生頻度カウントを保存するためのメモリを有する、請求項５記載の装置。
【請求項７】
それぞれのメモリ要素は、デュアルポートメモリであり、この第１ポートは、前記メモリ要素の第１クロックサイクルにおいて、前記個々の加算器の前記入力に接続された前記メモリ要素の前記出力として利用され、この第２ポートは、通常、第２クロックサイクルにおいて、前記個々の加算器の前記出力に接続された前記メモリ要素の前記入力として利用される、請求項５又は６記載の装置。
【請求項８】
前記第１クロックサイクルにおいて受信パラメータ値を受信するための第１入力と、前記第２クロックサイクルにおいて次の受信パラメータ値を受信するための第２入力と、前記受信パラメータ値と前記次の受信パラメータ値が同一であるかどうかに関するマッチ信号を供給する出力と、を具備する比較器を更に有し、前記比較器の前記出力は、前記デュアルポートメモリに接続されており、マッチ信号を利用することにより、前記デュアルポートメモリの前記第１ポートが、前記第２クロックサイクルにおいて、前記入力として利用されることを可能にし、この結果、前記第１クロックサイクルにおいてインクリメント済みの前記頻度カウントが、前記第２ポートではなく、前記第１ポートに供給され、この結果、前記第２クロックサイクルにおいて前記加算器の前記入力に対して正しく供給される、請求項７記載の装置。
【請求項９】
前記デュアルポートメモリ内の前記頻度カウントの更新は、前記デュアルポートメモリの前記クロック周波数と同一の周波数で実行される、請求項７又は８記載の装置。
【請求項１０】
頻度カウントが前記メモリ要素からＣＣＤＦ曲線生成モジュールによって読み取られた場合に、前記頻度カウントがゼロに設定される、請求項１〜９のいずれか一項に記載の装置。
【請求項１１】
前記パラメータ値を受信するべく前記ＡＤＣの前記出力に接続された入力と、それぞれが前記複数のメモリ要素の中の１つに接続された複数の出力と、を具備するマルチプレクサを更に有し、前記マルチプレクサは、前記受信パラメータ値が属するパラメータ値の前記範囲に基づいて、前記受信パラメータ値を前記出力の中の１つに伝達する、請求項１〜１０のいずれか一項に記載の装置。
【請求項１２】
前記メモリ要素は、前記ＡＤＣから受信したデータワードのビット長よりも短いビット長のデータワードを受領し、前記マルチプレクサは、前記ＡＤＣから受信した前記パラメータ値のデータワード内に存在する最上位データビットに基づいて、前記ＡＤＣから受信したそれぞれのパラメータ値の低減された長さのデータワードを前記複数の出力の中の１つに伝達する、請求項１１記載の装置。
【請求項１３】
前記望ましいパラメータは、パワーである請求項１〜１２のいずれか一項に記載の装置。
【請求項１４】
前記入力信号は、高周波（ＲＦ）信号であるか、又はこのパワーエンベロープである、請求項１〜１３のいずれか一項に記載の装置。
【請求項１５】
入力信号の相補累積分布関数（ＣＣＤＦ）曲線を生成する方法であって、
（ａ）サンプリングポイントにおいて前記入力信号をサンプリングし、それぞれのサンプリングポイントにおける前記入力信号の望ましいパラメータに対応するパラメータ値を供給する段階と、
（ｂ）それぞれのパラメータ値を受信し、それらの到着に伴ってそれぞれの受信パラメータ値の発生頻度カウントを保存する段階であって、前記カウントは、個々の異なるパラメータ値の範囲内において保存される、段階と、
（ｃ）それぞれの受信パラメータ値ごとに、前記個々の保存されている頻度カウントをインクリメントする段階と、
（ｄ）前記保存されている頻度カウントからＣＣＤＦ曲線を生成する段階と、
を含む方法。
【請求項１６】
複数のメモリ要素の第１バンクを利用し、既定の期間にわたって、個々の異なるパラメータ値の範囲内のそれぞれの受信パラメータ値の前記発生頻度カウントを保存し、前記メモリ要素の第２バンクを利用し、既定の期間にわたって、前回の既定の期間においてその中に保存されたそれぞれの受信パラメータ値の前記発生頻度カウントを読み取り、前記バンクは、前記前回の既定の期間内において読み取られた前記バンクが保存のために使用され、もう一方のバンクが読み取られるべく利用されるように、前記既定の期間の終了時点において切り替えられる、請求項１５記載の方法。
【請求項１７】
複数のメモリ要素の単一のバンクを利用し、第１の既定の期間にわたって、個々の異なる複数のパラメータ値の範囲内のそれぞれの受信パラメータ値の前記発生頻度カウントを保存し、且つ、第２の既定の期間にわたって、前回の第１の既定の期間においてその中に保存されたそれぞれの受信パラメータ値の前記発生頻度カウントを読み取る、請求項１５記載の方法。
【請求項１８】
前記頻度カウントは、前記頻度カウントがそれぞれのメモリ要素から読み取られた後に、ゼロに設定される、請求項１６又は１７記載の方法。
【請求項１９】
前記望ましいパラメータは、パワーである、請求項１５〜１８のいずれか一項に記載の方法。
【請求項２０】
前記入力信号は、高周波（ＲＦ）信号であるか、又はこのパワーエンベロープである、請求項１５〜１９のいずれか一項に記載の方法。
【請求項２１】
実質的に添付の図面を参照して明細書に記述されている入力信号の相補累積分布関数（ＣＣＤＦ）曲線を生成する装置。
【請求項２２】
実質的に添付の図面を参照して明細書に記述されている入力信号の相補累積分布関数（ＣＣＤＦ）曲線を生成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、例えば、高周波アプリケーションにおける信号パワー(power)のＣＣＤＦ曲線などの（但し、これらに限定されない）相補累積分布関数（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｃｕｍｕｌａｔｉｖｅ  Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ｆｕｎｃｔｉｏｎ：ＣＣＤＦ）曲線を生成する装置及び方法に関するものである。
【背景技術】
【０００２】
パワーＣＣＤＦ曲線は、例えば、最近の第３世代（３Ｇ）デジタル変調無線システムなどのＲＦシステムにおいて遭遇する信号に関する重要な情報を提供するべく、ＲＦアプリケーションにおいて頻繁に使用されている。パワーＣＣＤＦ曲線は、無線信号が特定のパワーレベル以上において消費する時間の割合に関する曲線から構成されている。これは、通常、信号パワーが、Ｘ軸に規定されているパワー以上である時間の割合に対する瞬間パワー／平均パワー比のグラフとして表される。グラフの軸は、通常、いずれも対数である。
【０００３】
恐らく、パワーＣＣＤＦ曲線の最も重要なアプリケーションは、通信システム内において、混合、増幅、及びデコードされる信号のパワー特性を完全に規定することであろう。例えば、３Ｇシステムにおいては、複数のチャネルを組み合わせており、この結果、チャネルの数だけでなく、どの特定のチャネルを使用するかによっても左右されるピーク／平均パワー比がもたらされる。この信号特性は、ピークパワーレベルを増幅器やミキサなどのシステムコンポーネントの設計の際に考慮しない限り、大きな歪に結び付くことになる。
【０００４】
グラフの検討だけでなく、計測値の特定の割合が超過状態にあるパワーレベルをユーザーが要求する場合もある。代表的な割合は、０．０１％〜０．０００１％の範囲である。例えば、１００，０００個の計測サンプルが生成され、サンプルの０．０１％が超過状態にあるパワー比率をユーザーが必要とする場合には、０．０１％の割合ポイント（０．０１％＝１／１０，０００）を上回るサンプルは、１０個ということになる。通常、算出された平均パワーに対する１０番目に大きなサンプルの比率が返される。
【０００５】
このようなＣＣＤＦ曲線は、パワーメーターからスペクトルアナライザに及ぶいくつかの種類の計測装置や、いくつかのその他のものにも、登場する。これらのすべての装置は、受信したパワー値のヒストグラムを生成し、これをＣＣＤＦグラフに変換する必要がある。この作業は、ＡＤＣ（アナログ／デジタルコンバータ）を使用して到来信号をサンプリングし、この結果キャプチャされたサンプルをメモリ内に保存し、次いで、キャプチャしたサンプルを走査し、必要に応じて、それぞれの受信値を電圧からパワーに変換した後に、それぞれの値又は値の小さな組を多数のアキュムレータ内に加算した後に、この結果得られる発生テーブルを使用してグラフを描画し、及び／又は、割合を算出することにより、受信値のヒストグラムを算出することによって実行される。
【０００６】
代表的なシステムは、１００，０００個のサンプルを計測及び処理するのに、約５秒を所要している。大部分の既知のシステムにおいては、サンプルを短時間に高速でキャプチャする傾向を有しており、次いで、キャプチャしたサンプルを処理した後に、別のサンプルのバッチを取得する。現時点におけるＡＤＣ技術は、１０Ｍサンプル／秒から、場合によっては、最大で数ギガサンプル／秒までの範囲の速度で稼働する能力を有している。これが意味するところは、代表的なシステムは、波形の非常に短いスナップショットを取得し、この結果、結果的に得られる計測数に最大の影響を有する検出しにくい高ピークレベルが失われることになるということである。
【０００７】
又、１００，０００個のサンプルが提供する０．０１％の計測の「ラインを上回る」サンプルは、１０個のみであることも容易にわかる。０．００１％または０．０００１％の計測の場合には、同一の精度を得るのに、格段に大量の時間を必要とすることになろう。又、１０個のサンプルが、正確な計測の根拠となるだけの十分な数ではない状況も存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、本発明の目的は、従来技術における前述の問題点を克服する（又は、少なくとも軽減する）入力信号の相補累積分布関数（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｃｕｍｕｌａｔｉｖｅ  Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ｆｕｎｃｔｉｏｎ：ＣＣＤＦ）曲線を生成する方法及び装置を提供することにある。
【課題を解決するための手段】
【０００９】
従って、一態様においては、本発明は、入力信号の相補累積分布関数（ＣＣＤＦ）曲線を生成する装置を提供し、この装置は、入力信号を受信する入力と、出力と、を具備するアナログ／デジタルコンバータ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）であって、サンプリングポイントにおいて、入力信号をサンプリングし、それぞれのサンプリングポイントにおける入力信号の望ましいパラメータに対応するパラメータ値を出力において供給するＡＤＣと、個々の異なるパラメータ値の範囲内のそれぞれの受信パラメータ値の発生頻度カウントを保存する複数のメモリ要素であって、それぞれのメモリ要素は、パラメータ値を受信するべくＡＤＣの出力に接続された入力と、受信パラメータ値に対応したメモリ内のアドレスから頻度カウントを供給するための出力と、を具備する複数のメモリ要素と、それぞれがメモリ要素の出力に接続された入力を具備し、複数のメモリ要素の個々のものとそれぞれが関連付けられた複数の加算器であって、頻度カウントを受信し、頻度カウントをインクリメント(increment)し、受信パラメータ値に対応したアドレスに書き戻すべくメモリ要素の入力に接続された出力にインクリメント済みの頻度値を供給する加算器と、メモリ要素の出力に接続された入力を具備するＣＣＤＦ曲線生成モジュールであって、それぞれのパラメータ値に対応するメモリ要素内に保存されている頻度カウントを読み取り、これからＣＣＤＦ曲線を生成するＣＣＤＦ曲線生成モジュールと、を有している。
【００１０】
一実施例においては、それぞれのメモリ要素は、メモリの２つのバンクを有することが可能であり、この第１のバンクは、既定の期間にわたって、それぞれの受信パラメータ値の発生頻度カウントを保存するべく利用され、第２のバンクは、既定の期間にわたって、前回の既定の期間内においてその中に保存されているそれぞれの受信パラメータ値の発生頻度カウントをＣＣＤＦ曲線生成モジュールによって読み取るべく利用され、これらのバンクは、前回の期間において読み取られたバンクが保存のために使用され、もう一方のバンクが読み取られるべく利用されるように、既定の期間の終了時点において切り替えられる。
【００１１】
それぞれのメモリ要素は、デュアルポートメモリであってよく、この第１ポートは、メモリ要素の１クロックサイクルにおいて、個々の加算器の入力に接続されたメモリ要素の出力として、並びに、次のクロックサイクルにおいて、個々の加算器の出力に接続されたメモリ要素の入力として、利用され、この第２ポートは、ＣＣＤＦ曲線生成モジュールの入力に接続されたメモリ要素の出力として利用される。
【００１２】
第２実施例においては、それぞれのメモリ要素は、単一のバンクを有することが可能であり、この単一のバンクは、第１の既定の期間において、それぞれの受信パラメータ値の発生頻度カウントを保存するべく利用され、且つ、第２の既定の期間において、前回の第１の既定の期間においてその中に保存されているそれぞれの受信パラメータ値の発生頻度カウントをＣＣＤＦ曲線生成モジュールによって読み取るべく利用される。
【００１３】
ＣＣＤＦ曲線生成モジュールは、第２の既定の期間においてＣＣＤＦ曲線生成モジュールによって読み取られたそれぞれの受信パラメータ値の発生頻度カウントを保存するためのメモリを有することができる。
【００１４】
それぞれのメモリ要素は、デュアルポートメモリであってよく、この第１ポートは、メモリ要素の第１クロックサイクルにおいて、個々の加算器の入力に接続されたメモリ要素の出力として利用され、この第２ポートは、通常、第２クロックサイクルにおいて、個々の加算器の出力に接続されたメモリ要素の入力として利用される。
【００１５】
本装置は、第１クロックサイクルにおいて、受信パラメータ値を受信する第１入力と、第２クロックサイクルにおいて、次の受信パラメータ値を受信する第２入力と、受信パラメータ値と次の受信パラメータ値が同一であるかどうかに関するマッチ信号を供給する出力と、を具備する比較器を更に有することが可能であり、比較器の出力は、デュアルポートメモリに接続されており、マッチ信号は、第１クロックサイクルにおいてインクリメントされた頻度カウントが、第２ポートではなく、第１ポートに供給され、この結果、第２クロックサイクルにおいて加算器の入力に正しく供給されるように、デュアルポートメモリの第１ポートが第２クロックサイクルにおいて入力として利用されることを可能にするべく利用される。
【００１６】
好適な実施例においては、デュアルポートメモリ内の頻度カウントの更新は、デュアルポートメモリのクロック周波数と同一の周波数において実行される。頻度カウントがＣＣＤＦ曲線生成モジュールによってメモリ要素から読み取られた場合に頻度カウントをゼロに設定可能である。
【００１７】
本装置は、パラメータ値を受信するべくＡＤＣの出力に接続された入力と、それぞれが複数のメモリ要素の中の１つに接続された複数の出力と、を具備するマルチプレクサを更に有することが可能であり、マルチプレクサは、受信パラメータ値が属するパラメータ値の範囲に基づいて、受信パラメータ値を複数の出力の中の１つに伝達する。
【００１８】
メモリ要素は、ＡＤＣから受信したデータワードのビット長よりも短いビット長のデータワードを受領可能であり、マルチプレクサは、ＡＤＣから受信したパラメータ値のデータワード内に存在する最上位データビットに基づいて、ＡＤＣから受信した低減された長さのそれぞれのパラメータ値のデータワードを複数の出力の中の１つに伝達可能である。
【００１９】
第２の態様においては、本発明は、入力信号の相補累積分布関数（ＣＣＤＦ）曲線を生成する方法を提供し、この方法は、サンプリングポイントにおいて入力信号をサンプリングし、それぞれのサンプリングポイントにおける入力信号の望ましいパラメータに対応するパラメータ値を提供する段階と、それぞれのパラメータ値を受信し、それらの到着の際にそれぞれの受信パラメータ値の発生頻度カウントを保存する段階であって、カウントは、個々の異なるパラメータ値の範囲内において保存される、段階と；それぞれの受信パラメータ値ごとに個々の保存されている頻度カウントをインクリメントする段階と、保存されている頻度カウントからＣＣＤＦ曲線を生成する段階と、を有している。
【００２０】
第１実施例においては、複数のメモリ要素の第１バンクを利用し、既定の期間において、個々の異なるパラメータ値の範囲内のそれぞれの受信パラメータ値の発生頻度カウントを保存可能であり、メモリ要素の第２バンクを利用し、既定の期間にわたって、前回の既定の期間においてその中に保存されているそれぞれの受信パラメータ値の発生頻度カウントを読み取り可能であり、これらのバンクは、前回の期間において読み取られたバンクが保存のために使用されるように（逆も同様）、既定の期間の終了時点において切り替えられる。
【００２１】
第２実施例においては、複数のメモリ要素の単一のバンクを利用し、第１の既定の期間において、個々の異なるパラメータ値の範囲内のそれぞれの受信パラメータ値の発生頻度カウントを保存可能であり、且つ、第２の既定の期間において、前回の第１の既定の期間においてその中に保存されているそれぞれの受信パラメータ値の発生頻度カウントを読み取る。
【００２２】
頻度カウントは、頻度カウントがそれぞれのメモリ要素から読み取られた後に、ゼロに設定可能である。
【００２３】
望ましいパラメータは、パワーであってよく、入力信号は、高周波（ＲＦ）信号であるか、又はこのパワーエンベロープであってよい。
【発明を実施するための最良の形態】
【００２４】
以下、一例として、添付の図面を参照し、相補累積分布関数（ＣＣＤＦ）曲線を生成する本発明による方法及び装置の少なくとも１つの実施例について説明する。
【００２５】
図１に示されているように、基本回路を使用し、入力ＲＦ信号１をアナログ／デジタルコンバータ（ＡＤＣ）３を使用してサンプルポイント２においてサンプリングすることにより、デジタル化する。ＡＤＣ３は、出力８を具備しており、最上位のｎビットがデュアルポートメモリ４のポートＡのアドレス入力１９に提示されるアドレスとして使用されるデジタルワードを供給する。それぞれのサンプルにより、そのアドレスにおいてメモリ内に保存されているカウントが、メモリ４から読み出され、ポートＡのデータ出力２４において、加算器５に対して提示される。加算器５は、カウントを１だけインクリメントし、インクリメント済みのカウントをメモリ４のポートＡのデータ入力９に戻し、同一のアドレスにおいてメモリ内に書き戻される。従って、カウントデータは、入力信号の特定のパラメータ値の発生頻度の頻度値を提供している。パラメータがパワーであれば、メモリ４は、事実上、ＲＦ入力信号のパワー値の継続更新されたヒストグラムを提供する。次いで、これらをＣＣＤＦ曲線生成器６によって読み取ることにより、ＣＣＤＦ曲線を既知の方式によって迅速且つ効率的に生成可能である。前回の読み取りポイントに対するそれぞれの読み取りポイントにおける頻度蓄積動作を維持するためのＣＣＤＦ曲線生成器のオーバーヘッドを除去するべく、ＣＣＤＦ曲線生成器６がカウント値を読み取ると、カウント値は、ゼロによって置換される（これが入力７に示されている）。従って、ＣＣＤＦ曲線生成器には、現在の読み取り期間に属する頻度の導出を要する長期間にわたる蓄積ではなく、期間ごとの実際の頻度が提示される。
【００２６】
デュアルポートメモリ４は、アドレスを受領可能であり、且つ、単一クロックサイクルにおいて単一ポート（ポートＡ）を使用してそのアドレスのコンテンツをすべて出力に供給するべく構成されたメモリである。加算器５は、カウント値をインクリメントし、同一のクロックサイクルにおいて、これをデュアルポートメモリのポートＡのデータ入力９に供給可能であり、この結果、次のクロックサイクルにおいて、同一のポートを介して、そのアドレスに書き込まれるべく、インクリメント済みのカウント値の準備がデュアルポートメモリのポートＡのデータ入力ポート９において整うことになる。従って、メモリ内の特定のアドレスが、１つのクロックサイクルにおいて、読み取られ、次のクロックサイクルにおいて、書き込まれるため、サンプルのメモリ内への蓄積を実行する頻度は、クロックサイクルの半分となる。
【００２７】
メモリ内のカウント値が読み取られるように、第２ポート（ポートＢ）を使用し、読み取り対象のアドレスをメモリのポートＢのアドレス入力２０に提示し、且つ、同一クロックサイクルにおいて、そのアドレスのコンテンツをデータ出力２５に供給可能である。但し、メモリは、例えば、コンテンツをＣＣＤＦ曲線生成器６に供給するべく、１つのポートにより、特定のアドレスにアクセスし、同一クロックサイクルにおいて、更新済みの値をそのアドレスに書き込むことはできない。従って、デュアルポートメモリは、２つのバンク４Ａ及び４Ｂに効果的に分割されており、この１つのバンクは、データの蓄積（即ち、カウント値の読み取り、インクリメント、及びメモリのバンク内の適切なアドレスへの書き込み）用に使用され（これらは、いずれもメモリの１つのポートを通じて実行される）、第２のバンクが、メモリの第２ポートを介して、ＣＣＤＦ曲線生成器６に読み取られている間に、読み取り対象のアドレスが、ＣＣＤＦ曲線生成器６の出力１０から取得され、メモリ４のポートＢのアドレス入力２０に提示される。既定の期間の後に、これらのバンクは切り換えられ、この結果、ＣＣＤＦ曲線生成器６に読み取られていたバンクは、ゼロに設定されて、今度は、書き込まれることになり、前回の期間において書き込まれていたバンクが、今度は、ＣＣＤＦ曲線生成器６に読み取られることになる。バンクの切り換えは、１つのアドレスビットを使用して読み取り及び書き込み対象のバンクを指定することにより、実行可能である。
【００２８】
５１２ｘ３６のサイズを具備するメモリの場合には、それぞれのバンクは、２５６ｘ３６のサイズを具備することになろう。これは、オーバーフローするまでに、最大で、２36個のサンプルを受領可能であることを意味している。１００ＭＨｚの代表的なメモリクロック速度においては、サンプル蓄積周波数は（前述のように）５０ＭＨｚであり、この結果、それぞれのバンクは、フル３６ビットを蓄積に使用する場合には、最大２３分の期間にわたって、並びに、３２ビットのワードを使用する場合には、約８５秒の期間にわたって書き込み可能である。
【００２９】
以上の実施例によれば、５０ＭＨｚのレートにおける入力信号の継続的なサンプリングが可能であるが（１００ＭＨｚのメモリクロック周波数の場合）、継続的なサンプルキャプチャレートを１００ＭＨｚ（即ち、メモリクロック速度）に加速することが望ましい。これは、２つの問題を解決すれば、実現可能である。第１は、デュアルポートメモリの場合には、それぞれのクロックサイクルにおいて、１つのポートを書き込みに使用し、且つ、１つのポートを読み取りに使用可能である。同一のアドレスに対する読み取りと書き込みである場合を除き、これにより、キャプチャと更新をメモリクロック速度において実行可能であろう。この場合には、１つのポートから読み取られたアドレス指定されたデータが、もう１つのポートから同一のアドレスに同時に書き込まれるデータと一致しないことになろう。通常、２つのポートから同一場所をアドレス指定すれば、不確定な結果が生成されることになる。第２の問題は、両方のポートをデータの更新に使用した場合には、ＣＣＤＦ曲線生成器６にデータを読み出すのに利用可能なポートが存在しないという点である。
【００３０】
本発明の第２実施例においては、両方の問題が克服されており、以下、図２を参照し、この実施例について説明する。尚、参照を容易にするべく、図１のものと同一の要素は、同一の参照符号を使用して示されている。この実施例においては、データをＣＣＤＦ曲線生成器６に読み出すことができるように、キャプチャを短期間だけ定期的に休止することによって、ポートの１つを使用したメモリの読み出しを可能にしている。本装置は、コントローラ１２を含んでおり、このコントローラを使用して、カウント値を第１マルチプレクサ１４に提示するべくカウンタ１３を制御している。コントローラ１２は、効果的に２つの異なる期間を具備するべく、カウンタを設定して２つのあり得るカウントの中の１つからカウントダウンする。第１の相対的に長い期間においては、本装置は、「データキャプチャ」モードにおいて使用され、必要なデータをメモリ４内にキャプチャし、第２の相対的に短い期間においては、本装置は、「読み取り」モードにおいて使用され、メモリ４のコンテンツを第２メモリ１６に読み出す。
【００３１】
従って、ＡＤＣ３の出力８（これは、書き込み対象のメモリ内のアドレスを有している）は、先に述べた実施例と同様に、メモリ４のポートＡのアドレス入力１９に接続されている。ＡＤＣ３の出力８は、第１マルチプレクサ１４と、比較器１５の第１入力にも接続されている。第１マルチプレクサ１４は、コントローラ１２に制御されており、本装置が「データキャプチャ」モードにあることをカウンタ１３からのカウント値が示している場合に、その出力にＡＤＣ３からのアドレスを提示する。第１マルチプレクサ１４の出力は、第１ラッチ１７に伝達され、この第１ラッチが、アドレスを１クロックサイクルだけ遅延させる。次いで、アドレスは、比較器１５の第２入力と、第２ラッチ１８と、メモリ４のポートＢのアドレス入力２０と、に提示される。
【００３２】
本装置が「読み取り」モードにある場合には、コントローラ１２は、マルチプレクサ１４を制御することにより、カウンタ１３からのカウント値をその出力に伝達する。このカウント値は、メモリ４のポートＢのアドレス入力２０におけるアドレスとして使用され、メモリ内のこのアドレスのコンテンツが、データ出力２５において第２メモリ１６に読み出される。従って、明らかに、カウンタ１３がすべてのカウント値を一巡することに伴い、それぞれのアドレスが、第２メモリ１６に読み出され、カウンタ１３がタイムアウトしたときには、すべてのアドレスの読み出しが完了しており、カウンタは、再度、コントローラによって初期化され、「データキャプチャ」モードの期間をカウントする。第１実施例を参照して前述したように、必要に応じて、アドレスが第２メモリ１６に読み出された際にデータをゼロに設定可能である。
【００３３】
本装置が「データキャプチャ」モードにある限り、比較器１５は、その第１入力において、ＡＤＣからのアドレスを受信し、且つ、その第２入力において、（マルチプレクサ１４を介して伝達され、ラッチ１７内において遅延された）前回のクロックサイクルにおけるＡＤＣからのアドレスを受信する。従って、比較器は、１つのクロックサイクルにおけるアドレスを前回のクロックサイクルにおけるアドレスと比較している。比較器１５の出力は、２つのアドレスが同一であるかどうかを示すマッチ信号である。これらが同一でない場合には、比較器からの出力は、メモリ４のポートＡのＷｒｉｔｅ入力２１に伝達され、ポートＡの書き込みがディセーブル(disable)される。この結果、ポートＡのアドレス入力１９に直接提示されたそのクロックサイクルにおけるアドレスを使用して、メモリ内のそのアドレスにアクセスし、そのコンテンツをデータ出力２４において加算器５に対して提示可能である。同時に、比較器の出力は、インバータ２２を介して、メモリ４のポートＢのＷｒｉｔｅ入力２３に提示され、これにより、ポートＢは、データ入力２６におけるデータをアドレス入力２０に提供されているアドレスに書き込むことができる。当然のことながら、データ入力２６におけるデータは、加算器５からのインクリメント済みの頻度カウントである。
【００３４】
逆に、比較器が、２つのアドレスが同一であることを検出した場合には、比較器からの出力信号を使用し、メモリ４のポートＢのＷｒｉｔｅ入力２３をディセーブルすると共に、メモリ４のポートＡのＷｒｉｔｅ入力２１をイネーブル(enable)し、この結果、ポートＡのデータ入力９における加算器５からのインクリメント済みの頻度カウントが、適切なアドレス内に書き込まれるデータとして使用され、データ出力２４において加算器５に提示される。この実施例においては、メモリは、読み取りポートにおいて同一サイクルにおいて同一場所に書き込まれたデータを書き込みポートに対して提示する能力を有している。これは、書き込みと読み取りが同一ポートにおいて実行される場合にのみ、実現可能である。前述のように、両方のポートを使用してこれを試みた場合には、結果は不確定となろう。
【００３５】
「読み取り」モードにおけるそれぞれのパワー値の頻度カウントデータのメモリ４から第２メモリ１６への読み取りが完了すると、ＣＣＤＦ曲線生成器６は、図１を参照して前述した方式により、第２メモリ１６から、第２メモリ１６のデータ出力２７を介して、頻度カウントデータを読み取ることができる。この場合には、ＣＣＤＦ曲線生成器６の出力１０から取得された読み取り対象のアドレスが、第２マルチプレクサ２８の１つの入力に伝達される（第２マルチプレクサは、コントローラ１２によって制御されており、このマルチプレクサの第２入力は、第２ラッチ１８の出力に接続されている）。第２マルチプレクサ２８の出力は、第２メモリ１６のアドレス入力２９に接続されている。コントローラ１２は、第２メモリ１６のＷｒｉｔｅ入力３０にも信号を供給している。従って、第２メモリ１６は、データがメモリ４から第２メモリ１６に読み取られる際に、「読み取り」モードにおいてデータを書き込み可能である。このモードにおいては、カウンタ１３からのカウント値（これは、メモリ４を読み取るためのアドレスとして使用される）が、第２ラッチ１８を介して伝達されることにより、１クロックサイクルだけ第２マルチプレクサ２８に対して遅延し、第２マルチプレクサは、これらを第２メモリ１６のアドレス入力に伝達するべく制御されており、この結果、メモリ４内のそのアドレスから読み取られたデータが、次のクロックサイクルにおいて、第２メモリ１６内のそのアドレスに書き込まれることになる。「データキャプチャ」モードにおいては、コントローラ１２は、第２メモリ１６のＷｒｉｔｅ入力３０をディセーブルし、第２マルチプレクサ２８を制御して、ＣＣＤＦ曲線生成器６の出力１０から読み取り対象のアドレスを第２メモリ１６のアドレス入力２９に伝達する。この結果、アドレスが読み取られ、第２メモリ１６のデータ出力２７に提供されて、ＣＣＤＦ曲線生成器６によって処理されることになる。
【００３６】
このように、データを読み出すべく回路を短時間だけ停止させれば、回路を１００ＭＨｚのキャプチャ速度に加速可能である。停止している際に、１つのポートを使用してメモリを初期化及び読み出し可能である。又、メモリの読み取りが停止しているため、ピンポンバッファのニーズが存在せず、従って、有効メモリサイズが倍増する。５１２ｘ３６のサイズを具備するメモリの場合には、５１２（即ち、９ビット）の１つのバンクが得られる。アキュムレータは、２36個のサンプルを受信した後に、オーバーフローすることになろう。オーバーフローの前に、３２ビットワード（１００ＭＨｚにおける約１１．５分）により、絶対最小値４２秒のキャプチャを提供可能である。即ち、回路は、少なくとも４２秒にわたって「データキャプチャ」モードに留まり、２32個のサンプルをキャプチャした後に、５１２マイクロ秒にわたって「読み取り」モードに切り替わることができよう。
【００３７】
図３は、図２を参照して前述した回路のタイミング図を示している。第１ラインは、１００ＭＨｚで動作するクロック信号３１を示している。図示されている次の信号は、ＡＤＣのＤａｔａライン３２であり、１６進フォーマットで、いくつかの異なるパワー値を示している。図示の例においては、単純化されたバージョンの場合に、２つの最下位ビットが、４ビットバケット（範囲）において無視され、この結果、左から数えて、５番目と７番目パワー値を同一のアドレスを有する同一バケットに挿入する必要があり、３番目、４番目、及び６番目のパワー値も同様である。それぞれのパワー値のアドレスは、ポートＡのＡｄｄｒｅｓｓライン３３上に、次のクロックサイクルにおいて提供され、これは、当然のことながら、（左から）３番目及び４番目のアドレスが同一であることを示している。ポートＡのＤａｔａ  Ｏｕｔライン３４は、メモリ内に前に保存されている特定のアドレスの頻度カウント（即ち、それが前にサンプリングした発生の数）を示している。次いで、更新済みの頻度カウントが、ポートＢのＤａｔａ  Ｉｎライン３８に提供され、次のクロックサイクルにおいて、ポートＢのＡｄｄｒｅｓｓライン４０上に示される同一アドレスに書き込まれる。
【００３８】
この例においては、ポートＡのＤａｔａ  Ｏｕｔライン上の第３頻度カウントが、元々、２であり、この結果、第４頻度カウント（これは、同一のアドレスである）は、４とし書き込む必要がある（これは、元々、２であるところに、このパワー値の２つの連続したサンプルが発生しているため）。但し、前述のように、これは、メモリが同一のポートに対して読み取り及び書き込みを実行することによって動作する場合にのみ、正しく行われることになろう。この実施例におけるように、読み取りと書き込みが、通常、異なるポートにおいて実行される場合には、回路は、正しいデータが蓄積されるように、いつもの書き込みポートをディセーブルし、且つ、いつもの読み取りポートをイネーブルして、書き込む必要がある。Ａｄｄｒｅｓｓ  Ｃｏｍｐａｒｅ信号ライン３７上に示されているように、第２の連続したアドレスが同一であると（比較器１５によって）検出された場合には、Ａｄｄｒｅｓｓ  Ｃｏｍｐａｒｅライン３７が、１クロックサイクルにわたってイネーブルされる。この結果、ポートＡのＷｒｉｔｅ  ｅｎａｂｌｅライン３６がイネーブルされ、ポートＢのＷｒｉｔｅ  ｅｎａｂｌｅライン３９（これは、通常、イネーブルされている）がディセーブルされることになる。更には、このクロックサイクルにおけるポートＢのＤａｔａ  Ｉｎ信号は、ドントケアであり、この場合には、ポートＡのＤａｔａ  Ｉｎ信号は、前述のように、加算器からの正しいインクリメント済みのデータ（３のカウント）を含んでいる。これは、ポートＡのＤａｔａ  Ｉｎラインからのデータが、次のクロックサイクルにおいてポートＡのＤａｔａ  Ｏｕｔライン上に即座に読み込まれ、この結果、これを正しくインクリメントし、後続のクロックサイクルにおいて、ポートＢのＤａｔａ  Ｉｎラインに（４のカウントとして）提供可能であることを意味している。読み取り及び書き込みの実行に必要なアドレスが同一であるため、ポートＡのアドレスに関する余分のアドレス処理回路のニーズが存在しないことに留意されたい。クロックサイクルのそれぞれごとに、４つの異なるＲＡＭアドレスの実際のＲＡＭコンテンツ４１も示されている。
【００３９】
図４は、本発明の第３実施例を示しており、この場合にも、参照を容易にするべく、先に述べた実施例と同一の要素を同一の参照符号によって示している。この場合には、図示のように、メモリ４、第２メモリ１６、並びに、第１ラッチ１７と比較器１５を含む回路要素のいくつかが、ヒストグラムキャプチャブロック４２を形成している。この実施例においては、ＡＤＣの出力８からのデータワード４３が、第３マルチプレクサ４４に伝達されており、このマルチプレクサを使用して、データワードの中の選択された数のビットを第３ラッチ４５に伝達している。この第３ラッチ４５の出力は、アドレスを提供しており、これが、先に述べた実施例と同様に、メモリ４のポートＡのアドレス入力１９と、第１マルチプレクサ１４と、比較器１５の第１入力と、に伝達されている。
【００４０】
この実施例においては、本装置は、複数の類似したヒストグラムキャプチャブロック４２を含んでおり、このそれぞれは、図４に示されているものと同一の入力及び出力を具備している。それぞれのヒストグラムキャプチャブロック４２を使用し、異なる値の範囲内のデータをキャプチャする。ＣＣＤＦ曲線は、通常、対数であり、この結果、異なる範囲において十分なデータ分解能を具備するために、ＡＤＣワード４３のビットの異なる範囲を使用する必要があることを理解されたい。例えば、１４ビットデータワードの８つの最上位ビットのみを使用する場合には、最低値におけるすべての相違点が（例えば、それらが対数スケール上における多数の情報を提供可能である場合にも）失われる。従って、情報を保持するべく、複数のヒストグラムキャプチャブロック４２を提供し、それぞれをパワー値の異なる値の範囲に使用する。ヒストグラムブロックの数は、必要とされる精度の範囲の数に応じて選択可能である。例えば、１０を単位とする値の４つの組を具備する対数スケールの場合には、５つのヒストグラムキャプチャブロックを提供可能である（１０を単位とするそれぞれの組ごとに１つと、最低値〜ゼロの範囲用の１つ（正確な平均パワーの値を生成するべく、この値が必要であるため））。
【００４１】
図５は、入力信号１のサンプルからＡＤＣ３によって生成された１４ビットデータワードを（この場合には、４つの）９ビットヒストグラムキャプチャブロック４２Ａ〜４２Ｄの中のいずれに伝達するのかを概略的に示している。図示のように、データワード４３のビット１３は、パワー値がＨＩＧＨ又はＬＯＷのいずれであるかを示している。図示のように、これが「０」である場合には、それは、高利得パワー値であり、この結果、次の９ビット（即ち、ビット１２〜４）は、高値ヒストグラムキャプチャブロック４２Ａに伝達されるアドレスとして使用される。ビット１３が「１」である場合には、次のビット（ビット１２）を参照し、使用するヒストグラムキャプチャブロックを判定する。ビット１２が「１」である場合には、ヒストグラムキャプチャブロック４２Ｂが使用され、次の９ビット（ビット１１〜３）が、ヒストグラムキャプチャブロック４２Ｂにアドレスとして伝達される。ビット１２が「０」である場合には、次のビット（ビット１１）を参照し、使用するヒストグラムキャプチャブロックを判定する。ビット１１が「１」である場合には、ヒストグラムキャプチャブロック４２Ｃが使用され、次の９ビット（ビット１０〜２）が、ヒストグラムキャプチャブロック４２Ｃにアドレスとして伝達される。ビット１１が「０」である場合には、これは、利用可能な最低の範囲であり、この結果、この場合にも、ビット１０〜２が使用され、これらがヒストグラムキャプチャブロック４２Ｄにアドレスとして伝達される（この場合には、ゼロに最も近い最低値が蓄積される）。
【００４２】
従って、それぞれの到来データワードの最上位ビットをチェックし、それらの値に応じて、９到来ビットの組を４つのヒストグラムブロックの１つに送信している。それぞれのヒストグラムブロックは、５１２個のスケーリング済みのビンを含んでいる。ブロックＤと比べて、ブロックＡには、より多くのミリワット／ビンが存在している。それぞれのヒストグラムブロック（特殊なケースであるＤを除く）内の最小「ステップサイズ」は、０．０２ｄＢとなるように設定されている。最低パワー範囲ヒストグラムは、ゼロの値まで降下しなければならず、この結果、ＣＣＤＦ曲線の描画のために、相対的に正確な平均値を取得可能である。ビット当たりに１つのヒストグラムブロックを追加することにより、カバーされるビット数を拡張可能である。これを実行できる理由は、ＣＣＤＦ曲線が、ｄＢを単位として表示されるという点にある。１０ｍＷにおける０．０２ｄＢの範囲は、０．１ｍＷにおけるものよりも格段に大きな値である。０．０２ｄＢのビン当たりの正確性を維持するべく、相対的に低いパワーにおいては、相対的に少ないビットが必要である。従って、２０４８個のメモリ場所のみを使用するＣＣＤＦ曲線の場合に、相対的に広い値の組（この例においては、２12（４０９６）））を正確に使用可能である。この改善は、カバーされるビット数が増加するほど、更に向上する。６つのヒストグラムブロック内の３０７２個のメモリ場所のみにより、２14（１６３８４）個の値の組をカバーすることができる。
【００４３】
図４を再度参照すれば、セレクトコントローラ４６を使用し、ＡＤＣから到来する特定のパワー値のデータワード４３に使用するヒストグラムキャプチャブロック４２を選択する。セレクトコントローラ４６は、前述のように、データワード４３内に使用されている最上位ビットを読み取ってイネーブル信号を生成し（これが、セレクトコントローラ４６の出力４７に提供され、特定のパワー値をキャプチャする特定のヒストグラムキャプチャブロック４２に伝達される）、且つ、すべてのその他のヒストグラムキャプチャブロックに対してディセーブル信号を伝達する。従って、図４に示されているように、セレクトコントローラ４６の出力４７からの信号が、第４ラッチ４８と、第１ＡＮＤゲート４９の１つの入力と、に伝達されている。第４ラッチ４８の出力は、第１ＡＮＤゲート４９の第２入力と、第２ＡＮＤゲート５０の１つの入力に伝達され、このＡＮＤゲートのもう１つの入力は、比較器１５からの反転出力である。従って、セレクトコントローラが、２つの連続したクロックサイクルにわたってイネーブル信号を供給すると、第１ＡＮＤゲート４９が、比較器１５をイネーブルするのに使用されるイネーブル信号を生成することになる。次いで、比較器１５の出力が第３ＡＮＤゲート５１に伝達され、且つ、第２ＡＮＤゲート５０に対して反転される。第２ＡＮＤゲート５０の出力は、ＯＲゲート５２の１つの入力に接続されており、この出力は、メモリ４のＷｒｉｔｅ入力に接続されている。ＯＲゲート５２のもう１つの入力は、コントローラ１２から制御信号を受信するべく接続されている。
【００４４】
従って、セレクトコントローラ４６が、このヒストグラムキャプチャブロック４２を選択し、比較器１５からの出力が、連続したクロックサイクル上のアドレスが同一ではないことを示した場合には、第２ＡＮＤゲート５０からの出力がＨＩＧＨとなり（比較器からの出力が第２ＡＮＤゲートへの入力において反転されているため）、従って、ＯＲゲート５２からの出力がＨＩＧＨとなる。一方、比較器１５からの出力が、連続したクロックサイクル上のアドレスが同一であると示した場合には、第２ＡＮＤゲート５０からの出力は、ＬＯＷとなり、従って、ＯＲゲート５２からの出力もＬＯＷとなって、メモリ４のＷｒｉｔｅ入力がディセーブルされる。ＯＲゲート５２へのコントローラ出力は、「読み取り」モード信号である。「読み取り」モードにおいては、ポートＢ上のＷＲＩＴＥ信号が、強制的にＨＩＧＨとなり、この結果、データがＲｅａｄ  ＲＡＭブロック１６に読み出される際に、データ値（現在は、ＡＮＤゲートセット５３によって強制的にゼロになっている）がすべての場所に書き込まれる。更には、セレクトコントローラ４６の出力４７からの信号が、第４ラッチ４８を介して、ＬＯＷである場合には（これは、このヒストグラムキャプチャブロック４２が選択されないことを示している）、第２ＡＮＤゲート５０からの出力がＬＯＷとなり、ＯＲゲート５２からの出力もＬＯＷになり、この結果、このヒストグラムブロックが選択されない場合にＷｒｉｔｅ入力２３がディセーブルされる。
【００４５】
コントローラ１２は、第３ＡＮＤゲート５１とＡＮＤゲートの第５の組５３の反転入力に伝達される「読み取り」信号をも生成し、このＡＮＤゲートのもう１つの入力は、加算器５の出力である。従って、比較器１５の出力がＨＩＧＨであり（これは、アドレスが同一であることを示している）、且つ、コントローラ１２からの「読み取り」信号がＨＩＧＨである場合には（これは、本装置が「読み取り」動作モードにあることを示している）、第３ＡＮＤゲート５１は、ＬＯＷの出力を具備し（「読み取り」信号が反転されているため）、従って、メモリ４のＷｒｉｔｅ入力２１がディセーブルされることになる。比較器１５の出力がＨＩＧＨであり（これは、アドレスが同一であることを示している）、且つ、コントローラ１２からの「読み取り」信号がＬＯＷである場合には（これは、本装置が「データキャプチャ」動作モードにあることを示している）、第３ＡＮＤゲート５１がＨＩＧＨの出力を具備し、従って、メモリ４のＷｒｉｔｅ入力２１がイネーブルされることになる。比較器の出力がＬＯＷである場合には（これは、アドレスが同一ではないことを示している）、コントローラからの「読み取り」信号の状態とは無関係に、第３ＡＮＤゲート５１からの出力がＬＯＷとなり、Ｗｒｉｔｅ入力２１が常にディセーブルされることになる。
【００４６】
ＡＮＤゲートの第５の組５３の出力は、加算器５の出力がＨＩＧＨであり、「読み取り」信号がＬＯＷである場合にのみ、イネーブルされることになり（第５ＡＮＤゲート５３への入力において「読み取り」信号が反転されているため）、この結果、加算器５からの出力は、「データキャプチャ」動作モードにおいてのみ、メモリ４に伝達され、「読み取り」モードにおいては、ゼロに設定されるようになっている。
【００４７】
従って、前述の実施例によれば、ギャップを伴うことなしに、１秒全体にわたって、１秒当たり数千万個のサンプルをキャプチャ可能であることが明らかであろう。実際に、この説明対象のアーキテクチャに基づいた回路は、ギャップを伴うことなしに（従って、検出しにくいパワースパイクをキャプチャしつつ）、少なくとも４２秒にわたって稼働し（連続した２32個の同一サンプル）、４．２ギガサンプルをキャプチャすることができた。これを現時点において利用可能なソリューションと比較した場合、到来データにおける小さなギャップは許容可能である。メモリからすべてのデータを別の同一のサイズのメモリに可能な限り高速で読み取ることにより、１００ＭＨｚにおける５１２ワードのメモリ読み取りの場合に、計測間の「不感時間（ｄｅａｄ  ｔｉｍｅ）」を２．５６μｓ程度に低減可能であろう。１秒の計測に続いて、２．５６μｓのギャップが発生し、次いで、別の１秒の計測を実行可能であろう。ユーザーが１０億個のサンプル（１０9）を所望する場合には、ギャップを伴わない計測を取得するのに１０秒だけ待たなければならない（これは、現在の装置における最大１４「時間」と対比される）。
【００４８】
更には、キャプチャされた頻度が、ヒストグラム機能の実行に使用されるものとは別個にメモリ内に存在しているという事実は、最新のキャプチャされたデータの組の曲線をＣＣＤＦ曲線生成器が生成している際に、同時に、次のサンプルセットをキャプチャ可能であることを意味している。この結果、現時点において利用可能なソリューションと比べて、サンプリング間の不感時間が更に低減される。
【００４９】
前述の１００，０００個のサンプルの例を再度参照すれば、ハードウェアアプローチを使用することにより、１ミリ秒において、１００，０００個のサンプルをキャプチャ可能である。或いは、この代わりに、サンプル時間とサンプル数をトレードオフすることにより、現在の方法が所要している時間の数分の１において、格段に正確な計測を提供可能である。通常、サンプル時間は、０．１秒又は１秒に設定されることになろう。この時間内においては、０．０１％の計測は、１００００サンプルに基づいたものとなろう。０．０００１％の計測さえ、１秒よりも格段に短い期間内において、更に正確なものとなろう。実際に、回路の速度は、例外的な状況を除いて、サンプル数の制御を提供する必要がないほどに高速、且つ、正確である。
【００５０】
ＣＣＤＦ出力グラフは、通常、妥当な精度を有する約１５ｄＢの範囲を必要としている。ＦＰＧＡ  ＲＡＭは、５１２個の場所を具備しているため、これは、１つのＲＡＭ当たり、９データビットのみを処理可能であることを意味している（２9＝５１２）。十分な精度を提供するべく、それぞれがデータビットの異なる組をチェックする複数のブロックが提供される。それぞれの範囲は、特定の精度を付与するべくｄＢを単位として選択される。前述のケースにおいては、０．０２ｄＢを上回る精度を提供するには、回路は、６ヒストグラムブロックを具備する必要がある。
【００５１】
前述の回路は、到来波形のすべてをチェック可能であるため、特定の時点間においてのみサンプリングするように、これを変更可能である。これは、パルス化無線信号のＣＣＤＦをパルスの期間内においてのみ計測可能であることを意味している。
【００５２】
以上においては、本発明の３つの好適な実施例についてのみ詳細に説明しているが、当業者であれば、本発明の範囲を逸脱することなしに、様々な変更及び改善を実行可能であることを理解されたい。
【００５３】
例えば、メモリ内のそれぞれのアドレスの適切な範囲の選択（即ち、１つのアドレスによってカバーされる値の幅）は、自動的又はプログラム可能であってよい。図４には、第２メモリが、デュアルポートメモリとして示されているが、これは、デュアルポートメモリである必要はなく、任意の適切なＲＡＭを使用可能であることを理解されたい。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施例による基本回路の概略ブロックダイアグラムを示している。
【図２】本発明の第２実施例による回路の概略ブロックダイアグラムを示している。
【図３】図２の回路のタイミング図を示している。
【図４】本発明の第３実施例による回路の概略ブロックダイアグラムを示している。
【図５】図４の回路の拡大版の動作の概略図を示している。
【符号の説明】
【００５５】
３  ＡＤＣ（アナログ／デジタルコンバータ）
４、１６  メモリ要素
５  加算器
６  ＣＣＤＦ（相補累積分布関数）曲線生成モジュール
１５  比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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