(57)【要約】      （修正有）【課題】厚いゲート絶縁膜とＧＯＬＤ構造のＬＤＤ領域を有する高耐圧ＴＦＴと薄いゲート絶縁膜を有する低圧ＴＦＴとを少ない製造工程で製造する。【解決手段】ボトムゲート電極を覆って形成された第１ゲート絶縁膜１３と、ボトムゲート電極と交差する第１の島状半導体膜を含む複数の島状半導体膜１４と、第１ゲート絶縁膜１３上方に形成された薄い第２ゲート絶縁膜１５と、ボトムゲート電極と交差しない第２の島状半導体膜と交差するように、第２ゲート絶縁膜１５上方に形成されたトップゲート電極１６と、第１、第２の島状半導体膜において、ゲート電極より外側の領域に形成されたｎ型のソース／ドレイン領域と、第１の島状半導体膜において、ソース／ドレイン領域の内側に、ボトムゲート電極上方にチャネル領域を残して、ボトムゲート電極を一部覆って形成された、ソース／ドレイン領域より低不純物濃度のｎ型のＬＤＤ領域とを有する薄膜トランジスタ基板。【選択図】図１−２
2006332551.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上方に形成された第１のボトムゲート電極と、
前記第１のボトムゲート電極を覆って、前記基板上方に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上方に形成された複数の島状半導体膜であって、前記第１のボトムゲート電極と交差する第１の島状半導体膜を含む複数の島状半導体膜と、
前記複数の島状半導体膜を覆って、前記第１ゲート絶縁膜上方に形成された、前記第１ゲート絶縁膜より薄い第２ゲート絶縁膜と、
前記複数の島状半導体膜の内、前記ボトムゲート電極と交差しない第２の島状半導体膜と交差するように、前記第２ゲート絶縁膜上方に形成された第１のトップゲート電極と、
前記第１、第２の島状半導体膜において、前記ゲート電極より外側の領域に形成された第１導電型のソース／ドレイン領域と、
前記第１の島状半導体膜において、前記ソース／ドレイン領域の内側に形成され、前記第１のボトムゲート電極上方にチャネル領域を残して、前記第１のボトムゲート電極を一部覆って形成された、前記ソース／ドレイン領域より低不純物濃度の前記第１導電型のＬＤＤ領域と、
を有する薄膜トランジスタ基板。
【請求項２】
前記ボトムゲート電極と同一層で前記基板上方に形成され、前記第１ゲート絶縁膜に覆われたマーカ、
を更に有する請求項１記載の薄膜トランジスタ基板。
【請求項３】
前記複数の島状半導体膜が、連続発振の固体レーザ光によって結晶化されたものであり、前記第１の島状半導体膜が、前記第１のボトムゲート電極端部上方においても均一な多結晶性を有する請求項２記載の薄膜トランジスタ基板。
【請求項４】
前記複数の島状半導体膜は、さらに第３、第４の島状半導体膜を含み、前記第１導電型はｎ型であり、前記第３の島状半導体膜下方には第２のボトムゲート電極が形成され、前記第４の島状半導体膜上方には第２のトップゲート電極が形成され、第３、第４の島状半導体膜のゲート電極外側はｐ型不純物をドープされ、前記第２、第３、第４の島状半導体膜は、ゲート電極と部分的に重なるＬＤＤ領域を有さない請求項１〜３のいずれか１項記載の薄膜トランジスタ基板。
【請求項５】
（ａ）基板上方にボトムゲート電極を形成する工程と、
（ｂ）前記ボトムゲート電極を覆って、前記基板上方に第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上方に、複数の島状半導体膜を形成する工程であって、前記複数の島状半導体膜は前記ボトムゲート電極と交差する島状半導体膜を含み、
（ｃ−１）非晶質半導体膜を堆積する工程と、
（ｃ−２）前記非晶質半導体膜にレーザ光を照射して多結晶化する工程と、
（ｃ−３）多結晶化した前記半導体膜をパターニングする工程と、
を含む工程と、
（ｄ）  前記複数の島状半導体膜を覆って、前記第１ゲート絶縁膜上方に、前記第１ゲート絶縁膜より薄い第２ゲート絶縁膜を形成する工程と、
（ｅ）前記複数の島状半導体膜の内、前記ボトムゲート電極と交差しない島状半導体膜と交差するように、前記第２ゲート絶縁膜上方にトップゲート電極を形成する工程と、
（ｆ）前記ボトムゲート電極、前記トップゲート電極と交差する前記島状半導体膜において、前記ボトムゲート電極、前記トップゲート電極より外側の領域に第１導電型の不純物を上方から注入して、ソース／ドレイン領域を形成する工程と、
（ｇ）前記ボトムゲート電極上方の島状半導体膜において、前記ボトムゲート電極上方にチャネル領域を残して、前記ボトムゲート電極を一部覆って、前記ソース／ドレイン領域より内側に、ソース／ドレイン領域より低不純物濃度の前記第１導電型の不純物を上方から注入して、ＬＤＤ領域を形成する工程と、
を有する薄膜トランジスタ基板の製造方法。
【請求項６】
前記工程（ａ）が、ボトムゲート電極と共にマーカを形成し、前記工程（ｃ−２）が、前記マーカを利用して、前記非晶質半導体膜に選択的に連続発振の固体レーザ光を照射して多結晶化する請求項５記載の薄膜トランジスタ基板の製造方法。
【請求項７】
前記工程（ｅ）が、トップゲート電極と共にダミートップゲート電極を形成し、前記工程（ｇ）が、ダミートップゲート電極をマスクとして前記第１導電型不純物の注入を行う請求項５または６記載の薄膜トランジスタ基板の製造方法。
【請求項８】
前記工程（ｇ）が、前記工程（ｅ）の後、ボトムゲート電極上方の第２ゲート絶縁膜上に、ボトムゲート電極の端部より後退した形状のレジストパターンを形成し、このレジストパターンをマスクとして前記第１導電型不純物の注入を行う請求項５又は６記載の薄膜トランジスタ基板の製造方法。
【請求項９】
前記工程（ｃ−３）が、前記半導体膜に続いて、前記第１ゲート絶縁膜をエッチングする請求項５〜８のいずれか１項記載の薄膜トランジスタ基板の製造方法。
【請求項１０】
不純物の注入に用いるレジストパターンがボトムゲート電極のコンタクト部上方に開口を有し、
（ｈ）このレジストパターンをマスクとして、第１ゲート絶縁膜をエッチングする工程、
を含む請求項５〜８のいずれか１項記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等の表示装置に用いる薄膜トランジスタ基板とその製造方法に関し、特に表示領域と周辺回路とを有する薄膜トランジスタ基板とその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、薄型、軽量、低消費電力等の特徴を持ち、テレビジョン、パソコン等の大型のものから、カメラ、ビデオ、携帯電話、携帯端末等の表示装置として広く用いられている。画素駆動用画素トランジスタとして多結晶（ポリ）シリコン（ｐ−Ｓｉ）薄膜トランジスタ（ＴＦＴ）を用いる液晶パネルでは、表示領域外にｐ−ＳｉＴＦＴで形成した周辺駆動回路を集積化することができる。特に、低コストのガラス基板を用いた低温多結晶シリコン薄膜トランジスタ基板は、大型化も容易であり、液晶表示装置だけでなく、有機ＥＬ装置にも用いられ始めている。
【０００３】
液晶表示装置の駆動回路には、高速動作が望ましい表示コントローラ、シフトレジスタ等、高耐圧が望ましい出力バッファ、レベルシフタ、アナログスイッチ等が含まれる。高速動作を優先させるＴＦＴは、チャネル長を短くし、ＬＤＤ構造を持たないことが好ましい。高耐圧が要求されるＴＦＴは、高速動作より高耐圧を必要とする。画素用ＴＦＴも高速動作より、高耐圧を必要とする。高耐圧ＴＦＴは、所望の高電圧に耐える必要があり、十分なゲート絶縁膜厚やＬＤＤを有するＴＦＴ構造が望ましい。
【０００４】
画素駆動用ＴＦＴは、ゲート電圧がオンの時にデータ電圧を書き込み、次のデータ電圧を書き込むまで書き込んだデータ電圧を保持することが望まれる。そのため、ゲート電圧がオフの時のリーク電流はできるだけ小さいことが望ましい。リーク電流を小さくするには、ｐ−ＳｉＴＦＴのチャネルと低抵抗（高濃度）ソース／ドレイン領域との間に低濃度ドレイン（lightly doped drain、ＬＤＤ）領域を設けることが望ましい。画素トランジスタは、ｐチャネルＴＦＴ（ＰＴＦＴ）より高性能のｎチャネルＴＦＴ（ＮＴＦＴ）で形成する。
【０００５】
周辺回路は、高耐圧入出力回路や論理回路などを含む。シフトレジスタ等の論理回路は高速動作することが望まれる。したがって、周辺回路用のｐ−ＳｉＴＦＴとして、高耐圧のトランジスタと、高速動作のトランジスタとを形成することが望まれる。また、周辺回路はＮＴＦＴとＰＴＦＴとを用いた相補型ＭＯＳ（ＣＭＯＳ）ＴＦＴで形成する。
【０００６】
携帯端末などに用いるディスプレイでは、低消費電力を要求される。表示部等には７〜１０Ｖ程度以上の高電圧が要求されるが、論理回路部はできるだけ低電圧化することが望まれる。表示部の耐圧を確保するには、ゲート絶縁膜の厚さを８０〜１５０ｎｍにする必要がある。同一規格で駆動回路部を形成すると、動作電圧が高く、従って消費電力も高くなってしまう。消費電力を低くするためには、論理回路部を低電圧化すること、従って、ゲート絶縁膜厚の厚いトランジスタと共にゲート絶縁膜厚の薄いトランジスタを作ることが望まれる。
【０００７】
特開平７‐２４９７７８号公報は、トップゲート型トランジスタとボトムゲート型トランジスタとを作成することを提案し、ドレインをゲート電極からオフセットさせるとリーク電流が低減することを教示する。
【０００８】
一般に、エキシマレーザで非晶質シリコン膜を多結晶化する場合、膜厚に制約があり、ボトムゲート形成後、ゲート絶縁膜、非晶質シリコン膜を成膜し、エキシマレーザで多結晶化するとボトムゲート電極端部で十分な結晶化が難しかった。
【０００９】
特開２００３‐４５８９２号公報は、多結晶シリコン膜上にゲート絶縁膜を積層してゲート絶縁膜厚の異なる複数のトップゲート型薄膜トランジスタを形成し、高耐圧ｎ型ＴＦＴでは、ドレインに低濃度ドレイン（ＬＤＤ）領域を設けること、画素トランジスタではソースにもＬＤＤ領域を設けることを提案する。
【００１０】
特開２０００‐２９９４６９号公報の従来技術の記載等によれば、ｐ−ＳｉＴＦＴのオフ電流は高くなりやすく、且つホットキャリア効果によりオン電流が低下しやすい。オン電流の低下は、ドレイン近傍の高電界によって発生するホットキャリアがゲート絶縁膜中にトラップされるためと考えられる。ＬＤＤ領域上にゲート電極をオーバーラップさせたＧＯＬＤ（gate-drain overlapped LDD）構造では、ドレイン近傍の高電界が緩和され、ホットキャリア効果が低減する。ゲート電極下方にＬＤＤ領域を作るためには、ゲート電極形成前に、マスクを用いてＬＤＤ領域を形成することが必要と考えられる。
【００１１】
近年、エキシマレーザに代わり、連続発振（ＣＷ）レーザをもちいたラテラル結晶化が注目されている。従来からＣＷレーザをもちいた結晶化は検討されてきたが、結晶化できるエネルギに対しレーザパワー密度が大きいと膜が凝集してしまい、レーザ光のばらつきにより結晶化が一様にできなかった。
【００１２】
特開２００３−８６５０５号は、非晶質半導体層を島状にパターニングした後、透明基板裏面から半導体（ＬＤ）励起の固体レーザ（ＤＰＳＳレーザ）を用い、連続波（ＣＷ）レーザ光を照射して多結晶化を行う技術を提案している。この結晶化方法によれば、大きな結晶粒が実現できると説明されている。
【００１３】
数十から数百μｍ程度の幅に整形した非晶質シリコン膜を、ＣＷレーザビームで走査すると、走査方向に沿って、数μｍ以上の平均粒径を持つ多結晶シリコン膜が得られる。スポットで照射するので、照射時間が非常に長くなる。照射時間を短くするためには、ＴＦＴ等素子形成領域のみを照射して多結晶化することが望まれる。非晶質シリコン膜をリボン状に加工する場合は、リボン形成と同時にマーカを形成し、マーカを利用してＴＦＴ形成領域のみを結晶化する。表示領域内においても、画素トランジスタ形成領域のみを照射するようにすれば、さらに照射時間を短縮できる。複数本のレーザビームを形成し、同時に照射することも行われる。
【００１４】
現在では、結晶化前処理条件の最適化や、レーザ条件の最適化等によりリボンを形成することなく、剥がれなしで、結晶化できるようになってきている。非晶質膜を整形しない場合、前もってマーカを形成することが必要になる。エキシマレーザによる結晶化と比べると、マーカ形成工程分、生産性が低下する。
【００１５】
【特許文献１】特開平７‐２４９７７８号公報
【特許文献２】特開２００３‐４５８９２号公報
【特許文献３】特開２０００‐２９９４６９号公報
【特許文献４】特開２００３−８６５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、簡略化した工程で製造できる、ＧＯＬＤ構造のＬＤＤ領域を有する高耐圧ＴＦＴと、高速動作する低圧ＴＦＴとを有する薄膜トランジスタ基板を提供することである。
【００１７】
本発明の他の目的は、ＧＯＬＤ構造のＬＤＤ領域を有する高耐圧ＴＦＴと、高速動作する低圧ＴＦＴとを有する薄膜トランジスタ基板を少ない製造工程で製造できる薄膜トランジスタ基板の製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の１観点によれば、
基板と、
前記基板上方に形成された第１のボトムゲート電極と、
前記第１のボトムゲート電極を覆って、前記基板上方に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上方に形成された複数の島状半導体膜であって、前記第１のボトムゲート電極と交差する第１の島状半導体膜を含む複数の島状半導体膜と、
前記複数の島状半導体膜を覆って、前記第１ゲート絶縁膜上方に形成された、前記第１ゲート絶縁膜より薄い第２ゲート絶縁膜と、
前記複数の島状半導体膜の内、前記ボトムゲート電極と交差しない第２の島状半導体膜と交差するように、前記第２ゲート絶縁膜上方に形成された第１のトップゲート電極と、
前記第１、第２の島状半導体膜において、前記第１のゲート電極より外側の領域に形成された第１導電型のソース／ドレイン領域と、
前記第１の島状半導体膜において、前記ソース／ドレイン領域の内側に形成され、前記第１のボトムゲート電極上方にチャネル領域を残して、前記第１のボトムゲート電極を一部覆って形成された、前記ソース／ドレイン領域より低不純物濃度の前記第１導電型のＬＤＤ領域と、
を有する薄膜トランジスタ基板
が提供される。
【００１９】
本発明の他の観点によれば、
（ａ）基板上方にボトムゲート電極を形成する工程と、
（ｂ）前記ボトムゲート電極を覆って、前記基板上方に第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上方に、複数の島状半導体膜を形成する工程であって、前記複数の島状半導体膜は前記ボトムゲート電極と交差する島状半導体膜を含み、
（ｃ−１）非晶質半導体膜を堆積する工程と、
（ｃ−２）前記非晶質半導体膜にレーザ光を照射して多結晶化する工程と、
（ｃ−３）多結晶化した前記半導体膜をパターニングする工程と、
を含む工程と、
（ｄ）  前記複数の島状半導体膜を覆って、前記第１ゲート絶縁膜上方に、前記第１ゲート絶縁膜より薄い第２ゲート絶縁膜を形成する工程と、
（ｅ）前記複数の島状半導体膜の内、前記ボトムゲート電極と交差しない島状半導体膜と交差するように、前記第２ゲート絶縁膜上方にトップゲート電極を形成する工程と、
（ｆ）前記ボトムゲート電極、前記トップゲート電極と交差する前記島状半導体膜において、前記ボトムゲート電極、前記トップゲート電極より外側の領域に第１導電型の不純物を上方から注入して、ソース／ドレイン領域を形成する工程と、
（ｇ）前記ボトムゲート電極上方の島状半導体膜において、前記ボトムゲート電極上方にチャネル領域を残して、前記ボトムゲート電極を一部覆って、前記ソース／ドレイン領域より内側に、ソース／ドレイン領域より低不純物濃度の前記第１導電型の不純物を上方から注入して、ＬＤＤ領域を形成する工程と、
を有する薄膜トランジスタ基板の製造方法
が提供される。
【発明の効果】
【００２０】
ボトムゲート電極、厚いゲート絶縁膜、半導体層、薄いゲート絶縁膜、トップゲート電極を形成すると、高耐圧トランジスタ、低圧高速トランジスタを選択的に形成できる。高耐圧トランジスタの半導体膜上方にゲート電極がないので、ＬＤＤを形成する不純物注入を上方から行える。
【００２１】
ボトムゲート電極と同時にマーカを形成できる。マーカ形成により工程数の増加を生じない。
【発明を実施するための最良の形態】
【００２２】
周辺回路を集積化した液晶表示装置のＴＦＴには、高速動作が望ましいＴＦＴと、画素用ＴＦＴのように高耐圧でリーク電流が低いことが望ましいＴＦＴが存在する。実施例の説明に先立ち、液晶表示装置の薄膜トランジスタ基板の説明をする。
【００２３】
図１０は、液晶表示装置のアクティブマトリクス基板の構成例を示す。ガラス基板等の絶縁性透明基板ＳＵＢの上に、表示を行う表示領域ＤＡと周辺回路を形成する周辺回路領域ＰＨが画定されている。表示領域ＤＡにおいては、複数の走査用ゲート配線（バスライン）ＧＬが行（横）方向に延在し、画像データ供給用の複数の画像データ配線（バスライン）ＤＬが列（縦）方向に延在する。
【００２４】
走査用ゲート配線ＧＬと画像データ配線ＤＬとの各交点に、薄膜トランジスタＴＦＴが接続され、薄膜トランジスタの出力端子はＩＴＯ等の透明電極で形成される画素電極ＰＸに接続されている。さらに、各画素電極ＰＸに補助容量ＳＣが接続される。補助容量ＳＣの他の電極は、一定電位の補助容量配線（バスライン）ＳＣＬに接続される。図の構成においては、補助容量配線ＳＣＬは行方向に延在するが、列方向に延在する構成とすることもできる。
【００２５】
周辺回路領域ＰＨには、走査用ゲート配線に供給する走査信号群を発生させるためのゲートドライバＧＤ、画像データ配線に供給する画像データを供給するためのデータドライバＤＤ、及び外部より制御信号ＣＳを受け、ゲートドライバＧＤおよびデータドライバＤＤを制御する表示コントローラＤＣが形成されている。ゲートドライバＧＤは、シフトレジスタＳＲ１、レベルシフタＬＳ１、出力バッファＯＢ等を含む。データドライバＤＤは、シフトレジスタＳＲ２、レベルシフタＬＳ２、アナログスイッチＡＳ等を含む。外部より基準電圧ＶＬ、ＶＨ及び画像信号ＩＤが供給される。表示コントローラＤＣは、集積回路チップを外付けで接続してもよい。
【００２６】
周辺回路を集積化したアクティブマトリクス基板において、表示コントローラＤＣ、シフトレジスタＳＲ１、ＳＲ２は比較的高速動作を行なうことが要求される。レベルシフタＬＳ１、ＬＳ２、出力バッファＯＢ、アナログスイッチＡＳは、比較的高電圧で動作する（高耐圧である）ことが要求され、駆動能力が高いことが望ましい。
【００２７】
表示エリアにおいて用いられるスイッチング用薄膜トランジスタ（ＴＦＴ）は、比較的高耐圧が要求される。例えば、駆動回路用高耐圧ＴＦＴと画素ＴＦＴとは、高耐圧ＴＦＴで形成する。表示エリアＤＡのＴＦＴはｎチャネルＴＦＴのみで作成しても、周辺回路ＰＨはＣＭＯＳ回路で構成することが好ましい。従って、ｎチャネルＴＦＴの他、ｐチャネルＴＦＴも作成する。多結晶シリコンを用いた表示装置用回路の場合、補助容量は一般的にＭＯＳ容量を用いる。
【００２８】
以下、高耐圧ＣＭＯＳＴＦＴ、低圧ＣＭＯＳＴＦＴ，画素ＴＦＴを例にとって実施例の説明をする。
図１Ａ〜１Ｌ，図２、図３Ａ〜３Ｇは本発明の第１に実施例を示す断面図、基板の平面図、画素部の平面図である。
【００２９】
以下、図１Ａ〜１Ｌを参照し、第１の実施例による薄膜トランジスタ基板の製造方法を説明する。周辺回路にはＣＭＯＳ構成の高耐圧（ＨＶ）薄膜トランジスタ（ＴＦＴ）、低圧（ＬＶ）薄膜トランジスタ（ＴＦＴ）を形成する。これらを、ＨＶ：ＮＴＦＴ，ＨＶ：ＰＴＦＴ，ＬＶ：ＮＴＦＴ，ＬＶ：ＰＴＦＴと標記する。Ｎ，Ｐはｎ型、ｐ型を示す。表示領域には、高耐圧のｎチャネル画素（ＰＩＸ）トランジスタＰＩＸ：ＮＴＦＴを形成する。画素ＴＦＴ部における平面形状を図３Ａ〜３Ｇに示す。以下、これら５種類のトランジスタを例にとって説明する。
【００３０】
図１Ａ〜１Ｍにおいて、左からＬＶ；ＮＴＦＴ，ＨＶ：ＮＴＦＴ，ＬＶ：ＰＴＦＴ，ＨＶ：ＰＴＦＴのＣＭＯＳ回路部、その右に画素トランジスタＰＩＸ：ＮＴＦＴのソースードレイン（Ｘ−Ｘ）方向断面、ゲート（Ｙ−Ｙ）方向断面を示す。なお、画素トランジスタはダブルゲート構造で形成する場合が多いが、シングルゲート構造で示す。
【００３１】
図１Ａに示すように、基板上方に下地層を介してボトムゲート電極を形成する。例えば、ガラス基板１０上に、下地絶縁膜１１として例えば厚さ５０ｎｍの窒化シリコン膜、厚さ４００ｎｍの酸化シリコン膜をプラズマＣＶＤ（ＰＥ−ＣＶＤ）で堆積し、その上に厚さ３００ｎｍのＭｏ膜１２をスパッタリングで堆積する。
【００３２】
Ｍｏ膜１２上にレジストパターン１Ｍを形成し、レジストパターン１ＭをマスクとしてＭｏ膜１２をフッ素系ガスでドライエッチングするか、燐酸―硝酸系エッチャントでウェットエッチングする。画素ＴＦＴにおいては、図３Ａに示すようなボトムゲート電極１２が形成される。ボトムゲート電極は、高耐圧トランジスタＨＶ：ＮＴＦＴ，ＨＶ：ＰＴＦＴ、ＰＩＸ：ＮＴＦＴ用のゲート電極である。その後、レジストパターン１Ｍは、剥離液(resist remover)等で剥離する。
【００３３】
図２に示すように、ボトムゲート電極ＢＧと共に、同一金属膜からマーカＭＫも形成する。マーカＭＫの配置は任意である。例えばパネル毎に、その４隅に形成する。
図１Ｂに示すように、ボトムゲート電極１２を覆って下地絶縁膜１１上に、厚い第１（ボトム）ゲート絶縁膜１３、当初は非晶質の半導体膜１４を形成する。例えば、厚さ１００ｎｍの酸化シリコン（ＳｉＯ）膜１３、厚さ１００ｎｍのアモルファスシリコン膜１４をプラズマ（ＰＥ−）化学気相堆積（ＣＶＤ）で堆積する。マーカはこれらの膜に覆われるが、材質が異なり、高低の段差を形成するので、検出可能である。勿論マーカ上の堆積膜を除去してもよい。連続発振の固体レーザを用い、マーカを利用して、所望の領域にのみレーザビームＬＢを照射して、アモルファスシリコン膜１４を結晶化する。粒径の大きな多結晶シリコン膜が得られる。
【００３４】
なお、アモルファスシリコン膜を堆積した後、レーザ照射前に５５０℃で２時間程度アニールし、膜中の水素濃度を１％程度以下にしておくと、レーザ照射時にガラス基板が大きく変形することなく、且つ水素の影響によるアブレーションを抑えることができる。なお、要求される条件によっては、連続発振する固体レーザ光の代わりに他のレーザ光を用いてもよい。
【００３５】
図１Ｃに示すように、多結晶半導体膜を各トランジスタの形状に合わせパターニングする。例えば、多結晶シリコン膜１４の上にフォトレジスト膜を塗布し、露光現像して所望ＴＦＴ形状等のレジストパターン２Ｍを形成する。レジストパターン２Ｍをエッチングマスクとし、フッ素系ガス（例えばフレオン系ガス）をエッチャントガスとして、多結晶シリコン膜１４をドライエッチングする。その後、レジストパターン２Ｍは、剥離（除去）する。画素ＴＦＴにおいては、図３Ｂに示すように、ボトムゲート１２と交差する半導体膜１４が形成される。
【００３６】
図１Ｄに示すように、パターニングしたシリコン膜１４を覆って、第１ゲート絶縁膜１３上に薄い第２（トップ）ゲート絶縁膜として、例えば厚さ３０ｎｍの酸化シリコン（ＳｉＯ）膜１５をプラズマＣＶＤにより堆積し、その上にトップゲートを形成する第２導電膜として厚さ３００ｎｍのＭｏ膜１６をスパッタリングで堆積する。
【００３７】
図１Ｅに示すように、第２導電膜１６上に、レジストパターン３Ｍを形成し、レジストパターン３Ｍをエッチングマスクとして第２導電膜１６をエッチングする。Ｍｏ膜は、フッ素系ガスでドライエッチングするか、燐酸―硝酸系エッチャントでウェットエッチングする。その後、レジストパターン３Ｍは剥離する。薄いゲート絶縁膜上に、低圧トランジスタＬＶ：ＮＴＦＴ，ＬＶ：ＰＴＦＴ用のトップゲート電極が形成される。高耐圧、低圧の各トランジスタの基本的構成が形成された。表示領域においては、図３Ｃに示すように、画素トランジスタＰＩＸ：ＮＴＦＴ近傍を通過するゲートバスライン１６（ＧＬ）を形成する。各トランジスタのドーピングは、この後に行う。
【００３８】
図２Ｂに示すように、第１導電膜１２と第２導電膜１６の積層でゲートバスラインＧＬを形成してもよい。その場合、その後の配線形成工程を利用して両者を接続する。第２導電膜のみでゲートバスラインを形成する場合と比べ、ゲートバスラインの抵抗を低減できる。
【００３９】
図１Ｆに示すように、高耐圧ｎ型トランジスタＨＶ：ＮＴＦＴ、ＰＩＸ：ＮＴＦＴにＧＯＬＤ構造のＬＤＤ領域を形成するｎ型不純物の注入を行う。ｐ型トランジスタＰＴＦＴ及びトップゲートのｎ型トランジスタＬＶ：ＮＴＦＴを覆い、高耐圧ｎ型トランジスタＨＶ：ＮＴＦＴ、ＰＩＸ：ＮＴＦＴのチャネル領域を覆うレジストパターン４Ｍを形成する。図３Ｄは、画素部におけるレジストパターン４Ｍの平面形状を示す。ボトムゲート電極１２の電流方向端部より後退した領域上で、半導体膜１４を横断するレジストパターン４Ｍが形成されている。
【００４０】
レジストパターン４Ｍをマスクとして、薄いトップゲート絶縁膜１５を貫通して、高耐圧ｎ型トランジスタＨＶ：ＮＴＦＴ，ＰＩＸ：ＮＴＦＴのＧＯＬＤ構造を形成するＬＤＤ領域に低濃度のｎ型不純物をドープする。例えば、イオンドーピング装置を用いて、リンＰイオンを加速エネルギ３０ｋｅＶ，ドーズ量１×１０１４ｃｍ−２（以下、１Ｅ１４の様に標記する）で注入する。その後、レジストパターン４Ｍは剥離する。
【００４１】
高耐圧トランジスタはボトムゲート構造としたので、ゲート電極は下方にあり、上方から自由に不純物をドープできる。半導体膜１４上のゲート絶縁膜１５は薄いので、効率的なイオンドーピングが行える。次にｎ型トランジスタの高濃度ソース／ドレイン領域の不純物ドーピングを行う。
【００４２】
図１Ｇに示すように、ｎ型トランジスタに高濃度のｎ型不純物を注入してソース／ドレイン領域を形成する。まず、ｐ型トランジスタ領域を覆い、高耐圧ｎ型トランジスタのソース／ドレイン領域及び低圧ｎ型トランジスタの全体を開口するレジストパターン５Ｍを形成する。図３Ｅは、画素トランジスタ上のレジストパターン５Ｍの形状を示す。レジストパターン５Ｍは、高耐圧トランジスタのチャネル領域とＬＤＤ領域を覆って、ボトムゲート電極１２の電流方向端部から所定距離以上離れた領域を開口する。低圧ｎ型トランジスタにおいては、全領域が開口され、トップゲート電極１６がマスクとして機能する。レジストパターン５Ｍとトップゲート電極１６をマスクとして、ｎ型不純物リンＰイオンを加速エネルギ３０ｋｅＶ，ドーズ量１Ｅ１５で注入する。その後レジストパターン５Ｍを剥離する。高濃度のイオン注入を行ったレジストは剥離性が悪くなるので、アッシングを用いるのが好ましい。
【００４３】
高耐圧ｎ型トランジスタＨＶ：ＮＴＦＴ，画素トランジスタＰＩＸ：ＮＴＦＴにおいては、ボトムゲート電極１２から所定距離以上はなれた領域に高濃度ソース／ドレイン領域が形成され、ＬＤＤ領域がゲート電極と重なる領域からゲート電極１２外所定距離までの領域に亘って形成され、高耐圧、低リーク電流のＧＯＬＤ構造が実現される。
【００４４】
図１Ｈに示すように、ｎ型トランジスタ領域全体とｐ型ボトムゲートトランジスタのチャネル領域を覆うレジストパターン６Ｍを形成する。ｐ型トップゲートトランジスタ領域は全体を開口する。レジストパターン６Ｍとトップゲート電極１６をマスクとして、ｐ型不純物ボロンＢイオンを、加速エネルギ３０ｋｅＶ，ドーズ量２Ｅ１５注入して、ｐ型ソース／ドレイン領域を形成する。その後、レジストパターン６Ｍはアッシングで剥離する。不純物注入後、アニール装置を用い、Ｎ２雰囲気中で５００℃、２時間のアニールを行い、不純物を活性化する。
【００４５】
図１Ｉに示すように、第１層間絶縁膜２１を形成し、コンタクトホールを形成する。例えば、プラズマＣＶＤにより、厚さ３７０ｎｍの窒化シリコン（ＳｉＮ）膜２１を堆積する。ここで、４５０℃程度の熱処理を行って、半導体膜の水素化処理を行ってもよい。ＣＶＤで形成した窒化シリコン膜は水素を含むので、この水素を用いた水素化処理が行える。より後のタイミングで行ってもよい。第１層間絶縁膜は酸化シリコン、酸化窒化シリコン等で形成することもできる。第１層間絶縁膜の材料によらず、Ｈ２‐Ｎ２雰囲気中，３００℃〜４００℃程度の熱処理を行ってもよい。
【００４６】
ＳｉＮ膜２１上にコンタクトホール形成用レジストパターン７Ｍを形成する。フッ素系ガスを用い、レジストパターン７Ｍをマスクとして、まずＳｉＮ膜２１をエッチングする。右端に示すゲートバスライン１６（ＧＬ）が露出する。更に薄い（３０ｎｍの）第２ゲート絶縁膜であるＳｉＯ膜１５をドライエッチングして半導体膜１４を露出する。多結晶シリコンのソース／ドレイン領域が露出した後、ボトムゲート電極に対するコンタクトホールでは、更に例えば厚さ１００ｎｍの厚い酸化シリコン膜１３をエッチングする。その後、レジストパターン７Ｍは剥離する。
【００４７】
なお、酸化シリコンの第１ゲート絶縁膜をドライエッチングする時、露出しているシリコン半導体膜もエッチングされる。非常に高いエッチング選択比が必要になる。酸化シリコン膜、特に厚い酸化シリコン膜は、希フッ酸を用いてウェットエッチングしてもよい。
【００４８】
図１Ｊに示すように、ソース／ドレイン電極となる第３の導電膜２２を成膜する。例えば、厚さ５０ｎｍ／２００ｎｍ／１００ｎｍのＴｉ／Ａｌ／Ｔｉ膜をスパッタリングで成膜する。
【００４９】
図１Ｋに示すように、塩素系ガスをエッチャントとし、電極／配線形状のレジストパターンをマスクとして、第３の導電膜２２をパターニングする。その後レジストパターンは、剥離する。図３Ｆは、画素部での電極／配線２２の平面形状を示す。ドレインバスラインに連続する画素トランジスタのドレイン電極は、半導体膜のドレイン領域にコンタクトする。ソース領域上では、インジウム−錫酸化物（ＩＴＯ）等の透明画素電極とコンタクトを行うためのパッドが形成される。ＩＴＯは、シリコンと直接コンタクトすると、オーミックコンタクトを得て、十分なパネル特性を得るのが困難なためである。
【００５０】
図１Ｌに示すように、第２の層間絶縁膜２４を形成し、透明電極用のコンタクトホールを開口し、透明電極２５を成膜し、パターニングする。例えば、感光性透明有機樹脂膜２４を塗布し、露光、現像して画素ＴＦＴのソース領域上に形成されたパッドを露出するコンタクトホールを開口する。有機樹脂膜２４を熱処理して硬化させる。有機樹脂膜２４上に、厚さ７０ｎｍのＩＴＯ膜２５をスパッタリングし、レジストパターンを用いてＩＴＯエッチャ−でウェットエッチングしてパターニングする。その後、レジストパターンは除去する。画素ＴＦＴのソースに接続された透明電極が形成される。図３Ｇは透明電極２５の平面形状を示す。
【００５１】
なお、周辺回路内には、透明電極を形成する必要性はほとんどない。回路動作を検査するための検査端子を形成している場合は、検査端子上にＩＴＯ膜を形成する。
図４Ａ〜４Ｅは、第１の実施例の変形例を示す。図４Ａは、図１Ｄと同じ状態を示す。以下、主に第１の実施例と異なる点を説明する。
【００５２】
図４Ｂは、図１Ｅ同様、第２導電膜１６上に、レジストパターン３ＭＲを形成し、レジストパターン３ＭＲをエッチングマスクとして第２導電膜１６をエッチングする工程を示す。但し、レジストパターン３ＭＲは、トップゲートパターンと共にボトムゲートトランジスタ上にもＬＤＤ注入マスク用のパターンを有する。トップゲートトランジスタのトップゲート電極１６（ＴＧ）と共にボトムゲートトランジスタ上にダミートップゲート電極１６（ＤＴＧ）が形成される。
【００５３】
図４Ｃは、図１Ｆ同様の、高耐圧ｎ型トランジスタＨＶ：ＮＴＦＴ、ＰＩＸ：ＮＴＦＴにＧＯＬＤ構造の領域を形成するためのｎ型不純物の低濃度注入工程を示す。レジストパターンは形成せず、トップゲート１６（ＴＧ）とダミートップゲート１６（ＤＴＧ）をマスクとしてｎ型不純物の低濃度注入を行う。ｐ型ＴＦＴにもｎ型不純物の低濃度注入が行われてしまうが、後のｐ型不純物の高濃度注入で補償されるので、問題はない。その後、図１Ｇに示すように、レジストパターン５Ｍを形成して、ｎ型不純物の高濃度注入を行う。レジストパターン５Ｍ下にダミートップゲート電極１６（ＤＴＧ）が残っているが、工程としては同一である。
【００５４】
図４Ｄは、図１Ｈ同様の、ｐ型ＴＦＴに対するｐ型不純物注入工程を示す。ｎ型トランジスタ領域はレジストパターン６ＭＲで覆う。ｐ型トランジスタ領域は開口し、トップゲート電極１６（ＴＧ）とダミートップゲート電極１６（ＤＴＧ）をマスクとする。レジストパターン６ＭＲとトップゲート電極１６（ＴＧ）とダミートップゲート電極１６（ＤＴＧ）をマスクとし、ｐ型不純物ボロンＢを注入する。
【００５５】
図４Ｅは、不純物注入工程後不要となったダミーゲート電極除去工程を示す。レジストパターン４ＭＲでトップゲート電極１６（ＴＧ）、ゲートバスライン１６（ＧＬ）を覆い、Ｍｏ膜のダミートップゲート電極１６（ＤＴＧ）をエッチングして除去する。以下、図１Ｉ以下の工程を行う。
【００５６】
この変形例によれば、ＬＤＤ領域用注入はレジストパターンを用いずに行うが、ダミーゲート電極除去用に１枚のレジストパターン４ＭＲを用いるのでマスク枚数は変わらない。
【００５７】
上記第１実施例及びその変形例においては、コンタクトホール形成工程において、半導体膜が露出した後、第１のゲート絶縁膜をエッチする必要があった。厚い第１のゲート絶縁膜をエッチする間に半導体膜がダメージを受ける可能性がある。
【００５８】
図５Ａ〜５Ｉは、第２の実施例による薄膜トランジスタ基板の製造方法を示す基板の断面図である。左から低圧ｎ型トランジスタＬＶ：ＮＴＦＴ、高耐圧ｎ型トランジスタＨＶ：ＮＴＦＴ，低圧ｐ型トランジスタＬＶ：ＰＴＦＴ、高耐圧ｐ型トランジスタＨＶ：ＰＴＦＴ，画素トランジスタＰＩＸ：ＮＴＦＴの５種類のトランジスタを示す。主に、第１の実施例と異なる点を中心に説明する。
【００５９】
図５Ａに示すように、ボトムゲート電極１２（及びマーカ）を形成した後、第１ゲート絶縁膜１３、非晶質半導体膜１４を堆積し、連続発振の固体レーザ光ＬＢを照射して多結晶化する。ここまでの工程は、図１Ｂまでの工程と同じである。
【００６０】
図５Ｂに示すように、多結晶半導体膜１４パターニング用のレジストパターン２Ｍを形成する。このレジストパターン２Ｍをマスクとして、多結晶シリコンの半導体膜１４及び酸化シリコンの第１ゲート絶縁膜１３をフッ素系ガスを用いてドライエッチングする。画素部においては、ボトムゲート電極のコンタクト部が露出する。
【００６１】
図５Ｃに示すように、パターニングした半導体膜１４、第１ゲート絶縁膜１３の積層を覆って、下地絶縁膜１１上に薄い第２（トップ）ゲート絶縁膜１５をプラズマＣＶＤにより堆積し、その上にトップゲートを形成する第２導電膜１６をスパッタリングで堆積する。
【００６２】
図５Ｄに示すように、第２導電膜１６上に、レジストパターン３Ｍを形成し、レジストパターン３Ｍをエッチングマスクとして第２導電膜１６をエッチングする。その後、レジストパターン３Ｍは剥離する。薄いゲート絶縁膜上に、低圧トランジスタＬＶ：ＮＴＦＴ，ＬＶ：ＰＴＦＴ用のトップゲート電極が形成される。右端に示すように、ゲートバスライン１６（ＧＬ）は、基板１０上に薄いゲート絶縁膜１５のみを介して形成される。ボトムゲート電極のコンタクト部上には薄いゲート絶縁膜１５のみが形成されている。
【００６３】
図５Ｅに示すように、高耐圧ｎ型トランジスタＨＶ：ＮＴＦＴ、ＰＩＸ：ＮＴＦＴにＧＯＬＤ構造のＬＤＤ領域を形成するｎ型不純物の注入を行う。ｐ型トランジスタＰＴＦＴ及びトップゲートのｎ型トランジスタＬＶ：ＮＴＦＴを覆い、ボトムゲートの高耐圧ｎ型トランジスタＨＶ：ＮＴＦＴ、ＰＩＸ：ＮＴＦＴのチャネル領域のみを覆うレジストパターン４Ｍを形成する。ボトムゲート電極１２の電流方向端部より後退した領域上で、半導体膜１４を横断するレジストパターン４Ｍが形成されている。
【００６４】
レジストパターン４Ｍをマスクとして、薄いトップゲート絶縁膜１５を貫通して、高耐圧ｎ型トランジスタＨＶ：ＮＴＦＴ，ＰＩＸ：ＮＴＦＴのＧＯＬＤ構造を形成するＬＤＤ領域に低濃度のｎ型不純物をドープする。その後、レジストパターン４Ｍは剥離する。
【００６５】
図５Ｆに示すように、ｎ型トランジスタに高濃度のｎ型不純物を注入してソース／ドレイン領域を形成する。まず、ｐ型トランジスタ領域を覆い、高耐圧ｎ型トランジスタのソース／ドレイン領域及び低圧ｎ型トランジスタの全体を開口するレジストパターン５Ｍを形成する。レジストパターン５Ｍは、高耐圧トランジスタのチャネル領域とＬＤＤ領域を覆って、ボトムゲート電極１２の電流方向端部から所定距離以上はなれた領域を開口する。低圧ｎ型トランジスタにおいては、全領域が開口され、トップゲート電極１６がマスクとして機能する。レジストパターン５Ｍとトップゲート電極１６をマスクとして、ｎ型不純物リンＰイオンを高濃度で注入する。その後レジストパターン５Ｍをアッシングで剥離する
図５Ｇに示すように、ｎ型トランジスタ領域全体とｐ型ボトムゲートトランジスタのチャネル領域を覆うレジストパターン６Ｍを形成する。ｐ型トップゲートトランジスタ領域は全体を開口する。レジストパターン６Ｍとトップゲート電極１６をマスクとして、ｐ型不純物ボロンＢイオンを注入して、ｐ型ソース／ドレイン領域を形成する。その後、レジストパターン６Ｍはアッシングで剥離する。
【００６６】
不純物注入工程は基本的には、図１Ｆ〜１Ｈに示す不純物注入工程と同一である。第２実施例においては、半導体膜外の第１ゲート絶縁膜１３が除去されているので、第２ゲート絶縁膜より上の構造の断面形状は異なる。不純物注入後、アニールを行い、不純物を活性化する。
【００６７】
図５Ｈに示すように、第１層間絶縁膜２１を形成し、コンタクトホールを形成する。例えば、プラズマＣＶＤにより、窒化シリコン（ＳｉＮ）膜２１を堆積する。４５０℃程度の熱処理を行って、半導体膜の水素化処理を行う。ＳｉＮ膜２１上にコンタクトホール形成用レジストパターン７Ｍを形成する。フッ素系ガスを用い、レジストパターン７Ｍをマスクとして、ＳｉＮ膜２１、ＳｉＯ膜１５をドライエッチングする。ボトムゲート電極のコンタクト部では、第１ゲート絶縁膜１３が除去されているので、多結晶シリコン膜１４のソース／ドレイン領域が露出した時、同時にボトムゲート電極のコンタクト部が露出する。
【００６８】
図５Ｉに示すように、ソース／ドレイン電極となる第３の導電膜２２、例えば、厚さ５０ｎｍ／２００ｎｍ／１００ｎｍのＴｉ／Ａｌ／Ｔｉ膜をスパッタリングで成膜する。塩素系ガスをエッチャントとし、電極／配線形状のレジストパターンをマスクとして、第３の導電膜２２をパターニングする。その後レジストパターンは、剥離する。
【００６９】
その後、図１Ｌ以下の工程を行い、薄膜トランジスタ基板を形成する。本実施例では、ボトムゲート絶縁膜を島状半導体膜の形状にエッチングしておくので、コンタクトホール形成時には、層間絶縁膜とトップゲート絶縁膜のみをエッチングすればよい。第１の実施例に比べ、多結晶シリコンの半導体膜へのダメージが軽減する。第２の実施例に対しても、図４に示す第１の実施例の変形例同様の変形例が可能である。
【００７０】
図６Ａ〜６Ｅは、第２の実施例の変形例を示す基板の断面図である。
図６Ａは、図５Ｃの状態を示す。基板１０上に、下地絶縁膜１１を介して、ボトムゲート電極１２を形成した後、第１ゲート絶縁膜１３、半導体膜１４を形成し、同一形状にパターニングする。半導体膜１４、第１ゲート絶縁膜１３の積層を覆って、第２ゲート絶縁膜１５、第２導電膜１６を形成する。
【００７１】
図６Ｂは、図４Ｂの工程同様、第２導電膜１６上に、レジストパターン３ＭＲを形成し、レジストパターン３ＭＲをエッチングマスクとして第２導電膜１６をエッチングする工程を示す。レジストパターン３ＭＲは、トップゲートパターンと共にボトムゲートトランジスタ上にＬＤＤ注入マスク用のパターンを有する。トップゲートトランジスタのトップゲート電極１６（ＴＧ）と共にボトムゲートトランジスタ上にダミートップゲート電極１６（ＤＴＧ）が形成される。
【００７２】
図６Ｃは，図４Ｃ同様、トップゲート電極１６(ＴＧ)，ダミートップゲート電極１６(ＤＴＧ)をマスクとして、高耐圧ｎ型トランジスタＨＶ：ＮＴＦＴ、ＰＩＸ：ＮＴＦＴにＧＯＬＤ構造の領域を形成するためのｎ型不純物の低濃度注入を行う工程を示す。ｐ型ＴＦＴにもｎ型不純物の低濃度注入が行われてしまうが、後のｐ型不純物の高濃度注入で補償されるので、問題はない。その後、図１Ｇに示すように、レジストパターン５Ｍを形成して、ｎ型不純物の高濃度注入を行う。レジストパターン５Ｍ下にダミートップゲート電極１６（ＤＴＧ）が残っているが、工程としては同一である。
【００７３】
図６Ｄは、図４Ｄ同様、ｐ型ＴＦＴに対するｐ型不純物注入工程を示す。ｎ型トランジスタ領域はレジストパターン６ＭＲで覆う。ｐ型トランジスタ領域は開口し、トップゲート電極１６（ＴＧ）とダミートップゲート電極１６（ＤＴＧ）をマスクとする。レジストパターン６ＭＲとトップゲート電極１６（ＴＧ）とダミートップゲート電極１６（ＤＴＧ）をマスクとし、ｐ型不純物ボロンＢを注入する。
【００７４】
図６Ｅは、図４Ｅ同様、不純物注入工程後不要となったダミーゲート電極除去工程を示す。レジストパターン４ＭＲでトップゲート電極１６（ＴＧ）、ゲートバスライン１６（ＧＬ）を覆い、Ｍｏ膜のダミートップゲート電極１６（ＤＴＧ）をエッチングして除去する。以下、図１Ｉ以下の工程を行う。
【００７５】
この変形例によれば、ＬＤＤ領域用注入はレジストパターンを用いずに行うが、ダミーゲート電極除去用に１枚のレジストパターン４ＭＲを用いるのでマスク枚数は変わらない。
【００７６】
上述の実施例では、トップゲート電極形成後に、不純物注入を行った。従ってトップゲートトランジスタはＬＤＤ領域を有さない構造となる。トップゲート電極形成前に不純物注入を行うことにより、トップゲートトランジスタにＧＯＬＤ構造のＬＤＤ領域を形成することもできる。
【００７７】
図７Ａに示すように、図１Ｃの工程で島状半導体膜を形成した後、第２ゲート絶縁膜１５を堆積し、その上にｎ型トランジスタのＬＤＤ領域形成用のレジストパターン４ＭＳを形成する。レジストパターン４ＭＳをマスクにして、ｎ型不純物リンＰイオンを低濃度注入してＬＤＤ領域を形成する。その後、レジストパターン４ＭＳは除去する。
【００７８】
図７Ｂに示すように、ｎ型トランジスタの高濃度ソース／ドレイン領域形成用のレジストパターン５ＭＳを形成する。レジストパターン５ＭＳをマスクにして、ｎ型不純物リンＰイオンを高濃度注入してソース／ドレイン領域を形成する。その後、レジストパターン５ＭＳは除去する。
【００７９】
図７Ｃに示すように、第２ゲート絶縁膜１５上に第２導電膜１６を形成する。
図７Ｄに示すように、トップゲート電極パターニング用レジストパターン３Ｍを形成する。レジストパターン３Ｍをマスクとし、フッ素系ガスなどをエッチャントとして、第２導電膜１６をドライエッチングする。その後、レジストパターン３Ｍは除去する。以下図１Ｈ以下の工程を行えばよい。本変形例は第１実施礼の変形例として示したが、他の実施例においても同様の変形例が可能である。
【００８０】
トップゲート電極下方にも、ゲート電極と一部重なるＧＯＬＤ構造のＬＤＤ領域が形成される。位置合わせマージンを取る必要があるので、ＬＤＤ領域なしの場合と比べ、トップゲートトランジスタ用により広い面積を必要とする。目的に応じて構造を選択すればよい。
【００８１】
以上の実施例では、ｐ型トランジスタの不純物注入をｎ型トランジスタの不純物注入より後に行ったが、不純物注入の順序は種々変更できる。第２の実施例においては、島状半導体膜のエッチング用マスクを用いて、ボトムゲート電極のコンタクト部上の第１ゲート絶縁膜をエッチングしたが、他の工程でボトムゲート電極のコンタクト部上の第１ゲート絶縁膜を除去することもできる。
【００８２】
図８Ａ〜８Ｅは第３の実施例を示す。
図８Ａは、図１Ｃ同様、半導体膜１４を多結晶化した後、レジストパターン２Ｍを形成し、フッ素形エッチャントを用いて半導体膜１４を島状にパターニングする工程を示す。その後、レジストパターン２Ｍは除去する。
【００８３】
図８Ｂに示すように、ｐ型トランジスタのソースドレイン領域形成用のレジストパターン６ＭＲを形成する。このレジストパターン６ＭＲは、画素トランジスタ部で画素ＴＦＴは覆うが、ボトムゲート電極のコンタクト部は開口する。レジストパターン６ＭＲをマスクとして、ｐ型不純物ボロンＢイオンを注入し、ｐ型トランジスタのソース／ドレイン領域を形成する。
【００８４】
図８Ｃに示すように、同じレジストパターン６ＭＲをマスクとして、第１ゲート絶縁膜１３のＳｉＯ膜を希フッ酸を用いてウェットエッチングするか、フッ素系ガスを用いてドライエッチングする。ドライエッチングする場合は、ｐ−Ｓｉ膜とＳｉＯ膜とのエッチング選択比を十分高くする様に条件を選択する。ｐ型トランジスタ部においては、島状半導体膜１４と同一形状に第１ゲート絶縁膜がパターニングされ、画素部のボトムゲート電極部では、コンタクト部上の第１ゲート絶縁膜が除去される。その後、レジストパターン６ＭＲは除去する。
【００８５】
図８Ｄに示すように、半導体膜１４を覆って、第２ゲート絶縁膜１５、第２導電膜１６を形成する。
図８Ｅに示すように、第２導電膜パターニング用のレジストパターン３Ｍを形成する。レジストパターン３Ｍをマスクとして、第２導電膜１６をエッチングし、トップゲート電極１６、ゲートバスライン１６（ＧＬ）を形成する。その後、レジストパターン３Ｍは除去する。
【００８６】
以下、図１Ｆ，１Ｇに示すｎ型トランジスタに対するｎ型不純物の注入を行い、ｐ型トランジスタの不純物注入は済んでいるので、図１Ｈの工程は飛ばして、図１Ｉ以下の工程を行えばよい。
【００８７】
図９Ａ〜９Ｅは、第３の実施例に対するダミートップゲート電極を用いる変形例を示す。
図９Ａは、図８Ｄの状態を示す。ｐ型トランジスタのソース／ドレイン領域形成用不純物注入を終え、半導体膜１４を覆って第２ゲート絶縁膜１５、第２導電膜１６が形成されている。
【００８８】
図９Ｂは、図４Ｂの工程同様、第２導電膜１６上に、レジストパターン３ＭＲを形成し、レジストパターン３ＭＲをエッチングマスクとして第２導電膜１６をエッチングする工程を示す。レジストパターン３ＭＲは、トップゲートパターンと共にボトムゲートトランジスタ上にＬＤＤ注入マスク用のパターンを有する。トップゲートトランジスタのトップゲート電極１６（ＴＧ）、ゲートバスライン１６（ＧＬ）と共にボトムゲートトランジスタ上にダミートップゲート電極１６（ＤＴＧ）が形成される。
【００８９】
図９Ｃは，図４Ｃ同様、トップゲート電極１６(ＴＧ)，ダミートップゲート電極１６(ＤＴＧ)をマスクとして、高耐圧ｎ型トランジスタＨＶ：ＮＴＦＴ、ＰＩＸ：ＮＴＦＴにＧＯＬＤ構造の領域を形成するためのｎ型不純物の低濃度注入を行う工程を示す。ｐ型ＴＦＴにもｎ型不純物の低濃度注入が行われるが、既に行われたｐ型不純物の高濃度注入で補償されるので、問題はない。
【００９０】
図９Ｄは、図１Ｇ同様、レジストパターン５Ｍを形成して、ｎ型不純物の高濃度注入を行う工程を示す。レジストパターン５Ｍ下にダミートップゲート電極１６（ＤＴＧ）が残っているが、工程としては同一である。
【００９１】
図９Ｅは、図４Ｅ同様、不純物注入工程後不要となったダミーゲート電極除去工程を示す。レジストパターン４ＭＲでトップゲート電極１６（ＴＧ）、ゲートバスライン１６（ＧＬ）を覆い、Ｍｏ膜のダミートップゲート電極１６（ＤＴＧ）をエッチングして除去する。以下、図１Ｉ以下の工程を行う。
【００９２】
この変形例によれば、ｎ型トランジスタのＧＯＬＤ構造のＬＤＤ領域用注入はレジストパターンを用いずに行うが、ダミーゲート電極除去用に１枚のレジストパターン４ＭＲを用いるのでマスク枚数は変わらない。
【００９３】
上述の実施例に従い、図１０に示すアクティブマトリクス基板のＴＦＴを形成する。ＴＦＴ以外の構成要素は公知のプロセスで形成すればよい。なお、液晶表示装置に代え、ＥＬ表示装置を形成することもできる。
【００９４】
図１１Ａは、液晶表示装置の構成例を示す。アクティブマトリクス基板２０１は、表示領域ＤＡと周辺回路領域ＰＨを有し、表示領域ＤＡには走査用ゲート配線ＧＬ、補助容量バスラインＳＣＬ、データ配線ＤＬ及び画素構造が形成されている。周辺回路領域ＰＨには、ゲート制御回路ＧＤ、データ制御回路ＤＤが形成されている。対向基板２０２には、画素領域に対応するカラーフィルタ２０３及び全画素共通のコモン電極２０４が形成されている。カラーフィルタ基板２０２とアクティブマトリクス基板２０１との間には、液晶層２０５が挟持される。
【００９５】
図１１Ｂは、有機ＥＬパネルの構成例を示す。アクティブマトリクス基板２０１は、上述の実施例同様、ガラス基板上に走査用ゲート配線、データ配線、薄膜ＴＦＴ等が形成されている。各画素領域において、ＴＦＴのソースが例えばＩＴＯで形成されるアノード２１１に接続される。アノード２１１の上に、正孔輸送層２１２、発光層２１３、電子輸送層２１４、アルミニウム等で形成されたカソード２１５が積層され、有機ＥＬ素子構造を形成している。有機ＥＬ素子から発光した光は、下方に向かい、アクティブマトリクス基板２０１のガラス基板から外部に出射する。有機ＥＬ素子の上方は、シール材２２０によって覆われる。
【００９６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば例示された材料，厚さなどは、例示であり，設計に応じ種々変更することができる。ガラス基板に代え、石英基板等の透明絶縁基板を用いてもよい。ゲート電極膜は、導電性、耐熱性等の条件を満たす金属層で形成することができる。ｐ型不純物、ｎ型不純物として、Ｂ．Ｐの他Ｓｂ，Ａｓなど他の不純物を用いることもできる。ゲート絶縁膜は酸化シリコン膜以外の絶縁膜で形成してもよい。例えば、酸化窒化シリコン膜、窒化シリコン膜、有機絶縁膜等を用いることも可能であろう。ＴＦＴ基板の一般的技術については、例えば、特開２００４‐２２８４８０号（ＵＳＳＮ１０/７６６，５５９），特願２００４‐３０２５７２号の実施例の開示を参照することができる。その他，種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００９７】
【図１−１】本発明の第１の実施例による薄膜トランジスタ基板の製造方法を示す断面図である。
【図１−２】本発明の第１の実施例による薄膜トランジスタ基板の製造方法を示す断面図である。
【図１−３】本発明の第１の実施例による薄膜トランジスタ基板の製造方法を示す断面図である。
【図２】第１の実施例のパネル上のボトムゲート用第１導電膜パターンの平面図、及び変形例におけるゲートバスラインを示す断面図である。
【図３】第１の実施例の画素部の構成を示す平面図である。
【図４】第１の実施例の変形例を示す断面図である。
【図５−１】本発明の第２の実施例による薄膜トランジスタ基板の製造方法を示す断面図である。
【図５−２】本発明の第２の実施例による薄膜トランジスタ基板の製造方法を示す断面図である。
【図６】第２の実施例の変形例を示す断面図である。
【図７】実施例の他の変形例を示す断面図である。
【図８】本発明の第３の実施例による薄膜トランジスタ基板の製造方法を示す断面図である。
【図９】第３の実施例の変形例を示す断面図である。
【図１０】液晶表示装置のアクティブマトリクス基板の構成例を示す平面図である。
【図１１】表示装置の構成例を示す斜視図、断面図である。
【符号の説明】
【００９８】
１０    ガラス基板（透明絶縁基板）
１１    下地絶縁膜
１２    第１導電膜
１３    第１ゲート絶縁膜
１４    半導体膜
１５    第２ゲート絶縁膜
１６    第２導電膜
２１    第１層間絶縁膜（窒化シリコン膜）
２２    第３導電膜（電極／配線膜）
２４    第２層間絶縁膜（有機樹脂膜）
２５    透明導電膜（透明電極）
ＤＡ    表示領域
ＧＬ    ゲート配線
ＤＬ    データ配線
ＴＦＴ    薄膜トランジスタ
ＰＨ    周辺回路
ＧＤ    ゲートドライバ
ＤＤ    データドライバ
ＤＣ    表示コントローラ
ＳＲ    シフトレジスタ
ＬＳ    レベルシフタ
ＯＢ    出力バッファ
ＡＳ    アナログスイッチ
【図１−１】
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【図１−２】
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【図１−３】
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【図２】
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【図３】
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【図４】
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【図５−１】
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【図５−２】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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