(57)【要約】【課題】  半導体装置の大型化を抑えつつ、製造工程における不具合や歩留りの低下を防止することが可能な半導体装置およびその製造方法を提供する。【解決手段】  半導体基板である支持基板１１と、支持基板１１上に形成された下部電極１３と、下部電極１３上に形成され、所定幅の溝が交差するように複数組み合わされてなる開口１２ａを有する層間絶縁膜１２と、開口１２ａの側壁および底部に形成された絶縁膜１５と、開口１２ａ内部の絶縁膜１５上に形成された開口内電極１４と、絶縁膜１５および開口内電極１４上に形成された上部電極１６とを有する。【選択図】          図１
2006332514.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１導電膜と、
前記第１導電膜上に形成され、所定幅の溝が交差するように複数組み合わされてなる第１開口を有する第１絶縁膜と、
前記第１開口の側壁および底部に形成された第２絶縁膜と、
前記第１開口内部の前記第２絶縁膜上に形成された第２導電膜と、
前記第２絶縁膜および前記第２導電膜上に形成された第３導電膜と
を有することを特徴とする半導体装置。
【請求項２】
前記所定幅の溝はライン状の溝であり、
前記第１開口は、前記所定幅の溝が格子状に組み合わされて成ることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成され、所定幅の第１開口を有する第１導電膜と、
前記第１導電膜上に形成され、前記第１開口上に形成された前記所定幅の第２開口を有する第１絶縁膜と、
前記第１開口の側壁ならびに前記第２開口の側壁および底部上に形成された第２絶縁膜と、
前記第１および第２開口内部の前記第２絶縁膜上に形成された第２導電膜と、
前記第２絶縁膜および前記第２導電膜上に形成された第３導電膜と
を有することを特徴とする半導体装置。
【請求項４】
前記第２開口は、円柱形状であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２開口は、前記所定幅の溝であることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記第２開口は、前記所定幅の溝が交差するように複数組み合わされた形状であることを特徴とする請求項３記載の半導体装置。
【請求項７】
前記第１開口は、前記半導体基板まで達していないことを特徴とする請求項３から６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１開口の深さは前記第２絶縁膜の膜厚よりも大きいことを特徴とする請求項３から７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１導電膜は、窒化チタニウム層とチタニウム層とアルミニウムシリコン層とをそれぞれ一層以上含む多層構造を有することを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１導電膜は、最下層に窒化チタニウム層を備え、当該窒化チタニウム膜上にチタニウム層を備えた多層構造を有し、
前記第１開口の底面は前記チタニウム膜の内部に形成されていることを特徴とする請求項３から８のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１絶縁膜は、前記第１導電膜上の領域以外にコンタクトホールを有し、
前記所定幅は、前記コンタクトホールの幅よりも前記第２絶縁膜の膜厚の２倍分大きいことを特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第２導電膜の主成分はタングステンであることを特徴とする請求項１から１１のいずれか１項に記載の半導体装置。
【請求項１３】
半導体基板を準備する工程と、
前記半導体基板上に第１導電膜を形成する工程と、
前記半導体基板および前記第１導電膜上に第１絶縁膜を形成する工程と、
前記第１導電膜上の前記第１絶縁膜上に、所定幅の第１開口を形成する工程と、
前記第１開口の側壁および底部に第２絶縁膜を形成する工程と、
前記第１開口内部の前記第２絶縁膜上に第２導電膜を形成する工程と、
前記第１および第２絶縁膜ならびに前記第２導電膜上に第３導電膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板を準備する工程と、
前記半導体基板上に第１導電膜を形成する工程と、
前記半導体基板および前記第１導電膜上に第１絶縁膜を形成する工程と、
前記第１導電膜上の前記第１絶縁膜上に、所定幅の第１開口を形成する工程と、
前記第１開口により露出された前記第１導電膜に、前記半導体基板までに達しない第２開口を形成する工程と、
前記第１開口の側壁ならびに前記第２開口の側壁および底部に第２絶縁膜を形成する工程と、
前記第１および第２開口内部の前記第２絶縁膜上に第２導電膜を形成する工程と、
前記第１および第２絶縁膜ならびに前記第２導電膜上に第３導電膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
前記第１開口は、円柱形状であることを特徴とする請求項１３または１４記載の半導体装置の製造方法。
【請求項１６】
前記第１開口は、前記所定幅の溝であることを特徴とする請求項１３または１４記載の半導体装置の製造方法。
【請求項１７】
前記第１開口は、前記所定幅の溝が交差するように複数組み合わされた形状であることを特徴とする請求項１３または１４記載の半導体装置の製造方法。
【請求項１８】
前記第２開口は、前記半導体基板まで達していないことを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１９】
前記第２開口の深さは前記第２絶縁膜の膜厚よりも大きいことを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項２０】
前記第１導電膜は、窒化チタニウム層とチタニウム層とアルミニウムシリコン層とをそれぞれ一層以上含む多層構造を有することを特徴とする請求項１３から２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記第１導電膜は、最下層に窒化チタニウム層を備え、当該窒化チタニウム膜上にチタニウム層を備えた多層構造を有し、
前記第２開口の底面は前記チタニウム膜の内部に形成されていることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項２２】
前記第１絶縁膜は、前記第１導電膜上の領域以外にコンタクトホールを有し、
前記所定幅は、前記コンタクトホールの幅よりも前記第２絶縁膜の膜厚の２倍分大きいことを特徴とする請求項１３から２１のいずれか１項に記載の半導体装置の製造方法。
【請求項２３】
前記第２導電膜の主成分はタングステンであることを特徴とする請求項１３から２２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にＭＩＭ構造を有する容量素子を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般的な半導体ＬＳＩ（Large Scale Integration）は、高密度に集積された各種基本素子を有して構成されている。半導体ＬＳＩに組み込まれる基本素子としては、大きく分けて活性素子と非活性素子とに分類することができる。
【０００３】
代表的な活性素子としてはトランジスタを挙げることができる。このトランジスタには、バイポーラトランジスタ（Bipolar Junction Transistor：ＢＪＴ）、接合型電界効果トランジスタ（Junction Field Effect Transistor：ＪＦＥＴ）、ＭＯＳトランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）などがある。また、構成材料には、一般的なシリコン（Ｓｉ）の他に、砒化ガリウム（ＧａＡｓ）やインジウム・リン（ＩｎＰ）などの化合物系の半導体を用いることができる。
【０００４】
これに対して、非活性素子の代表は抵抗素子や容量素子である。これらの素子は、従来、トランジスタを形成する過程において形成される各種導電膜や絶縁膜を利用して形成されることが一般的であった。例えば容量素子に関しては、２層のポリシリコン電極と、その中間層に形成されたシリコン窒化膜によって形成されるのが一般的であった。
【０００５】
ところで近年、トランジスタの高速化によって半導体ＬＳＩの信号処理速度も急速に向上している。その一方で、通信量の増大によって、ＬＳＩのさらなる高速化が望まれている。そのような状況のなか、容量素子に関しても高速な応答速度が要求されるようになってきた。
【０００６】
一般的に電気信号の遅延は、抵抗（Ｒ）と容量（Ｃ）とのカップリングによって発生する。定量的には、信号の遅延量はＣ×Ｒで求まる時定数によって決まる。容量素子における容量（Ｃ）は、それ自体が基本機能である。このため、余計な信号遅延を抑えるためには、容量素子の抵抗（Ｒ）を低減することが必要である。しかしながら、従来の容量素子では、例えば多結晶シリコンをその電極としていたため、寄生抵抗が大きく、結果として不必要な時定数が付加されていた。
【０００７】
このような課題を解決するため、近年では、例えば以下に示す非特許文献１に開示されたような、金属配線を電極としたＭＩＭ（Metal-Insulator-Metal）構造を持つ容量素子が広く用いられるようになった。以下、これを従来技術１とする。
【０００８】
ここで、従来技術１によるＭＩＭ構造を持つ容量素子の製造方法について説明する。なお、通常の製造方法では、各種素子形成、各種素子形成後の絶縁膜形成、および各種素子と配線とのコンタクト形成等が事前に行われるが、以下ではＭＩＭ構造を形成するための配線工程のみを簡略化して説明する。
【０００９】
この製造方法では、まず、表面に絶縁膜が形成された半導体ウェハ（以下、単にウェハと言う）を用意し、このウェハ上面全体に金属膜を形成する。次に、例えば既存のホトリソグラフィ技術およびエッチング技術を用いて、形成した金属膜をパターニングする。これにより、容量素子の下部電極やその他金属パターンを含む第１メタル層を形成する。
【００１０】
次に、ウェハ全面に絶縁体を堆積させた後、この形成した絶縁膜の表面をＣＭＰ（Chemical and Mechanical Polishing）にて平坦化することで、例えば第１メタル層上面からの膜厚が６０００Å（オングストローム）程度の層間絶縁膜を形成する。
【００１１】
次に、第１メタル層における下部電極上の層間絶縁膜をエッチングすることで、下部電極より一回り小さい径を持つ開口を形成する。次に、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、絶縁膜であるＨＤＰ（High-Density Plasma）膜をウェハ全面、すなわち層間絶縁膜上および開口内部に、膜厚２０００Å程度に形成する。
【００１２】
次に、容量素子を形成する領域以外に開口径が０．５μｍ（マイクロメートル）程度のコンタクトホールを形成した後、接続プラグを形成するために、ウェハ全面に例えばタングステン（Ｗ）を８０００Å程度堆積させる。この際、コンタクトホール内にタングステン（Ｗ）が充填されると共に、ＨＤＰ膜で内部が覆われた開口内部にもタングステンが充填される。
【００１３】
次に、ウェハ全面をエッチバックすることで、コンタクトホール内部のタングステンを残しつつ、ウェハ上のタングステン膜を除去する。なお、コンタクトホール内に残留したタングステンは、層間絶縁膜を挟む上下層を電気的に接続するためのビアとして機能する。
【００１４】
その後、ウェハ全面に金属膜を形成し、次に、形成した金属膜を既存のホトリソグラフィ技術およびエッチング技術を用いてパターニングすることで、容量素子における上部電極や他の金属配線などを含む第２メタル層を形成する。これにより、ＭＩＭ構造を持つ容量素子が形成される。
【００１５】
しかしながら、通常、容量素子用に形成される開口の径はコンタクトホールの径と比較して非常に大きい。このため、ウェハ上のタングステン膜を除去する際、開口内部の側壁にサイドウォール状にタングステン膜が残ってしまう。このように残留したタングステン膜は、このタングステン膜上に形成された膜の剥離などを引き起こす要因となる。このため、製造工程における不具合や歩留りの低下が生じる場合があった。
【００１６】
このような問題を解決する方法として、例えば以下に示す特許文献１には、容量素子用の開口を複数のコンタクトホールに置き換えることで、サイドウォール状にタングステン膜が残留することを防止するための技術が開示されている。以下、これを従来技術２とする。また、例えば以下に示す特許文献２には、容量素子用の開口を、コンタクトホールの径と同程度の幅を持つライン状の開口溝に置き換えることで、サイドウォール状にタングステン膜が残留することを防止するための技術が開示されている。以下、これを従来技術３とする。
【非特許文献１】Washio, et al., "A 0.2-μm 180-GHz-fmax 6.7-ps-ECL SOI/HRS Self-Aligned SEG SiGe HBT/CMOS Technology for Microwave and High-Speed Digital Applications", IEEE International Electron Devices Meeting (IEDM), pp. 741-742, 2000.
【特許文献１】特開２００３−３１６９１号公報
【特許文献２】特開２００３−１３３４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記した従来技術２および３では、下部電極上の開口をコンタクトホールまたはライン状の開口溝に置き換えた構造であるため、下部電極に近接した上部電極の面積が減ってしまい、この結果、容量素子の容量密度が減少してしまう。このため、所望する容量を得るためには、容量素子の電極間面積を大きくしなければならならず、この結果、半導体装置の大型化を招く問題が発生した。
【００１８】
そこで本発明は、上記の問題に鑑みてなされたものであり、半導体装置の大型化を抑えつつ、製造工程における不具合や歩留りの低下を防止することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
かかる目的を達成するために、本発明による半導体装置は、半導体基板と、半導体基板上に形成された第１導電膜と、第１導電膜上に形成され、所定幅の溝が交差するように複数組み合わされてなる第１開口を有する第１絶縁膜と、第１開口の側壁および底部に形成された第２絶縁膜と、第１開口内部の前記第２絶縁膜上に形成された第２導電膜と、第２絶縁膜および前記第２導電膜上に形成された第３導電膜とを有する。
【００２０】
所定幅の溝で構成された第１開口内部に第２絶縁膜を形成し、これの上に第２導電膜を形成した構成とすることで、第２導電膜の幅を例えば他の素子におけるビア配線の幅（直径であってもよい）と同程度とすることが可能となる。これにより、第２導電膜およびビア配線を形成する際に第２導電膜がサイドウォール状に残留することを防止できる。この結果、製造工程における不具合の発生や歩留りの低下を防止することが可能となる。さらに、第１開口を所定幅の溝を交差するように複数組み合わせた構成とすることで、各溝の幅を維持しつつ、第１開口の水平断面の面積を大きくすることが可能となる。これにより、第１から第３導電膜と第１および第２絶縁膜とで形成される容量素子の容量密度を大きくすることが可能となり、この結果、小さい寸法で所望する容量を実現することが可能となる。すなわち、半導体装置の大型化を抑えることが可能となる。
【００２１】
また、本発明による半導体装置は、半導体基板と、半導体基板上に形成され、所定幅の第１開口を有する第１導電膜と、第１導電膜上に形成され、第１開口上に形成された所定幅の第２開口を有する第１絶縁膜と、第１開口の側壁ならびに第２開口の側壁および底部上に形成された第２絶縁膜と、第１および第２開口内部の第２絶縁膜上に形成された第２導電膜と、第２絶縁膜および第２導電膜上に形成された第３導電膜とを有する。
【００２２】
所定幅の溝で構成された第１開口内部に第２絶縁膜を形成し、これの上に第２導電膜を形成した構成とすることで、第２導電膜の幅を例えば他の素子におけるビア配線の幅（直径であってもよい）と同程度とすることが可能となる。これにより、第２導電膜およびビア配線を形成する際に第２導電膜がサイドウォール状に残留することを防止できる。この結果、製造工程における不具合の発生や歩留りの低下を防止することが可能となる。さらに、第１開口を第１導電膜の内部まで延在させることで、第２導電膜と第１導電膜とが対向する面積を大きくすることが可能となる。これにより、第１から第３導電膜と第１および第２絶縁膜とで形成される容量素子の容量密度を大きくすることが可能となり、この結果、小さい寸法で所望する容量を実現することが可能となる。すなわち、半導体装置の大型化を抑えることが可能となる。
【発明の効果】
【００２３】
本発明によれば、半導体装置の大型化を抑えつつ、製造工程における不具合や歩留りの低下を防止することが可能な半導体装置およびその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
【実施例１】
【００２５】
まず、本発明による実施例１について図面を用いて詳細に説明する。なお、以下の説明では、１つの支持基板上に容量素子とその他の素子とが形成された半導体装置を例に挙げる。
【００２６】
〔構造〕
図１は、本実施例による半導体装置１の構成を示す断面図である。なお、図１は、容量素子１０とその他の素子８０とを含み、且つ支持基板１１に対して垂直な平面で半導体装置１を切断した際の断面構造を示す図である。
【００２７】
上述および図１に示すように、半導体装置１は、支持基板１１上に、容量素子１０と他の素子８０とが形成された構造を有する。ここで、他の素子８０は、トランジスタや抵抗素子など、如何なるものも適用することができる。ただし、説明の都合上、他の素子８０はコンタクトホール内に充填されたビア配線８４を有するものとする。
【００２８】
・容量素子１０
図１に示すように、容量素子１０は、支持基板１１上に形成された下部電極（第１導電膜）１３と、下部電極１３および支持基板１１上に形成された層間絶縁膜（第１絶縁膜）１２と、層間絶縁膜１２上ならびに下部電極１３上の層間絶縁膜１２に形成された開口１２ａの側壁および底部に形成された絶縁膜（第２絶縁膜）１５と、絶縁膜１５形成後の下部電極１３上の開口１３ａ内部に形成された電極（以下、開口内電極と言う）１４と、層間絶縁膜１２と絶縁膜１５と開口内電極（第２導電膜）１４とを挟んで下部電極１３と対向する領域に形成された上部電極（第３導電膜）１６とを有する。なお、図示していないが、支持基板１１と下部電極１３との間に絶縁膜が設けられていることにより、これらが電気的に導通することが防止されている。これは、以降の実施例においても同様である。
【００２９】
上記構成において、支持基板１１は、例えばｐ型のシリコン基板などの半導体基板である。ただし、これに限らず、種々の基板を適用することができる。
【００３０】
支持基板１１上に形成された下部電極１３は、例えば下層から順に、膜厚１０００Å程度の窒化チタニウム（ＴｉＮ）層と、膜厚５００Å程度のチタニウム（Ｔｉ）層と、膜厚５０００Å程度のアルミニウムシリコン（ＡｌＳｉ）層と、膜厚５００Å程度のチタニウム（Ｔｉ）層と、膜厚１０００Å程度の窒化チタニウム（ＴｉＮ）層とからなる、膜厚が８０００Å程度の多層導電膜（ＴｉＮ／Ｔｉ／ＡＬＳｉ／Ｔｉ／ＴｉＮ）である。ただし、これに限らず、単層の導電膜や他の材料を用いた単層または多層の導電膜であってもよい。また、下部電極１３の上面の形状は、例えば一辺が１０〜１００μｍの正四角形とすることができる。ただし、これに限定されず、長方形やその他の形状など、種々変形することができる。
【００３１】
支持基板１１および下部電極１３上に形成された層間絶縁膜１２は、例えば酸化シリコン（ＳｉxＯy）をＣＶＤ法にて堆積させることで形成された、いわゆるＣＶＤ膜である。なお、堆積させる材料としては、酸化シリコンの他に窒化シリコンなど、種々の絶縁体を適用することができる。この層間絶縁膜１２のうち、容量素子１０を形成する領域に含まれる部分、すなわち下部電極１３と上部電極１６とで挟まれた部分は、容量素子１０の容量絶縁膜として機能する。また、層間絶縁膜１２の表面は、例えばＣＭＰ法にて平坦化されている。平坦化後の層間絶縁膜１２は、例えば下部電極１３表面からの膜厚が６０００Å程度である。
【００３２】
この層間絶縁膜１２は、下部電極１３上の領域に開口１２ａを有する。開口１２ａは、例えば幅が０．９μｍ程度で長さが下部電極１３の一辺の長さ以下であるライン状の溝を格子状に組み合わすことで構成されている。この詳細な形状については、後述において図２を用いて説明する。また、開口１２ａは、層間絶縁膜１２下に形成された下部電極１３の上面の一部を露出する、すなわち層間絶縁膜１２を貫通している。
【００３３】
層間絶縁膜１２上には、上述したように、絶縁膜１５が形成されている。絶縁膜１５は、層間絶縁膜１２上から開口１２ａ内部にまで延在し、且つ開口１２ａにより露出された下部電極１３を開口１２ａ底部で覆う。すなわち、容量素子１０を形成する領域における絶縁膜１５は、容量素子１０の容量絶縁膜として機能する。この絶縁膜１５は、例えば酸化シリコン（ＳｉxＯy）をプラズマＣＶＤ法にて堆積させることで形成された、いわゆるＨＤＰ膜である。絶縁膜１５を形成することで、下部電極１３上の開口は、開口１２ａから開口１３ａとなる。本実施例では、絶縁膜１５の膜厚を、例えば０．２μｍとする。従って、開口１３ａの幅は、開口１２ａの幅から絶縁膜１５の膜厚の２倍を減算した値、すなわち０．５μｍ程度となる。これは、後述する他の素子８０におけるコンタクトホール８２ａの直径と同程度である。
【００３４】
開口１３ａ内部には、所定の導電体を充填することで、開口内電極１４が形成されている。この開口内電極１４を形成する所定の導電体には、例えばタングステン（Ｗ）や銅（Ｃｕ）などを適用することができる。ただし、これに限らず、種々の導電体を適用することができる。以下の説明では、タングステン（Ｗ）を用いた場合を例に挙げる。
【００３５】
下部電極１３上には、層間絶縁膜１２と絶縁膜１５と開口内電極１４とを挟んで上部電極１６が形成されている。この上部電極１６の構成および材料は、上述した下部電極１３と同様とすることができる。また、上部電極１６は、開口内電極１４と接触することで、これと電気的に接続されている。すなわち、容量素子１０における上部電極１６は、開口内電極１４により電気的に下部電極１３側へ延出している。これにより、容量素子１０の容量を増加させることが可能となり、結果的に所望の容量を小さい寸法で実現することが可能となる。
【００３６】
・素子２０
一方、他の素子８０は、支持基板１１上に形成された下層導電膜８３と、下層導電膜８３および支持基板１１上に形成された層間絶縁膜１２と、層間絶縁膜１２上に形成された絶縁膜１５と、下層導電膜８３上の層間絶縁膜１２に形成されたコンタクトホール８２ａ内部に形成されたビア配線８４と、絶縁膜１５およびビア配線８４上に形成された上層導電膜８６とを有する。
【００３７】
上記構成において、支持基板１１と層間絶縁膜１２と絶縁膜１５とは容量素子２０と共通である。ただし、絶縁膜１５は、層間絶縁膜１２に形成されたコンタクトホール８２ａ内には形成されていないものとする。
【００３８】
支持基板１１上に形成された下層導電膜８３は、容量素子１０における下部電極１３および上部電極１６と同様の層構造を有する。この下層導電膜８３上の層間絶縁膜１２には、上述したコンタクトホール８２ａが形成されている。このコンタクトホール８２ａは、例えば直径が０．５μｍ程度の円柱形状をなしている。また、コンタクトホール８２ａ内部には、所定の導電体が充填されることで、ビア配線８４が形成されている。このビア配線８４を形成する所定の導電体には、容量素子１０における開口内電極１４と同様の材料を適用することができる。
【００３９】
下層導電膜８３上には、コンタクトホール８２ａ内に形成されたビア配線８４と層間絶縁膜１２とを挟んで上層導電膜８６が形成されている。この上層導電膜８６は、容量素子１０における下部電極１３および上部電極１６と同様の層構造を有する。なお、上層導電膜８６は、ビア配線８４を介して下層導電膜８３と電気的に接続されている。すなわち、他の素子８０の下層導電膜８３はビア配線８４により層間絶縁膜１２上の上層導電膜８６まで電気的に引き出されている。
【００４０】
・・容量素子１０の水平断面形状
次に、容量素子１０における下部電極１３と上部電極１６との間の水平断面形状を、図２を用いて詳細に説明する。
【００４１】
図２は、図１におけるＩ−Ｉ’平面の断面構造を示す水平断面図である。すなわち、図２は、容量素子１０の下部電極１３と上部電極１６との間の水平断面図である。なお、図１は、図２におけるＩＩ−ＩＩ’平面を含む半導体装置１の断面構造を示している。
【００４２】
図１および図２に示すように、本実施例による開口１２ａは、幅が０．９μｍ程度で長さが８μｍ程度のライン状の溝が、図２中、一定の間隔を隔てて、縦３本、横３本組み合わされてなる格子状の構造を有する。なお、開口１２ａは層間絶縁膜１２を貫通しているため、開口溝の深さは層間絶縁膜１２の膜厚と等しい。また、本実施例では下部電極１３上面の形状を一辺が１０μｍ程度の正方形としているため、開口１２ａは下部電極１３の淵からそれぞれ１μｍのマージンを持つことになる。
【００４３】
また、開口１２ａの内部側壁および底部には、上述したように、膜厚が０．２μｍ程度の絶縁膜１５が形成されている。このため、絶縁膜１５を形成することで、下部電極１３上の開口（開口１３ａに相当）の幅は０．５μ程度に狭まる。したがって、開口１３ａ内部にタングステン（Ｗ）を充填することで形成された開口内電極１４は、その幅が０．５μｍ程度となる。すなわち、本実施例では、容量素子１０用に形成される開口内電極１４の幅が、他の素子８０用におけるビア配線８４の直径と同程度である。このため、製造工程において開口内電極１４上部に大きな窪みが形成されることは無い。これは、層間絶縁膜１２上のタングステン膜を除去する工程では、ビア配線８４上部に窪みが形成されない程度のエッチングを行うのが一般的なためである。この結果、剥離の原因となるサイドウォール状のタングステン膜が開口１３ａ内部に残留することを防止でき、製造工程における不具合や歩留りの低下を防止することが可能となる。
【００４４】
・比較
ここで、絶縁膜１５形成後の下部電極１３上の開口をコンタクトホール８２ａと同じ水平断面形状とした半導体装置２を、本実施例による半導体装置１に対する比較例１として図３に示す。また、同じく絶縁膜１５形成後の下部電極１３上の開口をライン状の溝とした半導体装置３を、本実施例に対する比較例２として図４に示す。なお、図３（ａ）は比較例１における容量素子２０とその他の素子８０とを含み且つ支持基板１１に対して垂直な平面で半導体装置２を切断した際の断面構造を示す図であり、図３（ｂ）は図３（ａ）におけるＩＩＩ−ＩＩＩ’平面を含む半導体装置２の水平断面図である。また、図４（ａ）は比較例２における容量素子３０とその他の素子８０とを含み且つ支持基板１１に対して垂直な平面で半導体装置３を切断した際の断面構造を示す図であり、図４（ｂ）は図４（ａ）におけるＩＶ−ＩＶ’平面を含む半導体装置２の水平断面図である。
【００４５】
図３に示すように、絶縁膜１５形成後の下部電極１３上の開口１３ａを例えばコンタクトホール８２ａと同形状とした場合、すなわち直径が０．９μｍである円柱形状の開口２２ａを下部電極１３上の層間絶縁膜１２に形成した場合、絶縁膜１５形成後の開口２３ａ内に形成される開口内電極２４は、直径が０．５μｍの円柱形状を成す。この開口内電極２４の水平断面の面積（図３（ｂ）参照）と、本実施例による開口内電極１４の水平断面の面積（図２参照）とを比較すると明らかなように、本実施例による開口内電極１４の方が大きな面積を有する。すなわち、より多くの面積が上部電極１６側から下部電極１３側へ電気的に延出されている。このことから、本実施例による容量素子１０の方が大きな容量密度を実現可能であり、この結果、小さい寸法で所望する容量を実現できることが分かる。
【００４６】
また、図４に示すように、絶縁膜１５形成後の下部電極１３上の開口１３ａを例えばライン状の溝とした場合、すなわち幅が０．９μｍであるライン状の開口３２ａを下部電極１３上の層間絶縁膜１２に形成した場合、絶縁膜１５形成後の開口溝３３ａ内に形成される開口内電極３４は、幅が０．５μｍのライン形状を成す。この開口内電極３４の水平断面の面積（図４（ｂ）参照）と、本実施例による開口内電極１４の水平断面の面積（図２参照）とを比較すると明らかなように、本実施例による開口内電極１４の方が大きな面積を有する。すなわち、より多くの面積が上部電極１６側から下部電極１３側へ電気的に延出されている。このことから、本実施例による容量素子１０の方が大きな容量密度を実現可能であり、この結果、小さい寸法で所望する容量を実現できることが分かる。
【００４７】
以上で説明した本実施例のように、他の素子８０におけるコンタクトホール８２ａの直径と同程度の幅を持つライン状の溝を、交差するように組み合わせることで、製造工程における膜剥離の原因となるサイドウォール状のタングステン膜が形成されることを防止できると共に、より高い容量密度を実現することが可能となる。この結果、製造工程における不具合や歩留りの低下を防止すると共に、半導体装置１の大型化を抑制することが可能となる。
【００４８】
〔製造方法〕
次に、本実施例による半導体装置１の製造方法を以下に図面を用いて詳細に説明する。
【００４９】
本製造方法では、まず、準備した支持基板１１上に、例えばＣＶＤ法またはスパッタリング法にて、膜厚１０００Å程度の窒化チタニウム膜１３ｂと、膜厚５００Å程度のチタニウム（Ｔｉ）膜１３ｃと、膜厚５０００Å程度のアルミニウムシリコン（ＡｌＳｉ）膜１３ｄと、膜厚５００Å程度のチタニウム（Ｔｉ）膜１３ｅと、膜厚１０００Å程度の窒化チタニウム（ＴｉＮ）膜１３ｆとを順次積層することで、多層構造の導電膜（以下、単に多層導電膜と言う）１３Ａを形成する。次に、多層導電膜１３Ａ上に所定のレジスト液をスピン塗布した後、これに既存の露光処理および現像処理を施すことで、図５（ａ）に示すように、下部電極１３および下層導電膜８３と同形状のレジストパターンＲ１を形成する。
【００５０】
次に、上記で形成したレジストパターンＲ１をマスクとして多層導電膜１３Ａをエッチング除去することで、図５（ｂ）に示すように、下部電極１３および下層導電膜８３をパターニングする。なお、下部電極１３および下層導電膜８３を形成後、レジストパターンＲ１は除去される。
【００５１】
次に、例えばＣＶＤ法にて、支持基板１１および下部電極１３上に酸化シリコンを堆積させた後、これの表面を例えばＣＭＰ法にて平坦化することで、図５（ｃ）に示すように、下部電極１３上面からの膜厚が例えば６０００Å程度の層間絶縁膜１２を形成する。
【００５２】
次に、層間絶縁膜１２上に所定のレジスト液をスピン塗布した後、これに既存の露光処理及び現像処理を施すことで、下部電極１３上の層間絶縁膜１２上に開口１２ａと同形状の開口を持つレジストパターンＲ２を形成する。次に、上記で形成したレジストパターンＲ２をマスクとして層間絶縁膜１２をエッチング除去することで、図６（ａ）に示すように、下部電極１３上に、幅０．９μｍ程度の開口１２ａを形成する。なお、開口１２ａを形成後、レジストパターンＲ２は除去される。
【００５３】
次に、開口１２ａが形成された層間絶縁膜１２上に、例えばプラズマＣＶＤ法にて酸化シリコン（ＳｉxＯy）を堆積させることで、図６（ｂ）に示すように、層間絶縁膜１２上および開口１２ａ内部の側壁および底部に、膜厚が０．２μｍ程度のＨＤＰ膜である絶縁膜１５を形成する。これにより、下部電極１３上の開口は、図６（ｂ）に示すように、絶縁膜１５の膜厚の２倍分、開口１２ａよりも幅が狭い開口１３ａとなる。
【００５４】
次に、絶縁膜１５上に所定のレジスト液をスピン塗布した後、これに既存の露光処理および現像処理を施すことで、他の素子８０を形成する領域の層間絶縁膜１２上にコンタクトパターン８２ａと同形状の開口を持つレジストパターンＲ３を形成する。次に、上記で形成したレジストパターンＲ３をマスクとして層間絶縁膜１２をエッチング除去することで、図６（ｃ）に示すように、下層導電膜８３上に直径０．５μｍ程度のコンタクトパホール８２ａを形成する。なお、コンタクトホール８２ａを形成後、レジストパターンＲ３は除去される。
【００５５】
次に、例えばＣＶＤ法またはスパッタリング法にて、ウェハ全面にタングステン（Ｗ）を堆積させることで、図７（ａ）に示すように、開口１３ａ内部およびコンタクトホール８２ａ内部ならびに層間絶縁膜１２上にタングステン膜１４Ａを形成する。
【００５６】
次に、上記のように形成したタングステン膜１４Ａをエッチバックすることで、開口１３ａ内部およびコンタクトホール８２ａ内部にタングステン膜１４Ａを残した状態で層間絶縁膜１２上のタングステン膜１４Ａを除去する。これにより、図７（ｂ）に示すように、開口１３ａ内部に開口内電極１４が形成されると共に、コンタクトホール８２ａ内部にビア配線８４が形成される。
【００５７】
次に、図５（ａ）で説明した工程と同様の工程を用いることで、開口内電極１４とビア配線８４と絶縁膜１５上に、多層導電膜１３Ａと同様の多層導電膜を形成する。次に、この多層導電膜上に所定のレジスト液をスピン塗布した後、これに既存の露光処理および現像処理を施すことで、上部電極１６および上層導電膜８６と同形状のレジストパターンを形成し、これをマスクとして多層導電膜をエッチング除去することで、上部電極１６および上層導電膜８６をパターニングする。これにより、図１に示すような半導体装置１を製造することができる。
【００５８】
〔作用効果〕
以上で説明したように、本実施例による半導体装置１は、半導体基板である支持基板１１と、支持基板１１上に形成された下部電極１３と、下部電極１３上に形成され、所定幅の溝が交差するように複数組み合わされてなる開口１２ａを有する層間絶縁膜１２と、開口１２ａの側壁および底部に形成された絶縁膜１５と、開口１２ａ内部の絶縁膜１５上に形成された開口内電極１４と、絶縁膜１５および開口内電極１４上に形成された上部電極１６とを有する。
【００５９】
このように、所定幅の溝で構成された開口１２ａ内部に絶縁膜１５を形成し、これの上に開口内電極１４を形成した構成とすることで、開口内電極１４の幅を例えば他の素子８０におけるビア配線８４の幅（直径であってもよい）と同程度とすることが可能となる。これにより、開口内電極１４およびビア配線８６を形成する際に開口内電極１４がサイドウォール状に残留することを防止できる。この結果、製造工程における不具合の発生や歩留りの低下を防止することが可能となる。さらに、開口１２ａを所定幅の溝を交差するように複数組み合わせた構成とすることで、各溝の幅を維持しつつ、開口１２ａの水平断面の面積を大きくすることが可能となる。これにより、容量素子１０の容量密度を大きくすることが可能となり、この結果、小さい寸法で所望する容量を実現することが可能となる。すなわち、半導体装置１の大型化を抑えることが可能となる。
【００６０】
また、本実施例による半導体装置１の製造方法では、層間絶縁膜１２に開口１２ａを形成した後、容量絶縁膜として機能する絶縁膜１５を形成しているため、開口１２ａを形成するエッチング工程が容易となる。すなわち、容量絶縁膜である絶縁膜１５を開口１２ａを形成するより前に形成する方法では、層間絶縁膜１２をエッチングする際、下部電極１３と後工程で形成される開口内電極１４および上部電極１６とが短絡することを防止するためにエッチングを止める制御が必要となるが、本実施例のように絶縁膜１５を開口１２ａ形成の後に形成することで、上記のようなエッチングを止める制御が必要と無くなるという効果を得られる。
【実施例２】
【００６１】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
【００６２】
〔構造〕
図８（ａ）は、本実施例による半導体装置４の構成を示す断面図である。なお、図８（ａ）は、容量素子４０とその他の素子８０とを含み、且つ支持基板１１に対して垂直な平面で半導体装置４を切断した際の断面構造を示す図である。また、図８（ｂ）は、図８（ａ）における領域Ａの拡大図である。
【００６３】
図８（ａ）および（ｂ）に示すように、半導体装置４は、実施例１による半導体装置１における開口１２ａが下部電極１３の内部まで延在した構造を有する。このため、半導体装置４では、半導体装置１における下部電極１３と開口１２ａと開口１３ａと開口内電極１４と絶縁膜１５とが、それぞれ下部電極（第１導電膜）４３と開口４２ａと開口４３ａと開口内電極（第２導電膜）４４と絶縁膜（第２絶縁膜）４５とに置き換えられている。この他の構成は、半導体装置１と同様であるため、ここでは詳細な説明を省略する。
【００６４】
上記構成において、下部電極４３は、実施例１における下部電極１３と同様に、例えば下層から順に、膜厚１０００Å程度の窒化チタニウム（ＴｉＮ）層１３ｂと、膜厚５００Å程度のチタニウム（Ｔｉ）層１３ｃと、膜厚５０００Å程度のアルミニウムシリコン（ＡｌＳｉ）層１３ｄと、膜厚５００Å程度のチタニウム（Ｔｉ）層１３ｅと、膜厚１０００Å程度の窒化チタニウム（ＴｉＮ）層１３ｆとからなる、膜厚が８０００Å程度の多層導電膜（ＴｉＮ／Ｔｉ／ＡＬＳｉ／Ｔｉ／ＴｉＮ）である（図８（ｂ）参照）。ただし、下部電極４３は、内部にまで開口４２ａの一部が延在している構造を有する。図８（ａ）および（ｂ）に示す例では、開口４２ａが、下部電極４３の最下層を構成するチタニウム（Ｔｉ）層１３ｃの内部にまで延在している。
【００６５】
本実施例による絶縁膜４５は、実施例１における絶縁膜１５と同様の膜である。ただし、本実施例では開口４２ａが下部電極４３内部にまで延在しているため、絶縁膜４５は層間絶縁膜１２内部から下部電極４３内部に渡って形成され、下部電極４３内部（すなわち、開口４２ａの底部）において開口４２ａを封止する。ここで、絶縁膜４５形成後の下部電極４３上の開口４３ａは、層間絶縁膜１２内部から下部電極４３内部にかけて延在することが好ましい。このため、本実施例において下部電極４３に形成される開口４２ａ（ただし、これの一部）の深さは、絶縁膜４５の厚さよりも深いことが好ましい。
【００６６】
開口４３ａ内に形成される開口内電極４４は、実施例１における開口内電極１４と同様に、タングステン（Ｗ）などの導電体を開口４３ａに充填することで形成された導電膜である。ここで、上述したように、開口４３ａが下部電極４３内部にまで延在しているため、これに形成された開口内電極４４も下部電極４３内部にまで延在している。このような構造を有することで、下部電極４３と開口内電極４４とが対向する面積、すなわち容量素子として機能する実効面積を増加させることが可能となる。すなわち、容量素子４０の容量密度を向上させることが可能となる。この結果、小さい寸法で所望する容量を実現することが可能な半導体装置４を実現することができる。
【００６７】
また、本実施例による開口４２ａの水平断面形状は、例えば実施例１において図２を用いて示したような、幅が０．９μｍ程度で長さが８μｍ程度のライン状の溝を、一定の間隔を隔てて、縦横数本ずつ組み合わされてなる格子状の構造とすることができる。この構造を有することで、さらに容量素子４０の容量密度を向上させることが可能となり、この結果、小さい寸法で所望する容量を実現することが可能な半導体装置４を実現することができる。
【００６８】
〔製造方法〕
次に、本実施例による半導体装置４の製造方法を以下に図面を用いて詳細に説明する。ただし、実施例１による半導体装置１と同様の工程は、これを引用して説明する。
【００６９】
本製造方法では、まず、実施例１と同様に、準備した支持基板１１上に多層導電膜１３Ａを形成する（図５（ａ）参照）。次に、多層導電膜１３Ａ上に下部電極１３および下層導電膜８３と同形状のレジストパターンＲ１を形成し、これをマスクとして多層導電膜１３Ａを用いてパターニングすることで下部電極１３および下層導電膜８３を形成する（図５（ｂ）参照）。次に、支持基板１１と下部電極１３と下層導電膜８３との上に酸化シリコンを堆積させた後、これの表面を平坦化することで層間絶縁膜１２を形成する（図５（ｃ）参照）。次に、層間絶縁膜１２上に開口１２ａと同形状のレジストパターンＲ２を形成し、これをマスクとして層間絶縁膜１２をエッチング除去することで開口１２ａを形成する（図６（ａ）参照）。このエッチングでは、エッチングガスにＣ4Ｆ8とＣＯとＯ2との混合ガスを用い、ＲＦパワーを５００Ｗ（ワット）に、チャンバ内圧力を４０Ｔｏｒｒにそれぞれ設定される。この条件下でオーバエッチングすることにより、下部電極１３の一部が露出される。
【００７０】
以上のように開口１２ａを形成すると、次に、図９（ａ）に示すように、上記のレジストパターンＲ２を残した状態で、下部電極１３における窒化チタニウム（ＴｉＮ）層１３ｆとチタニウム（Ｔｉ）層１３ｅとアルミニウムシリコン（ＡｌＳｉ）層１３ｄとチタニウム（Ｔｉ）層１３ｃとを順次エッチングする。これにより、下部電極１３が下部電極４３に加工される。この際、チタニウム（Ｔｉ）層１３ｃが部分的に残り、且つ最下層の窒化チタニウム（ＴｉＮ）膜１３ｂが残るようにエッチングする。例えばエッチングガスにＢＣｌ3とＣｌ2との混合ガスを用い、Ｍｇパワーを７００Ｗとし、ＲＦパワーを７０Ｗとし、圧力を１ＰａとしたＥＣＲ（電子サイクロトロン共鳴）−プラズマエッチングを用い、このエッチングにおいてエッチング時間を最適化することで、上記のようなエッチングを満足することができる。これにより、下部電極４３の内部にまで延在する開口４２ａが形成される。
【００７１】
その後、開口４２ａが形成された層間絶縁膜１２上に、例えばプラズマＣＶＤ法にて酸化シリコン（ＳｉxＯy）を堆積させることで、図９（ｂ）に示すように、層間絶縁膜１２上および開口４２ａ内部の側壁および底部に、膜厚が０．２μｍ程度のＨＤＰ膜である絶縁膜４５を形成する。これにより、下部電極４３上の開口は、図９（ｂ）に示すように、絶縁膜４５の膜厚の２倍分、開口４２ａよりも幅が狭い開口４３ａとなる。
【００７２】
次に、絶縁膜４５上に所定のレジスト液をスピン塗布した後、これに既存の露光処理および現像処理を施すことで、他の素子８０を形成する領域の層間絶縁膜１２上にコンタクトパターン８２ａと同形状の開口を持つレジストパターンＲ３を形成する。次に、上記で形成したレジストパターンＲ３をマスクとして層間絶縁膜１２をエッチング除去することで、図９（ｃ）に示すように、下層導電膜８３上に直径０．５μｍ程度のコンタクトパホール８２ａを形成する。なお、コンタクトホール８２ａを形成後、レジストパターンＲ３は除去される。
【００７３】
次に、例えばＣＶＤ法またはスパッタリング法にて、ウェハ全面にタングステン（Ｗ）を堆積させることで、図１０（ａ）に示すように、開口４３ａ内部およびコンタクトホール８２ａ内部ならびに層間絶縁膜１２上にタングステン膜４４Ａを形成する。
【００７４】
次に、上記のように形成したタングステン膜４４Ａをエッチバックすることで、開口４３ａ内部およびコンタクトホール８２ａ内部にタングステン膜４４Ａを残した状態で層間絶縁膜１２上のタングステン膜４４Ａを除去する。これにより、図１０（ｂ）に示すように、開口４３ａ内部に開口内電極４４が形成されると共に、コンタクトホール８２ａ内部にビア配線８４が形成される。
【００７５】
次に、図５（ａ）で説明した工程と同様の工程を用いることで、開口内電極４４とビア配線８４と絶縁膜４５上に、多層導電膜１３Ａと同様の多層導電膜を形成する。次に、この多層導電膜上に所定のレジスト液をスピン塗布した後、これに既存の露光処理および現像処理を施すことで、上部電極１６および上層導電膜８６と同形状のレジストパターンを形成し、これをマスクとして多層導電膜をエッチング除去することで、上部電極１６および上層導電膜８６をパターニングする。これにより、図８に示すような半導体装置４を製造することができる。
【００７６】
〔作用効果〕
以上で説明したように、本実施例による半導体装置４は、半導体基板である支持基板１１と、支持基板１１上に形成され、所定幅の開口（開口４２ａの下部）を有する下部電極４３と、下部電極４３上に形成され、開口（開口４２ａの下部）上に形成された所定幅の開口（開口４２ａの上部）を有する層間絶縁膜１２と、開口４２ａの側壁および底部上に形成された絶縁膜４５と、開口４２ａ内部の絶縁膜４５上に形成された開口内電極４４と、絶縁膜４５および開口内電極４４上に形成された上部電極１６とを有する。
【００７７】
このように、所定幅の溝で構成された開口４２ａ内部に絶縁膜４５を形成し、これの上に開口内電極４４を形成した構成とすることで、開口内電極４４の幅を例えば他の素子８０におけるビア配線８４の幅（直径であってもよい）と同程度とすることが可能となる。これにより、開口内電極４４およびビア配線８６を形成する際に開口内電極４４がサイドウォール状に残留することを防止できる。この結果、製造工程における不具合の発生や歩留りの低下を防止することが可能となる。さらに、開口４２ａを下部電極４３の内部まで延在させることで、下部電極４３と開口内電極４４とが対向する面積を大きくすることが可能となる。これにより、容量素子４０の容量密度を大きくすることが可能となり、この結果、小さい寸法で所望する容量を実現することが可能となる。すなわち、半導体装置４の大型化を抑えることが可能となる。
【００７８】
さらにまた、開口４２ａを所定幅の溝を交差するように複数組み合わせた構成とすることで、各溝の幅を維持しつつ、開口４２ａの水平断面の面積を大きくすることが可能となる。これにより、容量素子４０の容量密度をさらに大きくすることが可能となり、この結果、小さい寸法で所望する容量を実現することが可能となる。すなわち、半導体装置４の大型化をさらに抑えることが可能となる。
【００７９】
また、本実施例による半導体装置４の製造方法でも、実施例１による半導体装置１の製造方法と同様に、層間絶縁膜１２に開口１２ａを形成した後、容量絶縁膜として機能する絶縁膜１５を形成しているため、開口１２ａを形成するエッチング工程が容易となる。すなわち、容量絶縁膜である絶縁膜１５を開口１２ａを形成するより前に形成する方法では、層間絶縁膜１２をエッチングする際、下部電極１３と後工程で形成される開口内電極１４および上部電極１６とが短絡することを防止するためにエッチングを止める制御が必要となるが、本実施例のように絶縁膜１５を開口１２ａ形成の後に形成することで、上記のようなエッチングを止める制御が必要と無くなるという効果を得られる。
【実施例３】
【００８０】
次に、本発明の実施例３について図面を用いて詳細に説明する。尚、以下の説明において、実施例１または実施例２と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１または実施例２と同様である。
【００８１】
〔構造〕
図１１（ａ）は、本実施例による半導体装置５の構成を示す断面図である。なお、図１１（ａ）は、容量素子５０とその他の素子８０とを含み、且つ支持基板１１に対して垂直な平面で半導体装置５を切断した際の断面構造を示す図である。また、図１１（ｂ）は、図１１（ａ）におけるＶＩＩ−ＶＩＩ’平面の断面構造を示す水平断面図である。すなわち、図１１（ｂ）は、容量素子５０の下部電極（第１導電膜）５３と上部電極１６との間の水平断面図である。なお、図１１（ａ）は、図１１（ｂ）におけるＶＩＩ−ＶＩＩ’平面を含む半導体装置５の断面構造を示している。
【００８２】
図１１（ａ）および（ｂ）に示すように、本実施例による半導体装置５は、実施例２に示す半導体装置４と同様の構成において、半導体装置４における下部電極４３と開口４２ａと開口４３ａと開口内電極４４と絶縁膜４５とが、それぞれ下部電極５３と開口５２ａと開口５３ａと開口内電極（第２導電膜）５４と絶縁膜（第２絶縁膜）５５とに置き換えられている。この他の構成は、半導体装置１から４のいずれかと同様であるため、ここでは詳細な説明を省略する。
【００８３】
上記構成において、開口５２ａは、実施例２による開口４２ａと同様に、下部電極５３の内部にまで延在している。すなわち、下部電極５３には開口５２ａの一部が形成されている。したがって、絶縁膜５５、開口５３ａおよび開口内電極５４も、実施例２による絶縁膜４５、開口４３ａおよび開口内電極４４と同様に、下部電極５３の内部にまで延在している。
【００８４】
この構成において、開口５２ａは、図１１（ｂ）に示すように、直径が０．９μｍの円柱状の溝である。すなわち、本実施例による半導体装置５は、実施例２による半導体装置４における開口４２ａが円柱状の溝に置き換えられている。また、これに伴って、開口５３ａが円柱状の溝に置き換えられていると共に、開口内電極５４が円柱状の導電膜に置き換えられている。すなわち、本実施例では、他の素子８０におけるコンタクトホール８２ａと水平断面が同形状の開口５３ａを形成し、これに開口内電極５４を形成している。このような構造とした場合でも、本実施例のように、開口内電極５４を下部電極５３内部にまで延在させることで、容量素子として機能する実効面積を増加させることが可能となり、これにより、容量素子の容量密度を向上させることが可能となる。この結果、小さい寸法で所望する容量を実現することが可能な半導体装置を実現することができる。
【００８５】
〔製造方法〕
また、本実施例による半導体装置５の製造方法は、実施例４による半導体装置４の製造方法と略同様であるため、ここでは詳細な説明を省略する。なお、本実施例による製造方法では、実施例２による製造方法におけるレジストパターンＲ２が開口５２ａと同形状の開口を持つレジストパターンに置き換えられる。
【００８６】
〔作用効果〕
以上で説明したように、本実施例による半導体装置５は、半導体基板である支持基板１１と、支持基板１１上に形成され、所定幅の開口（開口５２ａの下部）を有する下部電極５３と、下部電極５３上に形成され、開口（開口５２ａの下部）上に形成された所定幅の開口（開口５２ａの上部）を有する層間絶縁膜１２と、開口５２ａの側壁および底部上に形成された絶縁膜５５と、開口５２ａ内部の絶縁膜５５上に形成された開口内電極５４と、絶縁膜５５および開口内電極５４上に形成された上部電極１６とを有する。
【００８７】
このように、所定幅の溝で構成された開口５２ａ内部に絶縁膜５５を形成し、これの上に開口内電極５４を形成した構成とすることで、開口内電極５４の幅を例えば他の素子８０におけるビア配線８４の幅（直径であってもよい）と同程度とすることが可能となる。これにより、開口内電極５４およびビア配線８６を形成する際に開口内電極５４がサイドウォール状に残留することを防止できる。この結果、製造工程における不具合の発生や歩留りの低下を防止することが可能となる。さらに、開口５２ａを下部電極５３の内部まで延在させることで、下部電極５３と開口内電極５４とが対向する面積を大きくすることが可能となる。これにより、容量素子５０の容量密度を大きくすることが可能となり、この結果、小さい寸法で所望する容量を実現することが可能となる。すなわち、半導体装置５の大型化を抑えることが可能となる。
【００８８】
また、本実施例による半導体装置５の製造方法でも、実施例１による半導体装置１の製造方法と同様に、層間絶縁膜１２に開口１２ａを形成した後、容量絶縁膜として機能する絶縁膜１５を形成しているため、開口１２ａを形成するエッチング工程が容易となる。すなわち、容量絶縁膜である絶縁膜１５を開口１２ａを形成するより前に形成する方法では、層間絶縁膜１２をエッチングする際、下部電極１３と後工程で形成される開口内電極１４および上部電極１６とが短絡することを防止するためにエッチングを止める制御が必要となるが、本実施例のように絶縁膜１５を開口１２ａ形成の後に形成することで、上記のようなエッチングを止める制御が必要と無くなるという効果を得られる。
【実施例４】
【００８９】
次に、本発明の実施例４について図面を用いて詳細に説明する。尚、以下の説明において、実施例１から実施例３のいずれかと同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１から実施例３のいずれかと同様である。
【００９０】
〔構造〕
図１２（ａ）は、本実施例による半導体装置６の構成を示す断面図である。なお、図１２（ａ）は、容量素子６０とその他の素子８０とを含み、且つ支持基板１１に対して垂直な平面で半導体装置６を切断した際の断面構造を示す図である。また、図１２（ｂ）は、図１２（ａ）におけるＩＸ−ＩＸ’平面の断面構造を示す水平断面図である。すなわち、図１２（ｂ）は、容量素子６０の下部電極（第１導電膜）６３と上部電極１６との間の水平断面図である。なお、図１２（ａ）は、図１２（ｂ）におけるＸ−Ｘ’平面を含む半導体装置６の断面構造を示している。
【００９１】
図１２（ａ）および（ｂ）に示すように、本実施例による半導体装置６は、実施例２に示す半導体装置４と同様の構成において、半導体装置４における下部電極４３と開口４２ａと開口４３ａと開口内電極４４と絶縁膜４５とが、それぞれ下部電極６３と開口６２ａと開口６３ａと開口内電極（第２導電膜）６４と絶縁膜（第２絶縁膜）６５とに置き換えられている。この他の構成は、半導体装置１から５のいずれかと同様であるため、ここでは詳細な説明を省略する。
【００９２】
上記構成において、開口６２ａは、実施例２による開口４２ａと同様に、下部電極６３の内部にまで延在している。すなわち、下部電極６３には開口６２ａの一部が形成されている。したがって、絶縁膜６５、開口６３ａおよび開口内電極６４も、実施例２による絶縁膜４５、開口４３ａおよび開口内電極４４と同様に、下部電極６３の内部にまで延在している。
【００９３】
この構成において、開口６２ａは、図１２（ｂ）に示すように、幅が０．９μｍで長さが０．８μｍのライン状の溝である。すなわち、本実施例による半導体装置６は、実施例２による半導体装置４における開口４２ａがライン状の溝に置き換えられている。また、これに伴って、開口６３ａがライン状の溝に置き換えられていると共に、開口内電極６４がライン状の導電膜に置き換えられている。すなわち、このような構造とした場合でも、本実施例のように、開口内電極６４を下部電極６３内部にまで延在させることで、容量素子として機能する実効面積を増加させることが可能となり、これにより、容量素子の容量密度を向上させることが可能となる。この結果、小さい寸法で所望する容量を実現することが可能な半導体装置を実現することができる。
【００９４】
〔製造方法〕
また、本実施例による半導体装置６の製造方法は、実施例４による半導体装置４の製造方法と略同様であるため、ここでは詳細な説明を省略する。なお、本実施例による製造方法では、実施例２による製造方法におけるレジストパターンＲ２が開口６２ａと同形状の開口を持つレジストパターンに置き換えられる。
【００９５】
〔作用効果〕
以上で説明したように、本実施例による半導体装置６は、半導体基板である支持基板１１と、支持基板１１上に形成され、所定幅の開口（開口６２ａの下部）を有する下部電極６３と、下部電極６３上に形成され、開口（開口６２ａの下部）上に形成された所定幅の開口（開口６２ａの上部）を有する層間絶縁膜１２と、開口６２ａの側壁および底部上に形成された絶縁膜６５と、開口６２ａ内部の絶縁膜６５上に形成された開口内電極６４と、絶縁膜６５および開口内電極６４上に形成された上部電極１６とを有する。
【００９６】
このように、所定幅の溝で構成された開口６２ａ内部に絶縁膜６５を形成し、これの上に開口内電極６４を形成した構成とすることで、開口内電極６４の幅を例えば他の素子８０におけるビア配線８４の幅（直径であってもよい）と同程度とすることが可能となる。これにより、開口内電極６４およびビア配線８６を形成する際に開口内電極６４がサイドウォール状に残留することを防止できる。この結果、製造工程における不具合の発生や歩留りの低下を防止することが可能となる。さらに、開口６２ａを下部電極６３の内部まで延在させることで、下部電極６３と開口内電極６４とが対向する面積を大きくすることが可能となる。これにより、容量素子６０の容量密度を大きくすることが可能となり、この結果、小さい寸法で所望する容量を実現することが可能となる。すなわち、半導体装置６の大型化を抑えることが可能となる。
【００９７】
また、本実施例による半導体装置６の製造方法でも、実施例１による半導体装置１の製造方法と同様に、層間絶縁膜１２に開口１２ａを形成した後、容量絶縁膜として機能する絶縁膜１５を形成しているため、開口１２ａを形成するエッチング工程が容易となる。すなわち、容量絶縁膜である絶縁膜１５を開口１２ａを形成するより前に形成する方法では、層間絶縁膜１２をエッチングする際、下部電極１３と後工程で形成される開口内電極１４および上部電極１６とが短絡することを防止するためにエッチングを止める制御が必要となるが、本実施例のように絶縁膜１５を開口１２ａ形成の後に形成することで、上記のようなエッチングを止める制御が必要と無くなるという効果を得られる。
【００９８】
また、上記実施例１から実施例４は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【００９９】
例えば、各実施例において、下部電極が支持基板上に形成される容量素子を例として説明したが、支持基板上の絶縁膜（例えば層間絶縁膜）上に下部電極が形成される容量素子に対しても本発明の各実施例の構造や製造方法を適用することも可能である。また、上記した各実施例では、開口（１３ａ、２３ａ、３３ａ、４３ａ、５３ａまたは６３ａ）の幅を、他の素子８０におけるコンタクトホール８２ａの直径と同程度としたが、本発明はこれに限定されず、ビア配線８４および開口内電極（１４、２４、３４、４４、５４または６４）を形成する際に、開口（１３ａ、２３ａ、３３ａ、４３ａ、５３ａまたは６３ａ）内に充填したタングステン（Ｗ）などの導電体がサイドウォール状に残留しない、すなわち開口（１３ａ、２３ａ、３３ａ、４３ａ、５３ａまたは６３ａ）底部でこれを封止する程度に導電体を残留させることが可能な程度の幅であれば、如何様にも変形することができる。
【図面の簡単な説明】
【０１００】
【図１】本発明の実施例１による半導体装置１を支持基板１１に対して垂直に切断した際の断面構造を示す図である。
【図２】図１におけるＩ−Ｉ’断面の構造を示す図である。
【図３】（ａ）は比較例１による半導体装置２を支持基板１１に対して垂直に切断した際の断面構造を示す図であり、（ｂ）は（ａ）におけるＩ−Ｉ’断面の構造を示す図である。
【図４】（ａ）は比較例２による半導体装置３を支持基板１１に対して垂直に切断した際の断面構造を示す図であり、（ｂ）は（ａ）におけるＩＩＩ−ＩＩＩ’断面の構造を示す図である。
【図５】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（１）。
【図６】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（２）。
【図７】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（３）。
【図８】（ａ）は本発明の実施例２による半導体装置４を支持基板１１に対して垂直に切断した際の断面構造を示す図であり、（ｂ）は（ａ）における領域Ａの拡大図である。
【図９】本発明の実施例２による半導体装置４の製造方法を示すプロセス図である（１）。
【図１０】本発明の実施例２による半導体装置４の製造方法を示すプロセス図である（２）。
【図１１】本発明の実施例３による半導体装置５を支持基板１１に対して垂直に切断した際の断面構造を示す図である。
【図１２】本発明の実施例４による半導体装置６を支持基板１１に対して垂直に切断した際の断面構造を示す図である。
【符号の説明】
【０１０１】
１、２、３  半導体装置
１０、２０、３０  容量素子
１１  支持基板
１２  層間絶縁膜
１２ａ、１３ａ、２２ａ、２３ａ、３２ａ、３３ａ、４２ａ、４３ａ、５２ａ、５３ａ、６２ａ、６３ａ  開口
１３、４３、５３、６３  下部電極
１３Ａ  多層導電膜
１３ｂ、１３ｆ  窒化チタニウム膜
１３ｃ、１３ｅ  チタニウム膜
１３ｄ  アルミニウムシリコン膜
１４、２４、３４、５４、６４  開口内電極
１４Ａ、４４Ａ  タングステン膜
１５、４５、５５、６５  絶縁膜
１６  上部電極
Ｒ１、Ｒ２、Ｒ３  レジストパターン
【図１】
2006332514.tif 000003
【図２】
2006332514.tif 000004
【図３】
2006332514.tif 000005
【図４】
2006332514.tif 000006
【図５】
2006332514.tif 000007
【図６】
2006332514.tif 000008
【図７】
2006332514.tif 000009
【図８】
2006332514.tif 000010
【図９】
2006332514.tif 000011
【図１０】
2006332514.tif 000012
【図１１】
2006332514.tif 000013
【図１２】
2006332514.tif 000014