(57)【要約】【課題】  システムのパフォーマンスの低下及び画質の劣化を抑える表示コントローラ、電子機器及び画像データ供給方法を提供する。【解決手段】  表示コントローラ２０は、複数フレーム分の画像データを記憶する第１のメモリ２２と、第１のメモリ２２の記憶容量より少ない記憶容量を有し少なくとも１フレーム分の画像データを記憶する第２のメモリ２４と、第１のメモリ２２から読み出された画像データ、第２のメモリ２４から読み出された画像データ、又は第１のメモリ２２から読み出された画像データと第２のメモリ２４から読み出された画像データとが混在した１走査分の画像データである混在データを出力するメモリデータ切替回路２６とを含み、第１のメモリ２２から読み出された画像データ、第２のメモリ２４から読み出された画像データ、又は混在データを、表示ドライバに供給する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
表示パネルを駆動する表示ドライバに画像データを供給するための表示コントローラであって、
複数フレーム分の画像データを記憶する第１のメモリと、
前記第１のメモリの記憶容量より少ない記憶容量を有し、少なくとも１フレーム分の画像データを記憶する第２のメモリと、
前記第１のメモリから読み出された画像データ、前記第２のメモリから読み出された画像データ、又は前記第１のメモリから読み出された画像データと前記第２のメモリから読み出された画像データとが混在した１走査分の画像データである混在データを出力するメモリデータ切替回路とを含み、
前記第１のメモリから読み出された画像データ、前記第２のメモリから読み出された画像データ、又は前記混在データを、前記表示ドライバに供給することを特徴とする表示コントローラ。
【請求項２】
請求項１において、
前記メモリデータ切替回路が、
垂直同期信号により指定される非表示期間中に、前記第１及び第２のメモリからの画像データの各画像データの表示領域の設定を更新し、
該非表示期間の次の表示期間に表示させるための混在データを出力することを特徴とする表示コントローラ。
【請求項３】
請求項２において、
前記第１及び第２のメモリのいずれかから画像データを読み出すかを指定するための制御情報が前記非表示期間中に設定されるメモリ選択レジスタを含み、
前記メモリデータ切替回路が、
前記第１及び第２のメモリのうち前記メモリ選択レジスタの制御情報に対応した一方のメモリから画像データを順次読み出した後に、他方のメモリからの画像データの表示領域の表示期間中に表示させるための画像データを前記他方のメモリから順次読み出して前記混在データを出力することを特徴とする表示コントローラ。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１のメモリに記憶される画像データが、動画データであり、
前記第２のメモリに記憶される画像データが、静止画データであることを特徴とする表示コントローラ。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１のメモリが、ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory：ＤＲＡＭ）であり、
前記第２のメモリが、スタティックランダムアクセスメモリ（Static Random Access Memory：ＳＲＡＭ）であることを特徴とする表示コントローラ。
【請求項６】
請求項５において
前記ダイナミックランダムアクセスメモリが形成された第１のチップと、前記スタティックランダムアクセスメモリ及び前記メモリデータ切替回路が形成された第２のチップとが積層されたスタックド型の半導体装置であることを特徴とする表示コントローラ。
【請求項７】
表示パネルと、
請求項１乃至６のいずれか記載の表示コントローラと、
前記表示コントローラによって供給される画像データに基づいて前記表示パネルを駆動する表示ドライバとを含むことを特徴とする電子機器。
【請求項８】
請求項７において、
前記表示コントローラとの間で画像データの入出力を行うホストを含むことを特徴とする電子機器。
【請求項９】
表示パネルを駆動する表示ドライバに画像データを供給するための画像データ供給方法であって、
ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory：ＤＲＡＭ）に複数フレーム分の画像データを記憶させると共に、スタティックランダムアクセスメモリ（Static Random Access Memory：ＳＲＡＭ）に少なくとも１フレーム分の画像データを記憶させ、
前記ダイナミックランダムアクセスメモリから読み出された画像データ、前記スタティックランダムアクセスメモリから読み出された画像データ、又は前記ダイナミックランダムアクセスメモリから読み出された画像データと前記スタティックランダムアクセスメモリから読み出された画像データとが混在した１走査分の画像データとしての混在データを、前記表示ドライバに供給することを特徴とする画像データ供給方法。
【請求項１０】
請求項９において、
垂直同期信号により指定される非表示期間中に、前記ダイナミックランダムアクセスメモリ及び前記スタティックランダムアクセスメモリからの画像データの各画像データの表示領域の設定を更新し、
該非表示期間の次の表示期間に表示させるための混在データを出力することを特徴とする画像データ供給方法。
【請求項１１】
請求項１０において、
前記ダイナミックランダムアクセスメモリ及びスタティックランダムアクセスメモリのいずれかから画像データを読み出すかを指定するメモリ選択レジスタの制御情報に対応して、前記ダイナミックランダムアクセスメモリ及びスタティックランダムアクセスメモリのうちの一方のメモリから画像データを順次読み出した後、
他方のメモリからの画像データの表示領域の表示期間中に表示させるための画像データを前記他方のメモリから順次読み出して前記混在データを出力することを特徴とする画像データ供給方法。
【請求項１２】
請求項９乃至１１のいずれかにおいて、
前記ダイナミックランダムアクセスメモリに記憶される画像データが、動画データであり、
前記スタティックランダムアクセスメモリに記憶される画像データが、静止画データであることを特徴とする画像データ供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示コントローラ、電子機器及び画像データ供給方法に関する。
【背景技術】
【０００２】
近年、液晶表示（Liquid Crystal Display：ＬＣＤ）パネルに代表される表示パネルが、携帯電話機等の携帯機器（広義には、電子機器）に実装されることが多い。表示パネルは、画像データに基づいて表示ドライバにより駆動される。画像データは、例えばカメラモジュールにより取り込まれたものであったり、ホストによって生成又は加工されたものであったりする。表示ドライバは、このような画像データと表示同期信号とを受けて、表示パネルの駆動制御を行う。
【０００３】
表示コントローラは、この画像データ及び表示同期信号の供給をホストに代わって行い、該ホストの処理負荷を軽減させることができる。このような表示コントローラには、低消費電力化を目的として、ビデオメモリとして機能するメモリを内蔵するものがある。
【特許文献１】特開２００３−２２４８６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
携帯機器に搭載される表示コントローラは、低消費電力で動作することが強く要求される。そのため、表示コントローラが内蔵するメモリは、ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory：ＤＲＡＭ）より消費電力が小さいスタティックランダムアクセスメモリ（Static Random Access Memory：ＳＲＡＭ）により構成される。従って、表示コントローラが内蔵するメモリの容量は比較的小さいものとならざるを得なかったが、ＬＣＤパネルの表示サイズが小さいためメモリの容量が小さくて済み、表示コントローラのチップサイズも小さくできる。そのため、コスト面でも実装面でも有利であった。
【０００５】
ところが、近年、ＬＣＤパネルの表示サイズとしてＱＶＧＡサイズ（２４０画素×３２０画素）以上の表示サイズへの要求が高まっている。表示サイズが大きくなると画像データのデータサイズも大きくなる。そのため、ホストから表示コントローラが内蔵するメモリ、表示コントローラから表示ドライバに画像データを転送する時間が長くなり、所定の周期でＬＣＤパネルにおいて更新される画像のちらつきが目立つようになったり、ビデオメモリからの画像データの読み出し制御が複雑になったりする。これは、連続的に静止画の画像データを書き換えたり、動画像の画像データを書き換えたりする場合により顕著となる。
【０００６】
また、このデータ転送の間は、ホストが他の処理をすることができなくなり、全体的なシステムのパフォーマンスを低下させることにもつながる。
【０００７】
しかも、内蔵すべきメモリの容量が大きくなってチップサイズが大きくなると、実装面での不利が指摘されていたが、実装技術が進歩する近年においては、メモリとしてＳＲＡＭを内蔵する表示コントローラが必ずしも実装面で有利とは言えない状況となっている。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、システムのパフォーマンスの低下及び画質の劣化を抑える表示コントローラ、電子機器及び画像データ供給方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、表示パネルを駆動する表示ドライバに画像データを供給するための表示コントローラであって、複数フレーム分の画像データを記憶する第１のメモリと、前記第１のメモリの記憶容量より少ない記憶容量を有し、少なくとも１フレーム分の画像データを記憶する第２のメモリと、前記第１のメモリから読み出された画像データ、前記第２のメモリから読み出された画像データ、又は前記第１のメモリから読み出された画像データと前記第２のメモリから読み出された画像データとが混在した１走査分の画像データである混在データを出力するメモリデータ切替回路とを含み、前記第１のメモリから読み出された画像データ、前記第２のメモリから読み出された画像データ、又は前記混在データを、前記表示ドライバに供給する表示コントローラに関係する。
【００１０】
本発明においては、動画データのようにデータサイズが大きい画像データを複数フレーム分第１のメモリに記憶させる一方で、静止画データのようにデータサイズが小さい画像データを少なくとも１フレーム分第２のメモリに記憶させることができる。この結果、データサイズが大きい画像データを第２のメモリに記憶させる場合に比べて、その記憶内容の更新頻度が高くなることを回避し、第１のメモリへの画像データの書き込み頻度を削減できる。従って、第１のメモリへの画像データの供給をホストが行う場合、このホストの転送処理の負荷を削減でき、表示コントローラ及びホストを含むシステムのパフォーマンスの低下を抑えることができる。
【００１１】
また本発明に係る表示コントローラでは、前記メモリデータ切替回路が、垂直同期信号により指定される非表示期間中に、前記第１及び第２のメモリからの画像データの各画像データの表示領域の設定を更新し、該非表示期間の次の表示期間に表示させるための混在データを出力することができる。
【００１２】
また本発明に係る表示コントローラでは、前記第１及び第２のメモリのいずれかから画像データを読み出すかを指定するための制御情報が前記非表示期間中に設定されるメモリ選択レジスタを含み、前記メモリデータ切替回路が、前記第１及び第２のメモリのうち前記メモリ選択レジスタの制御情報に対応した一方のメモリから画像データを順次読み出した後に、他方のメモリからの画像データの表示領域の表示期間中に表示させるための画像データを前記他方のメモリから順次読み出して前記混在データを出力することができる。
【００１３】
本発明によれば、表示期間中の画像データの切り替えを回避できるため、画像のちらつきを確実に防止できる。
【００１４】
また本発明に係る表示コントローラでは、前記第１のメモリに記憶される画像データが、動画データであり、前記第２のメモリに記憶される画像データが、静止画データであってもよい。
【００１５】
本発明によれば、第１のメモリに複数フレーム分の動画データを書き込むことができるため、動画データの書き込み処理の遅れ等によって動画像の画質の劣化を防止して、滑らかな動画表示を実現させることが可能となる。
【００１６】
また本発明に係る表示コントローラでは、前記第１のメモリが、ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory：ＤＲＡＭ）であり、前記第２のメモリが、スタティックランダムアクセスメモリ（Static Random Access Memory：ＳＲＡＭ）であってもよい。
【００１７】
本発明においては、スタティックランダムアクセスメモリに少なくとも１フレーム分の画像データを記憶させることができる。従って、スタティックランダムアクセスメモリの記憶容量が十分な場合、表示ドライバに供給するためのアクセス時の消費電流が小さいため低消費電力化を実現できる。例えば表示メモリを内蔵しない表示ドライバに対して静止画データを供給するような場合には、所定の表示周期でスタティックランダムアクセスメモリに対して繰り返しアクセスする必要がある。このような場合に、本発明によれば、上記の低消費電力化の効果が大きくなる。
【００１８】
また本発明に係る表示コントローラでは、前記ダイナミックランダムアクセスメモリが形成された第１のチップと、前記スタティックランダムアクセスメモリ及び前記メモリデータ切替回路が形成された第２のチップとが積層されたスタックド型の半導体装置であってもよい。
【００１９】
本発明によれば、第１のメモリが大容量であっても、実装面積が少ない電子機器への実装が可能となり、チップサイズが小さいメモリのみを内蔵する表示コントローラと比較しても実装面では不利とはならず、むしろ大容量の第１のメモリを搭載することの効果を得ることができるようになる。
【００２０】
また本発明は、表示パネルと、上記のいずれか記載の表示コントローラと、前記表示コントローラによって供給される画像データに基づいて前記表示パネルを駆動する表示ドライバとを含む電子機器に関係する。
【００２１】
また本発明に係る電子機器では、前記表示コントローラとの間で画像データの入出力を行うホストを含むことができる。
【００２２】
本発明によれば、システムのパフォーマンスの低下及び画質の劣化を抑える電子機器を提供できる。
【００２３】
また本発明は、表示パネルを駆動する表示ドライバに画像データを供給するための画像データ供給方法であって、ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory：ＤＲＡＭ）に複数フレーム分の画像データを記憶させると共に、スタティックランダムアクセスメモリ（Static Random Access Memory：ＳＲＡＭ）に少なくとも１フレーム分の画像データを記憶させ、前記ダイナミックランダムアクセスメモリから読み出された画像データ、前記スタティックランダムアクセスメモリから読み出された画像データ、又は前記ダイナミックランダムアクセスメモリから読み出された画像データと前記スタティックランダムアクセスメモリから読み出された画像データとが混在した１走査分の画像データとしての混在データを、前記表示ドライバに供給する画像データ供給方法に関係する。
【００２４】
また本発明に係る画像データ供給方法では、垂直同期信号により指定される非表示期間中に、前記ダイナミックランダムアクセスメモリ及び前記スタティックランダムアクセスメモリからの画像データの各画像データの表示領域の設定を更新し、該非表示期間の次の表示期間に表示させるための混在データを出力することができる。
【００２５】
また本発明に係る画像データ供給方法では、前記ダイナミックランダムアクセスメモリ及びスタティックランダムアクセスメモリのいずれかから画像データを読み出すかを指定するメモリ選択レジスタの制御情報に対応して、前記ダイナミックランダムアクセスメモリ及びスタティックランダムアクセスメモリのうちの一方のメモリから画像データを順次読み出した後、他方のメモリからの画像データの表示領域の表示期間中に表示させるための画像データを前記他方のメモリから順次読み出して前記混在データを出力することができる。
【００２６】
また本発明に係る画像データ供給方法では、前記ダイナミックランダムアクセスメモリに記憶される画像データが、動画データであり、前記スタティックランダムアクセスメモリに記憶される画像データが、静止画データであってもよい。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００２８】
１．  表示システム
図１に、本実施形態における表示コントローラが適用された表示システムの構成例を示す。例えば図１に示す表示システムが、電子機器に搭載される。
【００２９】
表示システム１００は、ホスト１０、表示コントローラ２０、表示ドライバ５０、表示パネル６０を含む。ホスト１０は、ＣＰＵ（Central Processing Unit）及びメモリを有し、メモリに記憶されたプログラムを読み込んだＣＰＵが該プログラムに対応した処理を実行することで所定の機能を実現する。ここでは、ホスト１０が、表示パネル６０に表示させる画像に対応した画像データを生成又は加工し、表示コントローラ２０に供給する。
【００３０】
表示コントローラ２０は、表示パネル６０を駆動する表示ドライバ５０にホスト１０からの画像データを供給する。表示コントローラ２０は、ホスト１０によって生成された動画データ、静止画データ、或いは動画データ及び静止画データが混在した混在データを、表示ドライバ５０に供給することができる。表示コントローラ２０は、この混在データを生成する処理を行うことができる。動画データ、静止画データ、及び混在データは、広義には画像データということができる。
【００３１】
表示ドライバ５０は、表示コントローラ２０からの画像データに基づいて表示パネル６０を駆動することができる。表示パネル６０として、例えばアクティブマトリクス型或いは単純マトリクス型のＬＣＤパネルを採用できる。
【００３２】
このように表示コントローラ２０は、ホスト１０及び表示ドライバ５０の間に設けられ、表示コントローラ２０がホスト１０に代わって例えば画像データの加工処理を行うことで、ホスト１０の処理負荷を軽減できる。
【００３３】
２．  表示コントローラ
図２に、本実施形態における表示コントローラ２０の構成例のブロック図を示す。
【００３４】
表示コントローラ２０は、ＤＲＡＭ（第１のメモリ）２２と、ＳＲＡＭ（第２のメモリ）２４とを含む。ＤＲＡＭ２２は、複数フレーム分の画像データを記憶する。１フレーム分の画像データは、１垂直走査期間中に走査するための画像データに相当する。ＤＲＡＭ２２には、静止画データ及び動画データのいずれを記憶させるようにしても良いが、動画データを記憶させることが望ましい。ＳＲＡＭ２４は、ＤＲＡＭ２２の記憶容量より少ない記憶容量を有し、少なくとも１フレーム分の画像データを記憶する。このようなＳＲＡＭ２４には、静止画データ及び動画データのいずれを記憶させるようにしても良いが、静止画データを記憶させることが望ましい。
【００３５】
ここでＤＲＡＭ２２は、アクセス時（読み出し時又は書き込み時）の消費電力がＳＲＡＭ２４に比べて大きいが、記憶容量がＳＲＡＭ２４に比べて大きいメモリということができる。またＳＲＡＭ２４は、記憶容量がＤＲＡＭ２２に比べて小さいが、アクセス時（読み出し時又は書き込み時）の消費電力がＤＲＡＭ２２に比べて小さいメモリということができる。
【００３６】
表示コントローラ２０は、ＲＡＭデータ切替回路（メモリデータ切替回路）２６を含む。ＲＡＭデータ切替回路２６は、ＤＲＡＭ２２から読み出された画像データ（ＤＲＡＭデータ）、ＳＲＡＭ２４から読み出された画像データ（ＳＲＡＭデータ）、又はＤＲＡＭデータとＳＲＡＭデータとが混在した１走査分の画像データ（１垂直走査期間又は１水平走査期間中に走査するための画像データ）としての混在データを出力する。表示コントローラ２０は、ＤＲＡＭデータ、ＳＲＡＭデータ又は混在データを画像データとして表示ドライバ５０に供給する。
【００３７】
そして表示コントローラ２０は、ホストインタフェース（InterFace：Ｉ／Ｆ）回路（広義には、ホストインタフェース）３０、ＤＲＡＭコントローラ３２、ＳＲＡＭコントローラ３４、ＬＣＤＩ／Ｆ回路（広義には表示ドライバインタフェース）３６を含む。ホストＩ／Ｆ回路３０を介してホスト１０から入力された画像データが、ＤＲＡＭコントローラ３２によってＤＲＡＭ２２に書き込まれたり、ＳＲＡＭコントローラ３４によってＳＲＡＭ２４に書き込まれたりする。
【００３８】
ホストＩ／Ｆ回路３０には、ホスト１０からの動画データ又は静止画データ（画像データ）が入力される。このとき、ホストＩ／Ｆ回路３０は、インタフェース処理（ホストとの間の受信処理や、信号のバッファリング）を行い、インタフェース処理後の画像データをＤＲＡＭコントローラ３２又はＳＲＡＭコントローラ３４に供給する。また、ＤＲＡＭコントローラ３２によってＤＲＡＭ２２から読み出された画像データ、或いはＳＲＡＭコントローラ３４によってＳＲＡＭ２４から読み出された画像データを、ホストＩ／Ｆ回路３０を介してホスト１０に供給できるようになっている。この場合、ホストＩ／Ｆ回路３０は、インタフェース処理（ホストとの間の送信処理や、信号のバッファリング）を行い、インタフェース処理後の画像データをホスト１０に出力する。
【００３９】
ＤＲＡＭコントローラ３２は、ＤＲＡＭ２２の書き込みアドレスを指定してホスト１０からの画像データを書き込んだり、ＤＲＡＭ２２の読み出しアドレスを指定してＤＲＡＭ２２から画像データを読み出したりする制御を行う。
【００４０】
ＳＲＡＭコントローラ３４は、ＳＲＡＭ２４の書き込みアドレスを指定してホスト１０からの画像データを書き込んだり、ＳＲＡＭ２４の読み出しアドレスを指定してＳＲＡＭ２４から画像データを読み出したりする制御を行う。
【００４１】
ＬＣＤＩ／Ｆ回路３６は、ＤＲＡＭ２２又はＳＲＡＭ２４から読み出された画像データを表示ドライバ５０に出力する。ＬＣＤＩ／Ｆ回路３６は、画像データのインタフェース処理（表示ドライバとの間の送信処理や、信号のバッファリング）を行い、インタフェース処理後の画像データを表示ドライバ５０に出力する。ＬＣＤＩ／Ｆ回路３６は、同期信号発生回路３８を含み、表示パネル６０を駆動するための同期信号（垂直同期信号VSYNC、水平同期信号HSYNC、ドットクロックDCLK等）を生成し、該同期信号を表示ドライバ５０に出力する。
【００４２】
更に表示コントローラ２０は、画像サイズ縮小回路４０を含むことができる。画像サイズ縮小回路４０は、ＤＲＡＭ２２から読み出された画像データ（ＤＲＡＭデータ）の画像サイズを縮小させる処理を行う。また画像サイズ縮小回路４０は、ＳＲＡＭ２４から読み出された画像データ（ＳＲＡＭデータ）の画像サイズを縮小させる処理を行う。ＲＡＭデータ切替回路２６は、画像サイズ縮小回路４０によって画像サイズが縮小されたＤＲＡＭデータ及びＳＲＡＭデータのいずれか一方を表示ドライバ５０に出力できる。またＲＡＭデータ切替回路２６は、画像サイズ縮小回路４０によって画像サイズが縮小されたＤＲＡＭデータ及びＳＲＡＭデータを用いて、いずれか一方の画像データの表示領域に他方の画像データの表示領域が設けられたウィンドウ画像を表示するための混在データを生成できる。
【００４３】
更に表示コントローラ２０は、制御レジスタ４２を含み、ホスト１０がホストＩ／Ｆ回路３０を介して制御レジスタ４２に制御データ（制御情報）を設定できるようになっている。表示コントローラ２０の図示しない制御部は、制御レジスタ４２の制御データに基づいて、表示コントローラ２０の各部の制御を司る。
【００４４】
ここで、本実施形態の比較例との対比において、本実施形態を説明する。
【００４５】
図３に、本実施形態の比較例における表示コントローラの構成の概要のブロック図を示す。
【００４６】
比較例における表示コントローラ１５０は、ホストＩ／Ｆ回路１５２、ＬＣＤＩ／Ｆ回路１５４、ＳＲＡＭ１５６を含む。表示コントローラ１５０では、ホストＩ／Ｆ回路１５２を介してホストからの画像データがＳＲＡＭ１５６に格納される。そして表示コントローラ１５０は、ＬＣＤＩ／Ｆ回路１５４を介して、ＳＲＡＭ１５６から読み出した画像データを表示ドライバに供給する。このような表示コントローラ１５０では、ＤＲＡＭに比べてアクセス時の消費電力が小さくて済むＳＲＡＭ１５６を用いたので、低消費電力化を図ることができる。
【００４７】
ところが、比較例における表示コントローラ１５０のＳＲＡＭ１５６の記憶容量は、動画データを記憶させる容量として不十分である。そのため、ＳＲＡＭ１５６に動画データを記憶させる場合、ホストからＳＲＡＭ１５６に繰り返し動画データを書き込む必要がある。従って、ホストの動画データの書き込み処理（転送処理）の負荷が増大し、動画データの書き込み処理の遅れ等によって動画像の画質の劣化を招く。
【００４８】
そこで本実施形態では、動画データをＤＲＡＭ２２に複数フレーム分記憶させることで、ホストからのアクセスの頻度を削減するようにしている。こうすることで、ホストの動画データの書き込み処理（転送処理）の負荷を削減できる。更にＤＲＡＭ２２に複数フレーム分の動画データを書き込むことができるため、動画データの書き込み処理の遅れ等によって動画像の画質の劣化を防止して、滑らかな動画表示を実現させる。
【００４９】
そして本実施形態の表示コントローラ２０では、更にＳＲＡＭ２４に静止画データを少なくとも１フレーム（例えば１フレーム又は２フレーム）分記憶させることができる。静止画データのデータサイズは動画データのデータサイズに比べて小さいのでＳＲＡＭ２４の記憶容量で十分であり、表示ドライバに供給するためのアクセス時の消費電流が小さいため低消費電力化を実現できる。例えば表示メモリを内蔵しない表示ドライバに対して静止画データを供給するような場合には、所定の表示周期でＳＲＡＭ２４に対して繰り返しアクセスする必要がある。従って本実施形態によれば、上記の低消費電力化の効果が顕著に現れる。
【００５０】
表示コントローラ２０では、ＤＲＡＭ２２からの動画表示用の画像データとＳＲＡＭ２４からの静止画表示用の画像データとを用いて生成した混在データを表示ドライバに供給できる。
【００５１】
図４に、本実施形態における混在データの説明図を示す。図４では、静止画表示領域内に動画表示領域が設定されている場合を示している。
【００５２】
図５に、図４に示す混在データを出力するためのＤＲＡＭ２２及びＳＲＡＭ２４の読み出しタイミングの動作例のタイミング図を示す。
【００５３】
例えば所定の表示領域内に静止画表示領域及び動画表示領域のそれぞれを矩形領域として設定する場合、各矩形領域の対角線上の対となる画素位置を１組ずつ設定する。そして、図４のＡ線の走査期間ではＳＲＡＭ２４からのみ画像データを読み出し、読み出した画像データを表示ドライバに供給する。図４のＢ線の走査期間では、表示画素位置が（Ｘ１，Ｙ１）になるまではＳＲＡＭ２４からのみ画像データを読み出し（図５のＳＲＡＭリード）、表示画素位置が（Ｘ１，Ｙ１）になったときＤＲＡＭ２２からのみ画像データを読み出す（図５のＤＲＡＭリード）。そして表示画素位置が（Ｘ２，Ｙ１）になったとき、再びＳＲＡＭ２４からのみ画像データを読み出す（図５のＳＲＡＭリード）。ＲＡＭデータ切替回路２６は、このように順次読み出された画像データを混在データとして出力する。図４及び図５では、静止画表示領域内に動画表示領域が設定される場合について説明したが、動画表示領域内に静止画表示領域が設定される場合も同様である。
【００５４】
なおＳＲＡＭデータを読み出している期間では、ＤＲＡＭ２２の読み出し動作を停止させることが望ましい。ＤＲＡＭデータを読み出している期間では、ＳＲＡＭ２４の読み出し動作を停止させることが望ましい。いずれか一方の読み出しのみを動作させることで消費電力を削減できる。
【００５５】
また、所定の表示領域内に静止画表示領域及び動画表示領域の設定を更新する場合、図６に示すように、いわゆる非表示期間に行いことが望ましい。そして非表示期間中の更新後には、該非表示期間の次の表示期間に表示させるための混在データを出力することが望ましい。非表示期間は、表示ドライバ５０に供給する表示用の垂直同期信号VSYNCにより指定される。従って、この非表示期間は、垂直ブランク期間に相当する。垂直同期信号VSYNCがＨレベルのときを表示期間とすると、垂直同期信号VSYNCがＬレベルのときを非表示期間とすることができる。これにより、図５に示す表示期間（１画面表示又は１ライン表示）中に画像の乱れが生じすることがなく画質の劣化を防止できる。
【００５６】
次に、本実施形態における表示コントローラ２０の詳細な構成例について説明する。
【００５７】
まず、図２の表示コントローラ２０の制御レジスタ４２の構成例について説明する。
【００５８】
図７に、図２の表示コントローラ２０の制御レジスタ４２の構成例を示す。制御レジスタ４２のそれぞれには、ホストＩ／Ｆ回路３０を介してホストにより制御情報が設定される。
【００５９】
表示領域設定レジスタ１８０には、ＤＲＡＭデータの表示領域及びＳＲＡＭデータの表示領域を設定するための制御情報が設定される。表示領域設定レジスタ１８０に設定された制御情報は、表示領域設定情報AREASELとして出力される。ＲＡＭデータ切替回路２６は、この表示領域設定情報AREASELを用いて、図４及び図５に示したような混在データを出力する。
【００６０】
ＤＲＡＭデータ画像サイズ設定レジスタ１８２には、ＤＲＡＭデータの画像サイズを設定するための制御情報が設定される。ＤＲＡＭデータ画像サイズ設定レジスタ１８２に設定された制御情報は、ＤＲＡＭデータサイズ情報DSIZEとして出力される。画像サイズ縮小回路４０は、ＤＲＡＭデータサイズ情報DSIZEを用いてＤＲＡＭデータの画像サイズを縮小させる処理を行う。
【００６１】
ＳＲＡＭデータ画像サイズ設定レジスタ１８４には、ＳＲＡＭデータの画像サイズを設定するための制御情報が設定される。ＳＲＡＭデータ画像サイズ設定レジスタ１８４に設定された制御情報は、ＳＲＡＭデータサイズ情報SSIZEとして出力される。画像サイズ縮小回路４０は、ＳＲＡＭデータサイズ情報SSIZEを用いてＳＲＡＭデータの画像サイズを縮小させる処理を行う。
【００６２】
ＲＡＭ選択設定レジスタ１８６には、表示領域設定レジスタ１８０により設定された表示領域毎に、ＤＲＡＭデータの画像を表示させるか、ＳＲＡＭデータの画像を表示させるかを指定するための制御情報が設定される。ＲＡＭ選択設定レジスタ１８６に設定された制御情報は、ＲＡＭ選択設定情報RAMSELとして出力される。ＲＡＭデータ切替回路２６は、このＲＡＭ選択設定情報RAMSELを用いて、図４及び図５に示したような混在データを出力する。
【００６３】
ＤＲＡＭスタートアドレス設定レジスタ１８８には、ＤＲＡＭデータの読み出し開始アドレスが設定される。ＤＲＡＭスタートアドレス設定レジスタ１８８に設定されたアドレスは、ＤＲＡＭスタートアドレスDSTADとして出力される。ＤＲＡＭコントローラ３２は、ＤＲＡＭスタートアドレスDSTADを基準に更新されるリードアドレスを用いて、ＤＲＡＭ２２からＤＲＡＭデータを読み出す。
【００６４】
ＳＲＡＭスタートアドレス設定レジスタ１９０には、ＳＲＡＭデータの読み出し開始アドレスが設定される。ＳＲＡＭスタートアドレス設定レジスタ１９０に設定されたアドレスは、ＳＲＡＭスタートアドレスSSTADとして出力される。ＳＲＡＭコントローラ３４は、ＳＲＡＭスタートアドレスSSTADを基準に更新されるリードアドレスを用いて、ＳＲＡＭ２４からＳＲＡＭデータを読み出す。
【００６５】
垂直ライン設定レジスタ１９２には、表示パネル６０の表示領域の垂直ライン数を指定するための制御情報が設定される。垂直ライン設定レジスタ１９２に設定された制御情報は、垂直ライン情報として出力される。
【００６６】
水平画素幅設定レジスタ１９４には、表示パネル６０の表示領域の水平方向の画素数を指定するための制御情報が設定される。水平画素幅設定レジスタ１９４に設定された制御情報は、水平画素幅情報として出力される。同期信号発生回路３８は、この垂直ライン情報及び水平画素幅情報を用いて、垂直同期信号VSYNCや水平同期信号HSYNC等の表示パネル６０を駆動するための表示用の同期信号を生成する。
【００６７】
図７の制御レジスタ４２に設定された各種制御情報は、図２のＲＡＭデータ切替回路２６及び同期信号発生回路３８に対して出力される。
【００６８】
図８に、図２のＲＡＭデータ切替回路２６及び同期信号発生回路３８の構成例を示す。図２では、ＲＡＭデータ切替回路２６及び同期信号発生回路３８がＬＣＤＩ／Ｆ回路３６に含まれる構成となっていたが、これに限定されるものではない。また図８では、ＲＡＭデータ切替回路２６及び同期信号発生回路３８と共に、ＤＲＡＭコントローラ３２、ＳＲＡＭコントローラ３４、画像サイズ縮小回路４０との接続関係を模式的に示している。
【００６９】
なお図８では、ＤＲＡＭデータ画像サイズ縮小回路２００及びＳＲＡＭデータ画像サイズ縮小回路２１０が、図２の画像サイズ縮小回路４０の機能を実現する。ＤＲＡＭデータ画像サイズ縮小回路２００は、制御レジスタ４２からのＤＲＡＭデータサイズ情報DSIZEを用いて、ＤＲＡＭデータの画像サイズを縮小させる処理を行う。ＳＲＡＭデータ画像サイズ縮小回路２１０は、制御レジスタ４２からのＳＲＡＭデータサイズ情報SSIZEを用いて、ＳＲＡＭデータの画像サイズを縮小させる処理を行う。
【００７０】
ＲＡＭデータ切替回路２６は、セレクタ２２０、ＲＡＭ選択回路２２２、ＤＲＡＭアドレス発生回路２２４、ＳＲＡＭアドレス発生回路２２６、ＲＡＭ選択レジスタ（メモリ選択レジスタ）２２８を含む。
【００７１】
セレクタ２２０は、制御レジスタ４２からの表示領域設定情報AREASELに基づいて、ＤＲＡＭデータ画像サイズ縮小回路２００によって縮小処理された画像データ（ＤＲＡＭデータ）、ＳＲＡＭデータ画像サイズ縮小回路２１０によって縮小処理された画像データ（ＳＲＡＭデータ）の一方を出力する。これにより、セレクタ２２０は、ＤＲＡＭデータ、ＳＲＡＭデータ、又はＤＲＡＭデータとＳＲＡＭデータとが混在した混在データを出力できる。従って、図４に示した表示イメージの画像データを出力できる。
【００７２】
ＲＡＭ選択回路２２２は、ＲＡＭ選択レジスタ２２８の設定値に対応して、ＤＲＡＭアドレス発生回路２２４又はＳＲＡＭアドレス発生回路２２６のいずれかの読み出し動作を開始させる。ＲＡＭ選択回路２２２の読み出し動作開始タイミングは、同期信号発生回路３８からのリード開始要求により規定される。例えばリード開始要求は、垂直同期信号VSYNCの変化点を基準に、ＤＲＡＭ２２又はＳＲＡＭ２４のアクセスタイミングに対応した期間だけ前のタイミングで発生させることができる。
【００７３】
ＲＡＭ選択レジスタ２２８の設定値は、同期信号発生回路３８からの垂直同期信号VSYNCに同期してＲＡＭ選択設定情報RAMSELに更新される。より具体的には、ＲＡＭ選択レジスタ２２８の設定値は、同期信号発生回路３８からの垂直同期信号VSYNCに同期して、該垂直同期信号VSYNCにより指定される非表示期間にＲＡＭ選択設定情報RAMSELに更新される。従って、ＲＡＭ選択回路２２２により読み出し動作の開始が指示されるＤＲＡＭ２２又はＳＲＡＭ２４の切り替えは、１垂直走査期間単位で変更できる。このため表示期間中に上記の切り替えが行われることがなく、画像のちらつきを防止できる。
【００７４】
ＤＲＡＭアドレス発生回路２２４は、ＲＡＭ選択回路２２２からの読み出し動作開始の指示により、ＤＲＡＭスタートアドレスDSTADを基準にリードアドレスを順次更新していく。ＤＲＡＭアドレス発生回路２２４は、ＤＲＡＭコントローラ３２に対するリードアドレスと、読み出し要求信号RDReqとを発生する。この読み出し動作が完了するとＤＲＡＭコントローラ３２からのアクノリッジ信号RACKにより、ＤＲＡＭアドレス発生回路２２４に通知される。図８では、ＤＲＡＭ２２に画像データを書き込む場合の制御信号の図示を省略しているが、ＤＲＡＭアドレス発生回路２２４が、ＤＲＡＭコントローラ３２に対するライトアドレス、書き込み要求信号WRReqを発生する。そして、この書き込み動作が完了するとＤＲＡＭコントローラ３２からのアクノリッジ信号WACKにより、ＤＲＡＭアドレス発生回路２２４に通知される。
【００７５】
ＳＲＡＭアドレス発生回路２２６は、ＲＡＭ選択回路２２２からの読み出し動作開始の指示により、ＳＲＡＭスタートアドレスSSTADを基準にリードアドレスを順次更新していく。ＳＲＡＭアドレス発生回路２２６は、ＳＲＡＭコントローラ３４に対するリードアドレスと、読み出し要求信号RDReqとを発生する。この読み出し動作が完了するとＳＲＡＭコントローラ３４からのアクノリッジ信号RACKにより、ＳＲＡＭアドレス発生回路２２６に通知される。図８では、ＳＲＡＭ２４に画像データを書き込む場合の制御信号の図示を省略しているが、ＳＲＡＭアドレス発生回路２２６が、ＳＲＡＭコントローラ３４に対するライトアドレス、書き込み要求信号WRReqを発生する。そして、この書き込み動作が完了するとＳＲＡＭコントローラ３４からのアクノリッジ信号WACKにより、ＳＲＡＭアドレス発生回路２２６に通知される。
【００７６】
このようにＲＡＭ選択レジスタ２２８には、ＤＲＡＭ２２及びＳＲＡＭ２４（第１及び第２のメモリ）のいずれかから画像データを読み出すかを指定するための制御情報が非表示期間中に設定されるということができる。そして、図４及び図５で説明したように、ＲＡＭデータ切替回路２６が、ＤＲＡＭ２２及びＳＲＡＭ２４のうちＲＡＭ選択レジスタ２２８の設定値に対応した一方のＲＡＭ（例えばＳＲＡＭ２４）から画像データを順次読み出す。その後、予め設定された他方のＲＡＭ（例えばＤＲＡＭ２２）からの画像データの表示領域の表示期間中に表示させるための画像データを該他方のＲＡＭ（例えばＤＲＡＭ２２）から順次読み出して混在データを出力する。
【００７７】
セレクタ２２０の出力は、先入れ先出し機能を有するＦＩＦＯ（First-In First-Out）２３０に供給される。ＦＩＦＯ２３０に蓄積された画像データは、ＦＩＦＯリード回路２３２によって順次読み出され、表示ドライバ５０に供給される。
【００７８】
同期信号発生回路３８は、垂直カウンタ２４０、水平カウンタ２４２を含む。
【００７９】
垂直カウンタ２４０は、水平カウンタ２４２によって生成された水平同期信号HSYNCをカウントし、そのカウント値が制御レジスタ４２からの垂直ライン情報に一致するまでの間Ｈレベルとなる垂直同期信号VSYNCを出力する。また垂直カウンタ２４０は、このパルスを基準に、ＤＲＡＭ２２又はＳＲＡＭ２４のアクセスタイミングに対応した期間だけ前のタイミングとして規定されるリード開始要求を発生する。
【００８０】
水平カウンタ２４２は、画素クロック発生回路２５０によって生成されたドットクロック（画素クロック）DCLKをカウントし、そのカウント値が制御レジスタ４２からの水平画素幅情報に一致するまでの間Ｈレベルとなる水平同期信号HSYNCを出力する。
【００８１】
画素クロック発生回路２５０は、所与の基準クロックを分周したドットクロックDCLKを出力する。表示ドライバ５０に出力されるＲＧＢフォーマットの各画素の画像データがドットクロックDCLKに同期して出力される。
【００８２】
図２のＬＣＤＩ／Ｆ回路３６は、図８のＲＡＭデータ切替回路２６、ＦＩＦＯ２３０、ＦＩＦＯリード回路２３２、同期信号発生回路３８及び画素クロック発生回路２５０を含むことができる。そしてＬＣＤＩ／Ｆ回路３６は、図９に示すように、ＤＲＡＭ２２、ＳＲＡＭ２４から読み出したＤＲＡＭデータ、ＳＲＡＭデータ又は混在データと共に、表示パネル６０の表示用の同期信号（垂直同期信号VSYNC、水平同期信号HSYNC、ドットクロックDCLK）を、表示ドライバに対して出力する。
【００８３】
次に、ＤＲＡＭアドレス発生回路２２４及びＳＲＡＭアドレス発生回路２２６からのアドレス等が供給される図２又は図８のＤＲＡＭコントローラ３２及びＳＲＡＭコントローラ３４について説明する。
【００８４】
図１０に、図２又は図８のＤＲＡＭコントローラ３２の構成例を示す。
【００８５】
ＤＲＡＭコントローラ３２は、ライトＦＩＦＯ２６０、リードＦＩＦＯ２６２、制御信号発生回路２６４、調停回路２６６、リフレッシュ要求発生回路２６８を含む。
【００８６】
ライトＦＩＦＯ２６０は、ホストＩ／Ｆ回路３０を介したホストからの画像データを蓄積し、制御信号発生回路２６４から指示されたタイミングで順次ライトデータをＤＲＡＭ２２に出力する。リードＦＩＦＯ２６２は、ＤＲＡＭ２２からのリードデータを蓄積し、制御信号発生回路２６４から指示されたタイミングで順次リードデータをＤＲＡＭデータ画像サイズ縮小回路２００（画像サイズ縮小回路４０）に出力する。
【００８７】
制御信号発生回路２６４は、ＤＲＡＭアドレス発生回路２２４からのライトアドレス又はリードアドレス、及び調停回路２６６の調停結果に基づいて、ＤＲＡＭ２２に対する書き込み動作又は読み出し動作を行うための制御信号、アドレスを生成する。
【００８８】
調停回路２６６は、ＤＲＡＭアドレス発生回路２２４からの書き込み要求、読み出し要求、リフレッシュ要求発生回路２６８からのリフレッシュ要求を調停し、その調停結果を制御信号発生回路２６４に通知すると共に、要求信号に対応するアクセスの完了をアクノリッジ信号WACK、RACKで通知する。
【００８９】
リフレッシュ要求発生回路２６８は、ＤＲＡＭ２２のリフレッシュ周期でリフレッシュ要求を調停回路２６６に対して発生する。
【００９０】
図１１に、図２又は図８のＳＲＡＭコントローラ３４の構成例を示す。
【００９１】
ＳＲＡＭコントローラ３４は、制御信号発生回路２７０、調停回路２７２を含む。
【００９２】
制御信号発生回路２７０は、ＳＲＡＭアドレス発生回路２２６からのライトアドレス又はリードアドレス、及び調停回路２７２の調停結果に基づいて、ＳＲＡＭ２４に対する書き込み動作又は読み出し動作を行うための制御信号、アドレスを生成する。
【００９３】
調停回路２７２は、ＳＲＡＭアドレス発生回路２２６からの書き込み要求、読み出し要求を調停し、その調停結果を制御信号発生回路２７０に通知すると共に、要求信号に対応するアクセスの完了をアクノリッジ信号WACK、RACKで通知する。
【００９４】
このようなＤＲＡＭコントローラ３２及びＳＲＡＭコントローラ３４によってＤＲＡＭ２２及びＳＲＡＭ２４から読み出された画像データは、ＤＲＡＭデータ画像サイズ縮小回路２００及びＳＲＡＭデータ画像サイズ縮小回路２１０に供給される。ＤＲＡＭデータ画像サイズ縮小回路２００及びＳＲＡＭデータ画像サイズ縮小回路２１０は同一の構成を有し、以下ではＤＲＡＭデータ画像サイズ縮小回路２００の構成例について説明する。
【００９５】
図１２に、ＤＲＡＭデータ画像サイズ縮小回路２００の構成例を示す。
【００９６】
ＤＲＡＭデータ画像サイズ縮小回路２００には、ＤＲＡＭデータサイズ情報DSIZEとして設定された水平縮小率及び垂直縮小率が入力される。水平縮小率は、画像の水平方向の縮小率であり、０より大きく１以下の小数値である。垂直縮小率は、画像の垂直方向の縮小率であり、０より大きく１以下の小数値である。
【００９７】
ＤＲＡＭデータ画像サイズ縮小回路２００は、水平縮小率に応じて水平方向に並ぶ画素を間引くことで、水平方向にサイズを縮小した画像の画像データを生成する。またＤＲＡＭデータ画像サイズ縮小回路２００は、垂直縮小率に応じて垂直方向に並ぶ画素を間引くことで、垂直方向にサイズを縮小した画像の画像データを生成する。
【００９８】
このようなＤＲＡＭデータ画像サイズ縮小回路２００は、水平方向間引き回路３６２、垂直方向間引き回路３６４、タイミング調整回路３６８、出力間引き回路３７０を含む。ＤＲＡＭデータ画像サイズ縮小回路２００には、水平縮小率及び垂直縮小率の他に、ドットクロックDCLK、垂直同期信号VSYNC、水平同期信号HSYNC及びＤＲＡＭ２２から読み出された画像データが入力される。垂直同期信号VSYNCは、１垂直走査期間を規定する信号である。水平同期信号HSYNCは、１水平走査期間を規定する信号である。１水平走査期間には、ドットクロックに同期して各画素の画像データがＤＲＡＭデータ画像サイズ縮小回路２００に順次入力されるようになっている。
【００９９】
図１２において、水平方向間引き回路３６２は、水平同期信号により規定される１水平走査期間内に、水平縮小率に対応した期間だけＨレベルとなる水平方向ライトリクエストWRqhを生成する。また垂直方向間引き回路３６４は、垂直同期信号により規定される１垂直走査期間内に、垂直縮小率に対応した期間だけＨレベルとなる垂直方向ライトリクエストWRqvを生成する。出力間引き回路３７０への間引き制御信号は、水平方向ライトリクエストWRqhと垂直方向ライトリクエストWRqvとの論理積演算により生成される。
【０１００】
タイミング調整回路３６８は、データラッチにより構成される。タイミング調整回路３６８は、ドットクロックDCLKに同期して画像データをラッチし、タイミング調整されたデータを出力間引き回路３７０に出力する。
【０１０１】
図１３に、水平方向間引き回路３６２の構成例のブロック図を示す。
【０１０２】
水平方向間引き回路３６２の各部は、ドットクロックDCLKに同期して動作する。
【０１０３】
減算器ＳＵＢは、入力Ｙから水平縮小率Ｎｈを減算して小数値として求めた出力Ｚ１を出力する。減算器ＳＵＢは、水平同期信号HSYNCの立ち上がり検出信号に同期して出力Ｚ１を０に初期化する。
【０１０４】
ラッチＬＡＴ１は、減算器ＳＵＢの出力Ｚ１をラッチする。ラッチＬＡＴ１の出力Ｚ２は、セレクタＳＥＬと加算器ＡＤＤに出力される。
【０１０５】
加算器ＡＤＤは、ラッチＬＡＴ１の出力Ｚ２に１を加算して小数値として求めた出力Ｘを出力する。加算器ＡＤＤの出力Ｘは、セレクタＳＥＬに出力される。
【０１０６】
比較器ＣＭＰは、減算器ＳＵＢの出力Ｚ１と水平縮小率Ｎｈとを比較する。より具体的には、比較器ＣＭＰは、水平縮小率Ｎｈが減算器ＳＵＢの出力Ｚ１より小さく、且つ減算器ＳＵＢの出力Ｚ１が０以上のとき、水平方向ライトリクエストWRqhをＨレベルとし、それ以外のとき、水平方向ライトリクエストWRqhをＬレベルとする。
【０１０７】
比較器ＣＭＰの出力は、ラッチＬＡＴ２にも供給される。このラッチＬＡＴ２の出力は、セレクタＳＥＬの切り替え制御信号となる。ラッチＬＡＴ２の出力が１（Ｈレベル）のときセレクタＳＥＬは加算器ＡＤＤの出力Ｘを出力し、ラッチＬＡＴ２の出力が０（Ｌレベル）のときセレクタＳＥＬはラッチＬＡＴ１の出力Ｚ２を出力する。
【０１０８】
図１４に、水平縮小率Ｎｈの説明図を示す。
【０１０９】
水平方向間引き回路３６２の精度を８ビットとしたとき、水平縮小率Ｎｈは、ＭＳＢを整数データ、残りを小数点以下のデータとして表すことができる。例えば水平縮小率Ｎｈを１とすると、「１０００００００」となる。
【０１１０】
以下では、水平縮小率Ｎｈを０．７８１として、図１３に示す水平方向間引き回路３６２の動作の一例を説明する。水平縮小率Ｎｈが０．７８１のとき、０．７８１＝１／２＋１／４＋１／３２と近似でき、８ビットのデータ「０１１００１００」と表すことができる。
【０１１１】
図１５に、図１３の水平方向間引き回路３６２の動作例のタイミング図を示す。
【０１１２】
時刻ｔ１において水平同期信号HSYNCがＬレベルからＨレベルに変化すると、減算器ＳＵＢの出力Ｚ１が０に初期化される。このとき水平縮小率Ｎｈ（＝０．７８１）は減算器ＳＵＢの出力Ｚ１（＝０）より大きいため、比較器ＣＭＰの出力WRqhは１（Ｈレベル）となる。
【０１１３】
次のドットクロックDCLKの立ち下がり時刻ｔ２で、ラッチＬＡＴ２の出力が１（Ｈレベル）となる。このとき、ラッチＬＡＴ１は、減算器ＳＵＢの出力Ｚ１を取り込んで出力Ｚ２として出力している。加算器ＡＤＤの出力Ｘは１である。ラッチＬＡＴ２の出力が１であるため、セレクタＳＥＬの出力Ｙは、加算器ＡＤＤの出力Ｘ（＝１）となる。従って、減算器ＳＵＢの出力Ｚ１は、０．２１９（＝１−０．７８１）となる。このとき、水平縮小率Ｎｈ（＝０．７８１）は、出力Ｚ１より大きいため、比較器ＣＭＰの出力WRqhは１（Ｈレベル）のままである。
【０１１４】
同様にして、次のドットクロックDCLKの立ち下がり時刻ｔ３が経過したときも、加算器ＡＤＤの出力Ｘが１．２１９となり、減算器ＳＵＢの出力Ｚ１は、０．４３８（＝１．２１９−０．７８１）となる。このとき、水平縮小率Ｎｈ（＝０．７８１）は、出力Ｚ１より大きいため、比較器ＣＭＰの出力WRqhは１（Ｈレベル）のままである。
【０１１５】
また、次のドットクロックDCLKの立ち下がり時刻ｔ４が経過したときも、減算器ＳＵＢの出力Ｚ１は、０．６５７（＝１．４３８−０．７８１）となる。このとき、水平縮小率Ｎｈ（＝０．７８１）は、出力Ｚ１より大きいため、比較器ＣＭＰの出力WRqhは１（Ｈレベル）のままである。
【０１１６】
そして、次のドットクロックDCLKの立ち下がり時刻ｔ５が経過したとき、減算器ＳＵＢの出力Ｚ１は、０．８７６（＝１．６５７−０．７８１）となる。このとき、水平縮小率Ｎｈ（＝０．７８１）は、出力Ｚ１より小さくなるため、比較器ＣＭＰの出力WRqhは０（Ｌレベル）に変化する。
【０１１７】
そして、次のドットクロックDCLKの立ち下がり時刻ｔ６が経過したとき、ラッチＬＡＴ２の出力が０（Ｌレベル）となる。このとき、ラッチＬＡＴ１は、減算器ＳＵＢの出力Ｚ１を取り込んで出力Ｚ２として出力している。加算器ＡＤＤの出力Ｘは、１．８７６である。ラッチＬＡＴ２の出力が０であるため、セレクタＳＥＬの出力Ｙは、ラッチＬＡＴ１の出力Ｚ２（＝０．８７６）となる。従って、減算器ＳＵＢの出力Ｚ１は、０．０９５（＝０．８７６−０．７８１）となる。このとき、水平縮小率Ｎｈ（＝０．７８１）は、出力Ｚ１より大きいため、比較器ＣＭＰの出力WRqhは１（Ｈレベル）に再び変化する。
【０１１８】
同様にして、時刻ｔ７において比較器ＣＭＰの出力WRqhは０（Ｌレベル）に変化し、時刻ｔ８において比較器ＣＭＰの出力WRqhが１（Ｈレベル）に変化する。
【０１１９】
このように水平縮小率Ｎｈ（＝０．７８１）に対応した期間、比較器ＣＭＰの出力WRqhをＨレベルにすることができる。
【０１２０】
ここまで図１２の水平方向間引き回路３６２の構成及び動作について説明したが、図１２の垂直方向間引き回路３６４も同様である。垂直方向間引き回路３６４の各部が、水平同期信号HSYNCを基準に動作し、減算器が垂直同期信号VSYNCの立ち上がりで初期化され、垂直縮小率Ｎｖが入力される点が異なるのみで、垂直方向間引き回路３６４も同様に実現できるため、その説明を省略する。
【０１２１】
画像データの画像の水平方向に沿って該画像の垂直方向の順序で各画素の画像データが順次ＤＲＡＭデータ画像サイズ縮小回路２００に供給される場合、図１２の出力間引き回路３７０は、上述のように生成された水平方向ライトリクエストWRqh及び垂直方向ライトリクエストWRqvがＨレベルとなる画素の画像データのみを出力する。
【０１２２】
以上説明したように、本実施形態における表示コントローラ２０は、大容量のＤＲＡＭ２２を備えている。そのためチップサイズが大きくなってしまう場合には、半導体チップを３次元実装（three dimensional packaging）により表示コントローラ２０を構成することが望ましい。より具体的には、ＤＲＡＭ２２が形成された第１の半導体チップと、ＳＲＡＭ２４及びＲＡＭデータ切替回路２６が形成された第２の半導体チップとが積層された、いわゆるスタックド型の半導体装置とすることが望ましい。
【０１２３】
図１６に、スタックド型の半導体装置として構成された表示コントローラの断面構造の例を示す。
【０１２４】
本実施形態では、パッケージ基板ＰＡＢに電極が設けられる。パッケージ基板ＰＡＢに形成された外部接続部としてのハンダボールと、上記の電極とが電気的に接続される。このパッケージ基板ＰＡＢ上には、ＤＲＡＭ２２が形成された第１の半導体チップＣＨＩＰ１が絶縁層を介して設けられる。また第１の半導体チップＣＨＩＰ１上には、ＳＲＡＭ２４及びＲＡＭデータ切替回路２６が形成された第２の半導体チップＣＨＩＰ２が絶縁層を介して設けられる。
【０１２５】
第１及び第２の半導体チップＣＨＩＰ１、ＣＨＩＰ２はそれぞれ電極が形成されており、パッケージ基板ＰＡＢに形成された電極との間でボンディングワイヤで電気的に接続されるようになっている。そして、第１及び第２の半導体チップＣＨＩＰ１、ＣＨＩＰ２は、絶縁樹脂ＩＭによって封止される。
【０１２６】
このような実装形態を採用することで、大容量のＤＲＡＭ２２を有する表示コントローラ２０であっても、携帯機器への実装が可能となり、チップサイズが小さいメモリのみを内蔵する表示コントローラと比較しても実装面では不利とはならず、むしろ大容量のＤＲＡＭ２２を搭載することの効果を得ることができるようになる。
【０１２７】
３．  表示システムの動作例
次に本実施形態における表示コントローラを含む図１の表示システムの動作例について説明する。
【０１２８】
図１７に、図１の表示システムの動作例のシーケンス図を示す。図１７では、表示コントローラ２０に対してアクセスするホスト１０のシーケンスの一例を示している。
【０１２９】
まずホスト１０が、表示コントローラ２０のホストＩ／Ｆ回路３０を介してＤＲＡＭ２２に動画データである画像データ（ＤＲＡＭデータ）を供給する（ＳＥＱ１）。表示コントローラ２０では、ＤＲＡＭ２２にＤＲＡＭデータが書き込まれる。この結果、ＤＲＡＭ２２には、複数フレーム分の動画データが保持される（ＳＥＱ２）。
【０１３０】
またホスト１０は、表示コントローラ２０のホストＩ／Ｆ回路３０を介してＳＲＡＭ２４に静止画データである画像データ（ＳＲＡＭデータ）を供給する（ＳＥＱ１）。表示コントローラ２０では、ＳＲＡＭ２４にＳＲＡＭデータが書き込まれる。この結果、ＳＲＡＭ２４には、少なくとも１フレーム分の静止画データが保持される（ＳＥＱ３）。
【０１３１】
続いてホスト１０が、表示コントローラ２０に対して、表示したい画像の画像データが保持されたＲＡＭ領域のＤＲＡＭスタートアドレス、ＳＲＡＭスタートアドレスを供給する（ＳＥＱ４）。表示コントローラ２０では、これらの制御情報がホストＩ／Ｆ回路３０を介して制御レジスタ４２に設定される。
【０１３２】
同様にして、ホスト１０が、表示コントローラ２０に対して、表示領域や、表示したい画像の画像サイズを設定するためのＤＲＡＭデータ画像サイズ、ＳＲＡＭデータ画像サイズ、表示領域設定情報を供給する（ＳＥＱ５）。表示コントローラ２０では、これらの制御情報がホストＩ／Ｆ回路３０を介して制御レジスタ４２に設定される。
【０１３３】
そしてホスト１０が、表示領域ごとに、ＤＲＡＭデータかＳＲＡＭデータかを指定するＲＡＭ選択設定を行い（ＳＥＱ６）、表示開始指示を行う（ＳＥＱ７）。表示開始指示は、ホスト１０が制御レジスタ４２の図示しない表示開始制御レジスタにアクセスすることで実行される。
【０１３４】
その後は、ホスト１０は、ＳＥＱ４〜ＳＥＱ７を繰り返す。
【０１３５】
このようにホスト１０の設定内容に応じて、例えば図４に示したような混在データに基づく表示を、ホストの処理負荷を軽減し、且つ低消費電力で行うことができる。
【０１３６】
４．  電子機器
図１８に、本実施形態における表示コントローラが適用される電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。
【０１３７】
携帯電話機４００は、カメラモジュール４１０を含む。カメラモジュール４１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ４０２に供給する。表示コントローラ４０２として本実施形態における表示コントローラ２０を採用できる。
【０１３８】
携帯電話機４００は、表示パネル４２０を含む。表示パネル４２０として、液晶表示パネルを採用できる。この場合、表示パネル４２０は、表示ドライバ４３０によって駆動される。表示パネル４２０は、複数の走査線、複数のデータ線、複数の画素を含む。表示ドライバ４３０は、複数の走査線の１又は複数本単位で走査線を選択する走査ドライバの機能を有すると共に、画像データに対応した電圧を複数のデータ線に供給するデータドライバの機能を有する。
【０１３９】
表示コントローラ４０２は、表示ドライバ４３０に接続され、表示ドライバ４３０に対してＲＧＢフォーマットの画像データを供給する。
【０１４０】
ホスト４４０は、表示コントローラ４０２に接続される。ホスト４４０は、表示コントローラ４０２を制御する。またホスト４４０は、アンテナ４６０を介して受信された画像データを、変復調部４５０で復調した後、表示コントローラ４０２に供給できる。表示コントローラ４０２は、この画像データに基づき、表示ドライバ４３０により表示パネル４２０に表示させる。
【０１４１】
ホスト４４０は、カメラモジュール４１０で生成された画像データを変復調部４５０で変調した後、アンテナ４６０を介して他の通信装置への送信を指示できる。
【０１４２】
ホスト４４０は、操作入力部４７０からの操作情報に基づいて画像データの送受信処理、カメラモジュール４１０の撮像、表示パネルの表示処理を行う。
【０１４３】
なお、図１８では、表示パネル４２０として液晶表示パネルを例に説明したが、これに限定されるものではない。表示パネル４２０は、エレクトロクミネッセンス、プラズマディスプレイ装置であってもよく、これらを駆動する表示ドライバに画像データを供給する表示コントローラに適用できる。
【０１４４】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１４５】
例えば図８では、ＤＲＡＭ２２及びＳＲＡＭ２４からそれぞれ１種類の画像データを読み出して計２種類の中から各表示領域の画像データを指定するものとして説明したが、ＤＲＡＭ２２及びＳＲＡＭ２４の少なくとも一方から複数種類の画像データを読み出し、計３種類以上の画像データの中から各表示領域の画像データを指定することも可能である。この場合、ＤＲＡＭ２２から２種類以上の画像データを読み出すことができることが望ましい。これは、例えばＤＲＡＭアドレス発生回路２２４と同様の回路を追加することで実現できる。
【０１４６】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１４７】
【図１】本実施形態における表示コントローラが適用された表示システムの構成例のブロック図。
【図２】本実施形態における表示コントローラの構成例のブロック図。
【図３】本実施形態の比較例における表示コントローラの構成のブロック図。
【図４】本実施形態における混在データの説明図。
【図５】本実施形態における表示コントローラの動作説明図。
【図６】本実施形態における表示コントローラの動作説明図。
【図７】図２の制御レジスタの構成例のブロック図。
【図８】図２のＲＡＭデータ切替回路、同期信号発生回路の構成例のブロック図。
【図９】本実施形態における同期信号の説明図。
【図１０】図２、図８のＤＲＡＭコントローラの構成例のブロック図。
【図１１】図２、図８のＳＲＡＭコントローラの構成例のブロック図。
【図１２】図８のＤＲＡＭデータ画像サイズ縮小回路の構成例のブロック図。
【図１３】図１２の水平方向間引き回路の構成例のブロック図。
【図１４】図１３の水平縮小率の説明図。
【図１５】図１３の水平方向間引き回路の動作例のタイミング図。
【図１６】本実施形態における表示コントローラの説明図。
【図１７】図１の表示システムの動作例を示すシーケンス図。
【図１８】本実施形態における電子機器の構成例のブロック図。
【符号の説明】
【０１４８】
１０  ホスト、２０  表示コントローラ、２２  ＤＲＡＭ（第１のメモリ）、
２４  ＳＲＡＭ（第２のメモリ）、２６  ＲＡＭデータ切替回路、
３０  ホストＩ／Ｆ回路、３２  ＤＲＡＭコントローラ、３４  ＳＲＡＭコントローラ、
３６  ＬＣＤＩ／Ｆ回路、３８  同期信号発生回路、４０  画像サイズ縮小回路、
４２  制御レジスタ、５０  表示ドライバ、６０  表示パネル、１００  表示システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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