(57)【要約】【課題】  画素回路の誤動作を防止する。【解決手段】  シフトレジスタ５０は、開始パルスＳＰを順次シフトして、シフト信号ＳＲ１〜ＳＲ４１を生成する。シフト信号ＳＲ１〜ＳＲ４１は、信号線Ｌｓ１〜Ｌｓ４１を介して画素ブロックＢ１〜Ｂ４０に供給される。画素ブロックは、複数の単位回路Ｐ１〜Ｐ８９を備える。単位回路は制御回路と画素回路を備え、制御回路はあるシフト信号と次のシフト信号に基づいてサンプリング信号を生成する。サンプリング信号のアクティブ期間にデータ信号が画素回路へ取り込まれる。【選択図】      図１
2006088510.tif 000002
【特許請求の範囲】
【請求項１】
開始パルスを順次シフトして、あるシフト信号のアクティブ期間と次のシフト信号のアクティブ期間が所定期間だけ重なるように複数のシフト信号を生成するシフトレジスタと、
各々が発光素子を備えた複数の画素回路と前記シフト信号に基づいて前記発光素子の点灯・消灯を制御するための制御信号を生成する複数の制御回路とを備えた発光制御部と、
前記発光制御部と前記シフトレジスタとの間に設けられ、前記複数の画素回路の各々にデータ信号を供給する複数のデータ信号線と、
前記複数のデータ信号線と交差して設けられ、前記複数のシフト信号を前記複数の制御回路へ供給する複数のシフト信号線と、
を備えた発光装置。
【請求項２】
前記複数の画素回路は複数のブロックに分割され、
前記複数の制御回路は、前記複数の画素回路に各々対応して設けられ、
前記シフトレジスタは、前記各ブロックに対応するシフト信号を各々生成し、
あるブロックに属する制御回路の各々は、当該ブロックに対応するシフト信号と、次のブロックに対応するシフト信号とに基づいて前記制御信号を生成する、
ことを特徴とする請求項１に記載の発光装置。
【請求項３】
前記複数の画素回路は複数のブロックに分割され、
前記複数の制御回路は、前記複数のブロックに各々対応して設けられ、
前記シフトレジスタは、前記各ブロックに対応するシフト信号を各々生成し、
あるブロックに属する制御回路は、当該ブロックに対応するシフト信号と、次のブロックに対応するシフト信号とに基づいて前記制御信号を生成し、当該制御信号を当該ブロックに属する前記画素回路に各々供給する、
ことを特徴とする請求項１に記載の発光装置。
【請求項４】
前記複数の制御回路は、前記複数の画素回路に各々対応して設けられ、
前記シフトレジスタは、前記各画素回路に対応するシフト信号を各々生成し、
前記制御回路は、当該画素回路に対応するシフト信号と、次の画素回路に対応するシフト信号とに基づいて前記制御信号を生成する、
ことを特徴とする請求項１に記載の発光装置。
【請求項５】
前記シフトレジスタは、ローレベルでアクティブとなるように前記シフト信号を生成し、
前記制御回路は、ＮＯＲ回路で構成される、
ことを特徴とする請求項１乃至４のうちいずれか１項に記載の発光装置。
【請求項６】
前記シフトレジスタは、ハイレベルでアクティブとなるように前記シフト信号を生成し、
前記制御回路は、ＮＡＮＤ回路で構成される、
ことを特徴とする請求項１乃至４のうちいずれか１項に記載の発光装置。
【請求項７】
前記発光素子は、供給される駆動電流の大きさに応じた大きさの光を発光し、
前記複数の画素回路の各々は、
前記制御信号がアクティブとなる期間に前記データ信号を取り込んで記憶する記憶手段と、
前記記憶手段の記憶内容に従って前記発光素子に前記駆動電流を供給する供給手段と、
を備えることを特徴とする請求項１乃至６のうちいずれか１項に記載の発光装置。
【請求項８】
光線の照射によって画像が形成される感光体と、
前記感光体に光線を照射して前記画像を形成するヘッド部とを備え、
請求項１乃至７のうちいずれか１項に記載の発光装置を前記ヘッド部に用いたことを特徴とする画像形成装置。
【請求項９】
各々が発光素子を備えた複数の画素回路が形成される第１領域と、前記複数の画素回路の各々にデータ信号を供給する複数のデータ信号線と前記複数のデータ信号線と交差する複数の信号線とが形成される第２領域とを備えた発光装置の駆動方法であって、
開始パルスをクロック信号に従って順次シフトして、あるシフト信号のアクティブ期間と次のシフト信号のアクティブ期間が所定期間だけ重なるように複数のシフト信号を生成し、
前記複数の信号線を介して前記第１領域に前記各シフト信号を各々伝送し、
前記複数のデータ信号線を介して前記データ信号を前記複数の画素回路へ供給し、
前記第１領域において、前記各シフト信号に基づいて前記データ信号を前記画素回路へ取り込む制御信号を生成し、
前記制御信号を用いて前記データ信号を前記複数の画素回路に取り込む、
ことを特徴とする発光装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機発光ダイオード素子のように電流の量に応じた大きさの光を発光する発光素子を用いた発光装置、その駆動方法、及び画像形成装置に関する。
【背景技術】
【０００２】
近年、液晶素子に代わる次世代の発光デバイスとして、有機エレクトロルミネッセンス素子や発光ポリマー素子などと呼ばれる有機発光ダイオード（Organic  Light  Emitting  Diode、以下適宜「ＯＬＥＤ素子」と略称する）素子が注目されている。このＯＬＥＤ素子を１ラインに多数設けたラインヘッドを露光手段として用いる画像形成装置が開発されている。このようなラインヘッドでは、ＯＬＥＤ素子の他、これを駆動するためのトランジスタを含む画素回路が複数配置される。例えば、特許文献１には１ラインのＯＬＥＤ素子からなるラインヘッドが開示されている。
ここで、複数の画素回路は一方向に配列され、共通配線を介して選択信号が供給されると共にマトリクス配線を介してデータ信号が供給される。そして、選択信号がアクティブになると、データ信号が画素回路に取り込まれる。
【特許文献１】特開平１１−２７４５６９号公報（図２、段落番号００４１〜００４３）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、ラインヘッドの長手方向の長さは、印刷の対象となる用紙の幅に依存するため、長くなることがある。上述した従来の技術においては、端子から画素回路までの距離に応じて共通配線の長さが決定されるため、端子から近い画素回路に接続される共通配線の長さは短くなるが、端子から遠い画素回路に接続される共通配線の長さは長くなる。
しかしながら、配線距離が長くなると共通配線のインピーダンスが高くなり、ノイズが重畳し易くなり誤動作の原因となる。また、レイアウトの都合上、選択信号を供給する選択信号回路→マトリクス配線→画素回路の順に配置したい場合がある。この場合には、選択信号を供給する配線とデータ信号を供給する配線とが交差するので、選択信号にノイズが重畳する可能性が高くなる。
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、ノイズによる誤動作を低減することが可能な発光装置、その駆動方法これを用いた画像形成装置及び画像読取装置を提供することにある。
【課題を解決するための手段】
【０００４】
上述した課題を解決するため、本発明に係る発光装置は、開始パルスを順次シフトして、あるシフト信号のアクティブ期間と次のシフト信号のアクティブ期間が所定期間だけ重なるように複数のシフト信号を生成するシフトレジスタと、各々が発光素子を備えた複数の画素回路と前記シフト信号に基づいて前記発光素子の点灯・消灯を制御するための制御信号を生成する複数の制御回路とを備えた発光制御部と、前記発光制御部と前記シフトレジスタとの間に設けられ、前記複数の画素回路の各々にデータ信号を供給する複数のデータ信号線と、前記複数のデータ信号線と交差して設けられ、前記複数のシフト信号を前記複数の制御回路へ供給する複数のシフト信号線と、を備える。
【０００５】
この発明によれば、発光制御部の内部に制御回路を備えるから、シフト信号線にノイズが重畳しても制御回路においてノイズを除去した制御信号を生成することが可能となる。従って、画素回路の誤動作を防止して、発光装置の性能を向上させることができる。なお、発光素子は、発光を制御可能な素子であればどのようなものであってもよく、例えば、発光ダイオード素子、有機ＥＬダイオード素子、無機ＥＬダイオード素子等が含まれ得る。また、所定期間は、クロック信号の周期に基づいた期間であってもよい。さらに、画素回路は制御信号がアクティブとなる期間にデータ信号を取り込むことが好ましい。なお、発光制御部とは、発光する機能とその発光を制御する機能を併せ持つ構成である。
【０００６】
上述した発光装置の具体的な態様として、前記複数の画素回路は複数のブロックに分割され、前記複数の制御回路は、前記複数の画素回路に各々対応して設けられ、前記シフトレジスタは、前記各ブロックに対応するシフト信号を各々生成し、あるブロックに属する制御回路の各々は、当該ブロックに対応するシフト信号と、次のブロックに対応するシフト信号とに基づいて前記制御信号を生成することが好ましい。この場合には、ブロック単位で画素回路が駆動されるが、制御回路は画素回路に１対１に対応して設けられるので、画素回路の直前でノイズを除去することが可能となる。
【０００７】
また、上述した発光装置の具体的な態様として、前記複数の画素回路は複数のブロックに分割され、前記複数の制御回路は、前記複数のブロックに各々対応して設けられ、前記シフトレジスタは、前記各ブロックに対応するシフト信号を各々生成し、あるブロックに属する制御回路は、当該ブロックに対応するシフト信号と、次のブロックに対応するシフト信号とに基づいて前記制御信号を生成し、当該制御信号を当該ブロックに属する前記画素回路に各々供給してもよい。この場合には、ブロック単位で画素回路が駆動されるが、制御回路はブロック単位で設けられる。このため、制御回路の数を低減することができる。
【０００８】
また、上述した発光装置の具体的な態様として、前記複数の制御回路は、前記複数の画素回路に各々対応して設けられ、前記シフトレジスタは、前記各画素回路に対応するシフト信号を各々生成し、前記制御回路は、当該画素回路に対応するシフト信号と、次の画素回路に対応するシフト信号とに基づいて前記制御信号を生成してもよい。この場合には、ブロック単位の駆動ではなく画素回路単位の駆動となる。制御回路は画素回路に１対１に対応して設けられるので、画素回路の直前でノイズを除去することが可能となる。
【０００９】
また、上述した発光装置において、前記シフトレジスタは、ローレベルでアクティブとなるように前記シフト信号を生成し、前記制御回路は、ＮＯＲ回路で構成されてもよい。あるいは、前記シフトレジスタは、ハイレベルでアクティブとなるように前記シフト信号を生成し、前記制御回路は、ＮＡＮＤ回路で構成されてもよい。これらの制御回路によれば、あるシフト信号と次のシフト信号のアクティブ期間が重複する期間を抽出して制御信号を生成する。従って、重複期間以外でノイズが重畳しても、両方のシフト信号に同時にノイズが重畳しなければ、そのノイズを除去することができる。これにより、画素回路の誤動作を低減することが可能となる。
【００１０】
ここで、前記発光素子は、供給される駆動電流の大きさに応じた大きさの光を発光し、前記複数の画素回路の各々は、前記制御信号がアクティブとなる期間に前記データ信号を取り込んで記憶する記憶手段と、前記記憶手段の記憶内容に従って前記発光素子に前記駆動電流を供給する供給手段と、を備えることが好ましい。この場合には、画素回路は制御信号がアクティブになるとデータ信号を取り込むが、制御信号はノイズが除去されたものになるので、画素回路の誤動作を防止することができる。
【００１１】
次に、本発明に係る画像形成装置は、光線の照射によって画像が形成される感光体と、前記感光体に光線を照射して前記画像を形成するヘッド部とを備え、上述した発光装置を前記ヘッド部に用いたことを特徴とする。この画像形成装置は、上述した発光装置をヘッド部に用いるので、感光体上に高品質の画像を形成することが可能となる。このような画像形成装置としては、プリンタ、コピー機、及び複合機が含まれ得る。
【００１２】
次に、本発明に係る発光装置の駆動方法は、各々が発光素子を備えた複数の画素回路が形成される第１領域と、前記複数の画素回路の各々にデータ信号を供給する複数のデータ信号線と前記複数のデータ信号線と交差する複数の信号線とが形成される第２領域とを備えた発光装置を駆動する方法であって、開始パルスをクロック信号に従って順次シフトして、あるシフト信号のアクティブ期間と次のシフト信号のアクティブ期間が所定期間だけ重なるように複数のシフト信号を生成し、前記複数の信号線を介して前記第１領域に前記各シフト信号を各々伝送し、前記複数のデータ信号線を介して前記データ信号を前記複数の画素回路へ供給し、前記第１領域において、前記各シフト信号に基づいて前記データ信号を前記画素回路へ取り込む制御信号を生成し、前記制御信号を用いて前記データ信号を前記複数の画素回路に取り込む、ことを特徴とする。
この発明によれば、第１領域において制御信号を生成するから、シフト信号線にノイズが重畳しても第１領域においてノイズを除去した制御信号を生成することが可能となる。従って、画素回路の誤動作を防止して、発光装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。
＜発光装置＞
図１は、本発明の実施形態に係る発光装置の構成を示すブロック図である。この発光装置は、画像形成装置としてのプリンタのヘッド部１０とその周辺回路から構成される。発光装置は、ヘッド部１０の周辺回路として、制御回路２０、画像処理回路３０、及び電源回路４０を備える。制御回路２０は、開始パルス信号ＳＰとクロック信号ＣＬＫを生成する。開始パルス信号ＳＰは主走査期間の開始でアクティブとなる信号である。クロック信号ＣＬＫは、主走査の基準となる時間を与える。画像処理回路３０は、パラレル形式のデータ信号Ｄ１〜Ｄ８９を出力する。この例のデータ信号Ｄ０〜Ｄ８９はＯＬＥＤ素子の点灯・消灯を指示する２値の信号である。電源回路４０は、論理回路用の電源信号ＶＨＨ及びＶＬＬの他に高電位側電源信号ＶHHEL及び低電位側電源信号ＶSSELを生成する。
【００１４】
ヘッド部１０はライン型の光ヘッドであり、領域Ａ１〜Ａ３を備える。領域Ａ１には、画素ブロックＢ１〜Ｂ４０、並びに電源線Ｌａ及びＬｂが形成される。領域Ａ２には、８９本のデータ線Ｌ１〜Ｌ８９とこれらに交差する信号線Ｌｓ１〜Ｌｓ４０が形成される。領域Ａ３にはシフトレジスタ５０が形成される。画素ブロックＢ１〜Ｂ４０はＸ方向に配列されている。また、データ線Ｌ１〜Ｌ８９、並びに電源線Ｌａ及びＬｂは、Ｘ方向と平行に配設されている。
シフトレジスタ５０は、複数の単位シフト回路（図示せず）を縦続接続して構成され、開始パルス信号ＳＰをクロック信号ＣＬＫに従って順次シフトして、シフト信号ＳＲ１、ＳＲ２、…ＳＲ４１を生成する。図２に示すように各シフト信号ＳＲ１〜ＳＲ４１は、クロック信号ＣＬＫの一周期の期間だけアクティブとなる信号である。また、隣接するシフト信号のアクティブ期間はクロック信号ＣＬＫの１／２周期だけ重複する。
【００１５】
シフト信号ＳＲ１〜ＳＲ４１は、信号線Ｌｓ１〜Ｌｓ４１を介して画素ブロックＢ１〜Ｂ４０に供給される。画素ブロックＢ１〜Ｂ３９の各々は８９個の単位回路Ｐ１〜Ｐ８９を含み、画素ブロックＢ４０は７３個の単位回路Ｐ１〜Ｐ７３を含む。なお、単位回路Ｐ１〜Ｐ８９は同一の構成である。以下の説明において、個々の単位回路を問題としない場合には、それらを単に単位回路Ｐと総称する。
電源線Ｌａの供給端子Ｔａには高電位側電源信号ＶHHELが供給される一方、電源線Ｌｂの供給端子Ｔｂには低電位側電源信号ＶSSELが供給される。各単位回路Ｐは電源線Ｌａ及びＬｂに接続されており、それらを介して高電位側電源信号ＶHHEL及び低電位側電源信号ＶSSELの給電を受ける。供給端子Ｔａ及びＴｂに最も近い画素ブロックはＢ１であり、最も遠い画素ブロックはＢ４０である。
【００１６】
図２に単位回路Ｐの詳細な構成を示し、図３にそのタイミングチャートを示す。なお、この単位回路Ｐは、１番目のブロックＢ１に属し、データ線Ｌ１に接続されているものとする。単位回路Ｐは、制御回路ＣＴＬと画素回路ＰＸＬによって構成される。制御回路ＣＴＬはシフトレジスタ１０から供給されるシフト信号に基づいてサンプリング信号を生成する機能を有する。サンプリング信号は、データ信号を画素回路ＰＸＬに取り込む期間を指定する。画素回路ＰＸＬはＯＬＥＤ素子８５を含む。
【００１７】
この例の制御回路ＣＴＬは、ＮＯＲ回路６０によって構成される。ＮＯＲ回路６０は、当該ブロックＢ１に対応するシフト信号ＳＲ１と次のブロックＢ２に対応するシフト信号ＳＲ２とが同時にローレベル（アクティブ）となる期間において、アクティブ（ハイレベル）となるサンプリング信号ＳＡＭ１を生成する。ここで、シフト信号ＳＲ２はシフト信号ＳＲ１の次にアクティブとなる信号である。
【００１８】
このように制御回路ＣＴＬを各画素回路ＰＸＬに設けたのは以下の理由による。シフト信号ＳＲ１〜ＳＲ４１は、信号線Ｌｓ１〜Ｌｓ４１を介して画素ブロックＢ１〜Ｂ４０に供給される。このため、信号線Ｌｓ１〜Ｌｓ４１にノイズが重畳することがある。その主要因として領域Ａ２における飛び込みノイズがある。領域Ａ２において信号線Ｌｓ１〜Ｌｓ４１はデータ信号線Ｌ１〜Ｌ８９と交差しているので、その交差部分には浮遊容量が付随している。換言すれば、信号線Ｌｓ１〜Ｌｓ４１はデータ信号線Ｌ１〜Ｌ８９と交流的にカップリングしている。従って、データ信号Ｄ１〜Ｄ８９の論理レベルが変化すると、信号線Ｌｓ１〜Ｌｓ４１のノイズが重畳することがある。
【００１９】
図３に示す例では、シフト信号ＳＲ１にノイズＮ１及びＮ２が重畳しており、シフト信号ＳＲ２にノイズＮ３及びＮ４が重畳している。仮に、ＮＯＲ回路６０を領域Ａ３に設けて信号線Ｌｓ１〜Ｌｓ４０を用いてサンプリング信号ＳＡＭ１〜ＳＡＭ４０を伝送したとすると、サンプリング信号ＳＡＭ１〜ＳＡＭ４０にノイズが重畳し、画素回路ＰＸＬが誤動作することになる。
しかしながら、本実施形態においては、領域Ａ１にＮＯＲ回路６０を配置したので、ノイズをマスクすることができる。即ち、ＮＯＲ回路６０は、隣接するシフト信号ＳＲ１及びＳＲ２が同時にアクティブになった場合にのみサンプリング信号ＳＡＭ１をアクティブにする。従って、シフト信号ＳＲ１に重畳したノイズＮ１及びＮ２はシフト信号ＳＲ２によってマスクされる一方、シフト信号ＳＲ２に重畳したノイズＮ３及びＮ４はシフト信号ＳＲ１によってマスクされる。
【００２０】
特に、本実施形態のように画素ブロック単位でシフト信号を供給する場合は、信号線Ｌｓ１〜Ｌｓ４１の間隔が広くなる。このため、あるデータ信号線に着目すると、信号線との交差部分の距離が長くなる。この点は、ノイズをマスクする点で重要である。当該データ信号線には浮遊容量と分布抵抗が付随するので、データ信号の遅延が発生する。ある交差部分と次の交差部分ではノイズが信号線に重畳するタイミングにズレが生じる。従って、同じデータ信号が信号線Ｌｓ１〜Ｌｓ４１にノイズとして飛び込んだとしても、ノイズを除去することが可能となる。従って、ＮＯＲ回路６０を単位回路Ｐに設けることによって、サンプリング信号ＳＡＭ１からノイズを除去して、画素回路ＰＸＬを正常に駆動することができる。
【００２１】
次に、単位回路Ｐの詳細を説明する。ＮＯＲ回路６０は、シフト信号ＳＲ１及びシフト信号ＳＲ２が共にローレベル（アクティブ）となる時刻ｔ２から時刻ｔ３までの期間においてハイレベルとなるサンプリング信号ＳＡＭ１を生成して、ラッチ回路７０に供給する。ラッチ回路７０は、トランスファーゲート７２、インバータ７１、７３、７４、及びクロックドインバータ７５を備える。時刻ｔ１から時刻ｔ２までの期間においては、シフト信号ＳＲ１がローレベルであるので、クロックドインバータ７５は、ハイインピーダンス状態となる。また、サンプリング信号ＳＡＭ１はローレベルであるため、トランスファーゲート７２はオフ状態となる。この結果、ラッチ回路７０の等価回路は、図４（Ａ）に示すものとなる。
【００２２】
次に、時刻ｔ２から時刻ｔ３では、シフト信号ＳＲ１はローレベルを維持するが、サンプリング信号ＳＡＭ１はハイレベルとなる。このとき、クロックドインバータ７５はハイインピーダンス状態を維持する一方、トランスファーゲート７２はオン状態となる。この結果、ラッチ回路７０の等価回路は、図４（Ｂ）に示すものとなり、データ信号Ｄ１の論理レベルが取り込まれる。
次に、時刻ｔ４以降において、シフト信号ＳＲ１がハイレベルとなり、クロックドインバータ７５は、インバータとして動作する。また、サンプリング信号ＳＡＭ１はローレベルであるため、トランスファーゲート７２はオフ状態となる。この結果、データラッチ回路７０の等価回路は、図４（Ｃ）に示すものとなる。即ち、データ信号Ｄ１の取り込みが終了して、次の書き込みがあるまでデータ信号Ｄ１の論理レベルがラッチ回路７０に記憶される。
【００２３】
ラッチ回路７０の出力信号はインバータ８２を介してノードＱに供給される。ノードＱには、駆動トランジスタ８３のゲート及び制御トランジスタ８４のゲートが接続されている。駆動トランジスタ８３はＰチャネル型のＴＦＴで構成され、制御トランジスタはＮチャネル型のＴＦＴによって構成される。駆動トランジスタ８３のドレインには高電位側電源信号ＶDDELが供給され、そのソースにはＯＬＥＤ素子８５の陽極が接続される。ＯＬＥＤ素子８５の陰極には低電位側電源信号ＶSSELが供給される。制御トランジスタ８４はオン状態において、ＯＬＥＤ素子８５を短絡する。
【００２４】
ここで、ノードＱの論理レベルがローレベルの場合、駆動トランジスタ８３はオン状態となり、制御トランジスタ８４はオフ状態となる。このとき、駆動電流がＯＬＥＤ素子８５に供給され、ＯＬＥＤ素子８５が点灯する。一方、ノードＱの論理レベルがハイレベルの場合、駆動トランジスタ８３はオフ状態となり、制御トランジスタ８４はオン状態となる。このとき、ＯＬＥＤ素子８５には駆動電流が供給されず、ＯＬＥＤ素子８５は消灯する。
【００２５】
上述した単位回路Ｐにおいて、ノードＱの論理レベルは、サンプル信号ＳＡＭ１がアクティブになると変化することが許容される。そして、サンプル信号ＳＡＭ１はブロックＢ１に属する他の単位回路Ｐにおいても同様に生成される。従って、ブロックＢ１に属する単位回路Ｐ１〜Ｐ８９は、同時に書き込み動作を実行する。このことは、他のブロックＢ２〜Ｂ４０についても同様である。従って、ブロック単位で、ＯＬＥＤ素子８５の点灯・消灯が行われることになる。
このようにブロック単位で単位回路Ｐを駆動すると、サンプル信号ＳＡＭ１、ＳＡＭ２、…ＳＡＭ４０の信号波形が立ち上がるタイミングに同期して、高電位電源信号ＶHHELと低電位電源信号ＶSSELの電位が変化する。これは、電源線Ｌａ及びＬｂに配線抵抗が存在するからである。電源インピーダンスは、供給端子Ｔａ及びＴｂの距離が大きくなる程、大きくなる。電源線Ｌａ及びＬｂの電圧変動は、負荷と電源インピーダンスの両者によって定まる。電圧変動を小さくするには、電源インピーダンスが大きくなる程、負荷を軽くすればよい。この例において、負荷の大きさは各ブロックＢ１〜Ｂ４０に含まれる単位回路Ｐの数に応じて定まり、電源インピーダンスは供給端子Ｔａ及びＴｂからの距離に応じて定まる。従って、電圧変動を小さくするには、供給端子Ｔａ及びＴｂからの距離が長くなる程、各ブロックに含まれる単位回路Ｐの数が増加しないように設定すればよい。より具体的には、隣接するブロックＢｋ（ｋは１から３９までの自然数）及びＢｋ＋１において、供給端子Ｔａ及びＴｂに近い側のブロックＢｋに含まれる単位回路Ｐの数が、供給端子Ｔａ及びＴｂから遠い側のブロックＢｋ＋１に含まれる単位回路Ｐの数と等しいか又は大きくなるように設定することが好ましい。
【００２６】
この例では、ブロックＢ１〜Ｂ３９に含まれる単位回路Ｐの数を「８９」とし、供給端子Ｔａ及びＴｂから最も遠いブロックＢ４０に含まれる単位回路Ｐの数を「７３」にしたので、電源インピーダンスが大きくなる箇所の負荷を軽くすることができ、高電位側電源信号ＶDDELと低電位側電源信号ＶSSELとの間の電圧変動を抑圧することができる。ＯＬＥＤ素子８５の輝度は駆動電流の大きさに応じて変動し、駆動電流の大きさは高電位側電源信号ＶDDELと低電位側電源信号ＶSSELとの間の電圧に応じて変動する。従って、電圧変動を抑圧することによって、各ブロックＢ１〜Ｂ４０におけるＯＬＥＤ素子８５の発光輝度を均一に近づけることが可能となる。
【００２７】
各ブロックＢ１〜Ｂ４０に含まれる単位回路Ｐの数をＮ１〜Ｎ４０としたとき、以下のように設定してもよい。
（１）Ｎ１＞Ｎ２、Ｎ２＝Ｎ３＝…＝Ｎ４０
例えば、Ｎ１＝１１２、Ｎ２＝Ｎ３＝…＝Ｎ４０＝８８としてもよい。この場合には、供給端子Ｔａ及びＴｂに最も近いブロックＢ１に含まれる単位回路Ｐの数Ｎ１を他のブロックＢ２〜Ｂ４０に含まれる画素回路の数Ｎ２よりも大きくなる。このため、電源インピーダンスの低い箇所で重い負荷を駆動することになる。この結果、高電位側電源信号ＶDDELと低電位側電源信号ＶSSELとの間の電圧変動を抑圧することができ、各ブロックＢ１〜Ｂ４０におけるＯＬＥＤ素子８５の発光輝度を均一に近づけることが可能となる。しかも、ブロックＢ２〜Ｂ４０に含まれる単位回路Ｐの数を同一にして、端数をブロックＢ１にまとめることができる。
【００２８】
（２）Ｎ１＞Ｎ２＞Ｎ３…＞Ｎ４０
この場合は、供給端子Ｔａ及びＴｂからの距離が長くなる程、各ブロックＢ１〜Ｂ３０に含まれる単位回路Ｐの数を減少させている。従って、電源インピーダンスが増加するにつれ負荷が軽くなるので、各ブロックＢ１〜Ｂ４０におけるＯＬＥＤ素子８５の発光輝度をより一層、均一に近づけることが可能となる。
（３）Ｎ１＝Ｎ２＞Ｎ３＝Ｎ４…＝Ｎ４０
例えば、Ｎ１＝Ｎ２＝１００、Ｎ３＝Ｎ４…＝Ｎ４０＝８８としてもよい。
（４）Ｎ１＝Ｎ２…＝Ｎ３８＞Ｎ３９＝Ｎ４０
例えば、Ｎ１＝Ｎ２…＝Ｎ３８＝８９、Ｎ３９＝Ｎ４０＝８１としてもよい。
【００２９】
＜発光装置の変形例＞
次に、発光装置の変形例について説明する。
（１）変形例１
上述した発光装置においてシフトレジスタ５０は、ローレベルでアクティブとなるシフト信号ＳＲ１〜ＳＲ４１を生成したが、ハイレベルでアクティブになるシフト信号ＳＲ１〜ＳＲ４１を生成してもよい。
図５に、変形例１に係る単位回路Ｐの回路図を示し、図６にそのタイミングチャートを示す。この単位回路Ｐは、制御回路ＣＴＬとしてＮＡＮＤ回路６１を用いる点とトランスファーゲート７２及びクロックドインバータ７５の制御入力が逆転する点を除いて、図２に示す実施形態の単位回路Ｐと同様に構成されている。また、図６に示すように開始パルスＳＰ、シフト信号ＳＲ１〜ＳＲ４１、及びサンプリング信号ＳＡＭ１〜ＳＡＭ４０の論理レベルが反転する。ここで、制御回路ＣＴＬはハイレベルでアクティブとなるシフト信号ＳＲ１及びＳＲ２が同時にアクティブとなる期間を抽出する必要がある。このため、制御回路ＣＴＬとしてＮＡＮＤ回路６１が用いられる。
【００３０】
（２）変形例２
上述した実施形態及び変形例１においては、画素回路ＰＸＬにラッチ回路７０を設けたが、ラッチ回路７０の替わりに容量素子を用いて記憶手段を構成してもよい。
図７は変形例に係る単位回路Ｐの構成を示す回路図である。この図に示すように画素回路ＰＸＬは、駆動トランジスタ８３のゲートと高電位側電源ＶDDELとの間に容量素子９０を備える。クロックドインバータ７６は、サンプリング信号ＳＡＭ１がアクティブになるとインバータとして動作し、サンプリング信号ＳＡＭ１が非アクティブになると出力端子をハイインピーダンス状態にする。従って、サンプリング信号ＳＡＭ１のアクティブ期間にデータ信号Ｄｊを反転した論理レベルが容量素子９０に書き込まれる一方、非アクティブ期間に書き込まれた論理レベルが保持されることになる。従って、容量素子９０は記憶手段して作用する。
本発明の特徴は、画素回路ＰＸＬを制御するサンプリング信号ＳＡＭ１（制御信号）を画素回路ＰＸＬの近傍で生成することによってノイズを除去する点にあるので、画素回路ＰＸＬをどのように構成してもよい。
【００３１】
（３）変形例３
上述した実施形態、変形例１及び変形例２は各画素回路ＰＸＬごとに制御回路ＣＴＬを設けたが、画素ブロックごとに１個の制御回路ＣＴＬを設けてもよい。
図８に変形例３に係るｉ番目の画素ブロックＢｉのブロック図を示す。図８に示すように画素ブロックＢｉは、８９個の画素回路ＰＸＬ１〜ＰＸＬ８９と１個の制御回路ＣＴＬを備える。この場合、制御回路ＣＴＬと画素回路ＰＸＬとを図２に示すもので構成してもよいし、図６に示すもの、又は図７に示すもので構成してもよい。
画素ブロックＢｉに含まれる画素回路ＰＸＬ１〜ＰＸＬ８９は、同時に駆動されるものであるから、サンプリング信号ＳＡＭｉは共通である。従って、当該画素ブロックＢｉに供給されるシフト信号ＳＲｉと次の画素ブロックＢｉ＋１に供給されるシフト信号ＳＲｉ＋１に基づいて、１個の制御回路ＣＴＬによってサンプリング信号ＳＡＭｉを生成することができる。これにより、制御回路ＣＴＬの数を大幅に削減して構成を簡易にすることができる。
【００３２】
（３）変形例４
上述した実施形態、及び変形例１乃至３は、画素ブロック単位で画素回路ＰＸＬを駆動したが、画素回路単位の駆動としてもよい。
図８に変形例４に係る制御回路と画素回路のブロック図を示す。この場合、ｉ番目の制御回路ＣＴＬには、シフト信号ＳＲｉと次のシフト信号ＳＲｉ＋１が供給されサンプリング信号ＳＡＭｉが生成される。この場合、制御回路ＣＴＬと画素回路ＰＸＬとを図２に示すもので構成してもよいし、図６に示すもの、又は図７に示すもので構成してもよい。
【００３３】
＜画像形成装置＞
図１０は、上述したヘッド部１０を用いた画像形成装置の一例を示す縦断側面図である。この画像形成装置は、同様な構成の４個の有機ＥＬアレイ露光ヘッド１０Ｋ、１０Ｃ、１０Ｍ、１０Ｙを、対応する同様な構成である４個の感光体ドラム（像担持体）１１０Ｋ、１１０Ｃ、１１０Ｍ、１１０Ｙの露光位置にそれぞれ配置したものであり、タンデム方式の画像形成装置として構成されている。有機ＥＬアレイ露光ヘッド１０Ｋ、１０Ｃ、１０Ｍ、１０Ｙは上述したヘッド部１０によって構成されている。
【００３４】
図１０に示すように、この画像形成装置は、駆動ローラ１２１と従動ローラ１２２が設けられており、図示矢印方向へ循環駆動される中間転写ベルト１２０を備えている。この中間転写ベルト１２０に対して所定間隔で配置された４個の像担持体としての外周面に感光層を有する感光体１１０Ｋ、１１０Ｃ、１１０Ｍ、１１０Ｙが配置される。前記符号の後に付加されたＫ、Ｃ、Ｍ、Ｙはそれぞれ黒、シアン、マゼンタ、イエローを意味し、それぞれ黒、シアン、マゼンタ、イエロー用の感光体であることを示す。他の部材についても同様である。感光体１１０Ｋ、１１０Ｃ、１１０Ｍ、１１０Ｙは、中間転写ベルト１２０の駆動と同期して回転駆動される。
【００３５】
各感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）の周囲には、それぞれ感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）の外周面を一様に帯電させる帯電手段（コロナ帯電器）１１１（Ｋ、Ｃ、Ｍ、Ｙ）と、この帯電手段１１１（Ｋ、Ｃ、Ｍ、Ｙ）により一様に帯電させられた外周面を感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）の回転に同期して順次ライン走査する本発明の上記のような有機ＥＬアレイ露光ヘッド１０（Ｋ、Ｃ、Ｍ、Ｙ）が設けられている。
また、この有機ＥＬアレイ露光ヘッド１０（Ｋ、Ｃ、Ｍ、Ｙ）で形成された静電潜像に現像剤であるトナーを付与して可視像（トナー像）とする現像装置１１４（Ｋ、Ｃ、Ｍ、Ｙ）を有している。
【００３６】
ここで、各有機ＥＬアレイ露光ヘッド１０（Ｋ、Ｃ、Ｍ、Ｙ）は、有機ＥＬアレイ露光ヘッド１０（Ｋ、Ｃ、Ｍ、Ｙ）のアレイ方向が感光体ドラム１１０（Ｋ、Ｃ、Ｍ、Ｙ）の母線に沿うように設置される。そして、各有機ＥＬアレイ露光ヘッド１０（Ｋ、Ｃ、Ｍ、Ｙ）の発光エナルギーピーク波長と、感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）の感度ピーク波長とは略一致するように設定されている。
【００３７】
現像装置１１４（Ｋ、Ｃ、Ｍ、Ｙ）は、例えば、現像剤として非磁性一成分トナーを用いるもので、その一成分現像剤を例えば供給ローラで現像ローラヘ搬送し、現像ローラ表面に付着した現像剤の膜厚を規制ブレードで規制し、その現像ローラを感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）に接触あるいは押厚させることにより、感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）の電位レベルに応じて現像剤を付着させることによりトナー像として現像するものである。
【００３８】
このような４色の単色トナー像形成ステーションにより形成された黒、シアン、マゼンタ、イエローの各トナー像は、中間転写ベルト１２０上に順次一次転写され、中間転写ベルト１２０上で順次重ね合わされてフルカラーとなる。ピックアップローラ１０３によって、給紙カセット１０１から１枚ずつ給送された記録媒体１０２は、二次転写ローラ１２６に送られる。中間転写ベルト１２０上のトナー像は、二次転写ローラ１２６において用紙等の記録媒体１０２に二次転写され、定着部である定着ローラ対１２７を通ることで記録媒体１０２上に定着される。この後、記録媒体１０２は、排紙ローラ対１２８によって、装置上部に形成された排紙トレイ上へ排出される。
このように、図９の画像形成装置は、書き込み手段として有機ＥＬアレイを用いているので、レーザ走査光学系を用いた場合よりも、装置の小型化を図ることができる。
【００３９】
次に、本発明に係る画像形成装置に係る他の実施の形態について説明する。
図１１は、画像形成装置の縦断側面図である。図１１において、画像形成装置には主要構成部材として、ロータリ構成の現像装置１６１、像担持体として機能する感光体ドラム１６５、有機ＥＬアレイが設けられている露光ヘッド１６７、中間転写ベルト１６９、用紙搬送路１７４、定着器の加熱ローラ１７２、給紙トレイ１７８が設けられている。露光ヘッド１６７は上述したヘッド部１０によって構成されている。
現像装置１６１は、現像ロータリ１６１ａが軸１６１ｂを中心として反時計回り方向に回転する。現像ロータリ１６１ａの内部は４分割されており、それぞれイエロー（Ｙ）、シアン（Ｃ）、マゼンタ（Ｍ）、ブラック（Ｋ）の４色の像形成ユニットが設けられている。現像ローラ１６２ａ〜１６２ｄおよびトナー供給ローラ１６３ａ〜１６３は、前記４色の各像形成ユニットに各々配置されている。また、規制フレード１６４ａ〜１６４ｄによってトナーは所定の厚さに規制される。
【００４０】
感光体ドラム１６５は、帯電器１６８によって帯電され、図示を省略した駆動モータ、例えばステップモータにより現像ローラ１６２ａとは逆方向に駆動される。中間転写ベルト１６９は、従動ローラ１７０ｂと駆動ローラ１７０ａ間に張架されており、駆動ローラ１７０ａが前記感光体ドラム１６５の駆動モータに連結されて、中間転写ベルトに動力を伝達している。当該駆動モータの駆動により、中間転写ベルト１６９の駆動ローラ１７０ａは感光体ドラム１６５とは逆方向に回動される。
用紙搬送路１７４には、複数の搬送ローラと排紙ローラ対１７６などが設けられており、用紙を搬送する。中間転写ベルト１６９に担持されている片面の画像（トナー像）が、二次転写ローラ１７１の位置で用紙の片面に転写される。二次転写ローラ１７１は、クラッチにより中間転写ベルト１６９に離当接され、クラッチオンで中間転写ベルト１６９に当接されて用紙に画像が転写される。
【００４１】
上記のようにして画像が転写された用紙は、次に、定着ヒータを有する定着器で定着処理がなされる。定着器には、加熱ローラ１７２、加圧ローラ１７３が設けられている。定着処理後の用紙は、排紙ローラ対１７６に引き込まれて矢印Ｆ方向に進行する。この状態から排紙ローラ対１７６が逆方向に回転すると、用紙は方向を反転して両面プリント用搬送路１７５を矢印Ｇ方向に進行する。用紙は、給紙トレイ１７８から、ピックアップローラ１７９によって１枚ずつ取り出されるようになっている。
用紙搬送路において、搬送ローラを駆動する駆動モータは、例えば低速のブラシレスモークが用いられる。また、中間転写ベルト１６９は色ずれ補正などが必要となるのでステップモータが用いられている。これらの各モータは、図示を省略している制御手段からの信号により制御される。
【００４２】
図の状態で、イエロー（Ｙ）の静電潜像が感光体ドラム１６５に形成され、現像ローラ１２８ａに高電圧が印加されることにより、感光体ドラム１６５にはイエローの画像が形成される。イエローの裏側および表側の画像がすべて中間転写ベルト１６９に担持されると、現像ロータリ１６１ａが９０度回転する。
中間転写ベルト１６９は１回転して感光体ドラム１６５の位置に戻る。次にシアン（Ｃ）の２面の画像が感光体ドラム１６５に形成され、この画像が中間転写ベルト１６９に担持されているイエローの画像に重ねて担持される。以下、同様にして現像ロータリ１６１の９０度回転、中間転写ベルト１６９への画像担持後の１回転処理が繰り返される。
【００４３】
４色のカラー画像担持には中間転写ベルト１６９は４回転して、その後に更に回転位置が制御されて二次転写ローラ１７１の位置で用紙に画像を転写する。給紙トレー１７８から給紙された用紙を搬送路１７４で搬送し、二次転写ローラ１７１の位置で用紙の片面に前記カラー画像を転写する。片面に画像が転写された用紙は前記のように排紙ローラ対１７６で反転されて、搬送径路で待機している。その後、用紙は適宜のタイミングで二次転写ローラ１７１の位置に搬送されて、他面に前記カラー画像が転写される。ハウジング１８０には、排気ファン１８１が設けられている。
【００４４】
なお、上述した発光装置を画像読取装置に適用してもよい。この画像読取装置は、対象物に光線を照射する発光部と、前記対象物によって反射された光線を読み取って画像信号を出力する読み取り部とを備え、上述した発光装置を前記発光部に用いたことを特徴とする。ここで、発光部が移動して読み取り部が固定であってもよいし、発光部と読み取り部が一体となって移動するもであってもよい。後者の場合には、読み取り部をＴＦＴで構成し、読み取り部と発光部を１枚の基板上に形成してもよい。このような画像読取装置としては、スキャナやバーコードリーダーが該当する。
【図面の簡単な説明】
【００４５】
【図１】本発明の発光装置の構成を示すブロック図である。
【図２】同装置の単位回路の回路図である。
【図３】同回路のタイミングチャートである。
【図４】同回路に用いるラッチ回路７０の等価回路図である。
【図５】変形例１に係る単位回路の回路図である。
【図６】変形例１に係る単位回路のタイミングチャートである。
【図７】変形例２に係る単位回路の回路図である。
【図８】変形例２に係る単位回路の回路図である。
【図９】変形例２に係る単位回路の回路図である。
【図１０】画像形成装置の一例を示す縦断側面図である。
【図１１】画像形成装置の他の例を示す縦断側面図である。
【符号の説明】
【００４６】
１０…発光装置（ヘッド部）、Ａ１〜Ａ３…領域、Ｐ１〜Ｐ８９…単位回路、Ｂ１〜Ｂ４０…画素ブロック、Ｌｓ１〜Ｌｓ４１…信号線、Ｌ１〜Ｌ８９…データ信号線、ＳＲ１〜ＳＲ４１…シフト信号、Ｄ１〜Ｄ８９…データ信号、６０…ＮＯＲ回路、６１…ＮＡＮＤ回路、ＣＴＬ…制御回路、ＰＸＬ…画素回路、８５…ＯＬＥＤ素子（発光素子）、１１０Ｙ，１１０Ｍ，１１０Ｃ，１１０Ｋ…感光体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006088510.tif 000010
【図９】
2006088510.tif 000011
【図１０】
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【図１１】
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