(57)【要約】【課題】  工程の簡略化を図りウェハプロセスに伴う不具合が確実に排除される半導体装置と、その製造方法を提供する。【解決手段】  金属からなるベース板３上にはんだ付けによって絶縁性基板５が載置され、その絶縁性基板５上に複数のダイオードチップ７ａとトランジスタチップ７ｂを含む半導体チップ７がマウントされている。半導体チップ７は、素子として形成された複数のダイオードを１行×４列のマトリクス状の素子群として分割されて取り出されている。半導体チップ７に形成された素子のうち、良品と判定された素子がボンディングワイヤ１３によって互いに電気的に接続されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
絶縁性基板の主表面に配設された複数の半導体チップと
複数の前記半導体チップを互いに電気的に接続する導電部材と
を有し、
複数の前記半導体チップのそれぞれは、連続する所定の基板部分にそれぞれ同一機能を有してマトリクス状に形成された複数の素子からなる素子群を含み、
前記導電部材は、前記素子群のうち良品と判定された素子を互いに電気的に接続する導電性ワイヤとされた、半導体装置。
【請求項２】
前記所定の基板部分は炭化珪素を主成分とするウェハからなる、請求項１記載の半導体装置。
【請求項３】
前記絶縁性基板には、不良品と判定された素子が特定の位置に配置されるように複数の前記半導体チップのそれぞれが配設された、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体チップにおける不良品と判定された素子には所定の目印が付された、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
炭化珪素を主成分とするウェハ上に、それぞれ同一機能を有する複数の素子を形成する工程と、
前記複数の素子のそれぞれの機能をテストして、良品素子と不良品素子とに選別する選別工程と、
前記ウェハを、それぞれ所定の数の前記素子からなる素子群を含む半導体チップとして分割する工程と、
分割された前記半導体チップのそれぞれを所定の絶縁性基板の表面に配設する配設工程と、
前記半導体チップにおける良品素子同士を導電性ワイヤにて電気的に接続する接続工程と
を備えた、半導体装置の製造方法。
【請求項６】
前記配設工程では、前記不良品素子が特定の位置に配置されるように前記半導体チップのそれぞれがマトリクス状に配設される、請求項５記載の半導体装置の製造方法。
【請求項７】
前記接続工程では、前記不良品素子の位置に関するデータに基づいて前記導電性ワイヤによる接続が行なわれる、請求項６記載の半導体装置の製造方法。
【請求項８】
前記選別工程では不良品の素子に識別マークが付される、請求項５〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記接続工程では、前記識別マークを画像認識することにより前記導電性ワイヤによる接続が行なわれる、請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＳｉＣウェハを適用した電力用の半導体装置と、その製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置は、ますます高性能化されるとともに多様化されて、さまざまな分野でその半導体装置を応用した製品が実用化されている。半導体装置のメインパーツである半導体チップでは、Ｓｉ、ＧａＡｓをはじめとする半導体材料に微細な加工を施すことにより機能が具体化されている。その半導体装置の高性能化を達成するために、高度な加工技術がますます求められている。
【０００３】
そのような状況のもとで、半導体装置の材料の一つとして、最近、ＳｉＣからなる新しい電力半導体用の材料が開発されつつあり、これまでにない高耐圧、高耐熱、低損失な電力用の半導体装置の実現が期待されている。
【０００４】
半導体チップの製造に求められる高度な加工技術は、半導体チップの製造をより困難なものにしており、ウェハから良品チップが得られる歩留まりの悪化を伴う。さらに、ウェハとして適用されるＳｉＣなどの素材では欠陥密度が高いために、加工に投入される前にすでに潜在的に不良箇所を含んでいる。そのため、このようなＳｉＣ等の素材では、潜在的に不良箇所を有していることに加えて加工の困難さが伴って、半導体チップの歩留まりがますます悪化してしまい、半導体チップのコストが上昇するという問題があった。
【０００５】
このような問題点を解消する技術の一つとして、たとえば特許文献１に記載の半導体装置がある。この半導体装置では、ウェハに複数の電力用のユニットが形成されて、そのユニットのそれぞれには、たとえばダイオードなどの所定の素子の電極層が形成され、さらに、その電極層を外部と接続するためのアルミニウム配線層が形成されている。
【０００６】
複数のユニットのうち、不良ユニットに位置する電極層においては、その電極層の上には絶縁層が形成されて、アルミニウム配線層とは電気的に接続されないようにされる。この絶縁層は、次のようにして形成される。まず、電力用のユニットのウェハプロセスが完了したウェハ上にレジストが塗布される。次に、あらかじめ記憶された不良ユニットのデータに基づいて露光装置により露光処理を施すことによって、不良ユニットに位置するレジスト部分が絶縁層として残される。
【０００７】
こうして、この半導体装置では、本来電極層の貫通孔を形成するためのレジストマスクを絶縁層として用いることで、絶縁層を別途形成することなく、不良ユニットの電極層とアルミニウム配線層との電気的な絶縁が図られている。
【特許文献１】特開２００４−１１１７５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の半導体装置では次のような問題点があった。すなわち、不良ユニットに位置する電極層を絶縁層にて覆うために、ウェハ上にレジストを塗布して露光処理を行い、そして、現像処理を施すといった一連のウェハプロセスを施さなければならず、工程が煩雑になるという問題があった。
【０００９】
そして、アルミニウム配線層を形成するためのウェハプロセスも必要とされて、このような絶縁層やアルミニウム配線層を形成するためのウェハプロセスに起因して、当初良品と判断されたユニットが不良ユニットになってしま、良品の半導体チップの採れ数が少なくなるおそれがあった。
【００１０】
本発明は、上記問題点を解決するためになされたものであり、その目的は工程の簡略化を図りウェハプロセスに伴う不具合が確実に排除される半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、複数の半導体チップと導電部材とを有している。複数の半導体チップは絶縁性基板の主表面に配設されている。導電部材は複数の半導体チップを互いに電気的に接続する。複数の半導体チップのそれぞれは、連続する所定の基板部分にそれぞれ同一機能を有してマトリクス状に形成された複数の素子からなる素子群を含んでいる。導電部材は、素子群のうち良品と判定された素子を互いに電気的に接続する導電性ワイヤとされる。
【００１２】
本発明に係る半導体装置の製造方法は以下の工程を備えている。炭化珪素を主成分とするウェハ上に、それぞれ同一機能を有する複数の素子を形成する。複数の素子のそれぞれの機能をテストして、良品素子と不良品素子とに選別する。ウェハを、それぞれ所定の数の素子からなる素子群を含む半導体チップとして分割する。分割された半導体チップのそれぞれを所定の絶縁性基板の表面に配設する。半導体チップにおける良品素子同士を導電性ワイヤにて電気的に接続する。
【発明の効果】
【００１３】
本発明に係る半導体装置によれば、所定の基板に形成された同一機能を有する複数の素子において、不良品と判定された素子も含めて所定数の素子からなる素子群としてその基板から取り出された半導体チップが絶縁性基板の上に配設されている。これにより、複数の素子の中から良品と判定された半導体チップだけを個々に取り出して、これらを絶縁性基板の上に配設する場合と比べて、アセンブリ時における半導体チップ同士の位置ずれが生じにくく、半導体チップ同士の位置ずれに伴う不具合を低減することができる。さらに、従来の半導体装置と比較すると、良品と判定された素子同士をワイヤボンディングによって電気的に接続することで、ウェハプロセスに伴う不具合を排除することができる。その結果、素子として良品と判定された素子が、そのようなウェハプロセスに起因する不具合によって不良品となってしまうのを確実に防止することができる。
【００１４】
本発明に係る半導体装置の製造方法によれば、所定の基板に形成された同一機能を有する複数の素子において、不良品と判定された素子も含めて所定数の素子からなる素子群としてその基板から取り出し、これを半導体チップとして絶縁性基板の上に配設している。これにより、従来の場合と比べて、アセンブリ時における半導体チップ同士の位置ずれが生じにくく、半導体チップ同士の位置ずれに伴う不具合を低減することができる。そして、ワイヤボンディングによって良品と判定された素子同士を電気的に接続することで、ウェハプロセスによって電気的に接続する場合と比べると、ウェハプロセスに伴う不具合を排除することができて、素子として良品と判定された素子が、そのようなウェハプロセスに起因する不具合によって不良品となってしまうのを防止することができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１
本発明の実施の形態１に係る半導体装置として、電力変換用の電力用半導体装置について説明する。図１に示すように、金属からなるベース板３上にはんだ付けによって絶縁性基板５が載置され、その絶縁性基板５上にはんだ付けによって、複数のダイオードチップ７ａとトランジスタチップ７ｂを含む半導体チップ７がマウントされている。後述するように、その半導体チップ７に形成された素子のうち、良品と判定された素子がボンディングワイヤ１３によって互いに電気的に接続されている。
【００１６】
また、ベース板３には金属バスバー９が配設され、その金属バスバー９の一部分はボンディングワイヤ１３によって半導体チップ７および絶縁性基板５と接続されている。絶縁性基板５にマウントされた半導体チップ７や金属バスバー９は、樹脂ケース１１に収容されている。樹脂ケース１１の内部はゲル１５が充填されて、そのゲル１５を覆うように蓋１７が装着されている。
【００１７】
次に、本半導体装置１に適用される半導体チップ７について詳しく説明する。一般に、電力用半導体装置では大電流を制御するために、半導体チップとしてはその占有面積が比較的大きい半導体チップが必要とされる。ところが、前述したように、ＳｉＣウェハは潜在的な不良箇所を含んでいるため、図２に示すように、ＳｉＣウェハに形成される半導体チップ一つあたりのサイズ、すなわち、占有面積が大きいほど、一つの半導体チップの領域内に不良箇所が存在する確率が高くなってしまい、半導体チップとしての歩留まりが下がってしまう。
【００１８】
一方、半導体チップ一つあたりの面積を小さくすることによって、一つの半導体チップの領域内に不良箇所が存在する確率は小さくなり、半導体チップとしての歩留まりは向上することになる。つまり、ＳｉＣウェハに含まれる不良箇所の数が同じあるとすると、一つあたりの半導体チップの面積が小さいほど、半導体チップとしての歩留まりは相対的に高くなる。
【００１９】
このような比較的占有面積の小さい半導体チップを適用して大電流を制御しようとすれば、大電流を制御するのに足りる所定の面積に相当する数の分だけ、良品と判定された半導体チップを絶縁性基板の上に配設する必要がある。
【００２０】
ところが、多くの半導体チップを一つの絶縁性基板に配設するには、半導体チップの位置精度を個々に確保することが困難になる。また、個々の半導体チップの位置精度を確保してはんだ付けしようとすると、隣接する半導体チップ同士の間隔を所定の間隔に保持する必要があり、半導体チップを配設する領域の面積が増大することになる。さらに、多くの半導体チップを個々に絶縁性基板に配設しようとすると、工数が増えてアセンブリコストが増加してしまうことになる。
【００２１】
そこで、このような問題点を解消するために、ＳｉＣウェハに形成された同一機能を有する複数の素子の中から良品と判定された半導体チップだけを個々に取り出す手法ではなく、本半導体装置１では、不良品と判定された素子も含めて所定数の素子からなる素子群として取り出された半導体チップが適用されている。より具体的には、図３および図４に示すように、素子として形成された複数のダイオードを１行×４列のマトリクス状の素子群８として分割されて取り出された半導体チップ７が適用されている。
【００２２】
一つの半導体チップ７を構成する４つの素子のうち、不良品の素子の数を１とすると、素子群８の中でその不良品の素子８８ｂが位置するモード（パターン）は、図３および図４における×印に示すように、２通りある。一方、４つの素子のうち不良品の素子の数が２以上の半導体チップについては、発生確率が非常に低いことと、他の半導体チップとの組合わせが煩雑になることから、この半導体装置では適用されていない。
【００２３】
なお、半導体チップにおける各素子の良不良の判定は、ウェハテストあるいはチップテストの際に行なわれ、不良品と判定された素子８８ｂには所定のバッドマーク（×印）が付され、良品と判定された素子８８ａには特に目印は付されない。また、バッドマークは認識できるものであれば、×印に限られない。
【００２４】
本半導体装置１では、図５および図６に示すように、４つの素子のうち一つの素子が不良品と判定された素子群８が一つの半導体チップ７とされて、そのような半導体チップ７が大電流を制御するのに必要とされる所定の面積を確保できるように絶縁性基板５上に複数配設されている。このとき、半導体チップとして、図３に示されるように向かって左端に不良品の素子８８ｂが位置する半導体チップ７と、その半導体チップを１８０°反転させて不良品の素子が右端に位置する半導体チップと、図４に示されるように左端から２番目に不良品の素子８８ｂが位置する半導体チップ７と、その半導体チップを１８０°反転させて不良品の素子が右端から２番目に位置する半導体チップとが絶縁性基板５上に配設されている。
【００２５】
すなわち、図５に示すように、半導体チップ７は、図３および図４に示される状態で絶縁性基板５に配設されるとともに、図３および図４に示される状態をそれぞれ１８０°反転させた状態で配設されている。特に、この場合には、不良品の素子８８ｂが対角線上に位置するように配置されている。
【００２６】
このように、半導体装置１では不良品と判定された素子の素子群における位置に基づいて、良品と判定された素子の位置関係が半導体装置ごとで同じになるように絶縁性基板５に半導体チップ７が配設されている。
【００２７】
その半導体チップ７では、素子としてダイオードが形成され、構造的には、図６に示すように、ＳｉＣ基板（ｎ型半導体）上にエピタキシャル層２２が形成されている。エピタキシャル層２２の表面にｐ型層２３が形成され、隣り合う素子同士が電気的に絶縁されている。そのエピタキシャル層２２上にバリアメタル２４を介在させて電極層２５が形成されている。電極層２５の表面を露出するように保護膜２６が形成されている。配設された各半導体チップ７を構成する素子群のうち、良品と判定された素子８８ａに対してボンディングワイヤ１３がボンディングされている。
【００２８】
このとき、図５に示すように、第１列目に位置する良品と判定された素子８８ａ同士がボンディングワイヤ１３ａによって、第２列目に位置する良品と判定された素子８８ａ同士がボンディングワイヤ１３ｂによって、第３列目に位置する良品と判定された素子８８ａ同士がボンディングワイヤ１３ｃによって、第４列目に位置する良品と判定された素子８８ａ同士がボンディングワイヤ１３ｄによって、それぞれ互いに電気的に接続される。
【００２９】
こうして、半導体装置１では、各半導体チップ７において不良品と判定された素子８８ｂを外して良品と判定された素子８８ａが電気的に並列に接続されて、大電流を制御するための素子として所定の面積が確保されることになる。
【００３０】
上述した半導体装置では、ＳｉＣウェハに形成された同一機能を有する複数の素子において、不良品と判定された素子も含めて所定数の素子からなる素子群としてそのＳｉＣウェハから取り出された半導体チップが絶縁性基板の上に配設されている。これにより、ＳｉＣウェハに形成された複数の素子の中から良品と判定された半導体チップだけを個々に取り出して、これらを絶縁性基板の上に配設する場合と比べて、アセンブリ時における半導体チップ同士の位置ずれが生じにくく、半導体チップ同士の位置ずれに伴う不具合を低減することができる。
【００３１】
また、半導体チップを構成する素子群のうち良品と判定された素子の位置が半導体装置ごとで所定の位置になるように、個々の半導体チップが配設されることで、一般的なワイヤボンディング装置を用いて良品と判定された素子同士を容易に電気的に接続することができる。
【００３２】
そして、ウェハプロセスにより不良品と判定された素子の上に絶縁膜を形成し、良品と判定された素子同士をアルミニウム配線により電気的に接続する従来の半導体装置と比較すると、良品と判定された素子同士をワイヤボンディングによって電気的に接続することで、ウェハプロセスに伴う不具合を排除することができる。その結果、素子として良品と判定された素子が、そのようなウェハプロセスに起因する不具合によって不良品となってしまうのを確実に防止することができる。
【００３３】
特に、ＳｉＣウェハを適用した素子としてのダイオードでは、Ｓｉウェハを適用したダイオードの場合と比較すると、高い耐圧が得られ、また、損失も低くより高い耐熱性が得られる。
【００３４】
なお、上述した半導体装置では、半導体チップを構成する素子群として、１行×４列のマトリクス状の素子群を例に挙げたが、この行数や列数はこれに制限されるものではない。また、その素子群として、不良と判定された素子を１つ含む場合を例に挙げて説明したが、すべて良品の素子からなる素子群によて構成される半導体チップや、２つ以上の不良品を含む素子群からなる半導体チップを適用してもよい。この場合にも、良品と判定された素子の位置が半導体装置ごとで同じになるように半導体チップをそれぞれ配設することで、その良品と判定された素子を容易にワイヤボンディングによって電気的に接続することができる。
【００３５】
実施の形態２
前述した半導体装置では、半導体チップを構成する素子群として、１行×４列のマトリクス状の素子群を例に挙げて説明した。ここでは、４行×４列のマトリクス状の素子群を例に挙げて説明する。
【００３６】
本半導体装置では、図７および図８に示すように、ＳｉＣウェハに形成された素子を４行×４列のマトリクス状の素子群８として分割されて取り出された半導体チップ７が適用されている。その半導体チップ７では、不良と判定された素子８８ｂは素子群においてランダムに位置している。良品と判定された素子８８ａがボンディングワイヤ１３（１３ａ，１３ｂ，１３ｃ，１３ｄ）によって列ごとに電気的に接続されている。特に、この半導体チップ７では、不良と判定された素子８８ｂにはバッドマーク（×印）が付されていることが好ましい。なお、これ以外の構造については、前述した半導体装置の構造と同様なので、同一部材には同一符号を付しその説明を省略する。
【００３７】
ワイヤをボンディングする際には、半導体チップにおいて不良品と判定された素子の位置に関する情報とその半導体チップの絶縁性基板における位置に関する情報に基づいて、不良品と判定された素子を外して良品と判定された素子だけにワイヤをボンディングすることができる。
【００３８】
また、ワイヤボンディングを行なう際に、素子に付されたバッドマークを画像認識することによって、不良品と判定された素子を外して良品と判定された素子だけにワイヤをボンディングすることもできる。
【００３９】
上述した半導体装置では、前述した半導体装置における効果に加えて次のような効果が得られる。すなわち、半導体チップの素子群を構成する素子の数（マトリクスの行数および列数）を増やすことにより、半導体チップを絶縁性基板に配設する際の位置ずれをさらに抑制することができる。また、絶縁性基板に配設する半導体チップの数も低減することができて、アセンブリ工数を削減することができる。
【００４０】
さらに、半導体チップとして廃棄される分がほとんどなくなるため、実質的な歩留まりが向上する。また、電力用途における制御電流量などの半導体装置の使用に応じて、複数の半導体チップを配設してワイヤをボンディングする場合もあり、この場合には、半導体チップにおける良品と判定された素子の位置が異なることを許容するものである。
【００４１】
実施の形態３
ここでは、半導体装置の製造方法の一例について説明する。まず、ＳｉＣウェハにそれぞれ同一機能を有する、たとえばダイオードなどの複数の素子が形成される。その複数の素子に対して、図９に示すように、素子が良品であるか否かのウェハテストが行なわれる（ステップＳ１）。次に、ＳｉＣウェハを所定数の素子を含む素子群を構成するようにダイシングすることにより、半導体チップが取り出される（ステップＳ２）。その後、必要に応じて半導体チップ内の素子の良不良が判定される（ステップＳ３）。こうして、不良品と判定された素子の位置に関する情報が電子データとして取得されることになる（ステップＳ５）。
【００４２】
次に、半導体チップが絶縁性基板の上に配設（ダイボンド）される（ステップＳ４）。次に、不良品と判定された素子の位置に関する電子データに基づいて良品と判定された素子の位置が求められ（ステップＳ６）、その求められた位置に基づいて良品と判定された素子同士がワイヤボンディングによって電気的に接続される（ステップＳ７）。その後、ワイヤボンディングされた半導体チップを配設した絶縁性基板をベース板に配設し所定のパッケージを行なうことによって、図１に示される半導体装置が完成する。
【００４３】
上述した半導体装置の製造方法によれば、ＳｉＣウェハに形成された同一機能を有する複数の素子において、不良品と判定された素子も含めて所定数の素子からなる素子群としてそのＳｉＣウェハから取り出し、これを半導体チップとして絶縁性基板の上に配設している。これにより、ＳｉＣウェハに形成された複数の素子の中から良品と判定された半導体チップだけを個々に取り出して、これらを絶縁性基板の上に配設する場合と比べて、アセンブリ時における半導体チップ同士の位置ずれが生じにくく、半導体チップ同士の位置ずれに伴う不具合を低減することができる。
【００４４】
また、電子データにより良品と判定された素子の位置を把握することで、ワイヤボンディングを容易に行なうことができる。さらに、ワイヤボンディングによって良品と判定された素子同士を電気的に接続することで、ウェハプロセスによって電気的に接続する場合と比べると、ウェハプロセスに伴う不具合を排除することができて、素子として良品と判定された素子が、そのようなウェハプロセスに起因する不具合によって不良品となってしまうのを確実に防止することができる。
【００４５】
変形例
ここでは、不良品と判定された素子を画像により認識する場合を例に挙げて説明する。まず、ＳｉＣウェハにそれぞれ同一機能を有する複数の素子が形成され、その複数の素子に対して、図１０に示すように、素子が良品であるか否かのウェハテストが行なわれる（ステップＴ１）。次に、不良品と判定された素子にバッドマークが付される（ステップＴ２）。バッドマークとして、たとえば所定のインク等が素子の上に塗布される。
【００４６】
次に、ＳｉＣウェハを所定数の素子を含む素子群を構成するようにダイシングすることにより、半導体チップが取り出される（ステップＴ３）。その後、必要に応じて半導体チップ内の素子の良不良が判定される（ステップＴ４）。不良品と判定された素子には、先ほどと同様にバッドマークが付される（ステップＴ５）。
【００４７】
次に、半導体チップが絶縁性基板の上に配設（ダイボンド）される（ステップＴ６）。次に、ワイヤボンディングが行なわれる（ステップＴ７）。このとき、不良品と判定された素子にワイヤがボンディングされないように、一つ一つの素子を画像にて認識（ステップＴ８）してバッドマークが付された不良品の素子を検出（ステップＴ９）しながら、良品と判定された素子同士だけにワイヤがボンディングされることになる。その後、ワイヤボンディングされた半導体チップを配設した絶縁性基板をベース板に配設し所定のパッケージを行なうことによって、図１に示される半導体装置が完成する。
【００４８】
特に、この製造方法では、半導体チップの素子群を構成する素子の数が比較的多く、不良品と判定される素子の位置が半導体チップにおいてランダムになるような場合に、そのような不良と判定された素子を外して良品と判定された素子同士を電気的に接続するのに適している。
【００４９】
なお、今回開示された実施の形態は例示であって、これに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】同実施の形態において、半導体チップのサイズと歩留まりとの関係を示すグラフである。
【図３】同実施の形態において、半導体チップを構成する素子群を示す第１の平面図である。
【図４】同実施の形態において、半導体チップを構成する素子群を示す第２の平面図である。
【図５】同実施の形態において、絶縁性基板に配設された半導体チップを示す部分平面図である。
【図６】同実施の形態において、図５に示す断面線ＶＩ−ＶＩにおける断面図である。
【図７】本発明の実施の形態２に係る半導体装置における半導体チップを示す部分平面図である。
【図８】同実施の形態において、図７に示す断面線ＶＩＩＩ−ＶＩＩＩにおける断面図である。
【図９】本発明の実施の形態３に係る半導体装置の製造方法の主なフローを示す図である。
【図１０】同実施の形態において、変形例に係る半導体装置の製造方法の主なフローを示す図である。
【符号の説明】
【００５１】
１  半導体装置、３  ベース板、５  絶縁性基板、７ａ  ダイオードチップ、７ｂ  トランジスタチップ、８  素子群、８８  素子、９  金属バスバー、１１  樹脂ケース、１３，１３ａ，１３ｂ，１３ｃ，１３ｄ  ボンディングワイヤ、１５  ゲル、１７  蓋、２１  ＳｉＣ基板、２２  エピタキシャル層  ２３  ｐ層、２４  バリアメタル、２５  電極層、２６  保護膜。
【図１】
2006332360.tif 000003
【図２】
2006332360.tif 000004
【図３】
2006332360.tif 000005
【図４】
2006332360.tif 000006
【図５】
2006332360.tif 000007
【図６】
2006332360.tif 000008
【図７】
2006332360.tif 000009
【図８】
2006332360.tif 000010
【図９】
2006332360.tif 000011
【図１０】
2006332360.tif 000012