(57)【要約】    【課題】  長期間の使用後もトランジスタの動作が安定な半導体装置、この半導体装置を備えた液晶ディスプレイパネル及び電子機器、並びに前記半導体装置の製造方法を提供する。    【解決手段】  トランジスタＴ５はそのしきい値電圧の絶対値が増加する方向に変動するように使用されるものであり、トランジスタＴ６はそのしきい値電圧の絶対値が低下する方向に変動するように使用されるものである。トランジスタＴ５のチャネル領域６には、リンを１×１０１２ｃｍ−２の濃度で導入し、トランジスタＴ６のチャネル領域６には、リンを３×１０１２ｃｍ−２の濃度で導入する。これにより、トランジスタＴ５の作製当初のしきい値電圧の絶対値を、トランジスタＴ６の初期しきい値の絶対値よりも小さくする。【選択図】  図３
2006332109.tif 000002
【特許請求の範囲】
【請求項１】
回路設計上の所要しきい値を基にトランジスタの初期しきい値を決める際に、使用によってしきい値電圧の絶対値が増加する回路位置には前記所要しきい値の許容範囲の下限側の初期しきい値を有するトランジスタを配置し、使用によってしきい値電圧の絶対値が減少する回路位置には前記所要しきい値の許容範囲の上限側の初期しきい値を有するトランジスタを配置することを特徴とする半導体装置。
【請求項２】
１回路において回路設計上の所要しきい値が同一の複数のトランジスタが配置されている半導体装置において、前記複数のトランジスタのうち、使用によってしきい値電圧の絶対値が増加する回路位置には、前記所要しきい値の許容範囲の下限側の初期しきい値を有するトランジスタが配置され、使用によってしきい値電圧の絶対値が減少する回路位置には、前記所要しきい値の許容範囲の上限側の初期しきい値を有するトランジスタが配置されていることを特徴とする半導体装置。
【請求項３】
前記トランジスタはＰチャネル型トランジスタであり、前記使用によってしきい値電圧の絶対値が増加する回路位置は高電位電源電位側に位置し、前記使用によってしきい値電圧の絶対値が減少する回路位置は低電位電源電位側に位置することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記許容範囲下限側の初期しきい値を有するトランジスタのチャネル領域の不純物濃度が、前記許容範囲上限側の初期しきい値を有するトランジスタのチャネル領域の不純物濃度と異なっていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記許容範囲下限側の初期しきい値を有するトランジスタのチャネル領域の長さが、前記許容範囲上限側の初期しきい値を有するトランジスタのチャネル領域の長さよりも短いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
同一基板上に形成されたものであり、前記許容範囲下限側の初期しきい値を有するトランジスタ又は前記許容範囲上限側の初期しきい値を有するトランジスタと前記基板との間に局所的に配置されその熱伝導率が前記基板とは異なる材料により形成された膜を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項７】
前記トランジスタが絶縁基板上に形成された薄膜トランジスタであることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
相互に離隔して且つ平行に配置された第１及び第２の基板と、前記第１の基板と前記第２の基板との間に配置された液晶層と、を有し、前記第１の基板が、基体と、この基体における前記第２の基板に対向する側の表面上に形成された請求項１乃至７のいずれか１項に記載の半導体装置と、を有することを特徴とする液晶ディスプレイパネル。
【請求項９】
請求項８に記載の液晶ディスプレイパネルを有することを特徴とする電子機器。
【請求項１０】
請求項１乃至７のいずれか１項に記載の半導体装置を有することを特徴とする電子機器。
【請求項１１】
基板上にトランジスタを形成する工程を有し、回路設計上の所要しきい値を基にトランジスタの初期しきい値を決める際に、使用によってしきい値電圧の絶対値が増加する回路位置には前記所要しきい値の許容範囲の下限側の初期しきい値を有するトランジスタを配置し、使用によってしきい値電圧の絶対値が減少する回路位置には前記所要しきい値の許容範囲の上限側の初期しきい値を有するトランジスタを配置することを特徴とする半導体装置の製造方法。
【請求項１２】
１回路において回路設計上の所要しきい値が同一の複数のトランジスタが配置されている半導体装置の製造方法において、基板上にトランジスタを形成する工程を有し、前記複数のトランジスタのうち、使用によってしきい値電圧の絶対値が増加する回路位置には、前記所要しきい値の許容範囲の下限側の初期しきい値を有するトランジスタが配置され、使用によってしきい値電圧の絶対値が減少する回路位置には、前記所要しきい値の許容範囲の上限側の初期しきい値を有するトランジスタが配置されていることを特徴とする半導体装置。
【請求項１３】
前記トランジスタはＰチャネル型トランジスタであり、前記使用によってしきい値電圧の絶対値が増加する回路位置は高電位電源電位側に位置し、前記使用によってしきい値電圧の絶対値が減少する回路位置は低電位電源電位側に位置することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記トランジスタを形成する工程は、基板上に半導体膜を形成する工程と、この半導体膜をパターニングして前記トランジスタの能動層を区画する工程と、この能動層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上における前記能動層の直上域の一部にゲート電極を形成する工程と、前記能動層における前記ゲート電極の直下域を除く領域の少なくとも一部に不純物を注入してソース・ドレイン領域を形成する工程と、を有し、前記半導体膜を形成する工程において、前記許容範囲下限側の初期しきい値を有するトランジスタのチャネル領域となる予定の領域の不純物濃度を、前記許容範囲上限側の初期しきい値を有するトランジスタのチャネル領域となる予定の領域の不純物濃度と異ならせることを特徴とする請求項１１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記トランジスタを形成する工程は、基板上に半導体膜を形成する工程と、この半導体膜をパターニングして前記トランジスタの能動層を区画する工程と、この能動層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上における前記能動層の直上域の一部にゲート電極を形成する工程と、前記能動層における前記ゲート電極の直下域を除く領域の少なくとも一部に不純物を注入してソース・ドレイン領域を形成する工程と、を有し、前記ソース・ドレイン領域を形成する工程において、前記許容範囲下限側の初期しきい値を有するトランジスタのチャネル領域の長さを前記許容範囲上限側の初期しきい値を有するトランジスタのチャネル領域の長さよりも短くすることを特徴とする請求項１１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記トランジスタを形成する工程は、基板上における前記許容範囲下限側の初期しきい値を有するトランジスタ又は前記許容範囲上限側の初期しきい値を有するトランジスタが形成される予定の領域にその熱伝導率が前記基板とは異なる材料により形成された膜を局所的に形成する工程と、前記基板上に非晶質半導体膜を形成する工程と、この非晶質半導体膜をレーザで照射することにより結晶化させて半導体膜を形成する工程と、この半導体膜をパターニングして前記トランジスタの能動層を区画する工程と、この能動層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上における前記能動層の直上域の一部にゲート電極を形成する工程と、前記能動層における前記ゲート電極の直下域を除く領域の少なくとも一部に不純物を注入してソース・ドレイン領域を形成する工程と、を有することを特徴とする請求項１１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の同一導電型のトランジスタを備えた半導体装置、この半導体装置を備えた液晶ディスプレイパネル及び電子機器、並びに前記半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、メモリ及びＣＰＵ（Central Processing Unit：中央処理装置）等を作製するために、シリコンウエハの表面に所謂ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）工程によってトランジスタを形成する技術が開発されている。このようなトランジスタは、メモリの大容量化並びにＣＰＵの高速化及び低電力化等を推進するために、従来に比べて一層の微細化及び低電圧化が図られている。
【０００３】
一方、近時、液晶ディスプレイパネルの大画面化、高解像度化及び低電力化等を目的として、薄膜トランジスタの開発が盛んに行われている。このような薄膜トランジスタは、一般的には、液晶ディスプレイパネルの基板である絶縁基板上に半導体層を形成し、この半導体層を能動層として用いることにより構成される。このような薄膜トランジスタとしては、例えば、水素化アモルファスシリコンにより能動層を形成したもの、及び多結晶シリコン（ポリシリコン）により能動層を形成したもの等が実用化されている。
【０００４】
多結晶シリコンにより能動層を形成した薄膜トランジスタには、高温ポリシリコン薄膜トランジスタ及び低温ポリシリコン薄膜トランジスタがある。高温ポリシリコン薄膜トランジスタは、石英からなる基体を使用して、上述のＬＳＩ工程と同様の１０００℃程度の熱処理工程によって作製されるものである。なお、高温ポリシリコン薄膜トランジスタには、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）負荷型ＳＲＡＭ（Static Random Access Memory）のように、シリコンウエハ上に積層されたポリシリコン薄膜トランジスタもある。
【０００５】
一方、低温ポリシリコン薄膜トランジスタは、融点が低くアルカリ金属が含有されていないガラスからなる基体を使用して、５００℃程度の熱処理工程によって作製されるものである。例えば、特許文献１（特開平９−１１６１５９号公報）及び特許文献２（特開平１０−２４２４７１号公報）に開示されているように、低温ポリシリコン薄膜トランジスタは、絶縁性基板上に形成されたソース・ドレイン電極、チャネルとなるポリシリコン層、ゲート絶縁膜及びゲート電極を備えている。そして、その製造に際しては、ソース・ドレイン領域の不純物の活性化を目的とした５００℃程度の活性化処理、ポリシリコン層の水素パッシベーションを目的とした３００℃程度の水素プラズマ処理、及びドライエッチング工程等で導入されたプラズマダメージを修復するための２００乃至３００℃程度の熱処理が行われることが多い。近時、このような低温ポリシリコン薄膜トランジスタも、液晶ディスプレイパネルの駆動素子として実用化されるようになっている。
【０００６】
【特許文献１】特開平９−１１６１５９号公報
【特許文献２】特開平１０−２４２４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の従来の技術には以下に示すような問題点がある。低温ポリシリコン薄膜トランジスタは、従来のＬＳＩ工程によって作製されたトランジスタと比べると、理解されていない現象、例えば、動作状態及び劣化モード等が多い。その原因として、低温ポリシリコン薄膜トランジスタは、素子特性を決定するＭＯＳ（Metal Oxide Semiconductor：金属−酸化物−半導体）界面、より具体的には、ＯＳ（酸化物−半導体）界面が、ＬＳＩ工程によって作製されたトランジスタと異なることが挙げられる。即ち、ＬＳＩ工程によって作製されたトランジスタにおいては、ＯＳ界面が単結晶シリコンと良質な熱酸化膜とによって形成されているのに対し、低温ポリシリコン薄膜トランジスタにおいては、ＯＳ界面が、配向方向がランダムな多結晶シリコンと水分（より具体的には−ＯＨ基）を多量に含んだ二酸化シリコン膜とによって形成されている。
【０００８】
多結晶シリコンは単結晶シリコンと比べて、Ｓｉ原子の未結合手（ダングリングボンド）が多数存在し、電気的にはキャリアのトラップとして働く。このようなトラップとしての作用を解消するためには、プラズマ水素化処理により、未結合手を水素により終端させる方法がとられる。しかし、このようにして形成された水素−シリコン結合は必ずしも安定せず、電界の印加等によって解離及び再結合が生じる事がある。一方、二酸化シリコン膜についても、−ＯＨ基の存在は絶縁膜中の固定電荷密度の増大をもたらす。また、−ＯＨ基が存在することにより、電界の印加等によるＳｉ−ＯＨ結合の解離及び再結合が生じ、安定的なトランジスタ動作の妨げとなることがある。
【０００９】
このように、低温ポリシリコン薄膜トランジスタはそのＯＳ界面が電界の印加によって劣化しやすい。このため、低温ポリシリコン薄膜トランジスタは、長期間の使用によりその特性が作製当初の特性から変動してしまい、動作が不安定になることがある。
【００１０】
本発明はかかる問題点に鑑みてなされたものであって、長期間の使用後もトランジスタの動作が安定な半導体装置、この半導体装置を備えた液晶ディスプレイパネル及び電子機器、並びに前記半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、回路設計上の所要しきい値を基にトランジスタの初期しきい値を決める際に、使用によってしきい値電圧の絶対値が増加する回路位置には前記所要しきい値の許容範囲の下限側の初期しきい値を有するトランジスタを配置し、使用によってしきい値電圧の絶対値が減少する回路位置には前記所要しきい値の許容範囲の上限側の初期しきい値を有するトランジスタを配置することを特徴とする。
【００１２】
本発明においては、使用によってしきい値電圧の絶対値が増加する回路位置には所要しきい値の許容範囲下限側の初期しきい値を有するトランジスタを配置し、しきい値電圧の絶対値が減少する回路位置には許容範囲上限側の初期しきい値を有するトランジスタを配置することにより、半導体装置を使用することにより各トランジスタのしきい値が変動しても、両トランジスタのしきい値の差が大きくなることを抑制することができる。
【００１３】
本発明に係る他の半導体装置は、１回路において回路設計上の所要しきい値が同一の複数のトランジスタが配置されている半導体装置において、前記複数のトランジスタのうち、使用によってしきい値電圧の絶対値が増加する回路位置には、前記所要しきい値の許容範囲の下限側の初期しきい値を有するトランジスタが配置され、使用によってしきい値電圧の絶対値が減少する回路位置には、前記所要しきい値の許容範囲の上限側の初期しきい値を有するトランジスタが配置されていることを特徴とする。
【００１４】
また、前記トランジスタはＰチャネル型トランジスタであり、前記使用によってしきい値電圧の絶対値が増加する回路位置は高電位電源電位側に位置し、前記使用によってしきい値電圧の絶対値が減少する回路位置は低電位電源電位側に位置であってもよい。
【００１５】
更に、前記許容範囲下限側の初期しきい値を有するトランジスタのチャネル領域の不純物濃度が、前記許容範囲上限側の初期しきい値を有するトランジスタのチャネル領域の不純物濃度と異なっていてもよい。これにより、トランジスタの初期しきい値に差をつけることができる。
【００１６】
又は、前記許容範囲下限側の初期しきい値を有するトランジスタのチャネル領域の長さが、前記許容範囲上限側の初期しきい値を有するトランジスタのチャネル領域の長さよりも短くてもよい。これにより、トランジスタの初期しきい値に差をつけることができる。
【００１７】
又は、本発明に係る半導体装置が同一基板上に形成されたものであり、前記許容範囲下限側の初期しきい値を有するトランジスタ又は前記許容範囲上限側の初期しきい値を有するトランジスタと前記基板との間に局所的に配置されその熱伝導率が前記基板とは異なる材料により形成された膜を有していてもよい。これにより、トランジスタの初期しきい値に差をつけることができる。
【００１８】
本発明に係る液晶ディスプレイパネルは、相互に離隔して且つ平行に配置された第１及び第２の基板と、前記第１の基板と前記第２の基板との間に配置された液晶層と、を有し、前記第１の基板が、基体と、この基体における前記第２の基板に対向する側の表面上に形成された前記半導体装置と、を有することを特徴とする。
【００１９】
本発明に係る電子機器は、前記液晶ディスプレイパネルを有することを特徴とする。
【００２０】
本発明に係る他の電子機器は、前記半導体装置を有することを特徴とする。
【００２１】
本発明に係る半導体装置の製造方法は、基板上にトランジスタを形成する工程を有し、回路設計上の所要しきい値を基にトランジスタの初期しきい値を決める際に、使用によってしきい値電圧の絶対値が増加する回路位置には前記所要しきい値の許容範囲の下限側の初期しきい値を有するトランジスタを配置し、使用によってしきい値電圧の絶対値が減少する回路位置には前記所要しきい値の許容範囲の上限側の初期しきい値を有するトランジスタを配置することを特徴とする。
【００２２】
本発明に係る他の半導体装置の製造方法は、１回路において回路設計上の所要しきい値が同一の複数のトランジスタが配置されている半導体装置の製造方法において、基板上にトランジスタを形成する工程を有し、前記複数のトランジスタのうち、使用によってしきい値電圧の絶対値が増加する回路位置には、前記所要しきい値の許容範囲の下限側の初期しきい値を有するトランジスタが配置され、使用によってしきい値電圧の絶対値が減少する回路位置には、前記所要しきい値の許容範囲の上限側の初期しきい値を有するトランジスタが配置されていることを特徴とする。
【００２３】
また、前記トランジスタを形成する工程は、基板上における前記許容範囲下限側の初期しきい値を有するトランジスタ又は前記許容範囲上限側の初期しきい値を有するトランジスタが形成される予定の領域にその熱伝導率が前記基板とは異なる材料により形成された膜を局所的に形成する工程と、前記基板上に非晶質半導体膜を形成する工程と、この非晶質半導体膜をレーザで照射することにより結晶化させて半導体膜を形成する工程と、この半導体膜をパターニングして前記トランジスタの能動層を区画する工程と、この能動層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上における前記能動層の直上域の一部にゲート電極を形成する工程と、前記能動層における前記ゲート電極の直下域を除く領域の少なくとも一部に不純物を注入してソース・ドレイン領域を形成する工程と、を有していてもよい。これにより、トランジスタの間で、非晶質半導体膜を結晶化させる際の冷却速度を異ならせることができ、チャネル領域の結晶粒径を異ならせることができる。この結果、使用によってしきい値電圧の絶対値が増加する回路位置には所要しきい値の許容範囲下限側の初期しきい値を有するトランジスタを配置し、使用によってしきい値電圧の絶対値が減少する回路位置には所要しきい値の許容範囲上限側の初期しきい値を有するトランジスタを配置することができる。
【発明の効果】
【００２４】
本発明によれば、使用によってしきい値電圧の絶対値が増加する回路位置には所要しきい値の許容範囲下限側の初期しきい値を有するトランジスタを配置し、使用によってしきい値電圧の絶対値が減少する回路位置には所要しきい値の許容範囲上限側の初期しきい値を有するトランジスタを配置することにより、半導体装置を長期間使用しても、両トランジスタのしきい値が許容範囲から逸脱することを防止でき、半導体装置の動作が不安定になることを防止できる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は、本実施形態に係る半導体装置を示すブロック図であり、図２は、図１に示すシフトレジスタを示す回路図であり、図３は、図２に示すトランジスタを示す断面図である。
【００２６】
図１に示すように、本実施形態に係る半導体装置は、液晶ディスプレイパネルのＴＦＴ基板に形成されたゲートドライバＰＭＯＳ回路である。以下、この回路を走査回路１という。走査回路１は、ガラス基板２（図３参照）上に設けられたものである。この走査回路１においては、相互に直列に接続された複数のシフトレジスタ（ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・）が設けられている。初段のシフトレジスタＳＲ１には、スタートパルスＳＴが入力され、２段目以降のシフトレジスタには前段のシフトレジスタの出力が入力されるようになっている。
【００２７】
また、各シフトレジスタには３つのクロック信号Ｃ１乃至Ｃ３の中から２つのクロック信号が入力されるようになっている。即ち、ｋを０以上の整数とするとき、（３ｋ＋１）段目のシフトレジスタにはクロック信号Ｃ３及びＣ１が入力され、（３ｋ＋２）段目のシフトレジスタにはクロック信号Ｃ１及びＣ２が入力され、（３ｋ＋３）段目のシフトレジスタにはクロック信号Ｃ２及びＣ３が入力されるようになっている。更に、各シフトレジスタには、電源電位ＶＤＤが供給されるようになっている。シフトレジスタＳＲ１は、クロック信号Ｃ１によってスタートパルスＳＴを位相シフトした出力ＯＵＴ１を出力するものであり、シフトレジスタＳＲ２は、クロック信号Ｃ２によってシフトレジスタＳＲ１の出力ＯＵＴ１を位相シフトした出力ＯＵＴ２を出力するものであり、シフトレジスタＳＲｎ（ｎは２以上の整数）は、シフトレジスタＳＲ（ｎ−１）の出力ＯＵＴ（ｎ−１）を位相シフトした出力ＯＵＴｎを出力するものである。このようにして、クロック信号に同期して出力が位相シフトされて転送されていくようになっている。
【００２８】
図２に示すように、シフトレジスタＳＲ１においては、６個のトランジスタＴ１乃至Ｔ６が設けられている。トランジスタＴ１乃至Ｔ６はガラス基板２（図３参照）上に形成された薄膜トランジスタであり、いずれも同じ電流駆動能力を持つＰチャネル型トランジスタである。トランジスタＴ１、Ｔ３及びＴ５の夫々のソース・ドレインのうち一方には、電源電位ＶＤＤが印加されるようになっており、他方は夫々トランジスタＴ２、Ｔ４及びＴ６のソース・ドレインの一方に接続されている。トランジスタＴ２のソース・ドレインの他方には、スタートパルスＳＴが印加されるようになっており、トランジスタＴ４のソース・ドレインの他方には、クロックＣ３が印加されるようになっており、トランジスタＴ６のソース・ドレインの他方には、クロックＣ１が印加されるようになっている。
【００２９】
また、トランジスタＴ２及びＴ３のゲートには、スタートパルスＳＴが印加されるようになっており、トランジスタＴ４のゲートには、クロックＣ３が印加されるようになっており、トランジスタＴ６のゲートには、トランジスタＴ１とトランジスタＴ２との間のノードＮ１が接続されており、トランジスタＴ１及びＴ５のゲートには、トランジスタＴ３とトランジスタＴ４との間のノードＮ２が接続されている。更に、トランジスタＴ５とトランジスタＴ６との間のノードの電位が、出力ＯＵＴ１として出力されるようになっている。
【００３０】
以下、各トランジスタの機能について説明する。トランジスタＴ２はスタートパルスＳＴがＬｏｗレベルのときに導通状態となって、スタートパルスＳＴのＬｏｗレベルからしきい値（Ｖｔ）分上がった電位をノードＮ１に供給するものである。トランジスタＴ４は、クロック信号Ｃ３がＬｏｗレベルのときに導通状態となって、クロック信号Ｃ３のＬｏｗレベルからＶｔ分上がった電位をノードＮ２に供給するものである。トランジスタＴ５はノードＮ２の電位が（Ｌｏｗレベル＋Ｖｔ）のときに導通状態となって、出力ＯＵＴ１にＨｉｇｈレベルを供給するものである。トランジスタＴ６はノードＮ１の電位が低い電位（Ｌｏｗレベル＋Ｖｔ又はＬｏｗレベルより更に低い電圧）のときに導通状態となって、クロック信号Ｃ１の電位を出力ＯＵＴ１に供給するものである。トランジスタＴ３はスタートパルスＳＴがＬｏｗレベルのときに導通状態となって、ノードＮ２にＨｉｇｈレベルを供給するものである。トランジスタＴ１はノードＮ２の電位が（Ｌｏｗレベル＋Ｖｔ）のときに導通状態となって、ノードＮ１にＨｉｇｈレベルを供給するものである。
【００３１】
２段目以降のシフトレジスタＳＲｎ（ｎは２以上の整数）の構成も、シフトレジスタＳＲ１と同様である。但し、入力される信号が異なっている。即ち、シフトレジスタＳＲ１にスタートパルスＳＴが入力される替わりに、シフトレジスタＳＲｎには前段のシフトレジスタＳＲ（ｎ−１）の出力ＯＵＴ（ｎ−１）が入力されるようになっている。また、クロック信号としては、ｋを０以上の整数とするとき、シフトレジスタＳＲ（３ｋ＋１）にはクロック信号Ｃ３及びＣ１が入力され、シフトレジスタＳＲ（３ｋ＋２）にはクロック信号Ｃ１及びＣ２が入力され、シフトレジスタＳＲ（３ｋ＋３）にはクロック信号Ｃ２及びＣ３が入力されるようになっている。
【００３２】
図３は、走査回路１を示す断面図であり、図２に示すトランジスタＴ５及びＴ６を示すものである。図３に示すように、走査回路１はガラス基板２上に設けられている。即ち、ガラス基板２上には、基板保護膜となる酸化シリコン膜３が設けられており、その上には、アイランド状の多結晶シリコン膜４が局所的に設けられている。多結晶シリコン膜４は、トランジスタの能動層となるものである。多結晶シリコン膜４の両端部は、ソース・ドレイン領域５となっている。また、多結晶シリコン膜４の中央部は、チャネル領域６となっている。更に、ソース・ドレイン領域５とチャネル領域６との間の部分は、ＬＤＤ（Lightly Doped Drain：低不純物濃度ドレイン）領域７となっている。
【００３３】
トランジスタＴ５のチャネル領域６には、リンが例えば１×１０１２ｃｍ−２の濃度で導入されており、トランジスタＴ６のチャネル領域６には、リンが例えば３×１０１２ｃｍ−２の濃度で導入されている。即ち、トランジスタＴ５及びＴ６のチャネル領域の不純物濃度は相互に異なっている。これにより、トランジスタＴ５の作製当初のしきい値電圧（初期しきい値）の絶対値は、トランジスタＴ６の初期しきい値の絶対値よりも小さくなっており、トランジスタＴ５の初期しきい値は回路設計上の所要しきい値の許容範囲下限側の値をとり、トランジスタＴ６の初期しきい値は回路設計上の所要しきい値の許容範囲上限側の値をとっている。
【００３４】
また、酸化シリコン膜３上には、多結晶シリコン膜４を覆うように、例えばシリコン酸化物からなるゲート絶縁膜８が設けられており、ゲート絶縁膜８上におけるチャネル領域６の直上域には、例えばポリシリコンからなるゲート電極９が局所的に設けられている。更に、ゲート絶縁膜８上には、ゲート電極９を覆うように、例えばシリコン酸化物からなる層間絶縁膜１０が設けられている。そして、層間絶縁膜１０におけるソース・ドレイン領域５の直上域の一部には、夫々コンタクトホール１１が形成されており、コンタクトホール１１の内部及び層間絶縁膜１０の上部には、ソース・ドレイン領域５に接続された配線１２が設けられている。
【００３５】
次に、上述の如く構成された本実施形態に係る半導体装置の動作について説明する。図４は、本実施形態におけるシフトレジスタＳＲ１の動作を示すタイミングチャートであり、図５（ａ）及び（ｂ）は、横軸にゲート電圧をとり、縦軸にドレイン電流をとって、図２に示すトランジスタＴ５及びＴ６の経時変化を夫々示すグラフ図であり、図６（ａ）及び（ｂ）は、横軸にゲート電圧をとり、縦軸にドレイン電流をとって、トランジスタＴ５及びＴ６の経時変化を比較して示すグラフ図であり、（ａ）は本実施形態を示し、（ｂ）は従来の技術を示す。
【００３６】
図４に示すように、初期状態においては、クロック信号Ｃ１はＨｉｇｈレベルであり、クロック信号Ｃ２はＨｉｇｈレベルであり、クロック信号Ｃ３はＬｏｗレベルであり、スタートパルスＳＴがＨｉｇｈレベルであるとする。なお、クロック信号Ｃ１乃至Ｃ３及びスタートパルスＳＴのハイ（Ｈｉｇｈ）レベルの電位はＶＤＤであり、ロウ（Ｌｏｗ）レベルの電位はＶＳＳである。
【００３７】
そうすると、シフトレジスタＳＲ１において、クロック信号Ｃ３がＬｏｗレベルであるため、トランジスタＴ４は導通状態となり、スタートパルスＳＴがＨｉｇｈレベルであるため、トランジスタＴ２及びＴ３は非導通状態となる。このため、ノードＮ２はＬｏｗレベルからしきい値電圧（Ｖｔ）だけ高い電位（ＶＳＳ＋Ｖｔ）となる。これにより、トランジスタＴ１及びＴ５は導通状態となり、ノードＮ１の電位は電源電位ＶＤＤ、即ちＨｉｇｈレベルとなり、トランジスタＴ６は非導通状態となる。この結果、トランジスタＴ５が導通状態になり、トランジスタＴ６が非導通状態になるため、出力ＯＵＴ１はＨｉｇｈレベルとなる。
【００３８】
この状態で、期間Ｐ１において、スタートパルスＳＴがＬｏｗレベルとなり、クロック信号Ｃ３がＨｉｇｈレベルとなると、トランジスタＴ２、Ｔ３が導通状態になる。すると、ノードＮ１の電位は、スタートパルスＳＴのＬｏｗレベルから電圧Ｖｔだけ高い電位（ＶＳＳ＋Ｖｔ）に変化する。また、トランジスタＴ４が非導通状態になるため、ノードＮ２はＨｉｇｈレベルになり、トランジスタＴ１及びＴ５は非導通状態となる。このとき、トランジスタＴ６は導通状態となるが、クロック信号Ｃ１がＨｉｇｈレベルであるため、出力ＯＵＴ１はＨｉｇｈレベルを維持したままとなる。
【００３９】
次に、期間Ｐ２に移ると、スタートパルスＳＴがＨｉｇｈレベルになり、トランジスタＴ２は非導通状態となって、ノードＮ１は浮遊状態となり、その電位はトランジスタＴ６のゲート容量に保持される。そして、クロック信号Ｃ１がＬｏｗレベルに変化する。すると、トランジスタＴ６のゲート・ドレイン間、及びゲート・ソース間には容量が存在するため、夫々の容量分を介したブートストラップ効果により、ノードＮ１の電位が電位（ＶＳＳ＋Ｖｔ）から更に低い電位に引き下げられ、Ｌｏｗレベルよりも低い電圧になる。この結果、トランジスタＴ６のゲート・ソース間には、しきい値電圧以上の電圧が印加されることになり、トランジスタＴ６は導通状態を維持し続けて、出力ＯＵＴ１としてクロック信号Ｃ１のＬｏｗレベルが出力される。
【００４０】
次に、期間Ｐ３に移ると、クロック信号Ｃ３がＬｏｗレベルに変化する。すると、トランジスタＴ４が導通状態になり、ノードＮ２の電位はＨｉｇｈレベルから、Ｌｏｗレベルから電圧Ｖｔだけ高い電位（ＶＳＳ＋Ｖｔ）に変化する。この結果、トランジスタＴ１及びＴ５が導通状態となって、ノードＮ１及び出力ＯＵＴ１がＨｉｇｈレベルに変化する。このとき、トランジスタＴ６のゲート・ソース間電圧差はゼロになるので、トランジスタＴ６は非導通状態となる。
【００４１】
期間Ｐ３以降は、クロック信号Ｃ３のＬｏｗレベルが一定の周期でトランジスタＴ４に入力されるので、ノードＮ２を電位（ＶＳＳ＋Ｖｔ）に維持し続ける。従って、トランジスタＴ１及びＴ５も導通状態を維持し続け、次にスタートパルスＳＴがＬｏｗレベルとなるまで、この状態が継続される。
【００４２】
上述の動作はシフトレジスタＳＲ１の動作であるが、シフトレジスタＳＲ１以外のシフトレジスタにおいても入力される信号が変わるだけで、全てのシフトレジスタで期間Ｐ１乃至Ｐ３の動作が実行される。これにより、走査回路１の出力が順次Ｌｏｗレベルとなる。
【００４３】
そして、走査回路１が搭載された液晶ディスプレイパネルを使用することにより、上述の動作が繰り返される。ところが、走査回路１を長期間使用すると、トランジスタＴ５及びＴ６の静特性は、夫々一定の方向に変動する。図５（ａ）及び（ｂ）は、所定の駆動条件で、温度が８０℃の環境で動作試験を行った場合の静特性の測定結果を示すものであり、動作試験前（０時間）の特性を実線で示し、５００時間経過後の特性を破線で示している。即ち、各トランジスタの静特性は、図中の実線（０時間）から破線（５００時間）に変化している。図５（ａ）に示すように、トランジスタＴ５の静特性は負の方向、即ち、しきい値電圧の絶対値が増大する方向に変化し、図５（ｂ）に示すように、トランジスタＴ６の静特性は正の方向、即ち、しきい値電圧の絶対値が減少する方向に変化する。なお、この動作試験の使用条件、即ち、温度が８０℃という環境は、実際の使用条件とは一致しないケースがあると考えられる。しかしながら、この動作試験は、高温環境による加速試験を兼ねるものである。このため、８０℃の温度で５００時間相当の動作を行った後で、劣化状態を測定することは、所望の半導体装置の動作寿命を見積もる上で有効な手段となっている。
【００４４】
そして、本実施形態においては、前述の如く、トランジスタＴ５の初期しきい値の絶対値を、トランジスタＴ６の初期しきい値の絶対値よりも小さくしており、回路設計上の所要しきい値を基にトランジスタの初期しきい値を決める際に、使用によってしきい値電圧の絶対値が増加する回路位置には前記所要しきい値の許容範囲下限側の初期しきい値を有するトランジスタＴ５を配置し、使用によってしきい値電圧の絶対値が減少する回路位置には前記所要しきい値の許容範囲上限側の初期しきい値を有するトランジスタＴ６を配置している。なお、本実施形態においては、トランジスタＴ１乃至Ｔ５の回路設計上の所要しきい値は、相互に同じ値である。
【００４５】
このため、図６（ａ）に示すように、走査回路１の使用に伴い、トランジスタＴ５及びＴ６の静特性が相互に逆方向にシフトしても、即ち、トランジスタＴ５の静特性が負の方向、即ち、しきい値電圧の絶対値が増大する方向に変化し、トランジスタＴ６の静特性が正の方向、即ち、しきい値電圧の絶対値が減少する方向に変化しても、両トランジスタは作製当初のしきい値の差を相殺する方向にシフトするため、両トランジスタのしきい値の差が回路動作保証範囲を超えて大きくなることがない。この結果、走査回路を長期間使用しても、誤作動を起こすことなく安定して動作させることができる。
【００４６】
これに対して、図６（ｂ）に示すように、従来の走査回路においては、トランジスタＴ５及びＴ６の作製当初の静特性を可及的に同一になるように揃えている。このため、この走査回路を駆動させると、経時的にトランジスタＴ５及びＴ６の静特性が相互に反対の方向に変動し、所定の時間を経過すると、所要しきい値の許容範囲、即ち、回路動作保証範囲から逸脱してしまう。この結果、走査回路の動作が不安定になってしまう。
【００４７】
次に、本実施形態の効果について説明する。本発明者等は、上述の課題、即ち、薄膜トランジスタ、特に、低温ポリシリコン薄膜トランジスタの動作が経時的に不安定になるという問題を解決すべく、鋭意実験研究を行った。その結果、ある一定の均一性を持つトランジスタ群で形成された半導体回路について、一定の駆動条件下で長時間駆動すると、夫々の役割を担うトランジスタ毎に劣化の状態が異なり、しきい値電圧の変動の方向が異なることを見出した。即ち、あるトランジスタはそのしきい値の絶対値が大きくなる方向にシフトし、別のトランジスタはしきい値の絶対値が小さくなる方向にシフトすることを発見した。この現象は、ある一定の特性に制御されたトランジスタ群からなる半導体装置を実際に使用すると、当初同等の特性であった複数のトランジスタが、しきい値電圧が互いに離れる方向に劣化が進むことを意味する。このような現象は、駆動電圧が高く動作電圧の許容範囲を広く設計できるときには大きな問題を生じないが、高速駆動のための微細化に伴う低電圧化、又は低消費電力化のための低電圧化が必要になってくると、動作電圧の許容範囲を狭く設計せざるを得なくなるため、設計的な対応が困難になってしまうという問題がある。
【００４８】
そこで、本発明者等は、各トランジスタにおいて予想されるしきい値電圧の変動の方向に応じて、各トランジスタが劣化してもトランジスタ間におけるしきい値電圧のばらつきが一定の範囲を超えないように、予めしきい値電圧を制御しておくことで、誤動作を防止する技術を開発し、本発明を完成した。
【００４９】
例えば、本実施形態においては、トランジスタＴ５の初期しきい値の絶対値を、トランジスタＴ６の初期しきい値の絶対値よりも小さくしておくことにより、走査回路１を長期間使用しても、両トランジスタの特性が作製当初のしきい値の差を相殺する方向にシフトするため、両トランジスタのしきい値の差が回路動作保証範囲を超えて大きくなることがない。この結果、長期間使用しても安定した動作が可能な半導体装置を得ることができる。
【００５０】
本実施形態の効果は、半導体装置の高速化、微細化又は低消費電力化を目的として半導体装置の低電圧化を図り、動作電圧の許容範囲が狭くなった場合に、特に大きい。即ち、本実施形態によれば、動作電圧の許容範囲が小さくなった場合においても、トランジスタのしきい値がシフトすることによる誤動作を防止することができ、半導体装置の寿命の短縮を抑制することができる。
【００５１】
なお、本実施形態においては、シフトレジスタをＰチャネル型トランジスタにより構成する例を示したが、シフトレジスタはＮチャネル型トランジスタによって構成してもよい。また、本実施形態においては、半導体装置として液晶ディスプレイパネルの走査回路を示したが、本発明はこれに限定されず、どのような半導体装置にも適用することができる。なお、ある回路においてある位置に配置されたトランジスタのしきい値の絶対値が、その回路の使用によって増大するか減少するかは、例えば、この回路を試作して加速試験を行った後しきい値を測定することによって、決定することができる。
【００５２】
次に、本発明の第２の実施形態について説明する。図７は、本実施形態に係る半導体装置を示す断面図である。図７に示すように、本実施形態に係る半導体装置においては、トランジスタＴ６におけるチャネル領域６及びゲート電極９の長さが、トランジスタＴ５におけるそれらよりも長くなっている。例えば、トランジスタＴ６におけるチャネル領域６及びゲート電極９の長さは３μｍであり、トランジスタＴ５におけるチャネル領域６及びゲート電極９の長さは１μｍとなっている。また、トランジスタＴ５及びＴ６におけるチャネル領域６の不純物濃度は、相互に等しくなっている。これにより、トランジスタＴ６の初期しきい値の絶対値は、このトランジスタＴ６の所要しきい値の許容範囲上限側の値をとり、トランジスタＴ５の初期しきい値の絶対値は、このトランジスタＴ５の所要しきい値の許容範囲下限側の値をとり、従って、トランジスタＴ６の初期しきい値の絶対値は、トランジスタＴ５の初期しきい値の絶対値よりも大きくなっている。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００５３】
次に、本発明の第３の実施形態について説明する。図８は、本実施形態に係る半導体装置を示す断面図である。図８に示すように、本実施形態に係る半導体装置においては、トランジスタＴ６とガラス基板２との間に、窒化シリコン膜１４が設けられている。即ち、窒化シリコン膜１４は、トランジスタＴ６の直下域において酸化シリコン膜３とガラス基板２との間に局所的に設けられている。また、トランジスタＴ６の多結晶シリコン膜４は、トランジスタＴ５の多結晶シリコン膜４と比較して、結晶粒が小さくなっている。これにより、トランジスタＴ６の初期しきい値の絶対値は、このトランジスタＴ６の所要しきい値の許容範囲上限側の値をとり、トランジスタＴ５の初期しきい値の絶対値は、このトランジスタＴ５の所要しきい値の許容範囲下限側の値をとり、従って、トランジスタＴ６の初期しきい値の絶対値は、トランジスタＴ５の初期しきい値の絶対値よりも大きくなっている。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００５４】
次に、本発明の第４の実施形態について説明する。図９は、本実施形態に係る半導体装置を示す断面図である。図９に示すように、本実施形態に係る半導体装置においては、走査回路がＣＭＯＳ回路によって構成されている。即ち、ガラス基板２上に、Ｐチャネル型トランジスタ１６及びＮチャネル型トランジスタ１７が形成されている。そして、ＣＭＯＳ回路中の単一導電型トランジスタ間において、各トランジスタが経時変化により変動する方向に応じて、初期しきい値を異ならせている。即ち、Ｐチャネル型トランジスタ１６間及びＮチャネル型トランジスタ１７のいずれか一方又は両方において、しきい値電圧が相互に異なっている。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００５５】
次に、本発明の第５の実施形態について説明する。本実施形態は、前述の第１の実施形態に係る半導体装置の製造方法の実施形態である。図１０（ａ）乃至（ｅ）及び図１１（ａ）乃至（ｃ）は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図であり、図１２は、横軸にゲート電圧をとり、縦軸にドレイン電流をとって、トランジスタの静特性を示すグラフ図である。
【００５６】
先ず、図１０（ａ）に示すように、ガラス基板２上に、基板保護膜となる酸化シリコン膜３を形成する。次に、この酸化シリコン膜３上に非晶質シリコン膜を形成する。次に、作製しようとするトランジスタのしきい値を所望の値に制御するために、非晶質シリコン膜におけるこのトランジスタのチャネル領域となる予定の領域に、イオン注入機により不純物を注入する。
【００５７】
このとき、従来の製造方法であれば、トランジスタＴ１乃至Ｔ６（図２参照）の各チャネル領域となる予定の領域に、相互に等しい濃度の不純物を注入する。これに対して、本実施形態においては、トランジスタＴ５のしきい値とトランジスタＴ６のしきい値とを相互に異ならせるために、トランジスタＴ５のチャネル領域となる予定の領域と、トランジスタＴ６のチャネル領域となる予定の領域とで、注入する不純物の濃度を異ならせる。例えば、トランジスタＴ５に対してトランジスタＴ６のしきい値の絶対値を１．５Ｖ大きく設定するために、トランジスタＴ５のチャネル領域となる予定の領域には例えば１×１０１２ｃｍ−２のリンを注入し、トランジスタＴ６のチャネル領域となる予定の領域には例えば３×１０１２ｃｍ−２のリンを注入する。この注入量は、後工程となるレーザ結晶化工程及びプラズマ水素化工程（後述）とも密接に関連するため、それらの条件も考慮して決定される必要がある。リンの注入後、非晶質シリコン膜にレーザを照射し、非晶質シリコン膜を結晶化させる。これにより、多結晶シリコン膜４を形成する。
【００５８】
次に、図１０（ｂ）に示すように、フォトリソグラフィ及びドライエッチングを行い、多結晶シリコン膜４をアイランド状にパターニングする。その後、適宜洗浄処理を行う。
【００５９】
次に、図１０（ｃ）に示すように、酸化シリコン膜３上に、多結晶シリコン膜４を覆うように、ゲート絶縁膜８を形成する。そして、ゲート絶縁膜８上に導電膜を形成し、所望の形状にパターニングして、ゲート電極９を形成する。ゲート電極９は、チャネル領域を形成する予定の領域、即ち、ゲート絶縁膜８上における多結晶シリコン膜４の直上域の一部に形成する。
【００６０】
次に、図１０（ｄ）に示すように、多結晶シリコン膜４におけるソース・ドレイン領域となる予定の領域を露出させて残りの領域を覆うように、フォトリソグラフィによってレジスト（図示せず）を形成し、このレジストをマスクとしてボロンの注入を行う。このとき注入するボロンの濃度は、後述するＬＤＤ領域形成のための注入と比較して高濃度とする。この注入は、例えば、ボロンイオンを質量分離したイオン注入装置又は質量分離せずにイオンを加速注入するイオンドーピング装置を用いて行うことができる。これにより、ソース・ドレイン領域５を形成する。
【００６１】
次に、図１０（ｅ）に示すように、レジストを剥離し、ゲート電極９をマスクとして、ＬＤＤ領域を形成するためにボロンを注入する。この場合は、前述のソース・ドレイン領域５を形成するための注入と比較して、低濃度域で注入量を制御することが要求されるため、イオンドーピング法よりもイオン注入法を用いた方が制御しやすいことが多い。これにより、ＬＤＤ領域７を自己整合的に形成することができる。そして、多結晶シリコン膜４におけるＬＤＤ領域７間の領域が、チャネル領域６となる。その後、不純物の活性化処理を行う。
【００６２】
なお、このＬＤＤ領域形成のためのボロン注入は、基板全体で統一して行うため、ＬＤＤ領域７に注入されるボロン濃度はトランジスタ間で同一である。このため、図１０（ａ）に示す工程でチャネル領域に注入されたリンの濃度の相違により、トランジスタ間でＬＤＤ領域７の抵抗に差が生じる。即ち、本実施形態においては、トランジスタＴ６のチャネル領域に注入されたリンの濃度（３×１０１２ｃｍ−２）が、トランジスタＴ５のチャネル領域に注入されたリンの濃度（１×１０１２ｃｍ−２）よりも高いため、Ｐ型不純物（ボロン）を相殺するＮ型不純物（リン）の量が多く、ＬＤＤ領域７の抵抗が高くなる。トランジスタ間でＬＤＤ領域の抵抗に差を生じさせないためには、チャネル領域のみにリンを選択的に注入するか、又は図１０（ｅ）に示すＬＤＤボロン工程において、リン濃度の差異にあわせてボロン濃度にも差をつけることが有効である。
【００６３】
次に、図１１（ａ）に示すように、ゲート絶縁膜８上にゲート電極９を覆うように層間絶縁膜１０を形成する。次に、プラズマ水素化処理を行い、多結晶シリコン膜４中に残存するシリコン未結合手を水素によって終端させ、電気的に不活性化する。
【００６４】
次に、図１１（ｂ）に示すように、層間絶縁膜１０におけるソース・ドレイン領域５の直上域にコンタクトホール１１を形成する。そして、層間絶縁膜１０上及びコンタクトホール１１内に導電層を形成し、この導電層をパターニングして配線１２を形成する。このとき、配線１２は、ソース・ドレイン領域５の夫々に接続され、トランジスタＴ１乃至Ｔ６間を、図１及び図２に示すように接続するように形成する。これにより、図１乃至図３に示すような走査回路１が製造される。
【００６５】
また、液晶ディスプレイパネルのＴＦＴ基板上には、走査回路１以外にも回路を形成する。例えば、ＴＦＴ基板の表示領域には、各画素毎に画素回路用のトランジスタを形成する。この画素回路用のトランジスタを形成する際には、前述の図１０（ａ）乃至図１１（ｂ）に示す工程の後に、図１１（ｃ）に示すように、層間絶縁膜１０上に、配線１２を覆うように、保護膜を兼ねた平坦化膜１３を形成する。そして、この平坦化膜１３にコンタクトホール１８を形成する。このコンタクトホール１８は、各トランジスタに接続された１対の配線１２のうち、一方の配線１２に到達するように形成する。そして、このコンタクトホール１８を介して配線１２に接続されるように、平坦化膜１３上に透明電極１９を形成する。これにより、ＴＦＴ基板が作製される。
【００６６】
一方、ＴＦＴ基板とは別に対向基板を作製する。そして、ＴＦＴ基板と対向基板とをシール材を介して相互に平行に且つ離隔して貼り合わせる。次に、ＴＦＴ基板と対向基板との間に液晶を封入し、液晶層を形成する。これにより、液晶ディスプレイパネルが製造される。
【００６７】
本実施形態によれば、図１０（ａ）に示す工程において、トランジスタＴ５及びＴ６のチャネル領域を形成する予定の領域に注入するリンの量を相互に異ならせることにより、トランジスタＴ５及びＴ６のチャネル領域の不純物濃度を相互に異ならせている。これにより、図１２に示すように、トランジスタＴ５のしきい値電圧の絶対値を、トランジスタＴ６のしきい値電圧の絶対値よりも、例えば１．５Ｖ小さくすることができる。なお、図１２並びに後述する図１３及び図１４は、図５（ａ）及び（ｂ）並びに図６（ａ）及び（ｂ）と比較して、横軸の極性が逆に示されている。
【００６８】
なお、本実施形態においては、ＰＭＯＳ回路を形成するＰチャネル型トランジスタのしきい値を異ならせる例を示したが、ＮＭＯＳ回路のＮチャネル型トランジスタについても、不純物の種類及び濃度を適宜選択することにより、同様の効果を得ることができる。
【００６９】
次に、本発明の第６の実施形態について説明する。本実施形態は、前述の第２の実施形態に係る半導体装置の製造方法の実施形態である。図１３は、横軸にゲート電圧をとり、縦軸にドレイン電流をとって、本実施形態におけるトランジスタの静特性を示すグラフ図である。なお、本実施形態に係る製造方法について、前述の第５の実施形態と同じ又は類似の工程については、図１０（ａ）乃至図１１（ｃ）を参照して説明する。
【００７０】
先ず、図１０（ａ）に示すように、ガラス基板２上に、酸化シリコン膜３及び非晶質シリコン膜を形成する。次に、作製しようとするトランジスタのしきい値を所望の値に制御するために、非晶質シリコン膜におけるこのトランジスタのチャネル領域となる予定の領域に、イオン注入機により不純物を注入する。このとき、前述の第５の実施形態においては、トランジスタ間で不純物濃度を異ならせたが、本実施形態においては、従来の製造方法と同様に、各トランジスタのチャネル領域となる予定の領域に、相互に等しい濃度の不純物を注入する。その後、非晶質シリコン膜にレーザを照射し、非晶質シリコン膜を結晶化させる。これにより、多結晶シリコン膜４を形成する。
【００７１】
次に、図１０（ｂ）に示すように、フォトリソグラフィ及びドライエッチングを行い、多結晶シリコン膜４をアイランド状にパターニングする。その後、適宜洗浄処理を行う。
【００７２】
次に、図１０（ｃ）に示すように、酸化シリコン膜３上に、多結晶シリコン膜４を覆うように厚さが例えば５０ｎｍのゲート絶縁膜８を形成する。そして、ゲート絶縁膜８上に導電膜を形成し、所望の形状にパターニングして、ゲート電極９を形成する。このとき、前述の第５の実施形態においては、トランジスタ間でゲート電極９の長さを等しくしたが、本実施形態においては、図７に示すように、トランジスタＴ６のゲート電極９の長さを、トランジスタＴ５のゲート電極９の長さよりも長くする。例えば、トランジスタＴ６のゲート電極９の長さを３μｍとし、トランジスタＴ５のゲート電極９の長さを１μｍとする。
【００７３】
次に、ゲート電極９をマスクとして、多結晶シリコン膜４にボロンを注入する。これにより、ソース・ドレイン領域５を自己整合的に形成する。そして、多結晶シリコン膜４におけるソース・ドレイン領域５間の領域が、チャネル領域６となる。このとき、トランジスタＴ５及びＴ６間でゲート電極９の長さが異なるため、このゲート電極９をマスクとして形成されるチャネル領域６の長さも異なる。即ち、トランジスタＴ６のチャネル領域６の長さは３μｍとなり、トランジスタＴ５のチャネル領域６の長さは１μｍとなる。以後の工程は、前述の第５の実施形態と同様である。これにより、図７に示すような半導体装置が作製される。
【００７４】
本実施形態によれば、トランジスタＴ５及びＴ６のチャネル領域の長さを相互に異ならせることにより、図１３に示すように、トランジスタＴ５のしきい値電圧の絶対値を、トランジスタＴ６のしきい値電圧の絶対値よりも、例えば１．０Ｖ小さくすることができる。本実施形態によれば、前述の第５の実施形態のように、不純物を２度に分けて２種類の濃度で注入する必要がない。このため、工程数を増加させることなくトランジスタ間でしきい値電圧を異ならせることができる。トランジスタ間でゲート電極の長さを異ならせることは、ゲートのパターニング工程における専用の露光用マスクを予め準備することにより、実施可能である。
【００７５】
次に、本発明の第７の実施形態について説明する。本実施形態は、前述の第３の実施形態に係る半導体装置の製造方法の実施形態である。図１４は、横軸にゲート電圧をとり、縦軸にドレイン電流をとって、本実施形態におけるトランジスタの静特性を示すグラフ図である。
【００７６】
先ず、図８に示すように、ガラス基板２上におけるトランジスタＴ６を形成する予定の領域に、厚さが１００ｎｍである窒化シリコン膜１４を局所的に形成する。次に、ガラス基板２上に、窒化シリコン膜１４を覆うように、酸化シリコン膜３を形成し、次いで、非晶質シリコン膜を形成する。次に、前述の第６の実施形態と同様に、各トランジスタのチャネル領域となる予定の領域に、相互に等しい濃度の不純物を注入する。その後、非晶質シリコン膜にレーザを照射し、非晶質シリコン膜を結晶化させる。これにより、多結晶シリコン膜４を形成する。以後の工程は、前述の第５の実施形態と同様である。これにより、図８に示すような半導体装置が作製される。
【００７７】
本実施形態においては、トランジスタＴ６の形成領域におけるガラス基板２と酸化シリコン膜３との間に、窒化シリコン膜１４を形成している。これにより、トランジスタＴ６のチャネル領域の直下域における基板保護膜の構成を、トランジスタＴ５のチャネル領域の直下域と異ならせている。即ち、トランジスタＴ５の直下域においては、基板保護膜として酸化シリコン膜３単層を設けているのに対し、トランジスタＴ６の直下域においては、基板保護膜として窒化シリコン膜１４と酸化シリコン膜３とからなる二層膜を設けている。これにより、窒化シリコン膜は酸化シリコン膜と比べて熱伝導率が大きいため、非晶質シリコン膜にレーザを照射して結晶化させる際の冷却が促進され、トランジスタＴ６の多結晶シリコン膜４は、トランジスタＴ５の多結晶シリコン膜４と比較して、結晶粒が小さくなる。この結果、図１４に示すように、トランジスタＴ６のしきい値の絶対値を、トランジスタＴ５のしきい値の絶対値よりも約０．５Ｖ大きくすることができる。
【００７８】
このように、本実施形態においては、トランジスタ間で基板保護膜の構成を異ならせることより、非晶質シリコン膜の結晶化挙動を異ならせている。なお、レーザの照射強度をトランジスタ毎に選択的に制御することにより、非晶質シリコン膜の結晶化挙動を異ならせてもよい。
【００７９】
次に、本発明の第８の実施形態について説明する。本実施形態は、前述の第４の実施形態に係る半導体装置の製造方法の実施形態である。図１５（ａ）乃至（ｆ）は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図であり、図１６は、画素回路を形成するトランジスタの製造方法を示す断面図である。
【００８０】
先ず、図１５（ａ）に示すように、ガラス基板２上に、基板保護膜となる酸化シリコン膜３を形成し、次いで、非晶質シリコン膜を形成する。次に、この非晶質シリコン膜に不純物を導入する。この不純物の導入は、形成するトランジスタのチャネル領域の不純物濃度を制御して、しきい値を所望の値に制御するために行うものである。一般的には、Ｎチャネル型トランジスタを形成する予定の領域には、ボロンを例えば５×１０１２ｃｍ−２の濃度で導入し、Ｐチャネル型トランジスタを形成する予定の領域には、リンを例えば３×１０１２ｃｍ−２の濃度で導入する。不純物の種類及び量は、設計値に合わせて適宜調整する。
【００８１】
なお、工程を短縮するために、全面にリンを導入した後、一方のみにカウンターとして他の不純物を導入してもよい。また、不純物の導入はイオン注入法又はイオンドーピング法によって行うことができるが、上述の如く全面に導入する場合には、非晶質シリコン膜の成膜時に気相中で不純物元素を導入することも可能である。不純物導入後、非晶質シリコン膜にレーザを照射して、非晶質シリコン膜を結晶化させる。これにより、多結晶シリコン膜４を形成する。
【００８２】
次に、図１５（ｂ）に示すように、フォトリソグラフィ法及びドライエッチング法により、多結晶シリコン膜４をアイランド状にパターニングする。このとき、多結晶シリコン膜４におけるボロンが導入された部分が多結晶シリコン膜４ｎとなり、Ｎチャネル型トランジスタの能動層となる。一方、多結晶シリコン膜４におけるリンが導入された部分が多結晶シリコン膜４ｐとなり、Ｐチャネル型トランジスタの能動層となる。その後、適宜洗浄処理を行う。
【００８３】
次に、図１５（ｃ）に示すように、酸化シリコン膜３上に多結晶シリコン膜４ｎ及び４ｐを覆うようにゲート絶縁膜８を形成する。そして、ゲート絶縁膜８上における多結晶シリコン膜４ｎ及び４ｐの直上域の一部に、ゲート電極９を形成する。
【００８４】
次に、図１５（ｄ）に示すように、多結晶シリコン膜４ｎにおけるソース・ドレイン領域となる予定の領域を露出させて残りの領域を覆うように、フォトリソグラフィによってレジスト（図示せず）を形成し、このレジストをマスクとして、リンを例えば１×１０１５ｃｍ−２の濃度で導入する。これにより、Ｎチャネル型トランジスタのソース・ドレイン領域５ｎを形成する。その後、レジストを剥離し、ゲート電極９をマスクとしてリンを例えば１×１０１３ｃｍ−２の濃度で導入し、ＬＤＤ領域７ｎを形成する。多結晶シリコン膜４ｎにおけるＬＤＤ領域７ｎ間の領域が、チャネル領域６ｎとなる。
【００８５】
次に、図１５（ｅ）に示すように、ゲート電極９をマスクとして、多結晶シリコン膜４ｐにボロンを２×１０１５ｃｍ−２の濃度で導入する。これにより、多結晶シリコン膜４ｐに、Ｐチャネル型トランジスタのソース・ドレイン領域５ｐを形成する。多結晶シリコン膜４ｐにおけるソース・ドレイン領域５ｐ間の領域が、チャネル領域６ｐとなる。このように、本実施形態においては、Ｎチャネル型トランジスタ１７をＬＤＤ型、Ｐチャネル型トランジスタ１６を自己整合型として形成する。このとき、不純物イオンは質量分離するイオン注入装置、又は質量分離せずにイオンを加速注入するイオンドーピング装置のいずれかを用いて導入することができる。なお、ＬＤＤ領域の形成に際しては、ソース・ドレイン領域に比べて低濃度での注入量制御が要求されるため、イオンドーピング法よりもイオン注入法を用いた方が制御しやすい場合が多い。
【００８６】
次に、図１５（ｆ）に示すように、ゲート絶縁膜８上に、ゲート電極９を覆うように層間絶縁膜１０を形成する。そして、例えば４５０℃の温度に１時間保持して、導入された不純物を活性化させる。その後、プラズマ水素化処理を行い、多結晶シリコン中に残存するシリコン未結合手を電気的に不活性化する。
【００８７】
次に、図９に示すように、層間絶縁膜１０にソース・ドレイン領域まで到達するように、コンタクトホール１１を形成する。そして、層間絶縁膜１０及びコンタクトホール１１の内部に導電層を形成した後パターニングし、ソース・ドレイン領域に接続された配線１２を形成する。これにより、ＣＭＯＳ回路を形成する。
【００８８】
また、画素回路を形成するトランジスタについては、図１６に示すように、層間絶縁膜１０上に配線１２を覆うように平坦化膜１３を形成する。そして、平坦化膜１３を貫通するようにコンタクトホール１８を形成する。次に、コンタクトホール１８を介して配線１２に接続されるように、平坦化膜１３上に透明電極１９を形成する。
【００８９】
以上の工程において、Ｐチャネル型トランジスタ間及びＮチャネル型トランジスタ間の一方又は双方について、しきい値電圧を異ならせる。しきい値電圧の調整は、前述の第５の実施形態と同様に、図１５（ａ）に示す工程においてチャネル領域に注入する不純物の注入量を異ならせる方法、前述の第６の実施形態と同様に、図１５（ｃ）に示す工程においてゲート電極の長さを異ならせることによりチャネル領域の長さを異ならせる方法、前述の第７の実施形態と同様に、図１５（ａ）に示す工程においてガラス基板２と酸化シリコン膜３との間に窒化シリコン膜を局所的に設ける方法のいずれか１つの方法により、又は２つ以上の方法を併用することにより、実行することができる。本実施形態における上記以外の製造方法は、前述の第５の実施形態と同様である。
【００９０】
次に、本発明の第９の実施形態について説明する。本実施形態は、液晶ディスプレイパネルの実施形態である。図１７は、本実施形態に係る液晶ディスプレイパネルを示す分解斜視図である。図１７に示すように、本実施形態に係る液晶ディスプレイパネル２１においては、相互に離隔して且つ平行に配置されたＴＦＴ基板２２及び対向基板２３が設けられている。また、ＴＦＴ基板２２と対向基板２３との間には、液晶層２４が設けられている。そして、ＴＦＴ基板２２においては、ガラス基板２が設けられており、ガラス基板２における対向基板２３に対向する側の表面上には、走査回路１、データ回路２５及び画素回路２６が形成されている。走査回路１は、前述の第１乃至第４のいずれかの実施形態に係る走査回路である。また、データ回路２４及び画素回路２５は、走査回路１と同じ工程で作製されたものである。
【００９１】
本実施形態においては、走査回路として前述の第１乃至第４のいずれかの実施形態に係る走査回路を設けているため、長期間使用した後も各トランジスタのしきい値電圧の変動が小さく、安定して動作させることができる。このため、液晶ディスプレイパネル２１は寿命が長い。
【００９２】
次に、本発明の第１０の実施形態について説明する。図１８は、本実施形態に係る電子機器を示す斜視図である。図１８に示すように、本実施形態に係る電子機器は、携帯電話３１である。携帯電話３１においては、筐体３２が設けられており、この筐体３２の内部に、表示部として前述の第９の実施形態に係る液晶ディスプレイパネル２１が搭載されている。
【００９３】
本実施形態によれば、携帯電話３１を長期間使用しても、液晶ディスプレイパネル２１の動作が不安定化することを抑制できる。なお、携帯電話は、通常の電子機器と比べて、屋外等の過酷な使用環境で用いられることが多い。このため、極寒環境で使用される携帯電話、及び温暖環境で使用される携帯電話等については、その使用環境に応じて製品別にトランジスタのしきい値を設定することも可能である。
【００９４】
なお、本実施形態においては、電子機器として携帯電話を例示したが、本発明の電子機器は携帯電話には限定されず、例えば、ＰＤＡ（Personal Digital Assistance：個人用情報端末）、パーソナルコンピューター、デジタルカメラ又はデジタルビデオ等であってもよい。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１の実施形態に係る半導体装置を示すブロック図である。
【図２】図１に示すシフトレジスタを示す回路図である。
【図３】図２に示すトランジスタを示す断面図である。
【図４】本実施形態におけるシフトレジスタＳＲ１の動作を示すタイミングチャートである。
【図５】（ａ）及び（ｂ）は、横軸にゲート電圧をとり、縦軸にドレイン電流をとって、図２に示すトランジスタＴ５及びＴ６の経時変化を夫々示すグラフ図である。
【図６】（ａ）及び（ｂ）は、横軸にゲート電圧をとり、縦軸にドレイン電流をとって、トランジスタＴ５及びＴ６の経時変化を比較して示すグラフ図であり、（ａ）は本実施形態を示し、（ｂ）は従来の技術を示す。
【図７】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図８】本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図９】本発明の第４の実施形態に係る半導体装置を示す断面図である。
【図１０】（ａ）乃至（ｅ）は、本発明の第５の実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
【図１１】（ａ）乃至（ｃ）は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図であり、図１０（ｅ）の次の工程を示す。
【図１２】横軸にゲート電圧をとり、縦軸にドレイン電流をとって、トランジスタの静特性を示すグラフ図である。
【図１３】横軸にゲート電圧をとり、縦軸にドレイン電流をとって、本発明の第６の実施形態におけるトランジスタの静特性を示すグラフ図である。
【図１４】横軸にゲート電圧をとり、縦軸にドレイン電流をとって、本発明の第７の実施形態におけるトランジスタの静特性を示すグラフ図である。
【図１５】（ａ）乃至（ｆ）は、本発明の第８の実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
【図１６】画素回路を形成するトランジスタの製造方法を示す断面図である。
【図１７】本発明の第９の実施形態に係る液晶ディスプレイパネルを示す分解斜視図である。
【図１８】本発明の第１０の実施形態に係る電子機器を示す斜視図である。
【符号の説明】
【００９６】
１；走査回路
２；ガラス基板
３；酸化シリコン膜
４、４ｎ、４ｐ；多結晶シリコン膜
５、５ｎ、５ｐ；ソース・ドレイン領域
６、６ｎ、６ｐ；チャネル領域
７；ＬＤＤ領域
８；ゲート絶縁膜
９；ゲート電極
１０；層間絶縁膜
１１；コンタクトホール
１２；配線
１３；平坦化膜
１４；窒化シリコン膜
１６；Ｐチャネル型トランジスタ
１７；Ｎチャネル型トランジスタ
１８；コンタクトホール
１９；透明電極
２１；液晶ディスプレイパネル
２２；ＴＦＴ基板
２３；対向基板
２４；液晶層
２５；データ回路
２６；画素回路
３１；携帯電話
３２；筐体
Ｃ１、Ｃ２、Ｃ３；クロック信号
Ｎ１、Ｎ２；ノード
ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４；出力
Ｐ１、Ｐ２、Ｐ３；期間
ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４；シフトレジスタ
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６；トランジスタ
ＶＤＤ；電源電位
【図１】
2006332109.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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