(57)【要約】【課題】  回路規模を簡素化することが可能なスキャンテスト回路を得る。【解決手段】  半導体集積回路のフリップフロップを１本のスキャンパスに構成してスキャンテストを行うスキャンテスト回路において、同一位相のスキャンクロックで動作させる複数のフリップフロップがバッファを挿入して接続されたフリップフロップ群を複数形成し、これら複数のフリップフロップ群を、第１の位相のスキャンクロックで動作させるものと、第１の位相に反転した関係の第２の位相のスキャンクロックで動作させるものとに分け、交互に接続してスキャンデータに対する１本のスキャンパスとした。【選択図】        図１
2006003317.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路のフリップフロップを１本のスキャンパスに構成してスキャンテストを行うスキャンテスト回路において、
同一位相のスキャンクロックで動作させる複数のフリップフロップがバッファを挿入して接続されたフリップフロップ群を複数形成し、
これら複数のフリップフロップ群を、第１の位相のスキャンクロックで動作させるものと、第１の位相に反転した関係の第２の位相のスキャンクロックで動作させるものとに分け、交互に接続してスキャンデータに対する１本のスキャンパスとしたことを特徴とするスキャンテスト回路。
【請求項２】
第１の位相のスキャンクロックから第２の位相のスキャンクロックを得るインバータを有することを特徴とする請求項１記載のスキャンテスト回路。
【請求項３】
半導体集積回路のフリップフロップを１本のスキャンパスに構成してスキャンテストを行うスキャンテスト回路において、
第１の位相のスキャンクロックで動作させるフリップフロップと第１の位相に反転した関係の第２の位相のスキャンクロックで動作させるフリップフロップを交互に接続してスキャンデータに対する１本のスキャンパスとしたことを特徴とするスキャンテスト回路。
【請求項４】
第１の位相のスキャンクロックから第２の位相のスキャンクロックを得るインバータを有することを特徴とする請求項３記載のスキャンテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フリップフロップ回路を備えた半導体集積回路のテストを行うためのスキャンテスト回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の回路規模の増大に伴って、その回路故障の発生率も増大する傾向にある。そこで、テスト容易化設計を行って、回路故障の検出漏れを減少させる方法が提案されてきた。テスト容易化設計を導入することによって、被検査半導体集積回路の故障検出率を向上させると共に、テストパターンの複雑化・パターン数の増加を軽減して、故障検査に要する時間・コストを抑制することが可能となった。このようなテスト容易化設計技術として、スキャンテスト回路が一般的に用いられている。スキャンテスト回路は、既存のフリップフロップ 回路にスキャン機能を設けたスキャン機能付きフリップフロップ回路を複数接続（スキャンパス回路チェーン）してシフトレジスタ構成としたものである。故障検査時には、スキャンデータ信号（スキャンイネーブル信号）を入力し、スキャンパスを通って出力された信号を検出することにより、スキャンパスによって分断された論理回路部分をテストすることができる。ここで、フィリップフロップ間を連結するパスをスキャンパスまたはスキャンチェーンという。
【０００３】
従来のスキャンテスト回路として、フリップフロップ群を複数のスキャンチェーンに分け、スキャンチェーン選択信号に応じて多値論理回路を動作させてスキャンチェーンを選択し、選択したスキャンチェーンに対してスキャンデータを供給するようにした構成がある（例えば、特許文献１参照）。この回路は、複数のスキャンチェーンに与えるスキャンイン（スキャンデータ信号）とスキャンクロックを削減することができるが、スキャンチェーン選択信号を必要とし、多値論理回路を用いる点で、その分回路構成を複雑化し、またスキャンチェーン数に応じて選択モードが増えテストが煩雑になると考えられる。
【０００４】
これに対し、図７に示すように、スキャンパス（スキャンチェーン）の切り替えを行わずにテストする従来のスキャンテスト回路がある。この構成は、周波数の異なるｎ種類のクロックとｎ個のフリップフロップ群で構成される１本のスキャンパスでテストする場合について示したものである。
図において、スキャンテスト回路は、フリップフロップ群ａ１，ａ２，…ａｎを接続して１本のスキャンパスとした構成となっており、フリップフロップ群ａ１，ａ２，…ａｎにはそれぞれのスキャンクロックＳｃｌｋ１，Ｓｃｌｋ２，…，Ｓｃｌｋｎに接続されている。また、異クロック転送となるフリップフロップ間のＳｋｅｗを満たすため、フリップフロップ群ａ１とフリップフロップ群ａ２の間にフリップフロップ群ａ１の反転クロックで動作するフリップフロップｂ１を挿入している。他の異クロック転送のフリップフロップ群間にも同様にフリップフロップｂ２，ｂ３，…，ｂｎ−１をそれぞれ挿入している。さらに、フリップフロップ群ａ１において、同一クロック転送となるフリップフロップ間のＳｋｅｗを満たすため、同一クロック転送のフリップフロップ間にバッファｃ１を挿入している。他のフリップフロップ群ａ２，ａ３，…，ａｎにおいても、同一クロック転送のフリップフロップ間でも同様にバッファｃ２，…，ｃｎをそれぞれ挿入している。
【０００５】
図７の回路配置において、動作を説明する。入力端子Ｓｉｎから入力されたスキャンデータは図８に示すスキャンクロックＳｃｌｋ１が入力されるフリップフロップａ１でラッチされ、次にＳｃｌｋ１の反転クロック入力のフリップフロップｂ１でラッチされる。次に図８に示すスキャンクロックＳｃｌｋ１と同周波数で同タイミングのスキャンクロックＳｃｌｋ２が入力されるフリップフロップａ２でラッチされ、次にＳｃｌｋ２の反転クロック入力のフリップフロップｂ２でラッチされる。その後、図８に示すスキャンクロックＳｃｌｋ１と同周波数で同タイミングのスキャンクロック入力のフリップフロップ群でラッチをｎ−２回および、その反転クロック入力のフリップフロップでラッチをｎ−３回繰り返し出力端子Ｓｏｕｔへ出力される。
【０００６】
【特許文献１】特開平１１−２１１７９７号公報（図１４、図１５、［０００５］）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図７に示すような従来のスキャンテスト回路は、以上のように構成されているが、Ｓｋｅｗ管理のために、異クロック転送のフリップフロップ間に反転クロックで動作するフリップフロップを必要とし、また、同一クロック転送のフリップフロップ間に大量のバッファを必要とするため、回路規模が増大する。また、クロックの種類分のスキャンクロック端子を設けなければならず、省スペースが要求される半導体装置としては好ましくないなどの問題があった。
【０００８】
この発明は、上記問題点を解決するためになされたもので、回路規模を簡素化することを可能にしたスキャンテスト回路を得ることを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係るスキャンテスト回路は、半導体集積回路のフリップフロップを１本のスキャンパスに構成してスキャンテストを行うスキャンテスト回路において、同一位相のスキャンクロックで動作させる複数のフリップフロップがバッファを挿入して接続されたフリップフロップ群を複数形成し、これら複数のフリップフロップ群を、第１の位相のスキャンクロックで動作させるものと、第１の位相に反転した関係の第２の位相のスキャンクロックで動作させるものとに分け、交互に接続してスキャンデータに対する１本のスキャンパスとしたものである。
【発明の効果】
【００１０】
この発明によれば、半導体集積回路のフリップフロップを１本のスキャンパスとして構成してスキャンテストする場合において、クロックの入力方法およびクロックとフリップフロップの接続方法を少し変更する程度で、回路規模の削減とクロック端子数の削減が図れる効果がある。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
図１はこの発明の実施の形態１によるスキャンテスト回路の構成を示すブロック図である。この図では、説明を簡単にするために、３種類のクロック（ｎ＝３）の場合について示している。
スキャンテスト回路はフリップフロップ群ａ１，ａ２，ａ３を接続して１本のスキャンパスとした構成となっている。フリップフロップ群ａ１，ａ２，ａ３は、それぞれ同一位相のスキャンクロックで動作させる複数のフリップフロップ（ＦＦで示されている。）が、バッファｃ１を挿入して接続されている。これら複数のフリップフロップ群ａ１，ａ２，ａ３は、第１の位相のスキャンクロックで動作させるものと、第１の位相に反転した関係の第２の位相のスキャンクロックで動作させるものとに分けられ、交互に接続して１本のスキャンパスに形成されている。すなわち、フリップフロップ群ａ１にはスキャンクロックＳｃｌｋ１が、フリップフロップ群ａ２にはスキャンクロックＳｃｌｋ２が、フリップフロップ群ａ３にはスキャンクロックＳｃｌｋ１が接続されている。例えばフリップフロップ群ａ１において、同一クロック転送となるフリップフロップ間のＳｋｅｗを満たすため、同一クロック転送となるフリップフロップ間にバッファｃ１をそれぞれ挿入している。他のフリップフロップ群ａ２，ａ３においても、同一クロック転送のフリップフロップ間でも同様にバッファｃ２，ｃ３をそれぞれ挿入している。
なお、ｎ種類のクロックの場合には、同様な構成をｎ種類分まで拡張し、隣り合うフリップフロップ群はＳｃｌｋ１とＳｃｌｋ２を交互に接続するようにすればよい。
【００１２】
次に、動作について説明する。
スキャンデータが入力端子Ｓｉｎから入力されると、スキャンデータは図２に示すスキャンクロックＳｃｌｋ１が入力されるフリップフロップ群ａ１でラッチされ、次に図２に示すスキャンクロックＳｃｌｋ２が入力されるフリップフロップ群ａ２でラッチされる。次に図２に示すスキャンクロックＳｃｌｋ１が入力されるフリップフロップ群ａ３でラッチされ、出力端子Ｓｏｕｔから出力される。図２に示すように、Ｓｃｌｋ１とＳｃｌｋ２は位相が反転にしているため、異クロック転送となるフリップフロップ間のＳｋｅｗは起きない。
なお、ｎ種類のクロックの場合にも、本動作をｎ種類分まで拡張すれば、同様に実現することができる。隣り合うフリップフロップ群に入力するクロックの位相を反転することがポイントとなる。
【００１３】
以上のように、この実施の形態１によれば、同一位相のスキャンクロックで動作させる複数のフリップフロップがバッファを挿入して接続されたフリップフロップ群を複数形成し、これら複数のフリップフロップ群を、第１の位相のスキャンクロックで動作させるものと、第１の位相に反転した関係の第２の位相のスキャンクロックで動作させるものとに分け、交互に接続してスキャンデータに対する１本のスキャンパスとしている。したがって、異クロック転送となるフリップフロップ間のＳｋｅｗは満たされ、異クロック転送のフリップフロップ間に従来使用していた反転クロック入力のフリップフロップを省くことができる。また、スキャンクロックに使用する外部端子は２本で済むため、スキャンクロック用端子数を削減できる。また、同様にして、ｎ種類のクロックの場合は、ｎ−１個分のフリップフロップとｎ−２本分のスキャンクロック用外部端子を削減できる。
【００１４】
実施の形態２．
図３はこの発明の実施の形態２によるスキャンテスト回路の構成を示すブロック図である。この図では、説明を簡単にするために、３種類のクロック（ｎ＝３）の場合について示している。
図において、スキャンテスト回路はフリップフロップ群ａ１，ａ２，ａ３を接続して１本のスキャンパスとした構成となっている。フリップフロップ群ａ１，ａ３にはスキャンクロックＳｃｌｋ０が接続され、フリップフロップ群ａ２にはスキャンクロックＳｃｌｋ０をインバータｄ１により反転させた反転クロックが接続されている。フリップフロップ群ａ１において、同一クロック転送となるフリップフロップ間のＳｋｅｗを満たすため、同一クロック転送となるフリップフロップ間にバッファｃ１をそれぞれ挿入している。他のフリップフロップ群ａ２，ａ３においても、同一クロック転送のフリップフロップ間でも同様にバッファｃ２，ｃ３をそれぞれ挿入している。したがって、図１の構成との違いは１種類のスキャンクロックＳｃｌｋ０を用い、その反転クロックをインバータｄ１により得るようにしている点である。
なお、ｎ種類のクロックの場合には、同様な構成をｎ種類分まで拡張し、隣り合うフリップフロップ群はＳｃｌｋ０とその反転クロックを交互に接続するようにすればよい。
【００１５】
次に、動作について説明する。
スキャンデータが入力端子Ｓｉｎから入力されると、スキャンデータはスキャンクロックＳｃｌｋ０が入力されるフリップフロップａ１でラッチされ、次にスキャンクロックＳｃｌｋ０の反転クロックが入力されるフリップフロップａ２でラッチされる。次にスキャンクロックＳｃｌｋ０が入力されるフリップフロップ群ａ３でラッチされ、出力端子Ｓｏｕｔから出力される。異クロック転送となるフリップフロップ間は、常にクロックの位相が反転しているため、Ｓｋｅｗは起きない。
なお、ｎ種類のクロックの場合にも、本動作をｎ種類分まで拡張すれば、同様に実現することができる。隣り合うフリップフロップ群に入力するクロックの位相を反転することがポイントとなる。
【００１６】
以上のように、この実施の形態２によれば、実施の形態１の構成において、インバータを用い、第１の位相のスキャンクロックから第２の位相のスキャンクロックを得るようにしている。したがって、異クロック転送となるフリップフロップ間のＳｋｅｗは満たされ、異クロック転送のフリップフロップ間に従来使用していた反転クロック入力のフリップフロップを省くことができる。また、スキャンクロックに使用する外部端子は１本で済むので、スキャンクロック用端子数を削減できる。また、同様にして、ｎ種類のクロックの場合は、ｎ−１個分のフリップフロップとｎ−１本分のスキャンクロック用外部端子を削減できる。
【００１７】
実施の形態３．
図４はこの発明の実施の形態３によるスキャンテスト回路の構成を示すブロック図である。
図において、スキャンテスト回路は複数のフリップフロップｆ１，ｆ２，…，ｆ２ｎを接続して１本のスキャンパスとした構成となっている。各フリップフロップはバッファを介することなく接続されている。奇数番目のフリップフロップｆ１，ｆ３，…，ｆ２ｎ−１には、スキャンクロックＳｃｌｋ１が接続され、また、偶数番目のフリップフロップｆ２，ｆ４，…，ｆ２ｎには、図５に示すように、スキャンクロックＳｃｌｋ１と位相が反転関係あるスキャンクロックＳｃｌｋ２が接続されている。すなわち、図１のようなフリップフロップ群ａ１，ａ２，ａ３とは異なり、隣り合うフリップフロップに対して交互にスキャンクロックＳｃｌｋ１とスキャンクロックＳｃｌｋ２を接続するように構成している。
【００１８】
次に、動作について説明する。
スキャンデータが入力端子Ｓｉｎから入力されると、スキャンデータは図５に示すスキャンクロックＳｃｌｋ１が入力されるフリップフロップｆ１でラッチされ、次に図５に示すスキャンクロックＳｃｌｋ２が入力されるフリップフロップｆ２でラッチされる。同様に、以降の奇数番目、偶数番目の各フリップフロップでもスキャンクロックＳｃｌｋ１とＳｃｌｋ２を交互に入力してラッチされる。順次ラッチ動作が行われて出力端子Ｓｏｕｔへ出力される。スキャンクロックＳｃｌｋ１とＳｃｌｋ２の位相が反転しているので、同一クロック転送となるフリップフロップ間のＳｋｅｗは起きることがない。ここでは、隣り合うフリップフロップに入力するクロックの位相を反転することがポイントとなる。
【００１９】
以上のように、この実施の形態３によれば、第１の位相のスキャンクロックで動作させるフリップフロップと第１の位相に反転した関係の第２の位相のスキャンクロックで動作させるフリップフロップを交互に複数個接続してスキャンデータに対する１本のスキャンパスとしている。したがって、同一クロック転送となるフリップフロップ間のＳｋｅｗは満たされ、同一クロック転送のフリップフロップ間に従来使用していた多数のバッファを省くことができる。
【００２０】
実施の形態４．
図６はこの発明の実施の形態４によるスキャンテスト回路の構成を示すブロック図である。
図において、スキャンテスト回路は複数のフリップフロップｆ１，ｆ２，…，ｆ２ｎを接続して１本のスキャンパスとした構成となっている。各フリップフロップはバッファを介することなく接続されている。また、隣り合うフリップフロップに対して交互に、スキャンクロックＳｃｌｋ０とインバータｄ２によるその反転クロックを接続するように構成している。
【００２１】
次に、動作について説明する。
スキャンデータが入力端子Ｓｉｎから入力されると、スキャンデータはスキャンクロックＳｃｌｋ０が入力されるフリップフロップｆ１でラッチされ、次にスキャンクロックＳｃｌｋ０の反転クロックが入力されるフリップフロップｆ２でラッチされ、同様に、以降の奇数番目、偶数番目の各フリップフロップでもスキャンクロックＳｃｌｋ０とその反転クロックを交互に入力してラッチされる。順次ラッチ動作が行われて出力端子Ｓｏｕｔへ出力される。同一クロック転送となるフリップフロップ間は常にクロックの位相が反転しているため、Ｓｋｅｗは起きることがない。
【００２２】
以上のように、この実施の形態４によれば、実施の形態３の構成において、インバータを用い、第１の位相のスキャンクロックから第２の位相のスキャンクロックを得るようにしている。したがって、同一クロック転送となるフリップフロップ間のＳｋｅｗは満たされ、同一クロック転送のフリップフロップ間に従来使用していた多数のバッファを省くことができる。
【図面の簡単な説明】
【００２３】
【図１】この発明の実施の形態１によるスキャンパス回路の構成を示すブロック図である。
【図２】この発明の実施の形態１に係るスキャンクロックを示すタイムチャートである。
【図３】この発明の実施の形態２によるスキャンパス回路の構成を示すブロック図である。
【図４】この発明の実施の形態３によるスキャンパス回路の構成を示すブロック図である。
【図５】この発明の実施の形態３に係るスキャンクロックを示すタイムチャートである。
【図６】この発明の実施の形態４によるスキャンパス回路の構成を示すブロック図である。
【図７】従来のスキャンパス回路の構成例を示すブロック図である。
【図８】従来のスキャンパス回路に適用するスキャンクロックを示すタイムチャートである。
【符号の説明】
【００２４】
ａ１〜ａ３  フリップフロップ群、ｃ１〜ｃ３  バッファ、ｄ１，ｄ２  インバータ、ｆ１，ｆ２，…，ｆ２ｎ  フリップフロップ、Ｓｃｌｋ０，Ｓｃｌｋ１，Ｓｃｌｋ２  スキャンクロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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