(57)【要約】【課題】  デバイスを形成する領域における半導体膜の電位を基板電位と同じにするか、別にするかのレイアウトの自由度を増加させることができる半導体装置を得る。【解決手段】  半導体基板と、半導体基板上に形成された埋め込み絶縁膜と、埋め込み絶縁膜上に形成された半導体膜と、半導体膜の一部の領域を囲うように形成されたトレンチ分離と、トレンチ分離で囲まれた領域内に形成され、半導体膜及び埋め込み絶縁膜を貫通して半導体基板に接続された基板電位コンタクトとを有する。【選択図】      図１
2006332133.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された埋め込み絶縁膜と、
前記埋め込み絶縁膜上に形成された半導体膜と、
前記半導体膜の一部の領域を囲うように形成されたトレンチ分離と、
前記トレンチ分離で囲まれた領域内に形成され、前記半導体膜及び前記埋め込み絶縁膜を貫通して前記半導体基板に接続された基板電位コンタクトとを有することを特徴とする半導体装置。
【請求項２】
前記トレンチ分離で囲まれた領域内の前記半導体膜の表面に設けられ、前記基板電位コンタクトと接続された不純物領域と、
前記半導体膜上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記不純物領域と接続されたコンタクトと、
前記層間絶縁膜上に形成され、前記コンタクトと接続された電極とを更に有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチ分離で囲まれた領域内において、前記半導体膜上に形成されたゲート電極とソースドレイン領域を含むトランジスタを更に有し、
前記基板電位コンタクトは、前記ソースドレイン領域に対してゲート幅方向に配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板上に埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜上に半導体膜を形成する工程と、
前記半導体膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通する第１のコンタクトホールを形成する工程と、
前記層間絶縁膜、前記半導体膜及び前記埋め込み絶縁膜を貫通する第２のコンタクトホールを形成する工程と、
前記第１のコンタクトホールと前記第２のコンタクトホールに同時に導電物質を埋め込むことで、前記層間絶縁膜を貫通するコンタクトと、前記層間絶縁膜、前記半導体膜及び前記埋め込み絶縁膜を貫通して前記半導体基板に接続された基板電位コンタクトとを同時に形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜上に半導体膜を形成する工程と、
前記半導体膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜、前記半導体膜及び前記埋め込み絶縁膜を貫通する第１のコンタクトホールと、前記第１のコンタクトホールよりも開口幅が広い第２のコンタクトホールとを同時に形成する工程と、
全面に絶縁物を堆積して前記第１のコンタクトホールを埋め込み、前記第２のコンタクトホールは完全には埋め込まず、隙間ができるようにする工程と、
エッチバックにより前記第２のコンタクトホールの底面において前記半導体基板を露出させる工程と、
前記第２のコンタクトホールに導電物質を埋め込むことで、前記層間絶縁膜、前記半導体膜及び前記埋め込み絶縁膜を貫通して前記半導体基板に接続された基板電位コンタクトを形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板と、表面側から基板電位を得るための基板電位コンタクトとを有する半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体基板上に埋め込み絶縁膜を介して半導体膜（ＳＯＩ膜）が形成されたＳＯＩ基板を用い、かつテープキャリアパッケージ（ＴＣＰ）を用いた半導体装置では、基板の電位を裏面から得ることができない。このため、基板電位が浮遊して半導体装置の安定動作ができないだけでなく、耐圧の低下等も発生する。そこで、表面側から基板電位を得るために、半導体膜及び埋め込み絶縁膜を貫通して半導体基板に接続された基板電位コンタクトを形成する技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−１１０９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、従来は、半導体膜と基板電位コンタクトが接続されることにより、半導体基板だけでなく半導体膜の電位も常に固定されるため、レイアウトの自由度が減少するという問題があった
【０００４】
また、従来は、基板電位コンタクトの形成は、他のコンタクトやトレンチ分離の形成とは別個に行っていた。このため、基板電位コンタクトの形成によって工程数が増えて、コストが増大し、工期も増えるといった問題もあった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、第１の目的は、デバイスを形成する領域における半導体膜の電位を基板電位と同じにするか、別にするかのレイアウトの自由度を増加させることができる半導体装置を得るものである。また、第２の目的は、基板電位コンタクトの形成による工程数を削減することができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明の請求項１に係る半導体装置は、半導体基板と、半導体基板上に形成された埋め込み絶縁膜と、埋め込み絶縁膜上に形成された半導体膜と、半導体膜の一部の領域を囲うように形成されたトレンチ分離と、トレンチ分離で囲まれた領域内に形成され、半導体膜及び埋め込み絶縁膜を貫通して半導体基板に接続された基板電位コンタクトとを有する。
【０００７】
本発明の請求項４に係る半導体装置の製造方法は、半導体基板上に埋め込み絶縁膜を形成する工程と、埋め込み絶縁膜上に半導体膜を形成する工程と、半導体膜上に層間絶縁膜を形成する工程と、層間絶縁膜を貫通する第１のコンタクトホールを形成する工程と、層間絶縁膜、半導体膜及び埋め込み絶縁膜を貫通する第２のコンタクトホールを形成する工程と、第１のコンタクトホールと第２のコンタクトホールに同時に導電物質を埋め込むことで、層間絶縁膜を貫通するコンタクトと、層間絶縁膜、半導体膜及び埋め込み絶縁膜を貫通して半導体基板に接続された基板電位コンタクトとを同時に形成する工程とを有する。
【０００８】
本発明の請求項５に係る半導体装置の製造方法は、半導体基板上に埋め込み絶縁膜を形成する工程と、埋め込み絶縁膜上に半導体膜を形成する工程と、半導体膜上に層間絶縁膜を形成する工程と、層間絶縁膜、半導体膜及び埋め込み絶縁膜を貫通する第１のコンタクトホールと、第１のコンタクトホールよりも開口幅が広い第２のコンタクトホールとを同時に形成する工程と、全面に絶縁物を堆積して第１のコンタクトホールを埋め込み、第２のコンタクトホールは完全には埋め込まず、隙間ができるようにする工程と、エッチバックにより第２のコンタクトホールの底面において半導体基板を露出させる工程と、第２のコンタクトホールに導電物質を埋め込むことで、層間絶縁膜、半導体膜及び埋め込み絶縁膜を貫通して半導体基板に接続された基板電位コンタクトを形成する工程とを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００９】
本発明の請求項１に係る半導体装置により、デバイスを形成する領域における半導体膜の電位を基板電位と同じにするか、別にするかのレイアウトの自由度を増加させることができる。また、本発明の請求項４又は請求項５に係る半導体装置の製造方法により、基板電位コンタクトの形成による工程数を削減することができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１（ａ）は本発明の実施の形態１に係る半導体装置を示す断面図であり、図１（ｂ）はその上面図である。図示のように、半導体基板１１上にＳｉ０２からなる埋め込み絶縁膜１２が形成され、その上にＳｉからなる半導体膜１３が形成されている。また、半導体膜１３の一部の領域を囲うようにトレンチ分離１９が形成されている。そして、このトレンチ分離１９で囲まれた領域内に、半導体膜１３及び埋め込み絶縁膜１２を貫通して半導体基板１１に接続された基板電位コンタクト１８が形成されている。また、半導体膜１３の表面にはＬＯＣＯＳ２０が形成されている。
【００１１】
そして、トレンチ分離１９で囲まれた領域内において、半導体膜１３の表面にｎ型のウェル２１、ｎ＋型の不純物拡散層２２、及びＣｏＳｉ２等のシリサイド２３が形成されている。これらは基板電位コンタクト１８に接続されている。また、半導体膜１３上に層間絶縁膜２４が形成されている。そして、この層間絶縁膜２４を貫通して、ウェル２１、不純物拡散層２２及びシリサイド２３に接続された、タングステンからなるコンタクト２５が形成されている。さらに、層間絶縁膜２４上に、コンタクト２５と接続されたアルミ配線２６が形成されている。
【００１２】
このようにアルミ配線２６から半導体基板１１までが短絡しているため、アルミ配線２６から基板電位を供給することができる。そして、トレンチ分離で囲まれた領域内に基板電位コンタクトを形成し、それ以外の領域にデバイスを形成することで、デバイスを形成する領域における半導体膜の電位を基板電位と別にすることができる。また、コンタクト２５と基板電位コンタクト１８をウェル２１及び不純物拡散層２２を介して接続することで、抵抗を下げることができる。そして、シリサイド２３上にコンタクト２５を形成するため、コンタクト２５と基板電位コンタクト１８を直接接続する構成に比べて、位置合わせが容易となる。
【００１３】
上記の半導体装置の製造工程について図面を用いて説明する。まず、図２（ａ）に示すように、半導体基板１１上に埋め込み絶縁膜１２を形成し、この埋め込み絶縁膜１２上に半導体膜１３を形成する。次に、半導体膜１３上に酸化膜１４を形成する。そして、酸化膜１４上にレジスト１５を形成し、写真製版技術によりレジスト１５をパターニングする。そして、このレジスト１５をマスクにして酸化膜１４、半導体膜１３及び埋め込み絶縁膜１２をドライエッチングすることにより、酸化膜１４、半導体膜１３及び埋め込み絶縁膜１２を貫通するコンタクトホール１６を形成し、半導体基板１１を露出させる。その後、レジスト１５を除去する。
【００１４】
次に、図２（ｂ）に示すように、半導体基板１１と同じ導電型のポリシリコン１７を堆積してコンタクトホール１６を埋め込む。この際、ポリシリコン１７への不純物の導入には、イオン注入や、堆積時のイオンのドーピング等を用いる。
【００１５】
次に、図２（ｃ）に示すように、エッチバックにより表面のポリシリコン１７を除去する。これにより、コンタクトホール１６に埋め込んだポリシリコン１７により、基板電位コンタクト１８が形成される。ここで、基板電位コンタクト１８の表面が半導体膜１３の表面と一致するようにエッチングを調整すれば、表面の段差を低減することができる。また、酸化膜１４がエッチングされて半導体膜１３がむき出しにならないように酸化膜１４の膜厚を十分に確保する必要がある。その後、酸化膜１４をエッチング除去して半導体膜１３を露出させる。この酸化膜１４の除去には、半導体基板１１にダメージを与えないためにフッ酸を用いるのが有効である。
【００１６】
次に、図２（ｄ）に示すように、基板電位コンタクト１８の周りを囲うように、半導体膜１３にトレンチ分離１９を形成する。そして、半導体膜１３の表面にＬＯＣＯＳ２０を形成する。
【００１７】
次に、図２（ｅ）に示すように、半導体膜１３に不純物を注入してウェル２１及び不純物拡散層２２を形成する。そして、半導体膜１３の表面にシリサイド２３を形成する。これらは、他の領域にデバイスのウェルやソースドレイン等を形成する際に同時に形成することができる。次に、半導体膜１３上に層間絶縁膜２４を形成する。そして、層間絶縁膜２４を貫通するようにコンタクト２５を形成し、このコンタクト２５と接続するようにアルミ配線２６を層間絶縁膜２４上に形成する。
【００１８】
図３（ａ）は本発明の実施の形態１に係る半導体装置の変形例を示す断面図であり、図３（ｂ）はその上面図である。図示のように、トレンチ分離１９で囲まれた領域内に、基板電位コンタクト１８だけでなく、ソースドレイン領域２７とゲート電極２８を含むトランジスタが形成されている。これにより、デバイスを形成する領域における半導体膜１３の電位を基板電位と同じにすることができる。また、レイアウトの縮小化も可能である。
【００１９】
よって、トレンチ分離で囲まれた領域内に基板電位コンタクトを形成することで、デバイスを形成する領域における半導体膜の電位を基板電位と同じにするか、別にするかのレイアウトの自由度を増加させることができる。
【００２０】
図４は、実施の形態１に係る半導体装置の別の変形例を示す上面図である。図示のように、基板電位コンタクト１８は、ソースドレイン領域２７に対してゲート幅方向に配置されている。これにより、更にレイアウトの縮小化が可能である。  
【００２１】
なお、基板電位コンタクト１８を形成するためにポリシリコン１７を用いたが、これに限定されず、導電性であれば何でも良くタングステン等でも構わない。また、基板電位コンタクト１８を囲むトレンチ分離１９の代わりに、分離特性に問題なければｐｎ接合分離やＬＯＣＯＳを用いてもよい。そして、寄生抵抗を低くしたい場合は基板電位コンタクト１８を奥行き方向に伸ばし、レイアウトの縮小化を重視したい場合には基板電位コンタクト１８をホール形状にすればよい。また、酸化膜１４は、エッチバック時のストッパとなれば何でもよく、熱酸化膜、ＴＥＯＳ、ＳｉＮやＳｉＯＮなどの積層構造であっても構わない。そして、基板電位コンタクト１８の幅を十分に確保すれば、基板電位コンタクト１８の直上にコンタクト２５を配置することも可能である。
【００２２】
実施の形態２．
本発明の実施の形態２に係る半導体装置の製造方法について図面を用いて説明する。まず、図５（ａ）に示すように、半導体基板１１上に埋め込み絶縁膜１２を形成し、この埋め込み絶縁膜１２上に半導体膜１３を形成する。次に、半導体膜１３の一部の領域を囲うようにトレンチ分離３１を形成する。そして、半導体膜１３上に層間絶縁膜３２を形成する。
【００２３】
次に、図５（ｂ）に示すように、層間絶縁膜３２上にレジスト３４を形成し、写真製版技術によりレジスト３４をパターニングする。そして、このレジスト３４をマスクにして、層間絶縁膜３２を酸化膜エッチングして、層間絶縁膜３２を貫通する第１のコンタクトホール３５を形成する。その後、レジスト３４を除去する。
【００２４】
次に、図５（ｃ）に示すように、層間絶縁膜３２上にレジスト３６を形成し、写真製版技術によりレジスト３６をパターニングする。そして、このレジスト３６をマスクにして、層間絶縁膜３２、半導体膜１３及び埋め込み絶縁膜１２をドライエッチングして、層間絶縁膜３２、半導体膜１３及び埋め込み絶縁膜１２を貫通する第２のコンタクトホール３７を形成し、半導体基板１１を露出させる。その後、レジスト３６を除去する。
【００２５】
次に、図５（ｄ）に示すように、全面に導電物質であるタングステンを堆積して第１のコンタクトホール３５及び第２のコンタクトホール３７を同時に埋め込んだ後に、エッチバックにより表面のタングステンを除去して、層間絶縁膜３２を貫通するコンタクト３８と、層間絶縁膜３２、半導体膜１３及び埋め込み絶縁膜１２を貫通して半導体基板１１に接続された基板電位コンタクト３９とを同時に形成する。この際、タングステンを堆積する前に半導体基板１１と同じ導電型のイオンを第１のコンタクトホール３５及び第２のコンタクトホール３７内に注入すれば、オーミック特性が向上し、抵抗を低減することができる。また、タングステンの半導体膜１３への拡散を防ぐためにＴｉＮ等のバリア層を形成しても良い。なお、第１のコンタクトホール３５及び第２のコンタクトホール３７へ埋め込む物質は、タングステンに限らず、ポリシリコンやＣｕ等の他の導電物質でもよい。
【００２６】
次に、図５（ｅ）に示すように、コンタクト３８と基板電位コンタクト３９とそれぞれ接続するようにアルミ配線２６を層間絶縁膜３２上に形成する。
【００２７】
このように第１のコンタクトホール３５及び第２のコンタクトホール３７へのタングステンの埋め込みを同時に行って、通常のコンタクト３８と基板電位コンタクト３９を同時に形成することで、基板電位コンタクトの形成による工程数を削減することができる。
【００２８】
実施の形態３．
本発明の実施の形態３に係る半導体装置の製造方法について図面を用いて説明する。まず、図６（ａ）に示すように、半導体基板１１上に埋め込み絶縁膜１２を形成し、この埋め込み絶縁膜１２上に半導体膜１３を形成する。次に、半導体膜１３上にＳｉＯ２のＬＯＣＯＳからなる層間絶縁膜４１を形成し、この上にＳｉＮからなる窒化膜４２を堆積する。なお、窒化膜４２上に更にＴＥＯＳ膜を設けてもよい。
【００２９】
そして、窒化膜４２上にレジスト４３を形成し、写真製版技術によりレジスト４３をパターニングする。そして、このレジスト４３をマスクにして、窒化膜４２、層間絶縁膜４１、半導体膜１３及び埋め込み絶縁膜１２をドライエッチングして、窒化膜４２、層間絶縁膜４１、半導体膜１３及び埋め込み絶縁膜１２を貫通する第１のコンタクトホール４４及び第２のコンタクトホール４５を形成し、半導体基板１１を露出させる。ただし、第２のコンタクトホール４５は、第１のコンタクトホール４４よりも開口幅が十分広くなるようにする。その後、レジスト４３を除去する。
【００３０】
次に、図６（ｂ）に示すように、全面に絶縁物であるＴＥＯＳ酸化膜４６を堆積する。この際、第１のコンタクトホール４４は完全に埋め込んでトレンチ分離４７を形成する。一方、第２のコンタクトホール４５は完全には埋め込まず、十分に隙間ができるようにする。
【００３１】
次に、図６（ｃ）に示すように、エッチバックにより表面のＴＥＯＳ酸化膜４６を除去すると共に、第２のコンタクトホール４５の底面において半導体基板１１を露出させる。なお、第１のコンタクトホール４４及び第２のコンタクトホール４５の形状やＴＥＯＳ酸化膜４６のカバレージによっては一度でうまく埋め込まれない場合があるため、図６（ｂ）及び（ｃ）の工程を何度か繰り返して行ってもよい。その後、窒化膜４２を除去する。
【００３２】
次に、図６（ｄ）に示すように、第２のコンタクトホール４５に、半導体基板１１と同じ導電型のポリシリコンを埋め込むことで、層間絶縁膜４１、半導体膜１３及び埋め込み絶縁膜１２を貫通して半導体基板１１に接続された基板電位コンタクト４９を形成する。そして、エッチバックにより表面のポリシリコンを除去し、ストッパの窒化膜４２も除去する。この際、ポリシリコンへの不純物の導入には、イオン注入や、堆積時のイオンのドーピング等を用いる。なお、ポリシリコンを堆積する前に半導体基板１１と同じ導電型のイオンを第２のコンタクトホール４５内に注入すれば、オーミック特性が向上し、抵抗を低減することができる。また、第２のコンタクトホール４５へ埋め込む物質は、ポリシリコンに限らず、タングステンやＣｕ等の他の導電物質でもよい。
【００３３】
次に、図６（ｅ）に示すように、層間絶縁膜４１上に層間絶縁膜３２を形成する。そして、層間絶縁膜３２を貫通するようにコンタクト３８を形成し、このコンタクト３８と接続するようにアルミ配線２６を層間絶縁膜３２上に形成する。
【００３４】
このように、基板電位コンタクト４９を形成するための第２のコンタクトホール４５と、トレンチ分離４７を形成するための第１のコンタクトホール４４を同時にセルフアラインで形成することで、基板電位コンタクトの形成のためのマスクの追加が不要であるため、工程数を削減することができる。
【００３５】
実施の形態４．
本発明の実施の形態４に係る半導体装置の製造方法について図面を用いて説明する。まず、実施の形態３と同様に図６（ａ）〜（ｃ）の工程を行う。
【００３６】
次に、図７（ａ）に示すように、レジスト５１を堆積して第２のコンタクトホール４５を埋め込む。そして、写真製版技術によりレジスト５１をパターニングする。そして、このレジスト５１をマスクにして、層間絶縁膜４１をドライエッチングして第３のコンタクトホール５２を形成する。その後、レジスト５１を除去する。
【００３７】
次に、図７（ｂ）に示すように、全面にタングステンを堆積して第２のコンタクトホール４５及び第３のコンタクトホール５２を同時に埋め込んだ後に、エッチバックにより表面のタングステンを除去して、基板電位コンタクト５３と通常のコンタクト５４を同時に形成する。この際、タングステンを堆積する前に半導体基板１１と同じ導電型のイオンを第２のコンタクトホール４５内に注入すれば、オーミック特性が向上し、抵抗を低減することができる。また、タングステンの半導体膜１３への拡散を防ぐためにＴｉＮ等のバリア層を形成しても良い。なお、第２のコンタクトホール４５及び第３のコンタクトホール５２へ埋め込む物質は、タングステンに限らず、ポリシリコンやＣｕ等の他の導電物質でもよい。
【００３８】
次に、図７（ｆ）に示すように、基板電位コンタクト５３とコンタクト５４にそれぞれ接続するようにアルミ配線２６を層間絶縁膜４１上に形成する。
【００３９】
以上説明した実施の形態４に係る半導体装置の製造方法により、実施の形態２及び実施の形態３の両方の効果を得ることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態１に係る半導体装置を示す断面図（ａ）及び上面図（ｂ）である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図３】本発明の実施の形態１に係る半導体装置の変形例を示す断面図（ａ）及び上面図（ｂ）である。
【図４】本発明の実施の形態１に係る半導体装置の別の変形例を示す断面図（ａ）及び上面図（ｂ）である。
【図５】本発明の実施の形態２に係る半導体装置の製造方法を示す工程断面図である。
【図６】本発明の実施の形態３に係る半導体装置の製造方法を示す工程断面図である。
【図７】本発明の実施の形態４に係る半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００４１】
１１  半導体基板（ＳＯＩ基板）
１２  埋め込み絶縁膜（ＳＯＩ基板）
１３  半導体膜（ＳＯＩ基板）
１６  コンタクトホール
１８，４９，５３，３９  基板電位コンタクト
１９，４７，３１  トレンチ分離
２２  不純物拡散層
２４，３２  層間絶縁膜
２５，３８，５４  コンタクト
２６  アルミ配線
２７  ソースドレイン領域
２８  ゲート電極
３５，４４  第１のコンタクトホール
３７，４５  第２のコンタクトホール
４６  酸化膜（絶縁物質）
５２  第３のコンタクトホール
【図１】
2006332133.tif 000003
【図２】
2006332133.tif 000004
【図３】
2006332133.tif 000005
【図４】
2006332133.tif 000006
【図５】
2006332133.tif 000007
【図６】
2006332133.tif 000008
【図７】
2006332133.tif 000009