(57)【要約】【課題】複数メモリチップについて１メモリチップと同様な制御を行なう。【解決手段】電気的書き換え可能な不揮発性半導体メモリ装置において、１メモリチップ内に搭載され、各々のアドレス指定可能な複数のメモリ回路と、メモリ回路ごとに設けられ、各々のアドレスに対応する書き込みデータを保持する複数のデータレジスタと、複数のデータレジスタから複数のメモリ回路への書き込みデータの書き込み動作を同時に開始する制御回路とを備え、複数のメモリ回路の各々において、書き込み動作における書き込みとベリファイを繰り返し、複数のメモリ回路の全体における書き込み動作のパス／フェイル結果を出力することを特徴とする不揮発性半導体メモリ装置を提供することにより上記課題を解決する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性半導体メモリ装置において、
１メモリチップ内に搭載され、各々のアドレス指定可能な複数のメモリ回路と、
前記メモリ回路ごとに設けられ、各々のアドレスに対応する書き込みデータを保持する複数のデータレジスタと、
前記複数のデータレジスタから前記複数のメモリ回路への前記書き込みデータの書き込み動作を並行して開始する制御回路とを備え、
前記複数のメモリ回路の各々において、前記書き込み動作における書き込みとベリファイを繰り返し、
前記複数のメモリ回路の全体における書き込み動作のパス／フェイル結果を出力することを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記書き込み動作のパス／フェイル結果を複数の書き込み動作により累積して保持されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記書き込み動作のパス／フェイル結果を前記複数のメモリ回路の各々について出力することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記書き込み動作のパス／フェイル結果を複数の書き込み動作により累積して保持されることを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
前記書き込みデータを前記複数のデータレジスタに送出するバッファと、
レディ／ビジー信号端子を備え、
前記バッファから前記複数のデータレジスタへのデータ転送が終了したとき、前記レディ／ビジー信号端子を介してレディ信号を出力することを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項６】
１メモリチップ内に搭載され、各々のアドレス指定可能な複数のメモリ回路と、
前記メモリ回路ごとに設けられ、各々のアドレスに対応する書き込みデータを保持する複数のデータレジスタと、
前記複数のデータレジスタから前記複数のメモリ回路への前記書き込みデータの書き込み動作を並行して開始する制御回路とを備えた電気的書き換え可能な不揮発性半導体メモリ装置における制御方法において、
データ入力コマンドを入力した後にデータを入力する動作を複数回繰り返し行なった後、
書き込み開始コマンドを入力し、
その後、前記複数のメモリ回路の全体における書き込み動作のパス／フェイル結果を受け取ることを特徴とする不揮発性半導体メモリ装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体メモリ装置（ＥＥＰＲＯＭ）及び不揮発性半導体メモリ装置の制御方法に係り、特にベリファイ動作を含む一連のデータ書き換え動作が内蔵制御回路により自動的にシーケンス制御されるＥＥＰＲＯＭに関する。
【背景技術】
【０００２】
最近のＥＥＰＲＯＭフラッシュメモリでは、チップ内部に書き込み／消去のシーケンス制御を行う制御回路が内蔵されている。この種のＥＥＰＲＯＭでは、外部からコマンドと書き込みデータを入力すれば、データ書き込み動作とその後のベリファイ動作を含めて、所定の書き込みが完了するまでの一連の動作が自動的に行われる。書き込み動作開始から書き込み完了までは、外部にはビジー信号が出されて、アクセスが禁止される。
【０００３】
この様なＥＥＰＲＯＭフラッシュメモリのビジー状態の待ち時間は、メモリシステムの高速性能を損なう。そこで、複数のメモリチップを用いたフラッシュメモリシステムで高速性能を実現するためには、データバスを共通にして時分割的にコマンド及びデータ入力を行い、複数のメモリチップで並列的に内部動作が実行されるようにすることが有効である。本発明者等は、既にその様な手法を提案している（特願平６−９５１２５号、特願平６−９５１２６号）。
【特許文献１】米国特許第５，６０３，００１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし近年、フラッシュメモリの１チップの容量はますます増大している。必要なメモリシステムの容量が１チップで間に合うとすると、上述した複数チップを用いた場合の時分割制御の手法が適用できず、高速性能が得られない。従って、１つのメモリチップであっても、上述した複数チップを用いた場合と同様の時分割制御や並列処理により高速性能が実現できるものが望まれる。
【０００５】
また、メモリシステムを制御するＣＰＵ側の都合として、要求されるメモリシステムの容量が増大したとしても、取り扱うファイルのサイズは画像ファイル等を除いて多くの場合著しい増大はなく、むしろ小サイズのファイルを多く扱う方が好ましいという事情もある。パソコンのＣＰＵのページマッピングサイズも、例えば４ｋバイトがＣＰＵの世代に拘わらず共通値として維持されている。
【０００６】
この様なホストシステム環境からすると、メモリデバイス側がその記憶容量増大に伴って、書き込みページサイズや消去ブロックサイズを大きくするのは必ずしも適当ではなく、記憶容量が増大しても、小容量単位での書き込みや消去ができることが好ましい場合が多い。
【０００７】
この発明は、上記事情を考慮してなされたもので、１メモリチップを複数メモリチップと同様に制御可能とした不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置の制御方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
この発明は、電気的書き換え可能な不揮発性半導体メモリ装置であって、１メモリチップ内に、それぞれ書き込みのシーケンス制御を行う制御回路を有する複数のメモリ回路がデータバスを共有して搭載され、且つ前記各メモリ回路毎に活性、非活性を制御するイネーブル端子が設けられていることを特徴としている。
【０００９】
更に、この発明は、電気的書き換え可能な不揮発性半導体メモリ装置であって、１メモリチップ内に、それぞれ書き込みのシーケンス制御を行う制御回路を有する複数のメモリ回路がデータバスを共有して搭載され、且つ前記各メモリ回路毎の活性、非活性がコマンド入力により制御されるようにしたことを特徴としている。
【００１０】
更に、この発明は、電気的書き換え可能な不揮発性半導体メモリ装置であって、１メモリチップ内に、それぞれアドレス指定可能な複数のメモリ回路が搭載され、且つ前記各メモリ回路毎に、アドレスに対応する書き込みデータを送出する少なくとも１段のデータバッファが設けられ、前記データバッファを介して前記複数のメモリ回路への書き込み動作が同時に行われることを特徴としている。
【００１１】
更に、この発明は、１メモリチップ内に搭載され、各々のアドレス指定可能な複数のメモリ回路と、前記メモリ回路ごとに設けられ、各々のアドレスに対応する書き込みデータを保持する複数のデータレジスタと、前記複数のデータレジスタから前記複数のメモリ回路への前記書き込みデータの書き込み動作を並行して開始する制御回路とを備えた電気的書き換え可能な不揮発性半導体メモリ装置における制御方法において、データ入力コマンドを入力した後にデータを入力する動作を複数回繰り返し行なった後、書き込み開始コマンドを入力し、その後、前記複数のメモリ回路の全体における書き込み動作のパス／フェイル結果を出力することを特徴としている。
【００１２】
この発明によると、１チップ内の複数のメモリ回路（ＥＥＰＲＯＭ回路）をあたかも複数チップのように時分割動作或いは並列動作させることができる。従って、１チップを一つの制御回路をもって単に大容量化した場合と異なり、あるメモリ回路がビジー状態であっても他のメモリ回路に対してアクセスできるから、外部からみると、待ち時間のない高速性能メモリシステムが得られる。
【発明の効果】
【００１３】
以上述べたようにこの発明によれば、１メモリチップを複数メモリチップと同様に制御可能とした不揮発性半導体記憶装置及び不揮発性半導体メモリ装置の制御方法を得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１５】
［実施の形態１］図１は、この発明の実施の形態によるメモリチップ１の構成を示している。メモリチップ１には、それぞれに書き込み及び消去のシーケンス制御を行う制御回路を内蔵した複数個（図の場合４個）のＥＥＰＲＯＭ回路２（２−１〜２−４）が搭載されている。これらのＥＥＰＲＯＭ回路２はデータバス３を共有する。また、各ＥＥＰＲＰＯＭ回路２はそれぞれが独立に通常のＥＥＰＲＯＭチップ機能を有するものとし、従って図示のように各ＥＥＰＲＯＭ回路２毎に活性、非活性を制御するイネーブル端子ＣＥ１〜ＣＥ４、及びＲｅａｄｙ／Ｂｕｓｙ信号端子Ｒ／Ｂ１〜Ｒ／Ｂ４が設けられている。
【００１６】
図２は、各ＥＥＰＲＯＭ回路２の構成を示している。メモリセルアレイ２１は、スタックト・ゲート構造を有する電気的書き換え可能な不揮発性メモリセルがＮＡＮＤ型に配列接続されている。メモリセルアレイ２１のワード線、ビット線を選択するのがそれぞれロウデコーダ２２、カラムデコーダ２５である。アドレス信号はＩ／Ｏバッファ２６を介してアドレスレジスタ２７に取り込まれ、ロウデコーダ２２及びカラムデコーダ２５でデコードされて、メモリセル選択がなされる。メモリセルアレイ２１のビット線はセンスアンプ２３に接続され、センスアンプ２３はデータレジスタ２４を介してＩ／Ｏバッファ２６に接続される。
【００１７】
データ書き込み及び消去に用いられる各種の高電圧を発生するために、昇圧電源回路３０が設けられている。制御回路２９は、ベリファイ動作を含めてデータ書き込み及び消去のシーケンス制御を行い、同時に動作モードに応じて昇圧電源回路３０を制御する。書き込み、消去等のコマンドＣＭＤはＩ／Ｏバッファ２６を介してコマンドレジスタ２８に取り込まれる。このコマンレジスタ２８に取り込まれたコマンドは制御回路２９でデコードされて、コマンドに対応して書き込み、消去の制御がなされる。Ｉ／Ｏバッファ２６には、イネーブル端子ＣＥからの回路全体の活性、非活性を指示するイネーブル信号／ＣＥをはじめ、各種のイネーブル信号が入る。これらの制御信号も制御回路２９に送られる。制御回路２９は、イネーブル信号が／ＣＥ＝Ｈのとき、Ｒｅａｄｙ／Ｂｕｓｙバッファ３１を介して端子Ｒ／Ｂにビジー信号を出す。
【００１８】
この様に構成されたメモリチップ１では、各ＥＥＰＲＯＭ回路２が通常のチップ機能を有するから、各ＥＥＰＲＯＭ回路２に対して並列にデータ書き込み又は消去を行わせることができる。
【００１９】
以上のようにこの実施の形態によると、１チップ内にそれぞれ自律的な制御機能を持つ複数のＥＥＰＲＯＭ回路を搭載することにより、各ＥＥＰＲＯＭ回路を並列的に動作させることができ、大容量メモリの高速動作が可能になる。更に各ＥＥＰＲＯＭ回路毎にイネーブル端子とこれに対応するＲｅａｄｙ／Ｂｙｓｙ端子を設けることにより、外部からは各ＥＰＲＯＭ回路を独立のメモリチップのように制御することができる。従って、単に１チップの記憶容量を増大させた場合と異なり、高速性能を実現することができ、また小容量単位のデータ入出力要求にも柔軟に対応可能になる。
【００２０】
［実施の形態２］図３は、別の実施の形態によるメモリチップ１ａの構成を示している。この実施の形態が先の実施の形態と異なる点は、メモリチップ１ａが、内部の各ＥＥＰＲＰＯＭ回路２のイネーブル端子ＣＥ１〜ＣＥ４を持つ他、メモリチップ１ａ全体の活性、非活性を制御するマスターイネーブル端子ＭＣＥを持つことである。それ以外は、先の実施の形態と変わらない。マスターイネーブル信端子ＭＣＥと各ＥＥＰＲＯＭ回路２のイネーブル端子ＣＥとは、図３に示すようにＡＮＤゲートＧ１〜Ｇ４の入力に接続され、二つの信号のＡＮＤ出力が各ＥＥＰＲＯＭ回路２に供給される。
【００２１】
この様な構成とすれば、例えば複数のメモリチップからなるメモリシステムを制御するチップセットからのイネーブル信号線を減らすことが可能になる。例えば、図４は、二つのメモリチップ１ａ１，１ａ２を用いた場合の例を示している。この場合、二つのメモリチップ１ａ１，１ａ２のイネーブル端子ＣＥ１〜ＣＥ４を互いに共通接続し、マスターイネーブル端子ＭＣＥは、一方にインバータＩを挿入して共通接続する。また各メモリチップ１ａ１，１ａ２のＲｅａｄｙ／Ｂｕｓｙ端子Ｒ／Ｂも共通接続する。
【００２２】
これにより、共通化されたマスターイネーブル端子ＭＣＥの“０”，“１”によって、メモリチップ１ａ１，１ａ２を選択的に活性化することができ、少ない信号線で二つのメモリチップ１ａ１，１ａ２の制御が可能になる。
【００２３】
具体的に、図４に示すようなメモリシステムを構成した時、ホスト側の要求に対してこのメモリシステムを制御するチップセットでは、次のような動作が行われる。即ち、ホストの要求が、イネーブルＣＥ〜ＣＥ４の指定とアドレス指定のみとする。このときチップセットでは、メモリチップ１ａ１，１ａ２のＥＥＰＲＯＭ回路２の記憶容量レジスタを参照して、マスターイネーブルＭＣＥの“０”，“１”を決定する。そしてチップセットが、ホストの要求であるイネーブル端子ＣＥ１〜ＣＥ４の指定、アドレス指定と共に、マスターイネーブル信号を発行する。これにより、メモリチップ１ａ１，１ａ２のいずれかが選択される。
【００２４】
［実施の形態３］図５は、別の実施の形態によるメモリチップ１ｂの構成を示している。この実施の形態が、図１の実施の形態と異なる点は、外部には一つずつのイネーブル端子ＣＥとＲｅａｄｙ／Ｂｕｓｙ端子Ｒ／Ｂのみが設けられることである。内部的にはＥＥＰＲＰＯＭ回路２のイネーブル端子ＣＥ１〜ＣＥ４とＲｅａｄｙ／Ｂｕｓｙ端子Ｒ／Ｂ１〜Ｒ／Ｂ４は、メモリ機能レジスタ４により選択される。
【００２５】
メモリ機能選択回路３は、コマンド入力により制御されるものとする。例えば、チップイネーブルＣＥを活性にし、コマンド入力によりイネーブル端子ＣＥ１、即ちＥＥＰＲＯＭ回路２−１の選択を指示すると、メモリ機能レジスタ４によりチップイネーブルＣＥはＥＥＰＲＯＭ回路２−１についてイネーブルとなり、このときＲｅａｄｙ／Ｂｕｓｙ端子Ｒ／Ｂは、ＥＥＰＲＯＭ回路２−１のＲｅａｄｙ／Ｂｕｓｙ状態を出力する。チップイネーブルＣＥを非活性にすると、メモリチップ１ｂ全体に対するチップイネーブルがＮｅｇａｔｅされる。
【００２６】
この様に、メモリチップ内の複数のＥＥＰＲＯＭ回路に対して、コマンド入力によりアクセス仕分けを行うことにより、一つのＥＥＰＲＯＭ回路の場合と同じ信号端子数で大容量のメモリシステムの制御ができることになる。従って、世代の異なるメモリチップに対しても、ソフトウェアの変更のみで同じＣＰＵを接続することが可能になる。また、チップイネーブル信号ＣＥが非活性化された場合、各ＥＥＰＲＯＭ回路に継続して制御が入ることは少ないので、これと連動して各ＥＥＰＲＯＭ回路への選択が解除されるようにすることで、選択解除のコントロールが容易になり、以降の制御も容易になる。
【００２７】
また、ソフトウェア側からすれば、各ＥＥＰＲＯＭ回路への活性、非活性の制御は、チップセットを介してのコントロールになる。従って、実際に複数のイネーブル端子の時分割的制御よりも、外部的にチップイネーブル端子は一つとして、内部ＥＥＰＲＯＭ回路のイネーブルはコマンドによる制御とした方が、メモリのハードウェア構成としても整合性のとれたものとなる。ソフトウェア制御上もバグの少ないものとなる。
【００２８】
［実施の形態４］図６は、図５の実施の形態を変形した実施の形態のメモリチップ１ｃを示している。この実施の形態のメモリチップ１ｃは、外部にチップイネーブル端子及びＲｅａｄｙ／Ｂｕｓｙ端子を持たず、その機能をソフトウェア的に実現するＲｅａｄｙ／Ｂｕｓｙレジスタ５を備えている点で、図５と異なる。そしてこの実施の形態の場合、各種コマンドＣＭＤの中に、チップイネーブル制御コマンド及び、Ｒｅａｄｙ／Ｂｕｓｙ参照コマンドが含められる。
【００２９】
即ちこの実施の形態の場合、チップイネーブル制御コマンドを入力することにより、メモリチップ１ｃの各ＥＥＰＲＯＭ回路２に対して内部イネーブル信号ＣＥ１〜ＣＥ４が発生される。また、Ｒｅａｄｙ／Ｂｕｓｙ参照コマンドの入力により、ソフト的にレジスタ５を参照してその返値データからＲｅａｄｙ／Ｂｕｓｙ状態情報を得る。
【００３０】
この様な実施の形態によれば、各ＥＥＰＲＯＭ回路のＲｅａｄｙ／Ｂｕｓｙ信号を監視するために信号端子のスキャン操作を行う必要がない。従ってまた、同一信号線を切り換えて各ＥＥＰＲＯＭ回路のＲｅａｄｙ／Ｂｕｓｙ信号を出力する場合のような切り替え遷移時間の遅れを見込むことが必要もなくなる。更に、各ＥＥＰＲＯＭ回路のＲｅａｄｙ／Ｂｕｓｙ状態をコマンドコントロールによって一括して取得できるようにすれば、高速の動作制御が可能になる。
【００３１】
コマンドコントロールを行わない初期設定状態では、従来のメモリチップ仕様互換モード（即ち、内部に複数のＥＥＰＲＯＭ回路機能を持つことを意識させない仕様）で動作するようにすれば、従来機器にそのまま適用することもできる。更に、リセットコマンド発行により初期状態に戻すことができるようにすれば、ソフトウェア側の異常処理時に、メモリチップを原点復帰させることが出来、回復性の高いメモリシステムが得られる。
【００３２】
［実施の形態５］図７は、更に別の実施の形態によるメモリチップ１ｄの構成である。この実施の形態では、メモリチップ１内の各ＥＥＰＲＯＭ回路２に共通のデータバス３と外部Ｉ／Ｏ端子の間に、コマンド入力によりどのＥＥＰＲＯＭ回路２への書き込み／消去を行うかを選択する領域選択デコーダ６が設けられている。この領域選択デコーダ６により、各ＥＥＰＲＯＭ回路２のＩ／Ｏバッファに対して時系列的にコマンド入力、アドレス入力及びデータ入力を可能としている。この場合、ＥＥＰＲＯＭ回路２の選択の順序は任意に設定できるものとする。またＥＥＰＲＯＭ回路２は制御回路を内蔵せず、これらの書き込み等を制御する制御回路７が一つにまとめて設けられる。
【００３３】
この実施の形態によれば、例えばＥＥＰＲＯＭ回路２−１でデータ書き込みを行っている間、別のＥＥＰＲＯＭ回路２−２〜２−４に対して外部からデータを入力することが可能であり、外部からは待ち時間がなく連続的なデータ書き込み動作が可能になる。
【００３４】
具体的にこの実施の形態でのライトキャッシュの動作例を、図８及び図９を用いて説明する。図８に示すように、ＥＥＰＲＯＭ回路２−１への書き込みのために、データ入力（書き込み）コマンド“８０”、アドレスＡｄｄ１、データＤａｔａ１を入力し、その後にダミープログラムコマンド“１１”を入力する。これらは、ＥＥＰＲＯＭ回路２−１に取り込まれる。ダミープログラムコマンド“１１”は取り込まれたデータを内部のデータレジスタ２４には転送せず、その間ビジーとするコマンドである。なおデータレジスタ２４は、キャッシュ動作を行うためには、２段構成が必要である。以下同様にして、各ＥＥＰＲＯＭ回路２への書き込みのために、データ入力コマンド“８０”、アドレスＡｄｄ、データＤａｔａを入力し、その後にダミープログラムコマンド“１１”を入力する。最後に書き込み開始コマンド“１５”を入力する。
【００３５】
この書き込み開始コマンド“１５”が入力されると、各ＥＥＰＲＯＭ回路２でそれまでＩ／Ｏバッファ内部のラッチに保持されていたデータが同時に内部のデータレジスタ２４に転送される。これにより、各ＥＥＰＲＯＭ回路２で並行してアドレスにより選択されたページへの書き込み動作が開始される。データ書き込みが開始されると、各ＥＥＰＲＯＭ回路２は、自動的に書き込み終了の条件を満たすまで書き込みとベリファイを繰り返す。内部のデータレジスタ２４への一括データ転送が終了すると、外部に対してはレディ状態になる。
【００３６】
この実施の形態において好ましくは、各ＥＥＰＲＯＭ回路２の書き込み動作のＰａｓｓ／Ｆａｉｌ結果を、各ＥＥＰＲＯＭ回路２毎にメモリセル単位で出力する他、メモリチップ１ｄ全体のＰａｓｓ／Ｆａｉｌ結果を出力する。これにより、各ＥＥＰＲＯＭ回路２毎にＦａｉｌの場合の処理ができ、また全体のＰａｓｓ／Ｆａｉｌがわかれば、個々のＥＥＰＲＯＭ回路２の書き込み結果の如何を参照することなく、処理を継続又は停止を判断することが可能になる。
【００３７】
またこの実施の形態において、好ましくは各ＥＥＰＲＯＭ回路２について繰り返し行われた書き込み動作のＰａｓｓ／Ｆａｉｌ結果の累積を保持し、累積中のＦａｉｌの有無情報が出力されるようにする。これにより、一連の書き込み動作を全て終了した後に、全体のＰａｓｓ／Ｆａｉｌを判断することができる。特に、書き込みキャッシュ的な動作をしている場合に、一連の動作を連続して行うことができるので、高速パフォーマンスの処理が可能になる。
【００３８】
更に、Ｐａｓｓ／Ｆａｉｌ結果の累積は、各ＥＥＰＲＯＭ毎にする場合と、メモリチップ全体として累積する場合とが考えられる。前者の場合には、各ＥＥＰＲＯＭ回路毎にＦｉａｌの場合の処理ができ、後者の場合にはＰａｓｓのとき個々のＥＥＰＲＯＭ回路の参照を必要としない。
【００３９】
更にこの実施の形態において、データ書き込みのＰａｓｓ／Ｆａｉｌ結果を参照してから、データバッファに対して次のデータ入力を行うモードと、Ｐａｓｓ／Ｆａｉｌ結果を参照することなく、連続的にデータバッファにデータ入力を行うモードとを有し、これらが選択ができるようにすることが望ましい。この場合、Ｂｕｓｙ信号の出し方の意味づけがモードにより異なる。即ち、前者のモードでは、書き込み結果の状態を参照できるようになった時点で、Ｂｕｓｙ状態終了とする。この場合、実際にはデータ書き込みが完了しているので、次のデータ入力が可能になっている。後者の場合には、次のデータ書き込みが可能になった時点でＢｕｓｙ状態終了とする。
【００４０】
この様なモード選択を可能とすることにより、高速処理と安定処理の選択が可能になる。またこのモード選択をコマンド入力によりできるようにすれば、制御ソフトが簡易なものとなる。
【図面の簡単な説明】
【００４１】
【図１】この発明の実施の形態によるメモリチップの構成を示す図である。
【図２】同実施の形態の各ＥＥＰＲＯＭ回路の構成を示す図である。
【図３】別の実施の形態によるメモリチップの構成を示す図である。
【図４】同実施の形態のメモリチップを用いたメモリシステム構成例を示す図である。
【図５】別の実施の形態によるメモリチップの構成を示す図である。
【図６】別の実施の形態によるメモリチップの構成を示す図である。
【図７】別の実施の形態によるメモリチップ構成を示す図である。
【図８】同実施の形態での制御信号入力の例を示す図である。
【図９】同実施の形態の各ＥＥＰＲＯＭ回路の書き込み動作を示す図である。
【符号の説明】
【００４２】
１,１ａ，１ｂ，１ｃ，１ｄ…メモリチップ、２…ＥＥＰＲＯＭ回路、３…データバス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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