(57)【要約】      （修正有）【課題】ダブルブートストラッピング回路の必要性を無くすと共に、メモリセルアクセストランジスタの信頼性を損なうような過剰電圧を防ぐ。【解決手段】チャージ蓄積コンデンサ及びアクセス電界効果トランジスタ（ＦＥＴ）を有するメモリセルであり、該アクセスＦＥＴのドレイン・ソース回路がビット線とチャージ蓄積コンデンサとの間に接続され、アクセスＦＥＴのゲートがワード線に接続されているメモリセル；及びレベルシフタおよびパスＦＥＴを有するワード線ドライバ；を備え、ワード線ドライバは、それぞれ高論理レベル電圧を選択的に有する複数のワード線選択アドレス信号を受信し、高レベル電圧を前記パスＦＥＴのソース・ドレイン回路を通じて選択的にワード線に印加することによりワード線駆動動作を行い、高レベル電圧は、全メモリ動作を通して、高論理レベル電圧よりも高く且つトランジスタ破壊電圧よりも低い電圧である。【選択図】図１
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【特許請求の範囲】
【請求項１】
チャージ蓄積コンデンサ及びアクセス電界効果トランジスタ（ＦＥＴ）を有するメモリセルであり、該アクセスＦＥＴのドレイン・ソース回路がビット線と前記チャージ蓄積コンデンサとの間に接続され、前記アクセスＦＥＴのゲートがワード線に接続されているメモリセル；及び
レベルシフタおよびパスＦＥＴを有するワード線ドライバ；
を備えたダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって：
前記ワード線ドライバは、それぞれ高論理レベル電圧を選択的に有する複数のワード線選択アドレス信号を受信し、高レベル電圧を前記パスＦＥＴのソース・ドレイン回路を通じて選択的に前記ワード線に印加することによりワード線駆動動作を行い、
前記高レベル電圧は、全メモリ動作を通して、前記高論理レベル電圧よりも高く且つトランジスタ破壊電圧よりも低い電圧であり；
前記レベルシフタは、第１および第２のプルアップＦＥＴと第１および第２のプルダウンＦＥＴとを含み；
前記高レベル電圧が前記第１および第２のプルアップＦＥＴのソースに直接印加され、
前記第１のプルアップＦＥＴのドレインと第１のノードとの間に電流経路が形成され、
前記第２のプルアップＦＥＴのドレインと第２のノードとの間に電流経路が形成され、
前記第１のプルダウンＦＥＴのドレインと前記第１のノードとの間に電流経路が形成され、
前記第２のプルダウンＦＥＴのドレインと前記第２のノードとの間に電流経路が形成され、
前記第１のノードの電圧が前記第２のプルアップＦＥＴのゲートに印加され、
前記第２のノードの電圧が前記第１のプルアップＦＥＴのゲートに印加され、
前記第１および第２のプルダウンＦＥＴのゲートは前記ワード線選択アドレス信号に応答し、前記第１のノードは選択的にプルアップまたはプルダウンされ、前記レベルシフタは、前記ワード線選択アドレス信号に応答することのみにより、前記第１のノードから前記パスＦＥＴのゲートへと前記高レベル電圧を選択的に供給するように動作する、
ことを特徴とするＤＲＡＭ。
【請求項２】
前記パスＦＥＴのソースは、前記高レベル電圧、または前記高レベル電圧を有する２次デコーダ出力レベル電圧を受け、前記受けた電圧が、前記パスＦＥＴのゲートに供給された前記高レベル電圧に応答してそのソース・ドレイン回路を通じて前記ワード線に選択的に印加される、請求項１に記載のＤＲＡＭ。
【請求項３】
前記ワード線ドライバはさらに論理ゲートを含み、該論理ゲートは、前記ワード線選択アドレス信号の論理状態に応答してノード駆動信号を生成する、請求項２に記載のＤＲＡＭ。
【請求項４】
前記ノード駆動信号は第１および第２の駆動信号を含み、該第１の駆動信号は前記第１のプルダウンＦＥＴのゲートに供給され、かつ、前記第２の駆動信号は前記第２のプルダウンＦＥＴのゲートに供給される、請求項３に記載のＤＲＡＭ。
【請求項５】
前記レベルシフタはさらにインバータを含み、該インバータは、前記第２の駆動信号を反転させて前記第１の駆動信号を生成する、請求項４に記載のＤＲＡＭ。
【請求項６】
前記高レベル電圧は、前記高論理レベル電圧＋ＦＥＴの閾値電圧に等しいかまたはそれよりも高く、前記高論理レベル電圧＋ＦＥＴの閾値電圧の２倍よりも低い電圧である、請求項１から５のいずれかに記載のＤＲＡＭ。
【請求項７】
前記ワード線ドライバはさらに第３のプルダウンＦＥＴを含み、該第３のプルダウンＦＥＴは、そのゲートに供給された高レベル電圧に応答して前記ワード線を選択的にプルダウンする、請求項４から６のいずれかに記載のＤＲＡＭ。
【請求項８】
前記ワード線ドライバはさらに第４のプルダウンＦＥＴを含み、該第４のプルダウンＦＥＴは、前記第１のノードに供給された高レベル電圧に応答して前記第２のノードを選択的にプルダウンする、請求項７に記載のＤＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳ型ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関し、更に詳説すれば、ワード線のドライバに関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリは、大略、ビット線とワード線とのマトリクス及びメモリセルから構成されており、メモリセルはワード線とビット線との交点の近傍に位置している。メモリセルは、ワード線を介して運ばれた信号によって、イネーブルされて、メモリセルに記憶されているビットをビット線に供給したり、或いは、書き込み動作を許可する。
【０００３】
典型的構成としては、メモリセルは、それぞれ、記憶コンデンサから形成される。記憶コンデンサは、基準電圧に接続されると共に、更に、”アクセス”用の電界効果トランジスタのソース・ドレイン回路を介して、関連するビット線に接続されている。ワード線によって、運ばれた論理信号によりトランジスタがイネーブルにされれば、トランジスタのソース・ドレインに電流が流れ、コンデンサが充電される。又は、アクセストランジスタのソース・ドレイン回路を介して、コンデンサに記憶されているチャージがビット線に流れる。
【０００４】
ビット線からのＶｄｄ電位にある高論理レベルを、コンデンサに記憶するために、ワード線は、Ｖｄｄ＋Ｖｔｎ以上の電位に駆動されなければならない。尚、Ｖｔｎは、バックバイアス効果を含むアクセストランジスタの閾値電圧である。
【０００５】
ＤＲＡＭ設計の初期においては、もっぱら、ＮチャンネルデバイスであるＮＭＯＳ型ＦＥＴが使用された。Ｖｄｄ＋Ｖｔｎレベル信号を選択されたワード線に通すためには、少なくともＶｄｄ＋２Ｖｎで、パストランジスタのゲートをドライブさせなければならなかった。更に、このようにして、比較的高速なメモリを助けるために、適度な時間内に、充分なドライブはワード線でＶｄｄ＋２Ｖｔｎ以上の電圧を達成するために、パストランジスタのゲートは充分な高電圧に駆動される。このような、デバイスでは、ワード線駆動信号は、良く知られているダブルブートストラップ回路にコンデンサを用いた。
【０００６】
上述の回路においては、ブートストラッピング電圧回路は、電圧Ｖｄｄ＋２Ｖｔｎを越えるように設計されているが、これは、温度および、電力供給、プロセスの変動によって、パストランジスタ駆動電圧がＶｄｄ＋２Ｖｔｎ以下に低下するようなことが無いように保証するためである。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、小型のＶＬＳＩメモリにおいては、ブートストラップ回路によって供給される高電圧が、該メモリの許容電圧を超えることができるので、そのため、該メモリの信頼性が損なわれるという問題点があった。
【課題を解決するための手段】
【０００８】
本発明は、ワード線（パストランジスタゲート）駆動電圧が、ワード線を駆動するのに必要な電圧以上にならないように、制御されている電圧に合わせて、正確に、ワード線駆動電圧を、制御する回路を提供することを目的とする。本発明は、ダブルブートストラッピング回路の必要性を無くし、更に、メモリセルアクセストランジスタを、完全に始動するのに必要な電圧以上の電圧が発生しないことを保証する。従って、信頼性を損なうような過剰電圧を防ぐと共に、正確な駆動電圧が得られる。
【０００９】
本発明の第一の実施例に基づく、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、ワード線と、ワード線に接続されているイネーブル入力を備えたメモリセルと、第一論理レベルＶｓｓ、及びＶｄｄに於けるワード線選択信号を受けて、レベルＶｓｓ、及びＶｄｄの選択信号を供給する装置と、電圧Ｖｄｄより高い高電圧供給ソースＶｐｐと、レベルＶｓｓ、及びＶｄｄの選択信号をレベルＶｐｐ、及びＶｐｐに翻訳すると共に、それを、ワード線に直接印加して、イネーブル入力とする回路とを有し、又、これにより、ダブルブートストラップ回路を用いずに、Ｖｄｄ以上の電圧レベルのワード線が達成できる。
【００１０】
第二の実施例に基づく、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、ビット線及びワード線と、高供給電圧ソースＶｐｐと、高供給電圧Ｖｐｐをワード線に印可するために、ワード線を選択する回路と、選択装置によって駆動される入力を有する回路とより構成される。更に、ビット線とワード線には、メモリセルが接続され、又、メモリセルは、それぞれ、ビット線とビットチャージ記憶コンデンサとの間に、接続されたソース・ドレイン回路を備えたアクセス電界効果トランジスタ（ＦＥＴ）を有し、更に、アクセス電界効果トランジスタは対応するワード線に接続されているゲートを備えている。
【発明を実施するための最良の形態】
【００１１】
本発明を次に図面により詳細に説明する。
【実施例】
【００１２】
第１図に示されるように、ＣＭＯＳ型ＤＲＡＭはワード線１とビット線２Ａ、２Ｂ等を有している。アクセストランジスタ３Ａ、３Ｂは、それぞれワード線１に接続されているゲートを有すると共に、それぞれビットチャージ記憶コンデンサ（ＢＩＴ  ＣＨＡＲＧＥ  ＳＴＯＲＩＮＧ  ＣＡＰＡＣＩＴＯＲ）  ４Ａ、４Ｂ等に接続されているソースを有している。ビットチャージ記憶コンデンサ４Ａ、４Ｂは、更にアースに接続されている。アクセストランジスタ３Ａ、３Ｂ等のドレインは、それぞれ、ビット線２Ａ、２Ｂ等に接続されている。
【００１３】
論理信号Ｖｄｄ＋Ｖｔｎを、アクセストランジスタ３Ａ、３Ｂ等のゲートに加えると、ビットライン２Ａ、２Ｂ等のＶｄｄレベルは、書き込みサイクル中に、対応するコンデンサ４Ａ、４Ｂ等に、完全に転送される。従来技術に於いては、アクセストランジスタ３Ａ、３Ｂ等のゲートに於いてＶｄｄ＋Ｖｔｎ以上の電圧を保証する為に、Ｖｄｄ＋２Ｖｔｎ以上の電圧をＮ−チャンネルパストランジスタに印加しなければならなかった。
【００１４】
従来技術のＤＲＡＭでは、例えば、ビットチャージ記憶コンデンサ４Ａと、それに対応するアクセストランジスタ３Ａとを組み合わせて、メモリセルが形成される。
【００１５】
ワード線はＮＡＮＤゲート５の入力に加えられるアドレスＡｉｊによって選択される。従来技術に於いては、ダブルブートストラップ回路がＮＡＮＤゲート５とワード線との間で接続されていた。
【００１６】
本発明に於いては、論理レベルＶｄｄ＋Ｖｔｎ以上の電圧Ｖｐｐが利用されている。レベルシフタ６は一対の交差結合されたＰ−チャンネルトランジスタ７Ａ、７Ｂで形成されている。交差結合されたＰ−チャンネルトランジスタ７Ａ、７Ｂのソースは電圧ソースＶｐｐに接続されている。レベルシフタ６は第一制御ノード８Ａ、第二制御ノード８Ｂを、それぞれ構成する。
【００１７】
インバータ９を介して、ＮＡＮＤゲート５は、Ｎ−チャンネルＦＥＴ１０に接続されている。Ｎ−チャンネルＦＥＴ１０は、アースに接続されているソースを有すると共に、第一制御ノード８Ａに接続されているドレインを有している。
【００１８】
ＮＡＮＤゲート５の出力はＮ−チャンネルＦＥＴ１１のゲートに接続されている。更に、Ｎ−チャンネルＦＥＴ１１は、アースに接続されているソースを有すると共に、第二制御ノード８Ｂに接続されているドレインを有している。第三のＮ−チャンネルＦＥＴ１２は、アースに接続されているソースを有すると共に、Ｎ−チャンネルＦＥＴ１１のドレインに接続されているドレインを有し、更に、第一制御ノード８Ａに接続されているゲートを有している。
【００１９】
第一制御ノード８Ａ（又は、第一制御ノード８Ａのバッファーされたバージョン）は、パストランジスタ１４Ａのゲートと、プルダウントランジスタ１３Ａのゲートとに、印加されている。パストランジスタ１４ＡのソースはＶｐｐ線、すなわち、Ｖｓｓ又はＶｐｐレベルを供給する２次デコーダの出力に接続されている一方、そのドレインはワード線１に接続されている。プルダウントランジスタ１３Ａは、そのソースがアースに接続されている一方、そのドレインがワード線１に接続されている。
【００２０】
以下に、先ず、ワード線１が選択されていない場合の動作について説明する。ＮＡＮＤゲート５の、少なくとも一つのアドレス入力がロー（ＬＯＷ）であり、ＮＡＮＤゲート５の出力をハイ（ＨＩＧＨ）にする。従って、インバータ９の出力をローにする。ＮーチャンネルＦＥＴ１１はイネーブルされて、第二制御ノード８Ｂをアースに接続する。Ｎ−チャンネルＦＥＴ１０は、ディスエーブルされて、クロスカップルされたＰ−チャンネルトランジスタ７Ａを介して、第一制御ノード８ＡをＶｐｐにする。Ｎ−チャンネルＦＥＴ１２は、このようにして、イネーブルされて、第一制御ノード８Ａがハイに維持されることを保証する。Ｖｐｐレベルにある第一制御ノード８Ａはパストランジスタ１４Ａをディスエーブルする一方、プルダウントランジスタ１３Ａをイネーブルして、ワード線１をアースに保持する。このようにして、アクセストランジスタ３Ａ、３Ｂは、イネーブルされず、導通することもない。従って、ビットチャージ記憶コンデンサ４Ａ及び４Ｂに、記憶されたチャージは、このようにして保持されて、ビット線に読み出されることはない。
【００２１】
次に、ワード線１が選択されている場合の動作について説明する。電圧レベルがＶｄｄである論理ハイレベル（高論理レベル）のアドレス信号が全てのＮＡＮＤゲート５の入力に加わると、ＮＡＮＤゲート５の出力は、ローレベルになる。インバータ９の出力は、ハイレベルになる一方、Ｎ−チャンネルＦＥＴ１０はイネーブルされ、第一制御ノード８Ａをアースに接続する。このようにして、クロスカップルされたＰ−チャンネルトランジスタ７Ｂは、イネーブルされ、更に、第二制御ノード８ＢはＶｐｐに接続される。又、クロスカップルされたＰ−チャンネルトランジスタ７Ａは、ディスエーブルされて、第一制御ノード８Ａがアースに維持される。更に、Ｎ−チャンネルＦＥＴ１２がディスエーブルされて、クロスカップルされたＰ−チャンネルトランジスタ７Ｂを介して、第二制御ノード８ＢがＶｐｐに維持される。第一制御ノード８Ａのアースレベル電圧によって、プルダウントランジスタ１３Ａがディスエーブルされる一方、パストランジスタ１４Ａはイネーブルされて、ワード線１にＶｐｐレベルの電位が加わる。ワード線１の電圧は、このようにして、ワード線１が選択されているか否かに基づいて、制御されて、アースとＶｐｐとの間で切り替えられる。電圧ＶｐｐをＶｄｄ＋Ｖｔｎに制御することによって、セルアクセストランジスタ３Ａ、３ＢのゲートにはＶｄｄ＋Ｖｔｎが加わることとなる。しかしながら、電圧Ｖｐｐは、ＤＲＡＭの信頼性を損なうような過剰電圧より低い値になるように選択される。
【００２２】
上述より、容易に考えつく、本明細書のクレーム範囲内に含まれるような本発明の実施例の変形は全て本発明の一部とみなされる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例に基づく、ＤＲＡＭの概略ダイアグラムである。
【符号の説明】
【００２４】
１  ワード線
２Ａ  ビット線
２Ｂ  ビット線
３Ａ  アクセストランジスタ
３Ｂ  アクセストランジスタ
４Ａ  ビットチャージ記憶コンデンサ
４Ｂ  ビットチャージ記憶コンデンサ
５  ＮＡＤゲート
６  レベルシフタ
７Ａ  Ｐ−チャンネルトランジスタ
７Ｂ  Ｐ−チャンネルトランジスタ
８Ａ  第一制御ノード
８Ｂ  第二制御ノード
９  インバータ
１０  Ｎ−チャンネルＦＥＴ
１１  Ｎ−チャンネルＦＥＴ
１２  Ｎ−チャンネルＦＥＴ
１３Ａ  プルダウントランジスタ
１４Ａ  パストランジスタ
【図１】
2006318642.tif 000003