(57)【要約】【課題】  ＭＩＳ構造のトランジスタの微細化と、ドレイン出力アナログ信号のソースへのリークの低減を両立できるようにし、さらに、ピンチオフ電圧を低くできるようにした半導体装置及びその製造方法を提供する。【解決手段】  ＬＤＤ構造のソース６０及びドレイン７０を非対称構造にし、Ｎ-層６３の不純物濃度をＮ--層７３よりも高くする。また、シリコン基板１のソース６０側だけにＰ-層８０を形成する。これらにより、アナログＣＭＯＳとしては短チャネルに部類される０．３５（μｍ）ゲート長トランジスタにおいて、ドレイン電圧誘起Ｖｔｈ低下現象（ＤＩＢＬ）と、ピンチオフ点でのチャネル変調効果（ＣＬＭ）とを同時に低減可能である。さらに、Ｐ-層８０及びＰ--を含むチャネル領域と、ソース６０とドレイン７０との下方に連続してレトロチャネルインプラ領域２０を設けることによって、ピンチオフ電圧Ｖｄｓａｔを小さくすることが可能である。【選択図】  図１
2006332110.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極部と、
前記ゲート電極部下から露出した半導体基板に設けられた一導電型のソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域に挟まれた反対導電型のチャネル領域のうち、前記ソース領域に隣接し且つ前記ドレイン領域に隣接しない特定部位に設けられた反対導電型のポケットインプラ層と、
前記半導体基板の内部にあって、前記チャネル領域、前記ソース領域及び前記ドレイン領域の下方に設けられた反対導電型のレトロチャネルインプラ領域と、
からなるＭＩＳ構造のトランジスタを備え、
前記ソース領域は、前記一導電型の不純物を高濃度に含む高濃度ソース層と、前記一導電型の不純物を低濃度に含み、前記高濃度ソース層の下部から当該高濃度ソース層の前記チャネル領域側の側部にかけて設けられた低濃度ソース層とを有し、
前記ドレイン領域は、前記一導電型の不純物を高濃度に含む高濃度ドレイン層と、前記一導電型の不純物を低濃度に含み、前記高濃度ドレイン層の下部から当該高濃度ドレイン層の前記チャネル領域側の側部にかけて設けられた低濃度ドレイン層とを有し、
前記低濃度ソース層は前記低濃度ドレイン層よりも前記一導電型の不純物を高濃度に含み、かつ、
前記レトロチャネルインプラ領域は前記チャネル領域よりも前記反対導電型の不純物を高濃度に含むことを特徴とする半導体装置。
【請求項２】
前記ポケットインプラ層は、前記低濃度ソース層に隣接した状態で、当該低濃度ソース層下部の前記半導体基板から前記特定部位にかけて設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記レトロチャネルインプラ領域は、
前記半導体基板の表面から所定の深さにおいて前記反対導電型の不純物の濃度値がピークとなる不純物濃度分布を有する、ことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
請求項１から請求項３の何れか一項に記載の半導体装置を製造する方法であって、
前記ゲート絶縁膜上に前記ゲート電極部を形成した後で、前記ソース領域側の前記半導体基板上方から当該半導体基板の該ソース領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ソース層を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１から請求項３の何れか一項に記載の半導体装置を製造する方法であって、
前記ゲート絶縁膜上に前記ゲート電極部を形成した後で、前記ソース領域側の前記半導体基板上方から当該半導体基板の前記特定部位に向けて反対導電型の不純物を斜めにイオン注入することにより、前記ポケットインプラ層を形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１から請求項３の何れか一項に記載の半導体装置を製造する方法であって、
前記ゲート絶縁膜上に前記ゲート電極部を形成した後で、前記ドレイン領域側の前記半導体基板上方から当該半導体基板の該ドレイン領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ドレイン層を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１から請求項３の何れか一項に記載の半導体装置を製造する方法であって、
前記ゲート絶縁膜上に前記ゲート電極部を形成する工程と、
前記ソース領域側の前記半導体基板上方から当該半導体基板の該ソース領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ソース層を形成する工程と、
前記ソース領域側の前記半導体基板上方から当該半導体基板の前記特定部位に向けて反対導電型の不純物を斜めにイオン注入することにより、前記ポケットインプラ層を形成する工程と、
前記ドレイン領域側の前記半導体基板上方から当該半導体基板の該ドレイン領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ドレイン層を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体基板上に前記ゲート絶縁膜を形成する前に、
前記チャネル領域、前記ソース領域及び前記ドレイン領域となる部分が開口されたフォトレジストのマスクを前記半導体基板上に形成する工程と、
前記マスクが形成された前記半導体基板に反対導電型の不純物をイオン注入して前記レトロチャネルインプラ領域を形成する工程とを備え、
前記レトロチャネルインプラ領域を形成する工程では、
前記半導体基板の表面から所定の深さにおいて前記反対導電型の不純物の濃度値がピークとなるようにそのイオン注入条件を設定しておくことを特徴とする請求項４から請求項７の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＣＭＯＳアナログ回路に適用して好適な半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来から、映像や音声信号等のアナログ信号を処理する回路として、ＣＭＯＳアナログ回路が用いられている。半導体装置は年々微細化、高集積化されつつあるが、このようなＣＭＯＳアナログ回路（例えば高精度アンプなどのアナログ回路）で使用されるアナログＣＭＯＳトランジスタは、いぜんゲート長が１（μｍ）以上のものがほとんどである。
その理由は、アナログＣＭＯＳトランジスタの微細化と、相互コンダクタンスＧｍ、出力抵抗Ｒｏｕｔ（＝ｄＶｄ／ｄＩｄ）、１／ｆノイズ、閾値Ｖｔｈマッチング等とがトレードオフの関係にあるからである。とは言え、低電圧、低消費電力の観点から言えば、アナログＣＭＯＳトランジスタについても微細化は正しい方向であり、短ゲート長のアナログＣＭＯＳの開発が必要となってきている。
【０００３】
ＣＭＯＳアナログ回路では、一般に、ｐＭＯＳトランジスタや、ｎＭＯＳトランジスタがその飽和領域でアナログ素子として動作、使用される。図１３（Ａ）〜（Ｃ）は、一般的なＭＯＳトランジスタの構成例と、そのＶｄ−Ｉｄ特性を示す概念図である。
図１３（Ａ）に示すようなＭＯＳトランジスタでは、図１３（Ｃ）に示すように、当該ＭＯＳトランジスタをアナログ素子として、その飽和領域動作で使用すると、図１３（Ｂ）に示すように、反転したチャネル層のピンチオフ点がどうしても高濃度のドレイン端近傍に形成されてしまう。
【０００４】
この状態で、ドレインにアナログ信号を印加すると、ドレイン電圧（Ｖｄｓ）の変動により直近のピンチオフ点が電位変動を引き起し、ピンチオフ点が変動する。ここで、ＭＯＳトランジスタの実効チャネル長はソースとピンチオフ点との距離で現されるので、ピンチオフ点の変動はチャネル長変調効果（ＣＬＭ：Ｃｈａｎｎｅｌ  Ｌｅｎｇｔｈ  Ｍｏｄｕｌａｔｉｏｎ）を招く。
【０００５】
つまり、ドレイン電圧が高くなると実効チャネル長が短くなり、ドレイン電流（Ｉｄｓ）が流れやすくなるため、図１３（Ｃ）に示すように、Ｖｄ−Ｉｄ特性に傾斜が発生する。即ち、出力抵抗Ｒｏｕｔ（＝ｄＶｄ／ｄＩｄ）の値が低くなってしまう。このような傾斜は、ドレイン電圧がドレイン電流となってソースに抜ける事を意味する。ドレイン電圧がドレイン電流となってソースに抜けるとは、言い換えれば、ドレイン出力アナログ信号の一部がソースに抜けて（リークして）しまうことであり、出力電圧の減少を招いてしまう。この出力電圧の減少は、アナログ信号増幅回路等の設計において、問題となる現象である。
【０００６】
このような出力抵抗Ｒｏｕｔの劣化（低下）、即ち、ドレインコンダクタンスＧｄｓ（＝１／Ｒｏｕｔ）の劣化（増加）は、特に、プロセスを微細化することによってより顕著となるが、その原因は２つある。第１の原因は、トランジスタのソース側でドレイン電圧誘起による閾値Ｖｔｈの低下現象（ＤＩＢＬ）が増大することである。また、第２の理由は、ピンチオフ点でチャネル長変調効果（ＣＬＭ）が増大することである。
【０００７】
アナログＣＭＯＳトランジスタの微細化（短ゲート長化）を実現するためには、このようなＤＩＢＬとＣＬＭの増大を抑え、ドレインコンダクタンスＧｄｓの劣化を防止する必要がある。
ドレインコンダクタンスＧｄｓの劣化を防止する方法としては、従来から、基板と同じ導電型の不純物をソース側だけにイオン注入する、所謂、ソース側のみの非対称ポケットインプラが知られている（例えば、特許文献１、非特許文献１〜４参照。）。
【０００８】
このような非対称ポケットインプラによれば、ソース側の閾値Ｖｔｈを高めに調整することができるので、ＤＩＢＬの増大を抑えることが可能である。また、ドレイン側にポケットインプラしないのは、ドレインとチャネル間の空乏層を大きく保つことで、ピンチオフ点でのドレイン方向電界を緩和し、ＣＬＭの増大を抑える（即ち、ＣＬＭを改善する）ためである。
また、別のＣＬＭの改善例として高耐圧に適した大きなドレイン構造での報告事例がある（例えば、非特許文献５参照。）。さらに、ソース領域のチャネルに隣接する領域だけにメタルシリサイドを有する非対称ＬＤＤ構造が知られている。（例えば、特許文献２参照。）。
【０００９】
【特許文献１】特開昭５９−６１１８５号公報
【特許文献２】特開平４−２４５６４２号公報
【非特許文献１】Hemant V. Deshpande et al.,  VLSI Symp. Tech. Dig., pp87-88 ,2001
【非特許文献２】Hemant V. Deshpande et al.,Electron Devices Vol 49 No9 p1558 (2002)
【非特許文献３】Baohong Cheng et al., VLSI Symp. Tech. Dig., pp69-70 ,1999
【非特許文献４】M . Miyamoto et al., Electron Devices Vol 46 No8 p1699 (1999)
【非特許文献５】J.Mitros et al., Electron Devices Vol 48  p1751 (2001)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ソース側だけにポケットインプラ層を備えた従来例（以下「従来例１」という。）によれば、通常のアナログＣＭＯＳトランジスタと比べて、ドレインコンダクタンスＧｄｓの値を改善することは可能である。しかしながら、従来例１に係るＭＯＳトランジスタをそのゲート長が０．３５（μｍ）近傍となるまで微細化した場合には、通常のアナログＣＭＯＳトランジスタと比べて、そのドレインコンダクタンスＧｄｓの値は、せいぜい１／３〜１／５倍程度であり、その改善度合いは十分とは言い難かった（第１の問題点）。
【００１１】
また、非特許文献５に開示されたような、高耐圧に適した大きなドレイン構造の従来例（以下「従来例２」という。）によれば、通常のアナログＣＭＯＳトランジスタと比べて、ＣＬＭは改善できるものの、ドレインの接合深さＸｊの増大を招き、微細ＣＭＯＳには使い難いという問題があった（第２の問題点）。
ところで、本発明者は、さらなる低Ｇｄｓの改良としてドレイン側の電界低減に着目し、Ｌｄｄ層と、非対称構造のポケットインプラ層とを組み合わせることでトランジスタのドレインコンダクタンスＧｄｓを２桁以上小さくできることを見出した。そして、上記第１、第２の問題点を解決するために、非対称構造のＬｄｄ層と非対称構造のポケットインプラ層の両方を含む構造の半導体装置を先に特許出願した（特願２００４−１９６９５０、以下「先の出願」という。）。
【００１２】
しかしながら、先の出願では、ドレインコンダクタンスＧｄｓを２桁以上小さくできるという効果が得られる一方で、チャネル層の不純物濃度がソース端からドレイン端にかけて均一であるＭＯＳトランジスタ（以下、単に「均一構造」という。例えば、図５（Ａ）のトランジスタのことである。）よりも、ピンチオフ電圧Ｖｄｓａｔが高くなってしまう、という問題点が有った（第３の問題点）。
【００１３】
ここで、ピンチオフ電圧とは、ゲート電極に一定電圧（Ｖｇ）を加えてチャネル層を形成し、この状態でドレイン電圧（Ｖｄ）を増加させて、ドレイン電流がほぼ一定となったとき（即ち、飽和したとき）のドレイン電圧のことである。
言い換えれば、ゲート電極に一定電圧（Ｖｇ）を加えてチャネル層を形成し、この状態でドレイン電圧（Ｖｄ）を増加させていくと、Ｖｇ−Ｖｔｈ＝Ｖｄで電圧が等しくなった時点で、チャネルを構成している反転層がドレイン側近傍で無くなる。このときのドレイン電圧がピンチオフ電圧である。ピンチオフ領域はドレイン側近傍で発生し、飽和領域とも呼ばれている。
【００１４】
アナログＣＭＯＳでは飽和領域の高抵抗性能を利用して増幅回路設計を行う。ピンチオフを形成するギリギリのドレイン電圧はアナログ出力電圧下限に相当し、ピンチオフ電圧が高いと、増幅出力範囲が狭まり、低電源電圧での使用し難くなる。
先の出願では、非対称構造のポケットインプラ層（非対称チャネル構造ともいえる。）によって、ソース側のチャネルインプラ濃度を濃くした（例えば、０．９５ｖｏｌｔ）分、ドレイン側のチャネルインプラ濃度を薄くし（例えば、０．３５ｖｏｌｔ）、チャネル全体の平均として例えばＶｔｈ０．６５ｖｏｌｔとなるようにした。
【００１５】
この例によれば、先の出願では、ドレイン側のピンチオフ電圧は、Ｖｇ＝１ｖｏｌｔの場合、０．６５ｖｏｌｔ（Ｖｇ−Ｖｔｈ＝１−０．３５＝０．６５ｖｏｌｔ）となる。均一構造のピンチオフ電圧は０．３５ｖｏｌｔ（Ｖｇ−Ｖｔｈ＝１−０．６５＝０．３５ｖｏｌｔ）であるから、先の出願は均一構造よりもピンチオフ電圧が０．３ｖｏｌｔ高くなってしまう。
本発明は、上記課題を解決するためになされたものであり、ＭＩＳ構造のトランジスタの微細化と、ドレイン出力アナログ信号のソースへのリークの低減を両立できるようにし、さらに、ピンチオフ電圧を低くできるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、発明１の半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極部と、前記ゲート電極部下から露出した半導体基板に設けられた一導電型のソース領域及びドレイン領域と、前記ソース領域及びドレイン領域に挟まれた反対導電型のチャネル領域のうち、前記ソース領域に隣接し且つ前記ドレイン領域に隣接しない特定部位に設けられた反対導電型のポケットインプラ層と、前記半導体基板の内部にあって、前記チャネル領域、前記ソース領域及び前記ドレイン領域の下方に設けられた反対導電型のレトロチャネルインプラ領域と、からなるＭＩＳ構造のトランジスタを備え、前記ソース領域は、前記一導電型の不純物を高濃度に含む高濃度ソース層と、前記一導電型の不純物を低濃度に含み、前記高濃度ソース層の下部から当該高濃度ソース層の前記チャネル領域側の側部にかけて設けられた低濃度ソース層とを有し、前記ドレイン領域は、前記一導電型の不純物を高濃度に含む高濃度ドレイン層と、前記一導電型の不純物を低濃度に含み、前記高濃度ドレイン層の下部から当該高濃度ドレイン層の前記チャネル領域側の側部にかけて設けられた低濃度ドレイン層とを有し、前記低濃度ソース層は前記低濃度ドレイン層よりも前記一導電型の不純物を高濃度に含み、かつ、前記レトロチャネルインプラ領域は前記チャネル領域よりも前記反対導電型の不純物を高濃度に含むことを特徴とするものである。
【００１７】
また、発明２の半導体装置は、発明１の半導体装置において、前記ポケットインプラ層は、前記低濃度ソース層に隣接した状態で、当該低濃度ソース層下部の前記半導体基板から前記特定部位にかけて設けられていることを特徴とする請求項１に記載の半導体装置。ここで、高濃度ソース層と低濃度ソース層とを有するソース及び、高濃度ドレイン層と低濃度ドレイン層とを有するドレインとは、例えばＬＤＤ構造のソース及びドレインのことである。また、ドレイン電圧によるチャネル長変調効果ＣＬＭは（i）式で表される。
ｄΔＬ／ｄＶｄｓ＝｛Ｅｓａｔ×ｃｏｓｈ（ΔＬ／ξ）｝-1…（i）
ξ＝（３ｔｏｘ×Ｘｊ）1/2：チャネル微細化パラメータ
Ｅｓａｔ：ピンチオフ点でのドレイン方向電界
ΔＬ：ドレイン端からピンチオフ点までの距離
Ｖｄｓ：ドレイン電圧
【００１８】
チャネル長変調効果（ＣＬＭ）低減にはゲート酸化膜ｔｏｘを薄膜化する以外に、ΔＬの増大が有効である事が分かる。本発明ではεΔＬの増大に着目した。ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）を低濃度化すれば空乏層が増大し、ΔＬが増大する。すなわち、ＬＤＤによる空乏層を含む実効ΔＬｅｆｆ＝ΔＬ＋Ｌｎを増大することが可能となる。ΔＬｅｆｆは実効的ドレイン空乏層幅であり、Ｌｎはドレイン低濃度ＬＤＤ中の空乏層幅である。
【００１９】
しかし、ＬＤＤを低濃度化するために、単純にＬＤＤインプラ量を低減すると、ソースとドレイン間の寄生抵抗も増大してしまうので、相互コンダクタンスＧｍと、ドレイン電流Ｉｄｓａｔとが低下してしまい、微細化の魅力を損ねてしまう。
発明３の半導体装置は、発明１又は発明２の半導体装置において、前記レトロチャネルインプラ領域は、前記半導体基板の表面から所定の深さにおいて前記反対導電型の不純物の濃度値がピークとなる不純物濃度分布を有する、ことを特徴とするものである。ここで、所定の深さとは、例えば、約０．２（μｍ）である。
【００２０】
発明１〜３の半導体装置によれば、トランジスタを微細化しても寄生抵抗増大の副作用を伴わせないようにするために、ＬＤＤを非対称構造にする。つまり、低濃度ドレイン層の不純物濃度は、Ｅｓａｔの低減を目的に低くしておく。また、低濃度ソース層の不純物濃度は、寄生抵抗低減を目的に低濃度ドレイン層よりも高くする。さらに、このような「非対称構造のＬＤＤ」に、ソース側だけにポケットインプラ層を形成する「非対称構造のポケットインプラ層」を組み合わせる。
【００２１】
これにより、例えば、アナログＣＭＯＳとしては短チャネルに部類される０．３５（μｍ）ゲート長のトランジスタにおいて、その寄生抵抗をほとんど増大させることなく、ドレイン電圧誘起Ｖｔｈ低下現象（ＤＩＢＬ）と、ピンチオフ点でのチャネル変調効果（ＣＬＭ）とを同時に抑制することができる。それゆえ、従来技術と比べて、相互コンダクタンスＧｍや、飽和ドレイン電流Ｉｄｓａｔをあまり低下させることなく、ドレインコンダクタンスＧｄｓの値を減らすことができ、ドレイン出力アナログ信号のソースへのリークを小さくすることができる。
【００２２】
また、発明１〜３の半導体装置によれば、レトロチャネルインプラ領域によって、半導体基板の内部であって、チャネル領域、ソース領域及びドレイン領域の下方（即ち、半導体基板の奥深い所）の不純物濃度が高くなっている。奥深い所の不純物濃度が高いと、半導体基板にバイアスが加わった時、半導体基板内の空乏層の拡がりが狭くなり、半導体基板の表面電位もより高くなる。その結果、ピンチオフ電圧を低くすることができる。
【００２３】
発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置を製造する方法であって、前記ゲート絶縁膜上に前記ゲート電極部を形成した後で、前記ソース領域側の前記半導体基板上方から当該半導体基板の該ソース領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ソース層を形成することを特徴とする半導体装置の製造方法。ここで、斜めとは、半導体基板表面の鉛直線方向に対して例えば２５（°）から３５（°）の範囲の傾斜のことである。
発明４の半導体装置の製造方法によれば、ゲート電極部下にある半導体基板のソース領域となる部位に一導電型の不純物をイオン注入する際に、当該ゲート電極部下にある半導体基板のドレイン領域となる部位に一導電型の不純物が入らないようにすることができる。これにより、例えば、上述した「非対称構造のＬＤＤ」を再現性良く形成することができる。
【００２４】
発明５の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置を製造する方法であって、前記ゲート絶縁膜上に前記ゲート電極部を形成した後で、前記ソース領域側の前記半導体基板上方から当該半導体基板の前記特定部位に向けて反対導電型の不純物を斜めにイオン注入することにより、前記ポケットインプラ層を形成することを特徴とするものである。
発明５の半導体装置の製造方法によれば、ゲート電極部下にある半導体基板の特定部位に反対導電型の不純物をイオン注入する際に、当該ゲート電極部下にある半導体基板のドレイン領域となる部位に反対導電型の不純物が入らないようにすることができる。これにより、例えば、上述した「非対称構造のポケットインプラ層」を再現性良く形成することができる。
【００２５】
発明６の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置を製造する方法であって、前記ゲート絶縁膜上に前記ゲート電極部を形成した後で、前記ドレイン領域側の前記半導体基板上方から当該半導体基板の該ドレイン領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ドレイン層を形成することを特徴とするものである。
発明６の半導体装置の製造方法によれば、ゲート電極部下にある半導体基板のドレイン領域となる部位に一導電型の不純物をイオン注入する際に、当該ゲート電極部下にある半導体基板のソース領域となる部位に一導電型の不純物が入らないようにすることができる。これにより、例えば、上述した「非対称構造のＬＤＤ」を再現性良く形成することができる。
【００２６】
発明７の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置を製造する方法であって、前記ゲート絶縁膜上に前記ゲート電極部を形成する工程と、前記ソース領域側の前記半導体基板上方から当該半導体基板の該ソース領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ソース層を形成する工程と、前記ソース領域側の前記半導体基板上方から当該半導体基板の前記特定部位に向けて反対導電型の不純物を斜めにイオン注入することにより、前記ポケットインプラ層を形成する工程と、前記ドレイン領域側の前記半導体基板上方から当該半導体基板の該ドレイン領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ドレイン層を形成する工程と、を備えたことを特徴とするものである。
発明７の半導体装置の製造方法によれば、例えば、上述した「非対称構造のＬＤＤ」と、「非対称構造のポケットインプラ層」とを再現性良く形成することができる。
【００２７】
発明８の半導体装置の製造方法は、発明４から発明７の何れか一の半導体装置の製造方法であって、前記半導体基板上に前記ゲート絶縁膜を形成する前に、前記チャネル領域、前記ソース領域及び前記ドレイン領域となる部分が開口されたフォトレジストのマスクを前記半導体基板上に形成する工程と、前記マスクが形成された前記半導体基板に反対導電型の不純物をイオン注入して前記レトロチャネルインプラ領域を形成する工程とを備え、前記レトロチャネルインプラ領域を形成する工程では、前記半導体基板の表面から所定の深さにおいて前記反対導電型の不純物の濃度値がピークとなるようにそのイオン注入条件を設定しておくことを特徴とするものである。
発明８の半導体装置の製造方法によれば、レトロチャネルインプラ領域を半導体基板の奥深い所に形成することができる。
【発明の効果】
【００２８】
本発明によれば、低濃度ソース層の方が低濃度ドレイン層よりも不純物濃度が高い非対称構造のＬＤＤと、半導体基板と同じ導電型の不純物がソース側のチャネル領域だけに導入された非対称構造のポケットインプラ層との両方を備える。このような構成によって、相互コンダクタンスＧｍをあまり低下させずに、ドレインコンダクタンスＧｄｓ（＝ｄＩｄ／ｄＶｄ）を十分小さくすることが可能である。
また、本発明によれば、レトロチャネルインプラ領域によって、半導体基板の奥深い所の不純物濃度が高くなっている。奥深い所の不純物濃度が高いと、半導体基板にバイアスが加わった時、半導体基板内の空乏層の拡がりが狭くなり、半導体基板の表面電位もより高くなる。その結果、ピンチオフ電圧を低くすることができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置及びその製造方法について説明する。
（１）ＭＯＳトランジスタ１００の構造
図１は本発明の実施形態に係るＭＯＳトランジスタ１００の構成例を示す断面図である。このＭＯＳトランジスタ１００は、例えばＣＭＯＳアナログ回路を構成する一素子である。
【００３０】
図１に示すように、このＮ型のＭＯＳトランジスタ１００は、シリコン基板１と、このシリコン基板１に設けられた素子分離層４３と、この素子分離層４３によって素子分離された領域のシリコン基板１に設けられたＰ型のウェル拡散層（Ｐ−ｗｅｌｌ）５と、ウェル拡散層５上に設けられたゲート酸化膜１５と、このゲート酸化膜１５上に設けられたゲート電極１３と、このゲート電極１３下から露出したシリコン基板１に設けられたＮ型のソース６０及びドレイン７０と、サイドウォールスペーサ３３と、レトロチャネルインプラ領域（層）２０と、を含んだ構成となっている。
【００３１】
図１において、素子分離層４３は例えばシリコン酸化膜からなるものであり、例えばＬＯＣＯＳ法によって形成されたものである。また、ウェル拡散層５は、例えばボロンがイオン注入され、熱拡散されて形成されたものである。さらに、ゲート酸化膜１５は、例えば熱酸化により形成されるシリコン酸化膜である。また、ゲート電極１３は、例えばリン等の導電型不純物がドープされたポリシリコンからなるものである。このゲート電極１３のゲート長は、例えば０．３５（μｍ）である。なお、ゲート電極１３下の、シリコン基板１表面近傍（Ｐ--）の不純物濃度は、例えば約１Ｅ＋１７（／ｃｍ3）である。
【００３２】
図１に示すように、ソース６０及びドレイン７０は、いわゆるＬＤＤ構造を成している。ソース６０は、Ｎ型の高濃度層（Ｎ+層）６１と、Ｎ型の低濃度層（Ｎ-層）６３とから構成されており、Ｎ-層６３はＮ+層６１とウェル拡散層５との間に設けられている。ドレイン７０は、Ｎ型の高濃度層（Ｎ+層）７１と、このＮ+層７１よりもＮ型不純物の濃度が低く、かつソース側のＮ-層６３よりもさらにＮ型不純物の濃度が低い低濃度層（Ｎ--層）７３とから構成されている。Ｎ--層７３は、Ｎ+層７１とウェル拡散層５との間に設けられている。Ｎ+層６１，７１は、例えばヒ素等のＮ型不純物で構成されている。また、Ｎ-層６３と、Ｎ--層７３は、例えばリン等のＮ型不純物で構成されている。
【００３３】
さらに、このソース６０及びドレイン７０に挟まれたＰ型のチャネル領域のうち、Ｎ-層６３に隣接し、かつＮ--層７３に隣接しない特定部位に、Ｐ型のポケットインプラ層（Ｐ-層）８０が設けられている。このＰ-層８０は、例えばボロン等のＰ型不純物で構成されている。
また、図１に示すように、レトロチャネルインプラ領域２０は、シリコン基板１の内部にあって、Ｐ-層８０及びＰ--を含むチャネル領域と、ソース６０とドレイン７０との下方に連続して設けられている。このレトロチャネルインプラ領域２０は、例えば、ボロン等のＰ型不純物で構成されており、その不純物濃度はシリコン基板１の表面から深さ約０．２（μｍ）のところで約１Ｅ＋１８（／ｃｍ3）のピークとなっている。チャネル領域（Ｐ--）が約１Ｅ＋１７（／ｃｍ3）の低濃度層であるのに対して、レトロチャネルインプラ領域２０はそのピーク位置での不純物濃度が約１Ｅ＋１８（／ｃｍ3）であり、高濃度層となっている。
【００３４】
図２は、Ｐ-層８０、Ｎ-層６３及びＮ--層７３のチャネル方向への張り出し長さを示す断面図である。図２に示すように、Ｎ-層６３のゲート電極１３下まで張り出した部分の長さをＬ１としたとき、Ｌ１は例えば２５０（Å）程度である。また、Ｐ-層８０の、Ｎ-層６３のチャネル側端部からゲート電極１３下まで張り出した部分の長さをＬ２としたとき、Ｌ２は例えば１０００（Å）程度である。さらに、Ｎ--層７３のゲート電極１３下まで張り出した部分の長さをＬ３としたとき、Ｌ３は例えば２５０（Å）程度である。
【００３５】
図２に示すように、このＭＯＳトランジスタ１００ではＰ-層８０がＮ-層６３のチャネル側端部からゲート電極１３下まで張り出しているので、ＭＯＳトランジスタ１００の閾値Ｖｔｈは同じチャネル領域でもソース側とドレイン領域とでは異なり、ソース側のチャネル領域（即ち、Ｐ-層８０）の方がドレイン側のチャネル領域（即ち、Ｐ−ｗｅｌｌ５）よりも閾値Ｖｔｈが高くなっている。
【００３６】
また、図２に示すように、レトロチャネルインプラ領域２０の深さ方向への長さをｄ４としたとき、ｄ４は例えば３０００（Å）程度である。
図１に戻って、サイドウォールスペーサ３３は、例えばシリコン酸化膜からなるものである。図１に示すように、このサイドウォールスペーサ３３は、シリコン基板１に設けられたＮ-層６３上と、Ｎ--層７３上とに設けられている。
【００３７】
（２）ＭＯＳトランジスタ１００の製造方法
次に、このＭＯＳトランジスタ１００の製造方法について説明する。
図３（Ａ）〜図４（Ｃ）は、ＭＯＳトランジスタ１００の製造方法を示す工程図である。ここでは、最短ゲート長が０．３５（μｍ）のＣＭＯＳプロセスを用いて、ＮＭＯＳトランジスタ１００を製造する場合について説明する。
図３（Ａ）に示すように、シリコン基板１に素子分離層４３とウェル拡散層５とを形成した後で、シリコン基板１上にレトロチャネルインプラ領域２０形成用のレジストパターン２１を形成し、トランジスタ領域（即ち、素子領域）以外の領域を覆う。
【００３８】
次に、このレジストパターン２１をマスクにシリコン基板１にボロン（Ｂ）を低濃度にイオン注入して、その表面近傍（即ち、浅い所）に閾値Ｖｔｈ調整用のＰ--を形成する。さらに、このレジストパターン２１をマスクにシリコン基板１にボロン等をイオン注入して、その奥深い所にレトロチャネルインプラ領域２０を形成する。レトロチャネルインプラ領域２０を形成するためのイオン注入条件は、例えば、イオン種：ボロン（Ｂ）、ドーズ量：１．２Ｅ＋１４（／ｃｍ2）、注入エネルギ：１５０（ｋｅｖ）、注入角度（Ｔｉｌｔ）：７°である。このようなイオン注入条件によって、レトロチャネルインプラ領域２０のピーク位置はシリコン基板１の表面から深さ約０．２（μｍ）の所となる。
【００３９】
閾値調整用のイオン注入とレトロチャネルインプラとを終えた後で、シリコン基板１にアッシング処理を施して、レジストパターン２１を取り除く。
次に、図３（Ｂ）に示すように、シリコン基板１の表面にゲート酸化膜１５を例えば６５（ｎｍ）程度の厚さに形成する。続いて、図３（Ｃ）に示すように、このゲート酸化膜１５上にポリシリコン膜１３´を形成する。そして、このポリシリコン膜１３´をパターニングしてゲート電極１３を形成する。このゲート電極１３の長さ（即ち、ゲート長）は、例えば０．３５（μｍ）程度である。
【００４０】
次に、図４（Ａ）に示すように、素子分離領域を覆い、かつ素子領域を露出させるレジストパターン４５をシリコン基板１上に形成する。そして、このレジストパターン４５と、ゲート電極１３とをマスクにシリコン基板１にリン等をイオン注入して、ソースとなる領域のシリコン基板１にＮ-層６３を形成する。このイオン注入工程では、シリコン基板１のソース側上方から傾斜を付けてリンをイオン注入して、ゲート電極１３のソース側端部からドレイン方向へ斜めに入った位置までＮ-層６３を形成する。
【００４１】
Ｎ-層６３を形成するためのイオン注入条件は、例えば、イオン種：リン（Ｐ）、ドーズ量：２Ｅ＋１３（／ｃｍ2）、注入エネルギ：３０（ｋｅｖ）、注入角度（Ｔｉｌｔ）：３０°である。このようなイオン注入条件によって、シリコン基板１の表面からの深さがｄ１、ゲート電極１３下への張り出した部分の長さがＬ１となるように、Ｎ-層６３を形成する。ｄ１は例えば５００（Å）である。また、このイオン注入によって、図４（Ａ）に示すように、シリコン基板１のドレインとなる領域であって、ゲート電極１３下から離隔した部分にも、Ｎ-層６３が形成される。
【００４２】
次に、図４（Ｂ）に示すように、ゲート電極１３をマスクにシリコン基板１にボロン等をイオン注入して、Ｐ-層８０を形成する。このイオン注入工程では、シリコン基板１のソース側上方から傾斜を付けてボロンをイオン注入し、ゲート電極１３のソース側端部からドレイン方向へ斜めに深く入った位置までＰ-層８０を形成する。Ｐ-層８０を形成するためのイオン注入条件は、例えば、イオン種：ボロン（Ｂ）、ドーズ量：６Ｅ＋１２（／ｃｍ2）、注入エネルギ：５０（ｋｅｖ）、注入角度（Ｔｉｌｔ）：３０°である。
【００４３】
このようなイオン注入条件によって、シリコン基板１の表面からの深さがｄ２、Ｎ-層６３のドレイン側端部からゲート電極１３下への張り出した部分の長さがＬ２となるように、Ｐ-層８０を形成する。ｄ２は例えば２５００（Å）である。また、このイオン注入によって、図４（Ｂ）に示すように、シリコン基板１のドレインとなる領域の下方であって、ゲート電極１３下から離隔した部分にも、Ｐ-層８０が形成される。
【００４４】
Ｎ-層６３、Ｐ-層８０を形成した後で、図４（Ｃ）に示すように、ゲート電極１３をマスクにシリコン基板１にリン等をイオン注入して、ドレインとなる領域のシリコン基板１にＮ--層７３を形成する。このイオン注入工程では、シリコン基板１のドレイン側上方から傾斜を付けてリンをイオン注入して、ゲート電極１３のドレイン側端部からソース方向へ斜めに入った位置までＮ--層７３を形成する。
【００４５】
Ｎ--層７３を形成するためのイオン注入条件は、例えば、イオン種：リン（Ｐ）、ドーズ量：５Ｅ＋１２（／ｃｍ2）、注入エネルギ：３０（ｋｅｖ）、注入角度（Ｔｉｌｔ）：３０°である。このようなイオン注入条件によって、シリコン基板１の表面からの深さがｄ３、ゲート電極１３下への張り出した部分の長さがＬ３となるように、Ｎ--層７３を形成する。ｄ３は例えば５００（Å）である。また、このイオン注入によって、図４（Ｃ）に示すように、シリコン基板１のソースとなる領域であって、ゲート電極１３下から離隔した部分にも、Ｎ--層７３が形成される。
【００４６】
図４（Ｃ）において、Ｎ--層７３を形成した後は、通常のＣＭＯＳ形成プロセスと同じである。即ち、ゲート電極１３の側壁にサイドウォールスペーサ３３（図１参照。）をＳｉＮで形成する。次に、素子分離領域を覆い、かつ素子領域を露出させるレジストパターン４７と、サイドウォールスペーサ３３と、ゲート電極１３とをマスクにして、シリコン基板１にヒ素等のＮ型不純物をイオン注入する。
【００４７】
そして、このヒ素等のＮ型不純物がイオン注入されたシリコン基板１をＮ2雰囲気下で９５０（℃）、２分間アニールしてＮ+層６１及び７１（図１参照。）を形成する。その後、ソース及びドレインの表面と、ゲート電極１３の表面とにＴｉサリサイドを形成する。さらに、図示しない層間絶縁膜と、メタル配線とを形成して、図１に示したＭＯＳトランジスタ１００を完成させる。
【００４８】
（３）従来例及び先の出願（特願２００４−１９６９５０）と、本発明との比較
図５（Ａ）〜（Ｂ）は、各種ＮＭＯＳトランジスタの断面構造を模式的に示す図である。図５（Ａ）はソース及びドレインがチャネル領域を挟んで対称である通常のＮＭＯＳ（即ち、均一構造。Ｃｏｎｖｅｎｔｉｏｎａｌ）、図５（Ｂ）は上記非特許文献１〜４等で開示された従来例１、図５（Ｃ）は先の出願（特願２００４−１９６９５０）に係るＮＭＯＳ、図５（Ｄ）は本発明に係るＮＭＯＳである。
【００４９】
図５（Ａ）のトランジスタは、その特性としてドレインコンダクタンスＧｄｓが大きく、ピンチオフ電圧のシフト量Ｖｘが小さい。ここで、ピンチオフ電圧のシフト量とは、理論値とのズレのことである。理論ピンチオフ電圧はＶｄｓａｔ＝Ｖｇｓ−Ｖｔｈである。この場合のＶｔｈとはチャネル平均のＶｔｈである。Ｇｄｓ低減の目的で不純物濃度に偏りを形成した事で、ドレイン近傍ピンチオフ点でのＶｔｈが低くなり、実効的Ｖｇｓ−Ｖｔｈが大きくなり、ピンチオフ点が高めシフトする。また、図５（Ｂ）のトランジスタは、その特性としてＧｄｓが中くらいであり、Ｖｘが大きい。図５（Ｃ）のトランジスタは、その特性としてＧｄｓが小さく、Ｖｘが大きい。図５（Ｄ）のトランジスタ（本発明）は、その特性としてＧｄｓが小さく、Ｖｘも小さい。以下では、本発明において、Ｇｄｓを小さくでき、かつＶｘも小さくできる理由について説明する。なお、図６、図７、図１１、図１２の各図において、図５（Ａ）〜（Ｄ）の各トランジスタが示す特性データをそれぞれ（Ａ）〜（Ｄ）と図示する。
【００５０】
図６は、図５（Ａ）〜（Ｃ）の各トランジスタにおいて、実際に測定されたＩｄｓ−Ｖｄｓ特性を示す図である。図６の横軸がドレイン電圧Ｖｄｓ（ｖｏｌｔ）で、縦軸がドレイン電流（Ａ）である。また、ここでは、各トランジスタをゲート寸法（Ｗ／Ｌ）＝１５／０．３５（μｍ）、Ｖｇｓ−Ｖｔｈ＝０．３（ｖｏｌｔ）、Ｖｔｈ≒０．６８（ｖｏｌｔ）に設定した。
図６に示すように、図５（Ｂ）及び図５（Ｃ）の各トランジスタは、Ｖｄｓの増加に対してＩｄｓの増加量は僅かであり、平坦な特性を示している。
【００５１】
図７は、図６において、ＩｄｓとＶｄｓとの微分値Ｇｄｓ（＝ｄＩｄｓ／ｄＶｄｓ）と、Ｖｄｓとの特性を示すである。図７の横軸がドレイン電圧Ｖｄｓ（ｖｏｌｔ）で、縦軸がドレインコンダクタンスＧｄｓ（Ａ／ｖｏｌｔ）である。また、各トランジスタの設定は図６と同じである。図６に示すように、図５（Ｂ）に示したトランジスタよりも図５（Ｃ）に示したトランジスタの方が、より低いＧｄｓ（高ゲイン）を示している。なお、図７中のＶｘが問題のピンチオフ電圧のシフト量を示す値である。
【００５２】
図８は、ＶｘとＧｄｓのトレードオフの関係を示す図である。図８の横軸がドレイン電圧Ｖｄｓ（ｖｏｌｔ）で、縦軸がドレインコンダクタンスＧｄｓ（Ａ／ｖｏｌｔ）である。先の出願（即ち、図５（Ｃ）のトランジスタ）では、Ｇｄｓを下げる代わりに、ピンチオフ電圧のシフト量（Ｖｘ）が高くなっていた（１点鎖線）。この問題解決のターゲットとして、本発明者は、低Ｇｄｓ且つ低Ｖｘの両立をターゲットとした（破線）。
【００５３】
図９は、トレードオフのメカニズムを説明する図である。
図９に示すピンチオフ点では、不純物のドーピング濃度が低いため、Ｖｔｈが下がり、ピンチオフ電圧が大きくなる（＝シフト量Ｖｘ大）。即ち、図９中のＰで示すポケットインプラ層のインプラ量（ポケットインプラ量）を減らすと、ソースからドレインにかけての平均Ｖｔｈ維持するため、ピンチオフ点のドーピング濃度を高くでき、ピンチオフ電圧を低減できる。しかし、ポケットインプラは低Ｇｄｓ特性の確保に重要な役目（ＤＩＢＬ：Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｏｒ  Ｌｏｗｅｒｉｎｇ  Ｅｆｆｅｃｔの抑制）が有るため、ポケットインプラ量の減少はＧｄｓの増大という弊害を招いてしまう。
【００５４】
下記（ii）〜（iV）式は、ピンチオフ電圧のシフト量（Ｖｘ）の低減方法を導く式である。
Ｖｄｓａｔ＝（Ｖｇｓ−Ｖｔｈ）／（１＋δ）  …（ii）
δ＝γ／（２√（φｂ＋Ｖｓｂ）      …（iii）
γ＝（２・ε・ｑ・Ｎａ）／Ｃｏｘ        …（iV）
上記式において、Ｖｄｓａｔ：ピンチオフ電圧
δ：表面電位の高まりの程度を示す係数
φｂ：ＰＮ接合でのビルトインポテンシャル
Ｖｓｂ：基板バイアス電圧（この場合はＶｄとＷＥＬＬ電位との差）
γ：基板効果
ε：シリコンの誘電率
ｑ：電子の電荷
Ｎａ：チャネル下の空乏層中不純物濃度
Ｃｏｘ：ゲート酸化膜の容量
【００５５】
図１０に示すように、レトロチャネルインプラで、表面より深い位置に不純物ドーピング（ＮＭＯＳではボロン、ＰＭＯＳではリン、ヒ素）を行うと、基板表面濃度は変えないため、反転層形成のＶｔｈには影響小さく、奥深い所のみ不純物ボロンを濃くできる。奥深い所の不純物濃度は、基板（ＮＭＯＳではＰＷＥＬＬ）にバイアスが加わった時、基板効果γ（（iV）式参照。）によって、基板内の空乏層の拡がりに影響する。不純物濃度が高い程、空乏層の拡がりが狭くなり、表面電位もより高くなる。表面電位の高まりの程度を示す係数が（iii）式のδである。δが大きくなると、（ii）式の分子（Ｖｇｓ−Ｖｔｈ）がたとえ大きくても、分母のδが大きいため、結果としてピンチオフ電圧Ｖｄｓａｔが小さくなる。
【００５６】
図１１は、図５（Ａ）、（Ｃ）、（Ｄ）の各トランジスタにおいて、Ｉｄｓ−Ｖｄｓ特性のシミュレーション結果を示す図である。図１１の横軸がドレイン電圧Ｖｄｓ（ｖｏｌｔ）で、縦軸がドレイン電流（Ａ）である。ここでは、各トランジスタをゲート寸法（Ｗ／Ｌ）＝１／０．３５（μｍ）、Ｖｇｓ−Ｖｔｈ＝０．３（ｖｏｌｔ）、Ｖｔｈ≒０．６８（ｖｏｌｔ）に設定した。
【００５７】
また、図１２は、図５（Ａ）、（Ｃ）、（Ｄ）の各トランジスタにおいて、Ｇｄｓ−Ｖｄｓ特性のシミュレーション結果を示す図である。図１２の横軸がドレイン電圧Ｖｄｓ（ｖｏｌｔ）で、縦軸がドレインコンダクタンスＧｄｓ（Ａ／ｖｏｌｔ）である。図１２において、各トランジスタの設定は図１１と同じである。
図１１に示すように、図５（Ｄ）のトランジスタ（本発明）は、図５（Ａ）、（Ｃ）に示した各トランジスタよりもＩｄｓが若干低下する。しかしながら、図１２に示すように、図５（Ｃ）のトランジスタ（先の出願）と較べ、殆ど同じ低Ｇｄｓ性能で、且つ、問題のピンチオフ電圧のシフト量Ｖｘを約０．１５（ｖｏｌｔ）低減できている。この特性は、今後の低電圧での回路構成を有利にするものである。
【００５８】
（４）まとめ
このように、本発明の実施形態に係るＭＯＳトランジスタ１００によれば、ＭＯＳトランジスタ１００を微細化してもソース６０及びドレイン７０間の寄生抵抗を増大させないようにするために、ソース６０及びドレイン７０を非対称構造のＬＤＤにする。つまり、図１に示したように、Ｎ--層７３の不純物濃度は、Ｅｓａｔの低減を目的に低くしておく。また、Ｎ-層６３の不純物濃度は、寄生抵抗低減を目的にＮ--層７３よりも高くする。さらに、この非対称構造のＬＤＤに、ソース側だけにＰ-層８０を形成する「非対称構造のポケットインプラ層」を組み合わせる。
【００５９】
これにより、アナログＣＭＯＳトランジスタとしては短チャネルに部類される０．３５（μｍ）ゲート長のトランジスタにおいて、その寄生抵抗をほとんど増大させることなく、ドレイン電圧によって誘起される閾値Ｖｔｈの低下現象（ＤＩＢＬ）と、ピンチオフ点でのチャネル変調効果（ＣＬＭ）とを同時に抑制することができる。それゆえ、従来技術と比べて、相互コンダクタンスＧｍや、飽和ドレイン電流Ｉｄｓａｔをあまり低下させることなく、ドレインコンダクタンスＧｄｓの値を減らすことができ、ドレイン出力アナログ信号のソースへのリークを小さくすることができる。
【００６０】
また、このＭＯＳトランジスタ１００によれば、レトロチャネルインプラ領域２０によって、シリコン基板１の内部であって、チャネル領域、ソース６０及びドレイン７０の下方（即ち、シリコン基板１の奥深い所）の不純物濃度が高くなっている。奥深い所の不純物濃度が高いと、シリコン基板１にバイアスが加わった時、シリコン基板１内の空乏層の拡がりが狭くなり、シリコン基板１の表面電位もより高くなる。その結果、ピンチオフ電圧Ｖｄｓａｔ（即ち、シフト量Ｖｘ）を低くすることができる。
つまり、先の出願（特願２００４−１９６９５０）と比べて、ドレインコンダクタンスＧｄｓとピンチオフ電圧Ｖｄｓａｔとのトレードオフの関係を軽減することができる。
【００６１】
この実施形態では、Ｎ型が本発明の一導電型に対応し、Ｐ型が本発明の反対導電型に対応している。また、シリコン基板１が本発明の半導体基板に対応し、ゲート酸化膜１５が本発明のゲート絶縁膜に対応している。さらに、ゲート電極１３が本発明のゲート電極部に対応し、ＭＯＳトランジスタ１００が本発明のＭＩＳ構造のトランジスタに対応している。また、Ｐ-層８０が本発明のポケットインプラ層に対応し、Ｎ-層６３が本発明の低濃度ソース層に対応している。そして、Ｎ--層７３が本発明の低濃度ドレイン層に対応している。
【００６２】
なお、この実施形態では、ＭＯＳトランジスタ１００がＮＭＯＳの場合について説明したが、本発明はＮＭＯＳに限られることはなく、例えばＰＭＯＳでも良い。ＰＭＯＳの場合には、Ｐ型が本発明の「一導電型」に対応し、Ｎ型が本発明の「反対導電型」に対応する。
また、本発明は最短ゲート長が０．３５（μｍ）以外のＣＭＯＳプロセスにも適用でき、０．３５（μｍ）のＣＭＯＳプロセスの場合と同様の効果を得ることができる。
【図面の簡単な説明】
【００６３】
【図１】実施形態に係るＭＯＳトランジスタ１００の構成例を示す断面図である。
【図２】Ｐ-層８０、Ｎ-層６３及びＮ--層７３のチャネル方向への張り出し長さを示す断面図である。
【図３】ＭＯＳトランジスタ１００の製造方法を示す工程図（その１）である。
【図４】ＭＯＳトランジスタ１００の製造方法を示す工程図（その２）である。
【図５】各種ＮＭＯＳトランジスタの断面構造を模式的に示す図である。
【図６】Ｉｄｓ−Ｖｄｓ特性の実測値を示す図である。
【図７】Ｇｄｓ−Ｖｄｓ特性の実測値を示す図である。
【図８】ＶｘとＧｄｓのトレードオフの関係を示す図である。
【図９】トレードオフのメカニズムを説明する図である。
【図１０】レトロチャネルインプラによる基板効果γ大の構造を示す模式図である。
【図１１】Ｉｄｓ−Ｖｄｓ特性のシミュレーション結果を示す図である。
【図１２】Ｇｄｓ−Ｖｄｓ特性のシミュレーション結果を示す図である。
【図１３】一般的なＭＯＳトランジスタの構成例と、そのＶｄ−Ｉｄ特性を示す概念図である。
【符号の説明】
【００６４】
１  シリコン基板
５  ウェル拡散層
１３  ゲート電極
１３´  ポリシリコン膜
１５  ゲート酸化膜
２０  レトロチャネルインプラ領域
２１，４５，４７  レジストパターン
３３  サイドウォールスペーサ
４３  素子分離層
６０  ソース
６１  Ｎ+層（高濃度ソース層）
６３  Ｎ-層（低濃度ソース層）
７０  ドレイン
７１  Ｎ+層（高濃度ドレイン層）
７３  Ｎ--層（低濃度ソース層）
８０  Ｐ-層（ポケットインプラ層）
１００  ＭＯＳトランジスタ
【図１】
2006332110.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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