(57)【要約】【課題】  低消費型の定電圧レギュレータを用いた場合であっても浮き上がりを抑制し、適切な回路動作を補償する電子機器を提供する。【解決手段】  ＳＲＡＭへのアクセスが終了後、次のＳＲＡＭへのアクセスを開始する前にＣＰＵ８は、制御信号ＥＮ（「Ｈ」レベル）を出力する。これに伴い、トランジスタ１７がオンして電源ノードＮｄは接地電圧ＧＮＤと電気的に結合されて放電される。したがって、電源ノードＮｄで生じた浮き上がりが調整回路１５により調整される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
メモリと、
システム電源と接続されて高電圧の供給を受け、降圧して前記メモリを駆動するための駆動電圧を電源ノードに対して安定的に供給するように制御する定電圧レギュレータとを備え、
前記定電圧レギュレータは、消費電力を低くするために動作電流を小さくした低消費電力型低電圧レギュレータであり、
前記定電圧レギュレータの制御に伴う前記電源ノードに供給される電圧の浮き上がりを調整するための調整回路と、
前記メモリに対してアクセスするとともに、前記メモリに対してアクセスする前に前記調整回路に前記電源ノードの電圧を調整するように指示する制御回路とをさらに備える、電子機器。
【請求項２】
ソース側が前記システム電源と接続され、ドレイン側が前記電源ノードと接続された電界効果型トランジスタと、
前記電源ノードに供給される電圧と基準電圧との比較に基づいて前記電界効果型トランジスタのゲート電圧を制御するコンパレータとを含む、請求項１記載の電子機器。
【請求項３】
前記調整回路は、前記制御回路からの制御信号に応答して前記電源ノードと固定電圧との間を電気的に結合するスイッチ素子を含む、請求項１記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部のメモリ等の負荷回路に電圧を供給する定電圧レギュレータを備えた、電子機器に関する。
【背景技術】
【０００２】
携帯電話機等の電子機器に関しては、主電源を用いることができない場合であっても一時的に電力を供給することが可能な予備電源等が設けられている。たとえば、停電等により主電源を用いることができない場合には、予備電源に切り替えられてメモリ等に格納されたデータが消失しないようにする方式が採用されている。この点で、予備電源にも電力の限りがあるため停電等により供給する電源が停止するような場合には、メモリに格納されたデータを別の場所に退避させる技術が提案されている（特許文献１および２）。
【０００３】
一方、携帯電話機等の電子機器の電源等の消費電力の向上も重要な問題となっている。特に携帯電話機等においては、主電源および予備電源等に用いるスペース等にも限りがあるため低消費電力な機器が求められ、現在の携帯電話機等の電子機器においては従来と比べて飛躍的に電力の寿命が向上している。
【特許文献１】特開２００４−３３４５７５号公報
【特許文献２】特開２００５−１２５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、低消費電力な機器は、低電圧動作あるいは低消費電流の回路構成であるため高速な動作が困難となる場合がある。
【０００５】
図３は、メモリ等を駆動するための電源系統を説明する概念図である。
図３を参照して、本例においては、負荷回路としてたとえばバックアップＳＲＡＭ５（メモリ）が示されている。そして、メモリに安定的に電圧を供給する定電圧レギュレータ１０が設けられている。また、主電源Ｖ０と予備電源Ｖ１とがそれぞれ独立に設けられており、スイッチＳＷにおいて制御信号ＣＮの入力を受けて主電源Ｖ０と予備電源Ｖ１との切り替えが制御される。また、システム電源２０は、主電源Ｖ０を受けて各回路に対して必要とされる電圧をそれぞれ供給する。ここでは、バックアップＳＲＡＭ５であるメモリを駆動するための電圧（２．８５Ｖ）を定電圧レギュレータ１０に供給する場合が示されている。なお、定電圧レギュレータ１０は、２．８５Ｖの電圧の供給を受けて、降圧して１．８Ｖの定電圧となるように設計されているものとする。なお、キャパシタＣ０〜Ｃ２は、それぞれノイズキャンセラとして設けられている。
【０００６】
図４は、定電圧レギュレータ１０の回路構成図である。
図４を参照して、定電圧レギュレータ１０は、トランジスタＴＲ１と、コンパレータＣＰと、抵抗Ｒ０，Ｒ１とを含む。トランジスタＴＲ１は、一例としてＰ型電界効果型トランジスタとする。
【０００７】
トランジスタＴＲ１のソース側は、システム電源２０からの高電圧（２．８５Ｖ）を受ける。また、ドレイン側は定電圧が供給される電源ノードＮｄと接続される。ゲート側はコンパレータＣＰの出力ノードと接続される。コンパレータＣＰは、基準電圧Ｖｒｅｆと、抵抗Ｒ０，Ｒ１による定電圧の抵抗分割に基づく電圧とを比較して比較結果に応じてトランジスタＴＲ１のゲートに対してゲート電圧を出力する。
【０００８】
ここで、この定電圧レギュレータ１０においては、低消費電力型の定電圧レギュレータが用いられているものとし、その動作について説明する。本例においては１μＡ程度の動作電流で動作するものとする。
【０００９】
このような１μＡ程度の低消費電力型の定電圧レギュレータの場合にバックアップＳＲＡＭ５に電源供給する場合を考える。
【００１０】
バックアップＳＲＡＭであるメモリに対してアクセスを開始すると駆動電流が必要になり、ＳＲＡＭ入力電圧である電源ノードＮｄの電圧レベルが降下する。これに伴い、定電圧レギュレータ１０は電流供給を開始して電圧の復元をしに行くが、定電圧レギュレータ１０の電流供給の開始、停止にそれぞれ応答速度があるためＳＲＡＭ入力電圧（電圧Ｖｏｕｔ）を復元しに行く場合に規定の１．８Ｖを越えて１．９Ｖ付近にまで電圧が浮き上がるという問題が生じる。
【００１１】
図５は、ＳＲＡＭ入力電圧が１．８Ｖと１．９Ｖの場合にバックアップＳＲＡＭ５に対するアクセス時の動作を説明する図である。
【００１２】
図５に示されるようにこの浮き上がりは、ＳＲＡＭ入力電圧が１．９Ｖ程度付近のままメモリのアクセスが開始されると、定電圧レギュレータ１０の電流供給の開始タイミングの遅れの度合が大きくなる。
【００１３】
図６は、電流供給開始遅延時間について説明する図である。
図６に示されるように１．９Ｖの方が１．８Ｖの場合と比較して遅延時間が延びることが示されている。
【００１４】
図７は、定電圧レギュレータ１０の出力電圧Ｖｏｕｔおよびゲート電圧Ｇの変化を説明する図である。
【００１５】
図７（ａ），（ｂ）に示されるようにたとえば、ゲート電圧Ｇは、２．１５Ｖから２．０Ｖにするまでにそれほど時間はかからないが、２．８５Ｖから２．０Ｖにする場合には、より長い時間がかかるからである。これは、ソース−ゲート間の寄生容量が影響するものである。
【００１６】
具体的には、定電圧レギュレータの電流供給の開始タイミングが１２０μＳ程度となり、電圧の下降に追いつかないため、ＳＲＡＭ入力電圧が下限値（１．２９５Ｖ）より低下し、ＣＰＵへのデータ読込が不可能となる可能性がある。
【００１７】
本発明は、上記のような問題を解決するためになされたものであって、低消費型の定電圧レギュレータを用いた場合であっても浮き上がりを抑制し、適切な回路動作を補償する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る電子機器は、メモリと、システム電源と接続されて高電圧の供給を受け、降圧してメモリを駆動するための駆動電圧を電源ノードに対して安定的に供給するように制御する定電圧レギュレータとを備える。定電圧レギュレータは、消費電力を低くするために動作電流を小さくした低消費電力型低電圧レギュレータである。定電圧レギュレータの制御に伴う電源ノードに供給される電圧の浮き上がりを調整するための調整回路と、メモリに対してアクセスするとともに、メモリに対してアクセスする前に調整回路に電源ノードの電圧を調整するように指示する制御回路とをさらに備える。
【００１９】
好ましくは、ソース側がシステム電源と接続され、ドレイン側が電源ノードと接続された電界効果型トランジスタと、電源ノードに供給される電圧と基準電圧との比較に基づいて電界効果型トランジスタのゲート電圧を制御するコンパレータとを含む。
【００２０】
好ましくは、調整回路は、制御回路からの制御信号に応答して電源ノードと固定電圧との間を電気的に結合するスイッチ素子を含む。
【発明の効果】
【００２１】
本発明に係る電子機器は、メモリに対してアクセスする前に調整回路に電源ノードの電圧を調整するように指示する制御回路を備える。したがって、電源ノードに供給される電圧の浮き上がりを調整することが可能となり、浮き上がりによる動作の遅延等を抑制して適切な回路動作を補償することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００２３】
図１は、本発明の実施の形態に従う電源系統を説明する図である。
図１を参照して、本発明の実施の形態に従う電源系統は、図３で説明した電源系統と比較して調整回路１５をさらに設けた点が異なる。その他の点は図３で説明したのと同様であるのでその詳細な説明は繰り返さない。
【００２４】
具体的には、調整回路１５は、抵抗１６と、トランジスタ１７とを含む。トランジスタ１７のソース側は抵抗１６を介して電源ノードＮｄと接続される。また、ドレイン側は接地（固定）電圧ＧＮＤと接続される。そして、ゲート側は、ＣＰＵ７からの制御信号ＥＮの入力を受ける。
【００２５】
調整回路１５は、ＣＰＵ７からの制御信号ＥＮ（「Ｈ」レベル）の入力に応答して動作する。具体的には、トランジスタ１７がオンして抵抗１６を介して電源ノードＮｄと接地電圧ＧＮＤとが電気的に結合される。したがって、たとえば、電源ノードＮｄにおいて上述した１．９Ｖ等の浮き上がりが生じる場合であっても制御信号ＥＮを調整回路１５に入力することにより放電されて電源ノードＮｄを所望の電圧レベルに下げることが可能となる。
【００２６】
図２は、ＣＰＵ７がバックアップＳＲＡＭ５をアクセスする場合のタイミングチャート図である。
【００２７】
図２を参照して、たとえば時刻Ｔ１において、ＣＰＵ７がアクセスするものとする。すなわち、ＣＰＵ７がアクセスコマンドを実行しているものとする。ここでは、時刻Ｔ１〜Ｔ３までの期間（コマンドＡＳが「Ｈ」レベルの期間）、バックアップＳＲＡＭ５であるメモリに対してアクセスされている場合が示されている。
【００２８】
そして、バックアップＳＲＡＭのアクセスに伴い駆動電流としてＳＲＡＭ電流が流れる。
【００２９】
これに伴い、定電圧レギュレータ１０の出力電圧Ｖｏｕｔが１．８Ｖから降下する。降下し始めてから６０μｓ後の時刻Ｔ２においてレギュレータ供給電流が流れてレギュレータの出力電圧が所期の値となるように制御される。なお、ここで６０μｓは、定電圧レギュレータの電流供給の開始に対する応答速度の遅延によるものである。
【００３０】
時刻Ｔ３において、バックアップＳＲＡＭ５へのアクセスが終了するが、その後、定電圧レギュレータの停止に対する応答速度の遅延があるためレギュレータの出力電圧は１．９Ｖに浮き上がることになる。ここまでは、従来構成と同様である。
【００３１】
そして、次に時刻Ｔ５において、バックアップＳＲＡＭ５へのアクセスが終了後、次にバックアップＳＲＡＭにアクセスする前にＣＰＵ７は、制御信号ＥＮ（「Ｈ」レベル）を出力する。これに伴い、時刻Ｔ６において、電源ノードＮｄは接地電圧ＧＮＤと電気的に結合されて放電される。具体的には、調整回路電流が流れて定電圧レギュレータ１０の出力電圧Ｖｏｕｔが所期の１．８Ｖにまで降下することになる。これにより次回、ＣＰＵ７によるバックアップＳＲＡＭ５のアクセスがある場合においても、レギュレータ出力電圧Ｖｏｕｔは所期の値である１．８Ｖに調整されているためバックアップＳＲＡＭ５をアクセスした場合であっても従来構成で説明したように下限値を下回ることもなく、ＣＰＵへの読込動作も可能となるため適切な回路動作を補償することが可能となる。なお、次のバックアップＳＲＡＭのアクセスの際にも同様の手順で処理することが可能である。
【００３２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態に従う電源系統を説明する図である。
【図２】ＣＰＵ７がバックアップＳＲＡＭ５をアクセスする場合のタイミングチャート図である。
【図３】メモリ等を駆動するための電源系統を説明する概念図である。
【図４】定電圧レギュレータ１０の回路構成図である。
【図５】ＳＲＡＭ入力電圧が１．８Ｖと１．９Ｖの場合にバックアップＳＲＡＭ５に対するアクセス時の動作を説明する図である。
【図６】電流供給開始遅延時間について説明する図である。
【図７】定電圧レギュレータ１０の出力電圧Ｖｏｕｔおよびゲート電圧Ｇの変化を説明する図である。
【符号の説明】
【００３４】
５  バックアップＳＲＡＭ、７  ＣＰＵ、１０  定電圧レギュレータ、１５  調整回路、１６  抵抗、１７  トランジスタ、２０  システム電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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