(57)【要約】【課題】チップ素子本体だけが被覆されるチップ素子のグレーズ被覆構造およびその形成方法を提供する。【解決手段】本発明は、素子の本体に亘って緻密性が高い、スムーズかつ高抵抗のグレーズをカバーし、端電極部分が、端電極材料（例えば、導電組成物）とグレーズの間の独特な焼成特性により、焼結で端電極の表面、端電極およびセラミックス本体の間のグレーズ層を吸収して除去する。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体性を有し又は高絶縁抵抗性能を持たないセラミック材料からなり、グレーズ被覆構造を有する本体と、
前記本体内に設置され、本体の外端からその内に延伸している複数の内電極と、
本体の外端に位置し、前記複数の内電極と接続されている複数の端電極と、
前記本体を被覆するグレーズ材料とを備えるセラミック積層型チップ素子。
【請求項２】
前記複数の端電極の外部はそれぞれ一つの溶接界面層により被覆される請求項１記載のセラミック積層型チップ素子。
【請求項３】
請求項１記載のチップ素子を複数含むアレイチップ型のセラミック積層型チップ素子。
【請求項４】
前記複数の端電極の外部はそれぞれ一つの溶接界面層により被覆される請求項３記載のセラミック積層型チップ素子。
【請求項５】
適当な導電組成物を選択する工程と、
適当な第一釉を選択する工程と、
前記導電組成物と第一釉の焼結反応により、前記チップ素子上のいずれの部分のグレーズを選択的に除去する工程と、
を含むセラミック積層型チップ素子のグレーズ被覆の形成方法。
【請求項６】
前記焼結反応は、複数の端電極上のグレーズを除去する請求項５記載のグレーズ被覆の形成方法。
【請求項７】
前記焼結反応は、複数の端電極と本体の間のグレーズを除去する請求項５記載のグレーズ被覆の形成方法。
【請求項８】
前記第一釉又はグレーズを構成する元素は、少なくともＢ、Ｓｉ元素を含む請求項５記載のグレーズ被覆の形成方法。
【請求項９】
前記第一釉又はグレーズの焼結温度が４００℃〜９００℃の範囲にある請求項５記載のグレーズ被覆の形成方法。
【請求項１０】
前記第一釉又はグレーズは、端電極との焼結反応の温度が４００℃〜９００℃の範囲にある請求項５記載のグレーズ被覆の形成方法。
【請求項１１】
材料本体と内電極を含む電子素子の本体を形成する工程と、
前記電子素子の本体にグレーズを被覆する工程と、
グレーズに被覆された前記電子素子の本体に複数の端電極を形成する工程と、
導電組成物と第一釉の間の焼結反応により、前記チップ素子上のグレーズを選択的に除去する工程と、
複数の溶接界面層を前記複数の端電極にそれぞれ形成する工程と、
を含むセラミック積層型チップ素子のグレーズ被覆の形成方法。
【請求項１２】
前記焼結反応は、前記複数の端電極上のグレーズを除去する請求項１１記載のグレーズ被覆の形成方法。
【請求項１３】
前記焼結反応は、前記複数の端電極と前記本体の間のグレーズを除去する請求項１１記載のグレーズ被覆の形成方法。
【請求項１４】
前記第一釉又はグレーズを構成する元素は、少なくともＢ、Ｓｉ元素を含む請求項１１記載のグレーズ被覆の形成方法。
【請求項１５】
前記第一釉又はグレーズの焼結温度が４００℃〜９００℃の範囲にある請求項１１記載のグレーズ被覆の形成方法。
【請求項１６】
前記第一釉又はグレーズは、前記端電極との焼結反応の温度が４００℃〜９００℃の範囲にある請求項１１記載のグレーズ被覆の形成方法。
【請求項１７】
材料本体と内電極を含む電子素子の本体を形成する工程と、
前記電子素子の本体に複数の端電極を形成する工程と、
前記複数の端電極を有する電子素子の本体にグレーズを被覆する工程と、
導電組成物と第一釉の間の焼結反応により、前記チップ素子に被覆されたグレーズを選択的に除去する工程と、
複数の溶接界面層を前記複数の端電極にそれぞれ形成する工程と、
を含むセラミック積層型チップ素子のグレーズ被覆の形成方法。
【請求項１８】
前記焼結反応は、前記複数の端電極上のグレーズを除去する請求項１７記載のグレーズ被覆の形成方法。
【請求項１９】
前記焼結反応は、前記複数の端電極と前記本体の間のグレーズを除去する請求項１７記載のグレーズ被覆の形成方法。
【請求項２０】
前記第一釉又はグレーズを構成する元素は、少なくともＢ、Ｓｉ元素を含む請求項１７記載のグレーズ被覆の形成方法。
【請求項２１】
前記第一釉又はグレーズの焼結温度が４００℃〜９００℃の範囲にある請求項１７記載のグレーズ被覆の形成方法。
【請求項２２】
前記第一釉又はグレーズは、前記端電極との焼結反応の温度が４００℃〜９００℃の範囲にある請求項１７記載のグレーズ被覆の形成方法。
【請求項２３】
材料本体と内電極を含む電子素子の本体を形成する工程と、
前記電子素子の本体に第一グレーズを被覆する工程と、
グレーズに被覆された電子素子の本体に複数の端電極を形成する工程と、
第二グレーズを前記電子素子の本体に被覆する工程と、
導電組成物と第一釉の間の焼結反応により、前記チップ素子上の前記第一及び第二グレーズを選択的に除去する工程と、
複数の溶接界面層を前記複数の端電極にそれぞれ形成する工程と、
を含むセラミック積層型チップ素子のグレーズ被覆の形成方法。
【請求項２４】
焼結反応は、前記複数の端電極上のグレーズを除去する請求項２３記載のグレーズ被覆の形成方法。
【請求項２５】
前記焼結反応は、前記複数の端電極と前記本体の間のグレーズを除去する請求項２３記載のグレーズ被覆の形成方法。
【請求項２６】
前記第一釉又はグレーズを構成する元素は、少なくともＢ、Ｓｉ元素を含む請求項２３記載のグレーズ被覆の形成方法。
【請求項２７】
前記第一釉又はグレーズの焼結温度が４００℃〜９００℃の範囲にある請求項２３記載のグレーズ被覆の形成方法。
【請求項２８】
前記第一釉又はグレーズは、前記端電極との焼結反応の温度が４００℃〜９００℃の範囲にある請求項２３記載のグレーズ被覆の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はセラミック積層型のチップ素子に関し、特に、半導体性を有し又は高絶縁性の持たないセラミック材料を本体として、その端電極範囲以外の素子の本体に緻密、スムーズかつ高絶縁抵抗のグレーズをカバーすることにより、チップ素子の端電極にメッキ工程を実施できるセラミック積層型チップ素子に関する。
【背景技術】
【０００２】
チップ素子は、単一チップ（図１（Ａ）に示すように）とアレイ型チップ（図１（Ｂ）に示すように）があり、各種電子システム製品の回路に広く適用されている。チップ素子の基本構造として、本体１、本体１の内に配置された内電極２、本体の２つの対向する端部に配置された端電極３、良好な溶接特性を持つ溶接界面層５を含む。素子の物理的な特性のニーズにより、チップ素子は色々な異なる材料からなり、例えば、単一チップ型とアレイチップ型の中の容量素子はセラミック材料からなり、単一チップ型とアレイチップ型の中のビーズ素子はセラミック鉄粉コア材料からなり、単一チップ型とアレイチップ型の可変抵抗器はセラミック半導体材料からなる。
【０００３】
一般的に、大部のチップ素子は、電子回路でこれらのチップ素子が機能するように、はんだ工程により、チップ素子の端電極がシステム回路の基板と接合される。
【０００４】
これらの関連材料のうち、もし高圧条件で使われる場合、たとえ単一チップとアレイチップ型の容量素子は絶縁性能の優れたセラミック材料からなっても、実用上、素子の表面に相変わらず絶縁抵抗特性の不足という現象が現れる。そして、より低い材料抵抗率を有する単一チップ型とアレイチップ型のビーズ素子及び可変抵抗器素子の場合、素子表面の絶縁抵抗の問題だけでなく、素子の製作過程に派生した関連問題も起こるのである。
【０００５】
一方、単一チップ型とアレイチップ型素子にとっては、素子の表面の絶縁抵抗が高くなく、また工程において端電極溶接界面構造を作る必要がある場合、通常端電極を作る時、工程の問題で優れた溶接特性を持つ端電極構造を作れなく、または所要な溶接特性を持つ端電極をつくるために、極めて特殊な工程を必要とする。また、上述した二種類の場合にも、素子の工程と品質上の問題を引き起こす。
【０００６】
ガラス化（Ｖｉｔｒｅｏｕｓ）物質は、基材の表面性質を改善し、さらに実用性と付加価値を向上するように、普通一部の基材のコーティングとして用いられる。たとえば、基材に耐化学腐食性を持たせ、液体と気体を隔離し、よりスムーズに、耐摩擦、耐磨耗、機械強度のより好ましい特性を持たせるようになる。
【０００７】
ガラス化コーティング（Ｖｉｔｒｅｏｕｓ  Ｃｏａｔｉｎｇｓ）は基材の表面に融解（ｍｅｌｔ）されたフィルムとガラス質（ｖｉｔｒｅｏｕｓ）のものである。セラミック性基材にとっては、このコーティングはグレーズ（Ｇｌａｚｅ）と呼ばれる。使用する基材は金属である場合は、エナメル（Ｅｎａｍｅｌ）と呼ばれ、学名で琺瑯とも呼ばれる。
【０００８】
いずれの表面コーティング材料の用途が決まる時、主に光学性能と外観の性質を考慮する。ガラス化コーティングは透明か不透明、高光沢か光沢がない、スムーズで図柄があるか質感がある、単色か多彩であってもよい。従って、特別使用のニーズを満たすように、各種性質の要求を結合して考慮する必要がある。
【０００９】
グレーズとはセラミック質基材の表面に塗布したあるガラス化コーティングであり、一定の化学成分と融点（ｍｅｌｔｉｎｇ  ｐｏｉｎｔ）を持たないが、溶解温度の範囲を有する、ガラスと類似した特性を持っている。一定の結晶構造が持たないが、多くの性質は溶液とよく似て、スーパーコールド（ｓｕｐｅｒ  ｃｏｌｄ） 溶液とも呼ばれ、複雑な混合物である。また、その他のガラスと同じように、大量の酸化ケイ素を含み、その他の材料を十分に入れると、所望の温度で溶解され、かつ、必要な構造と色になることができ、ただし、電子類の基材の利用した釉薬の焼成（ｆｉｒｉｎｇ）温度は普通６００℃〜９００℃である。
【００１０】
この高温度環境における釉の高流動性、低表面張力により、塗布されたセラミック質基材の表面の隙間に釉を滲み込んで充填させ、信頼度の高い一つの絶縁保護層を形成することができる。
【００１１】
導電組成物（ｃｏｎｄｕｃｔｉｖｅ  ｃｏｍｐｏｓｉｔｉｏｎｓ）は一般的な厚膜材料である、普通Ａｇ、Ｐｄ、Ｐｔなどの金属により構成された単一な金属、派生した金属合金或いは派生した金属混合物であり、適当なガラス或いは酸化物とともに有機媒体（ｏｒｇａｎｉｃ  ｖｅｉｃｌｅ）に分散され、導電ペーストとなる（ｃｏｎｄｕｃｔｉｖｅ  ｐａｓｔｅ）。この導電ペーストは、印刷（ｐｒｉｎｔｉｎｇ）及び/或いは浸し塗り（ｄｉｐｐｉｎｇ）によって、所望素子の表面に覆われることができる。そして、５００℃以上の焼成（ｆｉｒｉｎｇ）処理で、当該金属を素子の表面に焼き付ける。
【００１２】
半導体性を有し又は高絶縁抵抗性能の持たない材料を本体としたセラミック積層型チップ素子において、端電極の表面でメッキ溶接界面層を作るという問題を解決するために、従来の解決方法として次のような七種類が挙げられ、以下に作成方法とその特徴を述べる。
【００１３】
従来の第１種の方法はメッキ工程におけるメッキ条件を調整するもので、特にメッキ液の形態の種類を変えるものである。本方法において、電子素子の本体はメッキ工程を実施する時、端電極以外のセラミック本体の表面に、メッキ溶接界面５が成長する或いは付着することはなく、その素子の構造は図２（Ａ）、図２（Ｂ１）、図２（Ｂ２）に示す。本方法に通じて、メッキで溶接界面層５を製作するという目的を達成できるが、特別なメッキ製造ラインを必要とするので、一般はその他の関連製品と共通することができない。本方法として、投資金額の増加以外、特別なメッキ廃水も特別な処理法を必要とする不利点がある。従って、メーカーにとってはトラブルになって、また設備コストが増やしてしまう。
【００１４】
従来の第２種の方法は電子素子の端電極３の工程を終わらせた後に、絶縁すべき部分に絶縁被覆層４を製作するものである。図３（Ａ）、図３（Ｂ１）に示すように、本方法において、メッキ溶接界面層５工程を実施する時、端電極３以外のセラミック本体１の表面には、メッキ溶接界面層５が成長する或いは付着することはない。しかし、本方法として、セラミック積層型のチップ型電子素子の外観は普通四角形であり、またすでに完成した端電極３の構造の制限により、この工程による構造形成方法で電子素子を作るとき、電子素子を一つずつ連接することで、或いは面と面で連結して製造する必要があり、製作スピードが遅くなって量産性が悪いという不利点がある。製造設備の生産性が低いので、生産のニーズに合わせるためにより多くの設備を必要とすることによって、その製造コストが極めて高くなる。また、図１（Ｂ）、図３（Ａ）、図３（Ｂ２）に示すように、本方法はアレイチップ素子の製造に大量的に活用されることができない。アレイ型チップ素子は端電極３を完成した後に絶縁被覆層４を作ることを要し、大量生産できる工程と設備を使って絶縁すべく部分ごとに被覆処理することができないので、このように製作すると、工程は複雑で、コストも極めて高くなる。
【００１５】
この構造において、特開平１１−２５１１２０号公報に開示されたように、図３（Ｃ）の示すとおり、あるガラス絶縁被覆層を持つものもある。しかし、ガラスが要らない部分において、ガラス除去工程を実施する必要があるので、工程コストも高くて、複雑性も高く、同様に、当該技術もアレイチップ素子の製造に大量的に活用されることができない。
【００１６】
従来の第３種の方法は従来の第２種の方法に似て、図３（Ａ）、図３（Ｂ１）に示すように、電子素子の端電極３の工程の後に、絶縁すべく部分において、絶縁被覆層４を作る。絶縁層の発生方法として、化学反応による方法を用い、本体としか化学反応を起こさず、端電極層と化学反応を起こさない薬剤を用いて、素子全体を当該薬剤の中に沈ませて、薬剤と本体の間に化学反応を起こさせ、本体の表面において、電極層のない領域が反応して一つの絶縁物質層を生じさせたものである。化学反応を利用するので、図１（Ｂ）、図３（Ａ）、図３（Ｂ２）に示すようなアレイチップ型素子でも、被覆層を作ることができる。最も一般的な例として、セラミック積層型酸化亜鉛可変抵抗器の例が挙げられ、リン酸から派生した薬剤で処理すれば、当該可変抵抗器の表面にリン酸亜鉛を主とした塩類化合物が生じる。しかし、本方法は、得られた絶縁層の表面は荒くて、厚さも均一でなく、微細な穴が出てくる場合もあるという不利点がある。本方法により、生じた荒い表面と微細な穴には、メッキ工程中、端電極からの金属銀とメッキの添加物からの金属錫が嵌まり込みやすい。ユーザーが当該方法を採用して、大量的に回路基板に活用する場合に、補助溶接剤（ｆｌｕｘ）と湿気などの不純物に吸着されて、容易に素子の劣化と故障を生ずる。
【００１７】
従来の第４種の方法は日本のＰａｎａｓｏｎｉｃのチップ素子の被覆層構造であり、図４（Ａ）、図４（Ｂ１）、図４（Ｂ２）に示すように、もう一種類の絶縁層の製作方法である。当該構造は、主にセラミック本体の中に、焼結助剤（ｓｉｎｔｅｒｉｎｇ  ａｇｅ）とするためのガラス相を用いて、９００℃以上の高温焼結（ｓｉｎｔｅｒｉｎｇ）により、当該ガラス相が本体から分離され、素子の表面で集まってガラス層を形成するものである。すなわち、当該ガラス層は本体１の一部である。その特徴として、当該玻璃層は端電極３と本体１の間に存在して、内電極２の露出した平面を含むが、内電極２と端電極３の接合部に存在しない。このような方法は、すべてのセラミック素子の本体の焼結にガラスが必要とは限らず、すべてのセラミック素子が焼結される時も、本体全体をカバーできるガラスの量を押し出されるとは限らず、また、表面に押し出されたガラスはグレーズのように平坦かつスムーズなものではない不利点があるため、従来の第３種の方法のように、荒い表面に異物が嵌まり込む、及ぶ吸着する問題が生じる。
【００１８】
従来の第５種の方法は出願人の台湾特許公告第４４７７７５号公報で、図５（Ａ）、図５（Ｂ１）に示すように、あるセラミック積層型のチップ型電子素子の絶縁構造において、半導体性を有し又は高絶縁性能の持たない材料を本体とした積層型のチップ型電子素子のうち、本体の周面に絶縁材料を被覆したものであることを特徴とする。ただし、絶縁構造は内電極２の外端と端電極３の間に存しないが、本体１の両端部の周面に存する。このような絶縁構造の製作において、内電極２を持つ本体１が形成された後、また端電極３が形成された前に、本体１全体に被覆されるものである。よって、絶縁層は端電極３と本体１とのすべての界面に存しているが、内電極２の露出した面と端電極３との間に存しない。このような保護層の構造は従来の第４種の方法と同じく、この保護層がセラミック本体の一部ではないと明らかに見分けれる。この方法のもう一つの特徴として、内電極２と端電極３の接合部の被覆層は、内電極２と端電極３の間に電流伝導力を持たせるように、サンドブラスティング、レーザー、研磨及びエッチングなどの加工工程で除去される必要があることである。従って、端電極３の脚部の複雑なセラミックアレイチップ型電子素子にとって、被覆層を除去するための機構や治具を個別に設計する必要がある。
【００１９】
従来の第６種の方法は米国特許第５７５０２６４号と第５８６６１９６号のようであり、あるチップ型絶縁層構造とその製作方法を開示した。しかし、当該特許の開示した技術の特徴は素子の表面に金属膜を形成して、適切な熱処理により、当該金属膜を酸化物保護層に酸化させることである。当該製作方法において、次の工程のために、端電極３の表面に酸化物保護層を持たせないままにするために、端電極３の表面で遮蔽処理し、酸化物の形成を阻止する必要があり、本体の酸化物保護層が完成するまで、また除去するので、工程が複雑で、コストも高くなってしまう。
【００２０】
さらに、この方法により得られた酸化物保護層は十分に厚くなく、普通５μｍ程度である。これによって、メッキの過程において、酸化物保護層は磨耗して損傷し易く、信頼度も低減する。酸化物保護層を５μｍ以上製作すると、クラックが出やすいので、信頼度の低減ももたらす。上述した欠陥を補うために、この２つの特許にも同時に上述した素子の酸化物保護層の表面でガラス保護層を作る方法を開示していたが、当該方法はメッキ工程の後で、特殊な化学溶液でガラス保護層を作り、２層式の絶縁層を形成する必要がある。
【００２１】
従来の第７種の方法は特許第５０４７５１３号、第６０９６９０７号のようであり、あるチップ型ガラス絶縁層構造とその製作方法を開示し、図６に示す。しかし、当該技術によって完成した素子は、端電極３の居場所を含む素子のすべての表面にガラスが形成されてしまう。それにより、端電極３と内電極２の間は当該ガラス層の存在により、普通予想外の抵抗が出来て、素子の電気特性の集中度が低くて、生産歩留まりも低くなる。
【００２２】
電気特性の集中度を高めるには、ガラス絶縁層は一定の厚さ以下に抑制する必要があり、厚くしてはいけない。溶接界面を作る時、ガラス層の厚さが十分でないため、磨耗損傷が発生しやすいので、特殊メッキ工程を採用する必要があり、このようにメッキ工程のコストが増加した。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
従来のセラミック積層型の単一チップ型とアレイチップ型電子素子の問題を解決するために、本発明はセラミック積層型チップ素子の絶縁構造と被覆方法を提供する目的とする。
【課題を解決するための手段】
【００２４】
半導体性を有し又は高絶縁抵抗性能の持たない材料をセラミック積層型チップ素子の本体として、端電極３の工程を実施する前或いは後に、電子素子の本体に一つのグレーズ層を作ることにより、電子素子の端電極３がメッキ工程で溶接界面を形成させることができる。
【００２５】
本発明のセラミック積層型チップ素子のグレーズ被覆構造及びその形成方法によれば、電子素子の端電極３とメッキ工程はすべてのメッキ工程の生産ラインに適用させられるので、メッキ工程のメッキ条件を変え、あるいは特別なメッキ製造生産ラインを必要とすることがない。共に、ロットで被覆する作業モードにより、極めて低い設備コストで、電子素子の相当な量産を実現することができる。さらに、この時、端電極の材料について、一般的な低コスト材料を利用すればよく、これは本発明の目的の一つである。
【００２６】
本発明のセラミック積層型チップ素子のグレーズ層の被覆構造によれば、普通の電子素子が端電極処理工程の後に、当該絶縁位置で絶縁被覆層４を作るように、すべての電子素子を一つずつ処理しなくても良いのである。これによって、低スピードと量産性悪化の欠点を克服し、これも本発明の達成した目的の一つである。
【００２７】
本発明のセラミック積層型チップ素子のグレーズの被覆構造によれば、一般的なメッキ工程で端電極３の表面に溶接界面層を作れるので、特殊な貴金属を含む端電極材料を使用しなくても良いため、貴金属材料の価格変動を受けて生産に影響することがなく、これもさらに本発明の目的の一つである。
【００２８】
本発明のセラミック積層型チップ素子のグレーズの被覆構造によれば、高温度環境における釉の高流動性と低表面張力により、釉をチップ素子の本体表面の隙間に滲み込ませて充填させ、信頼度の高い一つの絶縁保護層を形成できる。その表面が高温焼成したグレーズでカバーされているので、例えば緻密、スムーズ、耐磨耗、耐高温などのグレーズのすべての特性を備える。その他の従来技術の利用した絶縁被覆材料、例えば高分子ポリマー（Ｐｏｌｙｍｅｒ）、リン酸亜鉛が派生した化合物、二酸化ケイ素或いはその他の酸化物などを使用しない。上述した材料は、普通、荒い、隙間が多い、耐高温性が悪い、有機溶剤に対して耐食性が悪いという表面構造と特性を持っている。グレーズ被覆構造は荒い表面を持たないので、メッキの過程において、衝突により端電極からの金属銀或いはメッキの添加物からの金属に付かれず、いずれの有機溶剤又は例えば溶接助剤や湿気にも影響されない。当該グレーズ層と高分子ポリマー絶縁層の最大の相違点は３００℃以上の高温環境でも、当該グレーズ層は依然としてセラミック本体に付くことである。
【００２９】
本発明のセラミック積層型チップ素子のグレーズ被覆構造によれば、その端電極３の表面のグレーズ、端電極３と本体１の間のグレーズはサンドブラスティング、レーザー、研磨、エッチングなどの加工工程で除去される必要がなく、適切に選択した導電組成物と釉の間の焼結反応により除去されるものである。従って、端電極３領域の表面、端電極３領域と本体１の間に当該グレーズ層が存しなく、内電極２と端電極３には電気的に接続（ｅｌｅｃｔｒｉｃａｌｌｙ  ｃｏｎｎｅｃｔｅｄ）する能力を持たせたのである。よって、本発明を利用したセラミック積層型チップ電子素子について、端電極３の数或いは位置にかかわらず、特別な除去工程と治具を必要とすることがなく、端電極領域以外のセラミック本体がグレーズ層の構造を備えることができる。そして、端電極３領域の表面、端電極３領域と本体１の間に、当該グレーズ層が存しないので、内電極２と端電極３は導電性が良くなるため、一般的なメッキ工程に適用されるように、グレーズ被覆構造の厚さを増やすことにより、容易にメッキ工程の磨耗損傷を低減させることができる。これは本発明の重要な特徴の一つである。
【発明を実施するための最良の形態】
【００３０】
本発明は半導体性を有し又は高絶縁抵抗特性の持たないセラミック材料を本体とするセラミック積層型の単一チップ型とアレイチップ型電子素子に対する解決方法を提案するものである。
【００３１】
本発明のセラミック積層型チップ素子のグレーズ被覆構造は、図７（Ａ）、図７（Ｂ１）、７（Ｂ２）に示すように、半導体性を有し又は高絶縁抵抗特性の持たないセラミック材料を本体としたセラミック積層型チップ素子の本体１に、一つのグレーズ層を被覆するものであるが、本体１外部の複数の端電極３は本体１の内部の複数の内電極２の両端と電気的に接続している状態になり、これらの端電極３の外部は優れた溶接特性を持つ複数の溶接界面層５である。
【００３２】
本発明の形成方法における第一の実施例、図８（Ａ）に示すように、材料本体１と複数の内電極２を有する電子素子の本体構造の製造工程の後に、複数の端電極３の構造の製造工程を実施する前に、素子の全ての表面（当該表面に全部或いは部分的に端電極３の構造を持つか否かを問わず）ごとにすべてグレーズを被覆するグレーズの被覆工程を加える。それから、これらの端電極３を高温焼結してから、普通の電子素子の製造工程と同じようなメッキ工程により、溶接特性の優れた複数の溶接界面層５を持つ端電極３を形成する。
【００３３】
本発明の形成方法における第二の実施例、図８（Ｂ）に示すように、材料本体１と複数の内電極２を有する電子素子の本体構造の製造工程と複数の端電極３の構造の製造工程の後に、素子の全ての表面（当該表面に全部或いは部分的に端電極３の構造を持つか否かを問わず）ごとにすべてグレーズを被覆するグレーズの被覆工程を加える。それから、当該端電極３を高温焼結してから、普通の電子素子の製造工程と同じようなメッキ工程により、溶接特性の優れた複数の溶接界面層５を持つ端電極３を形成する。
【００３４】
本発明の形成方法における第三の実施例、図８（Ｃ）に示すように、材料本体１と複数の内電極２を有する電子素子の本体構造の製造工程の後、グレーズの被覆工程を実施する前と後のいずれにも、素子の全ての表面（当該表面に全部或いは部分的に端電極３の構造を持つか否かを問わず）ごとにすべてグレーズを被覆する複数の端電極構造の製造工程を実施する。それから、当該端電極３を高温焼結してから、普通の電子素子の製造工程と同じようなメッキ工程により、溶接特性の優れた複数の溶接界面層５を持つ端電極３を形成する。
【００３５】
本発明において、少なくとも次のような効果がある。
１.本発明におけるセラミック積層型の単一チップ型とアレイチップ型電子素子のグレーズ被覆構造工程において、バッチ処理で大量に作業する方法を採用して実施することができるので、低い設備コストでより多くの素子が生産されて、設備コストと素子の製造コストを効果的に減らすことができる。
２.絶縁構造の存在により、特別な端電極材料を使う必要はなく、同時にグレーズ層構造により、溶接界面層の製造に対する各種制限も解除される。
３.端電極とグレーズのそれぞれの焼結と焼成による共同焼成（ｃｏ−ｆｉｒｉｎｇ）反応により、端電極表面、端電極とセラミック本体の間のグレーズは端電極に吸収されたので、サンドブラスティング、レーザー、研磨、エッチングなどの加工工程で除去される必要がない。従って、本発明によるセラミック積層型チップ素子において、端電極の数及び位置にかかわらず、いずれも特別に除去工程と工具を必要とすることがなく、グレーズ被覆構造から派生してその他の各種の異なる位置と限らない数の端電極によるセラミック積層型電子素子に活用されることができる。
４.グレーズは焼成してから、スムーズな表面を持つという特性が現れるので、グレーズ被覆層の表面に如何なる異物が嵌まり込むことがなく、また、グレーズ被覆層は緻密なガラス質の無機物被覆層なので、有機溶剤、湿気、大気水分、溶接助剤、及び３００℃以上の高温にも耐えるのである。
５.本発明は主に半導体性を有し又は高絶縁抵抗特性の持たないセラミック材料を本体としたセラミック積層型チップ素子に対するものであり、この絶縁構造は端電極のメッキ溶接界面層の制限問題を解決する上、同時に電子素子本体の外部に、堅固な保護層を一つ提供するため、電子素子の使用上の信頼度の向上に役立つのである。
【００３６】
前述したとおり、本発明のセラミック積層型チップ素子のグレーズ被覆構造は、確実に半導体性を有し又は高絶縁抵抗性能の持たない材料を本体とするセラミック積層型チップ素子のメッキ溶接界面層に対する制限問題を解決することができ、同時に素子の使用上の信頼度を向上させるが、従来の各種技術とは異なって、グレーズで同じ構造のセラミック積層型チップ素子を製造した例もない、セラミック積層型の単一チップ型とアレイチップ型電子素子の製造工程に詳しい当業者にとっては、本発明に対するいずれかの変更について、本発明の主旨に脱離しない限り、本発明の特許の請求範囲内とすることである。
【図面の簡単な説明】
【００３７】
【図１】図１（Ａ）は、従来のセラミック積層型の単一チップ型電子素子の平面を示す図であり、図１（Ｂ）は、従来のセラミック積層型のアレイチップ型電子素子の平面を示す図である。
【図２】図２（Ａ）は、図１（Ａ）と図１（Ｂ）に示す従来のセラミック積層型の単一チップ型とアレイチップ型電子素子の横断線Ａ−Ａによる断面構造を示す図であり、図２（Ｂ１）は、図１（Ａ）に示す従来のセラミック積層型の単一チップ型電子素子の横断線Ｂ−Ｂによる断面構造を示す図であり、図２（Ｂ２）は、図１（Ｂ）に示す従来のセラミック積層型のアレイチップ型電子素子の横断線Ｂ−Ｂによる断面構造を示す図である。
【図３】図３（Ａ）は、図１（Ａ）におけるその他の実施例に示す従来のセラミック積層型の単一チップ型電子素子の横断線Ａ−Ａによる断面構造を示す図であり、図３（Ｂ１）は、図１（Ａ）におけるその他の実施例に示す従来のセラミック積層型の単一チップ型電子素子の横断線Ｂ−Ｂによる断面構造を示す図であり、図３（Ｂ２）は、図１（Ｂ）におけるその他の実施例に示す従来のセラミック積層型アレイチップ型電子素子の横断線Ｂ−Ｂによる断面構造を示す図であり、図３（Ｃ）は、図１（Ａ）におけるその他の実施例に示す従来のセラミック積層型の単一チップ型電子素子の横断線Ａ−Ａによる断面構造を示す図である。
【図４】図４（Ａ）は、図１（Ａ）におけるその他の実施例に示す従来のセラミック積層型の単一チップ型電子素子の横断線Ａ−Ａによる断面構造を示す図、および、図１（Ｂ）におけるその他の実施例に示す従来のセラミック積層型のアレイチップ型電子素子の横断線Ａ−Ａによる断面構造を示す図であり、図４（Ｂ１）は、図１（Ａ）におけるその他の実施例に示す従来のセラミック積層型の単一チップ型電子素子の横断線Ｂ−Ｂによる断面構造を示す図であり、図４（Ｂ２）は、図１（Ｂ）におけるその他の実施例に示す従来のセラミック積層型のアレイチップ型電子素子の横断線Ｂ−Ｂによる断面構造を示す図である。
【図５】図５（Ａ）は、図１（Ａ）におけるその他の実施例に示す出願人に所有された台湾特許公告第４４７７７５号のセラミック積層型チップ素子の横断線Ａ−Ａによる断面構造を示す図であり、図５（Ｂ１）は、図１（Ａ）におけるその他の実施例に示す出願人に所有された台湾特許公告第４４７７７５号のセラミック積層型チップ素子の横断線Ｂ−Ｂによる図７（Ｂ１）の断面構造を示す図である。
【図６】図６は、図１（Ａ）におけるその他の実施例に示す従来のセラミック積層型の単一チップ型電子素子の横断線Ａ−Ａによる断面構造を示す図である。
【図７】図７（Ａ）は、図１（Ａ）におけるその他の実施例に示す本発明の単一チップ型電子素子の横断線Ａ−Ａによる縦断面を示す図であり、図７（Ｂ１）は、図１（Ｂ）におけるその他の実施例に示す本発明のアレイチップ型電子素子の横断線Ａ−Ａによる縦断面を示す図であり、図７（Ｂ２）は図１（Ｂ）におけるその他の実施例に示す本発明のアレイチップ型電子素子の横断線Ｂ−Ｂによる縦断面を示す図である。
【図８】図８（Ａ）〜８（Ｃ）は、本発明の製造方法に関する三つの実施例を示すフローチャートである。
【符号の説明】
【００３８】
１  セラミック積層型の単一チップ型とアレイチップ型電子素子の本体部分
２  セラミック積層型の単一チップ型とアレイチップ型電子素子の内電極
３  セラミック積層型の単一チップ型とアレイチップ型電子素子の端電極層
４  絶縁被覆構造層
５  メッキ溶接界面層
【図１】
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【図２】
2006298755.tif 000004
【図３】
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【図４】
2006298755.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
2006298755000001.pdf