(57)【要約】【課題】配線基板の基材としてシリコンを用いた配線基板、その製造方法および半導体装置を提供する。【解決手段】電子部品を配線基板上に搭載しマザーボード１３９に実装されるマルチチップ半導体装置用配線基板であって、配線基板がシリコンからなるシリコン基板１０６を有し、このシリコン基板の表面に、電子部品を実装し配線するための少なくとも一層からなる第１の導電パターン１１２と、シリコン基板の裏面に、マザーボードに実装するための電極を有する少なくとも一層からなる第２の導電パターン１１３とを備え、第１の導電パターンと第２の導電パターンとをシリコン基板の側面に形成した第３の導電パターン１１４により電気的に接続した。【選択図】図４１
2006332707.tif 000002
【特許請求の範囲】
【請求項１】
電子部品を配線基板上に搭載しマザーボードに実装されるマルチチップ半導体装置用配線基板であって、前記配線基板がシリコンからなるシリコン基板を有し、このシリコン基板の表面に、前記電子部品を実装し配線するための少なくとも一層からなる第１の導電パターンと、前記シリコン基板の裏面に、前記マザーボードに実装するための電極を有する少なくとも一層からなる第２の導電パターンとを備え、前記第１の導電パターンと前記第２の導電パターンとを前記シリコン基板の側面に形成した第３の導電パターンにより電気的に接続したことを特徴とする配線基板。
【請求項２】
電子部品を配線基板上に搭載しマザーボードに実装されるマルチチップ半導体装置用配線基板であって、前記配線基板が表面と鋭角をなして側面が形成され表面の周囲に凹部が形成されたシリコンからなるシリコン基板を有し、このシリコン基板の表面及び前記凹部内に形成され電極を有する少なくとも一層からなる第１の導電パターンと、前記シリコン基板の裏面及び前記側面に形成され、前記第１の導電パターンに接続し、電極を有する少なくとも一層からなる第２の導電パターンとを備えていることを特徴とする配線基板。
【請求項３】
基板の表面と直角をなすように側面に絶縁層を形成した請求項２記載の配線基板。
【請求項４】
第１の導電パターンと基板との間と、第２の導電パターンと基板との間のどちらか、或いは両方に低応力の樹脂層を有する請求項１または請求項２記載の配線基板。
【請求項５】
シリコンウェハの表面に、電子部品を実装し配線するための少なくとも一層からなる第１の導電パターンを形成する工程と、前記シリコンウェハの裏面にマザーボードに実装するための電極を有する少なくとも一層からなる第２の導電パターンを形成する工程と、前記シリコンウェハから個片のシリコン基板へ分割して側面を形成する工程と、前記第１の導電パターンと前記第２の導電パターンとを電気的に接続する第３の導電パターンを前記側面に形成する工程とを含み、第１の導電パターンを形成する工程の後、シリコンウェハから個片のシリコン基板へ分割して側面を形成する工程を行い、その後、第２の導電パターンを形成する工程と第３の導電パターンを形成する工程とを同時に行うことを特徴とするマルチチップ半導体装置用配線基板の製造方法。
【請求項６】
ウェハ状態のシリコン基板の表面の周囲に凹部を形成する工程と、前記表面及び前記凹部内に、電極を有する少なくとも一層からなる第１の導電パターンを形成する工程と、前記表面と鋭角をなす斜面を前記シリコン基板に形成する工程と、前記シリコン基板の裏面及び前記斜面に第１の導電パターンと電気的に接続し、電極を有する少なくとも一層からなる第２の導電パターンを形成する工程とを含むマルチチップ半導体装置用配線基板の製造方法。
【請求項７】
シリコン基板の表面と直角をなすように斜面に絶縁層を形成する工程を含み、前記絶縁層は液状樹脂を塗布し硬化して形成し、ダイシングにより個片に分割することを特徴とする請求項６記載のマルチチップ半導体装置用配線基板の製造方法。
【請求項８】
基板と第１の導電パターンとの間または前記基板と第２の導電パターンとの間に低応力の樹脂層を形成する工程を設けることを特徴とする請求項６記載の配線基板の製造方法。
【請求項９】
表面に素子が集積形成された半導体基板からなる半導体チップを複数積層してなるマルチチップ型の半導体装置であって、積層されている前記半導体チップは、前記表面と、前記表面に平行に対向する裏面と、前記表面と鋭角をなして形成された斜面と、前記表面の周辺に形成された凹部とを有する半導体基板からなり、かつ、前記表面に形成された第１の外部電極と、前記裏面に形成された第２の外部電極と、前記凹部内および前記側面上に形成されて前記第１の外部電極と前記第２の外部電極とを接続するための導電パターンを有し、かつ前記半導体チップが前記第１の外部電極および前記第２の外部電極を介して他の半導体チップと電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
積層されている半導体チップは、前記半導体チップの直上および直下の半導体チップと電極同士を直接、または接続部材を介して電気的に接続されている請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の側面を経由して形成された導電パターンにより、半導体基板の両面の外部電極が電気的に接続された配線基板およびその製造方法ならびに半導体チップを用いた半導体装置に関するものである。
【背景技術】
【０００２】
近年、コンピューターや通信機器を中心とした電子機器の小型化と高機能化に伴い、半導体装置には小型化、高密度化および高速化が要求されるようになった。そのため、複数個の半導体チップを配線基板上に搭載してモジュール化し、小型、高密度化を図ったマルチチップ型の半導体装置が提案されている。
【０００３】
以下、従来の半導体装置について形態別に説明する。
【０００４】
図６０〜図６４は、従来の半導体装置を示した断面図である。
【０００５】
まず図６０に示すように、配線基板１上に複数の半導体チップ２がフリップチップ方式により搭載され、半導体チップ２の電極と配線基板１の接続電極とが金属バンプ３により電気的に接続されており、１つの配線基板に対して複数の半導体チップが平面に並んで搭載されている。
【０００６】
次に図６１に示すように、配線基板４上に複数の半導体チップ５が積層され、それぞれの半導体チップ５の電極と配線基板４の接続電極とが金属ワイヤー６により電気的に接続され、配線基板に対する半導体チップの実装面積が平面に半導体チップを並べる形態に比較して小さくなっている。
【０００７】
また図６２に示すように、２つの半導体チップ７の電極形性面を対向させ、それぞれの半導体チップ７の電極が金属バンプ８により電気的に接続されており、基板レスの積層構造となっている。
【０００８】
また図６３に示すように、半導体チップ９が金属バンプ１０を介して配線基板１１にフリップチップ方式により搭載された半導体装置が複数個積層され、それぞれの配線基板１１の配線どうしが金属バンプ１２により電気的に接続されている。
【０００９】
以上、従来の半導体装置を形態別に説明したが、従来の半導体装置はいずれも複数の半導体チップから構成された半導体装置を実現するものであり、複数の半導体チップが配線基板に対して平面に搭載された形態、配線基板に対して積層された形態、半導体チップどうしが回路形成面を対向して金属バンプにより電気的に接続された形態および配線基板に半導体チップが搭載された実装体が積層された形態であった。
【００１０】
また、それぞれの半導体装置を構成している半導体チップは、その片面のみにしか電極が形成されていないため、半導体チップを積層する場合には金属ワイヤーや基板を用いて半導体チップ相互の電気的接続を行っていた。
【００１１】
図６４は、従来の樹脂配線基板を用いた半導体装置の断面図である。
【００１２】
図６４に示すように、エポキシ樹脂を含む複合材料で形成された樹脂配線基板１上に、単数または複数の半導体チップ２がフリップチップ方式により平面に搭載され、半導体チップ２の表面電極と樹脂配線基板１の表面の接続電極とが金属バンプ３により電気的に接続されている。さらに、樹脂配線基板１の裏面の接続電極は半田ボール４０４によりマザーボード４０５の配線と電気的に接続されている。なお、樹脂配線基板１の両面の接続電極は、樹脂配線基板１の内部を貫通するスルーホール（図示せず）の内壁に形成された導電パターンによって電気的に接続されている。
【００１３】
このように、半導体チップ２はマザーボード４０５に直接実装されるのではなく、半導体チップ２とマザーボード４０５との間に樹脂配線基板１を介した構造となっている。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の複数の半導体チップが積層された半導体装置では、それぞれの形態において以下のような課題がある。
【００１５】
まず図６０に示したように、配線基板１上に複数の半導体チップ２を平面に並べるため、少なくとも配線基板１の面積は、複数の半導体チップ２の面積の総和よりも大きくする必要があり、搭載する半導体チップ２の個数が増加するほど配線基板１の面積を大きくしなければならない。
【００１６】
また図６１に示した半導体装置では、半導体チップ５が積層されるごとに、配線基板４の配線と電気的に接続する金属ワイヤー６を接続するための電極を半導体チップ５の上面に露出させる必要があるために、基板から離れた半導体チップ５は小さくなる。したがって、同サイズの半導体チップを積層することは不可能であり、半導体チップ５の積層数が増加すると金属ワイヤー６の合計長さも長くなることから、配線長が長くなるという課題がある。
【００１７】
また図６２に示した半導体装置では、半導体チップ７を３個以上積層することは不可能であるので、半導体装置としての機能に限界がある。
【００１８】
また図６３に示した半導体装置では、複数の半導体チップ９間に配線基板１１を設ける必要があるため、半導体チップ積層後の半導体装置の厚さが大きくなるという課題がある。
【００１９】
以上、従来の半導体装置では、複数の半導体チップを平面に並べた場合に実装面積が増大し、金属ワイヤー接続のための電極を設ける必要から同サイズの半導体チップの積層が不可能であり、積層される半導体チップ数が限定され、半導体装置としての機能が制限され、積層される半導体チップ間に基板を設ける構造により半導体装置の厚みが大きくなることから、小型化、高機能化、高速化を達成することが困難であった。
【００２０】
また、エポキシ樹脂を含む複合材料を用いた樹脂配線基板の温度および湿度等による特性変化は、半導体チップの特性変化よりも大きく、特に熱膨張係数においては半導体チップの基材であるシリコンとエポキシ樹脂系の複合材料とでは顕著な差があり、半導体チップと樹脂配線基板との接合部に大きなストレスが発生するので、接合部が破断してしまう危険性がある。
【００２１】
さらに、樹脂配線基板は半導体チップに比較して平坦性が十分でないため、半導体チップを樹脂配線基板に対して直接接合するフリップチップ方式では、半導体チップの電極に形成された金属バンプと樹脂配線基板の接続電極との電気的な接続が安定しないという課題がある。
【００２２】
また、半導体チップの寸法精度に比較して、樹脂配線基板に形成された配線の寸法精度が十分でないので、半導体チップの表面電極と樹脂配線基板の接続電極との接続部において位置ズレが生じ、接合不良となることがある。
【００２３】
さらに、樹脂配線基板上に半導体チップを平面に搭載した構造であるので、樹脂配線基板の面積は、搭載した半導体チップの合計面積よりも小さくすることは不可能であり、搭載する半導体チップの個数が増加するほど樹脂配線基板の面積が大きくなってしまうという課題がある。
【００２４】
本発明は、前記した従来の課題を解消するために、半導体チップの側面を経由した導電パターンによって半導体チップ両面の電極を電気的に接続することにより、複数の半導体チップを配線基板に積層しても、半導体チップを積層した半導体装置の厚みおよび基板面積の増大および半導体チップ間の配線長の増加を招かない点に主眼を置いた半導体チップを用いた半導体装置を提供するものである。
【００２５】
本発明は、前記した従来の課題を解消するために、配線基板の基材としてシリコンを用いた配線基板およびその製造方法を提供するものである。
【課題を解決するための手段】
【００２６】
請求項１記載の配線基板は、電子部品を配線基板上に搭載しマザーボードに実装されるマルチチップ半導体装置用配線基板であって、配線基板がシリコンからなるシリコン基板を有し、このシリコン基板の表面に、電子部品を実装し配線するための少なくとも一層からなる第１の導電パターンと、シリコン基板の裏面に、マザーボードに実装するための電極を有する少なくとも一層からなる第２の導電パターンとを備え、第１の導電パターンと第２の導電パターンとをシリコン基板の側面に形成した第３の導電パターンにより電気的に接続したことを特徴とするものである。
【００２７】
請求項２記載の配線基板は、電子部品を配線基板上に搭載しマザーボードに実装されるマルチチップ半導体装置用配線基板であって、配線基板が表面と鋭角をなして側面が形成され表面の周囲に凹部が形成されたシリコンからなるシリコン基板を有し、このシリコン基板の表面及び凹部内に形成され電極を有する少なくとも一層からなる第１の導電パターンと、シリコン基板の裏面及び側面に形成され、第１の導電パターンに接続し、電極を有する少なくとも一層からなる第２の導電パターンとを備えていることを特徴とするものである。
【００２８】
請求項３記載の配線基板は、請求項２において、基板の表面と直角をなすように側面に絶縁層を形成したものである。
【００２９】
請求項４記載の配線基板は、請求項１または請求項２において、第１の導電パターンと基板との間と、第２の導電パターンと基板との間のどちらか、或いは両方に低応力の樹脂層を有するものである。
【００３０】
請求項５記載の配線基板の製造方法は、シリコンウェハの表面に、電子部品を実装し配線するための少なくとも一層からなる第１の導電パターンを形成する工程と、シリコンウェハの裏面にマザーボードに実装するための電極を有する少なくとも一層からなる第２の導電パターンを形成する工程と、シリコンウェハから個片のシリコン基板へ分割して側面を形成する工程と、第１の導電パターンと第２の導電パターンとを電気的に接続する第３の導電パターンを側面に形成する工程とを含み、第１の導電パターンを形成する工程の後、シリコンウェハから個片のシリコン基板へ分割して側面を形成する工程を行い、その後、第２の導電パターンを形成する工程と第３の導電パターンを形成する工程とを同時に行うことを特徴とするものである。
【００３１】
請求項６記載の配線基板の製造方法は、ウェハ状態のシリコン基板の表面の周囲に凹部を形成する工程と、表面及び凹部内に、電極を有する少なくとも一層からなる第１の導電パターンを形成する工程と、表面と鋭角をなす斜面をシリコン基板に形成する工程と、シリコン基板の裏面及び斜面に第１の導電パターンと電気的に接続し、電極を有する少なくとも一層からなる第２の導電パターンを形成する工程とを含むものである。
【００３２】
請求項７記載の配線基板の製造方法は、請求項６において、シリコン基板の表面と直角をなすように斜面に絶縁層を形成する工程を含み、絶縁層は液状樹脂を塗布し硬化して形成し、ダイシングにより個片に分割することを特徴とするものである。
【００３３】
請求項８記載の配線基板の製造方法は、請求項６において、基板と第１の導電パターンとの間または基板と第２の導電パターンとの間に低応力の樹脂層を形成する工程を設けることを特徴とするものである。
【００３４】
請求項９記載の半導体装置は、表面に素子が集積形成された半導体基板からなる半導体チップを複数積層してなるマルチチップ型の半導体装置であって、積層されている半導体チップは、表面と、表面に平行に対向する裏面と、表面と鋭角をなして形成された斜面と、表面の周辺に形成された凹部とを有する半導体基板からなり、かつ、表面に形成された第１の外部電極と、裏面に形成された第２の外部電極と、凹部内および側面上に形成されて第１の外部電極と第２の外部電極とを接続するための導電パターンを有し、かつ半導体チップが第１の外部電極および第２の外部電極を介して他の半導体チップと電気的に接続されていることを特徴とするものである。
【００３５】
請求項１０記載の半導体装置は、請求項９において、積層されている半導体チップが、半導体チップの直上および直下の半導体チップと電極同士を直接、または接続部材を介して電気的に接続されているものである。
【発明の効果】
【００３６】
請求項１記載の配線基板によれば、表面の電子部品を実装し配線する第１の導電パターンと裏面のマザーボードに実装するための電極を備える第２の導電パターンを有し、それら第１の導電パターンと第２の導電パターンが側面に形成した第３の導電パターンにより電気的に接続されているシリコンからなる配線基板が得られる。
【００３７】
このシリコン配線基板は湿度による形状変化はなく、半導体チップと同じシリコンにより形成されているため、温度変化による膨張収縮等の形状変化は半導体チップと同一であり、研磨により形成するため平坦度が高く、電極位置の寸法精度が高く、半導体チップと同レベルの接続電極の狭ピッチ化及び配線の高密度化が可能である。
【００３８】
したがって、このようなシリコン配線基板を用いたマルチチップ半導体装置は、金属バンプの接合部の応力を低減して信頼性を高め、配線基板の平坦度および寸法精度により接合の安定性を高め、樹脂配線基板が成し得ないレベルでの配線密度の向上を可能にし、小型、高密度かつ高速化を実現できる。
【００３９】
請求項２記載の配線基板によれば、表面に第１の導電パターンと裏面に第２の導電パターンを有し、第１の導電パターンと第２の導電パターンとが直接電気的に接続されているシリコンからなる配線基板が得られる。
【００４０】
したがって、このようなシリコン配線基板を用いたマルチチップ半導体装置は、金属バンプの接合部の応力を低減して信頼性を高め、配線基板の平坦度および寸法精度により接合の安定性を高め、樹脂配線基板が成し得ないレベルでの配線密度の向上を可能にし、小型、高密度かつ高速化を実現できる。
【００４１】
請求項３記載の配線基板によれば、請求項２と同様な効果のほか、配線基板の側面を補強するとともに、側面の導電パターンの保護を向上させることができる。
【００４２】
請求項４記載の配線基板によれば、請求項１または請求項２と同様な効果のほか、半導体チップと配線基板との間で発生する温度変化による応力を緩和することができ、半導体チップの実装信頼性を高めることができる。
【００４３】
請求項５記載の配線基板の製造方法によれば、表面の電子部品を実装し配線する第１の導電パターンと裏面のマザーボードに実装するための電極を備える第２の導電パターンを有し、それら第１の導電パターンと第２の導電パターンが側面に形成した第３の導電パターンにより電気的に接続されているシリコンからなる配線基板が得られる。また、ウェハ状態のシリコン基板から、側面を通る導電パターンを介して電気的に接続された表面電極と裏面電極を有するマルチチップ半導体用配線基板を容易に実現できる。さらに第１の導電パターンを形成する工程の後、シリコンウェハから個片のシリコン基板へ分割して側面を形成する工程を行い、その後、第２の導電パターンを形成する工程と第３の導電パターンを形成する工程とを同時に行うので、製造工数を削減できる。
【００４４】
請求項６記載の配線基板の製造方法によれば、表面に第１の導電パターンと裏面に第２の導電パターンを有し、第１の導電パターンと第２の導電パターンとが直接電気的に接続されているシリコンからなる配線基板が得られる。また、配線基板に凹部と、表面と鋭角をなす側面が形成されているので、そこに表面と裏面から導電パターンを形成するだけで表裏を導通する配線を形成することができる。さらに、ウェハ状態のシリコン基板から、側面を通る導電パターンを介して電気的に接続された表面電極と裏面電極を有するマルチチップ半導体用配線基板を容易に実現できる。
【００４５】
請求項７記載の配線基板の製造方法によれば、請求項６と同様な効果のほか、液状樹脂を斜面供給し、硬化した樹脂部をダイシングして基板個片に分割することで、ダイシング時の切削抵抗によって発生する機械的干渉および摩擦熱による歪を樹脂が吸収し、チッピングなどの不具合も防止できる。
【００４６】
請求項８記載の配線基板の製造方法によれば、請求項６と同様な効果のほか、半導体チップと配線基板との間で発生する温度変化による応力を緩和することができ、半導体チップの実装信頼性を高めることができる。
【００４７】
請求項９記載の半導体装置によれば、導電パターンを介して接続された第１の外部電極と第２の外部電極を有する半導体チップを積層し、その第１の外部電極及び第２の外部電極を介して各半導体チップが電気的に接続されているので、複数の半導体チップを配線基板上に平面的に配置することなく、実装面積が小さく、同サイズの半導体チップの積層も可能であり、また異種サイズの半導体チップを所望の順番に積層することも可能であり、各半導体チップ間の配線長が短く、積層高さが低く、半導体チップの積層数が２枚以上可能である、小型、高密度かつ高速に対応したマルチチップ半導体装置を実現できる。また半導体基板が表面と鋭角をなして形成された斜面と、表面の周辺に形成された凹部とを有するため、半導体チップの製造が容易に行える。
【００４８】
請求項１０記載の半導体装置によれば、請求項９と同様な効果のほか、半導体チップの面内にて、配線長を短く、積層高さが低くなるように半導体チップ同士が接続されたマルチチップ半導体装置が得られる。したがって、実装面積を小さくし、各半導体チップ間の配線長を短く、積層高さが低い、小型、高密度かつ高速に対応したマルチチップ半導体装置を実現できる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明の半導体チップおよびその製造方法ならびにその半導体チップを用いた半導体装置の実施の形態について、図面を参照しながら説明する。
【００５０】
まず、本発明の半導体チップについて説明する。最初に、本発明の第１の実施形態について説明する。
【００５１】
図１は本実施形態の半導体チップの断面図である。図１に示すように、半導体基板１３の表面である第１の面１４に素子（図示せず）および多層導電パターン（図示せず）が形成されており、第１の面１４から斜面１５まで加工された貫通孔１６が形成され、底面である第２の面１７となす内角が鈍角となるように形成された斜面１５が半導体基板１３の外形の一部をなしている。本実施形態では、斜面と第２の面とのなす内角は１３５度であり、斜面は第２の面から５０［μｍ］の位置まで形成されている。これにより、斜面上に供給された一定量の樹脂が密着しやすくなり、導電パターンを外部からの衝撃に対して保護することができ、半導体基板の表面に形成された電極を電気的に接続する導電パターンの距離が短くなることから、高速化に対応できる。
【００５２】
また、第１の面１４に形成された表面電極１８は、貫通孔１６の内壁および斜面１５の表面に形成された導電パターン１９と電気的に接続されている。導電パターン１９は貫通孔１６に充填されていてもよく、導電パターン１９の厚みは好ましくは５〜１５［μｍ］であり、本実施形態では１０［μｍ］である。そして、表面電極１８の材質はアルミニウム（Ａｌ）または銅（Ｃｕ）等からなり、表面電極１８の厚みは０．３〜１．０［μｍ］であるが、半導体チップの製造プロセスによって異なり、例えば、配線幅が０．１３［μｍ］の銅（Ｃｕ）からなる配線を形成する製造プロセスでは、配線の厚みは０．４５［μｍ］である。
【００５３】
次に、形成された表面電極および導電パターンに対して形成される絶縁層について説明する。表面電極１８を除く半導体基板１３の第１の面１４、第２の面１７、斜面１５および貫通孔１６の内壁には第１の絶縁層２０が形成され、第１の絶縁層２０の厚みは、好ましくは０．５〜１０［μｍ］であり、本実施形態では１［μｍ］である。そして、導電パターン１９の一部が第１の外部電極２１および第２の外部電極２２として開口され、それらの電極を除く導電パターン１９上および、導電パターン１９が形成されていない第１の絶縁層２０および第２の面１７における第１の絶縁層２０上には、第２の絶縁層２３が形成されている。
【００５４】
ここで、第２の絶縁層２３の厚みは１〜３０［μｍ］であり、本実施形態では、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）および酸窒化膜（ＳｉＯＮ）の場合は１［μｍ］、ポリイミドの場合は７［μｍ］である。なお、第２の絶縁層２３はソルダーレジストを主材料としてもよく、この場合の厚みは、本実施形態では３０［μｍ］である。また、第１の外部電極２１および第２の外部電極２２は導電パターン１９の一部として形成されているため、第１の外部電極２１の厚みおよび第２の外部電極２２の厚みは、導電パターン１９の厚みと同一である。
【００５５】
以上、本実施形態の半導体チップは、半導体基板の表面電極と半導体基板の両面に形成された外部電極とが電気的に接続されているので、複数の半導体チップが対向して積層された状態で、相互の半導体チップの電気的な接続が可能となる。
【００５６】
次に、本実施形態の半導体チップの製造方法について説明する。
【００５７】
図２〜図１６は、本実施形態の半導体チップの製造方法の各工程の断面図である。
【００５８】
まず、図２（ａ）に示すように、複数の半導体チップ単位からなり、６００〜１０００［μｍ］の厚みのウェハー状態の半導体基板１３を用意し、半導体基板１３の表面である第１の面１４に、素子（図示せず）および多層導電パターン（図示せず）および表面電極１８を形成する。ここで、表面電極１８が形成される位置は、特に限定されてはいないが、本実施形態では半導体チップ単位の周囲に形成する。また、表面電極１８を除く領域には、本実施形態では窒化ケイ素（ＳｉＮ）を主材料とした表面絶縁層２５を形成するが、ＳｉＮ以外の材料で形成されていてもよく、保護膜としての機能を有する材料ならば特に限定されるものではない。また、表面絶縁層２５の厚みは０．５〜１０［μｍ］であり、本実施形態では１［μｍ］である。なお、表面絶縁層２５は外部からの衝撃に対する保護を目的としているものであるので、特に表面絶縁層２５が形成される必要はない。
【００５９】
また、点線は半導体基板を半導体チップ単位に分割するためのダイシング時の切削刃の幅方向の両端部が通過する位置を示しており、２本の点線の中央部が半導体チップ単位どうしの境界部である。
【００６０】
次に、穴の加工工程について説明する。
【００６１】
図２（ｂ）は半導体基板の第１の面から穴を加工した状態を示す断面図である。
【００６２】
図２（ｂ）に示すように、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法によって、半導体基板１３の第１の面１４から厚み方向に貫通させることなく、深さが２０〜１００［μｍ］の穴２６を形成するが、穴の形成位置は、半導体チップ単位の周囲に形成され、本実施形態では半導体チップ単位の境界線から５０［μｍ］の位置にある直線上で、対応する穴から最も近い位置である。本実施形態では穴の深さは７０［μｍ］であり、斜面を形成することによって穴が貫通した貫通孔の長さは５０［μｍ］程度である。なお、穴２６の形成方法はＲＩＥ法に限定されるものではなく、光エッチング、ウエットエッチング、超音波加工、放電加工などを用いることも可能であり、前記の種々の加工方法を組み合わせてもよい。
【００６３】
以上、半導体基板に形成する穴の加工方法であるＲＩＥ法は、反応性ガスプラズマを利用したドライエッチング法であり、半導体ウェハーの微細加工に用いられる方法であり、その際、穴以外の部分がエッチングされないように、穴以外の部分を被覆したマスクを絶縁層上に形成し、エッチング後マスクを除去する。
【００６４】
次に図３（ｃ）に示すように、表面電極１８の開口部を除き、穴２６の内壁および表面絶縁層２５上に第１の絶縁層２０を形成した後、表面電極１８の部分が開口したマスクを第１の絶縁層２０上に形成し、表面電極１８上に形成された絶縁層をエッチングした後、マスクを除去する。ここで、第１の絶縁層２０は、ＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布などの方法により、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化膜（ＳｉＯＮ）、ポリイミドなどを材料とした膜が形成されたものである。
【００６５】
次に図３（ｄ）に示すように、第１の絶縁層２０上に第１の積層金属膜２７を形成するが、第１の積層金属膜２７はバリア層上にシード層が積層された２層構造となっている。ここで、バリア層およびシード層は、スパッタ法またはＣＶＤ法または電子ビーム蒸着法などにより形成される。バリア層はチタン（Ｔｉ）、チタンタングステン（Ｔｉ／Ｗ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）のいずれかの材料が用いられ、シード層は銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などが用いられる。
【００６６】
次に図４（ｅ）に示すように、第１の積層金属膜２７を電極として、電解めっき法により、第１の導電パターン２８を穴２６の内壁に形成し、所望の配線および電極の形状として第１の積層金属膜２７上に形成する。その際、所望の配線および電極の形状にするため、第１の積層金属膜２７上にめっきレジスト２９を形成しておき、電解めっき後、めっきレジスト２９を除去する。なお、第１の導電パターン２８は穴２６に充填して形成してもよい。また、第１の導電パターン２８の材料としては銅（Ｃｕ）、金（Ａｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）などが用いられる。
【００６７】
次に図４（ｆ）に示すように、第１の導電パターン２８をマスクとして、第１の導電パターン２８が形成された領域以外の部分の第１の積層金属膜２７をエッチングにより除去する。
【００６８】
次に図５（ｇ）に示すように、第１の導電パターン２８の一部を第１の外部電極２１として開口して第２の絶縁層２３を形成するが、その際、第２の絶縁層２３を第１の外部電極２１を除く第１の導電パターン２８および第１の絶縁層２０上に形成した後、第１の外部電極２１の部分が開口したマスクを形成し、第１の外部電極２１の開口部分の第２の絶縁層２３をエッチングした後、マスクを除去する。なお、第２の絶縁層２３はＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布法などにより、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化膜（ＳｉＯＮ）、ポリイミドなどの膜が形成されたものである。
【００６９】
以上、半導体基板の表面には導電性物質として、表面電極１８と電気的に接続された第１の外部電極２１のみが、第２の絶縁層２３から露出した状態で形成されている。
【００７０】
次に図６に示すように、半導体基板の第１の面１４を接着剤３０により支持体３１に接着し、機械研削またはＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法によって、半導体基板１３を第２の面１７から研削し、５０〜２００［μｍ］の厚みまで加工する。なお本実施形態では、研削後の半導体基板の厚みは１００［μｍ］である。
【００７１】
次に図７に示すように、半導体基板１３の第２の面１７において、半導体チップ単位の境界部をはさむ２本の点線の中央部をベベルカットにより切断し、半導体基板１３の第２の面１７と鈍角をなす斜面１５を形成するとともに、第１の導電パターン２８を斜面１５に露出させる。したがって、図２（ｂ）に示したように、半導体基板１３に形成する穴２６は半導体基板１３を貫通させる必要がなく、穴２６を加工するのに要する時間を短縮することができる。なお、図２（ｂ）に示した穴２６の加工深さは、ベベルカットにおける切削深さおよび切削刃の先端形状によって決定される。
【００７２】
ここで、ベベルカットとは、比較的厚みが大きく、先端部が斜面により形成された切削刃を用いることにより、半導体基板にも第２の面となす内角が鈍角となる斜面を形成するような切削方法のことである。なお、ベベルカットに用いる切削刃の厚みは、隣接する貫通孔の距離よりも１００［μｍ］程度以上大きいことが望ましい。本実施形態では、隣接する貫通孔の距離が１００［μｍ］であり、ベベルカットに用いた切削刃の厚みは２００［μｍ］である。なお、本実施形態ではベベルカットによる加工方法を示したが、エッチングによって加工してもよい。
【００７３】
次に図８に示すように、第１の導電パターン２８の斜面１５に露出した部分を除く斜面１５および第２の面１７全面に、第３の絶縁層３２を形成するが、その際、第３の絶縁層３２を斜面１５および第２の面１７全面に形成した後、第１の導電パターン２８が露出した部分が開口したマスクを第３の絶縁層３２上に形成し、第１の導電パターン２８の開口部分の第３の絶縁層３２をエッチングした後、マスクを除去する。なお、第３の絶縁層３２は、ＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布などにより、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化膜（ＳｉＯＮ）、ポリイミドなどの膜を形成したものである。
【００７４】
また、第３の絶縁層３２は、第１の絶縁層２０よりもエッチング速度が大きい材料で形成することが望ましい。つまり、第３の絶縁層３２をエッチングして開口する際に、マスクのズレが生じても第１の絶縁層２０をほとんどエッチングすることなく、第３の絶縁膜３２を選択的にエッチングして開口することができ、第１の絶縁層２０を部分的に除去してしまうことはないからである。
【００７５】
次に図９に示すように、斜面１５および第２の面１７全面に第２の積層金属膜３３を形成する。第２の積層金属膜３３はバリア層上にシード層が積層された２層構成である。バリア層とシード層は、スパッタ法、ＣＶＤ法または電子ビーム蒸着法などにより形成される。バリア層にはチタン（Ｔｉ）、チタンタングステン（Ｔｉ／Ｗ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）などが用いられ、シード層には銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などが用いられる。
【００７６】
次に図１０に示すように、第２の積層金属膜３３を電極とする電解めっき法により、所望の配線および電極の形状の第２の導電パターン３４を斜面１５および第２の面１７に対して形成することで、第２の導電パターン３４は第２の積層金属膜３３を介して斜面１５から露出する第１の導電パターン２８と電気的に接続される。その際、所望の配線および電極の形状を形成するために、第２の導電パターン３４を形成する必要のない部分の第２の積層金属膜３３上には、めっきレジスト３５を形成しておき、電解めっき後、めっきレジスト３５を除去する。また、第２の導電パターン３４の材料としては、銅（Ｃｕ）、金（Ａｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）などが用いられる。
【００７７】
次に図１１に示すように、第２の導電パターン３４をマスクとして、エッチングにより、第２の導電パターン３４を形成した領域以外の第２の積層金属膜３３を除去する。
【００７８】
次に図１２に示すように、第２の外部電極２２の開口部分を除く第２の面１７全体および斜面１５に、第４の絶縁層３６を形成する。その際、第４の絶縁層３６を斜面１５および第２の面１７全面に形成した後、第２の外部電極２２の部分を開口したマスクを形成し、第２の外部電極２２の開口部分の第４の絶縁層３６をエッチングした後、マスクを除去する。なお、第４の絶縁層３６は、ＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布法などを用いて、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化膜（ＳｉＯＮ）、ポリイミドなどの膜を形成したものである。
【００７９】
次に図１３に示すように、半導体チップ単位の境界線であるスクライブライン３７においてダイシングを行い、第１の面１４となす内角が直角となる側面３８を形成する。その後、接着剤３０と支持体３１を除去して、半導体チップ３９を個片に分割する。
【００８０】
このような一連の半導体チップの製造工程を経ることにより、半導体チップの第１の面には第１の外部電極が第２の絶縁層から露出した状態で形成され、また、第２の面には第２の外部電極が第４の絶縁層から露出した状態で形成されており、表面電極、第１の外部電極および第２の外部電極は互いに電気的に接続される。
【００８１】
なお、第１の外部電極および第２の外部電極の形成位置は特に限定されるものではなく、複数の半導体チップを積層した場合に、隣接する半導体チップの外部電極がそれぞれ対応する位置にあればよい。
【００８２】
図１４〜図１６は、図２〜図１１に示した工程の後、斜面に樹脂を供給して硬化させる工程の断面図である。図１４〜図１６に示す工程は、斜面の補強を目的とするものである。
【００８３】
図１４に示すように、図１１または図１２に示した工程の後、液状樹脂をその上面が第２の面の高さになるまでベベルカットされた部分に塗布することにより、第２の外部電極２２として開口する部分を除く第２の面全面および斜面１５に絶縁樹脂層４０を形成する。
【００８４】
なお、液状樹脂はポリイミドなどの応力を緩和できるものが好適である。
【００８５】
次に図１５に示すように、第２の面側からスクライブライン３７の部分にダイシングを行い、第２の面に垂直な側面を形成する。
【００８６】
次に図１６に示すように、接着剤３０と支持体３１を除去して、半導体チップ３９を個片に分割する。
【００８７】
なお、貫通孔または穴の形状は円形でも四角形でもよく、円形の場合は直径が１０〜２０［μｍ］、四角形の場合は一辺の長さが１０〜２０［μｍ］であり、本実施形態においては２０［μｍ］である。ここで、穴の形状が四角形の場合は、四角形の角部は直角ではなく、丸みを帯びた形状となる。また、ＲＩＥ法の技術的革新により、直径または一辺の長さが１０［μｍ］よりも小さい貫通孔または穴を加工することも可能である。
【００８８】
また、第１の絶縁層、第２の絶縁層、第３の絶縁層および第４の絶縁層の厚みは１〜３０［μｍ］であり、本実施形態では、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）および酸窒化膜（ＳｉＯＮ）の場合は１［μｍ］、ポリイミドの場合は７［μｍ］である。また、第２の絶縁層および第４の絶縁層はソルダーレジストを主材料としてもよく、この場合の厚みは、本実施形態では３０［μｍ］である。
【００８９】
また、第１の導電パターン２８および第２の導電パターン３４の厚みは好ましくは５〜１５［μｍ］であり、本実施形態では１０［μｍ］である。
【００９０】
本実施形態では、斜面上に液状樹脂を塗布した後、硬化した液状樹脂の部分をダイシングすることにより、切断時のチッピングなどの不具合を防止でき、第２の面に垂直で比較的厚みの大きい絶縁樹脂層で形成された半導体基板の角部を形成するとともに、半導体チップ単位の個片にすることができるので、半導体チップの側面を補強し、斜面上の第２の導電パターンを保護することができる。
【００９１】
以上、本実施形態では、各種絶縁層の形成工程に加えて、半導体基板の第１の面から貫通しない途中までの穴を形成する工程と、第２の面から斜面を形成するとともに穴を貫通させる工程と、穴および斜面を経由して導電パターンを形成する工程とを設けることにより、半導体基板の両面に形成された電極が互いに電気的に接続された構造が実現できる。
【００９２】
さらに、半導体基板に形成された穴内に第１の導電パターンを形成した後、穴に達し、第２の面となす内角が鈍角である斜面を形成することで、第１の導電パターンが第２の面に露出するため、穴を深く形成したり、半導体基板を薄く研磨する必要もないので、加工時間の短縮化および、加工コストの低減を実現できる。また、半導体チップの厚みの自由度が大きくなるとともに、半導体基板の厚みも比較的大きいので、半導体基板の搬送が容易となる。また、ベベルカットにより第２の面となす内角が鈍角である斜面の形成することで、第１の導電パターンが第２の面に露出するので、最初に穴を貫通させる加工方法と比較すると、製造工数および製造コストを大幅に削減できる。
【００９３】
なお、製造工程数を低減させるために、第１の外部電極の形成および前記第１の導電パターンの形成、または第２の外部電極の形成および前記第２の導電パターンの形成は同時に行ってもよい。
【００９４】
また、第１の導電パターンおよび第２の導電パターンの下層にバリア層およびシード層からなる積層金属膜を形成することで、バリア層による第１の導電パターンおよび第２の導電パターンの構成元素が第１の外部電極と半導体基板とに拡散することの抑制ならびに半導体チップの特性が劣化することを防止でき、シード層に対する電解めっきによって第１の導電パターンおよび第２の導電パターンを形成することができる。
【００９５】
以上、本実施形態の半導体チップの製造方法により、半導体基板の第１の面に表面電極が形成され、半導体基板に形成された貫通孔の内壁を経由して導電パターンが形成され、第１の面に形成された第１の外部電極および第２の面に形成された第２の外部電極と表面電極とが導電パターンにより電気的に接続され、また、第２の面となす内角が鈍角である斜面に貫通孔が形成された半導体チップを製造することができる。
【００９６】
本実施形態の半導体チップの製造方法により製造された半導体チップは、両面の電極が、半導体基板の側面を経由した導電パターンにより電気的に接続されているため、複数の半導体チップを積層して相互の半導体チップを電気的に接続することが可能になり、また、斜面の形成により配線長の短縮化ならびに斜面上に樹脂を供給することができるので導電パターンに対する外部からの衝撃の防止を達成することができ、半導体チップを積層した半導体装置の厚みの薄型化、小型化および高速化に対応することができる。
【００９７】
次に、本発明の第２の実施の形態について説明する。
【００９８】
図１７は本実施形態の半導体チップを示す断面図である。
【００９９】
ここで、第１の実施形態と同一の構成要素については同一の符号を付し、また、共通の内容については説明を省略する。
【０１００】
図１７に示すように、本実施形態の半導体チップが第１の実施形態の半導体チップと異なる点は、第１の外部電極の厚みおよび第２の外部電極の厚みである。
【０１０１】
すなわち、本実施形態の半導体チップは、第１の外部電極の表面および第２の外部電極の表面は、半導体基板の表面に形成された第２の絶縁層の表面から突出している。具体的には、メッキなどによって電極そのものの高さを確保することにより、第１の外部電極の表面および第２の外部電極の表面を第２の絶縁層の表面から突出させる。
【０１０２】
そのため、本実施形態の複数の半導体チップを積層した場合に、相互の半導体チップの電気的な接続を、接続部材を介することなく確保することができる。
【０１０３】
次に、本実施形態の半導体チップの製造方法について説明する。
【０１０４】
本実施形態の半導体チップの製造方法は、第１の実施の形態の半導体チップが完成した後、各外部電極の形成工程を付加したものである。つまり、第１の実施形態に示した図１０〜図１２または図１４〜図１５に示した工程の後、外部電極の高さを確保するための工程を追加している。
【０１０５】
すなわち、図１７に示すように、メッキなどによって電極そのものの高さを確保することにより、第１の外部電極２１の表面および第２の外部電極２２の表面を第２の絶縁層２３の表面から突出させる。これにより、複数の半導体チップを対向させて積層した場合に、接続部材を用いることなく、半導体チップ相互の電気的な接続を確保することができるので、薄型化、高速化を達成することが可能となる。
【０１０６】
次に、本発明の第３の実施の形態について説明する。
【０１０７】
図１８は本実施形態の半導体チップ断面図である。
【０１０８】
ここで、第１の実施形態および第２の実施形態と同一の構成要素については同一の符号を付し、共通の内容については説明を省略する。
【０１０９】
図１８に示すように、半導体基板表面に形成された表面電極に電気的に接続されない少なくとも１つの導電パターン１９を有しているので、その導電パターン１９は半導体チップＨの集積回路と接続することなく、半導体チップＨの第１の面１４に形成された第１の外部電極２１と第２の面１７に形成された第２の外部電極２２とを電気的に接続する。
【０１１０】
したがって、本実施形態の半導体チップは、両面に形成された外部電極が電気的に接続されるが、集積回路とは電気的に接続されない導電パターンを有する構造となっている。
【０１１１】
次に、本実施形態の半導体チップの製造方法について説明する。
【０１１２】
本実施形態の半導体チップの製造方法は、第１の実施形態の半導体チップの製造方法と比較すると、半導体基板に形成された表面電極のうち、少なくとも１つの任意の表面電極には導電パターンを形成しないことが特徴である。すなわち、第１の実施形態の半導体チップの製造方法では、半導体チップの両面の外部電極を電気的に接続する導電パターンを表面電極に電気的に接続していたが、本実施形態は、表面電極が存在しない部分に対して、半導体チップの両面の外部電極を電気的に接続する導電パターンを形成することにより、半導体チップの集積回路に電気的に接続しない導電パターンを形成する。したがって、その集積回路に電気的に接続することが不要な半導体チップを、電気的な接続を要する２つの半導体チップの間に挟んで積層することにより、挟まれた半導体チップの集積回路をパスする半導体装置の実現が可能となり、半導体チップ相互間の電気的な接続の自由度が向上する。
【０１１３】
以上、半導体チップの３つの実施形態は、いずれも半導体基板に対して両面に電極が形成された構造であるが、電極の構造および電気的に接続する電極が選択的である点において異なっている。
【０１１４】
すなわち、半導体基板表面に形成された表面電極と両面の外部電極とが、導電パターンによって電気的に接続されている形態、その外部電極の表面の高さがメッキなどによって確保されることにより絶縁層から突出した形態および半導体基板の表面電極に電気的に接続されない導電パターンにより外部電極どうしが電気的に接続された形態、少なくとも１つの外部電極に接続されない導電パターンが形成された形態があり、それらの半導体チップが複数個積層された場合に、対向した半導体チップの表面の外部電極どうしが電気的に接続でき、任意の半導体チップの集積回路への電気的接続の有無を選択することが可能となる。
【０１１５】
次に、本発明の半導体装置について説明する。
【０１１６】
以下に説明する半導体装置の各実施の形態は、前記した半導体チップの各実施形態から構成されており、第４の実施の形態〜第６の実施の形態として説明する。
【０１１７】
本発明の第４の実施の形態について説明する。
【０１１８】
図１９は、本実施形態の半導体装置を示す断面図である。
【０１１９】
図１９に示すように、前記した半導体チップの第１の実施形態として示した半導体チップＡ、半導体チップＢおよび半導体チップＣが積層されている。それぞれの半導体チップは両面に形成された外部電極が、接続部材を介して電気的に接続されている。
【０１２０】
すなわち、半導体チップＣの表面電極１８は接続部材２４を介して、半導体チップＢの第２の外部電極２２に電気的に接続され、半導体チップＢの表面電極１８は接続部材２４を介して半導体チップＡの第２の外部電極２２に電気的に接続されているので、半導体チップＡ、半導体チップＢおよび半導体チップＣは相互に電気的に接続される。
【０１２１】
このような構成により、本実施形態では半導体チップＡ、半導体チップＢおよび半導体チップＣの各半導体チップが、その両面に形成された電極を各半導体基板の貫通孔を経由した導電パターンにより電気的に接続され、各半導体チップを積層した場合に、半導体チップの相互の面を対向させた構成となるため、複数の半導体チップを平面的に配置した従来の半導体装置と異なり、積層する半導体チップの数が増加するにつれて半導体装置の実装面積が増大するといった問題は解消される。
【０１２２】
また、各半導体チップの両面に配置した電極をそれぞれ対応させて電気的に接続するため、従来のように積層した各半導体チップの電気的接続を金属ワイヤーで接続する形態と異なり、実装基板から離れた上層の半導体チップに対して、その半導体チップの下層の電極を露出させる必要がなく、同サイズの半導体チップの積層だけでなく、異種サイズの半導体チップを所望の順序で積層することも可能であるので、各半導体チップ間の配線長が長くなるといった問題もない。
【０１２３】
さらに、従来の各半導体チップの表面どうしを対向させて接続するＣＯＣ（ＣｈｉｐＯｎＣｈｉｐ）構造では、電極が形成された素子形成面は半導体チップの一方の面のみであったために、半導体チップの積層数が２枚に限定されていたが、本実施形態では半導体チップの両面に電極が形成可能な構造であるために、各半導体チップの両面の電極を電気的に接続することが可能となり、半導体チップの積層数を増大させることが可能となる。
【０１２４】
また、本実施形態では各半導体チップの電極を対応させて積層するため、配線基板を用いて積層した従来の半導体装置のように半導体装置全体の厚みの増大を招くこともなく、複数の半導体チップを積層した半導体装置の厚みを小さくすることができ、実装面積においては、積層する半導体チップのサイズと同等の実装面積となる。
【０１２５】
以上、本実施形態の半導体チップを積層した半導体装置により、複数の半導体チップを積層することが可能となって、積層する半導体チップのサイズおよび配列の制約を受けず、各半導体チップ間の配線長が長くなることなく、積層した厚みが小さくなるので、実装面積の増大を招かない小型化、高密度化、高速化に対応した半導体装置の実現が可能となる。
【０１２６】
なお、本実施形態では半導体チップの積層数が３個の場合について説明したが、２個または４個以上の半導体チップを積層することも可能である。
【０１２７】
次に、本発明の第５の実施の形態について説明する。
【０１２８】
図２０は、各半導体チップの電極どうしを、接続部材を用いることなく直接接合して半導体チップを積層した半導体装置を示した断面図である。
【０１２９】
なお、図１の半導体装置と対応する部分には図１と同一の符号を付してあり、図１９と共通する内容については説明を省略する。
【０１３０】
図２０に示すように、各半導体チップにおける電極、絶縁層および導電パターンの構成は同様であるが、半導体チップ相互の電気的な接続方法が第４の実施形態と異なる点である。
【０１３１】
すなわち、半導体チップＦの第１の外部電極２１は半導体チップＥの第２の外部電極２２に直接接合され、半導体チップＥの第１の外部電極２１は半導体チップＤの第２の外部電極２２に直接接合されるので、半導体チップＤ、半導体チップＥおよび半導体チップＦの３個の半導体チップは相互に電気的に接続される。
【０１３２】
ここで、各半導体チップの第１の外部電極２１および第２の外部電極２２は第２の絶縁層２３よりも突出していることが必要であるので、例えば、メッキなどによって電極そのものの高さを確保しておくことが望ましい。
【０１３３】
このように、本実施形態は接続部材を使用せずに半導体基板の外部電極どうしを直接接続することにより、第４の実施の形態の場合よりも、半導体チップを積層後の半導体装置の厚みを小さくすることができるとともに、配線長を短くすることもでき、半導体チップを積層した半導体装置の厚みが小さく、小型化かつ高速化に対応した半導体装置を実現できる。
【０１３４】
次に、第６の実施の形態について説明する。
【０１３５】
図２１は、本実施形態の半導体装置を示した断面図である。
【０１３６】
図１９と対応する部分には図１と同一の符号を付してあり、共通の内容については説明を省略する。
【０１３７】
図２１に示すように、半導体チップＨは、半導体チップＧおよび半導体Ｉとは構成が異なり、導電パターンに接続する第１の電極または第３の電極が形成されておらず、本実施形態の半導体チップの特徴的構成を示している。
【０１３８】
すなわち、半導体チップＧとＩは、第１の面に形成された表面電極１８、第１の外部電極２１および第２の面に形成された第２の外部電極２２が導電パターン１９により電気的に接続されており、半導体チップＨの第２の外部電極２２に電気的に接続した半導体チップＩの第１の外部電極２１と、半導体チップＨの第１の外部電極２１に電気的に接続された半導体チップＧの第２の外部電極２２とは電気的に接続されるが、半導体チップＨの集積回路には接続されないので、半導体チップＨの集積回路をパスすることができる。これにより、その集積回路に電気的に接続することが不要な半導体チップを、電気的な接続を要する２つの半導体チップの間に挟んで積層することにより、半導体チップ相互間の電気的な接続の自由度が向上する。
【０１３９】
以上、３つの半導体装置の実施形態について述べたが、いずれの実施形態も半導体チップを積層して半導体装置を構成するものであり、半導体基板に形成された表面電極と導電パターンを介して電気的に接続された外部電極を有する複数の半導体チップを積層した半導体装置であって、外部接続電極どうしが接続部材を介して電気的に接続された形態、前記半導体チップの外部電極どうしを直接電気的に接続する形態および半導体基板の表面電極に接続しない導電パターンにより両面の外部電極が電気的に接続された半導体チップを少なくとも１つ用いた形態である。
【０１４０】
なお、第４の実施の形態〜第６の実施の形態では、導電パターンの下地として積層金属膜を、導電パターンと第１の樹脂層との間および導電パターンと表面電極との間に形成してもよい。積層金属膜はバリア層とシード層とからなり、バリア層により導電パターンの構成元素の拡散の防止および半導体チップの特性劣化防止を達成することができ、またシード層を設けることで電解メッキ法による導電パターンのメッキが可能となる。また、積層金属膜を構成するバリア層およびシード層それぞれの厚みは、バリア層が０．０５〜０．３５［μｍ］、シード層が０．２〜０．８［μｍ］であり、本実施形態ではバリア層の厚みが０．２［μｍ］、シード層の厚みが０．５［μｍ］である。
【０１４１】
このように、その両面に外部電極が形成された半導体チップを積層した半導体装置により、半導体チップの実装面積が増大することなく、配線基板および金属ワイヤが不要になる小型化、高密度化および高速化が可能となる。
【０１４２】
以上、本発明の半導体チップにより、半導体チップの両面に形成された電極は導電パターンを介して電気的に接続されるので、金属ワイヤを用いずに複数の半導体チップを積層することが可能となり、また、第２の面となす内角が鈍角となる斜面の形成により、配線長の短縮化および樹脂供給による半導体チップ側面の保護を実現できる。
【０１４３】
また、本発明の半導体チップを積層した半導体装置は、複数の半導体チップが対向した面において電気的に接続されるため、配線長の短縮化、半導体装置の厚みおよび実装面積の増大防止が可能である。
【０１４４】
また、半導体チップの製造方法においては、半導体基板の第２の面となす内角が鈍角である斜面の形成によって、半導体基板に形成した穴を貫通させるので、斜面形成時前に穴の加工時間を短縮できる。また、半導体チップ単位の分割において、斜面上に供給した樹脂部を切断することにより、切断時のチッピングなどの不具合を防止できる。
【０１４５】
以下、本発明の配線基板およびその製造方法の第７の実施の形態について説明する。
【０１４６】
まず、本実施形態の配線基板について説明する。図２２は、本実施形態の配線基板の断面図である。
【０１４７】
図２２に示すように、厚みが５０〜２００［μｍ］のシリコンを基材とするシリコン基板１０６の表面１０７から斜面１０８まで貫通孔１０９が形成され、裏面１１０となす内角が鈍角となるように形成された斜面１０８が配線基板１１１の外形の一部をなしている。本実施形態では、貫通孔１０９は配線基板１１１の個片単位の境界部の近傍、例えば境界部から５０〜１５０［μｍ］の位置に形成されている。貫通孔１０９の形状は円形でも四角形でもよく、円形の場合は直径が１０〜２０［μｍ］であり、四角形の場合はその一辺の長さが１０〜２０［μｍ］で、四角形の角部は直角ではなく丸みを帯びた形状となる。また、本実施形態では斜面１０８と裏面１１０とのなす内角は１３５度であり、斜面１０８は裏面から１０〜５０［μｍ］の位置まで形成されている。本実施形態では、基板厚が１００［μｍ］、斜面１０８は裏面１１０から２０［μｍ］の位置まで形成されている。そして、シリコン基板１０６の表面１０７および裏面１１０には、それぞれ第１の導電パターン１１２および第２の導電パターン１１３が形成されている。また、貫通孔の内壁および斜面には第３の導電パターン１１４が形成され、第３の導電パターン１１４により第１の導電パターン１１２と第２の導電パターン１１３とが電気的に接続されている。このように、シリコン基板の裏面となす内角が鈍角となる斜面を形成することで、シリコン基板の両面の電極を電気的に接続する導電パターンの距離が短くなり、高速化に対応した配線パターンを確保できる。なお、第３の導電パターン１１４は貫通孔の内壁に沿って形成されても、貫通孔に充填されてもよい。これらの各導電パターンの材料としては、銅（Ｃｕ）、金（Ａｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）およびアルミニウム（Ａｌ）などが用いられる。各導電パターンのそれぞれの厚みは、いずれも好ましくは５〜１５［μｍ］であり、本実施形態では１０［μｍ］であり、各外部電極の材料、厚みは各導電パターンと同一である。
【０１４８】
この導電パターンの下地として、積層金属膜が各導電パターンと第１の絶縁層１１５との間に形成されてもよく、積層金属膜はバリア層の上面にシード層が積層された２層構造であり、バリア層により各導電パターンの構成元素の拡散の防止および配線基板の特性劣化を防止することができ、シード層を設けることで電解メッキ法による導電パターンのメッキが可能となる。バリア層はチタン（Ｔｉ）、チタンタングステン（Ｔｉ／Ｗ）、クロム（Ｃｒ）およびニッケル（Ｎｉ）などが材料として用いられ、厚みは０．０５〜０．３５［μｍ］であり、本実施形態では０．２［μｍ］である。また、シード層は銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）およびニッケル（Ｎｉ）などが材料として用いられ、厚みは０．２〜０．８［μｍ］であり、本実施形態では０．５［μｍ］である。
【０１４９】
また、シリコン基板１０６と第１の導電パターン１１２、第２の導電パターン１１３および第３の導電パターン１１４との間には第１の絶縁層１１５が形成され、シリコン基板１０６と各導電パターンとが電気的に絶縁されている。さらに、第１の導電パターン１１２の電極部１１６以外の表面および第２の導電パターン１１３の電極部１１７以外の裏面は第２の絶縁層１１８で被覆されているが、各電極部は各導電パターンの一部であり、各導電パターンに対応する各電極部は同時に形成されるものである。なお、各絶縁層は厚みが１〜３０［μｍ］の二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化膜（ＳｉＯＮ）、ポリイミド膜などが用いられ、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化膜（ＳｉＯＮ）の場合は１［μｍ］、ポリイミド膜の場合は７［μｍ］である。また、第２の絶縁層１１８はソルダーレジストを主材料としてもよく、この場合の厚みは、本実施形態では３０［μｍ］である。
【０１５０】
本実施の形態では、各導電パターンは１層形成されているが、２層以上の導電パターンが絶縁層と交互に形成されてもよく、各導電パターンの層数は限定されるものではない。
【０１５１】
以上、シリコンを基材とするシリコン基板に貫通孔が形成され、シリコン基板の両面に形成された電極がシリコン基板の両面および貫通孔に形成された導電パターンを介して電気的に接続された配線基板により、配線基板に実装される半導体チップと同程度の高精度なパターン形成ならびに平坦性を達成することができるので接合信頼性の向上を実現することが可能である。
【０１５２】
次に、本実施形態の配線基板の製造方法について説明する。
【０１５３】
なお、図２２と同一の構成要素には同一の符号を付している。
【０１５４】
図２３〜図３８は、本実施形態の配線基板の製造方法の各工程の断面図または平面図である。
【０１５５】
まず、図２３に示すように、６００〜１０００［μｍ］の厚みのウェハー状態のシリコン基板１０６を用意する。なお、図に示した破線はシリコン基板を分割後の配線基板単位に分割するためのダイシング時の切削刃の幅方向の両端部が通過する位置を示しており、２本の破線の中央部が配線基板の個片単位どうしの境界部である。
【０１５６】
図２４は、シリコン基板の表面から穴を加工した状態を示す平面図であり、図２５（ａ）は図２４のＶ−Ｖ’箇所の断面図である。
【０１５７】
図２４および図２５（ａ）に示すように、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法によって、シリコン基板１０６の表面１０７から厚み方向に貫通させることなく、深さが２０〜１００［μｍ］の穴１１９を形成するが、穴１１９の形成位置は、分割後の配線基板の個片単位の周囲に形成され、本実施形態では分割後の配線基板の個片単位の境界線から５０［μｍ］の位置に形成される。
【０１５８】
本実施形態では、シリコン基板１０６の厚みは１００［μｍ］、穴１１９の深さは７０［μｍ］であり、後工程において斜面１０８を形成することによって穴１１９が貫通した貫通孔１０９の長さは５０［μｍ］程度である。なお、穴１１９の形成方法はＲＩＥ法に限定されるものではなく、光エッチング、ウエットエッチング、超音波加工、放電加工などを用いることも可能であり、前記の種々の加工方法を組み合わせてもよい。
【０１５９】
以上、シリコン基板に形成する穴の加工方法であるＲＩＥ法は、反応性ガスプラズマを利用したドライエッチング法であり、半導体ウェハーの微細加工に用いられる方法であり、その際、穴以外の部分がエッチングされないように、穴以外の部分を被覆したマスクを絶縁層上に形成し、エッチング後マスクを除去する。
【０１６０】
次に図２５（ｂ）に示すように、穴１１９の内壁およびシリコン基板の表面１０７上に第１の絶縁層１２０を形成する。ここで、第１の絶縁層１２０は、ＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布などの方法により、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化膜（ＳｉＯＮ）、ポリイミドなどを材料とした膜が形成されたものである。
【０１６１】
次に図２６（ｃ）に示すように、第１の絶縁層１２０上に第１の積層金属膜１２１を形成するが、第１の積層金属膜１２１はバリア層上にシード層が積層された２層構造となっている。ここで、バリア層およびシード層は、スパッタ法またはＣＶＤ法または電子ビーム蒸着法などにより形成される。バリア層はチタン（Ｔｉ）、チタンタングステン（Ｔｉ／Ｗ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）のいずれかの材料が用いられ、シード層は銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などが用いられる。
【０１６２】
次に図２６（ｄ）に示すように、第１の積層金属膜１２１を電極として、電解めっき法により、第１の導電パターン１１２を穴１１９の内壁および第１の積層金属膜１２１上に形成する。その際、所望の配線および電極の形状にするため、第１の積層金属膜１２１上にめっきレジスト１２２を形成しておき、電解めっき後、めっきレジスト１２２を除去する。なお、第１の導電パターン１１２は穴１１９に充填して形成してもよい。また、第１の導電パターン１１２の材料としては銅（Ｃｕ）、金（Ａｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）などが用いられる。
【０１６３】
次に図２７（ｅ）に示すように、第１の導電パターン１１２をマスクとして、第１の導電パターン１１２が形成された領域以外の部分の第１の積層金属膜１２１をエッチングにより除去する。
【０１６４】
次に図２７（ｆ）に示すように、第１の導電パターン１１２の一部を第１の外部電極１２３として開口して第２の絶縁層１２４を形成するが、その際、第２の絶縁層１２４を第１の外部電極１２３を除く第１の導電パターン１１２および第１の絶縁層１２０上に形成した後、第１の外部電極１２３の部分が開口したマスクを形成し、第１の外部電極１２３の開口部分の第２の絶縁層１２４をエッチングした後、マスクを除去する。なお、第２の絶縁層１２４はＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布法などにより、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化膜（ＳｉＯＮ）、ポリイミドなどの膜が形成されたものである。
【０１６５】
次に図２８に示すように、シリコン基板１０６の表面１０７を接着剤１２５により支持体１２６に接着し、機械研削またはＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法によって、シリコン基板１０６を裏面１１０から研削し、５０〜２００［μｍ］の厚みまで加工する。なお本実施形態では、研削後のシリコン基板の厚みは１００［μｍ］である。
【０１６６】
次に図２９に示すように、シリコン基板１０６の裏面１１０において、分割後の配線基板の個片単位の境界部をはさむ２本の点線の中央部をベベルカットにより切断し、シリコン基板１０６の裏面１１０と鈍角をなす斜面１０８を形成するとともに、第１の導電パターン１１４を斜面１０８に露出させる。したがって、図２５（ａ）に示したように、シリコン基板１０６に形成する穴１１９はシリコン基板１０６を貫通させる必要がなく、穴１１９を加工するのに要する時間を短縮することができる。なお、図２５（ａ）に示した穴１１９の加工深さは、ベベルカットにおける切削深さおよび切削刃の先端形状によって決定される。
【０１６７】
ここで、ベベルカットとは、刃の厚みが比較的大きく、先端部が斜面により形成された切削刃を用いることにより、シリコン基板にも裏面となす内角が鈍角となる斜面を形成するような切削方法のことである。なお、ベベルカットに用いる切削刃の厚みは、隣接する貫通孔の距離よりも１００［μｍ］程度以上大きいことが望ましい。本実施形態では、隣接する貫通孔の距離が１００［μｍ］であり、ベベルカットに用いた切削刃の厚みは２００［μｍ］である。なお、本実施形態ではベベルカットによる加工方法を示したが、エッチングによって加工してもよい。
【０１６８】
次に図３０に示すように、第１の導電パターン１１４の斜面１０８に露出した部分を除く斜面１０８および裏面１１０の全面に、第３の絶縁層１２７を形成するが、その際、第３の絶縁層１２７を斜面１０８および裏面１１０の全面に形成した後、第１の導電パターン１１４が露出した部分が開口したマスクを第３の絶縁層１２７上に形成し、第１の導電パターン１１４の開口部分の第３の絶縁層１２７をエッチングした後、マスクを除去する。なお、第３の絶縁層１２７は、ＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布などにより、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化膜（ＳｉＯＮ）、ポリイミドなどの膜を形成したものである。
【０１６９】
また、第３の絶縁層１２７は、第１の絶縁層１２０よりもエッチング速度が大きい材料で形成することが望ましい。つまり、第３の絶縁層１２７をエッチングして開口する際に、マスクのズレが生じても第１の絶縁層１２０をほとんどエッチングすることなく、第３の絶縁層１２７を選択的にエッチングして開口することができ、第１の絶縁層１２０を部分的に除去してしまうことはないからである。
【０１７０】
次に図３１に示すように、斜面１０８および裏面１１０の全面に第２の積層金属膜１２８を形成する。第２の積層金属膜１２８はバリア層上にシード層が積層された２層構成である。バリア層とシード層は、スパッタ法、ＣＶＤ法または電子ビーム蒸着法などにより形成される。バリア層にはチタン（Ｔｉ）、チタンタングステン（Ｔｉ／Ｗ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）などが用いられ、シード層には銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などが用いられる。
【０１７１】
次に図３２に示すように、第２の積層金属膜１２８を電極とする電解めっき法により、所望の配線および電極の形状の第２の導電パターン１２９を斜面１０８および裏面１１０に対して形成することで、第２の導電パターン１２９は第２の積層金属膜１２８を介して斜面１０８から露出する第１の導電パターン１１４と電気的に接続される。その際、所望の配線および電極の形状を形成するために、第２の導電パターン１２９を形成する必要のない部分の第２の積層金属膜１２８上には、めっきレジスト１３０を形成しておき、電解めっき後、めっきレジスト１３０を除去する。また、第２の導電パターン１２９の材料としては、銅（Ｃｕ）、金（Ａｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）などが用いられる。
【０１７２】
次に図３３に示すように、第２の導電パターン１２９をマスクとして、エッチングにより、第２の導電パターン１２９を形成した領域以外の第２の積層金属膜１２８を除去する。
【０１７３】
次に図３４に示すように、第２の外部電極１３１の開口部分を除く裏面１１０の全体および斜面１０８に、第４の絶縁層１３２を形成する。その際、第４の絶縁層１３２を斜面１０８および裏面１１０の全面に形成した後、第２の外部電極１３１の部分を開口したマスクを形成し、第２の外部電極１３１の開口部分の第４の絶縁層１３２をエッチングした後、マスクを除去する。なお、第４の絶縁層１３２は、ＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布法などを用いて、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化膜（ＳｉＯＮ）、ポリイミドなどの膜を形成したものである。
【０１７４】
次に図３５に示すように、配線基板の分割単位の境界線であるスクライブライン１３３を中心として、図３４に破線で示した切削刃の幅方向の両端部の内側においてダイシングを行い、裏面１１０となす内角が直角となる側面１３４を形成する。
【０１７５】
このような一連の配線基板の製造工程を経ることにより、配線基板の表面には第１の外部電極が第２の絶縁層から露出した状態で形成され、また、裏面には第２の外部電極が第４の絶縁層から露出した状態で形成されており、第１の外部電極および第２の外部電極は互いに電気的に接続される。
【０１７６】
なお、第１の外部電極および第２の外部電極の形成位置は特に限定されるものではなく、搭載される半導体チップの電極およびマザーボードとの接合部の電極に対応する位置に外部電極がそれぞれ形成されればよい。
【０１７７】
図３６〜図３８は、図２３〜図３３に示した工程の後、斜面に樹脂を供給して硬化させる工程の断面図である。図３６〜図３８に示す工程は、斜面の補強を目的とするものである。
【０１７８】
図３６に示すように、図３３または図３４に示した工程の後、液状樹脂をその上面が裏面の高さになるまでベベルカットされた部分に塗布することにより、第２の外部電極１３１として開口する部分を除く裏面１１０の全面および斜面１０８に絶縁樹脂層１３５を形成する。
【０１７９】
なお、液状樹脂はポリイミドなどの応力を緩和できるものが好適である。
【０１８０】
次に図３７に示すように、裏面側からスクライブライン１３３を中心としてダイシングを行い、裏面に垂直な側面を形成する。
【０１８１】
次に図３８に示すように、接着剤１２５と支持体１２６を除去して、配線基板１０６を個片に分割する。
【０１８２】
なお、貫通孔または穴の形状は円形でも四角形でもよく、円形の場合は直径が１０〜２０［μｍ］、四角形の場合は一辺の長さが１０〜２０［μｍ］であり、本実施形態においては２０［μｍ］である。ここで、穴の形状が四角形の場合は、四角形の角部は直角ではなく、丸みを帯びた形状となる。また、ＲＩＥ法の技術的革新により、直径または一辺の長さが１０［μｍ］よりも小さい貫通孔または穴を加工することも可能である。
【０１８３】
また、第１の絶縁層、第２の絶縁層、第３の絶縁層および第４の絶縁層の厚みは１〜３０［μｍ］であり、本実施形態では、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）および酸窒化膜（ＳｉＯＮ）の場合は１［μｍ］、ポリイミドの場合は７［μｍ］である。また、第２の絶縁層および第４の絶縁層はソルダーレジストを主材料としてもよく、この場合の厚みは、本実施形態では３０［μｍ］である。
【０１８４】
また、第１の導電パターン１２および第２の導電パターン１３の厚みは好ましくは５〜１５［μｍ］であり、本実施形態では１０［μｍ］である。
【０１８５】
本実施形態では、斜面上に液状樹脂を塗布した後、硬化した液状樹脂の部分をダイシングすることにより、切断時のチッピングなどの不具合を防止でき、裏面に垂直で比較的厚みの大きい絶縁樹脂層で形成されたシリコン基板の角部を形成するとともに、配線基板を個片に分割することができるので、配線基板の側面を補強し、斜面上の第２の導電パターンを保護することができる。
【０１８６】
以上、本実施形態では、各種絶縁層の形成工程に加えて、シリコン基板の第１の面から貫通しない途中までの穴を形成する工程と、裏面から斜面を形成するとともに穴を貫通させる工程と、穴および斜面を経由して導電パターンを形成する工程とを設けることにより、シリコン基板の両面に形成された電極が互いに電気的に接続された構造が実現できる。
【０１８７】
さらに、シリコン基板に形成された穴内に第１の導電パターンを形成した後、穴に達し、裏面となす内角が鈍角である斜面を形成することで、第１の導電パターンが裏面に露出するため、穴を深く形成したり、シリコン基板を薄く研磨する必要もないので、加工時間の短縮化および、加工コストの低減を実現できる。また、配線基板の厚みの自由度が大きくなるので、シリコン基板の搬送が容易となる。また、ベベルカットにより裏面となす内角が鈍角である斜面の形成することで、第１の導電パターンが裏面に露出するので、最初に穴を貫通させる加工方法と比較すると、製造工数および製造コストを大幅に削減できる。
【０１８８】
また、第１の導電パターンおよび第２の導電パターンの下層にバリア層およびシード層からなる積層金属膜を形成することで、バリア層による第１の導電パターンおよび第２の導電パターンの構成元素が第１の電極とシリコン基板とに拡散することの抑制ならびに半導体チップの特性が劣化することを防止でき、シード層に対する電解めっきによって第１の導電パターンおよび第２の導電パターンを形成することができる。
【０１８９】
以上、本実施形態の配線基板の製造方法により、シリコン基板に形成された貫通孔の内壁を経由して導電パターンが形成され、第１の面に形成された第１の外部電極および裏面に形成された第２の外部電極とが導電パターンにより電気的に接続され、また、裏面となす内角が鈍角である斜面に貫通孔が形成された配線基板を製造することができる。
【０１９０】
本実施形態の配線基板の製造方法により製造された配線基板は、両面の電極が、シリコン基板の側面を経由した導電パターンにより電気的に接続されているため、シリコン基板の両面に半導体チップおよび配線基板を接合することが可能となる。
【０１９１】
また、配線基板に斜面を形成することにより配線長の短縮化を確保でき、斜面上に樹脂を供給することで導電パターンに対する外部からの衝撃の防止を達成することができる。
【０１９２】
次に、本発明の第８の実施の形態について説明する。
【０１９３】
なお、第７の実施の形態と共通の内容については省略し、同一の構成要素には同一の符号を付している。
【０１９４】
図３９は、本実施形態の配線基板の断面図である。
【０１９５】
図３９に示すように、本実施形態の配線基板はシリコンを基材とするシリコン基板１０６に穴１０９、第１の絶縁層１１５、第２の絶縁層１１８、第１の導電パターン１１２、第２の導電パターン１１３および第３の導電パターン１１４がそれぞれ形成され、第１の導電パターン１１２と第２の導電パターン１１３とは第３の導電パターン１１４によって電気的に接続されている。本実施形態の配線基板は第７の実施形態とは異なり、シリコン基板１０６と第２の導電パターン１１３との間に低応力の樹脂層１３６を有している。低応力の樹脂層の材料は、エポキシ系樹脂、フェノール系樹脂、ポリイミド樹脂、シリコン系樹脂、アクリル系樹脂およびビスマルイミド系樹脂が適しており、本実施形態ではエポキシ系樹脂が用いられている。本実施形態では、低応力の樹脂層はシリコン基板と第２の導電パターンとの間に設けたが、シリコン基板と第１の導電パターンとの間に設けてもよい。また、低応力の樹脂層の厚みは５〜１００［μｍ］が好適で、本実施形態では２０［μｍ］であるが、配線基板の厚みを薄くするために可能な限り薄いほうがよく、樹脂材料の種類によって異なる弾性率および収縮率などの特性、基板のサイズ、実装時の温度、マザーボードの材料および半田の材料などの部材の特性に応じて、低応力の樹脂層の厚みは調整される。
【０１９６】
このように、マザーボードとの間で発生する温度変化によって発生する応力を低応力の樹脂層により緩和することができ、マザーボードへの実装信頼性を高めることができる。
【０１９７】
次に、本実施形態の配線基板の製造方法について説明する。
【０１９８】
本実施形態では、第７の実施の形態において図２８で示したシリコン基板の裏面１１０の機械研削またはＣＭＰ法による研削工程の後、低応力の樹脂層をシリコン基板の裏面に形成する工程を設けている。すなわち、硬化前の液状の低応力性樹脂をシリコン基板の裏面に塗布し、露光現像により必要箇所のみ低応力の樹脂層を形成し加熱硬化させる。なお、硬化後に表面を平坦にするためにＣＭＰ法により低応力樹脂の表面を加工する場合もある。
【０１９９】
次に、本発明の半導体装置について説明する。
【０２００】
以下に説明する半導体装置の各実施形態は、前記した配線基板の各実施形態から構成されており、第９の実施の形態および第１０の実施の形態として説明する。
【０２０１】
本発明の第９の実施の形態について説明する。
【０２０２】
本実施形態の半導体装置は第７の実施形態の配線基板を用いたものであり、第７の実施形態と共通する内容については省略し、また、同一の構成要素には同一の符号を付している。
【０２０３】
図４０は、本実施形態の半導体装置の断面図である。
【０２０４】
本実施形態の半導体装置は、第７の実施形態に示した配線基板に対して半導体チップ１３７の単体または複数個を搭載し、配線基板１１１をバンプ１３８を用いてマザーボード１３９に実装したものである。配線基板１１１は、シリコン基板１０６を基材として、そのシリコン基板１０６は裏面１１０となす内角が鈍角である斜面１０８が形成され、シリコン基板１０６の表面１０７から斜面１０８へ達する複数の貫通孔１０９とを有しており、シリコン基板１０６の表面１０７および貫通孔１０９内に形成された第１の導電パターン１１２と、裏面１１０および斜面１０８に形成された第２の導電パターン１１３が形成されている。第１の導電パターン１１２と第２の導電パターン１１３は、貫通孔１０９と斜面１０８の接続部分で直接電気的に接続されている。なお、第１の導電パターン１１２とシリコン基板１０６の間と、第２の導電パターン１１３とシリコン基板１０６の間には第１の絶縁層１１５が形成され電気的に絶縁されている。さらに、第１の導電パターン１１２の電極部１１６以外の表面および第２の導電パターン１１３の電極部１１７以外の表面および斜面１０８は、第２の絶縁層１１８で被覆されている。
【０２０５】
以上、半導体チップは金属バンプを介してシリコン配線基板の第１の導電パターンと電気的に接続され、第２の導電パターンはバンプを介して、マザーボードと電気的に接続されている。
【０２０６】
本実施形態のシリコンを基材とした配線基板を用いることにより、半導体チップと配線基板との熱膨張特性が同程度になり、接合部の信頼性を確保できるとともに、配線基板の平坦度および寸法精度が従来の樹脂配線基板に比較して向上するので、半導体チップの配線密度に対応した高密度実装が可能となる。また、配線基板とマザーボードとの接合部に金属バンプを介することにより、接合部の応力を低減して接合信頼性を向上させることが可能となる。
【０２０７】
次に、本発明の第１０の実施の形態について説明する。
【０２０８】
本実施形態の半導体装置は第８の実施の形態の配線基板を用いたものであり、第８の実施の形態と共通する内容については省略し、また、同一の構成要素には同一の符号を付している。
【０２０９】
図４１は、本実施の形態の半導体装置の断面図である。
【０２１０】
図４１に示すように、本実施形態の半導体装置の配線基板は、シリコン基板１０６と第２の導電パターン１１３との間に低応力の樹脂層１３６が形成されている。なお、低応力の樹脂層１３６はシリコン基板１０６と第１の導電パターン１１２との間に形成されてもよい。
【０２１１】
本実施形態によれば、温度変化によって配線基板とマザーボードとの間に生ずる応力を低応力の樹脂層により緩和され、マザーボードに対する配線基板のへの実装信頼性を向上させることができる。また、シリコンを基材とした配線基板に半導体チップが搭載された半導体装置により、半導体チップと配線基板との熱膨張特性が同程度になり、接合部の信頼性を確保できるとともに、金属バンプを用いた配線基板とマザーボードとの接合部の応力が低減されるので接合信頼性が向上し、シリコン基板を用いた配線基板の平坦度および寸法精度により接合安定性が向上し、小型化、高密度化かつ高速化を実現できる。
【０２１２】
なお、第９、第１０の実施形態では配線基板に半導体チップを搭載したが、半導体チップ以外の電子部品を搭載してもよい。
【０２１３】
以上、本発明の半導体装置の各実施形態により、配線基板に半導体チップの材料と同一のシリコンを用いることにより、半導体チップ実装時における加熱時に半導体チップと配線基板との接合部で発生する熱応力が低減されるので、接合信頼性が向上し、配線基板に形成される配線パターンは、半導体チップに形成される配線パターンと同程度の平坦度、寸法精度であるので、配線基板に対する半導体チップの高密度な実装が実現できる。また、マザーボードに対して金属バンプを介して配線基板を実装することで、金属バンプによる応力低減を図ることができ、接合信頼性が向上する。
【０２１４】
また、配線基板の裏面となす内角が鈍角である斜面が配線基板の外形の一部として形成されることで配線を短くすることができ、斜面に樹脂を形成することで導電パターンが保護される半導体チップが搭載された半導体装置の実現が可能となる。
【０２１５】
また、シリコン基板表面または裏面に低応力の樹脂層が形成されることで、配線基板とマザーボードとの間で発生する応力を緩和することができ、接合信頼性が向上する。
【０２１６】
以上のように、本発明の配線基板およびその製造方法により、シリコン基板の両面の電極が、貫通孔内に形成された導電パターンを介して電気的に接続される。したがって、この配線基板を用いた半導体装置は、金属バンプを介した各接合部の応力を低減して信頼性を高め、シリコンを用いた配線基板の平坦度および寸法精度により、接合の安定性および配線密度が向上し、小型化、高密度化かつ高速化が実現できる。
【０２１７】
また、配線基板の裏面となす内角が鈍角である斜面が配線基板の外形の一部として形成されることで配線を短くすることができ、斜面に樹脂を形成することで導電パターンが保護される半導体チップが搭載された半導体装置の実現が可能となり、さらに、上記したようにシリコン基板の裏面に低応力の樹脂層が形成されることで、配線基板とマザーボードとの間で発生する応力を緩和することができ、接合信頼性が向上する。
【０２１８】
本発明の第１１の実施の形態について図４２により説明する。図４２は、本発明の第１１の実施の形態に係るマルチチップ半導体装置の断面図である。このマルチチップ半導体装置は、３つの半導体チップ１１、１２、１３が積層された構成となっている。各半導体チップ１１、１２、１３は、集積形成された素子（図示せず）およびその上に形成された多層導電パターン（図示せず）を表面に有する半導体基板２０２からなり、その半導体基板２０２は表面と鋭角をなして形成された側面である斜面２０３と、表面の周辺に形成された複数の凹部２０４とを有しており、表面に形成された第１の電極２０５と、裏面に形成された第２の電極２０６と、凹部２０４内及び斜面２０３上を通り表面及び裏面に延ばされて形成された、第１の電極２０５と第２の電極２０６とを接続するための導電パターン２０７とから構成されている。第１の電極２０５と半導体基板２０２の間と、第２の電極２０６と半導体基板２０２の間と、導電パターン２０７と半導体基板２０２の間には絶縁層２０８が形成されている。また、各半導体チップ１１、１２、１３の半導体基板２０２上の多層配線（図示せず）にはそれぞれ、表面電極２０９が設けられており、表面電極２０９は導電パターン２０７と電気的に接続されている。また、各半導体チップ１１、１２、１３は、第１の電極２０５と第２の電極２０６の開口部以外の全面を絶縁層２１０で被覆されている。半導体チップ１１の第１の電極２０５は例えば金属バンプなどの接続部材２１１を介して、半導体チップ１２の第２の電極２０６に電気的に接続されている。これにより半導体チップ１１は半導体チップ１２と電気的に接続されたことになる。同様に半導体チップ１２の第１の電極２０５は接続部材２１１を介して、半導体チップ１３の第２の電極２０６に電気的に接続され、半導体チップ１２は半導体チップ１３と電気的に接続されている。このようにして、半導体チップ１１、１２、１３間は電気的に接続されることになる。
【０２１９】
本実施の形態によれば、半導体チップ１１、１２、１３を積層するため、複数の半導体チップを平面的に配置する従来のマルチチップ半導体装置と異なり、半導体チップの数が増えるほど装置の面積が増大するといった問題はない。
【０２２０】
また、半導体チップ１１〜１３の表面及び裏面に配置した電極２０５、２０６を介して接続するため、半導体チップ１１〜１３を積層し金属ワイヤーで接続する従来のマルチチップ半導体装置と異なり、上層になるほどの半導体チップの面積を小さく、下層の表面電極が露出するようにしなければならないといった制約はなく、同サイズの半導体チップの積み重ねはもちろんのこと異種サイズの半導体チップを所望の順番に積層することも可能であり、また、各半導体チップ間の配線長が長くなるといった問題はない。
【０２２１】
さらに、半導体チップの表面及び裏面に配置した電極を介して接続するため、互いの表面同士を向かい合わせ接続するＣＯＣ構造の従来のマルチチップ半導体装置と異なり、半導体チップの積層数が２枚に限定されるということはない。そして、半導体チップのみを積層するため、配線基板を用いて積層する従来のマルチチップ半導体装置と異なり、積み重ねた高さを低くすることができ、積層する半導体チップのサイズそのものを装置の実装面積とすることができる。
【０２２２】
したがって、本実施の形態によれば、実装面積が小さく、積層する半導体チップサイズおよび順番に制約がなく、各半導体チップ間の配線長が短く、積層高さが低く、半導体チップの積層数が２枚以上可能である、小型、高密度かつ高速に対応したマルチチップ半導体装置を実現できる。
【０２２３】
なお、本実施の形態では半導体チップの積層枚数が３枚の場合について説明したが、本実施の形態の構造であれば、半導体チップ積層枚数が４枚以上の場合でも同様に接続できる。
【０２２４】
図４３は、本発明の第１２の実施の形態に係るマルチチップ半導体装置の断面図である。なお、図４２のマルチチップ半導体装置と対応する部分には図４２と同一の符号を付してあり、詳細な説明は省略する。
【０２２５】
本実施の形態は、各電極２０５、２０６の接続に接続部材２１１を使用しない例である。半導体チップ１１の第１の電極２０５は半導体チップ１２の第２の電極２０６に直接接合されている。これにより半導体チップ１１は半導体チップ１２と電気的に接続されたことになる。半導体チップ１２の第１の電極２０５は半導体チップ２１３の第２の電極２０６に直接接合され、電気的に接続されている。このようにして、半導体チップ１１、１２、１３間は電気的に接続されることになる。
【０２２６】
本実施の形態によれば、接続部材を使用せずに電極同士を直接接続することにより、さらに積み重ねた高さを低くすることができるとともに、配線長を短くすることができる。したがって、第１の実施形態と同様の効果が得られるとともに、さらに各半導体チップ間の配線長が短く、積層高さが低い、より小型かつより高速に対応したマルチチップ半導体装置を実現できる。
【０２２７】
図４４から図４６は、本発明の第１３の実施の形態に係るマルチチップ半導体装置の半導体チップの製造方法を示す工程断面図である。
まず、図４４（ａ）に示すようにウェハ状態の半導体基板２１２を用意する。この半導体基板２１２は表面に素子（図示せず）および多層導電パターン（図示せず）を形成した後のもので多層導電パターンには表面電極２１３が設けられており、その表面の所望の領域にはＳｉＮによる絶縁層２１４とポリイミドによる樹脂層２１５が形成されている。なお、絶縁層２１４と樹脂層２１５は他の材料で形成されている場合や形成されていない場合もある。
【０２２８】
次に図４４（ｂ）に示すように、ＲＩＥ法にて半導体基板１２の表面にスクライブライン２１６をまたぐように凹部２１７を形成する。その際、ほかの部分がエッチングされないようにマスクを形成し、エッチング後マスクを除去する。この凹部２１７の深さは２０〜１００μｍである。この時の部分平面図を図４７に示す。図４４（ｂ）および図４７（ｂ）は図４７（ａ）のＶ−Ｖ′線における断面図である。なお、凹部２１７の形成方法はＲＩＥ法に限定されるものではなく、光エッチング、ウエットエッチング、超音波加工、放電加工などを用いることもできる。さらに、上記加工方法を組み合わせてもよい。
【０２２９】
次に図４４（ｃ）に示すように、表面電極２１３の開口部を除く、凹部２１７の内壁を含む表面全面に第１の絶縁層２１８を形成する。その際、第１の絶縁層２１８を表面全面に形成した後、マスクを形成し、表面電極２１３の開口部分の第１の絶縁層２１８をエッチングした後、マスクを除去する。なお、第１の絶縁層２１８はＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ポリイミド膜などの層を、ＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布などにより形成する。
【０２３０】
次に図４４（ｄ）に示すように、表面全面にバリア層２１９と、シード層２２０を順次積層した積層金属膜を形成する。バリア層２１９とシード層２２０の形成方法は、スパッタ法またはＣＶＤ法または電子ビーム蒸着法等を用いる。バリア層はＴｉ、Ｔｉ／Ｗ、ＣｒまたはＮｉ、シード層はＣｕ、Ａｕ、ＡｇまたはＮｉ等を用いる。
【０２３１】
次に図４４（ｅ）に示すように、シード層２２０を電極とする電解めっきにより、凹部２１７を埋め込みかつ所望の配線及び電極の形状に第１の導電パターン２２１を形成する。その際、所望の配線及び電極の形状にするため、シード層２２０上にめっきレジスト２２２を形成しておき、電解めっき後、めっきレジスト２２２を除去する。第１の導電パターンとしてはＣｕ、Ａｕ、Ｗ、Ｍｏ、Ｎｉ、Ｔｉ、Ａｌ等を用いる。
【０２３２】
次に図４４（ｆ）に示すように、第１の導電パターン２２１をマスクとするエッチングにより、第１の導電パターン２２１を形成した領域以外のシード層２２０を除去し、同じく第１の導電パターン２２１をマスクとするエッチングにより、第１の導電パターン２２１を形成した領域以外のバリア層２１９を除去する。
【０２３３】
次に図４４（ｇ）に示すように、第１の電極２２３の開口部分を除く表面全体に、第２の絶縁層２２４を形成する。その際、第２の絶縁層２２４を表面全面に形成した後、マスクを形成し、第１の電極２２３の開口部分の第２の絶縁層２２４をエッチングした後、マスクを除去する。なお、第２の絶縁層２２４はＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ポリイミド膜などの層を、ＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布などにより形成する。
【０２３４】
この結果、ウェハ表面には、表面電極２１３と電気的に接続された第１の電極２２３のみが、第２の絶縁層２２４から露出した状態で形成されている。
【０２３５】
次に図４５（ａ）に示すように、ウェハ表面を接着剤２２５により支持体２２６に接着し、半導体基板２１２を裏面から研磨し、所望の厚みまで薄くする。研磨方法は、機械研磨またはＣＭＰでもよい。半導体基板の厚みは５０〜２００μｍである。
【０２３６】
次に図４５（ｂ）に示すように、半導体基板２１２の裏面から、ベベルカットにより、表面と鋭角をなす斜面２２７を形成することと、第１の導電パターン２２１を裏面からみえるように斜面２２７に露出することと、半導体チップ２２８に分割することとを同時に行う。
【０２３７】
なお、加工方法はエッチングでもよい。
【０２３８】
次に図４５（ｃ）に示すように、第１の導電パターン２２１の斜面２２７に露出した部分を除く斜面２２７及び裏面全体に、第３の絶縁層２２９を形成する。その際、第３の絶縁層２２９を斜面２２７及び裏面全面に形成した後、マスクを形成し、第１の導電パターン２２１の開口部分の第３の絶縁層２２９をエッチングした後、マスクを除去する。なお、第３の絶縁層２２９はＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ポリイミド膜などの層を、ＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布などにより形成する。
【０２３９】
第３の絶縁層２２９は、第１の絶縁層２１８及び第２の絶縁層２２４よりエッチング速度の速い材料で形成するのが望ましい。
【０２４０】
これにより、第３の絶縁層２２９をエッチングして開口する際に、マスクのズレが生じても第１の絶縁層２１８及び第２の絶縁層２２４をほとんどエッチングすることなく、第３の絶縁膜２２９を選択的にエッチングして開口することができ、第１の導電パターン２２１を覆う第１の絶縁層２１８及び第２の絶縁層２２４を部分的に除去してしまうことはない。
【０２４１】
次に図４５（ｄ）に示すように、斜面２２７及び裏面の全面にバリア層２３０と、シード層２３１を順次積層した積層金属膜を形成する。バリア層２３０とシード層２３１の形成方法は、スパッタ法、ＣＶＤ法または電子ビーム蒸着法等を用いる。バリア層２３０はＴｉ、Ｔｉ／Ｗ、ＣｒまたはＮｉ、シード層２３１はＣｕ、Ａｕ、ＡｇまたはＮｉ等を用いる。
【０２４２】
次に図４６（ａ）に示すように、シード層２３１を電極とする電解めっきにより、斜面２２７及び裏面へ、斜面２２７から露出する第１の導電パターン２２１に接続するよう、所望の配線及び電極の形状の第２の導電パターン２３２を形成する。その際、所望の配線及び電極の形状にするため、シード層２３１上にめっきレジスト２３３を形成しておき、電解めっき後、めっきレジスト２３３を除去する。第２の導電パターン２３２としてはＣｕ、Ａｕ、Ｗ、Ｍｏ、Ｎｉ、Ｔｉ、Ａｌ等を用いる。
【０２４３】
次に図４６（ｂ）に示すように、第２の導電パターン２３２をマスクとするエッチングにより、第２の導電パターン２３２を形成した領域以外のシード層２３１を除去し、同じく第２の導電パターン２３２をマスクとするエッチングにより、第２の導電パターン２３２を形成した領域以外のバリア層２３０を除去する。
【０２４４】
次に図４６（ｃ）に示すように、第２の電極２３４の開口部分及びスクライブライン２１６を除く、斜面２２７及び裏面全体に、第４の絶縁層２３５を形成する。その際、第４の絶縁層２３５を斜面２２７及び裏面全面に形成した後、マスクを形成し、第２の電極２３４の開口部分の第４の絶縁層２３５とスクライブライン２１６上の第４の絶縁層２３５及び第３の絶縁層２２９をエッチングした後、マスクを除去する。なお、第４の絶縁層２３５はＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ポリイミド膜などの層を、ＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布などにより形成する。
【０２４５】
次に図４６（ｄ）に示すように、接着剤２２５と支持体２２６を除去して、半導体チップ２２８を個片に分割する。
【０２４６】
この結果、半導体チップ２２８の表面には第１の電極２２３のみが第２の絶縁層２２４から露出した状態で形成され、裏面には第２の電極２３４のみが第４の絶縁層２３５から露出した状態で形成されており、表面電極２１３と第１の電極２２３と第２の電極２３４とが電気的に接続された構造が完成する。
【０２４７】
以上述べたように、本実施の形態では、半導体基板２１２の表面にスクライブライン２１６をまたぐように凹部２１７を形成する工程と、そのスクライブライン２１６を裏面からベベルカットする工程とを備えることにより、お互いに電気的に接続されかつ表面電極２１３とも電気的に接続された第１の電極２２３と第２の電極２３４を半導体基板２１２のチップの表面と裏面のそれぞれに有する構造を形成できる。
【０２４８】
したがって、本実施の形態によれば、凹部２１７を形成した半導体基板２１２の表面側に第１の導電パターン２２１を形成した後、表面と鋭角をなす斜面２２７を形成した裏面側に第２の導電パターン２３２を形成するだけで表面から裏面へ導通する配線とすることができ、容易に表裏導通電極を形成することができる。
【０２４９】
また、本実施の形態によれば、ウェハ状態で形成された凹部２１７内に第１の導電パターン２２１を形成した後に凹部２１７の中心部分で表面を鋭角にカットすることで、第１の導電パターン２２１の配線のための一部が裏面から見えるようにできるため、凹部２１７を極端に深く形成する必要はなく、また半導体基板２１２を極端に薄く研磨する必要もないので、半導体チップ２２８の厚み設定の自由度が大きく、製造工数を低減でき、マルチチップ半導体装置用チップのコストを低減できる。
【０２５０】
さらに、本実施の形態によれば、第１の電極２２３を形成する工程と第１の導電パターン２２１を形成する工程を同時に行うことができ、また第２の電極２３４を形成する工程と前記第２の導電パターン２３２を形成する工程も同時に行うことができるので、製造工数をさらに低減できる。
【０２５１】
また、さらに本実施の形態によれば、ベベルカットにより表面と鋭角をなす斜面２２７を形成することと、半導体チップ２２８を個片に分割することと、第１の導電パターンを裏面から見えるようにすることとを同時に行うことができ、他の手段で形成する場合より製造工数及び製造コストを大幅に削減できる。
【０２５２】
そして、第１の導電パターン２２１および第２の導電パターン２３２の下には必ずバリア層（２１９、２３０）とシード層（２２０、２３１）が形成されているので、バリア層（２１９、２３０）により第１の導電パターン２２１及び第２の導電パターン２３２の構成元素が表面電極２１３と半導体基板２１２に拡散することによる半導体チップの特性劣化を防止することができ、またシード層（２２０、２３１）により電解めっきにて第１の導電パターン２２１及び第２の導電パターン２３２を形成することができる。
【０２５３】
図４９は図４５（ｂ）の工程にて、ベベルカットのラインがずれた場合を示す断面図であり、図４５と同一符号を付してある。図４９にてＡ−Ａ′は本来カットするべきラインを示し、Ｂ−Ｂ′はずれた場合を示してある。このようにずれた場合でも常に凹部２１７の底面がカットされるように、凹部の幅を十分広くすることにより、それぞれのラインでカットされ形成される斜面において、露出する第１の導電パターン２２１の中心から斜面と裏面の接点までの距離Ｃ及びＤが等しく、露出する第１の導電パターン２２１の形状及び位置を安定させることができる。
【０２５４】
図５０は図４４（ｂ）の工程における別の方法を示す図であり、図４４と共通する部分には同一符号を付してある。図４４（ｂ）の工程における凹部２１７に代わり半導体基板２１２表面にスクライブライン２１６をまたぐようにダイシングにより溝２３７を形成する。この溝２３７の深さは２０〜１００μｍである。ダイシングにて一括に形成することにより、エッチングで形成する場合と比較して工程数を少なく短時間に形成することができる。
【０２５５】
図４８は、本発明の第１４の実施の形態に係るマルチチップ半導体装置の半導体チップの製造方法を示す工程断面図である。なお、図４４、４５、４６のマルチチップ半導体装置用チップと対応する部分には図４４、４５、４６と同一符号を付してあり、詳細説明は省略する。本実施の形態では、第１３の実施の形態の図４６（ｂ）の工程の後、図４８（ａ）に示すように、斜面２２７及び第２の電極２３４の開口部分を除く裏面全面に、平坦になるように液状樹脂を塗布し硬化して絶縁樹脂層２３６を形成する。なお本実施の形態は図４６（ｂ）工程の後としたが、図４６（ｃ）の後でもよい。液状樹脂としてはポリイミド等の応力を緩和できるものがよい。
【０２５６】
次に図４８（ｂ）に示すように、裏面よりダイシングを行い、表面に垂直な側面を形成する。
【０２５７】
次に図４８（ｃ）に示すように、接着剤２２５と支持体２２６を除去して、半導体チップ２２８を個片に分割する。
【０２５８】
以上述べたように、本実施の形態では、斜面２２７で形成された側面を液状樹脂で埋め込むことができ、硬化した液状樹脂の部分をダイシングすることにより表面に垂直な厚い絶縁樹脂層２３６で形成された側面を得ると同時に、個片にすることができる。
【０２５９】
したがって、マルチチップ半導体装置用チップの側面を補強するとともに、斜面２２７上の第２の導電パターン２３２の保護を高めることができる。
【０２６０】
図５１は、本発明の第１５の実施の形態に係るマルチチップ半導体装置の断面図である。なお、図４２のマルチチップ半導体装置と対応する部分には図４２と同一の符号を付してあり、詳細は省略する。
【０２６１】
本実施の形態の特徴は半導体チップ１２に形成された表裏導通電極の少なくとも１つが表面電極と接続されていないことである。
【０２６２】
このマルチチップ半導体装置は、３つの半導体チップ１１、１２、１３が積層された構成となっている。半導体チップ１１と１３は、表面に形成された第１の電極２０５と、裏面に形成された第２の電極２０６と、表面電極２０９とが導電パターン２０７により電気的に接続されており、半導体チップ１２は、少なくとも１つの表面電極２０９へ電気的に接続されない導電パターン２３８を有し、その導電パターン２３８は表面に形成された第１の電極２３９と、裏面に形成された第２の電極２４０とを電気的に接続している。
【０２６３】
これにより、半導体チップ１２の第２の電極２４０に電気的に接続した半導体チップ１１の第１の電極２０５と、半導体チップ１２の第１の電極２３９に電気的に接続された半導体チップ１３の第２の電極２０６は、電気的に接続されるが、半導体チップ１２の集積回路には接続されないことになる。
【０２６４】
したがって、本実施の形態によれば、半導体チップ１２の集積回路に電気的に接続する必要がなくかつお互いを電気的に接続したい電極（２０５、２０６）が半導体チップ１１と１３にある場合、それらの電極（２０５、２０６）を半導体チップ１２に形成された集積回路に電気的に接続されていない表裏導通電極（２３９、２４０）に接続することにより、半導体チップ１２  をパスすることができることになる。
【０２６５】
この発明の第１６の実施の形態を図５２に基づいて説明する。図５２はこの発明の第１６の実施の形態のシリコン配線基板を用いたマルチチップ半導体装置の断面図である。
【０２６６】
図５２に示すように、このマルチチップ半導体装置は、シリコン配線基板３０１の表面に複数の半導体チップ３０８等の電子部品を単体または積層して搭載し、半田ボール３０６を用いてマザーボード３０７に実装した構成となっている。シリコン配線基板３０１はシリコンからなるシリコン基板３０５を有し、表面に形成された第１の導電パターン３０２と、裏面に形成された第２の導電パターン３０３と、側面に形成された第３の導電パターン３０４とから構成されている。第１の導電パターン３０２と第２の導電パターン３０３は第３の導電パターン３０４を介して電気的に接続されている。第１の導電パターン３０２は電子部品３０８を実装し配線するためのもので少なくとも一層からなり、第２の導電パターン３０３はマザーボード７に実装するための電極を有するもので少なくとも一層からなる。
【０２６７】
また、第１の導電パターン３０２とシリコン基板３０５の間と、第２の導電パターン３０３とシリコン基板３０５の間と、第３の導電パターン３０４とシリコン基板３０５の間には絶縁層３１０が形成され電気的に絶縁されている。シリコン配線基板３０１は、第１の導電パターン３０２の電極部と第２の導電パターン３０３の電極部以外の全面を絶縁層３１１で被覆されている。半導体チップ３０８は金属バンプ３０９を介して、シリコン配線基板３０１の第１の導電パターン３０２と電気的に接続されている。シリコン配線基板３０１の第２の導電パターン３０３は半田ボール３０６を介して、マザーボード７と電気的に接続されている。このようにして、複数の半導体チップ３０８はそれぞれ、シリコン配線基板３０１を介してそれぞれの半導体チップ３０８と電気的に接続されるとともに、マザーボード３０７とも電気的に接続されることになる。
【０２６８】
上記マルチチップ半導体装置用配線基板については、シリコンウェハの表面に第１の導電パターン３０２を形成する工程と、シリコンウェハの裏面に第２の導電パターン３０３を形成する工程と、シリコンウェハから個片のシリコン基板３０５へ分割して側面を形成する工程と、第１の導電パターン３０２と第２の導電パターン３０３とを電気的に接続する第３の導電パターン３０４を側面に形成する工程とを行なう。
【０２６９】
また、第１の導電パターンを形成する工程の後、シリコンウェハから個片のシリコン基板へ分割して側面を形成する工程を行い、その後、第２の導電パターンを形成する工程と第３の導電パターンを形成する工程とを同時に行ってもよい。
【０２７０】
この実施の形態によれば、シリコンを基材とした配線基板を得ることができ、これを用いたマルチチップ半導体装置は、金属バンプの接合部の応力を低減して信頼性を高め、配線基板の平坦度および寸法精度により接合の安定性を高め、樹脂配線基板が成し得ないレベルでの配線密度の向上を可能にし、小型、高密度かつ高速化を実現できる。
【０２７１】
この発明の第１７の実施の形態を図５３に基づいて説明する。図５３はこの発明の第１７の実施の形態のシリコン配線基板を用いたマルチチップ半導体装置の断面図である。
【０２７２】
図５３に示すように、このマルチチップ半導体装置は、シリコン配線基板３１２の表面に複数の半導体チップ３０８等の電子部品を単体または積層して搭載し、半田ボール３０６を用いてマザーボード３０７に実装した構成となっている。シリコン配線基板３１２は、シリコン基板３０５からなり、そのシリコン基板３０５は表面と鋭角をなして形成された４つの側面である斜面３１４と、表面の周辺に形成された複数の凹部３１３とを有しており、表面及び凹部３１３に形成された第１の導電パターン３０２と、裏面及び斜面３１４に形成された第２の導電パターン３０３とから構成されている。第１の導電パターン３０２と第２の導電パターン３０３は、凹部３１３と斜面３１４の合わせ目で直接電気的に接続されている。第１の導電パターン３０２は電子部品３０８を実装し配線するためのもので少なくとも一層からなり、第２の導電パターン３０３はマザーボード３０７に実装するための電極を有するもので少なくとも一層からなる。シリコン基板３１２を表裏逆に使用する場合は、第１の導電パターン３０２はマザーボード３１７に実装するための電極を有するもので少なくとも一層からなり、第２の導電パターン３０３は電子部品を実装し配線するためのもので少なくとも一層からなる。
【０２７３】
また、第１の導電パターン２とシリコン基板３０５の間と、第２の導電パターン３０３とシリコン基板３０５の間には絶縁層３１０が形成され電気的に絶縁されている。シリコン配線基板３１２は、第１の導電パターン３０２の電極部と第２の導電パターン３０３の電極部以外の全面を絶縁層３１１で被覆されている。半導体チップ３０８は金属バンプ３０９を介して、シリコン配線基板３１２の第１の導電パターン３０２と電気的に接続されている。シリコン配線基板３１２の第２の導電パターン３０３は半田ボール３０６を介して、マザーボード３０７と電気的に接続されている。このようにして、複数の半導体チップ３０８はそれぞれ、シリコン配線基板３０１を介してそれぞれの半導体チップ３０８と電気的に接続されるとともに、マザーボード３０７とも電気的に接続されることになる。
【０２７４】
この実施の形態によれば、シリコンを基材とした配線基板を容易に得ることができ、これを用いたマルチチップ半導体装置は、金属バンプの接合部の応力を低減して信頼性を高め、配線基板の平坦度および寸法精度により接合の安定性を高め、樹脂配線基板が成し得ないレベルでの配線密度の向上を可能にし、小型、高密度かつ高速化を実現できる。
【０２７５】
この発明の第１８の実施の形態を図５４に基づいて説明する。図５４はこの発明の第３の実施の形態のシリコン配線基板を用いたマルチチップ半導体装置の断面図である。図５４に示すように、このマルチチップ半導体装置のシリコン配線基板３１５は、第２の導電パターン３０３とシリコン基板３０５との間に低応力の樹脂層３１６を有している。なお、図５２のマルチチップ半導体装置と対応する部分には図５２と同一の符号を付してあり、詳細な説明は省略する。
【０２７６】
この実施の形態によれば、マザーボードとの間で発生する温度変化による応力を樹脂層で緩和することができ、マザーボードへの実装信頼性を高めることができる。また、この実施の形態の樹脂層３１６を図５３のマルチチップ半導体装置に適用してもよい。本実施の形態では第２の導電パターン３０３をマザーボード３０７と接続する場合を示しているが、表裏逆に使用する場合、つまり第１の導電パターン３０２をマザーボード３０７と接続する場合は第１の導電パターン３０２とシリコン基板３０５との間に低応力の樹脂層３１６を形成するものである。また、更に応力を緩和するために第１の導電パターン３０２とシリコン基板３０５との間と、第２の導電パターン３０３とシリコン基板３０５との間の両方に低応力の樹脂層３１６を形成してもよい。
【０２７７】
この発明の第１９の実施の形態を図５５〜５８に基づいて説明する。図５５〜５７はこの発明の第１９の実施の形態のマルチチップ半導体装置用配線基板の製造方法を示す工程断面図、図５８はこの発明の第１９の実施の形態のマルチチップ半導体装置用チップの凹部形成方法を示す平面図である。
【０２７８】
図５７（ｄ）に示すように、このシリコン配線基板３３０は、第２の実施の形態と同様に、表面と鋭角をなして側面（斜面３２９）が形成され表面の周囲に凹部３１９が形成されたシリコンからなるシリコン基板３１７を有し、このシリコン基板３１７の表面及び凹部３１９内に形成され電極を有する少なくとも一層からなる第１の導電パターン３２３と、シリコン基板３１７の裏面及び側面に形成され、第１の導電パターン３２３に接続し、電極を有する少なくとも一層からなる第２の導電パターン３３４とを備えている。
【０２７９】
次に上記構成のマルチチップ半導体装置用配線基板の製造方法について説明する。まず、図５５（ａ）に示すようにウェハ状態のシリコン基板３１７を用意する。
【０２８０】
次に図５５（ｂ）に示すように、ＲＩＥ法にてシリコン基板３１７表面にスクライブライン３１８をまたぐように凹部３１９を形成する。その際、ほかの部分がエッチングされないようにマスクを形成し、エッチング後マスクを除去する。この凹部３１９の深さは２０〜１００μｍである。この時の部分平面図を図５８に示す。図５５（ｂ）は図５８のＶ−Ｖ′線における断面図である。なお、凹部３１９の形成方法はＲＩＥ法に限定されるものではなく、光エッチング、ウエットエッチング、超音波加工、放電加工などを用いることもできる。さらに、上記加工方法を組み合わせてもよい。
【０２８１】
次に図５５（ｃ）に示すように、凹部３１９の内壁を含む表面全面に第１の絶縁層３２０を形成する。なお、第１の絶縁層３２０はＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ポリイミド膜などの層を、ＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布などにより形成する。
【０２８２】
次に図５５（ｄ）に示すように、表面全面にバリア層３２１と、シード層３２２を順次積層した積層金属膜を形成する。バリア層３２１とシード層３２２の形成方法は、スパッタ法またはＣＶＤ法または電子ビーム蒸着法等を用いる。バリア層３２１はＴｉ、Ｔｉ／Ｗ、ＣｒまたはＮｉ、シード層３２２はＣｕ、Ａｕ、ＡｇまたはＮｉ等を用いる。
【０２８３】
次に図５５（ｅ）に示すように、シード層３２２を電極とする電解めっきにより、凹部３１９を埋め込みかつ所望の配線及び電極の形状に第１の導電パターン３２３を形成する。その際、所望の配線及び電極の形状にするため、シード層３２２上にめっきレジスト３２４を形成しておき、電解めっき後、めっきレジスト３２４を除去する。配線材料としてはＣｕ、Ａｕ、Ｗ、Ｍｏ、Ｎｉ、Ｔｉ、Ａｌ等を用いる。
【０２８４】
次に図５５（ｆ）に示すように、第１の導電パターン３２３をマスクとするエッチングにより、第１の導電パターン３２３を形成した領域以外のシード層３２２を除去し、同じく第１の導電パターン３２３をマスクとするエッチングにより、第１の導電パターン３２３を形成した領域以外のバリア層３２１を除去する。
【０２８５】
次に図５５（ｇ）に示すように、第１の導電パターン電極部３２６を除く表面全体に、第２の絶縁層３２５を形成する。その際、第２の絶縁層３２５を表面全面に形成した後、マスクを形成し、第１の導電パターン電極部３２６上の第２の絶縁層３２５をエッチングした後、マスクを除去する。なお、第２の絶縁層３２５はＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ポリイミド膜などの層を、ＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布などにより形成する。
【０２８６】
この結果、ウェハ表面には、第１の導電パターン電極部３２６のみが、第２の絶縁層３２５から露出した状態で形成される。
【０２８７】
次に図５６（ａ）に示すように、ウェハ表面を接着剤３２８により支持体３２７に接着し、シリコン基板３１７を裏面から研磨し、所望の厚みまで薄くする。研磨方法は、機械研磨、化学研磨またはＣＭＰでもよい。シリコン基板３１７の厚みは５０〜２００μｍである。
【０２８８】
次に図５６（ｂ）に示すように、シリコン基板３１７の裏面から、スクライブラインにてベベルカットを行い、表面と鋭角をなす斜面３２９を形成することと、第１の導電パターン３２３を裏面からみえるように斜面３２９に露出することと、シリコン配線基板３３０に分割することとを同時に行う。なお、加工方法はエッチングでもよい。
【０２８９】
次に図５６（ｃ）に示すように、第１の導電パターン３２３の斜面３２９に露出した部分を除く斜面３２９及び裏面全体に、第３の絶縁層３３１を形成する。その際、第３の絶縁層３３１を斜面３２９及び裏面全面に形成した後、マスクを形成し、第１の導電パターン３２３の開口部分の第３の絶縁層３３１をエッチングした後、マスクを除去する。なお、第３の絶縁層３３１はＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ポリイミド膜などの層を、ＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布などにより形成する。第３の絶縁層３３１は、第１の絶縁層３２０及び第２の絶縁層３２５よりエッチング速度の速い材料で形成するのが望ましい。これにより、第３の絶縁層３３１をエッチングして開口する際に、マスクのズレが生じても第１の絶縁層３２０及び第２の絶縁層３２５をほとんどエッチングすることなく、第３の絶縁膜３３１を選択的にエッチングして開口することができ、第１の導電パターン３２３を覆う第１の絶縁層３２０及び第２の絶縁層３２５を部分的に除去してしまうことはない。
【０２９０】
次に図５６（ｄ）に示すように、斜面３２９及び裏面の全面にバリア層３３２と、シード層３３３を順次積層した積層金属膜を形成する。バリア層３３２とシード層３３３の形成方法は、スパッタ法、ＣＶＤ法または電子ビーム蒸着法等を用いる。バリア層はＴｉ、Ｔｉ／Ｗ、ＣｒまたはＮｉ、シード層はＣｕ、Ａｕ、ＡｇまたはＮｉ等を用いる。
【０２９１】
次に図５７（ａ）に示すように、シード層３３３を電極とする電解めっきにより、斜面３２９及び裏面へ、斜面３２９から露出する第１の導電パターン３２３に電気的に接続するよう、所望の配線及び電極の形状に第２の導電パターン３３４を形成する。その際、所望の配線及び電極の形状にするため、シード層３３３上にめっきレジスト３３５を形成しておき、電解めっき後、めっきレジスト３３５を除去する。配線材料としてはＣｕ、Ａｕ、Ｗ、Ｍｏ、Ｎｉ、Ｔｉ、Ａｌ等を用いる。
【０２９２】
次に図５７（ｂ）に示すように、第２の導電パターン３３４をマスクとするエッチングにより、第２の導電パターン３３４を形成した領域以外のシード層３３３を除去し、同じく第２の導電パターン３３４をマスクとするエッチングにより、第２の導電パターン３３４を形成した領域以外のバリア層３３２を除去する。
【０２９３】
次に図５７（ｃ）に示すように、第２の導電パターン電極部３３７及び接着剤３２８部分を除く、斜面３２９及びを含む裏面全体に、第４の絶縁層３３６を形成する。その際、第４の絶縁層３３６を斜面３２９及び裏面全面に形成した後、マスクを形成し、第２の導電パターン電極部３３７上の第４の絶縁層３３６と接着剤３２８部分の第４の絶縁層３３６及び第３の絶縁層３３１をエッチングした後、マスクを除去する。なお、第４の絶縁層３３６はＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ポリイミド膜などの層を、ＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布などにより形成する。
【０２９４】
次に図５７（ｄ）に示すように、接着剤３２８と支持体３２７を除去して、シリコン配線基板３３０を得る。
【０２９５】
この結果、シリコン配線基板３３０表面には第１の導電パターン電極部３２６のみが第２の絶縁層３２５から露出した状態で形成され、裏面には第２の導電パターン電極部３３７のみが第４の絶縁層３３６から露出した状態で形成されており、表面の第１の導電パターン電極部３２６と裏面の第２の導電パターン電極部３３７とが電気的に接続された構造が完成する。
【０２９６】
以上述べたように、この実施の形態では、シリコン基板３１７表面にスクライブライン３１８をまたぐように凹部３１９を形成する工程と、そのスクライブライン３１８を裏面からベベルカットする工程とを備えることにより、表面と裏面から導電パターンを形成するだけで、お互いに電気的に接続された電極をシリコン配線基板３３０の表面と裏面のそれぞれに有する構造を形成できる。
【０２９７】
したがって、本実施形態によれば、容易に表裏導通電極を形成することができる。
【０２９８】
また、本実施形態によれば、ウェハ状態で形成された凹部３１９内に第１の導電パターン３２３を形成した後に凹部３１９の中心部分で表面と鋭角にカットすることで、第１の導電パターン３２３の配線のための一部が裏面から見えるようにできるため、凹部３１９を極端に深く形成する必要はなく、またシリコン基板３１７を極端に薄く研磨する必要もないので、シリコン配線基板３３０の厚み設定の自由度が大きく、製造工数を低減でき、コストを低減できる。
【０２９９】
また、さらに本実施形態によれば、ベベルカットにより表面と鋭角をなす斜面３２９を形成することと、シリコン配線基板３３０を個片に分割することと、第１の導電パターン３２３を裏面から見えるようにすることとを同時に行うことができ、他の手段で形成する場合より製造工数及び製造コストを大幅に削減できる。
【０３００】
この発明の第２０の実施の形態を図５９に基づいて説明する。図５９はこの発明の第２０の実施の形態のマルチチップ半導体装置用配線基板の製造方法を示す工程断面図である。
【０３０１】
図５９（ｃ）に示すように、このシリコン配線基板３３０は、第２の実施の形態と同様に、表面と鋭角をなして側面（斜面３２９）が形成され表面の周囲に凹部３１９が形成されたシリコンからなるシリコン基板３１７を有し、このシリコン基板３１７の表面及び凹部３１９内に形成され電極を有する少なくとも一層からなる第１の導電パターン３２３と、シリコン基板３１７の裏面及び側面に形成され、第１の導電パターン３２３に接続し、電極を有する少なくとも一層からなる第２の導電パターン３３４とを備え、シリコン基板３１７の表面と直角をなすように側面に絶縁層３３８を形成してある。
【０３０２】
次に上記構成のマルチチップ半導体装置用配線基板の製造方法について説明する。なお、図５５〜５７のマルチチップ半導体装置用配線基板と対応する部分には図５５〜５７と同一符号を付してあり、詳細説明は省略する。
【０３０３】
この実施の形態では、第１９の実施の形態の図５７（ｂ）の工程の後、図５９（ａ）に示すように、第２の導電パターン電極部３３７を除く裏面全面及び斜面３２９に、絶縁樹脂層３３８を形成する。その際、平坦になるように液状樹脂を斜面３２９及び裏面全面に塗布し、第２の導電パターン電極部３３７を開口するように露光、現像して形成する。なお本実施の形態は図５７（ｂ）工程の後としたが、図５７（ｃ）の後でもよい。液状樹脂としてはポリイミド等の応力を緩和できるものがよい。
【０３０４】
次に図５９（ｂ）に示すように、裏面よりスクライブラインにてダイシングを行い、表面に垂直な側面を形成する。
【０３０５】
次に図５９（ｃ）に示すように、接着剤３２８と支持体３２７を除去して、シリコン配線基板３３０を得る。
【０３０６】
以上述べたように、この実施の形態では、斜面３２９で形成された側面を液状樹脂で埋め込むことができ、硬化した液状樹脂の部分をダイシングすることにより表面に垂直な厚い絶縁樹脂層３３８で形成された側面を得ると同時に、個片にすることができる。
【０３０７】
したがって、マルチチップ半導体装置用配線基板の側面を補強するとともに、斜面３２９上の第２の導電パターン３３４の保護を高めることができる。
【０３０８】
なお、上記の実施の形態は一例を述べたものであり、本発明は上記の実施の形態に限定されるものではない。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【産業上の利用可能性】
【０３０９】
本発明の配線基板およびその製造方法ならびに半導体装置は、金属バンプの接合部の応力を低減して信頼性を高め、配線基板の平坦度および寸法精度により接合の安定性を高め、樹脂配線基板が成し得ないレベルでの配線密度の向上を可能にし、小型、高密度化を図ったマルチチップ型の半導体装置として有用である。
【図面の簡単な説明】
【０３１０】
【図１】本発明の第１の実施の形態の半導体チップを示す断面図である。
【図２】本発明の第１の実施の形態の半導体チップの製造工程を示す断面図である。
【図３】本発明の第１の実施形態の半導体チップの製造工程を示す断面図である。
【図４】本発明の第１の実施の形態の半導体チップの製造工程を示す断面図である。
【図５】本発明の第１の実施の形態の半導体チップの製造工程を示す断面図である。
【図６】本発明の第１の実施の形態の半導体チップの製造工程を示す断面図である。
【図７】本発明の第１の実施の形態の半導体チップの製造工程を示す断面図である。
【図８】本発明の第１の実施の形態の半導体チップの製造工程を示す断面図である。
【図９】本発明の第１の実施の形態の半導体チップの製造工程を示す断面図である。
【図１０】本発明の第１の実施の形態の半導体チップの製造工程を示す断面図である。
【図１１】本発明の第１の実施の形態の半導体チップの製造工程を示す断面図である。
【図１２】本発明の第１の実施の形態の半導体チップの製造工程を示す断面図である。
【図１３】本発明の第１の実施の形態の半導体チップの製造工程を示す断面図である。
【図１４】本発明の第１の実施の形態の半導体チップの製造工程を示す断面図である。
【図１５】本発明の第１の実施の形態の半導体チップの製造工程を示す断面図である。
【図１６】本発明の第１の実施の形態の半導体チップの製造工程を示す断面図である。
【図１７】本発明の第２の実施の形態の半導体チップを示す断面図である。
【図１８】本発明の第３の実施の形態の半導体チップを示す断面図である。
【図１９】本発明の第４の実施の形態の半導体装置を示す断面図である。
【図２０】本発明の第５の実施の形態の半導体装置を示す断面図である。
【図２１】本発明の第６の実施の形態の半導体装置を示す断面図である。
【図２２】本発明の第７の実施の形態の配線基板の断面図である。
【図２３】本発明の配線基板の製造方法の各工程の断面図である。
【図２４】本発明の配線基板の製造方法の各工程を示す平面図
【図２５】本発明の配線基板の製造方法の各工程の断面図である。
【図２６】本発明の配線基板の製造方法の各工程の断面図である。
【図２７】本発明の配線基板の製造方法の各工程の断面図である。
【図２８】本発明の配線基板の製造方法の各工程の断面図である。
【図２９】本発明の配線基板の製造方法の各工程の断面図である。
【図３０】本発明の配線基板の製造方法の各工程の断面図である。
【図３１】本発明の配線基板の製造方法の各工程の断面図である。
【図３２】本発明の配線基板の製造方法の各工程の断面図である。
【図３３】本発明の配線基板の製造方法の各工程の断面図である。
【図３４】本発明の配線基板の製造方法の各工程の断面図である。
【図３５】本発明の配線基板の製造方法の各工程の断面図である。
【図３６】本発明の配線基板の製造方法の各工程の断面図である。
【図３７】本発明の配線基板の製造方法の各工程の断面図である。
【図３８】本発明の配線基板の製造方法の各工程の断面図である。
【図３９】本発明の第８の実施の形態の配線基板の断面図である。
【図４０】本発明の第９の実施の形態の配線基板を用いた半導体装置の断面図である。
【図４１】本発明の第１０の実施の形態の配線基板を用いた半導体装置の断面図である。
【図４２】本発明の第１１の実施の形態に係るマルチチップ半導体装置の断面図である。
【図４３】本発明の第１２の実施の形態に係るマルチチップ半導体装置の断面図である。
【図４４】本発明の第１３の実施の形態に係るマルチチップ半導体装置用チップの表面形成方法を示す工程断面図である。
【図４５】本発明の第１３の実施の形態に係るマルチチップ半導体装置用チップの裏面形成方法を示す前半の工程断面図である。
【図４６】本発明の第１３の実施の形態に係るマルチチップ半導体装置用チップの裏面形成方法を示す後半の工程断面図である。
【図４７】（ａ）は本発明の第１３の実施の形態に係るマルチチップ半導体装置用チップの凹部形成方法を示す平面図、（ｂ）はそのＶ−Ｖ′線断面図である。
【図４８】本発明の第１４の実施の形態に係るマルチチップ半導体装置の半導体チップの製造方法を示す工程断面図である。
【図４９】ベベルカットのラインがずれた場合を示す断面図である。
【図５０】凹部形成における別の方法を示す斜視図である。
【図５１】本発明の第１５の実施の形態に係るマルチチップ半導体装置の断面図である。
【図５２】本発明の第１６の実施の形態のシリコン配線基板を用いたマルチチップ半導体装置の断面図である。
【図５３】本発明の第１７の実施の形態のシリコン配線基板を用いたマルチチップ半導体装置の断面図である。
【図５４】本発明の第１８の実施の形態のシリコン配線基板を用いたマルチチップ半導体装置の断面図である。
【図５５】本発明の第１９の実施の形態のマルチチップ半導体装置用配線基板の製造方法を示す工程断面図である。
【図５６】図５５の後の工程断面図である。
【図５７】図５６の後の工程断面図である。
【図５８】本発明の第１９の実施の形態のマルチチップ半導体装置用チップの凹部形成方法を示す平面図である。
【図５９】本発明の第２０の実施の形態のマルチチップ半導体装置用配線基板の製造方法を示す工程断面図である。
【図６０】従来の半導体装置を示す断面図である。
【図６１】従来の半導体装置を示す断面図である。
【図６２】従来の半導体装置を示す断面図である。
【図６３】従来の半導体装置を示す断面図である。
【図６４】従来の半導体装置の断面図である。
【符号の説明】
【０３１１】
１  配線基板
２  半導体チップ
３  金属バンプ
４  配線基板
５  半導体チップ
６  金属ワイヤー
７  半導体チップ
８  金属バンプ
９  半導体チップ
１０  金属バンプ
１１  配線基板
１２  金属バンプ
１３  半導体基板
１４  第１の面
１５  斜面
１６  貫通孔
１７  第２の面
１８  表面電極
１９  導電パターン
２０  第１の絶縁層
２１  第１の外部電極
２２  第２の外部電極
２３  第２の絶縁層
２４  接続部材
２５  表面絶縁層
２６  穴
２７  第１の積層金属膜
２８  第１の導電パターン
２９  めっきレジスト
３０  接着剤
３１  支持体
３２  第３の絶縁層
３３  第２の積層金属膜
３４  第２の導電パターン
３５  めっきレジスト
３６  第４の絶縁層
３７  スクライブライン
３８  側面
３９  半導体チップ
４０  絶縁樹脂層
１０６  シリコン基板
１０７  表面
１０８  斜面
１０９  貫通孔
１１０  裏面
１１１  配線基板
１１２  第１の導電パターン
１１３  第２の導電パターン
１１４  第３の導電パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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