(57)【要約】【課題】  容量素子と拡散層との接続安定性を向上させる。【解決手段】  半導体装置１００は、ＤＲＡＭ部１０２を含み、ＤＲＡＭ部１０２に、シリコン基板１０１内に形成された第１拡散層１０８と、メタル上部電極１２８と、容量絶縁膜１２６と、メタル下部電極１２４とからなり、シリコン基板１０１上に形成されたＭＩＭ容量１２２と、第１拡散層１０８と、メタル下部電極１２４とを電気的に接続する第１の接続プラグと、を含む。第１の接続プラグは、第１シリコンプラグ１１２と、第１シリコンプラグ１１２の上部に接して設けられた第１シリサイド層１４６とから構成されるとともに、上面がメタル下部電極１２４に接して設けられ、ＭＩＭ容量１２２に接続されている。【選択図】  図１
2006318991.tif 000002
【特許請求の範囲】
【請求項１】
メモリ領域を含み、
前記メモリ領域に、
シリコン基板内に形成された第１の拡散層と、
上部電極と、容量絶縁膜と、下部電極とからなり、前記シリコン基板上に形成されたＭＩＭ容量と、
前記第１の拡散層と前記下部電極とを電気的に接続する第１の接続プラグと、
を含み、
前記第１の接続プラグが、第１のシリコンプラグと、前記第１のシリコンプラグの上面に接して設けられた第１の接続層とから構成され、
前記第１の接続層の上面が、前記下部電極に接しているとともに、
前記第１の接続層が、金属シリサイド層であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記下部電極が、シリサイド形成金属を含むことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記メモリ領域に、
前記シリコン基板上に形成されたゲート電極と、
前記ゲート電極を挟んで前記第１の拡散層の反対側に設けられた第２の拡散層と、
前記シリコン基板上に形成されたビット線と、
前記第２の拡散層と前記ビット線とを電気的に接続する第２の接続プラグと、
前記第２の接続プラグの上部に設けられた第１のメタルプラグと、
をさらに含み、
前記第２の接続プラグが、第２のシリコンプラグと、前記第２のシリコンプラグの上部に接して設けられた第２の接続層とから構成されるとともに、前記第２の接続プラグの上面が前記第１のメタルプラグに接続され、
前記第２の接続層が、金属シリサイド層であることを特徴とする半導体装置。
【請求項４】
請求項１または２に記載の半導体装置において、
前記メモリ領域に、
前記シリコン基板上に形成されたゲート電極と、
前記ゲート電極を挟んで前記第１の拡散層の反対側に設けられた第２の拡散層と、
前記シリコン基板上に形成されたビット線と、
前記ビット線と、前記第２の拡散層とを接続する第２のメタルプラグと、
をさらに含むことを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
ロジック領域をさらに含み、
前記ロジック領域に、
前記シリコン基板内に形成された第３の拡散層と、
前記シリコン基板上に形成された配線層と、
前記第３の拡散層と前記配線層中の配線とを接続する第３のメタルプラグと、
を含み、
前記第３の拡散層が、第４のシリサイド層を介して前記第３のメタルプラグに接続されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至４いずれかに記載の半導体装置において、
ロジック領域をさらに含み、
前記ロジック領域に、
前記シリコン基板内に形成された第３の拡散層と、
前記シリコン基板上に形成された配線層と、
を含み、
前記第３の拡散層と前記配線層中の配線とが、第３の接続プラグと前記第３の接続プラグの上部に設けられた第４のメタルプラグとによって接続され、
前記第３の接続プラグが、第３のシリコンプラグと、前記第３のシリコンプラグの上部に接して設けられた第３の接続層とから構成されるとともに、前記第２の接続プラグの上面が前記第４のメタルプラグに接続され、
前記第３の接続層が、金属シリサイド層であることを特徴とする半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記メモリ領域が、ＤＲＡＭセルを含んで構成されたことを特徴とする半導体装置。
【請求項８】
ＭＩＭ容量を有するメモリ領域を含む半導体装置の製造方法であって、
シリコン基板に素子分離領域を形成し、メモリ形成領域を含む複数の素子形成領域を形成する工程と、
前記メモリ形成領域に、ゲート電極と該ゲート電極の両脇に設けられた第１および第２の拡散層とを含むトランジスタを形成する工程と、
前記シリコン基板の上部に第１の層間絶縁膜を形成する工程と、
前記メモリ形成領域に、前記第１の層間絶縁膜を貫通し、前記第１の拡散層に達する第１の開口部を形成し、前記第１の開口部内に、前記第１の拡散層に接続される第１のシリコンプラグを形成する工程と、
前記第１のシリコンプラグの上部に金属層を形成し、熱処理によって前記第１のシリコンプラグと前記金属層とを反応させ、前記第１の開口部の内部において、前記第１のシリコンプラグの上部に、第１のシリサイド層を形成する工程と、
前記メモリ形成領域において、前記第１のシリサイド層に接続するように、前記ＭＩＭ容量を構成する下部電極を形成し、前記下部電極上に容量絶縁膜と上部電極とをこの順に形成して前記ＭＩＭ容量を形成する工程と、
を含むことを特徴する半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
第１のシリコンプラグを形成する前記工程が、前記第１の開口部の上部を残して前記第１の開口部内にシリコン含有膜を埋設する工程を含み、
第１のシリサイド層を形成する前記工程が、前記第１の開口部の上部を埋め込むように前記金属層を形成し、熱処理によって前記第１のシリコンプラグと前記金属層とを反応させ、前記第１の開口部の上部の少なくとも一部に前記第１のシリサイド層を形成する工程と、
を含むことを特徴する半導体装置の製造方法。
【請求項１０】
請求項８または９に記載の半導体装置の製造方法において、
第１のシリコンプラグを形成する前記工程が、前記第１および第２の拡散層の上部に、それぞれ、前記第１のシリコンプラグおよび第２のシリコンプラグを同時に形成する工程であって、
第１のシリサイド層を形成する前記工程が、前記第１および第２のシリコンプラグの上部に、それぞれ、前記第１のシリサイド層および第２のシリサイド層を同時に形成する工程であって、
前記ＭＩＭ容量を支持する第２の層間絶縁膜を形成する工程と、
前記ＭＩＭ容量をカバーする第３の層間絶縁膜を形成する工程と、
前記メモリ形成領域において、前記第３の層間絶縁膜と前記第２の層間絶縁膜とを貫通し、前記第２のシリサイド層に到達する第２の開口部を形成する工程と、
前記第２の開口部の内部に埋め込まれた第１のメタルプラグを形成する工程と、
前記メモリ形成領域において、前記第１のメタルプラグに接続されるビット線を形成する工程と、
をさらに含むことを特徴する半導体装置の製造方法。
【請求項１１】
請求項８または９に記載の半導体装置の製造方法において、
前記ＭＩＭ容量を支持する第２の層間絶縁膜を形成する工程と、
前記ＭＩＭ容量をカバーする第３の層間絶縁膜を形成する工程と、
前記メモリ形成領域において、前記第３の層間絶縁膜と前記第２の層間絶縁膜と前記第１の層間絶縁膜とを貫通し、前記第２の拡散層に到達する第３の開口部を形成する工程と、
前記第３の開口部の内部に埋め込まれた第２のメタルプラグを形成する工程と、
前記メモリ形成領域において、前記第２のメタルプラグに接続されるビット線を形成する工程と
をさらに含むことを特徴する半導体装置の製造方法。
【請求項１２】
請求項１０または１１に記載の半導体装置の製造方法において、
前記半導体装置が、ロジック領域をさらに含み、
ロジック形成領域において、前記シリコン基板上に第３の拡散層を形成し、前記第３の拡散層の上部をシリサイド化して第４のシリサイド層を形成する工程と、
前記ロジック形成領域において、前記第３の層間絶縁膜と前記第２の層間絶縁膜と前記第１の層間絶縁膜とを貫通し、前記第４のシリサイド層に達する第４の開口部を形成する工程と、
前記第４の開口部の内部に埋め込まれた第３のメタルプラグを形成する工程と、
前記ロジック形成領域において、前記第３のメタルプラグに接続する配線を形成する工程と、
を含むことを特徴する半導体装置の製造方法。
【請求項１３】
請求項１０または１１に記載の半導体装置の製造方法において、
前記半導体装置が、ロジック領域をさらに含み、
ロジック形成領域において、前記シリコン基板上に第３の拡散層を形成する工程をさらに含み、
第１のシリコンプラグを形成する前記工程が、前記第１および第３の拡散層の上部に、それぞれ、前記第１のシリコンプラグおよび第３のシリコンプラグを同時に形成する工程であって、
第１のシリサイド層を形成する前記工程が、前記第１および第３のシリコンプラグの上部に、それぞれ、前記第１のシリサイド層および第３のシリサイド層を同時に形成する工程であって、
前記ロジック形成領域において、前記第３の層間絶縁膜と前記第２の層間絶縁膜とを貫通し、前記第３のシリサイド層に達する第５の開口部を形成する工程と、
前記第５の開口部の内部に埋め込まれた第４のメタルプラグを形成する工程と、
前記ロジック形成領域において、前記第４のメタルプラグに接続する配線を形成する工程と、
をさらに含むことを特徴する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のＤＲＡＭセルを構成する容量素子の構造としては、特許文献１に示されるようなものがあった。特許文献１には、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量素子へのコンタクトプラグとして、シリコンプラグを使用する技術が記載されている。この構造をＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量素子に適用したものを図５に示し、その製造フローを図６（ａ）〜図６（ｃ）に示す。
【０００３】
図５は、容量素子を有する半導体装置の構成を示す断面図である。図５を参照すると、半導体装置２００は、ＤＲＡＭ部２０２とロジック部２０４を有している。
ＤＲＡＭ部２０２において、半導体装置２００は、素子分離領域２１０を有するシリコン基板２０１内に形成された、ＭＩＭ容量に接続される拡散層２０８およびビット線に接続される拡散層２０６と、シリコン基板２０１上に形成されたゲート酸化膜２１６およびゲート電極２１８と、ゲート電極２１８の側壁に形成されたサイドウォール膜２０９とを有する。また、半導体装置２００は、ゲート電極２１８上に形成されたシリコン窒化膜２２０と、第１層間絶縁膜２３０を貫通し、拡散層２０８および拡散層２０６のいずれかに接続されている複数のシリコンプラグ２１２と、メタル下部電極２２４と容量絶縁膜２２６とメタル上部電極２２８からなり、シリコンプラグ２１２を介して拡散層２０８に接続されているＭＩＭ容量２２２と、を有している。また、半導体装置２００は、第２層間絶縁膜２３４および第３層間絶縁膜２３５を貫通し、シリコンプラグ２１２を介して拡散層２０６に接続されているビットコンタクト２３６と、ビットコンタクト２３６に接続されているビット線２３８を有している。
【０００４】
また、ロジック部２０４において、半導体装置２００は、素子分離領域２１０を有するシリコン基板２０１内に形成された拡散層２１７と、拡散層２１７上に形成されたシリサイド層２１４と、シリコン基板２０１上に形成されたゲート酸化膜２１６およびゲート電極２１８と、ゲート電極２１８の側壁に形成されたサイドウォール膜２０９と、を有している。また、ゲート電極２１８上に形成されたシリコン窒化膜２２０と、第１層間絶縁膜２３０、第２層間絶縁膜２３４および第３層間絶縁膜２３５を貫通し、シリサイド層２１４を介して拡散層２１７に接続されている第１コンタクト２３２と、第４層間絶縁膜２４０を貫通し、第１コンタクト２３２に接続されている第２コンタクト２４２と、第４層間絶縁膜２４０上に形成され、第２コンタクト２４２と接続されている配線２４４とを有している。
【０００５】
次に、図６（ａ）〜図６（ｃ）は、図５に示した半導体装置２００の製造工程を示す断面図である。以下、図６（ａ）〜図６（ｃ）を参照して、半導体装置２００の製造フローを説明する。
まず、シリコン基板２０１に、素子分離領域２１０を形成し、素子分離領域２１０で分離された素子領域にゲート酸化膜２１６を形成する。その後、ゲート電極２１８を形成し、ゲート電極２１８の側壁にサイドウォール膜２０９を形成する。次いで、ゲート電極２１８およびサイドウォール膜２０９をマスクにして、イオン注入によって、拡散層２０６、拡散層２０８および拡散層２１７を形成する。さらに、ロジック部２０４の拡散層２１７上にシリサイド層２１４を形成する。そして、エッチングストッパー用に、全面にシリコン窒化膜２２０を形成し、図６（ａ）の構造を得る。
【０００６】
そして、シリコン基板２０１の上面全面に第１層間絶縁膜２３０を形成し、平坦化処理を行った後に、ＤＲＡＭ部２０２の拡散層２０６および拡散層２０８上に開口部（不図示）を形成し、シリコンプラグ２１２で埋め込み、図６（ｂ）の構造を得る。
【０００７】
つづいて、第１層間絶縁膜２３０の上面全面に第２層間絶縁膜２３４を形成し、平坦化処理を行った後に、拡散層２０８上に形成されたシリコンプラグ２１２上に開口部を形成する。その後、全面にメタル下部電極２２４となる金属層、容量絶縁膜２２６およびメタル上部電極２２８となる金属層を形成し、既知のリソグラフィー技術およびエッチング技術によって、ＭＩＭ容量２２２を形成する。そして、第２層間絶縁膜２３４の上面全面に第３層間絶縁膜２３５を形成し、平坦化処理を行って、図６（ｃ）の構造を得る。
【０００８】
そして、第１層間絶縁膜２３０、第２層間絶縁膜２３４および第３層間絶縁膜２３５を貫通する第１コンタクト２３２用の開口部と、第２層間絶縁膜２３４および第３層間絶縁膜２３５を貫通するビットコンタクト２３６用の開口部を同時に形成し、それぞれメタルプラグを埋込み、第１コンタクト２３２およびビットコンタクト２３６を形成する。その後、第３層間絶縁膜２３５上に、ビットコンタクト２３６に接続されるビット線２３８を形成する。
【０００９】
次いで、全面に第４層間絶縁膜２４０を形成し、平坦化処理を行う。さらに第４層間絶縁膜２４０を貫通し、第１コンタクト２３２と接続される第２コンタクト２４２用の開口部を形成し、メタルプラグを埋込み、第２コンタクト２４２を形成する。そして、第４層間絶縁膜２４０上に、第２コンタクト２４２に接続される配線２４４を形成し、図５の構造を得る。
【００１０】
また、特許文献２には、シリコンプラグが、シリサイド層およびバリアメタル層を介して容量下部電極に接続されることが、記載されている。
【特許文献１】特開２０００−１７４２３２号公報
【特許文献２】特開２００３−１００９０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところが、図５に示された従来の構造においては、シリコンプラグ２１２が、直接メタル下部電極２２４と接する構造になっている。この構成では、メタル下部電極２２４をなす金属膜とシリコンプラグ２１２とを接触させた際に、熱処理を行わないと接触抵抗が安定しない場合があった。また、熱処理を行った場合には、たとえばメタル下部電極２２４のシリサイド反応が進む等、メタル下部電極２２４とシリコンプラグ２１２との界面において不具合が生じる懸念があった。このため、容量素子の容量特性が劣化する懸念があった。
【００１２】
また、背景技術の項で前述した特許文献２に記載の構造においては、容量素子のＲｕ下部電極に接続されるコンタクトプラグが、バリアメタル層／シリサイド層／シリコン層の３層構造となっている。このため、Ｒｕ下部電極／バリアメタル層の接触抵抗、バリアメタル層／シリサイド層の接触抵抗、シリサイド層／シリコン層の接触抵抗が、コンタクト抵抗の中に含まれるため、コンタクト抵抗が上昇する懸念があった。また、製造工程数が増えるとともに、製造工程が複雑になるという問題点があった。
【課題を解決するための手段】
【００１３】
本発明によれば、
メモリ領域を含み、
前記メモリ領域に、
シリコン基板内に形成された第１の拡散層と、
上部電極と、容量絶縁膜と、下部電極とからなり、前記シリコン基板上に形成されたＭＩＭ容量と、
前記第１の拡散層と前記下部電極とを電気的に接続する第１の接続プラグと、
を含み、
前記第１の接続プラグが、第１のシリコンプラグと、前記第１のシリコンプラグの上面に接して設けられた第１の接続層とから構成され、
前記第１の接続層の上面が、前記下部電極に接しているとともに、
前記第１の接続層が、金属シリサイド層であることを特徴とする半導体装置が提供される。
【００１４】
この構成によれば、第１の拡散層と、下部電極とを接続する第１の接続プラグが、第１のシリコンプラグと第１の接続層とから構成される。そして、第１の接続層が、金属シリサイド層である。このため、第１の接続プラグと下部電極とを、第１のシリサイド層を介して接続して安定的に接続し、第１の接続プラグと下部電極を直接接した場合に生じる不具合を抑制し、接続抵抗を安定化することができる。また、接続領域の積層数を効果的に低減させて、接続抵抗を効果的に低減させることができる。また、金属シリサイド層を介して接続することにより、第１の拡散層からのリーク電流を抑制し、ＭＩＭ容量の保持時間を増加させることができる。なお、本発明において、前記金属シリサイド層は、前記第１のシリコンプラグの上部に接して設けられた金属層がシリサイド化された層とすることができる。
【００１５】
また、本発明によれば、
ＭＩＭ容量を有するメモリ領域を含む半導体装置の製造方法であって、
シリコン基板に素子分離領域を形成し、メモリ形成領域を含む複数の素子形成領域を形成する工程と、
前記メモリ形成領域に、ゲート電極と該ゲート電極の両脇に設けられた第１および第２の拡散層とを含むトランジスタを形成する工程と、
前記シリコン基板の上部に第１の層間絶縁膜を形成する工程と、
メモリ形成領域において、前記第１の層間絶縁膜を貫通し、前記第１の拡散層に達する第１の開口部を形成し、前記第１の開口部内に、前記第１のソース／ドレイン層に接続される第１のシリコンプラグを形成する工程と、
前記第１のシリコンプラグの上部に金属層を形成し、熱処理によって前記第１のシリコンプラグと前記金属層とを反応させ、前記第１の開口部の内部において、前記第１のシリコンプラグの上部に、第１のシリサイド層を形成する工程と、
前記メモリ形成領域において、前記第１のシリサイド層に接続するように、前記ＭＩＭ容量を構成する下部電極を形成し、前記下部電極上に容量絶縁膜と上部電極とをこの順に形成して前記ＭＩＭ容量を形成する工程と、
を含むことを特徴する半導体装置の製造方法が提供される。
【００１６】
本発明の製造方法によれば、メモリ形成領域において、下部電極を形成する工程の前に、第１の接続孔の内部において、第１のシリコンプラグの上部に、第１のシリサイド層を形成する工程を含む。このため、下部電極の下層において、第１のシリコンプラグの上部が予めシリサイド化されており、下部電極と第１のシリコンプラグとが直接接することを抑制できる。このため、これらが直接接したときに界面で生じる不具合を防止し、ＭＩＭ容量を安定的に形成することができる。
【００１７】
本発明において、前記下部電極は、シリサイド形成金属を含むことができる。また、下部電極が、シリサイド形成金属の窒化物であってもよい。本明細書において、シリサイド形成金属とは、金属結晶内に、Ｓｉが侵入して合金化する金属のことをいい、このような金属およびその窒化物として、具体的には、Ｔｉ、ＴｉＮ、Ｔａ、Ｗ、Ｎｉ、Ｃｏ、およびＣｕが挙げられる。
【００１８】
また、本発明において、各シリコンプラグは、ポリシリコンプラグとすることができる。
【００１９】
本発明において、前記メモリ領域がＤＲＡＭセルを含んで構成されてもよい。こうすることにより、メモリ素子の構成を簡素化し、メモリ領域の設計の自由度をより一層向上させることができる。
【００２０】
また、本発明において、さらにロジック領域を含む構成とすることができる。本明細書において、ロジック領域は、種々の回路が設けられた構成を含む広い概念であり、たとえば、メモリ素子のセンスアンプ回路やアドレス選択回路等の、メモリ領域の周辺回路が設けられた領域も含む。本発明の半導体装置において、前記ロジック領域が前記メモリ領域の周辺回路を含む構成とすることができる。
【発明の効果】
【００２１】
以上説明したように、本発明によれば、容量素子と拡散層との接続安定性を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、ＤＲＡＭセルとロジック回路とが混載された半導体装置を例に、図面を用いて説明する。なお、すべての図面において、共通する構成要素には同じ符号を付し、適宜説明を省略する。
【００２３】
（第一の実施形態）
本実施形態は、ＤＲＡＭセルの容量部およびビット線と拡散層との接続に、シリコンプラグとシリサイド層を備える接続プラグを用いた半導体装置に関する。図１は、本実施形態に係る半導体装置の構成を示す断面図である。
【００２４】
図１に示した半導体装置１００は、メモリ領域（ＤＲＡＭ部１０２）を含み、ＤＲＡＭ部１０２に、シリコン基板１０１内に形成された第１の拡散層（第１拡散層１０８）と、上部電極（メタル上部電極１２８）と、容量絶縁膜１２６と、下部電極（メタル下部電極１２４）とからなり、シリコン基板１０１上に形成されたＭＩＭ容量１２２と、第１拡散層１０８とメタル下部電極１２４とを電気的に接続する第１の接続プラグ（第１シリコンプラグ１１２、第１シリサイド層１４６）と、を含む。
第１拡散層１０８は、ＤＲＡＭ部１０２に設けられたトランジスタのソース／ドレイン層であり、ＭＩＭ容量１２２に接続される拡散層である。
ＤＲＡＭ部１０２は、ＤＲＡＭセルを含んで構成されている。
第１の接続プラグは、第１のシリコンプラグ（第１シリコンプラグ１１２）と、第１シリコンプラグ１１２の上部に接して設けられた第１の接続層（第１シリサイド層１４６）とから構成されるとともに、上面がメタル下部電極１２４に接して設けられ、ＭＩＭ容量１２２に接続されている。
第１シリコンプラグ１１２は、シリコン含有プラグであり、たとえば多結晶シリコンプラグである。
第１シリサイド層１４６は、第１シリコンプラグ１１２と接する面から上部に向かう領域がシリサイド化された構成であり、半導体装置１００のように全体がシリサイド化されていてもよいし、第１シリコンプラグ１１２と接する面を含む一部の領域がシリサイド化されていてもよい。
第１シリサイド層１４６は、第１シリコンプラグ１１２の上部に接して設けられた金属層がシリサイド化された層である。半導体装置１００は、第１拡散層１０８の上部に設けられた第１層間絶縁膜１３０を有し、第１シリサイド層１４６の上面は、第１層間絶縁膜１３０の上面と同一水準に位置している。
下部電極（メタル下部電極１２４）は、シリサイド形成金属を含む。
ＤＲＡＭ部１０２に、シリコン基板１０１上に形成されたゲート電極１１８と、ゲート電極１１８を挟んで第１拡散層１０８の反対側に設けられた第２の拡散層（第２拡散層１０６）と、シリコン基板１０１上に形成されたビット線１３８と、第２拡散層１０６とビット線１３８とを電気的に接続する第２の接続プラグ（第２シリコンプラグ１１３、第２シリサイド層１４７）と、第２の接続プラグの上部に設けられた第１のメタルプラグ（ビットコンタクト１３６）と、をさらに含む。第２拡散層１０６は、ＤＲＡＭ部１０２に設けられたトランジスタのソース／ドレイン層であり、ビット線１３８に接続される拡散層である。
第２の接続プラグは、第２シリコンプラグ１１３と、第２シリコンプラグ１１３の上部に接して設けられた第２の接続層（第２シリサイド層１４７）とから構成されるとともに、上面がビットコンタクト１３６に接続される。
第２シリサイド層１４７は、第２シリコンプラグ１１３の上部に接して設けられた金属層（不図示）がシリサイド化された層である。第２シリサイド層１４７の上面は、第１層間絶縁膜１３０の上面と同一水準に位置する。
半導体装置１００は、ロジック領域（ロジック部１０４）をさらに含み、ロジック部１０４に、シリコン基板１０１内に形成された第３の拡散層（第３拡散層１１７）と、シリコン基板１０１上に形成された配線層（配線１４４が形成された層）と、第３拡散層１１７と配線層中の配線１４４とを接続する第３のメタルプラグ（第１コンタクト１３２）と、を含む。第３拡散層１１７は、ロジック部１０４に設けられたトランジスタのソース／ドレイン層であり、配線１４４に接続される拡散層である。
第３拡散層１１７は、第４のシリサイド層（第４シリサイド層１１４）を介して第１コンタクト１３２に接続されている。
【００２５】
以下、図１を参照して半導体装置１００の構成をさらに詳細に説明する。
半導体装置１００は、ＤＲＡＭ部１０２とロジック部１０４を有している。
【００２６】
ＤＲＡＭ部１０２において、半導体装置１００は、素子分離領域１１０を有するシリコン基板１０１内に形成された、第１拡散層１０８および第２拡散層１０６と、シリコン基板１０１上に形成されたゲート酸化膜１１６およびゲート電極１１８と、ゲート電極１１８の側壁に形成されたサイドウォール膜１０９と、を有する。また、半導体装置１００は、ＤＲＡＭ部１０２において、ゲート電極１１８上に形成されたシリコン窒化膜１２０と、第１層間絶縁膜１３０を貫通し、第１拡散層１０８に接続されている第１シリコンプラグ１１２と、第１シリコンプラグ１１２の上面に設けられた第１シリサイド層１４６と、メタル下部電極１２４と容量絶縁膜１２６とメタル上部電極１２８からなり、第１シリサイド層１４６を介して第１シリコンプラグ１１２に接続されているＭＩＭ容量１２２と、を有する。また、ＤＲＡＭ部１０２において、半導体装置１００は、第２層間絶縁膜１３４および第３層間絶縁膜１３５を貫通し、第１シリコンプラグ１１２を介して第２拡散層１０６に接続されているビットコンタクト１３６と、ビットコンタクト１３６に接続されているビット線１３８を有している。
【００２７】
また、ロジック部１０４において、半導体装置１００は、素子分離領域１１０を有するシリコン基板１０１内に形成された第３拡散層１１７と、第３拡散層１１７上に形成された第４シリサイド層１１４と、シリコン基板１０１上に形成されたゲート酸化膜１１６およびゲート電極１１８と、ゲート電極１１８の側壁に形成されたサイドウォール膜１０９と、を有する。また、半導体装置１００は、ロジック部１０４において、ゲート電極１１８上に形成されたシリコン窒化膜１２０と、第１層間絶縁膜１３０、第２層間絶縁膜１３４および第３層間絶縁膜１３５を貫通し、第４シリサイド層１１４を介して第３拡散層１１７に接続されている第１コンタクト１３２と、第４層間絶縁膜１４０を貫通し、第１コンタクト１３２に接続されている第２コンタクト１４２と、第４層間絶縁膜１４０上に形成され、第２コンタクト１４２と接続されている配線１４４とを有している。
【００２８】
第１シリコンプラグ１１２および第２シリコンプラグ１１３は、たとえば、多結晶シリコンにより構成される。ＤＲＡＭ部１０２において、第１シリコンプラグ１１２は、ＭＩＭ容量１２２のメタル下部電極１２４と第１拡散層１０８とを接続し、第２シリコンプラグ１１３は、ビットコンタクト１３６と第２拡散層１０６とを接続する。
【００２９】
第１シリコンプラグ１１２および第２シリコンプラグ１１３の上部は、シリサイド化されて、それぞれ、第１シリサイド層１４６および第２シリサイド層１４７となっている。第１シリサイド層１４６および第２シリサイド層１４７の上面と第１層間絶縁膜１３０の上面とは、略同一水準に位置している。
【００３０】
第１シリサイド層１４６および第２シリサイド層１４７の厚さは、たとえば１０ｎｍ以上、好ましくは５０ｎｍ以上とする。こうすることにより、メタル下部電極１２４およびビットコンタクト１３６の底面で後工程において生じる不具合をより一層効果的に抑制することができる。
【００３１】
ＭＩＭ容量１２２の下部電極であるメタル下部電極１２４は、構成元素として、たとえばシリサイド形成金属元素を有する。このような元素としては、たとえば、Ｔｉ、Ｔａ、Ｗ等の高融点金属や、Ｃｏ、Ｎｉ等の金属が挙げられる。これらの元素はＳｉと反応しやすいので、本実施形態のように予めメタル下部電極１２４の底部に第１シリサイド層１４６を設けておくことにより、メタル下部電極１２４の製造工程中の劣化を好適に抑制することができる。これにより、ＭＩＭ容量１２２を安定的に形成することができる。メタル下部電極１２４は、たとえばこうした金属からなる膜とする。さらに具体的には、メタル下部電極１２４の材料を、Ｔｉ、Ｃｏ、Ｎｉまたはこれらの積層膜とすることができる。また、メタル下部電極１２４に代えて、ＴｉＮ等、これらの金属の窒化膜を用いることもできる。メタル下部電極１２４は、一つの膜から構成されてもよいし、複数の膜が積層されていてもよい。
【００３２】
また、容量絶縁膜１２６としては、たとえばＴａ2Ｏ5膜等の高誘電率膜を用いることができる。
【００３３】
また、メタル上部電極１２８の材料は、たとえばメタル下部電極１２４に用いられる材料とすることができる。メタル上部電極１２８の材料は、メタル下部電極１２４と同じ材料としても異なる材料としてもよい。
【００３４】
次に、図４（ａ）〜図４（ｃ）を参照して、図１に示された半導体装置１００の製造フローを説明する。図４（ａ）〜図４（ｃ）は、半導体装置１００の製造工程を示す断面図である。
本実施形態の製造方法は、ＭＩＭ容量１２２を有するＤＲＡＭ部１０２を含む半導体装置の製造方法であって、製造工程として、
ステップ１０１：シリコン基板１０１に素子分離領域１１０を形成し、メモリ形成領域（ＤＲＡＭ部１０２形成領域）を含む複数の素子領域を形成する工程、
ステップ１０３：メモリ形成領域に、ゲート電極１１８とゲート電極１１８の両脇に設けられた第１拡散層１０８および第２拡散層１０６とを含むトランジスタを形成する工程、
ステップ１０５：シリコン基板１０１の上部に第１層間絶縁膜１３０を形成する工程、
ステップ１０７：ＤＲＡＭ部１０２形成領域に、第１層間絶縁膜１３０を貫通し、第１拡散層１０８に達する第１の開口部（不図示）を形成し、第１の開口部内に、第１拡散層１０８に接続される第１シリコンプラグ１１２を形成する工程、
ステップ１０９：第１シリコンプラグ１１２の上部に金属層（不図示）を形成し、熱処理によって第１シリコンプラグ１１２と金属層とを反応させ、第１の開口部の内部において、第１シリコンプラグ１１２の上部に、第１シリサイド層１４６を形成する工程、および
ステップ１１１：ＤＲＡＭ部１０２形成領域において、第１シリサイド層１４６に接続するように、ＭＩＭ容量１２２を構成するメタル下部電極１２４を形成し、メタル下部電極１２４上に容量絶縁膜１２６とメタル上部電極１２８とをこの順に形成してＭＩＭ容量１２２を形成する工程、
を含む。
ステップ１０７において、第１シリコンプラグ１１２を形成する工程は、第１の開口部の上部を残して第１の開口部内にシリコン含有膜を埋設する工程を含む。
ステップ１０９において、第１シリサイド層１４６を形成する工程は、第１の開口部を埋め込むように金属層（不図示）を形成し、熱処理によって第１シリコンプラグ１１２と金属層とを反応させ、第１の開口部内において、第１シリコンプラグ１１２の上部の少なくとも一部に第１シリサイド層１４６を形成する工程を含む。
また、ステップ１０７において、第１シリコンプラグ１１２を形成する工程は、第１拡散層１０８および第２拡散層１０６の上部に、それぞれ、第１シリコンプラグ１１２および第２シリコンプラグ１１３を同時に形成する工程である。
ステップ１０９において、第１シリサイド層１４６を形成する前記工程が、第１シリコンプラグ１１２および第２シリコンプラグ１１３の上部に、それぞれ、第１シリサイド層１４６および第２シリサイド層１４７を同時に形成する工程である。
上記の説明において、ステップ１０１〜ステップ１０３は図４（ａ）に対応しており、ステップ１０５〜ステップ１０７は図４（ｂ）に対応しており、ステップ１０９は図４（ｃ）に対応している。
本実施形態の製造方法は、さらに以下のステップを含む。
ステップ１１３：ＭＩＭ容量１２２を支持する第２層間絶縁膜１３４を形成する工程、
ステップ１１５：ＭＩＭ容量１２２をカバーする第３層間絶縁膜１３５を形成する工程、
ステップ１１７：ＤＲＡＭ部１０２形成領域において、第３層間絶縁膜１３５と第２層間絶縁膜１３４とを貫通し、第２シリサイド層１４７に到達する第２の開口部（不図示）を形成する工程、
ステップ１１９：第２の開口部の内部に埋め込まれたビットコンタクト１３６を形成する工程、および
ステップ１２１：ＤＲＡＭ部１０２形成領域において、ビットコンタクト１３６に接続されるビット線１３８を形成する工程。
上記の説明において、ステップ１１３〜ステップ１１５は図４（ｃ）に対応しており、ステップ１１７〜ステップ１２１は図１に対応している。
また、半導体装置１００の製造方法において、半導体装置１００は、ロジック部１０４をさらに含み、以下の工程をさらに含む。
ステップ１２３：ロジック部１０４形成領域において、シリコン基板１０１上に第３拡散層１１７を形成し、第３拡散層１１７の上部をシリサイド化して第４のシリサイド層（第４シリサイド層１１４）を形成する工程、および
ステップ１２５：ロジック部１０４形成領域において、第３層間絶縁膜１３５と第２層間絶縁膜１３４と第１層間絶縁膜１３０とを貫通し、第４シリサイド層１１４に達する第４の開口部（不図示）を形成する工程、
ステップ１２７：第４の開口部の内部に埋め込まれた第１コンタクト１３２を形成する工程、および
ステップ１２９：ロジック部１０４形成領域において、第１コンタクト１３２に接続する配線１４４を形成する工程。
上記の説明において、ステップ１２３は図４（ａ）に対応しており、ステップ１２５〜ステップ１２９は図１に対応している。
【００３５】
以下、図４（ａ）〜図４（ｃ）を参照して、半導体装置１００の製造方法をさらに詳細に説明する。
まず、シリコン基板１０１に、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）等により素子分離領域１１０を形成し、素子分離領域１１０で分離された素子領域にゲート酸化膜１１６を形成する。その後、ゲート酸化膜１１６上に多結晶シリコンを堆積して所定のパターニングを行い、ゲート電極１１８を形成し、ゲート電極１１８の側壁にサイドウォール膜１０９を形成する。
【００３６】
次いで、ゲート電極１１８およびサイドウォール膜１０９をマスクにして、イオン注入を行うことによって、第２拡散層１０６、第１拡散層１０８および第３拡散層１１７を形成する。これらの拡散層は、ＤＲＡＭ部１０２またはロジック部１０４のソース・ドレイン層として機能し、たとえば、ＬＤＤ（ｌｉｇｈｔｌｙ−ｄｏｐｅｄ  ｄｒａｉｎ）構造を適用することができる。
【００３７】
さらに、第３拡散層１１７上に選択的に第４シリサイド層１１４を形成する。そして、エッチングストッパー用に、全面にシリコン窒化膜１２０を形成し、図４（ａ）の構造を得る。
【００３８】
次に、シリコン基板１０１の上面全面に第１層間絶縁膜１３０を形成し、平坦化処理を行った後に、ＤＲＡＭ部１０２の第２拡散層１０６および第１拡散層１０８上に、接続孔となる開口部（不図示）を形成し、開口部内に多結晶シリコン膜を埋め込む。
【００３９】
埋め込み後、エッチバックまたはＣＭＰを用いて、第１層間絶縁膜１３０の上部および孔内の一部の多結晶シリコン膜とを除去し、第１シリコンプラグ１１２および第２シリコンプラグ１１３を形成する。このとき、開口部を完全には多結晶シリコン膜を埋設せずに、第１シリコンプラグ１１２および第２シリコンプラグ１１３の上面が第１層間絶縁膜１３０の上面よりも後退したリセス状とする。
【００４０】
また、第１シリコンプラグ１１２および第２シリコンプラグ１１３内の不純物の添加量が所定量以下、たとえば５ｅ１４ａｔｏｍ／ｃｍ3以下の場合には、第１シリコンプラグ１１２および第２シリコンプラグ１１３を形成した後、イオン注入などにより、第１シリコンプラグ１１２および第２シリコンプラグ１１３に不純物を添加してもよい。その後、ＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）によって、不純物を活性化してもよい。
【００４１】
そして、第１層間絶縁膜１３０の上面全面に金属層を形成し、開口部を完全に埋め込んだ後、熱処理を行って、第１シリコンプラグ１１２および第２シリコンプラグ１１３と金属層とを反応させてシリサイド化し、第１シリコンプラグ１１２および第２シリコンプラグ１１３との界面から上部に向かって、それぞれ、第１シリサイド層１４６および第２シリサイド層１４７を形成する。このとき、本実施形態のように、第１層間絶縁膜１３０に設けられた接続孔内において、第１シリコンプラグ１１２および第２シリコンプラグ１１３の上部の金属層全体をシリサイド化してもよいし、シリコンプラグとの界面からの一部をシリサイド化してもよい。金属層は、シリサイド形成金属を含み、シリサイド形成金属として、たとえば、Ｔｉ、Ｃｏ、およびＮｉが挙げられる。そして、開口部の上部および第１層間絶縁膜１３０上の未反応の金属層を除去して、図４（ｂ）の構造を得る。
【００４２】
つづいて、第１層間絶縁膜１３０の上面全面に第２層間絶縁膜１３４を形成する。第２層間絶縁膜１３４の形成温度は、たとえば６００℃以下とする。そして、第２層間絶縁膜１３４の平坦化処理を行った後に、第１拡散層１０８上に形成された第１シリコンプラグ１１２上に開口部を形成する。その後、全面にメタル下部電極１２４となる金属層を形成する。メタル下部電極１２４の形成温度は、たとえば３００〜４００℃程度とする。つづいて、メタル下部電極１２４に接する容量絶縁膜１２６、およびメタル上部電極１２８となる金属層を順次形成し、既知のリソグラフィー技術およびエッチング技術によって、ＭＩＭ容量１２２を形成する。容量絶縁膜１２６の形成温度は、たとえば４００℃以下とする。また、メタル上部電極１２８の形成温度は、たとえば、３００〜４００℃程度とする。次いで、全面に第３層間絶縁膜１３５を形成し、平坦化処理を行う。こうして、図４（ｃ）の構造を得る。
【００４３】
次いで、ロジック部１０４において、第１層間絶縁膜１３０、第２層間絶縁膜１３４および第３層間絶縁膜１３５を貫通する第１コンタクト１３２用の開口部（不図示）と、ＤＲＡＭ部１０２において、第２層間絶縁膜１３４および第３層間絶縁膜１３５を貫通するビットコンタクト１３６用の開口部（不図示）とを同時に形成する。そして、それぞれの開口部に金属膜を埋め込み、第１コンタクト１３２およびビットコンタクト１３６を形成する。その後、第３層間絶縁膜１３５上に、ビットコンタクト１３６に接続されるビット線１３８を形成する。第１コンタクト１３２およびビットコンタクト１３６の材料は、たとえば、Ｗとすることができる。Ｗ膜の下層に、バリアメタル膜としてＴｉ（上層）／ＴｉＮ（下層）が積層された膜を設けてもよい。
【００４４】
つづいて、全面に第４層間絶縁膜１４０を形成し、平坦化処理を行う。さらに、ロジック部１０４において、第４層間絶縁膜１４０を貫通し、第１コンタクト１３２と接続される第２コンタクト１４２用の開口部（不図示）を形成し、金属膜を埋め込み、第２コンタクト１４２を形成する。そして、第４層間絶縁膜１４０上に、第２コンタクト１４２に接続され配線１４４を含む配線層を形成し、図１の構造を得る。
【００４５】
次に、本実施形態の効果を説明する。
本実施形態においては、ＭＩＭ容量１２２を形成する時点で、第１シリコンプラグ１１２の上部に、シリサイド形成金属を含む接続層が設けられ、この接続層が、前もってシリサイド化されて、第１シリサイド層１４６となっている。このため、メタル下部電極１２４と第１シリコンプラグ１１２とを第１シリサイド層１４６を介して接続することができるため、こられが直接接して設けられた場合に比べて、安定した接触抵抗を得ることができる。
【００４６】
また、メタル下部電極１２４が前述したシリサイド形成金属を含むため、背景技術の項で前述した特許文献２のように、下部電極にＲｕを用いる場合に比べて、メタル下部電極１２４とメタル下部電極１２４の下部に設けられてこれに接続される第１シリコンプラグ１１２との接続安定性を向上させることができる。よって、ＭＩＭ容量１２２の特性の劣化をさらに効果的に抑制することができる。
【００４７】
また、本実施形態では、ＭＩＭ容量１２２形成以降の熱処理の温度条件を、たとえば６００℃以下と低温化している。これにより、第１シリサイド層１４６とメタル下部電極１２４と間にバリメタル層を形成することが不要になる。このため、コンタクト抵抗に含まれる接触抵抗が、メタル下部電極１２４／第１シリサイド層１４６の接触抵抗、第１シリサイド層１４６／第１シリコンプラグ１１２の接触抵抗になるので、特許文献２の構成に比べて、コンタクト抵抗の上昇を抑えることができる。さらに、コンタクトプラグを第１シリコンプラグ１１２と接続層すなわち第１シリサイド層１４６との２層構造にすることによって、特許文献２の構成と比較して、さらに製造工程数を減少させて、簡素化することができる。
【００４８】
また、従来の構成においては、メタル下部電極１２４のシリサイド反応の影響が及ばないように、メタル下部電極２２４の膜厚を厚くすると、容量部の表面積を減少させることになるため、容量値の減少を引き起こすことになった。これに対し、本実施形態では、メタル下部電極１２４の上部に、接続層として機能する第１シリサイド層１４６が設けられているため、メタル下部電極１２４の膜厚を厚くする必要がなく、ＭＩＭ容量１２２の容量をさらに好適に確保することができる。
【００４９】
なお、本実施形態および以下の実施形態では、第１シリコンプラグ１１２に接して設けられた接続層の全体がシリサイド化されて第１シリサイド層１４６となっている場合を例示するが、第１シリコンプラグ１１２および他のシリコンプラグの上部において開口部中に埋設された金属層は、少なくとも第１シリコンプラグ１１２の上面がシリサイド化された構成となっていればよく、上部がシリサイド化されていなくてもよい。
【００５０】
以下の実施形態においては、第一の実施形態と異なる部分を中心に説明する。
【００５１】
（第二の実施形態）
第一の実施形態では、ＤＲＡＭセルの容量部およびビット線と拡散層との接続に、シリコンプラグおよびシリサイド層を備える接続プラグを用いたが、ＤＲＡＭセルの容量部にのみ、拡散層との接続に、シリコンプラグおよびシリサイド層を備える接続プラグを用いてもよい。本実施形態は、このような構成の半導体装置に関する。
【００５２】
図２は、本実施形態の半導体装置の構成を示す断面図である。
半導体装置１５０は、ＤＲＡＭ部１０２に、シリコン基板１０１上に形成されたゲート電極１１８と、ゲート電極１１８を挟んで第１拡散層１０８の反対側に設けられた第２の拡散層（第２拡散層１０６）と、シリコン基板１０１上に形成されたビット線１３８と、ビット線１３８と第２拡散層１０６とを接続する第２のメタルプラグ（ビットコンタクト１３７）とを含む。
【００５３】
図２に示した半導体装置１５０は、第一の実施形態に記載の半導体装置１００（図１）と比較して、ビット線１３８が、メタルプラグで埋め込まれたビットコンタクト１３７を介して第２拡散層１０６に電気的に接続されている点が異なる。
【００５４】
第１拡散層１０８は、容量部に蓄積した電荷をできるだけ長く保持する必要があるので、拡散層リーク、つまり第１拡散層１０８からシリコン基板１０１に流れるリーク電流の規格は厳しく、第１拡散層１０８は第１シリコンプラグ１１２に接触することが望ましい。
【００５５】
一方、ビット線１３８に電気的に接続される拡散層１０６は、ＭＩＭ容量１２２に電気的に接続される第１拡散層１０８と比較して拡散層リークの規格が緩く、第２拡散層１０６が直接メタルプラグと接触していてもよいので、図２に示した構成をとることができる。図２に示した構成とすることにより、ビット線１３８と第２拡散層１０６との間のコンタクト抵抗をより一層効果的に低下させることができる。
【００５６】
本実施形態によれば、第２拡散層１０６に、ビットコンタクト１３７が接続されており、ビットコンタクト１３７は、ロジック部１０４において、第３拡散層１１７に接続される第１コンタクト１３２と同層に形成されている。また、これらを同一材料とすることができる。このため、ＤＲＡＭ部１０２のビットコンタクト１３７とロジック部１０４の第１コンタクト１３２とを同時に形成することができるため、製造工程をさらに簡素化することができる。
【００５７】
半導体装置１５０の製造方法は、第一の実施形態におけるステップ１１３およびステップ１１５を含む。また、以下のステップをさらに含む。
ステップ１４１：ＤＲＡＭ部１０２形成領域において、第３層間絶縁膜１３５と第２層間絶縁膜１３４と第１層間絶縁膜１３０とを貫通し、第２拡散層１０６に到達する第３の開口部（不図示）を形成する工程、
ステップ１４３：第３の開口部の内部に埋め込まれたビットコンタクト１３７を形成する工程、および
ステップ１４５：ＤＲＡＭ部１０２形成領域において、ビットコンタクト１３７に接続されるビット線１３８を形成する工程。
【００５８】
本実施形態の半導体装置１５０の製造工程には、ビットコンタクト１３７の形成方法を除いては、第一の実施形態で説明した製造工程を用いることができる。ビットコンタクト１３７を形成する際には、ビットコンタクト１３７用の開口部（不図示）を、第１層間絶縁膜１３０、第２層間絶縁膜１３４および第３層間絶縁膜１３５を貫通して第２拡散層１０６に到達するように形成する。そして、開口部にメタルプラグが埋め込まれる。このとき、ビットコンタクト１３７は第１コンタクト１３２と同時に形成される。
【００５９】
なお、本実施形態において、ビットコンタクト１３７の底部にも第４シリサイド層１１４が設けられており、ビットコンタクト１３７が第４シリサイド層１１４を介して第２拡散層１０６に接続されていてもよい。
【００６０】
（第三の実施形態）
第一の実施形態では、ＤＲＡＭセルの容量部およびビット線と拡散層との接続に、シリコンプラグおよびシリサイド層を備える接続プラグを用いたが、さらに、ロジック部１０４において、トランジスタの拡散層に接続されるプラグとして、シリコンプラグおよびシリサイド層を備える接続プラグを用いてもよい。本実施形態は、このような構成の半導体装置に関する。
【００６１】
図３は、本実施形態の半導体装置の構成を示す断面図である。
半導体装置１５２は、ロジック部１０４に、シリコン基板１０１内に形成された第３の拡散層（第３拡散層１１７）と、シリコン基板１０１上に形成された配線１４４を形成する層と、を含む。
第３拡散層１１７と配線１４４とは、第３の接続プラグ（第３シリコンプラグ１１５、第３シリサイド層１４９）と第３の接続プラグの上部に設けられた第４のメタルプラグ（第１コンタクト１３３）とによって接続される。
第３の接続プラグは、第３のシリコンプラグ（第３シリコンプラグ１１５）と、第３シリコンプラグ１１５の上部に接して設けられた第３の接続層（第３シリサイド層１４９）とから構成されるとともに、上面が第１コンタクト１３３に接続される。
第３シリサイド層１４９は、第３シリコンプラグ１１５の上部に接して設けられた金属層（不図示）がシリサイド化された層である。
【００６２】
図３に示した半導体装置１５２は、第一の実施形態に記載の半導体装置１００（図１）と比較して、ロジック部１０４においても、第１コンタクト１３３が、上面に第３シリサイド層１４９が設けられた第３シリコンプラグ１１５を介して第３拡散層１１７に電気的に接続されている点が異なる。
【００６３】
第３シリコンプラグ１１５は、たとえば多結晶シリコンプラグである。第３シリサイド層１４９は、第１コンタクト１３３に接している。第３シリサイド層１４９の上面は、第１層間絶縁膜１３０の上面と同一水準に位置する。第１コンタクト１３３は、たとえば高誘電金属等の金属またはその窒化物から構成される。
【００６４】
たとえば、ロジック部１０４において、第３拡散層１１７が浅くなってきた場合、本実施形態の構成を好適に用いることができる。こうすることにより、ロジック部１０４の拡散層リークをより一層効果的に低減させることができる。よって、拡散層リークが、ロジック部１０４の素子特性に影響を及ぼすことを抑制できる。
【００６５】
次に、本実施形態の半導体装置１５２の製造方法を説明する。
本実施形態においては、第１の実施形態で説明したステップ１０７の第１シリコンプラグ１１２を形成する工程は、第１拡散層１０８および第３拡散層１１７の上部に、それぞれ、第１シリコンプラグ１１２および第３シリコンプラグ１１５を同時に形成する工程になっている。
また、本実施形態においては、第１の実施形態で説明したステップ１０９の第１シリサイド層１４６を形成する工程は、第１シリコンプラグ１１２および第３シリコンプラグ１１５の上部に、それぞれ、第１シリサイド層１４６および第３シリサイド層１４９を同時に形成する工程になっている。
また、本実施形態の製造方法は、以下のステップをさらに有する。
ステップ１５１：ロジック部１０４形成領域において、第３層間絶縁膜１３５と第２層間絶縁膜１３４とを貫通し、第３シリサイド層１４９に達する第５の開口部（不図示）を形成する工程、
ステップ１５３：第５の開口部の内部に埋め込まれた第４のメタルプラグ（第１コンタクト１３３）で埋め込む工程、および
ステップ１５５：ロジック部１０４形成領域において、第１コンタクト１３３に接続する配線１４４を形成する工程。
【００６６】
本実施形態の半導体装置１５２の製造工程には、第１コンタクト１３３の形成方法を除いては、第一の実施形態で説明した製造工程を用いることができる。第１コンタクト１３３を形成する際には、第１コンタクト１３３用の開口部を、第２層間絶縁膜１３４および第３層間絶縁膜１３５を貫通して第３シリサイド層１４９に到達するように形成する。そして、開口部にたとえばＷ等の高融点金属膜を埋め込み、第１コンタクト１３３としてメタルプラグを形成する。
【００６７】
半導体装置１５２においては、第３拡散層１１７に、第３シリコンプラグ１１５、第３シリサイド層１４９、および第１コンタクト１３３がこの順に接続されており、これらは、それぞれ、ＤＲＡＭ部１０２において、第２拡散層１０６に接続される第２シリコンプラグ１１３、第２シリサイド層１４７、およびビットコンタクト１３６と同層に形成されている。また、これらを同一材料とすることができる。このため、これらを同時に形成することができるため、製造工程をさらに簡素化することができる。
【００６８】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記の任意の組み合わせや上記以外の様々な構成を採用することもできる。
【００６９】
たとえば、以上の実施形態において、ＭＩＭ容量１２２は、シリンダ構造、スタック構造、ＣＯＢ（Capacitor over Bitline）構造、ＣＵＢ（Capacitor under Bitline）構造のいずれであってもよい。
また、第３の実施形態において、ビット線１３８と第２拡散層１０６との接続を、第２の実施形態と同様にビットコンタクト１３７のみでおこなってもよい。
【００７０】
また、以上においては、第１シリコンプラグ１１２および第１シリサイド層１４６を形成する際に、接続孔中に多結晶シリコン膜を形成した後、孔内の一部を残して孔の外部に設けられた多結晶シリコン膜を除去し、金属層を形成したが、接続孔中に多結晶シリコン膜を形成した後、第１シリサイド層１４６が接続孔の内部に形成される条件で連続してシリサイド化を行い、その後、接続孔の外部に設けられたシリサイド層を除去してもよい。
【００７１】
第１層間絶縁膜１３０から第４層間絶縁膜１４０までの各絶縁膜は、いずれも積層膜であってもよい。
【００７２】
また、以上の実施形態において、容量絶縁膜１２６の材料としては、たとえば他に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、またはＴａのうち一または二以上の金属元素を含む酸化物またはシリケートとすることができる。
【００７３】
また、エッチングストッパー膜としては、上述のシリコン窒化膜１２０以外にも種々のものを用いることができる。たとえばＳｉＣＮ膜またはＳｉＯＮ膜等の窒素を含む膜を用いることができる。
【００７４】
また、ＤＲＡＭ部１０２の周辺領域にビット線１３８を延長してもよい。たとえば、ロジック部１０４の回路部材としてビット線１３８を用いてもよい。
【図面の簡単な説明】
【００７５】
【図１】第一の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第二の実施形態に係る半導体装置の構成を示す断面図である。
【図３】第三の実施形態に係る半導体装置の構成を示す断面図である。
【図４】図１の半導体装置の製造工程を説明する断面図である。
【図５】従来の半導体装置の構成を示す断面図である。
【図６】図５の従来の半導体装置の製造工程を説明する断面図である。
【符号の説明】
【００７６】
１００  半導体装置
１０１  シリコン基板
１０２  ＤＲＡＭ部
１０４  ロジック部
１０６  第２拡散層
１０８  第１拡散層
１０９  サイドウォール膜
１１０  素子分離領域
１１２  第１シリコンプラグ
１１３  第２シリコンプラグ
１１４  第４シリサイド層
１１５  第３シリコンプラグ
１１６  ゲート酸化膜
１１７  第３拡散層
１１８  ゲート電極
１２０  シリコン窒化膜
１２２  ＭＩＭ容量
１２４  メタル下部電極
１２６  容量絶縁膜
１２８  メタル上部電極
１３０  第１層間絶縁膜
１３２  第１コンタクト
１３３  第１コンタクト
１３４  第２層間絶縁膜
１３５  第３層間絶縁膜
１３６  ビットコンタクト
１３７  ビットコンタクト
１３８  ビット線
１４０  第４層間絶縁膜
１４２  第２コンタクト
１４４  配線
１４６  第１シリサイド層
１４７  第２シリサイド層
１４９  第３シリサイド層
１５０  半導体装置
１５２  半導体装置
２００  半導体装置
２０１  シリコン基板
２０２  ＤＲＡＭ部
２０４  ロジック部
２０６  第２拡散層
２０８  第１拡散層
２０９  サイドウォール膜
２１０  素子分離領域
２１２  シリコンプラグ
２１４  シリサイド層
２１６  ゲート酸化膜
２１７  第３拡散層
２１８  ゲート電極
２２０  シリコン窒化膜
２２２  ＭＩＭ容量
２２４  メタル下部電極
２２６  容量絶縁膜
２２８  メタル上部電極
２３０  第１層間絶縁膜
２３２  第１コンタクト
２３４  第２層間絶縁膜
２３５  第３層間絶縁膜
２３６  ビットコンタクト
２３８  ビット線
２４０  第４層間絶縁膜
２４２  第２コンタクト
２４４  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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