(57)【要約】【課題】  バイアス電流を増加させることなく、低い出力抵抗と十分な直流利得とを両立することができる差動増幅回路およびその差動増幅回路を用いたシリーズレギュレータを提供する。【解決手段】  差動増幅回路２は、２つのＮＭＯＳトランジスタＭ２，Ｍ３からなる差動対（ソースカップルドペア），ＮＭＯＳトランジスタＭ５，およびＰＭＯＳトランジスタＭ６，Ｍ７からなるカレントミラー回路で構成される差動入力段と、ゲート・ドレイン間に抵抗Ｒ３が接続され、そのドレインが節点Ｙに接続されるＰＭＯＳトランジスタＭ８およびこのトランジスタＭ８に定電流Ｉに比例する電流を供給するＮＭＯＳトランジスタＭ９で構成される増幅段とを備えている。【選択図】  図１
2006318327.tif 000002
【特許請求の範囲】
【請求項１】
負荷に対して安定した出力電圧を供給するシリーズレギュレータにおいて、
制御信号に基づいて、前記出力電圧を供給する出力制御トランジスタと、
前記出力電圧を分圧して分圧電圧を出力する分圧回路と、
予め設定される基準電圧と前記分圧電圧との差分の差分電圧に応じた前記制御信号を出力する差動増幅回路と、を備え、
該差動増幅回路は前記基準電圧と前記分圧電圧が入力されて前記差分電圧を検出するソースカップルドペア構成の差動入力段と、
ゲート・ドレイン間に所定の抵抗が接続されたＭＯＳトランジスタと定電流回路が直列に接続された増幅段と、を有し、
前記差動入力段の出力部と前記ＭＯＳトランジスタのゲートが接続され、前記ＭＯＳトランジスタと前記定電流回路との接続部を前記増幅段の出力端子とすることを特徴とするシリーズレギュレータ。
【請求項２】
差動信号を出力する差動増幅回路において、
入力される２つの電圧の差分の差分電圧を検出するソースカップルドペア構成の差動入力段と、
ゲート・ドレイン間に所定の抵抗が接続されたＭＯＳトランジスタと定電流回路が直列に接続された増幅段と、を有し、
前記差動入力段の出力部と前記ＭＯＳトランジスタのゲートが接続され、前記ＭＯＳトランジスタと前記定電流回路との接続部を前記増幅段の出力端子とすることを特徴とする差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動増幅回路およびシリーズレギュレータに関し、特に負荷に対して安定した出力電圧を供給するために用いられる差動増幅回路およびシリーズレギュレータに関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Personal Digital Assistant）等の電子機器に使用される電源は、その電子部品の増加に伴い、広範囲の出力電圧と負荷電流とに対応する必要性が求められている。
【０００３】
この電源を構成するシリーズレギュレータ電源回路の一例として、低ドロップアウトを実現するために、出力制御トランジスタ（パストランジスタ）にＭＯＳ−ＦＥＴ（以下ＭＯＳトランジスタという）を用いた、ＬＤＯ（Low Dropout Voltage Regulator；低ドロップアウト・リニア・レギュレータ）が使用されている（例えば、特許文献１参照）。
【０００４】
図８は、従来のシリーズレギュレータを示す回路図である。
なお、図８の各トランジスタの近傍に配置されている数字は、トランジスタの個数・サイズ（ｍ［個］×Ｗ（ゲート幅）［μｍ］／Ｌ（ゲート長）［μｍ］）を示す。この数字については、後に詳述する。
【０００５】
シリーズレギュレータ９０は、電源電圧ＶIN90が入力されて安定した出力電圧ＶOUT90を出力する出力制御トランジスタＭ９１と、分圧抵抗Ｒ９１，Ｒ９２、ＮＭＯＳトランジスタＭ９２，Ｍ９３，Ｍ９５およびＰＭＯＳトランジスタＭ９６，Ｍ９７で構成される差動入力段と、ＮＭＯＳトランジスタＭ９４とを有している。また、ＰＭＯＳトランジスタＭ９６，Ｍ９７およびＮＭＯＳトランジスタＭ９４，Ｍ９５はそれぞれカレントミラー回路を構成していて、ＮＭＯＳトランジスタＭ９４，Ｍ９５で構成されるカレントミラー回路は電流Ｉ90に比例した電流を差動入力段に供給する定電流回路となっている。なお、差動入力段の差動対となるＮＭＯＳトランジスタＭ９２およびＮＭＯＳトランジスタＭ９３については、２つのトランジスタのソースが互いに接続されているためソースカップルドペアと呼ばれることもある。
【０００６】
シリーズレギュレータ９０の出力端子ｏｕｔ９０には、負荷抵抗ＲL90および容量ＣL90が接続されている。
この回路では、出力電圧ＶOUT90と基準電圧ＶREF90とが、式（１）
ＶOUT90＝（Ｒ９１＋Ｒ９２）ＶREF90／Ｒ９２・・・（１）
の関係になるように、負帰還がかけられている。このシリーズレギュレータの帰還ループの特性について説明する。
【０００７】
帰還ループ内の主要な極（ポール）は、通常、図８中節点Ｘ９０および節点Ｙ９０に存在する。節点Ｘ９０の極は負荷抵抗ＲL90および容量ＣL90でほぼ決定され、負荷抵抗ＲL90の減少に伴い、高周波側に移動する。
【０００８】
節点Ｙ９０の極が、節点Ｘ９０の極に比べて十分に高い周波数、例えば、直流利得が４０ｄＢの場合、節点Ｙ９０の極が、節点Ｘ９０の極に比べて２桁（＝４０ｄＢ／（２０ｄＢ／ｄｅｃａｄｅ）以上高い周波数でなくなると、節点Ｘ９０のＵＧ周波数（帰還ループのオープンループゲインが１（０ｄＢ）になる周波数）より低い周波数で節点Ｘ９０による位相遅れに節点Ｙ９０による位相遅れが重なり、位相余裕が極度に減少し、安定性が損なわれる。従って、節点Ｙ９０の極は、必要とされる出力電流および直流利得に応じて高い周波数にしておく必要がある。
【０００９】
節点Ｙ９０の極は、節点Ｙ９０の出力抵抗Ｒｙ９０と出力制御トランジスタＭ９１のゲート容量Ｃｇｓ９０に略等しい容量Ｃｙ９０（節点Ｙに接続されている全容量成分）との積で定まる。出力制御トランジスタＭ９１のデバイスのサイズは、シリーズレギュレータの電流供給能力によって決まるため、そのサイズを変更することは難しい。よって、節点Ｙ９０の極を高い周波数に配置するためには、出力抵抗Ｒｙ９０を小さくする必要がある。
【００１０】
図９は、従来の別のシリーズレギュレータを示す回路図である。
なお、図８と同じ部分には、同じ符号を用いる。
シリーズレギュレータ９０ａは、抵抗Ｒ９６，Ｒ９７を有している。
【００１１】
出力抵抗Ｒｙ９０に関しては、出力制御トランジスタＭ９１のバイアス電流とデバイスのチャネル長Ｌとによって調整するのが難しい場合であっても、図９に示すように、互いに抵抗値の等しい抵抗Ｒ９６，Ｒ９７を設けることにより、Ｒｙ９０≒Ｒ９７に調整することができる。
【特許文献１】特開２００２−２５８９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、出力抵抗Ｒｙ９０を小さくすると、出力抵抗Ｒｙ９０とトランジスタＭ９２，Ｍ９３で構成される差動対のトランスコンダクタンスｇｍ９０の積、ｇｍ９０・Ｒｙ９０によって決まる差動増幅段の直流利得が小さくなってしまうという問題がある。例えば、出力抵抗Ｒｙ９０を１桁小さくした場合、差動増幅段の直流利得を維持するためには、差動対のトランスコンダクタンスｇｍ９０を１桁大きくする必要がある。トランスコンダクタンスｇｍ９０を１桁大きくするためには、トランジスタＭ９２，Ｍ９３の電圧−電流特性が２乗則に従うとすると、デバイスサイズを変えない場合には、バイアス電流を２桁増やす必要があり、トランジスタＭ９２，Ｍ９３のチャネル幅を１桁増やす場合でもバイアス電流を１桁増やす必要がある。
【００１３】
具体的には、トランジスタＭ９２，Ｍ９３のバイアス電流Ｉ90は、それぞれ、式（２）で表される。
Ｉ90＝Ｋ（ＶGS−Ｖｔｈ）2・・・（２）
ここでＫはトランスコンダクタンスパラメータ（定数）を、ＶGSはゲート・ソース間電圧を、Ｖｔｈは、トランジスタＭ９２，Ｍ９３のしきい値電圧をそれぞれ表す。
【００１４】
トランスコンダクタンスｇｍ９０は、式（３）で表される。
ｇｍ９０≡ｄＩ／ｄＶ＝２Ｋ（ＶGS−Ｖｔｈ）・・・（３）
よって、トランスコンダクタンスｇｍ９０を１桁大きくするためには、（ＶGS−Ｖｔｈ）を１桁大きくする必要があるため、式（２）よりバイアス電流Ｉ90は、２桁大きくなる。このため低消費電力化が難しいという問題がある。
【００１５】
特許文献１には低消費電流化を実現することは記載されているが、低い出力抵抗と十分な直流利得とを両立させる増幅回路については記載がない。カレントミラー回路を多用しているため、むしろ逆のものになっている。
【００１６】
本発明はこのような点に鑑みてなされたものであり、バイアス電流を増加させることなく、低い出力抵抗と十分な直流利得とを両立することができる差動増幅回路およびその差動増幅回路を用いたシリーズレギュレータを提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明では上記問題を解決するために、負荷に対して安定した出力電圧を供給するシリーズレギュレータにおいて、制御信号に基づいて、前記出力電圧を供給する出力制御トランジスタと、前記出力電圧を分圧して分圧電圧を出力する分圧回路と、予め設定される基準電圧と前記分圧電圧との差分の差分電圧に応じた前記制御信号を出力する差動増幅回路と、を備え、該差動増幅回路は前記基準電圧と前記分圧電圧が入力されて前記差分電圧を検出するソースカップルドペア構成の差動入力段と、ゲート・ドレイン間に所定の抵抗が接続されたＭＯＳトランジスタと定電流回路が直列に接続された増幅段と、を有し、前記差動入力段の出力部と前記ＭＯＳトランジスタのゲートが接続され、前記ＭＯＳトランジスタと前記定電流回路との接続部を前記増幅段の出力端子とすることを特徴とするシリーズレギュレータが提供される。
【００１８】
このようなシリーズレギュレータによれば、ＭＯＳトランジスタの制御信号が出力されるドレインと、ゲートとの間に所定の抵抗が接続されているため、差動増幅回路の利得に関わらず、増幅段の出力部（出力制御トランジスタへの入力部）の抵抗を小さくすることができる。
【発明の効果】
【００１９】
本発明では、差動増幅回路増幅段中の制御信号が出力されるＭＯＳトランジスタのドレインとゲートとの間に所定の抵抗を接続する構成としているため、増幅段の出力部の抵抗値にかかわらず、差動増幅回路の利得を大きくすることができる。さらに、バイアス電流の増加を防止または抑制することができる。
【００２０】
また、差動増幅回路の利得に影響を及ぼすことなく、出力部の抵抗を小さくすることができるため、出力部の極が高い周波数に配置され、位相余裕が増加する。これにより、高い直流利得を適用することや、重負荷時にも、安定性を確保することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態のシリーズレギュレータを示す回路図である。
シリーズレギュレータ１は、差動増幅回路２と、この差動増幅回路２により制御され、可変抵抗器として動作するＰＭＯＳトランジスタの出力制御トランジスタＭ１と、出力電圧ＶOUTの変動を検出する分圧回路３１と、ループを安定化するために出力制御トランジスタＭ１のドレインに接続される容量ＣLおよび負荷抵抗ＲLで構成される出力段３とを有している。
【００２２】
電源電圧ＶＤＤは、出力制御トランジスタＭ１を通って容量ＣLおよび負荷抵抗ＲLに出力される。
出力制御トランジスタＭ１は、そのゲートが差動増幅回路２の節点Ｙに接続され、ドレインが分圧回路３１および出力電圧ＶOUTが出力されるシリーズレギュレータの出力端子ｏｕｔ１に接続されている。
【００２３】
差動増幅回路２は、２つのＮＭＯＳトランジスタＭ２，Ｍ３からなる差動対（ソースカップルドペア），ＮＭＯＳトランジスタＭ５，およびＰＭＯＳトランジスタＭ６，Ｍ７からなるカレントミラー回路で構成される差動入力段と、ゲート・ドレイン間に抵抗Ｒ３が接続され、そのドレインが節点Ｙに接続されるＰＭＯＳトランジスタＭ８およびこのトランジスタＭ８に定電流Ｉに比例する電流を供給するＮＭＯＳトランジスタＭ９で構成される増幅段とを備えている。トランジスタＭ８とトランジスタＭ９の接続部は増幅段の出力端子（出力部）となっている。また、トランジスタＭ５はＮＭＯＳトランジスタＭ４とカレントミラーを構成して、差動入力段に定電流Ｉに比例する電流を供給する。
【００２４】
トランジスタＭ２のゲートに接続された入力端子ｉｎ１には、基準電圧ＶREFが供給される。また、トランジスタＭ３のゲートは、分圧回路３１に接続されている。
分圧回路３１は、シリーズレギュレータ１の出力端子ｏｕｔ１とグランドとの間に直列に接続された２つの抵抗Ｒ１，Ｒ２で構成され、この分圧回路３１により分圧された分圧電圧がトランジスタＭ３のゲートに供給される。
【００２５】
次に、シリーズレギュレータ１の動作について説明する。
出力制御トランジスタＭ１は、増幅段から出力される制御信号に基づいて、出力電圧ＶOUTを出力する。
【００２６】
分圧回路３１は、出力電圧ＶOUTを抵抗分圧した分圧電圧をトランジスタＭ３のゲートに入力する。
差動入力段は、分圧電圧と基準電圧ＶREFとを比較し、差分電圧を検出し、差分電圧に応じた電圧や電流を出力する。小信号の場合は出力電流が差分電圧に比例するものになるが、以下、この出力電流に着目して説明を行う。
【００２７】
トランジスタＭ８は、この差動段の出力電流を電圧に変換して制御信号（差動信号）を生成し、出力制御トランジスタＭ１に出力する。この際、基準電圧ＶREFが大きい場合は、出力制御トランジスタＭ１の出力電流が増加して出力電圧ＶOUTが高くなり、分圧電圧が大きい場合は、出力制御トランジスタＭ１の出力電流が抑制され出力電圧ＶOUTが低くなる。
【００２８】
次に、節点Ｙでの出力抵抗と、各素子との関係について説明する。
図２は、差動増幅回路の差動入力段と増幅段との節点間を示す等価回路である。
なお、図２中、ｇｍ８は、トランジスタＭ８のトランスコンダクタンスを示し、Ｉｉｎは、トランジスタＭ２，Ｍ３の差動入力により定まる節点Ｚからの出力電流を示し、Ｖｙは、節点Ｙでの電圧を示し、Ｖｚは、節点Ｚでの電圧を示す。ここでは説明を簡単にするために、節点Ｚに付随する容量成分は小さくてその影響は無視できるものとする。
【００２９】
トランジスタＭ２、Ｍ３、Ｍ５〜Ｍ７で構成される差動回路のトランスコンダクタンスをｇｍｄｉｆとすると、電流Ｉｉｎは、式（４）で表される。
Ｉｉｎ＝ｇｍｄｉｆ・（ＶOUT・Ｒ２（Ｒ１＋Ｒ２）−ＶREF）・・・（４）
また、節点Ｙからは電流が流出しないものとなると、ＩｉｎはトランジスタＭ８のトランスコンダクタンスｇｍ８により流れる電流に等しいことから、電流Ｉｉｎは、式（５）で表される。
【００３０】
Ｉｉｎ＝ｇｍ８・Ｖｚ・・・（５）
一方、電圧Ｖｙは式（６）で表される。
Ｖｙ＝Ｖｚ−Ｒ３・Ｉｉｎ＝（１−Ｒ３・ｇｍ８）Ｖｚ・・・（６）
式（５）を式（６）に代入すると、
Ｖｙ＝（１−Ｒ３・ｇｍ８）・Ｉｉｎ／ｇｍ８・・・（７）
よって、Ｚ→Ｙ間のトランスインピーダンスＺｚｙ＝Ｖｙ／Ｉｉｎは式（８）で与えられる。
【００３１】
Ｚｚｙ＝（１−Ｒ３・ｇｍ８）／ｇｍ８・・・（８）
一方、節点Ｙの出力抵抗をＲｙとすると、抵抗Ｒｙは図２において節点Ｚを開放とし、節点ＹからＩOUTを出力する場合の出力電圧Ｖｙを求め、Ｖｙ／（−ＩOUT）を計算すればよい。この場合、トランジスタＭ８のトランスコンダクタンスｇｍ８により流れる電流が出力電流ＩOUTとなる。トランスコンダクタンスｇｍ８によりＩOUTを発生させるためにはＶｚ＝−ＩOUT／ｇｍ８という電圧が節点Ｚに発生していることになる。そして、節点Ｚが開放であることから抵抗Ｒ３には電流が流れず、従い、抵抗Ｒ３による電圧降下が生じないから、節点Ｙの電位ＶｙはＶｚに等しくなる。以上をまとめると、抵抗Ｒｙは式（９）で表される。
【００３２】
Ｒｙ＝Ｖｙ／（−ＩOUT）＝Ｖｚ／（−ＩOUT）＝１／ｇｍ８・・・（９）
式（９）に示すように、抵抗Ｒｙは、トランスコンダクタンスｇｍ８の逆数で与えられる。
【００３３】
一方、差動増幅回路２の利得は、Ｚ→Ｙ間のトランスインピーダンスＺｚｙとトランジスタＭ２，Ｍ３で構成される差動対のトランスコンダクタンスｇｍａとにより定まり、式（１０）で表される。
【００３４】
Ａ１＝ｇｍａ・（１−Ｒ３・ｇｍ８）／ｇｍ８・・・（１０）
ここで、ｇｍ８を十分大きいものとすると、（１−Ｒ３・ｇｍ８）／ｇｍ８≒−Ｒ３とすることができ、その利得Ａ１は、式（１１）で表される。
【００３５】
Ａ１＝−ｇｍａ・Ｒ３・・・（１１）
以上説明したように、シリーズレギュレータ１によれば、制御信号が出力されるトランジスタＭ８のドレインと、ゲートとの間に抵抗Ｒ３が接続されている。式（９）に示すように、抵抗Ｒ３は抵抗Ｒｙに関係しないため任意の値に設定することができる。よって、式（１１）に示すように、トランスコンダクタンスｇｍａの値を変化させずに抵抗Ｒ３を大きくすることにより、高い利得Ａ１を得ることができる。また、トランスコンダクタンスｇｍａの値を変化させる必要がないため、バイアス電流の増加を防止または抑制することができる。
【００３６】
また、利得Ａ１に関係なく、抵抗Ｒｙを小さくすることができる。その結果、節点Ｙの極を高い周波数に配置することができるため、位相余裕が増加し、負荷抵抗ＲLが大きいときにも（重負荷時にも）安定性を確保することができる。
【００３７】
図３は、図１に示すシリーズレギュレータに関し、具体的なデバイスパラメータを付した実施例を示す回路図である。
なお、図３の各トランジスタの近傍に配置されている数字は、トランジスタの個数・サイズ（ｍ［個］×Ｗ（ゲート幅）［μｍ］／Ｌ（ゲート長）［μｍ］）を示す。また、抵抗Ｒ３の抵抗値は２ＭΩとした。
【００３８】
図４（Ａ）は、第１の実施の形態のシリーズレギュレータにおける帰還ループの特性を示すグラフであり、図４（Ｂ）は、図８に示すシリーズレギュレータにおける帰還ループの特性を示すグラフである。なお、ＲL＝ＲL90＝１５０Ω、出力電流は両者とも１０ｍＡとした（ＶREF＝１．０Ｖ、ＶOUT＝１．５Ｖに相当）。
【００３９】
図４（Ａ）および図４（Ｂ）に示すように、本実施の形態のシリーズレギュレータ１は、シリーズレギュレータ９０に比べて位相余裕を改善でき、高い直流利得を得ることができる。
【００４０】
次に、第２の実施の形態のシリーズレギュレータについて説明する。
図５は、第２の実施の形態のシリーズレギュレータを示す回路図である。
以下、第２の実施の形態のシリーズレギュレータ１ａについて、前述した第１の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【００４１】
シリーズレギュレータ１ａは、差動増幅回路２ａと、出力段３ａとを有している。
差動増幅回路２ａは、ＰＭＯＳトランジスタＭ１５，差動対を構成するＰＭＯＳトランジスタＭ１２，Ｍ１３およびＮＭＯＳトランジスタＭ１６，Ｍ１７からなるカレントミラー回路で構成される差動入力段と、ゲート・ドレイン間に抵抗Ｒ１３が接続され、そのドレインが節点Ｙに接続されるＮＭＯＳトランジスタＭ１８およびこのトランジスタＭ１８に定電流Ｉ１に比例する電流を供給するＰＭＯＳトランジスタＭ１９で構成される第１増幅段と、そのゲートが節点Ｙに接続されるＮＭＯＳトランジスタＭ２０および並列接続されたＰＭＯＳトランジスタＭ２１と抵抗Ｒ４で構成される第２増幅段と、を備えている。ＮＭＯＳトランジスタＭ１８とＰＭＯＳトランジスタＭ１９の接続部は第１増幅段の出力端子（出力部）となっている。また、第２増幅段のＰＭＯＳトランジスタＭ２１は出力制御トランジスタＭ１とカレントミラー回路を構成している。なお、ＰＭＯＳトランジスタＭ１５はＰＭＯＳトランジスタＭ１４とカレントミラーを構成して、差動入力段に定電流Ｉ１に比例する電流を供給する。
【００４２】
シリーズレギュレータ１ａは、第１の実施の形態におけるシリーズレギュレータ１のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替え、さらに第２増幅段を付加した構成となっている。
【００４３】
また、トランジスタＭ１２のゲートには、分圧電圧が供給され、トランジスタＭ１３の入力端子ｉｎ２には、基準電圧ＶREFが供給される。
図６は、比較例のシリーズレギュレータを示す回路図である。
【００４４】
なお、図６では説明をわかりやすくするため、シリーズレギュレータ１ａと同様の部分には、同じ符号を付した。図６に示すシリーズレギュレータ８０は、トランジスタＭ１８、Ｍ１９、抵抗Ｒ１３が無く、従い、増幅段も１段となっている点が異なる。
【００４５】
図７（Ａ）は、第２の実施の形態のシリーズレギュレータにおける帰還ループの特性を示すグラフであり、図７（Ｂ）は、図６に示すシリーズレギュレータにおける帰還ループの特性を示すグラフである。
【００４６】
なお、シリーズレギュレータ１ａおよびシリーズレギュレータ８０ともに、ＲL＝５０Ω（出力電流３０ｍＡ）とした（ＶREF＝１．０Ｖ、ＶOUT＝１．５Ｖに相当）。
図７（Ａ）および図７（Ｂ）に示すように、本実施の形態のシリーズレギュレータ１ａは、シリーズレギュレータ８０に比べて位相余裕を改善でき、高い直流利得を得ることができる。
【００４７】
この第２の実施の形態のシリーズレギュレータ１ａによれば、第１の実施の形態のシリーズレギュレータ１と同様の効果が得られる。
以上、本発明のシリーズレギュレータを、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物が付加されていてもよい。
【００４８】
また、本発明は、前記各実施形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
【図面の簡単な説明】
【００４９】
【図１】第１の実施の形態のシリーズレギュレータを示す回路図である。
【図２】差動増幅回路の差動入力段と増幅段との節点間の等価回路を示す回路図である。
【図３】図１に示す第１の実施の形態のシリーズレギュレータのデバイスパラメータの例を示した実施例を示す回路図である。
【図４】（Ａ）は、第１の実施の形態のシリーズレギュレータにおける帰還ループの特性を示すグラフであり、（Ｂ）は、図８に示すシリーズレギュレータにおける帰還ループの特性を示すグラフである。
【図５】第２の実施の形態のシリーズレギュレータを示す回路図である。
【図６】第２の実施の形態に対する比較例のシリーズレギュレータを示す回路図である。
【図７】（Ａ）は、第２の実施の形態のシリーズレギュレータにおける帰還ループの特性を示すグラフであり、（Ｂ）は、図６に示すシリーズレギュレータにおける帰還ループの特性を示すグラフである。
【図８】従来のシリーズレギュレータを示す回路図である。
【図９】従来の別のシリーズレギュレータを示す回路図である。
【符号の説明】
【００５０】
１、１ａ  シリーズレギュレータ
２、２ａ  差動増幅回路
３１  分圧回路
ＶREF  基準電圧
Ｍ１  出力制御トランジスタ
Ｒ３、Ｒ１３  抵抗
Ｍ８  トランジスタ（ＰＭＯＳトランジスタ）
Ｍ１８  トランジスタ（ＮＭＯＳトランジスタ）
【図１】
2006318327.tif 000003
【図２】
2006318327.tif 000004
【図３】
2006318327.tif 000005
【図４】
2006318327.tif 000006
【図５】
2006318327.tif 000007
【図６】
2006318327.tif 000008
【図７】
2006318327.tif 000009
【図８】
2006318327.tif 000010
【図９】
2006318327.tif 000011