(57)【要約】      （修正有）【課題】小型化および低コスト量産化を実現することが可能な、複数の半導体素子を同時にテストする半導体テスト装置を提供する。【解決手段】サーバ３００からテストプログラムを受信してテストパターン信号と期待値信号を生成して前記半導体素子へ伝送し、前記半導体素子からテストパターン結果信号を受信して前記期待値信号と比較する複数のパターン生成ボード２３０と、複数のソケットおよび前記パターン生成ボード２３０との接続を行うための複数のコネクタを有するＤＵＴボード２１０と、前記複数のパターン生成ボード２３０との接続を行うための複数のコネクタを含み、前記複数のパターン生成ボード２３０を機構的に支持し、前記サーバ３００との接続を行うための通信インターフェース部を含むバックプレーンボード２５０と、前記バックプレーンボード２５０を機構的に支持し、前記バックプレーンボード２５０に電源を供給する電源供給部２７０とを含む。【選択図】図１
2006003361.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体素子を同時にテストする半導体テスト装置であって、
外部のサーバからテストプログラムを受信してテストパターン信号と期待値信号を生成して前記半導体素子へ伝送し、前記半導体素子からテストパターン結果信号を受信して前記期待値信号と比較し、ＤＣテストのためのＤＣテスト信号とＤＣテスト期待値信号 を生成して前記半導体素子へ伝送し、前記半導体素子からＤＣテスト結果信号を受信して前記ＤＣテスト期待値信号と比較する複数のパターン生成ボードと、
前記半導体素子との接続を行うための複数のソケット、および前記パターン生成ボードとの接続を行うための複数のコネクタを含み、前記パターン生成ボードから入力される前記テストパターン信号または前記ＤＣテスト信号を受信して前記半導体素子へ伝送し、前記半導体素子から前記テストパターン結果信号または前記ＤＣテスト結果信号を受信して前記パターン生成ボードへ伝送するＤＵＴ(device under test)ボードと、
前記複数のパターン生成ボードとの接続を行うための複数のコネクタを含み、前記複数のパターン生成ボードを機構的に支持し、前記外部のサーバとの接続を行うための通信インターフェース部を含むバックプレーンボードと、
前記バックプレーンボードを機構的に支持し、前記バックプレーンボードに電源を供給する電源供給部と、
を含むことを特徴とする、複数の半導体素子を同時にテストする半導体テスト装置。
【請求項２】
前記パターン生成ボードは、
前記テストプログラムを受信して前記テストパターン信号および期待値信号を生成して前記半導体素子へ前記テストパターン信号を伝送し、前記半導体素子から前記テストパターン結果信号を受信し、このテストパターン結果信号を前記期待値信号と比較して前記半導体素子の動作をテストするプログラム可能素子と、
ＤＣテストのために前記ＤＣテスト信号とＤＣテスト期待値信号を生成して前記半導体素子へ伝送し、前記半導体素子から前記ＤＣテスト結果信号を受信して前記ＤＣテスト期待値信号と比較するパワー測定部と、
前記テストパターン信号を前記半導体素子へ信号歪みを最小化しながら伝送し、前記半導体素子から前記テストパターン結果信号を受信して前記プログラム可能素子へ伝達するテストパターンインターフェース、前記ＤＣテスト信号を前記半導体素子へ伝送し、前記半導体素子から前記ＤＣテスト結果信号を受信して前記パワー測定部へ伝送するパワーインターフェース、および終端のためのターミネーションインターフェースを備えるＤＵＴインターフェース部と、
クロックを生成して前記プログラム可能素子に提供するクロック生成器と、
同一の位相を有するクロック信号を前記ＤＵＴインターフェース部に伝達する位相固定ループ（ＰＬＬ）と、
前記バックプレーンボードとのインターフェースを提供して前記外部のサーバとの通信を可能とし、前記電源供給部から電源供給を受けるバックプレーンインターフェース部と、
前記プログラム可能素子、前記パワー測定部、前記ＤＵＴインターフェース部、前記クロック生成器、前記ＰＬＬおよび前記バックプレーンインターフェース部の動作を制御する制御部と、
を含むことを特徴とする、請求項１に記載の複数の半導体素子を同時にテストする半導体テスト装置。
【請求項３】
前記制御部は、
ＤＣテストを行う場合には、前記ＤＵＴインターフェース部の前記パワーインターフェースの動作をＯＮに、前記テストパターンインターフェースと前記ターミネーションインターフェースの動作をＯＦＦにそれぞれ制御し、機能テストを行う場合には、前記ＤＵＴインターフェース部の前記パワーインターフェースの動作をＯＦＦに、前記テストパターンインターフェースと前記ターミネーションインターフェースの動作をＯＮにそれぞれ制御する
ことを特徴とする、請求項２に記載の複数の半導体素子を同時にテストする半導体テスト装置。
【請求項４】
前記通信インターフェース部は、ＰＣＩ通信規格を満足するインターフェースである
ことを特徴とする、請求項１に記載の複数の半導体素子を同時にテストする半導体テスト装置。
【請求項５】
前記電源供給部は、
複数の電圧を持つ電源を供給する複数の可変電源供給部(programmable power supply)と、
前記可変電源供給部の電源供給を制御する電源ボードと、
前記電源ボードにＤＣ電源を供給するＤＣ電源と、
を含むことを特徴とする、請求項１に記載の複数の半導体素子を同時にテストする半導体テスト装置。
【請求項６】
前記ＤＵＴボードは、半導体モジュールの装着のための複数のソケットを含むものであり、前記半導体素子は、半導体モジュールであり、前記ＤＵＴボードの前記パターン生成ボードとの接続のための複数のコネクタそれぞれは、前記複数のパターン生成ボードとこれに対応する前記半導体モジュールの装着のためのソケットとの信号送・受信をインターフェースするものである
ことを特徴とする、請求項１に記載の複数の半導体素子を同時にテストする半導体テスト装置。
【請求項７】
前記ＤＵＴボードは、半導体コンポネントの装着のための複数のソケットを含むものであり、前記半導体素子は、半導体コンポネントであり、前記ＤＵＴボードの前記パターン生成ボードとの接続のための複数のコネクタそれぞれは、ケーブル連結によって、前記複数のパターン生成ボードと、前記パターン生成ボードそれぞれに対して指定された半導体コンポネントとの信号送・受信をインターフェースするものである
ことを特徴とする、請求項１に記載の複数の半導体素子を同時にテストする半導体テスト装置。
【請求項８】
前記プログラム可能素子は、前記テストパターン信号および前記期待値信号を生成する機能と、前記テストパターン結果信号と前記期待値信号とを比較する機能と、前記半導体素子に前記テストパターン信号を入力する機能とをワンチップ化して実現したＦＰＧＡである
ことを特徴とする、請求項１〜７のいずれかに記載の複数の半導体素子を同時にテストする半導体テスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子を同時にテストする半導体テスト装置に係り、さらに具体的には、ＡＣマージンテストやタイミング生成器など従来のメモリモジュールまたはメモリコンポネントに対するメモリテストの複雑な機能を除き、メモリテストの中でも最も核心的で多くの時間がかかるセルおよびコアテストとＤＣテストを重点的に行い、特にテストパターンを用いた機能テストにおいて従来のＡＴＥの構成を単純化してパターン生成や比較、信号印加などの機能をワンチップ化したプログラム可能素子を使用することにより、小型化および低コスト量産化を実現することができる、複数の半導体素子を同時にテストする半導体テスト装置に関するものである。
【背景技術】
【０００２】
メモリテスターは、メモリ素子の状況、特にメモリ素子の相当部分を占めるＤＲＡＭの開発状況に応じて設計、開発される。現在のＤＲＡＭの発展状況は、ＥＤＯ(Extended Data Output)機能を搭載したＤＲＡＭからＳＤＲＡＭ(Synchronous DRAM)、ラムバスＤＲＡＭ(Rambus DRAM)、ＤＤＲ(Double Data Rate)ＤＲＡＭに発展されている。
【０００３】
このようなＤＲＡＭをテストするためには、メモリの高速化に対応してメモリテスターの高速および高精度が要求されるうえ、メモリの大容量化に伴ってテスト時間が増加するのでテストの速度も速くなければならない。その上、小型で経済的なメモリテスターを実現してテスト費用を節減することができなければならない。
【０００４】
メモリテスターは、典型的に、メモリコンポネントまたはＳＩＭＭまたはＤＩＭＭの構成からなっているメモリモジュールのテストおよび検証に用いられる装置である。このようなメモリテスターは、メモリモジュールまたはメモリコンポネントが実際コンピュータシステムなどに装着されて使用される前に、メモリモジュールまたはコンポネントの機能上の欠陥が存在する否かを検出する。
【０００５】
メモリテスターは、ハードウェアメモリテスターと、ＰＣ環境で実行されるソフトウェア診断プログラムに大別される。ところが、ソフトウェア診断プログラムは、メモリモジュールまたはコンポネントが実際コンピュータ上に装着されて使用される場合、メモリの状態を診断するために、半導体メモリの生産過程ではハードウェアメモリテスターを主に使用する。
【０００６】
ハードウェアメモリテスターは、ＡＴＥ(automatic test equipment)といわれる高級仕様のテスターと、中級(medium range)メモリテスターと、低級(low-end)メモリテスターなどに区分することができる。
【０００７】
メモリテスト工程を行うために、典型的にＡＴＥを使用する。図８は従来の一般的なメモリテストとして見なすことが可能な半導体テスト装置の概念図である。
【０００８】
図８に示すように、従来の半導体テスト装置１００は、テストされる半導体素子（モジュールまたはコンポネント）１８０に電源電圧を供給する電源装置１１０と、半導体素子１８０の入力部に信号を入力するドライバー１２０と、半導体素子１８０の出力部から出力される信号と期待値信号とを比較する比較器1３０と、半導体素子１８０に入力される信号列（テストパターン）および期待値信号を生成するパターン発生器１４０と、半導体素子１８０に入力する信号の印加タイミングを発生するタイミング発生器１５０と、これらの回路を制御するコントローラとしてのＣＰＵ１６０などから構成されている。前記ＣＰＵ１６０は、外部の記憶装置からテストプログラムを読み取り、それをオペレーティングシステム（ＯＳ）によって解釈しながら、テスト用の信号（テストパターン）の発生と判定を行い、所定のテストを行うように構成されている。テスト装置１００には、出力部の電圧レベル検出などの直流テストを行うための別途のＤＣテスト回路１７０が設置される場合もある。
【０００９】
このような従来のメモリテスターは、ＤＣパラメータが回路のデジタル的動作に適するかをテストするＤＣテスト、信号の伝達遅延時間やセットアップ時間、ホールド時間などに関連したＡＣマージンテストを含み、このためのタイミング生成器など様々な機能を持っており、メインフレームなど体積が大きくて高価の専用装備を用いて製作されるものなので、製作コストが高いという欠点がある。
【００１０】
半導体製造会社で素子の生産コストを最小化して競争力を高めるためには、このような高コストのＡＴＥを効率よく設計することが望ましい。したがって、ＡＴＥを効率よく設計して小型化し且つ製作コストを減少させることが要望される。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、ＡＣマージンテストやタイミング生成器など従来のメモリモジュールまたはメモリコンポネントに対するメモリテストの複雑な機能を除き、メモリテストの中でも最も核心的で多くの時間がかかるセルおよびコアテストとＤＣテストを重点的に行い、特にテストパターンを用いた機能テストにおいて従来のＡＴＥの構成を単純化してパターン生成や比較、信号印加などの機能をワンチップ化したプログラム可能素子を使用することにより、低コストで量産化することが可能な小型の半導体テスト装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明のある観点によれば、複数の半導体素子を同時にテストする半導体テスト装置であって、外部のサーバからテストプログラムを受信してテストパターン信号と期待値信号を生成して前記半導体素子へ伝送し、前記半導体素子からテストパターン結果信号を受信して前記期待値信号と比較し、ＤＣテストのためのＤＣテスト信号とＤＣテスト期待値信号を生成して前記半導体素子へ伝送し、前記半導体素子からＤＣテスト結果信号を受信して前記ＤＣテスト期待値信号と比較する複数のパターン生成ボードと、前記半導体素子との接続を行うための複数のソケット、および前記パターン生成ボードとの接続を行うための複数のコネクタを含み、前記パターン生成ボードから入力される前記テストパターン信号または前記ＤＣテスト信号を受信して前記半導体素子へ伝送し、前記半導体素子から前記テストパターン結果信号または前記ＤＣテスト結果信号を受信して前記パターン生成ボードへ伝送するＤＵＴ(device under test)ボードと、前記複数のパターン生成ボードとの接続を行うための複数のコネクタを含み、前記複数のパターン生成ボードを機構的に支持し、前記外部のサーバとの接続を行うための通信インターフェース部を含むバックプレーンボードと、前記バックプレーンボードを機構的に支持し、前記バックプレーンボードに電源を供給する電源供給部とを含むことを特徴とする、複数の半導体素子を同時にテストする半導体テスト装置が提供される。
【００１３】
本発明に係る複数の半導体素子を同時にテストする半導体テスト装置において、前記パターン生成ボードは、前記テストプログラムを受信して前記テストパターン信号および期待値信号を生成して前記半導体素子へ前記テストパターン信号を伝送し、前記半導体素子から前記テストパターン結果信号を受信し、このテストパターン結果信号を前記期待値信号と比較して前記半導体素子の動作をテストするプログラム可能素子と、ＤＣテストのために前記ＤＣテスト信号とＤＣテスト期待値信号を生成して前記半導体素子へ伝送し、前記半導体素子から前記ＤＣテスト結果信号を受信して前記ＤＣテスト期待値信号と比較するパワー測定部と、前記テストパターン信号を前記半導体素子へ信号歪みを最小化しながら伝送し、前記半導体素子から前記テストパターン結果信号を受信して前記プログラム可能素子へ伝達するテストパターンインターフェース、前記ＤＣテスト信号を前記半導体素子へ伝送し、前記半導体素子から前記ＤＣテスト結果信号を受信して前記パワー測定部へ伝送するパワーインターフェース、および終端のためのターミネーションインターフェースを備えるＤＵＴインターフェース部と、クロックを生成して前記プログラム可能素子に提供するクロック生成器と、同一の位相を有するクロック信号を前記ＤＵＴインターフェース部に伝達する位相固定ループ（ＰＬＬ）と、前記バックプレーンボードとのインターフェースを提供して前記外部のサーバとの通信を可能とし、前記電源供給部から電源供給を受けるバックプレーンインターフェース部と、前記プログラム可能素子、前記パワー測定部、前記ＤＵＴインターフェース部、前記クロック生成器、前記ＰＬＬおよび前記バックプレーンインターフェース部の動作を制御する制御部とを含むことが好ましい。
【００１４】
また、本発明に係る複数の半導体素子を同時にテストする半導体テスト装置において、前記制御部は、ＤＣテストを行う場合には、前記ＤＵＴインターフェース部の前記パワーインターフェースの動作をＯＮに、前記テストパターンインターフェースと前記ターミネーションインターフェースの動作をＯＦＦにそれぞれ制御し、機能テストを行う場合には、前記ＤＵＴインターフェース部の前記パワーインターフェースの動作をＯＦＦに、前記テストパターンインターフェースと前記ターミネーションインターフェースの動作をＯＮにそれぞれ制御することが好ましい。
【００１５】
また、本発明に係る複数の半導体素子を同時にテストする半導体テスト装置において、前記通信インターフェース部は、ＰＣＩ通信規格を満足するインターフェースであることが好ましい。
【００１６】
また、本発明に係る複数の半導体素子を同時にテストする半導体テスト装置において、前記電源供給部は、複数の電圧を持つ電源を供給する複数の可変電源供給部(programmable power supply)と、前記可変電源供給部の電源供給を制御する電源ボードと、前記電源ボードにＤＣ電源を供給するＤＣ電源とを含むことが好ましい。
【００１７】
また、本発明に係る複数の半導体素子を同時にテストする半導体テスト装置において、前記ＤＵＴボードは、半導体モジュールのテストを行うために半導体モジュールの装着のためのソケットを含むように構成してもよい。
【００１８】
また、本発明に係る複数の半導体素子を同時にテストする半導体テスト装置において、前記ＤＵＴボードは、半導体コンポネントのテストを行うために、半導体コンポネントの装着のためのソケットを含むように構成してもよい。
【００１９】
また、本発明に係る複数の半導体素子を同時にテストする半導体テスト装置において、前記プログラム可能素子は、前記テストパターン信号および前記期待値信号を生成する機能と、前記テストパターン結果信号と前記期待値信号とを比較する機能と、前記半導体素子に前記テストパターン信号を入力する機能とをワンチップ化して実現したＦＰＧＡであることが好ましい。
【発明の効果】
【００２０】
本発明によれば、ＡＣマージンテストやタイミング生成器など従来のメモリモジュールまたはメモリコンポネントに対するメモリテストの複雑な機能を除き、メモリテストの中でも最も核心的で多くの時間がかかるセルおよびコアテストとＤＣテストを重点的に行い、特にテストパターンを用いた機能テストにおいて従来のＡＴＥの構成を単純化してパターン生成や比較、信号印加などの機能をワンチップ化したプログラム可能素子を使用することにより、低コストで量産することが可能な小型の半導体テスト装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下に添付図面を参照しながら、本発明に係る複数の半導体素子を同時にテストする半導体テスト装置をより具体的に説明する。
【００２２】
図１は本発明に係る半導体テスト装置の構成を単純化して示す図である。図１に示すように、本発明に係る半導体テスト装置２００は、ＤＵＴボード２１０と、複数のパターン生成ボード２３０ａ〜２３０ｎと、バックプレーンボード２５０と、電源供給部２７０とを含む。また、本発明に係る半導体テスト装置２００は、外部のサーバ３００と連結できる。
【００２３】
前記外部のサーバ３００は、所定のユーザインターフェースを提供し、ユーザがテストされる半導体素子（モジュールまたはコンポネント）の特性に合うテストプログラムを作成することが可能な環境を提供する。また、サーバ３００は、半導体テスト装置２００に前記テストプログラムを送信し、半導体テスト装置２００で行った機能テストまたはＤＣテストの結果を受信して分析することが可能なユーザインターフェースを提供することができる。
【００２４】
前記外部のサーバ３００と半導体テスト装置２００は、所定のインターフェースを介して接続される。例えば、前記バックプレーンボード２５０とＰＣＩインターフェースを用いて接続するように構成することができる。
【００２５】
ＤＵＴボード２１０は、テストされる半導体素子との接続のための複数のソケット、および前記パターン生成ボード２３０ａ〜２３０ｎとの接続のための複数のコネクタを含む。半導体素子は、ハンドラーを用いてあるいは手作業でＤＵＴボード２１０のソケットに装着することができる。前記ＤＵＴボード２１０は、前記半導体素子と前記複数のパターン生成ボード２３０ａ〜２３０ｎ間の信号送・受信用インターフェースの役割を行う。
【００２６】
複数のパターン生成ボード２３０ａ〜２３０ｎそれぞれは、同一のパターン生成ボードからなり、前記外部のサーバ３００から送信されたテストプログラムを用いて、前記半導体素子のテストのために必要な一連の信号、すなわちテストパターン信号および期待値信号を生成して前記テストパターン信号を前記ＤＵＴボード２１０を介して前記半導体素子へ伝送し、かつ前記半導体素子から前記ＤＵＴボード２１０を介して伝送されたテストパターン結果信号と前記期待値信号とを比較して前記半導体素子の動作をテストする。また、ＤＣテストのためにＤＣテスト信号とＤＣテスト期待値信号を生成し、これを前記ＤＵＴボード２１０を介して前記半導体素子へ伝送し、かつ前記半導体素子から前記ＤＵＴボード２１０を介して伝送されたＤＣテスト結果信号を測定して前記半導体素子のＤＣ特性をテストする。
【００２７】
パターン生成ボード２３０ａ〜２３０ｎそれぞれは、従来のＡＴＥのＡＣマージンテストやタイミング生成器などの複雑な機能を除き、メモリテストの中でも最も核心的で多くの時間がかかるセルおよびコアテストとＤＣテストを重点的に行うように従来のＡＴＥの構成を単純化したものであり、特にテストパターンを用いた機能テストにおいてパターン生成や比較、信号印加などの機能をワンチップ化したプログラム可能素子を使用することにより、構成を単純化したものである。
【００２８】
バックプレーンボード２５０は、前記複数のパターン生成ボード２３０ａ〜２３０ｎとの接続のための複数のコネクタを含む。また、バックプレーンボード２５０は、前記外部のサーバ３００からテストプログラムを受信し、複数のパターン生成ボード２３０ａ〜２３０ｎから比較されたテスト結果を受信して外部のサーバ３００へ送信するインターフェースを行う。
【００２９】
電源供給部２７０は、前記ＤＵＴボード２１０と、複数のパターン生成ボード２３０ａ〜２３０ｎと、バックプレーンボード２５０に必要な複数の電圧を有する電源を供給する役割をする。
【００３０】
図２は本発明に係る半導体テスト装置のＤＵＴボードの例示的な構成を示す図であって、図２の（ａ）と（ｂ）は半導体モジュールをテストする場合のＤＵＴボード２１０の上面と下面をそれぞれ示し、図２の（ｃ）は半導体コンポネントをテストする場合のＤＵＴボード２１０’を示す。
【００３１】
図２の（ａ）と（ｂ）に示すように、ＤＵＴボード２１０は、半導体モジュールをテストする場合、半導体モジュールとの接続のための複数のソケット２１２ａ〜２１２ｎ、およびパターン生成ボード２３０ａ〜２３０ｎとの接続のための複数のコネクタ２１４ａ〜２１４ｎを含む。
【００３２】
また、図２の（ｃ）に示すように、ＤＵＴボード２１０’は、半導体コンポネントをテストする場合、半導体コンポネントとの接続のための複数のソケット２１２’ａ１〜２１２’ｎｘ、およびパターン生成ボード２３０ａ〜２３０ｎとの接続のための複数のコネクタ２１４’ａ〜２１４’ｎを含む。
【００３３】
複数のコネクタ２１４’ａ〜２１４’ｎそれぞれは、例えばケーブル２１６ａ〜２１６ｎを用いてＤＵＴボード２１０’に連結され、パターン生成ボードとこれに対応する半導体コンポネント間の信号伝送をインターフェースするように構成される。
【００３４】
例えば、コネクタ２１４’ａの場合、半導体コンポネントのテストのためのソケット２１２’ａ１〜２１２’ａｘとパターン生成ボード間の信号伝送をインターフェースし、同様にコネクタ２１４’ｎの場合、半導体コンポネントのテストのためのソケット２１２’ｎ１〜２１２’ｎｘとパターン生成ボード間の信号伝送をインターフェースする。
【００３５】
ＤＵＴボード２１０または２１０’は、安定的に半導体素子とパターン生成ボード２３０ａ〜２３０ｎ間の接続が行われるようにするインターフェースの役割を行う。すなわち、パターン生成ボード２３０ａ〜２３０ｎで生成されたテストパターン信号またはＤＣテスト信号を半導体素子に信号歪みなしに伝達し、かつ半導体素子がソケットに正確に接続できるように機構的に支持する役割をする。また、前記半導体素子から出力されるテストパターン結果信号またはＤＣテスト結果信号を受信して前記複数のパターン生成ボード２３０ａ〜２３０ｎへ伝送するインターフェースの役割をする。
【００３６】
図３は本発明に係る半導体テスト装置のパターン生成ボードの例示的な構成を示す図である。
【００３７】
図３に示すように、パターン生成ボード２３０は、ＤＵＴインターフェース部２３１と、制御部２３２と、プログラム可能素子２３３と、パワー測定部(power measurement unit)２３４と、クロック生成器２３５と、位相固定ループ（ＰＬＬ）２３７と、バックプレーンインターフェース部２３９とを含む。
【００３８】
ＤＵＴボード２１０とのインターフェースのためのＤＵＴインターフェース部２３１は、プログラム可能素子２３３で生成されたテストパターン信号をＤＵＴボード２１０のコネクタ２１４ａ〜２１４ｎのいずれか一つとソケット２１２ａ〜２１２ｎのいずれか一つを介して半導体素子に信号歪みを最小化しながら伝達し、半導体素子から出力されるテストパターン結果信号をパターン生成ボード２３０へさらに伝達するテストパターンインターフェース２３１ａと、パワー測定部２３４で生成されたＤＣテスト信号をＤＵＴボード２１０のコネクタ２１４ａ〜２１４ｎのいずれか一つとソケット２１２ａ〜２１２ｎのいずれか一つを介して半導体素子に伝達し、半導体素子から出力されるテスト結果をパターン生成ボード２３０へさらに伝達するパワーインターフェース２３１ｂと、インピーダンスマッチングなどの終端のためのターミネーションインターフェース２３１ｃとを含む。
【００３９】
プログラム可能素子２３３は、ＰＬＤ(programmable logic device)またはＦＰＧＡ（field programmable gate array）などの素子を使用することができ、外部のサーバ３００から伝送されたテストプログラムを受信してテストパターン信号および期待値信号を生成して前記半導体素子に前記テストパターン信号を伝送し、前記半導体素子から出力される前記テスト結果信号を受信し、このテスト結果信号と前記期待値信号とを比較して前記半導体素子の動作をテストするようにプログラムされる。
【００４０】
図３および図８を参照すると、プログラム可能素子２３３は、従来の別途の構成としてＡＴＥに含まれた、入力部に信号を入力するドライバー１２０と、半導体モジュールの出力部から出力される信号と期待値信号とを比較する比較器１３０と、半導体モジュールに入力される信号列（テストパターン）および期待値信号を生成するパターン発生器１４０の機能をＦＰＧＡまたはＰＬＤにワンチップ化して内蔵することにより、小型化および低コスト化を実現することができるとともに、ＰＬＬ２３７や電源供給などに対する制御プログラムを内蔵することができる。また、発生したテストパターン信号を前記半導体素子に伝送するための制御を行うプログラムを内蔵することもできる。
【００４１】
パワー測定部２３４は、例えば電圧を印加した後電流を測定しあるいは電流を印加した後電圧を測定する素子であって、ＤＣテストのためにＤＣテスト信号とＤＣテスト期待値信号を生成し、これを半導体素子に伝達し、半導体素子から出力されるＤＣテスト結果信号を受信して前記ＤＣテスト期待値信号と比較する。このため、パワー測定部２３４は、ＤＡＣおよびＡＤＣを含むことができる。
【００４２】
クロック生成器２３５は、基準となるクロックを生成してプログラム可能素子２３３とＰＬＬ２３７に供給する役割をする。
【００４３】
ＰＬＬ２３７は、プログラム可能素子２３３から入力されたクロック信号とクロック生成器２３５からフィードバックされる信号との位相差を０にして、同一位相のクロック信号をＤＵＴインターフェース部２３１に伝達する役割をする。
【００４４】
バックプレーンインターフェース部２３９は、バックプレーンボード２５０とのインターフェースを提供する役割をし、バックプレーンボード２５０を介して外部のサーバ３００との通信を行うことができ、電源供給部２７０から電源供給を受けることができる。
【００４５】
制御部２３２は、前記各構成要素の動作を制御する。例えば、テストパターン信号を用いてテストを行う場合には、テストパターンインターフェース２３１ａとターミネーションインターフェース２３１ｃをＯＮにし、パワーインターフェース部２３１ｂをＯＦＦにして機能テストを行えるようにし、ＤＣテストの場合には、テストパターンインターフェース２３１ａとターミネーションインターフェース２３１ｃをＯＦＦにし、パワーインターフェース２３１ｂをＯＮにしてＤＣテストを行うようにする。
【００４６】
図４は本発明に係る半導体テスト装置のバックプレーンボードの例示的な構成を示す図である。図４に示すように、バックプレーンボード２５０は、パターン生成ボード２３３０ａ〜２３０ｎとの接続のための複数のコネクタ２５２ａ〜２５２ｎ、電源供給部２７０との接続のための複数の電源インターフェース部２５５ａ〜２５５ｍ、および外部のサーバ３００との接続のための通信インターフェース２５７を含む。
【００４７】
バックプレーンボード２５０は、電源供給部２７０から供給される電源を電源インターフェース部２５５ａ〜２５５ｍを介して各パターン生成ボード２３０ａ〜２３０ｎに伝達する役割をし、かつ外部のサーバ３００との通信インターフェースを提供してテストプログラムを受信し、機能テストおよびＤＣテストの結果を送信する役割をする。
【００４８】
通信インターフェース部２５７は、例えばＰＣＩ通信規格を満足するインターフェースを提供することができる。ＰＣＩ通信規格を満足する通信インターフェース部２５７を介して、外部のサーバ３００と本発明に係る半導体テスト装置間の前記テストプログラムや前記テスト結果などのデータ受信および送信が行われる。
【００４９】
図５は本発明に係る半導体テスト装置の電源供給部のブロック図である。図５に示すように、電源供給部２７０は、複数の可変電源供給部２７２ａ〜２７２ｍ、電源ボード２７５、およびＤＣ電源２７７を含む。
【００５０】
可変電源供給部２７２ａ〜２７２ｍは、前記バックプレーンボード２５０の電源インターフェース部２５５ａ〜２５５ｍと有線で連結され、複数の電圧を持つ電源を供給する。例えば、２．５Ｖ、３．３Ｖ、５Ｖ、６Ｖ、１２Ｖ、接地電圧、−１２Ｖなど、テストを行うために必要な各種電圧を生成して供給する役割をする。
【００５１】
電源ボード２７５は、ＤＣ電源２７７から前記可変電源供給部２７２ａ〜２７２ｍへの電源供給を制御する役割をし、かつ前記可変電源供給部２７２ａ〜２７２ｍを機構的に支持する役割をする。
【００５２】
ＤＣ電源２７７は、前記電源ボード２７５のＤＣ電源を供給する役割をする。
【００５３】
前記可変電源供給部２７２ａ〜２７２ｍ、電源ボード２７５およびＤＣ電源２７７は、電源ケーブルを介してお互い連結できる。
【００５４】
図６および図７は本発明に係る半導体テスト装置の実際組立例を示す図であって、図６は半導体モジュールをテストする場合の実際組立例、図７は半導体コンポネントをテストする場合の実際組立例である。
【００５５】
図６または図７に示すように、ＤＵＴボード２１０または２１０’と、複数のパターン生成ボード２３０ａ〜２３０ｎと、バックプレーンボード２５０と、電源供給部（複数の可変電源供給部２７２ａ〜２７２ｍ、電源ボード２７５およびＤＣ電源２７７を含む）とが一体に組み立てられて構成されることを確認することができる。また、ＤＵＴボード２１０または２１０’は、半導体モジュールの装着のためのソケット２１２ａ〜２１２ｎを含むか、あるいは半導体コンポネントの装着のためのソケット２１２’ａ１〜２１２’ｎｘを含むことを確認することができる。
【００５６】
また、ＤＵＴボード２１０または２１０’とパターン生成ボード２３０ａ〜２３０ｎ間の連結は、半導体モジュールテストの場合にはソケット形態のコネクタ（図示せず、図２参照）を介して連結され、半導体コンポネントテストの場合にはケーブル連結形態のコネクタ（図示せず、図２参照）を介して連結される。
【００５７】
すなわち、半導体モジュールのテストを行うための場合であれば、ＤＵＴボード２１０は、半導体モジュールの装着のための複数のソケット２１２ａ〜２１２ｎを含み、ＤＵＴボード２１０の複数のコネクタそれぞれは、パターン生成ボード２３０ａ〜２３０ｎとこれに対応する半導体モジュール装着のためのソケット間の信号送・受信をインターフェースする。
【００５８】
また、半導体コンポネントのテストを行うための場合であれば、ＤＵＴボード２１０’は、半導体コンポネントの装着のための複数のソケット２１２’ａ１〜２１２’ｎｘを含み、ＤＵＴボード２１０’の複数のコネクタそれぞれは、パターン生成ボード２３０ａ〜２３０ｎと、このパターン生成ボードそれぞれに対して指定された半導体コンポネント間の信号送・受信をインターフェースする。この場合、ＤＵＴボード２１０の複数のコネクタは、例えばケーブル２１６ａ〜２１６ｎの連結によって、パターン生成ボード２３０ａ〜２３０ｎと、このパターン生成ボードそれぞれに対して指定された半導体コンポネント間の信号送・受信をインターフェースする。
【００５９】
したがって、半導体モジュールあるいは半導体コンポネントをテストする場合、ＤＵＴボード２１０または２１０’のみを半導体モジュール用または半導体コンポネント用で取り替えて半導体モジュールまたは半導体コンポネントをテストすることができる。
【００６０】
以上、本願発明の構成が例示的に説明されたが、これは本発明を例示するためのものに過ぎず、本発明の保護範囲を制限するものではない。本願発明の保護範囲は特許請求の範囲によって定められるべきである。
【図面の簡単な説明】
【００６１】
【図１】本発明に係る複数の半導体素子を同時にテストする半導体テスト装置の構成を示す図である。
【図２】本発明に係る複数の半導体素子を同時にテストする半導体テスト装置のＤＵＴボードの例示的な構成を示す図である。
【図３】本発明に係る複数の半導体素子を同時にテストする半導体テスト装置のパターン生成ボードの例示的な構成を示す図である。
【図４】本発明に係る複数の半導体素子を同時にテストする半導体テスト装置のバックプレーンボードの例示的な構成を示す図である。
【図５】本発明に係る複数の半導体素子を同時にテストする半導体テスト装置の電源供給部のブロック図である。
【図６】本発明に係る複数の半導体素子を同時にテストする半導体テスト装置の実際組立の一例を示す図である。
【図７】本発明に係る複数の半導体素子を同時にテストする半導体テスト装置の実際組立の他の例を示す図である。
【図８】従来の半導体テスト装置の例示的な構成を示す図である。
【符号の説明】
【００６２】
１００  テスト装置
１１０  電源装置
１２０  ドライバー
１３０  比較器
１４０  パターン発生器
１５０  タイミング発生器
１６０  ＣＰＵ
１７０  ＤＣテスト回路
１８０  半導体素子
２００  半導体テスト装置
２１０  ＤＵＴボード
２１２ａ〜２１２ｎ、２１２’ａ１〜２１２’ｎｘ  ソケット
２１４ａ〜２１４ｎ、２１４’ａ〜２１４’ｎ  コネクタ
２１６ａ〜２１６ｎ  ケーブル
２３０、２３０ａ〜２３０ｎ  パターン生成ボード
２３１  ＤＵＴインターフェース部
２３２  制御部
２３３  プログラム可能素子
２３４  パワー測定部
２３５  クロック生成器
２３７  ＰＬＬ
２３９  バックプレーンインターフェース部
２５０  バックプレーンボード
２５２ａ〜２５２ｎ  コネクタ
２５５ａ〜２５５ｍ  電源インターフェース部
２５７  通信インターフェース部
２７０  電源供給部
２７２ａ〜２７２ｍ  可変電源供給部
２７５  電源ボード
２７７  ＤＣ電源
３００  サーバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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