(57)【要約】  【課題】  下部コンタクトに対するアクセス抵抗を低減させ、ゲート長が制御された、ナノワイヤ・チャネルを含む垂直型ＦＥＴを提供する。  【解決手段】  ＦＥＴチャネルを形成するナノワイヤを有する垂直型ＦＥＴ構造を開示する。ナノワイヤを、導電性シリサイド層の上に形成する。ナノワイヤは、周囲のゲートによって制御される。上部および下部の絶縁プラグがゲート・スペーサとして機能し、ゲート−ソースおよびゲート−ドレイン静電容量を低減させる。【選択図】  図１７
2006332662.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造であって、
半導体基板の一部の内部または上に位置するシリサイド・コンタクト層と、
前記シリサイド・コンタクト層の上に位置する複数のナノワイヤと、
前記複数のナノワイヤを囲むゲート誘電体と、
前記ゲート誘電体の上に位置するゲート導体と、
前記ナノワイヤの各端部に位置するソースおよびドレインと、
を含む、半導体構造。
【請求項２】
前記複数のナノワイヤが前記半導体基板に対して垂直である、請求項１に記載の半導体構造。
【請求項３】
上部ドレイン・コンタクトと、前記上部ドレイン・コンタクトから前記ゲート導体を離間するＬＴＯプラグとを更に含む、請求項１に記載の半導体構造。
【請求項４】
前記複数のナノワイヤが、前記基板のものとは異なる少なくとも１つの材料を含む、請求項１に記載の半導体構造。
【請求項５】
前記シリサイド・コンタクト層がエピタキシャルであり、前記基板の結晶方位と近似している、請求項１に記載の半導体構造。
【請求項６】
前記半導体基板内に位置する前記シリサイド・コンタクトの下にドーパント領域を更に含む、請求項１に記載の半導体構造。
【請求項７】
前記ゲート導体の上および下に位置するＬＴＯプラグを更に含む、請求項１に記載の半導体構造。
【請求項８】
前記ナノワイヤが、実質的に同じ結晶方位を有する単結晶Ｓｉナノワイヤである、請求項１に記載の半導体構造。
【請求項９】
前記シリサイド・コンタクト層が、Ｎｉ、Ｃｏ、Ｔｉ、およびＷから成る群から選択された少なくとも１つの金属を含む、請求項１に記載の半導体構造。
【請求項１０】
各ナノワイヤがシリサイドを含む先端部を含む、請求項１に記載の半導体構造。
【請求項１１】
前記ナノワイヤと前記シリサイド・コンタクト層との間に形成された高濃度にドーピングされたエピタキシャル半導体層を更に含む、請求項１に記載の半導体構造。
【請求項１２】
電界効果トランジスタ（ＦＥＴ）であって、
下部エピタキシャル導電層と、
前記下部エピタキシャル導電層の上に位置し、前記下部エピタキシャル導電層に対して垂直である複数の半導体ナノワイヤ・チャネルと、
前記ナノワイヤ・チャネルを覆うように位置し、前記複数の半導体ナノワイヤ・チャネルに対して垂直である上部コンタクト層と、
前記半導体ナノワイヤ・チャネルの各々を囲むゲート誘電体と、
前記ゲート誘電体を囲むゲート導体であって、下部絶縁層によって前記下部エピタキシャル導電層から離間し、絶縁プラグによって前記上部コンタクト層から離間している、ゲート導体と、
前記複数のナノワイヤ・チャネルの各端部に位置するソースおよびドレインと、
を含む、電界効果トランジスタ。
【請求項１３】
ナノワイヤ・チャネル間の間隔は、個々のナノワイヤ・チャネルの直径と実質的に同じである、請求項１２に記載の電界効果トランジスタ。
【請求項１４】
半導体構造を形成する方法であって、
半導体基板の特定の領域の上または内部にシリサイド・コンタクト層を形成するステップと、
前記シリサイド・コンタクト層の上に形成された複数の触媒ドットからナノワイヤを形成するステップと、
前記ナノワイヤの上にゲート誘電体およびゲート導体を堆積するステップと、
前記ナノワイヤを平坦化して前記ナノワイヤを同じ長さに揃えるステップと、
前記ゲート導体をくぼませて前記くぼませたゲート導体の上に絶縁プラグを形成するステップと、
前記ナノワイヤの各々の上面、前記シリサイド・コンタクト層、および前記ゲート導体に対するコンタクトを形成するステップと、
を含む、方法。
【請求項１５】
前記シリサイド・コンタクト層の上に絶縁層を形成するステップと、前記絶縁層に開口をエッチングするステップと、前記開口に前記触媒ドットを形成するステップと、を更に含む、請求項１４に記載の方法。
【請求項１６】
自己整合シリサイド化プロセスによって前記ナノワイヤの各々の先端においてシリサイド化を行うステップを更に含む、請求項１４に記載の方法。
【請求項１７】
前記触媒が自己集合方法によって形成される、請求項１４に記載の方法。
【請求項１８】
前記ナノワイヤが、触媒によって推進されるエピタキシによって形成される、請求項１４に記載の方法。
【請求項１９】
前記ナノワイヤが前記半導体基板に対して垂直に形成される、請求項１４に記載の方法。    
【請求項２０】
半導体構造を形成する方法であって、
半導体基板の特定の領域の上または内部にシリサイド・コンタクト層を形成するステップと、
前記シリサイド・コンタクト層の上に形成された複数の触媒ドットからナノワイヤを形成するステップと、
前記ナノワイヤの上にゲート誘電体および充填材料を堆積するステップと、
前記ナノワイヤを平坦化して前記ナノワイヤを同じ長さに揃えるステップと、
前記充填材料を除去して、以前に前記充填材料を含んでいた空間にくぼんだゲート導体を形成するステップと、
前記くぼんだゲート導体の上に絶縁プラグを形成するステップと、
前記ナノワイヤの各々の上面、前記シリサイド・コンタクト層、および前記ゲート導体に対するコンタクトを形成するステップと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ナノワイヤに基づいた電子デバイスに関し、更に具体的には、ナノワイヤ・チャネルおよびシリサイド化（silicided）下部コンタクトを有する垂直型の電界効果トランジスタ（ＦＥＴ：field effect transistor）に関する。また、本発明は、ナノワイヤ・チャネルおよびシリサイド化下部コンタクトを含む垂直型ＦＥＴを製造する方法に関する。
【背景技術】
【０００２】
従来の垂直型ＦＥＴは、基板表面に対して垂直な方向にソース−ドレイン電流が流れているデバイスである。例えば、基板表面が水平に形成されている場合、垂直型ＦＥＴは通常、垂直な柱状であり、ドレインおよびソースはこの柱の上部および下部である。垂直型ＦＥＴの主な利点の１つは、チャネル長を規定するのが、リソグラフィではなく、エピタキシまたは層の堆積等の方法であり、これによってナノメートル寸法においても良好な厚さ制御が与えられることである。垂直型ＦＥＴのいくつかの例が、Min Yang等による「25-nmp-channel vertical MOSFET’s with SiGeC source-drains」（IEEE Electron Dev. Lett.、20、 p.301（１９９９年））、および、J.M.Hergenrother等による「The vertical replacement&#8211;gate (VGR)MOSFET: A 50 nm vertical MOSFET with lithography-independent gate length」（Int. Electron Dev. Meeting (IEDM)、p.75、１９９９年）に記載されている。
【０００３】
従来の垂直型ＦＥＴには、いくつかの問題がある。第１に、柱の下部におけるソース（またはドレイン）に効率的に接触することが難しい。この困難のために、ソース（またはドレイン）に対するアクセス直列抵抗が比較的高くなっている。第２に、ドーピングは、注入によって行うことができず、エピタキシの間のそのままの（in-situ）ドーピングまたは固体ソースからの拡散によって達成される。第３に、ゲート導体がソース導体の上に重なるので、ゲート−ソース静電容量が大きい。第４に、チャネル表面は、柱のエッチングまたはトレンチからのエピタキシャル成長によって規定される。通常、エッチングによって、粗い壁に反応性イオン・エッチング（ＲＩＥ：reactive-ion etch）の損傷が残り、一方、制約されたエピタキシでも欠陥が残る。第５に、ＣＭＯＳ回路用の同一のウエハ上にｎ−ＦＥＴデバイスおよびｐ−ＦＥＴデバイスを製造するためには、ゲート領域ならびにソースおよびドレイン領域において異なるドーパントを導入しなければならない。これを行うことは非常に難しい。なぜなら、平面型ＦＥＴと共に日常的に用いられるイオン注入が適合しないからである。上述の課題があるために、従来技術の垂直型ＦＥＴは、ＣＭＯＳ技術のためにほとんど用いられていない。
【０００４】
最近の研究によって、ＦＥＴを製造するためにシリコン・ナノワイヤを使用可能であることが示されている。例えば、Yi Cui等の「HighPerformance Silicon Nanowire Field Effect Transistors」（Nano Lett.、3(2)、P.149、２００３年）、Andrew B. Greytak等の「Growth and transport properties ofcomplementary germanium nanowire field-effect transistors」（Appl. Phys. Lett.、84(21)、P.4176、２００４年）、および、XiangfengDuan等の「High-performancethin-film transistors using semiconductor nanowires and nanoribbons」（Nature, 245、p. 274、２００３年）を参照のこと。現時点で報告されているナノワイヤＦＥＴは、主として水平の構成を用い、従来のリソグラフィによって単一のナノワイヤに接触し、基板に電圧を印加することによってバックゲートを用いた（back gated）（上述のYi Cui等、Andrew B. Greytak等を参照のこと）。これらの報告において、ＦＥＴを形成するために接触させたナノワイヤの位置はランダムであり、それらの電流駆動は、単一のナノワイヤに限られていた。
【０００５】
最近、流量整合手法（fluidic flow alignment approach）を用いて組み立てた複数の平行ナノワイヤを用いた（ラングミュア・ブロジェット（langmuir-Blodgett）膜上に一軸で圧縮された）水平（平面型）薄膜トランジスタ（ＴＦＴ：thin film transistor）が報告されている。例えば、Xiangfeng Duan等の「HighPerformance thin-film transistors using semiconductor nanowires and nanoribbons」（Nature, 245、p. 274、２００３年）を参照のこと。それにもかかわらず、大規模に平面型ナノワイヤＦＥＴを製造するためにナノワイヤをどのように正確に位置付け方向付けるかという問題は、現在、未解決のままである。
【０００６】
ナノワイヤの取り扱いを回避するために、ナノワイヤの成長の時点ですでにナノワイヤの位置が決定している垂直型ナノワイヤＦＥＴを構築することができる。この場合、ＦＥＴのチャネルは、規定された電流駆動を満足させる複数のナノワイヤから成る。単一のＺｎＯナノワイヤ・チャネルを用いた垂直型サラウンド・ゲート（surround gate）ＦＥＴに関する第１の報告が、HouT. Ng等の「Single CrystalNanowire Vertical Surround-Gate Field-Effect Transistor」（Nano Lett.、4(7)、p.1247、２００４年）において行われている。
【０００７】
Hou T. Ng等の論文は、下部コンタクトに対するアクセス抵抗をどのように低減させるか、および、ゲート長をどのように正確に制御するかという、垂直型ＭＯＳＦＥＴに関連する大きな欠陥を扱っていない。更に、Hou T. Ng等の論文は、ＭＯＳＦＥＴの製造において複数のナノワイヤをどのように用いるかということに取り組んでいない。
【非特許文献１】Min Yang等の「25-nmp-channel vertical MOSFET’s with SiGeC source-drains」（IEEE Electron Dev. Lett.、20、 p.301（１９９９年））
【非特許文献２】J.M.Hergenrother等の「The verticalreplacement&#8211;gate (VGR) MOSFET: A 50 nm vertical MOSFET withlithography-independent gate length」（Int. Electron Dev. Meeting (IEDM)、p.75、１９９９年）
【非特許文献３】Yi Cui等の「HighPerformance Silicon Nanowire Field Effect Transistors」（Nano Lett.、3(2)、P.149、２００３年）
【非特許文献４】Andrew B. Greytak等の「Growth andtransport properties of complementary germanium nanowire field-effecttransistors」（Appl. Phys. Lett.、84(21)、P.4176、２００４年）
【非特許文献５】Xiangfeng Duan等の「High-performancethin-film transistors using semiconductor nanowires and nanoribbons」（Nature, 245、p. 274、２００３年）
【非特許文献６】Hou T. Ng等の「SingleCrystal Nanowire Vertical Surround-Gate Field-Effect Transistor」（Nano Lett.、4(7)、p.1247、２００４年）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述のことを考慮すると、下部コンタクトに対するアクセス抵抗を低減させ、ゲート長が制御された、複数のナノワイヤ・チャネルを含む垂直型ＦＥＴを提供することが要望されている。
【課題を解決するための手段】
【０００９】
本発明は、ナノワイヤ・チャネルを有する垂直型ＦＥＴを提供する。本発明の各垂直型ＦＥＴは、複数のナノワイヤ・チャネルを含む。本発明の垂直型ＦＥＴのチャネルとして用いられるナノワイヤは、シリサイド層等の結晶導電層の上に形成されて、ソースに対するアクセス直列抵抗を低減させる。ナノワイヤは、ゲート材料によって囲まれ、直径が小さく（約１０ｎｍ以下）形成されて、良好な短チャネル特性を得る（例えば、本発明は、チャネル長が小さくなるとＭＯＳＦＥＴ閾値電圧が低下する短チャネル効果を実質的に軽減させる）。本発明の垂直型ＦＥＴのナノワイヤは、高密度の配列に形成されるので、ゲート−ソースの重複静電容量が小さくなる。
【００１０】
本発明の第１の態様において、ナノワイヤ・チャネルと、このナノワイヤ・チャネルを介した電流を制御する周囲のゲートと、各ナノワイヤに配置された上部および下部ソースおよびドレイン領域と、導電性下部コンタクト層と、を含むＦＥＴ等の半導体構造を記載する。
【００１１】
具体的には、本発明の半導体構造は、半導体基板の一部の内部または上に位置するシリサイド・コンタクト層と、前記シリサイド・コンタクト層の上に位置する複数のナノワイヤと、前記複数のナノワイヤを囲むゲート誘電体と、前記ゲート誘電体の上に位置するゲート導体と、前記ナノワイヤの各端部に位置するソースおよびドレインと、を含む。
【００１２】
更に具体的には、本発明のＦＥＴは、下部エピタキシャル導電層と、前記下部エピタキシャル導電層の上に位置し、前記下部エピタキシャル導電層に対して垂直である複数の半導体ナノワイヤ・チャネルと、前記ナノワイヤ・チャネルを覆うように位置し、前記複数の半導体ナノワイヤ・チャネルに対して垂直である上部コンタクト層と、前記半導体ナノワイヤ・チャネルの各々を囲むゲート誘電体と、前記ゲート誘電体を囲むゲート導体であって、下部絶縁層によって前記下部エピタキシャル導電層から離間し、絶縁プラグによって前記上部コンタクト層から離間している、ゲート導体と、前記複数のナノワイヤ・チャネルの各端部に位置するソースおよびドレインと、を含む。
【００１３】
本発明のいくつかの実施形態において、ナノワイヤ・チャネル間の間隔は、ナノワイヤ・チャネルの直径と同等である。典型的に、各ナノワイヤ間の間隔は、約２ｎｍから約５０ｎｍであり、これは、個々のナノワイヤ・チャネルの直径にほぼ等しい。
【００１４】
本発明の第２の態様において、ナノワイヤ・チャネルを有するＦＥＴ等の半導体構造を形成する方法を記載する。これらの方法の１つにおいて、ＦＥＴのために指定された選択領域において半導体基板の表面を露出させ、この露出した領域にシリサイド・コンタクト層を形成する。シリサイド・コンタクトは、半導体基板内でその表面部分において、または半導体基板の上に形成することができる。形成されたシリサイド・コンタクト層は、下にあるシリコンの結晶テンプレート（crystal template）を維持する。従って、シリサイド・コンタクト層は、半導体基板の結晶方位に近似している。シリサイド層の上に触媒を配置し、基板表面に対して垂直にナノワイヤを成長させる。形成されたナノワイヤは、半導体基板と同じかまたは異なる材料を含むことができる。通常、触媒は、ナノワイヤの各々の先端から除去し、コンフォーマルなゲート誘電体を堆積する。ナノワイヤ間の間隔を埋めるように、ゲート導体材料を堆積する。次いで、この構造を、化学機械研磨（ＣＭＰ：chemical mechanical polishing）によって平坦化する。平坦化によって、ナノワイヤは特定の長さに揃えられ、余分なゲート材料が除去される。ナノワイヤの上面に対して、ゲート材料をくぼませる。くぼんだ領域に絶縁体プラグを形成し、上部コンタクトを形成する。ゲート・コンタクトおよびソース・コンタクトのバイアを形成して、デバイス製造を完了する。
【００１５】
本発明の方法は、シリコン・ナノワイヤおよびシリコン処理を用いて説明する。この方法は、ＧｅまたはＩＩＩ−Ｖ半導体等の他の半導体を用いて実施することも可能である。ナノワイヤを使用することの利点の１つは、通常それらの直径が小さい（数ナノメートル）ので、大きな結晶不整合が存在する場合であっても、結晶基板上にナノワイヤを成長させることが可能なことである。例えば、シリコン基板上にＧｅナノワイヤを成長させることができる。従って、基板がシリコンである場合であっても、シリコン以外の半導体ナノワイヤで垂直型ＦＥＴチャネルを形成することができる。
【発明を実施するための最良の形態】
【００１６】
本発明は、ナノワイヤ・チャネルを有する垂直型ＦＥＴおよびこれを製造するための方法を提供する。これより、以下の記述を参照して、本発明を更に詳細に説明する。この記述において、本発明の実施形態を例示する様々な図面を参照する。本発明の実施形態の図面は、例示の目的のために与えるものであり、それに含まれる構造は一定の縮尺に従ったものではない。
【００１７】
ここで再び、シリコン・ナノワイヤおよびシリコン処理を用いて本発明の方法を説明することを強調しておく。また、本発明の方法は、ＧｅまたはＩＩＩ−Ｖ半導体等の他の半導体と共に実施可能である。Ｓｉを含有しない半導体を用いる場合、本発明の処理ステップは、基本的に同じであるが、シリサイド・コンタクト層の形成前に非半導体表面の上にＳｉ層を形成可能である点が異なる。しかしながら、例えば、Ｓｉ、ＳｉＧｅ、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、シリコンゲルマニウム・オン・インシュレータ（ＳＧＯＩ）、ＳｉＣ、またはＳｉＧｅＣ等のＳｉ含有半導体材料を用いることが好ましい。
【００１８】
図１から図１０および図１７に、基本的な方法を示す。開始半導体基板としてシリコン・ウエハ１０を用いる。Ｓｉ基板は、典型的に、（１１１）方位を有するように選択するので、ナノワイヤの成長は基板表面に対して垂直となる。典型的には（１１１）結晶方位を用いるが、本発明は、他の結晶方位を有する基板を用いることも想定する。基板１０上に、二酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、または酸窒化シリコン（ＳｉＯＮ）等の絶縁膜１２を堆積する。従来のリソグラフィおよびエッチングによって、絶縁膜１２に複数の開口１４を形成する。図１には、そのうち１つを示す。図１１に示すように、開口１４はマスク１によって規定される。開口１４の位置は、垂直型ＦＥＴによって占められる領域を規定する。露出した基板１０を、高濃度にドーピングして（約１０20ｃｍ-3）、基板１０にｎ＋＋領域１６を形成する。露出した領域内にドーパントを導入するには、全面イオン注入または気相ドーピングを使用可能である。ｎ型ドーパントの例は、リン（Ｐ）およびヒ素（Ａｓ）である。ｐ−ＦＥＴを製造する場合、ｎ型領域１６の代わりにｐ型領域を用いる。ｐ型ドーパントの例は、ホウ素（Ｂ）およびインジウム（Ｉｎ）である。
【００１９】
図２に示すように、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）等、または、シリコンと反応するとシリサイドを形成することができる他の同様の金属の金属層１８を、全面に堆積する。好ましくは、ＮｉまたはＣｏを用いる。それらの材料は、エピタキシャル導電性層を形成可能であるからである。この金属堆積は、通常、スパッタリング、蒸着、化学気相付着、または同様の堆積プロセスによって行う。金属層１８は、露出したシリコン表面１０と反応して、シリサイド・コンタクト２０を形成する。このシリサイド形成は、従来の自己整合シリサイド化（ＳＡＬＩＣＩＤＥ：self-aligned silicidation）プロセスの使用を含む。このプロセスによって、シリサイドは、露出したシリコン領域の上にのみ形成する。自己整合シリサイド化プロセスの間に用いるアニーリングの厳密な条件は、層１８として用いる金属の種類によって異なる場合がある。単一のアニーリング・ステップを行い、その後に非反応の金属をエッチングすることができる。あるいは、シリサイド・コンタクト２０は、第１のアニーリング、エッチング、および第２のアニーリングによって形成することができる。この場合、第１のアニーリングの温度は通常、第２のアニーリングの温度よりも低い。Ｓｉを含有しない半導体基板を形成する場合は、通常、金属層１８の堆積の前に、開口内にＳｉ層を形成する。あるいは、金属−半導体合金が低い抵抗を有する場合（約５０μΩ−ｃｍ以下）は、これを形成することができる。例えば、ゲルマニウム（Ｇｅ）基板を用いる場合、Ｎｉ−ゲルマ二ド等の金属−ゲルマニウム合金を形成可能である。
【００２０】
また、用いる金属の種類およびアニーリング条件に応じて、異なる相のシリサイド・コンタクトを形成可能である。例えば、Ｎｉの場合、形成する金属−シリサイドは、ＮｉＳｉまたはＮｉＳｉ2である。ＮｉＳｉ相は、金属層１８を含む基板１０を約４５０℃の温度でアニーリングすることによって形成される。ＮｉＳｉ2相は、約７５０℃を超える温度で基板をアニーリングすることによって形成される。金属層１８は露出したシリコンとのみ反応するので、選択的なエッチングを用いて、非シリコン表面から未反応の金属１８を除去する（図３）。未反応金属を除去するために用いるエッチング化学成分の一例は、Ｈ2Ｏ2：Ｈ2ＳＯ4  １０：１、６５℃で１０分間である。ＮｉＳｉ相は、ＮｉＳｉ2よりも抵抗率が低い。しかしながら、ＮｉＳｉ2相はシリコンに対してエピタキシャルであることが可能なので、これは下にあるシリコン基板の結晶テンプレートを維持する。例えば、R.T.Tung等の「Formation ofUltrathin Single-Crystal Silicide Films on Si: Surface and InterfacialStabilization of Si-NiSi2 Epitaxial Structures」（Phys. Rev. Lett. 50、p.429、１９８３年）およびR.T.Tung等の「Growth ofSingle Crystal Epitaxial Silicides on silicon by the use of template layers」（Apply. Phys. Lett. 42、p.888、１９８３年）を参照のこと。このＮｉＳｉ2の特性によって、シリサイド・コンタクト２０の上にシリコン・ナノワイヤを成長させることができ、これは、基板１０のものと同じ結晶方位を維持する。
【００２１】
図４を参照すると、絶縁膜１２が剥離され、層２２Ａおよび２２Ｂから成る２層膜２２が堆積されている。これらの層は、それぞれ、ＳｉＯ2およびＳｉ3Ｎ4とすることができる。２層膜２２は、２つのステップでパターニングする。すなわち、図１２および図１３に示す例に従って、まずマスク２を用いて、上の膜２２Ｂに「Ｔ」型をエッチングする。このエッチングは絶縁膜２２Ａ上で停止する。次いで、マスク３を用いて、層２２Ａをエッチングする領域を規定する。露出したシリサイド・コンタクト２０の表面は、開口１４（マスク１）によって規定される領域内に含まれている。
【００２２】
露出したシリサイド・コンタクト２０の上に、ナノワイヤ成長のための、Ａｕ、Ｇａ、Ａｌ、Ｔｉ、およびＮｉ等の触媒ドット２４を形成する。ここで言及した触媒ドット２４のうち、Ａｕドットが好適である。触媒ドット２４は、触媒膜を点（ドット）状にパターニングすること、または、前記触媒を含むコロイドを分配することによって形成可能である。触媒ドット２４のサイズ、例えば幅が、ナノワイヤの直径を規定することに留意すべきである。従って、ナノワイヤの直径の密な分布を得るために、ドット・サイズの正確な制御が重要である。また、触媒を導入する他の方法も可能である。例えば、薄い触媒膜は、（例えば３５０℃を超える）高温でアニーリングされると、凝集して、分離した触媒液滴になる。しかしながら、触媒凝集方法では、触媒懸濁方法によって通常得られるほどの狭いドット・サイズ分布が生成されない。更に、触媒ドットは、自己集合（self-assembly）プロセスを利用して形成可能である。「自己集合」という言葉は、本明細書において用いる場合、規則的なパターンへの材料の自発的組織化を示す。自己集合プロセスは、当技術分野において周知のブロック共重合体および技法を利用する。
【００２３】
図４および図５を参照すると、基板１０の表面に対して垂直に、ナノワイヤ２６が成長している。ナノワイヤ２６の成長は、触媒ドット２４によって支援され、典型的に、化学気相付着（ＣＶＤ）またはプラズマ・エンハンス化学気相付着（ＰＥＣＶＤ）によって実行される。成長温度は、用いる前駆物質によって異なる。例えば、シラン（ＳｉＨ4）では、典型的な成長温度は約３７０℃から約５００℃である。四塩化ケイ素（ＳｉＣｌ4）では、成長温度は約８００℃から約９５０℃である。ＳｉＨ4に塩素を加えることによって、成長温度を６００℃を超えるまで上げることができる。ナノワイヤ２６の成長速度は、成長温度および成長チャンバ内のガス圧力によって異なる。例えば、ＳｉＨ4をＨ2（１：１）で希釈し、１トールの圧力および４５０℃の成長温度を用いた場合の典型的なＣＶＤ成長速度は、約７．６μｍ／時間である。ナノワイヤ２６の異方性成長は、気体−液体−固体（ＶＬＳ：vapor-liquid-solid）機構によって最も良く説明されると考えられる。これは、例えば、E.I.Givargizovの「HighlyAnisotropic Crystals」（Kluweracademic publishers、 Norwell MA、１９８６年）に記載されている。成長が始まると、触媒−シリコン液体合金２８が形成される。ガス相からＳｉを追加して供給すると（例えばＳｉＨ4）、液滴がＳｉによって過飽和し、過剰なシリコンが固体−液体界面に堆積する。この結果、元の基板表面から、成長しているナノワイヤ結晶の先端まで、液滴２８が上昇する。成長温度が約５００℃より低く維持される場合（ＳｉＨ4を用いる場合）、または塩素を追加する場合、他の表面上にはシリコンの堆積は生じない。ナノワイヤ２６は、半導体基板のものと同じかまたは異なる材料で構成可能であることに留意すべきである。一実施形態では、ナノワイヤ２６は、半導体基板とは異なる材料で構成することが好ましい。本発明の更に別の実施形態では、ナノワイヤは、ほぼ同じ結晶方位を有する単結晶Ｓｉナノワイヤである。
【００２４】
（１１１）方位の基板上にＳｉナノワイヤを形成する、本明細書中に記載する特定の例において、シリコン・ナノワイヤは、（１１１）方位を有する基板１０から生じさせたので、その方位は（１１１）である。このために、基板の方位に近似したシリサイド膜２０が用いられる。ナノワイヤ２６は、通常、膜２２Ａおよび２２Ｂの合計の厚さを超える長さに成長させる。ナノワイヤ２６は、基板１０の表面に対して垂直に成長させることに留意すべきである。
【００２５】
図６を参照すると、基板の上に、コンフォーマルな（conformal）ゲート誘電体３０が全面に堆積されている。ゲート誘電体のいくつかの例は、ＳｉＯ2、Ａｌ2Ｏ3、およびＨｆＯ2であるが、これらに限定されるわけではない。ゲート誘電体２０の堆積は、例えば、ＣＶＤまたは原子層堆積（ＡＬＤ：atomic layer deposition）等の技法によって行われる。いったんナノワイヤ２６成長が完了すると、触媒２４はもう必要ないので、ゲート誘電体３０の堆積前に選択的エッチングによってこれを除去可能であることに留意すべきである。一方、触媒２４を残しておくと、付加的なエッチング選択性が得られるので、以下で述べるゲート導体をくぼませるエッチングの間に、ナノワイヤ２６を保護することができる。
【００２６】
図７を参照すると、ゲート誘電体３０の上に、コンフォーマルなゲート導体３２が堆積されている。ゲート導体３２は、ナノワイヤ２６間の間隔を埋める。ゲート導体３２は、ドーピングしたポリシリコン、または、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、またはタンタル（Ｔａ）等の導電性金属とすることができる。導電性金属の合金、および前記導電性金属のシリサイドまたは窒化物も、本明細書において想定されている。次いで、ゲート導体３０に対する選択的エッチングによって、ゲート導体３２をくぼませて、例えば図８に示す構造を設ける。図示のように、本発明のこのステップによって、くぼんだゲート導体３２の上部が、絶縁層２２の表面線よりも下になる。この構造の上に、低温酸化物（ＬＴＯ：low temperature oxide）等の別の絶縁体３４を全面に堆積する。次いで、この構造をＣＭＰによって平坦化して、図９に示す構造を設ける。絶縁層２２ＢをＣＭＰ停止層として用いる。ＣＭＰステップによって、ナノワイヤ２６は、全て同じ長さに揃えられる。また、これは、上面からのゲート導体３２のくぼみを底上げする絶縁プラグ３４を形成する。これによって、ゲート３２に短絡することなく、ナノワイヤ２６の露出した端部に接触することが可能となる。ＳＡＬＩＣＩＤＥプロセスを用いて、各ナノワイヤ２６の先端をシリサイド化して、シリサイド化端部３８を形成する。
【００２７】
図１０（上面図である図１６に示すＡ−Ａ’で切った図）および図１７（図１６に示すＢ−Ｂ’で切った図）は、ソース、ドレイン、およびゲートに対するコンタクトを形成した後のデバイスを２つの主な断面で示す。ソースに接触するため、シリサイド表面２０までバイア・ホール４０が形成されている。同様に、ゲート導体３２までバイア・ホール４２が形成されている。ゲートおよびソースのためのバイア・ホールは、図１４のマスク５および４によってそれぞれ規定する。最後に、ドレイン・コンタクト４４、ソース・コンタクト４６、およびゲート・コンタクト４８をマスク６によって規定する（図１５）。
【００２８】
図１８から図３１は、ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するための別の方法を示す。この方法は、図１から図１７において論じたものと同様であるが、以下の変更点がある。（１）成長ステップの直後に触媒を除去する。（２）３つのＣＭＰステップがある。すなわち、第１は、ナノワイヤを揃えて、それらが全て同じ長さを有するようにする。第２のＣＭＰステップは、過剰なゲート導体材料を除去するために用いる。第３のＣＭＰステップは、ゲート導体の上にＬＴＯプラグを形成するために用いる。（３）ゲート材料を堆積する前に、ナノワイヤの露出した上部をシリサイド化する。
【００２９】
これらの変更は、プロセスの変動を考慮して、いっそうロバストなプロセスを可能とするために導入する。例えば、くぼみステップ（図７から図８）の前にゲート導体を平坦化すると、一般に、リセス深さをいっそう良好に制御することができる。ナノワイヤの上部にシリサイドを形成すると、ＣＭＰプロセスおよびゲート導体をくぼませるために用いるエッチングの間の選択性が良くなる。
【００３０】
図１８から図２２に示す処理ステップは、図１から図５に関して先に論じたものと同一である。図２２および図２３を参照すると、触媒−シリコン液体合金２８がエッチングにより選択的に除去され、コンフォーマルなゲート誘電体３０が構造の上に堆積されている。この構造の上に、フォトレジスト、ポリイミド、または低温酸化物（ＬＴＯ）等の充填材料５０（有機または無機）を堆積する（図２４を参照）。充填材料５０は、ゲート誘電体３０に対して選択的に除去可能であるように選ぶ。ウエハをＣＭＰによって平坦化する。この際、層２２ＢがＣＭＰのためのハード・ストップとなる。この結果、全てのナノワイヤ２６は揃えられて、２層２２の合計の厚さに等しい単一の厚さになる（図２５）。
【００３１】
エッチングによって充填材料を選択的に除去し、ウエハにＳＡＬＩＣＩＤＥステップを行う。この結果、各ナノワイヤの先端において露出したシリコン表面は、シリサイド３８に変換される（図２６）。シリサイド３８は、例えば、ＮｉＳｉ、ＴｉＳｉ2、またはＣｏＳｉ2とすることができる。
【００３２】
図２７を参照すると、ゲート導体３２が全面に堆積され、ＣＭＰを用いて膜２２の表面よりも上にある余分なゲート材料が除去されている。ナノワイヤ２６の上面のシリサイド３８に対して、ゲート材料３２を選択的にくぼませる（図２８）。ＬＴＯ等の絶縁体３４を全面に堆積し、ＣＭＰを用いて、膜２２の表面よりも上にあるＬＴＯを除去する。この結果、くぼませたゲート導体３２を覆うようにＬＴＯプラグ３４が形成される（図２９）。ＬＴＯプラグ３４は、ナノワイヤの上部に形成されたコンタクトを、ゲートに対する短絡から分離する。
【００３３】
図３０および図３１は、２つの主要な断面Ａ−Ａ’およびＢ−Ｂ’における最終構造を示す。製造を完了させるため、ゲート・バイア４２およびソース・バイア４０を形成し、ゲート・コンタクト金属およびソース・コンタクト金属で充填する。最後に、ドレイン・コンタクト４４、ソース・コンタクト４６、およびゲート・コンタクト４８を形成する。図示のように、ドレイン・コンタクト金属４４は、ナノワイヤ２６の上端のシリサイド３８に接触する。
【００３４】
図３２から図３７は、ゲート−ソースの重複静電容量を低減させたナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するための別の方法を示す。結果として得られる構造は、２つの前の実施形態において論じたものと同様であるが、ナノワイヤ２６の下端に絶縁プラグ７０がある（上部ＬＴＯプラグ３４と同様）点が異なっている。絶縁プラグ７０は、ＳｉＯ2等の誘電体で形成することに留意すべきである。絶縁プラグは、ソースに接続する下部導電性シリサイド２０層をゲート導体３２から更に遠ざけることによって、ゲートとソースとの間の重複静電容量の低減に役立つ。
【００３５】
図３２から図３４が示す処理ステップは、図１から図３について論じたものと同一である。図３５を参照すると、触媒２４は、絶縁体２２Ａから成る絶縁性膜７０によって囲まれている。また、触媒２４は、シリサイド層２０と接触している。ナノワイヤの方位が基板１０のものに近似するように、層２０と接触している触媒２４が必要とされる。絶縁層２２Ａによって囲まれる触媒２４を製造するには、いくつかの手法がある。第１の手法では、膜２２Ａに、所望の触媒のサイズを有する開口を形成する。これは、絶縁膜２２Ａ上に２ブロック重合体等の自己集合マスクを形成することによって実行可能である。２ブロック共重合体の一例は、ポリスチレンおよびポリ（メチル・メタクリレート）の共重合体である。２ブロック重合体マスクの孔が膜２２Ａの開口を規定し、これをＲＩＥによってエッチングする。後に、金または別の同様のナノワイヤ触媒材料を、めっきによって開口内に導入する。触媒２４は、絶縁膜表面２２Ａの上にはめっきされないので、触媒２４は膜２２Ａの開口内にのみ追加される。
【００３６】
第２の手法では、開口を含む膜２２Ａを覆うように、触媒膜を全面に堆積する。触媒堆積は、トポグラフィを押し流す（washout）傾向があるので、開口内の触媒の厚さは通常、膜２２Ａの上面上よりも厚い。次いで、触媒が全て膜２２Ａの上面から除去されるまで、触媒を全面的にエッチングする。触媒膜は開口内の方が厚いので、各開口の下部には、エッチングされない触媒の層が残る。
【００３７】
第３の手法では、図３４に示す誘電膜１２を除去し、全面膜７０を堆積する。膜７０に開口を形成し、層７０の上に全面触媒膜を堆積する。膜７０の上面上の触媒は、ＣＭＰステップによって「けずられる」が、開口を埋めている触媒は除去されない。次いで、膜２２Ｂを堆積し、パターニングして、図３５に示す構造を得る。
【００３８】
第４の手法では、膜２２Ｂを最初に堆積し、マスク２（図１２）を用いてパターニングして、層２０を露出させる。この構造に、膜７０のコンフォーマルな堆積を行うので、膜７０は層２０および膜２２Ｂの側壁も覆う。膜７０は、これが触媒に対して高い表面移動度を有するように選択する。次いで、膜７０に開口（孔）を形成する。各孔のサイズは、２つ以上の触媒粒子を収容することが不可能であるようになっている。ウエハの表面に、触媒粒子を含むコロイドをいっぱいに供給する。触媒粒子を孔内へと引き込むために、様々な技法を適用可能である。１つの具体的な技法では、触媒を負に帯電させ、コロイドは水の溶液から成り、膜７０をＳｉＯ2として選択する。触媒粒子は、自然に、負に帯電したＳｉＯ2表面からはじかれる。孔を触媒粒子で埋めるプロセスを刺激するため、基板に正のパルスを印加することができる。孔に取り込まれない余分な触媒粒子は、次いで、当技術分野において周知の技法を用いて、基板表面から洗い落とすことができる。
【００３９】
２つの主要な断面Ａ−Ａ’およびＢ−Ｂ’での図３６および図３７に示す最終構造に至るプロセス・ステップは、先に論じた２つの実施形態のものと同一である。層７０に形成された開口に触媒２４を埋め込んだ結果、この構造はいっそう対称的となり、誘電プラグがナノワイヤ２６の上部および下部を囲んでいる。これらのプラグ３４および７０は、９０度回転させた従来の平面型ＦＥＴのゲート・スペーサとして見ることができる。
【００４０】
具体的には、図３６および図３７が示すＦＥＴは、下部エピタキシャル導電層（例えばシリサイド・コンタクト２０）、および、下部エピタキシャル導電層（例えばシリサイド・コンタクト２０）の上に位置する複数の半導体ナノワイヤ・チャネル２６を含む。本発明によれば、半導体ナノワイヤ・チャネル２６の各々は、下部エピタキシャル導電層に対して垂直である。また、ＦＥＴは、複数の半導体ナノワイヤ・チャネル２６の上に位置する上部コンタクトすなわちドレイン・コンタクト４４を含む。上部コンタクトすなわちドレイン・コンタクト４４は、半導体ナノワイヤに対して垂直である。また、ＦＥＴは、ナノワイヤ２６の各々を囲むゲート誘電体３０、および、ゲート誘電体３０を囲むゲート導体３２を含む。本発明によれば、ゲート導体３２は、下部絶縁プラグ７０によって下部エピタキシャル導電層（すなわちシリサイド・コンタクト２０）から離間し、ゲート導体３２は、絶縁プラグ３４によって上部コンタクト４４から離間している。
【００４１】
各ナノワイヤの端部に、ソースおよびドレイン（具体的には標示しない）を形成する。シリサイドのドーピングによって、ナノワイヤの端部に（拡散により）ドーパントを取り込むことができる。更に、絶縁体７０および３４のために、ドーピングした酸化物（ホウケイ酸ガラスまたはリン酸塩ガラス）を用いることによって、固体ソース拡散によってナノワイヤの端部をドーピングすることができる（例えば、J.M.Hergenrother等の同書を参照のこと）。Hergenrother等の論文と同様に、これは、２つの薄いシリコン窒化物層間に絶縁体７０および３４を挟んで、ゲート材料内へのドーパントの拡散を防ぐことが必要である。また、ナノワイヤの上端は、シリサイドを形成する前に（例えば図９の時点で）気相から別個にドーピングすることができる。更に、ソースおよびドレインは、意図的に非対称にする（例えばソースに比べてドレインのドーピングを低濃度にする）ことも可能である。これによって、ゲート−ドレイン静電容量が低減するので、デバイスの高速化を得ることができる。
【００４２】
ナノワイヤの直径が非常に小さいため、シリコン技術で実施される従来のドーピング技法が、ナノワイヤにおいてソースおよびドレインを形成する最良の方法でない場合があることに留意すべきである。また、適切な表面処理によって半導体にキャリアを誘導することによって、Ｓｉナノワイヤの端部にキャリアを多く含む領域を設けることができる（ドーピングによって達成されたものと同様）。
【００４３】
図３８および図３９は、本発明の別の実施形態を示し、高濃度にドーピングしたエピタキシャル半導体層９０上にナノワイヤ２６を成長させている。層９０は、当技術分野において周知の技法を用いて、エピタキシャル・シリサイド層２０上に堆積されている。ニッケル・シリサイド上のシリコン・エピタキシの例は、S.C.Wu等の「Epitaxy ofsilicon on nickel silicide」（Phys. Rev. B32、p.6956、１９８５年）に見ることができる。また、ＳＡＬＩＣＩＤＥ方法を参照して先に述べたように、領域１６の上にシリサイド膜２０（例えばＮｉＳｉ2）を形成する際に、金属を反応させるのではなく、エピタキシャル成長によって形成することができる。シリサイド膜２０のエピタキシは、高濃度にドーピングしたシリコン半導体膜９０のエピタキシによって継続することができる。膜２０および９０を１ステップ・エピタキシで形成すると、２つの膜間にクリーンな界面が得られる。図３８および図３９の最終構造に至るプロセス・ステップは、膜９０の上に触媒２４を堆積した場合（図４または図２１）、または膜９０の上に堆積した膜７０に形成した孔内に触媒２４を堆積した場合と同じである。
【００４４】
極細ナノワイヤのドーピングに関して先に述べた全ての問題を考慮すると、層９０を導入することの別の利点は、ナノワイヤ・ボディの外部にソース領域を提供可能なことである。このため、ナノワイヤの端部のドーピングは必要なくなる。また、ナノワイヤ２６の上部とドレイン・コンタクト４４との間に高濃度にドーピングした半導体層を導入することによって、外部ドレイン領域を追加可能である。
【００４５】
本発明について、その好適な実施形態を参照して具体的に図示し説明したが、本発明の精神および範囲から逸脱することなく、形態および詳細において前述および他の変更を実施可能であることは、当業者には理解されよう。従って、本発明は、記載し例示した正確な形態および詳細に限定されず、特許請求の範囲内に該当することが意図される。
【図面の簡単な説明】
【００４６】
【図１】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するための基本的な処理ステップを示す図（断面図）である。
【図２】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するための基本的な処理ステップを示す図（断面図）である。
【図３】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するための基本的な処理ステップを示す図（断面図）である。
【図４】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するための基本的な処理ステップを示す図（断面図）である。
【図５】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するための基本的な処理ステップを示す図（断面図）である。
【図６】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するための基本的な処理ステップを示す図（断面図）である。
【図７】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するための基本的な処理ステップを示す図（断面図）である。
【図８】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するための基本的な処理ステップを示す図（断面図）である。
【図９】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するための基本的な処理ステップを示す図（断面図）である。
【図１０】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するための基本的な処理ステップを示す図（断面図）である。
【図１１】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために用いる基本的なマスクを示す図（上面図）である。
【図１２】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために用いる基本的なマスクを示す図（上面図）である。
【図１３】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために用いる基本的なマスクを示す図（上面図）である。
【図１４】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために用いる基本的なマスクを示す図（上面図）である。
【図１５】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために用いる基本的なマスクを示す図（上面図）である。
【図１６】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために用いる基本的なマスクを示す図（上面図）である。
【図１７】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するための基本的な処理ステップを示す図（断面図）である。
【図１８】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第２の実施形態の図（断面図）である。
【図１９】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第２の実施形態の図（断面図）である。
【図２０】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第２の実施形態の図（断面図）である。
【図２１】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第２の実施形態の図（断面図）である。
【図２２】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第２の実施形態の図（断面図）である。
【図２３】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第２の実施形態の図（断面図）である。
【図２４】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第２の実施形態の図（断面図）である。
【図２５】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第２の実施形態の図（断面図）である。
【図２６】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第２の実施形態の図（断面図）である。
【図２７】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第２の実施形態の図（断面図）である。
【図２８】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第２の実施形態の図（断面図）である。
【図２９】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第２の実施形態の図（断面図）である。
【図３０】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第２の実施形態の図（断面図）である。
【図３１】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第２の実施形態の図（断面図）である。
【図３２】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第３の実施形態の図（断面図）である。
【図３３】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第３の実施形態の図（断面図）である。
【図３４】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第３の実施形態の図（断面図）である。
【図３５】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第３の実施形態の図（断面図）である。
【図３６】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第３の実施形態の図（断面図）である。
【図３７】ナノワイヤ・チャネルを有する垂直型ＦＥＴを製造するために本発明において用いられる基本的な処理ステップを示す第３の実施形態の図（断面図）である。
【図３８】高濃度にドーピングしたエピタキシャル半導体層上にナノワイヤを成長させた、本発明の別の実施形態を示す図（断面図）である。
【図３９】高濃度にドーピングしたエピタキシャル半導体層上にナノワイヤを成長させた、本発明の別の実施形態を示す図（断面図）である。
【符号の説明】
【００４７】
１０  基板
２０  シリサイド・コンタクト
２４  触媒ドット
２６  ナノワイヤ
３０  ゲート誘電体
３２  ゲート導体
３４  絶縁体  
３８  シリサイド
４０、４２  バイアホール
４４  ドレイン・コンタクト
４６  ソース・コンタクト
４８  ゲート・コンタクト
７０  絶縁プラグ
９０  エピタキシャル半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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