(57)【要約】  【課題】  チップ面積の増加や高周波特性の劣化を抑制しながら、熱安定性を向上させ、耐破壊性を向上することを目的とする。  【解決手段】  外部ベース領域下のコレクタ領域にイオン注入を行い、その上部の外部ベース領域上に容量膜１１０を設けることにより、入力された高周波の入力信号は、容量膜１１０を通って真性ベース領域に到達し、ベース電極に入力された直流電流は外部ベース領域を通って真性ベース領域に到達するため、チップ面積の増加や高周波特性の劣化を抑制しながら、熱安定性を向上させ、耐破壊性を向上することができる。【選択図】    図１
2006332295.tif 000002
【特許請求の範囲】
【請求項１】
基板に半導体層を積層して成るヘテロ接合バイポーラトランジスタであって、
前記基板に形成された第１の導電型のサブコレクタ層と、
前記サブコレクタ層上に形成された第１の導電型のコレクタ層と、
前記コレクタ層上に形成され真性ベース領域と外部ベース領域とで構成される第２の導電型のベース層と、
前記真性ベース領域上に形成された第１の導電型のエミッタ層と、
前記外部ベース領域上に形成された容量膜と、
前記容量膜上に形成された上部電極と、
前記外部ベース領域に形成された第１のベース電極と
で構成され、前記容量膜の下層の前記サブコレクタ層と前記コレクタ層がイオン注入されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
前記容量膜の下層のサブコレクタ層およびコレクタ層がイオン注入により電気的に絶縁化されていることを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
【請求項３】
前記第１のベース電極が前記外部ベース領域の前記真性ベース領域との境界から一定以上の距離離れた領域に形成されることを特徴とする請求項１または請求項２いずれかに記載のヘテロ接合バイポーラトランジスタ。
【請求項４】
前記外部ベース領域の真性ベース領域との境界近傍に第二のベース領域が形成され、かつ前記第１のベース電極と前記第２のベース電極の間に前記容量膜が形成されることを特徴とする請求項１または請求項２または請求項３いずれかに記載のヘテロ接合バイポーラトランジスタ。
【請求項５】
前記第２のベース電極の下層が非イオン注入領域であることを特徴とする請求項４記載のヘテロ接合バイポーラトランジスタ。
【請求項６】
前記容量膜が第１の導電型の半導体材料であることを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５いずれかに記載のヘテロ接合バイポーラトランジスタ。
【請求項７】
前記容量膜が前記エミッタ層を前記外部ベース領域まで形成したものであることを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６いずれかに記載のヘテロ接合バイポーラトランジスタ。
【請求項８】
前記容量膜がＩｎＧａＰ、ＡｌＧａＡｓであることを特徴とする請求項７記載のヘテロ接合バイポーラトランジスタ。
【請求項９】
前記上部電極が前記エミッタ層に対するショットキー接触となる金属であることを特徴とする請求項７記載のヘテロ接合バイポーラトランジスタ。
【請求項１０】
基板に半導体層を積層して成るヘテロ接合バイポーラトランジスタの製造方法であって、
前記基板に第１の導電型のサブコレクタ層を形成する工程と、
前記サブコレクタ層上に第１の導電型のコレクタ層を形成する工程と、
前記コレクタ層上に真性ベース領域と外部ベース領域とで構成される第２の導電型のベース層を形成する工程と、
前記真性ベース領域上に第１の導電型のエミッタ層を形成する工程と、
前記外部ベース領域上に容量膜を形成する工程と、
前記容量膜の下層の前記サブコレクタ層と前記コレクタ層にイオンを注入する工程と、
前記容量膜上に上部電極を形成する工程と、
前記外部ベース領域に第１のベース電極を形成する工程と
を有することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１１】
注入イオン種がＨｅまたはＨイオンで、加速電圧が２００ｋｅＶ以上のイオン注入を少なくとも含むことを特徴とする請求項１０記載のヘテロ接合バイポーラトランジスタの製造方法。
【請求項１２】
前記外部ベース領域の真性ベース領域との境界近傍に第二のベース領域を形成する工程を含むことを特徴とする請求項１０または請求項１１いずれかに記載のヘテロ接合バイポーラトランジスタの製造方法。
【請求項１３】
第二のベース電極はイオン注入されていないベース領域に形成されることを特徴とする請求項１２記載のヘテロ接合バイポーラトランジスタの製造方法。
【請求項１４】
前記エミッタ層がＩｎＧａＰまたはＡｌＧａＡｓであり、前記エミッタ層を形成する工程を選択性エッチングで行うことを特徴とする請求項１０または請求項１１または請求項１２または請求項１３いずれかに記載のヘテロ接合バイポーラトランジスタの製造方法。
【請求項１５】
前記第１のベース電極および第２のベース電極をＰｔまたはＰｄを用いて形成し、前記容量膜の上から熱拡散によりベース層まで拡散させることを特徴とする請求項１４記載のヘテロ接合バイポーラトランジスタの製造方法。
【請求項１６】
前記上部電極として前記エミッタ層に対するショットキー接触となる金属を用いることを特徴とする請求項１０または請求項１１または請求項１２または請求項１３または請求項１４または請求項１５いずれかに記載のヘテロ接合バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波アナログ素子として用いられる、ヘテロ接合バイポーラトランジスタ及びヘテロ接合バイポーラトランジスタの製造方法に関するものである。
【背景技術】
【０００２】
エミッタにバンドギャップの大きな半導体を用いたヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＨＢＴ）は携帯電話などに用いる高周波アナログ素子として実用化されている。特に、エミッタにＩｎＧａＰを用いたＩｎＧａＰ／ＧａＡｓＨＢＴは、温度依存性が小さく、高信頼性のデバイスとして使用方法は今後ますます多岐にわたっていくと予想される。
【０００３】
近年、ＩｎＧａＰ／ＧａＡｓ系ＨＢＴの使用用途は拡大し、携帯電話送信アンプに限定しても、従来のＣＤＭＡ方式のみならずＧＳＭ方式端末送信部におけるパワーデバイスとしての実用化が検討されている。
【０００４】
従来のＨＢＴを高出力トランジスタとして使用する場合には、ＨＢＴを１つの単位セルとして、５個〜１００個程度のＨＢＴを並列接続する。しかし、動作状態のばらつき、熱分布のばらつきなどから、複数のＨＢＴにおいて温度上昇の程度に差が生じる。この場合、温度が高いＨＢＴはエミッタ電流が増大してさらに温度が上昇し、最終的には熱暴走をおこし破壊する。この傾向は高出力になるほど顕著になり、出力の大きなＧＳＭ向けＨＢＴでは特に問題となる。
【０００５】
一般的な対策としては、各ＨＢＴのベース入力端子にバラスト抵抗を配置し、動作の均一性を向上させる手段がとられる。
しかし、単純にバラスト抵抗を配置すると、高周波の入力信号がバラスト抵抗を通過することにより、高周波特性が低下する。
【０００６】
この対策として、ＲＦ入力のみ通過するような容量（ＭＩＭ容量）を各ＨＢＴセル毎に形成し、高周波の入力信号は容量を通して入力することにより高周波特性を低下させないという方法がある（例えば、特許文献１参照）。
【０００７】
しかし、この方法の別の問題として、用いるＭＩＭ容量の面積が大きくなり、且つ複雑なレイアウトが必要になるため、チップ面積を著しく増大させることが上げられる。
一般的なＭＩＭ容量膜としてＳｉＮ＝２００ｎｍを用いた場合、エミッタサイズ１２０μｍ２のＨＢＴに対し、１００×１００μｍ程度の大きなサイズの容量を形成することになる。
【０００８】
この課題に対しては既に１つの解として、ＨＢＴの内部にＣ、Ｒを具備する構造により、耐破壊性を改善する方法があり、以下これを簡単に説明する。
このバイポーラトランジスタは、真性ベース領域と外部ベース領域とを有する第１の半導体層と、第１の半導体層上に形成され、真性ベース領域上に位置する部分がエミッタ領域となる第２の半導体層と、第一の半導体層における外部ベース領域の上に形成された容量膜と、第１の半導体層の上に一の部分が容量膜の上に形成され、他の部分が外部ベース領域と接続されたベース電極を備えている。この構造により、ベース電極に入力された高周波の入力信号は、容量膜を通って真性ベース領域に到達するため、外部ベース領域の抵抗によって入力信号の高周波特性が劣化することがない。直流は外部ベース領域を通って真性ベース領域に到達するため、直流に対する抵抗が大きくなるように設計できるので、ベース抵抗をバラスト抵抗として用いてバイポーラトランジスタの熱安定性を向上させることが出来る（例えば、特許文献２参照）。
【特許文献１】米国特許第５，６０８，３５３明細書
【特許文献２】特開２００４−１１１９４１号公報
【特許文献３】米国特許第５，６２９，６４８明細書
【特許文献４】特開平７−７０１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記Ｃ、Ｒを具備する構造の課題として、外部ベース領域に容量膜とバラスト抵抗が形成されるため、外部ベース領域の面積増大に伴い、ベースコレクタ間容量（Ｃｂｃ）も増大することが挙げられる。
【００１０】
従来の技術で高周波特性をロスなく入力するためには、容量膜の面積は容量膜のＩｎＧａＰ膜厚が３０ｎｍ、誘電率が１１．８とすると、ほぼＨＢＴと同面積の容量面積が必要となる。しかし、容量膜の下にはベースコレクタ間容量（Ｃｂｃ）が存在するため、ＨＢＴ部の真性ベース領域と容量部の外部ベース領域の面積を合わせると、Ｃｂｃは倍増することになる。その結果、高周波特性の指標である、ｆｍａｘが低下してしまう。
【００１１】
参考に、ｆｍａｘは以下の式で与えられる。
ｆｍａｘ＝（ｆｔ／８πＣｂｃＲｂ）１／２
上記問題点を解決するために、チップ面積の増加や高周波特性の劣化を抑制しながら、熱安定性を向上させ、耐破壊性を向上することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の請求項１記載のヘテロ接合バイポーラトランジスタは、基板に半導体層を積層して成るヘテロ接合バイポーラトランジスタであって、前記基板に形成された第１の導電型のサブコレクタ層と、前記サブコレクタ層上に形成された第１の導電型のコレクタ層と、前記コレクタ層上に形成され真性ベース領域と外部ベース領域とで構成される第２の導電型のベース層と、前記真性ベース領域上に形成された第１の導電型のエミッタ層と、前記外部ベース領域上に形成された容量膜と、前記容量膜上に形成された上部電極と、前記外部ベース領域に形成された第１のベース電極とで構成され、前記容量膜の下層の前記サブコレクタ層と前記コレクタ層がイオン注入されていることを特徴とする。
【００１３】
請求項２記載のヘテロ接合バイポーラトランジスタは、請求項１記載のヘテロ接合バイポーラトランジスタにおいて、前記容量膜の下層のサブコレクタ層およびコレクタ層がイオン注入により電気的に絶縁化されていることを特徴とする。
【００１４】
請求項３記載のヘテロ接合バイポーラトランジスタは、請求項１または請求項２いずれかに記載のヘテロ接合バイポーラトランジスタにおいて、前記第１のベース電極が前記外部ベース領域の前記真性ベース領域との境界から一定以上の距離離れた領域に形成されることを特徴とする。
【００１５】
請求項４記載のヘテロ接合バイポーラトランジスタは、請求項１または請求項２または請求項３いずれかに記載のヘテロ接合バイポーラトランジスタにおいて、前記外部ベース領域の真性ベース領域との境界近傍に第二のベース領域が形成され、かつ前記第１のベース電極と前記第２のベース電極の間に前記容量膜が形成されることを特徴とする。
【００１６】
請求項５記載のヘテロ接合バイポーラトランジスタは、請求項４記載のヘテロ接合バイポーラトランジスタにおいて、前記第２のベース電極の下層が非イオン注入領域であることを特徴とする。
【００１７】
請求項６記載のヘテロ接合バイポーラトランジスタは、請求項１または請求項２または請求項３または請求項４または請求項５いずれかに記載のヘテロ接合バイポーラトランジスタにおいて、前記容量膜が第１の導電型の半導体材料であることを特徴とする。
【００１８】
請求項７記載のヘテロ接合バイポーラトランジスタは、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６いずれかに記載のヘテロ接合バイポーラトランジスタにおいて、前記容量膜が前記エミッタ層を前記外部ベース領域まで形成したものであることを特徴とする。
【００１９】
請求項８記載のヘテロ接合バイポーラトランジスタは、請求項７記載のヘテロ接合バイポーラトランジスタにおいて、前記容量膜がＩｎＧａＰ、ＡｌＧａＡｓであることを特徴とする。
【００２０】
請求項９記載のヘテロ接合バイポーラトランジスタは、請求項７記載のヘテロ接合バイポーラトランジスタにおいて、前記上部電極が前記エミッタ層に対するショットキー接触となる金属であることを特徴とする。
【００２１】
請求項１０記載のヘテロ接合バイポーラトランジスタの製造方法は、基板に半導体層を積層して成るヘテロ接合バイポーラトランジスタの製造方法であって、前記基板に第１の導電型のサブコレクタ層を形成する工程と、前記サブコレクタ層上に第１の導電型のコレクタ層を形成する工程と、前記コレクタ層上に真性ベース領域と外部ベース領域とで構成される第２の導電型のベース層を形成する工程と、前記真性ベース領域上に第１の導電型のエミッタ層を形成する工程と、前記外部ベース領域上に容量膜を形成する工程と、前記容量膜の下層の前記サブコレクタ層と前記コレクタ層にイオンを注入する工程と、前記容量膜上に上部電極を形成する工程と、前記外部ベース領域に第１のベース電極を形成する工程とを有することを特徴とする。
【００２２】
請求項１１記載のヘテロ接合バイポーラトランジスタの製造方法は、請求項１０記載のヘテロ接合バイポーラトランジスタの製造方法において、注入イオン種がＨｅまたはＨイオンで、加速電圧が２００ｋｅＶ以上のイオン注入を少なくとも含むことを特徴とする。
【００２３】
請求項１２記載のヘテロ接合バイポーラトランジスタの製造方法は、請求項１０または請求項１１いずれかに記載のヘテロ接合バイポーラトランジスタの製造方法において、前記外部ベース領域の真性ベース領域との境界近傍に第二のベース領域を形成する工程を含むことを特徴とする。
【００２４】
請求項１３記載のヘテロ接合バイポーラトランジスタの製造方法は、請求項１２記載のヘテロ接合バイポーラトランジスタの製造方法において、第二のベース電極はイオン注入されていないベース領域に形成されることを特徴とする。
【００２５】
請求項１４記載のヘテロ接合バイポーラトランジスタの製造方法は、請求項１０または請求項１１または請求項１２または請求項１３いずれかに記載のヘテロ接合バイポーラトランジスタの製造方法において、前記エミッタ層がＩｎＧａＰまたはＡｌＧａＡｓであり、前記エミッタ層を形成する工程を選択性エッチングで行うことを特徴とする。
【００２６】
請求項１５記載のヘテロ接合バイポーラトランジスタの製造方法は、請求項１４記載のヘテロ接合バイポーラトランジスタの製造方法において、前記第１のベース電極および第２のベース電極をＰｔまたはＰｄを用いて形成し、前記容量膜の上から熱拡散によりベース層まで拡散させることを特徴とする。
【００２７】
請求項１６記載のヘテロ接合バイポーラトランジスタの製造方法は、請求項１０または請求項１１または請求項１２または請求項１３または請求項１４または請求項１５いずれかに記載のヘテロ接合バイポーラトランジスタの製造方法において、前記上部電極として前記エミッタ層に対するショットキー接触となる金属を用いることを特徴とする。
【００２８】
以上により、チップ面積の増加や高周波特性の劣化を抑制しながら、熱安定性を向上させ、耐破壊性を向上することができる。
【発明の効果】
【００２９】
本発明のヘテロ接合バイポーラトランジスタ及びヘテロ接合バイポーラトランジスタの製造方法によると、外部ベース領域下のコレクタ領域にイオン注入を行い、その上部の外部ベース領域上に容量膜を設けることにより、入力された高周波の入力信号は、容量膜を通って真性ベース領域に到達し、ベース電極に入力された直流電流は外部ベース領域を通って真性ベース領域に到達するため、チップ面積の増加や高周波特性の劣化を抑制しながら、熱安定性を向上させ、耐破壊性を向上することができる。さらに、イオン注入により外部ベース領域の下のサブコレクタ層が絶縁化されているため、ベースコレクタ間容量を増大させることがないため、高周波特性を低下させない。さらに、ヘテロ接合バイポーラトランジスタの形成領域内に容量素子、抵抗素子を形成することができるため、チップ面積を増大させることもない。また、イオン注入量によりベース抵抗を調整させることができるため、ベース抵抗の面積も小さくすることも可能である。
【発明を実施するための最良の形態】
【００３０】
本発明のヘテロ接合バイポーラトランジスタにおける実施の形態を、図１，図２を用いて詳細に説明する。
図１は本発明のヘテロ接合バイポーラトランジスタの構造を示す図であり、図１（ａ）は平面図を、図１（ｂ）は、図１（ａ）の平面図のＡ−Ａ’断面図を示す。図２は本発明のヘテロ接合バイポーラトランジスタの製造方法を示す工程断面図であり、断面位置は図１と同様の位置である。
【００３１】
図１に示すように、ヘテロ接合バイポーラトランジスタは、半絶縁性ＧａＡｓ基板１０１上に、ｎ型不純物を高濃度にドープしたｎ＋型ＧａＡｓサブコレクタ層１０２と低濃度のｎ型に不純物ドープされたＧａＡｓから成る５００ｎｍのコレクタ層１０３、ｐ型にドープされた厚さ１００ｎｍのＧａＡｓベース層１０４、ｎ型に不純物ドープされた膜厚３０ｎｍのＩｎ組成比が約４８％のＩｎ０．４８ＧａＰエミッタ層１０５が順に積層された構造が基本である。
【００３２】
さらに、エミッタ層１０５上には、ｎ型に不純物ドープされた膜厚２００ｎｍのＧａＡｓエミッタキャップ層１０６、ｎ型に不純物ドープされた膜厚１００ｎｍのＩｎＧａＡｓエミッタコンタクト層１０７が積層されている。これらの積層構造はサブコレクタ層１０２上で２段の凸部を形成している。
【００３３】
ここで、ベース層１０４において、エミッタ層１０５、エミッタキャップ層１０６、エミッタコンタクト層１０７が存在する領域は真性ベース領域としてトランジスタ動作に寄与する領域で、その他の領域はベースとして機能しない外部ベース領域となる。
【００３４】
外部ベース領域では、領域３０３上に形成されたエミッタ層１０５を容量膜１１０とし、容量膜の上部電極２０２が形成され、その他の領域の真性領域から遠い領域３０４に第１のベース電極２０１がエミッタ層１０５上からベース層１０４まで拡散されて形成されている。
【００３５】
また、領域３０３、領域３０４の下のコレクタ層１０３とサブコレクタ層１０２はイオン注入により高抵抗化あるいは絶縁化されている。そのために、領域３０３と領域３０４がベースコレクタ間容量として寄与しないため、高周波特性を低下させない。
【００３６】
容量膜１１０の上部電極２０２にはＭｏ、Ｗ、ＷＳｉなどの、容量膜１１０であるＩｎＧａＰに対するコンタクト抵抗の高い金属が形成され、ショットキー接合を形成している。
【００３７】
第１のベース電極２０１はエミッタ層１０５であるＩｎＧａＰ上からＰｔやＰｄ等を熱拡散させることによりオーミックコンタクトが取られている。
エミッタコンタクト層１０７であるＩｎＧａＡｓの上にはエミッタ電極であるＷＳｉ２０４が形成されている。
【００３８】
エミッタ層１０５とベース層１０４は真性ベース領域と外部ベース領域とを残して除去されている。
ＨＢＴとして機能する真性領域以外の領域のコレクタ層１０３、サブコレクタ層１０２はイオン注入により高抵抗化あるいは絶縁化されている。
【００３９】
容量膜１１０と第１のベース電極２０１は外部ベース領域のうちコレクタ層１０３とサブコレクタ層１０２が絶縁化された領域３０１に形成されており、第２のベース電極２０３は外部ベース領域のうち、コレクタ層１０３とサブコレクタ層１０２が絶縁化されていない領域３０２に形成されている。
【００４０】
また真性ベース領域とコレクタ電極２０５はコレクタ層１０３とサブコレクタ層１０２が絶縁化されていない領域３０２に形成されている。
上部電極２０２から入力される高周波の入力信号は容量膜１１０を通って真性ベース領域に入力されるため、外部ベース領域の抵抗によって高周波特性が劣化することなく、さらに、直流は第１のベース電極２０１から入力することにより、外部ベース抵抗をバラスト抵抗として使用することが出来るため、熱安定性を向上させることが出来る。
【００４１】
さらに、イオン注入により外部ベース領域の下のサブコレクタ層１０２が絶縁化されているため、ベースコレクタ間の寄生容量を増大させることがなく、高周波特性を低下させない。
【００４２】
また、真性ベース領域と容量膜との間に第２のベース電極２０３を形成することにより、真性領域でのベース抵抗を低減させることが可能である。その場合、第２のベース領域２０３下はイオン注入を行わないことが望ましい。これにより、真性領域のベース抵抗は増大しない。
【００４３】
また、容量膜１１０をエミッタ層１０５であるＩｎＧａＰやＡｌＧａＡｓで形成し、容量膜１１０の上部電極２０２は、ＩｎＧａＰ、ＡｌＧａＡｓに対するショットキー接合となる金属を用いることにより、エミッタ層を容量膜として使用することが可能である。その場合、ＩｎＧａＰまたはＡｌＧａＡｓは３０ｎｍ〜５０ｎｍと薄膜のため、容量膜１１０を非常に小面積で形成することが可能である。また、ＩｎＧａＰは選択エッチングが可能なため、容量膜として量産性に優れていることも利点である。
【００４４】
また、ベース層１０４をイオン注入することにより高抵抗化することができるため、バラスト抵抗の面積を低減できることも利点として挙げられる。
さらに、多段注入などの技術により、ベースシート抵抗をコントロールすることも可能である。
【００４５】
本発明の実施の形態では第２のベース電極２０３を形成したが、第２のベース層はなくてもよい。
また、第２のベース電極２０３の下のコレクタ層１０３、サブコレクタ層１０２は絶縁化されていない領域としたが、イオン注入により絶縁化された外部ベース領域の真性ベース領域との境界近傍に第２のベース電極２０３を形成しても良い。
【００４６】
エミッタ層としてＩｎＧａＰを用いたが、ＡｌＧａＡｓなど他の半導体材料でも良い。
その他膜厚などの数値は特に発明の範囲を限定するものではない。
本発明のヘテロ接合バイポーラトランジスタの製造方法について図１，図２を用いて以下に示す。
【００４７】
まず、半絶縁性ＧａＡｓ基板１０１上に、ｎ型不純物を高濃度にドープしたｎ＋型ＧａＡｓサブコレクタ層１０２と低濃度のｎ型に不純物ドープされたＧａＡｓから成る５００ｎｍのコレクタ層１０３、ｐ型にドープされた厚さ１００ｎｍのＧａＡｓベース層１０４、ｎ型に不純物ドープされた膜厚３０ｎｍのＩｎ組成比が約４８％のＩｎ０．４８ＧａＰエミッタ層１０５が順に積層する。
【００４８】
さらに、エミッタ層１０５上には、ｎ型に不純物ドープされた膜厚２００ｎｍのＧａＡｓエミッタキャップ層１０６、ｎ型に不純物ドープされた膜厚１００ｎｍのＩｎＧａＡｓエミッタコンタクト層１０７が積層される。
【００４９】
以上の構造に対して、本発明では、まず、図２（ａ）において、エミッタメタルとしてＷＳｉ２０４を全面蒸着により形成する。
次に、図２（ｂ）において、リソグラフィ技術とドライエッチ技術を用いて、ヘテロ接合バイポーラトランジスタのエミッタ領域となる部分以外のエミッタ電極であるＷＳｉ２０４をエッチングし、さらに、ウェットエッチング技術を用いて、露出したエミッタコンタクト層１０７、エミッタキャップ層１０６を除去した。
【００５０】
ここで、ウェットエッチング液として、Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏ＝４：１：４５の混合液を用いてＧａＡｓのエッチングを行ったが、このエッチング液のＩｎＧａＰに対するＧａＡｓの選択比はほぼ無限大であるため、非常に精度よくＩｎＧａＰの残膜を制御することができる。
【００５１】
次に、図２（ｃ）において、別マスクパターンを形成し、真性トランジスタ領域以外の領域３０３にイオン注入を行い、この部分のコレクタ層１０３、サブコレクタ層１０２を電気的に絶縁化する。
【００５２】
この工程は、トランジスタ間の素子分離と、容量膜の下のコレクタ層１０３、サブコレクタ層１０２の分離を兼ねている。
注入条件は、例えば、ＨｅイオンまたはＨイオンをドーズ量６Ｅ１３、加速電圧２００ＫｅＶ以上、例えば２５０ＫｅＶで注入を行う。
【００５３】
次に、図２（ｄ）において、真性ベース領域と、外部ベース領域以外のベース層１０４、エミッタ層１０５およびコレクタ層１０３をエッチングにより除去する。
次に、図２（ｅ）において、外部ベース領域のうち、真性ベース領域から遠い部分に第１のベース電極２０１、真性ベース領域に近い部分に第２のベース電極２０３を同時に形成する。このとき、ベース電極としてＰｔ／Ｔｉ／Ｐｔ／Ａｕ＝３０／５０／５０／１００ｎｍを形成し、熱拡散によりエミッタ層１０５であるＩｎＧａＰを介して下のベース層１０４とコンタクトをとる方法をとった。材質としては、他に、Ｐｄ系の材料を用いることもできる。
【００５４】
また、第１のベース電極２０１はサブコレクタ１０２が絶縁化された領域３０１に形成され、第２のベース電極２０３はサブコレクタ層１０２が絶縁化されていない領域３０２に形成した。
【００５５】
次に、図２（ｆ）において、外部ベース領域における、第１のベース電極２０１と第２のベース電極２０３の間に容量膜の上部電極２０２となるＭｏ／Ｔｉ／Ａｕ電極を形成する。
【００５６】
ＭｏはＩｎＧａＰに対してショットキー接触の金属なので、エミッタ層のＩｎＧａＰは容量膜１１０として働く。
今回の実施の形態ではＭｏを用いたが、ＩｎＧａＰに対するショットキー接触金属であればこれに限らず、例えばＷやＷＳｉなどを用いても同様の効果が得られる。
【００５７】
次に、図２（ｇ）において、さらに詳しい工程の説明は省略するが、サブコレクタ層１０２にコレクタ電極を形成する工程と、層間膜としてｐ−ＳｉＮを形成する工程と、ＨＢＴのエミッタ、ベース、コレクタ、各電極部と容量上部電極の上の絶縁膜を開口する工程と、各電極から配線を引き出す工程を通すことによりＨＢＴが完成する。
【００５８】
以上の工程により、高周波特性に優れ、且つ熱安定性に優れたヘテロ接合バイポーラトランジスタを小面積で製造することが可能である。
イオン注入として、Ｈｅイオンを加速電圧２５０ＫｅＶで注入したが、低加速電圧のＢイオン注入との２段注入を行うことにより、バラスト抵抗として使用する容量膜の下に形成されるベース層のシート抵抗値を調整するためになども可能である。
【００５９】
また、外部ベース電極をＩｎＧａＰの上から熱拡散することにより形成したが、ＩｎＧａＰを除去し、ベース層に直接コンタクトを取ることも可能である。
容量膜としてＩｎＧａＰを用いたが、ＩｎＧａＰはＧａＡｓとの選択性に優れるため、容量膜としての膜厚のバラツキがほとんど生じないため、非常に再現性に優れた容量値を得ることが出来る。
【００６０】
さらに、多段注入などの技術により、ベースシート抵抗をコントロールすることも可能である。
【産業上の利用可能性】
【００６１】
本発明によれば、チップ面積の増加や高周波特性の劣化を抑制しながら、熱安定性を向上させ、耐破壊性を向上することができ、高周波アナログ素子として用いられる、ヘテロ接合バイポーラトランジスタ及びヘテロ接合バイポーラトランジスタの製造方法等に有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明のヘテロ接合バイポーラトランジスタの構造を示す図
【図２】本発明のヘテロ接合バイポーラトランジスタの製造方法を示す工程断面図
【符号の説明】
【００６３】
１０１    半絶縁性ＧａＡｓ基板
１０２    サブコレクタ層
１０３    コレクタ層
１０４    ベース層
１０５    エミッタ層
１０６    エミッタキャップ層
１０７    エミッタコンタクト層
１１０    容量膜
２０１    第１のベース電極
２０２    容量膜の上部電極
２０３    第２のベース電極
２０４    ＷＳｉ
２０５    コレクタ電極
３０１    領域
３０２    領域
３０３    領域
３０４    領域
【図１】
2006332295.tif 000003
【図２】
2006332295.tif 000004