(57)【要約】【課題】キャパシタの製造プロセスにおいて、高誘電体金属酸化膜をシリコン層上に成膜した後、窒素を添加する際に、窒素が高誘電体金属酸化膜を通り抜け、シリコン層の界面に到達してシリコンナイトライド（ＳｉＮ）層が形成されることがないようにする。【解決手段】シリコン層（第１電極１２）上に１層目の高誘電体金属酸化膜１２１−１を形成する。この高誘電体金属酸化膜１２１−１を、窒化処理により高誘電体金属酸窒化膜２１−１に変換した後、アニーリング処理を行い、緻密化する。高誘電体金属酸窒化膜２１−１上に２層目の高誘電体金属酸窒化膜１２１−２を形成した後、窒化処理により高誘電体金属酸窒化膜２１−２に変換する。このとき、窒素が１層目の高誘電体金属酸窒化膜２１−１を突き抜けてシリコン層（第１電極１２）の表面に到達することがなく、ＳｉＮ層がシリコン層の界面に形成されることがなくなる。【選択図】  図２
2006054395.tif 000002
【特許請求の範囲】
【請求項１】
半導体からなる第１電極上に第１の高誘電体金属酸化膜を形成する第１工程と、
前記第１の高誘電体金属酸化膜を窒化して第１の高誘電体金属酸窒化膜に変換した後、アニーリング処理を施す第２工程と、
前記アニーリング処理された第１の高誘電体金属酸窒化膜上に第２の高誘電体金属酸化膜を形成する第３工程と、
前記第２の高誘電体金属酸化膜を窒化して第２の高誘電体金属酸窒化膜に変換する第４工程と、
前記第２の高誘電体金属酸窒化膜上に第２電極を形成する第５工程と
を含むことを特徴とするキャパシタの製造方法。
【請求項２】
前記第１および第２の高誘電体金属酸化膜を互いに同一の組成を有するものとする
ことを特徴とする請求項１記載のキャパシタの製造方法。
【請求項３】
前記第１および第２の高誘電体金属酸化膜の主成分を、Ａｌ，Ｈｆ，Ｚｒ，Ｐｒ，Ｙ，Ｌａのいずれか１つとする
ことを特徴とする請求項１記載のキャパシタの製造方法。
【請求項４】
前記第２の高誘電体金属酸窒化膜の窒化量を、前記第１の高誘電体金属酸窒化膜のそれと同等あるいはそれ以上とする
ことを特徴とする請求項１記載のキャパシタの製造方法。
【請求項５】
前記第２および第４工程それぞれの窒化処理を、熱窒化またはプラズマ窒化により行う  ことを特徴とする請求項１記載のキャパシタの製造方法。
【請求項６】
半導体からなる第１電極と、
前記第１電極上に形成された第１の高誘電体金属酸窒化膜、および前記第１の高誘電体金属酸窒化膜上に形成されると共に前記第１の高誘電体金属酸窒化膜と同等あるいはそれ以上の窒化量を有する第２の高誘電体金属酸窒化膜を含む誘電体膜と、
前記誘電体膜上に形成された第２電極と
を備えたことを特徴とするキャパシタ。
【請求項７】
前記第１および第２の高誘電体金属酸窒化膜は互いに同一の組成を有する
ことを特徴とする請求項６記載のキャパシタ。
【請求項８】
前記第１および第２の高誘電体金属酸窒化膜は、Ａｌ，Ｈｆ，Ｚｒ，Ｐｒ，Ｙ，Ｌａのいずれか１つを主成分とする
ことを特徴とする請求項６記載のキャパシタ。
【請求項９】
キャパシタを有する半導体メモリ装置であって、
前記キャパシタは、
半導体からなる第１電極と、
前記第１電極上に形成された第１の高誘電体金属酸窒化膜、および前記第１の高誘電体金属酸窒化膜上に形成されると共に前記第１の高誘電体金属酸窒化膜と同等あるいはそれ以上の窒化量を有する第２の高誘電体金属酸窒化膜を含む誘電体膜と、
前記誘電体膜上に形成された第２電極と
を備えたことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極間の誘電体膜として高誘電体金属酸窒化膜を用いたキャパシタおよびその製造方法、並びに半導体メモリ装置に関する。
【背景技術】
【０００２】
近年、半導体技術の進歩、特に微細加工技術の進歩により、ＤＲＡＭ（Dynamic Random Access Memory) などの半導体メモリ装置の高集積化が急速に進められている。この高集積化と共に、情報を記憶するメモリセル１つ当たりの容積が小さくなり、メモリセルに含まれるキャパシタの容積も小さくなっている。しかし、メモリ動作を確実にするには、記憶に十分な電荷を蓄積できるだけの容量が必要である。このため、微小容積内でできる限りキャパシタの容量を大きくすべく、掘った溝の側面を利用するトレンチキャパシタ方式または立体構造のスタックキャパシタ方式などを採用してキャパシタの面積を大きくすると共に、キャパシタの誘電体膜の膜厚を薄くしたり、キャパシタの誘電体膜として誘電率の大きなものを用いる試みがなされている。その結果、例えばＤＲＡＭのメモリセルに含まれるキャパシタを高誘電体または強誘電体キャパシタに置き換えたキャパシタ型ＦｅＲＡＭ(Ferroelectric Random Access Memory)などが登場している。このキャパシタ型ＦｅＲＡＭは、電源を切ると書き込み情報が消えてしまう揮発性メモリとは異なり、書き込まれた内容が消えないという利点を有する。
【０００３】
上記のように高誘電体または強誘電体キャパシタをメモリセルに含んだ誘電体メモリに関する技術の従来例としては、例えば特許文献１記載のものがある。
【特許文献１】特開平１１−２１４６３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のように、キャパシタを含んだメモリセルを微細化する際に、単にキャパシタの誘電体膜の膜厚を薄くしていくと、リーク電流が増大して、キャパシタに蓄えた電荷を長く保持することが困難となる。このため、膜厚を薄くする際に、比誘電率の大きな誘電体膜を選択するのが一般的である。しかしながら、一般的に比誘電率と耐熱性は相反する傾向にあり、仮に耐熱性の低い誘電体膜を用いた場合には、後工程における熱処理によって誘電体膜が剥離したり、誘電体膜の結晶化が進むなどの問題が生じるため、リーク性能と耐熱性を両立させた誘電体膜を選択することが必要となる。現在、例えばＡｌ2 Ｏ3 （比誘電率１０），ＨｆＯ2 （比誘電率１５〜４０），ＨｆＳｉＯｘ（比誘電率１１〜１５）などの金属酸化膜がキャパシタの誘電体膜として用いられているが、膜厚を薄くした際に十分なリーク性能と耐熱性を有しているとはいえない。
【０００５】
ところで、これらの高誘電体金属酸化膜をシリコン層上に成膜した後に窒素を添加することにより、比誘電率をさらに上げ、リーク電流を抑制することができるだけでなく、耐熱性の向上も可能であることが知られている。このように高誘電体金属酸化膜に窒素を添加する方法としては、一般的に熱窒化やプラズマ窒化などが挙げられる。ここで、熱窒化とは、半導体基板等を窒素等の雰囲気中で加熱して窒化する処理を指し、プラズマ窒化とは、半導体基板等をプラズマを用いて窒化する処理を指す。ところが、高誘電体金属酸化膜をシリコン層上に成膜した後に窒素を添加する際に、熱窒化やプラズマ窒化などを用いると、以下のような問題が生じる。
【０００６】
高誘電体金属酸化膜の膜厚を薄くした場合には、成膜直後の高誘電体金属酸化膜は緻密になっていないので、窒素が高誘電体金属酸化膜を通り抜けてシリコン層の界面まで容易に到達し、高誘電体金属酸化膜より比誘電率の低いシリコンナイトライド（ＳｉＮ）層が形成されてしまう。そこで、高誘電体金属酸化膜の膜厚を薄くする代わりに、窒化を強めて比誘電率を高くすることにより実質的に膜厚を薄くしたのと同等の効果を得られるようにすることが考えられる。ところが、窒化を強めるためには、熱窒化においては窒化温度を上げ、プラズマ窒化においてはプラズマのパワーを上げる必要があるので、たとえ膜厚を厚くしたとしても、結局、窒素が高誘電体金属酸化膜を通り抜けてシリコン層の界面まで到達し、高誘電体金属酸化膜より誘電率の低いＳｉＮ層が形成されてしまう。すなわち、高誘電体金属酸化膜をシリコン層上に成膜した後に窒素を添加したにも関わらず、キャパシタの電極間に挟まれた誘電体膜全体としての比誘電率を上げることができず、リーク電流を抑制することができないという問題が生じる。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、高誘電体金属酸化膜をシリコン層上に成膜した後に窒素を添加する際に、ＳｉＮ層がシリコン層の界面に形成されることを抑制することのできる、キャパシタの製造方法を提供することにある。
【０００８】
本発明の第２の目的は、比誘電率が大きく、耐熱性にもすぐれ、かつリーク電流を抑制することのできるキャパシタを提供することにある。
【０００９】
また、本発明の第３の目的は、上記キャパシタを有し、メモリ性能の向上した半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明のキャパシタの製造方法は、半導体（例えば，シリコン）からなる第１電極上に第１の高誘電体金属酸化膜を形成する第１工程と、第１の高誘電体金属酸化膜を窒化して第１の高誘電体金属酸窒化膜に変換した後、アニーリング処理を施す第２工程と、アニーリング処理された第１の高誘電体金属酸窒化膜上に第２の高誘電体金属酸化膜を形成する第３工程と、第２の高誘電体金属酸化膜を窒化して第２の高誘電体金属酸窒化膜に変換する第４工程と、第２の高誘電体金属酸窒化膜上に第２電極を形成する第５工程とを含むようにしたものである。なお、第２の高誘電体金属酸窒化膜は、１層でも２以上の層の積層構造であってもよい。
【００１１】
本発明のキャパシタの製造方法では、第１電極上に１層目の高誘電体金属酸化膜が形成された後、２層目の高誘電体金属酸化膜を積層する前に、１層目の高誘電体金属酸化膜に窒化処理とアニーリング処理が施され、１層目の高誘電体金属酸窒化膜が緻密な状態になっている。続いて、２層目の高誘電体金属酸窒化膜が形成されるが、このとき窒素が１層目の高誘電体金属酸窒化膜を通り抜けて下層の電極（半導体（シリコン）層）の界面に到達する虞がなく、そのため１層目よりも２層目の高誘電体金属酸化膜の窒化処理を強めることが可能となり、その結果、誘電体膜全体としての比誘電率が大きくなる。
【００１２】
このとき、積層される各高誘電体金属酸化膜は、互いに同一組成であることが望ましく、アルミニウム（Ａｌ），ハフニウム（Ｈｆ），ジルコニウム（Ｚｒ），プラセオジム（Ｐｒ），イットリウム（Ｙ），ランタン（Ｌａ）のいずれか１つを主成分とすることが望ましい。これにより、１層目の高誘電体金属酸窒化膜上に積層された２層目の高誘電体金属酸化膜を窒化する際に、１層目よりも窒化を強めることが可能となる。窒化は、熱窒化またはプラズマ窒化により行われることが望ましい。
【００１３】
本発明のキャパシタは、半導体（例えば，シリコン）からなる第１電極と、第１電極上に形成された第１の高誘電体金属酸窒化膜、および第１の高誘電体金属酸窒化膜上に形成されると共に第１の高誘電体金属酸窒化膜と同等あるいはそれ以上の窒化量を有する第２の高誘電体金属酸窒化膜を含む誘電体膜と、誘電体膜上に形成された第２電極とを備えた構成を有するものであり、上記方法により形成することができる。
【００１４】
本発明の半導体メモリ装置は、本発明のキャパシタを複数個備えたものである。
【発明の効果】
【００１５】
本発明のキャパシタの製造方法によれば、電極間の誘電体膜を、第１および第２の高誘電体金属酸窒化膜の積層構造とし、第１の高誘電体金属酸化膜を積層した後、第２の高誘電体金属酸化膜を積層する前に、窒化処理とアニーリング処理を施すようにしたので、第１の高誘電体金属酸窒化膜上の第２の高誘電体金属酸化膜を窒化する際には、第１の高誘電体金属酸窒化膜よりも窒化を強めることが可能となる。更に、このように第２の高誘電体金属酸化膜の窒化を強めたとしても、各高誘電体金属酸化膜を窒化する際に、窒素が通り抜けて下地の電極（シリコン層）に到達し、界面にＳｉＮ層が形成されることがなくなる。その結果、誘電体膜としての高誘電体金属酸窒化膜全体の比誘電率を大きくすることができると共に耐熱性が向上し、リーク電流の発生も抑制することができる。
【００１６】
また、本発明のキャパシタによれば、電極間の誘電体膜を、第１の高誘電体金属酸窒化膜、および第１の高誘電体金属酸窒化膜と同等あるいはそれ以上の窒化量を有する第２の高誘電体金属酸窒化膜の積層構造で形成するようにしたので、比誘電率が大きく、かつ耐熱性に優れ、リーク電流の発生もなくなる。よって、これを用いた半導体メモリ装置の特性が向上する。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１８】
図１は、本発明の一実施の形態に係るキャパシタＣの断面構成を表すものである。このキャパシタＣは、半導体、例えばシリコンからなる第１電極１２と第２電極２３との間の誘電体膜２１を積層構造の高誘電体金属酸窒化膜により形成したものである。すなわち、誘電体膜２１は、第１電極１２上に形成された高誘電体金属酸窒化膜２１−１（第１の高誘電体金属酸窒化膜）と、この高誘電体金属酸窒化膜２１−１上に形成された高誘電体金属酸窒化膜２１−２（第２の高誘電体金属酸窒化膜）との２層構造により構成されている。ここで、高誘電体金属酸窒化膜２１−２は、高誘電体金属酸窒化膜２１−１と同等あるいはそれ以上の窒化量を有するものである。
【００１９】
次に、図２（Ａ）〜（Ｅ）を参照して、上記キャパシタＣの製造工程について説明する。
【００２０】
まず、図２（Ａ）に示したように、例えばｐ型シリコン基板（図示せず）の最表面にｎ型不純物を拡散させることにより形成された不純物層（シリコン層，第１電極１２）の表面を、例えばＨＦとＨ２Ｏとの混合溶液によるＲＣＡ洗浄プロセスを用いて洗浄する。これにより、不純物層（第１電極１２）の表面に付着した自然酸化膜を除去して、第１電極１２とその上に形成される誘電体膜２１との間に低誘電率の層が形成されるのを防ぐことができる。なお、全く大気に触れずにキャパシタＣが形成されるような場合には、この工程を特に行わなくてもよい。
【００２１】
次に、図２（Ｂ）に示したように、例えばＡＬＤ法(Atomic Layer Deposition；原子層堆積法) またはＭＯＣＶＤ法 (Metal-Organic Chemical Vapor Deposition;有機金属気相成長) により、１層目の高誘電体金属酸化膜１２１−１（第１の高誘電体金属酸化膜）を形成する。ここで、１層目の高誘電体金属酸化膜１２１−１は例えばＨｆＳｉＯｘからなり、その膜厚は例えば２ｎｍとする。
【００２２】
次に、図２（Ｃ）に示したように、例えば熱窒化により高誘電体金属酸化膜１２１−１を窒化して高誘電体金属酸窒化膜２１−１（第１の高誘電体金属酸窒化膜）に変換する。このときの窒化条件は例えば大気圧のＮＨ３雰囲気で６００℃３０秒とする。これにより、１層目の高誘電体金属酸窒化膜２１−１の比誘電率が大きくなり、リーク電流を大幅に抑制することができる。なお、このときの窒化条件は、１層目の高誘電体金属酸化膜１２１−１の膜厚が２ｎｍの場合の一具体例であり、窒化量や膜厚などに応じて変更されうるものである。
【００２３】
続いて、窒化した１層目の高誘電体金属酸窒化膜２１−１をアニーリング処理する。このときのアニーリング条件は例えば窒素雰囲気で１０００℃１０秒とする。これにより、１層目の高誘電体金属酸窒化膜２１−１が緻密化される。この結果、窒化・アニーリング処理された高誘電体金属酸窒化膜２１−１は、後述の２層目の高誘電体金属酸化膜１２１−２を窒化する際に、窒素が１層目の高誘電体金属酸窒化膜２１−１を突き抜けて不純物層（第１電極１２）の表面に到達するのを抑制することができる。なお、１層目の高誘電体金属酸窒化膜２１−１を緻密化するには、一般的には先の熱窒化での温度（６００℃）より高ければ良いが、後述の２層目の高誘電体金属酸化膜１２１−２を窒化する際の窒化温度と同一またはそれより高温とする必要がある。１層目の窒化温度が２層目の窒化温度よりも低いと、１層目の高誘電体金属酸窒化膜２１−１中の窒素が２層目を窒化している最中にさらに拡散する虞があるからであり、また２層目を窒化している最中に窒化温度の影響を受けて１層目の高誘電体金属酸窒化膜２１−１の膜質が変化する虞があるからである。
【００２４】
次に、図２（Ｄ）に示したように、１層目の高誘電体金属酸化膜１２１−１と同様に、１層目の高誘電体金属酸窒化膜２１−１上にＨｆＳｉＯｘからなる２層目の高誘電体金属酸化膜１２１−２（第２の高誘電体金属酸化膜）を形成する。ここで、２層目の高誘電体金属酸化膜１２１−２は１層目の高誘電体金属酸化膜１２１−１と同一の組成（ＨｆＳｉＯｘ）からなり、その膜厚は例えば２ｎｍとする。
【００２５】
次に、図２（Ｅ）に示したように、例えば熱窒化により２層目の高誘電体金属酸化膜１２１−２を窒化し高誘電体金属酸窒化膜２１−２（第２の高誘電体金属酸窒化膜）に変換する。このときの窒化条件は、例えば１層目の高誘電体金属酸化膜１２１−１の場合と異なる、大気圧のＮＨ３雰囲気で８００℃３０秒とする。この際、２層目の高誘電体金属酸化膜１２１−２は、窒化・アニーリング処理された１層目の高誘電体金属酸窒化膜２１−１上に形成されているので、このような強力な窒化を行ったとしても、窒素が１層目の高誘電体金属酸窒化膜２１−１を突き抜けてシリコン層（第１電極１２）の表面に到達することがなくなる。なお、このときの窒化条件は、２層目の高誘電体金属酸化膜１２１−２の膜厚が２ｎｍの場合の一具体例を示したものであり、窒化量や膜厚などに応じて変更されるものである。
【００２６】
続いて、必要に応じて窒化した２層目の高誘電体金属酸窒化膜２１−２をアニーリング処理する。例えば２層目の高誘電体金属酸窒化膜２１−２上に更に３層目の高誘電体金属酸化膜を形成するような場合であって、その３層目の高誘電体金属酸化膜を窒化するような場合には、窒化した２層目の高誘電体金属酸窒化膜２１−２をアニーリング処理するのが好ましい。なお、本実施の形態では、３層目の高誘電体金属酸化膜を形成しないので、窒化した２層目の高誘電体金属酸窒化膜２１−２に対してアニーリング処理を行わないものとする。このようにして、高誘電体金属酸窒化膜２１−１，２１−２の積層構造からなる誘電体膜２１が形成される。続いて、この誘電体膜２１上に例えば蒸着法により他方の電極（第２の電極２３）を形成して、図１に示したキャパシタＣを得ることができる。
【００２７】
このように、本実施の形態に係るキャパシタＣの製造方法によれば、電極間の誘電体膜２１を、２つの高誘電体金属酸窒化膜２１−１，２１−２の積層構造とし、１層目の高誘電体金属酸化膜１２１−１を積層した後、２層目の高誘電体金属酸化膜１２１−２を積層する前に、窒化処理とアニーリング処理を行うようにしたので、各高誘電体金属酸化膜を窒化する際に、窒素が１層目の高誘電体金属酸窒化膜２１−１を突き抜けてシリコン層（第１電極１２）の表面に到達することがなく、その界面にＳｉＮ層が形成されることがなくなる。よって、誘電体膜２１全体の比誘電率が低下するのを抑制しつつ、高誘電体金属酸窒化膜２１の比誘電率を大きくすることができ、また、リーク性能および耐熱性が向上する。
【００２８】
続いて、上記キャパシタＣを適用した具体例として半導体メモリ装置１について説明する。なお、ここではキャパシタＣをトレンチ型とした場合について説明する。
【００２９】
図３は、その半導体メモリ装置１の回路構成を表したものである。この半導体メモリ装置１は、２つのメモリＭＡ，ＭＢ、２本のビット線ＢＬＡ，ＢＬＢ、ｎ本のワード線ＷＬ１〜ＷＬｎおよびｍ本のプレート線ＰＬｍを備えている。メモリＭＡは、ｍ個のメモリユニットＭＵＡ１〜ＭＵＡｍを有している。そのうちの１つのメモリユニットＭＵＡｊは、２つの選択用トランジスタＴＲＡｉ−１，ＴＲＡｉおよび２つのキャパシタＣＡｉ−１，ＣＡｉ（１≦ｊ≦ｍ，１＜ｉ≦ｎ，ｊ＝ｉ／２）を有している。メモリＭＢは、メモリＭＡと同様に、ｍ個のメモリユニットＭＵＢ１〜ＭＵＢｍを有している。そのうちの１つのメモリユニットＭＵＢｊは、２つの選択用トランジスタＴＲＡｉ−１，ＴＲＡｉおよび２つのキャパシタＣＢｉ−１，ＣＢｉ（１≦ｊ≦ｍ，１＜ｉ≦ｎ，ｊ＝ｉ／２）を有している。このように、メモリＭＡおよびＭＢは同一の構成要素を有しており、さらにこれらの構成要素間の接続関係も同一であるので、以下、メモリＭＡにおけるメモリユニットＭＵＡｊについて説明する。
【００３０】
選択用トランジスタＴＲＡｉ−１（０＜ｉ−１≦ｎ−１，ｉ−１は奇数）は、そのゲート電極がワード線ＷＬｉ−１の一部を構成すると共に、２つのソース・ドレイン領域の一方がビット線ＢＬＡに電気的に接続されており、他方がキャパシタＣＡｉ−１の一方の電極（第２電極）に電気的に接続されている。キャパシタＣＡｉ−１の他方の電極（第１電極）は、プレート線ＰＬｊ（ｊ＝ｉ／２）に電気的に接続されている。一方、選択用トランジスタＴＲＡｉ（１＜ｉ≦ｎ，ｉは偶数）は、そのゲート電極がワード線ＷＬｉの一部を構成すると共に、２つのソース・ドレイン領域の一方がビット線ＢＬＢに電気的に接続されており、他方がキャパシタＣＡｉの一方の電極（第４電極）に電気的に接続されている。キャパシタＣＡｉの他方の電極（第３電極）は、プレート線ＰＬｊに電気的に接続されており、キャパシタＣＡｉ−１の第１電極とプレート線ＰＬｊを共有するようになっている。
【００３１】
なお、半導体メモリ装置１を動作させる際には、ビット線ＢＬＡ，ＢＬＢはセンスアンプ（図示せず）に接続され、ワード線ＷＬ１〜ＷＬｎはワード線デコーダ／ドライバ（図示せず）に接続され、プレート線ＰＬ１〜ｍはプレート線デコーダ／ドライバ（図示せず）に接続されるようになっている。
【００３２】
図４は、ビット線ＢＬＡ，ＢＬＢ、ワード線ＷＬ１〜ＷＬｎおよびキャパシタＣＡ１〜ＣＡｎのパターン構成の一部を表したものであり、図５は、メモリユニットＭＵＡｊの具体的な構成を表したものである。なお、図５は、図４のパターン構成図におけるＡ−Ａ矢視方向の断面構成を示したものである。
【００３３】
メモリユニットＭＵＡｊは、シリコン基板１０、２つのトレンチキャパシタ２０ａ，２０ｂ、トランジスタ形成領域、２つの素子分離領域４０ａ，４０ｂおよびビット線形成領域を備えている。
【００３４】
シリコン基板１０は、第１不純物拡散層１２および第２不純物拡散層１３を含んでいる。なお、第１不純物拡散層１２が「第１電極」に対応すると共に、「プレート線ＰＬｊ」を兼ねている。
【００３５】
トレンチキャパシタ２０ａは、高誘電体金属酸窒化膜２１ａ、絶縁膜２２ａ、第２電極２３ａおよび埋め込み層２４ａを含み、また、トレンチキャパシタ２０ｂは、高誘電体金属酸窒化膜２１ｂ、絶縁膜２２ｂ、第２電極２３ｂおよび埋め込み層２４ｂを含んで構成されている。なお、上記の第１不純物拡散層１２（第１電極）、高誘電体金属酸窒化膜２１ａおよび第２電極２３ａが「キャパシタＣＡｉ−１」に対応し、第１不純物拡散層１２（第１電極）、高誘電体金属酸窒化膜２１ｂおよび第２電極２３ｂが「キャパシタＣＡｉ」に対応する。
【００３６】
トランジスタ形成領域は、ゲート電極３１、ゲート絶縁膜３３およびソース・ドレインとなる拡散層３４，３５，３６を含んで構成されている。なお、ゲート電極３１、ゲート絶縁膜３３および拡散層３４，３５が「選択用トランジスタＴＲＡｉ−１」に対応し、ゲート電極３２、ゲート絶縁膜３３および拡散層３５，３６が「選択用トランジスタＴＲＡｉ」に対応する。また、ゲート電極３１が「ワード線ＷＬｉ−１」を兼ねており、ゲート電極３２が「ワード線ＷＬｉ」を兼ねている。
【００３７】
ビット線形成領域は、絶縁膜５１，５２、コンタクト部５３およびビット線５４を含んで構成されている。なお、ビット線５４がビット線ＢＬＡに対応する。
【００３８】
シリコン基板１０は、第１不純物拡散層１２（第１電極）と、この第１不純物拡散層１２（第１電極）の最表面に不純物を拡散させて形成された第２不純物拡散層１３とを備えている。第１電極１２は、例えばｎ型シリコン層からなり、第２不純物拡散層１３は、第１不純物拡散層１２（第１電極）とは異なるｐ型シリコン層からなる。なお、シリコン基板１０は、単結晶、多結晶および非結晶のいずれであってもよい。
【００３９】
トレンチキャパシタ２０ａ，２０ｂは、第１不純物拡散層１２（第１電極）および第２不純物拡散層１３の積層方向に平行な軸を有するトレンチ構造を有している。トレンチキャパシタ２０ａ，２０ｂは、これらの層中に形成されており、第２不純物拡散層１３上に開口部、第１不純物拡散層１２（第１電極）内に底部を有している。
【００４０】
トレンチキャパシタ２０ａの内壁には、高誘電体金属酸窒化膜２１ａが形成されている。この高誘電体金属酸窒化膜２１ａは高誘電体材料からなり、複数の高誘電体金属酸窒化膜を含んで構成されている。ここで、高誘電体材料としては、Ａｌ，Ｈｆ，Ｚｒ，Ｐｒ，Ｙ，Ｌａのいずれか１つを主成分とする材料、具体的には、Ａｌ2 Ｏ3 ，ＨｆＯ2 ，Ｚｒ2 Ｏ3 ，ＰｒＯ2 ，Ｙ2 Ｏ3 ，Ｌａ2 Ｏ3 、またはこれらのシリケート（例えばＨｆＳｉＯｘ）、またはこれらの元素の多元系材料（例えばＺｒＡｌｘＯｙ，ＨｆＡｌｘＯｙ）などが挙げられる。なお、本実施の形態では、高誘電体金属酸窒化膜２１ａは、ＨｆＳｉＯｘからなる２つの高誘電体金属酸窒化膜２１ａ−１，２１ａ−２により構成されている。
【００４１】
高誘電体金属酸窒化膜２１ａと第２不純物拡散層１３との間、および高誘電体金属酸窒化膜２１ａと第１不純物拡散層１３の一部との間には、絶縁膜２２ａが形成されている。ここで、絶縁膜２２ａは、高誘電体金属酸窒化膜２１ａと第２不純物拡散層１３とを絶縁する層として機能する。さらにトレンチキャパシタ２０ａの内部には第２電極２３ａが、トレンチキャパシタ２０ａ開口部には、第２電極２３ａ、高誘電体金属酸窒化膜２１ａおよび絶縁層２２ａを覆うように埋め込み層２４ａが形成されている。更に、この埋め込み層２４ａは拡散層３４と開口部近傍において接続されている。なお、第２電極２３ａおよび埋め込み層２４ａは、例えば導電性の多結晶シリコンにより形成されている。
【００４２】
なお、トレンチキャパシタ２０ｂもトレンチキャパシタ２０ａと同様の構成を有している。
【００４３】
トランジスタ形成領域は、２つのトレンチキャパシタ２０ａ，２０ｂの間に形成されている。ゲート絶縁膜３３は、第２不純物拡散層１３、拡散層３４，３５，３６およびトレンチキャパシタ２０ａ，２０ｂ上に形成されており、拡散層３５に接する領域の一部に開口部３３Ａを有している。ゲート電極３１，３２は、ゲート絶縁膜３３上に形成されており、２つのトレンチキャパシタ２０ａ，２０ｂを結ぶ方向と垂直な方向に帯状に設けられている。拡散層３４，３５，３６は、第２不純物拡散層１３とゲート絶縁膜３３との間に形成されている。より具体的には、拡散層３４は、ゲート絶縁膜３３がゲート電極３１に接する領域の一部と埋め込み層２４ａとを接続するように設けられている。拡散層３５は、ゲート絶縁膜３３がゲート電極３１に接する領域の一部とゲート絶縁膜３３がゲート電極３２に接する領域の一部とを接続すると共に、拡散層３４，３６とは接しないように設けられている。拡散層３６は、ゲート絶縁膜３３がゲート電極３２に接する領域の一部と埋め込み層２４ｂとを接続するように設けられている。
【００４４】
素子分離領域４０ａは、トレンチキャパシタ２０ａの上部および開口部の一部に被さるように形成されており、隣接するトランジスタ形成領域同士を電気的に分離する層として機能する。なお、素子分離領域４０ｂも素子分離領域４０ａと同様の構成を有している。
【００４５】
ビット線形成領域は、トランジスタ形成領域および素子分離領域４０上に形成されている。絶縁膜５１は、ゲート電極３１，３２、ゲート絶縁膜３３および素子分離領域４０を覆うように形成されると共に、ゲート絶縁膜３３の開口部３３Ａ上に貫通孔５１Ａを有している。コンタクト部５３は、開口部３３Ａおよび貫通孔５１Ａを満たすように形成されると共に、拡散層３５に接続されている。ビット線５４は、絶縁膜５１上において帯状のゲート電極３１，３２に対して垂直な方向に設けられ、コンタクト部５３と電気的に接続されるている。絶縁層５２は、絶縁層５１およびビット線５４を覆うように形成されている。
【００４６】
次に、上記半導体メモリ装置１の具体的な製造方法について、メモリユニットＭＵＡｊの製造プロセスを中心に説明する。
【００４７】
まず、キャパシタＣＡｉ−１の製造方法について説明する。図６（Ａ）に示したように、例えばｐ型シリコンからなる第２不純物拡散層１３の表面に、例えば熱酸化により二酸化シリコン（ＳｉＯ２）からなる第１酸化パッド層１１１を形成する。その後、第１酸化パッド層１１１上に、例えばＣＶＤ法（（Chemical Vepor Deposition;化学的気相成長法) により窒化シリコンパッド層１１２を形成する。さらに窒化シリコンパッド層１１２に、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）からなる第２酸化パッド層１１３を堆積させる。以下、これらの層をまとめてパッドスタック層１１４と称する。その後、例えばＲＩＥ(Reactive Ion Etching;反応性イオンエッチング) により第２の不純物拡散層１３に到達する深いトレンチを形成した後、例えばＣＶＤ法により多結晶シリコン１１５をトレンチ内部に埋め込むように形成する。
【００４８】
次に、図６（Ｂ）に示したように、後の工程で絶縁膜２２ａが形成される深さまで多結晶シリコン１１５をエッチバックする。続いて、例えばＣＶＤ法によりトレンチの内壁に絶縁膜を形成した後、エッチバックして、トレンチ内の第２の不純物拡散層１３と接する内壁のみに絶縁膜２２ａを形成する。
【００４９】
その後、図７（Ａ）に示したように、エッチングによりトレンチ内部の多結晶シリコン１１５を選択的に除去する。次に、例えばイオン注入法によりパッドスタック層１１４および絶縁膜２２ａをマスクとして、例えばｎ型シリコンからなる第１不純物拡散層（第１電極１２）を形成する。
【００５０】
次に、図７（Ｂ）に示したように、トレンチ内に前述の方法（図１参照）により高誘電体金属酸窒化膜２１ａを形成する。更に、トレンチ内部を埋め込むように、例えばＣＶＤ法により例えば導電性の多結晶シリコンからなる第２電極２３ａを形成する。
【００５１】
次に、図８（Ａ）に示したように、第２電極２３ａを例えば窒化シリコンパッド層１１２の深さまでエッチバックする。これにより、パッドスタック層１１４上に堆積した第２電極２３ａは除去される。
【００５２】
次に、図８（Ｂ）に示したように、露出している高誘電体金属酸窒化膜２１ａ、第２酸化パッド層１１３をエッチングにより除去すると共に、小さなトレンチができるように高誘電体金属酸窒化膜２１ａ、絶縁膜２２ａおよび第２電極２３ａをエッチバックする。
【００５３】
次に、図９に示したように、例えばＣＶＤ法によりこの小さなトレンチを埋め込むように導電性の多結晶シリコンからなる埋め込み層２４ａを形成する。その後、熱処理によって、埋め込み層中の不純物が第２不純物拡散層１３に拡散され、第２不純物拡散層１３中に拡散層３４が形成される。その後、エッチングにより第１酸化パッド層１１１および窒化シリコンパッド層１１２を除去する。このようにしてキャパシタＣＡｎ−１が形成される。
【００５４】
なお、キャパシタＣＡｉもキャパシタＣＡｉ−１と同じ製造方法により形成される。
【００５５】
キャパシタＣＡｎ−１，ＣＡｎを形成した後は、図１０に示したように、例えばＲＩＥにより第１不純物拡散層１２（第１電極）に到達しない程度の深さのトレンチをトレンチキャパシタ２０ａ，２０ｂの上部の一部と重複するように形成した後、例えばＣＶＤ法により絶縁物をトレンチ内部に埋め込んで、素子分離領域４０を形成する。続いて、例えば熱酸化によりトランジスタ形成領域の表面にゲート絶縁膜３３を形成する。
【００５６】
次に、図１１に示したように、ゲート絶縁膜３３および素子分離領域４０上に、例えば導電性の多結晶シリコン層を堆積し、さらに例えばタングステンシリサイド（ＷＳｉ）層を堆積した後、エッチングによりゲート電極３１，３２，１３１，１３２を形成する。なお、素子分離領域４０上に形成されたゲート電極１３１，１３２は隣接する他のトランジスタ形成領域１３０にあるゲート電極の一部である。この後、例えばイオン注入法により拡散層３５を形成する。
【００５７】
続いて、ゲート電極３１，３２，１３１，１３２、ゲート絶縁膜３３および素子分離領域４０上に、例えばＣＶＤ法により絶縁膜５１を形成し、例えばＣＭＰ(Chemical and Mechanical Polishing；化学的機械研磨) によりその表面を平坦化する。その後、エッチングにより絶縁膜５１およびゲート絶縁膜３３を貫通して拡散層３５に達する貫通孔５１Ａを形成する。
【００５８】
次に、図５に示したように、例えばＣＶＤ法により貫通孔５１Ａ内に例えば導電性の多結晶シリコンからなるコンタクト部５３を埋め込んだ後、例えばＣＭＰによりその表面を平坦化する。その後、例えばスパッタリング法によりタングステン（Ｗ）を堆積させてコンタクト部５３と接続されたビット線５４を形成する。
【００５９】
続いて、例えばＣＶＤ法により絶縁膜５１およびコンタクト部５３上に、例えばＢＰＳＧ(Boro-Phospho-Silicate Glass) からなる絶縁膜５２を形成した後、例えばＣＭＰによりその表面を平坦化する。その後、ビット線取り出し電極、ワード線取り出し電極およびプレート線取り出し電極（図示せず）等を形成する。このようにして半導体メモリ装置１が形成される。
【００６０】
次に、図３を参照して、この半導体メモリ装置１の作用について説明する。
【００６１】
この半導体メモリ装置１では、対となったキャパシタＣＡｉ，ＣＢｉに相補的なデータを書き込むことで１ビットが記憶されるようになっている。このような半導体メモリ装置１からデータを読み出す方法について、以下説明する。なお、一例として、対となったキャパシタＣＡｉ，ＣＢｉから相補的な１ビットのデータを読み出すものとし、キャパシタＣＡｉにはデータ”１”が，キャパシタＣＢｉにはデータ”０”が記憶されているものとする。ただし、データ”１”は、残留分極が＋Ｐｒの状態（プラス方向の外部電界が印加された場合に生じる残留分極の状態）であり、データ”０”は、残留分極が−Ｐｒの状態（マイナス方向の外部電界が印加された場合に生じる残留分極の状態）である。
【００６２】
まずプレート線ＰＬｊにＶｃｃを印加する。このとき、キャパシタＣＡｉにはデータ”１”が記憶されているので、高誘電体金属酸窒化膜２１Ａに分極反転が生じ、蓄積電荷量が増加し、第２電極２３Ａの電位が上昇する。一方、キャパシタＣＢｉにはデータ”０”が記憶されているので、高誘電体金属酸窒化膜２１Ｂに分極反転が生ぜず、第２電極２３Ｂの電位はほとんど上昇しない。このように、キャパシタＣＡｉ，ＣＢｉに記憶されたデータに依存して第２電極２３Ａ，２３Ｂの電位に変化が生じる。
【００６３】
次に、ビット線ＢＬＡ，ＢＬＢを浮遊状態とし、ワード線ＷＬｉをハイレベルとすることによって、選択用トランジスタＴＲＡｉ，ＴＲＢｉをオン状態にする。すると、第２電極２３Ａに生じた電位によりビット線ＢＬＡに電位が生じるが、第２電極２３Ｂに生じた電位によりビット線ＢＬＢの電位はわずかしか上昇しない。
【００６４】
次いで、ワード線ＷＬｉをローレベルとすることによって、選択用トランジスタＴＲＡｉ，ＴＲＢｉをオフ状態にする。その後、ビット線ＢＬＡ，ＢＬＢをセンスアンプＳＡによってラッチし、センスアンプＳＡを活性化してデータを増幅し、データを読み出す。
【００６５】
ところで、本実施の形態の半導体メモリ装置１のように、キャパシタＣＡｎの上に選択用トランジスタＴＲＡｎが積層される構造を有する場合には、キャパシタＣＡｎは、選択用トランジスタＴＲＡｎを形成する際に加えられる高熱を繰り返し受けることになる。このため、キャパシタＣＡｎの電極間に挟まれた誘電体膜２１ａ，２１ｂの耐熱性が低い場合には、選択用トランジスタＴＲＡｎを形成する際に、誘電体膜２１ａ，２１ｂが剥離したり、誘電体膜２１ａ，２１ｂの結晶化が進むなどの問題が生じやすくなる。しかしながら、本実施の形態では、前述のように、リーク性能および耐熱性に優れた半導体メモリ装置用キャパシタを用いているので、誘電体膜２１ａ，２１ｂが剥離したり、誘電体膜２１ａ，２１ｂの結晶化が進むことはなく、特性の向上した半導体メモリ装置１となる。
【００６６】
以上、実施の形態を挙げて本発明を説明したが、本発明は上記の実施の形態に限定されるものではなく、種々変形可能である。
【００６７】
例えば、上記実施の形態では、熱窒化により窒化を行っているが、このときの窒化条件は、窒素が誘電体膜２１−１または２１−２を突き抜けて第１不純物拡散層１２（第１電極）の表面に到達して、ＳｉＮ層を形成することが殆どないような条件であれば良く、本発明は上記の窒化条件に限定されるものではない。
【００６８】
また、窒化方法としては、熱窒化に限らず、プラズマ窒化またはイオン注入などを用いてもよい。例えば１層目の誘電体膜２１−１をプラズマ窒化するための窒化条件は、Ｈｅ／Ｎ２混合気体（混合比９５％Ｈｅ）、Ｈｅ流量４７５ｓｃｃｍ、Ｎ２流量２５ｓｃｃｍ、圧力１０＾４Ｐａ、印加電力１００Ｗ、印加時間４０秒、基板バイアス０Ｖ、ウェハ温度２０℃、チャンバー温度６５℃とする。２層目の誘電体膜２１ー２をプラズマ窒化するための窒化条件は、１層目よりＨｅ流量、Ｎ２流量および印加電力が大きい条件とする。
【００６９】
また、上記実施の形態では、キャパシタＣＡ１〜ＣＡｎ，ＣＢ１〜ＣＢｎの上に選択用トランジスタＴＲＡ１〜ＲＴＡｎ，ＴＲＢ１〜ＲＴＢｎが積層される構造を有していたが、本発明はこれに限定されるものではなく、選択用トランジスタＴＲＡ１〜ＲＴＡｎ，ＴＲＢ１〜ＲＴＢｎの上にキャパシタＣＡ１〜ＣＡｎ，ＣＢ１〜ＣＢｎが積層される構造を有していても構わない。このような構造を有していたとしても、キャパシタＣＡ１〜ＣＡｎ，ＣＢ１〜ＣＢｎが後の工程により高熱を繰り返し受けるような場合には、本発明は特に有効である。
【００７０】
また、上記実施の形態では、トレンチ形状のキャパシタＣＡ１〜ＣＡｎ，ＣＢ１〜ＣＢｎを用いたが、本発明はこれに限定されるものではなく、スタック形状など、トレンチ形状とは異なる形状であってもよい。スタック形状など、トレンチ形状とは異なる形状であっても誘電体膜２１を形成することが可能だからである。
【００７１】
また、上記実施の形態では誘電体膜２１−１，２１−２の膜厚を同じとしたが、異なっていてもよく、また厚さは２ｎｍより厚くても薄くても構わない。
【００７２】
また、電極間の誘電体膜２１は２層構造に限らず、３層以上を有する構造としてもよい。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施の形態に係るキャパシタを表す断面図である。
【図２】図１のキャパシタの製造工程を説明するための断面図である。
【図３】半導体メモリ装置の回路構成図である。
【図４】半導体メモリ装置のパターン構成図である。
【図５】図４のパターン構成図におけるＡ−Ａ矢視方向の断面構成図である。
【図６】半導体メモリ装置の製造工程を説明するための断面図である。
【図７】図６に続く工程を説明するための断面図である。
【図８】図７に続く工程を説明するための断面図である。
【図９】図８に続く工程を説明するための断面図である。
【図１０】図９に続く工程を説明するための断面図である。
【図１１】図１０に続く工程を説明するための断面図である。
【符号の説明】
【００７４】
１０…シリコン基板、１２…第１不純物拡散層（第１電極）、１３…第２不純物拡散層、２０ａ，２０ｂ…トレンチキャパシタ、２１…誘電体膜、２１ａ，２１ｂ…高誘電体金属酸窒化膜、２１ー１，２１ａ−１，２１ｂ−１…１層目の高誘電体金属酸窒化膜、２１−２，２１ａ−２，２１ｂ−２…２層目の高誘電体金属酸窒化膜、２２ａ，２２ｂ…絶縁膜、２３，２３ａ，２３ｂ…第２電極、２４ａ，２４ｂ…埋め込み層、３１，３２…ゲート電極、３３…ゲート絶縁膜、３４，３５，３６…拡散層、４０ａ，４０ｂ…素子分離領域、５１，５２…絶縁膜、５１Ａ…貫通孔、５３…コンタクト部、５４，ＢＬＡ，ＢＬＢ…ビット線、１２１−１…１層目の高誘電体金属酸化膜、１２１−２…２層目の高誘電体金属酸化膜、Ｃ，ＣＡ１〜ＣＡｎ，ＣＢ１〜ＣＢｎ…キャパシタ、ＭＡ，ＭＢ…メモリ、ＭＵＡ１〜ＭＵＡｍ，ＭＵＢ１〜ＭＵＢｍ…メモリユニット、ＰＬ１〜ＰＬｍ…プレート線、ＴＲＡ１〜ＲＴＡｎ，ＴＲＢ１〜ＲＴＢｎ…選択用トランジスタ、ＷＬ１〜ＷＬｎ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006054395.tif 000011
【図１０】
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【図１１】
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