(57)【要約】【課題】  窒化シリコン膜のパターニングに付随して生じる欠陥を低減することができる薄膜トランジスタ及びその製造方法を提供する。【解決手段】  窒化シリコン膜５を全面に形成した後、その上に酸化シリコン膜６を形成する。次に、ゴミ等を除去するために水洗浄処理を行う。次に、酸化シリコン膜６及び窒化シリコン膜５のパターニングを行う。このとき、窒化シリコン膜５の形状は、その上に酸化シリコン膜６が存在しているため逆テーパ形状となる。次に、半導体膜４をパターニングする。次に、ソース電極７及びドレイン電極８を半導体膜４上に形成する。このようにして薄膜トランジスタ１０が形成される。このとき、ソース電極７及びドレイン電極８の間に、金属膜の残部や堆積物等のゴミ１１が発生することがある。このような場合であっても、窒化シリコン膜５が逆テーパ形状となっているため、ゴミ１１とソース電極７及びドレイン電極８との間で段切れが生じる。【選択図】  図１Ｄ
2006332557.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体膜と、
前記半導体膜上に選択的に形成された窒化シリコン膜と、
前記窒化シリコン膜を間に挟んで、前記半導体膜上に形成されたソース電極及びドレイン電極と、
前記窒化シリコン膜上に形成された酸化シリコン膜と、
を有することを特徴とする薄膜トランジスタ。
【請求項２】
ゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に半導体膜を形成する工程と、
前記半導体膜上に窒化シリコン膜及び酸化シリコン膜を順次形成する工程と、
前記窒化シリコン膜及び酸化シリコン膜をパターニングにより、前記ゲート絶縁膜の上方に残存させる工程と、
前記半導体膜上に、前記窒化シリコン膜を間に挟むソース電極及びドレイン電極を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項３】
前記窒化シリコン膜を形成した後、前記窒化シリコン膜上にＣＶＤ法により前記酸化シリコン膜を形成することを特徴とする請求項２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記窒化シリコン膜を形成した後、酸化剤を用いて前記窒化シリコン膜の表面を洗浄することにより、前記酸化シリコン膜を形成することを特徴とする請求項２に記載の薄膜トランジスタの製造方法。
【請求項５】
前記窒化シリコン膜を形成した後、酸素プラズマ処理を前記窒化シリコン膜の表面に対して行うことにより、前記酸化シリコン膜を形成することを特徴とする請求項２に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等に用いられる薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
従来、液晶表示装置の薄膜トランジスタ基板等に用いる薄膜トランジスタを形成するに当たっては、絶縁性基板上にスパッタ法やＣＶＤ法によって膜を形成し、その上にフォトレジストを塗布し、フォトリソグラフィ法を用いて所定のパターンを形成している。このような処理を繰り返し行うことにより、薄膜トランジスタを形成している。そして、薄膜トランジスタ基板を製造する場合には、このような薄膜トランジスタの形成と並行して配線パターン等を形成している。
【０００３】
近年、薄膜トランジスタを用いた装置の高精細化が進められており、また、品質向上（無欠陥品）の要求が非常に高まってきている。特に、点欠陥を皆無とすることに対する要求が大きくなってきている。従来、ゴミや汚染等がこのような欠陥の要因であると考えられており、これらを排除するために、成膜後に洗浄が行われている。
【０００４】
しかしながら、このような洗浄として、特にアモルファス状態の窒化シリコン膜に対して、単純な水洗浄を行った場合には、窒化シリコン膜が水と反応してしまう。そして、その下層に位置する配線パターンの影響を受けたり、又はゴミ等が核になったりして、ウォーターマークのような厚い酸化シリコン膜が不均一に形成されてしまう。このような酸化シリコン膜は、後に窒化シリコン膜をエッチングする際にマスクとなることがあり、このような場合、適切なエッチングが行われずにパターン欠陥が発生してしまう。
【０００５】
例えば、図３Ａに示すように、下地膜１０１上に窒化シリコン膜１０２を形成し、この水線状を行った場合には、図３Ａに示すように、窒化シリコン膜１０２の表面に厚い酸化シリコン膜１０３が形成される。そして、この状態で窒化シリコン膜１０２のパターニングを行うと、図３Ｂに示すように、酸化シリコン膜１０３の影響により適切な形状が得られず、パターン不良が生じる。
【０００６】
このように、従来の技術では、洗浄によって欠陥を十分に減少させることは極めて困難である。また、このような窒化シリコン膜のパターンを挟む２個の金属配線を互いに絶縁分離して形成しようとした場合に、ゴミ等がパターン上に存在すると、これらの金属配線の間に短絡が生じることもあり、この短絡も欠陥となる。このような不具合は窒化シリコン膜だけでなく、他の絶縁膜においても生じうる。
【０００７】
【特許文献１】特開平１−１１４０８０号公報
【特許文献２】特開平１１−２６１０７０号公報
【特許文献３】特開２０００−３２３７１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、窒化シリコン膜のパターニングに付随して生じる欠陥を低減することができる薄膜トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１０】
本発明に係る薄膜トランジスタは、ゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、前記半導体膜上に選択的に形成された窒化シリコン膜と、前記窒化シリコン膜を間に挟んで、前記半導体膜上に形成されたソース電極及びドレイン電極と、前記窒化シリコン膜上に形成された酸化シリコン膜と、を有することを特徴とする。
【００１１】
本発明に係る薄膜トランジスタの製造方法は、ゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に半導体膜を形成する工程と、前記半導体膜上に窒化シリコン膜及び酸化シリコン膜を順次形成する工程と、前記窒化シリコン膜及び酸化シリコン膜をパターニングにより、前記ゲート絶縁膜の上方に残存させる工程と、前記半導体膜上に、前記窒化シリコン膜を間に挟むソース電極及びドレイン電極を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、窒化シリコン膜上に酸化シリコン膜を形成しているため、これらの水洗浄を行っても、従来のような厚い酸化シリコン膜が生成されることはない。従って、その後のパターン不良を回避しながら、ゴミ等を適切に除去することができる。このため、欠陥を著しく低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、薄膜トランジスタの構造については、その製造方法と共に説明する。図１Ａ乃至図１Ｄは、本発明の実施形態に係る薄膜トランジスタを備えた薄膜トランジスタ基板の製造方法を工程順に示す断面図である。また、図２は、本発明の実施形態によって製造される薄膜トランジスタ基板の１画素の領域を示すレイアウト図である。
【００１４】
本実施形態では、先ず、絶縁性基板１上に金属膜を形成した後、フォトリソグラフィ法によりゲート電極用のレジストパターン及び保持容量線（Ｃｓ線）用のレジストパターンを金属膜上に形成する。金属膜としては、例えばＡｌ膜／ＭｏＮ膜／Ｍｏ膜からなる積層膜を形成する。次に、ゲート電極用のレジストパターン及び保持容量線用のレジストパターンをマスクとして金属膜をエッチングすることにより、図１Ａ及び図２に示すように、ゲート電極２及び保持容量線（Ｃｓ線）９を形成する。その後、レジストパターン及び保持容量線用のレジストパターンを除去する。
【００１５】
続いて、同じく図１Ａに示すように、全面に、窒化シリコン膜３、半導体膜４及び窒化シリコン膜５を連続して形成する。更に、窒化シリコン膜５上に、酸化シリコン膜６を形成する。酸化シリコン膜６の厚さは１０ｎｍ以上とすることが好ましい。酸化シリコン膜６の形成方法としては、例えば次の３種類の方法が挙げられる。
（１）窒化シリコン膜５の上に酸化シリコン膜６を堆積する。このときの成膜条件は、例えば、ＳｉＨ4流量：３５０ｓｃｃｍ、Ｎ2Ｏ流量：７０００ｓｃｃｍ、ＲＦパワー：１６００Ｗ、チャンバ内圧：２００Ｐａ、温度：３２０℃とする。
（２）窒化シリコン膜５の表面をオゾン水にて洗浄することにより、窒化シリコン膜５の表面を酸化させる。このときの洗浄条件は、例えばオゾン濃度：４〜６ｐｐｍとする。
（３）平行平板型で枚葉式の反応性イオンエッチング（ＲＩＥ）装置又はバッチ式のアッシャー装置を用いて窒化シリコン膜５の表面の酸素プラズマ処理を実行することにより、窒化シリコン膜５の表面を酸化させる。ＲＩＥ装置を用いる場合の処理条件は、例えば、Ｏ2流量：４００ｓｃｃｍ、ＲＦパワー：７５０Ｗ、チャンバ内圧：３０Ｐａとする。
また、アッシャー装置を用いる場合の処理条件は、Ｏ2流量：９０００ｓｃｃｍ、ＲＦパワー：５０００Ｗ、チャンバ内圧：３００Ｐａとする。なお、ケミカルドライエッチング装置を用いてもよい。
【００１６】
酸化シリコン膜６を形成した後には、ゴミ等を除去するために水洗浄処理を行う。次に、フォトリソグラフィ法によりチャネル保護膜用のレジストパターンを酸化シリコン膜６上に形成する。次いで、このレジストパターンをマスクとして酸化シリコン膜６及び窒化シリコン膜５をエッチングすることにより、図１Ｂに示すように、酸化シリコン膜６及び窒化シリコン膜５からなるチャネル保護膜１４を形成する。このとき、窒化シリコン膜５の形状は、その上に酸化シリコン膜６が存在しているため、逆テーパ形状となる。その後、チャネル保護膜用のレジストパターンを除去する。続いて、フォトリソグラフィ法及びエッチングにより、半導体膜４をパターニングする。
【００１７】
次に、全面に金属膜を形成し、この金属膜上にフォトリソグラフィ法によりソース・ドレイン電極及び信号線用のレジストパターンを形成する。金属膜としては、例えばｎ+アモルファスＳｉ膜／Ｔｉ膜／Ａｌ膜／Ｔｉ膜からなる積層膜を形成する。次いで、このレジストパターンをマスクとして金属膜をエッチングすることにより、図１Ｃに示すように、チャネル保護膜１４を挟むようにしてソース電極７及びドレイン電極８を半導体膜４上に形成すると共に、図２に示すように、ドレイン電極８に繋がる信号線８ａを形成する。このようにして薄膜トランジスタ１０が形成される。このとき、ソース電極７及びドレイン電極８の間に、図１Ｃに示すように、金属膜の残部や堆積物等のゴミ１１が発生することがある。このような場合であっても、本実施形態では、チャネル保護膜１４の形状が逆テーパ形状となっているため、ゴミ１１とソース電極７及びドレイン電極８との間で段切れが生じる。従って、ゴミ１１を介してソース電極７とドレイン電極８とが短絡することはない。このため、点欠陥の発生が防止される。
【００１８】
ソース電極７及びドレイン電極８の形成後には、図１Ｄに示すように、全面に窒化シリコン膜１２を形成する。次に、フォトリソグラフィ法及びエッチングにより、レジストパターンをマスクとして窒化シリコン膜１２にソース電極７まで到達するコンタクトホールを形成する。次いで、この加工の際に用いたレジストパターンを除去する。その後、全面にＩＴＯ（Indium Tin Oxide）からなる透明電極を形成し、これをフォトリソグラフィ法及びエッチングすることにより、図１Ｄ及び図２に示すように、画素電極１３を形成する。このようにして、薄膜トランジスタ基板が完成する。
【００１９】
このような本実施形態によれば、窒化シリコン膜５上に酸化シリコン膜６が形成されているため、これらの水洗浄を行っても、従来のような厚い酸化シリコン膜は生成されない。従って、その後のパターン不良を回避しながら、ゴミ等を適切に除去することができる。このため、欠陥を著しく低減することができる。
【００２０】
また、酸化シリコン膜６の影響によりチャネル保護膜１４の形状がテーパ形状となっているため、これを間に挟むソース電極７及びドレイン電極８間の短絡を容易に防止することができる。この観点からも、本実施形態によれば欠陥を著しく低減することができるといえる。
【００２１】
なお、特許文献１（特開平１−１１４０８０号公報）には、ゲート絶縁膜を構成する窒化膜の表面に酸化膜を形成する技術が開示されているが、この技術には、チャネルを構成する半導体膜上の窒化シリコン膜との関連はない。
【００２２】
また、特許文献２（特開平１１−２６１０７０号公報）及び特許文献３（特開２０００−３２３７１７号公報）には、ソース及びドレインよりもゲート電極が上方に位置する薄膜トランジスタと基板との間に窒化膜及び酸化膜を形成する技術が開示されているが、この技術にも、チャネルを構成する半導体膜上の窒化シリコン膜との関連はない。
【図面の簡単な説明】
【００２３】
【図１Ａ】本発明の実施形態に係る薄膜トランジスタを備えた薄膜トランジスタ基板の製造方法を示す断面図である。
【図１Ｂ】図１Ａに引き続き、薄膜トランジスタ基板の製造方法を示す断面図である。
【図１Ｃ】図１Ｂに引き続き、薄膜トランジスタ基板の製造方法を示す断面図である。
【図１Ｄ】図１Ｃに引き続き、薄膜トランジスタ基板の製造方法を示す断面図である。
【図２】本発明の実施形態によって製造される薄膜トランジスタ基板の１画素の領域を示すレイアウト図である。
【図３Ａ】従来の窒化シリコン膜の加工方法を示す断面図である。
【図３Ｂ】図３Ａに引き続き、従来の窒化シリコン膜の加工方法を示す断面図である。
【符号の説明】
【００２４】
１：絶縁性基板
２：ゲート電極
３：窒化シリコン膜
４：半導体膜
５：窒化シリコン膜
６：酸化シリコン膜
７：ソース電極
８：ドレイン電極
８ａ：信号線
９：保持容量線
１０：薄膜トランジスタ（ＴＦＴ）
１１：ゴミ
１２：窒化シリコン膜
１３：画素電極
１４：チャネル保護膜
【図１Ａ】
2006332557.tif 000003
【図１Ｂ】
2006332557.tif 000004
【図１Ｃ】
2006332557.tif 000005
【図１Ｄ】
2006332557.tif 000006
【図２】
2006332557.tif 000007
【図３Ａ】
2006332557.tif 000008
【図３Ｂ】
2006332557.tif 000009