(57)【要約】【課題】半導体装置テスタのピンエレクトロニクス論理を被試験半導体装置に合わせ構成することで、テスタの論理規模や費用の低減と汎用性を両立する。【解決手段】ピンエレクトロニクスの波形形成回路や期待値判定回路など可変論理回路デバイス（ＦＰＧＡ）３００で構成し、被試験半導体装置２００の入出力ピン仕様に合わせ、それぞれのピンに必要な波形形成回路（ＦＭＴ）や期待値判定回路（ＣＭＰ）をプログラムすることにより、被試験半導体装置に必要な機能だけを取りこむことで論理規模を低減する。またＦＰＧＡ５００のコンフィグレーションを交換可能なＲＯＭ３１０またはテスタを制御するＣＰＵ１５０から行なう。【選択図】図１
2006003239.tif 000002
【特許請求の範囲】
【請求項１】
ピンエレクトロニクスを有する半導体装置テスタにおいて、ピンエレクトロニクスの論理部分を可変論理回路デバイスで構成し、出力波形形成回路や期待値比較回路などのピンエレクトロニクス論理を被試験半導体装置の入出力ピン仕様に合わせて可変論理回路デバイスをプログラムすることを特徴とする半導体装置テスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置テスタに関し、特に、バウンダリ・スキャンなど低速な外部インタフェースでテストが制御されるＬＳＩやＭＣＭ（マルチチップモジュール）など半導体装置の機能テスタに好適な半導体装置テスタに関する。
【背景技術】
【０００２】
半導体装置の機能テストには、テスタと呼ばれる装置によりテスト信号を発生させ、それを半導体装置へ入力し、半導体装置から出力された信号を期待値信号とを比較し、良否を判定する。
【０００３】
図２および図３は、従来の一般的なテスタを示すブロック図である。図２はシェアード・リソース方式テスタを、図３はパー・ピン方式テスタを示す。シェアード・リソース方式とパー・ピン方式の違いは、タイミング発生回路（ＴＧ）やリファレンス電源（ＲＰＳ）を各テスタピン共通に設け、各テスタピンに同じものを分配するか、テスタピン毎に設けるか、の違いである。以下の説明は、シェアード・リソース方式テスタとパー・ピン方式テスタで共通である。
【０００４】
図２および図３において、テスタ１００は、被試験半導体装置（ＬＳＩ）２００に電源を供給する電源ユニット（ＤＰＳ）１１０と、被試験半導体装置（ＬＳＩ）２００の入力ピンに信号を印可または出力ピンの信号を観測するピンエレクトロニクス（ＰＥ）１２０と、各ピンエレクトロニクス（ＰＥ）１２０に入力信号の印可タイミングや出力信号の観測タイミングを供給するタイミング発生回路（ＴＧ）１３０と、半導体装置（ＬＳＩ）２００の入力ピンに与える信号レベルや出力ピンの閾値レベルを決める基準電圧を供給するリファレンス電源（ＲＰＳ）１４０と、これら回路を制御するコントローラとしてのＣＰＵ１５０と、テストプログラムやテストデータを格納する記憶装置（ＨＤＤ）１６０などから構成されている。
【０００５】
ＣＰＵ１５０は、記憶装置（ＨＤＤ）１６０からテストプログラムとテストデータを読み込み、それをＯＳ（テスタ制御プログラム）により解釈しながら、テスト信号の発生と判定を行い、所定のテストが実施されるように構成されている。テスタ１００には、被試験半導体装置（ＬＳＩ）２００の出力ピンの電圧レベルなど直流テストを行うためのＤＣテスト回路（ＤＣＭ）１７０が設けられることもある。
【０００６】
さらにピンエレクトロニクス（ＰＥ）１２０の中は、入力ピンに印可する信号値および出力ピンの期待値（いわゆるテストパターン）を記憶するパターンメモリ（ＰＭ）１２１と、パターンメモリ（ＰＭ）１２１のテストパターンとタイミング発生回路（ＴＧ）１３０のタイミング信号により被試験半導体装置（ＬＳＩ）２００に印可する信号波形を作る波形形成回路（ＦＭＴ）１２２と、波形形成された入力信号を被試験半導体装置（ＬＳＩ）２００の信号レベルに変換するドライバ１２３と、テスタ１００と被試験半導体装置（ＬＳＩ）２００を電気的に接続するピンスイッチ１２４と、被試験半導体装置（ＬＳＩ）２００からの出力信号をリファレンス電源（ＲＰＳ）１４０の閾値レベルで出力信号がハイ（Ｈｉｇｈ）レベルか、ロー（Ｌｏｗ）レベルかの信号レベルを判別するレシーバ１２５と、レシーバ１２５が判定した信号レベルをパターンメモリ（ＰＭ）１２１の期待値とタイミング発生回路（ＴＧ）１３０からのストローブタイミングにより比較判定するコンパレータ回路（ＣＭＰ）１２６と、コンパレータ回路（ＣＭＰ）１２６の判定結果を記憶しておくフェイルメモリ（ＦＭ）１２７と、ＤＣテスト回路（ＤＣＭ）１７０を接続するためのスイッチ１２８などから構成される。
また被試験半導体装置（ＬＳＩ）２００は、通常テストボード（ＴＢ）２１０と呼ばれる被試験半導体装置（ＬＳＩ）２００を実装するソケットを実装したプリント基板を介してテスタ１００と接続される。
【０００７】
図４（ａ）は、図２または図３の従来のテスタの波形形成回路（ＦＭＴ）１２２の一例を示すブロック図である。図４（ａ）において、１２１〜１３０は、図２または図３と同様である。また、４０１はパターンメモリ（ＰＭ）１２１からのドライバイネーブル信号（ｅｎｂ）を保持するフリップフロップ（ＦＦ１）、４０２はパターンメモリ（ＰＭ）１２１からの入力パターン（ｓｔｍ）を保持するフリップフロップ（ＦＦ２）、４１１はタイミング発生回路（ＴＧ）１３０からのテストパターン切替えタイミングの中から、選択した切替えタイミング（ｔｔｓ）を選択するセレクタ（ＳＥＬ１）、４１２はタイミング発生回路（ＴＧ）１３０からのパルスの中から、選択したパルス（ｐｔｓ）を選択するセレクタ（ＳＥＬ２）、４２１と４２２と４２３は選択した波形モード（ｆｍｔ）と信号極性（ｐｏｌ）によって波形を形成するＯＲ回路（ＯＲ）、ＡＮＤ回路（ＡＮＤ）、排他的ＯＲ回路（ＥＯＲ）である。
図４（ｂ）は、図４（ａ）に示した波形形成回路（ＦＭＴ）１２２の真理値表を示す図であり、図中のＲＺ波形はＲｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ波形、ＮＲＺ波形はＮｏｎ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ波形である。
【０００８】
図５（ａ）は、図２または図３の従来のテスタのコンパレータ回路（ＣＭＰ）１２６の一例を示すブロック図である。図５（ａ）において、１２１〜１３０は、図２または図３と同様である。４３１はパターンメモリ（ＰＭ）１２１からの期待値マスク信号（ｍｓｋ）を保持するフリップフロップ（ＦＦ１）、４３２はパターンメモリ（ＰＭ）１２１からの期待値信号（ｅｘｐ）を保持するフリップフロップ（ＦＦ２）、４３３はレシーバ１２５からのレシーブ信号（ｒｃｖ）を保持するフリップフロップ（ＦＦ３）で、タイミング発生回路（ＴＧ）１３０からのストローブタイミングで、それぞれの信号をフリップフロップに取り込む。４４１は期待値信号（ｅｘｐ）とレシーブ信号（ｒｃｖ）を比較する排他的ＯＲ回路（ＥＯＲ）、４４２は上記比較結果を上記期待値マスク信号（ｍｓｋ）でマスクするＡＮＤ回路（ＡＮＤ）である。このＡＮＤ回路（ＡＮＤ）４２２の出力が判定結果（ｆａｉｌ）としてフェイルメモリ（ＦＭ）１２７に書き込まれる。
図５（ｂ）は、図５（ａ）に示したコンパレータ回路（ＣＭＰ）１２６の真理値表を示す図である。
非特許文献１は一般的なテスト技術を記載している。
【０００９】
【非特許文献１】小高俊彦・小林ニ三幸著  「装置設計と実装」丸善  １９９６年
【発明の開示】
【発明が解決しようとする課題】
【００１０】
一般にテスタは、極めて汎用性の高い装置として提供され、その高い汎用性を持たすために、複雑で高度かつ大規模なハードウェアを持ち、非常に高価となる。即ちテスタは、新たに開発される多用な半導体装置を含めた種々の半導体装置をそれ一台で試験ができるように、必要とされる種々のテスト項目に応えられるようにするため複雑な構成となり、またテストされるべき半導体装置の性能やピン数に対応できるように、性能、数量の面からも高度かつ複雑な構成となるからである。
【００１１】
半導体装置メーカなどが新たに開発した半導体装置のテストを行なう場合、テストしようとする半導体装置の性能、規模によっては、テスタの有する機能の何割かしか使用しない場合も生じる。テスト費用は、良く知られているように、被試験半導体装置の製造コストに反映されるため、テスタの非常に高いコストは、半導体装置の単価に跳ね返ったり、市場での競争や需要との関係からコストアップできない場合には、コスト割れをもたらすことになる。
【００１２】
一方、ＬＳＩやＭＣＭなど最近の半導体装置は、その動作速度の高速化が進み、テスタの性能、特にスピードやタイミング精度などが追いつかないケースが出てきている。このため高速な半導体装置の中には、半導体装置自身の中に、論理回路部分を試験するために、擬似乱数発生回路などのパターン発生回路を入れたり、内蔵するメモリ部をテストするため、ＡＬＰＧ（Ａｌｇｏｒｉｔｈｍｉｃ  ｍｅｍｏｒｙ  ｐａｔｔｅｒｎ  ｇｅｎｅｒａｔｏｒ）と呼ばれるパターン発生回路を内蔵させたりした、ＢＩＳＴ（Ｂｕｌｔ  ｉｎ  ｓｅｌｆ  ｔｅｓｔ）方式を取り入れた半導体装置もある。
【００１３】
このようなＢＩＳＴを採用した半導体装置では、その内蔵されたテスト回路と外部とのインタフェースに、バウンダリ・スキャンなどの低速なインタフェースを採用する場合が多い。このため汎用性を重視した市販の半導体テスタは、自己診断機能を内蔵し低速な外部テスト制御インタフェースを持つ半導体装置にとっては、使用されない機能が多く、テスタが高価であるという問題があった。
【００１４】
本発明の目的は、半導体装置テスタのピンエレクトロニクス論理を被試験半導体装置に合わせ構成することで、テスタの論理規模や費用の低減と汎用性を両立する半導体装置テスタを提供することにある。
【課題を解決するための手段】
【００１５】
本発明は、テスタのピンエレクトロニクスに必要な機能を、予め用意された複雑な機能の中から選択する代わりに、テスタのピンエレクトロニクスの論理回路部分を可変論理回路デバイスで構成し、被試験半導体装置の入出力ピン仕様に合わせ必要なピンエレクトロニクスの機能をこの可変論理回路デバイスにプログラムすることで実現する。
【発明の効果】
【００１６】
本発明によれば、テスタのピンエレクトロニクスに必要な機能を、予め用意された複雑な機能の中から選択する代わりに、必要な機能をプログラミングするため、ピンエレクトロニクスの論理回路規模を大幅に低減でき、テスタの汎用性を犠牲にせず、かつテスタの価格を抑えることができる。
【発明を実施するための最良の形態】
【００１７】
ＢＩＳＴなどの自己診断機能を内蔵する半導体装置など、そのテスト制御に必要な入出力インターフェースがバウンダリ・スキャンなど低速なインタフェースを持つ半導体装置を、安価で汎用性を持つテスタで試験を行うという目的を、ピンエレクトロニクスの機能を被試験半導体装置の入出力ピン仕様により、予め用意された複雑な機能の中から選択する変わりに、可変論理回路デバイスに、必要な機能をプログラムすることにより、コストパフォーマンスの高い、汎用的なテスタを実現する。
【００１８】
図１は、本発明のテスタ５００の一実施例のブロック図である。１１０〜２１０は、図２または図３と同様である。３００は可変論理回路デバイス（ＦＰＧＡ）で実現した波形形成回路（ＦＭＴ）とコンパレータ回路（ＣＭＰ）で、ピンエレクトロニクスの論理部分を構成する。３１０は可変論理回路デバイス（ＦＰＧＡ）３００の論理回路プログラム（コンフィグレーション）に使用するＲＯＭである。このＲＯＭ３１０はソケットを介してテスタに実装される。可変論理回路デバイス（ＦＰＧＡ）３００とＲＯＭ３１０は必要な論理規模や使用するデバイスにより、１個または複数個で構成される。
【００１９】
被試験半導体試験装置（ＬＳＩ）２００のテスト準備として、入出力ピン仕様に合わせて可変論理回路デバイス（ＦＰＧＡ）３００の中に必要な波形形成回路（ＦＭＴ）とコンパレータ回路（ＣＭＰ）をプログラムし、そのプログラム内容をＲＯＭ３１０に書き込んでおく。被試験半導体装置（ＬＳＩ）２００をテストする場合は、被試験半導体装置（ＬＳＩ）２００を実装するテストボード（ＴＢ）２１０をテスタに接続すると共に、被試験半導体装置（ＬＳＩ）２００用にプログラム内容を書き込んだＲＯＭ３１０を上記ソケットに実装する。この状態で可変論理回路デバイス（ＦＰＧＡ）３００のコンフィグレーションを実行することで、被試験半導体装置（ＬＳＩ）２００のテストに必要な波形形成回路（ＦＭＴ）とコンパレータ回路（ＣＭＰ）が可変論理回路デバイス（ＦＰＧＡ）３００の中に構成され、テスタ５００は被試験半導体装置（ＬＳＩ）２００のテストが可能となる。
【００２０】
図６は、図４（ａ）の波形形成回路（ＦＭＴ）１２２において、図４（ｂ）のＦＭＴ真理値表の波形種として「Ｐ極性、ＲＺ波形」を選択した場合に、可変論理回路デバイス（ＦＰＧＡ）３００内にプログラムされる回路５２２を示す。このように図４の回路と比較して、タイミングを選択するセレクタが省略出来ており、また極性を反転させるＥＯＲ回路も省略出来ている。ＮＲＺ波形を選択する場合は、さらにＡＮＤ回路（ＡＮＤ）４２２が省略できる。またＮ極を設定するには、ＡＮＤ回路（ＡＮＤ）４２２をＮＡＮＤ回路に変更するだけで可能である。また被試験半導体装置（ＬＳＩ）のピン仕様が出力ピンに対応するテスタピンにはこの波形形成回路（ＦＭＴ）は不要で、ドライバ１２３のイネーブル信号（ｅｎｂ）を０固定にする機能だけあれば良い。
【００２１】
またコンパレータ回路（ＣＭＰ）は、また被試験半導体装置（ＬＳＩ）のピン仕様が出力ピンに対応するテスタピンにのみあれば十分で、入力ピンに対応するテスタピンには省略できる。
【００２２】
このように、予めどのような入出力ピンにも対応可能なように、複雑で高度な機能を持つ従来テスタの波形形成回路（ＦＭＴ）やコンパレータ回路（ＣＭＰ）に対して、被試験半導体装置（ＬＳＩ）の入出力ピン仕様に対応した必要最低限の論理規模で波形形成回路（ＦＭＴ）やコンパレータ回路（ＣＭＰ）を実現でき、またコンフィグレーション用のＲＯＭをソケットにより実装することで交換可能とし、テスタの汎用性も確保できる効果がある。
【００２３】
図７の実施例は、図１の実施例から、直流テストが不要な場合に、ＤＣテスト回路（ＤＣＭ）とそれを接続するためのスイッチ、またさらにピンスイッチをドライバ１２３のディスエーブル機能（出力ハイ・インピーダンス状態）で置き換えたテスタ７００である。実装密度を高めづらいスイッチを省略できるので、テスタのコスト低減、小型化に役立つ。
【００２４】
図８の実施例は、図７の実施例から、さらにドライバとレシーバを可変論理回路デバイスに吸収した事を特徴とするテスタ８００である。被試験半導体装置（ＬＳＩ）２００の入出力ピン仕様が、使用する可変論理回路デバイス（ＦＰＧＡ）３００が直接サポートする入出力ピン仕様なら被試験半導体試験装置（ＬＳＩ）２００と可変論理回路デバイス（ＦＰＧＡ）３００は直結可能である。この場合はテスタ１００にリファレンス電源（ＲＰＳ）が不要となり、更なるテスタのコスト低減、小型化に役立つ。
【００２５】
図９の実施例は、図７の実施例から、コンフィグレーション用のＲＯＭ３１０をテストボード（ＴＢ）２１０に実装した事を特徴とするテスタ９００である。ＲＯＭ３１０をテストボード（ＴＢ）２１０に実装することにより、テストボード（ＴＢ）２１０の交換でＲＯＭ３１０も同時に交換できるので、被試験半導体装置（ＬＳＩ）２００のテスト準備作業量を低減したり、ＲＯＭ３１０の交換忘れなどを防ぐのに役立つ。
【００２６】
図１０の実施例は、図７の実施例から、コンフィグレーション用のＲＯＭをなくし、ＣＰＵ１５０から可変論理回路デバイス（ＦＰＧＡ）３００を直接コンフィグレーションする事を特徴とするテスタ１０００である。テストプログラムやテストデータを記憶装置（ＨＤＤ）１６０から読み込む時に同期させてコンフィグレーションを実行することで、被試験半導体装置（ＬＳＩ）２００のテスト準備作業量を低減したり、ＲＯＭ３１０の交換忘れなどを防ぐのに役立つ。
【００２７】
また、半導体装置のクロックピンなど高い精度や機能が要求されるピンに対応するテスタピンとそれ以外のピンに対応するテスタピンを、従来テスタのピンエレクトロニクスと本発明のピンエレクトロニクスを組合せてテスタを構成することで、テスタに必要な機能や性能とテスタのコストを最適化する用途にも適用できる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のシェアード・リソース方式テスタを示すブロック図である。
【図３】従来のパー・ピン方式テスタを示すブロック図である。
【図４】従来テスタの波形形成回路の一例を示すブロック図と真理値表を示す図である。
【図５】従来テスタのコンパレータ回路の一例を示すブロック図と真理値表を示す図である。
【図６】本発明の一実施例の波形形成回路を示すブロック図である。
【図７】本発明の他の実施例を示すブロック図である。
【図８】本発明のさらに他の実施例を示すブロック図である。
【図９】本発明のさらに他の実施例を示すブロック図である。
【図１０】本発明のさらに他の実施例を示すブロック図である。
【符号の説明】
【００２９】
５００    テスタ
１１０    テスト電源
１３０    タイミング発生回路
１４０    リファレンス電源
１５０    ＣＰＵ
１６０    記憶装置
１７０    ＤＣテスト回路
２００    被試験半導体装置
２１０    テストボード
３００    可変論理回路デバイス
３１０    ＲＯＭ
【図１】
2006003239.tif 000003
【図２】
2006003239.tif 000004
【図３】
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【図４】
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【図５】
2006003239.tif 000007
【図６】
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【図７】
2006003239.tif 000009
【図８】
2006003239.tif 000010
【図９】
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【図１０】
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