(57)【要約】【課題】  溝部の形成方向に沿って形成される素子分離絶縁膜の側壁に対して浮遊ゲート電極用膜を残留させないにようにする。【解決手段】  第２の素子分離絶縁部１１ａは、特にＹ軸方向の中央が窪むように形成されているため、第２の素子分離絶縁部１１ａの側部に対してＹ軸方向に沿って残膜４ａが残留しにくくなり、たとえ残膜４ａが残留したとしてもその膜厚が従来に比較して薄くなるため残膜４ａが酸化されやすくなる。したがって、第１の多結晶シリコン膜４が、ゲート電極分離領域ＧＶにおいて第２の素子分離絶縁部１１ａの側壁に対してＹ軸方向に沿って残留しにくくなる。【選択図】  図３
2006332181.tif 000002
【特許請求の範囲】
【請求項１】
所定方向に沿って複数の溝部が形成された半導体基板と、
前記複数の溝部間の前記半導体基板の主表面上に形成された複数のゲート絶縁膜と、
前記複数のゲート絶縁膜の上に形成された浮遊ゲート電極であって、前記所定方向に所定間隔をもって並設されると共に、当該所定方向に交差する交差方向に並設された複数の浮遊ゲート電極と、
前記複数の溝部にそれぞれ埋め込まれ、上面の高さが隣接する前記ゲート絶縁膜の上面の高さより高く形成された素子分離絶縁膜とを備え、
前記素子分離絶縁膜は、前記交差方向に隣接する前記浮遊ゲート電極間に位置する第１の素子分離絶縁部と、前記所定方向に隣接する前記第１の素子分離絶縁部に挟まれた第２の素子分離絶縁部とからなり、
前記第２の素子分離絶縁部は、前記所定方向に沿った側面の前記ゲート絶縁膜の上面からの高さが前記第１の素子分離絶縁部との境界部より前記第２の素子分離絶縁部の中央付近が低く形成されていることを特徴とする半導体装置。
【請求項２】
前記第２の素子分離絶縁部は、前記中央付近が凹むように平坦部が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の素子分離絶縁部は、前記中央付近の前記側壁の高さ（Ａ）と、前記平坦部の長さ（Ｂ）と、前記境界部の前記側壁の高さ（Ｃ）と、隣接する前記第１の素子分離絶縁部間の距離（Ｄ）との間に、０ｎｍ＜（Ａ）＜３０ｎｍ、（Ｂ）＜（Ｄ）／３、（Ｃ）＞２×（Ａ）の関係が成立するように構成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板の主表面上にゲート絶縁膜を形成する第１工程と、
前記ゲート絶縁膜の上に浮遊ゲート電極用膜を形成する第２工程と、
前記浮遊ゲート電極用膜、前記ゲート絶縁膜および前記半導体基板に対して所定方向に沿って溝部を形成し前記浮遊ゲート電極用膜および前記ゲート絶縁膜を複数に分断する第３工程と、
上面が前記浮遊ゲート電極用膜上面よりも下方に位置すると共に前記ゲート絶縁膜の上面よりも上方に位置するように前記溝部に素子分離絶縁膜を形成する第４工程と、
前記浮遊ゲート電極用膜、前記素子分離絶縁膜を覆うようにインターポリ絶縁膜を形成する第５工程と、
前記インターポリ絶縁膜の上に制御ゲート電極用膜を形成する第６工程と、
前記所定方向に対して交差する交差方向に沿って前記制御ゲート電極用膜を除去し当該制御ゲート電極用膜を複数に分断する第７工程と、
前記制御ゲート電極用膜が分断された分断領域において前記制御ゲート電極用膜の除去領域下に位置する前記インターポリ絶縁膜および前記素子分離絶縁膜を除去することにより、前記浮遊ゲート電極用膜上に形成されたインターポリ絶縁膜を除去すると同時に、前記分断領域における前記溝部内においては前記分断された制御ゲート電極用膜下に形成された前記インターポリ絶縁膜および前記素子分離絶縁膜の縁部に沿うようにインターポリ絶縁膜および素子分離絶縁膜を残留させながら前記制御ゲート電極用膜の除去領域下の中央付近の前記インターポリ絶縁膜および前記素子分離絶縁膜を除去する第８工程と、
前記分断領域において浮遊ゲート電極用膜を異方性エッチングにより除去する第９工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記第８工程において前記制御ゲート電極用膜の除去領域下のインターポリ絶縁膜および前記素子分離絶縁膜を除去するときには、前記所定方向に対して中央付近が窪むように除去することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離絶縁膜が埋め込まれてなる素子分離領域を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置としての例えば不揮発性半導体記憶装置においては、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域を形成することに先行してゲート電極を形成するプロセスが使用されている。このプロセスは、ゲート先作りプロセスと称されている。このプロセスは、半導体基板の主表面上にゲート絶縁膜を形成し、その上にゲート電極用の膜（例えば浮遊ゲート電極用膜）を形成し、その後、主表面内の所定方向に沿って素子分離絶縁膜を埋込むための素子分離溝を形成することにより、トランジスタのゲート絶縁膜およびゲート電極を加工するプロセスである（例えば、特許文献１参照）。
【０００３】
この特許文献１に開示されている方法によれば、シリコン基板（半導体基板に相当）の上にトンネル絶縁膜（ゲート絶縁膜に相当）を熱酸化法で形成し、浮遊ゲート電極となる多結晶シリコン層（浮遊ゲート電極用膜に相当）を形成し、さらにＣＭＰ（Chemical Mechanical Polish)法のストッパとなるシリコン窒化膜を形成し、ＲＩＥ（Reactive Ion Etching)法のマスク材となるシリコン酸化膜を減圧ＣＶＤ（Chemical Vapor Deposition)法により形成する。その後、ＲＩＥ法により、これらのシリコン酸化膜、シリコン窒化膜、多結晶シリコン層、トンネル絶縁膜を順次エッチング加工し、さらにシリコン基板をエッチングして素子分離用の溝部を形成している。
【０００４】
その後、数工程を経て素子分離用溝にシリコン酸化膜をプラズマＣＶＤ法により堆積して素子分離溝を完全に埋込み、当該シリコン酸化膜をＣＭＰ法によりシリコン窒化膜の上面で平坦化し、ストッパとなるシリコン窒化膜を除去する。これにより浮遊ゲート電極およびゲート絶縁膜並びに素子分離絶縁膜を加工形成している。
【特許文献１】特開２００２−１１０８２２号公報（段落００５２〜００５８）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような特許文献１に開示されている製造方法を適用するときには、半導体基板の主表面上に各膜を所定の膜厚で堆積し、主表面上のある所定方向に沿って溝部を形成し当該溝部に素子分離絶縁膜を埋込み、当該所定方向に対して主表面内で交差する交差方向に沿って電気的導電性の強い多結晶シリコン層を除去し、隣接する浮遊ゲート電極を分離加工することにより半導体基板の主表面上に対して２次元的に浮遊ゲート電極を形成する。これにより、半導体基板の主表面に対して面積効率よく浮遊ゲート電極を形成できる。
【０００６】
この方法を適用するときには、半導体基板の主表面内で浮遊ゲート電極用膜を除去しゲート電極を２次元的に分離するものの、素子分離絶縁膜の上面がゲート絶縁膜の形成面（上面）よりも高く形成する必要があるため、隣接する素子分離絶縁膜間に形成された浮遊ゲート電極用膜を除去しようとしても、素子分離絶縁膜の側壁に対して溝部の形成方向（所定方向）に沿って浮遊ゲート電極用膜が残留してしまう。すると、所定方向に隣接する浮遊ゲート電極が電気的に導通接続されてしまい不具合が生じる。
【０００７】
特に、近年、回路設計ルールの縮小化に伴い、素子分離絶縁膜間に形成された浮遊ゲート電極用膜の幅寸法が縮小しているため、溝部のアスペクト比が高くなり、ゲート電極分離領域に形成された浮遊ゲート電極用膜を除去するためのエッチング条件がますます厳しくなってきている。
【０００８】
本発明は、上記事情に鑑みてなされたもので、その目的は、所定方向に隣接する浮遊ゲート電極間が電気的に導通接続されてしまうことを防ぐことができる半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、所定方向に沿って複数の溝部が形成された半導体基板と、複数の溝部間の半導体基板の主表面上に形成された複数のゲート絶縁膜と、複数のゲート絶縁膜の上に形成された浮遊ゲート電極であって、所定方向に所定間隔をもって並設されると共に、当該所定方向に交差する交差方向に並設された複数の浮遊ゲート電極と、複数の溝部にそれぞれ埋め込まれ、上面の高さが隣接するゲート絶縁膜の上面の高さより高く形成された素子分離絶縁膜とを備え、素子分離絶縁膜は、交差方向に隣接する浮遊ゲート電極間に位置する第１の素子分離絶縁部と、所定方向に隣接する第１の素子分離絶縁部に挟まれた第２の素子分離絶縁部とからなり、第２の素子分離絶縁部は、所定方向に沿った側面のゲート絶縁膜の上面からの高さが第１の素子分離絶縁部との境界部より第２の素子分離絶縁部の中央付近が低く形成されていることを特徴としている。
【００１０】
本発明の半導体装置の製造方法は、半導体基板の主表面上にゲート絶縁膜を形成する第１工程と、ゲート絶縁膜の上に浮遊ゲート電極用膜を形成する第２工程と、浮遊ゲート電極用膜、ゲート絶縁膜および半導体基板に対して所定方向に沿って溝部を形成し浮遊ゲート電極用膜およびゲート絶縁膜を複数に分断する第３工程と、上面が浮遊ゲート電極用膜上面よりも下方に位置すると共にゲート絶縁膜の上面よりも上方に位置するように溝部に素子分離絶縁膜を形成する第４工程と、浮遊ゲート電極用膜、素子分離絶縁膜を覆うようにインターポリ絶縁膜を形成する第５工程と、インターポリ絶縁膜の上に制御ゲート電極用膜を形成する第６工程と、所定方向に対して交差する交差方向に沿って制御ゲート電極用膜を除去し当該制御ゲート電極用膜を複数に分断する第７工程と、制御ゲート電極用膜が分断された分断領域において制御ゲート電極用膜の除去領域下に位置するインターポリ絶縁膜および素子分離絶縁膜を除去することにより、浮遊ゲート電極用膜上に形成されたインターポリ絶縁膜を除去すると同時に、分断領域における溝部内においては分断された制御ゲート電極用膜下に形成されたインターポリ絶縁膜および素子分離絶縁膜の縁部に沿うようにインターポリ絶縁膜および素子分離絶縁膜を残留させながら制御ゲート電極用膜の除去領域下の中央付近のインターポリ絶縁膜および素子分離絶縁膜を除去する第８工程と、分断領域において浮遊ゲート電極用膜を異方性エッチングにより除去する第９工程とを備えたことを特徴としている。
【発明の効果】
【００１１】
本発明によれば、所定方向に隣接する浮遊ゲート電極間が電気的に導通接続されてしまうことを防ぐことができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の半導体装置を、ＮＡＮＤ型のフラッシュメモリ装置に適用した一実施形態について、図１ないし図１８を参照しながら説明する。
図１はＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイの等価回路、図２は図１の領域Ａ１におけるメモリセルの構成を模式的に示した平面図である。メモリセルアレイＡｒには、２個の選択ゲートトランジスタＴｒｓ間に隣接するもの同士でソース／ドレインを共用して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｎからなるＮＡＮＤセルユニットＳＵが行列状に形成されている。図１中Ｘ方向に配列されたメモリセルトランジスタＴｒｎは共通のワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓは共通の選択ゲート線ＳＬで共通接続されている。さらに、選択ゲートトランジスタＴｒｓはビット線コンタクトＣＢを介して図１中Ｘ軸に直交するＹ方向に延びるビット線ＢＬに接続されている。
【００１３】
図２に示すように、メモリセルトランジスタＴｒｎおよび選択ゲートトランジスタＴｒｓはＳＴＩ構造の素子分離領域Ｓｂにより分断されてＹ軸方向に延びる素子形成領域（アクティブエリア）Ｓａと所定間隔をもってＹ軸方向に延びるワード線ＷＬとの交差部に形成されている。
【００１４】
本実施形態においては、メモリセル領域Ｍにおける素子分離領域の構成とその製造方法に特徴があるため、その部分の特徴について詳細説明を行う。
＜構造について＞
以下、メモリセルトランジスタＴｒｎおよび選択ゲートトランジスタＴｒｓの構造について図３を参照しながら説明する。
図３は図２に示した平面構造のうち１のゲート電極形成領域ＧＣおよび１のゲート電極分離領域ＧＶ（分断領域に相当）の概略的構造を説明するための斜視図である。尚、図３において、ＮＡＮＤ型フラッシュメモリ装置が完成したときにはゲート電極分離領域ＧＶ内に層間絶縁膜が形成されるが、本実施形態の特徴部分を示すため、層間絶縁膜の構造を省略しており、図示していない。
【００１５】
この図３に示すように、半導体基板としてのシリコン基板２の主表面上には、ゲート絶縁膜（トンネル絶縁膜）としてのシリコン酸化膜３、第１の多結晶シリコン膜４、インターポリ絶縁膜としてのＯＮＯ(Oxide-Nitride-Oxide)膜５、第２の多結晶シリコン膜６、タングステンシリサイド（ＷＳｉ）膜７、シリコン窒化膜８が積層されている。
【００１６】
第１の多結晶シリコン膜４は、多結晶シリコン膜１２の上にリン等の不純物がドープされた多結晶シリコン膜１３が積層された構造をなすもので、シリコン酸化膜３の上にＹ軸方向（所定方向）に沿ってゲート電極分離領域で分断されつつ並設するように形成されていると共に、これらの並設された複数の第１の多結晶シリコン膜４のそれぞれに対してＸ軸方向（交差方向）にも素子分離領域Ｓｂで分断されつつ並設するように形成されている。ＯＮＯ膜５は、Ｘ軸方向に並設された複数の第１の多結晶シリコン膜４の上に渡って延設されている。
【００１７】
ゲート電極形成領域ＧＣにおいて、第１の多結晶シリコン膜４は、電荷を蓄積する層として所謂浮遊ゲート電極ＦＧとして機能する。ゲート電極形成領域ＧＣ内において、第２の多結晶シリコン膜６およびタングステンシリサイド膜７はコントロールゲート電極ＣＧ（制御ゲート電極に相当）として機能する。
ゲート電極分離領域ＧＶで且つ素子形成領域Ｓａでは、シリコン基板２の上にシリコン酸化膜３が形成され、このシリコン酸化膜３の下にはシリコン基板２の表層側にソース／ドレイン拡散層９が形成されている。
【００１８】
素子分離領域Ｓｂにおいては、当該シリコン基板２の上面（主表面）内の所定方向（図１のＹ軸方向に相当）に沿ってシリコン基板２に対して所定の深さで溝部１０が形成されている。この溝部１０に対して素子分離絶縁膜１１が上面の高さがシリコン基板２上のシリコン酸化膜３より高くなるよう埋込み形成されている。この素子分離絶縁膜１１は、ゲート電極分離領域ＧＶに形成された第２の素子分離絶縁部１１ａと、ゲート電極形成領域ＧＣに形成された第１の素子分離絶縁部１１ｂとから形成されている。これらの第１および第２の素子分離絶縁部１１ａおよび１１ｂは、溝部１０に対して同時に埋込み形成されており、その後、素子分離領域ＧＶに形成された第２の素子分離絶縁部１１ａの上面側が除去されることにより形成される。
【００１９】
ゲート電極分離領域ＧＶの第２の素子分離絶縁部１１ａは、Ｘ軸方向（交差方向に相当）に隣接する複数の素子形成領域Ｓａ（活性領域ＡＡ）間を電気的に高抵抗に保持するように形成されており、溝部１０の内面に形成されたシリコン酸化膜１１ａａと、溝部１０のシリコン酸化膜１１ａａの内側に形成された塗布型酸化膜であるポリシラザン膜１１ａｂとにより構成されている。
【００２０】
ゲート電極分離領域ＧＶの第２の素子分離絶縁部１１ａは、第１の素子分離絶縁部１１ｂとの境界に対してＺ軸方向（上下方向）に沿うように形成されている。第２の素子分離絶縁部１１ａはＹ軸方向に沿ってシリコン基板２から上方に突出した側壁のうち側壁中央部１１ｇの上面の高さがゲート電極形成領域ＧＣとの境界部となる縁部１１ｃの上面の高さより低くなるよう略Ｕ字状に形成されている。
【００２１】
ゲート電極形成領域ＧＣの第１の素子分離絶縁部１１ｂは、溝部１０の内面に形成されたシリコン酸化膜１１ｂａと、溝部１０のシリコン酸化膜１１ｂａの内側に形成されたポリシラザン膜１１ｂｂとにより構成されている。尚、シリコン酸化膜１１ａａおよび１１ｂａは、例えばＨＤＰ−ＴＥＯＳ膜により構成されている。
ゲート電極形成領域ＧＣの素子分離領域Ｓｂにおいては、第１の素子分離絶縁膜１１ｂの上にＯＮＯ膜５、第２の多結晶シリコン膜６、タングステンシリコン膜７、シリコン窒化膜８が積層されることにより構成されている。
【００２２】
図３に示すように、ゲート電極形成領域ＧＣに形成されたＯＮＯ膜５は、ゲート電極形成領域ＧＣに形成された第１の多結晶シリコン膜４および素子分離絶縁膜１１を覆うように形成されている。また、ゲート電極分離領域ＧＶに形成されたＯＮＯ膜５は、ゲート電極形成領域ＧＣとの境界部となる縁部１１ｃに沿うように形成されていると共に、ＯＮＯ膜５の境界上部Ｇａから下部に位置する第２の素子分離絶縁膜１１ａに対して構造的に接触するように略三角形状に構成されている。
【００２３】
このとき、ゲート電極分離領域ＧＶにおいては、第２の素子分離絶縁部１１ａの中央部１１ｄは、Ｙ軸方向に沿ってシリコン基板２から上方に突出した側壁中央部１１ｇの上面の高さと同じ高さになるように形成されている。すなわち、第２の素子分離絶縁部１１ａの側壁中央部１１ｇおよび中央部１１ｄの高さが、第１および第２の素子分離絶縁膜１１ｂおよび１１ａ間の境界部となる縁部１１ｃの高さより低くなるよう形成されている。
【００２４】
これまで、第２の素子分離絶縁部１１ａの側壁中央部１１ｇがゲート電極形成領域ＧＣとの境界部となる縁部１１ｃより低く形成されていないときには、第１の多結晶シリコン膜４が第２の素子分離絶縁部１１ａの側部に対してＹ軸方向に沿って残留してしまっていた。この後の工程で酸化処理を行ったとしても表面が熱酸化されるものの熱処理深度が浅い場合には表面に露出していない残膜４ａについて酸化処理がなされない状態で残留してしまう虞があった。
【００２５】
本実施形態に係る構成によれば、第２の素子分離絶縁部１１ａの側壁中央部１１ｇの上面の高さがゲート電極形成領域ＧＣとの境界部となる縁部１１ｃの上面の高さより低くなるよう略Ｕ字状に形成されているため、第２の素子分離絶縁部１１ａの側壁中央部１１ｇの側部に対してＹ軸方向に沿って残膜４ａが残留しにくくなり、たとえ残膜４ａが残留したとしてもその膜厚が従来に比較して薄くなるため残膜４ａが酸化されやすくなる。したがって、第１の多結晶シリコン膜４が、隣接する浮遊ゲート電極ＦＧ間を構造的に結合しなくなり、隣接する浮遊ゲート電極ＦＧ間を電気的に導通接続しなくなる。これにより、不具合を防止できる。
【００２６】
また、図４（ａ）〜図４（ｃ）には、本実施形態に説明した第１および第２の素子分離絶縁部１１ａおよび１１ｂの構造の設計値とその良品率を概略的に示している。図４（ｂ）は、本実施形態に係る構造に適用した良品率の実験結果を示しており、図４（ｃ）は、第２の素子分離絶縁部１１ａの上部を加工することなく、第２の素子分離絶縁部１１ａの上面を平坦に構成しその上面高さを調整したときのその第２の素子分離絶縁部１１ａの高さを横軸として適用した良品率の実験結果を示している。尚、図４（ｂ）の「ＳＴＩ高さ」とは図４（ａ）における側壁中央部１１ｇの高さ（Ａ）である。
【００２７】
これらの図４（ｂ）および図４（ｃ）に示す白四角の測定点は、第２の素子分離絶縁部１１ａの上面高さに対するジャンクションリーク電流特性についての良品率を示している。このジャンクションリーク電流特性は、製造段階でエッチング処理して多結晶シリコン膜４を構成するときに、シリコン酸化膜３およびシリコン基板２下の素子形成領域Ｓａ（活性領域ＡＡ）までエッチング処理されてしまうことに起因していることが発明者らにより確認されている。
また、図４（ｂ）および図４（ｃ）に示す菱形の測定点は、ゲート電極形成領域ＧＣおよびＧＣの多結晶シリコン膜４および４間が電気的にショートしているか否かに基づいて算出される良品率の特性を表している。
【００２８】
図４（ｃ）に示すように、ゲート電極分離領域ＧＶの第２の素子分離絶縁部１１ａの上全面が平坦になっている場合には、ゲート電極分離領域ＧＶの素子分離絶縁膜の上面高さが３０ｎｍを超えると、隣接するゲート電極形成領域ＧＣおよびＧＣの多結晶シリコン膜４および４間が電気的にショートしてしまう傾向が顕著に現れており良品率が低下する。これは、第２の素子分離絶縁部１１ａの側部に多結晶シリコン膜４が残膜４ａとして残留しやすくなるためである。また逆に、ゲート電極分離領域ＧＶの素子分離絶縁膜の上面高さが３０ｎｍを下回るときにはジャンクションリーク電流特性が悪化する傾向がある。これは、ゲート電極分離領域ＧＶにおける第２の素子分離絶縁膜１１ａの上面高さが特に縁部１１ｃに近接する部分で低くなるため、エッチング処理して多結晶シリコン膜４を加工するときにゲート絶縁膜としてのシリコン酸化膜３およびシリコン基板２までエッチング処理が施されてしまうという傾向が顕著に現れるためである。
【００２９】
そこで本実施形態に係る製造方法による良品率を示す図４（ｂ）においては、特にシリコン酸化膜３の上面からの側壁中央部１１ｇの高さ（Ａ）が、０ｎｍ＜（Ａ）＜３０ｎｍの範囲にあるときには、前述した図４（ｃ）の特性に比較してジャンクションリーク電流特性が良化している。これは、第２の素子分離絶縁部１１ａが、第１の素子分離絶縁部１１ｂの縁部１１ｃ側に沿って第２の素子分離絶縁部１１ａの側壁中央部１１ｇより上方位置まで形成されているため、第２の素子分離絶縁部１１ａが特に縁部１１ｃ側の多結晶シリコン膜４を加工するときのエッチング処理速度を低下させるように機能し、シリコン酸化膜３やシリコン基板２を保護するように機能しているためであると考えられる。
すなわち、第２の素子分離絶縁部１１ａやＯＮＯ膜５を縁部１１ｃ側に残留させながらゲート電極形成領域ＧＣおよびＧＣ間の略中央付近を除去するようにしているため、ジャンクションリーク電流特性も良化している。
【００３０】
第２の素子分離絶縁部１１ａの側壁中央部１１ｇの高さ（Ａ）と、シリコン酸化膜３の上面から縁部１１ｃに沿った境界上部Ｇａまでの高さ（Ｃ）との間の関係は、（Ｃ）＞２×（Ａ）とすることが望ましい。この場合、第２の素子分離絶縁部１１ａについては、縁部１１ｃに沿って構成される高さが高いほど良い。この場合、従来構成に比較してより良品率を良化し歩留まりを向上した構造を構成できる。
【００３１】
また、第２の素子分離絶縁部１１ａの側壁中央部１１ｇのＹ軸方向の長さ（Ｂ）と、隣接するゲート電極形成領域ＧＣおよびＧＣ間の距離（すなわち素子分離絶縁部１１ｂおよび１１ｂの縁部１１ｃおよび１１ｃ間の距離）（Ｄ）との間の関係は、（Ｂ）＜（Ｄ）／３となるように形成することが望ましい。
【００３２】
また、本実施形態に係る構成によれば、ゲート電極分離領域ＧＶで且つ素子分離領域Ｓｂにおいては、第２の素子分離絶縁部１１ａは、第１の素子分離絶縁部１１ｂとの縁部１１ｃに沿うように形成されると共に、第２の素子分離絶縁部１１ａおよびＯＮＯ膜５が境界上部Ｇａから第２の素子分離絶縁部１１ａに対してＹ軸方向に隣接する第１の素子分離絶縁部１１ｂの縁部１１ｃ間の中央付近の側壁中央部１１ｇに至るに従い窪むように形成されているため、第１の多結晶シリコン膜４が、ゲート電極分離領域ＧＶの第２の素子分離絶縁膜１１ａの側壁中央部１１ｇの側部に対してＹ軸方向（所謂溝部１０の形成方向）に沿って残留しなくなる。したがって、ゲート電極分離領域ＧＶにおける第１の多結晶シリコン膜４が、隣接する浮遊ゲート電極ＦＧ間を構造的に結合することがなくなり、隣接する浮遊ゲート電極ＦＧ間が電気的に導通接続する虞をなくすことができる。これにより不具合を防止できる。
【００３３】
また、第２の素子分離絶縁部１１ａを第１の素子分離絶縁部１１ｂの縁部１１ｃ側に残留させているため、ジャンクションリーク電流特性も良化することができ、良品率を向上することができる。
【００３４】
＜製造方法について＞
以下、ＮＡＮＤ型不揮発性記憶装置のメモリセル領域の製造方法について、ゲート先作りプロセス（素子分離領域Ｓｂに先行して浮遊ゲート電極ＦＧを形成するプロセス）に適用した製造方法について詳細説明を行う。尚、本発明を実現できれば、後述説明する工程は必要に応じて省いても良いし、一般的な工程であれば付加しても良い。
【００３５】
まず、図５に示す構造に至るまでの形成工程の説明を行う。半導体基板としてのシリコン基板２の上に、ゲート絶縁膜としてのシリコン酸化膜３を例えば１０［ｎｍ］の膜厚で熱酸化法により形成する。次に、このシリコン酸化膜３の上に減圧ＣＶＤ（Chemical Vapor Deposition)法により多結晶シリコン膜１２を例えば４０［ｎｍ］の膜厚で形成する。この多結晶シリコン膜１２の上に減圧ＣＶＤ法によりリン等のｎ型の不純物がドープされた多結晶シリコン膜１３を例えば１００［ｎｍ］の膜厚で形成する。尚、これらの多結晶シリコン膜１２および１３は浮遊ゲート電極用膜として形成されるが、最終的な完成状態においては、これらの多結晶シリコン膜１２および１３が第１の多結晶シリコン膜４として加工形成されるようになる。
【００３６】
多結晶シリコン膜１２の上に多結晶シリコン膜１３を形成した後、当該多結晶シリコン膜１３の上に減圧ＣＶＤ法によりシリコン窒化膜１４を例えば７０［ｎｍ］の膜厚で形成する。すると、図５に示す構造を形成することができる。
【００３７】
次に、図６に示すように、シリコン窒化膜１４の上にレジスト１５を塗布しリソグラフィ技術によりパターン形成する。次に、パターン形成されたレジスト１５をマスクとしてＲＩＥ法によりシリコン窒化膜１４、不純物がドープされた多結晶シリコン膜１３、多結晶シリコン膜１２、シリコン酸化膜３、シリコン基板２をエッチングすることにより所定方向（Ｙ軸方向）に沿って溝部１０を平行に複数形成し、アッシング技術によりレジスト１５を除去する。これにより、図７に示すように、多結晶シリコン膜１３および１２、シリコン酸化膜３が複数に分断され多結晶シリコン膜１３および１２がテーパ状に形成されるようになる。
【００３８】
次に、図８に示すように、これらの上にＨＤＰ(High Density Plasma)−ＣＶＤ法によりシリコン酸化膜１６ａを例えば１７０［ｎｍ］の膜厚で堆積させた後、この上にポリシラザン（Ｓｉ−ＮＨ）膜１６ｂを例えば４００［ｎｍ］の膜厚で形成し、４００℃〜５００℃程度の酸化性雰囲気内において熱処理を行いポリシラザン膜１６ｂをシリコン酸化膜に転換し、８００℃〜９００℃程度の不活性雰囲気内で熱処理する。尚、最終工程後には、これらのシリコン酸化膜１６ａおよびポリシラザン膜１６ｂが素子分離絶縁膜１１として形成されるようになる。
【００３９】
次に、図９に示すように、ＣＭＰ法によりシリコン酸化膜１６ａおよびポリシラザン膜１６ｂをシリコン窒化膜１４の表面が露出するまで平坦化する。次に、図１０に示すように、ＲＩＥ法によりポリシラザン膜１６ｂおよびシリコン酸化膜１６ａの表面を例えば５０［ｎｍ］程度エッチングする。
【００４０】
次に、図１１に示すように、ポリシラザン膜１６ｂおよびシリコン酸化膜１６ａの表面を１００［ｎｍ］程度エッチングする。次に、アッシング洗浄技術によりパターン形成されたレジストを除去すると共に、シリコン窒化膜１４を除去する。すると、ポリシラザン膜１６ｂおよびシリコン酸化膜１６ａの上面が、シリコン酸化膜３の上面よりも上方に位置すると共に多結晶シリコン膜１３の上面よりも下方に位置するように形成されるようになる。
【００４１】
次に、図１２に示すように、減圧ＣＶＤ法によりＯＮＯ膜５を例えば１５〜１７［ｎｍ］程度だけ全面に覆うように形成し、引き続き、その上にリン等の不純物がドープされた第２の多結晶シリコン膜６を形成する。
【００４２】
次に、図１３に示すように、スパッタ法によりタングステンシリサイド膜７を形成する。これらの第２の多結晶シリコン膜６およびタングステンシリサイド膜７が制御ゲート電極用膜として形成されている。次に、その上に減圧ＣＶＤ法によりシリコン窒化膜８を膜厚３００［ｎｍ］程度形成する。次に、図１４に示すように、レジスト１７を塗布し、このレジスト１７をパターン形成する。具体的には、分断領域となるゲート電極分離領域ＧＶのシリコン窒化膜８の上面を露出させ、ゲート電極形成領域ＧＣをマスクするようにレジスト１７をパターン形成する。
【００４３】
次に、図１５に示すように、パターン形成されたレジスト１７をマスクとしてＲＩＥ法によりシリコン窒化膜８を除去することによりシリコン窒化膜８を分断し、アッシング洗浄技術によりレジスト１７を除去する。
【００４４】
次に、図１６に示すように、シリコン窒化膜８をマスクとして、ＯＮＯ膜５に対して高選択性を有する条件下で、露出されたタングステンシリサイド膜７、およびその下に形成された第２の多結晶シリコン膜６をＲＩＥ法によりエッチング処理して分断する。この後、同一のＲＩＥ装置によりエッチング条件を多結晶シリコンに対して高選択性を有する条件に変更してＯＮＯ膜５およびポリシラザン膜１６ｂおよびシリコン酸化膜１６ａをエッチング処理する。
【００４５】
すなわち、図１７に示すように、ゲート電極分離領域ＧＶにおいて多結晶シリコン膜１３の上に形成されたＯＮＯ膜５を除去する処理を行うと同時に、図１８に示すように、ゲート電極分離領域ＧＶにおけるポリシラザン膜１６ｂおよびシリコン酸化膜１６ａの上部をエッチング処理することで除去する。図１７および図１８においては、ポリシラザン膜１６ｂおよびシリコン酸化膜１６ａの上部を除去するときに一旦処理をストップしているように示しているが、この図１７および図１８は形状変化を理解しやすくするために示したもので、この処理は実際には同時に行われる。
【００４６】
このとき、図１８に示すように、ゲート電極分離領域ＧＶのポリシラザン膜１６ｂおよびシリコン酸化膜１６ａは、ゲート電極形成領域ＧＣに形成されたポリシラザン膜１６ｂおよびシリコン酸化膜１６ａの縁部１１ｃに沿うように残留する。具体的には、例えば、ゲート電極分離領域ＧＶの多結晶シリコン膜１３および１２と、ゲート電極形成領域ＧＣの第２の多結晶シリコン膜６およびＯＮＯ膜５並びにポリシラザン膜１６ｂおよびシリコン酸化膜１６ａと、に囲われた四隅部に残留するようになる。
【００４７】
言い換えると、図１８に示すように、ゲート電極分離領域ＧＶのポリシラザン膜１６ｂおよびシリコン酸化膜１６ａは、隣接して分断されたゲート電極分離領域ＧＣおよびＧＣ間の略中央付近の中央部１１ｄが窪むように形成される。このとき、ゲート電極分離領域ＧＶにおいて、多結晶シリコン膜１３および１２の側壁に形成されたポリシラザン膜１６ｂおよびシリコン酸化膜１６ａもＹ軸方向の側壁中央部１１ｇの高さがゲート電極形成領域ＧＣとの境界部となる縁部１１ｃの高さより低くなるように形成される。
【００４８】
次に、図３に示すように、シリコン酸化膜に対して高選択性を有する条件下でＲＩＥ法（異方性エッチングに相当）によりゲート電極分離領域ＧＶの多結晶シリコン膜１３および１２をエッチング処理する。このとき、多結晶シリコン膜１３および１２の除去前には図１８に示すように多結晶シリコン膜１３および１２がシリコン酸化膜３の上に対して例えばテーパ状に形成されているため、たとえＲＩＥ法によりエッチング処理したとしても、図３に示すように、ゲート電極分離領域ＧＶのポリシラザン膜１６ｂおよびシリコン酸化膜１６ａの側壁に対して多結晶シリコン膜４が残膜４ａとして除去されず残ってしまう。
【００４９】
しかし、本実施形態においては、ゲート電極分離領域ＧＶについて、（１）タングステンシリサイド膜７および第２の多結晶シリコン膜６を除去する工程、（２）ＯＮＯ膜５、ポリシラザン膜１６ｂおよびシリコン酸化膜１６ａを除去する工程、（３）多結晶シリコン膜１３および１２を除去する工程、の３段階に分離してエッチング処理するようにしている。
【００５０】
このため、多結晶シリコン膜１３および１２をＲＩＥ法により除去する前に、ゲート電極分離領域ＧＶのポリシラザン膜１６ｂおよびシリコン酸化膜１６ａの側壁中央部１１ｇが窪むように低く形成され、この側壁に残膜４ａが残留し難くなる。したがって、隣接するゲート電極形成領域ＧＣおよびＧＣ間の多結晶シリコン膜４および４間を電気的に導通接続する虞を少なくすることができる。
【００５１】
この後、熱酸化処理等を行うことにより残膜４ａは例えば全面酸化処理されることになる。この場合、その酸化処理は条件に応じて侵入深さが異なるが、所望の条件に調整するとある限られた膜厚しか酸化処理することができない。しかし、本実施形態の場合、残膜４ａが従来に比較して薄くなるため略全領域にわたり残膜４ａが酸化処理がなされるため、良品率を良化できるようになる。すなわち、ゲート電極形成領域ＧＣおよびＧＣ間に残留した特に側壁中央部１１ｇの側部の残膜４ａが酸化処理されるため、ゲート電極形成領域ＧＣに形成される多結晶シリコン膜４および４間が電気的に導通接続される虞をなくすることができる。
【００５２】
しかも、ゲート電極分離領域ＧＶにおける第２の素子分離絶縁部１１ａ（ポリシラザン膜１６ｂおよびシリコン酸化膜１６ａ）は、ゲート電極形成領域ＧＣとの境界部となる縁部１１ｃに沿うように（具体的には前述説明した四隅部に）残留しているため、ゲート電極形成領域ＧＣとゲート電極分離領域ＧＶとの境界付近においては、第２の素子分離絶縁部１１ａは、シリコン酸化膜３のゲート絶縁膜としての機能を保護し活性領域ＡＡを保護することができるようになる。これにより信頼性を向上することができる。
【００５３】
この後、ソース／ドレイン拡散層９を形成すると共に、各種層間絶縁膜（図示せず）や配線層（図示せず）等を形成し、さらにその他の上層側の膜処理や後工程を経てＮＡＮＤ型不揮発性半導体記憶装置を構成することができるが、この工程の詳細については本実施形態の特徴に関係しないのでその説明を省略する。
【００５４】
以上説明したように、本実施形態に係る製造方法によれば、Ｘ軸方向に沿って第２の多結晶シリコン膜６およびタングステンシリサイド膜７を除去することにより当該第２の多結晶シリコン膜６およびタングステンシリサイド膜７を複数に分断し、第２の多結晶シリコン膜６およびタングステンシリサイド膜７に対して高選択性を有する条件下においてＯＮＯ膜５およびポリシラザン膜１６ｂ並びにシリコン酸化膜１６ａを除去することにより、多結晶シリコン膜１３の上に形成されたＯＮＯ膜５を除去すると共に、ゲート電極形成領域ＧＣのＯＮＯ膜５および第１の素子分離絶縁部１１ｂ（ポリシラザン膜１６ｂおよびシリコン酸化膜１６ａ）の縁部１１ｃに沿うようにゲート電極分離領域ＧＶに対して第２の素子分離絶縁部１１ａを残留させながらゲート電極分離領域ＧＶの中央部１１ｄ（特に側壁中央部１１ｇ）のＯＮＯ膜５および第２の素子分離絶縁部１１ａを除去し、その後、多結晶シリコン膜１３および１２をＲＩＥ法により除去するようにしたので、ポリシラザン膜１６ｂおよびシリコン酸化膜１６ａの上部を平坦面としている構成に比較してゲート電極分離領域ＧＶの中央部１１ｄ（側壁中央部１１ｇ）の側部に残膜４ａが残留しにくくなり、ゲート電極形成領域ＧＣの第１の多結晶シリコン膜４および４間を電気的に導通接続する虞を抑制することができるようになる。この後、熱酸化処理等により残膜４ａを酸化するため電気的な導通接続がなされる虞をなくすことができるようになる。
【００５５】
また、第２の素子分離絶縁部１１ａを第１の素子分離絶縁部１１ｂの縁部１１ｃ側に残留させながらゲート電極形成領域ＧＣおよびＧＣ間の略中央付近を除去するようにしているため、ジャンクションリーク電流特性も良化することができる。
【００５６】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
【００５７】
半導体基板としてシリコン基板２に適用した実施形態を示したが、その他の半導体基板に適用しても良い。
Ｙ軸方向（所定方向）およびＸ軸方向（交差方向）に沿って浮遊ゲート電極がそれぞれ並設されるように形成されているメモリ構造を備えた半導体装置であれば、どのような半導体装置に適用しても良い。
【００５８】
Ｘ軸方向とＹ軸方向の角度は９０度が一般的であるが、この角度を鈍角もしくは鋭角にして形成しても良い。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、必要に応じてその他ＥＥＰＲＯＭやＥＰＲＯＭ、ＮＯＲ型のフラッシュメモリ装置に適用しても良いし、その他の不揮発性半導体記憶装置、半導体記憶装置、半導体装置に適用しても良い。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態であるＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイの等価回路を示す図
【図２】メモリセルの構成を模式的に示した平面図
【図３】メモリセルの概略的構造を説明するための斜視図
【図４】（ａ）素子分離絶縁膜の要部の寸法の説明図、（ｂ）素子分離絶縁膜の上面高さに対する良品率の特性を示す図、（ｃ）比較対象の構造の良品率の特性を示す図
【図５】要部の一製造工程を示す斜視図（その１）
【図６】要部の一製造工程を示す斜視図（その２）
【図７】要部の一製造工程を示す斜視図（その３）
【図８】要部の一製造工程を示す斜視図（その４）
【図９】要部の一製造工程を示す斜視図（その５）
【図１０】要部の一製造工程を示す斜視図（その６）
【図１１】要部の一製造工程を示す斜視図（その７）
【図１２】要部の一製造工程を示す斜視図（その８）
【図１３】要部の一製造工程を示す斜視図（その９）
【図１４】要部の一製造工程を示す斜視図（その１０）
【図１５】要部の一製造工程を示す斜視図（その１１）
【図１６】要部の一製造工程を示す斜視図（その１２）
【図１７】要部の一製造工程を示す斜視図（その１３）
【図１８】要部の一製造工程を示す斜視図（その１４）
【符号の説明】
【００６０】
図面中、２はシリコン基板（半導体基板）、３はシリコン酸化膜（ゲート絶縁膜）、４は多結晶シリコン膜（浮遊ゲート電極）、ＡＡは活性領域、１０は溝部、１１は素子分離絶縁膜、１１ａは第２の素子分離絶縁部、１１ｂは第１の素子分離絶縁部、１１ｃは縁部（境界部）、１１ｄは側壁中央部、ＧＣはゲート電極分離領域、ＧＶはゲート電極分離領域（分断領域）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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