(57)【要約】【課題】  容易な光導波モジュールの製造方法及び光・電気複合デバイスの製造方法、並びにこの製造方法によって実現可能な信頼性の高い光導波モジュール及び光・電気複合デバイスを提供すること。【解決手段】  シリコン基体２に光導波層３を形成する工程と、光導波層３の一部分を除去して凹部６を設ける工程と、凹部６内に受光素子構成層を成膜する工程とを有する、光導波モジュールの製造方法、及びこの製造方法により得られる光導波モジュール１。本発明の光導波モジュールの製造方法によって得られた光導波モジュール１において、光導波層３及び受光素子４を含む基体２上に、絶縁膜１２を介して半導体層１３を接合する、光・電気複合デバイスの製造方法、及びこの製造方法により得られる光・電気複合デバイス１４。【選択図】          図１
2006133723.tif 000002
【特許請求の範囲】
【請求項１】
基体に光導波層を形成する工程と、前記光導波層の一部分を除去して凹部を設ける工程と、前記凹部内に受光素子構成層を成膜する工程とを有する、光導波モジュールの製造方法。
【請求項２】
前記基体としてのシリコン基体に不純物元素のドープによって前記光導波層を形成し、エッチングによって前記光導波層に前記凹部を形成し、次にこの凹部内に第１導電型の半導体層とこの第１導電型とは逆導電型の半導体層とを積層して受光素子を構成する、請求項１に記載した光導波モジュールの製造方法。
【請求項３】
前記凹部内に第１の真性半導体層を成膜した後、前記第１の真性半導体層にｐ型又はｎ型不純物のドーピングを行って前記第１導電型の半導体層を形成し、この半導体層上に第２の真性半導体層を成膜した後、前記第２の真性半導体層にｎ型又はｐ型不純物のドーピングを行って前記逆導電型の半導体層を形成する、請求項２に記載した光導波モジュールの製造方法。
【請求項４】
前記第１の真性半導体層の膜厚を前記第２の真性半導体層の膜厚より厚くする、請求項３に記載した光導波モジュールの製造方法。
【請求項５】
前記凹部内に第１導電型の不純物を含む前記第１導電型の半導体層を成膜し、この半導体層上に真性半導体層を成膜し、更に前記真性半導体層上に前記第１導電型の不純物とは逆導電型の不純物を含む半導体層を成膜して前記逆導電型の半導体層を形成する、請求項２に記載した光導波モジュールの製造方法。
【請求項６】
前記光導波層の長さ方向と交差する方向が前記凹部の深さ方向となるように、前記凹部を形成する、請求項２に記載した光導波モジュールの製造方法。
【請求項７】
前記第１導電型の半導体層と前記逆導電型の半導体層とがなすｐｎ接合又はｐｉｎ接合を前記凹部の内壁面に沿う凹状に形成する、請求項６に記載した光導波モジュールの製造方法。
【請求項８】
前記真性半導体層をシリコン又はゲルマニウムドープのシリコンで形成する、請求項３又は５に記載した光導波モジュールの製造方法。
【請求項９】
前記凹部の底面を除く内壁面に絶縁層を設け、前記凹部の底面に露出した前記シリコン基体上に前記受光素子構成層を成膜する、請求項２に記載した光導波モジュールの製造方法。
【請求項１０】
前記基体としてアクティブシリコン層を有するＳＯＩ（silicon on insulator）基体を用い、前記アクティブシリコン層が前記光導波層の高さより厚い、請求項１に記載した光導波モジュールの製造方法。
【請求項１１】
前記基体として、２層構造を有するＳＯＩ基体を用いる、請求項１０に記載した光導波モジュールの製造方法。
【請求項１２】
請求項１〜１１のいずれか１項に記載した製造方法によって得られた光導波モジュールにおいて、前記光導波層及び前記受光素子を含む前記基体上に、絶縁膜を介して半導体層を接合する、光・電気複合デバイスの製造方法。
【請求項１３】
前記絶縁膜としてシリコン酸化膜を形成したシリコン層を前記半導体層として用いる、請求項１２に記載した光・電気複合デバイスの製造方法。
【請求項１４】
前記半導体層に集積回路を形成する、請求項１２に記載した光・電気複合デバイスの製造方法。
【請求項１５】
前記集積回路と前記受光素子とを光電変換信号線によって接続する、請求項１４に記載した光・電気複合デバイスの製造方法。
【請求項１６】
基体と、この基体に形成された光導波層と、前記光導波層の一部分を除去して設けられた凹部内に成膜された受光素子構成層とを有する、光導波モジュール。
【請求項１７】
前記基体としてのシリコン基体に不純物元素のドープによって前記光導波層が形成され、エッチングによって前記光導波層に形成された前記凹部内に、第１導電型の半導体層とこの第１導電型とは逆導電型の半導体層とが積層されて受光素子が構成されている、請求項１６に記載した光導波モジュール。
【請求項１８】
前記凹部内に成膜された第１の真性半導体層にｐ型又はｎ型不純物のドーピングによって前記第１導電型の半導体層が形成され、この半導体層上に成膜された第２の真性半導体層にｎ型又はｐ型不純物のドーピングによって前記逆導電型の半導体層が形成されている、請求項１７に記載した光導波モジュール。
【請求項１９】
前記第１の真性半導体層の膜厚が前記第２の真性半導体層の膜厚より厚い、請求項１８に記載した光導波モジュール。
【請求項２０】
前記凹部内に第１導電型の不純物を含む前記第１導電型の半導体層が成膜され、この半導体層上に真性半導体層が成膜され、更に前記真性半導体層上に前記第１導電型の不純物とは逆導電型の不純物を含む前記逆導電型の半導体層が形成されている、請求項１７に記載した光導波モジュール。
【請求項２１】
前記光導波層の長さ方向と交差する方向が前記凹部の深さ方向となるように、前記凹部が形成されている、請求項１７に記載した光導波モジュール。
【請求項２２】
前記第１導電型の半導体層と前記逆導電型の半導体層とがなすｐｎ接合又はｐｉｎ接合が前記凹部の内壁面に沿う凹状に形成されている、請求項２１に記載した光導波モジュール。
【請求項２３】
前記真性半導体層がシリコン又はゲルマニウムドープのシリコンで形成されている、請求項１８又は２０に記載した光導波モジュール。
【請求項２４】
前記凹部の底面を除く内壁面に絶縁層が設けられ、前記凹部の底面に露出した前記シリコン基体上に前記受光素子構成層が成膜される、請求項１７に記載した光導波モジュール。
【請求項２５】
前記基体が、前記光導波層の高さより厚いアクティブシリコン層を有するＳＯＩ（silicon on insulator）基体である、請求項１６に記載した光導波モジュール。
【請求項２６】
前記基体が、２層構造を有するＳＯＩ基体である、請求項２５に記載した光導波モジュール。
【請求項２７】
請求項１６〜２６のいずれか１項に記載した光導波モジュールにおいて、前記光導波層及び前記受光素子を含む前記基体上に、絶縁膜を介して半導体層が接合されている、光・電気複合デバイス。
【請求項２８】
前記絶縁膜としてシリコン酸化膜を形成したシリコン層が前記半導体層として用いられている、請求項２７に記載した光・電気複合デバイス。
【請求項２９】
前記半導体層に集積回路が形成されている、請求項２７に記載した光・電気複合デバイス。
【請求項３０】
前記集積回路と前記受光素子とが光電変換信号線によって接続されている、請求項２９に記載した光・電気複合デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光導波モジュール及び光・電気複合デバイス、並びにこれらの製造方法に関するものである。
【背景技術】
【０００２】
インターネットの普及による高度情報化社会において、情報通信機器（パソコン、ワークステーション、サーバー等）、携帯端末などの個人用小型機器（携帯電話、ＰＤＡ（Personal Digital Assistant）等）の情報送受信端末はますます、高容量化、高速化等されつつあり、これら高性能化には半導体デバイスが大きな役割を担っている。例えば、殆ど全ての端末に組み込まれているマイクロプロセッサーは、これら情報端末機器の性能に大きく影響を及ぼしており、その代表格であるIntel社製のPentium（登録商標）では微細化の進展によりギガヘルツ（ＧＨｚ）帯の高速動作が達成されている。
【０００３】
また、マイクロプロセッサーだけでなく、画像処理用のＬＳＩ（Large Scale Integration）に代表されるシステムＬＳＩでは、ロジック回路だけでなくＤＲＡＭ（dynamic random-access memory）やＳＲＡＭ（static random access memory）等のメモリ回路も集積化されており、ロジック回路とメモリ回路とのデータ授受には高速化、高容量化が求められている。
【０００４】
ＬＳＩの高速化については、ミクロな観点とマクロな観点の２つから議論される。まず、ミクロな観点においては素子（トランジスタ）単体の高速化が挙げられる。トランジスタの高速化については、いわゆる微細化技術が技術牽引力となっている。現在の量産レベルでは１３０ｎｍ  ｎｏｄｅが最先端であり、上記のIntel社製のPentium（登録商標）のＧＨｚを超えるものが代表である。開発レベルでは、既に３２ｎｍ  ｎｏｄｅのトランジスタの動作確認がされており、また、量子井戸単一電子チャネルトランジスタの動作確認もされており、数〜十数ＧＨｚレベルで信号伝送可能なＬＳＩがいずれ出現すると予想される。
【０００５】
次にマクロな観点について説明する。なお、マクロな観点とはＬＳＩチップ全体の動作のことを意味する。上記のようにトランジスタ単体のみは微細化により高速動作するようになるが、ＬＳＩチップの一部で速度を律速する部分があれば、その単体トランジスタの高速動作は生かされないことになる。
【０００６】
ここで簡単に、ＬＳＩチップの全体像について記載する。システムＬＳＩの場合、ＬＳＩチップはロジック回路とメモリ回路で構成されている。また、ロジック回路、例えばマイクロプロセッサーにはロジックコア部（演算部）、浮遊小数点演算ユニット、キャッシュ、キャッシュコントローラー、クロック発生回路、インターフェース等々の複数のブロック（ユニット）が混載されている。それらのブロックは金属配線で接続され、この金属配線は半導体ウエハプロセスにおけるバックエンドプロセス（ＢＥＯＬ）で形成されており、国際半導体ロードマップ２００２（ＩＴＲＳ２００２）によれば、９０ｎｍ世代では８層金属配線に、６５ｎｍ世代では１０層金属配線になると予想されている。
【０００７】
金属配線における信号の送受信は電気（電子）で行われる。その伝導媒体は電界（電磁波）である。即ち、入力信号ＯＮの情報が発信されると金属配線近傍の静電容量が充電され、受信側まで静電容量の誘電緩和が終了した時点で電気信号が送信されることになる。この誘電緩和速度は金属配線を構成する比誘電率（εｒ）、比透磁率（μｒ）の物理量で規定され、光速ｃの１／ｓｑｒｔ（εｒ・μｒ）となる。
【０００８】
電気伝導における正確な信号伝送では、抵抗成分が律速のひとつである。単純には、Ｖ＝ＩＲで表される電圧降下が発生する。高周波伝導の場合、その抵抗成分は抵抗（Ｒ）だけでなく、容量（Ｃ）、インダクタンス（Ｌ）の物理量、及び送信される信号の周波数（ｗ）に大きく影響され、その抵抗成分はｓｑｒｔ［（Ｒ＋ｊｗＬ）／（ｊｗＣ）］で表される。
【０００９】
上記のマクロな観点において、金属配線（電気配線）が信号伝送路となるわけである。金属配線は各ブロック内及びブロック間を接続するため、金属配線の長さは様々な値をとることになる。
【００１０】
金属配線による信号伝送速度は、上述したように、比誘電率と比透磁率（金属の場合、μｒ＝１）で決定され、例えば、半導体で主に適用されているシリコン酸化膜の比誘電率は４であるので、光速の１／４となり、速度の観点からは大きな問題とならない。
【００１１】
一方、抵抗値の観点では、抵抗Ｒは、金属の比抵抗ρ、断面積Ｓ、長さｌとすると、Ｒ＝ρ・ｌ／Ｓとなり、長さｌの増加に伴い、抵抗値Ｒは増加する。また、高周波の場合、ｊｗＬの成分も加味され、インダクタンスＬはその長さｌに比例するため、抵抗成分は増加することになる。これら抵抗成分の増加は、電圧低下を招き、信号受信側での十分な電位の供給ができなくなる。また、十分な電位の供給を行うために信号送信側の電位を上げる方法もあるが、その場合、電流値の増加によりＩ2Ｒで表される消費電力が増加する。
【００１２】
標準的なＬＳＩチップの電源電圧を用いた場合、１ＧＨｚの信号を電力損失なく、許容配線遅延内で電気伝送を行うことができる配線長は１００μｍと言われている。
【００１３】
今後のＬＳＩでは、前述したように、高速化、高容量化という高性能化が求められており、数〜１０ＧＨｚで動作するＬＳＩが求められている。そのため、電気伝送の改善、電磁波伝送、光伝送等の様々な方法が検討されている。
【００１４】
まず、電気伝送の改善では、配線を形成する金属材料の変更、配線層間膜材料の変更及び配線の設計が検討されている。
【００１５】
材料の検討では、配線材料の低抵抗化と層間膜材料の低誘電率化が行われている。配線材料の低抵抗化については、既に１３０ｎｍ世代からアルミニウム合金配線（比抵抗３．０μΩｃｍ）を銅配線（比抵抗１．８μΩｃｍ）に置き換える構造が採用されており、更なる低抵抗化を検討する場合、その選択肢として、銀や超伝導等が挙げられるが、量産プロセスへの適用には大きな障壁がある。
【００１６】
配線間層間膜材料の低誘電率化については、１３０ｎｍ世代からフッ素化酸化膜（ＦＳＧ：比誘電率３．５）や炭素ドープ酸化膜（ＳｉＯＣ：比誘電率２．８）等が適用されており、ＩＴＲＳ（International Technology Roadmap for Semiconductor）によれば、９０ｎｍ世代では比誘電率２．４未満、６５ｎｍ世代では比誘電率２．１未満のロードマップとなっている。一般的に、層間膜の誘電率を下るには層間膜を多孔性にする方法がとられるが、この場合、層間膜が脆弱になる。そのため、層間膜を形成することはできるが、インテグレーションにおいて大きな課題を生じている。例えば、ダマシンプロセスにおける銅の化学的機械的研磨プロセスでは層間膜へのクラック発生、ＣＶＤ（化学気相成長法）による銅拡散防止用バリアメタル成膜では多孔質な層間膜中への反応ガス侵入による層間膜の腐食等の問題が発生している。
【００１７】
配線設計については、現状の世代では、１ＧＨｚ前後の周波数であるため、抵抗と容量のみを考慮した集中定数回路による差動入力伝送で対応できたが、１ＧＨｚを超える周波数帯では、抵抗、容量の他にインダクタンス成分を考慮する必要があり、分布定数回路のモデルを適用する必要がある。分布定数回路による設計では、マイクロストリップ線路やコプレーナー線路等がある。これら配線設計は、プリント基板等の配線で広く採用されているものであり、主配線の左右、上下層の配線の設計となるため、配線層数は増大することになる。また、電界（電磁波）の反射を考慮した設計が必要であり、回路受信側末端には回路のインピーダンスにマッチしたインピーダンスを設けている。さらに、電圧降下の対応については、リピーターといわれる電圧回復アンプを配線間に挿入している。
【００１８】
次に、電磁波伝送について記述する。電磁波による伝送方法は、既にラジオ、テレビ、携帯電話等の高域エリアにおいては広く実用化されており、多重化技術等の大容量伝送には優れている。この技術をダウンサイズ化し、ＬＳＩ内に適用するという発想である。送受信するアンテナについては、ＭＥＭＳ（Micro Mechanical Electrical Systems）の加工技術を用いてチップサイズ内に収まるレベルまで到達している。
【００１９】
次に、光伝送方法について記述する。光伝送も電磁波伝送と同様、インターネット、ＬＡＮ（local area network）等に代表されるような中長距離における通信手段として実用化されている。最近では、大型汎用機器間をつなぐ伝送や同機器内に内蔵されているボード間の接続（バックボーン接続）も電気伝送から光伝送に変わりつつある。また、ＬＳＩチップ間という近距離を光で伝送する方法も盛んに研究されている。伝送方式には光ファイバー、光シートを用いている。
【００２０】
ＬＳＩチップ間の光伝送は、電気のようなクロストーク（相互干渉）も小さくかつ近距離伝送であるため、導波路伝送だけでなく自由空間伝送も研究されている。
【００２１】
自由空間伝送の一例を下記に記す。受発光素子を有する複数個のＣＰＵ／メモリチップが一つのパッケージ内に搭載されており、その上部にホログラムが設置してある。あるチップからの信号が発光され、その信号はホログラムを通して受光素子のチップに伝送される。
【００２２】
導波路伝送によってＬＳＩチップ間を伝送する形態は、近年、盛んに研究されている。それは、ＬＳＩの高速化に伴い、大容量のデータを外部のメモリやモジュールに伝送する必要が生じたためである。現状では数百ＭＨｚの伝送容量であるが、数年後には数ＧＨｚの伝送容量が必要とされている。
【００２３】
また、ＬＳＩチップ間の伝送では、インターポーザー方式が主に研究されている。この方式の主なパーツは、電気−光変換部、光導波路、光−電気変換部であり、それぞれのパーツがそれぞれのインターポーザー上に実装された形態を有している。電気−光変換部としては端面発光レーザーや面発光レーザー（ＶＣＳＥＬ：Vertical Cavity Surface Emission Laser Diode）が用いられている。光導波路は短距離伝送であるため、一般的なガラス系の光ファイバーだけでなく、形状的なフレキシビリティーを有し、一括形成可能な高分子系材料も使用されている。高分子系材料による導波路形成では、フォトリソグラフィーとドライエッチングを用いた加工形成の他に、光のエネルギーで屈折率を変化させるフォトブリーチング法といわれる方法で形成するものもある。また、光−電気変換部はフォトダイオード及び電流−電圧変換ＬＳＩ等で構成されている。
【００２４】
最後に、ＬＳＩチップ内での光伝送について説明する。ＬＳＩチップ内の光伝送については研究の初期段階であり、まだ、製品化されているものはないが、前述したようにチップ内の伝送容量及び速度がＧＨｚ帯まで及ぶため、光伝送導入の余地は十分にある。しかしながら、光−電気変換用の部品を、大きくて２０ｍｍ角のチップの中に混載する必要があるため、技術的に困難な面がある。以下に、現在検討されているＬＳＩチップ内の光伝送技術をいくつか紹介する。
【００２５】
（１）自由空間伝送
シリコンは近赤外より短い波長で透明である性質を有している。この特性を利用し、シリコン基板を自由空間光伝送部及びインターポーザーとして用い、光伝送を行う方式である。この構造は、シリコン基板上にＶＣＳＥＬ等の発光素子及びそのドライバと、フォトディテクター等の受光素子及びそのドライバとをマウントした簡単な構造であり、シリコンの屈折率が３．０程度であるため、界面（空気：屈性率１）での光の透過は非常に小さい（例えば、後記の非特許文献１参照。）。また、自由空間光伝送部であるシリコン基板上に、ＣＭＯＳ（Complimentary Metal Oxide Semiconductor）プロセスによってＬＳＩを形成することが提案されている（例えば、後記の特許文献１参照。）。
【００２６】
（２）外部から発光信号を送信する方法
このシステムは主にクロック信号の送受信に用いられるものであり、ＬＳＩチップ内に導波路及びフォトダイオードを混載し、レーザーによって外部から光信号を供給するものである。クロック信号の送受信を目的としているため、送信側のレーザーには一定周期で発信されるモードロックレーザーが使用される。導波路形成については様々な方法が採用されており、下記にいくつかの例を説明する。
【００２７】
ａ．ＬＳＩチップの最上層に設ける方法
これは、ＬＳＩ配線形成後の最上層に導波路を設ける方法である。例えば、ＬＳＩチップで使用される層間膜材料よりも屈折率の大きい材料によって導波路を形成し、シリコン基板とのコンタクト部にフォトディテクターを設ける構造が提案されている（例えば、後記の特許文献２参照。）。光は、ＬＳＩチップの上部からパルス供給させるシステムである。また、シリコン基板上にガリウム砒素（ＧａＡｓ）系受発光素子を形成し、その上にＬＳＩ配線及び縦方向光導波路を形成し、更に最上層にミラーを含む横方向導波路を形成してなる光配線システムも提案されている。この場合、光信号は、シリコン基板に設けられた発光素子からＬＳＩチップ上方に向かって発せられ、配線形成された層間膜内の導波路を通り、最上層の導波路に到達する。最上層の導波路には反射ミラーが設置されており、そのミラーにより、光信号は最上層の導波路を横方向に伝送される。伝送された光は、別のミラーに反射され、層間膜内の導波路を下方に進行し、シリコン基板上に形成された受光素子に入射される。
【００２８】
ｂ．半導体基板上又は内部に導波路を設ける方法
半導体基板上又は内部に導波路を設ける構造として最もポピュラーな構造は、コア部にシリコンを用い、クラッド部にシリコン酸化膜を用いた構造である（例えば、後記の特許文献３参照。）。シリコンとしては、ポリシリコン、シングルクリスタルシリコン、アモルファスシリコンが用いられる。このようなシリコン／シリコン酸化膜構造の導波路はクラッドにシリコン酸化膜を用いているので、ＳＯＩ（silicon on insulator）と併用して使用することが多い。
【００２９】
また、シリコンにゲルマニウムをドープして得られるＳｉＧｅを導波路として用いる例もある。ＳｉＧｅはシリコンよりも屈折率が大きいので、光の導波路として機能する。ＳｉＧｅの屈折率はゲルマニウム混入濃度で調整可能であり、その典型的な屈折率としては３．５前後である。また、ＳｉＧｅは半導体の性質を有しているため、導波路内にフォトディテクターとして埋め込むことができる。さらに、ＳｉＧｅ光導波路を含むシリコン基板上にシリコン酸化膜を設けてＳＯＩ構造とすることにより、光の漏洩及び外部からの侵入を防ぐことができ、更に、シリコン酸化膜上にピュアなシリコンを形成し、そのピュアシリコン上にＣＭＯＳプロセスによってＬＳＩを形成すれば電気と光の複合デバイスが可能となる（例えば、後記の特許文献４、又は特許文献５参照。）。
【００３０】
ｃ．フォトバンドギャップを利用した導波路形成
ある周期的な誘電体構造では、格子の一定の方向について電磁（光）放射の伝播が禁じられている。これらの構造は、フォトバンドギャップ構造として知られている。シリコン基板は、単結晶でありかつ大きな誘電体定数を有しているので、このフォトバンドギャップ構造を適用するのに適した材料である。このような構造はリソグラフィーとエッチングで形成可能であり、材料特性と伝送する波長により、その加工形状、レイアウト、及びスケールが決定される。
【００３１】
ｄ．エバネッセント光を利用した方法
光は電気のように損失なく伝送方向を自由に変えることは困難である。そこで、エバネッセント光を用いて光の伝送方向を自由に変える方法が提案されている。なお、エバネッセント光とは導波路から漏洩（染み出し）した光である。この方法では、導波路内において、変更させたい伝送方向へエバネッセント光を染み出させるような構造を有している。導波路の形態については、コア部にシリコンを用い、クラッドにシリコン酸化膜を用いる構造が一般的である。また、ＳＯＩ構造の基板を用いることにより、光の遮蔽効果及びＣＭＯＳ等とのインテグレーションも可能である。
【００３２】
ｅ．電子／ホール濃度の制御で波長変調する方法
これはシリコン半導体を用いた光の変調方式である。シリコンは電圧を印加することにより、電子及びホール濃度を変えることができる。電子及びホール濃度の変化によりクラーマース・クロニッヒの関係から波長変調することができるため、マッハツェンダー変調器との併用により、信号の’０’、’１’を電圧により調整することができる。これらはシリコン上にＣＭＯＳプロセスで形成できるので、ＣＭＯＳ等のＬＳＩと光デバイスを一つのチップ上に形成することが可能である。
【００３３】
（３）シリコン基板に発光素子を混載する方法
シリコン基板に発光素子を設けることにより、クロック信号だけでなく、データ信号も送受信することが可能である。この方法では、別途作製された発光素子をシリコン基板にマウントする方法とシリコン基板内にＣＭＯＳプロセスで発光素子を形成する方法がある。後者については以下のようなものが開発されている。
【００３４】
ａ．シリコンナノクリスタル、エルビウムドープシリコン等の発光素子
シリコンは間接遷移型半導体であるため、発光し難い材料である。このような材料では、結晶サイズを小さくすることによって、バンド端発光させることができる。シリコンもナノレベルまで結晶サイズを小さくすることにより、発光することが確認されている。更に、エルビウムのような不純物を添加することにより、サブバンドが形成され、その発光効率が向上することが知られている。これらの技術を応用し、発光と受光をシリコン内で行わせることによる光電気複合配線が検討されている。
【００３５】
ｂ．シリコン上に発光半導体（ＧａＡｓ、ＧａＮ）をエピタキシャル成長させる方法
発光する材料は一般的にIII−Ｖ族やII−ＶI族の半導体化合物である。それら材料の格子定数はシリコンのそれと大きく異なり、いくらシリコン上の表面をクリーンな状態にしても、格子定数ミスマッチによりヘテロエピタキシャルしない。そのため、格子定数ミスマッチを補完するためにバッファー層を設ける方法が用いられている。例えば、ガリウム砒素（ＧａＡｓ）はＳＴＯ（ＳｒＴｉＯ）をバッファー層として用い、窒化ガリウム（ＧａＮ）は炭化シリコン（ＳｉＣ）をバッファー層として用いるとヘテロエピタキシャル成長することが報告されている。
【００３６】
【特許文献１】ＵＳ６６８０４９５Ｂ２号（３欄５行目〜４欄６４行目、図１〜図４）
【特許文献２】昭６１−２２２１６５号公報（２頁左上欄８行目〜左下欄１６行目、図１）
【特許文献３】ＵＳ２００２／００３１３２１Ａ１号公報（１頁右欄１５段落目〜２頁右欄２７段落目、図１〜図４）
【特許文献４】ＵＳ２００４／００１３３３８Ａ１号公報（２頁２１段落目、図１）
【特許文献５】特開平９−３１８８３０号公報（６頁９欄１９行目〜７頁１１欄３１行目、図１）
【非特許文献１】電子情報通信学会論文誌  2001/9, vol. J84-C No.9, 784-792
【発明の開示】
【発明が解決しようとする課題】
【００３７】
ＬＳＩチップを動作させる信号の送受信において、以下のような課題を解決する必要がある。
【００３８】
（１）信号に重畳される微小なノイズ（ジッター：jitter）の低減
（２）通常、ＬＳＩチップにおける各ブロックはシーケンシャルに動作しているので、同期をとる必要があり、それをクロック信号によって行っている。各ブロックへのクロック信号到達時間差を一般にスキュー（skew）と呼んでおり、スキューを低減することが必要である。
（３）電気・電磁波・光は電磁波であるため、伝送ライン間に相互作用を及ぼす。この相互作用をクロストークと呼んでいる。クロストークにより信号にノイズが重畳される可能性がある。
【００３９】
上記の課題において、ジッター及びクロストークについてはそれほどクリティカルではない。ジッターについては、帯域フィルターの開発が進んでおり、多少のノイズがあってもカバーできている。クロストークについても、ジッターと同様にフィルターによるノイズカットが可能であり、また、配線間の相互干渉については簡単なシミュレーションで製品レベルの予想ができている。
【００４０】
一方、スキューは時間と距離の関数であるため、今後の信号周波数の増加に伴う信号周期の短時間化、ＬＳＩチップの高機能化に伴うブロック数の増加により、ますます深刻になってくる。スキューの回避には、遅延時間をコントロールするバッファー層の設置等の回路的手法やＨ−ｔｒｅｅのような等長配線レイアウト等で対応されている。
【００４１】
次に、上述した各伝送方式の課題について述べる。ＬＳＩチップで要求される数ＧＨｚの伝送速度及び容量の送受信には上記の電気・電磁波・光の伝送方式があるが、いずれも一長一短がある。
【００４２】
まず、電気伝送についての課題を述べる。電気伝送システムの形成については、プロセス的には現状の半導体プレーナー技術の延長であるため、それほど問題ではない（但し、微細化という観点では新規のプロセス技術を必要とする場合が多く、困難な面は多々ある。）。しかしながら、以下のような課題がある。
【００４３】
（１）配線層数の増大
配線層数の増大により工程数が増加し、プロセスコストの上昇及び歩留りの低下が予想される。また、脆弱な低誘電率層間膜の更なる積層化、かつ、逆ヒエラルキー構造配線の加速による上層配線の厚膜化が半導体ウエハに対して大きなストレスを印加させる。そのため、ストレスマイグレーション（ＳＭ）による配線信頼性不良や層間膜のクラック等の欠陥発生確率が高くなる。
【００４４】
（２）配線抵抗による電圧降下
ブロック間の伝送は比較的長い配線であるため、配線抵抗による電圧降下を生じる。特に高周波になると配線のインダクタンス成分ｊｗＬの影響が大きくなる。そのため、電圧降下を見据えて電源電圧を増大させたり、電圧降下を回復するために配線の途中にアンプを増設する等の対応を行っているが、いずれも消費電力が増大する方向である。
【００４５】
（３）高周波対応のための複雑な配線設計及び各ブロックの適切な配置設計
インピーダンスマッチングを考慮した配線設計、ジッター／クロストーク／スキュー等を考慮した配線設計及び各ブロックの配置設計を、伝送周波数、デザインルール、製品ごとに再設計する必要がある。少量多品種といわれるシステムＬＳＩでは短ＴＡＴ（turn around time）を要求されるため、このような設計の複雑さは、最悪の場合、営業機会を失う可能性がある。
【００４６】
また、電気配線ではさらに致命的な欠陥として、（１）高周波発生時の電磁波問題、（２）高周波信号波形の立ち上がり／立下り特性の劣化が問題点として挙げられる。前者については、伝送速度が高周波化するに従い、電気配線から発生する電磁波は短波長化される。電磁波が短波長化されるとより遠方へ電磁波が伝送される。また、電磁波はその波長の２πの整数倍長の金属に対してアンテナ効果を及ぼすため、短波長化により電磁波の影響を受ける配線長の数が増加することになる。アンテナ効果は電磁ノイズの発生源であり、デバイスの動作不具合を引き起こすことになる。後者については、配線部の静電容量を充填する誘電緩和が必要であり、その誘電緩和は周波数の増加により追従し難くなり、信号の立ち上がり／立下りに影響を及ぼすことになる。信号の立ち上がり／立下りは信号認識の上で重要なファクターであり、急峻な立ち上がり／立下りが必要である。
【００４７】
電磁波伝送の課題については以下の項目が挙げられる。
（１）上述した電気伝送と同様にして、アンテナ効果による電磁波ノイズ
（２）電磁波発生源及び受信源であるアンテナ形成
【００４８】
電磁波伝送では積極的に電磁波を飛散させているため、アンテナ効果による電磁波ノイズの影響は電気伝送のそれよりも深刻である。半導体形成の最終工程においてはＥＭＣという電磁波に対する信頼性試験もあるため、積極的に電磁波を発生させる電磁波伝送については何らかのブレークスルーが必要である。
【００４９】
最後に、光伝送の課題について記載する。光伝送では、電気で動作するＬＳＩチップを光に変換する、即ち、電気−光変換部品等を必要とするため、ＬＳＩチップを構成する部品が多くなる欠点がある。しかしながら、光伝送には、電気伝送や電磁波伝送のように、電磁波ノイズや誘電緩和等に代表される物理的性質によるＬＳＩチップへの悪影響又は伝送律速はほとんどない。
【００５０】
従って、上記の各種問題点を考慮すると、信号伝送の高周波化に伴う伝送の高速化及び大容量化に対しては、光伝送技術が有力な方法と予想される。
【００５１】
光伝送方式については上述したように、様々な方法が研究されている。ＬＳＩチップ内での光伝送において、理想的な形態はシリコン基板内に受発光素子を搭載する形態であるが、シリコン基板内に発光素子を設ける技術の確立が困難な状況であり、長い期間で検討する技術である。
【００５２】
現状技術である電気伝送において、緊急性を要する信号の送受信ラインは各ブロックに配信されるクロック信号である。クロック信号の場合、ＬＳＩチップの外部から信号を送信することがシステム上可能である。このような背景において、従来技術では導波路内に受光素子を形成した詳細な実施例がない。例えば、上記の特許文献４にはその構造が記載されているが、詳細な受光素子（半導体）形成方法は述べられておらず、考えられる方法としては、導波路に開口部を設けておき、そこに別途作製した受光素子を嵌め込む方法である。しかしながら、この場合、微細な受光素子チップを嵌め込むのは容易ではなく、また受光素子のメタル端子が導波路表面から突出してしまい、次段工程でＳＯＩ構造を適用したときにシリコン酸化膜が接合し難く、信頼性が低下する。
【００５３】
一方、受光素子については多くの報告がある。高速動作を必要とする場合には、III−Ｖ族（例えば、ＧａＡｓ系）又はII−ＶI族（例えば、ＩｎＰ系）等の直接遷移型化合物半導体を用いる。しかしながら、シリコン基板との相性が悪く、ＣＭＯＳプロセスの適用が困難である。
【００５４】
シリコン基板との相性を考慮すると、シリコン系の受光素子を適用することが望ましいが、シリコンは間接遷移型半導体であり、電子の移動度も上記の直接遷移型半導体の１／４程度であり、キャリア寿命も短い。そのため、様々なデバイス構造を検討して受光素子を形成している。その一つとして、シリコンとゲルマニウムの化合物系がある（IEEE International Solid-State Circuit Conference 2003, session21 ‘SiGe Pin-Photodetectors Integrated on Silicon Substrates for Optical Fiber Links'、Journal of Applied Physics, vol.92, No.4, Aug.15(2002), pp1858-1861）。また、シリコンのみでの高速受光素子については、ＤＢＲ（distributed Bragg reflector）を有する共鳴型受光素子（resonant-cavity-enhanced Si detector）等の研究報告がある（IEEE Journal of Selected Topics In Quantum Electronics.Vol.8 No.4 July/August(2002), pp948-955、Applied Physics Letters, Vol.74, No.9, 1 March(1999), pp1203-1205）。
【００５５】
但し、いずれの文献も受光素子を導波路内に形成した事例ではなく、受光素子を導波路の外部に配置し、導波路から出射された光信号を受光素子が受光するタイプである。
【００５６】
本発明は、上述したような問題点を解決するためになされたものであって、その目的は、容易な光導波モジュールの製造方法及び光・電気複合デバイスの製造方法、並びにこの製造方法によって実現可能な信頼性の高い光導波モジュール及び光・電気複合デバイスを提供することにある。
【課題を解決するための手段】
【００５７】
即ち、本発明は、基体に光導波層を形成する工程と、前記光導波層の一部分を除去して凹部を設ける工程と、前記凹部内に受光素子構成層を成膜する工程とを有する、光導波モジュールの製造方法に係るものである。
【００５８】
また、基体と、この基体に形成された光導波層と、前記光導波層の一部分を除去して設けられた凹部内に成膜された受光素子構成層とを有する、光導波モジュールに係るものである。
【００５９】
また、本発明の光導波モジュールの製造方法によって得られた光導波モジュールにおいて、前記光導波層及び前記受光素子を含む前記基体上に、絶縁膜を介して半導体層を接合する、光・電気複合デバイスの製造方法に係るものである。
【００６０】
さらに、本発明の光導波モジュールにおいて、前記光導波層及び前記受光素子を含む前記基体上に、絶縁膜を介して半導体層が接合されている、光・電気複合デバイスに係るものである。
【発明の効果】
【００６１】
本発明によれば、前記基体に前記光導波層を形成する工程と、前記光導波層の一部分を除去して前記凹部を設ける工程と、前記凹部内に前記受光素子構成層を成膜する工程とを有するので、上記した従来例のような、別途作製した受光素子を光導波層に嵌め込む方法に比べて製造が容易である。
【００６２】
また、前記凹部内に前記受光素子構成層を成膜するので、上記の従来例のように、受光素子のメタル端子が導波路表面から突出することがない。従って、前記光導波層及び前記受光素子を含む前記基体上に、前記絶縁膜を介して前記半導体層を接合することにより製造される本発明の光・電気複合デバイスは、前記絶縁膜及び前記半導体層の接合が容易かつ強固であり、優れた信頼性を有する。
【発明を実施するための最良の形態】
【００６３】
本発明の製造方法において、前記基体としてのシリコン基体に不純物元素のドープによって前記光導波層を形成し、エッチングによって前記光導波層に前記凹部を形成し、次にこの凹部内に第１導電型の半導体層とこの第１導電型とは逆導電型の半導体層とを積層して受光素子を構成することが望ましい。
【００６４】
具体的には、前記凹部内に第１の真性半導体層を成膜した後、前記第１の真性半導体層にｐ型又はｎ型不純物のドーピングを行って前記第１導電型の半導体層を形成し、この半導体層上に第２の真性半導体層を成膜した後、前記第２の真性半導体層にｎ型又はｐ型不純物のドーピングを行って前記逆導電型の半導体層を形成することが好ましい。
【００６５】
この場合、前記第１の真性半導体層の膜厚を前記第２の真性半導体層の膜厚より厚くするのがよい。
【００６６】
また、前記凹部内に第１導電型の不純物を含む前記第１導電型の半導体層を成膜し、この半導体層上に真性半導体層を成膜し、更に前記真性半導体層上に前記第１導電型の不純物とは逆導電型の不純物を含む半導体層を成膜して前記逆導電型の半導体層を形成することが好ましい。
【００６７】
この場合、前記真性半導体層の膜厚は１μｍ以下に形成するのが好ましい。
【００６８】
また、前記光導波層の長さ方向と交差する方向が前記凹部の深さ方向となるように、前記凹部を形成することが好ましい。そして、前記第１導電型の半導体層と前記逆導電型の半導体層とがなすｐｎ接合又はｐｉｎ接合を前記凹部の内壁面に沿う凹状に形成することが好ましい。これにより、前記ｐｎ接合又はｐｉｎ接合の面積をより広くできるので、電子・ホールの生成効率が大きくなり、光電変換効率が更に向上する。
【００６９】
本発明において、前記基体としてのシリコン基体に前記不純物元素のドープによって前記光導波層を形成するに際し、前記不純物元素はシリコンよりも屈折率の高い元素であれば良く、例えばゲルマニウムを用いることが好ましい。
【００７０】
また、前記真性半導体層をシリコン又はゲルマニウムドープのシリコンで形成することが好ましい。
【００７１】
さらに、前記光導波層の光入射位置に、前記光導波層に光を入射させる光入射手段を設置することが好ましい。
【００７２】
ゲルマニウムをドープしたシリコン等からなる前記光導波層は半導体である。半導体の導電率は温度に対して敏感であり、温度が上がると導電率は上昇する。微細化されるＬＳＩは待機中の基板電流の洩れにより、消費電力は増大する一方であり、例えば、ＩＴＲＳによれば６５ｎｍ  ｎｏｄｅのＬＳＩの消費電力は１００Ｗに近い数字が提示されている。半導体からなる前記光導波層は高温状態に置かれることにより、価電子帯からの欠陥準位への電子励起によるホールの生成や欠陥から生じた準位からの伝導帯への電子励起等で導電キャリアが多数励起され、さらに温度アシストにより、それら導電キャリアの運動エネルギーが大きくなるので、前記受光素子に印加される逆バイアス電位等により、電流パスとなる可能性がある。酷い場合には、グランド電位であるシリコン基体を通して、基体に洩れ電流が流れることがあり、ＬＳＩの消費電力がさらに上がる可能性がある。
【００７３】
また、前記受光素子に印加される逆バイアス電位により、前記光導波層において電子やホールが生成又は注入されると、前記受光素子の動作に影響を与え、前記受光素子にノイズ等をのせる可能性があり、それらノイズはクロック信号のジッターやスキューの原因となる可能性ある。さらに、上記のような前記光導波層の変化は前記受光素子と前記光導波層との接合状態を変化させることになり、接合部でのバンド状態を著しく悪化させ、使用環境条件によって前記受光素子と前記光導波層の間で前記受光素子の受光能力を劣化させるような接合ができる場合ある。
【００７４】
上記のような問題を効果的に回避するため、本発明では、前記凹部の底面を除く内壁面に絶縁層を設け、前記凹部の底面に露出した前記シリコン基体上に前記受光素子構成層を成膜することが好ましい。これにより、前記受光素子と前記光導波層とを電気的に分離することができるので、より効率的な光信号の伝搬を行うことができ、安定かつ信頼性のあるデバイス動作を保証できる。
【００７５】
また、前記基体としてアクティブシリコン層を有するＳＯＩ（silicon on insulator）基体を用い、前記アクティブシリコン層が前記光導波層の高さより厚いことが好ましい。
【００７６】
さらに、２層構造を有するＳＯＩ基体を前記基体として用いてもよい。
【００７７】
本発明の光・電気複合デバイスは、本発明に基づく光導波モジュールにおいて、前記光導波層及び前記受光素子を含む前記基体上に、前記絶縁膜を介して前記半導体層を接合する。
【００７８】
具体的には、前記絶縁膜としてシリコン酸化膜を形成したシリコン層を前記半導体層として用いることが好ましい。
【００７９】
また、前記半導体層に集積回路を形成することが好ましく、この場合、前記集積回路と前記受光素子とを光電変換信号線によって接続することが好ましい。
【００８０】
このように、本発明に基づく光導波モジュールは前記シリコン基体に前記光導波層と前記受光素子とが混載されているので、通常のＳＯＩ（Silicon On Insulator）構造作製プロセスによって本発明に基づく光・電気複合デバイスをＳＯＩ基板として用いることができる。
【００８１】
また、ＬＳＩの各ブロックに配信されるクロック信号は、ＬＳＩの微細化と共に、高速化されている。前記光導波層にクロック信号を外部から導入すれば、高速かつスキューの少ないクロック配信ができるので、誤動作のない、安定したＬＳＩ動作が可能となる。
【００８２】
即ち、光・電気複合デバイスはＳＯＩ構造を用いるので、デジタル回路での高速及び低消費電力動作が可能となり、高周波回路での動作周波数の向上及びノイズの低減を図ることができる。
【００８３】
以下、本発明の好ましい実施の形態を図面を参照して説明する。
【００８４】
第１の実施の形態
図１は、本発明に基づく光導波モジュールの概略斜視図である。
【００８５】
図１に示すように、本発明に基づく光導波モジュール１は、前記基体としてのシリコン基体２と、このシリコン基体２に形成された光導波層（例えば、ゲルマニウムドープの単結晶シリコン）３と、光導波層３の一部分を除去して設けられた前記凹部内に成膜された前記受光素子構成層からなる受光素子４とを有する。
【００８６】
以下に、図２〜図４を参照しながら、図１に示した本発明に基づく光導波モジュールの製造方法の一例を工程順に説明する。図２〜４は、図１のＡ−Ａ’線概略断面図である。
【００８７】
まず、図２（ａ）に示すように、シリコン基体２にゲルマニウムドープのシリコンからなる光導波層３を形成する。光導波層３の形成方法としては、図示省略したが、まず、シリコン基体２に光導波層３となる溝を形成した後、ゲルマニウムドープのシリコンを有機金属化学的気相成長法（ＭＯＣＶＤ：metal organic chemical vapor deposition）、分子線エピタキシャル成長法（ＭＢＥ：molecular beam epitaxy）等で成膜し、最後に余分なゲルマニウムドープのシリコンをＣＭＰ（chemical mechanical polishing）、ドライエッチングによるエッチバック等で研磨又はエッチングし、シリコン基体２と前記溝に埋め込まれたゲルマニウムドープのシリコン３が同一平面レベルになるようにする。なお、ゲルマニウムドープのシリコン３は、その下地であるシリコン基体２が単結晶であるため、その結晶性を引き継ぎ、単結晶化する。
【００８８】
次に、図２（ｂ）に示すように、受光素子４を形成する部分以外の領域にマスク５を形成し、次いで、図２（ｃ）に示すように、マスク５で被覆されていない部分、即ち、受光素子４を形成する部分のゲルマニウムドープのシリコンをエッチングによって除去し、凹部６を形成する。マスク５の形成プロセス及びエッチングプロセスは標準的なリソグラフィー及びドライエッチングプロセスが適用可能である。そして、マスク５を除去する。
【００８９】
ここで、凹部６の大きさは、光導波層３に入射させる光信号がシングルモード又はマルチモードであるかによって適宜選択可能であり、例えば、前記光が波長８６０ｎｍのシングルモードであった場合、凹部６は幅及び深さが１μｍ以上（アスペクト比１）であることが好ましい（伝送波長は、前記光導波層の径より小さい必要があると考えられる。）。
【００９０】
次に、図３（ｄ）に示すように、第１の真性半導体（キャリアのドープされていない半導体）層７をＭＯＣＶＤ、ＭＢＥ等で成膜する（例えば、厚み約０．５μｍ）。第１の真性半導体層７は、例えばシリコン又はゲルマニウムドープのシリコンが適用可能である。それは、第１の真性半導体層７の下地がシリコン基体（又はゲルマニウムドープのシリコン）２であるため、その結晶状態を引き継いで単結晶になるからである。
【００９１】
次に、図３（ｅ）に示すように、第１の真性半導体層７の表面にアクセプタ準位を形成するイオン種の注入を行い、ｐ型（前記第１導電型）の半導体層８を形成する。この場合、半導体層７に対し斜め方向を含む方向に均等にイオン注入を行うが、これは、基体２をイオン注入源に対して傾けながら公転運動させること等によって実現できる（これは以下の他のイオン注入工程でも同様）。なお、キャリア導入方法として、半導体プロセスで最も一般的な手段であるイオン注入プロセスを適用したが、その他に固相拡散プロセス等もあり、イオン注入プロセスに限定するものではない。また、ｐ型半導体層８の形成から行っているが、後述するｎ型（前記逆導電型）の半導体層から形成しても何ら問題はない（以下、同様。）。
【００９２】
前記アクセプタ準位を形成するイオン種としてはIII族の元素を用いることができ、例えばホウ素（Ｂ）、フッ化ホウ素（ＢＦx）等が挙げられる。
【００９３】
また、イオン注入してすぐにｐ型半導体層８が拡散層として機能するわけではなく、その後の熱処理工程によりそのイオンが活性化されてｐ型半導体層８として機能することになる。ここで、重要なパラメータとしては、イオン種は勿論のこと、イオン注入条件やその後の熱処理条件も重要なパラメータである。これらの条件はプロセスのサーマルバジェットで決定されるものであり、最終的には最適化が必要である。例えば、キャリア濃度を１×１０16〜１×１０19ｃｍ-3とし、ｐ型半導体層８の膜厚が０．２〜０．５μｍとなるように熱処理温度を考慮する。例えば、ボロンのシリコン中への拡散は一般的に１０００℃で１．２×１０-14ｃｍ2／秒、８００℃で１．６×１０-17ｃｍ2／秒と言われており、これらを目安に、後述するＳＯＩプロセス及びＳＯＩ構造の半導体層（アクティブシリコン層）に形成されるＬＳＩプロセスでの熱処理温度を検討する必要がある。
【００９４】
次に、図３（ｆ）に示すように、ｐ型半導体層８上に第２の真性半導体層９をＭＯＣＶＤ、ＭＢＥ等で成膜する。第２の真性半導体層９は、例えばシリコン又はゲルマニウムドープのシリコンが適用可能である。第２の真性半導体層９は受光素子４動作時の空乏層、即ち、光エネルギーを吸収して電子とホールの生成を行う主要部であり、受光素子４の光電変換能力が決定されるクリティカルな場所の一部である。
【００９５】
次に、図４（ｇ）に示すように、第２の真性半導体層９の表面にドナー準位を形成するイオン種の注入を行い、ｎ型（前記逆導電型）の半導体層１０を形成する。キャリア導入方法として、半導体プロセスで最も一般的な手段であるイオン注入プロセスを適用したが、その他に固相拡散プロセス等もあり、イオン注入プロセスに限定するものではない。
【００９６】
前記ドナー準位を形成するイオン種としてはＶ族の元素を用いることができ、例えばリン（Ｐ）、砒素（Ａｓ）等が挙げられる。
【００９７】
図３（ｆ）及び図４（ｇ）のプロセスでは、ｐ型半導体層８とｎ型半導体層１０とがなすｐｉｎ接合のｉ層（第２の真性半導体層）９とｎ層（ｎ型半導体層）１０を形成することになる。即ち、イオン注入前の第２の真性半導体層９の膜厚、ドナーキャリアのイオン注入条件及び最終的な熱処理により、最終的な第２の真性半導体層９とｎ型半導体層１０の膜厚が決定される。第２の真性半導体層９とｎ型半導体層１０の膜厚やｎ型半導体層１０のキャリア濃度及びその活性化（熱処理）は、上述したｐ層（ｐ型半導体層）８の膜厚、キャリア濃度及び活性化（熱処理）と併せて、前記ｐｉｎ接合の光電変換効率が最大となるように最適化する必要がある。例えば、ドナーキャリアのイオン注入前における第２の真性半導体層９の厚みを１μｍ以下とし、ドナーキャリアのイオン注入においてはキャリア濃度を１×１０16〜１×１０19ｃｍ-3とし、ｎ型半導体層１０の膜厚が０．２〜０．５μｍとなるように熱処理温度を考慮する。なお、ｎ型半導体層１０のキャリアであるリン、砒素の拡散係数は上記のボロンと同等であるため、熱処理に関しては前述したｐ型半導体層８と同じように考えればよい。
【００９８】
但し、第２の真性半導体層は導電性が低いため、その膜厚が厚すぎると、大きな電流をかけないとキャリアが流れ難くなるので、第２の真性半導体層９の厚みは１μｍ以下であることが好ましい。
【００９９】
次に、図４（ｈ）に示すように、第１の真性半導体層７、ｐ型半導体層８、第２の真性半導体層９及びｎ型半導体層１０からなるｐｉｎ接合の窪み６’が埋まるように、第３の真性半導体層１１を成膜する。但し、前記ｐｉｎ接合の窪み６’を埋める材料としては、シリコン、ゲルマニウムドープのシリコン等の真性半導体に代えてシリコン酸化膜等の絶縁物でもよいが、次工程の除去において、除去される膜質が異なるとプロセスが困難になる可能性がある。従って、次工程の除去プロセスにおいて、異膜種の除去が容易にできるならばシリコン酸化膜等の絶縁物でも構わない。また、窪み６’が形成されないようにディメンジョンや第１の真性半導体層７及び第２の真性半導体層９の膜厚調整が可能ならば、第３の真性半導体層１１の成膜は必要ない。
【０１００】
最後に、図４（ｉ）に示すように、シリコン基体２上の受光素子形成領域以外に積層した第１の真性半導体層７、ｐ型半導体層８、第２の真性半導体層９、ｎ型半導体層１０及び第３の真性半導体層１１を除去すると共に、光導波層３及び前記受光素子構成層（第１の真性半導体層７、ｐ型半導体層８、第２の真性半導体層９、ｎ型半導体層１０及び第３の真性半導体層１１）を含むシリコン基体２の表面を平坦化する。この除去プロセスには、化学的機械的研磨（ＣＭＰ：chemical mechanical polishing）、ドライエッチングによるエッチバックが用いられる。除去される層が同種類の膜質であるならば、より容易に除去することができる。
【０１０１】
以上、本発明に基づく光導波モジュール１を容易に製造することができる。
【０１０２】
本発明に基づく光導波モジュール１及びその製造方法によれば、シリコン基体２に光導波層３を形成する工程と、光導波層３の一部分を除去して凹部６を設ける工程と、凹部６内に前記受光素子構成層（第１の真性半導体層７、ｐ型半導体層８、第２の真性半導体層９、ｎ型半導体層１０及び第３の真性半導体層１１）を成膜する工程とを有するので、上記した従来例のような、別途作製した受光素子を光導波層に嵌め込む方法に比べて製造が容易である。
【０１０３】
また、光導波層３の長さ方向と交差する方向が凹部６の深さ方向となるように、凹部６を形成することが好ましい。そして、ｐ型半導体層８と、第２の真性半導体層９と、ｎ型半導体層１０とがなすｐｉｎ接合を凹部６の内壁面に沿う凹状に形成することが好ましい。これにより、前記ｐｉｎ接合の面積をより広くできるので、電子・ホールの生成効率が大きくなり、光電変換効率が更に向上する。
【０１０４】
さらに、凹部６内に前記受光素子構成層を成膜するので、上記の従来例のように、受光素子のメタル端子が導波路表面から突出することがない。従って、例えば、光導波層３及び受光素子４を含むシリコン基体２上に、前記絶縁膜を介して前記半導体層を接合しても、前記絶縁膜及び前記半導体層の接合は容易かつ強固であり、これにより得られる本発明に基づく光・電気複合デバイスは優れた信頼性を有する。
【０１０５】
第２の実施の形態
本実施の形態による光導波モジュールの製造方法は、前記ｐ型半導体層と前記ｎ型半導体層とを成膜プロセスで形成する方法である。即ち、前記真性半導体の成膜プロセスにおいて、キャリア（ドナー又はアクセプタ）となる成分を混入して形成する方法である。以下に、図面を参照して具体的に説明する。
【０１０６】
まず、図２（ａ）〜図２（ｃ）と同様にして、シリコン基体２にゲルマニウムのドープによって光導波層３を形成し、この光導波層３に凹部６を形成する。
【０１０７】
次に、図５（ａ）に示すように、凹部６内にｐ型半導体層８を成膜する。成膜方法は、第１の実施の形態の真性半導体層を成膜する方法において、成膜ガス中にキャリアとなるガス成分を導入するだけである。例えば、ｐ型キャリアを導入するには、ジボラン（Ｂ2Ｈ6）等のボロン（Ｂ）の含んだガスを真性半導体層形成ガスに導入すればよい。
【０１０８】
次に、図５（ｂ）に示すように、ｐ型半導体層８上に真性半導体層９を成膜する。この真性半導体層９は受光素子４動作時の空乏層、即ち、光エネルギーを吸収して電子とホールの生成を行う主要部であり、受光素子４の光電変換能力が決定されるクリティカルな場所の一部である。その膜厚はデバイスによって異なるが、１μｍ以下の膜厚で制御することが望ましい。これは、真性半導体層９は導電性が低いため、その膜厚が厚すぎると、大きな電流をかけないとキャリアが流れ難くなるためである。
【０１０９】
次に、図６（ｃ）に示すように、ｐ型半導体層８と、真性半導体層９とからなる積層体の窪み６’が埋まるように、ｎ型半導体層１０を成膜する。ｎ型半導体層１０の成膜方法は、上記のｐ型半導体層８の成膜方法と同様にして、真性半導体層形成ガス中に、ｎ型キャリアを導入して作製することができ、そのガスにはホスフィン（ＰＨ3）等を使用することができる。
【０１１０】
最後に、図６（ｄ）に示すように、シリコン基体２上の受光素子形成領域以外に積層したｐ型半導体層８、真性半導体層９及びｎ型半導体層１０を除去すると共に、光導波層３及び前記受光素子構成層（ｐ型半導体層８、真性半導体層９及びｎ型半導体層１０）を含むシリコン基体２の表面を平坦化する。この除去プロセスには、化学的機械的研磨（ＣＭＰ：chemical mechanical polishing）、ドライエッチングによるエッチバックが用いられる。
【０１１１】
以上のようにして、本発明に基づく光導波モジュール１を容易に製造することができる。
【０１１２】
本発明に基づく光導波モジュール１及びその製造方法によれば、シリコン基体２に光導波層３を形成する工程と、光導波層３の一部分を除去して凹部６を設ける工程と、凹部６内に前記受光素子構成層（ｐ型半導体層８、真性半導体層９及びｎ型半導体層１０）を成膜する工程とを有するので、上記した従来例のような、別途作製した受光素子を光導波層に嵌め込む方法に比べて製造が容易である。
【０１１３】
また、光導波層３の長さ方向と交差する方向が凹部６の深さ方向となるように、凹部６を形成することが好ましい。そして、ｐ型半導体層８と、真性半導体層９と、ｎ型半導体層１０とがなすｐｉｎ接合を凹部６の内壁面に沿う凹状に形成することが好ましい。これにより、前記ｐｉｎ接合の面積をより広くできるので、電子・ホールの生成効率が大きくなり、光電変換効率が更に向上する。
【０１１４】
さらに、凹部６内に前記受光素子構成層を成膜するので、上記の従来例のように、受光素子のメタル端子が導波路表面から突出することがない。従って、例えば、光導波層３及び受光素子４を含むシリコン基体２上に、前記絶縁膜を介して前記半導体層を接合しても、前記絶縁膜及び前記半導体層の接合は容易かつ強固であり、これにより得られる本発明に基づく光・電気複合デバイスは優れた信頼性を有する。
【０１１５】
第３の実施の形態
本実施の形態による光導波モジュールの製造方法は、光導波層３を構成する材料が半導体（例えば、ゲルマニウムドープのシリコン）であるため、これを第１の実施の形態の第１の真性半導体層として併用して、前記受光素子のｐ型（又はｎ型）半導体層形成に用いる例である。以下に、図面を参照して具体的に説明する。
【０１１６】
まず、図７（ａ）に示すように、シリコン基体２にゲルマニウムのドープによって光導波層３を形成する。光導波層３の形成方法は、上記の第１の実施の形態に記載したと同様の方法でよい。
【０１１７】
次に、図７（ｂ）に示すように、光導波層３を含むシリコン基体２の所定領域にマスク５を形成し、次いで図７（ｃ）に示すように、マスク５で被覆されていない部分のゲルマニウムドープのシリコンをエッチングによって除去し、凹部６を形成する。マスク５の形成プロセス及びエッチングプロセスは標準的なリソグラフィー及びドライエッチングプロセスが適用可能である。但し、光導波層３を構成するゲルマニウムドープのシリコン３’を次段工程のｐ型（又はｎ型）半導体層形成のための真性半導体層として使用するので、受光素子４形成領域に存在するゲルマニウムドープシリコン３’が一部残るようにマスク５を形成し、凹部６を設ける。凹部６形成後は、マスク５を除去する。
【０１１８】
次に、図８（ｄ）に示すように、ゲルマニウムドープの単結晶シリコン３’の表面にアクセプタ準位を形成するイオン種の注入を行い、ｐ型（前記第１導電型）の半導体層８を形成する。前記アクセプタ準位を形成するイオン種としてはIII族の元素を用いることができ、例えばホウ素（Ｂ）、フッ化ホウ素（ＢＦx）等が挙げられる。
【０１１９】
次に、図８（ｅ）に示すように、ｐ型半導体層８上に第１の真性半導体層９をＭＯＣＶＤ、ＭＢＥ等で成膜する。第１の真性半導体層９は、例えばシリコン又はゲルマニウムドープのシリコンが適用可能である。第１の真性半導体層９は受光素子４動作時の空乏層、即ち、光エネルギーを吸収して電子とホールの生成を行う主要部であり、受光素子４の光電変換能力が決定されるクリティカルな場所の一部である。
【０１２０】
次に、図８（ｆ）に示すように、第１の真性半導体層９の表面にドナー準位を形成するイオン種の注入を行い、ｎ型（前記逆導電型）の半導体層１０を形成する。前記ドナー準位を形成するイオン種としてはＶ族の元素を用いることができ、例えばリン（Ｐ）、砒素（Ａｓ）等が挙げられる。
【０１２１】
次に、図９（ｇ）に示すように、ゲルマニウムドープの単結晶シリコン３’、ｐ型半導体層８、第１の真性半導体層９及びｎ型半導体層１０からなるｐｉｎ接合の窪み６’が埋まるように、第２の真性半導体層１１を成膜する。
【０１２２】
最後に、図９（ｈ）に示すように、シリコン基体２上の受光素子形成領域以外に積層した第１の真性半導体層９、ｎ型半導体層１０及び第２の真性半導体層１１を除去すると共に、光導波層３及び前記受光素子構成層（ｐ型半導体層８、第１の真性半導体層９、ｎ型半導体層１０及び第２の真性半導体層１１）を含むシリコン基体２の表面を平坦化する。この除去プロセスには、化学的機械的研磨（ＣＭＰ：chemical mechanical polishing）、ドライエッチングによるエッチバックが用いられる。除去される層が同種類の膜質であるならば、より容易に除去することができる。
【０１２３】
以上のようにして、本発明に基づく光導波モジュール１を容易に製造することができる。
【０１２４】
本発明に基づく光導波モジュール１及びその製造方法によれば、シリコン基体２に光導波層３を形成する工程と、光導波層３の一部分を除去して凹部６を設ける工程と、凹部６内に前記受光素子構成層（ｐ型半導体層８、第１の真性半導体層９、ｎ型半導体層１０及び第２の真性半導体層１１）を成膜する工程とを有するので、上記した従来例のような、別途作製した受光素子を光導波層に嵌め込む方法に比べて製造が容易である。
【０１２５】
また、凹部６を形成する際に、ゲルマニウムドープの単結晶シリコン３’を、ｐ型半導体層８形成時に真性半導体層として使用するために一部残しておくので、第１の実施の形態のように、前記真性半導体層を別途成膜する必要がなくなり、より容易な製造方法である。
【０１２６】
また、光導波層３の長さ方向と交差する方向が凹部６の深さ方向となるように、凹部６を形成することが好ましい。そして、ｐ型半導体層８と、第１の真性半導体層９と、ｎ型半導体層１０とがなすｐｉｎ接合を凹部６の内壁面に沿う凹状に形成することが好ましい。これにより、前記ｐｉｎ接合の面積をより広くできるので、電子・ホールの生成効率が大きくなり、光電変換効率が更に向上する。
【０１２７】
さらに、凹部６内に前記受光素子構成層を成膜するので、上記の従来例のように、受光素子のメタル端子が導波路表面から突出することがない。従って、例えば、光導波層３及び受光素子４を含むシリコン基体２上に、前記絶縁膜を介して前記半導体層を接合しても、前記絶縁膜及び前記半導体層の接合は容易かつ強固であり、これにより得られる本発明に基づく光・電気複合デバイスは優れた信頼性を有する。
【０１２８】
第４の実施の形態
図１０を参照して、本発明に基づく光導波モジュールの製造方法の他の例を説明する。
【０１２９】
まず、第３の実施の形態における図７（ａ）〜（ｃ）と同様にして、シリコン基体２にゲルマニウムのドープによって光導波層３を形成し、光導波層３を含むシリコン基体２の所定領域にマスク５を形成し、次いで、マスク５で被覆されていない部分のゲルマニウムドープのシリコンをエッチングによって除去し、凹部６を形成する。凹部６形成後は、マスク５を除去する。
【０１３０】
次に、図１０（ａ）に示すように、凹部６内にｐ型半導体層８を成膜する。成膜方法は、第１の実施の形態の真性半導体層を成膜する方法において、成膜ガス中にキャリアとなるガス成分を導入するだけである。例えば、ｐ型キャリアを導入するには、ジボラン（Ｂ2Ｈ6）等のボロン（Ｂ）の含んだガスを真性半導体層形成ガスに導入すればよい。
【０１３１】
次に、図１０（ｂ）に示すように、ｐ型半導体層８上に真性半導体層９を成膜する。この真性半導体層９は受光素子４動作時の空乏層、即ち、光エネルギーを吸収して電子とホールの生成を行う主要部であり、受光素子４の光電変換能力が決定されるクリティカルな場所の一部である。その膜厚はデバイスによって異なるが、１μｍ以下の膜厚で制御することが望ましい。これは、真性半導体層９は導電性が低いため、その膜厚が厚すぎると、大きな電流をかけないとキャリアが流れ難くなるためである。
【０１３２】
次に、図１０（ｃ）に示すように、ｐ型半導体層８と、真性半導体層９とからなる積層体の窪み６’が埋まるように、ｎ型半導体層１０を成膜する。ｎ型半導体層１０の成膜方法は、上記のｐ型半導体層８の成膜方法と同様にして、真性半導体層形成ガス中に、ｎ型キャリアを導入して作製することができ、そのガスにはホスフィン（ＰＨ3）等を使用することができる。
【０１３３】
最後に、図１０（ｄ）に示すように、シリコン基体２上の受光素子形成領域以外に積層したｐ型半導体層８、真性半導体層９及びｎ型半導体層１０を除去すると共に、光導波層３及び前記受光素子構成層（ｐ型半導体層８、真性半導体層９及びｎ型半導体層１０）を含むシリコン基体２の表面を平坦化する。この除去プロセスには、化学的機械的研磨（ＣＭＰ：chemical mechanical polishing）、ドライエッチングによるエッチバックが用いられる。
【０１３４】
以上のようにして、本発明に基づく光導波モジュール１を容易に製造することができる。
【０１３５】
第５の実施の形態
ゲルマニウムをドープしたシリコン等からなる前記光導波層は半導体である。半導体の導電率は温度に対して敏感であり、温度が上がると導電率は上昇する。微細化されるＬＳＩは待機中の基板電流の洩れにより、消費電力は増大する一方であり、例えば、ＩＴＲＳによれば６５ｎｍ  ｎｏｄｅのＬＳＩの消費電力は１００Ｗに近い数字が提示されている。半導体からなる前記光導波層は高温状態に置かれることにより、価電子帯からの欠陥準位への電子励起によるホールの生成や欠陥から生じた準位からの伝導帯への電子励起等で導電キャリアが多数励起され、さらに温度アシストにより、それら導電キャリアの運動エネルギーが大きくなるので、前記受光素子に印加される逆バイアス電位等により、電流パスとなる可能性がある。酷い場合には、グランド電位であるシリコン基体を通して、基体に洩れ電流が流れることがあり、ＬＳＩの消費電力がさらに上がる可能性がある。
【０１３６】
また、前記受光素子に印加される逆バイアス電位により、前記光導波層において電子やホールが生成又は注入されると、前記受光素子の動作に影響を与え、前記受光素子にノイズ等をのせる可能性があり、それらノイズはクロック信号のジッターやスキューの原因となる可能性ある。さらに、上記のような前記光導波層の変化は前記受光素子と前記光導波層との接合状態を変化させることになり、接合部でのバンド状態を著しく悪化させ、使用環境条件によって前記受光素子と前記光導波層の間で前記受光素子の受光能力を劣化させるような接合ができる場合ある。
【０１３７】
上記のような問題を効果的に回避するため、本実施の形態では、図１１に示すように、凹部６の底面を除く内壁面に絶縁層２５を設け、凹部６の底面に露出したシリコン２ａ上に受光素子４を成膜することが好ましい。これにより、受光素子４と光導波層３とを電気的に分離することができるので、より効率的な光信号の伝搬を行うことができ、安定かつ信頼性のあるデバイス動作を保証できる。
【０１３８】
また、アクティブシリコン層２ａ、ボックス層（シリコン酸化膜）１２ａ及びベースシリコン基体２ｂを有するＳＯＩ（silicon on insulator）基体２’を前記基体として用い、アクティブシリコン層２ａが光導波層３の高さより厚いのが好ましい。一般的に使用されているＳＯＩ基体ではアクティブシリコン層の厚さは１００ｎｍ以下と薄いものであるが、本発明においては、アクティブシリコン層２ａに光導波層３を設けるので、１μｍ以上の厚さを必要とする。これにより、一般的なＳＯＩ基体の加工精度よりも大幅に緩いスペックで形成することができるので、コスト的には大変有利である。
【０１３９】
以下に、図１２〜図１４を参照しながら、図１１に示した本発明に基づく光導波モジュールの製造方法の一例を工程順に説明する。
【０１４０】
まず、図１２（ａ）に示すように、ＳＯＩ基体２’を構成するアクティブシリコン層２ａにゲルマニウムドープのシリコンからなる光導波層３を形成する。光導波層３の形成方法としては、図示省略したが、まず、アクティブシリコン層２ａに光導波層３となる溝を形成した後、ゲルマニウムドープのシリコンを有機金属化学的気相成長法（ＭＯＣＶＤ：metal organic chemical vapor deposition）、分子線エピタキシャル成長法（ＭＢＥ：molecular beam epitaxy）等で成膜し、最後に余分なゲルマニウムドープのシリコンをＣＭＰ（chemical mechanical polishing）、ドライエッチングによるエッチバック等で研磨又はエッチングし、アクティブシリコン層２ａと前記溝に埋め込まれたゲルマニウムドープのシリコン３が同一平面レベルになるようにする。なお、ゲルマニウムドープのシリコン３は、その下地であるアクティブシリコン層２ａが単結晶であるため、その結晶性を引き継ぎ、単結晶化する。
【０１４１】
次に、図１２（ｂ）に示すように、受光素子４を形成する部分以外の領域にハードマスク５を形成し、次いで、図１２（ｃ）に示すように、ハードマスク５で被覆されていない部分、即ち、受光素子４を形成する部分のゲルマニウムドープのシリコンをエッチングによって除去し、凹部６を形成する。ハードマスク５の形成プロセス及びエッチングプロセスは標準的なリソグラフィー及びドライエッチングプロセスが適用可能である。
【０１４２】
このとき、凹部６の底面には、シリコン（又はゲルマニウムドープのシリコン）を残しておく必要がある。これにより、凹部６内に単結晶で形成されたｐｎ接合又はｐｉｎ接合を有する前記受光素子構成層を成膜することができる。
【０１４３】
次に、図１３（ｄ）に示すように、凹部６の底面を除く内壁面に絶縁層（例えばシリコン酸化膜）２５を形成する。絶縁層２５の膜厚は凹部６の形状や後述するエッチバックのエッチング能力に応じて最適化する必要がある。
【０１４４】
次に、図１３（ｅ）に示すように、絶縁層２５を異方性エッチング（ＲＩＥ：reactive ion etching）を用いて、凹部６の内壁面には絶縁層２５が残り（サイドウォールの形成）、かつ凹部６の底面には絶縁層２５が完全に除去されるようにエッチバックを行う。これにより形成されるサイドウォール２５が光導波層３と受光素子４との電気的接続性を遮断する部分となる。また、凹部６の底面にはシリコンが露出しているので、前記受光素子構成層の成膜プロセスで形成される膜は凹部６の底面に露出したシリコンの結晶性を引き継いで単結晶化される。
【０１４５】
次に、図１３（ｆ）に示すように、ｐ型（前記第１導電型）の半導体層８、真性半導体層９及びｎ型（前記逆導電型）の半導体層１０からなる受光素子４を形成する。受光素子４は、上述した他の実施の形態と同様の方法によって容易に成膜することができる。
【０１４６】
次に、図１４（ｇ）に示すように、ｐ型半導体層８、真性半導体層９及びｎ型半導体層１０からなるｐｉｎ接合上の凹部６’が埋まるように、ゲルマニウムドープのシリコン等の光導波層材料３ｂを充填する。
【０１４７】
最後に、図１４（ｈ）に示すように、ハードマスク５に達する位置まで光導波層材料３ｂを除去し、平坦化する。この除去プロセスは、化学的機械的研磨（ＣＭＰ：chemical mechanical polishing）法が好適であり、ハードマスク５がＣＭＰのストッパーとなり、より高精度な平坦化を行うことができる。
【０１４８】
以上、本発明に基づく光導波モジュール１を容易に製造することができる。
【０１４９】
第６の実施の形態
本実施の形態では、第５の実施の形態と同様にして、前記凹部の底面を除く内壁面に絶縁層を設け、前記凹部の底面に露出した前記シリコン基体上に前記受光素子構成層を成膜する。また、２層構造を有するＳＯＩ基体を前記基体として用いる例である。
【０１５０】
第５の実施の形態では凹部６を形成するには時間エッチングをする必要があり、かつこのエッチングでは光導波層の厚みをエッチングするために高速化が必要である。シリコンの高速エッチングは時間制御に対して余裕度が小さい。若干のオーバーエッチングやエッチング速度のバラツキ等で凹部６の底面のシリコンを除去してしまう可能性がある。それらを回避するために２層構造とし、エッチングストッパーを設けるのが好ましい。
【０１５１】
即ち、図１５（ａ）に示すように、本実施の形態におけるＳＯＩ基体２’は、アクティブシリコン層２ａ、ボックス層１２ａ、シードシリコン層２ｂ、ボックス層１２ｂ及びベースシリコン層２ｃから構成されている。アクティブシリコン層２ａには光導波層３を形成する。ボックス層１２ａは、エッチングストッパーとして機能し、材料はＳＯＩ構造形成に有利なシリコン酸化膜が好ましいが、シリコン窒化膜等も可能である。アクティブシリコン層２ａとのエッチング選択性が要求され、既存のエッチング技術ならば十分な選択性を有する。ボックス層１２ａの膜厚はエッチングの能力によるが、２０ｎｍ以上であれば十分である。シートシリコン層２ｂは単結晶半導体からなる前記受光素子構成層をエピタキシャル成長させるための下地層である。ボックス層１２ａとのエッチング選択性が必要であり、既存のエッチング技術で十分対応可能である。シードシリコン層２ｂの膜厚は５０ｎｍ以上あれば十分である。ボックス層１２ｂはベースシリコン層２ｃの電気的分離のために設ける。
【０１５２】
次に、図１５（ｂ）に示すように、受光素子４を形成する部分以外の領域にハードマスク５を形成し、次いで、図１５（ｃ）に示すように、ハードマスク５で被覆されていない部分、即ち、受光素子４を形成する部分のゲルマニウムドープのシリコン、更にはボックス層１２ａをエッチングによって除去し、凹部６を形成する。ハードマスク５の形成プロセス及びエッチングプロセスは標準的なリソグラフィー及びドライエッチングプロセスが適用可能である。
【０１５３】
このとき、凹部６の底面には、シードシリコン層２ｂが露出している。これにより、凹部６内に単結晶で形成されたｐｎ接合又はｐｉｎ接合を有する前記受光素子構成層を成膜することができる。
【０１５４】
次に、図１６（ｄ）に示すように、凹部６の底面を除く内壁面に絶縁層（例えばシリコン酸化膜）２５を形成する。絶縁層２５の膜厚は凹部６の形状や後述するエッチバックのエッチング能力に応じて最適化する必要がある。
【０１５５】
次に、図１６（ｅ）に示すように、絶縁層２５を異方性エッチング（ＲＩＥ：reactive ion etching）を用いて、凹部６の内壁面には絶縁層２５が残り（サイドウォールの形成）、かつ凹部６の底面には絶縁層２５が完全に除去されるようにエッチバックを行う。これにより形成されるサイドウォール２５が光導波層３と受光素子４との電気的接続性を遮断する部分となる。また、凹部６の底面にはシリコンが露出しているので、前記受光素子構成層の成膜プロセスで形成される膜は凹部６の底面に露出したシリコンの結晶性を引き継いで単結晶化される。
【０１５６】
次に、図１６（ｆ）に示すように、ｐ型（前記第１導電型）の半導体層８、真性半導体層９及びｎ型（前記逆導電型）の半導体層１０からなる受光素子４を形成する。受光素子４は、上述した他の実施の形態と同様の方法によって容易に成膜することができる。
【０１５７】
次に、図１７（ｇ）に示すように、ｐ型半導体層８、真性半導体層９及びｎ型半導体層１０からなるｐｉｎ接合上の凹部６’が埋まるように、ゲルマニウムドープのシリコン等の光導波層材料３ｂを充填する。
【０１５８】
最後に、図１７（ｈ）に示すように、ハードマスク５に達する位置まで光導波層材料３ｂを除去し、平坦化する。この除去プロセスは、化学的機械的研磨（ＣＭＰ：chemical mechanical polishing）法が好適であり、ハードマスク５がＣＭＰのストッパーとなり、より高精度な平坦化を行うことができる。
【０１５９】
以上、本発明に基づく光導波モジュール１を容易に製造することができる。本実施の形態によれば、第５の実施の形態と同様に、凹部６の底面を除く内壁面に絶縁層２５を設け、凹部６の底面に露出したシリコン基体２ａ上に受光素子４を成膜するので、受光素子４と光導波層３とを電気的に分離することができ、より効率的な光信号の伝搬を行うことができ、安定かつ信頼性のあるデバイス動作を保証できる。
【０１６０】
第７の実施の形態
本発明に基づく光導波モジュールは、ＬＳＩとの融合に有効である。本発明に基づく光導波モジュールはシリコン基体で形成されているため、ＬＳＩとの融合についてはそれほど困難ではない。即ち、ＳＯＩ（silicon on insulator）構造を形成することにより、ＬＳＩとの融合が容易に形成できる。
【０１６１】
図１８は、本発明に基づく光導波モジュールにおいて、光導波層３及び受光素子４を含むシリコン基体２上に絶縁膜１２を介して半導体層（アクティブシリコン層）１３を接合してなる、本発明に基づく光・電気複合デバイス１４の概略図である。光導波層３の光入射位置に、光導波層３に光を入射させる光入射手段、例えば光ファイバー１５を設置している。なお、本実施の形態では、第１の実施の形態で得られる本発明に基づく光導波モジュールを用いる例を挙げて説明するが、他の実施の形態で得られる光導波モジュールを用いることも勿論可能である。
【０１６２】
具体的には、図１９（ａ）に示すように、シリコン基体２に形成した受光素子４を構成するｐ型半導体層８にＰＤ駆動用電極（ｐ型）１９ａ及びデータ信号用電極（ｐ型）２０ａを設け、ｎ型半導体層１０にＰＤ駆動用電極（ｎ型）１９ｂ及びデータ信号用電極（ｎ型）２０ｂを設ける。なお、ＰＤ駆動用電極１９ａ、１９ｂ及びデータ信号用電極２０ａ、２０ｂの配置はそれぞれ、任意であってよい。
【０１６３】
また、図１９（ｂ）に示すように、絶縁膜１２としてシリコン酸化膜を形成したシリコン層１３を前記半導体層として用いており、シリコン層１３にＣＭＯＳ技術のようなプレーナー技術で集積回路１６を形成している。
【０１６４】
そして、シリコン酸化膜１２及びシリコン層１３において、受光素子４に設けたＰＤ駆動用電極１９ａ、１９ｂ及びデータ信号用電極２０ａ、２０ｂにそれぞれ接続した貫通電極（前記光電変換信号線）１７ａ、１７ｂを形成し、この貫通電極１７ａ、１７ｂを介して集積回路１６と受光素子４とを接続する。なお、シリコン層１３における貫通電極１７ａ、１７ｂの外周面には絶縁膜を形成する（図示省略）。逆バイアスが電源ラインから貫通電極１７ａを通って受光素子４へと供給される。また、受光素子４によって受光されたデータ信号（例えばクロック信号）は、貫通電極１７ｂを介してＬＳＩのクロック信号を受けるトランジスタへと伝送される。
【０１６５】
ＳＯＩ構造の形成には、シリコン基板に酸素をイオン注入して熱処理させて形成するＳＩＭＯＸ（Separation by implanted Oxygen）法や２枚のシリコン基板を用いて形成する貼り合わせ法がある。これらの基板作製方法を適用することにより容易に本発明に基づく光・電気複合デバイスを作製することができる。これらの方法を用いることにより、ＳＯＩ（silicon on insulator）構造の形態で、シリコン酸化膜１２の下に本発明に基づく光導波モジュールを接合することができる。
【０１６６】
ＬＳＩの各ブロック１８に配信されるクロック信号は、ＬＳＩの微細化と共に、高速化されている。高速ＬＳＩの律速となっているのが、まさしく、クロック信号の伝送である。将来の３２ｎｍ  ｎｏｄｅにおいて、光導波層３をクロック信号の伝送に用いれば、非常に高速なＬＳＩを形成することができる。即ち、光導波層３にクロック信号を外部から導入すれば、高速かつスキューの少ないクロック配信ができるので、誤動作のない、安定したＬＳＩ動作が可能となる。
【０１６７】
以上、本発明を実施の形態について説明したが、上述の例は、本発明の技術的思想に基づき種々に変形が可能である。
【０１６８】
例えば、前記凹部の形状及び大きさは適宜選択可能であるが、底部は凹凸のない平坦面であることが特に好ましい。
【０１６９】
前記受光素子は半導体材料からなり、ダイオードの構成を有している。上記の実施の形態では下地となる前記基体の結晶がシリコン系材料であるため、受光素子４はシリコン又はシリコンゲルマニウムを用いるのが好ましい。上記の実施の形態では、前記ｐ型半導体層と、前記真性半導体層と、前記ｎ型半導体層とがなすｐｉｎ接合の例を挙げて説明したが、これに限らず、ｐｎ接合であってもよい。但し、光を吸収して電子及びホールを生成させる部分、即ちｐ型半導体層とｎ型半導体層との接合で形成される空乏層（ｐｉｎ接合又はｐｎ接合に逆バイアスを印加したときに形成される）が広すぎる場合、絶縁性が高くなり受光素子として機能し難くなるが、前記空乏層が適度な厚さを有している場合、受光素子の光電変換効率は最大値を有する。
【図面の簡単な説明】
【０１７０】
【図１】第１の実施の形態による、本発明に基づく光導波モジュールの概略斜視図である。
【図２】同、本発明に基づく光導波モジュールの製造方法の一例を工程順に示す概略断面図である。
【図３】同、本発明に基づく光導波モジュールの製造方法の一例を工程順に示す概略断面図である。
【図４】同、本発明に基づく光導波モジュールの製造方法の一例を工程順に示す概略断面図である。
【図５】第２の実施の形態による、本発明に基づく光導波モジュールの製造方法の他の例を工程順に示す概略断面図である。
【図６】同、本発明に基づく光導波モジュールの製造方法の他の例を工程順に示す概略断面図である。
【図７】第３の実施の形態による、本発明に基づく光導波モジュールの製造方法の他の例を工程順に示す概略断面図である。
【図８】同、本発明に基づく光導波モジュールの製造方法の他の例を工程順に示す概略断面図である。
【図９】同、本発明に基づく光導波モジュールの製造方法の他の例を工程順に示す概略断面図である。
【図１０】第４の実施の形態による、本発明に基づく光導波モジュールの製造方法の更に他の例を工程順に示す概略断面図である。
【図１１】第５の実施の形態による、本発明に基づく光導波モジュールの概略図である。
【図１２】同、本発明に基づく光導波モジュールの製造方法の一例を工程順に示す概略断面図である。
【図１３】同、本発明に基づく光導波モジュールの製造方法の一例を工程順に示す概略断面図である。
【図１４】同、本発明に基づく光導波モジュールの製造方法の一例を工程順に示す概略断面図である。
【図１５】第６の実施の形態による、本発明に基づく光導波モジュールの製造方法の一例を工程順に示す概略断面図である。
【図１６】同、本発明に基づく光導波モジュールの製造方法の一例を工程順に示す概略断面図である。
【図１７】同、本発明に基づく光導波モジュールの製造方法の一例を工程順に示す概略断面図である。
【図１８】第７の実施の形態による、本発明に基づく光・電気複合デバイスの概略図である。
【図１９】同、本発明に基づく光・電気複合デバイスの受光素子部の平面図（ａ）、及びそのＸ−Ｘ線断面で表した受光素子部を含むデバイスの（図１８のＡ−Ａ’線断面に相当する）断面図（ｂ）である。
【符号の説明】
【０１７１】
１…光導波モジュール、２…シリコン基体、２’…ＳＯＩ基体、３…光導波層、
３’…ゲルマニウムドープの単結晶シリコン、４…受光素子、５…マスク、６…凹部、
７、９、１１…真性半導体層、８…ｐ型半導体層、１０…ｎ型半導体層、
１２…絶縁膜（シリコン酸化膜）、１３…シリコン層、１４…光・電気複合デバイス、
１５…光入射手段（光ファイバー）、１６…集積回路、
１７ａ、１７ｂ…光電変換信号線、１８…ブロック、１９ａ、１９ｂ…ＰＤ駆動用電極、
２０ａ、２０ｂ…データ信号用電極、２５…絶縁層
【図１】
2006133723.tif 000003
【図２】
2006133723.tif 000004
【図３】
2006133723.tif 000005
【図４】
2006133723.tif 000006
【図５】
2006133723.tif 000007
【図６】
2006133723.tif 000008
【図７】
2006133723.tif 000009
【図８】
2006133723.tif 000010
【図９】
2006133723.tif 000011
【図１０】
2006133723.tif 000012
【図１１】
2006133723.tif 000013
【図１２】
2006133723.tif 000014
【図１３】
2006133723.tif 000015
【図１４】
2006133723.tif 000016
【図１５】
2006133723.tif 000017
【図１６】
2006133723.tif 000018
【図１７】
2006133723.tif 000019
【図１８】
2006133723.tif 000020
【図１９】
2006133723.tif 000021