(57)【要約】【課題】  積層された半導体チップの上面または下面のみならず側面からの電磁波ノイズの漏洩を低減させる。【解決手段】  キャリア基板１上にフェースアップ実装された半導体チップ７全体を、ボンディングワイヤ８を覆うようにキャリア基板１上に配置された電磁波遮蔽樹脂９にて封止してから、半導体チップ１１を半導体チップ７上にフェースアップ実装し、ボンディングワイヤ１２を覆うようにしてキャリア基板１上に配置された封止樹脂１３にて半導体チップ１１を封止する。【選択図】      図１
2006332161.tif 000002
【特許請求の範囲】
【請求項１】
キャリア基板と、
前記キャリア基板上にフェースアップ実装された第１半導体チップと、
前記第１半導体チップを前記キャリア基板に接続する第１ボンディングワイヤと、
前記第１ボンディングワイヤを覆うようにして前記第１半導体チップを前記キャリア基板上で封止する電磁波遮蔽樹脂と、
前記電磁波遮蔽樹脂を介して前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、
前記第２半導体チップを前記キャリア基板に接続する第２ボンディングワイヤと、
前記第２ボンディングワイヤを覆うようにして前記第２半導体チップを前記キャリア基板上で封止する封止材とを備えることを特徴とする半導体装置。
【請求項２】
キャリア基板と、
前記キャリア基板上にフェースダウン実装された第１半導体チップと、
前記第１半導体チップの露出面全体を前記キャリア基板上で封止する電磁波遮蔽樹脂と、
前記電磁波遮蔽樹脂を介して前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、
前記第２半導体チップを前記キャリア基板に接続するボンディングワイヤと、
前記ボンディングワイヤを覆うようにして前記第２半導体チップを前記キャリア基板上で封止する封止材とを備えることを特徴とする半導体装置。
【請求項３】
キャリア基板と、
前記キャリア基板上にフェースアップ実装された第１半導体チップと、
前記第１半導体チップを前記キャリア基板に接続する第１ボンディングワイヤと、
前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、
前記第１ボンディングワイヤを避けるようにして第１半導体チップと前記第２半導体チップとの間に配置された電磁波遮蔽層と、
前記第２半導体チップを前記キャリア基板に接続する第２ボンディングワイヤと、
前記第１ボンディングワイヤおよび前記第２ボンディングワイヤを覆うようにして前記第１半導体チップおよび前記第２半導体チップを前記キャリア基板上で封止する電磁波遮蔽樹脂とを備えることを特徴とする半導体装置。
【請求項４】
キャリア基板と、
前記キャリア基板上にフェースダウン実装された第１半導体チップと、
前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、
第１半導体チップと前記第２半導体チップとの間に配置された電磁波遮蔽層と、
前記第２半導体チップを前記キャリア基板に接続するボンディングワイヤと、
前記ボンディングワイヤを覆うようにして前記第１半導体チップおよび前記第２半導体チップを前記キャリア基板上で封止する電磁波遮蔽樹脂とを備えることを特徴とする半導体装置。
【請求項５】
前記第１半導体チップまたは前記第２半導体チップのいずれか一方にはデジタル素子が搭載され、前記第１半導体チップまたは前記第２半導体チップの他方にはアナログ素子が搭載されていることを特徴とする請求項１から４のいずれか１項記載の半導体装置。
【請求項６】
キャリア基板上に第１半導体チップをフェースアップ実装する工程と、
前記フェースアップ実装された第１半導体チップを第１ボンディングワイヤにて前記キャリア基板に接続する工程と、
前記第１ボンディングワイヤを覆うようにして前記第１半導体チップを電磁波遮蔽樹脂にて封止する工程と、
前記電磁波遮蔽樹脂を介して前記第１半導体チップ上に第２半導体チップをフェースアップ実装する工程と、
前記フェースアップ実装された第２半導体チップを第２ボンディングワイヤにて前記キャリア基板に接続する工程と、
前記第２ボンディングワイヤを覆うようにして前記第２半導体チップを前記キャリア基板上で封止する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
キャリア基板上に第１半導体チップをフェースダウン実装する工程と、
前記フェースダウン実装された第１半導体チップの露出面全体を覆うようにして前記第１半導体チップを電磁波遮蔽樹脂にて封止する工程と、
前記電磁波遮蔽樹脂を介して前記第１半導体チップ上に第２半導体チップをフェースアップ実装する工程と、
前記フェースアップ実装された第２半導体チップをボンディングワイヤにて前記キャリア基板に接続する工程と、
前記ボンディングワイヤを覆うようにして前記第２半導体チップを前記キャリア基板上で封止する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
キャリア基板上に第１半導体チップをフェースアップ実装する工程と、
前記フェースアップ実装された第１半導体チップを第１ボンディングワイヤにて前記キャリア基板に接続する工程と、
前記第１ボンディングワイヤを避けるように前記第１半導体チップ上に配置された電磁波遮蔽層を介して前記第１半導体チップ上に第２半導体チップをフェースアップ実装する工程と、
前記フェースアップ実装された第２半導体チップを第２ボンディングワイヤにて前記キャリア基板に接続する工程と、
前記第１ボンディングワイヤおよび前記第２ボンディングワイヤを覆うように前記キャリア基板上に配置された電磁波遮蔽樹脂にて前記第１半導体チップおよび前記第２半導体チップを封止する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
キャリア基板上に第１半導体チップをフェースダウン実装する工程と、
前記第１半導体チップ上に配置された電磁波遮蔽層を介して前記第１半導体チップ上に第２半導体チップをフェースアップ実装する工程と、
前記フェースアップ実装された第２半導体チップをボンディングワイヤにて前記キャリア基板に接続する工程と、
前記ボンディングワイヤを覆うように前記キャリア基板上に配置された電磁波遮蔽樹脂にて前記第１半導体チップおよび前記第２半導体チップを封止する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、スタックパッケージ構造に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、電子機器の小型化に伴って実装面積を低減させる必要があるため、半導体チップを高さ方向に積層させたスタックパッケージを用いることが行われている。
また、例えば、特許文献１、２には、複数の半導体チップが積層されたスタックパッケージにおいて、アナログ素子とデジタル素子との間での電磁波ノイズの干渉を抑制するため、半導体チップ間に電磁波遮断シートを挿入する方法が開示されている。
【特許文献１】特開２００３−１２４２３６号公報
【特許文献２】特開２００５−３２９７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、半導体チップ間に電磁波遮断シートを挿入する方法では、半導体チップの側面およびボンディングワイヤ等の接続手段を電磁波遮断シートにて完全に覆うことができないため、半導体チップの側面およびボンディングワイヤ等の接続手段を介して電磁波ノイズが漏洩し、半導体チップ間の電磁波ノイズの干渉に起因する誤動作を引き起こすという問題があった。
【０００４】
そこで、本発明の目的は、積層された半導体チップの上面のみならず側面からの電磁波ノイズの漏洩を低減させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、キャリア基板と、前記キャリア基板上にフェースアップ実装された第１半導体チップと、前記第１半導体チップを前記キャリア基板に接続する第１ボンディングワイヤと、前記第１ボンディングワイヤを覆うようにして前記第１半導体チップを前記キャリア基板上で封止する電磁波遮蔽樹脂と、前記電磁波遮蔽樹脂を介して前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、前記第２半導体チップを前記キャリア基板に接続する第２ボンディングワイヤと、前記第２ボンディングワイヤを覆うようにして前記第２半導体チップを前記キャリア基板上で封止する封止材とを備えることを特徴とする。
【０００６】
これにより、第１半導体チップがフェースアップ実装された場合においても、第１半導体チップの上面のみならず側面およびボンディングワイヤからの電磁波ノイズの漏洩を低減させることが可能となる。このため、第１半導体チップ上に第２半導体チップが積層配置された場合においても、第１および第２半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、第１および第２半導体チップを含む半導体装置を安定して動作させつつ、半導体装置の実装面積を低減させることができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、キャリア基板と、前記キャリア基板上にフェースダウン実装された第１半導体チップと、前記第１半導体チップの露出面全体を前記キャリア基板上で封止する電磁波遮蔽樹脂と、前記電磁波遮蔽樹脂を介して前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、前記第２半導体チップを前記キャリア基板に接続するボンディングワイヤと、前記ボンディングワイヤを覆うようにして前記第２半導体チップを前記キャリア基板上で封止する封止材とを備えることを特徴とする。
【０００８】
これにより、第１半導体チップがフェースダウン実装された場合においても、第１半導体チップの上面のみならず側面および接続端子部からの電磁波ノイズの漏洩を低減させることが可能となる。このため、第１半導体チップ上に第２半導体チップが積層配置された場合においても、第１および第２半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、第１および第２半導体チップを含む半導体装置を安定して動作させつつ、半導体装置の実装面積を低減させることが可能となるとともに、半導体装置全体の高さを低くすることができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、キャリア基板と、前記キャリア基板上にフェースアップ実装された第１半導体チップと、前記第１半導体チップを前記キャリア基板に接続する第１ボンディングワイヤと、前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、前記第１ボンディングワイヤを避けるようにして第１半導体チップと前記第２半導体チップとの間に配置された電磁波遮蔽層と、前記第２半導体チップを前記キャリア基板に接続する第２ボンディングワイヤと、前記第１ボンディングワイヤおよび前記第２ボンディングワイヤを覆うようにして前記第１半導体チップおよび前記第２半導体チップを前記キャリア基板上で封止する電磁波遮蔽樹脂とを備えることを特徴とする。
【００１０】
これにより、第１半導体チップがフェースアップ実装された場合においても、第１半導体チップと第２半導体チップとの間を電磁波遮蔽層にて遮蔽しつつ、第１半導体チップ上に第２半導体チップを積層させることが可能となるとともに、第１半導体チップおよび第２半導体チップの露出面全体を電磁波遮蔽樹脂にて覆うことが可能となる。このため、第１および第２半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、第１および第２半導体チップを含む半導体装置を安定して動作させつつ、半導体装置の実装面積を低減させることが可能となるとともに、外部への電磁波ノイズを抑制することが可能となり、ＥＭＩ（不要輻射）対策を有効に施すことができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、キャリア基板と、前記キャリア基板上にフェースダウン実装された第１半導体チップと、前記第１半導体チップ上にフェースアップ実装された第２半導体チップと、第１半導体チップと前記第２半導体チップとの間に配置された電磁波遮蔽層と、前記第２半導体チップを前記キャリア基板に接続するボンディングワイヤと、前記ボンディングワイヤを覆うようにして前記第１半導体チップおよび前記第２半導体チップを前記キャリア基板上で封止する電磁波遮蔽樹脂とを備えることを特徴とする。
【００１２】
これにより、第１半導体チップがフェースダウン実装された場合においても、第１半導体チップと第２半導体チップとの間を電磁波遮蔽層にて遮蔽しつつ、第１半導体チップ上に第２半導体チップを積層させることが可能となるとともに、第１半導体チップおよび第２半導体チップの露出面全体を電磁波遮蔽樹脂にて覆うことが可能となる。このため、第１および第２半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、第１および第２半導体チップを含む半導体装置を安定して動作させつつ、半導体装置の実装面積を低減させることが可能となるとともに、外部への電磁波ノイズを抑制することが可能となり、ＥＭＩ（不要輻射）対策を有効に施すことができる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体チップまたは前記第２半導体チップのいずれか一方にはデジタル素子が搭載され、前記第１半導体チップまたは前記第２半導体チップの他方にはアナログ素子が搭載されていることを特徴とする。
これにより、デジタル素子からの電磁波ノイズの漏洩を低減させることが可能となり、デジタル素子とアナログ素子とを積層した場合においても、デジタル素子とアナログ素子との間の電磁波ノイズの干渉に起因する誤動作を抑制することができる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、キャリア基板上に第１半導体チップをフェースアップ実装する工程と、前記フェースアップ実装された第１半導体チップを第１ボンディングワイヤにて前記キャリア基板に接続する工程と、前記第１ボンディングワイヤを覆うようにして前記第１半導体チップを電磁波遮蔽樹脂にて封止する工程と、前記電磁波遮蔽樹脂を介して前記第１半導体チップ上に第２半導体チップをフェースアップ実装する工程と、前記フェースアップ実装された第２半導体チップを第２ボンディングワイヤにて前記キャリア基板に接続する工程と、前記第２ボンディングワイヤを覆うようにして前記第２半導体チップを前記キャリア基板上で封止する工程とを備えることを特徴とする。
【００１５】
これにより、第１半導体チップがフェースアップ実装された場合においても、第１半導体チップの上面のみならず側面およびボンディングワイヤからの電磁波ノイズの漏洩を低減させつつ、第１半導体チップ上に第２半導体チップを積層配置することができる。このため、製造工程の煩雑化を抑制しつつ、第１および第２半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、第１および第２半導体チップを含む半導体装置を安定して動作させつつ、半導体装置の実装面積を低減させることができる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、キャリア基板上に第１半導体チップをフェースダウン実装する工程と、前記フェースダウン実装された第１半導体チップの露出面全体を覆うようにして前記第１半導体チップを電磁波遮蔽樹脂にて封止する工程と、前記電磁波遮蔽樹脂を介して前記第１半導体チップ上に第２半導体チップをフェースアップ実装する工程と、前記フェースアップ実装された第２半導体チップをボンディングワイヤにて前記キャリア基板に接続する工程と、前記ボンディングワイヤを覆うようにして前記第２半導体チップを前記キャリア基板上で封止する工程とを備えることを特徴とする。
【００１７】
これにより、第１半導体チップがフェースダウン実装された場合においても、第１半導体チップの上面のみならず側面および接続端子部からの電磁波ノイズの漏洩を低減させつつ、第１半導体チップ上に第２半導体チップを積層配置することができる。このため、製造工程の煩雑化を抑制しつつ、第１および第２半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、第１および第２半導体チップを含む半導体装置を安定して動作させつつ、半導体装置の実装面積を低減させることができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、キャリア基板上に第１半導体チップをフェースアップ実装する工程と、前記フェースアップ実装された第１半導体チップを第１ボンディングワイヤにて前記キャリア基板に接続する工程と、前記第１ボンディングワイヤを避けるように前記第１半導体チップ上に配置された電磁波遮蔽層を介して前記第１半導体チップ上に第２半導体チップをフェースアップ実装する工程と、前記フェースアップ実装された第２半導体チップを第２ボンディングワイヤにて前記キャリア基板に接続する工程と、前記第１ボンディングワイヤおよび前記第２ボンディングワイヤを覆うように前記キャリア基板上に配置された電磁波遮蔽樹脂にて前記第１半導体チップおよび前記第２半導体チップを封止する工程とを備えることを特徴とする。
【００１９】
これにより、第１半導体チップがフェースアップ実装された場合においても、第１半導体チップと第２半導体チップとの間を電磁波遮蔽層にて遮蔽しつつ、第１半導体チップ上に第２半導体チップを積層させることが可能となるとともに、第１半導体チップおよび第２半導体チップの露出面全体を電磁波遮蔽樹脂にて覆うことが可能となる。このため、製造工程の煩雑化を抑制しつつ、第１および第２半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となるとともに、ＥＭＩ（不要輻射）対策を有効に施すことができる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、キャリア基板上に第１半導体チップをフェースダウン実装する工程と、前記第１半導体チップ上に配置された電磁波遮蔽層を介して前記第１半導体チップ上に第２半導体チップをフェースアップ実装する工程と、前記フェースアップ実装された第２半導体チップをボンディングワイヤにて前記キャリア基板に接続する工程と、前記ボンディングワイヤを覆うように前記キャリア基板上に配置された電磁波遮蔽樹脂にて前記第１半導体チップおよび前記第２半導体チップを封止する工程とを備えることを特徴とする。
【００２１】
これにより、第１半導体チップがフェースダウン実装された場合においても、第１半導体チップと第２半導体チップとの間を電磁波遮蔽層にて遮蔽しつつ、第１半導体チップ上に第２半導体チップを積層させることが可能となるとともに、第１半導体チップおよび第２半導体チップの露出面全体を電磁波遮蔽樹脂にて覆うことが可能となる。このため、製造工程の煩雑化を抑制しつつ、第１および第２半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となるとともに、ＥＭＩ（不要輻射）対策を有効に施すことができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、半導体パッケージにはキャリア基板１が設けられ、キャリア基板１の裏面にはランド２が形成されるとともに、キャリア基板１の表面にはランド４、５が形成され、キャリア基板１内には内部配線３が形成されている。そして、キャリア基板１上には、接着層６を介し半導体チップ７がフェースアップ実装され、半導体チップ７は、ボンディングワイヤ８を介してランド５にワイヤボンド接続されている。そして、キャリア基板１上にフェースアップ実装された半導体チップ７全体は、ボンディングワイヤ８を覆うようにキャリア基板１上に配置された電磁波遮蔽樹脂９にて封止されている。なお、電磁波遮蔽樹脂９としては、例えば、フェライト系の磁性材料などが混合された熱硬化性樹脂を用いることができ、フェライト系の磁性材料などが混合された熱硬化性樹脂のモールド成形などに方法によって半導体チップ７全体を電磁波遮蔽樹脂９にて覆うことができる。
【００２３】
さらに、電磁波遮蔽樹脂９にて覆われた半導体チップ７上には、半導体チップ１１がフェースアップ実装され、半導体チップ１１は、接着層１０を介して電磁波遮蔽樹脂９上に固定されるとともに、ボンディングワイヤ１２を介してランド４にワイヤボンド接続されている。そして、半導体チップ１１は、ボンディングワイヤ１２を覆うようにしてキャリア基板１上に配置された封止樹脂１３にて封止されている。なお、封止樹脂１３は、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより形成することができる。また、キャリア基板１の裏面に設けられたランド２上には、キャリア基板１をマザーボード上に実装するための突出電極１４が設けられている。
【００２４】
これにより、半導体チップ７がフェースアップ実装された場合においても、半導体チップ７の上面のみならず側面およびボンディングワイヤからの電磁波ノイズの漏洩を低減させることが可能となる。このため、半導体チップ７上に半導体チップ１１が積層配置された場合においても、半導体チップ７と半導体チップ１１との間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、半導体チップ７および半導体チップ１１を含む半導体装置を安定して動作させつつ、半導体パッケージの実装面積を低減させることができる。
【００２５】
なお、半導体チップ７、１１のいずれか一方にはデジタル素子を搭載し、半導体チップ７、１１の他方にはアナログ素子を搭載することができる。また、キャリア基板１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極１４としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。また、ボンディングワイヤ８、１２としては、例えば、ＡｕワイヤやＡｌワイヤなどを用いることができる。さらに、上述した実施形態では、キャリア基板１上に半導体チップ７を１個だけ実装するとともに、半導体チップ７上に半導体チップ１１を１個だけ実装する方法を例にとって説明したが、キャリア基板１上に複数の半導体チップを実装するようにしてもよく、さらに半導体チップ７上に複数の半導体チップを実装するようにしてもよい。
【００２６】
図２は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図である。
図２において、半導体パッケージにはキャリア基板２１が設けられ、キャリア基板２１の裏面にはランド２２が形成されるとともに、キャリア基板２１の表面にはランド２４、２５が形成され、キャリア基板２１内には内部配線２３が形成されている。そして、キャリア基板２１上には半導体チップ２７がフリップチップ実装され、半導体チップ２７には、フリップチップ実装するための突出電極２８が設けられている。そして、半導体チップ２７に設けられた突出電極２８は、異方性導電フィルム２６を介してランド２５上にＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合されている。
【００２７】
そして、キャリア基板２１上にフェースアップ実装された半導体チップ２７全体は、キャリア基板２１上に配置された電磁波遮蔽樹脂２９にて封止されている。さらに、電磁波遮蔽樹脂２９にて覆われた半導体チップ２７上には、半導体チップ３１がフェースアップ実装され、半導体チップ３１は、接着層３０を介して電磁波遮蔽樹脂２９上に固定されるとともに、ボンディングワイヤ３２を介してランド２４にワイヤボンド接続されている。そして、半導体チップ３１は、ボンディングワイヤ３２を覆うようにしてキャリア基板２１上に配置された封止樹脂３３にて封止されている。また、キャリア基板２１の裏面に設けられたランド２２上には、キャリア基板２１をマザーボード上に実装するための突出電極３４が設けられている。
【００２８】
これにより、半導体チップ２７がフェースダウン実装された場合においても、半導体チップ２７の上面のみならず側面および接続端子部からの電磁波ノイズの漏洩を低減させることが可能となる。このため、半導体チップ２７上に半導体チップ３１が積層配置された場合においても、半導体チップ２７と半導体チップ３１との間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、半導体チップ２７および半導体チップ３１を含む半導体装置を安定して動作させつつ、半導体パッケージの実装面積を低減させることが可能となるとともに、半導体パッケージの高さを低くすることができる。
【００２９】
なお、上述した実施形態では、ＡＣＦ接合により半導体チップ２７をキャリア基板２１上にフェースダウン実装する方法について説明したが、例えば、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合などのその他の圧接接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。
【００３０】
図３は、本発明の第３実施形態に係る半導体装置の概略構成を示す断面図である。
図３において、半導体パッケージにはキャリア基板４１が設けられ、キャリア基板４１の裏面にはランド４２が形成されるとともに、キャリア基板４１の表面にはランド４４、４５が形成され、キャリア基板４１内には内部配線４３が形成されている。そして、キャリア基板４１上には半導体チップ４７がフリップチップ実装され、半導体チップ４７には、フリップチップ実装するための突出電極４８が設けられている。そして、半導体チップ４７に設けられた突出電極４８は、異方性導電フィルム４６を介してランド４５上にＡＣＦ接合されている。
【００３１】
さらに、半導体チップ４７上には半導体チップ５１がフェースアップ実装され、半導体チップ５１は、電磁波遮蔽層４９を介して半導体チップ４７上に固定されるとともに、ボンディングワイヤ５２を介してランド４４にワイヤボンド接続されている。なお、電磁波遮蔽層４９としては、フェライト系の磁性材料などが絶縁性フィルムに混合された電磁波遮蔽フィルムやフェライト系の磁性材料などが絶縁性ペーストに混合された電磁波遮蔽ペーストなどを用いることができる。そして、半導体チップ４７および半導体チップ５１は、ボンディングワイヤ５２を覆うようにしてキャリア基板４１上に配置された電磁波遮蔽樹脂５３にて封止されている。また、キャリア基板４１の裏面に設けられたランド４２上には、キャリア基板４１をマザーボード上に実装するための突出電極４４が設けられている。
【００３２】
これにより、半導体チップ４７がフェースダウン実装された場合においても、半導体チップ４７と半導体チップ５１との間を電磁波遮蔽層４９にて遮蔽しつつ、半導体チップ４７上に半導体チップ５１を積層させることが可能となるとともに、半導体チップ４７および半導体チップ５１の露出面全体を電磁波遮蔽樹脂５３にて覆うことが可能となる。このため、半導体チップ４７と半導体チップ５１との間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、半導体チップ４７および半導体チップ５１を含む半導体装置を安定して動作させつつ、半導体パッケージの実装面積を低減させることが可能となるとともに、外部への電磁波ノイズを抑制することが可能となり、ＥＭＩ（不要輻射）対策を有効に施すことができる。
【００３３】
図４は、本発明の第４実施形態に係る半導体装置の概略構成を示す断面図である。
図４において、半導体パッケージにはキャリア基板６１が設けられ、キャリア基板６１の裏面にはランド６２が形成されるとともに、キャリア基板６１の表面にはランド６４、６５が形成され、キャリア基板６１内には内部配線６３が形成されている。そして、キャリア基板６１上には、接着層６６を介し半導体チップ６７がフェースアップ実装され、半導体チップ６７は、ボンディングワイヤ６８を介してランド６５にワイヤボンド接続されている。
【００３４】
さらに、半導体チップ６７上には、ボンディングワイヤ６８を避けるようにして半導体チップ７１がフェースアップ実装され、半導体チップ７１は、電磁波遮蔽層６９を介して半導体チップ６７上に固定されるとともに、ボンディングワイヤ７２を介してランド６４にワイヤボンド接続されている。そして、半導体チップ６７および半導体チップ７１は、ボンディングワイヤ６８、７２を覆うようにしてキャリア基板６１上に配置された電磁波遮蔽樹脂７３にて封止されている。また、キャリア基板６１の裏面に設けられたランド６２上には、キャリア基板６１をマザーボード上に実装するための突出電極７４が設けられている。
【００３５】
これにより、半導体チップ６７がフェースアップ実装された場合においても、半導体チップ６７と半導体チップ７１との間を電磁波遮蔽層６９にて遮蔽しつつ、半導体チップ６７上に半導体チップ７１を積層させることが可能となるとともに、半導体チップ６７および半導体チップ７１の露出面全体を電磁波遮蔽樹脂７３にて覆うことが可能となる。このため、半導体チップ６７と半導体チップ７１との間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、半導体チップ６７および半導体チップ７１を含む半導体装置を安定して動作させつつ、半導体パッケージの実装面積を低減させることが可能となるとともに、外部への電磁波ノイズを抑制することが可能となり、ＥＭＩ（不要輻射）対策を有効に施すことができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】本発明の第２実施形態に係る半導体装置の概略構成を示す断面図。
【図３】本発明の第３実施形態に係る半導体装置の概略構成を示す断面図。
【図４】本発明の第４実施形態に係る半導体装置の概略構成を示す断面図。
【符号の説明】
【００３７】
１、２１、４１、６１  キャリア基板、２、４、５、２２、２４、２５、４２、４４、４５、６２、６４、６５  ランド、３、１３、４３、３３  内部配線、６、１０、３０、６６  接着層、２６、４６  異方性導電フィルム、７、１１、２７、３１、４７、５１、６７、７１  半導体チップ、８、１２、３２、５２、６８、７２  ボンディングワイヤ、９、２９、５３、７３  電磁波遮蔽樹脂、１３、３３  封止樹脂、１４、２８、３４、４８、５４、７４  突出電極、４９、６９  電磁波遮蔽層
【図１】
2006332161.tif 000003
【図２】
2006332161.tif 000004
【図３】
2006332161.tif 000005
【図４】
2006332161.tif 000006