(57)【要約】【課題】スイッチングオフ時のサージ電圧を小さくすることができ、かつ、スイッチングオン時のエネルギー損失を小さくすることができる半導体装置を提供する。【解決手段】Ｐ＋型層１と、Ｎ−型ドリフト層２と、Ｐ型ベース領域３と、Ｎ＋型エミッタ領域４と、Ｐ型ベース領域３の表面から、Ｎ＋型エミッタ領域４およびＰ型ベース領域３を貫通して、Ｎ−型ドリフト層２に到達する深さのトレンチ５と、トレンチ５の内部に、ゲート絶縁膜６を介して、埋め込まれたゲート電極７と、Ｐ型ベース領域３の一部およびＮ＋型エミッタ領域４と電気的に接続されたエミッタ電極８とを備え、いわゆる間引き構造であるＩＧＢＴにおいて、トレンチ５の底部５ａの曲率半径を０．５μｍ以下とする。また、ゲート絶縁膜６のうち、トレンチ底部側の部分６ａを、トレンチ側壁側の部分６ｂよりも厚くする。【選択図】図１
2006332591.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型もしくは第２導電型の第１半導体層（１、２１）と、
前記第１半導体層（１、２１）の表面上に形成された第２導電型の第２半導体層（２）と、
前記第２半導体層（２）の表面上に形成された第１導電型の第３半導体層（３）と、
前記第３半導体層（３）の内部表面側に、部分的に形成された第２導電型の第４半導体層（４）と、
前記第３半導体層（３）の表面から、前記第４半導体層（４）および前記第３半導体層（３）を貫通し、前記第２半導体層（２）に到達する深さのトレンチ（５）と、
前記トレンチ（５）の内壁上に形成されたゲート絶縁膜（６）と、
前記トレンチ（５）の内部であって、前記ゲート絶縁膜（６）上に形成されたゲート電極（７）と、
前記第３半導体層（３）および前記第４半導体層（４）と電気的に接続された第１電極（８）と、
前記第１半導体層（１、２１）と電気的に接続された第２電極（９）とを備える半導体装置において、
前記トレンチ（５）の底部（５ａ）は曲面を有しており、前記曲面の曲率半径が０．５μｍ以下であることを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜（６）のうち、前記トレンチ底部側の部分（６ａ）が、前記トレンチ側壁側の部分（６ｂ）よりも厚いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型もしくは第２導電型の第１半導体層（１、２１）と、
前記第１半導体層（１、２１）の表面上に形成された第２導電型の第２半導体層（２）と、
前記第２半導体層（２）の表面上に形成された第１導電型の第３半導体層（３）と、
前記第３半導体層（３）の内部表面側に、部分的に形成された第２導電型の第４半導体層（４）と、
前記第３半導体層（３）の表面から、前記第４半導体層（４）および前記第３半導体層（３）を貫通し、前記第２半導体層（２）に到達する深さのトレンチ（５）と、
前記トレンチ（５）の内壁上に形成されたゲート絶縁膜（６）と、
前記トレンチ（５）の内部であって、前記ゲート絶縁膜（６）上に形成されたゲート電極（７）と、
前記第３半導体層（３）および前記第４半導体層（４）と電気的に接続された第１電極（８）と、
前記第１半導体層（１、２１）と電気的に接続された第２電極（９）とを備える半導体装置において、
前記ゲート絶縁膜（６）のうち、前記トレンチ底部側の部分（６ａ）が、前記トレンチ側壁側の部分（６ｂ）よりも厚いことを特徴とする半導体装置。
【請求項４】
第３半導体層（３）は、前記トレンチ（５）によって電気的に分断された２つの領域（３ａ、３ｂ）を有し、前記２つの領域（３ａ、３ｂ）のうち、一方の領域（３ａ）が前記第１電極（８）と電気的に接続され、他方の領域（３ｂ）が前記第１電極（８）と電気的に接続されていない構造となっていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型である半導体装置、例えば、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと呼ぶ）およびＭＯＳ電界効果型トランジスタ（以下、ＭＯＳＦＥＴと呼ぶ）に関するものである。
【背景技術】
【０００２】
図８に、従来におけるトレンチゲート型のＩＧＢＴの断面図を示す。この断面図は、トレンチを横切るように切断したときの断面図である。
【０００３】
従来、トレンチ型のＩＧＢＴの１つとして、図８に示すように、いわゆる間引き構造のものがある。このＩＧＢＴは、オン電圧の低下を図るため、素子として機能するセル領域を連続して複数配置した構造のＩＧＢＴに対して、複数の連続したセル領域から周期的にセル領域を間引いた構造である（例えば、特許文献１参照）。
【０００４】
具体的には、このＩＧＢＴは、Ｐ＋型層１と、Ｐ＋型層１の表面上のＮ−型ドリフト層２と、Ｎ−型ドリフト層２の表面上のＰ型ベース領域３と、Ｐ型ベース領域３の内部表面側に位置するＮ＋型エミッタ領域４と、Ｐ型ベース領域３の表面から、Ｎ＋型エミッタ領域４およびＰ型ベース領域３を貫通して、Ｎ−型ドリフト層２に到達する深さのトレンチ５と、トレンチ５の内壁上に形成されたゲート絶縁膜６と、トレンチ５の内部であって、ゲート絶縁膜６上に形成されたゲート電極７と、Ｐ型ベース領域３の表面上に配置され、Ｐ型ベース領域３の一部およびＮ＋型エミッタ領域４と電気的に接続されたエミッタ電極８と、Ｐ＋型層１の裏面に接して配置され、Ｐ＋型層１と電気的に接続されたコレクタ電極９とを備えている。
【０００５】
Ｐ型ベース領域３は、トレンチ５によって電気的に分断された２つの領域３ａ、３ｂを有し、この２つの領域３ａ、３ｂのうち、トレンチ５の図８中左側の領域３ａのみに、Ｎ＋型エミッタ領域４とＰ型ボディ領域１０とが形成されている。また、左側の領域３ａは、Ｐ型ボディ領域１０を介して、エミッタ電極８と電気的に接続されている。Ｎ＋型エミッタ領域４は、左側の領域３ａのうち、トレンチ５の近傍の領域に部分的に配置されている。また、左側の領域３ａのトレンチ５に接する部分にチャネルが形成される。この左側の領域３ａが、上記したセル領域である。  
【０００６】
一方、２つの領域３ａ、３ｂのうち、トレンチ５の図８中右側の領域３ｂは、絶縁膜１１により、エミッタ電極８や他の電極と電気的に絶縁されており、フローティング状態となっている。この左側の領域３ｂが、複数の連続したセル領域からセル領域を間引いた領域である。
【０００７】
そして、このような構造のＩＧＢＴでは、従来、ゲート絶縁膜６の膜厚はトレンチ５内で均一であった。また、トレンチ５は、その底部５ａの曲率半径が大きな形状となっていた。トレンチ５の底部５ａの曲率半径が大きいのは、スイッチング動作でコレクタに電圧が印加されたときのトレンチ５の底部５ａでの電界集中を回避するためである。
【０００８】
なお、本発明者らの調査結果では、トレンチ５が基板表面に対して垂直に形成されている場合、トレンチ５の幅５ｃは１．２μｍ以上であり、トレンチ５の底部５ａの曲率半径は０．６μｍ以上であった。
【特許文献１】特開２００１−３０８３２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＩＧＢＴにおいては、素子全体の効率を向上させるため、スイッチングオフ時、スイッチオン時のそれぞれにおけるスイッチング損失を低減させたいという要望がある。
【００１０】
そこで、スイッチングオフ時のスイッチング損失の低減については、ゲート抵抗を小さくして、電流の遮断速度ｄｉ／ｄｔを大きくすることで、スイッチング損失を小さくする方法が考えられる。
【００１１】
しかし、この方法を、インダクタンス負荷の駆動のためであって、例えば４００Ａ等の大電流用途でのスイッチングに用いられるＩＧＢＴに対して行った場合、以下の問題が生じることがわかった。
【００１２】
図９に、ＩＧＢＴをインダクタンス負荷の駆動のために用いた場合における回路の一例を示す。図９に示す回路では、ＩＧＢＴのゲート−グランド間に、ゲート抵抗Ｒ１とゲート印加用電源Ｅ１とが直列接続されている。また、ＩＧＢＴのコレクタ−グランド間に、インダクタンスＬ１と電圧電源Ｅ２とが直列接続されており、さらに、インダクタンスＬ１に対して、サージ吸収のためのフリーホイールダイオードＤとインダクタンスＬ２とが並列接続されている。なお、Ｌ１は負荷のインダクタンスであり、Ｌ２は配線の寄生インダクタンスである。
【００１３】
ここで、図１０に、図９中のＩＧＢＴのスイッチングオフ時の動作波形を示す。なお、図１０は、図９に示す回路において、ゲート抵抗Ｒ１の抵抗値Ｒｇ＝１０Ω、ゲート印加用電源Ｅ１の電圧値Ｖｇ＝１５Ｖ、Ｌ１＝２００μＨ、Ｌ２＝２００ｎＨ、電圧電源Ｅ２の電圧値Ｖ＝６５０Ｖとしたときのシミュレーション結果である。
【００１４】
図１０に示すように、図９中のＩＧＢＴにおけるスイッチングオフ時の電圧波形は、一般的なＩＧＢＴの電圧波形と異なり、スイッチングオフ時にサージ電圧が生じるため、コレクタ電圧Ｖｃが電源電圧よりも高い電圧値Ｖｐｅａｋまで上昇した後、電源電圧の大きさで一定となる。
【００１５】
サージ電圧が生じる理由は、以下の通りである。図９に示す回路において、ＩＧＢＴをスイッチングオフしようとすると、負荷のインダクタンスＬ１に蓄えられたエネルギーがフリーホイールダイオードＤを通して流れようとする。しかし、フリーホイールダイオードＤと接続された配線には、寄生インダクタンスＬ２が存在するため、この寄生インダクタンスＬ２によりサージ電圧Ｖｐｅａｋが発生する。
【００１６】
また、このサージ電圧の大きさは、原則として、電流の遮断速度が大きいほど大きくなる傾向があるため、スイッチングオフ時のスイッチング損失の低減を目的として、ＩＧＢＴにおける電流の遮断速度を大きくした場合では、サージ電圧が大きくなってしまう。そして、このサージ電圧が素子の降伏電圧以上になって、素子の吸収エネルギーが、破壊エネルギー以上になると素子が破壊に至るという問題が生じる。
【００１７】
なお、このような問題は、トレンチゲート型のＩＧＢＴの構造がいわゆる間引き構造の場合に限らず、セルが間引かれていない一般的な構造の場合においても同様に生じる問題であり、ＩＧＢＴの代わり、トレンチゲート型のＭＯＳＦＥＴを用いた場合においても、同様に生じる問題である。
【００１８】
本発明は、上記点に鑑み、スイッチングオフ時のサージ電圧を小さくすることができる半導体装置を提供することを第１の目的とする。また、スイッチングオフ時のサージ電圧を小さくすることができ、かつ、スイッチングオン時のエネルギー損失を小さくすることができる半導体装置を提供することを第２の目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するため、請求項１に記載の発明では、トレンチ（５）の底部（５ａ）は曲面を有しており、曲面の曲率半径が０．５μｍ以下であることを特徴としている。
【００２０】
このように、本発明では、半導体装置の構造をスイッチングオフ時にトレンチの底部で積極的に電界集中させる構造としている。これにより、トレンチ底部における曲率半径が０．５μｍよりも大きな構造の半導体装置と比較して、スイッチングオフ時において、トレンチの底部での電界向上によるアバランシェ電流を流れやすくでき、アバランシェ電流が流れることで、電流遮断速度を小さくできるので、サージ電圧を低減することができる。
【００２１】
請求項２に記載の発明では、請求項１に記載の発明に加えて、ゲート絶縁膜（６）のうち、トレンチ底部側の部分（６ａ）が、トレンチ側壁側の部分（６ｂ）よりも厚いことを特徴としている。
【００２２】
また、請求項３に記載の発明は、請求項１に記載の発明とは別の発明であり、ゲート絶縁膜（６）のうち、トレンチ底部側の部分（６ａ）が、トレンチ側壁側の部分（６ｂ）よりも厚くなっていることを特徴としている。
【００２３】
請求項２、３に記載の発明では、チャネルが形成される領域と接するゲート絶縁膜の厚さを均一とした場合、トレンチ底部側のゲート絶縁膜において、第２半導体層と第３半導体層との接合部付近の部分は、他の部分よりも薄くなる。このため、スイッチングオフ時では、トレンチの底部で電界集中が生じる。このようにして、請求項２、３に記載の発明では、半導体装置の構造をスイッチングオフ時にトレンチの底部で積極的に電界集中させる構造としている。
【００２４】
これにより、ゲート絶縁膜の厚さが均一である構造の半導体装置と比較して、スイッチングオフ時において、トレンチの底部での電界向上によるアバランシェ電流を流れやすくできる。この結果、アバランシェ電流が流れることで、電流遮断速度を小さくできるので、サージ電圧を低減することができる。
【００２５】
このように、請求項３に記載の発明によれば、サージ電圧を低減することができ、請求項２に記載の発明によれば、請求項１の発明よりもさらにサージ電圧を低減することができる。
【００２６】
請求項４に記載の発明では、第３半導体層（３）は、トレンチ（５）によって電気的に分断された２つの領域（３ａ、３ｂ）を有し、２つの領域（３ａ、３ｂ）のうち、一方の領域（３ａ）が第１電極（８）と電気的に接続され、他方の領域（３ｂ）が第１電極（８）と電気的に接続されていない構造となっていることを特徴としている。
【００２７】
半導体装置をこのような構造とした場合に、半導体装置の構造を請求項１〜３のいずれか１つに記載の構造とすることで、スイッチングオン時のエネルギー損失を小さくすることができる。
【００２８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００２９】
（第１実施形態）
図１に、本発明の第１実施形態における半導体装置としてのＩＧＢＴを示す。本実施形態のＩＧＢＴは、インダクタンス負荷の駆動のためであって、例えば４００Ａ等の大電流用途でのスイッチングに用いられるものである。なお、図１では、図６に示すＩＧＢＴと同様の構成部に、図６と同一の符号を付しているので、以下では、主に図６のＩＧＢＴと異なる点について説明する。
【００３０】
本実施形態と本発明の対応関係は、以下の通りである。Ｐ型が第１導電型に相当し、Ｎ型が第２導電型に相当する。Ｐ＋型層１が第１半導体層に相当し、Ｎ−型ドリフト層２が第２半導体層に相当し、Ｐ型ベース領域３が第３半導体層に相当し、Ｎ＋型エミッタ領域４が第４半導体層に相当する。また、エミッタ電極８が第１電極に相当し、コレクタ電極９が第２電極に相当する。
【００３１】
本実施形態のＩＧＢＴでは、例えば、Ｐ＋型層１として、シリコン（Ｓｉ）基板が用いられる。また、ゲート絶縁膜６として、シリコン酸化膜（ＳｉＯ２膜）が用いられる。また、ゲート電極７として、高濃度にリン（Ｐ）がドーピングされ低抵抗化されたポリシリコン（Ｐｏｌｙ−Ｓｉ）が用いられる。
【００３２】
また、本実施形態のＩＧＢＴでは、図６に示すＩＧＢＴと同様に、トレンチ５はＰ＋型層１の表面に対して垂直な方向に伸びるように形成されている。しかし、本実施形態のＩＧＢＴでは、図６に示すＩＧＢＴと異なり、トレンチ５の幅５ｃは１μｍであり、トレンチ５の底部５ａの曲率半径は、０よりも大きく０．５μｍ以下である。
【００３３】
ここで、底部５ａの曲率半径とは、底部５ａの全体が曲面である場合、底部５ａ全体の曲率半径であり、底部５ａが部分的に曲面を有している場合、底部５ａが有する曲面のうち、曲率半径が最も小さい部分の曲率半径を意味する。例えば、トレンチ５の底部５ａが、平面状の底面と、底面の両端に位置し、曲面状のコーナ部とを有する形状の場合では、そのコーナ部での曲率半径である。
【００３４】
なお、ＩＧＢＴの設計では、電界集中がＩＧＢＴの特性に与える影響を加味して、トレンチ５の底部５ａの曲率半径が設定される。
【００３５】
また、トレンチ５の底部５ａの曲率半径が０．５μｍ以下であるトレンチ５は以下のようにして形成される。例えば、Ｎ−型ドリフト層２、Ｐ型ベース領域３が形成されたＰ＋型層１に対しての異方性エッチングにより、トレンチ５を形成するとき、トレンチ幅５ｃを１μｍ以下とする。これにより、形成されたトレンチ５の底部５ａが有する曲面の曲率半径を０．５μｍ以下とすることできる。
【００３６】
また、本実施形態のＩＧＢＴでは、ゲート絶縁膜６のうち、トレンチ５の底部５ａ上に位置するトレンチ底部側の部分６ａが、トレンチ５の側壁５ｂ上に位置するトレンチ側壁側の部分６ｂよりも厚くなっている。
【００３７】
ゲート絶縁膜６の厚さについては、好ましくは、トレンチ底部側の部分６ａの厚さを、トレンチ側壁側の部分６ｂの厚さの２倍以上とする。また、トレンチ側壁側の部分６ｂの厚さは均一とする。
【００３８】
このとき、Ｐ型ベース領域３のうちチャネルとなる部分に接するゲート絶縁膜６は、均一の膜厚となっている。また、トレンチ底部側の部分６ａのゲート絶縁膜６は、全体が均一の膜厚ではなく、トレンチ側壁側の部分６ｂに近い側、すなわち、Ｎ−型ドリフト層２とＰ型ベース領域３の接合付近の部分が、他の部位よりも薄くなっている。
【００３９】
また、ゲート絶縁膜６のうち、トレンチ底部側の部分６ａを、トレンチ側壁側の部分６ｂよりも厚く形成する方法としては、以下の方法を採用することができる。例えば、トレンチ５の底部５ａ、側壁５ｂのそれぞれの結晶面方位について、底部５の面方位として、側壁５ｂの面方位よりも、酸化膜の成長速度が速い面方位を選択する。これにより、ゲート絶縁膜６のうち、トレンチ底部側の部分６ａをトレンチ側壁側の部分６ｂよりも厚くすることができる。
【００４０】
次に、本実施形態の特徴について説明する。図８に示す従来のＩＧＢＴでは、トレンチ５の底部５ａの曲率半径は０．６μｍ以上であった。これに対して、本実施形態では、トレンチ５の底部５ａの曲率半径を０．５μｍ以下とすることで、ＩＧＢＴの構造を、スイッチングオフ時に、積極的に、トレンチ５の底部５ａで電界集中を生じさせ、アバランシェ降伏が生じやすい構造としている。
【００４１】
また、本実施形態では、ゲート絶縁膜６のうち、トレンチ底部側の部分６ａを、トレンチ側壁側の部分６ｂよりも厚くすることでも、ＩＧＢＴの構造を、スイッチングオフ時に、積極的に、トレンチ５の底部５ａで電界集中を生じさせ、アバランシェ降伏が生じやすい構造としている。この構造が、アバランシェ降伏が生じやすい理由は、以下の通りである。
【００４２】
上記したように、ゲート絶縁膜６のトレンチ底部側の部分６ａは、膜厚が均一でなく、トレンチ側壁側の部分６ｂに近い側の膜厚が他の部位よりも薄くなっている。このため、ゲート絶縁膜６の厚い部分では電界が緩和されるが、ゲート絶縁膜６の薄い部分では電界が高くなるため、ゲート絶縁膜６の薄い部分で、電界集中が生じ、アバランシェ降伏が起きやすくなると推測される。
【００４３】
ここで、図９に示す回路におけるＩＧＢＴのスイッチングオフ時の挙動について説明する。ゲート電圧をオフすると、図１０と同様に、コレクタ電圧が上昇し始め、ほぼ同時にコレクタ電流が減少し始める。このとき、本実施形態のＩＧＢＴでは、トレンチ５の底部５ａで、アバランシェ降伏が生じやすい構造であるため、コレクタ電圧が上昇すると、トレンチ５の底部５ａの電界が向上して、アバランシェ降伏が生じ、アバランシェ電流が流れる。
【００４４】
このアバランシェ電流が、コレクタ電流に加わって流れるため、本実施形態のＩＧＢＴでは、図８に示す構造のＩＧＢＴにおいて、スイッチングオフ時におけるスイッチング損失を同じ大きさとした場合と比較して、電流遮断速度ｄｉ／ｄｔが小さくなる。
【００４５】
この結果、コレクタ電圧の上昇は、ｄｉ／ｄｔの大きさと、配線の寄生インダクタンスＬ２の大きさで決まることから、本実施形態によれば、図８に示すＩＧＢＴと比較して、コレクタ電圧の上昇を抑えることができ、すなわち、サージ電圧Ｖｐｅａｋを小さくすることができる。
【００４６】
したがって、本実施形態によれば、図９に示す回路のような用途に用いられるＩＧＢＴに対して、ゲート抵抗を小さくすることで、エネルギー損失を小さくした場合であっても、素子破壊を起こりにくくすることができる。
【００４７】
なお、図２に、サージ電圧Ｖｐｅａｋの大きさとトレンチ５の底部５ａの曲率半径との関係を示す。図２中の均一ＳｉＯ２は、ゲート絶縁膜６の膜厚を均一にした場合を示し、図２中の部分厚膜は、ゲート絶縁膜６のうち、トレンチ底部側の部分６ａをトレンチ側壁側の部分６ｂよりも厚くした場合を示している。
【００４８】
図２に示すように、トレンチ５の底部５ａの曲率半径を０．５μｍ以下とする場合では、ゲート絶縁膜６の膜厚を均一にする場合、トレンチ底部側の部分６ａを厚くする場合、どちらの場合においても、曲率半径を小さくするほど、Ｖｐｅａｋを小さくすることができる。
【００４９】
また、本実施形態によれば、後述する実施例からわかるように、スイッチングオン時のエネルギー損失を小さくすることができる。
【００５０】
また、図１のＩＧＢＴでは、トレンチ５の底部５ａの曲率半径が０．５μｍ以下である構造と、ゲート絶縁膜６のうち、トレンチ底部側の部分６ａがトレンチ側壁側の部分６ｂよりも厚い構造の両方が採用されているが、少なくとも一方の構造を採用すれば良い。一方の構造を採用するだけでも、下記の実施例からわかるように、本発明の効果を奏する。
【００５１】
次に、実施例および比較例を示す。各例におけるＩＧＢＴの寸法等は以下の通りである。
【００５２】
（実施例１）
トレンチ５の底部５ａの曲率半径を０．５μｍとし、ゲート絶縁膜６のうち、トレンチ底部側の部分６ａの膜厚を、トレンチ側壁側の部分６ｂの膜厚の２．５倍としたときの例である。具体的には、トレンチ底部側の部分６ａのゲート絶縁膜６の膜厚：２５０ｎｍ、トレンチ側壁側の部分６ｂのゲート絶縁膜６の膜厚：１００ｎｍ、トレンチ幅５ｃ：０．８μｍ、トレンチ深さ：５．０μｍ、Ｐ＋型層１の厚さ：１４５μｍ、閾値電圧：６．４Ｖである。
【００５３】
（実施例２）
トレンチ５の底部５ａの曲率半径を０．５μｍとし、ゲート絶縁膜６の膜厚を均一としたときの例である。具体的には、ゲート絶縁膜６の膜厚：１００ｎｍ、トレンチ幅５ｃ：０．８μｍ、トレンチ深さ：５．０μｍ、Ｐ＋型層１の厚さ：１４５μｍ、閾値電圧：６．４Ｖである。
【００５４】
（実施例３）
トレンチ５の底部５ａの曲率半径を０．７μｍとし、ゲート絶縁膜６のうち、トレンチ底部側の部分６ａの膜厚を、トレンチ側壁側の部分６ｂの膜厚の２．５倍としたときの例である。具体的には、トレンチ底部側の部分６ａのゲート絶縁膜６の膜厚：２５０ｎｍ、トレンチ側壁側の部分６ｂのゲート絶縁膜６の膜厚：１００ｎｍ、トレンチ幅５ｃ：１．２μｍ、トレンチ深さ：５．４μｍ、Ｐ＋型層１の厚さ：１４５μｍ、閾値電圧：６．４Ｖである。
【００５５】
（比較例）
トレンチ５の底部５ａの曲率半径を０．７μｍとし、ゲート絶縁膜６の膜厚を均一としたときの例である。具体的には、ゲート絶縁膜６の膜厚：１００ｎｍ、トレンチ幅５ｃ：１．２μｍ、トレンチ深さ：５．４μｍ、Ｐ＋型層１の厚さ：１４５μｍ、閾値電圧：６．４Ｖである。
【００５６】
図３、４に、各実施例および比較例における図９に示す回路をシミュレーションモデルとしたシミュレーション結果を示す。なお、図３、４での測定条件は、図１０の測定時と同様である。
【００５７】
図３は、スイッチングオフ時のエネルギー損失Ｅｏｆｆとサージ電圧Ｖｐｅａｋとの関係を示している。図３は、各実施例および比較例において、ゲート抵抗Ｒ１を５Ωから２０Ωの間の各大きさに変更したときのＶｐｅａｋをプロットした図である。
【００５８】
図３に示すように、各実施例および比較例では、共に、ゲート抵抗Ｒ１を小さくするにつれ、エネルギー損失Ｅｏｆｆを小さくすることができる。そして、エネルギー損失Ｅｏｆｆを同じ大きさとした場合、実施例１〜３は、共に、比較例よりもサージ電圧Ｖｐｅａｋを小さくでき、実施例１は、実施例２、３よりもさらにサージ電圧Ｖｐｅａｋを小さくできることが図３からわかる。
【００５９】
また、図４は、スイッチングオン時のエネルギー損失Ｅｏｎと電流遮断速度ｄｉ／ｄｔとの関係を示している。電流遮断速度ｄｉ／ｄｔが同じ場合では、実施例１〜３は、共に、比較例よりもエネルギー損失Ｅｏｎを小さくでき、実施例１は、実施例２、３よりもさらにエネルギー損失Ｅｏｎを小さくできることが、図４からわかる。
【００６０】
（第２実施形態）
図５に、本発明の第２実施形態におけるＩＧＢＴの断面図を示す。図５では、図１と同様の構成部に、図１と同じ符号を付している。
【００６１】
第１実施形態では、トレンチ５の側壁５ｂとＰ＋型層１の表面とがなす角度を、略垂直とする場合を例として説明したが、本実施形態のように、トレンチ５の側壁５ｂとＰ＋型層１の表面とがなす角度を斜めとすることもできる。すなわち、トレンチ５の形状を、底部５ａに進むにつれて、トレンチ幅が徐々に減少する、いわゆるテーパ形状とすることもできる。
【００６２】
このようにして、トレンチ５の底部５ａの曲率半径を０．５μｍ以下とすることもできる。
【００６３】
トレンチ５をいわゆるテーパ形状とする場合、トレンチ５の側壁５ｂとＰ＋型層１の表面とがなす角度、すなわち、テーパ角度でトレンチ５の底部５ａの曲率半径が決まる。したがって、トレンチ５を形成するときでは、底部５ａの曲率半径が０．５μｍ以下となるようなテーパ角度とする。
【００６４】
トレンチ５の形成方法として、ＲＩＥ（リアクティブイオンエッチング）を採用することができ、このとき、ガスの種類、ガス厚、パワー等のエッチング条件により、トレンチ５を任意のテーパ形状とすることができる。
【００６５】
（他の実施形態）
（１）上記した各実施形態では、トレンチゲート型ＩＧＢＴがいわゆる間引き構造である場合を例として説明したが、セルが連続的に複数配置された構造のＩＧＢＴ、すなわち、Ｐ型ベース領域３のうちのトレンチ５の右側の領域３ｂにも、Ｎ＋型エミッタ領域４が形成され、この領域３ｂおよびＮ＋型エミッタ領域４がエミッタ電極８と電気的に接続されたＩＧＢＴに対しても、本発明を適用することができる。
【００６６】
このような一般的なＩＧＢＴにおいても、図９に示す回路のような用途においては、上記した各実施形態と同様に、スイッチングオフ時に生じるサージ電圧を低減することができる。
【００６７】
なお、スイッチングオン時のエネルギー損失低減の効果については、上記した各実施形態で説明したいわゆる間引き構造のＩＧＢＴにおいてのみ、得られる。
【００６８】
ここで、図６（ａ）に、Ｐ型ベース領域３におけるトレンチ５によって電気的に分断された２つの領域３ａ、３ｂ同士の絶縁性と、スイッチングオン時のエネルギー損失Ｅｏｎとの関係を示す。また、図６（ｂ）に、シミュレーションモデルを示す。図６（ａ）の結果は、図６（ｂ）に示す構造において、Ｐ型ベース領域３のうち、トレンチ５よりも右側の領域３ｂと、エミッタ電極８との間に、各大きさの抵抗Ｒ４を配置したときのシミュレーション結果である。
【００６９】
図６（ａ）に示すように、電流遮断速度ｄｉ／ｄｔが同じ場合では、抵抗Ｒ４の大きさが小さくなるにつれ、スイッチングオン時のエネルギー損失Ｅｏｎが大きくなってしまう。このことから、いわゆる間引き構造のＩＧＢＴに対して、本発明を適用した場合に限って、スイッチングオン時のエネルギー損失低減の効果が得られると言える。
【００７０】
（２）ＩＧＢＴの構造を、図１に示すＩＧＢＴに対して、Ｐ＋型層１とＮ−型ドリフト層２との間に、Ｎ−型ドリフト層２よりも不純物濃度が高いＮ型層を追加した構造とすることもできる。ＩＧＢＴをこのような構造とした場合においても、第１実施形態と同様の効果を奏する。
【００７１】
（３）図７に本実施形態における半導体装置の断面図を示す。なお、図７では、図１に示すＩＧＢＴと同様の構成部には、同一の符号を付している。
【００７２】
上記した各実施形態では、半導体装置としてＩＧＢＴを用いる場合に本発明を適用する例として説明したが、半導体装置としてＭＯＳＦＥＴを用いる場合においても、本発明を適用できる。この場合においても、上記した各実施形態と同様の効果が得られる。
【００７３】
例えば、図７に示すように、ＭＯＳＦＥＴの構造を、第１実施形態で説明した図１中のＩＧＢＴのＰ＋型層１をＮ＋型層２１に変更した構造とすることができる。また、図示しないが、ＭＯＳＦＥＴの構造を、上記した他の各実施形態におけるＩＧＢＴのＰ＋型層をＮ＋型層に変更した構造にすることもできる。このように、本発明はトレンチゲート型の半導体装置に適用可能である。
【００７４】
（４）上記した各実施形態では、第１導電型をＰ型とし、第２導電型をＮ型とする場合を例として説明したが、第１導電型をＮ型とし、第２導電型をＰ型とすることもできる。すなわち、上記した半導体装置の各構成部における導電型をすべて反対の導電型にすることもできる。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１実施形態におけるトレンチゲート型のＩＧＢＴの断面図を示す。
【図２】図１のＩＧＢＴにおけるサージ電圧Ｖｐｅａｋの大きさとトレンチ底部の曲率半径との関係を示す図である。
【図３】図１のＩＧＢＴにおけるスイッチングオフ時のエネルギー損失Ｅｏｆｆとサージ電圧Ｖｐｅａｋとの関係を示す図である。
【図４】図１のＩＧＢＴにおけるスイッチングオン時のエネルギー損失Ｅｏｎと電流遮断速度ｄｉ／ｄｔとの関係を示す図である。
【図５】本発明の第２実施形態におけるトレンチゲート型のＩＧＢＴの断面図である。
【図６】（ａ）は、図１のＩＧＢＴにおいて、Ｐ型ベース領域３におけるトレンチ５によって電気的に分断された２つの領域３ａ、３ｂ同士の絶縁性と、スイッチングオン時のエネルギー損失Ｅｏｎとの関係を示す図であり、（ｂ）は（ａ）を得たときのＩＧＢＴの構造を示す断面図である。
【図７】本発明の他の実施形態におけるトレンチゲート型のＭＯＳＦＥＴの断面図である。
【図８】従来におけるトレンチゲート型のＩＧＢＴの断面図である。
【図９】ＩＧＢＴを用いた回路の一例である。
【図１０】図９中のＩＧＢＴのスイッチングオフ時の動作波形を示す図である。
【符号の説明】
【００７６】
１…Ｐ＋型層、２…Ｎ−型ドリフト層、３…Ｐ型ベース領域、
４…Ｎ＋型エミッタ領域、５…トレンチ、
５ａ…トレンチの底部、５ｂ…トレンチの側壁部、
６…ゲート絶縁膜、６ａ…ゲート絶縁膜のトレンチ底部側の部分、
６ｂ…ゲート絶縁膜のトレンチ側壁側の部分、
７…ゲート電極、８…エミッタ電極、
９…コレクタ電極、１０…Ｐ型ボディ領域。    
【図１】
2006332591.tif 000003
【図２】
2006332591.tif 000004
【図３】
2006332591.tif 000005
【図４】
2006332591.tif 000006
【図５】
2006332591.tif 000007
【図６】
2006332591.tif 000008
【図７】
2006332591.tif 000009
【図８】
2006332591.tif 000010
【図９】
2006332591.tif 000011
【図１０】
2006332591.tif 000012