(57)【要約】  【課題】  トラップ膜を有するメモリセルのデータ保持特性の劣化を防止し、信頼性が高い半導体装置を得られるようにする。  【解決手段】  まず、ｐ型の半導体基板１１の上に、電荷を蓄積するＯＮＯ膜１２を形成する。続いて、ＯＮＯ膜１２に開口部を１２ｄを形成し、形成した開口部１２ｄから半導体基板１１に砒素イオンを注入することにより、半導体基板１１の各開口部１２ｄの下側部分にｎ型拡散層１４を形成する。続いて、ＯＮＯ膜１２の開口部１２ｄ側の端部を覆うように保護絶縁膜１５を形成し、酸素を含む雰囲気で半導体基板１１に保護絶縁膜１５を介して熱処理を行なって、各ｎ型拡散層１４の上部を酸化することにより、各ｎ型拡散層１４の上部にビットライン酸化膜１６を形成する。続いて、ＯＮＯ膜１２の上に導電体膜を形成することによりワードライン１７を形成する。【選択図】      図１
2006054399.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型を有する半導体領域の上に、電荷を蓄積することにより情報を記憶するトラップ膜を形成する工程（ａ）と、
前記トラップ膜に複数の開口部を形成し、形成した前記各開口部から前記半導体領域に第２導電型の不純物イオンをイオン注入することにより、前記半導体領域における前記各開口部の下側部分に第２導電型の複数の拡散層を形成する工程（ｂ）と、
前記トラップ膜における前記開口部側の端部を覆うように絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、酸素を含む雰囲気で前記半導体領域に熱処理を行なって、前記各拡散層の上部を酸化することにより、前記各拡散層の上部に酸化絶縁膜を形成する工程（ｄ）と、
前記トラップ膜の端部を含む前記トラップ膜の上に導電体膜を形成することにより電極を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｃ）において、前記絶縁膜は、前記トラップ膜の端部を含む上面及び前記半導体領域に形成された前記各拡散層の上面を覆うように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜は、酸化シリコンからなることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜の膜厚は、５ｎｍ以上且つ５０ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
第１導電型を有する半導体領域の上に、電荷を蓄積することにより情報を記憶するトラップ膜を形成する工程（ａ）と、
前記トラップ膜の上にキャップ膜を形成する工程（ｂ）と、
前記キャップ膜及び前記トラップ膜に複数の開口部を形成し、形成した前記各開口部から前記半導体領域に第２導電型の不純物イオンをイオン注入することにより、前記半導体領域における前記各開口部の下側部分に第２導電型の複数の拡散層を形成する工程（ｃ）と、
前記キャップ膜及び前記拡散層を覆うように絶縁膜を形成し、形成した絶縁膜に対してエッチバックを行なって、前記絶縁膜から前記キャップ膜及び前記トラップ膜における前記開口部側の端面を覆う複数のサイドウォールを形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記キャップ膜を除去する工程（ｅ）と、
前記工程（ｅ）の後に、酸素を含む雰囲気で前記半導体領域に熱処理を行なって、前記各拡散層の上部を酸化することにより、前記各拡散層の上部に酸化絶縁膜を形成する工程（ｆ）と、
前記トラップ膜の端部を含む前記トラップ膜の上に導電体膜を形成することにより電極を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
前記キャップ膜は、前記トラップ膜の上部とは異なる組成を有していることを特徴とする請求項５に記載の半導体装置製造方法。
【請求項７】
前記キャップ膜は、窒化シリコン、多結晶シリコン及びアモルファスシリコンのいずれか１つからなる単層膜又はそれらのうちの２つ以上からなる積層膜であることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記キャップ膜の膜厚は、１０ｎｍ以上且つ１００ｎｍ以下であることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
第１導電型を有する半導体領域の上に、電荷を蓄積することにより情報を記憶するトラップ膜を形成する工程（ａ）と、
前記トラップ膜に複数の開口部を形成し、形成した前記各開口部から前記半導体領域に第２導電型の不純物イオンをイオン注入することにより、前記半導体領域における前記各開口部の下側部分に第２導電型の複数の拡散層を形成する工程（ｂ）と、
前記半導体領域上に導入した水素と酸素とから水蒸気を発生させる内燃方式のパイロジェニック酸化法により、前記トラップ膜における前記開口部側の端部に酸化シリコンからなる保護膜を形成する工程（ｃ）と、
酸素を含む雰囲気で前記半導体領域に熱処理を行なって、前記各拡散層の上部を酸化することにより、前記各拡散層の上部に酸化絶縁膜を形成する工程（ｄ）と、
前記トラップ膜の端部を含む前記トラップ膜の上に導電体膜を形成することにより電極を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
前記工程（ｃ）における前記保護膜の成長温度は、７００℃以上且つ１２００℃以下であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記トラップ膜は、窒素を含む絶縁膜であることを特徴とする請求項１〜１０のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記トラップ膜は、酸化シリコン及び窒化シリコンの積層膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項１３】
前記トラップ膜は、酸化シリコン、窒化シリコン及び酸化シリコンが順次積層された積層膜であることを特徴とする請求項１、２、５及び９のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＭＯＮＯＳ型不揮発性半導体記憶装置に設けられる電荷蓄積用のトラップ膜及びビットラインを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）型不揮発性半導体記憶装置は、酸化シリコン、窒化シリコン及び酸化シリコンが順次積層された積層体からなるＯＮＯ膜に電荷を蓄積する不揮発性半導体記憶装置である。これまで、様々なＭＯＮＯＳ型不揮発性半導体記憶装置が提案されているが、なかでも、半導体基板中に形成されたビットラインと、チャネル領域上に形成されたＯＮＯ膜と、ビットライン上に該ビットラインと直交するように形成されたワードラインとを有し、ＯＮＯ膜中に局所的に電荷を蓄積することにより情報を記憶する不揮発性半導体記憶素子が、高密度化、高能力化及び低電圧化に適していることから注目されている（例えば、特許文献１を参照。）。
【０００３】
以下、ビットラインが半導体基板中に形成された従来の不揮発性半導体記憶装置の製造方法について図８（ａ）〜図８（ｇ）を参照しながら説明する。
【０００４】
まず、図８（ａ）に示すように、第１導電型の半導体基板１０１上に、ＯＮＯ膜であるトラップ膜１０２を形成する。
【０００５】
次に、図８（ｂ）に示すように、トラップ膜１０２の上に複数のビットラインの配置位置を定義するレジストパターン１０３を形成する。
【０００６】
次に、図８（ｃ）に示すように、レジストパターン１０３をマスクとしてトラップ膜１０２の上部を除去する。但し、ここでは、トラップ膜１０２の下部を残しているが、半導体基板１０１が露出するまでトラップ膜１０２を除去する場合もある。
【０００７】
次に、図８（ｄ）に示すように、レジストパターン１０３をマスクとして、第２導電型の不純物イオンを半導体基板１０１にＯＮＯ膜１０２の下部を介してイオン注入することにより、半導体基板１０１におけるレジストパターン１０３の開口部の下側の領域に第２導電型の複数の拡散層１０４を形成する。
【０００８】
次に、図８（ｅ）に示すように、レジストパターン１０３を除去し、その後、図８（ｆ）に示すように、各拡散層１０４に対して増速酸化を行なう。これにより、各拡散層１０４の上部及びトラップ膜１０２における開口部側の両端部にそれぞれ酸化シリコンからなる酸化絶縁膜１０５及び１０６を形成すると同時に、注入された不純物イオンを活性化して、各拡散層１０４からなるビットラインを形成する。
【０００９】
次に、図８（ｇ）に示すように、導電性を有するポリシリコン１０７をＯＮＯ膜１０２及び酸化絶縁膜１０５の上に堆積して、導電性ポリシリコン１０７からなる電極（ワードライン）を形成して、不揮発性半導体記憶装置が完成する。
【特許文献１】特開２００１−７７２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本願発明者らは、種々の検討を重ねた結果、前記従来の不揮発性半導体記憶装置の製造方法では、トラップ膜１０２における酸化絶縁膜１０５側の端部が損傷して、所期のデバイス特性を得られないという問題が生じることを見出した。さらに、本願発明者らは、トラップ膜１０２の端部に生じる損傷に、以下に示すような２つの要因があることを突き止めている。
【００１１】
第１の要因は、ビットラインである各拡散層１０４の上部に、増速酸化により酸化絶縁膜１０５を形成する熱酸化工程において、トラップ膜１０２の中間層であるシリコン窒化膜の端面上に厚さが３ｎｍ程度のシリコン酸化膜１０６が同時に形成されるが、本工程の後の主として洗浄工程において、シリコン窒化膜の端面上に形成されたシリコン酸化膜１０６が除去されてしまうことである。これにより、トラップ膜１０２の中間層であるシリコン窒化膜が露出するため、ワードライン１０７とトラップ膜１０２における両端部に露出したシリコン窒化膜とが直接に接することになって、データ保持特性が劣化する。
【００１２】
具体的には、図９（ａ）に示すように、読み出し動作時において、ワードライン１０７に正電位のバイアスを印加した場合に、シリコン窒化膜１０２ｂにトラップされた電子が横方向（基板面と平行な方向）に移動してワードライン１０７中に抜け出し、図９（ｂ）に示すように、メモリセルのしきい値電圧が変動することによってプログラム状態が変化するという問題がある。
【００１３】
第２の要因は、トラップ膜１０２のドライエッチ工程及び不純物注入工程において、レジストパターン１０３が収縮することにより、トラップ膜１０２の両端部における上部酸化層であるシリコン酸化膜がイオン注入によるダメージを受けることである。この注入ダメージにより、レジストパターン１０３を除去する工程及び増速酸化処理前の洗浄工程において、トラップ膜１０２における上部酸化層の両端部が局所的に膜減りを起こし、中間層であるシリコン窒化膜の端部の上面が露出して、露出したシリコン窒化膜とワードラインとが直接に接する面積が大きくなるため、前述したようにデータ保持特性が劣化する。
【００１４】
図１０（ａ）〜図１０（ｃ）を用いて第２の要因を具体的に説明すると、図１０（ａ）に示すように、レジストパターン１０３が収縮することにより、トラップ膜１０２における上部酸化層の両端部を注入イオンが局所的に突き抜けるため、トラップ膜１０２の上部酸化層がダメージを受ける。すなわち、トラップ膜１０２の上部酸化層を構成する原子同士の結合手がイオン注入により切断されるため、ダメージを受けた部分は、イオンの突き抜けがなくダメージを受けていない部分と比べてウェットエッチレートが高くなる。従って、図１０（ｂ）に示すように、トラップ膜１０２の両端部が局所的に膜減りを起こす。この状態で、各拡散層１０４に増速酸化による酸化絶縁膜１０４と、電極を兼ねるワードライン１０７とを形成すると、図１０（ｃ）の拡大図に示す状態となる。
【００１５】
図１０（ｃ）に示すように、トラップ膜１０２の膜減り部分は電荷蓄積部分の近傍であり、しかもシリコン窒化膜１０２ｂの端部の上面が露出するため、シリコン窒化膜１０２ｂとワードライン１０７とが直接に接触する面積が大きくなって、データ保持特性を劣化させると共に、トラップ膜１０２の電気的耐圧をも低下させる。トラップ膜１０２が受ける注入ダメージは、注入される不純物イオンが高ドーズ量で且つ質量数が大きい場合には、より大きくなるため、ウェットエッチレートがさらに高くなってトラップ膜１０２の上部酸化層の膜減りが顕著になる。特に、露光光としてＫｒＦエキシマレーザ光を用いる場合のマスクパターンに使用されるＫｒＦレジストは耐熱性が低いため、イオン注入時のレジストパターンの収縮が顕著である。
【００１６】
本発明は、前記従来の問題を解決し、トラップ膜を有するメモリセルのデータ保持特性の劣化を防止し、信頼性が高い半導体装置を得られるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本発明は、半導体装置の製造方法を、トラップ膜の少なくとも端部を絶縁膜により覆うことにより、トラップ膜の実質的な電荷蓄積層であるシリコン窒化膜と電極とが直接に接しないように形成する構成とする。
【００１８】
具体的に、本発明に係る第１の半導体装置の製造方法は、第１導電型を有する半導体領域の上に、電荷を蓄積することにより情報を記憶するトラップ膜を形成する工程（ａ）と、トラップ膜に複数の開口部を形成し、形成した各開口部から半導体領域に第２導電型の不純物イオンをイオン注入することにより、半導体領域における各開口部の下側部分に第２導電型の複数の拡散層を形成する工程（ｂ）と、トラップ膜における開口部側の端部を覆うように絶縁膜を形成する工程（ｃ）と、工程（ｃ）の後に、酸素を含む雰囲気で半導体領域に熱処理を行なって、各拡散層の上部を酸化することにより、各拡散層の上部に酸化絶縁膜を形成する工程（ｄ）と、トラップ膜の端部を含むトラップ膜の上に導電体膜を形成することにより電極を形成する工程（ｅ）とを備えていることを特徴とする。
【００１９】
第１の半導体装置の製造方法によると、イオン注入により拡散層を形成する工程（ｂ）と増速拡散により拡散層の上部に酸化絶縁膜を形成する工程（ｄ）との間に、トラップ膜における開口部側の端部を覆うように絶縁膜を形成する工程（ｃ）を備えているため、トラップ膜の上に導電体膜から電極（ワードライン）を形成する際に、絶縁膜によってトラップ膜の端部が電極と直接に接することがなくなる。従って、イオン注入によりトラップ膜の端部の上面がダメージを受けて該上面が膜減りを起こしたとしても、トラップ膜の実質的な電荷蓄積層であるシリコン窒化膜と電極とが直接に接することがなくなるので、メモリセルのデータ保持特性の劣化を防止することができる。その上、拡散層の上部に酸化絶縁膜を形成する工程（ｄ）において、絶縁膜が再酸化(焼きしめ)されるため、増速酸化の後に絶縁膜を堆積させる場合と比べて、絶縁膜中の固定電荷を拡散できるため、メモリセルのしきい値電圧の不良を防止することができる。このため、従来と同等のしきい値電圧を得ることが可能となる。また、この再酸化によって絶縁膜の膜質が向上するので、トラップ膜の電気的耐圧が向上する。
【００２０】
第１の半導体装置の製造方法における工程（ｃ）において、絶縁膜はトラップ膜の端部を含む上面及び半導体領域に形成された各拡散層の上面を覆うように形成することが好ましい。このようにすると、絶縁膜をトラップ膜の端部に選択的に形成する場合と比べて容易に形成することができる。
【００２１】
第１の半導体装置の製造方法において、絶縁膜は酸化シリコンからなることが好ましい。
【００２２】
第１の半導体装置の製造方法において、絶縁膜の膜厚は５ｎｍ以上且つ５０ｎｍ以下であることが好ましい。
【００２３】
本発明に係る第２の半導体装置の製造方法は、第１導電型を有する半導体領域の上に、電荷を蓄積することにより情報を記憶するトラップ膜を形成する工程（ａ）と、トラップ膜の上にキャップ膜を形成する工程（ｂ）と、キャップ膜及びトラップ膜に複数の開口部を形成し、形成した各開口部から半導体領域に第２導電型の不純物イオンをイオン注入することにより、半導体領域における各開口部の下側部分に第２導電型の複数の拡散層を形成する工程（ｃ）と、キャップ膜及び拡散層を覆うように絶縁膜を形成し、形成した絶縁膜に対してエッチバックを行なって、絶縁膜からキャップ膜及びトラップ膜における開口部側の端面を覆う複数のサイドウォールを形成する工程（ｄ）と、工程（ｄ）の後に、キャップ膜を除去する工程（ｅ）と、工程（ｅ）の後に、酸素を含む雰囲気で半導体領域に熱処理を行なって、各拡散層の上部を酸化することにより、各拡散層の上部に酸化絶縁膜を形成する工程（ｆ）と、トラップ膜の端部を含むトラップ膜の上に導電体膜を形成することにより電極を形成する工程（ｇ）とを備えていることを特徴とする。
【００２４】
第２の半導体装置に製造方法によると、トラップ膜の上にキャップ膜を形成しておき、その後のイオン注入により拡散層を形成する工程（ｃ）と増速拡散により拡散層の上部に酸化絶縁膜を形成する工程（ｆ）との間に、キャップ膜及びトラップ膜における開口部側の端面を覆うサイドウォールを形成する工程（ｄ）を備えているため、トラップ膜の上に導電体膜から電極を形成する際に、サイドウォールによってトラップ膜の端面が電極と直接に接することがなくなる。さらに、トラップ膜の上面は、キャップ膜に覆われているため、イオン注入時にダメージを受けることがなくなるので、トラップ膜の両端部の膜減りも生じなくなる。その結果、トラップ膜の実質的な電荷蓄積層であるシリコン窒化膜と電極とが直接に接することがなくなるので、メモリセルのデータ保持特性の劣化を防止することができる。その上、トラップ膜の電気的耐圧をも向上させることができる。
【００２５】
第２の半導体装置に製造方法において、キャップ膜は、トラップ膜の上部とは異なる組成を有していることが好ましい。このようにすると、キャップ膜を除去する工程（ｅ）において、キャップ膜とトラップ膜との互いのエッチレートが異なるため、キャップ膜のみを確実に除去することができる。
【００２６】
第２の半導体装置に製造方法において、キャップ膜は、窒化シリコン、多結晶シリコン及びアモルファスシリコンのいずれか１つからなる単層膜又はそれらのうちの２つ以上からなる積層膜であることが好ましい。
【００２７】
この場合に、キャップ膜の膜厚は１０ｎｍ以上且つ１００ｎｍ以下であることが好ましい。
【００２８】
本発明に係る第３の半導体装置の製造方法は、第１導電型を有する半導体領域の上に、電荷を蓄積することにより情報を記憶するトラップ膜を形成する工程（ａ）と、トラップ膜に複数の開口部を形成し、形成した各開口部から半導体領域に第２導電型の不純物イオンをイオン注入することにより、半導体領域における各開口部の下側部分に第２導電型の複数の拡散層を形成する工程（ｂ）と、半導体領域上に導入した水素と酸素とから水蒸気を発生させる内燃方式のパイロジェニック酸化法により、トラップ膜における開口部側の端部に酸化シリコンからなる保護膜を形成する工程（ｃ）と、酸素を含む雰囲気で半導体領域に熱処理を行なって、各拡散層の上部を酸化することにより、各拡散層の上部に酸化絶縁膜を形成する工程（ｄ）と、トラップ膜の端部を含むトラップ膜の上に導電体膜を形成することにより電極を形成する工程（ｅ）とを備えていることを特徴とする。
【００２９】
第３の半導体装置の製造方法によると、イオン注入により拡散層を形成する工程（ｂ）の後に、内燃方式のパイロジェニック酸化法により、トラップ膜における開口部側の端部に酸化シリコンからなる保護膜を形成する工程（ｃ）を備えている。内燃方式のパイロジェニック酸化法を用いると、シリコン窒化膜には通常の熱酸化と比べて厚い酸化シリコン膜が形成することが容易になるため、トラップ膜の上に導電体膜から電極を形成する際に、パイロジェニック酸化により形成された保護膜によってトラップ膜の端部が電極と直接に接することがなくなる。従って、イオン注入によりトラップ膜の両端部の上面がダメージを受けて該上面が膜減りを起こしたとしても、トラップ膜の実質的な電荷蓄積層であるシリコン窒化膜と電極とが直接に接することがなくなるので、メモリセルのデータ保持特性の劣化を防止することができる。
【００３０】
第３の半導体装置の製造方法において、工程（ｃ）における保護膜の成長温度は、７００℃以上且つ１２００℃以下であることが好ましい。
【００３１】
第１〜第３の半導体装置の製造方法において、トラップ膜は窒素を含む絶縁膜であることが好ましい。
【００３２】
第１の半導体装置の製造方法において、トラップ膜は酸化シリコン及び窒化シリコンの積層膜であることが好ましい。
【００３３】
また、第１〜第３の半導体装置の製造方法において、トラップ膜は、酸化シリコン、窒化シリコン及び酸化シリコンが順次積層された積層膜であることが好ましい。
【発明の効果】
【００３４】
本発明に係る半導体装置の製造方法によると、電荷を蓄積することにより情報を記憶するトラップ膜の実質的な電荷蓄積層であるシリコン窒化膜と電極とが直接に接することがなくなるため、メモリセルのデータ保持特性が劣化しなくなるので、半導体装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００３５】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３６】
図１（ａ）〜図１（ｈ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００３７】
まず、図１（ａ）に示すように、ｐ型のシリコン（Ｓｉ）からなる半導体基板１１の主面を例えば温度が１０００℃程度の酸化性雰囲気で熱酸化を行なうことにより、半導体基板１１の主面上に膜厚が約５ｎｍの第１のシリコン酸化（ＳｉＯ2 ）膜１２ａを形成する。続いて、例えば堆積温度を７００℃程度とする減圧化学気相堆積（ＬＰ−ＣＶＤ）法により、第１の酸化シリコン膜１２ａの上に、膜厚が約１５ｎｍのシリコン窒化（ＳｉＮ）膜１２ｂを堆積する。さらに、堆積したシリコン窒化膜１２ｂに対して、温度が１０００℃程度の酸化性雰囲気で熱酸化を行なうことにより、シリコン窒化膜１２ｂの上に、膜厚が約１０ｎｍの第２のシリコン酸化膜１２ｃを形成する。これにより、半導体基板１１の主面上には、第１のシリコン酸化膜１２ａ、シリコン窒化膜１２ｂ及び第２のシリコン酸化膜１２ｃからなるＯＮＯ膜（トラップ膜）１２を得る。なお、第１の実施形態においては、上層の第２のシリコン酸化膜１２ｃは必ずしも設ける必要はなく、例えば、膜厚が約５ｎｍのシリコン酸化膜１２ａと、膜厚が約１０ｎｍのシリコン窒化膜１２ｂとからなるＯＮ膜の２層構造としてもよい。また、電荷を蓄積するシリコン窒化膜１２ｂに代えて、酸窒化シリコン（ＳｉＯＮ）又はアルミナ（Ａｌ2Ｏ3）等からなる電荷蓄積膜（絶縁膜）を用いてもよい。
【００３８】
次に、図１（ｂ）に示すように、フォトリソグラフィにより、ＯＮＯ膜１２の上に複数のビットライン形成領域１３ａを決定するレジストパターン１３を形成する。
【００３９】
次に、図１（ｃ）に示すように、形成したレジストパターン１３をマスクとして、フルオロカーボンを主成分とするエッチングガスを用いたドライエッチングを行なって、ＯＮＯ膜１２におけるビットライン形成領域１３ａに含まれる部分を除去することにより、ＯＮＯ膜１２に開口部１２ｄを形成する。但し、ここでは、次のイオン注入工程における半導体基板１１の保護膜として、ＯＮＯ膜１２の第１のシリコン酸化膜１２ａを３ｎｍ程度の厚さで残している。
【００４０】
次に、図１（ｄ）に示すように、レジストパターン１３をマスクとして、例えば注入エネルギーが約５０ｋｅＶ及び注入ドーズ量が約３×１０15ｃｍ-2の注入条件で、ｎ型不純物である砒素（Ａｓ）イオンを半導体基板１１に注入して、該半導体基板１１の上部にビットラインとなる複数のｎ型拡散層１４を形成する。
【００４１】
次に、図１（ｅ）に示すように、酸化性雰囲気でのアッシング及びその後のアンモニア水(ＮＨ4ＯＨ）と過酸化水素水（Ｈ2Ｏ2）との混合溶液を用いた洗浄によりレジストパターン１３を除去する。
【００４２】
次に、図１（ｆ）に示すように、例えば堆積温度を約８００℃とするモノシラン（ＳｉＨ4 ）ガスを用いたＣＶＤ法により、膜厚が約１０ｎｍの酸化シリコンからなる保護酸化膜１５を、半導体基板１１上における各開口部１２ｄを含むＯＮＯ膜１２の全面に堆積する。なお、ＯＮＯ膜１２を第１のシリコン酸化膜１２ａとシリコン窒化膜との２層構造とする場合は、保護酸化膜１５の膜厚を１５ｎｍ程度に設定する。
【００４３】
次に、図１（ｇ）に示すように、半導体基板１１を例えば温度が９００℃程度の酸化性雰囲気で、保護酸化膜１５を介して熱酸化を行なうことにより、保護酸化膜１５の下側で且つ各ｎ型拡散層１４の上部に、該ｎ型拡散層１４が増速酸化してなり、膜厚が例えば５０ｎｍ程度のビットライン酸化膜（酸化絶縁膜）１６をそれぞれ形成する。この増速酸化と同時に、ｎ型拡散層１４に注入されている砒素イオンのドナーとしての活性化が行なわれる。
【００４４】
次に、図１（ｈ）に示すように、例えばＣＶＤ法により、保護酸化膜１５の上に多結晶シリコンからなる導電体膜を堆積し、続いて、図２の平面図に示すように、堆積した導電体膜に対して、フォトリソグラフィ及びドライエッチングによりパターニングを行なって、導電体膜からワードライン（ゲート電極）１７を形成する。
【００４５】
以上説明したように、第１の実施形態によると、ＯＮＯ膜（トラップ膜）１２における各開口部１２ｄ側の端部は、十分な膜厚の保護絶縁膜１５によって覆われるため、該保護絶縁膜１５により、ＯＮＯ膜１２の各開口部１２ｄ側の端部、特にシリコン窒化膜１２ｂの各端部がワードライン１７と直接に接することがなくなるので、半導体装置のデータ保持特性の劣化を防止することができる。
【００４６】
前述したように、図１（ｃ）に示すＯＮＯ膜１２に対するエッチング工程及び図１（ｄ）に示すイオン注入工程において、レジストパターン１３に収縮が発生して、ＯＮＯ膜１２における開口部１２ｄ側の端部に、砒素イオンの注入突き抜けによるダメージが発生する。このＯＮＯ膜１２のダメージを受けた部分は、図１（ｅ）に示すように、レジストパターン１３を除去する際の洗浄工程において、ＯＮＯ膜１２を構成する第２のシリコン酸化膜１２ｃの端部に局所的な膜減りが生じ、その結果、第２のシリコン酸化膜１２ｃの下側のシリコン窒化膜１２ｂが露出する。
【００４７】
しかしながら、第１の実施形態においては、図１（ｆ）の工程により、半導体基板１１上にＯＮＯ膜１２及びその開口部１２ｄを含む全面にわたって酸化シリコンからなる保護絶縁膜１５を堆積する。このため、図３（ａ）の拡大断面図に示すように、保護絶縁膜１５を堆積する際に、ＯＮＯ膜１２におけるシリコン窒化膜１２ｂの露出部分には、第２のシリコン酸化膜１２ｃの膜減りを補うように保護絶縁膜１５が形成されるので、図３（ｂ）に示すように、メモリセルのしきい値電圧の変動が生じなくなる。その結果、半導体装置のデータ保持特性が飛躍的に改善される。その上、ＯＮＯ膜１２の電気的耐圧が向上して、半導体装置の高信頼性を得ることができる。
【００４８】
また、図１（ｇ）に示すように、ｎ型拡散層１４の表面を増速酸化する際に、保護絶縁膜１５に対する再酸化（焼きしめ）が同時に進行するため、ｎ型拡散層１４の表面を増速酸化した後に保護絶縁膜１５を堆積する場合と比べて、該保護絶縁膜１５の膜質が改善する。これにより、ＯＮＯ膜１２の電気的耐圧が向上すると共に、複数の工程を経ることによる保護絶縁膜１５の膜厚のばらつきをも抑制することができる。さらに、増速酸化時の再酸化によって、保護絶縁膜１５中の固定電荷が拡散されるため、メモリセルにおけるしきい値電圧の不良を防止することができる。
【００４９】
また、図１（ｇ）に示すｎ型拡散層１４に対する増速酸化工程において、ＯＮＯ膜１２における開口部１２ｄ側の端部及びｎ型拡散層１４の表面は、保護絶縁膜１５により連続して覆われているため、ＯＮＯ膜１２の第１のシリコン酸化膜１２ａと半導体基板１１の表面との境界部分には酸化剤（酸素）が供給されにくくなること、且つ、ＯＮＯ膜１２が保護絶縁膜１５によって半導体基板１１の表面に物理的に固着される構造となるため、ＯＮＯ膜１２と半導体基板１１と間に生じるバーズビークの生成量を抑えることができる。その結果、互いに隣接するｎ型拡散層１４同士の間隔を小さくすることが可能となるので、半導体装置の微細化が容易になる。
【００５０】
なお、第１の実施形態においては、保護絶縁膜１５をＯＮＯ膜１２上の開口部１２ｄを含む全面に形成したが、ＯＮＯ膜１２における少なくとも開口部１２ｄ側の端部を覆うように形成すればよい。
【００５１】
（第２の実施形態）
以下、発明の第２の実施形態について図面に基づいて説明する。
【００５２】
図４（ａ）〜図４（ｋ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００５３】
まず、図４（ａ）に示すように、ｐ型のシリコンからなる半導体基板１１の主面を例えば温度が１０００℃程度の酸化性雰囲気で熱酸化を行なうことにより、半導体基板１１の主面上に膜厚が約５ｎｍの第１のシリコン酸化膜１２ａを形成する。続いて、例えば堆積温度を７００℃程度とする減圧ＣＶＤ法により、第１のシリコン酸化膜１２ａの上に、膜厚が約２０ｎｍのシリコン窒化（ＳｉＮ）膜１２ｂを堆積する。さらに、堆積したシリコン窒化膜１２ｂに対して、温度が１０００℃程度の酸化性雰囲気で熱酸化を行なうことにより、シリコン窒化膜１２ｂの上に、膜厚が約１５ｎｍの第２のシリコン酸化膜１２ｃを形成する。これにより、半導体基板１１の主面上には、第１のシリコン酸化膜１２ａ、シリコン窒化膜１２ｂ及び第２のシリコン酸化膜１２ｃからなるＯＮＯ膜（トラップ膜）１２を得る。なお、電荷を蓄積するシリコン窒化膜１２ｂに代えて、酸窒化シリコン又はアルミナ等からなる電荷蓄積膜（絶縁膜）を用いてもよい。
【００５４】
次に、図４（ｂ）に示すように、ＯＮＯ膜１２の上に、第２のシリコン酸化膜１２ｃとは組成が異なる犠牲膜を堆積する。ここでは、例えば、温度が約７００℃の減圧ＣＶＤ法により、膜厚が約５０ｎｍの窒化シリコンからなるキャップ膜２１を堆積する。なお、キャップ膜２１の材料には、窒化シリコンの他に、例えば多結晶シリコン又はアモルファスシリコン等を用いることができる。
【００５５】
次に、図４（ｃ）に示すように、フォトリソグラフィにより、ＯＮＯ膜１２の上に複数のビットライン形成領域１３ａを決定するレジストパターン１３を形成する。
【００５６】
次に、図４（ｄ）に示すように、形成したレジストパターン１３をマスクとして、フルオロカーボンを主成分とするエッチングガスを用いたドライエッチングを行なって、キャップ膜２１及びＯＮＯ膜１２におけるビットライン形成領域１３ａに含まれる部分を除去することにより、キャップ膜２１及びＯＮＯ膜１２に開口部１２ｄを形成する。但し、ここでは、次のイオン注入工程における半導体基板１１の保護膜として、ＯＮＯ膜１２の第１のシリコン酸化膜１２ａを３ｎｍ程度の厚さで残している。
【００５７】
次に、図４（ｅ）に示すように、レジストパターン１３をマスクとして、例えば注入エネルギーが約５０ｋｅＶ及び注入ドーズ量が約３×１０15ｃｍ-2の注入条件で、ｎ型不純物である砒素（Ａｓ）イオンを半導体基板１１に注入して、該半導体基板１１の上部にビットラインとなる複数のｎ型拡散層１４を形成する。
【００５８】
次に、図４（ｆ）に示すように、酸化性雰囲気でのアッシング及びその後のアンモニア水と過酸化水素水との混合溶液を用いた洗浄によりレジストパターン１３を除去する。
【００５９】
次に、図４（ｇ）に示すように、例えば堆積温度を約８００℃とするモノシランガスを用いたＣＶＤ法により、膜厚が約５０ｎｍの酸化シリコンからなる保護絶縁膜２２を、半導体基板１１上における各開口部１２ｄを含むキャップ膜２１の全面に堆積する。
【００６０】
次に、図４（ｈ）に示すように、堆積した保護絶縁膜２２に対して、フルオロカーボンを主成分とするエッチングガスを用いた異方性のエッチバックを行なって、キャップ膜２１及びＯＮＯ膜２１における各開口部１２ｄの側面上に、保護絶縁膜２２からなるサイドウォール２２ａを形成する。
【００６１】
次に、図４（ｉ）に示すように、例えば熱燐酸を用いたウェットエッチングにより、窒化シリコンからなるキャップ膜２１を除去する。このとき、ＯＮＯ膜１２の上層を構成する第２のシリコン酸化膜１２ｃは熱燐酸によるエッチレートが窒化シリコンと比べて小さいため、キャップ膜２１のＯＮＯ膜１２及びサイドウォール２２ａに対するエッチング選択性が良好となる。このため、キャップ膜２１をＯＮＯ膜１２及びサイドウォール２２ａに対して選択的に除去することができる。
【００６２】
次に、図４（ｊ）に示すように、半導体基板１１を例えば温度が９００℃程度の酸化性雰囲気で熱酸化を行なうことにより、各ｎ型拡散層１４の上部に、該ｎ型拡散層１４が増速酸化してなり、膜厚が例えば５０ｎｍ程度のビットライン酸化膜（酸化絶縁膜）１６をそれぞれ形成する。この増速酸化と同時に、ｎ型拡散層１４に注入されている砒素イオンのドナーとしての活性化が行なわれる。
【００６３】
次に、図４（ｋ）に示すように、例えばＣＶＤ法により、ＯＮＯ膜１２及びビットライン酸化膜１６の上に多結晶シリコンからなる導電体膜を堆積し、その後、堆積した導電体膜に対して、フォトリソグラフィ及びドライエッチングによりパターニングを行なって、導電体膜からワードライン（ゲート電極）１７を形成する。
【００６４】
ここで、図５にＯＮＯ膜１２の開口部１２ｄ側の一端部を拡大した断面図を示す。
【００６５】
このように、第２の実施形態によると、ＯＮＯ膜（トラップ膜）１２における各開口部１２ｄの側端面は、十分な膜厚の保護絶縁膜からなるサイドウォール２２ａにより覆われるため、該サイドウォール２２ａによってＯＮＯ膜１２の各開口部１２ｄ側の端部、特にシリコン窒化膜１２ｂの端部がワードライン１７と直接に接することがなくなる。その結果、半導体装置のデータ保持特性の劣化を防止することができると共に、ＯＮＯ膜１２の電気的耐圧を向上させることができる。
【００６６】
第２の実施形態においても、図４（ｄ）に示すキャップ膜２１及びＯＮＯ膜１２に対するエッチング工程及び図４（ｅ）に示したイオン注入工程において、レジストパターン１３に収縮が発生する。しかしながら、本実施形態においては、ＯＮＯ膜１２の上に犠牲膜であるキャップ膜２１を形成するため、ＯＮＯ膜１２の開口部１２ｄ側の端部は、砒素イオンの注入突き抜けによるダメージを受けない。従って、図４（ｆ）に示すレジストパターン１３を除去する際の洗浄工程、図４（ｉ）に示すキャップ膜２１の除去工程及び図４（ｊ）に示す増速酸化前の薬液洗浄工程においても、ＯＮＯ膜１２にはイオン注入によるダメージが発生していないため、ＯＮＯ膜１２の開口部１２ｄ側の端部が局所的に膜減りすることがない。
【００６７】
また、図４（ｊ）に示すｎ型拡散層１４に対する増速酸化工程において、ＯＮＯ膜１２における開口部１２ｄ側の端面は、保護絶縁膜からなるサイドウォール２２ａにより覆われているため、ＯＮＯ膜１２の第１のシリコン酸化膜１２ａと半導体基板１１の表面との境界部分には酸化剤（酸素）が供給されにくくなるため、ＯＮＯ膜１２と半導体基板１１と間に生じるバーズビークの生成量を抑えることができる。その結果、互いに隣接するｎ型拡散層１４同士の間隔を小さくすることが可能となるので、半導体装置の微細化が容易になる。
【００６８】
なお、第２の実施形態においては、ＯＮＯ膜１２の開口部１２ｄ側の端面にのみ局所的に保護絶縁膜２２からなるサイドウォール２２ａを形成するため、メモリセルのしきい値電圧の制御が容易である。
【００６９】
（第３の実施形態）
以下、発明の第３の実施形態について図面に基づいて説明する。
【００７０】
図６（ａ）〜図６（ｈ）は本発明の第３の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００７１】
まず、図６（ａ）に示すように、ｐ型のシリコンからなる半導体基板１１の主面を例えば温度が１０００℃程度の酸化性雰囲気で熱酸化を行なうことにより、半導体基板１１の主面上に膜厚が約５ｎｍの第１のシリコン酸化膜１２ａを形成する。続いて、例えば堆積温度を７００℃程度とする減圧ＣＶＤ法により、第１のシリコン酸化膜１２ａの上に、膜厚が約２０ｎｍのシリコン窒化（ＳｉＮ）膜１２ｂを堆積する。さらに、堆積したシリコン窒化膜１２ｂに対して、温度が１０００℃程度の酸化性雰囲気で熱酸化を行なうことにより、シリコン窒化膜１２ｂの上に、膜厚が約１３ｎｍの第２のシリコン酸化膜１２ｃを形成する。これにより、半導体基板１１の主面上には、第１のシリコン酸化膜１２ａ、シリコン窒化膜１２ｂ及び第２のシリコン酸化膜１２ｃからなるＯＮＯ膜（トラップ膜）１２を得る。なお、第３の実施形態においては、第２のシリコン酸化膜１２ｃは必ずしも設ける必要はなく、例えば、膜厚が約５ｎｍのシリコン酸化膜１２ａと、膜厚が約２０ｎｍのシリコン窒化膜１２ｂとからなるＯＮ膜の２層構造としてもよい。また、電荷を蓄積するシリコン窒化膜１２ｂに代えて、酸窒化シリコン又はアルミナ等からなる電荷蓄積膜（絶縁膜）を用いてもよい。
【００７２】
次に、図６（ｂ）に示すように、フォトリソグラフィにより、ＯＮＯ膜１２の上に複数のビットライン形成領域１３ａを決定するレジストパターン１３を形成する。
【００７３】
次に、図６（ｃ）に示すように、形成したレジストパターン１３をマスクとして、フルオロカーボンを主成分とするエッチングガスを用いたドライエッチングを行なって、ＯＮＯ膜１２におけるビットライン形成領域１３ａに含まれる部分を除去することにより、ＯＮＯ膜１２に開口部１２ｄを形成する。但し、ここでは、次のイオン注入工程における半導体基板１１の保護膜として、ＯＮＯ膜１２の第１のシリコン酸化膜１２ａを３ｎｍ程度の厚さで残している。
【００７４】
次に、図６（ｄ）に示すように、レジストパターン１３をマスクとして、例えば注入エネルギーが約５０ｋｅＶ及び注入ドーズ量が約３×１０15ｃｍ-2の注入条件で、ｎ型不純物である砒素（Ａｓ）イオンを半導体基板１１に注入して、該半導体基板１１の上部にビットラインとなる複数のｎ型拡散層１４を形成する。
【００７５】
次に、図６（ｅ）に示すように、酸化性雰囲気でのアッシング及びその後のアンモニア水と過酸化水素水との混合溶液を用いた洗浄によりレジストパターン１３を除去する。
【００７６】
次に、図６（ｆ）に示すように、例えば、水素（Ｈ2 ）と酸素（Ｏ2 ）とを温度が約１０５０℃のチャンバ内に導入し、該チャンバ内で導入された水素と酸素とから水蒸気を生成する、いわゆる内燃方式のパイロジェニック酸化法により、ＯＮＯ膜１２の開口部１２ｄ側の端面上に、膜厚が約１０ｎｍの酸化シリコンからなる保護絶縁膜３１を形成する。この内燃方式のパイロジェニック酸化法により、窒化シリコンの窒素原子が酸素原子と置換されるため、シリコン酸化膜よりもシリコン窒化膜の露出部分に酸化シリコンが形成される。従って、ここでは、ＯＮＯ膜１２におけるシリコン窒化膜１２ｂの露出部分に、ＯＮＯ膜１２の膜減り部分を補うようにシリコン酸化膜が形成される。なお、パイロジェニック酸化時の加熱温度は７００℃以上且つ１２００℃以下が好ましい。
【００７７】
次に、図６（ｇ）に示すように、半導体基板１１を例えば温度が９００℃程度の酸化性雰囲気で熱酸化を行なうことにより、各ｎ型拡散層１４の上部に、該ｎ型拡散層１４が増速酸化してなり、膜厚が例えば５０ｎｍ程度のビットライン酸化膜（酸化絶縁膜）１６をそれぞれ形成する。この増速酸化と同時に、ｎ型拡散層１４に注入されている砒素イオンのドナーとしての活性化が行なわれる。なお、図６（ｆ）に示すパイロジェニック酸化工程と、図６（ｇ）に示す増速酸化工程との順序は問われない。
【００７８】
次に、図６（ｈ）に示すように、例えばＣＶＤ法により、ＯＮＯ膜１２及びビットライン酸化膜１６の上に多結晶シリコンからなる導電体膜を堆積し、その後、堆積した導電体膜に対して、フォトリソグラフィ及びドライエッチングによりパターニングを行なって、導電体膜からワードライン（ゲート電極）１７を形成する。
【００７９】
ここで、図７にＯＮＯ膜１２の開口部１２ｄ側の一端部を拡大した断面図を示す。図７に示すように、ＯＮＯ膜１２における第１のシリコン酸化膜１２ａ及び第２のシリコン酸化膜１２ｃ、保護絶縁膜３１並びにビットライン酸化膜１６は、いずれも酸化シリコンからなるため、一体化されて形成される。
【００８０】
このように、第３の実施形態によると、ＯＮＯ膜（トラップ膜）１２における各開口部１２ｄの側端面は、十分な膜厚の保護絶縁膜３１により覆われるため、該保護絶縁膜によってＯＮＯ膜１２の各開口部１２ｄの端部、特にシリコン窒化膜１２ｂの端部がワードライン１７と直接に接することがなくなる。その結果、半導体装置のデータ保持特性の劣化を防止することができると共に、ＯＮＯ膜１２の電気的耐圧を向上させることができる。
【００８１】
第３の実施形態においても、図６（ｃ）に示すＯＮＯ膜１２に対するエッチング工程及び図６（ｄ）に示すイオン注入工程において、レジストパターン１３に収縮が発生して、ＯＮＯ膜１２における開口部１２ｄの端面に、砒素イオンの注入突き抜けによるダメージが発生する。このＯＮＯ膜１２のダメージを受けた部分は、図６（ｅ）に示すように、レジストパターン１３を除去する際の洗浄工程において、ＯＮＯ膜１２を構成する第２のシリコン酸化膜１２ｃの端部に局所的な膜減りが生じ、その結果、第２のシリコン酸化膜１２ｃの下側のシリコン窒化膜１２ｂが露出する。
【００８２】
しかしながら、第３の実施形態においては、次の図６（ｆ）の工程により、内燃方式のパイロジェニック酸化法により、ＯＮＯ膜１２の開口部１２ｄ側の端部に酸化シリコンからなる保護絶縁膜３１を形成する。このため、図７の拡大断面図に示すように、ＯＮＯ膜１２におけるシリコン窒化膜１２ｂの露出部分には、第２のシリコン酸化膜１２ｃの膜減りを補うように保護絶縁膜３１が形成されるので、半導体装置のデータ保持特性が飛躍的に改善される。その上、ＯＮＯ膜１２の電気的耐圧が向上して、半導体装置の高信頼性を得ることができる。
【００８３】
なお、第３の実施形態においては、ＯＮＯ膜１２の開口部１２ｄ側の端部のみを選択的に酸化して膜厚を増大させるため、メモリセルのしきい値電圧には従来技術と同程度の値を得ることができる。
【産業上の利用可能性】
【００８４】
本発明に係る半導体装置の製造方法は、メモリセルのデータ保持特性の劣化を防止して半導体装置の高信頼性を得ることができるという効果を有し、特にＭＯＮＯＳ型不揮発性半導体記憶装置に設けられるトラップ膜及びビットラインを含む半導体装置等に有用である。
【図面の簡単な説明】
【００８５】
【図１】（ａ）〜（ｈ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面構成を示している。また、（ｈ）は図２のＩｈ−Ｉｈ線における断面図である。
【図２】本発明の第１の実施形態に係る半導体装置を示す部分的な平面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は拡大した部分断面図であり、（ｂ）はしきい値電圧の時間依存性を示すグラフである。
【図４】（ａ）〜（ｋ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面構成を示している。
【図５】本発明の第２の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図６】（ａ）〜（ｈ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面構成を示している。
【図７】本発明の第３の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図８】（ａ）〜（ｇ）は従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程順の断面構成を示している。
【図９】（ａ）及び（ｂ）は従来のＭＯＮＯＳ型不揮発性半導体記憶装装置を示し、（ａ）は拡大した部分断面図であり、（ｂ）はしきい値電圧の時間依存性を示すグラフである。
【図１０】（ａ）〜（ｃ）は従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法における課題を示すための工程順の断面構成を示している。
【符号の説明】
【００８６】
１１    半導体基板（半導体領域）
１２    ＯＮＯ膜（トラップ膜）
１２ａ  第１のシリコン酸化膜
１２ｂ  シリコン窒化膜
１２ｃ  第２のシリコン酸化膜
１２ｄ  開口部
１３    レジストパターン
１３ａ  ビットライン形成領域
１４    ｎ型拡散層
１５    保護絶縁膜（絶縁膜）
１６    酸化絶縁膜（ビットライン酸化膜）
１７    ワードライン（ゲート電極）
２１    キャップ膜
２２    保護絶縁膜（絶縁膜）
２２ａ  サイドウォール
３１    保護絶縁膜（保護膜）
【図１】
2006054399.tif 000003
【図２】
2006054399.tif 000004
【図３】
2006054399.tif 000005
【図４】
2006054399.tif 000006
【図５】
2006054399.tif 000007
【図６】
2006054399.tif 000008
【図７】
2006054399.tif 000009
【図８】
2006054399.tif 000010
【図９】
2006054399.tif 000011
【図１０】
2006054399.tif 000012