(57)【要約】【課題】高速のターンオン時間を供給する電流ミラー回路を提供すること。【解決手段】電流ミラーがオフであるときに回路の中のノードが第１の電圧に保たれ、それにより、電流ミラー回路がオンに切り換えられるとノード電圧が迅速に必要な電圧に到達することを可能にする。【選択図】図５
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【特許請求の範囲】
【請求項１】
電流ミラーを制御するための電流ミラー制御器であって、
中を通る基準電流を有する制御ノードと、
前記制御ノードに接続されて前記基準電流を受け取る電流ミラー・マスタであって、前記電流ミラーへと接続された電流ミラー・マスタと、
電源に接続され、前記電流ミラー・マスタの状態を制御する第１のスイッチング・デバイスと、
第１の動作モードの間では前記制御ノードの電圧を第１の電圧に制御するように構成され、
第２の動作モードの間では前記制御ノードの電圧を第２の電圧に制御するように構成された回路モジュールとを有し、前記第２の動作モードの間では前記第１のスイッチング・デバイスが前記電流ミラー・マスタをオン状態に制御し、その間では前記電流ミラーが前記基準電流を映し出す電流ミラー制御器。
【請求項２】
前記第１の動作モードが前記電流ミラーに関してオフの状態を含み、前記第２の動作モードが前記電流ミラーに関して電流供給の状態を含む、請求項１に記載の電流ミラー制御器。
【請求項３】
前記制御ノードへと接続されたキャパシタをさらに有し、前記回路モジュールがキャパシタの電荷を、前記第１の動作モードの間では前記第１の電圧に、前記第２の動作モードの間では前記第２の電圧に制御する、請求項１に記載の電流ミラー制御器。
【請求項４】
前記電流ミラー・マスタが、抵抗器を介してグラウンドへと接続されたエミッタ端子、前記制御ノードへと接続されたコレクタ端子、および前記第１のスイッチング・デバイスからドライブ電流を受け取るベース端子を有するＢＪＴを含む、請求項１に記載の電流ミラー制御器。
【請求項５】
前記第１の電圧が前記第２の電圧よりも小さい、請求項１に記載の電流ミラー制御器。
【請求項６】
前記第１のスイッチング・デバイスが、前記第２の動作モードで前記電流ミラー・マスタおよび前記電流ミラーにドライブ電流を供給するＭＯＳＦＥＴを有し、前記ドライブ電流に応答して前記電流ミラーが前記基準電流を映し出す、請求項１に記載の電流ミラー制御器。
【請求項７】
前記回路モジュールが、前記第１のスイッチング・デバイスと直列の関係にある第２のスイッチング・デバイスであって、前記第２のスイッチング・デバイスの制御端子に供給される制御信号に応答して前記第１のスイッチング・デバイスを制御する前記第２のスイッチング・デバイスを有し、前記第１の動作モードでは前記第１のスイッチング・デバイスによって供給されるドライブ電流を遮るように前記制御信号が前記第２のスイッチング・デバイスを制御し、前記第２の動作モードでは前記第１のスイッチング・デバイスが前記ドライブ電流を前記電流ミラー・マスタへと供給することを可能にするように前記制御信号が前記第２のスイッチング・デバイスを制御し、これに応答して前記電流ミラーが前記基準電流を映し出す、請求項６に記載の電流ミラー制御器。
【請求項８】
前記回路モジュールが、
前記制御ノードからグラウンドへの制御可能な電流経路を含み、前記第１の動作モードでは制御可能な電流経路が第１の抵抗器を含み、前記第１の電圧が前記第１の抵抗器に応答し、
前記第２の動作モードでは前記制御可能な電流経路が第２の抵抗器を含み、前記第２の電圧が前記第２の抵抗器に応答する、請求項１に記載の電流ミラー制御器。
【請求項９】
前記制御ノードへと接続され、前記基準電流を前記制御ノードへと供給するスイッチング・デバイスをさらに有し、前記スイッチング・デバイスが制御信号に応答して前記基準電流を制御する、請求項１に記載の電流ミラー制御器。
【請求項１０】
前記電流ミラーがディスク・ドライブ・データ保存システムのデータ読み取りモードの間では増幅器に電流を供給するように動作する、請求項１に記載の電流ミラー制御器。
【請求項１１】
前記第１の動作モードが前記ディスク・ドライブ・データ保存システムの非読み取り時間間隔を含み、前記第２の動作モードが前記ディスク・ドライブ・データ保存システムのデータ読み取り時間間隔を含む、請求項１０に記載の電流ミラー制御器。
【請求項１２】
前記回路モジュールがさらに、
前記第１のスイッチング・デバイスと直列の関係にある第２のスイッチング・デバイスであって、前記第２のスイッチング・デバイスの制御端子に供給される制御信号に応答して前記第２のスイッチング・デバイスが前記第１のスイッチング・デバイスを制御し、前記第１の動作モードでは前記第１のスイッチング・デバイスによって前記電流ミラー・マスタへと供給されるドライブ電流を遮り、これに応答して前記電流ミラー・マスタと前記電流ミラーがオフ状態となるように前記制御信号が前記第２のスイッチング・デバイスを制御し、
前記第２の動作モードでは前記第１のスイッチング・デバイスがドライブ電流を前記電流ミラー・マスタへと供給することを可能にするように前記制御信号が前記第２のスイッチング・デバイスを制御し、これに応答して前記電流ミラー・マスタと前記電流ミラーがオン状態になり、その間では前記電流ミラーが前記基準電流に関連する電流を供給するような第２のスイッチング・デバイスと、
前記制御ノードへと接続された制御端子およびそれを通る電流経路を有し、前記制御端子に供給される信号に応答して動作する制御デバイスであって、これに応答して前記第１の動作モードの間では閉じた電流経路を与える制御デバイスと、
制御端子およびそれを通る電流経路を有し、前記制御端子に供給される信号に応答して動作する第３のスイッチング・デバイスであって、前記第１の動作モードの間では前記制御端子に供給される制御信号に応答して閉じた電流経路を与え、
前記制御デバイスの前記電流経路が前記第３のスイッチング・デバイスの前記電流経路と直列関係になるような第３のスイッチング・デバイスと、
前記制御ノードからグラウンドへのコレクタ−エミッタ間経路を有し、かつベース端子を有する制御トランジスタであって、前記第１の動作モードの間では前記第３のスイッチング・デバイスと前記制御デバイスが協同して前記制御トランジスタを前記制御モードで前記第１の電圧を作り出すようなオン状態に制御するような制御トランジスタと、
制御端子およびそれを通る電流経路を有し、前記制御端子に供給される信号に応答して動作する第４のスイッチング・デバイスであって、前記第２の動作モードの間では前記制御トランジスタのベース端子をグラウンドへと短絡させて前記制御トランジスタをオフに切り換えることで前記制御ノードの電圧を前記第２の電圧へと到達させる第４のスイッチング・デバイスとを有する、請求項１に記載の電流ミラー制御器。
【請求項１３】
前記制御ノードとグラウンドとの間に接続されたキャパシタをさらに有し、前記制御トランジスタがオフ状態にあるときに前記キャパシタが前記第２の電圧へと充電される、請求項１２に記載の電流ミラー制御器。
【請求項１４】
前記電流ミラーのうちの１つによって作り出される電流が前記電流ミラー・マスタの面積特徴に相対した前記電流ミラーのうちの１つの面積特徴に応答する、請求項１に記載の電流ミラー制御器。
【請求項１５】
前記回路モジュールがさらに、
前記第１のスイッチング・デバイスと直列の関係にある第２のスイッチング・デバイスであって、前記第２のスイッチング・デバイスの制御端子に供給される制御信号に応答して前記第２のスイッチング・デバイスが前記第１のスイッチング・デバイスを制御し、前記第１の動作モードでは前記第１のスイッチング・デバイスによって前記電流ミラー・マスタへと供給されるドライブ電流を遮り、これに応答して前記電流ミラー・マスタと前記電流ミラーがオフ状態となるように前記制御信号が前記第２のスイッチング・デバイスを制御し、
前記第２の動作モードでは前記第１のスイッチング・デバイスがドライブ電流を前記電流ミラー・マスタへと供給することを可能にするように前記制御信号が前記第２のスイッチング・デバイスを制御し、これに応答して前記電流ミラー・マスタと前記電流ミラーがオン状態になり、その間では前記電流ミラーが前記基準電流に関連する電流を供給するような第２のスイッチング・デバイスと、
中を通る制御可能な電流経路を有し、前記第１の動作モードの間では閉じた電流経路を与える制御デバイスと、
中を通る制御可能な電流経路を有し、前記第１の動作モードの間では閉じた電流経路を与える第３のスイッチング・デバイスであって、
前記制御デバイスの前記電流経路が前記第３のスイッチング・デバイスの前記電流経路と直列関係になるような第３のスイッチング・デバイスと、
グラウンドと前記制御ノードとの間に制御可能な電流経路を有する制御トランジスタであって、前記第１の動作モードの間では前記第３のスイッチング・デバイスおよび前記制御デバイスの前記電流経路が前記制御トランジスタを前記制御ノードで前記第１の電圧を作り出すようにオン状態に制御するように構成される制御トランジスタと、
中を通る制御可能な電流経路を有し、前記第２の動作モードの間では閉じた電流経路を与えることで前記制御トランジスタをオフ状態に制御し、これに応答して前記制御ノードの電圧が前記第２の電圧を有する第４のスイッチング・デバイスとを有する、請求項１に記載の電流ミラー制御器。
【請求項１６】
ディスク・ドライブ・データ保存システム用のプリアンプであって、
中を通る基準電流を有する制御ノードと、
前記制御ノードに接続されて前記基準電流を受け取る電流ミラー・マスタと、
電源に接続され、前記電流ミラー・マスタと電流ミラーの状態を制御する第１のスイッチング・デバイスと、
第１の動作モードの間では前記制御ノードの電圧を第１の電圧に制御するように構成され、
第２の動作モードの間では前記制御ノードの電圧を第２の電圧に制御するように構成された回路モジュールとを有し、前記第２の動作モードの間では前記第１のスイッチング・デバイスが前記電流ミラー・マスタをオン状態に制御し、その間では前記電流ミラーが前記基準電流を映し出し、
前記電流ミラーによって作り出される電流に応答し、さらに前記ディスク・ドライブから読み取られたデータ・ビットを表わす電圧に応答し、前記データ・ビットを表す前記電圧を増幅する増幅器を有するプリアンプ。
【請求項１７】
前記回路モジュールが、
前記制御ノードからグラウンドへの制御可能な電流経路を含み、前記第１の動作モードでは制御可能な電流経路が第１の抵抗器を含み、前記第１の電圧が前記第１の抵抗器に応答し、
前記第２の動作モードでは前記制御可能な電流経路が第２の抵抗器を含み、前記第２の電圧が前記第２の抵抗器に応答する、請求項１６に記載のプリアンプ。
【請求項１８】
前記第１の動作モードが前記電流ミラーに関してオフ状態を含み、前記第２の動作モードが前記電流ミラーに関して電流供給状態を含む、請求項１６に記載のプリアンプ。
【請求項１９】
前記第１の電圧が前記第２の電圧よりも小さい、請求項１６に記載のプリアンプ。
【請求項２０】
増幅器／バッファであって、
差動増幅器と、
前記差動増幅器に応答するバッファと、
前記差動増幅器および前記バッファに電流を供給する複数の電流源と、
電流源マスタと、
ノードであって、前記複数の電流源が前記ノードの電圧に応答するノードと、
基準電流であって、前記複数の電流源の各々１つによって作り出される電流が前記基準電流に応答する基準電流と、
前記複数の電流源の前記ターンオン時間に影響を与えるように前記ノードの電圧を制御するモジュールとを有する増幅器／バッファ。
【請求項２１】
前記制御ノードへと接続されたキャパシタをさらに有し、前記モジュールが、前記増幅器／バッファがアイドル状態にあるときにキャパシタ電圧が第１の電圧を有するように前記キャパシタを充電することによって前記ノードの前記電圧を制御し、前記増幅器／バッファがオン状態にあるときに前記キャパシタ電圧を第２の電圧へと制御する、請求項２０に記載の増幅器／バッファ。
【請求項２２】
読み取り時間間隔中では信号を受け取るように動作し、前記信号が磁性材料に保存されたデータ・ビットを表わし、前記モジュールが非読み取り時間間隔中の前記電圧を第１の電圧に制御し、読み取り時間間隔中の前記電圧を第２の電圧に制御する、請求項２０に記載の増幅器／バッファ。
【請求項２３】
前記第１の電圧が前記第２の電圧よりも小さい、請求項２０に記載の増幅器／バッファ。
【請求項２４】
差動増幅器であって、
各々が差動入力信号に応答する一対の差動接続されたトランジスタと、
各々が前記トランジスタのうちの一方に電流を供給する第１および第２の電流源と、
電流源マスタと、
ノードであって、前記第１および前記第２の電流源が前記ノードの電圧に応答するノードと、
基準電流であって、前記第１および前記第２の電流源によって作り出される電流が前記基準電流に応答する基準電流と、
前記第１および前記第２の電流源の前記ターンオン時間に影響を与えるように前記ノードの電圧を制御するモジュールとを有する差動増幅器。
【請求項２５】
前記第１の電圧が前記第２の電圧よりも小さい、請求項２４に記載の増幅器。
【請求項２６】
電流ミラーであって、
電流ミラー・マスタと、
前記電流ミラー・マスタに応答する複数の電流ミラーと、
前記電流ミラー・マスタに接続されたノードであって、前記複数の電流ミラーのターンオン時間が前記ノードの電圧に応答するノードと、
前記ノードおよび前記電流ミラー・マスタを通る基準電流であって、前記複数の電流ミラーの各々１つによって作り出される電流が前記基準電流に応答する基準電流と、
前記複数の電流ミラーの前記ターンオン時間に影響を与えるように前記ノードの電圧を制御するように構成されたモジュールとを有する電流ミラー。
【請求項２７】
電流ミラーを制御するための方法であって、
制御ノードの電圧を第１の動作モードの間では第１の電圧に、第２の動作モードの間では第２の電圧に制御するステップであって、そこではキャパシタが前記制御ノードに接続されるステップと、
前記制御ノードを通して電流ミラー・マスタへと基準電流を供給するステップであって、そこでは前記第２の動作モードの間では前記基準電流が前記電流ミラーによって映し出されて規模を設定されるステップと、
前記キャパシタが前記第２の電圧に充電されるとその後に前記基準電流を映し出すために前記電流ミラーがオンに切り換えられるように前記第２の動作モードの開始時に前記キャパシタを前記第１の電圧から前記第２の電圧へと充電するステップとを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は２００４年１０月６日に提出された米国係属特許出願番号６０／６１６，７１８号の恩典を権利主張するものである。
本発明は、概してハードディスク・ドライブのデータ保存システムに関し、さらに特定するとハードディスク・ドライブのデータ保存システムの中の電流ミラーをターンオンさせる方法およびハードディスク・ドライブの保存システム用の電流ミラーを有する装置に関する。
【背景技術】
【０００２】
ディスク・ドライブはコンピュータまたは他のデータ処理装置で使用するための費用効果のあるデータ保存システムである。図１に示されるように、ディスク・ドライブ１０は中央部１３を有するディスクもしくは円盤の形の磁気記録媒体１２、および通常ではリードライト・ヘッドと称されるリードライト・トランスデューサ１４を有する。リードライト・ヘッド１４はディスク１２の上に懸架され、かつ回転型アクチュエータ・アーム１６に固定された懸架アーム１５に取り付けられるか、あるいは一体型に形成される。ディスク・ドライブ１０のプラットホーム２０に固定された構造体アーム１８はピボット継手２２でアクチュエータ・アーム１６に枢動式に接続される。ヘッド１４をディスク１２上の選択された位置の上に位置決めするようにボイス・コイル・モータ２４がアクチュエータ・アーム１６を駆動する。
【０００３】
ディスク１２がスピンドル・モータ（図示せず）によって或る動作速度で回転させられると、回転するディスクによって作り出される移動空気が懸架アーム１５の物理的特徴と結び付いてリードライト・ヘッド１４を円盤１２から離して持ち上げ、ヘッドがディスク１２の表面のわずかに上で空気のクッションの上を滑るか、または飛行することを可能にする。ディスク表面の上のリードライト・ヘッドの飛行高さは通常では１ミクロン未満である。
【０００４】
アームの電子モジュール３０は読み取り動作と書き込み動作の間でヘッドの機能を切り換える回路、および書き込み動作時にヘッド１４に書き込み電流を供給するための書き込みドライバを有することが可能である。書き込み電流がディスク１２の中の磁区を変えることでデータをそこに保存する。アームの電子モジュール３０は可撓性の導電性リード線３２によってヘッド１４に電気的に接続されたプリアンプもやはり含むことが可能である。読み取り動作中に、プリアンプがヘッド１４によって作り出された読み取り信号を増幅することで読み取り信号の信号対ノイズ比を上げる。書き込みモードでは、プリアンプはディスクに書かれるデータ・ビットを代表する比較的低い電圧レベルを約＋／−６から＋／−１０Ｖへと規模拡大させる。プリアンプはまた、データ書き込み処理を最適化するために書き込み信号を整形する。
【０００５】
電子モジュール３０の構成および部品は当該技術に精通した者によって理解されるであろうが、ディスク・ドライブの設計に従って変わり得る。モジュール３０はディスク・ドライブ１０のどの場所に装着されることも可能であるが、ヘッド１４に近い場所が読み取り動作時の信号の損失およびヘッドの信号に誘導されるノイズを最小限にする。モジュール３０にとって好ましい装着場所は図１に示されるように構造体アーム１８の側面を含む。
【０００６】
図２に示されるように、ディスク１２は基板５０およびその上に配置される薄膜５２を有する。書き込み動作時に書き込みヘッド１４Ａを流れる電流はデータ・ビットを磁気転移として記憶するために薄膜５２内の強磁性材料の磁区を変化させる。読み取り動作時では、読み取りヘッド１４Ｂが磁気転移を感知してディスク１２に保存されたデータ・ビットを判定する。
【０００７】
他のデータ保存システムでは、ヘッド１４は例えば硬質の磁気ディスク、可撓性の磁気ディスク、磁気テープ、および光磁気ディスクを含めた多様なタイプの記憶媒体（図示せず）と共に動作する。
【０００８】
ディスク・ドライブの読み取りヘッド１４Ｂは磁気抵抗（ＭＲ）センサまたは誘導センサのどちらかを有する。前者は磁気転移に応答して高い規模の出力信号を作り出し、したがってその出力信号は誘導センサによって作り出される出力信号よりも大きな信号対ノイズ比を示す。したがって、特にディスク・ドライブ１０内で大きな区域内データ保存密度が望まれるとき、ＭＲセンサが好ましい。
【０００９】
約０．０４Ｖから０．２ＶのＤＣ（直流）電圧がプリアンプによって、読み取りヘッド１４Ｂにバイアスをかけるために導電性リード線３２を介して読み取りヘッドの端子５４Ａと５４Ｂに供給される。読み取りヘッド１４Ｂの下を通過する薄膜５２内の磁区が磁気抵抗材料の抵抗を変化させ、ＤＣバイアス電圧にＡＣ（交流）成分を与え、ここでこのＡＣ成分が読み取りデータ・ビットを表わす。このＡＣ成分はプリアンプの中で検出されるが、ＤＣバイアス電圧に対して相対的に小さい規模（例えば数ミリボルト）を有する。
【００１０】
データがディスク１２から読み取られていない時間中ではプリアンプ読み取り回路の動作は必要とされない。デスクトップ・コンピュータに関すると、電力消費は通常では動作の制限条件ではないので、データがディスク１２から読み取られていないときにデスクトップ・コンピュータのディスク・ドライブ・システム内の読み取り回路はオン状態に維持される。この特徴は読み取り回路に関してターンオン時間（特にデータを読み取っているときに動作するプリアンプの電流ミラーに関するターンオン時間）を最小限にし、データ読み取り期間の開始時からプリアンプが磁気転移を処理することを確実化する。
【００１１】
デスクトップのプリアンプは、コンピュータが或る延長時間についてディスク・ドライブ１０にアクセスしなければ半稼動状態（アイドル・モード）へと切り換えられることが可能であり、コンピュータがスリープ状態に切り換わると極めて低い電力レベル（スリープ・モード）へと中断されることが可能である。ディスク・ドライブ・システム１０はプリアンプをスリープもしくはアイドル・モードから完全な稼動モード（例えば読み取りまたは書き込みモード）のうちの１つへと移行させるために比較的長い（すなわち数マイクロ秒から数ミリ秒）電源投入時間を許容する。
【００１２】
デスクトップ・コンピュータ・システムとは対照的に、移動および携帯用演算装置およびデータ処理システム、記録音楽のプレーヤ、およびプリアンプで動作する大量データ保存システムを有するその他の電池動作型装置については、バッテリ電力の消費は決定的な設計目的である。プリアンプの電力消費を最小限にし、それによってバッテリ電力を節約するために、データがハードディスク・ドライブから読み取られていないときにプリアンプ読み取り回路はオフに切り換えられる。例えば、データが書き込まれている間では読み取り回路はオフに切り換えられる。しかし読み取り動作中のデータの喪失を回避し、かつ高速のデータ・アクセスを提供するために、プリアンプ読み取り回路は約１００ｎｓ以内にオンに切り換わって所望の安定状態の状況に達することが望まれる。
【００１３】
図２に戻ると、読み取りヘッド１４Ｂから出る出力信号であってディスク・ドライブ１０から読み取られるデータ・ビットを表わし、かつ数ミリボルトの範囲の振幅を有する信号は信号処理段１０２へと入力され、その後段に出力段またはバッファ段が続く。通常では、信号処理段１０２と出力段１０４の両方がプリアンプの中に含まれる。出力段１０４はヘッド信号の電圧を数百ミリボルトの範囲のピーク電圧値へと規模拡大させ、規模拡大した信号をチャネル・チップ１０６のチャネル回路へと供給する。チャネル・チップ１０６は電圧パルスから読み取りデータ・ビットを検出しながら、その一方で電圧パルスに誤り検出および補正処理を適用する。
【００１４】
図３は従来式の先行技術による図２の出力段１０４を例示している。ＰＭＯＳＦＥＴ  Ｍ２がオンにゲート制御されて基準電流Ｉｒｅｆ０（一実施形態では２５マイクロアンペア）を供給し、それが（電流ミラー・マスタとして動作する）バイポーラ接合トランジスタ（ＢＪＴ）Ｑ１のコレクタＣおよびｎチャネルの金属酸化物半導体の電解効果型トランジスタ（ＮＭＯＳＦＥＴ）Ｍ０のゲートＧへと向けられてＮＭＯＳＦＥＴ  Ｍ０をオンに切り換える。ＰＭＯＳＦＥＴ  Ｍ２のソースＳおよびＮＭＯＳＦＥＴ  Ｍ０のドレインＤは正の電源電圧ＶＰ（一実施形態では約３．３Ｖ）へと接続され、Ｍ０のソースＳはトランジスタＱ１のベースＢへと接続される。ＮＭＯＳＦＥＴ  Ｍ０がオンであるとき、ＢＪＴ  Ｑ１がオンにゲート制御され、電流Ｉｒｅｆ０がＢＪＴ  Ｑ１および抵抗器Ｒ１１を通ってグラウンドへと流れる。知られているように、ＢＪＴ製造ステップのばらつき、および動作時の温度ばらつきに起因してＢＪＴのベース電流は５から１の範囲にわたって変わる可能性が高い。抵抗器Ｒ７はＭ０がすべての予期されるステップ、温度、および動作の条件全体にわたって電流ミラー・トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、およびＱ５の適切な動作にとって充分なバイアス電流を供給することを確実化するためのＮＭＯＳＦＥＴ  Ｍ０のプルダウン抵抗器として動作する。バッテリ電力の節約が望ましい用途では、データがディスク１２から読み取られていないとき、すなわちデータがディスク１２に書き込まれているとき、およびデータが書き込みと読み取りのどちらもされていないアイドル期間中では電流Ｉｒｅｆ０は打ち切られる。
【００１５】
ＢＪＴ  Ｑ２、Ｑ３、Ｑ４、およびＱ５もやはりＮＭＯＳＦＥＴ  Ｍ０によってオンにゲート制御される。整合をとられるＢＪＴ  Ｑ１、Ｑ２、Ｑ３、Ｑ４、およびＱ５が実質的に同じベース−エミッタ間電圧を有し、適切に見積もられたエミッタ抵抗器Ｒ１１、Ｒ１０、Ｒ１３、Ｒ１４、およびＲ１５を伴なって動作すると想定すると、ＢＪＴ  Ｑ１、Ｑ２、Ｑ３、Ｑ４、およびＱ５は規模設定された電流ミラーとして動作する。適切に見積もられたエミッタ抵抗器は、各々の抵抗器Ｒ１１、Ｒ１０、Ｒ１３、Ｒ１４、およびＲ１５が抵抗器に関連するＢＪＴに基づいて規模設定されることを意味し、すなわちＲ１０＝Ｒ１１／ｋ１、Ｒ１３＝Ｒ１１／ｋ２、Ｒ１４＝Ｒ１１／ｋ３、およびＲ１５＝Ｒ１１／ｋ４であり、ここでｋ１〜ｋ４はＱ１のエミッタ面積に相対したＢＪＴ  Ｑ２〜Ｑ５の各々に関するエミッタ面積比を表わし、すなわちＱ２＝Ｑ１×ｋ１、Ｑ３＝Ｑ１×ｋ２、Ｑ４＝Ｑ１×ｋ３、およびＱ５＝Ｑ１×ｋ４である。ＢＪＴ  Ｑ２、Ｑ３、Ｑ４、およびＱ５はそれらに関連するＢＪＴ  Ｑ７、Ｑ６、Ｑ１２、およびＱ９のための定電流源として機能する。ＢＪＴ  Ｑ１を通過する電流Ｉｒｅｆ０は（付随する換算値ｋに従って）ＢＪＴ  Ｑ２、Ｑ３、Ｑ４、およびＱ５を通して映し出され、規模設定される。
【００１６】
ＢＪＴ  Ｑ７のコレクタＣは抵抗器Ｒ１７を通して電源ＶＰへと接続され、Ｑ７のベースＢはバイアス電圧（図示せず）および信号処理段１０２から入る電圧パルスによってドライブされる。ＢＪＴ  Ｑ６およびＢＪＴ  Ｑ７を含む増幅器が稼動状態にあるとき、ＢＪＴ  Ｑ７はオン状態もしくはオン状況へとドライブされ、ＢＪＴ  Ｑ１を通る電流Ｉｒｅｆは抵抗器Ｒ１０とＲ１７、およびＢＪＴ  Ｑ７とＱ２を通る電流Ｉ２として映し出される。ＢＪＴ  Ｑ１とＱ２が電流ミラーを形成するのでＩ２＝ｋ１×Ｉｒｅｆであり、ここでｋ１はＢＪＴ  Ｑ１のエミッタ面積に対するＢＪＴ  Ｑ２のエミッタ面積比である。通常では、そのような面積比を設けられたＢＪＴは複数の単位トランジスタから形成され、すなわちＢＪＴ  Ｑ２はＢＪＴ  Ｑ１を構成する単位トランジスタの数のｋ１倍を含む。
【００１７】
エミッタ抵抗器Ｒ１０およびＲ１１の負帰還作用はＢＪＴ  Ｑ１とＢＪＴ  Ｑ２のコレクタを調べると認められるインピーダンスを、Ｑ２のコレクタ−エミッタ間電圧が約０．５Ｖよりも大きい限りＩｒｅｆに対するＩ２の比がＱ２のコレクタ−エミッタ間電圧の極めて弱い関数となるように充分に増大させる。したがって、当業者によって理解され得るように、ＢＪＴ  Ｑ２のコレクタ−エミッタ間電圧に伴なうＩ２の変動はここでは無視される。
【００１８】
電流ミラーＢＪＴ  Ｑ３の状態はＮＭＯＳＦＥＴ  Ｍ０によって制御される。ＢＪＴ  Ｑ６は、ＢＪＴ  Ｑ６のベースＢに信号とＤＣバイアスの両方を供給する信号処理段１０２によってバイアスされる。ＢＪＴ  Ｑ３とＱ６の両方がオンにゲート制御されると、電流Ｉ３が抵抗器Ｒ１９とＲ１３，およびＢＪＴ  Ｑ３とＱ６を通って流れ、ここでＩ３＝ｋ２×Ｉｒｅｆであり、なぜならばＢＪＴ  Ｑ１とＱ３は電流ミラーであってＱ３＝Ｑ１×ｋ２であるからである。
【００１９】
ＢＪＴ  Ｑ６とＱ７は、ＢＪＴ  Ｑ６のエミッタとＢＪＴ  Ｑ７のエミッタとの間に接続された縮退抵抗器Ｒ２０を備えた差動増幅器を形成し、ＢＪＴ  Ｑ７のエミッタが増幅を直線化し、かつ利得を安定させる。信号処理段１０２から入る信号は増幅器の入力部（ＢＪＴ  Ｑ６およびＱ７の各々のベース）にバイアスを加え、処理されたデータ信号を与え、それがチャネル・チップ１０６への相互接続、すなわち端子ＲＤＰとＲＤＮをドライブする前に出力段１０４によって増幅され（すなわち規模拡大され）、バッファ処理される。
【００２０】
ＢＪＴ  Ｑ９およびＱ１２はチャネル・チップ１０６への相互接続を低いインピーダンスからドライブするためにコレクタ負荷Ｒ１７およびＲ１９をバッファ処理し、それにより、通常では最大で約７００ＭＨｚまでの広帯域幅を維持する。
【００２１】
図３では、ＮＭＯＳＦＥＴ  Ｍ０が電流ミラーＢＪＴ  Ｑ１、Ｑ２、Ｑ３、Ｑ４、およびＱ５の各々のためにベース・ドライブ電流を供給する。一実施形態では、各ＢＪＴのベース電流は約１６マイクロアンペアであって、合計で約８０マイクロアンペアである。ＮＭＯＳＦＥＴ  Ｍ０のゲートＧへは実質的に電流が流れないので、電流ＩｒｅｆはＢＪＴ  Ｑ１のコレクタ電流と実質的に同等である。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
ＢＪＴ  Ｑ１のベース／コレクタ経路およびＮＭＯＳＦＥＴ  Ｍ０のゲート／ソース経路を含む回路ループはフィードバック・ループを形成し、それはすべてのフィードバック・ループと同様に発振し易い。ＢＪＴ  Ｑ１のコレクタとグラウンドとの間に接続されたキャパシタＣ０によって発振は制限され、かつ制御される。このループの帯域幅は抵抗器Ｒ７によって決定される通りのＮＭＯＳＦＥＴ  Ｍ０を通る電流によって制御され、かつＢＪＴ  Ｑ１、Ｑ２、Ｑ３、Ｑ４、およびＱ５へと供給されるベース電流によって増大させられる。
【００２３】
キャパシタＣ０がフィードバック・ループの発振を防止することは有利であるけれども、キャパシタＣ０が充電され終わるまで電流ミラーはオンに切り換わらないので電流ミラーＢＪＴ  Ｑ１、Ｑ２、Ｑ３、Ｑ４、およびＱ５のターンオン時間が長くなることが不利である。電流ミラーがオンに切り換わるまで出力信号は端子ＲＤＰとＲＤＮに現れない。したがって、出力信号はキャパシタＣ０の充電時間によって遅らされる。出力段１０４の或る実施形態では、出力信号の遅延は約１００ナノ秒の目標を上回る。
【課題を解決するための手段】
【００２４】
一実施形態によると、本発明は電流ミラーを制御するための電流ミラー制御器を有し、これが、中を通る基準電流を有する制御ノード、制御ノードに接続されて基準電流を受け取る電流ミラー・マスタであって、電流ミラーへと接続された電流ミラー・マスタ、電源に接続され、電流ミラー・マスタの状態を制御する第１のスイッチング・デバイス、第１の動作モードの間では制御ノードの電圧を第１の電圧に制御するように構成された回路モジュール、第２の動作モードの間では制御ノードの電圧を第２の電圧に制御するように構成された回路モジュールを有し、電流ミラーが基準電流を映し出す第２の動作モードの間では第１のスイッチング・デバイスが電流ミラー・マスタをオン状態に制御する。
【００２５】
他の実施形態によると、本発明は電流ミラーを制御するための方法を含み、この方法が、キャパシタが接続される制御ノードの電圧を第１の動作モードの間では第１の電圧に、および第２の動作モードの間では第２の電圧に制御するステップ、制御ノードを通る基準電流であって、第２の動作モードの間では電流ミラーによって映し出され、かつ規模設定される基準電流を電流ミラー・マスタへと供給するステップ、およびキャパシタが第２の電圧に充電されるとその後に、基準電流を映し出すために電流ミラーがオンに切り換えられるように第２の動作モードの開始時にキャパシタを第１の電圧から第２の電圧へと充電するステップを含む。
【００２６】
図面と結び付けて以下の本発明の詳細な説明が読まれると、本発明はさらに容易に理解され、かつその利点および使用法がさらに容易に明らかになる。
普通の実践例に従うと、様々な記載の装置の特徴は縮尺通りに作図されておらず、本発明に関連する特定の特徴を強調するように作図されている。参照文字は図および本文全体を通じて類似した素子を示す。
【発明を実施するための最良の形態】
【００２７】
ディスク・ドライブ・システム用のプリアンプの出力段に関して特定の方法および装置を詳細に述べる前に、本発明が第１に、素子および処理ステップの新規性があって自明ではない組み合わせにあることに気付かれるべきである。当業者によって容易に明らかとなるであろう細部で本開示を不明瞭にしないように、或る一定の素子およびステップはそれほど詳しく提示されていないが、その一方で図面および明細書は本発明の理解に適切な他の素子およびステップをさらに詳しく記述している。
【００２８】
図４は図３の出力段１０４と共に使用するための電流ミラー制御器１１２（電流ミラー制御器１１０と置き換わる）を例示しており、これはデータ書き込み中、およびアイドル・モード状態といった非読み込み間隔中にキャパシタＣ０の電荷を維持することによって電流ミラーＢＪＴ  Ｑ１、Ｑ２、Ｑ３、Ｑ４、およびＱ５のターンオン時間を制限する。上記で述べられたように、データがディスク１２から読み取られるとき、電流ミラーがオンに切り換わることでＢＪＴ  Ｑ６、Ｑ７、Ｑ９、およびＱ１２を有する増幅器を作動させる。増幅器は信号処理段１０２から入る電圧を、後に続くチャネル・チップ１０６内での処理およびデータ検出のために規模拡大させ、かつバッファ処理する。
【００２９】
図４の回路では、（データ書き込み中、およびアイドル・モードの間といった）非読み取り間隔の中ではキャパシタＣ０の電荷を維持する基準電流Ｉｒｅｆ１を供給するためにＰＭＯＳＦＥＴ  Ｍ２はオンである。電流ミラーＢＪＴ  Ｑ１、Ｑ２、Ｑ３、Ｑ４、およびＱ５はキャパシタＣ０が充電されるまでオンに切り換わらないので、キャパシタＣ０を充電状態に維持する処理は、そうしない場合に読み取り動作の開始時に電流ミラーＢＪＴ
【００３０】
Ｑ１、Ｑ２、Ｑ３、Ｑ４、およびＱ５をオンに切り換える前にキャパシタＣ０を充電するために必要とされるであろう時間的遅延を回避する。ＰＭＯＳＦＥＴ  Ｍ２はディスク・ドライブがスリープ・モードで動作しているときを除いてすべての時間にオンである。
【００３１】
バッテリ電力を節約するために、データ書き込みおよびアイドル期間の間は電流ミラーＢＪＴ  Ｑ１、Ｑ２、Ｑ３、Ｑ４、およびＱ５をオフに切り換えることが望ましい。これはＮＭＯＳＦＥＴ  Ｍ０を通る電流経路を開状態にするためにＰＭＯＳＦＥＴ  Ｍ４をオフに切り換えることによって達成され、それが電流ミラーＢＪＴ  Ｑ１、Ｑ２、Ｑ３、Ｑ４、およびＱ５へとベース電流ドライブを供給する。ＰＭＯＳＦＥＴ  Ｍ４はゲートＧに、書き込みおよびアイドル・モードの間では高レベルである反転読み取り信号を加えることによってオフに切り換えられる。
【００３２】
ＢＪＴ  Ｑ１をオフにすると、ＰＭＯＳＦＥＴ  Ｍ２がノード１２０およびキャパシタＣ０を非読み取りの間隔中に望まれる通りに電源電圧ＶＰへと引き上げる。電流ミラーＢＪＴ  Ｑ１、Ｑ２、Ｑ３、Ｑ４、およびＱ５が稼動状態にあるとき、ＮＭＯＳＦＥＴ  Ｍ０、ＢＪＴ  Ｑ１  抵抗器Ｒ１１、および電流Ｉｒｅｆがノード１２０の電圧を決定することに留意すべきである。
【００３３】
読み取り動作の間では、反転読み取り信号は低レベルになり、ＰＭＯＳＦＥＴ  Ｍ４をオンにゲート制御し、ＮＭＯＳＦＥＴ  Ｍ０がベース電流を供給して電流ミラーＢＪＴ  Ｑ１、Ｑ２、Ｑ３、Ｑ４、およびＱ５をオンに切り換えることを可能にする。キャパシタＣ０は電源ＶＰに充電されているので、読み取りモードの動作の開始時にキャパシタＣ０はＶｇｓＭ０＋ＶｂｅＱ１＋Ｉｒｅｆ１×Ｒ１１の動作電圧へと放電しなければならない。この放電の間隔の中で、ＢＪＴ  Ｑ７のコレクタ電流である電流Ｉ２（図３参照）はその意図された値を約２０ｎｓに関してオーバーシュートする。この電流のオーバーシュートは図３の出力端子ＲＤＰおよびＲＤＮでの出力の共通モード電圧を低下させる原因となり、その後、キャパシタＣ０がその動作電圧に到達するにつれて緩やかに回復する。オーバーシュートしている間、共通モードの遷移が図３のＱ１２およびＱ９を通してチャネル・チップ１０６へと供給される。明らかにこれは受容不可能な状況であり、なぜならばディスク１２から得られる最初の数データ・ビットの読み取りに悪影響を及ぼす可能性が高いからである。
【００３４】
図５は電流ミラーのターンオン時間を制限するための電流ミラー制御器１２２を具体的に示している。図５で、データ書き込みおよびアイドル動作の間ではＮＭＯＳＦＥＴ  Ｍ６は（ＮＭＯＳＦＥＴ  Ｍ６のゲートＧに印加される反転読み取り信号の高論理状態によって）オンに切り換えられ、基準電流Ｉｒｅｆ２をグラウンドへと分岐させ、キャパシタＣ０およびノード１２０をグラウンドへと短絡する。結果として、ＮＭＯＳＦＥＴ  Ｍ０のゲートＧが接地電位となってＮＭＯＳＦＥＴ  Ｍ０はオフになる。ベース電流を供給して電流ミラーをドライブするためにＮＭＯＳＦＥＴ  Ｍ０を通って電流が流れることはなく、それゆえに電流ミラーＢＪＴ  Ｑ１、Ｑ２、Ｑ３、Ｑ４、およびＱ５はオフである。
【００３５】
データ読み取りの間ではＮＭＯＳＦＥＴ  Ｍ６はオフに切り換えられ、キャパシタＣ０を電源電圧へと充電することを可能にし、かつＮＭＯＳＦＥＴ  Ｍ０をゲート制御してオンにすることで電流ミラーＢＪＴ  Ｑ１、Ｑ２、Ｑ３、Ｑ４、およびＱ５のためのベース電流を供給する。しかしながら、キャパシタＣ０をグラウンドからＶｇｓＭ０＋ＶｂｅＱ１＋Ｉｒｅｆ２×Ｒ１１へと充電するために延長されたミラーのターンオン時間（一実施形態では４０ｎｓ程度の長さ）が必要とされる。そのような長いターンオン時間は受容不可能となる可能性が高く、なぜならばディスク１２から読み取られる最初の数データ・ビットが出力段１０４を通じて適切に処理されない可能性が高いからである。
【００３６】
図６は、図５の電流ミラー制御器１２２と比較して相対的に速い安定化時間を有し、かつ図４の電流ミラー制御器１１２に付随するオーバーシュート期間を回避するさらに別の電流ミラー制御器１３０の概略図を具体的に示している。電流ミラー制御器１３０は図３の制御器１１０に置き換えて使用されることが可能である。
【００３７】
各々の読み取りサイクルの開始時に電流ミラーのターンオン時間を最小限にするために、非読み取り時間間隔の中で（例えばアイドル／書き込みモードで動作中に）電流ミラー制御器１３０はノード１２０の電圧を、読み取りモードの間のノード電圧に近似する電圧へと固定する。一実施形態によると、ノード１２０のアイドル／書き込みモードのバイアス電圧がノードの読み取りモード電圧よりもわずかに下に設定されることが好ましく、それにより、電流Ｉ２は読み取り動作の開始時に意図されるバイアス・レベルをオーバーシュートしなくなる。
ＮＭＯＳＦＥＴ  Ｍ０は電流ミラー制御器１３０の中で図３〜５の実施形態の中のそれと同じ機能を提供する。
【００３８】
アイドルおよび書き込みモードの期間では高論理状態を有する反転読み取り信号がＰＭＯＳＦＥＴ  Ｍ３０をゲート制御する。アイドルおよび書き込みモードの期間では、反転読み取り信号はＰＭＯＳＦＥＴ  Ｍ３０を開状態に制御し、それにより、ミラー・マスタＢＪＴ  Ｑ１および各々の電流ミラーＢＪＴ  Ｑ２、Ｑ３、Ｑ４、およびＱ５のベースへの電流バイアスを取り除くことによって電流ミラーを遮断する。アイドルおよび書き込みモードの期間について電流ミラーをオフに切り換える処理は電力を節約し、特に、電池で電力供給される装置にとって重要な利点である。
【００３９】
ＰＭＯＳＦＥＴ  Ｍ２の制御下で電源ＶＰから供給される電流Ｉｒｅｆ３はＮＭＯＳＦＥＴ  Ｍ３１をオンに切り換えさせる。アイドル、書き込み、および読み取りのモードの期間中、ＰＭＯＳＦＥＴ  Ｍ２はオンである。好ましい実施形態によると、ディスク・ドライブ１０のスリープ・モードの期間ではＩｒｅｆ３はオフに切り換えられ、Ｍ２をオフに切り換えることによって常に電力はディスク・ドライブ１０から取り除かれる。Ｉｒｅｆ３については２５μＡが範例の値であり、これは他の実施形態の中のＩｒｅｆ２およびＩｒｅｆ１と同様である。抵抗器Ｒ２２はＮＭＯＳＦＥＴ  Ｍ３１のためのプルダウン抵抗器として動作する。
【００４０】
ＰＭＯＳＦＥＴ  Ｍ３２はゲートＧに印加される読み取り信号の低論理状態によってオンにゲート制御される。したがって、読み取り信号が低位であるとき（アイドルおよび書き込み動作の期間）ではＰＭＯＳＦＥＴ  Ｍ３２がオンであり、トランジスタＱ１０がオンであり、ノード１２０、ＢＪＴ  Ｑ１０のコレクタ−エミッタ間経路、および抵抗器Ｒ２０を通るＩｒｅｆ３電流を可能にする。ノード電圧はＢＪＴ  Ｑ１０を横切るコレクタ−エミッタ間の電圧降下と抵抗器Ｒ２０を横切る電圧降下の和に等しい。キャパシタＣ０はアイドルおよび書き込みのモードに期間にノード電圧へと充電される。キャパシタＣ０の容量が図３〜６の実施形態の中のそれと同じであることが可能であることに留意すべきである。
【００４１】
ノード電圧を書き込み／アイドル・モードの中と殆ど同じである読み取りモードの中の値に制御するために、Ｒ２０＝Ｒ１１であり、Ｑ１０はＱ１と同じ性能パラメータを有する。書き込み／アイドル動作期間についてノード１２０の電圧が読み取り動作の期間の電圧よりもわずかに低くなることを確実化するために、Ｒ７＝１０ｋΩである一方でＲ２２＝４０ｋΩであり、かつＭ０が１０μｍ幅である一方でＭ３１が５μｍ幅であり、書き込み／アイドル・モードでのＶｇＭ３１が読み取りモードでのＶｇｓＭ０よりもわずかに低くなることを可能にする。
【００４２】
これらの値が単に範例であり、読み取りモードでのＶｇｓＭ０よりも低いアイドルおよび書き込みモードでのＶｇＭ３１を達成するために他の値が使用され得ることを当業者は認識する。例えば、上記で特定されたデバイスのサイズはノード１２０の電圧を読み取りモードで約１．９Ｖ、書き込み／アイドル・モードで１．８Ｖに制御する。約０．１Ｖの電圧の差は（例えば部品の値のばらつきに起因して）予期される性能のばらつき、およびアンダーシュートとオーバーシュートの望ましい量に基づいて１つの実施形態に従って選択された。
【００４３】
読み取りモードの期間、ＰＭＯＳＦＥＴ  Ｍ３０はオンであり、電源ＶＰからＭＯＳＦＥＴ  Ｍ０とＢＪＴ  Ｑ１を含むフィードバック・ループへと電流が供給され、それが電流ミラーＢＪＴ  Ｑ２、Ｑ３、Ｑ４、およびＱ５へとベース電流を供給する。
【００４４】
さらに読み取りモードの期間では、ＰＭＯＳＦＥＴ  Ｍ３２のゲートおよびＮＭＯＳＦＥＴ  Ｍ３４のゲートに印加される読み取り信号がＰＭＯＳＦＥＴ  Ｍ３２をオフに切り換え、ＮＭＯＳＦＥＴ  Ｍ３４をオンに切り換える。ＰＭＯＳＦＥＴ  Ｍ３２がオフであるとき、ＢＪＴ  Ｑ１０のためのベース・ドライブは取り除かれる。さらに、ＮＭＯＳＦＥＴ  Ｍ３４がオンであるとＢＪＴ  Ｑ１０のベースはグラウンドへと短絡され、Ｑ１０をオフに切り換える。その結果、Ｉｒｅｆ３がキャパシタＣ０をその通常の動作電圧へと充電するが、しかしそれは書き込み／アイドル動作の期間中にノード１２０の電圧に充電されているので充電時間は図５の実施形態のそれから大幅に削減される。
【００４５】
ノード１２０を読み取り動作の期間とアイドル／書き込み動作の期間の両方でほぼ同じ電圧に維持することによって、キャパシタＣ０の充電時間が削減され、電流ミラーのターンオン時間もまた削減される。
【００４６】
他の実施形態では、本願明細書に述べられたような１つまたは複数のＭＯＳＦＥＴおよびＢＪＴは反対の極性のＭＯＳＦＥＴまたはＢＪＴで置き換えられる。付随するゲート・ドライブ信号および電源電圧は反対の極性のＭＯＳＦＥＴまたはＢＪＴのドーピング特性に対処するように変更され、その一方で本発明の機能を供給する。さらに、本発明の説明全体を通して、「高い」信号値という語句は「真の」または「有効な」状態と交換可能なように使用される。他の信号値もやはり「真の」または「有効な」論理状態と結び付けられることが可能であり、デバイス内の対応する変化が論理状態に応答することを当業者は認識する。
【００４７】
図７は本発明の３つの実施形態に関して時間の関数として電流Ｉ２（映し出される電流のうちの１つ）を具体的に示す３つのタイミング図を示している。「オーバーシュート」曲線は図４の実施形態に関連し、「低速」曲線は図５の実施形態に関連し、「高速」曲線は図６の実施形態に関連する。図６の実施形態によって提供される大幅な改善は明白である。
【００４８】
好ましい実施形態を参照しながら本発明が述べられてきたが、本発明の範囲から逸脱することなく様々な変更が為され得ること、および複数の要素に関して同等の要素が代用され得ることは当業者によって理解されるであろう。本発明の範囲はさらに、本願明細書に述べられた様々な実施形態から由来する要素のどのような組み合わせも含む。付け加えると、特定の状況に適合させるために本発明の本質的な範囲から逸脱することなく本発明の教示に改造が為されることが可能である。したがって、本発明が開示された特定の実施形態に限定されないこと、本発明が添付の特許請求項の範囲内に入るすべての実施形態を含むことが意図される。
【図面の簡単な説明】
【００４９】
【図１】本発明の教示が適用されることが可能である先行技術によるディスク・ドライブを具体的に示す図である。
【図２】図１のディスク・ドライブの先行技術によるヘッドおよび関連部品を示す概略図である。
【図３】図２の先行技術による出力段を示す概略図である。
【図４】図３の出力段と結び付けて使用するためのいくつかの素子を示す概略図である。
【図５】図３の出力段と結び付けて使用するためのいくつかの素子を示す概略図である。
【図６】本発明に従って図３の出力段と結び付けて使用するためのいくつかの素子を示す概略図である。
【図７】図４〜６の３つの実施形態について時間の関数として電流の大きさを具体的に示すタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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