(57)【要約】【課題】  ＣＭＯＳラッチ式コンパレータのラッチ回路で使用するＭＯＳトランジスタの数を少なくし、その回路構成をより簡素化できるようにする。【解決手段】  定電流源を構成するバイアス用ＭＯＳトランジスタＭＢ２ａ，ＭＢ２ｂと、差動対を構成する一対のＭＯＳトランジスタであって、それぞれのゲートにコンパレータ回路１の出力電圧ＶO+,ＶO-が印加されるように成された入力信号用ＭＯＳトランジスタＭ５ａ，Ｍ５ｂと、たすきがけ結合対を構成する一対のＭＯＳトランジスタであって、定電流源ＭＢ２ａ，ＭＢ２ｂと差動対Ｍ５ａ，Ｍ５ｂとの間に直列に接続されたスイッチ用ＭＯＳトランジスタＭ４ａ，Ｍ４ｂとによりラッチ回路２を構成することにより、ラッチ回路２の状態の切り替えを差動対を成す一対の入力信号用ＭＯＳトランジスタＭ５ａ，Ｍ５ｂのみで行うことができるようにする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ＣＭＯＳデバイスで構成されたコンパレータ回路とラッチ回路とを備えて成るＣＭＯＳラッチ式コンパレータであって、上記ラッチ回路は、
定電流源を構成するバイアス用ＭＯＳトランジスタと、
差動対を構成する一対のＭＯＳトランジスタであって、それぞれのゲートに上記コンパレータ回路の出力電圧が印加されるように成された入力信号用ＭＯＳトランジスタと、
たすきがけ結合対を構成する一対のＭＯＳトランジスタであって、上記バイアス用ＭＯＳトランジスタと上記入力信号用ＭＯＳトランジスタとの間に直列に接続されたスイッチ用ＭＯＳトランジスタとから成るＣＭＯＳラッチ式コンパレータ。
【請求項２】
上記バイアス用ＭＯＳトランジスタがｐチャネルＭＯＳトランジスタ、上記入力信号用ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタ、上記スイッチ用ＭＯＳトランジスタがｐチャネルＭＯＳトランジスタで構成され、
上記バイアス用ＭＯＳトランジスタのドレインと上記スイッチ用ＭＯＳトランジスタのソースとが接続されるとともに、上記スイッチ用ＭＯＳトランジスタのドレインと上記入力信号用ＭＯＳトランジスタのドレインとが接続され、
上記バイアス用ＭＯＳトランジスタのソースが電源電圧線に接続され、上記入力信号用ＭＯＳトランジスタのソースがグランド線に接続されて成る請求項１に記載のＣＭＯＳラッチ式コンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳラッチ式コンパレータに関し、特に、コンパレータ回路の後段にラッチ回路が接続されたラッチ式コンパレータに用いて好適なものである。
【背景技術】
【０００２】
従来、ＭＯＳデバイスを用いた集積回路多くが提供されている。これらの集積回路内では、コンパレータがよく用いられる。コンパレータは、その構成が簡素で、動作環境の変動に対する許容力を備えていることが望ましい。また、例えば逐次比較型のＡ／Ｄ変換器にコンパレータを用いるときのようにデータ収集用途の場合、コンパレータは、ラッチ能力も備えていなければならない。
【０００３】
一般に、ラッチ能力を備えたコンパレータは、コンパレータ回路の後段にラッチ回路を接続して構成されている。従来、ラッチ電流のサージを最小限として、デバイスの不整合に対する許容度を改善し、ラッチ動作によるヒステリシス・オフセット・エラーを最小とすることを目的としたＣＭＯＳラッチ式コンパレータが提案されている（例えば、特許文献１参照）。
【特許文献１】特開平６−４５８８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に記載の技術では、ラッチ回路を構成するのに８個のＭＯＳトランジスタを使用している。本発明は、ＣＭＯＳラッチ式コンパレータのラッチ回路で使用するＭＯＳトランジスタの数を少なくし、その回路構成をより簡素化できるようにすることを目的とする。
【課題を解決するための手段】
【０００５】
上記した課題を解決するために、本発明のＣＭＯＳラッチ式コンパレータは、ラッチ回路が、定電流源を構成するバイアス用ＭＯＳトランジスタと、差動対を構成する一対のＭＯＳトランジスタであって、それぞれのゲートにコンパレータ回路の出力電圧が印加されるように成された入力信号用ＭＯＳトランジスタと、たすきがけ結合対を構成する一対のＭＯＳトランジスタであって、バイアス用ＭＯＳトランジスタと入力信号用ＭＯＳトランジスタとの間に直列に接続されたスイッチ用ＭＯＳトランジスタとから構成されている。
【発明の効果】
【０００６】
上記のように構成した本発明によれば、ラッチ回路の状態の切り替えを差動対を成す一対の入力信号用ＭＯＳトランジスタのみで行うことが可能となる。したがって、本発明によれば、従来に比べてラッチ回路におけるＭＯＳトランジスタの使用数を減らすことができ、ラッチ回路の回路構成をより簡素化することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の一実施形態を図面に基づいて説明する。図１は、本実施形態によるＣＭＯＳラッチ式コンパレータの回路構成を示す図である。図１に示すように、本実施形態のＣＭＯＳラッチ式コンパレータは、コンパレータ回路１とラッチ回路２とを備えて構成されている。
【０００８】
コンパレータ回路１の内部構成において、ＭＢ１はバイアス用ｐＭＯＳトランジスタであり、そのソースが電源電圧線ＶDDに接続されている。バイアス用ｐＭＯＳトランジスタＭＢ１のゲートは、所定のバイアス電圧ＶBによって制御される。コンパレータ回路１で使われる全てのｐＭＯＳトランジスタは、サブスレッショルド領域にバイアスされる。
【０００９】
Ｍ１ａ，Ｍ１ｂは第１の差動対を成すｐＭＯＳトランジスタであり、それぞれのソースがバイアス用ｐＭＯＳトランジスタＭＢ１のドレインに共通に接続されている。差動対を成す一方のｐＭＯＳトランジスタＭ１ａのゲートには負の入力電圧Ｖin-が印加され、他方のｐＭＯＳトランジスタＭ１ｂのゲートには正の入力電圧Ｖin+が印加される。
【００１０】
負の入力電圧Ｖin-と正の入力電圧Ｖin+とが等しければ、ｐＭＯＳトランジスタＭ１ａ，Ｍ１ｂのそれぞれのドレインに等しい電流が流れる。一方、負の入力電圧Ｖin-と正の入力電圧Ｖin+とが等しくなければ、より高いゲート電圧を受ける方のｐＭＯＳトランジスタに、より多量のバイアス電流が流れる。それに相応して、相対的にゲート電圧が低い方のｐＭＯＳトランジスタに、より少量のバイアス電流が流入することになる。このように、第１の差動対Ｍ１ａ，Ｍ１ｂは、入力電圧Ｖin-，Ｖin+の差電圧を増幅して、差動電流に変換する。
【００１１】
Ｍ２ａ，Ｍ２ｂは第１のたすきがけ結合対を成すｎＭＯＳトランジスタであり、第１の差動対Ｍ１ａ，Ｍ１ｂとグランド線Ｖssとの間に接続されている。この第１のたすきがけ結合対Ｍ２ａ，Ｍ２ｂは、正帰還増幅器を形成している。
【００１２】
たすきがけ結合対を成す一方のｎＭＯＳトランジスタＭ２ａのゲートは、他方のｎＭＯＳトランジスタＭ２ｂのドレインに接続され、当該他方のｎＭＯＳトランジスタＭ２ｂのドレインは、第１の差動対を成す他方のｐＭＯＳトランジスタＭ１ｂのドレインにも接続されている。このｎＭＯＳトランジスタＭ２ｂのドレインから正の出力電圧ＶO+がラッチ回路２に出力される。
【００１３】
同様に、たすきがけ結合対を成す他方のｎＭＯＳトランジスタＭ２ｂのゲートは、一方のｎＭＯＳトランジスタＭ２ａのドレインに接続され、当該一方のｎＭＯＳトランジスタＭ２ａのドレインは、第１の差動対を成す一方のｐＭＯＳトランジスタＭ１ａのドレインにも接続されている。このｎＭＯＳトランジスタＭ２ａのドレインから負の出力電圧ＶO-がラッチ回路２に出力される。
【００１４】
Ｍ３ａ，Ｍ３ｂはリセットスイッチ用ｎＭＯＳトランジスタである。このうち一方のｎＭＯＳトランジスタＭ３ａは、たすきがけ結合対を成す一方のｎＭＯＳトランジスタＭ２ａに対して並列に接続されている。また、他方のｎＭＯＳトランジスタＭ３ｂは、たすきがけ結合対を成す他方のｎＭＯＳトランジスタＭ２ｂに対して並列に接続されている。リセットスイッチ用ｎＭＯＳトランジスタＭ３ａ，Ｍ３ｂのゲートは、クロック信号Φによって制御される。クロック信号Φは、ＨｉｇｈレベルがＶDDで、ＬｏｗレベルがＶssとなる信号である。
【００１５】
ＭＯＳトランジスタをスイッチとして使う場合、ＭＯＳトランジスタのゲートに加えた電圧により、ＭＯＳトランジスタのオン抵抗が変化する。低電源電圧動作を行う場合に、本実施形態のような構成とすることにより、リセットスイッチ用ｎＭＯＳトランジスタＭ３ａ，Ｍ３ｂのゲート電圧が電源電圧ＶDDとなるので、オン抵抗を最小値（ほぼゼロ[Ω]）にすることができる。オン抵抗が小さいため、リセット動作をスムーズに行うことができる。
【００１６】
次いで、ラッチ回路２の内部構成において、ＭＢ２ａ，ＭＢ２ｂはバイアス用のｐＭＯＳトランジスタであり、それぞれのソースが電源電圧線ＶDDに接続されている。これらバイアス用ｐＭＯＳトランジスタＭＢ２ａ，ＭＢ２ｂのゲートは、所定のバイアス電圧ＶBによって制御される。このバイアス用ｐＭＯＳトランジスタＭＢ２ａ，ＭＢ２ｂは、ラッチ回路２に対する定電流源として機能する。
【００１７】
Ｍ５ａ，Ｍ５ｂは第２の差動対を成す入力信号用のｎＭＯＳトランジスタであり、それぞれのソースがグランド線Ｖssに接続されている。第２の差動対を成す一方のｎＭＯＳトランジスタＭ５ａのゲートには、コンパレータ回路１の第１のたすきがけ結合対を成す他方のｎＭＯＳトランジスタＭ２ｂのドレインから正の出力電圧ＶO+が供給される。第２の差動対を成す他方のｎＭＯＳトランジスタＭ５ｂのゲートには、コンパレータ回路１の第１のたすきがけ結合対を成す一方のｎＭＯＳトランジスタＭ２ａのドレインから負の出力電圧ＶO-が供給される。
【００１８】
Ｍ４ａ，Ｍ４ｂは第２のたすきがけ結合対を成すスイッチ用のｐＭＯＳトランジスタであり、定電流源ＭＢ２ａ，ＭＢ２ｂと第２の差動対Ｍ５ａ，Ｍ５ｂとの間に直列に接続されている。この第２のたすきがけ結合対Ｍ４ａ，Ｍ４ｂも、正帰還増幅器を形成している。
【００１９】
たすきがけ結合対を成す一方のｐＭＯＳトランジスタＭ４ａのゲートは、他方のｐＭＯＳトランジスタＭ４ｂのドレインに接続され、当該他方のｐＭＯＳトランジスタＭ４ｂのドレインは、第２の差動対を成す他方のｎＭＯＳトランジスタＭ５ｂのドレインにも接続されている。このｐＭＯＳトランジスタＭ４ｂのドレインから正の出力電圧ＶOUT+が出力される。
【００２０】
同様に、たすきがけ結合対を成す他方のｐＭＯＳトランジスタＭ４ｂのゲートは、一方のｐＭＯＳトランジスタＭ４ａのドレインに接続され、当該一方のｐＭＯＳトランジスタＭ４ａのドレインは、第２の差動対を成す一方のｎＭＯＳトランジスタＭ５ａのドレインにも接続されている。このｐＭＯＳトランジスタＭ４ａのドレインから負の出力電圧ＶOUT-が出力される。
【００２１】
本実施形態では、定電流源ＭＢ２ａ，ＭＢ２ｂが第２のたすきがけ結合対を成すｐＭＯＳトランジスタＭ４ａ，Ｍ４ｂのソースに接続されているので、出力電圧ＶOUT+,ＶOUT-は電源電圧ＶDDからグランド電圧ＶSSまで振ることができる。各々の定電流源ＭＢ２ａ，ＭＢ２ｂは、大きな抵抗を持った能動負荷として働く。その結果として、ラッチ回路２のラッチ動作時における貫通電流は低減される。これにより、低消費電力化を実現することができる。
【００２２】
次に、上記のように構成した本実施形態によるＣＭＯＳラッチ式コンパレータの動作を説明する。クロック信号ΦがＬｏｗになると、コンパレータ回路１がアクティブになるとともに、リセットスイッチ用ｎＭＯＳトランジスタＭ３ａ，Ｍ３ｂがオフになり、インピーダンスが高くなる。このときコンパレータ回路１の出力電圧ＶO+,ＶO-は、正帰還増幅器Ｍ２ａ，Ｍ２ｂによって、安定的な電圧値まで上昇する。この場合における出力電圧ＶO+,ＶO-の推移速度は、ｎＭＯＳトランジスタのバイアス点および相互コンダクタンスによって決定される。
【００２３】
クロック信号ΦがＬｏｗの間、ラッチ回路２では、第２の差動対Ｍ５ａ，Ｍ５ｂがオンとなり、コンパレータ回路１の状態を検知して、それを維持する。ラッチ動作が完了するとき、定電流源ＭＢ２ａ，ＭＢ２ｂのドレイン−ソース間電圧はゼロに近づき、第２のたすきがけ結合対Ｍ４ａ，Ｍ４ｂに供給される定電流はゼロとなる。
【００２４】
次に、クロック信号ΦがＨｉｇｈになると、出力電圧ＶO+,ＶO-のノードはグランドにショートされ、コンパレータ回路１はリセット状態に遷移する。その後、第２の差動対を成すｎＭＯＳトランジスタＭ５ａ，Ｍ５ｂのゲートもグランドにショートされる。その結果、第２の差動対Ｍ５ａ，Ｍ５ｂがオフとなり、ラッチ回路２は前の状態を維持する。
【００２５】
このように、本実施形態によれば、ラッチ回路２の状態の切り替えを第２の差動対を成す２つのｎＭＯＳトランジスタＭ５ａ，Ｍ５ｂのみで行うことが可能となる。上述した特許文献１の場合は、このｎＭＯＳトランジスタＭ５ａ，Ｍ５ｂに相当するトランジスタＭＮ５，ＭＮ６の他に、ダイオード接続トランジスタＭｐ５，ＭＰ６を要し、４つのトランジスタによってラッチ回路の状態の切り替えを行っていた。
【００２６】
したがって、本実施形態によれば、従来に比べてラッチ回路２におけるＭＯＳトランジスタの使用数を２つ減らすことができ、全部で６個のＭＯＳトランジスタでラッチ回路２を構成することができる。これにより、ラッチ回路２の回路構成をより簡素化することができる。
【００２７】
なお、上記実施形態において、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを入れ替えてＣＭＯＳラッチ式コンパレータを構成することも可能である。その他、上記実施形態は、本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】
【００２８】
本発明は、コンパレータ回路の後段にラッチ回路が接続されたラッチ式コンパレータに有用である。
【図面の簡単な説明】
【００２９】
【図１】本実施形態によるＣＭＯＳラッチ式コンパレータの回路構成を示す図である。
【符号の説明】
【００３０】
１  コンパレータ回路
２  ラッチ回路
ＭＢ２ａ，ＭＢ２ｂ  定電流源を構成するｐＭＯＳトランジスタ
Ｍ４ａ，Ｍ４ｂ  第２のたすきがけ結合対を構成するｐＭＯＳトランジスタ
Ｍ５ａ，Ｍ５ｂ  第２の差動対を構成するｎＭＯＳトランジスタ
【図１】
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