(57)【要約】    【課題】  選択セルと表示セルとを分離したセル構造を有するプラズマ表示パネルを用いて、消灯状態に設定されるべき画素セルの誤放電を防止することができる表示装置及びその表示パネルの駆動方法を提供する。    【解決手段】  アドレス期間において表示パネルの行電極対の一方の行電極に走査パルスを順次印加しつつ走査パルスと同時に画素データに対応した画素データパルスを１表示ラインずつ列電極各々に順次印加して選択セル内にアドレス放電を生起せしめるアドレス手段と、サスティン期間において行電極対を構成する行電極各々に走査パルスとは逆極性のサスティンパルスを印加するサスティン手段と、アドレス期間の終了後でかつサスティン期間の開始前において、行電極対の一方の行電極と列電極間に補助パルスを印加して選択セル内で選択放電とは逆極性の補助放電を生起せしめる補助放電手段とを備える。【選択図】  図１
2006003792.tif 000002
【特許請求の範囲】
【請求項１】
入力映像信号に基づく各画素毎の画素データに応じて、１フィールドの表示期間をアドレス期間とサスティン期間とを有する複数のサブフィールドで構成して画像表示を行う表示装置であって、
放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられた複数の行電極対と、前記背面基板の内面に前記行電極対に交差して配列された複数の列電極とを有し、前記行電極対と前記列電極との各交差部に、表示セルと、前面基板側に光吸収層が設けられかつ背面基板側に２次電子放出層が設けられた選択セルとからなる単位発光領域が形成されてなる表示パネルと、
前記アドレス期間において、前記行電極対の一方の行電極に走査パルスを順次印加しつつ前記走査パルスと同時に前記画素データに対応した画素データパルスを１表示ラインずつ前記列電極各々に順次印加して前記選択セル内にアドレス放電を生起せしめるアドレス手段と、
前記サスティン期間において、前記行電極対を構成する行電極各々に前記走査パルスとは逆極性のサスティンパルスを印加するサスティン手段と、
前記アドレス期間の終了後でかつ前記サスティン期間の開始前において、前記行電極対の一方の行電極と前記列電極間に補助パルスを印加して前記選択セル内で前記選択放電とは逆極性の補助放電を生起せしめる補助放電手段と、を備えたことを特徴とする表示装置。
【請求項２】
前記走査パルスは正極性のパルスであり、前記画素データパルスは走査パルスに対して負極性となるパルスであることを特徴とする請求項１記載の表示装置。
【請求項３】
前記補助パルスは、前記列電極に印加される第１極性の第１補助パルスと、前記第１補助パルスと同時に前記前記行電極対の一方の行電極に印加される緩やかに降下する波形の第２極性の第２補助パルスからなることを特徴とする請求項１記載の表示装置。
【請求項４】
前記補助放電により、前記選択放電内における前記列電極上及び前記行電極対の一方の行電極上の壁電荷の極性を反転させることを特徴とする請求項１記載の表示装置。
【請求項５】
放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられた複数の行電極対と、前記背面基板の内面に前記行電極対に交差して配列された複数の列電極とを有し、前記行電極対と前記列電極との各交差部に、表示セルと、前面基板側に光吸収層が設けられかつ背面基板側に２次電子放出層が設けられた選択セルとからなる単位発光領域が形成されてなる表示パネルを入力映像信号に基づく各画素毎の画素データに応じて駆動して画像表示を行う駆動方法であって、
前記入力映像信号についての１フィールドの表示期間をアドレス期間とサスティン期間とを有する複数のサブフィールドで構成し、
前記アドレス期間において、前記行電極対の一方の行電極に走査パルスを順次印加しつつ前記走査パルスと同時に前記画素データに対応した画素データパルスを１表示ラインずつ前記列電極各々に順次印加して前記選択セル内にアドレス放電を生起せしめ、
前記サスティン期間において、前記行電極対を構成する行電極各々に前記走査パルスとは逆極性のサスティンパルスを印加し、
前記アドレス期間の終了後でかつ前記サスティン期間の開始前において、前記行電極対の一方の行電極と前記列電極間に補助パルスを印加して前記選択セル内で前記選択放電とは逆極性の補助放電を生起せしめることを特徴とする駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルを搭載した表示装置及びその表示パネルを駆動する駆動方法に関する。
【背景技術】
【０００２】
近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている（例えば、特許文献１参照）。
【特許文献１】特開平５−２０５６４２号公報  面放電方式交流型プラズマディスプレイパネルとして、各画素を担う画素セルが選択セルと表示セルとから構成されるパネルが知られている（例えば、特許文献２又は特許文献３参照）。そのパネルにおいては、放電空間を挟んで対向配置された前面基板及び背面基板と、その前面基板の内面に設けられている複数の行電極対と、背面基板の内面において行電極対に交差して配列された複数の列電極とが備えられ、行電極対及び列電極の各交差部に表示セルと、基板側に光吸収層が設けられておりかつ背面基板側に光吸収層が設けられた選択セルとからなる画素セルが形成されている。表示セルは、行電極対を構成する一方の行電極と他方の行電極とがその放電空間内で対向しており、選択セルは、列電極と行電極対の一方の行電極とがその放電空間内で対向している。プラズマディスプレイパネルを駆動する場合には、各画素セルの状態を点灯及び消灯のいずれか一方に決定する動作を行うためのアドレス期間と点灯のための放電を維持するサスティン期間とが少なくともあり、点灯状態となるべき画素セルの選択セルではアドレス期間において行電極対の一方と行電極との間で放電（選択放電）が行われ、その画素セルの表示セルではサスティン期間において行電極対間で放電が行われ、これが点灯状態が維持される。一方、消灯状態となるべき画素セルの選択セルではアドレス期間において行電極対の一方と行電極との間で消去放電が行われ、その画素セルの表示セルではサスティン期間において行電極対間で放電が生じることはなく、消灯状態が維持される。
【特許文献２】特開２００３−３１１３０号公報
【特許文献３】特開２００３−０８６１０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のように、選択セルと表示セルとを分離したセル構造の表示パネルにおいては、選択セルに生じた選択放電を表示セルに引き込み、表示セルを点灯状態又は消灯状態に設定するためには、比較的高電圧のパルスを行電極の一方（走査電極）と列電極間とに印加する必要がある。しかしながら、アドレス期間直前の選択セル内の壁電荷分布状態によっては、サスティン期間において消灯状態に設定されるべき画素セルの選択セル内において誤放電が生じて、その誤放電によって更に表示セル内の行電極対間でサスティン（維持）放電を生じさせて点灯状態となる可能性があった。
【０００４】
本発明が解決しようとする課題には、上記の問題点が一例として挙げられ、選択セルと表示セルとを分離したセル構造を有する表示パネルを用いて、消灯状態に設定されるべき画素セルの誤放電を防止することができる表示装置及びその表示パネルの駆動方法を提供することが本発明の目的である。
【課題を解決するための手段】
【０００５】
請求項１に係る発明の表示装置は、入力映像信号に基づく各画素毎の画素データに応じて、１フィールドの表示期間をアドレス期間とサスティン期間とを有する複数のサブフィールドで構成して画像表示を行う表示装置であって、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられた複数の行電極対と、前記背面基板の内面に前記行電極対に交差して配列された複数の列電極とを有し、前記行電極対と前記列電極との各交差部に、表示セルと、前面基板側に光吸収層が設けられかつ背面基板側に２次電子放出層が設けられた選択セルとからなる単位発光領域が形成されてなる表示パネルと、前記アドレス期間において、前記行電極対の一方の行電極に走査パルスを順次印加しつつ前記走査パルスと同時に前記画素データに対応した画素データパルスを１表示ラインずつ前記列電極各々に順次印加して前記選択セル内にアドレス放電を生起せしめるアドレス手段と、前記サスティン期間において、前記行電極対を構成する行電極各々に前記走査パルスとは逆極性のサスティンパルスを印加するサスティン手段と、前記アドレス期間の終了後でかつ前記サスティン期間の開始前において、前記行電極対の一方の行電極と前記列電極間に補助パルスを印加して前記選択セル内で前記選択放電とは逆極性の補助放電を生起せしめる補助放電手段と、を備えたことを特徴としている。
【０００６】
請求項５に係る発明の表示パネルの駆動方法は、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられた複数の行電極対と、前記背面基板の内面に前記行電極対に交差して配列された複数の列電極とを有し、前記行電極対と前記列電極との各交差部に、表示セルと、前面基板側に光吸収層が設けられかつ背面基板側に２次電子放出層が設けられた選択セルとからなる単位発光領域が形成されてなる表示パネルを入力映像信号に基づく各画素毎の画素データに応じて駆動して画像表示を行う駆動方法であって、前記入力映像信号についての１フィールドの表示期間をアドレス期間とサスティン期間とを有する複数のサブフィールドで構成し、前記アドレス期間において、前記行電極対の一方の行電極に走査パルスを順次印加しつつ前記走査パルスと同時に前記画素データに対応した画素データパルスを１表示ラインずつ前記列電極各々に順次印加して前記選択セル内にアドレス放電を生起せしめ、前記サスティン期間において、前記行電極対を構成する行電極各々に前記走査パルスとは逆極性のサスティンパルスを印加し、前記アドレス期間の終了後でかつ前記サスティン期間の開始前において、前記行電極対の一方の行電極と前記列電極間に補助パルスを印加して前記選択セル内で前記選択放電とは逆極性の補助放電を生起せしめることを特徴としている。
【発明を実施するための最良の形態】
【０００７】
図１は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【０００８】
図１に示すように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【０００９】
ＰＤＰ５０には、表示画面における垂直方向に各々伸張している帯状の列電極Ｄ1〜Ｄmが形成されている。更に、ＰＤＰ５０には、表示画面における水平方向に各々伸張している行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが、図１に示すように交互にかつ番号順に配列して形成されている。一対の行電極、つまり行電極対(Ｘ1、Ｙ1)〜行電極対(Ｘn、Ｙn)の各々がＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交差部(図１中の一点鎖線にて囲まれた領域)に、画素を担う画素セル（単位発光領域）ＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ1、1〜ＰＣ1、m、第２表示ラインに属する画素セルＰＣ2、1〜ＰＣ2、m、・・・・、第ｎ表示ラインに属する画素セルＰＣn、1〜ＰＣn、mがマトリクス状に配列されているのである。
【００１０】
図２〜図５は、ＰＤＰ５０の内部構造の一部を抜粋して示す図である。
【００１１】
なお、図２は表示面側から眺めたＰＤＰ５０の平面図である。図３は図２に示されるＶ１−Ｖ１線から眺めたＰＤＰ５０の断面図である。図４は図２に示されるＶ２−Ｖ２線から眺めたＰＤＰ５０の断面図である。図５は図２に示されるＷ１−Ｗ１線から眺めたＰＤＰ５０の断面図である。
【００１２】
図２に示すように、行電極Ｙは、表示画面の水平方向に伸長する帯状のバス電極Ｙｂ(行電極Ｙの本体部)と、バス電極Ｙｂに接続された複数の透明電極Ｙａとから構成される。バス電極Ｙｂは例えば黒色の金属膜からなる。透明電極ＹａはＩＴＯ等の透明導電膜からなり、バス電極Ｙｂ上における各列電極Ｄに対応した位置に各々配置されている。透明電極Ｙａは、バス電極Ｙｂとは直交する方向に伸張しており、その一端及び他端が各々図２に示す如く幅広な形状になっている。すなわち、透明電極Ｙａは、行電極Ｙの本体部から突起した突起電極と捉えることができる。また、行電極Ｘは、表示画面の水平方向に伸長する帯状のバス電極Ｘｂ(行電極Ｘの本体部)と、バス電極Ｘｂに接続された複数の透明電極Ｘａとから構成される。バス電極Ｘｂは例えば黒色の金属膜からなる。透明電極ＸａはＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ上における各列電極Ｄに対応した位置に各々配置されている。透明電極Ｘａは、バス電極Ｘｂとは直交する方向に伸張しており、その一端が図２に示す如く幅広な形状になっている。すなわち、透明電極Ｘａは、行電極Ｘの本体部から突起した突起電極と捉えることができる。透明電極Ｘａ及びＹａ各々の幅広部が、図２に示す如く互いに所定幅の放電ギャップｇを介して対向して配置されている。つまり、対を為す行電極Ｘ及びＹ各々の本体部から突起した突起電極としての透明電極Ｘａ及びＹａが互いに放電ギャップｇを介して対向して配置されているのである。
【００１３】
透明電極Ｙａ及びバス電極Ｙｂからなる行電極Ｙと、透明電極Ｘａ及びバス電極Ｘｂからなる行電極Ｘとは、図３に示す如く、ＰＤＰ５０の表示面を担う前面透明基板１０の裏面に形成されている。更に、これら行電極Ｘ及びＹを被覆すべく、前面透明基板１０の裏面には誘電体層１１が形成されている。誘電体層１１の表面における選択セルＣ２(後述する)各々に対応した位置には、誘電体層１１から背面側に向かって突出した嵩上げ誘電体層１２が形成されている。嵩上げ誘電体層１２は、黒色または暗色の顔料を含んだ帯状の光吸収層からなり、図２に示す如く表示面の水平方向に伸張して形成されている。嵩上げ誘電体層１２の表面及び嵩上げ誘電体層１２が形成されていない誘電体層１１の表面は、ＭｇＯ（酸化マグネシウム）からなる保護層（図示せず）によって被覆されている。前面透明基板１０に対して平行配置された背面基板１３上には、各々バス電極Ｘｂ及びＹｂと直交する方向（垂直方向）に伸張している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、バス電極Ｘｂと対向した列電極保護層１４上の位置において表示面の水平方向に伸張して形成されている。第２横壁１５Ｂは、バス電極Ｙｂと対向した列電極保護層１４上の位置において表示面の水平方向に伸張して形成されている。縦壁１５Ｃは、バス電極Ｘｂ(Ｙｂ)上において等間隙に配置された透明電極Ｘａ(Ｙａ)各々の間の位置において各々、バス電極Ｘｂ(Ｙｂ)とは直交する方向に伸張して形成されている。
【００１４】
また、図３に示すように、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い(例えば４.２ｅＶ以下)、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ2Ｏ等のアルカリ金属酸化物、ＣａＦ2、ＭｇＦ2等のフッ化物、ＴｉＯ2、Ｙ2Ｏ3、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料、ダイアモンド状薄膜、カーボンナノチューブ等がある。一方、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域以外の領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には、図３に示す如く蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。２次電子放出材料層３０及び蛍光体層１６と、誘電体層１１との間には放電ガスが封入された放電空間が存在する。第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃ各々の高さは図３及び図５に示すように、嵩上げ誘電体層１２又は誘電体層１１の表面に到達するほど高くはない。従って、図３に示す如く第２横壁１５Ｂと嵩上げ誘電体層１２との間には、放電ガスの流通が可能な間隙ｒが存在する。第１横壁１５Ａ及び嵩上げ誘電体層１２間には、放電の干渉を防ぐべく第１横壁１５Ａに沿った方向に伸張した誘電体層１７が形成されている。また、縦壁１５Ｃ及び嵩上げ誘電体層１２間には、図４に示すように縦壁１５Ｃに沿った方向に断続的に誘電体層１８が形成されている。
【００１５】
ここで、第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域(図２中の一点鎖線にて囲まれた領域)が画素を担う画素セルＰＣとなる。更に、図２及び図３に示す如く画素セルＰＣは、第２横壁１５Ｂによって表示セルＣ１（第１放電セル）及び選択セルＣ２（第２放電セル）に区分けされている。表示セルＣ１は、図２及び図３に示されるように、表示ラインを担う一対の行電極Ｘ及びＹと、蛍光体層１６とを含む。一方、選択セルＣ２は、その表示ラインを担う一対の行電極の内の行電極Ｙと、この表示ラインの表示面上方に隣接する表示ラインを担う一対の行電極の内の行電極Ｘと、嵩上げ誘電体層１２と、２次電子放出材料層３０とを含む。なお、表示セルＣ１内では、図２に示すように、行電極Ｘの透明電極Ｘａの一端に形成されている幅広部と、行電極Ｙの透明電極Ｙａの一端に形成されている幅広部とが放電ギャップｇを介して互いに対向して配置されている。一方、選択セルＣ２内においては、この透明電極Ｙａの他端に形成されている幅広部が含まれるが、透明電極Ｘは含まれていない。
【００１６】
また、図３に示す如く、表示面の上下方向(図３では左右方向)において互いに隣接する画素セルＰＣ各々の放電空間は、第１横壁１５Ａ及び誘電体層１７によって遮断されている。ところが、同一の画素セルＰＣに属する表示セルＣ１及び選択セルＣ２各々の放電空間は、図３に示す如き間隙ｒにて連通している。更に、表示面の左右方向において互いに隣接する選択セルＣ２各々の放電空間は、図４に示す如き嵩上げ誘電体層１２及び誘電体層１８によって遮断されているが、表示面の左右方向において互いに隣接する表示セルＣ１各々の放電空間は互いに連通している。
【００１７】
このように、ＰＤＰ５０に形成されている画素セルＰＣ1、1〜ＰＣn、mの各々は、互いにその放電空間が連通している表示セルＣ１及び選択セルＣ２から構成されている。
【００１８】
Ｘ電極ドライバ５１は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｘ1,Ｘ2,Ｘ3,Ｘ4,Ｘ5,・・・・,Ｘn-1及びＸn各々に、各種駆動パルスを印加する。電極ドライバ５３は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｙ1,Ｙ2,Ｙ3,Ｙ4,Ｙ5,・・・・,Ｙn-1及びＹn各々に各種駆動パルスを印加する。アドレスドライバ５５は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の列電極Ｄ1〜Ｄmに画素データパルスを印加する。
【００１９】
駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して如き誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素群として処理し、この１画素群内の各画素に対応した誤差拡散処理画素データに各々、互いに異なる係数値からなるディザ係数を各々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、各画素群では、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。
【００２０】
駆動制御回路５６は、これら誤差拡散処理及びディザ処理により８ビットの画素データを４ビットの多階調化画素データＰＤSに変換し、更に、この多階調化画素データＰＤSを図６に示す如きデータ変換テーブルに従って１５ビットの画素駆動データＧＤに変換する。これにより、８ビットで２５６階調を表現し得る画素データは、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５６は、１画面分の画素駆動データＧＤ1,1〜ＧＤn,m毎に、これら画素駆動データＧＤ1,1〜ＧＤn,m各々を同一ビット桁同士にて分離することにより、画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。駆動制御回路５６は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢにおけるデータビットを１表示ライン分(ｍ個)ずつアドレスドライバ５５に供給する。
【００２１】
図７は、選択消去アドレス法を適用してＰＤＰ５０を階調駆動する際の発光駆動シーケンスを示す図である。
【００２２】
図７に示す発光駆動シーケンスでは、映像信号における各フィールドの表示期間を１５個のサブフィールドＳＦ１〜ＳＦ１５に分割し、各サブフィールドにおいてアドレス行程Ｗ、及びサスティン行程Ｉを実行する。複数のサブフィールドのうちの先頭のサブフィールドＳＦ１ではアドレス行程Ｗに先立ち一斉リセット行程Ｒを実行し、最後尾のサブフィールドＳＦ１５ではサスティン行程Ｉの直後に消去行程Ｅを実行する。更に、アドレス行程Ｗにおいて消去アドレス放電が生じた画素セルについてはサスティン行程Ｉの開始前に補助放電行程ＡＤが設けられている。なお、アドレス行程Ｗが実行される期間がアドレス期間であり、サスティン行程Ｉが実行される期間がサスティン期間である。
【００２３】
先ず、サブフィールドＳＦ１の一斉リセット行程Ｒでは、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して下がり変化の緩やかなリセットパルスＲＰYを発生してＰＤＰ５０の行電極Ｙ1〜Ｙnの各々に同時に印加する。また、かかるリセットパルスＲＰYと同一タイミングにて、Ｘ電極ドライバ５１が、リセットパルスＲＰXを発生してＰＤＰ５０の行電極Ｘ1〜Ｘnの各々に同時に印加する。この間、アドレスドライバ５５は、リセットパルスＲＰDを発生してＰＤＰ５０の列電極Ｄ1〜Ｄmの各々に同時に印加する。これらリセットパルスＲＰD、ＲＰY及びＲＰXの印加に応じて、ＰＤＰ５０の全ての画素セルＰＣ各々の選択セルＣ２内の列電極Ｄ及び行電極Ｙ間においてリセット放電(書込放電)が生起され、この選択セルＣ２内に壁電荷が形成される。そして、リセット放電が図３に示した間隙ｒを介して表示セルＣ１側に移行し、表示セルＣ１内の行電極Ｙ及びＸ間において放電を生起させる。かかる放電移行により、全ての画像セルＰＣの表示セルＣ１内には壁電荷が形成される。
【００２４】
上記した如く、選択消去アドレス法に基づく一斉リセット行程Ｒでは、ＰＤＰ５０の全ての画素セルＰＣの表示セルＣ１内に壁電荷が形成され、これら画素セルＰＣは全て点灯セルモードに初期化される。
【００２５】
次に、サブフィールドＳＦ１〜ＳＦ１５各々のアドレス行程Ｗでは、Ｙ電極ドライバ５３が負極性の電圧Ｖ１を全ての行電極Ｙ1〜Ｙnに印加しつつ、正極性の電圧Ｖ２（Ｖ２＞Ｖ１）を有する走査パルスＳＰを行電極Ｙ2〜Ｙn各々に順次印加して行く。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を０Ｖにさせる。アドレスドライバ５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。つまり、アドレスドライバ５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ1を列電極Ｄ1〜Ｄmに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ2を列電極Ｄ1〜Ｄmに印加して行くのである。正極性の電圧Ｖ２を有する走査パルスＳＰと低電圧（０ボルト）の画素データパルスＤＰとが同時に印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において消去アドレス放電が生起される。そして、消去アドレス放電に伴いその放電が図３に示した間隙ｒを介して表示セルＣ１側に移行し、表示セルＣ１内の行電極Ｙ及びＸ間で放電が生起される。上述した如き選択セルＣ２から表示セルＣ１への放電移行により、表示セルＣ１内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では上記の如き消去アドレス放電は生起されない。よって、上述した如き選択セルＣ２から表示セルＣ１への放電移行も生じないので、表示セルＣ１内の壁電荷の形成状態も現状を維持する。つまり、表示セルＣ１内に壁電荷が存在する場合にはこれがそのまま残留し、存在しない場合には壁電荷のこの壁電荷の非形成状態が維持される。
【００２６】
このように、選択消去アドレス法に基づくアドレス行程Ｗでは、サブフィールドに対応した画素駆動データビット群の各データビットに応じて選択的に画素セルＰＣ各々の選択セルＣ２内に消去アドレス放電を生起させて壁電荷を消去させる。これにより、壁電荷の残留する画素セルＰＣを点灯セルモード、壁電荷が消去された画素セルＰＣを消灯セルモードに設定するのである。
【００２７】
次に、サブフィールドＳＦ１〜ＳＦ１５各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３各々が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互にサスティンパルスＩＰX及びＩＰYを印加する。サスティンパルスＩＰの印加回数は、各サブフィールドＳＦ１〜ＳＦ１５毎に輝度重み付けに対応した回数となっている。サスティンパルスＩＰX及びＩＰYの印加によりサスティン放電が生じ、この放電に伴う発光状態を維持させる。
【００２８】
各サブフィールド内のアドレス行程Ｗにおいて点灯セルに設定された画素セルのみが、その直後のサスティン行程Ｉにて発光を繰り返す。この際、１フィールド内での各サブフィールドＳＦ１〜ＳＦ１５において実施された発光の総数によって中間調の輝度が表現される。
【００２９】
サブフィールドＳＦ１５の消去行程Ｅでは、アドレスドライバ５５が消去パルスＥＰ１を発生してこれを列電極Ｄ1〜Ｄmに印加する。更に、第２サスティンドライバ８は、かかる消去パルスＥＰ１の印加タイミングと同時に消去パルスＥＰ１と逆極性の消去パルスＥＰ２を発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これら消去パルスＥＰ１及びＥＰ２の同時印加により、ＰＤＰ５０における全画素セルＰＣの選択セルＣ２内において消去放電が生起され、全ての画素セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ５０における全ての画素セルが消灯セルになるのである。
【００３０】
消灯セルモードに設定された画素セルＰＣについては、補助放電行程ＡＤが実行される。補助放電行程ＡＤでは、列電極Ｄに正極性の第１補助パルスＡＰ１が印加され、それと同時に行電極Ｙに負極性の第２補助パルスＡＰ２が印加される。第１補助パルスＡＰ１は方形波形のパルスであり、第２補助パルスＡＰ２は緩やかに降下する波形のパルスである。この第１及び第２補助パルスＡＰ１，ＡＰ２の印加によって画素ＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において弱い放電が生じる。
【００３１】
図８は、サブフィールドＳＦｉ（ｉは２〜１５のうちのいずれか）のアドレス行程Ｗにおいて画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において消去アドレス放電が生起された後に補助放電行程ＡＤにおける第１及び第２補助パルスが印加される場合の各パルス及び壁電荷分布状態を示している。サブフィールドＳＦｉの前のサブフィールドＳＦｉ−１のサスティン行程Ｉにおいてる行電極Ｘ，Ｙ間でサスティン放電が生じた後、サブフィールドＳＦｉの開始時点における壁電荷分布状態としては、選択セルＣ２内の列電極Ｄ上には負極性の壁電荷−、行電極Ｙ上には正極性の壁電荷＋が形成される。表示セルＣ１内の行電極Ｘ上には負極性の壁電荷−、行電極Ｙ上には正極性の壁電荷＋が形成される。なお、図８においては壁電荷−は−を有する○マークで示され、壁電荷＋は＋を有する○マークで示されている。サブフィールドＳＦｉのアドレス行程Ｗにおいて低電圧の画素データパルスＤＰが列電極Ｄに印加され、走査パルスＳＰが行電極Ｙに印加される。これにより、選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において消去アドレス放電が生起される。消去アドレス放電に伴いその放電が図３に示した間隙ｒを介して表示セルＣ１側に移行し（図８の矢印Ａ１）、この結果、表示セルＣ１及び選択セルＣ２内各々において行電極Ｙ上には負極性の壁電荷−が形成される。表示セルＣ１の列電極上は正極性の壁電荷＋が形成される。表示セルＣ１の行電極Ｘ，Ｙ間の壁電荷による電位が所定値未満となり、画素セルＰＣは消灯セル状態となる。
【００３２】
その後の補助放電行程ＡＤにおいて第１補助パルスＡＰ１が列電極Ｄに印加され、それと同時に第２補助パルスＡＰ２が行電極Ｙに印加される。よって、画素ＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において弱い放電が生じ、その結果、選択セルＣ２内の列電極Ｄ上には負極性の壁電荷−が形成され、行電極Ｙ上には正極性の壁電荷＋が形成される（図８においては○マーク内にハッチングが施されている壁電荷）。すなわち、選択セルＣ２内の列電極Ｄ及び行電極Ｙの壁電荷の極性が反転する。一方、この時点における表示セルＣ１内の行電極Ｘ及び行電極Ｙにおける壁電荷に変化はない。従って、サブフィールドＳＦｉのサスティン行程ＩにおいてサスティンパルスＩＰX及びＩＰYの印加によっても行電極Ｘ，Ｙ間でサスティン放電は生じることはなく、選択セルＣ２内では誤放電は生じない。
【００３３】
図９は、サブフィールドＳＦｉのアドレス行程Ｗにおいて画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において消去アドレス放電が生起された後に上記の第１及び第２補助パルスが印加されない場合の壁電荷分布状態を示している。サブフィールドＳＦｉのアドレス行程Ｗの終了時点までのパルス印加及び壁電荷分布状態は図８に示したものと同一である。図９の場合には、アドレス行程Ｗの終了後、直ちにサスティン行程に移行し、サブフィールドＳＦｉのサスティン行程Ｉにおいて行電極Ｙに印加されるサスティンパルスＩＰYによって画素ＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において図９に示したように誤放電が生じる可能性がある。誤放電が生じると、その誤放電が図３に示した間隙ｒを介して表示セルＣ１側に移行し（図９の矢印Ａ２）、その結果として表示セルＣ１内の行電極Ｙには正極性の壁電荷＋が形成される。よって、点灯セルとして書込が行われた状態と同じになり、その後、交互に発生するサスティンパルスＩＰX及びＩＰYによってサスティン放電が繰り返される。
【００３４】
これに対し、上記した実施例においては、補助放電行程ＡＤにおいて第１及び第２補助パルスの印加によって選択セルＣ２内の列電極Ｄ及び行電極Ｙの壁電荷の極性が反転して列電極Ｄ上には負極性の壁電荷−が形成され、行電極Ｙ上には正極性の壁電荷＋が形成される。よって、サスティン行程ＩにおいてサスティンパルスＩＰYの印加によって選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において誤放電が生じることが防止される。
【００３５】
なお、上記した実施例では、補助放電行程ＡＤにおいて列電極Ｄに第１補助パルスＡＰ１を印加し、行電極Ｙに第２補助パルスＡＰ２を印加して選択セルＣ２内で弱い補助放電を生じせしめる構成を示したが、補助放電行程ＡＤにおいて第１補助パルスＡＰ１の印加を省略し、行電極Ｙにのみ第２補助パルスＡＰ２を印加して選択セルＣ２内で行電極Ｙと列電極Ｄとの間に弱い補助放電を生じせしめるように構成しても良い。
【００３６】
また、上記した実施例において用いたフィールド及びサブフィールドという単位はＮＴＳＣ方式等のインターレース方式の映像信号を考慮した場合であって、ノンイーターレース方式の映像信号ではフレーム（画面）及びフレームの表示期間の分割期間であるサブフレームに該当する。
【００３７】
以上のように、本発明によれば、アドレス期間において表示パネルの行電極対の一方の行電極に走査パルスを順次印加しつつ走査パルスと同時に画素データに対応した画素データパルスを１表示ラインずつ列電極各々に順次印加して選択セル内にアドレス放電を生起せしめるアドレス手段と、サスティン期間において行電極対を構成する行電極各々に走査パルスとは逆極性のサスティンパルスを印加するサスティン手段と、アドレス期間の終了後でかつサスティン期間の開始前において、行電極対の一方の行電極と列電極間に補助パルスを印加して選択セル内で選択放電とは逆極性の補助放電を生起せしめる補助放電手段と、を備えているので、選択セルと表示セルとを分離したセル構造を有する表示パネルを用いて消灯状態に設定されるべき画素セルの誤放電を防止することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明を適用したプラズマディスプレイ装置の概略構成を示す図である。
【図２】図１の装置中のＰＤＰの構造の一部を表示面側から眺めた平面図である。
【図３】図２に示されるＶ１−Ｖ１線上でのＰＤＰの断面を示す図である。
【図４】図２に示されるＶ２−Ｖ２線上でのＰＤＰの断面を示す図である。
【図５】図２に示されるＷ１−Ｗ１線上でのＰＤＰの断面を示す図である。
【図６】選択消去アドレス法における画素データ変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図７】選択消去アドレス法による駆動時における発光駆動シーケンスの一例を示す図である。
【図８】消去アドレス放電が生起された後、補助放電行程に第１及び第２補助パルスが印加される場合の各パルス及び壁電荷分布状態を示している。
【図９】消去アドレス放電が生起された後、第１及び第２補助パルスが印加されない場合の各パルス及び壁電荷分布状態を示している。
【符号の説明】
【００３９】
５０  ＰＤＰ
５１  Ｘ電極ドライバ
５３  Ｙ電極ドライバ
５５  アドレスドライバ
５６  駆動制御回路
Ｃ１  表示セル
Ｃ２  選択セル
ＰＣ  画素セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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