(57)【要約】【課題】散発的な時間間隔で生じる繰り返しパターンを含んだ信号のビット・レベル測定し、パターン識別する。【解決手段】入力波形信号をビット・ストリーム・シーケンスに変換し、ビット・ストリーム・シーケンスからビットの定義済パターンを識別する。ビット・ストリームから識別されたビットの連続的な定義済パターンを重ねて、重ね合わせパターンを形成し、重ね合わせパターンの各ビットの中央領域を識別して測定を行なう。【選択図】図７
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【特許請求の範囲】
【請求項１】
パターンを識別する方法であって、
入力波形信号をビット・ストリーム・シーケンスに変換するステップと、
上記ビット・ストリーム・シーケンスからビットの定義済パターンを識別するステップと、
上記ビット・ストリームから識別されたビットの連続的な定義済パターンを重ねて、重ね合わせパターンを形成するステップと、
上記重ね合わせパターンの各ビットの中央領域を識別して測定を行なうステップと
を具えたパターン識別方法。
【請求項２】
各ビットの上記中央領域内で電圧測定を行なうステップを更に具えたことを特徴とする請求項１のパターン識別方法。
【請求項３】
上記変換するステップは、
上記入力波形信号からゼロ交差点を見つけ、
一定クロック再生メカニズムを用いてクロックを再生し、
上記クロックから単位インターバル値を識別し、
上記単位インターバル値を用いて、連続的なゼロ交差点の間のビットの数を計算し、
ゼロ交差点の間の中間点での上記入力波形の状態を求め、
上記入力波形の連続的な状態から上記ビット・ストリーム・シーケンスを得る
ことを特徴とする請求項１のパターン識別方法。
【請求項４】
上記定義済パターンを識別するステップは、
上記ビット・ストリーム・シーケンスを文字ストリングに変換し、
上記定義済パターンをパターン・ストリングに変換し、
上記文字ストリング内で複数の上記パターン・ストリングを探し、探した各パターン・ストリングのタイム・スタンプにより相対位置を表し、
上記ビット・ストリーム・シーケンスから上記探したパターン・ストリングを蓄積する
ことを特徴とする請求項１のパターン識別方法。
【請求項５】
上記重ねるステップは、
蓄積された上記探したパターン・ストリングの各々に対する開始クロック回復点を識別し、
上記パターン・ストリングの各々の定義済パターンをヒット・マトリクスにマッピングして、上記重ね合わせパターンを形成する
ことを特徴とする請求項１のパターン識別方法。
【請求項６】
上記中央領域を識別するステップは、
上記重ね合わせパターン内の各ビットの開始及び終了を識別し、
各ビットの上記中央領域に属する上記ヒット・マトリクス内のデータの列を識別し、
上記中央領域内のデータから各ビット用のヒストグラムを作成する
ことを特徴とする請求項１のパターン識別方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、信号の一貫性の試験に関し、特に、繰り返しパターンのパターン識別及びビット・レベルの測定に関する。
【背景技術】
【０００２】
電気規格により定義されたシリアルＡＴＡ−ＩＩ信号（２００４年５月１９日付バージョン１．０）の如きある種の高速シリアル・デジタル信号の一貫性を試験するには、差動電圧測定を条件とする。この測定は、定義済（予め定義した）繰り返しパターンを有する信号により行なう必要がある。この規格で一般に特定されている方法では、測定を実行するために、波形データベース（wfmDB）モードで高帯域オシロスコープを用いる。波形データベース・モードでの取込み手順は、トリガ・イベント後のアナログ入力信号をサンプリングし、このアナログ入力信号の各サンプルをデジタル化してデジタル・データに変換し、これらデジタル・データを波形メモリに集めて、いくつかの取込みの累積である波形を表示する。この波形は、時間及び振幅のみを表示するだけではなく、多数の取込みに渡って特定のサンプルが取り込まれる回数も表示する。波形上の各点の値（トリガ・イベント後の時間及び振幅）が計数され、ヒット強度（一致の度合い）に反映される。しかし、このように特定された方法には、次のようないくつかの限界がある。
【０００３】
・波形データベース・モードでサンプルを累積するのにパターン・トリガが必要なため、取り込んだ信号は同じパターンを有する。しかし、パターン・トリガのデコードにより、入力データの開始及び終了ができず、誤ったトリガの可能性が生じる。この誤ったトリガにより、図１に示すように不正確な「アイ（目）」パターンが生じる。
・さらに、オシロスコープのトリガ帯域幅は、例えば、１．２５Ｇｂｐｓに制限されているので、１．５Ｇｂｐｓ及び３Ｇｂｐｓの帯域幅のシリアルＡＴＡ信号の如き高帯域幅の信号に用いることができない。
・最後に、波形データベース・モードは、５００×２００の如く定義されたデータ・マトリクス分解能に制限されている。３Ｇｂｐｓ信号にとって、単位インターバル（１クロック・サイクル）は、３３３．３３３ピコ秒であるので、２０ビット・パターンの取込みは、約７ナノ秒である。このデータ・マトリクスの水平分解能は、約１３ピコ秒である。シリアルＡＴＡ規格の如き規格は、測定を行なうべき範囲、即ち、各ビットの４５％及び５５％の間であるビットの中央となる各ビットの領域を特定する。よって、３３．３ピコ秒（ビットの４５％及び５５％）に利用できるピークの数は２であるが、これは、正しい電圧レベルを確かめるのに充分ではない。
【０００４】
【特許文献１】特開２００４−２５３１１４号公報
【特許文献２】特開２００３−３０６５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、散発的な時間間隔で生じる繰り返しパターンを含んだ信号のビット・レベル測定及びパターン識別を実施できる一層改善された技術が望まれている。
【課題を解決するための手段】
【０００６】
本発明は、パターンを識別する方法であって；入力波形信号をビット・ストリーム・シーケンスに変換するステップと；ビット・ストリーム・シーケンスからビットの定義済パターンを識別するステップと；  ビット・ストリームから識別されたビットの連続的な定義済パターンを重ねて、重ね合わせパターンを形成するステップと；重ね合わせパターンの各ビットの中央領域を識別して測定を行なうステップとを具えている。
【発明の効果】
【０００７】
よって、本発明は、散発的な時間間隔で受信され、繰り返しパターンを含んだ信号のパターン識別及びビット・レベル測定を実行する方法を提供するものである。文字ストリングを定義済パターン・ストリングと比較して、この文字ストリング内の対応パターンを識別すると共に、識別した各パターンのタイム・スタンプを識別する。識別した各パターンをヒット・マトリクス内で重ね合わせて、識別した総てのパターンの重ね合わせを発生する。識別したパターンの各ビットの中央領域に対応するヒット・マトリクスの列を用いて、各ビット用のヒストグラムを発生し、これにより適切な測定を行なう。
【発明を実施するための最良の形態】
【０００８】
本発明の目的、利点及び新規な特徴は、添付図を参照した以下の詳細な説明から明らかになろう。
【実施例】
【０００９】
ここに説明する本発明の技術により、ユーザは、データの取込みストリームにおけるデータの定義済パターンを識別できる。クロック再生及びスライスのメカニズムを用いて、データ・パターンの識別した部分を互いに重ね合わせる。このメカニズムは、誤った「アイ」パターンの構成を防ぎ、高帯域幅のパターン・トリガを不要とする、即ち、偽のトリガを避けることができる。重ね合わせパターンを充分な数とし、測定は、４ピコ秒までの如きサンプル点分解能を基にする。この測定の中心的なメカニズムでは、取り込んだデータ・ストリーム内の定義済パターンを識別する。
【００１０】
本発明の技術は、以下のステップに分解できる。
（１）取り込んだ波形を１及び０、即ち、ビット・ストリームに変換する。
（２）このビット・ストリームから定義済パターン及びタイム・スタンプを識別する。
（３）ビット・ストリームから識別パターンを重ねるか又は重ね合わせる。
（４）重ね合わさったパターン上の各ビットの中央領域（４５％〜５５％）を識別する。
（５）ビット・ストリーム内のビットの電圧レベル測定を行なう。
【００１１】
次に、図２を参照する。この図２は、取り込んだ波形を１及び０にどの様に変換するかを示している。取り込んだ信号からゼロ交差点を探し、一定クロック再生メカニズムを用いて取込み信号からクロックを再生する。ゼロ交差点は、波形分析モジュールを用いて、５０％レベルでの電圧（差動）波形での立ち上がり傾斜及び立ち下がり傾斜の両方を識別する信号のエッジを示す。エッジ情報を２個の配列に蓄積する（対応させる）。一方の配列がエッジのインデックスを表し、他方の配列がトリガ・イベントに対する対応時間値を表す。定義済データ・レートにより遷移時間間隔に適用された最小二乗フィット・アルゴリズムを用いて、一定クロックの再生を行なう。再生したクロックから、データのユニット・インターバル（１ビットの時間）値を識別する。ノン・リターン・トウ・ゼロ（ＮＲＺ）の場合、単位インターバル値及びゼロ交差点を用いて、２個のゼロ交差の間のビット数を計算する。
【００１２】
Nuber_of_bits=crossing_time_difference/unit_interval
［ビットの数］＝［交差時間差］／［単位インターバル］
となる。この信号は、１及び０を検出するための最小振幅を有する。２個のしきい値電圧を識別できるようにして、信号が最大しきい値を超えた場合に「１」状態となり、信号が最小しきい値より下がった場合に「０」状態になる。一般的には、これら２個のしきい値を用いて、ノイズや、信号内の他の誤った低レベル変動による偽の状態検出を防ぐ。
【００１３】
連続したゼロ交差点の各対の間の中央位置を求め、その電圧レベルが最大しきい値よりも上か、又は最小しきい値よりも下かを判断する。電圧レベルが最大しきい値よりも上の場合、これを「１」状態と識別し、上述の式を用いて、その領域内のビット数を求める。これにより、その「１」の数だけ文字の配列が埋まる。電圧レベルが最小しきい値よりも下の場合、その「０」の数で文字の配列が埋まる。これにより、入力波形のゼロ交差点の総ての対に対して上述の処理が完了する。この結果、「０」及び「１」の文字、即ち、データのビット・ストリームの配列となる。
【００１４】
ビット・ストリームからパターン及びタイム・スタンプを識別するために、パターン確認アルゴリズムは、ビット・ストリームからのコミュニケーション標準に応じて、定義済パターンの位置を見つける。ビット・ストリームをストリーム・ストリングに変換する、即ち、ビット・ストリームを文字ストリングに移行させる。定義済パターンをパターン・ストリングに変換する。パターン・ストリングに対応するストリーム・ストリング内の総てのパターンを探す。このストリーム・ストリング内の識別したパターン位置は、識別したパターン用のタイム・スタンプを表す。本発明によるパターン・マッチングの説明図である図３を参照する。図示の定義済パターン（ユーザ・パターン）は、１及び０の間で変化する２０ビットのストリングを有する。取り込んだビット・ストリーム（２番目に示すストリーム）は、時間配列（時間アレイ）に対応して反復する同じパターンを有する。パターン確認アルゴリズムは、ビット・ストリーム内の定義済パターン及びその位置に対応する文字ストリング内のパターンを識別する。
【００１５】
図４は、本発明によりマトリクス内の多数の識別されたパターンを重ね合わせする際の説明図である。この図４に示すように、マトリクス内の固定長の識別されたパターンの各々を重ねるか又は重ね合わせる。このマトリクスの大きさは、ユーザが形成でき、信号速度に応じて大きくしたり小さくしたりできるので、各ビット内で計数された充分な数のヒットがある。ビット・ストリーム内の識別された各定義済パターンに対して、開始再生点（開始インデックス）から終了クロック再生点（終了インデックス）までの総ての波形データ点を取る。このパターンを（必要により拡大又は縮小して）割り当てマトリクスにマッピングする。マトリクス内の各セルは、そのセルに対するヒットの数（重ね合わせた際の各セルのサンプルの数）を反映するカウンタである。累積した数は、取り込んだ波形信号内のパターンの種々の発生に対する重ね合わせである、即ち、マトリクス上の各データ点の位置を識別し、マトリクスの対応するセル用のヒット・カウンタに１を加算する。これを強調するために、取り込んだサンプルを補間する、即ち、取り込んだサンプルにサイン補間関数を適用する。図５は、完全に重なった又は重ね合わせたパターン・マトリクスを示す。このマトリクスにおいて、パターン用にサンプリングされた値の各々は、３次元ベクトルとして表せる。すなわち、この３次元ベクトルにおいて、Ｘは、０〜４００の如き定義されたレンジ内に目盛られた時間であり、Ｙは、０〜６００の如き定義されたレンジ内に目盛られた電圧であり、Ｚは、マトリクス内の所定のＸ、Ｙセル、即ち、点の数である。
【００１６】
マトリクス発生プロセスにおいて、再生クロックの開始は、マトリクスの第１列である。各パターンの終了は、マトリクスの最終列である。計算したエッジ時間を、再生クロックを用いて補正することにより、マトリクス内の総てのビットの開始及び終了を識別する。次に、各ビットの中央領域（４５％〜５５％）に属する列を識別する。この領域のヒストグラムは、図６に示すように作成される。このヒストグラムは、振幅値（Ｘ）とヒットの数（Ｙ）との関係を表し、この振幅値の範囲は、行なう測定に依存する。この作成したヒストグラムから、シリアルＡＴＡ−ＩＩドキュメントの如き適切な規格に規定されている条件を確認し、ＨＦＴＰ、ＭＦＴＰ、ＬＦＴＰ及びＬＢＰの如き定義済パターン用の必要な総てのパラメータを計算する。これら振幅値は、パターン及び所望測定により決まる。
【００１７】
図７は、上述の処理のデータ流れ図を示す。ステップ１において、波形データを入力し取り込む。ステップ２において、取り込んだ波形データに対して、ゼロ交差を計算し、一定クロック再生方法によりクロックを再生する。ステップ３にて、入力信号用のビット・レートを計算する。ステップ４にて、ゼロ交差点の連続した各対の間のビット数を識別し、１及び０のビット・ストリーム・シーケンスを発生する。ステップ５にて、連続したパターン間に重なりがないビット・ストリーム・シーケンス内の定義済パターンの各場合における開始位置を識別する。ステップ６にて、総ての識別されたパターンを用いて、ヒット・マトリクスを生成する。ステップ７において、ヒット・マトリクスからの各ビットにおける中央領域を識別する。ステップ８において、各中央領域に対する水平ヒストグラムを生成する。ステップ９において、適切な信号規格により規定されているように、必要な電圧レベルを計算する。
【００１８】
上述の技術は、試験手順を自動化できるし、将来の信号規格に発展する新たなパターンにまで拡張できる。
【産業上の利用可能性】
【００１９】
上述の如く、本発明は、高速シリアル・デジタル信号をビット・ストリームに変換し、このビット・ストリーム内の定義済パターン及びタイム・スタンプを識別し、マトリクスのビット・ストリーム内で識別された連続パターンを重ねるか重ね合わせ、マトリクス内の各ビットに対する中央領域を識別し、各ビットの中央領域内の適切な電圧測定を行ってビット・レベルを求めることにより、高速シリアル・デジタル信号内のビット・パターンを識別している。
【図面の簡単な説明】
【００２０】
【図１】従来技術による不適な「アイ（目）」パターンの図である。
【図２】本発明により波形信号を文字ストリングに変換する際の説明図である。
【図３】本発明によるパターン・マッチングの説明図である。
【図４】本発明によりマトリクス内の多数の識別されたパターンを重ね合わせする際の説明図である。
【図５】本発明により重ね合わさったパターン・マトリクスを示す図である。
【図６】本発明により測定用のヒストグラムを発生する際の説明図である。
【図７】本発明によるパターン識別及びビット・レベル測定のステップを説明する流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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