(57)【要約】【課題】パルス幅がプログラマブルコントローラ（ＰＬＣ）のスキャン周期より短いパルス入力信号を、パルスキャッチ回路を使用せず通常入力ポート５０１から取込めるようにして入力回路を汎用化する。【解決手段】外部機器から個別入力回路１００Ｎに入る入力信号６０１は、ホトカプラＰＣ１を経てフィルタ回路３００でノイズ除去され、ＯＮ／ＯＦＦ判定回路４００でＬ／Ｈレベルが判定されて整形され、入力信号のＯＮ／ＯＦＦ情報がポート５０１から図外のＣＰＵによりスキャン周期毎に読取られる。フィルタ回路ではホトカプラのａ点出力のＬ／Ｈに対応し、コンデンサＣ１が抵抗Ｒ２を介して充放電し、ｂ点に遅延したＬ／Ｈ電圧を出す。ここでスイッチＳＷ１、又はＳＷ２を閉に設定するとダイオードＤ１又はＤ２により、Ｃ１の充電又は放電の時間が短縮され、ｂ点電圧のＯＮ（Ｌ）又はＯＦＦ（Ｈ）の時間幅が広がり、ＯＮ又はＯＦＦのパルス入力信号を検出できる。【選択図】        図１
2006133949.tif 000002
【特許請求の範囲】
【請求項１】
制御対象機器側から各入力点別に入力される入力信号のオンオフ情報を所定のスキャン周期で収集し、そのつど、収集したオンオフ情報を用いて該当するアプリケーションプログラムを実行し、この実行の結果として得られる各出力点別のオンオフ信号を、それぞれ該当する各出力点より前記制御対象機器側に送出することにより、前記制御対象機器をシーケンス制御するプログラマブルコントローラであって、
前記入力点ごとに、該入力点に入力された入力信号のオンおよびオフのタイミングを、前記収集の前段階で、共に所定時間、遅延させる性質を持ち、該入力信号に混入しているノイズ等を除去するフィルタ手段を具備するプログラマブルコントローラにおいて、
前記フィルタ手段による前記入力信号のオンのタイミングの遅延を短縮させる第１の遅延短縮手段と、該第１の遅延短縮手段を有効化するか否かを選択設定するための第１の選択設定手段とからなる手段の対、および
前記フィルタ手段による前記入力信号のオフのタイミングの遅延を、前記第１の遅延短縮手段の有効化の有無とは無関係に、短縮させる第２の遅延短縮手段と、該第２の遅延短縮手段を有効化するか否かを選択設定するための第２の選択設定手段とからなる手段の対を、
または、前記２つの手段の対のいずれか一方を備え、
前記第１または第２の遅延短縮手段のいずれか一方の有効化によって、それぞれ前記スキャン周期より短いオンまたはオフの時間幅を持つパルス状の入力信号のオンオフ情報を収集可能とすることを特徴とするプログラマブルコントローラ。
【請求項２】
請求項１に記載のプログラマブルコントローラにおいて、
前記フィルタ手段は、その前段から前記入力信号を、所定値の抵抗と所定値のコンデンサとからなる直列回路に入力し、該コンデンサの出力信号を濾波後の入力信号として後段に与えるものであり、
前記第１、第２の遅延短縮手段は、それぞれ前記の抵抗と並列接続されるべき、互いに逆極性のダイオードからなり、
前記第１、第２の選択設定手段は、それぞれ対応する前記ダイオードの前記並列接続の接続路を操作により開閉する手段からなることを特徴とするプログラマブルコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルコントローラ（以下、ＰＬＣとも略記する）の型式仕様が変わった場合でも入力モジュールを交換せずに柔軟に対応できる、パルスキャッチ機能を持った汎用性の高い入力回路を備えたプログラマブルコントローラに関する。
なお、以下各図において同一の符号は同一もしくは相当部分を示す。
【背景技術】
【０００２】
プログラマブルコントローラ（ＰＬＣ）は、シーケンスプログラムを演算実行してＰＬＣに接続される制御対象機器の自動シーケンス制御を行う装置として知られている。
図６はこの種のＰＬＣのシステム構成例を示すブロック図である。このＰＬＣシステムでは、ＣＰＵモジュール１０が、システムバス６１とベースボード２０内に設けられたバスバッファ回路２１とを介して入力モジュール３０Ａ、出力モジュール３０Ｂ、通信モジュール４０に接続されている。
ここで、入力モジュール３０Ａ、出力モジュール３０Ｂ、通信モジュール４０の台数は制御対象機器に対する入出力点数に応じて定まり、且つ通信モジュール４０は遠隔の制御対象機器が存在する場合に設けられる。
通信モジュール４０にはシリアルの通信線６２を介して通信対応の入力モジュール５０Ａおよび出力モジュール５０Ｂ接続されており、この入力モジュール５０Ａおよび出力モジュール５０Ｂの台数も、通信モジュール４０の一台あたりのそれぞれ遠隔の制御対象機器に対する入出力点数に応じて定まる。
【０００３】
なお、この通信に関わるモジュール４０、５０Ａ、５０Ｂは各種通信方式（ＲＳ２３２Ｃ、ＲＳ４８５、Ｅｔｈｅｒｎｅｔ等）に対応したものが用意されている。
ＣＰＵモジュール１０には、演算処理を行うＣＰＵ１１、システム制御プログラムが格納されたＲＯＭ１２、システム制御用のＲＡＭ１３、アプリケーションのシーケンスプログラムが格納されたプログラムメモリ１４、入出力信号のＯＮ／ＯＦＦの状態データ（ＯＮ／ＯＦＦ情報）を記憶するＲＡＭとしてのデータメモリ１５等が搭載されている。
そして上記データメモリ１５には、入力モジュール３０Ａおよび５０Ａの入力点別の通常の入力信号のＯＮ／ＯＦＦ情報を記憶する入力信号メモリ１５ａ、入力モジュール３０Ａの入力点別のパルス入力信号のＯＮ／ＯＦＦ情報を記憶するパルス入力信号メモリ１５ｂ、出力モジュール３０Ｂおよび５０Ｂの出力点別の出力信号のＯＮ／ＯＦＦ情報を記憶する出力信号メモリ１５ｃの各領域が設けられている。
【０００４】
ここで、パルス入力信号とは、有意な（換言すれば、確実に演算に取り込みたい）ＯＮまたはＯＦＦの情報を持つ短い時間幅（パルス幅）の入力信号で、このＯＮまたはＯＦＦのパルス幅が、ＣＰＵ１１のスキャン周期（つまり、ＣＰＵ１１が入力信号のＯＮ／ＯＦＦ情報を取り込む周期、入力転送周期ともいう）より短い入力信号をいい、通常の入力信号とは、有意なＯＮまたはＯＦＦの時間幅がスキャン周期より長い入力信号をいう。
入力モジュール３０Ａは、本例では８，１６，３２，６４点単位の各入力点別に、制御対象機器のセンサやスイッチ等からの通常入力信号やパルス入力信号のＯＮ／ＯＦＦ情報を取り込むことができる個別入力回路等からなる入力回路３１Ａを備えている。
出力モジュール３０Ｂも、８，１６，３２，６４点単位の各出力点別に、制御対象機器のリレー等へのＯＮ／ＯＦＦ信号を出力できる個別出力回路等からなる出力回路３１Ｂを備えている。
【０００５】
通信モジュール３０は、バスバッファ回路２１を介するバス６１側との通信ポートや、シリアルの通信線６２を介し通信対応の入力モジュール５０Ａおよび同出力モジュール５０Ｂとの通信を行う双方向の通信手段等からなる通信回路４１を備えている。
通信対応の入力モジュール５０Ａは、後述するパルスキャッチ回路を持たない以外は、入力モジュール３０Ａの入力回路３１Ａと同じ構成の入力回路５２Ａと、通信モジュール４０を経てＣＰＵモジュール１０へ転送すべき、入力回路５２Ａへの制御対象機器側からの通常入力信号のＯＮ／ＯＦＦ情報を、通信線６２を介し通信モジュール４０へ送信するための通信回路５１Ａとを備えている。
また、通信対応の出力モジュール５０Ｂは、出力モジュール３０Ｂの出力回路３１Ｂと同じ構成の出力回路５２Ｂと、ＣＰＵモジュール１０から通信モジュール４０を経て転送される、出力回路５２Ｂが制御対象機器側へ送出すべき出力信号のＯＮ／ＯＦＦ情報を、通信モジュール４０から通信線６２を介し受信するための通信回路５１Ｂとを備えている。
【０００６】
ＣＰＵモジュール１０ではＣＰＵ１１が、入力回路３１Ａへの各入力点別の通常入力信号またはパルス入力信号のＯＮ／ＯＦＦ情報、入力回路５２Ａへの各入力点別の通常入力信号のＯＮ／ＯＦＦ情報等（以下、これらを一括して入力データともいう）を取り込む入力データ転送ステップ（イ）と、この入力データを用いアプリケーションプログラムの命令を実行する命令実行ステップ（ロ）と、この命令実行の結果として得られる、出力回路３１Ｂ，５２Ｂの各出力点別の出力信号のＯＮ／ＯＦＦ情報（以下、これらを一括して出力データともいう）を出力回路３１Ｂ，５２Ｂに送る出力データ転送ステップ（ハ）との、３つの大きなステップ（イ）〜（ハ）からなる動作を周期的に繰り返している。なお、この動作のステップ（イ）〜（ハ）の１サイクルにかかる時間（周期）も前記したスキャン周期に相当する。
【０００７】
入力データ転送ステップ（イ）で、ＣＰＵ１１は、入力回路３１Ａ、５２Ａから前記入力データを読出し、データメモリ１５の通常入力信号メモリ１５ａまたはパルス入力信号メモリ１５ｂ内のそれぞれ該当する入力点の領域にコピーする。
命令実行のステップ（ロ）で、ＣＰＵ１１は、プログラムメモリ１４からアプリケーションプログラムを読み出し、その指示内容によって、上記の入力データを用い演算を実行し、演算結果である出力回路３１Ｂ、５２Ｂへの出力データを一旦、データメモリ１５の出力信号メモリ１５ｃ内のそれぞれ該当する出力点の領域に格納する。
出力データ転送ステップ（ハ）で、ＣＰＵ１１は、データメモリ１５の出力信号メモリ１５ｃ内に記憶した上記出力データを読出し、出力回路３１Ｂ、５２Ｂに転送する。これにより出力回路３１Ｂ、５２Ｂは、各出力点別に、転送された出力データに示されるＯＮ／ＯＦＦ情報を持つ出力信号を制御対象機器側へ送出する。
【０００８】
ところで、外部入力機器のＯＮ／ＯＦＦ時間が短かく、入力回路３１Ａに入力する入力信号のパルス幅が前記したＰＬＣのスキャン周期よりも短い場合、ＣＰＵ１１が、前記の入力データ転送ステップ（イ）でこのパルス入力信号のＯＮ／ＯＦＦ情報を読込もうとしたときには、既にそのパルス入力信号が消滅して読込めなくなる場合がある。
これを回避するためには、ＣＰＵ１１が入力データを読出すタイミング（入力転送タイミング、スキャン時点ともいう）まで、パルス入力信号のＯＮ／ＯＦＦ情報を保持していなければならない。このような短い時間のＯＮ／ＯＦＦ情報をその読出し時点まで保持する機能をパルスキャッチ機能と呼ぶ。
図４はこのパルスキャッチ機能を持つ、つまり通常入力信号とパルス入力信号（但し本例では有意なＯＮ情報を持つＯＮパルス）とを取り込むことができる入力回路３１Ａにおける、１入力点分の入力回路としての個別入力回路１００の構成例を示す。
【０００９】
なお、通信対応入力モジュール５０Ａ内の入力回路５２Ａの個別入力回路は、図４の個別入力回路１００内の入力インタフェース回路５００（以下、インタフェースをｉ／ｆとも略記する）からパルスキャッチ回路５０２を取り除いた構成となっている。
図４に示すように、この個別入力回路１００は入力信号絶縁回路２００、フィルタ回路３００、ＯＮ／ＯＦＦ判定回路４００、入力ｉ／ｆ回路５００を備えている。ここで、入力信号絶縁回路２００は、入力信号６０１の発生源である図外の制御対象機器のセンサ、スイッチ等のＯＮ／ＯＦＦと共に断続して流入する電流を、入力インピーダンス素子Ｚ１を介し所定レベルに制限してホトカプラＰＣ１の双方向ホトダイオードＰＤに流し、このホトダイオードＰＤのＯＮ／ＯＦＦ電流に合わせてＯＮ／ＯＦＦするホトカプラＰＣ１のホトトランジスタＰＴｒを介し、入力信号６０１を電位絶縁して次段に伝える。
【００１０】
次段のフィルタ回路３００は、配線からの誘導ノイズ等に基づく誤入力を防ぐ目的で入力信号に含まれる高周波成分を除去するために設けられており、ホトトランジスタＰＴｒのコレクタとＰＬＣ側の直流電源Ｖｃｃとの間に挿入された負荷抵抗Ｒ１と、ホトトランジスタＰＴｒのＯＮ／ＯＦＦによって負荷抵抗Ｒ１の下端ａ点に生ずるＬｏｗレベルとＨｉｇｈレベル（以下“Ｌ”／“Ｈ”と略記する）の電圧を入力として抵抗Ｒ２を介し充放電するコンデンサＣ１とによって構成されている。そしてコンデンサＣ１は、その下端ｂ点にノイズ成分が除かれ、且つほぼ時定数Ｒ２・Ｃ１（但しＲ１≪Ｒ２とする）で定まる時間分遅延された“Ｌ”（ＯＮ）／“Ｈ”（ＯＦＦ）の電圧を生成する。
ＯＮ／ＯＦＦ判定回路４００は、コンデンサＣ１の下端ｂ点の電圧を監視して、その“Ｌ”／Ｈ”を判定し、ｃ点に整形されたそれぞれＨ”（ＯＮ）／“Ｌ”（ＯＦＦ）の波形を出力するヒステリシス付のコンパレータを構成している。
【００１１】
即ち、本判定回路４００はオペアンプＯＰ１、オペアンプＯＰ１の出力点のｃ点と直流電源Ｖｃｃとの間に挿入された負荷抵抗Ｒ３、ｃ点とＰＬＣ側の基準電源Ｖｒｅｆとの間に設けられた分圧抵抗Ｒ４、Ｒ５からなり、オペアンプＯＰ１の（−）入力端子には前段の出力電圧であるｂ点電圧が、同じく（＋）入力端子には分圧抵抗Ｒ４、Ｒ５の分圧点ｄの電位がそれぞれ入力されている。
次に入力ｉ／ｆ回路５００は、入力ポート５０１、パルスキャッチ回路５０２、アドレスデコーダ兼制御回路５０５からなる。ここで、入力ポート５０１はｃ点電圧を直接、入力とし、制御回路５０５からの制御信号５０５ａにより通常入力信号としてシステムバス６１に含まれるデータバスＤＢ側に出力する。
パルスキャッチ回路５０２は、ｃ点に現れるＯＮのパルス電圧を入力して保持するフリップフロップ（Ｆ／Ｆとも略記する）５０３と、Ｆ／Ｆ５０３の出力、つまりパルス入力信号であるｅ点電圧を、制御回路５０５からの制御信号５０５ｂによってデータバスＤＢ側に出力するパルスキャッチポート５０４とからなる。
【００１２】
また、アドレスデコーダ兼制御回路５０５は、システムバス６１に含まれるアドレスバスＡＢ上のアドレス信号と、同じくシステムバス６１に含まれる制御信号ＣＴＬとをデコードし、ＣＰＵ１１のデータ転送時における通常入力信号やパルス入力信号の読込のタイミング（スキャン時点）に、それぞれ入力ポート５０１やパルスキャッチポート５０４をＯＮさせる前記の制御信号５０５ａや５０５ｂを出力したり、ＣＰＵ１１からパルス入力信号の読出しが終了した旨の信号を得て、Ｆ／Ｆ５０３をリセットさせる入力読出済信号５０５ｃを出力する。
なお、以上述べた入力ｉ／ｆ回路５００は、本例では当該の入力回路３１Ａの全入力点分を合わせてゲートアレイにより構成されている。
図５は図４の動作説明用のタイムチャートの例を示す。図５において、（１）は、この例では有意なＯＮパルスＰＬＳ１と無視できるＯＦＦパルスＰＬＳ２とを含む、入力信号６０１、（２）は入力ポート５０１の入力部、つまりＯＮ／ＯＦＦ判定回路４００の出力点ｃに現れる信号、（３）は入力ポート５０１から読込まれ、ＣＰＵモジュール１０内の通常入力信号メモリ１５ａに格納される信号データ、（４）はパルスキャッチポート５０４の入力部、つまりＦ／Ｆ５０３の出力点ｅに現れる信号、（５）はパルスキャッチポート５０４から読込まれ、ＣＰＵモジュール１０内のパルス入力信号メモリ１５ｂに格納される信号データをそれぞれ示す。またｔｓ１〜ｔｓ５は、ＣＰＵ１１によるスキャン周期Ｔｓ毎の入力転送のタイミング（スキャン時点）を表す。
【００１３】
次に、図４を参照しつつ図５を説明する。図５，（１）の入力信号６０１に対してフィルタ回路３００は、前述のように主に抵抗Ｒ２、コンデンサＣ１に基づく遅延作用を持つため、ＯＮ／ＯＦＦ判定回路４００の出力（ｃ点電圧）、従って入力ポート５０１の入力部には入力信号６０１を所定時間分、遅延させた図５，（２）の信号が現れる。
入力ポート５０１からは図５，（２）の信号がスキャン周期Ｔｓ毎の入力転送タイミング（スキャン時点）ｔｓ１，ｔｓ２，ｔｓ３，・・・，ｔｓ５における、入力ポート５０１をＯＮとするさらに微細なタイミングで読み取られるが、本例ではタイミングｔｓ１，ｔｓ２，ｔｓ３ではＯＦＦ状態、タイミングｔｓ４，ｔｓ５でＯＮ状態として読み取られ、通常入力信号メモリ１５ａには図５，（３）に示すようにタイミングｔｓ４以降にＯＮ状態を示すデータが格納される。
【００１４】
一方、パルスキャッチ回路５０２内のＦ／Ｆ５０３は、その入力となる図５，（２）の信号（ｃ点電圧）の立ち上がりでセットされ、その後の入力転送タイミングにおける、さらに細かいタイミングにおいて、ＣＰＵ１１による入力ポート５０１およびパルスキャッチポート５０４からのそれぞれの信号読出しがなされ、このとき入力ポート５０１から読出される図５，（２）の信号がＯＦＦ（“Ｌ”）であれば、その後の細かいタイミングにおけるＣＰＵ１１の指示に基づく制御回路５０５からの入力読出済信号５０５ｃによってリセットされる。
これにより、Ｆ／Ｆ５０３の出力であるｅ点電圧、つまり図５，（４）のパルスキャッチポート５０４の入力部の信号は、ＯＮパルスＰＬＳ１の立ち上がりが遅延した時点に相当する時点ｔ１１でＯＮとなり、その後の直近の入力転送タイミングｔｓ２にＯＦＦとなる。次に時点ｔ３１で再びＯＮとなるが、その後の入力転送タイミングｔｓ４，ｔｓ５においては図５，（２）の信号がいずれもＯＮであるため、Ｆ／Ｆ５０３はリセットされず、ＯＦＦパルスＰＬＳ２は無視されてｅ点電圧はＯＮのままになる。
【００１５】
入力転送タイミングにおける、さらに細かいタイミングにおいてＣＰＵ１１は入力ポート５０１に代わり、パルスキャッチポート５０４をＯＮさせて、Ｆ／Ｆ５０３の出力のｅ点電圧、つまり図５，（４）の信号を読出す。この読出しの結果、パルス入力信号メモリ１５ｂに格納されるデータは図５，（５）のように、入力転送タイミングのｔｓ２にＯＮ、ｔｓ３にＯＦＦ、ｔｓ４にＯＮとなり、タイミングのｔｓ５ではＯＮのままになる。
なお、特許文献１には同一の入力端子からの信号をパルスキャッチ用リレー及び通常入力用リレーの双方に取り込むことができるようにしたプログラマブルコントローラが開示されている。
【特許文献１】特開平５―２８９７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、上述した従来の個別入力回路１００は、ＣＰＵの入力転送タイミングにおいて、短時間に入力ポート５０１との切換えを必要とするパルスキャッチポート５０４や、パルスキャッチポート５０４からのデータ読出し後に直ちにリセットを必要とするフリップフロップ５０３を有するパルスキャッチ回路５０２を持っている。
このため従来の個別入力回路１００は、通信に時間が掛かる通信対応入力モジュール５０Ａの入力回路５２Ａには用いることができず、ＰＬＣのＣＰＵと直接、バス接続される入力モジュール３０Ａの入力回路３１Ａ上でしか個別入力回路１００、従ってそのパルスキヤツチ機能を利用できなかった。
しかも、バス６１等の仕様がＰＬＣの型式により異なるため、入力ｉ／ｆ回路５００のパルスキヤツチ回路５０２等を構成するゲートアレイがＰＬＣの型式毎の専用回路となり、ＰＬＣのコスト増の一因にもなっていた。
【００１７】
また通常の入力ポート５０１とパルスキャッチポート５０４が異なるアドレスに割り振られるため、アプリケーションプログラムの作成時にも十分な注意が必要であった。
本発明は上述の問題を解消し、パルスキヤツチ機能をバスに直接接続される入力モジュールのみならず通信対応入力モジュールにも持たせることができ、ＰＬＣの型式によらず汎用性が高く且つ構造が簡単な入力回路を持つプログラマブルコントローラを提供することを課題とする。
【課題を解決するための手段】
【００１８】
前記の課題を解決するために請求項１のプログラマブルコントローラは、
制御対象機器側から（入力モジュール３０Ａ、５０Ａ上の入力回路３１Ｎ内の）各入力点別に入力される入力信号（６０１）のオンオフ情報を（ＣＰＵ１１により、入力ポート５０１を介し）所定のスキャン周期（Ｔｓ）で収集し、そのつど、収集したオンオフ情報を用いて該当するアプリケーションプログラムを実行し、この実行の結果として得られる各出力点別のオンオフ信号を、それぞれ（出力モジュール３０Ｂ、５０Ｂ上の）該当する各出力点より前記制御対象機器側に送出することにより、前記制御対象機器をシーケンス制御するプログラマブルコントローラであって、
前記入力点ごとに、該入力点に入力された入力信号のオンおよびオフのタイミングを、前記収集の前段階で、共に所定時間、遅延させる性質を持ち、該入力信号に混入しているノイズ等を除去するフィルタ手段（フィルタ回路３００）を具備するプログラマブルコントローラにおいて、
（個別入力回路１００Ｎ内に、）前記フィルタ手段による前記入力信号のオンのタイミングの遅延を短縮させる第１の遅延短縮手段と、該第１の遅延短縮手段を有効化するか否かを選択設定するための第１の選択設定手段とからなる手段の対、および
前記フィルタ手段による前記入力信号のオフのタイミングの遅延を、前記第１の遅延短縮手段の有効化の有無とは無関係に、短縮させる第２の遅延短縮手段と、該第２の遅延短縮手段を有効化するか否かを選択設定するための第２の選択設定手段とからなる手段の対を（ＯＮ／ＯＦＦ遅延短縮切換回路３０１などとして）、
または、前記２つの手段の対のいずれか一方を備え、
前記第１または第２の遅延短縮手段のいずれか一方の有効化によって、それぞれ前記スキャン周期より短いオンまたはオフの時間幅を持つパルス状の入力信号（ＯＮパルスＰＬＳ１またはＯＦＦパルスＰＬＳ２）のオンオフ情報を収集可能とする。
【００１９】
また請求項２のプログラマブルコントローラは、請求項１に記載のプログラマブルコントローラにおいて、
前記フィルタ手段は、その前段（ホトカプラＰＣ１など）から前記入力信号を、所定値の抵抗（Ｒ２）と所定値のコンデンサ（Ｃ１）とからなる直列回路に入力し、該コンデンサの（ｂ点の）出力信号を濾波後の入力信号として後段（ＯＮ／ＯＦＦ判定回路４００など）に与えるものであり、
前記第１、第２の遅延短縮手段は、それぞれ前記の抵抗と並列接続されるべき、互いに逆極性のダイオード（ＯＮ遅延短縮用ダイオードＤ１、ＯＦＦ遅延短縮用ダイオードＤ２）からなり、
前記第１、第２の選択設定手段は、それぞれ対応する前記ダイオードの前記並列接続の接続路を操作により開閉する手段（ＯＮ遅延短縮用スイッチＳＷ１、ＯＦＦ遅延短縮用スイッチＳＷ２）からなるようにする。
【００２０】
即ち、本発明の作用は、ＯＮまたはＯＦＦの時間幅がＰＬＣのスキャン周期より短いパルス状の入力信号のＯＮ／ＯＦＦ情報をパルスキャッチ回路を使用せずに通常の入力ポートから取り込むことができるように、入力信号の入力点別の入力回路である個別入力回路に、入力信号に混入しているノイズ等を取り除く目的で設けられている抵抗・コンデンサの直列回路からなるフィルタ回路の、前記抵抗（時限抵抗という）Ｒ２と並列にＯＮ／ＯＦＦ遅延短縮切換回路３０１を設け、フィルタ回路を通過したパルス入力信号のパルス幅をスキャン周期より広げ得るようにするものである。
前記フィルタ回路は入力信号のＯＮおよびＯＦＦのタイミングを遅延させる性質があるが、ＯＮ／ＯＦＦ遅延短縮切換回路３０１は、フィルタ回路のコンデンサの充電時または放電時にフィルタの時限抵抗Ｒ２を短絡するための、それぞれ互いに逆極性のダイオードＤ１，Ｄ２と、この各ダイオードの接続路を開閉してそれぞれのダイオードを使用するか否かを選択設定するスイッチＳＷ１．ＳＷ２とからなり、このスイッチの選択設定に応じて前記フィルタ回路による入力信号のＯＮまたはＯＦＦのタイミングの遅延を短縮し、結果として後段にＯＮまたはＯＦＦの時間幅が広がったパルス入力信号に対応する信号を伝えるものである。
【発明の効果】
【００２１】
本発明によれば、ＰＬＣの入力点別に設けられた入力信号の個別入力回路に、入力信号に混入しているノイズ等を取り除く目的で設けられ、入力信号のＯＮおよびＯＦＦのタイミングを遅延させる性質を持つフィルタ回路の遅延時間を定める抵抗と並列に、フィルタ回路による入力信号のＯＮまたはＯＦＦのタイミングの遅延を短縮するための、それぞれ互いに逆極性のダイオードＤ１，Ｄ２と、それぞれのダイオードをを使用するか否かを選択するスイッチＳＷ１，ＳＷ２とを設け、スイッチＳＷ１．ＳＷ２の選択設定に応じて、ＯＮまたはＯＦＦのパルス幅がＰＬＣのスキャン周期より短いパルス入力信号のパルス幅を、フィルタ回路の出力部でスキャン周期より広げるようにし、パルス入力信号のＯＮ／ＯＦＦ情報をパルスキャッチ回路を使用せずに通常の入力ポートから取り込むことができるようにしたので、
ＰＬＣの入力回路を簡単、且つ汎用的に構成でき、ＰＬＣの型式仕様が変わった場合でも入力モジュールを交換することなく共通の入力モジュールで、パルス入力信号のＯＮ／ＯＦＦ情報を取り込むことができる。
【００２２】
また、パルスキャッチ機能が、通信回路に依存することなく個別入力回路内のフィルタ回路部分のみで実現できるため、ＰＬＣのＣＰＵと直接、バス接続されない通信対応入力モジュールにおいてもパルスキャッチ機能を実現することができる。
【発明を実施するための最良の形態】
【００２３】
図３は本発明の一実施例としてのＰＬＣのシステム構成図である。図３においては図６のシステム構成に対し、ＣＰＵモジュール１０のデータメモリ１５内におけるパルス入力信号メモリ１５ｂが省略され、入力モジュール３０Ａおよび通信対応入力モジュール５０Ａにおける入力回路３１Ａおよび５２Ａが共に入力回路３１Ｎに置き換わっている。
図１は本発明の入力回路３１Ｎにおける個別入力回路１００Ｎの構成の一実施例を示す回路図である。図１においては図４の従来の個別入力回路１００に対し、フィルタ回路３００の抵抗Ｒ２に並列に、ＯＮ／ＯＦＦ遅延短縮切換回路３０１が新設され、また入力ｉ／ｆ回路５００が５００Ｎに置き換わって、パルスキャッチ回路５０２が省略されている。
このフィルタ回路３００においては、前述のようにＲ１≪Ｒ２に選ばれており、コンデンサＣ１の充放電の時定数は、ほぼＲ２・Ｃ１で与えられるが、本発明においては、この時定数を従来の図４の場合よりも十分大きくするようにしている。
【００２４】
そして、ＯＮ／ＯＦＦ遅延短縮切換回路３０１は、コンデンサＣ１の充電時のみ抵抗Ｒ２を短絡してフィルタ回路３００の出力のＯＮの遅延を早めるための、ダイオードＤ１とそれを使用するか否かを選択するスイッチＳＷ１との直列回路、並びに同じくコンデンサＣ１の放電時のみ抵抗Ｒ２を短絡してフィルタ回路３００の出力のＯＦＦの遅延を早めるための、ダイオードＤ２とそれを使用するか否かを選択するスイッチＳＷ２との直列回路を抵抗Ｒ２と並列に備えている。
こうして、ＯＮ遅延短縮用スイッチＳＷ１をＯＮ（ＳＷ２はＯＦＦ）すること、あるいはＯＦＦ遅延短縮用スイッチＳＷ２をＯＮ（ＳＷ１はＯＦＦ）することにより、入力信号６０１に含まれるＯＮパルス、あるいはＯＦＦパルスの時間幅を、それぞれ、入力ポート５０１の入力部（つまりｃ点）においてＣＰＵ１１のスキャン周期Ｔｓより大きくし、通常の入力ポート５０１からでもこのＯＮパルス、あるいはＯＦＦパルスのＯＮ／ＯＦＦ情報を読込めるようにしている。
【００２５】
図２は図１の動作説明用のタイムチャートの一実施例を示す。図２において、（１）は時点ｔ１１〜ｔ２１の間をＯＮ期間とするＯＮパルス信号ＰＬＳ１と、時点ｔ７１〜ｔ７２の間をＯＦＦ期間とするＯＦＦパルス信号ＰＬＳ２とを含む入力信号６０１、（２）の1)〜4)は、スイッチＳＷ１，ＳＷ２をそれぞれＯＮ，ＯＦＦ設定する４つの設定の各組合わせ毎の入力ポート５０１入力部、つまりＯＮ／ＯＦＦ判定回路４００の出力点ｃに現れる信号、（３）の1)〜4)は、（２）の1)〜4)のそれぞれのスイッチ設定条件に対応して入力ポート５０１から読込まれ、ＣＰＵモジュール１０内の通常入力信号メモリ１５ａに格納される信号データである。
ここで、1)はスイッチＳＷ１：ＯＮ、ＳＷ２：ＯＦＦ（入力信号６０１のＯＮ側は遅延せず、ＯＦＦ側のみ遅延）の条件で、例えば入力信号６０１のＯＮ／ＯＦＦ頻度が比較的低く（数十スキャンに一度程度）、一時的にＯＮする信号（ＯＮパルス）を有意として確実に演算に取り込みたい場合に設定される。
【００２６】
2)はスイッチＳＷ１：ＯＦＦ、ＳＷ２：ＯＮ（入力信号６０１のＯＦＦ側は遅延せず、ＯＮ側のみ遅延）の条件で、例えば入力信号６０１のＯＮ／ＯＦＦ頻度が比較的低く（数十スキャンに一度程度）、一時的にＯＦＦする信号（ＯＦＦパルス）を有意として確実に演算に取り込みたい場合に設定される。
3)はスイッチＳＷ１：ＯＦＦ、ＳＷ２：ＯＦＦ（入力信号６０１のＯＮ側，ＯＦＦ側共遅延）の条件で、例えば入力信号６０１のＯＮ／ＯＦＦ頻度が比較的高く（数スキャンに一度程度）、かつ入力用配線が長い等の理由でノイズの影響を受けやすい場合に設定される。
また、4)はスイッチＳＷ１：ＯＮ、ＳＷ２：ＯＮ（入力信号６０１のＯＮ側，ＯＦＦ側共遅延なし）の条件で、例えば入力信号６０１のＯＮ／ＯＦＦ頻度が比較的高く（数スキャンに一度程度）、かつ入力信号に対しての演算結果を早く出したい場合に設定される。
【００２７】
なお、図２において、ｔｓ１，ｔｓ２，・・・，ｔｓ１０はＣＰＵ１１の入力転送タイミング（スキャン時点）であり、ＴｓはＣＰＵ１１のスキャン周期である。このスキャン周期Ｔｓの実時間は従来と変わりないが、図２では動作説明の都合上、周期Ｔｓの間隔を従来の図５のタイムチャートより狭く表現している。
次に、図１を参照しつつ、図２を1)〜4)のそれぞれのスイッチ設定条件ごとに説明する。
〔1)〕スイッチＳＷ１：ＯＮ、ＳＷ２：ＯＦＦ（ＯＦＦ側遅延）の設定条件：
（１）の入力信号６０１における、時点ｔ１１にＯＮ、時点ｔ２１にＯＦＦとなるＯＮパルスＰＬＳ１は、（２）の入力ポート５０１入力部（ｃ点電圧）としては、1)の信号波形のように時点ｔ１１にＯＮ、時点ｔ３２に遅延してＯＦＦとなる広幅の信号となって、確実にスキャン可能になる。そしてＣＰＵモジュール１０の通常入力信号メモリ１５ａには（３）の1)の信号波形のように、スキャン時点ｔｓ２〜ｔｓ４の間、ＯＮのデータが書き込まれる。
【００２８】
また、（１）の入力信号６０１における、時点ｔ４１にＯＮとなったのち時点ｔ７１〜ｔ７２の間パルス状にＯＦＦする、ＯＦＦパルスＰＬＳ２を含む波形は、（２）の1)の信号波形ではＯＦＦパルスは現れず、時点ｔ４１以降ＯＮのままになる波形となり、通常入力信号メモリ１５ａには（３）の1)の信号波形のように、スキャン時点ｔｓ５以降、ＯＮのままのデータが書き込まれる。
〔2)〕スイッチＳＷ１：ＯＦＦ、ＳＷ２：ＯＮ（オン側遅延）の設定条件：
（１）の入力信号６０１内における、ＯＮパルスＰＬＳ１は、（２）の2)の信号波形では消滅する。他方、（１）の入力信号６０１内における、時点ｔ４１以降のＯＦＦパルスＰＬＳ２を含む波形部分では、時点ｔ４１にＯＮとなる入力信号６０１に対応して（２）の2)の信号は遅延後の時点ｔ６１にＯＮとなる。また（１）の入力信号６０１内のＯＦＦパルスＰＬＳ２が時点ｔ７１でＯＦＦすると、（２）の2)の信号は同時点ｔ７１でＯＦＦする。次に前記ＯＦＦパルスＰＬＳ２が時点ｔ７２でＯＮすると、（２）の2)の信号は遅延後の時点ｔ９１にＯＮとなる。
【００２９】
こうして（１）の入力信号６０１内におけるＯＦＦパルスの期間ｔ７１〜ｔ７２は、（２）の2)の信号においては時点ｔ７１〜ｔ９１の間ＯＦＦとなる広幅の信号となって、確実にスキャン可能となる。即ち、通常入力信号メモリ１５ａのデータは、（３）の2)の信号波形のようにスキャン時点ｔｓ７において（２）の2)の信号のＯＮを検出してＯＮとなったのち、次のスキャン時点ｔｓ８，ｔｓ９において（２）の2)の信号のＯＦＦを検出してＯＦＦとなる。そして次のスキャン時点ｔｓ１０において、再び（２）の2)の信号のＯＮを検出してＯＮとなる。
〔3)〕スイッチＳＷ１：ＯＦＦ、ＳＷ２：ＯＦＦ（オン／オフ共遅延）の設定条件：
この場合、（２）の3)の信号波形は、（１）の入力信号６０１の波形全体を一様に遅延した波形となる。このため本例では、スキャン時点に入力信号６０１内のＯＮパルスＰＬＳ１に対応する信号は検出されず、通常入力信号メモリ１５ａのデータは、（３）の3)の信号波形のようにスキャン時点ｔｓ７〜ｔｓ９の間にＯＮ、ｔｓ９〜ｔｓ１０の間にＯＦＦとなったのち、ｔｓ１０で再びＯＮとなる。
【００３０】
〔4)〕スイッチＳＷ１：ＯＮ、ＳＷ２：ＯＮ（オン／オフ共遅延なし）の設定条件：
この場合、（２）の4)の信号波形は、（１）の入力信号６０１とほぼ同位相で同形状の波形となる。このため本例では、入力信号６０１内のＯＦＦパルスＰＬＳ２はスキャン時点には検出されず、ＯＮパルスＰＬＳ１は偶然に検出されるタイミングとなっている。
これにより、通常入力信号メモリ１５ａのデータは、（３）の4)の信号波形のようにスキャン時点ｔｓ２〜ｔｓ３の間にＯＮ、ｔｓ３〜ｔｓ５の間にＯＦＦとなり、ｔｓ５以降にＯＮのままとなる。
なお、図１は１入力点分の個別入力回路の図であるが、入力回路３１Ｎは実際は複数の個別入力回路１００Ｎを有しているため、１入力点単位で希望するスイッチ設定条件、従ってフィルタ波形を選択することができる。
【００３１】
また、入力機器の要求仕様が予め確定している場合には、時間短縮用ダイオードＤ１またはＤ２の実装方向を限定させ、時間短縮用スイッチＳＷ１またはＳＷ２をプリント基板上のパターン配線により専用化することも可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施例としてのＰＬＣの個別入力回路の構成を示す回路図
【図２】同じく図１の動作説明用のタイムチャート
【図３】同じくＰＬＣのシステム構成を示すブロック図
【図４】従来のＰＬＣの個別入力回路の構成例を示す回路図
【図５】図４の動作説明用のタイムチャート
【図６】従来のＰＬＣのシステム構成例を示すブロック図
【符号の説明】
【００３３】
１０                ＣＰＵモジュール
１１                ＣＰＵ
１４                プログラムメモリ
１５                データメモリ
１５ａ              通常入力信号メモリ
１５ｃ              出力信号メモリ
２０                ベースポード
３０Ａ              入力モジュール
３０Ｂ              出力モジュール
３１Ｎ              入力回路
４０                通信モジュール
５０Ａ              通信対応入力モジュール
５０Ｂ              通信対応出力モジュール
６１                システムバス
６２                シリアル通信線
１００Ｎ            個別入力回路
２００              入力信号絶縁回路
３００              フイルタ回路
３０１              ＯＮ／ＯＦＦ遅延短縮切換回路
４００              ＯＮ／ＯＦＦ判定回路
５００Ｎ            入力ｉ／ｆ回路
５０１              入力ポート
５０５              アドレスデコーダ兼制御回路
６０１              入力信号
ＰＣ１              ホトカプラ
ＰＴｒ              ホトトランジスタ
Ｒ１                ホトトランジスタの負荷抵抗
Ｒ２                フィルタの抵抗
Ｃ１                フィルタのコンデンサ
Ｄ１                ＯＮ遅延短縮用ダイオード
Ｄ１                ＯＦＦ遅延短縮用ダイオード
ＳＷ１              ＯＮ遅延短縮用スイッチ
ＳＷ２              ＯＦＦ遅延短縮用スイッチ
ＰＬＳ１            ＯＮパルス
ＰＬＳ２            ＯＦＦパルス
Ｔｓ                スキャン周期
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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