(57)【要約】【課題】  スイッチのオン時及びオフ時における高周波信号の漏洩を低減することができる半導体装置を提供する。【解決手段】  半導体スイッチは、Ｐウェルに形成されるｎ型拡散層であるソース及びドレインを有するｎ型ＭＯＳＦＥＴ１ａにおいて、ソース２１及びドレイン２２のそれぞれに接続された抵抗３１、３２を有する。このゲートオフ時に、抵抗３１、３２の接点に正電圧を印加し、ソース２１及びドレイン２２とウェルとのＰＮ接合を逆バイアスとする。ゲートオン時には、抵抗３１、３２の接点を０Ｖに固定する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型のウェルに形成される第２導電型のソース及びドレインを有する半導体装置において、
ゲートオフ時に、前記ソース及びドレインに対し、前記ウェルとの間で逆方向となる電位を印加する半導体装置。
【請求項２】
前記ソース及びドレインのそれぞれに接続された抵抗部材を有し、
前記ゲートをオンするときは、前記抵抗部材の接点の電位を０Ｖに固定し、
前記ゲートをオフするときは、前記抵抗部材の接点に前記逆方向電位を印加する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲートのオン・オフを制御するゲート制御信号を入力するゲート制御端子と、
前記抵抗部材の接点に印加するインピーダンス制御信号を入力するインピーダンス制御端子とを有する
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ゲートのオン・オフを制御するゲート制御信号を入力するゲート制御端子と、
前記ゲート制御端子に接続されたインバータとを有し、
前記抵抗部材の接点に印加するインピーダンス制御信号を、前記インバータを介した前記ゲート制御信号とする
ことを特徴とする請求項２記載の半導体装置。
【請求項５】
前記抵抗部材のインピーダンスは、前記ゲートオフ時のインピーダンスより大きい
ことを特徴とする請求項１記載の半導体装置。
【請求項６】
エンハンスメント型のＭＯＳＦＥＴであって、高周波スイッチとして機能する
ことを特徴とする請求項１記載の半導体装置。
【請求項７】
第１導電型のウェルに形成される第２導電型のソース及びドレインを有するスイッチ用トランジスタと、
第３導電型のウェルに形成される第４導電型のソース及びドレインを有するシャント用トランジスタとを有し、
前記スイッチ用トランジスタは、ゲートオンすることで入力信号を出力し、
前記シャント用トランジスタは、前記スイッチ用トランジスタの出力側に接続され、前記スイッチ用トランジスタのゲートオン時にゲートオフするものであって、当該ゲートオフ時に、前記ソース及びドレインに対し、前記ウェルとの間で逆方向となる電位を印加する半導体装置。
【請求項８】
前記シャント用トランジスタの前記ソース及びドレインのそれぞれに接続された第１抵抗部材を有し、
前記スイッチ用トランジスタのゲートをオンするときには、前記シャント用トランジスタの前記ソース及びドレインに接続された前記第１抵抗部材の第１接点に前記逆方向電位を印加すると共に前記シャント用トランジスタのゲートをオフする
ことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記スイッチ用トランジスタの前記ソース及びドレインのそれぞれに接続された第２抵抗部材を有し、
前記スイッチ用トランジスタのゲートをオフするときには、前記シャント用トランジスタの前記ソース及びドレインに接続された前記第２抵抗部材の第２接点に前記逆方向電位を印加すると共に前記シャント用トランジスタのゲートをオンする
ことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記スイッチ用トランジスタ及びシャント用トランジスタは、同一導電型のトランジスタであって、
前記スイッチ用トランジスタのゲートのオン・オフを制御すると共に前記シャント用トランジスタの前記第１接点の電位を制御する制御信号を入力する制御端子を有する
ことを特徴とする請求項７記載の半導体装置。
【請求項１１】
前記制御端子に接続されたインバータを有し、
前記インバータを介した前記制御信号により、前記シャント用トランジスタのゲートのオン・オフを制御すると共に前記スイッチ用トランジスタの前記第２接点の電位を制御する
ことを特徴とする請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号の切り替えのための半導体スイッチに好適な半導体装置に関する。
【背景技術】
【０００２】
従来、高周波信号の切り替えのためのスイッチとして次のようなものがある。例えば、単機能用としてはＰＩＮダイオードが使用される。また、高機能又は高性能用途の半導体スイッチとしては高価格であるが、主として化合物半導体が使用されている。低価格のＳｉ基板のエンハンスメント型ｎＭＯＳを用いたスイッチは、高機能化が容易であるものの、化合物半導体より性能、特に高周波でのアイソレーション特性が劣るという欠点があり、性能の向上が要求されている。
【０００３】
図６は、従来のエンハンスメント型ｎＭＯＳＦＥＴ(以下ｎＭＯＳＦＥＴ)を使用したスイッチを示す回路図である。以下、この半導体スイッチを従来例１という。ｎＭＯＳＦＥＴ１００ａのソース１２１及びドレイン１２２のそれぞれに、高周波入力端子１１１、高周波出力端子１１２が接続される。ソース１２１と高周波入力端子１１１との間には、ＤＣカットのためのコンデンサ１０３が接続され、ドレイン１２２と高周波出力端子１１２との間には、同じくＤＣカットのためのコンデンサ１０４が接続されている。また、ｎＭＯＳＦＥＴのバックゲート１２５は接地され、ゲート端子１２０はスイッチのオン・オフ制御用の端子（以下、コントロール端子）１１４に接続される。
【０００４】
図７は、ｎＭＯＳＦＥＴの断面図である。ｐ型半導体のバックゲートとなるＰウェル１２６の表面に、ｎ型半導体のソースとなる拡散層１２３及びドレインとなる拡散層１２４が形成されている。そして、Ｐウェル１２６上であって、ソースとなる拡散層１２３とドレインとなる拡散層１２４との間にゲート酸化膜１３０が形成され、ゲート酸化膜１３０上にゲート１２９が形成されている。
【０００５】
このとき、ソースとなる拡散層１２３、ドレインとなる拡散層１２４とＰウェル１２６との接合部にそれぞれＰＮ接合の空乏層１２７、１２８が形成される。このことにより、図８に示すように、ｎＭＯＳＦＥＴでは、ソース−ドレイン間にはＰＮ接合の空乏層１２７、１２８による容量１０７、１０８が存在することになる。また、ソース−ドレイン間には、ゲート酸化膜１３０を介した容量１０９、１１０が存在する。
【０００６】
スイッチの動作原理について説明すると、図６において、スイッチオン時には、コントロール端子１１４に閾値電圧ＶＴ（Threshold voltage）以上の正電圧を印加することで、ｎＭＯＳＦＥＴ１００ａのゲート端子１２０がオンとなる。すると、高周波信号は、高周波入力端子１１１からコンデンサ１０３、ｎＭＯＳＦＥＴ１００ａ、及びコンデンサ１０４を通過し、高周波出力端子１１２に出力される。スイッチオフ時には、コントロール端子１１４を０ＶにしてｎＭＯＳＦＥＴ１００ａのゲート端子１２０をオフとすることで、高周波信号のｎＭＯＳＦＥＴ１００ａの通過を抑制する。
【０００７】
ところで、このような半導体スイッチにおいて、シャント回路及びコントロール用のインバータを内蔵するタイプのＳＰＳＴ（Single Pole Single Throw）スイッチがある。図９は、従来の他の半導体スイッチ（以下、従来例２という）を示す回路図である。なお、このようなタイプの半導体スイッチは特許文献１等に記載さている。
【０００８】
高周波入力端子１１１と高周波出力端子１１２の間に設けられえたスイッチ用のｎＭＯＳＦＥＴ１００ｂに加え、高周波出力端子１１２とグランド１１８との間にシャント用のｎＭＯＳＦＥＴ２００を有する回路となっている。スイッチ用ｎＭＯＳＦＥＴ１００ｂとシャント用ｎＭＯＳＦＥＴ２００の切り替え用のコントロール信号はコントロール端子１１４より入力される。コントロール端子１１４は、上述と同様、スイッチ用のｎＭＯＳＦＥＴ１００ｂのゲート端子１２０にそのまま接続される。一方、シャント用のｎＭＯＳＦＥＴ２００のゲート端子２５０へはインバータ１４０を介して接続される。なお、シャント用のｎＭＯＳＦＥＴ２００がオンの時のインピーダンスは出力端子１１２のインピーダンス（例えば５０オーム）より十分小さい値にしておく。また、ｎＭＯＳＦＥＴ１００ｂと高周波入力端子１１１、高周波出力端子１１２との間には、それぞれＤＣカットのコンデンサ１０３、１０４が挿入され、シャント用のｎＭＯＳＦＥＴ２００とグランド端子１８との間はＤＣカットのコンデンサ１０５が挿入される。
【０００９】
この従来の半導体スイッチの動作について説明する。スイッチオフ時には、コントロール端子１１４を０Ｖとし、スイッチ用のｎＭＯＳＦＥＴ１００ｂをオフとする。このとき、シャント用のｎＭＯＳＦＥＴ２００のゲートには、インバータ１０４より正電位が印加され、シャント用のｎＭＯＳＦＥＴ２００がオンとなる。
【特許文献１】特開２００３−３４７５５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来例１の半導体スイッチにおいては、スイッチオフ時には、コントロール端子１１４を０ＶにしてｎＭＯＳＦＥＴ１００ａのゲート端子１２０をオフとするため、このとき、図８に示したように、ソース−ドレイン間の容量１０７〜１１０が存在する。したがって、これら容量を介して高周波信号が漏洩してしまうという。特に、ＰＮ接合の空乏層容量１０７、１０８は、ゲート酸化膜容量１０９、１１０より一般的に一桁以上大きく、信号が漏洩する大きな原因となる。すなわち、従来例１の構成のｎＭＯＳＦＥＴ１００ａにおいては、入力された高周波信号は、完全に遮断されず、一部スイッチ用のｎＭＯＳＦＥＴ１００ａを通過してしまうという問題点がある。
【００１１】
これに対し、従来例２の構成のｎＭＯＳＦＥＴ１００ｂにおいては、シャント用のｎＭＯＳＦＥＴ２００のインピーダンスが、スイッチ用ｎＭＯＳＦＥＴ１００ｂのインピーダンスより十分小さい。このため、高周波信号が主としてグランド端子１１８に流れる。従って、このようなシャント回路付のスイッチにおいては、高周波出力端子１１２への信号漏洩を低減することができる。
【００１２】
しかしながら、スイッチオン時には、逆にコントロール端子１１４に正電圧を印加するとスイッチ用のｎＭＯＳＦＥＴ１００ｂがオンとなり、シャント用のｎＭＯＳＦＥＴ２００は、ゲート端子２５０が０Ｖとなるのでオフとなる。このとき、入力信号は、高周波出力端子１１２に出力される一方で、オフしているシャント用のｎＭＯＳＦＥＴ２００を介して漏洩してしまい、出力する信号が低減されてしまうという問題点がある。
【課題を解決するための手段】
【００１３】
本発明にかかる半導体装置は、第１導電型のウェルに形成される第２導電型のソース及びドレインを有する半導体装置において、ゲートオフ時に、前記ソース及びドレインに対し、前記ウェルとの間で逆方向となる電位を印加するものである。
【００１４】
本発明においては、ゲートオフ時において、ソース及びドレインとウェルとが逆バイアスとなるため、従来その接合部に形成されていた空乏層を広げることができる。よって、ソースとウェル、ドレインとウェルにおける接合部の容量を小さくすることができ、ゲートオフ時にこの接合部の容量を介した信号の漏洩を低減することができる。
【００１５】
本発明にかかる他の半導体装置は、第１導電型のウェルに形成される第２導電型のソース及びドレインを有するスイッチ用トランジスタと、第３導電型のウェルに形成される第４導電型のソース及びドレインを有するシャント用トランジスタとを有し、前記スイッチ用トランジスタは、ゲートオンすることで入力信号を出力し、前記シャント用トランジスタは、前記スイッチ用トランジスタの出力側に接続され、前記スイッチ用トランジスタのゲートオン時にゲートオフするものであって、当該ゲートオフ時に、前記ソース及びドレインに対し、前記ウェルとの間で逆方向となる電位を印加するものである。
【００１６】
本発明においては、シャント用トランジスタが設けられているため、スイッチ用トランジスタがオフの場合であっても信号が出力せず、また、スイッチ用トランジスタがオンの場合には、シャント用トランジスタはオフとし、その際、ソース及びドレインとウェルとを逆バイアスとなるよう電圧を印加することで、シャント用トランジスタに信号が漏洩することを低減することができる。
【発明の効果】
【００１７】
本発明によれば、スイッチのオン時及びオフ時における高周波信号の漏洩を低減することができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、エンハンスメント型ｎＭＯＳＦＥＴを用いた高周波半導体スイッチに適用したものである。
【００１９】
実施の形態１．  
図１は、本発明の実施の形態１にかかる半導体スイッチを示す回路図である。ｎＭＯＳＦＥＴ１ａのソース２１及びドレイン２２のそれぞれに、高周波入力端子１１、高周波出力端子１２が接続される。ソース２１と高周波入力端子１１との間には、ＤＣカットのためのコンデンサ３が接続され、ドレイン２２と高周波出力端子１２との間には、同じくＤＣカットのためのコンデンサ４が接続されている。また、ｎＭＯＳＦＥＴのバックゲート２５は接地され、ゲート端子２０は、ゲート端子２０に印加する、スイッチ（ゲート）のオン・オフを制御するためのゲート制御信号を入力する端子（以下、コントロール端子）１４に接続される。
【００２０】
そして、本実施の形態においては、この構成に加え、ソース２１及びドレイン２２に対し正電圧（インピーダンス制御信号）を印加するための端子１６を有している。端子１６はｎＭＯＳＦＥＴ１ａのソース２１及びドレイン２２にそれぞれ接続される。この際、図１に示すようソース２１とドレイン２２とは、抵抗３１、３２を介して接続されており、端子１６は、抵抗３１と抵抗３２との間の接点と接続される。この抵抗３１、３２の値は、ゲートオフ時のｎＭＯＳＦＥＴ１ａのインピーダンスより十分大きくしておく。なお、抵抗３１、３２は、ｎＭＯＳＦＥＴ１ａのインピーダンスより十分大きなインピーダンスを有するインダクタで置き換えてもよい。
【００２１】
図２は、ｎＭＯＳＦＥＴ１ａを示す断面図である。ｐ型半導体のバックゲートとなるＰウェル２６の表面に、ｎ型半導体のソースとなる拡散層２３及びドレインとなる拡散層２４が形成されている。そして、Ｐウェル２６上であって、ソースとなる拡散層２３とドレインとなる拡散層２４との間にゲート酸化膜３０が形成され、ゲート酸化膜３０上にゲート２９が形成されている。
【００２２】
次に、本実施の形態にかかる半導体スイッチの動作について説明する。スイッチオン時は、コントロール端子１４に、ゲート制御信号として閾値電圧ＶＴ以上の正電圧を印加することで、ｎＭＯＳＦＥＴ１ａのゲート２９をオンとする。このとき同時に、端子１６（インピーダンス制御信号）を０Ｖに固定する。この場合、従来と同様に、高周波信号は、高周波入力端子１１よりｎＭＯＳＦＥＴ１ａを通過し、高周波出力端子１２に出力される。ここで、本実施の形態においては、入出力端子１１、出力端子１２と、端子１６との間には抵抗３１、３２が挿入されているため、端子１６への信号の漏洩を防止することができる。
【００２３】
また、スイッチオフ時には、コントロール端子１４（ゲート制御信号）を０ＶにしてｎＭＯＳＦＥＴ１ａのゲートをオフにする。これと同時に、端子１６からインピーダンス制御信号として正電圧を印加する。このとき、ｎＭＯＳＦＥＴ１ａのソースとなるｎ型拡散層２３、ドレインとなるｎ型拡散層２４と、Ｐウェル２６のＰＮ接合は逆バイアスとなるため、正電圧を印加しない場合、すなわちスイッチオン時よりもＰＮ接合部の空乏層２７、２８が広がる。その結果、図３に示すソースとなる拡散層２３、ドレインとなる拡散層２４の接合容量７、８を小さくすることができる。よって、スイッチオフ時において、ＰＮ接合のこれらの容量７、８を介しての高周波信号の漏洩を低減することができる。
【００２４】
また、本実施の形態においては、ソース２１とドレイン２２にインピーダンス制御信号として正電圧を印加する回路上に十分大きな抵抗３１、３２を挿入するため、端子１６に接続される回路を通じての信号の漏洩を防止することができる。なお、スイッチオフ時に、ソース２１、ドレイン２２にインピーダンス制御信号として印加する正電位は、ＰＮ接合の耐圧以下とする。 
【００２５】
本実施の形態においては、スイッチオフ時のみｎＭＯＳＦＥＴのソース２１及びドレイン２２に正電位を印加することで、ソース−ドレイン間の容量を低減し、スイッチオフ時の高周波信号の漏洩を低減させ、スイッチのアイソレーションの向上を実現することができる。
【００２６】
すなわち、ｎＭＯＳＦＥＴ１ａのソース２１及びドレイン２２に正電位を印加すると、ソースとなる拡散層２３及びドレインとなる拡散層２４とＰウェル２６とのＰＮ接合部の空乏層２７、２８が広がるため、その容量７、８を低減することができる。容量７、８を低減することにより、容量７、８を介して通過する高周波信号を低減することが可能となる。このことを利用して、スイッチオフ時にのみ、スイッチに用いるｎＭＯＳＦＥＴ１ａのソース２１、ドレイン２２に対して正電位を印加して、高周波信号の漏洩を低減させ、スイッチのアイソレーションを向上させることができる。
【００２７】
なお、本実施の形態においては、ＳＰＳＴと呼ばれる１入力１出力のスイッチ例を示したが、ＳＰＤＴ（Single Pole Double Threw：１入力２出力）、ＳＰ３Ｔ（Single Pole Triple Threw：１入力３出力）のスイッチであっても、同様の構成・動作により、同様の効果を奏する。
【００２８】
実施の形態２．  
図４は、本発明の第２の実施の形態にかかる半導体スイッチを示す回路図である。本実施の形態は、シャント回路を内蔵するタイプのＳＰＳＴスイッチに本発明を適用した例である。なお、図４に示す本実施の形態において、図１に示す実施の形態１と同一の構成要素には同一の符号を付してその詳細な説明は省略する。
【００２９】
本実施の形態にかかる半導体スイッチは、高周波入力端子１１と高周波出力端子１２の間に設けられたスイッチ用のｎＭＯＳＦＥＴ１ｂに加え、高周波出力端子１２とグランド端子１８との間に設けられたシャント用のｎＭＯＳＦＥＴ２を有する構成となっている。スイッチ用ｎＭＯＳＦＥＴ１ｂとシャント用ｎＭＯＳＦＥＴ２の切り替え用のコントロール信号はコントロール端子１４より入力される。コントロール端子１４は、実施の形態１と同様、スイッチ用のｎＭＯＳＦＥＴ１ｂのゲート端子２０にはそのまま接続される。一方、シャント用のｎＭＯＳＦＥＴ２のゲート端子５０へはインバータ４０を介して接続される。
【００３０】
また、スイッチ用のｎＭＯＳＦＥＴ１ｂのソース−ドレイン間には、実施の形態１と同様、第２抵抗部材としての抵抗３１、３２が接続されている。そして、第２接点としての、抵抗３１と抵抗３２との接点と、コントロール端子１４とがインバータ４０を介して接続される。更に、シャント用のｎＭＯＳＦＥＴ２のソース−ドレイン間には、第１抵抗部材としての抵抗３３、３４が接続されている。そして、第１接点としての、抵抗３３と抵抗３４との接点と、コントロール端子１４とが接続されている。抵抗３１、３２、抵抗３３、３４のインピーダンスは、それぞれｎＭＯＳＦＥＴ１ｂ、ｎＭＯＳＦＥＴ２のゲートオフ時のインピーダンスより十分大きいものとする。また、シャント用のｎＭＯＳＦＥＴ２がオンの時のインピーダンスは出力端子１２のインピーダンス（例えば５０オーム）より十分小さい値にしておく。
【００３１】
更に、ｎＭＯＳＦＥＴ１ｂと高周波入力端子１１、高周波出力端子１２との間には、実施の形態１と同様、それぞれＤＣカットのコンデンサ３、４が挿入されている。更に、シャント用のｎＭＯＳＦＥＴ２とグランド端子１８との間には、ＤＣカットのコンデンサ５が挿入される。また、抵抗３２と抵抗３３との間には、ＤＣカットのコンデンサ６が挿入される。
【００３２】
本実施の形態においては、スイッチオン時には、コントロール端子１４にゲート制御信号として正電位を印加してスイッチ用のｎＭＯＳＦＥＴ１ｂをオンさせ、シャント用ｎＭＯＳＦＥＴ２をオフとする。同時に、シャント用のｎＭＯＳＦＥＴ２のソース及びドレインにインピーダンス制御信号として正電圧を印加する。このように、シャント用のｎＭＯＳＦＥＴ２のソース及びドレインに正電圧を印加することにより、シャント用ｎＭＯＳＦＥＴ２のソース−ドレイン間の容量は低減され、容量を介した高周波信号の通過を低減することができる。
【００３３】
したがって、本実施の形態においては、スイッチオン時のシャント用ｎＭＯＳＦＥＴ２を介した高周波信号漏洩を低減できるため、出力信号のロスを低減することが可能となるという効果を奏する。
【００３４】
一方、スイッチオフ時には、コントロール端子１４（ゲート制御信号）を０ＶとすることでｎＭＯＳＦＥＴ１ｂをオフし、シャント用ｎＭＯＳＦＥＴ２をオンする。同時に、オフとなっているｎＭＯＳＦＥＴ１ｂのソース及びドレインにインピーダンス制御信号として正電圧を印加することにより、ソース−ドレイン間の容量を低減する。したがって、ｎＭＯＳＦＥＴ１ｂの信号漏洩を低減することができ、シャントの効果と合わせることで、従来に比して更なる出力端子１２への信号の漏洩を低減することができる。
【００３５】
本実施の形態においては、シャント用ｎＭＯＳＦＥＴ２に対しても、ゲートオフ時にそのソース及びドレインに対して正電位を印加することにより、ソースとドレイン間の容量を低減する。これにより、高周波信号の漏洩を低減するため、出力信号のロスを低減することができる。またインバータを使用してコントロール端子１４を共有化しているため、実施の形態１に比して制御を単純化することができる。
【００３６】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、本実施の形態においては、ｎＭＯＳＦＥＴを用いた場合について説明したが、ｐＭＯＳＦＥＴを用いても同様の効果を奏する。更に、エンハンスメント型のＭＯＳＦＥＴについて説明したが、デプレッション型とすることも可能である。更にまた、これらを組み合わせて使用してもよいことは言うまでもない。
【００３７】
図５は、実施の形態１に示すトランジスタ、実施の形態２に示すスイッチ用トランジスタ及びシャント用トランジスタを、Ｐチャネル、Ｎチャネル、エンハンスメント型、又はデプレッション型で構成した場合に、各端子に印加する電圧の一例を示す図である。図５の下図において、Ｇは、ゲート端子２０、５０に印加する電位を示す。また、ＳＤは、対抗３１、３２の接点又は抵抗３３、３４の接点に印加する電位を示す。ＦＲ−ｉｎは、入力端子１１、ＦＲ−ｏｕｔは出力端子１２を示す。更に、Ｂｕｌｋは、バックゲートに印加する電位を示す。なお、比較として、従来のトランジスタのオフ時におけるＧ（ゲート電位）、ＳＤ（ソース−ドレイン間電位）、Ｂｕｌｋ（バックゲートに印加される電位）も合わせて示しておく。ゲート端子に印加する電位（Ｇ）又は抵抗間の接点に印加する電位（ＳＤ）などを適宜変更することで、いずれのタイプのトランジスタを組み合わせても上述した実施の形態と同様な半導体スイッチを構成することができる。
【００３８】
なお、上述の実施の形態において説明したエンハンスメントＮチャネルＭＯＳＦＥＴを使用した場合、他のトランジスタを使用する場合と比べ、電源が単一の正電源のみでよく、かつ高速動作が可能であるというという点で優れており、最も好ましい構成である。また、実施の形態２に示すように、シャント付きの半導体スイッチとする場合には、いずれの組み合わせであっても、コントロール端子が２系統以上又は１系統及びインバータを有する構成となる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態１にかかる半導体スイッチを示す回路図である。
【図２】本発明の実施の形態１にかかる半導体スイッチにおけるｎＭＯＳＦＥＴを示す断面図である。
【図３】本発明の実施の形態１にかかる半導体スイッチにおけるｎＭＯＳＦＥＴに形成される空乏層容量を示す図である。
【図４】本発明の実施の形態２にかかる半導体スイッチを示す回路図である。
【図５】本発明の半導体スイッチとして複数タイプのＭＯＳＦＥＴを適用した場合の端子電位を説明する図である。
【図６】従来例１の半導体装置を示す回路図である。
【図７】従来例１におけるｎＭＯＳＦＥＴを示す断面図である。
【図８】従来例１におけるｎＭＯＳＦＥＴに形成される空乏層容量及びゲート酸化膜容量を示す図である。
【図９】従来例２の半導体装置を示す回路図である。
【符号の説明】
【００４０】
３，４，５，６  コンデンサ
７，８  容量
１１  入力端子
１２  出力端子
１４  コントロール端子
１６  端子
１８  グランド端子
２０，５０  ゲート端子
２１  ソース
２２  ドレイン
２５  バックゲート
２３，２４  拡散層
２６  ウェル
２７，２８  空乏層
２９  ゲート
３０  ゲート酸化膜
３１，３２，３３，３４  抵抗
４０  インバータ
【図１】
2006332416.tif 000003
【図２】
2006332416.tif 000004
【図３】
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【図４】
2006332416.tif 000006
【図５】
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【図６】
2006332416.tif 000008
【図７】
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【図８】
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【図９】
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