(57)【要約】【課題】  スクライブ線領域上に形成されるアクセサリパターンに関し、アクセサリパターンの溝内に残された導電膜が剥がれることによって生ずる配線間の短絡を防止する。【解決手段】  スクライブ線領域１３に形成されるアクセサリパターン５０を構成するスリット形状の溝２８を覆うダミー導電層３４ａを形成する。ダミー導電層３４ａは、素子形成領域１２のコンタクトホール２８内に導電性プラグを形成するＣＭＰ研磨などの工程の後に、アクセサリパターン５０の溝２８内に残されるサイドウォール状の導電膜３０を覆い、その後の工程でサイドウォール状の導電膜３０を含む導電膜が剥がれ落ちることによって発生する配線間の短絡を防止する。【選択図】  図５
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【特許請求の範囲】
【請求項１】
複数の素子形成領域と該複数の素子形成領域を相互に区画するスクライブ線領域とが形成された半導体ウエハにおいて、
前記スクライブ線領域が、前記素子形成領域内の絶縁層と同層に形成されており前記素子形成領域内のコンタクトホールよりも断面積が大きな溝が形成された絶縁層パターンと、前記溝の少なくとも側壁部分の表面上に残された第１の導電層と、少なくとも前記第１の導電層と共に前記溝の表面を覆い前記素子形成領域の配線層と同層に形成されたダミー導電層パターンとを有するアクセサリパターンを備えることを特徴とする半導体ウエハ。
【請求項２】
前記絶縁層パターンが、アライメントマークを構成する、請求項１に記載の半導体ウエハ。
【請求項３】
前記ダミー導電層パターンは、前記溝の外部の絶縁層パターン上で一部がエッチング除去されている、請求項１又は２に記載の半導体ウエハ。
【請求項４】
前記ダミー導電層パターンは、前記溝内及び溝外を含む絶縁層パターン上にほぼ一様に形成されている、請求項１又は２に記載の半導体ウエハ。
【請求項５】
前記溝の断面がスリット形状を有する、請求項１〜４の何れか一に記載の半導体ウエハ。
【請求項６】
複数の素子形成領域と該複数の素子形成領域を相互に区画するスクライブ線領域とを半導体ウエハ上に形成する半導体装置の製造方法において、
前記素子形成領域上及びスクライブ線領域上に絶縁層を堆積する工程と、
前記絶縁層をパターニングして、前記素子形成領域内の絶縁層にコンタクトホールを形成すると共に、前記スクライブ線領域内の絶縁層に前記コンタクトホールよりも断面が大きな溝を有するアクセサリパターンを形成する工程と、
少なくとも、前記コンタクトホールの内部を含む絶縁層上、及び、前記アクセサリパターン上に、導電層を堆積する工程と、
ＣＭＰ法又はエッチバック法により前記導電層を加工して、前記コンタクトホールを埋めるコンタクトプラグを形成する工程と、
少なくとも、前記絶縁層上、前記コンタクトプラグ上、及び、前記アクセサリパターン上に配線層を堆積する工程と、
前記配線層をパターニングして、前記素子形成領域に配線パターンを形成すると共に、前記溝及び該溝内に残された導電層部分を少なくとも覆うダミー導電層パターンを形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハ及び半導体装置の製造方法に関し、特にスリット形状若しくはホール形状のアライメントマーク、又は、位置合わせ精度計測マークなどのアクセサリパターンをスクライブ線領域上に有する半導体ウエハ及びそのような半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ等の半導体集積回路に対する高集積化の要求に伴い、高集積化を実現するための平坦化加工技術の１つとして、ＣＭＰ（Chemical Mechanical Polishing）技術が利用されている。例えば、絶縁膜に形成されたコンタクトホールや、ビアホール（本明細書は、これらを総称してコンタクトホールと呼ぶ）の内部に導電性プラグを形成する際には、これらコンタクトホールの内部を含む絶縁膜の全面にタングステンやポリシリコンを成膜し、しかる後に絶縁膜が露出するまでＣＭＰを行う。これによって、微細なコンタクトホールの内部に、ブランケットタングステンやポリシリコンなどのプラグを形成すると共に、プラグと絶縁膜との表面を平坦化する。
【０００３】
ところで、半導体基板を用いて、半導体集積回路装置などの半導体装置を製造する際には、一般に、半導体基板に対して適用される各種加工工程での位置合わせを行うための基準となるアライメントマークや、パターニングなどの後にその位置合わせの精度を測定するための基準となる位置合わせ精度計測パターンなどのアクセサリパターンを、製品としての半導体装置を形成するための半導体基板の素子形成領域とは異なる半導体基板のスクライブ線領域に形成しておく。このようなアクセサリパターンは、半導体装置を構成する絶縁膜又は導電膜を形成する際に、これらの膜と同一の工程で形成される。
【０００４】
図８（ａ）及び（ｂ）はそれぞれ、半導体基板のスクライブ線領域に形成される従来のアクササリパターンの一工程段階を例示する平面図及び断面図である。また、図９（ａ）及び（ｂ）は、図８（ａ）及び（ｂ）にそれぞれ後続するスクライブ線領域の工程段階を示す平面図及び断面図である。これらの図において、符号１２は素子形成領域、符号１３はスクライブ線領域を示している。
【０００５】
図８（ａ）及び（ｂ）に示すように、スクライブ線領域１３上のアクセサリパターン５０において、アクセサリパターン５０を構成するコンタクトホール２８は、薄い導電膜の形成の前後でその表面が剥き出しに形成されており、素子形成領域内に形成される微細なサイズのコンタクトホールよりも大きな、例えば数μｍ〜数十μｍの幅を有するスリット形状などの溝として形成される。このため、素子形成領域１２にコンタクトホールを形成し、例えばブランケットタングステン層等からなる導電膜を堆積した後、ＣＭＰ研磨によるコンタクトプラグを形成する際に、スクライブ線領域１３では、ＣＭＰ研磨時のディッシングにより、ブランケットタングステン等が、アクセサリパターンを構成しているスリット形状のコンタクトホールの側壁にサイドウォール状の導電膜３０として残されることがある。場合によっては、底部から側壁にかけて屑状に残されることもある。
【０００６】
上記のように、スリット形状のコンタクトホール２８の側壁に残された導電膜３０は、コンタクトホールの側壁との間の密着性が小さい。なお、素子形成領域１２内において、アルミ配線等からなる上層配線パターンを形成すると同時に、前記アクセサリパターンを構成しているコンタクトホール２８内にも同様に、直接、アルミ配線等の上層配線層が堆積され、ほぼアクセサリパターン全域に渡ってエッチングが行なわれる。この際、一般に、スクライブ線領域１３に形成されるスリット形状のコンタクトホール２８に対しては、過度のエッチングが行われる。その結果、アクセサリパターン５０の側壁部にコンタクトプラグ形成を目的としたブランケットタングステンおよびアルミ配線等の導電膜がサイドウォール状に残され、前記サイドウォール状の導電膜と、スリット形状のコンタクトホール２８との間における密着性は更に低下する。
【０００７】
スクライブ線領域にＴＥＧなどのアクセサリパターンを形成する技術に関しては、特許文献１及び特許文献２にその記載がある。
【特許文献１】特開平６−２９５０５４号公報
【特許文献２】特開２００３−３３２２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図８（ａ）及び（ｂ）の工程において、上層配線層３４が堆積され、その配線層３４をパターニングするエッチング工程の後には、図９（ａ）及び（ｂ）に示すように、サイドウォール状の導電膜３０および上層配線層３４を含む導電膜３４０のパターンが残され、その残されたパターンが、更に後の工程でコンタクトホール２８の側壁から剥がれ落ちるという事態が発生する。剥がれた導電膜３４０は、素子形成領域１２内に侵入しゴミとなって、配線間を短絡させる等、半導体装置の歩留まり低下を引き起こす。
【０００９】
本発明は、上記従来の半導体装置におけるアクセサリパターンの問題に鑑み、アクセサリパターン内においてサイドウォール状に形成された導電性膜の剥がれを防止することで、歩留まりが高い半導体ウエハ、及び、そのような半導体ウエハの製造が可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の半導体ウエハは、複数の素子形成領域と該複数の素子形成領域を相互に区画するスクライブ線領域とが形成された半導体ウエハにおいて、
前記スクライブ線領域が、前記素子形成領域内の絶縁層と同層に形成されており前記素子形成領域内のコンタクトホールよりも断面積が大きな溝が形成された絶縁層パターンと、前記溝の少なくとも側壁部分の表面上に残された第１の導電層と、少なくとも前記第１の導電層と共に前記溝の表面を覆い前記素子形成領域の配線層と同層に形成されたダミー導電層パターンとを有するアクセサリパターンを備えることを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法は、複数の素子形成領域と該複数の素子形成領域を相互に区画するスクライブ線領域とを半導体ウエハ上に形成する半導体装置の製造方法において、
前記素子形成領域上及びスクライブ線領域上に絶縁層を堆積する工程と、
前記絶縁層をパターニングして、前記素子形成領域内の絶縁層にコンタクトホールを形成すると共に、前記スクライブ線領域内の絶縁層に前記コンタクトホールよりも断面が大きな溝を有するアクセサリパターンを形成する工程と、
少なくとも、前記コンタクトホールの内部を含む絶縁層上、及び、前記アクセサリパターン上に、導電層を堆積する工程と、
ＣＭＰ法又はエッチバック法により前記導電層を加工して、前記コンタクトホールを埋めるコンタクトプラグを形成する工程と、
少なくとも、前記絶縁層上、前記コンタクトプラグ上、及び、前記アクセサリパターン上に配線層を堆積する工程と、
前記配線層をパターニングして、前記素子形成領域に配線パターンを形成すると共に、前記溝及び該溝内に残された導電層部分を少なくとも覆うダミー導電層パターンを形成する工程とを有することを特徴とする。
【発明の効果】
【００１２】
本発明の半導体ウエハ、及び、本発明の半導体装置の製造方法によると、ダミー導電層パターンによって溝及び溝内に残された導電層を覆うことにより、溝内に残された導電層や配線層部分が溝の側壁から剥がれ落ちることを防止するので、剥がれ落ちた導電層などによって配線間の短絡を引き起こす事態が防止でき、高い製造歩留まりで半導体ウエハが製造できる効果がある。
【００１３】
ここで、本発明の半導体ウエハでは、前記アクセサリパターンは、例えば、アライメントマーク、位置合わせ精度計測マーク、又は、ＴＥＧなどとして構成される。
【００１４】
本発明の半導体ウエハの好ましい態様では、前記ダミー導電層パターンは、前記溝の外部の絶縁層パターン上で一部がエッチング除去されている。この場合、ダミー導電層パターンと絶縁層パターンとの間に働くストレスが低減し、絶縁層パターンに生ずるクラック等が防止できる。
【００１５】
上記構成に代えて、前記ダミー導電層パターンが、前記溝内及び溝外を含む絶縁層パターン上にほぼ一様に形成されている態様も採用できる。この場合、アクセサリパターンをパターニングするマスクの形状が簡素となる。
【００１６】
本発明の半導体ウエハは、前記溝の断面がスリット形状を有する、特に大きな形状のアクセサリパターンに適用すると、その効果が大きい。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照し、本発明の実施形態について説明する。図１は、本発明の一実施形態に係る半導体ウエハ１０の一部を示す平面図である。通常、半導体デバイスの製造では、図１に示すように、半導体ウエハ１０は、半導体基板１１上に金属膜、半導体膜、及び絶縁体膜等の各種材料で形成したパターンを順次に積層し、ＬＳＩ等の微細な半導体素子が形成される素子形成領域１２と、隣接する素子形成領域１２を相互に区画し、各素子形成領域１２を取り囲むスクライブ線領域１３とに分けられている。スクライブ線領域１３内には、チップ面積の増大を招くことなく、アライメントマーク、位置合わせ精度計測マーク、ＴＥＧ（ＴｅｓｔＥｌｅｍｅｎｔＧｒｏｕｐ）などのアクセサリパターンが形成されるアクセサリパターン形成領域１４が設けられる。
【００１８】
図２〜図５は、上記実施形態の半導体ウエハを製造する工程を順次に示すもので、各図面における図（ａ）は、製品たる半導体装置を形成する素子形成領域１２の一部断面図であり、図（ｂ）及び（ｃ）はそれぞれ、スクライブ線領域１３の平面図及び断面図である。なお、一部の工程段階の図面では図（ａ）を省略して示している。
【００１９】
図２の各図において、２０はＰ型シリコンからなる半導体基板であり、半導体基板２０上に、層間絶縁膜２１、第１の配線層２５、及び、ホトレジストマスク２６を順次に形成する。これらの積層構造は、スクライブ線領域１３内に形成されているアクセサリパターン形成領域１４にも同様に形成される。層間絶縁膜２１は、例えば、ＳｉＯ２膜やＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜、ＢＰＳＧ（Borophospho Silicate Glass）膜等からなり、４３００ｎｍ〜４８００ｎｍ程度の膜厚である。また、素子形成領域１２において、層間絶縁膜２１は、図示しないが、半導体素子とワード線とビット線とを互いに絶縁する層間絶縁膜等の少なくとも３層以上の層間絶縁膜から構成されている。半導体素子、ワード線及びビット線は、素子形成領域１２内にのみ形成されるものであり、アクセサリパターン形成領域１４を含むスクライブ線領域１３内には、トランジスタ等の半導体素子は形成されない。符号１５は、スクライブ線領域１３の中心を示し、本実施形態では、アクセサリパターンは、スクライブ線領域１２の幅の１／２の幅領域内に形成される。
【００２０】
第１の上層配線層２５は、各々の厚さが２０ｎｍ及び３０ｎｍ程度のＴｉ／ＴｉＮ配線層からなるバリアメタル層２２、厚さ２７０ｎｍ程度のアルミ配線層２３、及び、厚さ５０ｎｍ程度のＴｉＮ配線層からなる反射防止膜２４から構成されている。図２（ａ）は、素子形成領域１２内のホトレジストマスク２６が、所定の配線層パターンを有するようにパターニングされた様子を示し、図２（ｂ）及び（ｃ）は、スクライブ線領域１３内のホトレジストが全て除去された様子を示している。これらの図に示すように、ホトリソグラフィ技術及びエッチング技術を用いて、第１の上層配線層２５をパターニングすることにより、素子形成領域１２内にのみ、第１の上層配線層２５を含む回路パターンを形成する。
【００２１】
次に図３（ａ）〜（ｃ）に示すように、厚さ１０００ｎｍ程度の絶縁膜（例えばＨＤＰ：High Density Plasma膜等）を全面に堆積し、ＣＭＰ（Chemical Mechanical Polishing）技術を用いて平坦化した後に、その上に厚さ３００ｎｍ程度の酸化膜（例えばPlasma SiO２膜等）を堆積することで、層間絶縁膜２７を形成する。このとき、層間絶縁膜２７の厚さは７００ｎｍ程度である。更に、ホトリソグラフィ技術とエッチング技術とを用いて、素子形成領域１２では、第１の上層配線層２５と後に形成する第２の上層配線層３４とを互いに導通することを目的とした、径が０．３μｍ程度のコンタクトホール２８を形成する。また、これと同時に、スクライブ線領域１３内の所定の位置にアライメントマーク５０となる、例えば幅６μｍ、長さ４０μｍ程度の大きさを有する複数のスリット形状のコンタクトホール２８を形成する。
【００２２】
続いて、ＴｉＮ配線層からなる厚さ５０ｎｍ程度のバリアメタル層２９及び厚さ３００ｎｍ程度のブランケットタングステン層３０を全面に順次堆積することにより、素子形成領域１２内に形成されたコンタクトホール２８を完全に埋め込む。このとき、ブランケットタングステン層３０は、その膜厚に比して充分に径が大きなアクセサリパターン形成領域１４内のスリットパターン２８を、完全には埋めることができないので、層間絶縁膜２７の溝パターンに沿った凹凸型状のパターンに形成される。
【００２３】
次に、図４（ａ）〜（ｃ）に示すように、ＣＭＰ技術又は異方性ドライエッチング技術によるエッチバックを用いて、層間絶縁膜２７上に堆積したブランケットタングステン３０を除去する。これによって、素子形成領域１２内には、コンタクトホール２８内を埋め込むコンタクトプラグ３０が形成される。このとき、同時にアライメントマーク５０を構成するコンタクトホール２８に対しても、同様のエッチング処理が施される。しかし、比較的に浅く、かつ数μｍ〜数十μｍもの大きな幅（断面積）を有するアライメントマーク５０内のブランケットタングステン３０は、ＣＭＰ研磨時のディッシングにより、スリットパターンを構成するコンタクトホール２８の側壁部から底部にかけて屑状に残る。なお、エッチバックによりプラグ形成を行った場合には、ブランケットタングステン３０の一部が、スリットパターンから成るコンタクトホール２８の側壁部に、サイドウォール状の導電膜として残される。
【００２４】
図４（ａ）〜（ｃ）に示すように、その後、第２の上層配線層３４を構成する、それぞれの厚さが３０及び１００ｎｍ程度のＴｉ／ＴｉＮ配線層からなるバリアメタル層３１、厚さ８００ｎｍ程度のアルミ配線層３２、及び、厚さ２５ｎｍ程度のＴｉＮ配線層からなる反射防止膜３３を順次に堆積する。更に、ホトレジスト膜を全面に塗布した後に、ホトリソグラフィ技術により、素子形成領域１２内には回路パターンを有するマスクパターン３５を形成する。また、これと同時に、スクライブ線領域１３内では、コンタクトホール２８の内部を含むアクセサリパターン５０の全面を覆うため、例えば２．５〜５μｍ程度のオーバーラップマージンを有する蓋状のマスクパターン３５を形成する。
【００２５】
次に、図５（ａ）〜（ｃ）に示すように、マスクパターン３５を利用したエッチング技術により、バリアメタル層３１、アルミ配線層３２、及び、反射防止膜３３をパターニングして、素子形成領域１２では、第２の上層配線層３４からなる回路パターンを形成すると共に、アクセサリパターン形成領域１４では、アライメントマーク５０等に対する保護パターン３４ａを形成する。
【００２６】
従来の手法では、図８（ａ）及び（ｂ）に示すように、アクセサリパターン５０を構成しているコンタクトホール２８が剥き出しとなる構造としていたため、第２の上層配線層３４からなる素子パターンを形成する際に、コンタクトホール２８に対し過度のエッチングが施されてしまう。これは、エッチング残りに起因する配線パターン間の短絡を防ぐため、ある程度のオーバーエッチングが必要になるためである。その結果、スクライブ線領域１３内におけるスリット形状のコンタクトホール２８内に形成されているサイドウォール状の導電膜３４０（ブランケットタングステン３０及び第２の上層配線層３４）の密着性が低下し、後の剥離工程や、ヒューズ上残膜調整、及び、組み立て用ボンディングＰＡＤ上の反射防止膜や、パッシベーション膜除去を目的とするエッチング工程にて、サイドウォール状の導電膜３４０のパターン剥がれによるゴミの発生や配線間ショートに起因する歩留まり低下を引き起こすなどの欠点が生じていた。
【００２７】
上記実施形態では、ホトレジスト技術によってパターニングされた保護パターン３４ａによって、スクライブ線領域１３内の所定の位置に形成されているアライメントマーク等のアクセサリパターン５０を構成するスリット形状のコンタクトホール２８の全体を覆う構造としている。これにより、従来の工程数を追加することなく、スリット形状のコンタクトホール２８の側壁部に形成されているサイドウォール状の導電膜３０や、コンタクトホール２８の底部から側壁に掛けて残される屑状の導電膜３０などのパターン剥がれを防ぎ、半導体装置製造過程における歩留まり低下を容易に防ぐことを可能にする。
【００２８】
図６（ｂ）及び（ｃ）はそれぞれ、上記実施形態の製造方法からの変形例の製造方法における一工程段階を示す平面図及び断面図で、上記実施形態の図４（ｂ）及び（ｃ）に示した工程段階に対応する工程段階として示している。また、図７（ｂ）及び（ｃ）はそれぞれ、図６（ｂ）及び（ｃ）に示した工程段階に後続する工程段階を示す図で、上記実施形態の図５（ｂ）及び（ｃ）に示した工程段階に対応する工程段階として示している。
【００２９】
本変形例では、第２の上層配線層３４をパターニングするマスクパターン３５が、素子形成領域１２では上記実施形態のマスクパターン３５と同様であるが、スクライブ線領域１３では、図６（ｂ）及び（ｃ）に示すように、アクセサリパターン５０の全体ではなく、その一部のみを覆う構成を採用している。詳しくは、本変形例では、図６に示すように、マスクパターン３５は、各コンタクトホール２８及びその周囲を個別に覆うように形成される。従って、第２の配線層３４をパターニングする工程で、このマスクパターン３５を利用してエッチングを行うことにより、図７（ｂ）及び（ｃ）に示す保護パターン３４ａが得られる。この保護パターンは、上記実施形態の製造方法で得られた構造と同様に、サイドウォール状の導電膜３０などの剥がれを防止する。また、各コンタクトホール２８を個別に覆う構成としたので、上記実施形態に比して、保護導電膜３４ａと層間絶縁膜２７との間に生じるストレスを低減させることが可能となり、ストレス起因による層間絶縁膜２７にクラックが発生することを防ぐ。
【００３０】
以上、説明したように、本発明の半導体装置の製造方法では、スクライブ線領域１３内に形成された複数のスリット形状又はホール形状の溝を有するアクセサリパターン５０の領域全体を、又は、その一部を、後の半導体装置製造過程における導電膜（第２の配線層）３４にて意図的に覆う構造を採用する。これによって、ＣＭＰやエッチバック等による、例えば５００ｎｍ〜１０００ｎｍ程度の比較的浅いコンタクトホール内へのプラグ形成過程において、アクセサリパターン５０の溝側壁に残されたサイドウォール状の導電膜３４０の剥がれを防ぐ。特に、上記変形例に示すように、アクセサリパターン５０の一部（スリットパターン部又はホールパターン部及びその近傍）のみを覆う構造とすることにより、剥がれ防止を目的とした保護導電膜３４ａと下層の層間絶縁間膜２７との間に生じるストレスを低減させることが可能となり、ストレス起因によるクラックの発生を防ぐと共に、サイドウォール状の導電膜の剥がれを防止する。
【００３１】
本発明では、従来の工程数を特に追加する必要なく、スクライブ線領域１３上の所定の位置に形成されているスリット形状又はホール形状のアクセサリパターン５０である、アライメントマークや位置合わせ精度計測マーク等の側壁から生じるサイドウォール状の導電膜３４０などのパターン剥がれを防ぐことが出来る。このため、後の工程における配線間の短絡等に起因する歩留り低下を防ぐことを可能にする。
【００３２】
なお、上記実施形態では、アクセサリパターンとしてアライメントマークを例に挙げて説明したが、本発明は、アライメントマーク以外のアクセサリパターン、例えば、位置合わせ精度計測マークや、ＴＥＧなどのアクセサリパターンであって、素子形成領域のコンタクトホールに比して断面積が大きな溝（孔）を有するアクセサリパターンに適用可能である。
【産業上の利用可能性】
【００３３】
本発明の半導体装置の製造方法は、ＤＲＡＭやＳＲＡＭなどの記憶装置を始めとする半導体集積回路装置一般の製造に適用できる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係る半導体ウェハの一部を示す平面図。
【図２】図１の半導体ウエハを製造する、本発明の一実施形態に係る製造プロセスの一工程段階を示す図で、（ａ）〜（ｃ）はそれぞれ、素子形成領域の断面図、スクライブ線領域の平面図、及び、スクライブ領域の断面図。
【図３】図１の半導体ウエハを製造する、本発明の一実施形態に係る製造プロセスの図２に後続する一工程段階を示す図で、（ａ）〜（ｃ）はそれぞれ、素子形成領域の断面図、スクライブ線領域の平面図、及び、スクライブ領域の断面図。
【図４】図１の半導体ウエハを製造する、本発明の一実施形態に係る製造プロセスの図３に後続する一工程段階を示す図で、（ａ）〜（ｃ）はそれぞれ、素子形成領域の断面図、スクライブ線領域の平面図、及び、スクライブ領域の断面図。
【図５】図１の半導体ウエハを製造する、本発明の一実施形態に係る製造プロセスの図４に後続する一工程段階を示す図で、（ａ）〜（ｃ）はそれぞれ、素子形成領域の断面図、スクライブ線領域の平面図、及び、スクライブ領域の断面図。
【図６】図１の半導体ウエハを製造する、実施形態からの変形例の製造プロセスの一工程段階を示す図で、（ｂ）及び（ｃ）はそれぞれ、スクライブ線領域の平面図、及び、断面図。
【図７】図１の半導体ウエハを製造する、上記変形例のプロセスの図６に後続する一工程段階を示す図で、（ｂ）及び（ｃ）はそれぞれ、スクライブ線領域の平面図、及び、断面図。
【図８】従来の半導体ウエハを製造するプロセスの一工程段階を示す図で、（ａ）及び（ｂ）はそれぞれ、アクセサリパターンの平面図及び断面図。
【図９】従来の半導体ウエハを製造するプロセスの図８に後続する一工程段階を示す図で、（ａ）及び（ｂ）はそれぞれ、アクセサリパターンの平面図及び断面図。
【符号の説明】
【００３５】
１０  半導体ウエハ
１１  基板          
１２  素子形成領域
１３  スクライブ線領域
１４  アクセサリパターン形成領域  
１５  スクライブ線領域中心線
２０  シリコン基板（半導体基板）
２１  層間絶縁膜
２２、３１  バリアメタル層（Ｔｉ／ＴｉＮ）
２３、３２  アルミ配線層
２４、３３  反射防止膜（ＴｉＮ）
２５、３４  上層配線層
３４ａ  保護パターン（対エッチング）
２６、３５  ホトレジストマスク
２７  層間絶縁膜
２８  コンタクトホール
２９  バリアメタル層（ＴｉＮ）
３０  ブランケットタングステン層（サイドウォール状の導電膜）
３４０  サイドウォール状の導電膜
５０  アクセサリパターン（アライメントマーク、及び、位置合わせ精度計測マーク等）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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