(57)【要約】【課題】対数増幅を行うバイポーラトランジスタのベース電流増幅率βに依存せず、精度良く対数変換を行うことができ、集積回路化に適した対数増幅器の提供。【解決手段】この発明は、差動増幅器１、抵抗Ｒ１、およびＭＯＳトランジスタＱ１からなる回路により、入力電圧Ｖｉｎの電圧−電流変換を行い、この変換電流がトランジスタＱ３に流れるようになっている。また、トランジスタＱ３と同種のトランジスタＱ３が、基準電流源２に直列に接続されている。そして、トランジスタＱ３のエミッタ電圧と、トランジスタＱ２のエミッタ電圧との差分の電圧を出力電圧として取り出すようにし、バイポーラトランジスタＱ２，Ｑ３のベース電流増幅率βに全く依存しない対数増幅器を実現するようにした。【選択図】  図１
2006109157.tif 000002
【特許請求の範囲】
【請求項１】
非反転入力端子に入力電圧が供給される差動増幅器と、
前記差動増幅器の反転入力端子と接地端子との間に接続された抵抗と、
ゲートが前記差動増幅器の出力端子に接続され、ソースまたはドレインが前記差動増幅器の反転入力端子に接続されるトランジスタと、
コレクタが電源端子に接続され、エミッタが前記トランジスタのソースまたはドレインに接続され、ベースに基準電圧が供給されるようになっている第１のバイポーラトランジスタと、
コレクタが電源端子に接続され、ベースに前記基準電圧が供給されるようになっている前記第１のバイポーラトランジスタと同種の第２のバイポーラトランジスタと、
前記第２のバイポーラトランジスタのエミッタと接地端子との間に接続される基準電流源と、を備え、
前記第１のバイポーラトランジスタのエミッタの電圧と前記第２のバイポーラトランジスタのエミッタの電圧との差の電圧を、出力電圧として取り出すようになっていることを特徴とする対数増幅器。
【請求項２】
非反転入力端子に入力電圧が供給される差動増幅器と、
前記差動増幅器の反転入力端子と接地端子との間に接続された抵抗と、
ベースが前記差動増幅器の出力端子に接続され、エミッタが前記差動増幅器の反転入力端子に接続されるトランジスタと、
コレクタが電源端子に接続され、エミッタが前記トランジスタのコレクタに接続され、ベースに基準電圧が供給されるようになっている第１のバイポーラトランジスタと、
コレクタが電源端子に接続され、ベースに前記基準電圧が供給されるようになっている前記第１のバイポーラトランジスタと同種の第２のバイポーラトランジスタと、
前記第２のバイポーラトランジスタのエミッタと接地端子との間に接続される基準電流源と、を備え、
前記第１のバイポーラトランジスタのエミッタの電圧と前記第２のバイポーラトランジスタのエミッタの電圧との差の電圧を、出力電圧として取り出すようになっていることを特徴とする対数増幅器。
【請求項３】
前記第１のバイポーラトランジスタのエミッタの電圧が入力される第１のバッファ回路と、
前記第２のバイポーラトランジスタのエミッタの電圧が入力される第２のバッファ回路と、
前記第１バッファ回路の出力電圧と前記第２バッファ回路の出力電圧との差の電圧を増幅する減算増幅回路と、
をさらに備えたことを特徴とする請求項１または請求項２に記載の対数増幅器。
【請求項４】
非反転入力端子に入力電圧が供給される差動増幅器と、
前記差動増幅器の反転入力端子と接地端子との間に接続された抵抗と、
ゲートが前記差動増幅器の出力端子に接続され、ソースまたはドレインが前記差動増幅器の反転入力端子に接続されるトランジスタと、
アノードが電源端子に接続され、カソードが前記トランジスタのソースまたはドレインに接続される第１のダイオードと、
アノードが電源端子に接続され、前記第１のダイオードと同種の第２のダイオードと、
前記第２のダイオードのカソードと接地端子との間に接続される基準電流源と、を備え、
前記第１のダイオードのカソードの電圧と前記第２のダイオードのカソードの電圧との差の電圧を、出力電圧として取り出すようになっていることを特徴とする対数増幅器。
【請求項５】
非反転入力端子に入力電圧が供給される差動増幅器と、
前記差動増幅器の反転入力端子と接地端子との間に接続された抵抗と、
ベースが前記差動増幅器の出力端子に接続され、エミッタが前記差動増幅器の反転入力端子に接続されるトランジスタと、
アノードが電源端子に接続され、カソードが前記トランジスタのコレクタに接続される第１のダイオードと、
アノードが電源端子に接続され、前記第１のダイオードと同種の第２のダイオードと、
前記第２のダイオードのカソードと接地端子との間に接続される基準電流源と、を備え、
前記第１のダイオードのカソードの電圧と前記第２のダイオードのカソードの電圧との差の電圧を、出力電圧として取り出すようになっていることを特徴とする対数増幅器。
【請求項６】
前記第１のダイオードのカソードの電圧が入力される第１のバッファ回路と、
前記第２のダイオードのカソードの電圧が入力される第２のバッファ回路と、
前記第１バッファ回路の出力電圧と前記第２バッファ回路の出力電圧との差の電圧を増幅する減算増幅回路と、
をさらに備えたことを特徴とする請求項４または請求項５に記載の対数増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は対数増幅器に関し、特に、バイポーラトランジスタのベース電流増幅率βに依存することがなく、集積回路に適した対数増幅器に関するものである。
【背景技術】
【０００２】
従来、対数増幅器としては、図５に示すように、差動増幅器５１、トランジスタＱ１１、抵抗Ｒ１１、ＮＰＮトランジスタＱ１２，Ｑ１３、および電流源５２を備えているものが知られている（例えば、特許文献１参照）。
このような構成からなる対数増幅器は、自由な入力抵抗の選択やレベルシフトが自由に行えるようになり、集積回路化に適している。
しかし、従来の対数増幅器は、バイポーラトランジスタのベース電流増幅率βが十分に大きくないような製造方法においては、精度の良い対数増幅器を実現できないため、集積回路化に適していなかった。
【特許文献１】特開平３−２１４８０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、対数増幅を行うバイポーラトランジスタのベース電流増幅率βに依存せず、精度良く対数変換を行うことができ、集積回路化に適した対数増幅器を提供することにある。
【課題を解決するための手段】
【０００４】
上記の課題を解決し本発明の目的を達成するために、請求項１〜請求項６に係る発明は以下のような構成からなる。
すなわち、請求項１に係る発明は、非反転入力端子に入力電圧が供給される差動増幅器と、前記差動増幅器の反転入力端子と接地端子との間に接続された抵抗と、ゲートが前記差動増幅器の出力端子に接続され、ソースまたはドレインが前記差動増幅器の反転入力端子に接続されるトランジスタと、コレクタが電源端子に接続され、エミッタが前記トランジスタのソースまたはドレインに接続され、ベースに基準電圧が供給されるようになっている第１のバイポーラトランジスタと、コレクタが電源端子に接続され、ベースに前記基準電圧が供給されるようになっている前記第１のバイポーラトランジスタと同種の第２のバイポーラトランジスタと、前記第２のバイポーラトランジスタのエミッタと接地端子との間に接続される基準電流源と、を備え、前記第１のバイポーラトランジスタのエミッタの電圧と前記第２のバイポーラトランジスタのエミッタの電圧との差の電圧を、出力電圧として取り出すようになっている。
【０００５】
請求項２に係る発明は、非反転入力端子に入力電圧が供給される差動増幅器と、前記差動増幅器の反転入力端子と接地端子との間に接続された抵抗と、ベースが前記差動増幅器の出力端子に接続され、エミッタが前記差動増幅器の反転入力端子に接続されるトランジスタと、コレクタが電源端子に接続され、エミッタが前記トランジスタのコレクタに接続され、ベースに基準電圧が供給されるようになっている第１のバイポーラトランジスタと、コレクタが電源端子に接続され、ベースに前記基準電圧が供給されるようになっている前記第１のバイポーラトランジスタと同種の第２のバイポーラトランジスタと、前記第２のバイポーラトランジスタのエミッタと接地端子との間に接続される基準電流源と、を備え、前記第１のバイポーラトランジスタのエミッタの電圧と前記第２のバイポーラトランジスタのエミッタの電圧との差の電圧を、出力電圧として取り出すようになっている。
【０００６】
請求項３に係る発明は、請求項１または請求項２に記載の対数増幅器において、前記第１のバイポーラトランジスタのエミッタの電圧が入力される第１のバッファ回路と、前記第２のバイポーラトランジスタのエミッタの電圧が入力される第２のバッファ回路と、前記第１バッファ回路の出力電圧と前記第２バッファ回路の出力電圧との差の電圧を増幅する減算増幅回路と、をさらに備えている。
【０００７】
請求項４に係る発明は、非反転入力端子に入力電圧が供給される差動増幅器と、前記差動増幅器の反転入力端子と接地端子との間に接続された抵抗と、ゲートが前記差動増幅器の出力端子に接続され、ソースまたはドレインが前記差動増幅器の反転入力端子に接続されるトランジスタと、アノードが電源端子に接続され、カソードが前記トランジスタのソースまたはドレインに接続される第１のダイオードと、アノードが電源端子に接続され、前記第１のダイオードと同種の第２のダイオードと、前記第２のダイオードのカソードと接地端子との間に接続される基準電流源と、を備え、前記第１のダイオードのカソードの電圧と前記第２のダイオードのカソードの電圧との差の電圧を、出力電圧として取り出すようになっている。
【０００８】
請求項５に係る発明は、非反転入力端子に入力電圧が供給される差動増幅器と、前記差動増幅器の反転入力端子と接地端子との間に接続された抵抗と、ベースが前記差動増幅器の出力端子に接続され、エミッタが前記差動増幅器の反転入力端子に接続されるトランジスタと、アノードが電源端子に接続され、カソードが前記トランジスタのコレクタに接続される第１のダイオードと、アノードが電源端子に接続され、前記第１のダイオードと同種の第２のダイオードと、前記第２のダイオードのカソードと接地端子との間に接続される基準電流源と、を備え、前記第１のダイオードのカソードの電圧と前記第２のダイオードのカソードの電圧との差の電圧を、出力電圧として取り出すようになっている。
【０００９】
請求項６に係る発明は、請求項４または請求項５に記載の対数増幅器において、前記第１のダイオードのカソードの電圧が入力される第１のバッファ回路と、前記第２のダイオードのカソードの電圧が入力される第２のバッファ回路と、前記第１バッファ回路の出力電圧と前記第２バッファ回路の出力電圧との差の電圧を増幅する減算増幅回路とをさらに備えている。
【発明の効果】
【００１０】
本発明によれば、対数増幅をおこなう際のバイポーラトランジスタの電流増幅率βが低いことにより変換精度が劣化する問題を無視することができ、ベース電流増幅率βが大変小さい製造方法においても精度の良い対数増幅器を実現できる。
また、対数変換をおこなう素子はトランジスタでなく、ダイオードを用いて実現することもできる。さらには、対数変換された信号は差動信号であるため、外乱からの影響を受けにくく集積回路化に適している。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
図１は、本発明の対数増幅器の第１実施形態の構成を示す回路図である。
この第１実施形態は、図１に示すように、差動増幅器１と、ＭＯＳトランジスタＱ１と、抵抗Ｒ１と、第１のバイポーラトランジスタであるトランジスタＱ３と、第２のバイポーラトランジスタであってトランジスタＱ３と同種のトランジスタＱ２と、基準電流源（定電流源）２とを備えている。
【００１２】
差動増幅器１は、非反転入力端子（＋）が入力信号端子３に接続され、その非反転入力端子（＋）に入力電圧Ｖｉｎが入力されるようになっている。抵抗Ｒ１は、その一端側が差動増幅器１の反転入力端子（−）に接続され、その他端側が接地されている。
ＭＯＳトランジスタＱ１は、ゲートが差動増幅器１の出力端子に接続され、ソースが差動増幅器１の反転入力端子（−）に接続されている。トランジスタＱ３はＮＰＮ型のバイポーラトランジスタからなり、コレクタが高電位側の電源端子に接続され、エミッタがＭＯＳトランジスタ１のドレインに接続され、ベースが基準電圧供給端子４に接続されて基準電圧Ｖｒｅｆが供給されるようになっている。
【００１３】
トランジスタＱ２はＮＰＮ型のバイポーラトランジスタからなり、コレクタが高電位側の電源端子に接続され、ベースが基準電圧供給端子４に接続されて基準電圧Ｖｒｅｆが供給されるようになっている。基準電流源２は、その一端側がトランジスタＱ２のエミッタに接続され、その他端側が接地されている。
さらに、トランジスタＱ３のエミッタが出力端子５に接続され、トランジスタＱ２のエミッタが出力端子６に接続されている。そして、トランジスタＱ３のエミッタの電圧と、トランジスタＱ２のエミッタの電圧との差分の電圧Ｖｐ−Ｖｎを、この第１実施形態の出力電圧として出力端子５、６取り出すようになっている。
【００１４】
次に、このような構成からなる第１実施形態の動作について、図１を参照しながら説明する。
この第１実施形態では、差動増幅器１の非反転入力端子（＋）に入力電圧Vin が入力される。差動増幅器１、ＭＯＳトランジスタＱ１、および抵抗Ｒ１は、全帰還バッファ回路（電圧−電流変換回路）を構成し、入力電圧Vin を所定の電流に変換する。
すなわち、差動増幅器１の帰還作用により、入力電圧Vin と同じ電圧が差動増幅器１の反転入力端子（−）に現われ、入力電圧Vin は抵抗Ｒ１により(Vin / R1)の電流に変換され、この変換された電流はトランジスタＱ１のソース・ドレイン電流Ie1 となる。このトランジスタＱ１のソース・ドレイン電流Ie1 は、トランジスタＱ3 のエミッタ電流Ie3 と同じとなる。
【００１５】
トランジスタＱ２のエミッタ電流Ie2 には基準電流源２の定電流Iref1 が流れ、トランジスタＱ２はトランジスタＱ３と同種のトランジスタを用いている。このため、トランジスタＱ２の飽和電流Iss2はトランジスタＱ３の飽和電流Iss3と等しくなり、トランジスタＱ２のベース・エミッタ間電圧をVbe2、トランジスタＱ３のベース・エミッタ間電圧をVbe3で表わせば、出力端子５、６から取り出すことができる出力電圧Vp-Vn は、次の（１）式のようになる。
Vp-Vn=(Vref-Vbe3)-(Vref-Vbe2) =-Vbe3+Vbe2 ・・・（１）
ここで、Vbe は、次の（２）式のように表すことができる。
Vbe=-Vkt・ln(Ie/Iss)+1・・・（２）
ここで、Vkt=kT/q、k はボルツマン定数、T は絶対温度、q は電荷量、Iss は飽和電流である。
【００１６】
次に、（２）式を用いると、（１）式は次の（３）式のようになる。
Vp-Vn =(-Vkt・ln(Ie3/Iss3)+1)-(Vkt・ln(Ie2/Iss3)+1) ）・・・（３）
ここで、Iss3=Iss2 であるので、（３）式は次の（４）式のようになる。
Vp-Vn =-Vkt・ln(Ie3/Ie2) ・・・（４）
ここで、Ie3=Vin/R1,Ie2=Iref1であるので、出力電圧Vp-Vn は次の（５）式のようになる。
Vp-Vn =-Vkt・ln｛Vin/(R1・Iref1)｝・・・（５）
【００１７】
このように、第１実施形態では、トランジスタＱ２およびＱ３に同種のトランジスタを用いるようにしたので、出力電圧Vp-Vn のトランジスタ飽和電流Iss 依存性がなくなる。また，基準電流源２はトランジスタＱ２のエミッタ以外に接続されていないため、Iref1 は完全にトランジスタＱ２のエミッタ電流Ie2 と等しい。従って、第１実施形態によれば、トランジスタＱ２，Ｑ３のベース電流増幅率βが十分に大きくなくても対数変換の精度に寄与しない。
（５）式において、R1,Iref1は温度によらず一定の値を選ぶことができるので、出力電圧Vp-Vn の温度特性はほぼ係数Vkt=kT/qで決まる。
【００１８】
以上より、第１実施形態の出力電圧Vp-Vn は、トランジスタＱ２，Ｑ３のベース電流増幅率βによらず、入力電圧Vin について精度良い対数変換が実施されたものとなる。
なお、第１実施形態では、ＭＯＳトランジスタＱ１をユニポーラトランジスタで構成するようにしたが、これを図５に示すようなバイポーラトランジスタＱ１１に置き換えるようにしても良い。
この場合には、図１において、ＭＯＳトランジスタＱ１がＮＰＮ型のバイポーラトランジスタに置き換わり、そのベースが差動増幅器１の出力端子に接続され、そのエミッタが差動増幅器１の反転入力端子（−）に接続され、そのコレクタがトランジスタＱ３のエミッタに接続される。
この点の構成の置き換えは、後述の第２実施形態の場合も同様である。
【００１９】
（第２実施形態）
図２は、本発明の対数増幅器の第２実施形態の構成を示す回路図である。
この第２実施形態は、図２に示すように、図１に示す第１実施形態の構成に、さらに第１バッファ回路２１、第２バッファ回路２２、および減算増幅回路２３を追加するようにしたものである。従って、第１実施形態と同一の構成要素には同一符号を付してその説明を省略し、追加された部分の構成について主に説明する。
【００２０】
第１バッファ回路２１は、その入力端子がトランジスタＱ３のエミッタに接続され、その出力端子が抵抗Ｒ２を介して差動増幅器２３１の反転入力端子（−）に接続されている。また、第２バッファ回路２２は、その入力端子がトランジスタＱ２のエミッタに接続され、その出力端子が抵抗Ｒ３を介して差動増幅器２３１の非反転入力端子（＋）に接続されている。
減算増幅回路２３は、第１バッファ回路２１の出力電圧と第２バッファ回路２２の出力電圧の差分の電圧を出力するものであり、図２に示すように、差動増幅器２３１、および抵抗Ｒ２〜Ｒ５から構成される。
【００２１】
さらに詳述すると、差動増幅器２１３は、反転入力端子（−）が抵抗Ｒ２を介して第１バッファ回路２１の出力端子に接続され、非反転入力端子（＋）が抵抗Ｒ３を介して第２ッファ回路２２の出力端子に接続されている。抵抗Ｒ４は、その一端側が差動増幅器２３１の非反転入力端子（＋）に接続され、その他端側が基準電圧Ｖｒｅｆ２が印加される共通端子（この例では接地端子）に接続されている。差動増幅器２３１の反転入力端子（−）と出力端子との間に、抵抗Ｒ５が接続されている。さらに、差動増幅器２３１の出力端子は、出力電圧Ｖｏｕｔを取り出すための出力端子２４に接続されている。
【００２２】
このような構成からなる第２実施形態では、抵抗Ｒ２〜Ｒ５の抵抗値について、Ｒ２＝Ｒ３、Ｒ４＝Ｒ５の関係を持たせると、減算増幅回路２３の出力電圧Voutは、次の（６）式のようになる。
Vout=Vref2 - (R2/R4)・(Vp-Vn)
=Vref2 + (R2/R4)・Vkt・ln｛Vin/(R1・Iref1)｝・・・（６）
（６）式は（５）式に（R2/R4 ）を乗じたものであり、第２実施形態では、第１実施例の効果に加えて、抵抗Ｒ２およびＲ４に異なる温度係数の抵抗を用いると、係数kT/qによる温度依存性を打ち消すことができる。
すなわち、係数kT/qの温度係数は約＋3300ppm/℃であるので、R2/R4 の温度係数が約−3300ppm/℃となるように設定すればよい。また、出力電圧Voutの基準電圧はVref2 により自由に変動させることができる。
【００２３】
（第３実施形態）
図３は、本発明の対数増幅器の第３実施形態の構成を示す回路図である。
この第３実施形態は、図１に示すように、差動増幅器３１と、ＭＯＳトランジスタＱ４と、抵抗Ｒ６と、第１のダイオードであるダイオードＤ２と、第２のダオイードであってダイオードＤ２と同種のダイオードＤ１と、基準電流源３２とを備えている。
差動増幅器３１は、非反転入力端子（＋）が入力信号端子３３に接続され、その非反転入力端子（＋）に入力電圧Ｖｉｎが入力されるようになっている。抵抗Ｒ６は、その一端側が差動増幅器３１の反転入力端子（−）に接続され、その他端側が接地されている。
【００２４】
ＭＯＳトランジスタＱ４は、ゲートが差動増幅器３１の出力端子に接続され、ソースが差動増幅器３１の反転入力端子（−）に接続されている。ダイオードＤ２は、アノードが高電位側の電源端子に接続され、カソードがＭＯＳトランジスタＱ４のドレインに接続されている。ダイオードＤ１は、アノードが高電位側の電源端子に接続され、カソードが基準電流源３２に接続されている。基準電流源３２は、その一端側がダイオードＤ１のカソードに接続され、その他端側が接地されている。
【００２５】
さらに、ダイオードＤ２のカソードが出力端子３５に接続され、ダイオードＤ１のカソードが出力端子３６に接続されている。そして、ダイオードＤ１のカソードの電圧と、ダイオードＤ１のカソードの電圧との差の電圧を、第３実施形態の出力電圧Ｖｐ−Ｖｎとして出力端子３５、３６から取り出すようになっている。
【００２６】
次に、このような構成からなる第３実施形態の動作について、図３を参照しながら説明する。
この第３実施形態では、差動増幅器３１の非反転入力端子（＋）に入力電圧Vin が入力される。差動増幅器３１、ＭＯＳトランジスタＱ４、および抵抗Ｒ６は、全帰還バッファ回路（電圧−電流変換回路）を構成し、入力電圧Vin を所定の電流に変換する。
すなわち、差動増幅器３１の帰還作用により、入力電圧Vin と同じ電圧が差動増幅器３１の反転入力端子（−）に現われ、入力電圧Vin は抵抗Ｒ６により(Vin / R6)の電流に変換され、この変換された電流はトランジスタＱ４のソース・ドレイン電流Ie4 となる。このトランジスタＱ４のソース・ドレイン電流Ie4 は、ダイオードＤ２の飽和電流Id2 と同じとなる。
【００２７】
ダイオードＤ１の電流Id1 には基準電流源３２の定電流Iref2 が流れ、ダイオードＤ１はダイオードＤ２と同種のダイオードを用いている。このため、ダイオードＤ１の飽和電流Issd1 は、ダイオードＤ２の飽和電流Issd2 と等しくなる。そして、出力端子３５、３６から取り出すことができる出力電圧Vp-Vn は、次の（７）式のようになる。
Vp-Vn=(Vdd-Vd2)-(Vdd-Vd1) =-Vd2+Vd1 ・・・（７）
ここで、Vdは、次の（８）式のように表すことができる。
Vd=-Vkt・ln(Id/Issd)+1 ・・・（８）
ここで、Vkt=kT/q、k はボルツマン定数、T は絶対温度、q は電荷量、Issdは飽和電流である。
【００２８】
次に、（８）式を用いると、（７）式は次の（９）式のようになる。
Vp-Vn =(-Vkt・ln(Id2/Issd2)+1)-(Vkt・ln(Id1/Issd2)+1)）・・・（９）
ここで、Issd2=Issd1 であるので、（９）式は次の（１０）式のようになる。
Vp-Vn =-Vkt・ln(Id2/Id1) ・・・（１０）
ここで、Id2=Vin/R6,Id1=Iref2であるので、出力電圧Vp-Vn は次の（１１）式のようになる。
Vp-Vn =-Vkt・ln｛Vin/(R6・Iref2)｝・・・（１１）
【００２９】
このように、第３実施形態では、ダイオードＤ１およびＤ２に同種のダイオードを用いることにより、出力電圧Vp-Vn のダイオード飽和電流Issd依存性がなくなる。また，基準電流源３２はダイオードＤ１のカソード以外に接続されていないため、Iref2 は完全にダイオードＤ１の飽和電流Id1 と等しい。さらに、式（１１）において、R6,Iref2は温度によらず一定の値を選ぶことができるので、出力電圧Vp-Vn の温度特性はほぼ係数Vkt=kT/qで決まる。
【００３０】
以上より、第３実施形態の出力電圧Vp-Vn は、入力電圧Vin について精度良い対数変換が実施されたものとなる。
なお、第３実施形態では、ＭＯＳトランジスタＱ４をユニポーラトランジスタで構成するようにしたが、これを図５に示すようなバイポーラトランジスタＱ１１に置き換えるようにしても良い。
この場合には、図３において、ＭＯＳトランジスタＱ４がＮＰＮ型のバイポーラトランジスタに置き換わり、そのベースが差動増幅器３１の出力端子に接続され、そのエミッタが差動増幅器３１の反転入力端子（−）に接続され、そのコレクタがダイオードＤ２のカソードに接続される。
この点の構成の置き換えは、後述の第４実施形態の場合も同様である。
【００３１】
（第４実施形態）
図４は、本発明の対数増幅器の第４実施形態の構成を示す回路図である。
この第４実施形態は、図４に示すように、図３に示す第３実施形態の構成に、さらに第１バッファ回路４１、第２バッファ回路４２、および減算増幅回路４３を追加するようにしたものである。従って、第３実施形態と同一の構成要素には同一符号を付してその説明を省略し、追加された部分の構成について主に説明する。
【００３２】
第１バッファ回路４１は、その入力端子がダイオードＤ２のカソードに接続され、その出力端子が抵抗Ｒ７を介して差動増幅器４３１の反転入力端子（−）に接続されている。また、第２ッファ回路４２は、その入力端子がダイオードＤ１のカソードに接続され、その出力端子が抵抗Ｒ８を介して差動増幅器４３１の非反転入力端子（＋）に接続されている。
減算増幅回路４３は、第１バッファ回路４１の出力電圧と第２バッファ回路４２の出力電圧の差分の電圧を出力するものであり、図４に示すように、差動増幅器４３１、および抵抗Ｒ７〜Ｒ１０から構成される。
【００３３】
さらに詳述すると、差動増幅器４１３は、反転入力端子（−）が抵抗Ｒ７を介して第１バッファ回路４１の出力端子に接続され、非反転入力端子（＋）が抵抗Ｒ８を介して第２ッファ回路４２の出力端子に接続されている。抵抗Ｒ９は、その一端側が差動増幅器４３１の非反転入力端子（＋）に接続され、その他端側がその他端側が基準電圧Ｖｒｅｆ３が印加される共通端子（この例では接地端子）に接続されている。差動増幅器４３１の反転入力端子（−）と出力端子との間に、抵抗Ｒ１０が接続されている。さらに、差動増幅器４３１の出力端子は、出力電圧を取り出すための出力端子４４に接続されている。
【００３４】
このような構成からなる第４実施形態では、抵抗Ｒ７〜Ｒ１０の抵抗値について、Ｒ７＝Ｒ８、Ｒ９＝Ｒ１０の関係を持たせると、減算増幅回路４３の出力電圧Voutは、次の（１２）式のようになる。
Vout=Vref3 - (R7/R9)・(Vp-Vn)
=Vref3 + (R7/R9)・Vkt・ln｛Vin/(R6・Iref2)｝・・・（１２）
（１２）式は、（１１）式にR7/R9 を乗じたものであり、第４実施形態では、第３実施形態の効果に加えて、抵抗Ｒ７およびＲ９に異なる温度係数の抵抗を用いると、係数kT/qによる温度依存性を打ち消すことができる。
すなわち、係数kT/qの温度係数は約＋3300ppm/℃であるので、R7/R9 の温度係数が約−3300ppm/℃となるように設定すればよい。また、出力電圧Voutの基準電圧は、基準電圧Vref3 により自由に変動させることができる。
【００３５】
（その他の実施形態）
なお、上記の実施形態では、ＭＯＳトランジスタＱ１、Ｑ４をＮ型のＭＯＳトランジスタとした場合について説明したが、ＭＯＳトランジスタＱ１、Ｑ４をＰ型のＭＯＳトランジスタに置き換えることができる。
この場合には、その置き換えにより、例えばトランジスタＱ２，Ｑ３もＮＰＮ型からＰＮＰ型に置き換わり、それに併せて電源の接続なども変更されることになる。
【００３６】
このように、ＭＯＳトランジスタＱ１、Ｑ４をＰ型のＭＯＳトランジスタに置き換える実施形態では、さらにそのＰ型のＭＯＳトランジスタをＰＮＰ型のバイポーラトランジスタに置き換えることができる。
この場合には、その置き換えにより、例えばトランジスタＱ２，Ｑ３もＮＰＮ型からＰＮＰ型に置き換わり、それに併せて電源の接続なども変更されることになる（図１など参照）。
【産業上の利用可能性】
【００３７】
本発明の対数増幅器は、集積回路化が必要な場合、例えば携帯機器のセンサーなどの用途に適している。
【図面の簡単な説明】
【００３８】
【図１】本発明の対数増幅器の第１実施形態の構成を示す回路図である。
【図２】本発明の対数増幅器の第２実施形態の構成を示す回路図である。
【図３】本発明の対数増幅器の第３実施形態の構成を示す回路図である。
【図４】本発明の対数増幅器の第４実施形態の構成を示す回路図である。
【図５】従来技術の一例を示す回路図である。
【符号の説明】
【００３９】
１、３１  差動増幅器
２、３２  基準電流源
２１、４１  第１バッファ回路
２２、４２  第２バッファ回路
２３、４３  減算増幅回路
Ｑ１，Ｑ４  ＭＯＳトランジスタ
Ｒ１，Ｒ６  抵抗
Ｑ２，Ｑ３  バイポーラトランジスタ
Ｄ１，Ｄ２  ダイオード
【図１】
2006109157.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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