(57)【要約】【課題】  簡単な構成で映像データ信号に対応する階調電圧と固定階調電圧を切り替えて出力できる平面表示装置のデータ側駆動回路を提供する。【解決手段】  データレジスタ１２に取り込まれた階調を指示する映像データ信号ＤＡがデータラッチ１３でラッチされ、ＤＡコンバータ１５で階調電圧に変換されて出力されるデータドライバ４において、データラッチ１３はリセット機能を有し、リセット信号ＲＰの入力により予め回路設計された所望の固定階調データ信号ＦＤＡを出力する。【選択図】図２
2006011199.tif 000002
【特許請求の範囲】
【請求項１】
映像データ信号が、スタート信号に応答しクロック信号に同期してデータレジスタに取り込まれ、データラッチでラッチされ、デジタルアナログ変換器で階調電圧に変換されて出力される平面表示装置のデータ側駆動回路において、
前記データラッチは、リセット機能を有しリセット信号入力により予め回路設計された所望の固定階調データ信号を出力し、
前記固定階調データ信号はデジタルアナログ変換器で固定階調電圧に変換されて出力されることを特徴とするデータ側駆動回路。
【請求項２】
前記データラッチは、１水平期間内、１水平期間ごと、複数水平期間ごと、或いは１フレーム単位ごとに階調電圧と固定階調電圧を切り替えて出力することを特徴とする請求項１記載のデータ側駆動回路。
【請求項３】
前記データラッチは、ドライバの１出力ごと、複数出力ごと、或いは全出力ごとに階調電圧と固定階調電圧とを交互に出力することを特徴とする請求項１記載のデータ側駆動回路。
【請求項４】
前記固定階調電圧が前記階調電圧と同極性であり、プリチャージ電圧として用いられることを特徴とする請求項１記載のデータ側駆動回路。
【請求項５】
前記データラッチは前記クロック信号に非同期で前記固定階調データ信号を出力することを特徴とする請求項１記載のデータ側駆動回路。
【請求項６】
前記データラッチは前記クロック信号の入力前に前記固定階調データ信号を出力することを特徴とする請求項５記載のデータ側駆動回路。
【請求項７】
前記固定階調データ信号によって指示される階調は黒レベル、白レベル、または黒レベルと白レベルとの間の中間レベルであることを特徴とする請求項１記載のデータ側駆動回路。
【請求項８】
前記データラッチは、各ビットがリセット付きＤラッチ回路で構成されていることを特徴とする請求項１記載のデータ側駆動回路。
【請求項９】
前記データラッチは、前記リセット付きＤラッチ回路として、リセット時に"０"または"１"の一方を出力するラッチ回路のみで構成されていることを特徴とする請求項８記載のデータ側駆動回路。
【請求項１０】
前記データラッチは、前記リセット付きＤラッチ回路として、リセット時に"０"を出力するラッチ回路と"１"を出力するラッチ回路とで構成されていることを特徴とする請求項８記載のデータ側駆動回路。
【請求項１１】
前記平面表示装置が液晶表示装置であることを特徴とする請求項１記載のデータ側駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は平面表示装置のデータ側駆動回路に関する。
【背景技術】
【０００２】
ドットマトリックス型の平面表示装置として、液晶表示装置、プラズマ表示装置、有機或いは無機ＥＬ表示装置等、種々の表示装置が商品化されているかまたは開発中である。これらの表示装置は、通常、表示パネルと、タイミング制御回路（以下、コントローラという）と、走査側駆動回路（以下、走査ドライバという）およびデータ側駆動回路（以下、データドライバという）とを具備し、カラー表示機能を有している。これらの平面表示装置において、表示品位を向上させるために、従来より種々の提案がされてきている。特許文献１には、アクティブマトリックス方式のカラー液晶表示装置における動画表示での残像問題を解決するために階調電圧と黒信号電圧とを切り替え可能に出力できるデータドライバが提案されている。
【０００３】
以下、特許文献１に記載のデータドライバについて図１１および図１２を参照して説明する。尚、データドライバの図示は、表示パネルのデータ線１本に対応する構成で代表しており、すべてのデータ線に対応して同様の構成のものが設けられている。図１１に示すデータドライバ１１０は、サンプリングメモリ１１１と、ホールディングメモリ１１２と、ＤＡコンバータ１１３と、切替スイッチ１１４とを有している。映像信号からデータ線に対応する映像データ信号がサンプリングメモリ１１１にサンプリングされ、このサンプリングされた映像データ信号がホールディングメモリ１１２に蓄えられる。そして、ＤＡコンバータ１１３によって、信号用基準電源１０１からの信号用基準電圧を用いてＤＡ変換されて、階調電圧として切替スイッチ１１４に送出される。切替スイッチ１１４により切替クロック信号のレベルが"Ｈ"の場合にはＤＡコンバータ１１３からの階調電圧が選択され対応するデータ線に出力される。一方、切替クロック信号のレベルが"Ｌ"の場合には黒信号用電源１０２からの黒信号電圧が選択され対応するデータ線に出力される。
【０００４】
図１２に示すデータドライバ１２０は、サンプリングメモリ１２１と、ホールディングメモリ１２２と、ＤＡコンバータ１２３と、切替スイッチ１２４とを有している。映像信号からデータ線に対応する映像データ信号がサンプリングメモリ１２１にサンプリングされ、このサンプリングされた映像データ信号が切替スイッチ１２４に送出される。切替スイッチ１２４により切替クロック信号のレベルが"Ｈ"の場合にはサンプリングメモリ１２１からの映像データ信号が選択されホールディングメモリ１２２に蓄えられる。一方、切替クロック信号のレベルが"Ｌ"の場合には黒信号データ生成部１０３からの黒信号データが選択されホールディングメモリ１２２に蓄えられる。そして、ＤＡコンバータ１２３によって、信号用基準電源１０１からの信号用基準電圧を用いてＤＡ変換されて、対応するデータ線に出力される。
【特許文献１】特開２００１−６００７８号公報（図２、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上述のデータドライバ１１０はデータ線1本に対応して1個の切替スイッチ１１４が必要であり、また黒信号用電源１０２から切替スイッチ１１４への配線のレイアウト面積が必要であるという問題がある。データドライバ１２０についても、データ線1本に対応して1個の切替スイッチ１２４が必要であり、黒信号データ生成部１０３から切替スイッチ１２４への配線のレイアウト面積が必要であり、また、データドライバ１２０に接続される黒信号データ生成部１０３が必要であるという問題がある。また、データドライバ１２０において、黒信号電圧ではなく中間レベルの固定階調電圧を出力したい場合、さらに配線数が増加するという問題がある。
【０００６】
従って、本発明の目的は、簡単な構成で映像データ信号に対応する階調電圧と固定階調電圧を切り替えて出力できる平面表示装置のデータ側駆動回路を提供することである。
【課題を解決するための手段】
【０００７】
（１）本発明の平面表示装置のデータ側駆動回路は、映像データ信号が、スタート信号に応答しクロック信号に同期してデータレジスタに取り込まれ、データラッチでラッチされ、デジタルアナログ変換器で階調電圧に変換されて出力される平面表示装置のデータ側駆動回路において、前記データラッチは、リセット機能を有しリセット信号入力により予め回路設計された所望の固定階調データ信号を出力し、前記固定階調データ信号はデジタルアナログ変換器で固定階調電圧に変換されて出力されることを特徴とする。
（２）本発明の平面表示装置のデータ側駆動回路は、上記（１）項のデータ側駆動回路において、前記データラッチは、１水平期間内、１水平期間ごと、複数水平期間ごと、或いは１フレーム単位ごとに階調電圧と固定階調電圧を切り替えて出力することを特徴とする。
（３）本発明の平面表示装置のデータ側駆動回路は、上記（１）項のデータ側駆動回路において、前記データラッチは、ドライバの１出力ごと、複数出力ごと、或いは全出力ごとに階調電圧と固定階調電圧とを交互に出力することを特徴とする。
（４）本発明の平面表示装置のデータ側駆動回路は、上記（１）項のデータ側駆動回路において、前記固定階調電圧が前記階調電圧と同極性であり、プリチャージ電圧として用いられることを特徴とする。
（５）本発明の平面表示装置のデータ側駆動回路は、上記（１）項のデータ側駆動回路において、前記データラッチは前記クロック信号に非同期で前記固定階調データ信号を出力することを特徴とする。
（６）本発明の平面表示装置のデータ側駆動回路は、上記（５）項のデータ側駆動回路において、前記データラッチは前記クロック信号の入力前に前記固定階調データ信号を出力することを特徴とする。
（７）本発明の平面表示装置のデータ側駆動回路は、上記（１）項のデータ側駆動回路において、前記固定階調データ信号によって指示される階調は黒レベル、白レベル、または黒レベルと白レベルとの間の中間レベルであることを特徴とする。
（８）本発明の平面表示装置のデータ側駆動回路は、上記（１）項のデータ側駆動回路において、前記データラッチは、各ビットがリセット付きＤラッチ回路で構成されていることを特徴とする。
（９）本発明の平面表示装置のデータ側駆動回路は、上記（８）項のデータ側駆動回路において、前記データラッチは、前記リセット付きＤラッチ回路として、リセット時に"０"または"１"の一方を出力するラッチ回路のみで構成されていることを特徴とする。
（１０）本発明の平面表示装置のデータ側駆動回路は、上記（８）項のデータ側駆動回路において、前記データラッチは、前記リセット付きＤラッチ回路として、リセット時に"０"を出力するラッチ回路と"１"を出力するラッチ回路とで構成されていることを特徴とする。
（１１）本発明の平面表示装置のデータ側駆動回路は、上記（１）項のデータ側駆動回路において、前記平面表示装置が液晶表示装置であることを特徴とする。
【０００８】
上記手段によれば、データラッチがリセット信号入力により予め回路設計された所望の固定階調データ信号を出力することができる。
【発明の効果】
【０００９】
本発明によれば、簡単な構成で映像データ信号に対応する階調電圧と固定階調電圧を切り替えて出力できる平面表示装置のデータ側駆動回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明が適用される平面表示装置としての一例の液晶表示装置について図面を参照して説明する。尚、液晶表示装置には、各回路を動作させるための電源回路を有しているが、図示および説明を省略する。液晶表示装置の液晶表示モジュールは、図１に示すように、液晶パネル１と、コントローラ２と、走査ドライバ３と、データドライバ４とを具備している。液晶パネル１は、詳細を図示しないが、例えば、透過型の場合、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させて画像を表示するものである。尚、液晶パネル１は反射型としてもよく、この場合、両基板の一方に光を反射させる機能を付与して、液晶の反射率を変化させて画像を表示するものである。半導体基板上には、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線と、各画素電極へ印加する階調電圧を送るデータ線とが配線されている。以下、液晶パネル１の解像度がＸＧＡ（１０２４×７６８画素：１画素はＲ，Ｇ，Ｂの３ドットからなる）、２６２１４４色表示（Ｒ，Ｇ，Ｂのそれぞれが６４階調からなる）の場合を例に説明する。
【００１１】
液晶パネル１の走査線は、垂直方向の７６８画素に対応して７６８本配置される。また、データ線は、１画素がＲ，Ｇ，Ｂの３ドットからなるため水平方向の１０２４画素に対応して１０２４×３＝３０７２本配置される。走査ドライバ３は、７６８本のゲート線に対して１個で１９２本を分担するとして４個が配置される。データドライバ４は、３０７２本のデータ線に対して１個で３８４本を分担するとして８個（４−１、４−２、…、４−８）が配置される。
【００１２】
コントローラ２には、ＰＣ（パソコン）５から、例えば、ＬＶＤＳ（Low Voltage Differential Signaling）インタフェースを介して映像データ信号やタイミング信号が転送される。コントローラ２から走査ドライバ３には、クロック信号等が各走査ドライバ３に並列に転送され、走査信号用のスタート信号ＳＴＶが初段の走査ドライバ３に転送され、カスケード接続された２段目以降の走査ドライバ３に順次転送されていく。コントローラ２からデータドライバ４には、クロック信号ＣＫ、ラッチ信号ＳＴＢ、リセット信号ＲＰ等のタイミング信号と階調を指示する映像データ信号ＤＡが各データドライバ４に並列に転送され、映像データ信号ＤＡを取込むためのスタート信号ＳＴＨが初段のデータドライバ４−１に転送される。データドライバ４−１に入力されたスタート信号ＳＴＨは、カスケード接続された２段目以降のデータドライバ４−２、４−３、…、４−８に順次転送されていく。
【００１３】
走査ドライバ３から液晶パネル１の各走査線には、スタート信号ＳＴＶに応答してパルス状の走査信号が線順次に送られる。パルスが印加された走査線につながるＴＦＴが全てオンとなり、そのとき各データドライバ４からの出力が液晶パネル１のデータ線に供給され、オンとなったＴＦＴを介して画素電極に印加される。そして、パルスが印加されなくなった走査線につながるＴＦＴがオフ状態に変化すると、画素電極と対向基板電極との電位差は、その走査線に次のパルスが印加されるまでの間保持される。そして、全ての走査線に順次パルスが印加されることにより、全ての画素電極に各データドライバ４からの出力が印加され、フレーム周期で画素電極と対向基板電極との電位差の書き替えを行うことにより画像を表示することができる。
【００１４】
以下、本発明の一実施形態のデータドライバ４について、２画素分のビット幅で映像データ信号を取り込むパラレル伝送方式を例に、図２を参照して説明する。データドライバ４は、３８４本のデータ線に対応して、Ｒ，Ｇ，Ｂ各６４階調表示のためのＲ，Ｇ，Ｂ各６ビット分の映像データ信号がそれぞれ入力され、６４階調のうち、その映像データ信号の論理に対応した１つの階調電圧がそれぞれ出力される３８４出力の構成となっている。尚、以下の説明において、６ビット映像データ信号の2進数表示として、"００００００"が黒レベルを指示し、"１１１１１１"が白レベルを指示するものとする。また、階調電圧として印加される電位差の絶対値の大きい方側が黒レベル側で、小さい方側が白レベル側とする。具体的回路構成として、シフトレジスタ１１、データレジスタ１２、データラッチ１３、レベルシフタ１４、デジタルアナログ変換器（以下、ＤＡコンバータという）１５および出力回路１６を有している。
【００１５】
シフトレジスタ１１は、データ線３８４本に対応して、６４ビット（１ビットでデータ線Ｒ，Ｇ，Ｂ×２画素＝６本分を分担）からなり、液晶パネル１の複数走査線のうち１走査線を走査する１水平期間ごとに、スタート信号ＳＴＨに応答して、クロック信号ＣＫに同期しながらデータ取込み用の制御信号Ｃ１、Ｃ２、…、Ｃ６４を順次生成し、データレジスタ１２に出力する。
【００１６】
データレジスタ１２は、データ線３８４本に対応して、６ビット×３ドット（Ｒ，Ｇ，Ｂ）×２の３６ビット幅×６４ビットで供給される１走査線分の映像データ信号ＤＡをシフトレジスタ１１の制御信号Ｃ１、Ｃ２、…、Ｃ６４に同期して取込む。
【００１７】
データラッチ１３は、図３に示すように、データ線３８４本に対応して、３８４段の６ビットラッチ２０−１、２０−２、…、２０−３８４からなり、各６ビットラッチ２０−１、２０−２、…、２０−３８４で６ビットの映像データ信号ＤＡをラッチ信号ＳＴＢの前エッジのタイミングで保持するとともにレベルシフタ１４に一括出力する。また、各６ビットラッチ２０−１、２０−２、…、２０−３８４は、リセット機能を有し、リセット信号ＲＰの入力により予め回路設計された所望の固定階調データ信号ＦＤＡをレベルシフタ１４に一括出力する。
【００１８】
各６ビットラッチ２０−１、２０−２、…、２０−３８４は、ビットごとに、リセット付きＤラッチ回路で構成され、例えば、図４（ａ）に示す回路構成のリセット付きＤラッチ回路２１または図５（ａ）に示す回路構成のリセット付きＤラッチ回路２２が用いられる。Ｄラッチ回路２１，２２は、Ｒ端子にリセット信号ＲＰ，Ｄ端子に映像データ信号ＤＡ：Ｄ０〜Ｄ５、Ｇ端子にラッチ信号ＳＴＢが入力される。Ｄラッチ回路２１，２２は、図４（ｂ）、図５（ｂ）の真理値表に示すように、Ｒ端子のリセット入力が"１"の状態では、通常のＤラッチの動作をする。Ｒ端子のリセット入力が"０"の状態では、Ｄ端子のデータ入力に関係なく、Ｄラッチ回路２１の場合、Ｑ端子に"０"が出力され、Ｄラッチ回路２２の場合、Ｑ端子に"１"が出力される。
【００１９】
Ｄラッチ回路２１，２２は、Ｒ端子のリセット入力が"１"およびＧ端子のゲート入力が"１"のとき、ＡＮＤ回路２１３，２２３の出力が"１"である。この出力"１"がトランスファゲート２１１，２２１のＮチャネル側ゲートおよびトランスファゲート２１２，２２２のＰチャネル側ゲートに入力されるとともに、トランスファゲート２１１，２２１のＰチャネル側ゲートおよびトランスファゲート２１２，２２２のＮチャネル側ゲートにインバータ２１４，２２４を介して入力される。その結果、トランスファゲート２１１，２２１はオン状態、トランスファゲート２１２，２２２はオフ状態である。このとき、Ｄ端子のデータ入力はインバータ２１５，２２５、トランスファゲート２１１，２２１、インバータ２１６，２２６を通ってＱ端子に現れる。次に、Ｒ端子のリセット入力が"１"のとき、Ｇ端子のゲート入力が"０"になると、ＡＮＤ回路２１３，２２３の出力は"０"となり、トランスファゲート２１１，２２１はオフ状態、トランスファゲート２１２，２２２はオン状態になる。このとき、Ｄラッチ回路２１では、Ｑ端子の状態がＮＡＮＤ回路２１７、トランスファゲート２１２、インバータ２１６を通って正帰還されるので、Ｑ端子はそのままデータを保持する。また、Ｄラッチ回路２２でも、同様に、Ｑ端子の状態がＮＯＲ回路２２７、トランスファゲート２２２、インバータ２２６を通って正帰還されるので、Ｑ端子はそのままデータを保持する。
【００２０】
また、Ｄラッチ回路２１，２２は、Ｒ端子のリセット入力が"０"のとき、Ｇ端子のゲート入力に関係なく、ＡＮＤ回路２１３，２２３の出力が"０"であり、トランスファゲート２１１，２２１はオフ状態、トランスファゲート２１２，２２２はオン状態である。このとき、Ｄラッチ回路２１では、リセット入力"０"がＮＡＮＤ回路２１７、トランスファゲート２１２、インバータ２１６を通ってＱ端子に現れ、Ｄ端子のデータ入力に関係なくＱ端子から"０"が出力される。また、Ｄラッチ回路２２では、リセット入力"０"がインバータ２２８、ＮＯＲ回路２２７、トランスファゲート２２２、インバータ２２６を通ってＱ端子に反転されて現れ、Ｄ端子のデータ入力に関係なくＱ端子から"１"が出力される。
【００２１】
図２に戻り、レベルシフタ１４は、データラッチ１３からの映像データ信号ＤＡまたは固定階調データ信号ＦＤＡを電圧レベルを高めてＤＡコンバータ１５に出力する。ＤＡコンバータ１５は、レベルシフタ１４からの映像データ信号ＤＡまたは固定階調データ信号ＦＤＡにより、データ線３８４本のそれぞれに対応した６ビットの映像データ信号ＤＡまたは固定階調データ信号ＦＤＡごとに、６４階調のうち、その映像データ信号ＤＡまたは固定階調データ信号ＦＤＡの論理に対応した１つの階調電圧または固定階調電圧を出力回路１６に出力する。
【００２２】
出力回路１６は、ＤＡコンバータ１５からの階調電圧または固定階調電圧を駆動能力を高めてラッチ信号ＳＴＢの後エッジのタイミングで出力Ｓ１〜Ｓ３８４として出力する。尚、出力回路１６の出力はリセット信号ＲＰの後エッジのタイミングでハイインピーダンス（Ｈｉｚ）に制御される。
【００２３】
上記実施の形態のデータドライバ４によれば、データラッチ１３にリセット機能を有し、リセット信号ＲＰの入力により予め回路設計された所望の固定階調データ信号ＦＤＡを出力するようにしたので、簡単な構成で映像データ信号に対応する階調電圧と固定階調電圧を切り替えて出力できる平面表示装置のデータ側駆動回路を提供できる。
【実施例１】
【００２４】
データラッチ１３の６ビットラッチ２０として用いられる第1実施例の６ビットラッチ３０について説明する。６ビットラッチ３０は、図６に示すように、各ビットが、Ｄラッチ回路２１により構成されている。従って、６ビットラッチ３０から固定階調データ信号ＦＤＡとして、"００００００"が出力され、黒信号データが出力されることになる。尚、６ビット階調データ＝"１１１１１１"が黒レベルを指示する場合は、６ビットラッチ３０をＤラッチ回路２２により構成すればよい。
【００２５】
データラッチ１３の６ビットラッチ２０として６ビットラッチ３０が用いられたときのデータドライバ４の第1例の動作について図７を参照して説明する。この動作は、平面表示装置における動画表示での残像問題を解決するために適用することができる。図７（ｃ１）に示すように、時刻Ｔ１１にスタート信号ＳＴＨが1段目のデータドライバ４−１のシフトレジスタ１１に入力されると、スタート信号ＳＴＨに応答して、図７（ｄ１）に示すように、1段目のデータドライバ４−１のデータレジスタ１２に映像データ信号ＤＡが順次取込まれ格納されるとともに1段目のデータドライバ４−１のデータラッチ１３にそれぞれ出力される。
【００２６】
図７（ｃ２）に示すように、時刻Ｔ１２にスタート信号ＳＴＨが２段目のデータドライバ４−２のシフトレジスタ１１に入力されると、スタート信号ＳＴＨに応答して、図７（ｄ２）に示すように、２段目のデータドライバ４−２のデータレジスタ１２に映像データ信号ＤＡが順次取込まれ格納されるとともに２段目のデータドライバ４−２のデータラッチ１３にそれぞれ出力される。
【００２７】
以下、３段目以降のデータドライバ４−３、４−４、…、４−８においても同様に時刻Ｔ１３、Ｔ１４、…、Ｔ１８（8段目のデータドライバ４のみ図７（ｃ８）に示す）にスタート信号ＳＴＨがシフトレジスタ１１に入力され、（8段目のデータドライバ４のみ図７（ｄ８）に示すように）データレジスタ１２に映像データ信号ＤＡが順次取込まれ格納されるとともにデータラッチ１３にそれぞれ出力される。
【００２８】
例えば、時刻Ｔ１４と時刻Ｔ１５の間の時刻Ｔ２１に、図７（ｂ）に示すように、リセット信号ＲＰが"Ｌ"レベルになると、各データドライバ４−１、４−２、…、４−８において、データラッチ１３はリセットされ、図７（ｅ）に示すように、各６ビットラッチ２０−１、２０−２、…、２０−３８４から黒レベルを指示する黒信号データ"００００００"がレベルシフタ１４を介してＤＡコンバータ１５に出力される。そして、ＤＡコンバータ１５で黒信号電圧に変換され、図７（ｆ）に示すように、出力回路１６を介してデータ線に出力される。
【００２９】
図７（ｂ）に示すように、時刻Ｔ２２にリセット信号ＲＰが"Ｈ"レベルになると、各データドライバ４−１、４−２、…、４−８において出力回路１６の出力は、図７（ｆ）に示すように、ハイインピーダンス（Ｈｉｚ）になる。
【００３０】
図７（ａ）に示すように、時刻Ｔ３１にラッチ信号ＳＴＢが"Ｈ"レベルになると、各データドライバ４−１、４−２、…、４−８において、データレジスタ１２に取込まれた映像データ信号ＤＡがデータラッチ１３に保持されるとともに、図７（ｅ）に示すように、レベルシフタ１４を介してＤＡコンバータ１５に一括出力される。そして、ＤＡコンバータ１５で階調電圧に変換され出力回路１６に出力される。このとき、階調電圧の極性は直前の黒信号電圧と反対極性に制御される。
【００３１】
図７（ａ）に示すように、時刻Ｔ３２にラッチ信号ＳＴＢが"Ｌ"レベルになると、各データドライバ４−１、４−２、…、４−８において、図７（ｆ）に示すように、出力回路１６から黒信号電圧と反対極性の階調電圧がデータ線に出力される。
【００３２】
以上に説明したデータドライバ４の第1例の動作によれば、簡単な構成で映像データ信号に対応する階調電圧と黒信号圧を切り替えて出力することができ、平面表示装置における動画表示での残像問題を解決するために適用することができる。尚、上記第１例では、１水平期間内で階調電圧と黒信号電圧を切り替えて出力する例を示したが、１水平期間ごと、複数水平期間ごと、或いは１フレーム単位ごとに階調電圧と黒信号電圧とを切り替えて出力することもできる。また、上記第１例では、ドライバの全出力ごとに階調電圧と黒信号電圧とを交互に出力する例を示したが、ドライバの１出力ごと、或いは複数出力（例えば、Ｒ，Ｇ，Ｂの３出力）ごとに階調電圧と黒信号電圧とを交互に出力することもできる。また、１水平期間内、１水平期間ごと、複数水平期間ごと、或いは１フレーム単位ごとに階調電圧と黒信号電圧とを切り替えて出力することと、ドライバの１出力ごと、複数出力ごと、或いは全出力ごとに階調電圧と黒信号電圧とを交互に出力することとを組み合わせることもできる。
【００３３】
次に、データラッチ１３の６ビットラッチ２０として６ビットラッチ３０が用いられたときのデータドライバ４の第２例の動作について図８を参照して説明する。この動作は、データドライバからの階調電圧の電圧レスポンスを向上させるために適用することができる。図７に示した第１例の動作と同様に、データドライバ４−１、４−２、…、４−８において、時刻Ｔ１１、Ｔ１２、…、Ｔ１８（１、２、8段目のデータドライバ４を図８（ｃ１）、（ｃ２）、（ｃ８）に示す）にスタート信号ＳＴＨがシフトレジスタ１１に入力され、（１、２、8段目のデータドライバ４を図８（ｄ１）、（ｄ２）、（ｄ８）に示すように）データレジスタ１２に映像データ信号ＤＡが順次取込まれ格納されるとともにデータラッチ１３にそれぞれ出力される。
【００３４】
図８（ｂ）に示すように、時刻Ｔ１８後の時刻Ｔ２３にリセット信号ＲＰが"Ｌ"レベルになると、各データドライバ４−１、４−２、…、４−８において、図７に示した第１例の動作と同様に、データラッチ１３はリセットされ、図８（ｅ）に示すように、黒信号データ"００００００"がＤＡコンバータ１５に出力され、図８（ｆ）に示すように、出力回路１６から黒信号電圧が出力される。
【００３５】
図８（ｂ）に示すように、時刻Ｔ２４にリセット信号ＲＰが"Ｈ"レベルになると、各データドライバ４−１、４−２、…、４−８において出力回路１６の出力は、図８（ｆ）に示すように、ハイインピーダンス（Ｈｉｚ）になる。
【００３６】
図８（ａ）に示すように、時刻Ｔ３１にラッチ信号ＳＴＢが"Ｈ"レベルになると、各データドライバ４−１、４−２、…、４−８において、図７に示した第１例の動作と同様に、データレジスタ１２に取込まれた映像データ信号ＤＡがデータラッチ１３に保持されるとともに、図８（ｅ）に示すように、レベルシフタ１４を介してＤＡコンバータ１５に一括出力される。そして、ＤＡコンバータ１５で階調電圧に変換され出力回路１６に出力される。このとき、階調電圧の極性は直前の黒信号電圧と同一極性に制御される。
【００３７】
図８（ａ）に示すように、時刻Ｔ３２にラッチ信号ＳＴＢが"Ｌ"レベルになると、各データドライバ４−１、４−２、…、４−８において、図８（ｆ）に示すように、出力回路１６から黒信号電圧と同一極性の階調電圧がデータ線に出力される。
【００３８】
以上に説明したデータドライバ４の第２例の動作によれば、簡単な構成で映像データ信号に対応する階調電圧を出力する前に黒信号電圧でプリチャージすることができ、データドライバ４からの階調電圧の電圧レスポンスを向上させることができ、平面表示装置による表示品質を向上させることができる。尚、階調電圧として印加される電位差の絶対値の大きい方側が白レベル側で、白データ信号が"１１１１１１"で指示される場合は、６ビットラッチ３０をＤラッチ回路２２により構成すればよい。
【００３９】
次に、データラッチ１３の６ビットラッチ２０として６ビットラッチ３０が用いられたときのデータドライバ４の第３例の動作について図９を参照して説明する。この動作は、平面表示装置において、電源投入直後でもクロック信号ＣＫとは非同期にデータドライバから黒信号電圧を出力できるようにするために適用することができる。図７に示した第１例の動作と同様に、データドライバ４−１、４−２、…、４−８において、時刻Ｔ１１、Ｔ１２、…、Ｔ１８（１、２、8段目のデータドライバ４を図９（ｃ１）、（ｃ２）、（ｃ８）に示す）にスタート信号ＳＴＨがシフトレジスタ１１に入力され、（１、２、8段目のデータドライバ４を図９（ｄ１）、（ｄ２）、（ｄ８）に示すように）データレジスタ１２に映像データ信号ＤＡが順次取込まれ格納されるとともにデータラッチ１３にそれぞれ出力される。
【００４０】
図９（ｘ）に示すように、時刻Ｔ０１に電源がＯＮし、図９（ｙ）に示すように、時刻Ｔ０２にクロック信号ＣＫが入力される場合、図９（ｂ）に示すように、時刻Ｔ０１とＴ０２の間の時刻Ｔ２５にリセット信号ＲＰが"Ｌ"レベルになると、各データドライバ４−１、４−２、…、４−８において、図７に示した第１例の動作と同様に、データラッチ１３はリセットされ、図９（ｅ）に示すように、黒信号データ"００００００"がＤＡコンバータ１５に出力され、図９（ｆ）に示すように、出力回路１６から黒信号電圧が出力される。
【００４１】
図９（ｂ）に示すように、時刻Ｔ２６にリセット信号ＲＰが"Ｈ"レベルになると、各データドライバ４−１、４−２、…、４−８において出力回路１６の出力は、図９（ｆ）に示すように、ハイインピーダンス（Ｈｉｚ）になる。
【００４２】
図９（ａ）に示すように、時刻Ｔ３１にラッチ信号ＳＴＢが"Ｈ"レベルになると、各データドライバ４−１、４−２、…、４−８において、図７に示した第１例の動作と同様に、データレジスタ１２に取込まれた映像データ信号ＤＡがデータラッチ１３に保持されるとともに、図９（ｅ）に示すように、レベルシフタ１４を介してＤＡコンバータ１５に一括出力される。そして、ＤＡコンバータ１５で階調電圧に変換され出力回路１６に出力される。このとき、階調電圧の極性は直前の黒信号電圧と反対極性に制御される。
【００４３】
図９（ａ）に示すように、時刻Ｔ３２にラッチ信号ＳＴＢが"Ｌ"レベルになると、各データドライバ４−１、４−２、…、４−８において、図９（ｆ）に示すように、出力回路１６から黒信号電圧と反対極性の階調電圧がデータ線に出力される。
【００４４】
以上に説明したデータドライバ４の第３例の動作によれば、簡単な構成でクロック信号ＣＫの入力が無い時点、例えば、電源投入直後など、でもクロック信号ＣＫに非同期のリセット信号ＲＰを入力することにより、データドライバ４から黒信号電圧を出力することができ、クロック信号ＣＫの入力前に表示画面を黒画面にすることができる。
【実施例２】
【００４５】
データラッチ１３の６ビットラッチ２０として用いられる第２実施例の６ビットラッチ４０について説明する。６ビットラッチ４０は、固定階調データ信号ＦＤＡとして中間階調を出力することができ、例えば、固定階調データ信号ＦＤＡ＝"１０００００"を出力したい場合、図１０に示すように、"１"を出力する最上位ビットがＤラッチ回路２２により構成され、"０"を出力する下位の残り５ビットがＤラッチ回路２１により構成される。尚、６ビットラッチ４０の固定階調データ信号ＦＤＡは、Ｒ，Ｇ，Ｂで異なる中間階調を出力するようにしてもよい。
【００４６】
データラッチ１３の６ビットラッチ２０として６ビットラッチ４０が用いられたときのデータドライバ４の動作については、図７〜図９に示した６ビットラッチ３０の動作と同様の動作を適用することができ、固定階調データ信号ＦＤＡとして、６ビットラッチ３０が黒信号データを出力するのに対して、６ビットラッチ４０が黒レベルと白レベルとの間の中間レベルのデータを出力できる以外は同様であり、その説明を省略する。
【００４７】
尚、上記実施形態では、液晶表示装置を例として説明したが、これに限定されることなく、プラズマ表示装置、有機或いは無機ＥＬ表示装置等の他のドットマトリックス型の平面表示装置にも用いることができる。
【図面の簡単な説明】
【００４８】
【図１】本発明が適用される平面表示装置の一例の液晶表示装置の概略構成を示すブロック図。
【図２】本発明の一実施形態のデータドライバ４の概略構成を示すブロック図。
【図３】図２に示すデータドライバ４のデータラッチ１３のブロック図。
【図４】図３に示すデータラッチ１３のラッチ２０に用いることができるリセット付きＤラッチ回路２１の回路図および真理値表。
【図５】図３に示すデータラッチ１３のラッチ２０に用いることができるリセット付きＤラッチ回路２２の回路図および真理値表。
【図６】図３に示すデータラッチ１３のラッチ２０として用いられる第1実施例のラッチ３０のブロック図。
【図７】図６に示すラッチ３０が用いられたときのデータドライバ４の第1例の動作を説明するタイムチャート。
【図８】図６に示すラッチ３０が用いられたときのデータドライバ４の第２例の動作を説明するタイムチャート。
【図９】図６に示すラッチ３０が用いられたときのデータドライバ４の第３例の動作を説明するタイムチャート。
【図１０】図３に示すデータラッチ１３のラッチ２０として用いられる第２実施例のラッチ４０のブロック図。
【図１１】従来のデータドライバ１１０の概略構成を示すブロック図。
【図１２】従来の他の例のデータドライバ１２０の概略構成を示すブロック図。
【符号の説明】
【００４９】
１  液晶パネル
２  コントローラ（タイミング制御回路）
４  データドライバ（データ側駆動回路）
１１  シフトレジスタ
１２  データレジスタ
１３  データラッチ
１４  レベルシフタ
１５  ＤＡコンバータ
１６  出力回路
２０、３０、４０  ６ビットラッチ
２１、２２  リセット付きＤラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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