(57)【要約】【課題】高い精度で電子の転送が可能でより高温で動作可能であり、かつより容易に製造ができる半導体装置を提供する。【解決手段】半導体層１０１と、半導体層１０１の表面より形成されたｐ型領域１０２と、半導体層１０１の表面よりｐ型領域１０２と離間して形成されたｎ型領域１０３と、半導体層１０１の表面に形成されたゲート絶縁層１０４と、ｐ型領域１０２とｎ型領域１０３との間のゲート絶縁層１０４の上に形成されたゲート１０５とを備える。加えて、ｐ型領域１０２とｎ型領域１０３とに挟まれた半導体層１０１の表面より３０ｎｍ以内の領域に導入された１個の不純物１０６を備えている。不純物１０６は、ｐ型領域１０２とｎ型領域１０３とに挟まれたチャネル領域に導入されている。【選択図】  図１
2006332097.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型の不純物が導入された半導体からなるｐ型領域と、
ｎ型の不純物が導入された半導体からなるｎ型領域と、
第１方向で前記ｐ型領域と前記ｎ型領域とに挾まれて配置された半導体からなるチャネル領域と、
前記チャネル領域の前記第１方向に垂直な第２方向の側に配置されたゲート電極と、
前記チャネル領域の前記ゲート電極の側の界面より３０ｎｍの範囲に導入された既知の個数の不純物原子と
を少なくとも備え、
前記不純物原子は、イオン化エネルギーが０．１ｅＶ以上であり、前記チャネル領域の中に不純物準位を形成する
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
１個の前記不純物原子が前記チャネル領域に導入されている
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記ゲート電極と前記チャネル領域との間に配置されたゲート絶縁層を備えることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ゲート絶縁層は、前記チャネル領域を構成する半導体よりもバンドギャップの広い半導体から構成されている
ことを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記チャネル領域はシリコンから構成され、
前記不純物原子は、インジウム及びタリウムの少なくとも１つである
ことを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記チャネル領域の前記ゲート電極と反対の側に前記ゲート電極と対向して配置された他のゲート電極を備え、
前記チャネル領域の前記第２方向の層厚は、高々６０ｎｍに形成されている
ことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記他のゲート電極と前記チャネル領域との間に配置された他のゲート絶縁層を備えることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記他のゲート絶縁層は、前記チャネル領域を構成する半導体よりもバンドギャップの広い半導体から構成されている
ことを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置の駆動方法であって、
前記ゲート電極に、
前記ｎ型領域より供給される電子による電子チャネルが形成されるしきい値以上の第１ゲート電圧と、
前記ｐ型領域より供給される正孔による正孔チャネルが形成されるしきい値以下の第２ゲート電圧と
を交互に印加する
ことを特徴とする半導体装置の駆動方法。
【請求項１０】
請求項６〜８のいずれか１項に記載の半導体装置の駆動方法であって、
前記チャネル領域の前記ゲート電極側と前記他のゲート電極側との２つの界面における電位差が、前記チャネル領域を構成する半導体のバンドギャップを越えないようにする第１ゲート電圧を前記他のゲート電極に印加し、
前記他のゲート電極に前記第１ゲート電圧が印加されている状態で、
前記ゲート電極に、
前記ｎ型領域より供給される電子による電子チャネルが形成されるしきい値以上の第２ゲート電圧と、
前記ｐ型領域より供給される正孔による正孔チャネルが形成されるしきい値以下の第３ゲート電圧と
を交互に印加する
ことを特徴とする半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子を転送する半導体装置及びその駆動方法に関するものである。
【背景技術】
【０００２】
単一の電子を転送するデバイス（素子）は、単電子デバイスと呼ばれ、最も基本となるデバイスは、単電子トランジスタと呼ばれる３端子素子である。単電子トランジスタは、図５に概略を示すように、ソース５０１、ドレイン５０２、ゲート５０３、及び中核部である単電子島５０４から構成されている。単電子島５０４は、量子ドット、あるいは人工原子とも呼ばれる伝導体の微細構造である。単電子島５０４が十分に小さい場合、ソース５０１から単電子島５０４に電子が１個入ると、単電子島５０４のポテンシャルエネルギーが大きく上昇し、単電子島５０４にはこれ以上電子が入ることができなくなる。
【０００３】
言い換えると、電子が１個入ったことにより、単電子島５０４は大きく負に帯電し、新たな電子は、帯電したことによる静電反発力により単電子島５０４に入れない。このポテンシャルエネルギーの増加分は、帯電エネルギーと呼ばれている。単電子島５０４に入っていた電子が、ドレイン５０２に抜けてしまうと、静電反発力がなくなり、新たな電子が単電子島５０４に入れるようになる。このように、第一の電子が単電子島５０４を通過した後に、次の第２の電子は単電子島５０４を通過でき、単電子トランジスタでは、単電子島５０４を通過する電子は、１個ずつとなる。
【０００４】
ただし、上記の動作は、単電子島５０４が十分に小さいか、または、温度を十分に低くしないと保証されない。単電子島５０４が十分に小さくないと、静電エネルギーの上昇量（帯電エネルギー）も小さく、静電反発力がうまく機能しない。従って、電子の熱エネルギーのため、反発力にうち勝って電子が間違って単電子島５０４に入ってしまうということが起こり、これが誤動作となる。この問題は、温度を下げて電子の熱エネルギーを低くすることにより回避できるが、これは、低温でのデバイス動作を意味し、実用上好ましくない。このような理由から、単電子島５０４は、非常に小さくしなければならず、常温に近い動作を保証するには、単電子島５０４の直径を１０ｎｍ以下にしなければいならないことが知られている。
【０００５】
直径を１０ｎｍ以下にした微細な単電子島５０４を有する単電子トランジスタは、研究レベルでは試作されているが、実用には至っていない。また、単電子トランジスタの特性は、単電子島５０４の大きさや形に敏感に依存するため、単電子トランジスタを集積するためには、微細な単電子島５０４を再現性よく作製する技術が必要であるが、このような技術は現状ではまだない。
【０００６】
加えて、上記構造の単電子トランジスタでは、原理的に、単電子転送の精度が上がらないことが知られている。単電子トランジスタでは、電子は１個ずつ転送されるが、各電子転送の時間間隔はバラバラである。例えば、転送時間を区切り、１０個の電子を正確にソースからドレインに転送するということができない。転送精度を上げるためには、単電子トランジスタよりもさらに複雑な構造が必要となる。これらは、単電子転送デバイスと呼ばれ、単電子ターンスタイルや単電子ポンプなどが考案され、実証されている（非特許文献１参照）。
【０００７】
一例として、単電子ターンスタイルの構成を図６に示す。図６に示す素子は、ソース６０１、ドレイン６０２、ゲート６０３、及び直列に接続した３個の単電子島６４１，６４２，６４３から構成されている。このターンスタイルでは、ゲート６０３は、中央の単電子島６４１に結合（容量結合）しており、ゲート６０３にクロック電圧を印加すると、１回の電圧の立ち上がり下がりにつき、正確に１個の電子を転送させることができる。例えば、１０個の電子を転送したい場合には、ゲート６０３に対して立ち上がり下がりが１０回繰り返されるクロック電圧を印加すればよい。また、図６に示す素子のオンオフを１０回繰り返せばよい。
【０００８】
【非特許文献１】L.J.Geerligs, et al., "Frequency-Locked Turnstile Device for Single Electron", Physical Review Letters, Vol.64, No.22, pp.2691-2694, 1990.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したように、非特許文献１に示されているような素子によれば、高い精度で電子の転送が可能であるが、微細な単電子島を直列した状態で３個形成する必要があるなど、単電子トランジスタの場合に比べ、より製造が困難である。このように、従来では、高い精度で電子の転送が可能で、かつより高温で動作可能な微細な単電子島による単電子素子の実現は、容易ではなかった。
【００１０】
本発明は、以上のような問題点を解消するためになされたものであり、高い精度で電子の転送が可能でより高温で動作可能であり、かつより容易に製造ができる半導体装置の提供を目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、ｐ型の不純物が導入された半導体からなるｐ型領域と、ｎ型の不純物が導入された半導体からなるｎ型領域と、第１方向でｐ型領域とｎ型領域とに挾まれて配置された半導体からなるチャネル領域と、チャネル領域の第１方向に垂直な第２方向の側に配置されたゲート電極と、チャネル領域のゲート電極の側の界面より３０ｎｍの範囲に導入された既知の個数の不純物原子とを少なくとも備え、不純物原子は、イオン化エネルギーが０．１ｅＶ以上であり、チャネル領域の中に不純物準位を形成するようにしたものである。例えば、１個の前記不純物原子が前記チャネル領域に導入されているようにしたものである。従って、ゲート電極にゲート電圧を印加してｎ型領域より電子チャネルが形成された状態とすると、形成された電子チャネル中の１つ（既知の個数）の電子が１個（既知の個数）の不純物原子に捕獲される。
【００１２】
上記半導体装置において、ゲート電極とチャネル領域との間に配置されたゲート絶縁層を備えるようにしてもよい。このゲート絶縁層は、チャネル領域を構成する半導体よりもバンドギャップの広い半導体から構成されていてもよい。また、チャネル領域はシリコンから構成される場合、不純物原子は、インジウム及びタリウムの少なくとも１つであればよい。
【００１３】
また、上記半導体装置において、チャネル領域のゲート電極と反対の側にゲート電極と対向して配置された他のゲート電極を備え、チャネル領域の第２方向の層厚は、高々６０ｎｍに形成されているようにしてもよい。この場合においても、他のゲート電極とチャネル領域との間に配置された他のゲート絶縁層を備えていてもよく、他のゲート絶縁層は、チャネル領域を構成する半導体よりもバンドギャップの広い半導体から構成されていてもよい。
【００１４】
また、本発明に係る半導体装置の駆動方法は、上述した構成の半導体装置を駆動する方法であり、ゲート電極に、ｎ型領域より供給される電子による電子チャネルが形成されるしきい値以上の第１ゲート電圧と、ｐ型領域より供給される正孔による正孔チャネルが形成されるしきい値以下の第２ゲート電圧とを交互に印加するようにしたものである。
【００１５】
また、本発明に係る半導体装置の駆動方法は、上述した構成の半導体装置を駆動する方法であり、チャネル領域のゲート電極側と他のゲート電極側との２つの界面における電位差が、チャネル領域を構成する半導体のバンドギャップを越えないようにする第１ゲート電圧を他のゲート電極に印加し、他のゲート電極に第１ゲート電圧が印加されている状態で、ゲート電極に、ｎ型領域より供給される電子による電子チャネルが形成されるしきい値以上の第２ゲート電圧と、ｐ型領域より供給される正孔による正孔チャネルが形成されるしきい値以下の第３ゲート電圧とを交互に印加するようにしたものである。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、チャネル領域のゲート電極の側の界面より３０ｎｍの範囲に導入された１つの不純物原子とを備え、不純物原子は、イオン化エネルギーが０．１ｅＶ以上であり、チャネル領域の中に不純物準位を形成するようにしたので、高い精度で電子の転送が可能でより高温で動作可能な半導体装置が、より容易に製造ができるようになるという優れた効果が得られる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態における半導体装置の構成例を示す構成図である。ここでは、単電子素子を例に説明する。図１に示す単電子素子は、例えばシリコンからなる半導体層１０１と、半導体層１０１に形成されたｐ型領域１０２と、ｐ型領域１０２と離間して半導体層１０１に形成されたｎ型領域１０３と、半導体層１０１の主表面に形成されたゲート絶縁層１０４と、ｐ型領域１０２とｎ型領域１０３との間の半導体層１０１の上に形成されたゲート電極１０５とを備える。図１に示す単電子素子では、ゲート電極１０５は、ゲート絶縁層１０４を介して半導体層１０１の主表面の上に形成されている。
【００１８】
加えて、図１に示す単電子素子は、ｐ型領域１０２とｎ型領域１０３とに挟まれた半導体層１０１の主表面、すなわちゲート電極１０５側の表面より３０ｎｍ以内の領域に導入された１個の不純物（不純物原子）１０６を備えている。不純物１０６は、ｐ型領域１０２とｎ型領域１０３とに挟まれたチャネル領域に導入され、不純物準位を形成している。なお、ゲート電極１０５は、不純物１０６が導入されたチャネル領域に結合（容量結合）している。
【００１９】
例えば、半導体層１０１は、シリコン基板（ウエハ）であり、この所定領域に公知のイオン注入法などによりよく知られたｐ型不純物を導入することでｐ型領域１０２が形成可能であり、同様に、よく知られたｎ型不純物を導入することで、ｎ型領域１０３の形成が可能である。ここで、図１に示す単電子素子は、ｐ型領域１０２とｎ型領域１０３とが、半導体（チャネル領域）を挾むように配置され、この配置の方向と垂直な方向のチャネル領域の上にゲート電極１０５が配置されている構成である。従って、所定の半導体から構成されたチャネル領域を挾むようにｐ型半導体とｎ型半導体とを配置し、上記構成としてもよい。この場合、チャネル領域，ｐ型半導体，及びｎ型半導体は、同じ半導体から構成されている必要はない。
【００２０】
また、シリコン基板（半導体層１０１）の表面を熱酸化して酸化膜が形成された状態とすることで、ゲート絶縁層１０４の形成が可能である。なお、ゲート絶縁層１０４は、化学的気相成長法などの堆積法により形成してもよく、半導体層１０１（チャネル領域）よりもバンドギャップの広い別の半導体材料から構成されていてもよい。ここで、以降に示す「界面」は、ゲート絶縁層と半導体層との界面を示している。また、半導体層にショットキー接続するゲート電極を用いるようにしてもよい。この場合、以降に記載する「界面」は、半導体層とゲート電極との界面を示すことになる。一方、不純物１０６は、シングルイオン注入技術を用いて単一イオンを半導体層１０１（チャネル領域）に打ち込み、打ち込んだ後にアニール処理を行い活性化させればよい。この不純物１０６の導入は、ゲート電極１０５の形成前に行う。
【００２１】
次に、上述した単電子素子の動作（駆動方法）例について説明する。なお、図２において、（ａ’）〜（ｅ’）は、ｐ型領域１０２とｎ型領域１０３に挾まれた半導体層１０１（チャネル領域）における、半導体層１０１の表面（絶縁層１０４との界面）近傍のポテンシャルを示すポテンシャル図である。まず、図２（ａ）及び図２（ａ’）に示すように、初期状態では、ゲート電極１０５に例えば０Ｖ程度と、電子チャネルのしきい値Ｖth-nと、正孔チャネルのしきい値Ｖth-pとの中間の値のゲート電圧が印加された状態としておく。なお、Ｖth-n＞Ｖth-pである。この状態では、電子のチャネルも正孔のチャネルもどちらも開いておらず、不純物１０６には、なにもトラップ（捕獲）されていない。
【００２２】
初期状態についで、図２（ｂ）及び図２（ｂ’）に示すように、ゲート電極１０５に電子チャネルのしきい値Ｖth-nを超える大きさのゲート電圧が印加された状態とする。このゲート電圧の印加により、ゲート電極１０５の下のチャネル領域にｎ型領域１０３から電子が供給されて電子チャネル１３１が形成される。電子チャネル１３１は、半導体層１０１を構成している半導体の伝導帯中に形成される。このとき、形成された電子チャネル１３１より、１個の電子が不純物１０６にトラップされる。このようにして１個の電子が不純物１０６にトラップされた後、ゲート電極１０５に初期状態と同様のゲート電圧が印加された状態とすると、電子チャネル１３１として供給されていた電子（伝導体中の電子）は、ｎ型領域１０３に回収される。しかしながら、図２（ｃ）及び図２（ｃ’）に示すように、不純物１０６にトラップされた電子は、有限のイオン化エネルギーのために、ｎ型領域１０３に戻れずに、不純物１０６にトラップされたままの状態となる。
【００２３】
このように、不純物１０６に電子がトラップされた状態で、ゲート電極１０５に正孔チャネルのしきい値Ｖth-pよりも低い値のゲート電圧が印加された状態とする。このゲート電圧の印加により、図２（ｄ）に示すように、ゲート電極１０５の下のチャネル領域にｐ型領域１０２より正孔が供給されて正孔チャネル１２１が形成される。正孔チャネル１２１は、半導体層１０１を構成している半導体の価電子帯中に形成される。この正孔チャネル１２１の形成により、不純物１０６にトラップされていた電子が、供給された正孔と再結合する。言い換えると、不純物１０６にトラップされていた電子は、価電子帯へと移動する。
【００２４】
以上のようにして、不純物１０６にトラップされていた電子が価電子帯へと移動された後、ゲート電極１０５に初期状態と同様のゲート電圧が印加された状態とすると、正孔チャネル１２１は閉じられ、価電子帯中の正孔は、ｐ型領域１０２に回収される。この結果、図２（ｅ）及び図２（ｅ’）に示すように、不純物１０６が、なにもトラップしていない状態となり、１個の電子が、ｎ型領域１０３からｐ型領域１０２へ流れた（転送された）ことになる。なお、上述した動作の中で、ｎ型領域１０３及びｐ型領域１０２における電圧は、両者とも０Ｖ程度とされていればよい。また、ｎ型領域１０３とｐ型領域１０２との間に、±０．１Ｖ程度の電圧が印加されていてもよい。
【００２５】
以下、不純物１０６について、より詳細に説明する。図２を用いて説明した転送動作において、より精度よく電子を転送するためには、不純物１０６が、電子及び正孔の両者に対して高い捕獲断面積を有している必要がある。言い換えると、不純物１０６の電子状態が、伝導帯及び価電子帯の両方の電子状態とよく結合していなければならない。このためには、より深い準位を有する不純物が適している。
【００２６】
例えば、半導体層１０１がシリコンから構成されている場合、リン及びボロンは、各々浅い準位を有するドナー及びアクセプターである。この中で、リンは、シリコン伝導帯の下４５ｍｅＶ程度の位置に準位を有するが、この場合、リンドナーの電子状態は、伝導帯の電子状態の重ね合わせでよく記述できる。このため、伝導電子を容易に捕獲することが可能である。一方、リンドナーは、価電子帯の正孔の捕獲断面積は非常に小さい。このようなリンに対し、ボロンなどの浅い準位を有するアクセプターは、価電子帯の正孔の捕獲断面積は大きいが、伝導帯の電子捕獲断面積が小さく、伝導帯電子の捕獲確率が小さい。
【００２７】
上述した浅い準位を有する不純物に対し、深い準位を有する不純物１０６の電子状態は、伝導帯及び価電子帯の両方の状態を用いて記述されるため、電子及び正孔の両方の捕獲断面積が大きい。このように、深い準位を有する不純物により、より精度よく単電子転送が可能となり、単電子転送を実現するためには、不純物１０６のイオン化エネルギー（基底状態の準位）は０．１ｅＶ以上が必要である。
【００２８】
また、浅い準位を有するドナーの場合、伝導帯電子をトラップしたとしても、電子チャネルを閉じて電子をｎ型電極に回収する際に、熱雑音によりトラップした電子を再放出してしまう確率が高くなる。このため、浅い準位のドナーでは、転送精度が悪くなる。同様に、浅い準位を有するアクセプターの場合、熱雑音により正孔を再放出してしまう確率が高くなり、転送精度が悪くなる。これらに対し、深い準位の不純物１０６を用いるほど、高温動作に適している。安定した動作のためには、熱エネルギーの４倍程度のイオン化エネルギーが必要であり、室温での動作を実現するためには、やはり、不純物１０６のイオン化エネルギー（基底状態の準位）は０．１ｅＶ以上が必要である。
【００２９】
加えて、不純物１０６原子の半導体（半導体層１０１）中での位置は、深さ方向にのみ制約があり、半導体の界面（半導体層１０１のゲート電極１０５側の表面）からの距離が３０ｎｍ以内になければならない。これは、界面に形成されるチャネルとの間で、電子あるいは正孔を捕獲するためには、チャネルの電子あるいは正孔と、不純物１０６の電子の波動関数との間にオーバーラップが必要なためである。不純物１０６に捕獲された電子の波動関数の広がりは１０ｎｍ程度、チャネルにおける電子及び正孔の波動関数の広がりは５ｎｍ程度であり、これらの和の２倍程度以下の距離にないと、十分な捕獲が起こらない。なお、イオン化エネルギーが０．１ｅＶ以上の不純物の波動関数の広がりは、不純物そのものの性質を強く反映し、母材となる半導体の性質にはあまり依存しない。また、チャネル電子，正孔の波動関数の広がりも、半導体の種類には強く依存しない。このため、上述した３０ｎｍという界面（表面）からの距離に対する条件は、半導体の種類には関わらない。
【００３０】
一方、チャネルが形成されるゲート電極１０５の下の領域であれば、深さ方向に垂直な平面上（ｐ型領域１０２からｎ型領域１０３への方向）において、どの位置に配置されていても構わない。例えば、不純物１０６は、ｐ型領域１０２に近い位置にあっても、ｎ型領域１０３に近い位置にあっても、中央にあってもよい。これにより素子の作製が非常に簡便となる。なお、ｐ型領域１０２とｎ型領域１０３との間隔が大きいと、動作のときに形成される電子チャネルや正孔チャネルの戻りなどにより長い時間を要するようになり、動作速度の低下を招く。一方、前述した不純物１０６の波動関数の広がりの観点から、ｐ型領域１０２とｎ型領域１０３との間隔が３０ｎｍよりあまり小さくなると、素子の動作に影響を及ぼす場合がある。
【００３１】
図１に示す単電子素子によれば、ゲート電極下のチャネル領域における単一の不純物原子が、従来の単電子転送デバイスにおける単電子島に相当するものとなっている。従来の単電子デバイスでは、単電子島の大きさや形が素子の特性を支配しており、これらの制御が大きな問題となっていた。これに対して図１に示す単電子素子によれば、不純物原子により構成される単電子島相当の部分の大きさや形は、不純物に捕獲された電子の波動関数の広がりと形で定義され、イオン化エネルギーが帯電エネルギーに対応する。これらの諸量は、不純物原子が本来持つ特性で一意に決定され、制御不要であることは言うまでもない。従って、図１に示す単電子素子によれば、容易に製造することが可能であり、製造による特性ばらつきも非常に小さく、大規模集積が可能となる。
【００３２】
次に、本発明の実施の形態における他の半導体装置について説明する。図３は、本発明の実施の形態における他の半導体装置の構成例を示す構成図である。ここでも、単電子素子を例に説明する。図３に示す単電子素子は、例えばシリコンからなる半導体層３０１と、半導体層３０１に形成されたｐ型領域３０２と、半導体層３０１にｐ型領域３０２と離間して形成されたｎ型領域３０３と、半導体層３０１の一方の表面上に形成されたゲート絶縁層３０４と、ｐ型領域３０２とｎ型領域３０３との間のゲート絶縁層３０４の上に形成された第１ゲート電極３０５とを備える。
【００３３】
また、図３に示す単電子素子は、半導体層３０１の他方の表面上に形成されたゲート絶縁層３０７と、ｐ型領域３０２とｎ型領域３０３との間のゲート絶縁層３０７の上に形成された第２ゲート電極３０８を備え、２つのゲート電極を備える構成とされている。加えて、図３に示す単電子素子でも、ｐ型領域３０２とｎ型領域３０３とに挟まれた半導体層３０１の両方の表面より３０ｎｍ以内の領域に導入された１個の不純物３０６を備えている。不純物３０６は、ｐ型領域３０２とｎ型領域３０３とに挟まれたチャネル領域に導入されている。なお、図３に示す単電子素子においても、ゲート絶縁層３０４，ゲート絶縁層３０７が、例えば、半導体層３０１（チャネル領域）よりもバンドギャップの広い別の半導体材料から構成されていてもよい。
【００３４】
以下、図３に示す単電子素子の動作例（駆動方法例）について、図４を用いて説明する。図４は、半導体層３０１における膜厚方向のポテンシャル分布を示す分布図である。まず、初期状態では、第１ゲート電極３０５に印加されるゲート電圧は、電子チャネルのしきい値Ｖth-nと正孔チャネルのしきい値Ｖth-p（Ｖth-n＞Ｖth-p）の中間の値に設定しておく。このような駆動状態では、図４（ａ）に示すように、電子及び正孔のどちらのチャネルも開いておらず、不純物３０６には電子はトラップされていない。さらに、この初期状態において、第２ゲート電極３０７にオフセット電圧をかけておく。このオフセット電圧の大きさは、両界面での電位差が、半導体層３０１を構成する半導体のバンドギャップを越えないように設定する。このような条件を満たすオフセット電圧の値は、容易に算定することができる。
【００３５】
例えば、図３に示す単電子素子において、半導体層３０１中の電界強度をＥs、半導体層３０１のバンドギャップをＥg、半導体層３０１の膜厚をｔs、半導体層３０１の誘電率をεs、ゲート絶縁層３０４，ゲート絶縁層３０７の誘電率をεD、ゲート絶縁層３０４の膜厚をｔD1、ゲート絶縁層３０７の膜厚をｔD2とすると、ゲート絶縁層３０４，ゲート絶縁層３０７の電界強度ＥDは、半導体の電界強度ＥDを用いて、（εs／εD）Ｅsと表されるので、オフセット電圧ＶG2は、「ＶG2＝Ｅsｔs＋（εs／εD）Ｅs（ｔD1＋ｔD2）＝［ｔs＋（εs／εD）（ｔD1＋ｔD2）］Ｅs」と表される。従って、第２ゲート電極３０７に印加されるオフセット電圧の許容最大値ＶG2-maxは、「［ｔs＋（εs／εD）（ｔD1＋ｔD2）］Ｅg／ｔs」となる。なお、上記オフセット電圧は、正でも負でも構わない。オフセット電圧を負にする場合、許容最小値ＶG2-minは、「−［ｔs＋（εs／εD）（ｔD1＋ｔD2）］Ｅg／ｔs」となる。以上が電圧の初期設定である。以下、オフセット電圧を負とした場合について説明する。
【００３６】
上述したように各ゲート電圧が印加された状態の初期状態の後、第１ゲート電極３０５に正の電圧が印加された状態とする。この正の電圧は、電子チャネルのしきい値Ｖth-nを越える大きさとする。この電圧印加により、図４（ｂ）に示すように、第１ゲート電極３０５側の界面（半導体層３０１の表面）に電子チャネル３３１が形成され、ｎ型領域３０３より電子が供給される。この時、電子チャネル３３１から、１個の電子が不純物３０６にトラップされる。この後、第１ゲート電極３０５に印加されているゲート電圧を初期状態に戻すと、電子チャネル３３１は閉まり、半導体の伝導体中の電子はｎ型領域３０３に回収されるが、不純物３０６にトラップされた電子は、有限のイオン化エネルギーのためにｎ型領域３０３に戻ることができない（図４（ｃ））。
【００３７】
次に、第１ゲート電極３０５に負の電圧が印加された状態とする。この負のゲート電圧は、正孔チャネルのしきい値Ｖth-pよりも低い値とする。このゲート電圧の印加により、図４（ｄ）に示すように、正孔チャネル３２１が第２ゲート電極３０８側の界面（半導体層３０１の表面）に形成され、ｐ型領域３０２より正孔が供給され、供給された正孔がトラップされていた電子と再結合する。言い換えると、不純物３０６にトラップされていた電子は、半導体の価電子帯へ移動する。
【００３８】
この後、第１ゲート電極３０５に印加されるゲート電圧を再び初期状態に戻すと、正孔チャネル３２１は閉まり、半導体の価電子帯中の正孔はｐ型領域３０２に回収される（図４（ｅ））。これらで、転送の１サイクルが終了し、図４（ａ）に示す状態から、１個の電子がｎ型領域３０３からｐ型領域３０２へ流れた（転送された）ことになる。なお、上述の動作手順中、ｎ型領域３０３、ｐ型領域３０２の電圧は、両方とも０Ｖにしておけばよい。あるいは、ｎ型領域３０３とｐ型領域３０２の間に、±０．１Ｖ程度の電圧をかけていてもよい。
【００３９】
以上のサイクル（１サイクル）では、電子チャネルと正孔チャネルの形成される場所が異なっているため、界面（半導体層３０１の表面）に局在している界面準位は、電子の転送に寄与することができない。例えば、第１ゲート電極３０５側の界面に存在する界面準位は、電子をトラップすることはできるが、このトラップ電子は、反対側（第２ゲート電極３０７側）の界面に形成される正孔チャネル３２１の正孔と再結合することができない。転送に寄与できるのは、半導体中に存在する不純物準位のみとなる。このように、図３に示す単電子素子によれば、素子の作成段階で導入される可能性のある界面準位により、単電子転送の精度が影響を受けることがなく、より高い転送精度が得られるようになる。
【００４０】
初期状態で印加するオフセット電圧により、半導体中の電界強度がＥg／ｔsを越える、言い換えれば、両界面での電位差が半導体中のバンドギャップを越えると、前述した動作の中で、正孔及び電子の両チャネルが同時に開く状態が存在するようになる。この場合、２つのチャネルの間に、不純物準位を介して直流のリーク電流が流れてしまい、単電子転送の精度を悪化させる。このため、前述したように、オフセット電圧の絶対値には上限値が存在する。
【００４１】
不純物準位を用いて精度よく単電子転送を行うためには、準位にトラップされた電子の波動関数がどちらのチャネルともオーバーラップしていなければならない。このため、不純物はどちらの界面からも３０ｎｍ以内に位置していなければならない。この条件は同時に、半導体（半導体層３０１）の膜厚も規定し、半導体層３０１の膜厚は、高々６０ｎｍ（６０ｎｍ以下）となっている必要がある。
【００４２】
次に、電子をトラップする不純物についてより詳細に説明する。イオン化エネルギーが０．１ｅＶ以上の深い準位を有する不純物は、例えば半導体としてシリコンを例にとると、インジウム及びタリウムなどのＩＩＩ属の深いアクセプターと、マンガン，鉄，銅，及びニッケルのなどの遷移金属の深い準位に大別される。なお、シリコンでは、イオン化エネルギーが０．１ｅＶを越えるＶ属の深いドナーは存在しない。
【００４３】
まず、インジウム及びタリウムは、不純物として導入されると、シリコンのバンドギャップ中に単一の準位を形成し、０及び−１の２種類の荷電状態が存在する。このため、インジウム及びタリウムを不純物１０６として用いた図１に示す半導体装置（単電子素子）では、図２を用いて説明した駆動の条件が満たされていれば、正確に単電子転送を行うことができる。
【００４４】
一方、遷移金属では、不純物としてシリコンに導入されると複数の準位を有する。例えば、シリコン中のマンガンは、３個の準位を有し、−１，０，＋１，＋２の４種類の荷電状態を有する。このため、ゲート電圧の掃引時間によって、一度に転送される電子の数が１個から最大３個まで変化する。掃引時間が十分に長いと３個の電子が転送され、短くなるにしたがって転送される電子数が減少する。このため、マンガンを不純物１０６として用いる場合、正確な単電子転送には、掃引時間の調整が必要になる。
【００４５】
このように、インジウム及びタリウムを不純物として用いた方が、ゲート電圧の掃引時間依存性が小さく、あるいは、交流ゲート電圧の周波数依存性が小さく、安定した動作が可能となる。また、インジウム及びタリウム（ＩＩＩ属のアクセプター）は、シリコン中の拡散係数が、遷移金属に比べて格段に小さい。このため、イオン注入後の熱処理による拡散距離を小さく抑えることができ、不純物の深さ制御を容易に行うことができる。
【００４６】
なお、上述では単電子素子を例に説明したが、これに限るものではない。例えば、１サイクルで２個（あるいはｎ個）の電子を転送したい場合には、２個の不純物あるいはｎ個の不純物が、半導体（チャネル領域）中に導入されていればよい。チャネル領域に、設計された数の上記不純物が導入され、チャネル領域に導入されている不純物の数が既知の状態であればよい。既知の数（規定数）の不純物がチャネル領域に導入されている状態で、図２を用いて説明した駆動のサイクルを規定数繰り返すことで、図１に示す半導体装置により、基準となる電流値を得ることが可能となる。この場合、各不純物の種類は同じでも違っていても構わない。また、相互の位置関係に相関があってもなくてもよい。あるいは、互いに近くても遠くてもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態における半導体装置の構成例を示す構成図である。
【図２】図１に示す半導体装置の動作（駆動方法）例について説明する説明図である。
【図３】本発明の実施の形態における他の半導体装置の構成例を示す構成図である。
【図４】図３に示す半導体装置の動作（駆動方法）例について説明するための、半導体層３０１における膜厚方向のポテンシャル分布を示す分布図である。
【図５】従来よりある単電子素子の構成を簡単に示す構成図である。
【図６】単電子ターンスタイルの構成を簡単に示す構成図である。
【符号の説明】
【００４８】
１０１…半導体層、１０２…ｐ型領域、１０３…ｎ型領域、１０４…ゲート絶縁層、１０５…ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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