(57)【要約】【課題】  従来のマイクロコンピュータでは、動作モードを設定する場合にノイズ等の外乱による誤動作の問題や、また特定の特殊動作モードを指定することによりマイクロコンピュータ内部のROM の内容を読み出すことが可能となり、セキュリティ上の問題があった【解決手段】  動作モード入力端子から入力される動作モード選択信号およびデバイスID信号を含むシリアルデータをパラレルデータに変換する変換回路と、デバイスIDを記憶した不揮発性メモリ回路と、変換回路からのデバイスIDデータと不揮発性メモリ回路の内容とを照合するデバイスID照合回路と、変換回路からの動作モード選択データおよびデバイスID照合回路の照合結果に基づいてマイクロコンピュータの動作モードを設定する動作モード設定回路とを有する。【選択図】  図１  
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【特許請求の範囲】
【請求項１】
動作モード入力端子から入力される動作モード選択信号およびデバイスID信号を含むシリアルデータをパラレルデータに変換する変換回路と、デバイスIDを記憶した不揮発性メモリ回路と、該変換回路からのデバイスIDデータと該不揮発性メモリ回路の内容とを照合するデバイスID照合回路と、該変換回路からの動作モード選択データおよび該デバイスID照合回路の照合結果に基づいてマイクロコンピュータの動作モードを設定する動作モード設定回路を有することを特徴とするマイクロコンピュータ。
【請求項２】
前記動作モード入力端子をリセット入力端子と兼用することを特徴とする請求項１記載のマイクロコンピュータ。
【請求項３】
前記デバイスID照合回路の照合結果が不一致の場合は、通常動作モードに設定することを特徴とする請求項１または２記載のマイクロコンピュータ。
【請求項４】
前記不揮発性メモリ回路として一回書込み型の不揮発性メモリを使用することを特徴とする請求項１〜３の何れかに記載のマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータ、特に複数の動作モードを設定できるマイクロコンピュータに関する。
【背景技術】
【０００２】
通常のマイクロコンピュータには、通常動作モード以外に、複数のテストモード、エミュレーションモード等の多くの特殊動作モードを備えている。そしてこれらの動作モード設定のためにパラレルデータを使用する場合は、このパラレルデータを受信するためにマイクロコンピュータ側に多数の入力端子を必要とする。そこで入力端子数を削減するため動作モード信号をシリアルデータとしてマイクロコンピュータに入力する方法が提案されている。  （例えば、特許文献１参照）  
さらに、動作モード信号受信のための入力端子をマイクロコンピュータのリセット入力端子と兼用することによりマイクロコンピュータ側の入力端子数をさらに削減する方法も提案されている。  （例えば、特許文献２参照）  
このような従来のマイクロコンピュータの動作モード設定について図７を使用して概略の説明をする。図７において、１はマイクロコンピュータ、２は制御回路、３はデータメモリ、４は動作モード信号受信回路、５は動作モード設定回路を示す。図示されない外部装置からマイクロコンピュータ１の動作モード入力端子６に入力されたシリアルの動作モード信号は、例えばシフトレジスタで構成される動作モード信号受信回路４で受信してパラレル信号に変換され動作モード設定回路５に送られる。動作モード設定回路５では、送られて来た動作モード信号をデコードして通常動作モード信号（5-1 ）または特殊動作モード信号１（5-2 ）または特殊動作モード信号２（5-3 ）として制御回路２に動作モード信号を送る。制御回路２では、動作モード設定回路５から送られて来た動作モード信号により指定された動作モードで動作する。データメモリ３は書込み、読出し、再書込み可能なメモリで構成され制御回路２との間で情報のやり取りを行う。なお、図６においては通常動作モード以外の特殊動作モードが２つある場合であるが、マイクロコンピュータは、さらに多くの特殊動作モードで動作する機能を備えている場合もある。
【０００３】
また、マイクロコンピュータには、上記の動作モード入力端子以外にリセット入力端子、電源端子、グランド端子、データ入力端子、データ出力端子等の端子があるが図７において、これらの端子を省略している。
【特許文献１】特開平９−１９８３６７号公報
【特許文献２】特開平５−８１４９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記従来のマイクロコンピュータでは、動作モードを設定する場合にノイズ等の外乱による誤動作の問題や、また特定の特殊動作モードを指定することによりマイクロコンピュータ内部のROM の内容を読み出すことが可能となり、悪意をもってROM の内容を読み出す者に対するセキュリティ上の問題があった。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明の一観点によれば、動作モード入力端子から入力される動作モード選択信号およびデバイスID信号を含むシリアルデータをパラレルデータに変換する変換回路と、デバイスIDを記憶した不揮発性メモリ回路と、変換回路からのデバイスIDデータと不揮発性メモリ回路の内容とを照合するデバイスID照合回路と、変換回路からの動作モード選択データおよびデバイスID照合回路の照合結果に基づいてマイクロコンピュータの動作モードを設定する動作モード設定回路を有することを特徴とする。
【発明の効果】
【０００６】
本発明は、このような構成にすることにより、動作モード選択信号に加えて、デバイスID信号も一致しないと、特殊動作モードでマイクロコンピュータを動作させることができないので、ノイズ等の外乱による誤動作を防ぎ、かつマイクロコンピュータへのアクセスに対するセキュリティの向上を図ることができる。
【発明を実施するための最良の形態】
【０００７】
図１は本発明の第１の実施例によるマイクロコンピュータのブロック図、図２は本発明の第１の実施例によるマイクロコンピュータの要部回路図、図３は図２のタイミングチャート、図４は本発明の実施例によるマイクロコンピュータの動作モードおよびデバイスID設定例を示す図である。
【０００８】
図において、７は変換回路、８はデバイスID照合回路、９は動作モード設定回路、１０は不揮発性メモリ回路、１１はリセット入力端子、１２は発振クロック入力線、１３、１６〜２３、２６〜２８はNOT 回路、１４、１５、２４，２５はAND 回路を示す。
【０００９】
本発明の第１の実施例によるマイクロコンピュータのブロック図である図１において、図示されてない外部装置からマイクロコンピュータ１の動作モード入力端子６に、８ビットの動作モード選択信号および８ビットのデバイスID信号の合計１６ビットのシリアルデータ（Mode信号）が送られてくる。
【００１０】
この動作モード選択信号およびデバイスID信号は１６ビットのシフトレジスタで構成される変換回路７で受信され、１６ビットのパラレル信号に変換される。このパラレル信号の内の下位８ビットは動作モード設定回路９に送られ、上位８ビットはデバイスID照合回路８に送られる。デバイスID照合回路８では変換回路７から送られて来た上位８ビットのデバイスID信号と不揮発性メモリ回路１０に記憶されているデバイスIDとを照合し、その結果を動作モード設定回路９に送る。
【００１１】
デバイスIDの照合の結果が一致した場合、動作モード設定回路９は変換回路７から送られて来た下位８ビットの動作モード選択信号をデコードしてマイクロコンピュータ１の制御回路２に通常動作モード信号（5-1 ）または特殊動作モード信号１（5-2 ）または特殊動作モード信号２（5-3 ）として送出する。
【００１２】
デバイスIDの照合の結果が不一致の場合、動作モード設定回路９は常に通常動作モード信号（5-1 ）をマイクロコンピュータ１の制御回路２に送る。
【００１３】
次に、図２乃至図４により本発明の第１の実施例による回路動作を詳しく説明する。  なお、図２乃至図４による回路動作は、マイクロコンピュータ１に対するリセット信号がオフの状態のときに、動作モード信号をマイクロコンピュータ１に送出する場合の例を示している。
【００１４】
リセット入力端子１１に入力されるリセット信号がオフ（論理０）のとき発振クロック入力線１２からの発振クロック（発振CLK ）はAND 回路１４を通してシフトクロック（シフトCLK ）としてシフトレジスタ７に入力される。動作モード入力端子６に送られて来た１６ビットの動作モード選択信号およびデバイスID信号のシリアルデータ（Mode信号）は、このシフトクロックによりシフトレジスタ７に順次蓄積される。
【００１５】
シフトレジスタ７からの上位８ビット（ビット8 〜ビットF ）と不揮発性メモリ回路１０に記憶されているデバイスID（０１０１１０１０）がデバイスID照合回路８で照合される。
【００１６】
デバイスID照合回路８の照合結果が一致し、シフトレジスタ７からの下位８ビット（ビット0 〜ビット7 ）が１０１００１０１のとき、AND 回路２４を通して特殊動作モード信号１が、またシフトレジスタ７からの下位８ビットが１００１０１０１のとき、AND 回路２５を通して特殊動作モード信号２がマイクロコンピュータ１の制御回路２へ出力される。
【００１７】
即ち、特殊動作モード選択信号により特殊動作モードで動作させようとしても、デバイスID照合回路８の照合結果が一致しない場合はすべて通常動作モードとして出力される。      
【００１８】
なお、発振クロック（発振CLK ）は、外部装置から送られてくる場合とマイクロコンピュータに発振クロック発生回路を内蔵する場合がある。
【００１９】
図２においてリセット入力端子１１に入力される外部装置からのリセット信号は、そのままマイクロコンピュータ１の制御回路２の内部リセット信号（内部Reset ）としてマイクロコンピュータ１の制御回路２に送られる。
【００２０】
図５は本発明の第２の実施例によるマイクロコンピュータの要部回路図、図６は図５のタイミングチャートを示す。図において、２９、３３，３４はNOT 回路、３０，３２，３５，３７はAND 回路、３１はラッチ回路、３６は４ビットカウンタを示す。
【００２１】
第２の実施例では、動作モード入力端子とリセット入力端子を兼用してマイクロコンピュータの入力端子数を削減している。
【００２２】
図示されてない外部装置からマイクロコンピュータ１に送られてくるリセット信号がオン（論理１）になると、AND 回路３０を通してセット信号（Set ）がラッチ回路３１に送られラッチ回路３１がセットされる。
【００２３】
ラッチ回路３１のラッチ出力（CTRL）がオンのとき発振クロック入力線１２からの発振クロック（発振CLK ）はAND 回路３２を通してシフトレジスタ７のシフトクロック（シフトCLK ）としてシフトレジスタ７に入力される。
【００２４】
続いてリセット入力端子６に送られて来た１６ビットの動作モード選択信号およびデバイスID信号のシリアルデータ（Mode信号）は、このシフトクロックによりシフトレジスタ７に順次蓄積される。
【００２５】
このシフトクロックは４ビットカウンタ３６によりカウントされ、１６ビットの信号を受信完了すると４ビットカウンタ３６のオーバフロー信号（OVER FLOW ）がオンになり、ラッチ回路リセット信号（Reset ）を発生してラッチ回路３１をリセットする。同時に、AND 回路３７を介してマイクロコンピュータ１の制御回路２に対して内部リセット信号（内部Reset ）を送出する。
【００２６】
リセット入力端子１１からのリセット信号がオフ（論理０）になるとAND 回路３５を通して４ビットカウンタ３６にクリア信号（CLEAR ）が送られて、４ビットカウンタ３６がクリアされる。
【００２７】
なお、第２の実施例において、デバイスID照合回路８、動作モード設定回路９の動作は上述の第１の実施例と同じである。
【００２８】
上記第１および第２の実施例では、動作モード選択信号を８ビット、デバイスIDを８ビットに設定した例であるが、動作モード数が少ない場合は全体のビット数を縮小してもよいし、または動作モード数を減らして、デバイスIDのビット数を増加させてもよい。
【００２９】
また、上記第１および第２の実施例では、通常動作モード以外の特殊動作モードが２つある場合であるが、マイクロコンピュータは、さらに多くの特殊動作モードで動作する機能を備えていてもよい。    
【００３０】
上記第１および第２の実施例における不揮発性メモリ回路１０を、例えばヒューズ溶断タイプの１回書込み型の不揮発性メモリとすると、製造工場での試験時にはセキュリティ機能を働かせず自由に動作モードの指定ができ、製品出荷時にデバイスIDを書き込むことで製品のセキュリティを向上することができる。また、製品出荷時に出荷日時等を不揮発性メモリ回路に書込み、これをデバイスIDとすれば製品の履歴としても使用することもできる。さらに、顧客のプログラムROM リリースの度に、デバイスIDを記憶したROM 部分のデバイスIDも変更してセキュリティを高めることもできる。
【産業上の利用可能性】
【００３１】
本発明は、動作モード選択信号に加えて、デバイスID信号を追加することにより、アクセスに対するセキュリティ性を必要とする情報処理装置に適用することが可能となる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施例によるマイクロコンピュータのブロック図。
【図２】図１のマイクロコンピュータの要部回路図。
【図３】図２のタイミングチャート。
【図４】本発明の実施例によるマイクロコンピュータの動作モード設定例を示す図。
【図５】本発明の第２の実施例によるマイクロコンピュータの要部回路図。
【００３３】
【図６】図５のタイミングチャート。
【図７】従来のマイクロコンピュータのブロック図。
【符号の説明】
【００３４】
１      マイクロコンピュータ
２      制御回路  
３      データメモリ
４      動作モード信号受信回路    
５、９  動作モード設定回路
６      動作モード入力端子
７      変換回路（１６ビットシフトレジスタ）
８      デバイスID照合回路
１０    不揮発性メモリ回路
１１    リセット入力端子
１２    発振クロック入力線
１３、１６〜２３、２６〜２９、３３，３４    NOT 回路
１４、１５、２４，２５、３０、３２，３５、３７    AND 回路
３１    ラッチ回路
３６    ４ビットカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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