(57)【要約】【課題】  不揮発性メモリが元来有している積層構造を周辺回路のキャパシタとして用いる半導体装置及びその製造方法を提供する。【解決手段】  半導体装置は、半導体基板１１上に設けられた第１の絶縁膜１３と、前記第１の絶縁膜上に設けられ、浮遊ゲートとなる第１の導電膜１４と、前記第１の導電膜上に設けられた第２の絶縁膜１５と、前記第２の絶縁膜上に設けられ、制御ゲートとなる第２の導電膜１６とからなる積層ゲート構造Ｇｓと、前記第１の導電膜に接続された第１のコンタクトプラグ２１と、前記第２の導電膜に接続された第２のコンタクトプラグ２０と、前記半導体基板に接続された第３のコンタクトプラグ２７、２８とを有し、前記第１及び第２の絶縁膜をキャパシタの誘電体膜として用いている。【選択図】    図２
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられ、浮遊ゲートとなる第１の導電膜と、前記第１の導電膜上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられ、制御ゲートとなる第２の導電膜とからなる積層ゲート構造と、
前記第１の導電膜に接続された第１のコンタクトプラグと、
前記第２の導電膜に接続された第２のコンタクトプラグと、
前記半導体基板に接続された第３のコンタクトプラグとを有し、
前記第１及び第２の絶縁膜をキャパシタの誘電体膜として用いることを特徴とする半導体装置。
【請求項２】
前記積層ゲート構造は不揮発性メモリセルを構成するゲート構造であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２のコンタクトプラグと前記第３のコンタクトプラグとを接続し、前記第１のコンタクトプラグとの間の容量をキャパシタとすることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１−第３のコンタクトプラグ相互の接続を変更することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１−第３のコンタクトプラグ相互の接続を変更し、デバイス内部で接続方法の異なるキャパシタが複数個混在していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、不揮発性メモリセルにおける積層ゲート構造をキャパシタとして用いる半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置では電源安定化、信号遅延等の目的で容量が必要な場合、トランジスタにおけるゲート酸化膜を使用したキャパシタ（以下、ゲートキャパシタという）が用いられている。
【０００３】
そのうち、一部の回路には大容量が必要なものがあり、特に、高電圧をデバイス内で作り出すチャージポンプ昇圧回路では使用されるキャパシタの面積が非常に大きく、チップサイズの中で占める割合が無視できない状況である。
【０００４】
トランジスタとキャパシタを用いてチャージポンプ昇圧回路を構成することはよく知られているが、出力として大電流を得るためには、キャパシタを大容量にすることが必要である。しかし、高電圧に耐え得る厚いゲート絶縁膜を使用する必要があるため、単位面積当たりの容量が小さくなり、結果としてキャパシタ面積は大きくなってしまう。
【０００５】
さらに、高電圧を作り出すには容量部の段数を多くすることも必要であり、デバイスで用いる高電圧の種類分だけ同様の回路が必要となることも加わり、結局、チャージポンプ昇圧回路はチップ内で大きな面積を占めることとなる。その結果、シュリンクの進むセルエリアに対して、周辺回路のシュリンクが進まない状況となってしまう。
【０００６】
また、チャージポンプ昇圧回路において、高電圧が印加されるキャパシタの絶縁破壊を防止するため、キャパシタＣとして、２つのキャパシタＣ１、Ｃ２を直列に接続した２段積みキャパシタで構成し、１つのキャパシタＣ１、Ｃ２に印加される電圧を緩和することは特許文献１に記載されている。
【特許文献１】特開２００２−２６１２３９
【発明の開示】
【発明が解決しようとする課題】
【０００７】
それ故、本発明の目的は、前記した従来の欠点を解消して、不揮発性メモリが元来有している積層構造を周辺回路のキャパシタとして用いる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の態様によると、半導体装置は、半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられ、浮遊ゲートとなる第１の導電膜と、前記第１の導電膜上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられ、制御ゲートとなる第２の導電膜とからなる積層ゲート構造と、前記第１の導電膜に接続された第１のコンタクトプラグと、前記第２の導電膜に接続された第２のコンタクトプラグと、前記半導体基板に接続された第３のコンタクトプラグとを有し、前記第１及び第２の絶縁膜をキャパシタの誘電体膜として用いている。
【発明の効果】
【０００９】
不揮発性メモリが元来有している積層ゲート構造を周辺回路のゲートキャパシタとして用いることによりプロセスフローの工程を増加させずに周辺領域の面積を減少することができる。つまり、２つの絶縁膜に挟まれたゲートをキャパシタとして利用しているので、単位面積当たりで通常の約２倍の容量を有するキャパシタが得られ、さらに、コンタクトプラグの接続を変更するだけで耐圧の低い絶縁膜への電圧の印加及びその絶縁破壊を防止することができる。
【発明を実施するための最良の形態】
【００１０】
［実施例］
図１は不揮発性メモリセルにおける積層ゲート構造をキャパシタとして用いるゲートキャパシタの平面図を、図２及び図３は図１のII-II断面図を、図４は図１のIII-III断面図をそれぞれ示す。
【００１１】
即ち、図１に示すように、シリコン基板のＮ−ウエル１１上に形成された後述する積層ゲート構造Ｇｓの両側にＮ＋もしくはＰ＋拡散層２２、２３が形成され、これら拡散層には図示しない層間絶縁膜に形成された開口部を介してコンタクトプラグ２５、２６がそれぞれ設けられている。
【００１２】
前記積層ゲート構造ＧｓのIII-III断面方向には、前記Ｎ−ウエル１１に形成されたＮ＋拡散層２４が設けられ、同様に、コンタクトプラグ２７、２８がそれぞれ設けられている。さらに、前記積層ゲート構造ＧｓのII-II断面方向には、制御ゲートとなる第２のポリシリコン膜１６に接続されたコンタクトプラグ２０及び浮遊ゲートとなる第１のポリシリコン膜１４に接続されたコンタクトプラグ２１が形成されている。
【００１３】
図２に示すように、前記Ｎ−ウエル１１には素子分離絶縁膜１２が選択的に設けられ、これら素子分離絶縁膜１２間には、例えば、１０ｎｍの厚さを有する第１の絶縁膜１３が形成されている。
【００１４】
前記第１の絶縁膜１３上には浮遊ゲートとなる第１のポリシリコン膜１４が前記素子分離絶縁膜１２を跨るように形成されると共に、前記第１のポリシリコン膜１４上には、例えば、ＯＮＯ構造のような１５ｎｍの厚さを有する第２の絶縁膜１５が形成されている。前記第２の絶縁膜１５上には制御ゲートとなる第２のポリシリコン膜１６が設けられている。さらに、前記第１のポリシリコン膜１４に端子となるコンタクトプラグを形成するために、前記第２のポリシリコン膜１６の一部が除去されて積層ゲート構造Ｇｓを形成している。
【００１５】
前記第１のポリシリコン膜１４及び前記第２のポリシリコン膜１６の露出した端面にはそれぞれ側壁絶縁膜１７が設けられ、これら側壁絶縁膜１７及び前記第２のポリシリコン膜１６上には保護絶縁膜１８が形成されている。さらに、このような積層ゲート構造Ｇｓは１層目の層間絶縁膜１９で覆われている。
【００１６】
前記した積層ゲート構造Ｇｓをキャパシタとして用いるため、前記第１及び第２のポリシリコン膜１４、１６にはそれぞれコンタクトプラグ２０、２１が設けられる。
【００１７】
なお、プロセスフローによっては、前記第１のポリシリコン膜１４が前記素子分離絶縁膜１２と重ならないように形成される場合もある。そのような構造では、前記第２のポリシリコン膜１６の一部除去部及び前記コンタクトプラグ２１は図２のように前記素子分離絶縁膜１２上ではなく、前記第１の絶縁膜１３上に設けられることになる。その構造の断面を図３に示す。
【００１８】
図４に示すように、前記積層ゲート構造Ｇｓの両側にＮ＋もしくはＰ＋拡散層２２、２３が前記素子分離絶縁膜１２に隣接して前記Ｎ−ウエル１１に形成されると共に、前記素子分離絶縁膜１２間にＮ＋拡散層２４が形成されている。
【００１９】
前記拡散層２２、２３及び前記Ｎ＋拡散層２４に対してコンタクトプラグ２５−２８がそれぞれ設けられ、これらコンタクトプラグ２５−２８は導体層２９により互いに電気的に接続されている。この導体層２９は２層目の層間絶縁膜３０により覆われている。
【００２０】
次に、前記積層ゲート構造Ｇｓをチャージポンプ昇圧回路において使用する場合を説明する。図２において、浮遊ゲートとなる前記第１のポリシリコン膜１４は絶縁膜１３及び１５に挟まれている。
【００２１】
それ故、コンタクトプラグ２０と前記Ｎ−ウエル１１（基板）を同電位として固定することにより、前記第１のポリシリコン膜１４は単位面積当たりで通常のゲートキャパシタの約２倍の容量を有することになる。
【００２２】
つまり、図５に示すように、キャパシタ４１とトランジスタ４２からなるパーツＡの繰り返しにより作られる通常のチャージポンプ昇圧回路４３における前記キャパシタ４１として使用し、前記コンタクトプラグ２０と前記Ｎ−ウエル１１にＣＬＫ信号を印加すると共に、前記コンタクトプラグ２１を転送トランジスタ４２に接続することにより従来より小さいエリアにチャージポンプ昇圧回路を設けることが可能となる。
【００２３】
図４に示すように、前記Ｎ−ウエル１１には前記Ｎ＋拡散層２４を介して前記コンタクトプラグ２７−２８から電圧が印加される。また、拡散層２２、２３がＮ＋拡散層として形成されている場合は、コンタクトプラグ２５、２６を介して電圧が印加される。実際に配線する際には、前記導体層２９と前記コンタクトプラグ２０とを結線して使用する。
【００２４】
前記したように、前記チャージポンプ昇圧回路４３にゲートキャパシタを使用する場合、絶縁膜耐圧を考慮する必要がある。図５において、高電圧を出力するＯＵＴに近い側のキャパシタ４１ほど高い電圧が加わるため、それに耐え得る絶縁膜を有するキャパシタを使用しなければならない。つまり、前記絶縁膜１３及び１５のどちらか耐圧の低い方により出力電圧が制限されてしまう。
【００２５】
このような不都合については、図２の構造はそのままで、コンタクトプラグの接続を替えるのみで回避可能である。即ち、一般に不揮発性メモリセルに使用される積層ゲートの場合、前記絶縁膜１３は前記絶縁膜１５よりも薄くデザインされるため、耐圧が低くなってしまう。そこで、前記導体層２９の接続を前記コンタクトプラグ２１に変更する必要があり、替わりに前記コンタクトプラグ２０を転送トランジスタ４２側に接続し、前記絶縁膜１３への電圧印加とその破壊を防ぐことができる。但し、この場合は前記絶縁膜１５しかキャパシタとして使用しておらず、従来通りの容量しか得られない。
【００２６】
しかしながら、前記したようなデメリットを補うには、次のような方法が可能である。即ち、前記チャージポンプ昇圧回路４３のＯＵＴに近い側には高電圧が印加されるが、初段に近い側ではＶＤＤ又はＶＤＤ＋数Ｖ程度しか印加されない。したがって、低電圧側においては、前記したように、前記コンタクトプラグ２０と前記Ｎ-ウエル１１（前記導体層２９）とを接続してＣＬＫ信号を印加すると共に、前記コンタクトプラグ２１を転送トランジスタ４２に接続するゲートキャパシタを使用し、高電圧側においては、前記導体層２９の接続を前記コンタクトプラグ２１に変更してゲートキャパシタとして使用する。これにより、面積の縮小を図りつつ、高電圧出力時にも本構造が使用可能となる。
【００２７】
さらに、図５において、本発明のゲートキャパシタを必要段数分設けておけば、後で配線層等を用いて接続切り替えを行うことにより、所望の複数個のゲートキャパシタを得ることができる。
【００２８】
例えば、ＶＤＤ＝１．５Ｖのデバイスで１０Ｖの内部電圧を得ようとする場合、８段程度のチャージポンプ昇圧回路が必要である。この回路をレイアウトする場合、本発明のゲートキャパシタを用いたユニットを１２ユニット用意し、初段側４段は前記コンタクトプラグ２０と前記導体層２９とを接続した接続方法を用い、出力側４段は前記導体層２９の接続を前記コンタクトプラグ２１に変更して、前記コンタクトプラグ２０を転送トランジスタ４２側に接続する接続方法を使用する。この場合、出力側４段のキャパシタは１ユニット当たり半分の容量しか得られないので、倍の８ユニットを使用する必要がある。
【００２９】
さらに、このようなレイアウトをＶＤＤ＝３Ｖのデバイスのチャージポンプ回路に使用することも可能であり、配線の接続替えで、初段側２段を前記したようにコンタクトプラグ２０と前記導体層２９とを接続した接続方法を用い、出力側２段は前記導体層２９の接続を前記コンタクトプラグ２１に変更して、前記コンタクトプラグ２０を転送トランジスタ４２側に接続する接続方法を使用すればよい。
【００３０】
また、デバイスは必要な電圧（レベル）と電流により、通常数種のチャージポンプ回路を有しているが、最も高レベルを出力するチャージポンプ回路においては、１２段のキャパシタを有し、１段当たり約１００ｐＦであり、最も大きな電流を出力するチャージポンプ回路においては、５段のキャパシタを有し、１段当たり約２００ｐＦでそれぞれレイアウトされている。これらはチャージポンプ回路の一例であって、デバイス構成やチップサイズ等によってこれらの数値は大きく変わるものである。
【００３１】
図６−図１１は、前記した積層ゲート構造をキャパシタとして用いるゲートキャパシタ（ａ）と周辺領域のトランジスタ（ｂ）とを含む半導体装置の製造方法を示す。
【００３２】
図６に示すように、半導体基板に形成されたＮ−ウエル１１中に素子分離絶縁膜１２を形成した後、ゲート酸化膜となる第１の絶縁膜１３、浮遊ゲートとなる第１のポリシリコン膜１４、第２の絶縁膜１５、制御ゲートとなる第２のポリシリコン膜１６順次堆積させる。また、Ｎ−ウエル１１上に一様にゲート酸化膜となる第１の絶縁膜１３を堆積させた後に、素子分離絶縁膜１２を部分選択的に形成する形成フローもよく用いられる。
【００３３】
図７に示すように、ゲートキャパシタ領域（ａ）をレジスト膜５１で覆い、トランジスタ領域（ｂ）をＲＩＥ法（Reactive Ion Etching)により、前記第２のポリシリコン膜１６及び前記第２の絶縁膜１５を順次エッチングして除去する。
【００３４】
図８に示すように、前記ゲートキャパシタ領域（ａ）の前記第２のポリシリコン膜１６及び前記トランジスタ領域（ｂ）の前記第１のポリシリコン膜１４上にそれぞれマスク材５２となるＴＥＯＳ等を形成してゲート形状のパターンエッチングを行い、前記第２のポリシリコン膜１６及び前記第１のポリシリコン膜１４とを同一工程にてエッチングして前記トランジスタ領域のゲート構造を形成する。
【００３５】
図９に示すように、前記ゲートキャパシタのゲート構造及びコンタクトプラグ２１を形成するために、前記トランジスタ領域の全面をレジスト膜５３で覆うと共に、前記ゲートキャパシタのゲート構造の一部をレジスト膜５３で覆い、露出している前記第２の絶縁膜１５及び前記第１のポリシリコン膜１４を順次除去する。
【００３６】
図１０に示すように、前記レジスト膜５３及びマスク材５２を除去する。しかる後、図４に示す拡散領域２２、２３形成用の不純物を導入して(図示しないが、トランジスタ領域にはＰ型ソース・ドレイン領域５４、５５が形成される）、各ゲート構造の露出端面に側壁絶縁膜１７を形成し、その全面を保護絶縁膜１８で覆う。
【００３７】
図１１に示すように、基板表面を層間絶縁膜１９で覆う。次いで、通常のように、前記層間絶縁膜１９に対して、前記第１及び第２のポリシリコン膜１４、１６にそれぞれ達する開口部を形成してコンタクトプラグ２０、２１を形成する。これにより図２に示したゲートキャパシタが得られる。
【００３８】
なお、図１０においてゲート加工時に使用したマスク材５２は除去されているが、そのまま残してもよい。また、前記第２のポリシリコン膜１６上にＷＳｉなどを形成したり、シリサイド化することもできる。
【００３９】
以上のように、ゲートキャパシタの構造は従来の積層ゲート構造の形成フロー中で形成されている。即ち、何ら新たな工程を追加することなく、本発明によるゲートキャパシタが実現可能である。
【００４０】
また、前記したようなプロセスフロー以外でも同様の積層ゲート構造は形成可能であり、その場合も同様の効果が得られる。例えば、一例として示した図３においては、はじめに、Ｎ−ウエル１１上に一様にゲート酸化膜となる第１の絶縁膜１３、続いて第１のポリシリコン膜１４を堆積させた後に、素子分離絶縁膜１２を部分選択的に形成する。このようなフローにより素子分離絶縁膜１２と第１のポリシリコン膜１４が重ならない構造を形成することができる。
【００４１】
次に、実施の態様を示すと、下記のようになる。                                    （１）前記ゲートキャパシタはチャージポンプ昇圧回路におけるキャパシタとして用いられる。
【００４２】
（２）積層ゲート構造をキャパシタとして用いるゲートキャパシタ（ａ）と周辺領域のトランジスタ（ｂ）とを含む半導体装置は次のようなプロセスによりに形成される。
【００４３】
（Ａ）半導体基板に形成されたＮ−ウエル１１中に素子分離絶縁膜を形成した後、ゲート酸化膜となる第１の絶縁膜、浮遊ゲートとなる第１のポリシリコン膜、第２の絶縁膜、制御ゲートとなる第２のポリシリコン膜１６順次堆積させる、
（Ｂ）ゲートキャパシタ領域をレジスト膜で覆い、トランジスタ領域をＲＩＥ法により、前記第２のポリシリコン膜及び前記第２の絶縁膜を順次エッチングして除去する、
（Ｃ）前記ゲートキャパシタ領域の前記第２のポリシリコン膜及び前記トランジスタ領域の前記第１のポリシリコン膜上にそれぞれマスクを形成してゲート形状のパターンエッチングを行い、
（Ｄ）前記トランジスタ領域の全面をレジスト膜で覆うと共に、前記ゲートキャパシタのゲート構造の一部をレジスト膜で覆い、露出している前記第２の絶縁膜及び前記第１のポリシリコン膜を順次除去する、
（Ｅ）前記レジスト膜を除去した後、各ゲート構造の露出端面に側壁絶縁膜を形成し、その全面を保護絶縁膜で覆い、
（Ｆ）基板表面を層間絶縁膜で覆い、
（Ｇ）前記第１及び第２のポリシリコン膜にそれぞれ達する開口部を形成してコンタクトプラグを形成する。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例による不揮発性メモリセルにおける積層ゲート構造をキャパシタとして用いるゲートキャパシタの平面図である。
【図２】図１のII-II断面図である。
【図３】図１のII-II断面図である。
【図４】図１のIII-III断面図である。
【図５】通常のチャージポンプ昇圧回路である。
【図６】本発明の実施例による積層ゲート構造をキャパシタとして用いるゲートキャパシタ（ａ）と周辺領域のトランジスタ（ｂ）とを含む半導体装置の製造工程の一部を模式的に示す断面図である。
【図７】本発明の実施例による積層ゲート構造をキャパシタとして用いるゲートキャパシタ（ａ）と周辺領域のトランジスタ（ｂ）とを含む半導体装置の製造工程の一部を模式的に示す断面図である。
【図８】本発明の実施例による積層ゲート構造をキャパシタとして用いるゲートキャパシタ（ａ）と周辺領域のトランジスタ（ｂ）とを含む半導体装置の製造工程の一部を模式的に示す断面図である。
【図９】本発明の実施例による積層ゲート構造をキャパシタとして用いるゲートキャパシタ（ａ）と周辺領域のトランジスタ（ｂ）とを含む半導体装置の製造工程の一部を模式的に示す断面図である。
【図１０】本発明の実施例による積層ゲート構造をキャパシタとして用いるゲートキャパシタ（ａ）と周辺領域のトランジスタ（ｂ）とを含む半導体装置の製造工程の一部を模式的に示す断面図である。
【図１１】本発明の実施例による積層ゲート構造をキャパシタとして用いるゲートキャパシタ（ａ）と周辺領域のトランジスタ（ｂ）とを含む半導体装置の製造工程の一部を模式的に示す断面図である。
【符号の説明】
【００４５】
１１…Ｎ−ウエル、１２…素子分離絶縁膜、１３…第１の絶縁膜、１４…第１のポリシリコン膜、１５…第２の絶縁膜、１６…第２のポリシリコン膜、１７…側壁絶縁膜、１８…保護絶縁膜、Ｇｓ…積層ゲート構造、１９…層間絶縁膜、２０、２１…コンタクトプラグ、２２、２３…Ｎ＋もしくはＰ＋拡散領域、２４…Ｎ＋拡散層、２５−２８…コンタクトプラグ、２９…導体層、３０…層間絶縁膜、４１…キャパシタ、４２…トランジスタ、４３…チャージポンプ昇圧回路、５１、５３…レジスト膜、５２…マスク材、５４、５５…ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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