(57)【要約】【課題】  利得制御感度を下げられるようにして、ダイナミックレンジや雑音指数等を最適値に容易に設定できるようにする。【解決手段】  カスコード増幅器を構成する第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２のうち、第２のＭＯＳトランジスタＭ２に対して利得制御用ＭＯＳトランジスタＭ４を差動接続し、利得制御用ＭＯＳトランジスタＭ４のゲートにＡＧＣ制御電圧ＶＡＧＣを供給するようにするとともに、第２のＭＯＳトランジスタＭ２および利得制御用ＭＯＳトランジスタＭ４のデバイス面積比が１：Ｎ（Ｎ≧１）となるようにすることにより、ＡＧＣ制御電圧ＶＡＧＣが小さい領域においても、利得が急激に変わることを抑制できるようにするとともに、第１のＭＯＳトランジスタＭ１のドレイン電流を利得制御に関係なく一定とすることができるようにする。【選択図】        図１
2006332797.tif 000002
【特許請求の範囲】
【請求項１】
カスコード増幅器を構成する第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタと、
上記第２のＭＯＳトランジスタに差動接続された利得制御用ＭＯＳトランジスタとを備え、
上記第２のＭＯＳトランジスタのゲートに固定のバイアス電圧が供給されるとともに、上記利得制御用ＭＯＳトランジスタのゲートに利得制御電圧が供給されるように成し、
上記第２のＭＯＳトランジスタおよび上記利得制御用ＭＯＳトランジスタのデバイス面積比を１：Ｎ（Ｎ≧１）としたことを特徴とする自動利得制御回路。
【請求項２】
ゲートが信号の入力端子に接続され、ソースが接地された第１のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタのドレインにソースが接続され、ゲートに固定のバイアス電圧が供給されるとともに、ドレインが信号の出力端子に接続された第２のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタにカレントミラー接続された第３のＭＯＳトランジスタと、
上記第２のＭＯＳトランジスタに差動接続され、ゲートに利得制御電圧が供給されるように成された利得制御用ＭＯＳトランジスタとを備え、
上記第２のＭＯＳトランジスタおよび上記利得制御用ＭＯＳトランジスタのデバイス面積比を１：Ｎ（Ｎ≧１）としたことを特徴とする自動利得制御回路。
【請求項３】
上記利得制御電圧を入力してこれを平方根演算により関数変換し、変換後の利得制御電圧を上記利得制御用ＭＯＳトランジスタのゲートに供給するインタフェース回路を更に備えたことを特徴とする請求項１に記載の自動利得制御回路。
【請求項４】
上記利得制御電圧を入力し、上記利得制御電圧が閾値より大きい第１の領域における利得制御特性を表す１次関数を、上記利得制御電圧が上記閾値以下である第２の領域における利得制御特性を表す１次関数へと近似させる直線近似変換を行い、変換後の利得制御電圧を上記利得制御用ＭＯＳトランジスタのゲートに供給するインタフェース回路を更に備えたことを特徴とする請求項１に記載の自動利得制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は自動利得制御回路に関し、特に、ラジオ受信機などの無線通信装置において受信した信号の利得（ゲイン）の制御を行う回路に関するものである。
【背景技術】
【０００２】
一般に、ラジオ受信機などの無線通信装置では、受信信号の利得を調整するためにＡＧＣ（Automatic Gain Control）回路が設けられている。ＲＦ（Radio Frequency）ＡＧＣ回路は、アンテナで受信されたＲＦ信号の増幅ゲインを調節して、受信信号のレベルを一定に保つようにするものである。
【０００３】
図１１は、従来の自動利得制御回路の構成を示す図である。図１１において、第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２によって、カスコード増幅器が構成されている。カスコード増幅器は、出力から入力への帰還が基本的に無いため、高周波増幅器（例えばＬＮＡ：Low Noise Amplifier）として多用されている。
【０００４】
カスコード増幅器は、具体的には以下のように構成されている。第１のＭＯＳトランジスタＭ１のソースは接地され、ドレインには第２のＭＯＳトランジスタＭ２のソースが接続されている。そして、第２のＭＯＳトランジスタＭ２のドレインには、負荷Ｚを介して出力端子ＯＵＴが接続されている。第１のＭＯＳトランジスタＭ１のゲートには入力端子ＩＮからアンテナ入力信号が供給され、第２のＭＯＳトランジスタＭ２のゲートにはＡＧＣ制御電圧ＶＡＧＣが供給される。
【０００５】
第１のＭＯＳトランジスタＭ１には、第３のＭＯＳトランジスタＭ３がカレントミラー接続されている。すなわち、第１のＭＯＳトランジスタＭ１および第３のＭＯＳトランジスタＭ３の各ゲートが抵抗Ｒ１を介して共通に接続されるとともに、各ソースが接地されている。また、第３のＭＯＳトランジスタＭ３のゲートが自身のドレインに接続され、そのドレインには定電流回路Ｉが接続されている。
【０００６】
次に、図１１のように構成された従来の自動利得制御回路の動作を説明する。入力端子ＩＮより入力されたアンテナ入力信号（受信信号）は、第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２で構成されるカスコード増幅器により増幅された後、第２のＭＯＳトランジスタＭ２のドレインに接続された負荷Ｚを通じて出力端子ＯＵＴより出力される。
【０００７】
ＡＧＣの動作は、第２のＭＯＳトランジスタＭ２のゲートに入力するＡＧＣ制御電圧ＶＡＧＣを制御することによって実現される。例えば、受信信号から妨害波が検出され、自動利得制御回路の利得を減衰させる必要がる場合は、第２のＭＯＳトランジスタＭ２のゲートに入力するＡＧＣ制御電圧ＶＡＧＣを下げることによって実現することができる。
【０００８】
しかしながら、上記図１１に示した従来の自動利得制御回路では、もともとＭＯＳトランジスタのゲート電圧とドレイン電流との関係が線形でないため、ＡＧＣ制御特性は図１２のようになる。この図１２から分かるように、特にＡＧＣ制御電圧ＶＡＧＣが１[Ｖ]より小さい領域では、２０[ｄＢ]以下の利得が大きく変化し、ＡＧＣ制御電圧ＶＡＧＣの変化に対する利得の変化がクリティカルになる。そのため、この領域では利得制御感度が高くなり過ぎてしまい、細かな利得制御が難しくなるという問題があった。
【０００９】
すなわち、カスコード増幅器を利得制御するとき、一般的にはゲート接地された第２のＭＯＳトランジスタＭ２のゲートにＡＧＣ制御電圧ＶＡＧＣを印加して制御する方法が採られる。この場合、ＡＧＣ制御電圧ＶＡＧＣが小さいときは、ソース接地された第１のＭＯＳトランジスタＭ１のドレイン−ソース間電圧Ｖdsが小さくなり、第１のＭＯＳトランジスタＭ１は非飽和領域で動作することになる。よって、第１のＭＯＳトランジスタＭ１の相互コンダクタンスｇｍを変化させて利得制御することになる。しかし、非飽和領域では相互コンダクタンスｇｍがドレイン−ソース間電圧Ｖdsに対して比例するため、ＡＧＣ制御電圧ＶＡＧＣに対しデシベル表示した利得は急激に変化する。
【００１０】
また、ＡＧＣ制御電圧ＶＡＧＣが小さいときに第１のＭＯＳトランジスタＭ１が非飽和領域で動作するため、第１のＭＯＳトランジスタＭ１のオン抵抗は入力信号により変調を受けることになり、歪みが発生することになる。これにより、入力信号が位相変調を受けると、ノイズとなって現れてしまうという問題もあった。
【００１１】
なお、入力される制御電圧Ｖc’をＶcに変換するバイアス回路Ａ１を設けることにより、制御電圧Ｖc’とデシベル利得との関係をリニアにする技術が提案されている（例えば、特許文献１参照）。具体的には、バイアス回路Ａ１に備えられる電界効果トランジスタのゲート幅を、制御電圧Ｖc’とデシベル利得との関係がリニアになるように選んでいる。
【特許文献１】特開２００２−１４１７５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記特許文献１に記載の技術では、カスコード増幅器のドレイン電流を変えて利得の制御をしているため、ダイナミックレンジや雑音指数（ＮＦ）等がＡＧＣ制御で変化してしまい、最良のＡＧＣ制御特性が実現できないという問題がある。利得制御のためのドレイン電流の変化は、電界効果トランジスタ４０１のゲート電圧を直接制御して実現しているため、制御電圧に対してのドレイン電流の変化がクリティカルになり、プロセス、環境変化等に不利である。
【００１３】
すなわち、特許文献１の図１０から分かるように、０[ｄＢ]〜１５[ｄＢ]の利得変化に対する制御電圧Ｖc’の変化がわずか０．４[Ｖ]であり、制御電圧Ｖc’に対する利得変化がクリティカルである。また、通常、ＡＧＣ制御は０[ｄＢ]以上で制御するため、図１０のように０[ｄＢ]以下の制御範囲におけるリニアリティを広くしても、実用的でない。
【００１４】
本発明は、このような問題を解決するために成されたものであり、利得制御感度を下げられるようにして、ダイナミックレンジや雑音指数等を最適値に容易に設定できるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
上記した課題を解決するために、本発明の自動利得制御回路では、カスコード増幅器を構成する第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタのうち、第２のＭＯＳトランジスタに対して利得制御用ＭＯＳトランジスタを差動接続し、第２のＭＯＳトランジスタのゲートに固定のバイアス電圧を供給するとともに、利得制御用ＭＯＳトランジスタのゲートに利得制御電圧を供給するようにしている。さらに、第２のＭＯＳトランジスタおよび利得制御用ＭＯＳトランジスタのデバイス面積比が１：Ｎ（Ｎ≧１）となるようにしている。
【００１６】
本発明の他の態様では、利得制御電圧を入力してこれを関数変換し、変換後の利得制御電圧を利得制御用ＭＯＳトランジスタのゲートに供給するインタフェース回路を更に備えるようにしている。
関数変換の例として、平方根演算を利用した関数変換を適用することが可能である。また、利得制御電圧が閾値より大きい第１の領域における利得制御特性を表す１次関数を、利得制御電圧が閾値以下である第２の領域における利得制御特性を表す１次関数へと近似させる直線近似変換を行うことも可能である。
【発明の効果】
【００１７】
上記のように構成した本発明によれば、利得制御電圧の変化に対する利得変化の感度を下げることができ、利得制御電圧が小さい領域においても、利得が急激に変わることを抑制することができる。しかも、第１のＭＯＳトランジスタのドレイン電流を利得制御に関係なく一定とすることができ、これによってダイナミックレンジや雑音指数等を最適値に容易に設定することができる。また、本発明の他の特徴によれば、利得制御電圧が比較的大きい領域においても、利得制御電圧に対する利得変化の感度を下げることができる。
【発明を実施するための最良の形態】
【００１８】
（第１の実施形態）
以下、本発明の第１の実施形態を図面に基づいて説明する。図１は、第１の実施形態による自動利得制御回路の構成例を示す図である。
【００１９】
図１において、第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２によって、カスコード増幅器が構成されている。第１のＭＯＳトランジスタＭ１のソースは接地され、ドレインには第２のＭＯＳトランジスタＭ２のソースが接続されている。そして、第２のＭＯＳトランジスタＭ２のドレインには、負荷Ｚを介して出力端子ＯＵＴが接続されている。負荷Ｚは、第２のＭＯＳトランジスタＭ２のドレインと電源ＶＤＤとの間に接続されている。
【００２０】
第１のＭＯＳトランジスタＭ１のゲートは信号の入力端子ＩＮに接続され、アンテナ入力信号が供給される。また、第２のＭＯＳトランジスタＭ２のゲートには固定のバイアス電圧ＶＢが供給される。この固定バイアス電圧ＶＢの大きさは、電源ＶＤＤとグランドとの間に直列接続された分圧抵抗Ｒ２，Ｒ３によって決定される。
【００２１】
第１のＭＯＳトランジスタＭ１には、第３のＭＯＳトランジスタＭ３がカレントミラー接続されている。すなわち、第１のＭＯＳトランジスタＭ１および第３のＭＯＳトランジスタＭ３の各ゲートが抵抗Ｒ１を介して共通に接続されるとともに、各ソースが接地されている。また、第３のＭＯＳトランジスタＭ３のゲートが自身のドレインに接続され、そのドレインには定電流回路Ｉが接続されている。定電流回路Ｉは、第３のＭＯＳトランジスタＭ３のドレインと電源ＶＤＤとの間に接続されている。
【００２２】
本実施形態では、第４のＭＯＳトランジスタＭ４（本発明の利得制御用ＭＯＳトランジスタに相当）を更に設けている。第４のＭＯＳトランジスタＭ４は、第２のＭＯＳトランジスタＭ２に差動接続されている。すなわち、第２のＭＯＳトランジスタＭ２のソースと第４のＭＯＳトランジスタＭ４のソースとが接続され、第４のＭＯＳトランジスタＭ４のドレインは電源ＶＤＤに接続されている。
【００２３】
第４のＭＯＳトランジスタＭ４のゲートには、ＡＧＣ制御電圧ＶＡＧＣ（本発明の利得制御電圧）が供給されるように成されている。また、第２のＭＯＳトランジスタＭ２および第４のＭＯＳトランジスタＭ４のデバイス面積比が１：Ｎ（Ｎ≧１）となるように、当該第２のＭＯＳトランジスタＭ２および第４のＭＯＳトランジスタＭ４のチャネル幅、チャネル長を設計している。
【００２４】
次に、上記のように構成した本実施形態による自動利得制御回路の動作を説明する。入力端子ＩＮより入力されたアンテナ入力信号（受信信号）は、第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２で構成されるカスコード増幅器により増幅された後、第２のＭＯＳトランジスタＭ２のドレインに接続された負荷Ｚを通じて出力端子ＯＵＴより出力される。
【００２５】
ＡＧＣの動作は、第２のＭＯＳトランジスタＭ２に対して差動接続された第４のＭＯＳトランジスタＭ４のゲートに入力するＡＧＣ制御電圧ＶＡＧＣを制御することによって実現される。例えば、受信信号から妨害波が検出され、自動利得制御回路の利得を減衰させる必要がある場合は、図示しない制御回路により第４のＭＯＳトランジスタＭ４のゲートに入力するＡＧＣ制御電圧ＶＡＧＣを上げることによって実現することができる。
【００２６】
ここで、本実施形態の自動利得制御回路における第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２の動作点について説明する。本実施形態の説明をする前に、従来との比較を分かりやすくするために、図１１のように構成した従来の自動利得制御回路における第１のＭＯＳトランジスタＭ１の動作点について先ず考察する。
【００２７】
図２は、従来の自動利得制御回路に関して、ＡＧＣ制御電圧ＶＡＧＣの変化に伴う第１のＭＯＳトランジスタＭ１の動作点の変化を示す図である。なお、図２（ｂ）において、Ｖdsは第１のＭＯＳトランジスタＭ１のドレイン−ソース間電圧、Ｖgsは第１のＭＯＳトランジスタＭ１のゲート−ソース間電圧、Ｖthは第１のＭＯＳトランジスタＭ１の閾値電圧、Ｉdは第１のＭＯＳトランジスタＭ１のドレイン電流、Ｉrefは第３のＭＯＳトランジスタＭ３のドレイン電流（定電流回路Ｉの定電流）である。
【００２８】
図２に示すように、ＡＧＣ制御電圧ＶＡＧＣの大きさに応じて、第１のＭＯＳトランジスタＭ１の動作点は非飽和領域、飽和領域と変化する。ＡＧＣ制御電圧ＶＡＧＣが大きく、Ｖds＞Ｖgs−Ｖthの条件を満たす領域では、第１のＭＯＳトランジスタＭ１は飽和領域で動作する。これに対して、ＡＧＣ制御電圧ＶＡＧＣが小さくなると、ソース接地された第１のＭＯＳトランジスタＭ１のドレイン−ソース間電圧Ｖdsが小さくなる。そして、Ｖds＜Ｖgs−ＶthとなるＡＧＣ制御電圧ＶＡＧＣの領域（図２の領域Ａ，Ｂ）では、第１のＭＯＳトランジスタＭ１の動作点は飽和領域から非飽和領域に移行する。
【００２９】
非飽和領域、飽和領域におけるドレイン電流Ｉdの関係式は、次の（式１）および（式２）に示す通りである。第１のＭＯＳトランジスタＭ１の動作点が変わると、ドレイン電流Ｉdの関係式が変わる。すなわち、非飽和領域では、ドレイン電流Ｉdは下記（式１）に示すように表され、飽和領域では、ドレイン電流Ｉdは下記（式２）に示すように表される。
【００３０】
【数１】
2006332797.tif 000003
【００３１】
なお、上記（式１）（式２）において、Ｗは第１のＭＯＳトランジスタＭ１のゲート幅、Ｌは第１のＭＯＳトランジスタＭ１のゲート長、μ0はキャリアの移動度、Ｃoxは単位面積当たりのゲート酸化膜容量である。
【００３２】
図２における領域Ｂ（非飽和領域）において、ＡＧＣ制御電圧ＶＡＧＣの変化に対してデシベル表示の利得が急激に変わるのは、非飽和領域では相互コンダクタンスｇｍがドレイン−ソース間電圧Ｖdsに比例するためである。相互コンダクタンスｇｍは、上記（式１）（式２）をゲート−ソース間電圧Ｖgsで微分することにより得られ、次の（式３）（式４）のように表される。
【００３３】
【数２】
2006332797.tif 000004
【００３４】
なお、（式４）に示されるように、飽和領域の相互コンダクタンスｇｍは、ドレイン電流Ｉdが一定ならば変化しないが、実際はチャネル変調効果により相互コンダクタンスｇｍが変化するため、図２の領域Ｃ（飽和領域）においても利得がわずかに変化している。
【００３５】
以上のような従来技術に対して、本実施形態では、第２のＭＯＳトランジスタＭ２と第４のＭＯＳトランジスタＭ４とを差動接続し、第４のＭＯＳトランジスタＭ４のゲートにＡＧＣ制御電圧ＶＡＧＣを印加することによって利得制御するようにしている。また、第２のＭＯＳトランジスタＭ２のゲートには、利得制御時も一定のバイアス電圧ＶＢを印加している。
【００３６】
これにより、第１のＭＯＳトランジスタＭ１には利得制御に関係なく一定電流が供給され、第２のＭＯＳトランジスタＭ２のドレイン電流が第４のＭＯＳトランジスタＭ４にバイパスされることにより利得制御が行われることとなる。また、ＡＧＣ制御電圧ＶＡＧＣを変化させても第１のＭＯＳトランジスタＭ１のドレイン−ソース間電圧Ｖdsが大きく変わることはないため、第１のＭＯＳトランジスタＭ１は常に飽和領域で動作することになる。
【００３７】
また、本実施形態では、第２のＭＯＳトランジスタＭ２と第４のＭＯＳトランジスタＭ４のデバイス面積を変えている。これにより、差動アンプの動作点が変化するため、ＡＧＣ制御特性が改善される。図３は、本実施形態によるＡＧＣ制御特性を示す図である。また、図４は、本実施形態において第２のＭＯＳトランジスタＭ２と第４のＭＯＳトランジスタＭ４に流れるドレイン電流の特性を示す図である。
【００３８】
図３において、横軸はＡＧＣ制御電圧ＶＡＧＣ、縦軸は利得を示している。第２のＭＯＳトランジスタＭ２と第４のＭＯＳトランジスタＭ４とが差動接続されているため、ＡＧＣ制御電圧ＶＡＧＣに対する利得変化は図１２と逆になっている。図３では、第４のＭＯＳトランジスタＭ４のデバイス面積を第２のＭＯＳトランジスタＭ２のＮ倍（Ｎ＝１，２，３，４，５，６）とした場合の特性をそれぞれ示している。また、図４では、Ｎ＝１，３，６とした場合の特性をそれぞれ示している。
【００３９】
図３に示すように、例えばＮ＝１のとき（第２のＭＯＳトランジスタＭ２と第４のＭＯＳトランジスタＭ４のデバイス面積を同じとしたとき）は、利得が０[ｄＢ]から２２．５[ｄＢ]まで変化するときのＡＧＣ制御電圧ＶＡＧＣの変化量は約０．６[Ｖ]である。これに対して、図１２に示したように、従来のＡＧＣ制御特性において利得が０[ｄＢ]から２２．５[ｄＢ]まで変化するときのＡＧＣ制御電圧ＶＡＧＣの変化量は約０．４５[Ｖ]である。このように、Ｎ＝１の場合において、ＡＧＣ制御感度は約３３％改善されている。
【００４０】
また、Ｎ＝１のときは、ＡＧＣ制御電圧ＶＡＧＣが約３．５[Ｖ]〜３．７[Ｖ]のわずかな領域で利得が約２０[ｄＢ]変化する。このときにおける第２のＭＯＳトランジスタＭ２のドレイン電流の変化量は、図４（ａ）に示されるように約１５０[μＡ]である。
【００４１】
一方、例えばＮ＝６としたときは、図３に示されるように、ＡＧＣ制御電圧ＶＡＧＣが約２．６[Ｖ]〜３．２５[Ｖ]の比較的広い領域で利得が約２０[ｄＢ]変化する。このときにおける第２のＭＯＳトランジスタＭ２のドレイン電流の変化量は、図４（ｃ）に示されるように約２．６[ｍＡ]である。したがって、Ｎ＝６とすることにより、Ｎ＝１の場合と比べて、２０[ｄＢ]以下のドレイン電流の制御範囲を約１７倍に大きくすることができる。また、Ｎ＝６とすることにより、利得が０[ｄＢ]〜２０[ｄＢ]となる範囲のＡＧＣ制御電圧ＶＡＧＣの変化量を、Ｎ＝１とした場合の０．２[Ｖ]から０．６５[Ｖ]に改善することができる。
【００４２】
以上詳しく説明したように、本実施形態によれば、ＡＧＣ制御電圧ＶＡＧＣが小さい領域においても、デシベル表示の利得が急激に変わることを抑制することができる。つまり、ＡＧＣ制御電圧ＶＡＧＣに対する利得変化の感度を下げることができる。また、第１のＭＯＳトランジスタＭ１のドレイン電流は利得制御に関係なく一定であるため、ダイナミックレンジや雑音指数等を最適値に容易に設定することができる。
【００４３】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図５は、第２の実施形態による自動利得制御回路の構成例を示す図である。なお、この図５において、図１に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。
【００４４】
図５に示すように、第２の実施形態では、図１に示した第１の実施形態による構成に加えて、インタフェース回路ＩＮＦを更に設けている。インタフェース回路ＩＮＦは、ＡＧＣ制御電圧ＶＡＧＣを入力し、これをゲート印加電圧Ｖｇに変換する。そして、変換したゲート印加電圧Ｖｇを第４のＭＯＳトランジスタＭ４のゲートに供給する。
【００４５】
ＡＧＣの動作は、第２のＭＯＳトランジスタＭ２に差動接続された第４のＭＯＳトランジスタＭ４のゲートに入力するゲート印加電圧Ｖｇを制御することにより実現される。例えば、受信信号から妨害波が検出され、自動利得制御回路の利得を減衰させる必要がある場合は、図示しない制御回路によってＡＧＣ制御電圧ＶＡＧＣを大きくする。インタフェース回路ＩＮＦは、このＡＧＣ制御電圧ＶＡＧＣを入力してゲート印加電圧Ｖｇに変換し、その結果を第４のＭＯＳトランジスタＭ４のゲートに入力することにより、差動増幅のゲインを調整する。
【００４６】
次に、インタフェース回路ＩＮＦが行う変換処理の詳細について説明する。インタフェース回路ＩＮＦが行う変換処理としては、次の２通りの方法が適用可能である。
方法１）差動接続された第２のＭＯＳトランジスタＭ２と第４のＭＯＳトランジスタＭ４の電流配分を変えることで利得制御を実現する。具体的には、インタフェース回路ＩＮＦにおいてＡＧＣ制御電圧ＶＡＧＣを平方根演算により関数変換してゲート印加電圧Ｖｇを生成し、これを第４のＭＯＳトランジスタＭ４のゲートに供給することにより、第４のＭＯＳトランジスタＭ４のドレイン電流Ｉd’がＡＧＣ制御電圧ＶＡＧＣに比例するようにする。
【００４７】
方法２）図３に示すＡＧＣ制御特性において、利得の変化量が大きい領域を小さい領域へ直線近似する。具体的には、インタフェース回路ＩＮＦにおいて、ＡＧＣ制御電圧ＶＡＧＣが閾値Ｖ１より大きい第１の領域におけるＡＧＣ制御特性を表す１次関数を、ＡＧＣ制御電圧ＶＡＧＣが閾値Ｖ１以下である第２の領域におけるＡＧＣ制御特性を表す１次関数へと近似させる直線近似変換を行い、変換後のゲート印加電圧Ｖｇを第４のＭＯＳトランジスタＭ４のゲートに供給する。
【００４８】
以下に、方法１および方法２の詳細を説明する。まず、方法１について説明する。ＡＧＣ制御電圧ＶＡＧＣが閾値Ｖ１より大きい第１の領域において、第４のＭＯＳトランジスタＭ４は常に飽和領域で動作する。よって、そのドレイン電流Ｉd’は上記（式２）と同様の関係式で与えられ、当該ドレイン電流Ｉd’はゲート−ソース間電圧Ｖgs（インタフェース回路ＩＮＦがない場合のＡＧＣ制御電圧ＶＡＧＣ）の２乗に比例する。そこで、ＡＧＣ制御電圧ＶＡＧＣを次の（式５）のような平方根演算を利用した関数式に従いゲート印加電圧Ｖｇに変換し、これを第４のＭＯＳトランジスタＭ４のゲートに供給することにより、第４のＭＯＳトランジスタＭ４のドレイン電流Ｉd’がＡＧＣ制御電圧ＶＡＧＣに比例するようにする。
【００４９】
【数３】
2006332797.tif 000005
【００５０】
すなわち、インタフェース回路ＩＮＦにおいて、Ｖｇ＝√ＶＡＧＣ＋Ｖthという演算を行い、その結果得られたゲート印加電圧Ｖｇを第４のＭＯＳトランジスタＭ４のゲートに印加すれば、第４のＭＯＳトランジスタＭ４のドレイン電流Ｉd’はＡＧＣ制御電圧ＶＡＧＣに比例する。これにより、ＡＧＣ制御電圧ＶＡＧＣに対する利得のリニアリティを確保することができるとともに、ＡＧＣ制御電圧ＶＡＧＣの２乗で効いていた利得制御感度を小さくすることができる。なお、このときの第２のＭＯＳトランジスタＭ２のバイアス電圧ＶＢは、Ｖｇ＝√ＶＡＧＣ＋Ｖthのときの利得が０[ｄＢ]となるように値を決めればよい。
【００５１】
以上より、方法１を採用する場合におけるインタフェース回路ＩＮＦの構成は、図６に示す通りとなる。図６に示すインタフェース回路ＩＮＦでは、関数演算部１１を備え、ＡＧＣ制御電圧ＶＡＧＣを入力してこれをＶｇ＝√ＶＡＧＣ＋Ｖthという演算により関数変換し、変換後のゲート印加電圧Ｖｇを第４のＭＯＳトランジスタＭ４のゲートに供給する。このようなインタフェース回路ＩＮＦを設けることにより、図７のａに示すＡＧＣ制御特性をｂに示すようなＡＧＣ制御特性に改善することができる。
【００５２】
次に、方法２について説明する。図８は、図３に示したＡＧＣ制御特性を模式化して示した図である。図８において、実線で示す波形（Ｃ，Ａで示す部分）は、図３においてＮ＝６とした場合のＡＧＣ制御特性を示す。Ｎ＝６の場合、Ｖ１＝３[Ｖ]、Ｖ２＝３．２５[Ｖ]、Ｖ３＝４．２[Ｖ]となる。
【００５３】
図８に示すように、第１の実施形態を適用することにより、ＡＧＣ制御電圧ＶＡＧＣが閾値Ｖ１以下である第２の領域におけるＡＧＣ制御特性（利得制御感度）は改善されるが（直線Ｃの部分）、ＡＧＣ制御電圧ＶＡＧＣが閾値Ｖ１より大きい第１の領域におけるＡＧＣ制御特性の改善度は少ない（直線Ａの部分）。方法２は、この第１の領域における特性を更に改善するものである。
【００５４】
すなわち、方法２では、ＡＧＣ制御電圧ＶＡＧＣが閾値Ｖ１より大きい第１の領域におけるＡＧＣ制御特性を表す１次関数Ａを、ＡＧＣ制御電圧ＶＡＧＣが閾値Ｖ１以下である第２の領域におけるＡＧＣ制御特性を表す１次関数Ｃへと近似させる。言い換えると、第１の領域における１次関数Ａを、第２の領域における１次関数Ｃを第１の領域へ直線延長した１次関数Ｂに変換する。
【００５５】
ここで、１次関数Ａの傾きαは、α＝（Ｖ２−Ｖ１）／Ｇ１、１次関数Ｂの傾きβは、β＝（Ｖ３−Ｖ１）／Ｇ１となる。β／α＝（Ｖ３−Ｖ１）／（Ｖ２−Ｖ１）＝（４．２−３）／（３．２５−３）＝４．８であるから、１次関数Ａで表されるＡＧＣ制御電圧ＶＡＧＣから１次関数Ｂで表されるゲート印加電圧Ｖｇへの直線近時の方程式は、Ｖｇ＝４．８（ＶＡＧＣ−３）＋３となる。
【００５６】
したがって、方法２を採用する場合におけるインタフェース回路ＩＮＦの構成は、図９に示す通りとなる。図９に示すインタフェース回路ＩＮＦでは、コンパレータ２１、スイッチ２２、関数演算部２３を備える。コンパレータ２１は、ＡＧＣ制御電圧ＶＡＧＣと閾値電圧Ｖ１とを大小比較し、その比較結果に応じてＨｉまたはＬｏｗの信号を出力することにより、スイッチ２２を制御する。
【００５７】
スイッチ２２は、ＡＧＣ制御電圧ＶＡＧＣを入力し、それを関数演算部２３に供給するか、供給せずにダイレクトに出力するかを切り替える。例えば、コンパレータ２１によりＶＡＧＣ＞Ｖ１と判断されＨｉの信号が出力されたときは、スイッチ２２はノードａ側に切り替えられ、ＡＧＣ制御電圧ＶＡＧＣが関数演算部２３に供給される。一方、コンパレータ２１によりＶＡＧＣ≦Ｖ１と判断されＬｏｗの信号が出力されたときは、スイッチ２２はノードｂ側に切り替えられ、ＡＧＣ制御電圧ＶＡＧＣがゲート印加電圧Ｖｇとしてダイレクトに出力される。
【００５８】
関数演算部２３は、Ｖｇ＝４．８（ＶＡＧＣ−３）＋３という直線近似演算を行うことにより、ＡＧＣ制御電圧ＶＡＧＣからゲート印加電圧Ｖｇを求め、これを第４のＭＯＳトランジスタＭ４のゲートに供給する。
【００５９】
なお、ここではＮ＝６のＡＧＣ制御特性を利用して１次関数Ａを１次関数Ｂに変換する例について説明したが、Ｎ＝１，２，３，４，５のＡＧＣ制御特性を利用しても良い。ただし、Ｎの値が小さくなるほど、Ｖ３の値が大きくなり、大きなＡＧＣ制御電圧ＶＡＧＣを要することとなるので、Ｎの値は大きい方が好ましい。
【００６０】
以上詳しく説明したように、第１の実施形態では、カスコード増幅器を構成するゲート接地された第２のＭＯＳトランジスタＭ２に利得制御用の第４のＭＯＳトランジスタＭ４を差動接続する。また、第２のＭＯＳトランジスタＭ２と第４のＭＯＳトランジスタＭ４とのデバイス面積を変えることにより、トランジスタの動作点を変化させる。そして、第４のＭＯＳトランジスタＭ４のゲートにＡＧＣ制御電圧ＶＡＧＣを印加することにより、ゲート接地された第２のＭＯＳトランジスタＭ２のドレイン電流を可変し利得制御特性を得るようにしている。
【００６１】
これにより、ＡＧＣ制御電圧ＶＡＧＣの変化に対するドレイン電流変化の特性の感度を下げることができ、ＡＧＣ制御電圧ＶＡＧＣが小さい領域においても、デシベル表示の利得が急激に変わることを抑制することができる。また、第１のＭＯＳトランジスタＭ１のドレイン電流を利得制御に関係なく一定とすることができ、これによってダイナミックレンジや雑音指数等を最適値に容易に設定することができる。
【００６２】
さらに、第２の実施形態では、関数変換を行うインタフェース回路ＩＮＦを付加し、ＡＧＣ制御電圧ＶＡＧＣから関数変換したゲート印加電圧Ｖｇを第４のＭＯＳトランジスタＭ４のゲートに供給するようにしている。これにより、ＡＧＣ制御電圧ＶＡＧＣに対する利得変化の感度を更に改善することができる。すなわち、ＡＧＣ制御電圧ＶＡＧＣが大きい領域においても利得制御感度を小さくすることができる。これと同時に、ＡＧＣ制御電圧ＶＡＧＣの広い範囲に渡ってリニアリティを確保することもできる。
【００６３】
なお、第２の実施形態は、利得制御感度の改善とともにリニアリティの確保も目的とした構成となっている。利得制御感度の改善をより重視するのであれば、図６や図９に示したような関数式に限定されず、利得制御感度がより小さくなるような関数式を用いることも可能である。
【００６４】
また、図１の変形例として、図１０に示すように、カスコード増幅器を差動入力、差動出力の構成としても良い。また、図１０の構成に対して、図５で示したインタフェース回路ＩＮＦを更に設けても良い。
【００６５】
その他、上記第１および第２の実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】
【００６６】
本発明は、ＭＯＳトランジスタをカスコード接続して構成したカスコード増幅器によって信号の増幅ゲインを調整する自動利得制御回路に有用である。
【図面の簡単な説明】
【００６７】
【図１】第１の実施形態による自動利得制御回路の構成例を示す図である。
【図２】従来の自動利得制御回路に関して、ＡＧＣ制御電圧ＶＡＧＣの変化に伴う第１のＭＯＳトランジスタＭ１の動作点の変化を示す図である。
【図３】第１の実施形態によるＡＧＣ制御特性を示す図である。
【図４】第１の実施形態において第２のＭＯＳトランジスタＭ２と第４のＭＯＳトランジスタＭ４に流れるドレイン電流の特性を示す図である。
【図５】第２の実施形態による自動利得制御回路の構成例を示す図である。
【図６】第２の実施形態において方法１を採用した場合におけるインタフェース回路ＩＮＦの構成例を示す図である。
【図７】第２の実施形態において方法１を採用した場合におけるＡＧＣ制御特性を示す図である。
【図８】図３に示したＡＧＣ制御特性を模式化して示し、第２の実施形態における方法２を説明するための図である。
【図９】第２の実施形態において方法２を採用した場合におけるインタフェース回路ＩＮＦの構成例を示す図である。
【図１０】第１の実施形態による自動利得制御回路の変形例を示す図である。
【図１１】従来の自動利得制御回路の構成例を示す図である。
【図１２】従来のＡＧＣ制御特性を示す図である。
【符号の説明】
【００６８】
Ｍ１，Ｍ２  カスコード増幅器を構成するＭＯＳトランジスタ
Ｍ４  利得制御用のＭＯＳトランジスタ
ＩＮＦ  インタフェース回路
１１  関数演算部
２１  コンパレータ
２２  スイッチ
２３  関数演算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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