(57)【要約】      （修正有）【課題】基準信号と内部クロック信号とが同期しているか否かを瞬時に判断することによって検査効率を向上させることができる遅延同期ループ回路の良否検査方法及び遅延同期ループ回路の良否検査回路を提供する。【解決手段】遅延同期ループ回路に、各タップ信号をクロック信号とする複数のフリップフロップを直列に接続することによってシフトレジスタを形成し、複数のフリップフロップにクロック信号として基準信号からの遅延時間の長いタップ信号から順に入力した場合に、このシフトレジスタから出力される第1の検査信号と、複数のフリップフロップの全てにクロック信号として基準信号を入力した場合に、このシフトレジスタから出力される第2の検査信号とを検出し、これらの第1の検査信号と第2の検査信号との差に基づいて良否を判定することとした。【選択図】図１
2006109078.tif 000002
【特許請求の範囲】
【請求項１】
基準信号を所定の遅延時間ずつ遅延させた複数のタップ信号を出力する遅延同期ループ回路の良否検査方法において、
前記遅延同期ループ回路に、各タップ信号をクロック信号とする複数のフリップフロップを直列に接続することによってシフトレジスタを形成し、前記複数のフリップフロップにクロック信号として基準信号からの遅延時間の長いタップ信号から順に入力した場合に、このシフトレジスタから出力される第1の検査信号と、前記複数のフリップフロップの全てにクロック信号として基準信号を入力した場合に、このシフトレジスタから出力される第2の検査信号とを検出し、これらの前記第1の検査信号と前記第2の検査信号との差に基づいて良否を判定することを特徴とする良否検査方法。
【請求項２】
基準信号を所定の遅延時間ずつ遅延させた複数のタップ信号を出力する遅延同期ループ回路の良否検査方法において、
前記遅延同期ループ回路に、各タップ信号をクロック信号とする複数のフリップフロップを直列に接続することによってシフトレジスタを形成し、前記複数のフリップフロップにクロック信号として基準信号からの遅延時間の長いタップ信号から順に入力した場合に、このシフトレジスタから出力される第1の検査信号と、前記複数のフリップフロップの全てにクロック信号として基準信号を入力した場合に、このシフトレジスタから出力される信号を計算処理によりシミュレートした第3の検査信号とを検出し、これら前記第1の検査信号と前記第3の検査信号との差に基づいて良否を判定することを特徴とする良否検査方法。
【請求項３】
基準信号を所定の遅延時間ずつ遅延させた複数のタップ信号を出力する遅延同期ループ回路の良否検査回路において、
前記遅延同期ループ回路に、各タップ信号をクロック信号とする複数のフリップフロップを直列に接続することによってシフトレジスタを形成し、前記複数のフリップフロップにクロック信号として基準信号からの遅延時間の長いタップ信号から順に入力した場合に、このシフトレジスタから出力される第1の検査信号と、前記複数のフリップフロップの全てにクロック信号として基準信号を入力した場合に、このシフトレジスタから出力される第2の検査信号とを検出し、これらの前記第1の検査信号と前記第2の検査信号との差に基づいて良否を判定することを特徴とする良否検査回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延同期ループ回路の良否検査方法及び遅延同期ループ回路の良否検査回路に関するものである。
【背景技術】
【０００２】
CCD（Charge Coupled Device）などの撮像素子を備えた画像処理装置は、マイクロプロセッサやメモリなどの複数の集積回路を内蔵している。これら複数の集積回路は、それぞれ所定の内部クロック信号に基づいて動作している。
【０００３】
この内部クロック信号は、個々の集積回路やシステムによってそれぞれ位相が異なる。そのため、信号生成回路を用いて、基準信号をもとに複数の異なる位相を有する内部クロック信号を生成していた。
【０００４】
また、このとき生成する複数の内部クロック信号は、個々の集積回路どうしを互いに同期させて動作させるために、それぞれの内部クロック信号と基準信号とを位相同期させておく必要があった。
【０００５】
そこで、従来より、基準信号を所定時間ずつ遅延させた複数のタップ信号を生成し、この複数のタップ信号を用いて基準信号と位相同期した複数の内部クロック信号を生成することができる信号生成回路として遅延同期ループ回路（以下、「DLL（Delay Locked Loop）回路」という。）が知られていた。
【０００６】
このDLL回路100は、図3に示すように、入力信号である基準信号S100を所定時間ずつ遅延することによって複数のタップ信号Tp１〜TpNを生成する可変遅延回路101と、基準信号S100の位相と可変遅延回路101の出力信号S101の位相とを比較してUP信号S102又はDOWN信号S103を出力する位相比較回路102と、この位相比較回路102から入力されるUP信号S102又はDOWN信号S103に基づいて電荷を充放電するチャージポンプ回路103と、このチャージポンプ回路103の充放電による電流I100を時間積分することにより可変遅延回路101による遅延量を制御するための制御電圧V100を生成するフィルタ回路104とから構成していた（たとえば、特許文献１参照。）。
【０００７】
このように構成したDLL回路100では、フィルタ回路104から可変遅延回路101に入力される制御電圧V100に基づいて、可変遅延回路101を構成している複数個の遅延素子d1〜dNのうちで、基準信号S100を遅延するために使用する遅延素子d1〜dNを介し、基準信号S100から所定時間ずつ正確に遅延させた複数のタップ信号Tp１〜TpNを生成し、このタップ信号Tp１〜TpNを用いて基準信号100と位相同期した所望の内部クロック信号S104を生成していた。
【０００８】
なお、図3中の符号105は、タップ信号Tp１〜TpNを用いて内部クロック信号S104を生成するタップセレクタである。
【０００９】
このDLL回路100は、可変遅延回路101の出力信号S101が基準信号S100に同期するまでの間、制御電圧V100の値が不規則な値をとり、可変遅延回路101の出力信号S101が基準信号S100に同期すると制御電圧V100の値が一定の値に収束することが知られている。
【００１０】
そのため、このDLL回路100は、出荷前の良否検査を行う際に、実際に動作させ、動作中における制御電圧V100の値を検査装置106によって参照し、このアナログデータである制御電圧V100の値が一定の値に収束したDLL回路100を良品と判断するようにしていた。
【特許文献１】特開2003-264452号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところが、上記従来のDLL回路100の検査方法では、出荷前に実際に動作させ、動作中における制御電圧V100の値を参照し、このアナログデータである制御電圧V100の値が一定の値に収束したDLL回路100を良品と判断するようにしていたため、制御電圧V100の値が一定の値に収束するまでの間検査結果を得ることができず、検査に時間がかかり検査効率を低下させるおそれがあった。
【課題を解決するための手段】
【００１２】
そこで、請求項1に係る本発明では、基準信号を所定の遅延時間ずつ遅延させた複数のタップ信号を出力する遅延同期ループ回路の良否検査方法において、遅延同期ループ回路に、各タップ信号をクロック信号とする複数のフリップフロップを直列に接続することによってシフトレジスタを形成し、複数のフリップフロップにクロック信号として基準信号からの遅延時間の長いタップ信号から順に入力した場合に、このシフトレジスタから出力される第1の検査信号と、複数のフリップフロップの全てにクロック信号として基準信号を入力した場合に、このシフトレジスタから出力される第2の検査信号とを検出し、これらの第1の検査信号と第2の検査信号との差に基づいて良否を判定することとした。
【００１３】
また、請求項2に係る本発明では、基準信号を所定の遅延時間ずつ遅延させた複数のタップ信号を出力する遅延同期ループ回路の良否検査方法において、遅延同期ループ回路に、各タップ信号をクロック信号とする複数のフリップフロップを直列に接続することによってシフトレジスタを形成し、複数のフリップフロップにクロック信号として基準信号からの遅延時間の長いタップ信号から順に入力した場合に、このシフトレジスタから出力される第1の検査信号と、複数のフリップフロップの全てにクロック信号として基準信号を入力した場合に、このシフトレジスタから出力される信号を計算処理によりシミュレートした第3の検査信号とを検出し、これら第1の検査信号と第3の検査信号との差に基づいて良否を判定することとした。
【００１４】
また、請求項3に係る本発明では、基準信号を所定の遅延時間ずつ遅延させた複数のタップ信号を出力する遅延同期ループ回路の良否検査回路において、遅延同期ループ回路に、各タップ信号をクロック信号とする複数のフリップフロップを直列に接続することによってシフトレジスタを形成し、複数のフリップフロップにクロック信号として基準信号からの遅延時間の長いタップ信号から順に入力した場合に、このシフトレジスタから出力される第1の検査信号と、複数のフリップフロップの全てにクロック信号として基準信号を入力した場合に、このシフトレジスタから出力される第2の検査信号とを検出し、これらの第1の検査信号と第2の検査信号との差に基づいて良否を判定することとした。
【発明の効果】
【００１５】
本発明では、以下に記載するような効果を奏する。
【００１６】
そこで、請求項1に係る本発明では、基準信号を所定の遅延時間ずつ遅延させた複数のタップ信号を出力する遅延同期ループ回路の良否検査方法において、遅延同期ループ回路に、各タップ信号をクロック信号とする複数のフリップフロップを直列に接続することによってシフトレジスタを形成し、複数のフリップフロップにクロック信号として基準信号からの遅延時間の長いタップ信号から順に入力した場合に、このシフトレジスタから出力される第1の検査信号と、複数のフリップフロップの全てにクロック信号として基準信号を入力した場合に、このシフトレジスタから出力される第2の検査信号とを検出し、これらの第1の検査信号と第2の検査信号との差に基づいて良否を判定することとしたため、シフトレジスタのクロック信号を切換えてこのシフトレジスタを動作させるだけで、基準信号と内部クロック信号とが同期しているか否かを瞬時に判断することができるので、検査効率を向上させることができる。
【００１７】
また、請求項2に係る本発明では、基準信号を所定の遅延時間ずつ遅延させた複数のタップ信号を出力する遅延同期ループ回路の良否検査方法において、遅延同期ループ回路に、各タップ信号をクロック信号とする複数のフリップフロップを直列に接続することによってシフトレジスタを形成し、複数のフリップフロップにクロック信号として基準信号からの遅延時間の長いタップ信号から順に入力した場合に、このシフトレジスタから出力される第1の検査信号と、複数のフリップフロップの全てにクロック信号として基準信号を入力した場合に、このシフトレジスタから出力される信号を計算処理によりシミュレートした第3の検査信号とを検出し、これら第1の検査信号と第3の検査信号との差に基づいて良否を判定することとしたため、第3の検査信号を検出するために、この遅延同期ループ回路を動作させる必要がないので、検査時間が短縮され良否検査の検査効率を向上させることができる。
【００１８】
また、請求項3に係る本発明では、基準信号を所定時間ずつ遅延させた複数のタップ信号を出力する遅延同期ループ回路の良否検査回路において、遅延同期ループ回路に、各タップ信号をクロック信号とする複数のフリップフロップを直列に接続することによってシフトレジスタを形成し、複数のフリップフロップにクロック信号として基準信号からの遅延時間の長いタップ信号から順に入力した場合に、このシフトレジスタから出力される第1の検査信号と、複数のフリップフロップの全てにクロック信号として基準信号を入力した場合に、このシフトレジスタから出力される第2の検査信号とを検出し、これらの第1の検査信号と第2の検査信号との差に基づいて良否を判定することとしたため、シフトレジスタのクロック信号を切換えてこのシフトレジスタを動作させるだけで、基準信号と内部クロック信号とが同期しているか否かを瞬時に判断することができる遅延同期ループ回路を提供することができる。
【発明を実施するための最良の形態】
【００１９】
本発明に係る良否検査回路は、基準信号を所定時間ずつ遅延させた複数個のタップ信号を出力する遅延同期ループ回路に設けるものである。
【００２０】
特に、この良否検査回路は、CCD（Charge Coupled Device）をはじめとする撮像素子を駆動するための駆動信号を生成するTG（タイミングジェネレータ）ICチップに内蔵するものであり、具体的には、TGICチップ内部の遅延同期ループ回路に設けるものである。
【００２１】
この良否検査回路は、各タップ信号をクロック信号とする複数のフリップフロップを直列に接続することによって形成したシフトレジスタを有している。
【００２２】
そして、遅延同期ループ回路の良否を検査する際は、シフトレジタを構成する複数のフリップフロップにクロック信号として基準信号からの遅延時間の長いタップ信号から順に入力し、このときシフトレジスタから出力される信号を第1の検査信号として検出する。
【００２３】
続いて、シフトレジスタを構成する複数のフリップフロップの全てにクロック信号として基準信号を入力し、このときシフトレジスタから出力される信号を第2の検査信号として検出する。
【００２４】
そして、これらの第1の検査信号と第2の検査信号との差に基づいて良否を判定するようにしている。
【００２５】
つまり、第1の検査信号が第2の検査信号よりも基準信号の1周期分早く出力された場合に、各タップ信号がそれぞれ基準信号から所定時間ずつ遅延されたタップ信号となっていると判断することで、基準信号とこの遅延同期ループ回路が生成する内部クロック信号とが位相同期していることを間接的に判断することにより、この遅延同期ループ回路の良否を判定するようにしている。
【００２６】
また、上記第2の検査信号に代えて、複数のフリップフロップの全てにクロック信号として基準信号を入力した場合に、このシフトレジスタから出力される信号を計算処理によりシミュレートした第3の検査信号を検出しておき、この第3の検査信号と上記第1の検査信号との差に基づいて遅延同期ループ回路の良否判定を行うこともできる。
【００２７】
さらに、シフトレジタを構成する複数のフリップフロップにクロック信号として基準信号からの遅延時間の長いタップ信号から順に入力し、このときシフトレジスタから出力される信号を予め計算処理によりシミュレートしておき、このシミュレーションの結果得られる信号を第4の検査信号として検出し、この第4の検査信号と上記第1の検査信号とに基づいて遅延同期ループ回路の良否判定を行うこともできる。
【００２８】
なお、この良否検査回路では、当然ながら各フリップフロップが基準信号の1周期をフリップフロップの個数で割った値よりも小さなホールドマージンを有するようにしているが、好適には、基準信号の1周期をフリップフロップの個数で割った値と略等しいホールドマージンを有するフリップフロップを用いて良否検査回路を構成することがさらに望ましい。
【００２９】
このように良否判定を行うことで、シフトレジスタのクロック信号を切換えてこのシフトレジスタを動作させるだけで、遅延同期ループ回路の良否を瞬時に判断することができ、検査効率を向上させることができる。
【００３０】
以下に、本発明に係る遅延同期ループ回路（以下、「DLL（Delay Locked Loop）回路1」という。）の良否検査回路2、及びこの検査回路2を用いて行うDLL回路1の検査方法について図面を参照して説明する。
【００３１】
本発明に係る良否検査回路2を備えたDLL回路1は、図1に示すように、基準信号S1を所定の遅延時間ずつ遅延することによって等間隔で位相の異なる50本のタップ信号TP１〜TP50を生成する遅延回路3と、このタップ信号TP１〜TP50の中から任意の2本のタップ信号を選択することによって、基準信号S1に位相同期させた所望の内部クロック信号S2を出力するタップセレクタ4と、良否検査回路2とを有している。
【００３２】
この良否検査回路2は、各タップ信号TP１〜TP50又は基準信号S1のいずれかの信号をクロック信号として動作する50個のフリップフロップFF１〜FF50を直列に接続して形成したシフトレジスタ5を備えている。
【００３３】
そして、各フリップフロップのクロック信号入力部ckには、セレクタSEL1〜SEL50によりタップ信号TP１〜TP50又は基準信号S1のいずれかの信号がクロック信号として入力されるように構成している。
【００３４】
特に、フリップフロップFF1〜FF50のクロック信号として、タップ信号TP１〜TP50を入力する場合には、最も前段のフリップフロップFF1に基準信号S1からの遅延時間が最も長いタップ信号TP50を入力し、このフリップフロップFF1よりも後段のフリップフロップFF2〜FF50には、タップ信号TP49〜TP1を基準信号S1からの遅延時間が長い順に順次入力するようにしている。
【００３５】
つまり、フリップフロップFF2にクロック信号としてタップ信号TP49を入力し、続いてフリップフロップFF3にクロック信号としてタップ信号TP48を入力していき、最後にフリップフロップFF50にクロック信号として基準信号S1からの遅延時間が最も短いタップ信号TP1を入力するようにしている。
【００３６】
また、50個のフリップフロップFF１〜FF50は、通常このDLL回路1が動作する際に、シリアル通信用として使用しているレジスタの一部を良否検査の際に検査用のシフトレジスタ5として用いるようにしている。
【００３７】
そのため、この良否検査回路は、既存のDLL回路に上記したセレクタSEL1〜SEL50を付加するだけで形成することがきで、このDLL回路1を内蔵するICチップの面積が拡大することを未然に防止しながら、瞬時に良否検査を行うことができるDLL回路1を提供することができる。
【００３８】
このように構成したDLL回路１は、以下に説明する検査方法によって各タップ信号TP1〜TP50が全て基準信号S1から所定の遅延時間ずつ正確に遅延されているか否かを判断することで、間接的に基準信号S1と内部クロック信号とが同期しているか否かを判断することによって良否判定を行うことができる。
【００３９】
また、ここでは、基準信号S1の1周期を25[ns]とし、各タップ信号TP1〜TP50間の位相差を500[ps]であるものとして説明を行う。
【００４０】
まず、シフトレジスタ5を構成する全てのフリップフロップFF1〜FF50の出力状態がLow状態となるように設定する。
【００４１】
ここで、フリップフロップFF1〜FF50にクロック信号としてタップ信号TP１〜TP50を基準信号S1からの遅延時間が最も長いタップ信号TP50から順に順次入力していく。
【００４２】
具体的には、セレクタSEL1により最も前段に設けたフリップフロップFF1のクロック信号として、基準信号S1からの遅延時間が最も長いタップ信号TP50が選択されてフリップフロップFF1に入力される。
【００４３】
続いて、セレクタSEL2によりフリップフロップFF1の後段に設けたフリップフロップFF2のクロック信号として、タップ信号TP50の次に基準信号S1からの遅延時間が長いタップ信号TP49が選択されてフリップフロップFF2に入力される。
【００４４】
このように、タップ信号TP50〜TP１を基準信号S1からの遅延時間が長い順にフリップフロップFF1〜FF49に順次入力するようにしていき、最後に、フリップフロップFF50にクロック信号として基準信号S1からの遅延時間が最も短いタップ信号TP1を入力する。
【００４５】
このとき、シフトレジスタ5を構成しているフリップフロップFF1〜FF50は、図2に示すタイミングチャートに示すような動作を行う。
【００４６】
まず、最も前段に設けているフリップフロップFF1にクロック信号としてタップ信号TP50が入力されると、このフリップフロップFF1は、基準信号S1の立ち上がりタイミングから25[ns]（基準信号S1の1周期）遅れて立ち上がる信号FS1を出力する。
【００４７】
次に、フリップフロップFF1の後段に設けているフリップフロップFF2にクロック信号として、タップ信号TP50よりも500[ps]早く立ち上がるタップ信号TP49が入力されると、このフリップフロップFF2は、フリップフロップFF1の出力信号FS1の立ち上がりタイミングよりも500[ps]早く立ち上がる出力信号FS2を出力する。
【００４８】
そして、フリップフロップFF2よりも後段に設けた各フリップフロップFF3〜FF50についても同様に、前段に設けたフリップフロップの出力信号の立ち上がりタイミングよりも500[ps]早く立ち上がる出力信号FS3〜FS50を出力する。
【００４９】
このようにしてシフトレジスタ5を動作させた結果、各タップ信号TP1〜TP50間の位相差が全て500[ps]であって、さらに各タップ信号TP1〜TP50が所定の前後関係を保って出力されている場合は、最も後段に設けたフリップフロップFF50が出力する出力信号FS50は、最も前段に設けたフリップフロップFF1が出力する出力信号FS1から500[ps]（各タップ信号TP1〜TP50間の位相差）の50倍（フリップフロップの段数倍）である25[ns]（基準信号S1の1周期）早いタイミングで立ち上がる。
【００５０】
そして、このときフリップフロップFF50が出力する出力信号FS50（第1の検査信号）を検査装置6に入力する。
【００５１】
続いて、再度シフトレジスタ5を構成する全てのフリップフロップFF1〜FF50の出力状態がLow状態となるように設定する。
【００５２】
ここで、全てのフリップフロップFF1〜FF50にクロック信号として基準信号S1を入力する。
【００５３】
このとき、全てのフリップフロップFF1〜FF50は、基準信号S1だけをクロック信号として用いているため、全てのフリップフロップFF1〜FF50の出力信号FS1〜FS50が基準信号S1と同じタイミングで立ち上がる。
【００５４】
したがって、全てのフリップフロップFF1〜FF50にクロック信号として基準信号S1を入力した場合に、最も後段に設けたフリップフロップFF50から出力される出力信号FS50（第2の検査信号）も基準信号S1と同じタイミングで立ち上がる。
【００５５】
そして、このFS50（第2の検査信号）を検査装置6に入力する。
【００５６】
最後に、検査装置6によって、FS50（第1の検査信号）がFS50（第2の検査信号）よりも25[ns]早く立ち上がったことを検出することによって、各タップ信号TP1〜TP50間の位相差が全て500[ps]であって、さらに各タップ信号TP1〜TP50が所定の前後関係を保って出力されていると判断し、これによって、基準信号S1とこのDLL回路１が生成する内部クロック信号S2とが位相同期していることを間接的に判断することにより、このDLL回路1の良否を判定するようにしている。
【００５７】
また、本実施の形態では、全てのタップ信号TP1〜TP50に対応させた50個のフリップフロップFF1〜FF50を用いてシフトレジスタ5を形成したが、たとえば、偶数番目のタップ信号だけに対応させたフリップフロップを用いてシフトレジスタ5を形成することもできる。
【００５８】
このようにシフトレジスタ5を形成した場合には、使用するフリップフロップの個数を半数にすることができるため、この良否検査回路を形成する面積を縮小することができるだけでなく、シフトレジスタ5の動作時間が半分に短縮されるため、検査時間が短縮され良否検査の検査効率を向上させることができる。
【００５９】
また、本実施形態では、シフトレジタ5を構成する複数のフリップフロップFF1〜FF50にクロック信号として基準信号S1からの遅延時間の長いタップ信号TP50から順に入力し、このときシフトレジスタ5から出力される第1の検査信号と、複数のフリップフロップFF1〜FF50の全てにクロック信号として基準信号S1を入力した場合に、このシフトレジスタ5から出力される第2の検査信号とを比較することによりDLL回路1の良否を判定しているが、本発明によれば、この第1の検査信号と比較する信号を予め計算処理によりシミュレートしておき、シミュレーションの結果得られる信号とこの第1の検査信号とに基づいてDLL回路１の良否を判定することもできる。
【００６０】
すなわち、上記第2の検査信号に代えて、複数のフリップフロップFF1〜FF50の全てにクロック信号として基準信号S1を入力した場合に、シフトレジスタ5から出力される信号を予め計算処理によりシミュレートしておき、このシミュレーションの結果得られる信号を第3の検査信号として検出しておく。
【００６１】
そして、この第3の検査信号と上記第1の検査信号を比較して第1の検査信号が第3の検査信号よりも基準信号S1の1周期分早く立ち上がった場合に、このDLL回路1が良品であると判定できる。
【００６２】
また、シフトレジタ5を構成する複数のフリップフロップFF1〜FF50にクロック信号として基準信号S1からの遅延時間の長いタップ信号TP50から順に入力し、このときシフトレジスタ5から出力される信号を予め計算処理によりシミュレートしておき、このシミュレーションの結果得られる信号を第4の検査信号として検出する。
【００６３】
そして、この第4の検査信号と、実際に複数のフリップフロップFF1〜FF50にクロック信号として基準信号S1からの遅延時間の長いタップ信号TP50から順に入力した結果、シフトレジスタ5から出力される第1の検査信号とを比較して、この第1の検査信号と第4の検査信号とが共に同じタイミングで立ち上がった場合に、DLL回路1を良品と判定することもできる。
【００６４】
このように、シミュレーション結果を用いた場合にも、検査時間が短縮され良否検査の検査効率を向上させることができる。
【図面の簡単な説明】
【００６５】
【図１】本発明に係る良否検査回路を有する遅延同期ループ回路を示すブロック図である。
【図２】良否検査回路の動作を示すタイミングチャートである。
【図３】従来の遅延同期ループ回路を示すブロック図である。
【符号の説明】
【００６６】
１  DLL回路
２  良否検査回路
３  遅延回路
４  タップセレクタ
５  シフトレジスタ
６  検査装置
S1  基準信号
S2  内部クロック信号
FS50  第1又は第2の検査信号
【図１】
2006109078.tif 000003
【図２】
2006109078.tif 000004
【図３】
2006109078.tif 000005