(57)【要約】 【課題】  順方向サージに対する耐性を向上することができるＳｉＣ半導体装置を提供する。【解決手段】  半導体装置１ａはＭＯＳＦＥＴである。Ｎ＋バルク層１０１において、主面１０１ｂ側の表面領域には、高濃度のＰ型不純物を含むＳｉＣを主組成としたＰ型領域１０９が形成されている。Ｎ＋バルク層１０１の主面１０１ｂ上には、Ｎ＋バルク層１０１とオーミック接触を形成するドレイン電極膜１０９が形成されている。順方向サージが印加されても、Ｎ−ドリフト層１０２が伝導度変調され、オン抵抗が低下し、発熱量が低下するので、順方向サージに対する耐性を向上することができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
対向する第１および第２の主面を備え、第１導電型のＳｉＣを含む第１の半導体層と、
前記第１の主面上に形成された、前記第１の半導体層よりも不純物濃度の低い第１導電型のＳｉＣを含む第２の半導体層と、
前記第２の半導体層の表面領域に形成された、第２導電型のＳｉＣを含む第１の導電領域と、
前記第１の導電領域の表面領域に形成された、前記第２の半導体層よりも不純物濃度の高い第１導電型のＳｉＣを含む第２の導電領域と、
絶縁膜を隔てて前記第１の導電領域および前記第２の導電領域の一部と隣接するゲート電極膜と、
前記第２の導電領域上に形成された第１の電極膜と、
前記第１の半導体層において、前記第２の主面側の表面領域に形成された、第２導電型のＳｉＣを含む第３の導電領域と、
前記第１の半導体層上および前記第３の導電領域上に形成された第２の電極膜と、
を有することを特徴とするＳｉＣ半導体装置。
【請求項２】
対向する第１および第２の主面を備え、第１導電型のＳｉＣを含む第１の半導体層と、
前記第１の主面上に形成された、前記第１の半導体層よりも不純物濃度の低い第１導電型のＳｉＣを含む第２の半導体層と、
前記第２の半導体層の表面領域に形成された、第２導電型のＳｉＣを含む第１の導電領域と、
前記第１の導電領域の表面領域に形成された、前記第２の半導体層よりも不純物濃度の高い第１導電型のＳｉＣを含む第２の導電領域と、
絶縁膜を隔てて前記第１の導電領域および前記第２の導電領域の一部と隣接するゲート電極膜と、
前記第２の導電領域上に形成された第１の電極膜と、
前記第１の半導体層において、前記第２の主面側の表面領域に形成された、第２導電型のＳｉＣを含む第３の導電領域と、
前記第１の半導体層上に形成された第２の電極膜と、
前記第３の導電領域上に形成され、前記第３の導電領域とオーミック接触を形成する第３の電極膜と、
を有することを特徴とするＳｉＣ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣを主組成とする半導体層を備えており、電気特性の改善を図ったＳｉＣ半導体装置に関する。
【背景技術】
【０００２】
ＳｉＣは、絶縁破壊電界が高く、従来のＳｉ半導体装置では実現できなかった高耐圧、超低損失の半導体装置の実現を目指した研究開発が活発に行われている。図８は、従来のＳｉＣ半導体装置の断面構造を示している。以下、図８を参照し、従来のＳｉＣ半導体装置の構造を説明する。図８に示されるＳｉＣ半導体装置２はＭＯＳＦＥＴである。ＳｉＣ半導体装置２において、高濃度のＮ型不純物を含むＮ＋バルク層２０１はＮ＋型ＳｉＣ基板を構成している。このＮ＋バルク層２０１は、対向する主面２０１ａおよび２０１ｂを備えている。Ｎ＋バルク層２０１の主面２０１ａ上には、Ｎ＋バルク層２０１よりも不純物濃度の低いＮ型ＳｉＣを含むＮ−ドリフト層２０２が形成されている。
【０００３】
Ｎ−ドリフト層２０２の表面領域には、Ｐ型ＳｉＣを含むＰ型ウェル２０３が形成されている。Ｐ型ウェル２０３の表面領域には、Ｎ−ドリフト層２０２よりも不純物濃度の高いＮ型ＳｉＣを含むＮ＋ソース領域２０４が形成されている。Ｐ型ウェル２０３およびＮ−ドリフト層２０２上には、ゲート酸化膜２０５が形成されており、ゲート酸化膜２０５上にはゲート電極膜２０６が形成されている。ゲート電極膜２０６はゲート端子Ｇに接続されている。ゲート酸化膜２０５およびゲート電極膜２０６上には層間絶縁膜２０７が形成されており、ゲート電極膜２０６は、ゲート酸化膜２０５および層間絶縁膜２０７によって周囲の構造から絶縁されている。
【０００４】
層間絶縁膜２０７にはコンタクトホールが設けられ、そのコンタクトホール内にはＮ＋ソース領域２０４とオーミック接触を形成するソース電極膜２０８が形成されている。ソース電極膜２０８はソース端子Ｓに接続されている。Ｎ＋バルク層２０１の主面２０１ｂ上には、Ｎ＋バルク層２０１とオーミック接触を形成するドレイン電極膜２０９が形成されている。ドレイン電極膜２０９はドレイン端子Ｄに接続されている。
【０００５】
従来、電気特性の向上を図ったＳｉＣ半導体装置が開示されている。例えば、特許文献１には、高耐圧化を図ったＳｉＣダイオードが記載されている。また、特許文献２には、逆方向漏れ電流の低減を図ったＳｉＣショットキーバリアダイオードが記載されている。
【特許文献１】特開２００４−２１４２６８号公報
【特許文献２】特開２０００−１３３８１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のＳｉＣ−ＭＯＳＦＥＴにおいて、チップコストを低くするため、定格電流値での電流密度が、Ｓｉ−ＭＯＳＦＥＴの数倍に設計される。このため、定格電流値を超えて電流が流れる順方向サージが加わった場合に、電流値が同じでも、発生する熱量は、ＳｉＣ−ＭＯＳＦＥＴの方がＳｉ−ＭＯＳＦＥＴよりも大きくなる。順方向サージに伴う発熱によって、素子が破壊されることもあり、従来のＳｉＣ−ＭＯＳＦＥＴにおいては、順方向サージに対する耐性がＳｉ−ＭＯＳＦＥＴよりも低いという問題があった。
【０００７】
本発明は、上述した問題点に鑑みてなされたものであって、順方向サージに対する耐性を向上することができるＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記の課題を解決するためになされたもので、請求項１に記載の発明は、対向する第１および第２の主面を備え、第１導電型のＳｉＣを含む第１の半導体層と、前記第１の主面上に形成された、前記第１の半導体層よりも不純物濃度の低い第１導電型のＳｉＣを含む第２の半導体層と、前記第２の半導体層の表面領域に形成された、第２導電型のＳｉＣを含む第１の導電領域と、前記第１の導電領域の表面領域に形成された、前記第２の半導体層よりも不純物濃度の高い第１導電型のＳｉＣを含む第２の導電領域と、絶縁膜を隔てて前記第１の導電領域および前記第２の導電領域の一部と隣接するゲート電極膜と、前記第２の導電領域上に形成された第１の電極膜と、前記第１の半導体層において、前記第２の主面側の表面領域に形成された、第２導電型のＳｉＣを含む第３の導電領域と、前記第１の半導体層上および前記第３の導電領域上に形成された第２の電極膜とを有することを特徴とするＳｉＣ半導体装置である。
【０００９】
請求項２に記載の発明は、対向する第１および第２の主面を備え、第１導電型のＳｉＣを含む第１の半導体層と、前記第１の主面上に形成された、前記第１の半導体層よりも不純物濃度の低い第１導電型のＳｉＣを含む第２の半導体層と、前記第２の半導体層の表面領域に形成された、第２導電型のＳｉＣを含む第１の導電領域と、前記第１の導電領域の表面領域に形成された、前記第２の半導体層よりも不純物濃度の高い第１導電型のＳｉＣを含む第２の導電領域と、絶縁膜を隔てて前記第１の導電領域および前記第２の導電領域の一部と隣接するゲート電極膜と、前記第２の導電領域上に形成された第１の電極膜と、前記第１の半導体層において、前記第２の主面側の表面領域に形成された、第２導電型のＳｉＣを含む第３の導電領域と、前記第１の半導体層上に形成された第２の電極膜と、前記第３の導電領域上に形成され、前記第３の導電領域とオーミック接触を形成する第３の電極膜とを有することを特徴とするＳｉＣ半導体装置である。
【発明の効果】
【００１０】
本発明によれば、第１の半導体層の表面領域に、第１の半導体層と反対の導電型の第３の半導体層を形成することによって、順方向サージが印加されても、第２の半導体層が伝導度変調され、オン抵抗が低下し、発熱量が低下するので、順方向サージに対する耐性を向上することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照し、本発明を実施するための最良の形態について説明する。図１は、本発明の第１の実施形態によるＳｉＣ半導体装置の断面構造を示している。以下、図１を参照し、本実施形態によるＳｉＣ半導体装置の構造を説明する。図１に示される半導体装置１ａはＭＯＳＦＥＴである。ＳｉＣ半導体装置１ａにおいて、高濃度のＮ型不純物を含むＮ＋バルク層１０１はＮ＋型ＳｉＣ基板を構成している。このＮ＋バルク層１０１は、対向する主面１０１ａおよび１０１ｂを備えている。Ｎ＋バルク層１０１の主面１０１ａ上には、Ｎ＋バルク層１０１よりも不純物濃度の低いＮ型ＳｉＣを含むＮ−ドリフト層１０２が形成されている。
【００１２】
Ｎ−ドリフト層１０２の表面領域には、Ｐ型ＳｉＣを含むＰ型ウェル１０３が形成されている。Ｐ型ウェル１０３の表面領域には、Ｎ−ドリフト層１０２よりも不純物濃度の高いＮ型ＳｉＣを含むＮ＋ソース領域１０４が形成されている。Ｐ型ウェル１０３およびＮ−ドリフト層１０２上には、ゲート酸化膜１０５が形成されており、ゲート酸化膜１０５上には、例えばＰ（リン）を含んだポリシリコンからなるゲート電極膜１０６が形成されている。ゲート電極膜１０６はゲート端子Ｇに接続されている。ゲート酸化膜１０５およびゲート電極膜１０６上には、例えばリンガラス（ＰＳＧ：Phospho Silicate Glass）からなる層間絶縁膜１０７が形成されており、ゲート電極膜１０６は、ゲート酸化膜１０５および層間絶縁膜１０７によって周囲の構造から絶縁されている。
【００１３】
層間絶縁膜１０７にはコンタクトホールが設けられており、そのコンタクトホール内には、Ｎ＋ソース領域１０４とオーミック接触を形成する、例えばＮｉ（ニッケル）あるいはＴｉ（チタン）からなるソース電極膜１０８が形成されている。ソース電極膜１０８はソース端子Ｓに接続されている。Ｎ＋バルク層１０１において、主面１０１ｂ側の表面領域には、高濃度のＰ型不純物を含むＳｉＣを主組成としたＰ型領域１０９が形成されている。Ｐ型領域１０９は複数領域に分かれて形成されており、主面１０１ｂ側から見て露出したＮ＋バルク層１０１とＰ型領域１０９とが交互に繰り返される構造となっている。Ｐ型領域１０９は、イオン注入によって形成されており、Ｐ型領域１０９の内部および近傍には適度に結晶欠陥が発生している。Ｎ＋バルク層１０１の主面１０１ｂ上には、Ｎ＋バルク層１０１とオーミック接触を形成する、例えばＮｉからなるドレイン電極膜１１０が形成されている。ドレイン電極膜１１０はドレイン端子Ｄに接続されている。ドレイン電極膜１１０を構成する材料は、Ｐ型領域１０９ともオーミック接触を形成する材料であることが望ましい。
【００１４】
ソース電極膜１０８を接地し、ドレイン電極膜１１０に正電圧を印加し、ゲート電極膜１０６に正電圧を印加すると、ドレイン電極膜１１０からソース電極膜１０８へ向かって電流が流れる。このとき、ゲート電極膜１０６の下にあるＰ型ウェル１０３の表面にチャネルが形成され、Ｎ＋ソース領域１０４中の電子がこのチャネルを通ってＮ−ドリフト層１０２に流れ込む。また、ドレイン電極膜１１０に印加された電圧を増加していくと、Ｐ型領域１０９とＮ＋バルク層１０１との間のＰＮ接合が順バイアスされ、Ｐ型領域１０９からＮ＋バルク層１０１を通ってＮ−ドリフト層１０２にホールが流れ込む。ホールの注入により、Ｎ−ドリフト層１０２が伝導度変調される。
【００１５】
これによって、Ｎ−ドリフト層１０２のオン抵抗が大きく下がるので、順方向に電流が流れやすくなる。半導体装置１ａの電流−電圧特性は、図２に示されるようになり、ドレイン電極膜１１０に印加された正電圧（ドレイン電圧）が、ある電圧値以上になると、電流−電圧特性はＩＧＢＴ（Insulated Gate Bipolar Transistor）のような特性を示し、従来構造よりもより多くの電流が流れるようになる。上記のように、Ｎ＋バルク層１０１の表面領域に、Ｎ＋バルク層１０１と反対の導電型のＰ型領域１０９を形成することによって、従来構造よりも低電圧でより多くの電流を流すことができるので、順方向サージが加わった場合の発熱量を低減し、順方向サージに対する耐性を向上することができる。なお、図２に示される特性は一例であり、これに限定されるわけではない。
【００１６】
Ｐ型領域１０９を形成する際のイオン注入によって、Ｐ型領域１０９の内部および近傍には結晶欠陥が発生している。高濃度に不純物が注入された結果、Ｐ型領域１０９の内部および近傍のダメージは激しく、熱処理を行っても、適度に結晶欠陥が残っている。半導体装置１ａの動作時には、Ｐ型領域１０９、Ｎ＋バルク層１０１、Ｎ−ドリフト層１０２、およびＰ型ウェル１０３からなるＰＮＰ内蔵トランジスタが形成されている。通常、この内蔵トランジスタにおいては、ベース層として機能するＮ＋バルク層１０１から注入される電子を中性化するように、エミッタ層として機能するＰ型領域１０９からＰ型ウェル１０３へ向かって、ホール電流が流れる。Ｐ型領域１０９の内部および近傍に結晶欠陥に起因した準位が存在すると、この準位を介して、Ｎ＋バルク層１０１の電子とＰ型領域１０９のホールが再結合してしまうため、結晶欠陥が存在しない場合よりも内蔵トランジスタの電流増幅率は小さい。そのため、内蔵トランジスタの動作によって大電流が流れ続けるラッチアップを防止することができる。
【００１７】
次に、本実施形態による半導体装置１ａの製造方法を、図３〜図５を参照して説明する。直列抵抗を下げる低抵抗のＮ＋バルク層１０１（不純物濃度は、例えば５×１０１９ｃｍ−３である）の主面１０１ａ上に、耐圧を確保するために必要な不純物濃度と厚さを持つ高抵抗のＮ−ドリフト層１０２を、ＣＶＤ（Chemical Vapor Deposition）法等によって形成する。Ｎ−ドリフト層１０２の不純物濃度は、例えば５×１０１５ｃｍ−３であり、膜厚は、例えば１０μｍである（図３（ａ））。
【００１８】
このＮ−ドリフト層１０２にＡｌ（アルミニウム）もしくはＢ（ボロン）をイオン注入し、反転チャネルを形成するためのＰ型ウェル１０３を形成する。Ｐ型ウェル１０３の不純物濃度は、Ｎ−ドリフト層１０２の不純物濃度に応じて決定する必要があり、本実施形態においては、例えば１×１０１６ｃｍ−３であるとする。イオン注入時の注入エネルギーは、例えば５００〜３０００ｋｅＶであり、Ｐ型ウェル１０３の深さは、例えば０．５〜３μｍである。さらに、Ｐ型ウェル１０３にＰ（リン）もしくはＮ（窒素）をイオン注入して、ＭＯＳＦＥＴのソース領域として作用させるためのＮ＋ソース領域１０４を形成する。Ｎ＋ソース領域１０４の不純物濃度は、例えば１×１０１９ｃｍ−３である（図３（ｂ））。
【００１９】
続いて、Ｎ＋バルク層１０１に主面１０１ｂ側からＡｌもしくはＢをイオン注入し、順方向サージ印加時に少数キャリアを供給するＰ型領域１０９を形成する。Ｐ型領域１０９の不純物濃度は、例えば２×１０１９ｃｍ−３以上である。イオン注入時の注入エネルギーは、例えば５００〜３０００ｋｅＶであり、Ｐ型領域１０９の厚さは、例えば０．５〜３μｍである。さらに、１５００℃以上の熱処理を施し、Ｐ型ウェル１０３、Ｎ＋ソース領域１０４、およびＰ型領域１０９に注入された不純物を活性化させる（図３（ｃ））。
【００２０】
続いて、高温のガス中で熱酸化を行い、ゲート酸化膜１０５を形成する。酸化膜の一部は裏面酸化膜１０５ａとなる。この熱酸化において、ガス種としてＯ２，ＮＯ，ＮＯ２等を用いることができる（図４（ａ））。熱酸化の際に、Ｎ＋バルク層１０１の主面１０１ｂ上で酸化膜が成長することによって、Ｐ型領域１０９の一部が酸化膜となって消費されてしまうことを防ぐため、熱酸化の前にＣＶＤ法等によって酸化膜を主面１０１ｂ上に予め形成してもよい。
【００２１】
続いて、ゲート酸化膜１０５上に、ＣＶＤ法等によって、Ｐを多く含んだポリシリコンを堆積し、ポリシリコン膜をパターニングして、ゲート電極膜１０６を形成する（図４（ｂ））。さらに、ＣＶＤ法等によってリンガラス（ＰＳＧ）をゲート酸化膜１０５およびゲート電極膜１０６上に堆積し、層間絶縁膜１０７を形成する（図４（ｃ））。
【００２２】
続いて、フッ酸を含む酸を用いた酸処理によって裏面酸化膜１０５ａを除去する。さらに、ドライエッチング等によって層間絶縁膜１０７にコンタクトホールを形成し、Ｐ型ウェル１０３の表面の一部およびＮ＋ソース領域１０４の表面を露出させる。このコンタクトホールの表面に、電子ビーム蒸着法等によってＮｉあるいはＴｉ等の金属膜を堆積した後、酸処理によって金属膜をパターニングし、ソース電極膜１０８を形成する（図５（ａ））。
【００２３】
続いて、電子ビーム蒸着法等によって、Ｎ＋バルク層１０１の主面１０１ｂ上にＮｉ等の金属膜を堆積し、ドレイン電極膜１１０を形成する。さらに、９００℃以上の熱処理を施すことによって、Ｎ＋ソース領域１０４−ソース電極膜１０８間およびＮ＋バルク層１０１−ドレイン電極膜１１０間にオーミック接触が形成される。上述した工程を経て、半導体装置１ａが完成する（図５（ｂ））。
【００２４】
次に、本発明の第２の実施形態を説明する。図６は、本実施形態による半導体装置の断面構造を示している。図６に示される半導体装置１ｂにおいて、第１の実施形態による半導体装置１ａと同一の構造には同一の符号が付与されている。半導体装置１ｂにおいては、Ｎ＋バルク層１０１の主面１０１ｂ上に、Ｐ型領域１０９とオーミック接触を形成するＰ型領域電極膜１１１が形成されている。Ｐ型領域電極膜１１１は、例えばＴｉおよびＡｌの積層膜である。Ｐ型領域電極膜１１１を設けたことによって、Ｐ型領域１０９とＰ型領域電極膜１１１との間に十分なオーミック接触を得ることができ、第１の実施形態による半導体装置１ａと比べて、順方向サージ印加時に少数キャリアの注入がより起こりやすくなって、より電流が流れやすくなるため、順方向サージに対する耐性をより向上することができる。
【００２５】
以下、本実施形態による半導体装置１ｂの製造方法を説明する。製造工程の途中までは、第１の実施形態と同様である（図３〜図５（ａ））。図５（ａ）に示されるようにソース電極膜１０８を形成した後、電子ビーム蒸着法等によってＮ＋バルク層１０１の主面１０１ｂ上にＴｉおよびＡｌをこの順で堆積して金属膜を形成する。金属膜のうち、Ｐ型領域１０９上の部分を残して他の部分を除去するように金属膜のパターニングを行い、Ｐ型領域電極膜１１１を形成する（図７（ａ））。
【００２６】
続いて、電子ビーム蒸着法等によって、Ｎ＋バルク層１０１の主面１０１ｂおよびＰ型領域電極膜１１１上にＮｉ等の金属膜を堆積し、ドレイン電極膜１１０を形成する。さらに、９００℃以上の熱処理を施すことによって、Ｎ＋ソース領域１０４−ソース電極膜１０８間、Ｎ＋バルク層１０１−ドレイン電極膜１１０間、およびＰ型領域１０９−Ｐ型領域電極膜１１１間にオーミック接触が形成される。上述した工程を経て、半導体装置１ｂが完成する（図７（ｂ））。
【００２７】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成はこれらの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態による半導体装置の断面構造を示す模式断面図である。
【図２】本発明の第１の実施形態による半導体装置の電流−電圧特性を示す参考図である。
【図３】本発明の第１の実施形態による半導体装置の製造方法を説明するための模式断面図である。
【図４】本発明の第１の実施形態による半導体装置の製造方法を説明するための模式断面図である。
【図５】本発明の第１の実施形態による半導体装置の製造方法を説明するための模式断面図である。
【図６】本発明の第２の実施形態による半導体装置の断面構造を示す模式断面図である。
【図７】本発明の第２の実施形態による半導体装置の製造方法を説明するための模式断面図である。
【図８】従来の半導体装置の断面構造を示す模式断面図である。
【符号の説明】
【００２９】
１ａ，１ｂ，２・・・半導体装置、１０１，２０１・・・Ｎ＋バルク層、１０１ａ，１０１ｂ，２０１ａ，２０１ｂ・・・主面、１０２，２０２・・・Ｎ−ドリフト層、１０３，２０３・・・Ｐ型ウェル、１０４，２０４・・・Ｎ＋ソース領域、１０５，２０５・・・ゲート酸化膜、１０６，２０６・・・ゲート電極膜、１０７，２０７・・・層間絶縁膜、１０８，２０８・・・ソース電極膜、１０９・・・Ｐ型領域、１１０，２０９・・・ドレイン電極膜、１１１・・・Ｐ型領域電極膜
【図１】
2006332199.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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