(57)【要約】【課題】相変化メモリ装置の駆動方法及び相変化メモリ装置を提供する。【解決手段】正常動作モードで非選択のワードラインに第１電圧レベルを印加し、選択されたワードラインに第２電圧レベルを印加し、待機動作モードでワードラインをフローティング状態にする相変化メモリ装置の駆動方法、及び対応するワードラインを駆動する複数のワードライン駆動回路及びモード選択器を備える相変化メモリ装置である。それぞれのワードライン駆動回路は、第１制御信号に応答して、対応するワードラインを第１電圧レベルまたは第２電圧レベルにする。モード選択器は、相変化メモリ装置の動作モードによって、ワードライン駆動回路に第１電圧レベルを選択的に印加する。これにより、待機動作モードや正常動作モードのような動作モードにより、ワードライン及びビットラインの電圧レベルを制御することによって、漏れ電流を減らし、不要な電力消費を減らすことができる。【選択図】図４
2006318635.tif 000002
【特許請求の範囲】
【請求項１】
複数のワードラインを含む相変化メモリ装置の駆動方法において、
正常動作モードで非選択のワードラインに第１電圧レベルを印加し、選択されたワードラインに第２電圧レベルを印加し、待機動作モードでワードラインをフローティング状態にする段階を含むことを特徴とする相変化メモリ装置の駆動方法。
【請求項２】
前記相変化メモリ装置は、複数のビットラインをさらに備え、
正常動作モードで非選択のビットラインに第１電圧レベルを印加し、選択されたビットラインに第２電圧レベルを印加し、待機動作モードでビットラインに前記第２電圧レベルを印加する段階を含むことを特徴とする請求項１に記載の相変化メモリ装置の駆動方法。
【請求項３】
前記第１電圧レベルは、電源電圧レベルであり、前記第２電圧レベルは、接地電圧レベルであることを特徴とする請求項１に記載の相変化メモリ装置の駆動方法。
【請求項４】
前記第１電圧レベルは、電源電圧レベルより低く、前記第２電圧レベルより高いレベルであり、前記第２電圧レベルは、接地電圧レベルであることを特徴とする請求項１に記載の相変化メモリ装置の駆動方法。
【請求項５】
前記相変化メモリ装置は、相変化物質とダイオードとからなる複数のメモリセルを備えることを特徴とする請求項１に記載の相変化メモリ装置の駆動方法。
【請求項６】
複数のワードライン及び複数のビットラインを備える相変化メモリ装置の動作方法において、
待機動作モードでビットラインに基準電圧を印加し、ワードラインをフローティング状態にする段階を含むことを特徴とする相変化メモリ装置の動作方法。
【請求項７】
前記基準電圧は、接地電圧であることを特徴とする請求項６に記載の相変化メモリ装置の動作方法。
【請求項８】
正常動作モードで非選択のワードラインに第１電圧レベルを印加し、選択されたワードラインに第２電圧レベルを印加し、選択されたビットラインに第１電圧レベルを印加し、非選択のビットラインに第２電圧レベルを印加する段階をさらに含むことを特徴とする請求項６に記載の相変化メモリ装置の動作方法。
【請求項９】
前記第１電圧レベルは、電源電圧レベルであり、前記第２電圧レベルは、接地電圧レベルであることを特徴とする請求項８に記載の相変化メモリ装置の動作方法。
【請求項１０】
前記第１電圧レベルは、電源電圧レベルより低く、前記第２電圧レベルより高いレベルであり、前記第２電圧レベルは、接地電圧レベルであることを特徴とする請求項８に記載の相変化メモリ装置の動作方法。
【請求項１１】
前記相変化メモリ装置は、相変化物質及びダイオードからなる複数のメモリセルを備えることを特徴とする請求項６に記載の相変化メモリ装置の動作方法。
【請求項１２】
対応するワードラインを駆動する複数のワードライン駆動回路を備える相変化メモリ装置において、前記ワードライン駆動回路のそれぞれは、
第１制御信号に応答して対応する前記ワードラインを第１電圧レベルまたは第２電圧レベルにする駆動部と、
前記相変化メモリ装置の動作モードによって、前記駆動部に前記第１電圧レベルを選択的に印加するモード選択部と、を備えることを特徴とする相変化メモリ装置。
【請求項１３】
前記モード選択部は、
正常動作モードで前記駆動部に第１電圧レベルを印加し、待機動作モードで前記駆動部に第１電圧レベルを印加せず、
前記それぞれの駆動部は、
正常動作モードで対応する非選択のワードラインに第１電圧レベルを印加し、対応する選択されたワードラインに第２電圧レベルを印加し、
前記対応するワードラインは、
待機動作モードでフローティング状態になることを特徴とする請求項１２に記載の相変化メモリ装置。
【請求項１４】
前記モード選択部は、
第２制御信号に応答してターンオンまたはターンオフされるＭＯＳトランジスタであり、
前記第２制御信号は、
正常動作モードでは、前記ＭＯＳトランジスタをターンオンさせ、待機動作モードでは、前記ＭＯＳトランジスタをターンオフさせることを特徴とする請求項１２に記載の相変化メモリ装置。
【請求項１５】
前記第２制御信号は、
チップイネーブル信号であることを特徴とする請求項１４に記載の相変化メモリ装置。
【請求項１６】
前記駆動部は、
接地電圧とそれに対応するワードラインとの間に連結される第１トランジスタと、
前記ＭＯＳトランジスタとそれに対応するワードラインとの間に連結される第２トランジスタと、を備え、
前記第１及び第２トランジスタのゲートは、前記第１制御信号を受信することを特徴とする請求項１４に記載の相変化メモリ装置。
【請求項１７】
前記第１トランジスタは、ＮＭＯＳトランジスタであり、前記第２トランジスタ及び前記ＭＯＳトランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項１６に記載の相変化メモリ装置。
【請求項１８】
前記第１電圧と前記ＭＯＳトランジスタとの間に連結されるダイオード型トランジスタをさらに備えることを特徴とする請求項１７に記載の相変化メモリ装置。
【請求項１９】
前記第２トランジスタと前記ＭＯＳトランジスタとの間に連結されたダイオード型トランジスタをさらに備えることを特徴とする請求項１７に記載の相変化メモリ装置。
【請求項２０】
前記第１電圧レベルは、電源電圧レベルであり、前記第２電圧レベルは、接地電圧レベルであることを特徴とする請求項１２に記載の相変化メモリ装置。
【請求項２１】
前記第１電圧レベルは、電源電圧レベルより低く、前記第２電圧レベルより高いレベルであり、前記第２電圧レベルは、接地電圧レベルであることを特徴とする請求項１２に記載の相変化メモリ装置。
【請求項２２】
前記相変化メモリ装置は、相変化物質及びダイオードからなる複数のメモリセルをさらに備えることを特徴とする請求項１２に記載の相変化メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、相変化メモリ装置及びそのワードライン駆動方法に関する。
【背景技術】
【０００２】
相変化メモリ（Ｐｈａｓｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＰＲＡＭ)装置は、相変化物質（Ｇｅ−Ｓｂ−Ｔｅ）のような物質を利用してデータを保存する不揮発性メモリ素子である。相変化物質は、結晶化状態または非結晶化状態によって異なる抵抗値を有する。相変化物質の状態は、温度によって決定される。
【０００３】
図１は、一般的な相変化メモリ装置の単位メモリセルの等価回路を示す図である。
【０００４】
図１を参照すれば、単位メモリセルＣは、一つのＰ−ＮダイオードＤと一つの相変化物質ＧＳＴとを備える。Ｐ−ＮダイオードＤと相変化物質ＧＳＴとは、ビットラインＢＬとワードラインＷＬとの間に直列に連結される。
【０００５】
相変化メモリセルＣの相変化物質ＧＳＴは、温度及び加熱時間によって相変化物質ＧＳＴを結晶化または非晶質化させることによって情報を保存する。
書き込み動作について説明する。相変化物質ＧＳＴに電流を流し、相変化物質ＧＳＴを溶融点以上に加熱した後に急速に冷却させると、相変化物質ＧＳＴが非晶質化形態となって情報“１”を保存する。このような状態をリセット状態という。
【０００６】
相変化物質ＧＳＴを結晶化温度以上に加熱して、一定時間維持した後に冷却させると、相変化物質ＧＳＴが結晶化形態となって情報“０”を保存する。これをセット状態という。
読み出し動作は、ビットラインとワードラインとを選択して特定メモリセルを選択した後、選択されたメモリセルに外部から電流を流して、相変化物質の抵抗状態による電圧変化の差に基づいて“１”と“０”とを区分する。
【０００７】
図２は、図１の単位セルから構成されたメモリセルアレイを備える相変化メモリ装置を示す図である。
【０００８】
図２を参照すれば、相変化メモリ装置１００は、メモリセルアレイＣＢＬＫ、ワードライン駆動回路１０−０〜１０−ｎ−１、ビットライン選択回路１５、及び周辺回路１７を備える。周辺回路１７は、書き込み駆動回路(図示せず)、感知増幅器(図示せず)、及びデータ入出力バッファ(図示せず)などを備える。メモリセルアレイＣＢＬＫは、対応するビットラインＢＬ０〜ＢＬｍ−１とワードラインＷＬ０〜ＷＬｎ−１とに連結される単位セルＣを備える。
【０００９】
選択回路１５は、所定の選択信号Ｙ０〜Ｙｍ−１に応答してビットラインを選択するトランジスタを備える。ここで、選択するという意味は、選択されたビットラインをハイレベルにすることを意味する。しかし、逆にワードラインに対して選択するという意味は、選択されたワードラインをローレベルにすることを意味する。
【００１０】
図３は、図２のワードライン駆動回路の構造を示す図である。
【００１１】
図２のワードライン駆動回路１０−０〜１０−ｎ−１の構造は、何れも同一なのでワードライン駆動回路１０−０を利用して構造を説明する。
【００１２】
ワードライン駆動回路１０−０は、第１端が接地電圧ＶＳＳに連結され、第２端がワードラインＷＬ０に連結される第１ＮＭＯＳトランジスタＮ１及び第１端がワードラインＷＬ０に連結され、第２端が電源電圧ＶＣＣに連結され、第３端が第１ＮＭＯＳトランジスタＮ１の第３端と共通に連結されて、ローデコータ(図示せず)からデコーディング信号ＤＳを受信する第１ＰＭＯＳトランジスタＰ１を備える。
【００１３】
図２を参照すれば、点線で表示された相変化メモリセルＣを選択するために選択されたビットラインＢＬ１は、ハイレベルを維持し、非選択のビットラインＢＬ０、ＢＬ２〜ＢＬｍ−１は、ローレベルを維持する。また、選択されたワードラインＷＬ０は、ローレベルを維持し、非選択のワードラインＷＬ１〜ＷＬｎ−１は、ハイレベルを維持する。前記のように相変化メモリセルＣが選択されれば、選択された相変化メモリセルＣで書き込みまたは読み出し動作が行われる。
【００１４】
図３を参照すれば、ワードライン駆動回路１０−０は、ワードラインＷＬ０が選択される場合、ハイレベルを有するデコーディング信号ＤＳを入力されて、第１ＮＭＯＳトランジスタＮ１をターンオンさせてワードラインＷＬ０をローレベルにする。また、ワードラインＷＬ０が非選択される場合、ローレベルを有するデコーディング信号ＤＳを入力されて、第１ＰＭＯＳトランジスタＰ１をターンオンさせてワードラインＷＬ０をハイレベルにする。
【００１５】
ところが、図３のようなワードライン駆動回路１０−０を有する相変化メモリ装置１００は、非選択のワードラインＷＬ１〜ＷＬｎ−１をハイレベルに維持させるため、漏れ電流が発生する問題がある。
【００１６】
特に、相変化メモリ装置１００の待機動作時に発生する漏れ電流は、不要な電力消費をもたらすので、これを解決する新たな相変化メモリ装置及び駆動方法が必要である。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明が達成しようとする技術的課題は、待機動作時にあらゆるビットラインを接地電圧に維持し、あらゆるワードラインをフローティング状態に維持する構造を有する相変化メモリ装置を提供するところにある。
【００１８】
本発明が達成しようとする他の技術的課題は、待機動作時にあらゆるビットラインを接地電圧に維持し、あらゆるワードラインをフローティング状態に維持するワードライン駆動方法を提供するところにある。
【課題を解決するための手段】
【００１９】
本発明の一側面によれば、複数のワードラインを含む相変化メモリ装置の駆動方法が開示される。相変化メモリ装置の駆動方法は、正常動作モードで非選択のワードラインに第１電圧レベルを印加し、選択されたワードラインに第２電圧レベルを印加する。また、待機動作モードでワードラインをフローティング状態にする。
【００２０】
本発明の他の側面によれば、待機動作モードで相変化メモリ装置の駆動方法が開示される。ここで、相変化メモリ装置は、複数のワードラインと複数のビットラインとを備える。相変化メモリ装置の駆動方法は、待機動作モードでビットラインに基準電圧を印加し、ワードラインをフローティング状態にする。
【００２１】
本発明のさらに他の側面によれば、対応するワードラインを駆動する複数のワードライン駆動回路及びモード選択器を備える相変化メモリ装置が開示される。それぞれのワードライン駆動回路は、第１制御信号に応答して、対応するワードラインを第１電圧レベルまたは第２電圧レベルにする。モード選択器は、相変化メモリ装置の動作モードによって、ワードライン駆動回路に第１電圧レベルを選択的に印加する。
【発明の効果】
【００２２】
本発明による相変化メモリ装置及びワードライン駆動方法は、待機動作モードや正常動作モードのように、動作モードによってワードライン及びビットラインの電圧レベルを制御することによって、漏れ電流を減らし、かつ不要な電力消費を減らすことができる。
【発明を実施するための最良の形態】
【００２３】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００２４】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。各図に付された同一参照符号は、同一部材を示す。
【００２５】
図４は、本発明の実施形態によるワードライン駆動回路２０の構造を示す図である。
【００２６】
図４を参照すれば、本発明の実施形態によるワードライン駆動回路２０は、駆動部２３及びモード選択部２５を備える。正常動作モードで、駆動部２３は、第１制御信号ＤＳに応答して、対応するワードラインＷＬに第１電圧ＶＣＣレベルまたは第２電圧ＶＳＳレベルを印加する。モード選択部２５は、正常動作モードで駆動部２３に第１電圧ＶＣＣレベルを印加し、待機動作モードで駆動部２３に第１電圧ＶＣＣレベルを印加しない(遮断する)。待機動作モードで対応するワードラインＷＬは、フローティング状態になる。
【００２７】
第１電圧ＶＣＣレベルは、第２電圧ＶＳＳレベルより高くすることができる。例えば、第１電圧ＶＣＣレベルは、電源電圧レベルであるか、または電源電圧より低いレベルでありうる。また、第２電圧ＶＳＳレベルは、接地電圧レベルでありうる。しかし、第１電圧ＶＣＣレベルや、第２電圧ＶＳＳレベルのレベルは、それに限定されるものではない。
【００２８】
以下、図２及び図４を参照して、本発明の実施形態による相変化メモリ装置のワードライン駆動方法及びワードライン駆動回路を説明する。
【００２９】
本発明の実施形態による相変化メモリ装置及びワードライン駆動方法は、相変化メモリ装置の動作モード、すなわち正常動作モードと待機動作モードとによってワードラインの電圧レベル状態を異ならせて制御することによって、選択されていないワードラインで発生する漏れ電流を減少させることができる。
【００３０】
すなわち、本発明の相変化メモリ装置のワードライン駆動回路２０は、相変化メモリ装置の正常動作モードで対応するワードラインＷＬが選択されれば、駆動部２３はワードラインＷＬを第２電圧ＶＳＳレベルにし、ワードラインＷＬが非選択ならば、駆動部２３はワードラインＷＬを第１電圧ＶＣＣレベルにする。
【００３１】
そして、相変化メモリ装置の待機動作モードでモード選択部２５は、ワードラインＷＬをフローティング状態にする。正常動作モードで選択されていないワードラインＷＬを第１電圧ＶＣＣレベルに設定し、待機動作モードでワードラインＷＬをフローティング状態に設定することによって、漏れ電流を減少させることができる。
【００３２】
本発明の実施形態による相変化メモリ装置は、図１に示されたように相変化物質ＧＳＴ及びダイオードＤからなる複数のメモリセルＣを備える。しかし、相変化メモリ装置のセル構造は、多様であり、これに限定されるものではないということは当業者ならば理解できるであろう。
【００３３】
以下、正常動作モードでのワードライン駆動回路２０の動作を説明する。
【００３４】
ワードライン駆動回路２０は、モード選択部２５と駆動部２３とを備える。
【００３５】
モード選択部２５は、第２制御信号／ＣＥに応答してターンオンまたはターンオフされるＭＯＳトランジスタＰ２である。第２制御信号／ＣＥは、正常動作モードではＭＯＳトランジスタＰ２をターンオンさせ、待機動作モードではＭＯＳトランジスタＰ２をターンオフさせる。第２制御信号／ＣＥは、チップイネーブル信号である。
【００３６】
図４において、モード選択部２５のＭＯＳトランジスタＰ２は、ＰＭＯＳトランジスタとして示されているが、これに限定されるものではないということは当業者ならば理解できるであろう。
【００３７】
駆動部２３は、第１端が接地電圧ＶＳＳに連結され、第２端が対応するワードラインＷＬに連結される第１トランジスタＮ１、及び第１端がワードラインＷＬに連結され、第２端がＭＯＳトランジスタＰ２の第１端に連結され、ゲートが第１トランジスタＮ１のゲートに共通に連結されて第１制御信号ＤＳを受信する第２トランジスタＰ１を備える。
【００３８】
第１トランジスタＮ１は、ＮＭＯＳトランジスタであり、第２トランジスタＰ１は、ＰＭＯＳトランジスタである。しかし、これに限定されるものではないということは当業者ならば理解できるであろう。
【００３９】
正常動作モードで第２制御信号／ＣＥは、ローレベルに発生され、ＭＯＳトランジスタＰ２がターンオンされる。ワードラインＷＬが選択される場合、第１制御信号ＤＳは、ハイレベルを有する。第１制御信号ＤＳは、ワードラインＷＬを選択するためのアドレスがデコーディングされた信号でありうる。
【００４０】
正常動作モードで、第１トランジスタＮ１はターンオンされ、第２トランジスタＰ１はターンオフされて、ワードラインＷＬは、第２電圧ＶＳＳレベルとなる。ここで第２電圧ＶＳＳレベルは、接地電圧レベルまたはこれに相応するローレベルである。
【００４１】
もし、ワードラインＷＬが非選択される場合、ローレベルを有する第１制御信号ＤＳを入力されて、第１トランジスタＮ１はターンオフされ、第２トランジスタＰ１はターンオンされる。それにより、ワードラインＷＬは、第１電圧ＶＣＣレベルとなる。ここで、第１電圧ＶＣＣレベルは、電源電圧レベルまたはこれに相応するレベルである。
【００４２】
図４のワードライン駆動回路２０が図２のワードライン駆動回路１０−０と同一であれば、相変化メモリセルＣを選択するために選択されたビットラインＢＬ１は、ハイレベルに設定され、非選択のビットラインＢＬ０、ＢＬ２〜ＢＬｍ−１は、ローレベルに設定される。それにより、選択された相変化メモリセルＣで書き込みまたは読み出し動作が行われる。
【００４３】
待機動作モードにおけるワードライン駆動回路２０の動作を説明する。
【００４４】
待機動作は、相変化メモリ装置が書き込みまたは読み出し動作を行わないモードである。待機動作で、あらゆるビットラインＢＬ０〜ＢＬｍ−１は、ローレベルを維持し、あらゆるワードラインＷＬ０〜ＷＬｎ−１は、本発明の実施形態によるワードライン駆動回路２０によってフローティング状態を維持する。
【００４５】
あらゆるワードワードラインＷＬ０〜ＷＬｎ−１がフローティング状態を維持することによって、待機動作モードで漏れ電流を減らし、不要な電力消費を減らすことができる。待機動作モードで第２制御信号／ＣＥは、ハイレベルに発生する。ワードライン駆動回路２０は、ハイレベルの第２制御信号／ＣＥを入力されて、ＭＯＳトランジスタＰ２をターンオフさせる。
【００４６】
また、待機動作モードで第１制御信号ＤＳは、常にローレベルを維持するので、第１トランジスタＮ１はターンオフされ、第２トランジスタＰ１はターンオンされる。しかし、第２制御信号／ＣＥによってＭＯＳトランジスタＰ２がターンオフ状態であるので、ワードラインＷＬは、フローティング状態を維持するようになる。
【００４７】
すなわち、待機動作モードでワードライン駆動回路２０は、第２制御信号／ＣＥに応答して、対応するワードラインＷＬをフローティング状態に維持させることによって、漏れ電流の発生を減少させることができる。この時、あらゆるビットラインＢＬ０〜ＢＬｍ−１は、ローレベルに設定される。
【００４８】
図５は、本発明の他の実施形態によるワードライン駆動回路の構造を示す図である。
【００４９】
図５を参照すれば、ワードライン駆動回路３０は、モード選択部３５と電源電圧ＶＣＣとの間にダイオード型トランジスタＰ３をさらに備えることを除いては、図４のワードライン駆動回路２０の構造と同一である。すなわち、モード選択部３５及び駆動部３３の構造が図４のモード選択部２５及び駆動部２３の構造と同一である。
【００５０】
ワードライン駆動回路３０の待機動作モードでの動作方法及び正常動作モードで選択されたワードラインをローレベルにする動作方法は、ワードライン駆動回路２０の対応する動作方法と同一である。したがって、その詳細な説明を省略する。
【００５１】
しかし、ダイオード型トランジスタＰ３は、ワードライン駆動回路３０の正常動作モードで非選択のワードラインＷＬを電源電圧ＶＣＣレベルからダイオード型トランジスタＰ３のしきい電圧Ｖｔｈを引いた電圧レベルＶＣＣ−Ｖｔｈに維持させる。
【００５２】
それにより、正常動作モードで図４のワードライン駆動回路２０の構造より漏れ電流をさらに減らして、不要な電力消費を減らすことができる。図６は、本発明のさらに他の実施形態によるワードライン駆動回路の構造を示す図である。
【００５３】
図６を参照すれば、ワードライン駆動回路４０は、モード選択部４５と駆動部４３との間にダイオード型トランジスタＮ２をさらに備えることを除いては、図４のワードライン駆動回路２０の構造と同一である。すなわち、モード選択部４５と駆動部４３の構造が図４のモード選択部２５と駆動部２３の構造と同一である。
【００５４】
ワードライン駆動回路４０の待機動作モードでの動作方法及び正常動作モードで選択されたワードラインをローレベルにする動作方法は、ワードライン駆動回路２０の対応する動作方法と同一である。したがって、その詳細な説明を省略する。
【００５５】
しかし、ダイオード型トランジスタＮ２は、ワードライン駆動回路４０の正常動作モードで非選択のワードラインＷＬを電源電圧ＶＣＣレベルからダイオード型トランジスタＮ２のしきい電圧Ｖｔｈを引いた電圧レベルＶＣＣ−Ｖｔｈに維持させる。
【００５６】
それにより、正常動作モードで図４のワードライン駆動回路２０の構造より漏れ電流をさらに減らして、不要な電力消費を減らすことができる。
【００５７】
本発明の実施形態による相変化メモリ装置の駆動方法は、正常動作モードで非選択のワードラインに第１電圧レベルを印加し、選択されたワードラインに第２電圧レベルを印加し、待機動作モードでワードラインをフローティング状態にする段階を含む。
【００５８】
特に、本発明の実施形態による相変化メモリ装置の駆動方法は、正常動作モードで選択されたビットラインに前記第１電圧レベルを印加し、非選択のビットラインに第２電圧レベルを印加し、待機動作モードでビットラインに前記第２電圧レベルを印加する段階をさらに含む。
【００５９】
本発明の実施形態による相変化メモリ装置の駆動方法は、図４ないし図６のワードライン駆動回路２０、３０、４０を備える相変化メモリ装置のワードライン及びビットラインの選択または非選択の方法に関するものである。ワードライン駆動回路２０、３０、４０を利用して、相変化メモリ装置のワードライン及びビットライン選択または非選択の方法については前述したので、その詳細な説明を省略する。
【００６０】
本発明の他の実施形態による相変化メモリ装置の駆動方法は、待機動作モードでビットラインに基準電圧を印加し、ワードラインをフローティング状態にする段階を含む。ここで、基準電圧は、接地電圧でありうる。
【００６１】
本発明の他の実施形態による相変化メモリ装置の駆動方法は、正常動作モードで選択されたビットラインに第１電圧レベルを印加し、非選択のビットラインに第２電圧レベルを印加し、選択されたワードラインに前記第２電圧レベルを印加し、非選択のワードラインに第１電圧レベルを印加する段階をさらに含みうる。
【００６２】
本発明の実施形態による相変化メモリ装置の駆動方法は、図４ないし図６のワードライン駆動回路２０、３０、４０を備える相変化メモリ装置のワードライン及びビットラインの選択または非選択の方法に関するものである。ワードライン駆動回路２０、３０、４０を利用して相変化メモリ装置のワードライン及びビットラインの選択または非選択の方法については前述したので、その詳細な説明を省略する。
【００６３】
以上、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。
【００６４】
したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００６５】
本発明は、半導体メモリ装置関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６６】
【図１】一般的な相変化メモリ装置の単位メモリセルの等価回路を示す図である。
【図２】図１の単位メモリセルから構成されたメモリセルアレイを備える相変化メモリ装置を示す図である。
【図３】図２のワードライン駆動回路の構造を示す図である。
【図４】本発明の実施形態によるワードライン駆動回路の構造を示す図である。
【図５】本発明の他の実施形態によるワードライン駆動回路の構造を示す図である。
【図６】本発明のさらに他の実施形態によるワードライン駆動回路の構造を示す図である。
【符号の説明】
【００６７】
２０  ワードライン駆動回路
２３  駆動部
２５  モード選択部
Ｃ  メモリセル
／ＣＥ  第２制御信号
Ｄ  ダイオード
ＤＳ  第１制御信号
ＧＳＴ  相変化物質
Ｎ１  第１トランジスタ
Ｐ１  第２トランジスタ
Ｐ２  ＭＯＳトランジスタ
ＶＣＣ  第１電圧
ＶＳＳ  第２電圧
ＷＬ  ワードライン
【図１】
2006318635.tif 000003
【図２】
2006318635.tif 000004
【図３】
2006318635.tif 000005
【図４】
2006318635.tif 000006
【図５】
2006318635.tif 000007
【図６】
2006318635.tif 000008