(57)【要約】【課題】実質的なチャネル長の長さを短くし、半導体装置を微細化することができる半導体装置及びその作製方法を提供する。また、実質的なチャネル長の長さを短くすることによってゲート容量を減少させることができ、半導体装置の高速動作及び高性能化を実現できる半導体装置及び、その作製方法を提供する。また、製造工程を簡略化することができる作製方法を提供することを課題とする。【解決手段】絶縁表面を有する基板上に形成されたる島状半導体膜と、島状半導体膜上に形成されたゲート電極とを有する半導体装置であって、ゲート電極は高密度プラズマにより表面を酸化されることによって、スリミング化し、実質的なチャネル長を短くしている。【選択図】図１
2006332603.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に非晶質半導体膜を形成し、
前記非晶質半導体膜を結晶化させることにより結晶性半導体膜を形成し、
前記結晶性半導体膜をエッチングすることによって島状の半導体膜を形成し、
前記島状の半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に導電膜を形成し、
前記導電膜をエッチングすることによりゲート電極を形成し、
前記ゲート電極表面を高密度プラズマによって酸化することにより前記ゲート電極をスリミング化することを特徴とする薄膜トランジスタの作製方法。
【請求項２】
絶縁表面を有する基板上に非晶質半導体膜を形成し、
前記非晶質半導体膜を結晶化させることにより結晶性半導体膜を形成し、
前記結晶性半導体膜をエッチングすることによって島状の半導体膜を形成し、
前記島状の半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に導電膜を形成し、
前記導電膜をエッチングすることによりゲート電極を形成し、
前記ゲート電極表面を高密度プラズマによって酸化することにより前記ゲート電極をスリミング化し、
前記ゲート電極表面に形成された酸化膜を除去することを特徴とする薄膜トランジスタの作製方法。
【請求項３】
絶縁表面を有する基板上に非晶質半導体膜を形成し、
前記非晶質半導体膜を結晶化させることにより結晶性半導体膜を形成し、
前記結晶性半導体膜をエッチングすることによって島状の半導体膜を形成し、
前記島状の半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に導電膜を形成し、
前記導電膜をエッチングすることによりゲート電極を形成し、
前記ゲート電極表面を高密度プラズマによって酸化することにより前記ゲート電極をスリミング化し、
前記島状半導体膜にゲート電極をマスクとして不純物イオンをドープし、
前記ゲート電極の側面にサイドウォールを形成し、
前記島状の半導体膜に、前記ゲート電極及び前記サイドウォールをマスクとして、前記不純物イオンより高濃度の不純物イオンをドープすることを特徴とする薄膜トランジスタの作製方法。
【請求項４】
絶縁表面を有する基板上に非晶質半導体膜を形成し、
前記非晶質半導体膜を結晶化させることにより結晶性半導体膜を形成し、
前記結晶性半導体膜をエッチングすることによって島状の半導体膜を形成し、
前記島状の半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に導電膜を形成し、
前記導電膜をエッチングすることによりゲート電極を形成し、
前記ゲート電極表面を高密度プラズマによって酸化することにより前記ゲート電極をスリミング化し、
前記ゲート電極表面に形成された酸化膜を除去し、
前記島状半導体膜にゲート電極をマスクとして不純物イオンをドープし、
前記ゲート電極の側面にサイドウォールを形成し、
前記島状の半導体膜に、前記ゲート電極及び前記サイドウォールをマスクとして、前記不純物イオンより高濃度の不純物イオンをドープすることを特徴とする薄膜トランジスタの作製方法。
【請求項５】
請求項１乃至４のいずれか一項において、前記高密度プラズマの電子密度は１．０×１０１１ｃｍ−３以上１．０×１０１３ｃｍ−３以下であり、かつ電子温度は０．５ｅＶ以上１．５ｅＶ以下であることを特徴とする薄膜トランジスタの作製方法。
【請求項６】
絶縁表面を有する基板と、
前記基板上に形成された島状半導体膜と、
前記島状半導体膜上に形成されたゲート電極とを有する薄膜トランジスタであって、
前記ゲート電極表面は高密度プラズマにより形成された酸化膜を有し、
前記酸化膜には希ガス元素が含まれていることを特徴とする薄膜トランジスタ。
【請求項７】
絶縁表面を有する基板と、
前記基板上に形成されたＬＤＤ領域を有する島状半導体膜と、
前記島状半導体膜上に形成されたゲート電極とを有する薄膜トランジスタであって、
前記ゲート電極表面は高密度プラズマにより形成された酸化膜を有し、
前記酸化膜には希ガス元素が含まれていることを特徴とする薄膜トランジスタ。
【請求項８】
請求項６または請求項７記載の前記薄膜トランジスタを有することを特徴とするＲＦＩＤ。
【請求項９】
請求項６または請求項７記載の前記薄膜トランジスタを有することを特徴とするＣＰＵ。
【請求項１０】
請求項６または請求項７記載の前記薄膜トランジスタを有することを特徴とする液晶表示装置。
【請求項１１】
請求項６または請求項７記載の前記薄膜トランジスタを有することを特徴とするＥＬ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極の作製方法に特徴を有する薄膜トランジスタの作製方法及び薄膜トランジスタに関するものである。特に、本発明の薄膜トランジスタを有するＩＤチップ、ＲＦＩＤ、ＣＰＵ（中央演算装置）、液晶表示装置、有機ＥＬ表示装置等の半導体装置及びそれらの作製方法に関するものである。
【背景技術】
【０００２】
近年、ＩＤチップ、ＲＦＩＤ、ＣＰＵ、液晶表示装置、有機ＥＬ表示装置など電子機器等の半導体装置の分野において、装置の高集積化、及び動作の高速化についての開発が盛んに進められている。半導体装置の高集積化、及び動作の高速化を図るために、装置を製造するプロセスにおいて、装置の微細化が求められている。
【０００３】
このような装置の製造方法として、エッチングを用いてゲート電極を微細化する方法や、陽極酸化法を用いてゲート電極表面を酸化させ、ゲート電極の実質的なチャネル長を短くする方法がある（例えば、特許文献１参照。）。
【特許文献１】特開２００２−２１７１７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、現在用いられているエッチング法では、精度等の問題でゲート電極の微細化に限界があった。また、エッチングのみを用いてより微細化させるためには、工程数が大幅に増加するという問題もあった（特許文献１参照）。
【０００５】
また陽極酸化を用いてゲート電極表面を酸化することにより、ゲート電極を微細化する場合、全てのゲート電極を同電位で接続できるようにした後、分断する工程が必要となる。それによって、半導体装置を作製する工程数が大幅に増加するという問題があった。
【０００６】
そこで本発明は、実質的なチャネル長の長さを短くし、半導体装置を微細化することができる薄膜トランジスタの作製方法及び薄膜トランジスタを提供する。また、実質的なチャネル長の長さを短くすることによってゲート容量を減少させることができ、半導体装置の高速動作及び高性能化を実現できる薄膜トランジスタの作製方法及び薄膜トランジスタを提供する。また、製造工程を簡略化することができる作製方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一は、絶縁表面を有する基板上に非晶質半導体膜を形成し、非晶質半導体膜を結晶化させることにより結晶性半導体膜を形成し、結晶性半導体膜をエッチングすることによって島状の半導体膜を形成し、島状の半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上に導電膜を形成し、導電膜をエッチングすることによりゲート電極を形成し、ゲート電極表面を高密度プラズマによって酸化することによりゲート電極をスリミング化することを特徴とする。
【０００８】
本発明の一は、絶縁表面を有する基板上に非晶質半導体膜を形成し、非晶質半導体膜を結晶化させることにより結晶性半導体膜を形成し、結晶性半導体膜をエッチングすることによって島状の半導体膜を形成し、島状の半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上に導電膜を形成し、導電膜をエッチングすることによりゲート電極を形成し、ゲート電極表面を高密度プラズマによって酸化することによりゲート電極をスリミング化し、ゲート電極表面に形成された酸化膜を除去することを特徴とする。
【０００９】
本発明の一は、絶縁表面を有する基板上に非晶質半導体膜を形成し、非晶質半導体膜を結晶化させることにより結晶性半導体膜を形成し、結晶半導体素膜をエッチングすることによって島状の半導体膜を形成し、島状の半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上に導電膜を形成し、導電膜をエッチングすることによりゲート電極を形成し、ゲート電極表面を高密度プラズマによって酸化することによりゲート電極をスリミング化し、島状半導体膜にゲート電極をマスクとして不純物イオンをドープし、ゲート電極の側面にサイドウォールを形成し、島状の半導体膜に、ゲート電極及びサイドウォールをマスクとして、不純物イオンより高濃度の不純物イオンをドープすることを特徴とする。
【００１０】
本発明の一は、絶縁表面を有する基板上に非晶質半導体膜を形成し、非晶質半導体膜を結晶化させることにより結晶性半導体膜を形成し、結晶性半導体膜をエッチングすることによって島状の半導体膜を形成し、島状の半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上に導電膜を形成し、導電膜をエッチングすることによりゲート電極を形成し、ゲート電極表面を高密度プラズマによって酸化することによりゲート電極をスリミング化し、ゲート電極表面に形成された酸化膜を除去し、島状半導体膜にゲート電極をマスクとして不純物イオンをドープし、ゲート電極の側面にサイドウォールを形成し、島状の半導体膜に、ゲート電極及びサイドウォールをマスクとして、不純物イオンより高濃度の不純物イオンをドープすることを特徴とする。
【００１１】
本発明の一は、高密度プラズマで用いる電子密度は１．０×１０１１ｃｍ−３以上１．０×１０１３ｃｍ−３以下であり、かつ電子温度は０．５ｅＶ以上１．５ｅＶ以下であることを特徴とする。
【００１２】
本発明の一は、絶縁表面を有する基板と、基板上に形成された島状半導体膜と、島状半導体膜状に形成されたゲート電極とを有する薄膜トランジスタであって、ゲート電極表面は高密度プラズマにより形成された酸化膜を有し、酸化膜には希ガスが含まれていることを特徴とする。
【００１３】
本発明の一は、絶縁表面を有する基板と、基板上に形成されたＬＤＤ領域を有する島状半導体膜と、島状半導体膜上に形成されたゲート電極とを有する薄膜トランジスタであって、ゲート電極表面は高密度プラズマにより形成された酸化膜を有し、酸化膜には希ガスが含まれていることを特徴とする。
【発明の効果】
【００１４】
本発明を用いてゲート電極の表面を酸化することによって、実質的なチャネル長の長さを短くすることができる。すなわち、半導体装置を微細化することができ、ゲート容量を減少させることが可能となる。これにより、半導体装置の高速動作及び高性能化が実現できる。
【００１５】
また本発明を用いることによって、従来と比較してより簡便にゲート電極表面に緻密な酸化膜を形成することができるため、作製工程を簡略化することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
また、以下に示す実施の形態１〜実施の形態７は実施可能な範囲で組み合わせて用いることができる。
【００１８】
（実施形態１）
本実施の形態では、絶縁表面を有する基板上にゲート電極を形成し、ゲート電極をスリミング化した薄膜トランジスタ（以下薄膜トランジスタと省略する）を形成する工程について、図１〜図３を用いて説明する。なお、本明細書においてスリミング化と微細化は同じ意味を示すものである。また本明細書において電極のスリミング化とは、電極を電極表面から３以上５０ｎｍ以下の厚さで酸化させることである。本明細書において、ゲート電極を幅５０ｎｍ以上１μｍ以下で形成し、スリミング化によって形成されたゲート電極の幅を１０％以上減少させる、すなわちゲート電極を酸化させるものとする。
【００１９】
まず、基板１００上に下地膜１０１を１００〜３００ｎｍの厚さで形成する。基板１００としてはガラス基板、石英基板、プラスティック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を用いることができる。
【００２０】
下地膜１０１は、酸化珪素、窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素等の酸素または窒素を有する絶縁膜の単層構造、またはこれらを組み合わせた積層構造を用いることができる。ここでは、酸化珪素を下地膜として用いる。
【００２１】
下地膜１０１は、基板１００に含まれるナトリウムなどのアルカリ金属やアルカリ土類金属が半導体中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。そのため、基板１００としてガラス基板またはプラスチック基板のようにアルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合には、不純物の拡散を防ぐために下地膜を設けることは有効である。一方、石英基板など不純物の拡散がさほど問題にならない基板を用いる場合には必ずしも下地膜１０１を設ける必要はない。
【００２２】
続いて、下地膜１０１上に半導体膜１０２を１０〜１００ｎｍの厚さで形成する（図１（ａ））。半導体膜の材料は薄膜トランジスタに求められる特性に応じて選択することができ、シリコン膜、シリコンゲルマニウム膜、炭化シリコン膜のいずれでもよい。ここでは珪素を用いる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。半導体膜としては、非晶質半導体膜または微結晶半導体膜をスパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法などを用いて成膜し、エキシマレーザー等を用いたレーザー結晶化法により結晶化した結晶性半導体膜を用いるのが好ましい。また、他にも結晶化の方法として、ＤＣバイアスを印加して熱プラズマを発生することにより、当該熱プラズマを半導体膜に作用することによって行ってもよい。微結晶半導体膜は、ＳｉＨ４等の珪素を含む気体をグロー放電分解することにより得ることができる。珪素を含む気体を水素又はフッ素、もしくは水素又はフッ素と一種又は複数種の希ガス元素とで希釈して用いることにより、微結晶半導体膜の形成を容易なものとすることができる。
【００２３】
また、結晶化技術としてはハロゲンランプを用いたラピッドサーマルアニール法（ＲＴＡ法）や、加熱炉を使用して結晶化する技術を適用することも可能である。さらに、非晶質半導体膜にニッケル等の金属元素を添加し、添加された金属を結晶核として固相成長させる方法を用いてもよい。
【００２４】
次に半導体膜をエッチングし、島状の半導体膜１０３を形成する。続いて島状の半導体膜１０３を覆うようにゲート絶縁膜１０４を２〜２００ｎｍ形成する（図１（ｂ））。ゲート絶縁膜１０４としてはＣＶＤ法やスパッタ法により、酸化珪素、窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などのいずれかを適宜組み合わせて積層構造としてもよい。
【００２５】
続いて、ゲート絶縁膜１０４上にゲート電極となる導電膜１０５を１５０〜５００ｎｍの厚さでスパッタ法により形成する。導電膜１０５としては、アルミニウム（Ａｌ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜等を用いることができる。ここでは、タングステン膜を導電膜として用いる。
【００２６】
続いて、導電膜上にフォトマスクを用い、フォトリソグラフィー技術を使用してレジスト１０６を形成する（図１（ｃ））。
【００２７】
続いて、レジスト１０６をマスクとしてエッチングを行う（図１（ｄ））。このエッチング処理によって、導電膜１０５をエッチングし、導電膜からゲート電極１０７を形成する。ゲート電極を作成した後レジスト１０６は除去する（図１（ｄ））。
【００２８】
本実施の形態でエッチング処理に用いるエッチングガスとしては、Ｃｌ２、ＳＦ６、Ｏ２の混合ガスを用い、混合比はＣｌ２：ＳＦ６：Ｏ２＝３３：３３：１０ｓｃｃｍである。０．６７Ｐａの圧力でコイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には５０Ｗの電力を投入する。
【００２９】
続いて、ゲート電極１０７の表面を酸化させ、ゲート電極をスリミング化させることによって表面を酸化膜に覆われたゲート電極１０８（以下、ゲート電極１０８と呼ぶ）を形成する（図１（ｅ））。このゲート電極表面に酸化膜を形成するために高密度プラズマ装置を用いて酸化させる。この工程によって、実質的なチャネル長の長さを短くすることができる。
【００３０】
なお、このときゲート電極表面に形成された酸化膜によって、ゲート電極の端部と島状半導体膜に後の工程で形成される不純物領域との間にオフセットが形成される。そのためオフセットを必要としない場合は、ゲート電極表面に形成された酸化膜を除去してもよい。
【００３１】
本実施の形態において、高密度プラズマ装置を用いる。高密度プラズマ装置の一例として図４を示す。まず、処理室内を真空にし、ガス導入源６５から酸素を含むガスを導入する。本実施の形態では、酸素（Ｏ２）、水素（Ｈ２）とアルゴン（Ａｒ）との混合ガスを導入する。なお、ここで用いる混合ガスは、酸素を０．１〜１００ｓｃｃｍ、水素を０．１〜１００ｓｃｃｍ、アルゴンを１００〜５０００ｓｃｃｍとして導入すればよい。なお、酸素：水素：アルゴン＝１００：１：１の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。なお、本実施の形態ではアルゴンを用いたが、他の希ガスを用いてもよい。次に、ゲート電極１０７まで形成された絶縁基板１００を加熱機構を有する支持台６４に設置し、絶縁基板１００を４００℃に加熱する。なお、加熱温度は２００℃〜５５０℃（好ましくは２５０℃以上）の範囲内であればよい。ただし、基板１００としてプラスチック基板を用いる場合は、ガラス転移点が２００℃以上のものを用い、そのプラスチック基板をガラス転移点以下の温度に加熱する。絶縁基板１００とアンテナ６２との間隔は、２０〜８０ｍｍ（好ましくは２０〜６０ｍｍ）の範囲内とする。
【００３２】
次に、導波管６０からアンテナ６２にマイクロ波を供給する。本実施の形態では、周波数２．４５ＧＨｚのマイクロ波を供給する。そして、マイクロ波をアンテナ６２から処理室内に設けられた誘電体板６３を通して処理室内に導入して、酸素ガスと水素ガスとアルゴンガスとが混合された高密度プラズマ６６を生成する。酸素ガスと水素ガスとアルゴンガスとが混合された高密度プラズマ６６中では、導入されたマイクロ波により処理室内に導入されたアルゴンガスが励起され、Ａｒラジカルが生成される。そして、中間励起状態にあるＡｒラジカルと酸素分子と水素分子とが衝突することで、ＯＨラジカルが生成される。このＯＨラジカルとゲート電極材料とが反応してゲート電極１０７表面に酸化膜が形成される。本実施の形態では、ゲート電極にモリブデンを用いているため、ゲート電極表面に酸化モリブデン膜が形成される。本工程で使用された酸素ガスと水素ガスとアルゴンガスは、排気口６７から処理室外へ排気される。
【００３３】
図４に示すようなプラズマ装置を用いて生成されるプラズマは低電子温度（１．５ｅＶ以下（好ましくは０．５以上１．５ｅＶ以下））かつ高電子密度（１．０×１０１１ｃｍ−３以上（好ましくは１．０×１０１１ｃｍ−３以上１．０×１０１３ｃｍ−３以下））のため、プラズマダメージが非常に少ない酸化膜を低温で形成することができる。
【００３４】
なお、この工程によって酸化膜に希ガスが含有されていることが推測されるため、基板上に本工程のプラズマ処理を行って酸化膜を形成したサンプルを作製し、このサンプルについてＴＸＲＦを用いて測定を行った。ここでは、希ガスとしてＡｒを用いてプラズマ処理を行った。その結果、酸化膜にはＡｒが１×１０１５〜１×１０１６ａｔｏｍｓ／ｃｍ３程度の濃度で含有されていた。よって、高密度プラズマ処理に用いた希ガスがこの工程で形成される酸化膜に同程度（１×１０１５〜１×１０１６ａｔｏｍｓ／ｃｍ３）含有されている。
【００３５】
また、ＣＶＤ法やスパッタ法を用いて形成した膜にはゴミが付着している可能性、及びゲート電極をエッチングした後にレジストを除去する工程の際、レジストがゲート電極表面に一部残ってしまう可能性もある。このように、ゲート電極表面にゴミ１５０１が付着している状態を図５（ａ）に示す。このゴミが付着したまま本実施の形態のようにゲート電極１０７に対してプラズマ酸化を行った場合について説明する。
【００３６】
本実施の形態で用いるプラズマ酸化により、ゲート電極の表面はゴミの無い箇所だけではなく、ゴミ１５０１が付着している箇所も酸化される（図５（ｂ））。また、ゴミ１５０１の表面、あるいは全部が酸化されることで体積が増加する。これにより、ゴミ１５０１はブラシ洗浄など簡単な洗浄で酸化膜を有するゲート電極１０８の表面から容易に除去できるようになるため、プラズマ酸化によって、ナノレベルのゴミでも除去が容易になる。
【００３７】
次に、島状の半導体膜１０３に低濃度の不純物イオンのドーピングを行う（図１（ｆ））。ゲート絶縁膜を透過させて島状の半導体膜１０３に低濃度の不純物元素をドーピングし、低濃度不純物領域１１０ａ、１１０ｂを形成する。またチャネル形成領域１１１も形成される。低濃度不純物領域１１０ａ、１１０ｂの元素濃度は１×１０１６〜１×１０２０ａｔｏｍｓ／ｃｍ３（好ましくは１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３）とする。ドーピング法としてはイオンドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。
【００３８】
次にゲート絶縁膜１０４、ゲート電極１０８を覆うように、絶縁層を形成する。絶縁層は、プラズマＣＶＤ法により窒素を含む酸化珪素を１００ｎｍ、その後熱ＣＶＤ法により酸化珪素膜を２００ｎｍ成膜して形成する。
【００３９】
次に絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１０８の側面に接する絶縁層（以下サイドウォールとよぶ）２０１を形成する（図２（ａ））。サイドウォール２０１は、後にソース領域及びドレイン領域上面にシリサイドを形成する際のマスクとして用いる。またこのエッチングによってゲート絶縁膜も一部除去してゲート絶縁膜２０２を形成し、半導体膜の一部を露出させる。この露出した半導体膜部分が後にソース領域及びドレイン領域となる。絶縁膜と半導体膜のエッチングの選択比が低い場合は、露出している半導体膜は多少エッチングされ膜厚が薄くなる。
【００４０】
次に露出した半導体膜、サイドウォール２０１及びゲート電極１０８を覆うように金属膜２０３を成膜する（図２（ｂ））。金属膜２０３は半導体膜と反応してシリサイドを形成する材料を選択すればよい。例えば、ニッケル膜、チタン膜、コバルト膜、白金膜、もしくはこれら元素のうち少なくとも２種類を含む合金でなる膜等がある。本実施の形態では、金属膜としてニッケル膜を用いる。成膜条件としては、室温下で成膜電力５００Ｗ〜１ｋＷでニッケル膜をスパッタにより成膜する。
【００４１】
ニッケル膜を成膜した後、加熱処理によってシリサイド層２０４ａ、２０４ｂと低濃度不純物領域２０５ａ、２０５ｂを形成する。本実施の形態ではシリサイド層２０４ａ、２０４ｂは、ニッケルシリサイドとなる。加熱処理としてはＲＴＡやファーネスアニール等を用いることができる。このとき、金属膜の膜厚、加熱温度、加熱時間を制御することにより、半導体層の表面のみがシリサイド化した構成、または半導体層の全面がシリサイド化した構成のどちらかとなる。例えば、金属膜が半導体膜の膜厚の半分以上の膜厚となるように成膜する、加熱温度をより高温にする、加熱時間をより長くする等という手法により、図２（ｃ）の構成を得ることができる。
【００４２】
次に未反応のニッケルを除去する。ここではＨＣｌ：ＨＮＯ３：Ｈ２Ｏ＝３：２：１からなるエッチング溶液を用いて未反応のニッケルを除去する。
【００４３】
その後、層間絶縁膜２０６を形成する。層間絶縁膜２０６は有機材料もしくは無機材料を用いて形成する。層間絶縁膜２０６は単層構造でもよいし、積層構造でもよい。層間絶縁膜２０６に後にソース領域及びドレイン領域として機能するシリサイド層２０４ａ、２０４ｂを露出するためのコンタクトホールをエッチングにより形成する。次にコンタクトホールを充填するように導電層を形成し、エッチングして配線を形成する構成であってもよい。
【００４４】
一方、図２（ｃ）の構成とは異なり、半導体層の表面のみをシリサイド化させた構成の場合には、図３（ａ）の工程において半導体層の表面にシリサイド層３０１ａ、３０１ｂを形成した後、サイドウォール２０１をマスクとして、高濃度の不純物イオンのドーピングを半導体層に対して行ってもよい。このドーピングにより、ソース領域及びドレイン領域として機能する高濃度不純物領域３０２ａ、３０２ｂが形成される。高濃度不純物領域には不純物元素が１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３になるようにドーピングする。同時に、低濃度不純物領域が形成される。ドーピング法としてはイオンドーピング法、イオン注入法を用いることができる。Ｐ型の半導体を作製する際には不純物元素としてボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、ヒ素（Ａｓ）等を用いる。
【００４５】
その後、不純物の活性化をし、図２の半導体層の全面にシリサイド層を形成した場合と同様に、層間絶縁膜２０６を形成する。層間絶縁膜２０６は有機材料もしくは無機材料を用いて形成する。層間絶縁膜２０６は単層構造でもよいし、積層構造でもよい。層間絶縁膜２０６に後にソース領域及びドレイン領域として機能するシリサイド層２０４ａ、２０４ｂを露出するためのコンタクトホールをエッチングにより形成する。次にコンタクトホールを充填するように導電層を形成し、エッチングして配線２０７を形成する構成であってもよい。
【００４６】
なお、層間絶縁膜を形成する前、または層間絶縁膜が積層なら１層目もしくは２層目の膜を形成した後に、不純物領域の熱活性化を行ってもよい。熱活性化はレーザ光照射、ＲＴＡ、炉を用いた加熱処理などの方法を用いることができる。本構成はシリサイドにより配線と不純物領域がオーミックコンタクトを有しているため、不純物領域の熱活性化の工程は省くこともできる。
【００４７】
図３（ｃ）の構成は、図２（ｄ）の構成と比較すると、シリサイド層３０１ａ、３０１ｂがシリサイド化されていない半導体膜部分と接触している面積が大きい。そのためシリサイド層３０１ａ、３０１ｂとシリサイド層以外の半導体膜部分との接触抵抗が低くなり、寄生抵抗が図２（ｄ）よりも小さくなる。
【００４８】
一方で図２（ｄ）の構成は、図３（ｃ）の構成と比べて、ソース領域及びドレイン領域の抵抗が小さくなる。また、高濃度の不純物イオンをドープする工程を省略できるため、図２（ｄ）の構成は図３（ｃ）の構成と比べて工程を少なくすることができる。
【００４９】
なお、図３（ａ）〜（ｃ）では、シリサイドを形成してから高濃度の不純物イオンをドーピングしたが、高濃度の不純物イオンをドーピングした後に金属膜２０３を形成してシリサイド化してもよい。また、図３（ｃ）の構成とするのに、サイドウォール２０１をマスクとして高濃度の不純物イオンをドーピングした後に、シリサイド層３０１ａ、３０１ｂを形成してもよい。
【００５０】
以上の構成によって、本実施の形態を用いて作製した薄膜トランジスタは実質的なチャネル長の長さを短くすることができるため、ゲート電極の微細化及びゲート容量を減少させることができる。これによって、半導体装置の高速動作及び高性能化が実現できる。また、作製工程を簡略化することができる。
【００５１】
また、薄膜トランジスタは本実施の形態で示したチャネル形成領域が一つ形成されるシングルゲート構造に限定されず、複数のチャネル形成領域を有するマルチゲート構造であってもよい。例えば、二つ形成されるダブルゲート構造または三つ形成されるトリプルゲート構造であってもよい。また、周辺駆動回路領域の薄膜トランジスタも、シングルゲート構造、あるいはダブルゲート構造やトリプルゲート構造等のマルチゲート構造であってもよい。
【００５２】
また、本実施の形態で示した薄膜トランジスタの作製方法に限らず、トップゲート型（プレーナー型）、ボトムゲート型（逆スタガ型）、あるいはチャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極を有する、デュアルゲート型やその他の構造においても本発明を適用することができる。
【００５３】
（実施の形態２）
本実施の形態では、半導体層を水素化する方法について図１７、図１８を用いて説明する。なお、本実施の形態で形成する薄膜トランジスタの作製方法は、実施の形態１の図１（ｆ）までの作製方法と同じ方法により作製するため、重複する箇所については省略する。また、本形態において、実施の形態１と同じものについては同じ符号を用い、詳細な説明を省略する。
【００５４】
実施の形態１の図１（ｆ）で示すように不純物領域及びチャネル形成領域を有する構造を作製する。続いて、不純物領域にドープされた不純物を活性化させる。活性化工程はレーザ光照射、ＲＴＡ、炉を用いた加熱処理などの方法を用いることができる。
【００５５】
次に、ゲート電極表面を酸化するために用いた高密度プラズマ装置を用いて、水素プラズマ処理を行う。導入ガスとしては水素（Ｈ２）、あるいは水素（Ｈ２）と希ガスとの混合ガスを導入する。本実施の形態では、水素（Ｈ２）とアルゴン（Ａｒ）との混合ガスを導入する。
【００５６】
次に、不純物の活性化を行った絶縁基板１００を３５０℃〜４５０℃に加熱しながら高密度プラズマ装置を用いて水素プラズマ処理を行う。この工程によって、導入された水素ラジカル（Ｈラジカル）は半導体層及びゲート絶縁膜と反応し、水素化されたチャネル形成領域１７１とソース領域及びドレイン領域として機能する不純物領域１７０ａ、１７０ｂが形成される（図１７（ａ））
【００５７】
なお、水素プラズマ処理をした後にさらに水素を含む雰囲気下で３５０℃〜４５０℃で熱処理しても良い。
【００５８】
その後、実施の形態１と場合と同様に、層間絶縁膜２０６を形成する。層間絶縁膜２０６は有機材料もしくは無機材料を用いて形成する。層間絶縁膜２０６は単層構造でもよいし、積層構造でもよい。層間絶縁膜２０６に後にソース領域及びドレイン領域として機能する不純物領域１７０ａ、１７０ｂを露出するためのコンタクトホールをエッチングにより形成する。次にコンタクトホールを充填するように導電層を形成し、エッチングして配線２０７を形成する構成であってもよい（図１７（ｂ）参照）。
【００５９】
なお、この半導体層を水素化する工程は、５００℃以上に加熱することによって半導体層から水素が脱離してしまうため、不純物の活性化を行った後に行う必要がある。
【００６０】
次に、スリミング化したゲート電極上面に保護膜を設けて、半導体層を水素化する方法について図１８を用いて説明する。なお、本実施の形態で形成する薄膜トランジスタの作製方法は、実施の形態１の図１（ｆ）までの作製方法と同じ方法により作製するため、重複する箇所については省略する。また、本形態において、実施の形態１と同じものについては同じ符号を用い、詳細な説明を省略する。
【００６１】
まず、実施の形態１と同様な方法を用いて、図１（ｆ）で示した不純物領域及びチャネル形成領域を有する構造を形成する。続いて、不純物領域にドープされた不純物を活性化させる。活性化工程はレーザ光照射、ＲＴＡ、炉を用いた加熱処理などの方法を用いることができる。
【００６２】
次に、ゲート電極１０８及びゲート絶縁膜１０４を覆う保護膜１７５をプラズマＣＶＤ法により形成する。保護膜としては、窒化珪素膜、窒化酸化珪素、酸化窒化珪素膜を用いるのがよいが、これに限定されるものではない。また、形成方法もプラズマＣＶＤ法に限定されるものではない。
【００６３】
次に、ゲート電極表面を酸化するために用いた高密度プラズマ装置を用いて、保護膜１７５に対して水素プラズマ処理を行う。導入ガスとしては水素（Ｈ２）、あるいは水素（Ｈ２）と希ガスとの混合ガスを導入する。本実施の形態では、水素（Ｈ２）とアルゴン（Ａｒ）との混合ガスを導入する。
【００６４】
次に、保護膜１７５まで形成された絶縁基板１００を３５０℃〜４５０℃に加熱しながら高密度プラズマ装置を用いて水素プラズマ処理を行う。この工程によって、保護膜１７５に対して導入された水素ラジカル（Ｈラジカル）は半導体層と反応し、水素化されたチャネル形成領域１７１とソース領域及びドレイン領域として機能する不純物領域１７０ａ、１７０ｂが形成される（図１８（ａ））。
【００６５】
なお、導入ガスとして水素の代わりにアンモニア（ＮＨ３）を用いることもできる。この場合は、ＮＨラジカルが保護膜と反応し、半導体層の水素化と同時に保護膜の表面に窒化膜（図示しない）も形成できる。これにより、保護膜表面に緻密な窒化膜が形成され膜質を向上できる。
【００６６】
なお、水素プラズマ処理をした後にさらに水素を含む雰囲気下で３５０℃〜４５０℃で熱処理しても良い。
【００６７】
その後、実施の形態１と場合と同様に、層間絶縁膜２０６を形成する。層間絶縁膜２０６は有機材料もしくは無機材料を用いて形成する。層間絶縁膜２０６は単層構造でもよいし、積層構造でもよい。層間絶縁膜２０６に後にソース領域及びドレイン領域として機能する不純物領域１７０ａ、１７０ｂを露出するためのコンタクトホールをエッチングにより形成する。次にコンタクトホールを充填するように導電層を形成し、エッチングして配線２０７を形成する構成であってもよい（図１８（ｂ）参照）。
【００６８】
なお、この半導体層を水素化する工程は、５００℃以上に加熱することによって半導体層から水素が脱離してしまうため、不純物の活性化を行った後に行う必要がある。
【００６９】
（実施の形態３）
本実施の形態では、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタを同一基板上に形成する方法について図６を用いて説明する。なお、Ｎチャネル型薄膜トランジスタ及びＰチャネル型薄膜トランジスタは実施の形態１の図３（ｃ）で説明した構成を用いて説明する。しかし、この構成に限定されず、用途に応じて実施の形態１〜２のそれぞれの薄膜トランジスタの構成を、Ｎチャネル型薄膜トランジスタまたはＰチャネル型薄膜トランジスタに自由に適用することができる。また、本形態において、実施の形態１〜２と同じものについては同じ符号を用い、詳細な説明を省略する。
【００７０】
基板１００上に非晶質半導体膜を形成し、非晶質半導体膜にチャネルドープをした後、実施の形態１と同様な方法を用いて結晶化して結晶性半導体膜を形成する。更に、結晶性半導体膜をエッチングして、島状の半導体膜１０３ａ、１０３ｂを形成する。ここでの結晶性半導体膜とは、結晶性珪素膜を表す。また、基板１００上に接する下地膜１０１として、酸素を含む窒化珪素膜を用いる。
【００７１】
次に、島状の半導体膜１０３ａ、１０３ｂを覆うようにゲート絶縁膜１０４を形成する。ゲート絶縁膜１０４として、窒素を含む酸化珪素膜をプラズマＣＶＤ法により形成する。そして、実施の形態１と同様な方法を用いて、島状の半導体膜１０３ａ、１０３ｂのそれぞれの上にゲート電極１０７ａ、１０７ｂを形成する。
【００７２】
続いて、ゲート電極１０７の表面を酸化させ、ゲート電極をスリミング化させることによって表面を酸化膜に覆われたゲート電極１０８ａ、１０８ｂ（以下、ゲート電極１０８ａ、１０８ｂと呼ぶ）を形成する。このゲート電極表面に酸化膜を形成する方法は実施の形態１と同様な方法を用いて酸化させる。この工程によって、実質的なチャネル長の長さを短くすることができる。
【００７３】
なお、このときゲート電極表面に形成された酸化膜を、除去してもよい。
【００７４】
ゲート電極１０８ａ、１０８ｂをマスクとして、島状の半導体膜１０３ａ、１０３ｂにＮ型不純物元素であるリンを低濃度でイオンドープする。これにより、島状の半導体膜１０３ａには、ゲート電極１０８ａと重ならない領域にＮ型の低濃度不純物領域４１０ａ、４１０ｂが形成され、ゲート電極１０８ａの下の領域にチャネル形成領域１１１ａが形成される。同様に、島状の半導体膜１０３ｂには、ゲート電極１０８ｂと重ならない領域にＮ型の低濃度不純物領域４１１ａ、４１１ｂが形成され、ゲート電極１０８ｂの下の領域にチャネル形成領域１１１ｂが形成される。これら低濃度不純物領域には、１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３の濃度でリンを含むように、リンがドーピングされる（図６（ａ））。
【００７５】
次に、島状の半導体膜１０３ａ、ゲート電極１０８ａを覆うようにレジストマスク４２０を形成する。この状態で、ゲート電極１０８ｂをマスクとして、島状の半導体膜１０３ｂにＰ型不純物元素であるボロンを低濃度でイオンドープする。これにより、島状の半導体膜１０３ｂには、ゲート電極１０８ｂと重ならない領域にＰ型の低濃度不純物領域４１１ｃ、４１１ｄが形成される。これらＰ型の低濃度不純物領域には、１×１０１８〜１×１０１９ａｔｏｍｓ／ｃｍ３の濃度でボロンを含むように、ボロンがドーピングされる。これらＰ型の低濃度不純物領域には既にリンが低濃度で注入されているが、ボロンがリンよりも高濃度でドーピングされるため、Ｎ型はＰ型に打ち消される（図６（ｂ））。
【００７６】
次にサイドウォールを形成する。島状の半導体膜１０３ａ、１０３ｂ、ゲート電極１０８ａ、１０８ｂを覆うように絶縁膜として酸化珪素膜を形成し、等方的にドライエッチングをして、サイドウォール２０１を形成する。そして、サイドウォール２０１をマスクとしてゲート絶縁膜１０４をエッチングし、ゲート絶縁膜４１２ａ、４１２ｂを形成する。結果、島状の半導体膜１０３ａ、１０３ｂの両端部が露呈される（図６（ｃ））。露呈された島状の半導体膜部分がゲート絶縁膜とのエッチング選択比が小さいときは、ゲート絶縁膜４１２ａ、４１２ｂの形成と一緒にエッチングされ、膜厚が薄くなる。
【００７７】
次に、サイドウォール２０１及びゲート電極１０８ａ、１０８ｂをマスクとして、Ｎ型の低濃度不純物領域４１０ａ、４１０ｂにＮ型不純物元素であるリンを自己整合的に高濃度でドーピングする。これにより、Ｎ型の高濃度不純物領域４１４ａ、４１４ｂを形成する。Ｎ型の高濃度不純物領域４１４ａ、４１４ｂには、リンを１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度で含むようにリンがドーピングされる。また、同時にＮ型の低濃度不純物領域４１３ａ、４１３ｂが形成される。Ｐ型の低濃度不純物領域４１１ｃ、４１１ｄの一部にもリンが高濃度で注入されるため、露呈している島状の半導体膜部分がＮ型の高濃度不純物領域４１６ａ、４１６ｂとなる。また、このドーピングにより、島状の半導体膜１０３ｂにＰ型の低濃度不純物領域４１５ａ、４１５ｂが形成される。
【００７８】
次に、島状の半導体膜１０３ａ、ゲート電極１０８ａ、サイドウォール２０１を覆うようにレジストマスク４２１を形成する。この状態で、ゲート電極１０８ｂ及びサイドウォール２０１をマスクとして、露呈している島状の半導体膜１０３ｂに、Ｐ型の不純物元素であるボロンを自己整合的に高濃度でドーピングする。結果、Ｐ型の高濃度不純物領域４１６ｃ、４１６ｄが形成される。Ｐ型の高濃度不純物領域は、既に高濃度のリンが注入されておりＮ型になっているが、ボロンのドーピングにより打ち消されＰ型となる。Ｐ型の高濃度不純物領域４１６ｃ、４１６ｄには、２×１０２０〜５×１０２１ａｔｏｍｓ／ｃｍ３の濃度でボロンを含むようにイオンがドープされる。その後、レジストマスク４２１を除去する（図６（ｄ））。
【００７９】
次に、露呈している半導体膜部分を覆うように全面に金属膜を形成し、金属膜と半導体膜が反応する温度で加熱処理をして、シリサイド層４４０を形成する。シリサイド層４４０はＰ型及びＮ型の高濃度不純物領域の表面に形成される。本形態では金属膜としてニッケル膜を形成し、シリサイド層４４０としてニッケルシリサイドを形成する。その後、金属膜は除去する（図６（ｅ））。
【００８０】
そして、層間絶縁膜の１層目として、窒素を含む酸化珪素膜４５０を５０ｎｍの膜厚で成膜する。
【００８１】
その後、形成された不純物領域に加熱処理をすることにより活性化を行う。熱処理はレーザ光照射、ＲＴＡ、炉を用いた加熱処理などの方法を用いることができる。ただし本発明ではシリサイドの形成によりソース及びドレイン領域は十分に低抵抗化できているので、活性化工程は省略しても構わない。
【００８２】
層間絶縁膜の２層目である窒化珪素膜４５１を１００ｎｍ成膜、３層目である酸化珪素膜４５３を６００ｎｍと順に成膜し、積層する。層間絶縁膜にシリサイド層４４０に達するコンタクトホールを形成する。続いて、コンタクトホールを充填するように、チタン膜６０ｎｍ、窒化チタン膜４０ｎｍ、アルミニウム膜５００ｎｍ、チタン膜６０ｎｍ、窒化チタン膜４０ｎｍを順に積層した後エッチングして、ソース電極及びドレイン電極となる配線４５４を形成する（図６（ｆ））。
【００８３】
以上の工程によって、ＬＤＤ構造のＮチャネル型薄膜トランジスタ４６０、Ｐチャネル型薄膜トランジスタ４６１が形成される。本構成により、本実施の形態を用いて作製した薄膜トランジスタは、実質的なチャネル長の長さを短くすることができるため、ゲート電極の微細化及びゲート容量を減少させることができる。これによって、半導体装置の高速動作及び高性能化が実現できる。また、作製工程を簡略化することができる。
【００８４】
なお、本実施の形態では、Ｎ型不純物元素をＰチャネル型薄膜トランジスタの半導体膜にもドーピングをする、いわゆるカウンタードープを行ったが、この方法に限定されない。例えば、リンをドーピングするときにＰチャネル型薄膜トランジスタをレジストマスク等で覆うなどして、リンが半導体膜１０３ｂにドーピングされないようにしてもよい。
【００８５】
（実施の形態４）
上記実施の形態では、薄膜トランジスタの酸化された表面を有するゲート電極を形成する例を示した。本実施の形態では、このように、ゲート電極表面に酸化膜を成膜することについて説明する。
【００８６】
複数のチャンバーを備えた装置の一例を図７に示す。なお、図７は、本実施の形態で示す装置の一構成例を上面からみた図である。
【００８７】
図７に示す装置は、第１のチャンバー１１１１、第２のチャンバー１１１２、第３のチャンバー１１１３、ロードロック室１１１０、１１１５、共通室１１２０を有しており、それぞれのチャンバーは気密性を有している。各チャンバーには、真空排気ポンプ、不活性ガスの導入系が備えられている。
【００８８】
ロードロック室１１１０、１１１５は、試料（処理基板）をシステムに搬入するための部屋である。また、第１〜第３のチャンバー１１１１〜１１１３は、基板１００に対してエッチングやプラズマ処理等を行うための部屋である。共通室１１２０は、それぞれのロードロック室１１１０、１１１５および第１〜第３のチャンバーに対して共通に配置された試料の共通室１１２０である。また、共通室１１２０とロードロック室１１１０、１１１５、第１〜第３のチャンバー１１１１〜１１１３との間にはゲート弁１１２２〜１１２６が設けられている。なお、共通室１１２０には、ロボットアーム１１２１が設けてあり、ロボットアーム１１２１によって、処理基板が各部屋へ運ばれる。
【００８９】
以下に、具体例として、基板１００に対して、第１のチャンバー１１１１において導電膜１０５を成膜し、第２のチャンバー１１１２においてレジスト１０６を除去し、第３のチャンバー１１１３においてゲート電極１０７表面を酸化することによって、酸化表面を有するゲート電極１０８を形成する例を示す。
【００９０】
まず、基板１００は多数枚が収納されたカセット１１２８ごとロードロック室１１１０に搬入される。カセット１１２８の搬入後、ロードロック室１１１０の搬入扉を閉鎖する。この状態において、ゲート弁１１２２を開けてカセット１１２８から処理基板を１枚取り出し、ロボットアーム１１２１によって共通室１１２０に配置させる。この際、共通室１１２０において基板１００の位置合わせが行われる。
【００９１】
次に、ゲート弁１１２２を閉鎖し、ついでゲート弁１１２４を開ける。そして、第１のチャンバー１１１１へ基板１００を移送する。第１のチャンバー１１１１内で、エッチング処理を行うことによって、基板１００上の導電膜からゲート電極１０７を形成する。
【００９２】
次に、基板１００はロボットアーム１１２１によって共通室１１２０に引き出され、第２のチャンバー１１１２に移送される。第２のチャンバー１１１２内では、レジスト１０６に対してプラズマ処理を行うことによって、レジスト１０６を除去する。
【００９３】
次に、基板１００はロボットアーム１１２１によって共通室１１２０に引き出され、第３のチャンバー１１１３に移送される。第３のチャンバー１１１３内では、実施の形態１と同様に高密度プラズマを用いてゲート電極１０７表面を酸化し、表面に酸化膜を有するゲート電極１０８を形成する。
【００９４】
以上のように、酸化膜を成膜した後、基板１００はロボットアーム１１２１によってロードロック室１１１５に移送されカセット１１２９に収納される。
【００９５】
なお、図７に示したのはあくまで一例であり、例えば、チャンバーの数を増やしてさらに導電膜や絶縁膜を形成してもよい。つまり、上記実施の形態で示した工程や材料を用いて自由に図７に示した装置と組み合わせて行うことができる。また、図７において第１〜第３のチャンバー１１１１〜１１１３はシングル型のチャンバーを用いた例を示したが、バッチ型のチャンバーを用いて多数枚を一度に処理する構成としてもよい。
【００９６】
本実施の形態で示した装置を用いることによって、大気に一度も曝されることなく導電膜をエッチングする工程からゲート電極表面を酸化する工程を連続して行うことができる。そのため、汚染物の混入の防止や生産効率の向上を実現することができる。
【００９７】
（実施の形態５）
本形態では、本発明を用いてＩＤチップ（なお、本明細書において半導体装置、無線チップ、ＩＣタグとも呼ぶ。）を作製する方法について説明する。ここでは、実施の形態３で作製した薄膜トランジスタを用いてＩＤチップを作製する。また、本実施の形態において、実施の形態１〜４と同じものについては同じ符号を用い、詳細な説明を省略する。
【００９８】
まず、図８に示す薄膜集積回路７０２を形成する。なお、複数のＮチャネル型薄膜トランジスタ、複数のＰチャネル型薄膜トランジスタでなる素子群と、配線等として機能する複数の導電層７０３、７０４を合わせて薄膜集積回路７０２とよぶ。また、薄膜集積回路７０２の形成方法としては、実施の形態３（図６（ｆ）参照。）で形成した配線４５４を覆うように、絶縁層７０１を形成する。絶縁層７０１は、無機材料又は有機材料により、単層又は積層で形成する。絶縁層７０１は、薄膜トランジスタによる凸凹を緩和し、平坦化することを目的に形成する薄膜である。そのため、有機材料により形成することが好ましい。
【００９９】
導電層７０３、７０４の形成方法は、フォトリソグラフィ法により絶縁層７０１をエッチングして、ソース電極及びドレイン電極として機能する配線４５４を露出させるコンタクトホールを形成した後、コンタクトホールを充填するように導電層を形成し、当該導電層をパターン加工して、配線等として機能する導電層７０３、７０４を形成する。導電層７０３、７０４は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。例えば、バリア層とアルミニウム層の積層、バリア層、アルミニウム層、バリア層の積層等の積層構造を採用するとよい。バリア層とは、チタン、チタンの窒化物、モリブデン又はモリブデンの窒化物などに相当する。なお、Ｎチャネル型薄膜トランジスタ及びＰチャネル型薄膜トランジスタは実施の形態１で説明した構成であるが、この構成に限定されない。なお導電層７０３、７０４はアンテナとして機能する。
【０１００】
本形態では薄膜集積回路７０２において、後の工程で基板１００を剥離するため、基板１００の一表面に剥離層７１０を形成しておく（図８（ａ））。本形態では、剥離層７１０を基板１００の一表面全面に形成しているが、基板１００の一表面に剥離層を形成した後、エッチングして剥離層を選択的に設けてもよい。剥離層を選択的に設けると、後の工程で剥離層をエッチングにより除去するときに、短時間で済むという利点がある。
【０１０１】
剥離層７１０は、公知の手段（スパッタリング法やプラズマＣＶＤ法等）により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、鉛（Ｐｂ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。
【０１０２】
剥離層７１０が単層構造の場合、好ましくは、タングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。又は、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。また、タングステンの酸化物は、酸化タングステンと表記することがある。
【０１０３】
剥離層７１０が積層構造の場合、好ましくは、基板１００上に１層目としてタングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。２層目として、タングステン、モリブデンもしくはタングステンとモリブデンの混合物の酸化物、混合物の窒化物、混合物の酸化窒化物又は混合物の窒化酸化物を含む層を形成する。
【０１０４】
なお、剥離層７１０として、タングステンを含む層上にタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化珪素を含む層を形成することで、タングステン層と酸化珪素層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。これは、２層目としてタングステンの窒化物、酸化窒化物又は窒化酸化物を含む層を形成する場合も同様であり、１層目のタングステンを含む層を形成後、その上にそれぞれ窒化珪素膜、窒素を含む酸化珪素膜、または酸素を含む窒化珪素膜を形成すればよい。
【０１０５】
また、タングステンの酸化物は、ＷＯｘで表され、Ｘは２〜３である。ｘが２の場合（ＷＯ２）、ｘが２．５の場合（Ｗ２Ｏ５）、ｘが２．７５の場合（Ｗ４Ｏ１１）、ｘが３の場合（ＷＯ３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたＸの値に特に制約はなく、そのエッチングレートなどを基に決めるとよい。但し、エッチングレートの最も良いものは、酸素雰囲気下で、スパッタリング法により形成するタングステンの酸化物を含む層（ＷＯｘ、０＜Ｘ＜３）である。従って、作製時間の短縮のために、剥離層として、酸素雰囲気下でスパッタリング法によりタングステンの酸化物を含む層を形成するとよい。
【０１０６】
なお、剥離層７１０は基板１００に接するように形成してもよいし、基板１００に接するように下地となる絶縁層を形成し、絶縁層に接するように剥離層７１０を形成してもよい。
【０１０７】
なお、ここでは示さないが、薄膜集積回路７０２を覆うように、公知の手段により、保護層を形成してもよい。保護層は、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む層、窒化珪素を含む層、窒化酸化珪素を含む層等に相当する。
【０１０８】
次に、剥離層７１０が露出するように、フォトリソグラフィ法により下地膜及び層間絶縁膜をエッチングして、開口部７０５を形成する（図８（Ｂ））。
【０１０９】
次に、薄膜集積回路７０２を覆うように絶縁層７０７を形成する（図８（Ｃ））。絶縁層７０７は、有機材料により形成し、好ましくはエポキシ樹脂により形成する。絶縁層７０７は、薄膜集積回路７０２が飛散しないように形成するものである。つまり、薄膜集積回路７０２は小さく薄く軽いのに加え、剥離層を除去した後は、基板に密着していないために飛散しやすい。しかしながら、薄膜集積回路７０２の周囲に絶縁層７０７を形成することで、薄膜集積回路７０２に重みが付き、基板１００からの飛散を防止することができる。また、薄膜集積回路７０２単体では薄くて軽いが、絶縁層７０７を形成することで、巻かれた形状になることがなく、ある程度の強度を確保することができる。なお、図示する構成では、薄膜集積回路７０２の上面と側面に絶縁層７０７を形成しているが、本発明はこの構成に制約されず、薄膜集積回路７０２の上面のみに絶縁層７０７を形成してもよい。また、上記の記載によると、下地膜及び層間絶縁膜をエッチングして、開口部７０５を形成した後、絶縁層７０７を形成する工程を行っているが、本発明はこの順番に制約されない。絶縁層７０１上に絶縁層７０７を形成する工程の後に、複数の絶縁層をエッチングして、開口部を形成する工程を行ってもよい。この順番の場合だと、薄膜集積回路７０２の上面のみに絶縁層７０７が形成される。
【０１１０】
次に、開口部７０５にエッチング剤を導入して、剥離層７１０を除去する（図８（Ｄ））。エッチング剤は、フッ化ハロゲン又はハロゲン化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素を使用する。そうすると、薄膜集積回路７０２は、基板１００から剥離された状態となる。
【０１１１】
次に、薄膜集積回路７０２の一方の面を、第１の基体８０１に接着させる（図９（ａ））。もしくは剥離層７１０を除去する前に薄膜集積回路７０２の一方の面を第１の基体８０１に接着させておいてもよい。そして、薄膜集積回路７０２が基板１００から剥離した後、薄膜集積回路７０２の他方の面を第２の基体８０２に接着させる。なお、薄膜集積回路７０２の第１の基体８０１及び第２の基体８０２への接着は、接着材等の接着機能を有する材料を介して行ってもよい。または、磁石や真空吸盤器のような装置を用いて行ってもよい。
【０１１２】
次に、第１の基体８０１と第２の基体８０２を互いに貼り合わせて、薄膜集積回路７０２を、第１の基体８０１と第２の基体８０２により封止する（図９（ｂ））。以上により、薄膜集積回路７０２が第１の基体８０１と第２の基体８０２により封止されたＩＤチップが完成する。
【０１１３】
第１の基体８０１と第２の基体８０２としては樹脂材料からなるフィルムを用いる。特に第１の基体８０１または第２の基体８０２として、熱圧着したときに溶融する層（熱可撓性樹脂とも言う）を備えたフィルムであるとよい。そうすれば、第１の基体８０１または第２の基体８０２のいずれか一方を加熱処理によって溶かし、加熱により、他方の第１の基体８０１または第２の基体８０２と接着し、薄膜集積回路を封止できる。また、接着材等の接着機能を有する材料を介して行ってもよい。または、磁石や真空吸盤器のような装置を用いて行ってもよい。また、表面の接着層を加熱処理によって溶かすことにより行っても良い。
【０１１４】
第１または第２の基体に用いる熱可撓性樹脂は、軟化点の低いものが好ましい。例えば、ポリエチレン、ポリプロピレン、ポリメチルペンテン等のポリオレフィン系樹脂、塩化ビニル、酢酸ビニル、塩化ビニル−酢酸ビニル共重合体、エチレン−酢酸ビニル共重合体、塩化ビニリデン、ポリビニルブチラール、ポリビニルアルコール等のビニル系共重合体、アクリル系樹脂、ポリエステル系樹脂、ウレタン系樹脂、セルロース、セルロースアセテート、セルロースアセテートブチレート、セルロースアセテートプロピオネート、エチルセルロース等のセルロース系樹脂、ポリスチレン、アクリロニトリル−スチレン共重合体等のスチレン系樹脂等が挙げられる。第１の基体８０１または第２の基体８０２は、熱可撓性樹脂を単層または複数層備えたフィルムを用いる。なお、熱可撓性樹脂を複数層備えるフィルムとしては、例えば、第１の熱可撓性樹脂からなる基体上に、第１の熱可撓性樹脂よりも軟化点が低い第２の熱可撓性樹脂からなる接着層を有する構造などが挙げられる。なお、２層以上からなる積層構造でもよい。また、生分解性の熱可撓性樹脂を用いてもよい。
【０１１５】
本形態の図８及び図９では、一つのＩＤチップを作製する方法を述べたが、実際は、一枚の基板から複数のＩＤチップが作製される。
【０１１６】
以上の工程により可撓性を有するＩＤチップが完成する。本形態で作製されたＩＤチップは非常に微細であり且つ可撓性があるため、ＩＤチップが設置される場所に制限がなく、様々なものに利用できる。また高性能なＩＤチップを実現できる。
【０１１７】
続いて、上記とは異なる方法を用いてＩＤチップを作製する方法を示す。
【０１１８】
まず、上述した方法と同様な方法を用いて、薄膜集積回路７０２を形成する。なお、複数のＮチャネル型薄膜トランジスタ、複数のＰチャネル型薄膜トランジスタでなる素子群と、配線等として機能する複数の導電層７０３、７０４を合わせて薄膜集積回路７０２とよぶ。
【０１１９】
本形態では薄膜集積回路７０２において、後の工程で基板１００を剥離するため、基板１００の一表面に剥離層７１０を形成しておく（図１９（ａ））。なお、剥離層７１０は基板１００に接するように形成してもよいし、基板１００に接するように下地となる絶縁層を形成し、絶縁層に接するように剥離層７１０を形成してもよい。
【０１２０】
次に、図１９（ｂ）で示すように薄膜集積回路７０２を覆うように、絶縁層７２０を形成する。絶縁層７２０はスクリーン印刷法等で形成する。絶縁層７２０は後の剥離工程で保護層として機能するように設けるため、平坦化層であることが好ましい。これらの工程により、薄膜集積回路を含む層８１０が形成される。
【０１２１】
次に、少なくとも、剥離層７１０の一部が露出するように、開口部７０６を形成する（図１９（ｃ））。この工程は、処理時間が短い点から、レーザービームの照射により行うとよい。レーザービームは、絶縁層７２０の表面から照射される。開口部７０６は、少なくとも、剥離層７１０の一部が露出するように形成される。なお、レーザービームは、基板１００まで達してもよい。
【０１２２】
また、レーザーは、紫外領域である１５０〜３８０ｎｍの波長の固体レーザーを用いるとよい。好ましくは、１５０〜３８０ｎｍの波長のＮｄ：ＹＶＯ４レーザーを用いるとよい。その理由は、１５０〜３８０ｎｍの波長のＮｄ：ＹＶＯ４レーザーは、他の高波長側のレーザーに比べ、基板に光が吸収されやすく、アブレーション加工が可能であるからである。また、加工部の周辺に影響を与えず、加工性がよいからである。
【０１２３】
次に、絶縁層７０１上に、基板７２３を設ける（図１９（ｄ）参照。）。基板７２３は、絶縁層７２２と接着層７２１が積層された基板であり、熱剥離型の基板である。接着層７２１は、加熱処理により接着力が低下する層であり、例えば、加熱時に軟化する材料からなる熱可撓性接着剤を有する層、加熱により膨張するマイクロカプセルや発泡剤を混入した材料からなる層、熱硬化性樹脂に熱溶融性や熱分解性を付与した材料からなる層、水が侵入することにより界面強度が劣化する層や水により膨張する吸水性樹脂を用いた層である。
【０１２４】
次に、基板７２３を用いて、基板１００から、薄膜集積回路を含む層８１０を分離する（図２０（ａ）参照。）。基板１００から、薄膜集積回路を含む層８１０の分離は、剥離層７１０の内部又は剥離層７１０と絶縁層８０３を境界として行われる。図示する構成では、分離は剥離層７１０と絶縁層８０３の間を境界として行われた場合を示す。このように、基板７２３を用いることにより、分離の工程を容易にかつ短時間で行うことができる。
【０１２５】
次に、加熱処理を行って、基板７２３から薄膜集積回路を含む層８１０を分離する（図２０（ｂ）参照。）。なお、この加熱処理の際、ここでは図示しないが、絶縁層８０３の表面に絶縁層と接着層が積層された基板を設けても良い。このとき用いる接着層は、加熱処理により接着力が増す層であり、熱可撓性の樹脂を含む層に相当する。熱可撓性の樹脂とは、例えば、ポリエチレン、ポリスチレン、ポリプロピレン、ポリ塩化ビニル等に相当する。
【０１２６】
上述したように、基板７２３は、熱剥離型の基板であるため、加熱処理により、基板７２３と絶縁層７２０の間の接着力が低下し、基板７２３から薄膜集積回路を含む層８１０が分離される。
【０１２７】
次に、薄膜集積回路を含む層８１０の一方の面を、第１の基体８０１に接着させる。もしくは剥離層７１０を除去する前に薄膜集積回路を含む層８１０の一方の面を第１の基体８０１に接着させておいてもよい。そして、薄膜集積回路を含む層８１０が基板１００から剥離した後、薄膜集積回路を含む層８１０の他方の面を第２の基体８０２に接着させる。なお、薄膜集積回路を含む層８１０の第１の基体８０１及び第２の基体８０２への接着は、接着材等の接着機能を有する材料を介して行ってもよい。または、磁石や真空吸盤器のような装置を用いて行ってもよい。また、表面の接着層を加熱処理によって溶かすことにより行っても良い。
【０１２８】
次に、第１の基体８０１と第２の基体８０２を互いに貼り合わせて、薄膜集積回路を含む層８１０を、第１の基体８０１と第２の基体８０２により封止する（図２０（ｃ））。以上により、薄膜集積回路を含む層８１０が第１の基体８０１と第２の基体８０２により封止されたＩＤチップが完成する。なお、第１の基体８０１と第２の基体８０２を用いることによって、強度を向上させることができる。
【０１２９】
なお、剥離方法としてタングステンを含む剥離層をエッチングする方法と、レーザ光を剥離層に吸収させて剥離する方法を示したが、この剥離方法以外の方法を採用してもよい。本形態にはその他の公知の剥離方法を適用できる。例えば剥離層に物理的衝撃を与えて基板１００を剥離する方法がある。また、剥離層を設けず基板１００自体を削って基板１００を除去する方法がある。
【０１３０】
本発明により作製されるＩＤチップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１０（ａ）参照）、包装用容器類（包装紙やボトル等、図１０（ｂ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１０（ｃ）参照）、乗物類（自転車等、図１０（ｄ）参照）、身の回り品（鞄や眼鏡等、図１０（ｅ）参照）、食品類、衣類、生活用品類、電子機器等に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。図中の２０は本形態で作製されたＩＤチップである。
【０１３１】
なお、ＩＤチップは、物品の表面に貼ったり、物品に埋め込んだりして、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。紙幣、硬貨、有価証券類、無記名債券類、証書類等にＩＤチップを設けることにより、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等にＩＤチップ（無線チップ）を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類にＩＤチップを設けることにより、偽造や盗難を防止することができる。
【０１３２】
（実施の形態６）
本形態では、本発明を用いてＣＰＵ（中央演算装置：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を作製した例を示す。ここでは実施の形態５で作製した薄膜トランジスタを用いてＣＰＵを作製する。なお、また、本形態において、実施の形態１〜５と同じものについては同じ符号を用い、詳細な説明を省略する。
【０１３３】
まず、実施の形態５で形成した図１９（ａ）に示すような構造を実施の形態５で示した方法と同様に形成する。しかし、この構成に限定されず、本発明のゲート電極を用いて、図１９（ａ）以外の構成の薄膜集積回路を形成することができ、ＣＰＵを構成する各回路の特性に応じた薄膜集積回路をそれぞれ形成することができる。
【０１３４】
完成したＣＰＵに可撓性を持たせたり、さらに軽量にしたい場合は、基板１００を剥離して、新たに軽量で可撓性を有する基板に貼り合わせると良い。
【０１３５】
その方法として一つには基板１００自体を物理的に削って除去する方法、または実施の形態５で示したように基板１００と半導体膜の間に剥離層７１０をあらかじめ設けておき、剥離層を除去または軟化させることで、基板１００を剥離する方法がある。他にも剥離層に物理的衝撃を与えて基板１００を剥離したり、レーザ光を剥離層に吸収させることで基板１００を剥離したりして、基板１００を剥離する方法がある。このような方法で基板１００を剥離した後に、軽量で可撓性のある基板（図示せず）を新たに薄膜集積回路７０２に貼り合わせる。これらの方法でも、可撓性を有し、軽量なＣＰＵを形成できる。
【０１３６】
以上のように、本発明の薄膜トランジスタを用いて、ＣＰＵ等の半導体装置を作製することができる。本発明で形成する薄膜トランジスタにより形成されるＣＰＵは軽量で且つコンパクトであるため、携帯や実装するときの負担を軽減することができる。また、高速での演算が可能なＣＰＵを作製することができる。
【０１３７】
更に本実施例のＣＰＵの具体的構成についてブロック図を用いて説明する。
【０１３８】
図１１に示すＣＰＵは、基板３６００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）３６０１、演算回路用制御回路部（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）３６０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）３６０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）３６０４、タイミング制御部（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）３６０５、レジスタ（Ｒｅｇｉｓｔｅｒ）３６０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）３６０７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）３６０８、書き換え可能なＲＯＭ３６０９、ＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）３６２０とを主に有している。またＲＯＭ３６０９及びＲＯＭインターフェース３６２０は、別チップに設けても良い。これらＣＰＵを構成する様々な回路は、薄膜集積回路７０２が複数集まって構成される。
【０１３９】
勿論、図１１に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１４０】
バスインターフェース３６０８を介してＣＰＵに入力された命令は、命令解析部３６０３に入力され、デコードされた後、演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５に入力される。
【０１４１】
演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用制御回路部３６０２は、演算回路３６０１の駆動を制御するための信号を生成する。また、割り込み制御部３６０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部３６０７は、レジスタ３６０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３６０６の読み出しや書き込みを行う。
【０１４２】
またタイミング制御部３６０５は、演算回路３６０１、演算回路用制御回路部３６０２、命令解析部３６０３、割り込み制御部３６０４、レジスタ制御部３６０７の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部３６０５は、基準クロック信号ＣＬＫ１（３６２１）を元に、内部クロック信号ＣＬＫ２（３６２２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１４３】
（実施の形態７）
本実施の形態では、実施形態１〜３で説明した様々な構成の薄膜トランジスタを用いて表示装置を作製する方法について図１２を用いて説明する。本実施の形態で説明する表示装置の作製方法は画素部とその周辺に設けられる駆動回路部の薄膜トランジスタを同時に作製する方法である。なお、実施の形態１〜６と同一のものについては同じ符号を付し、詳細な説明を省略する。
【０１４４】
まず、実施の形態３の方法で本発明の薄膜トランジスタを複数形成する。続いて、保護膜として、５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さでパッシベーション膜１００１を形成する。これは酸化珪素膜、窒化珪素膜、窒化酸化珪素膜又はこれらの積層で代用してもよい。パッシベーション膜１００１を設けることにより、酸素や空気中の水分をはじめ、各種イオン性の不純物の侵入を阻止するブロッキング作用を得ることができる。
【０１４５】
次にパッシベーション膜１００１上に膜厚が１．６μｍの層間絶縁膜１００２を形成する。ここでは、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法またはスピンコート法によって塗布されたポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル、シロキサンなどの有機樹脂膜、無機層間絶縁膜（窒化珪素、酸化珪素などの珪素を含む絶縁膜）、ｌｏｗ−ｋ（低誘電率）材料などを用いることができる。層間絶縁膜１００２は、ガラス基板上に形成された薄膜トランジスタによるリッジを緩和し、平坦化する意味合いが強いため、平坦性に優れた膜が好ましい。その後さらに層間絶縁膜上にパッシベーション膜を形成してもよい。なおシロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１４６】
次に、パッシベーション膜１００１及び層間絶縁膜１００２に対してコンタクトホールを形成し、ソース及びドレイン配線１００３ａ〜１００３ｉを形成する。なお、本実施の形態ではソース及びドレイン配線を、チタン膜、第１アルミニウム膜、炭素と金属元素を含む第２アルミニウム膜の３層構造、もしくはモリブデン膜、第１アルミニウム膜、炭素と金属元素を含む第２アルミニウム膜の３層構造とする。第１のアルミニウム膜は他の金属元素が混合されたアルミニウム膜でもよい。第２のアルミニウム膜が含む金属元素としては、チタン、モリブデン、ニッケルがある。なお、ソース及びドレイン配線に上記以外の金属を用いてもよいことは勿論である。
【０１４７】
続いてドレイン配線１００３ｈに接するように画素電極１００４を形成する（図１２）。画素電極１００４は透明導電膜をエッチングして形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズ、又は酸化インジウムを用いることができる。
【０１４８】
画素電極１００４を透明導電膜とするとドレイン配線がアルミニウム膜からなる場合、その界面においてアルミ酸化物が形成される。酸化物は抵抗が高いため、画素電極とドレイン配線との間で大きな抵抗が生じてしまう。しかし、本形態では第１のアルミニウム膜と画素電極は第２のアルミニウム膜を介しているため酸化物は形成されない。なぜなら、第２のアルミニウム膜に含まれる金属元素が酸化物の形成を抑えるからである。これにより、ドレイン配線と画素電極界面における抵抗を低く保つことができる。
【０１４９】
画素電極を形成後、樹脂材料でなる隔壁１００５を形成する。隔壁１００５は１〜２μｍ厚のアクリル膜又はポリイミド膜をエッチングして画素電極１００４の一部を露出させるように形成する。なお、隔壁１００５の下層に遮蔽膜（図示しない）となる黒色からなる膜を適宜形成してもよい。
【０１５０】
次に、ＥＬ層１００６及び電極（ＭｇＡｇ電極）１００７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層１００６の膜厚は１００ｎｍ〜１μｍ、電極１００７の厚さは１８０〜３００ｎｍ（典型的には２００〜２５０ｎｍ）とすればよい。ＥＬ層は他に、インクジェット、スクリーン印刷法などによって成膜されてもよい。
【０１５１】
この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対して順次ＥＬ層及び陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層及び陰極を形成するのが好ましい。シングレット化合物に比べるとトリプレット化合物は輝度が明るいため、暗く見える赤色に対応する画素をトリプレット化合物で形成し、その他の画素をシングレット化合物で形成するとよい。なお、本発明はこれに限定されるものではなく、そのほかの画素をトリプレット化合物で形成してもよい。
【０１５２】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層及び電極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層及び電極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層及び電極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にＥＬ層及び電極を形成するまで真空を破らずに処理することが好ましい。
【０１５３】
なお、ＥＬ層１００６としては公知の材料を用いることができる。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層及び電子注入層でなる４層構造をＥＬ層とすればよい。モリブデン酸化物及びα−ＮＰＤを混合した膜をＥＬ層としてもよい。有機材料と無機材料とを組み合わせたハイブリット層をＥＬ層としてもよい。有機材料をＥＬ層に用いる場合は、低分子材料、中分子材料、高分子材料のそれぞれを使うことができる。また、本実施の形態ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料であってもよい。
【０１５４】
電極１００７まで形成された時点で発光素子１００８が完成する。その後、発光素子１００８を完全に覆うようにして保護膜１００９を設ける。保護膜１００９としては、炭素膜、窒化珪素膜、もしくは窒化酸化珪素膜を含む絶縁膜を用いることができ、これらの絶縁膜を単層又は積層させて用いることができる。
【０１５５】
さらに保護膜１００９を覆って封止材１０１０を設け、カバー材１０１１を貼り合わせる。封止材１０１０としては紫外線硬化樹脂であり、内部に吸湿効果を有する物質もしくは酸化防止効果を有する物質を用いることが好ましい。また、本実施の形態においてカバー材１０１１にはガラス基板、石英基板やプラスティック基板を用いることができる。図示はしないが、封止材１０１０とカバー材１０１１との間に偏光板を設けてもよい。偏光板を設けることでコントラストの高い表示を提供できる。
【０１５６】
こうして図１２に示すようなＰチャネル型薄膜トランジスタ１０１２、Ｎチャネル型薄膜トランジスタ１０１３、サンプリング回路用薄膜トランジスタ１０１４、スイッチング用薄膜トランジスタ１０１５及び電流制御用薄膜トランジスタ１０１６を有する構造のアクティブマトリクス型ＥＬ表示装置が完成する。本形態では、Ｐチャネル型薄膜トランジスタ１０１２、電流制御用薄膜トランジスタ１０１６、Ｎチャネル型薄膜トランジスタ１０１３、スイッチング用薄膜トランジスタ１０１５、サンプリング回路用薄膜トランジスタ１０１４を同一基板上に同時に形成できる。
【０１５７】
本形態では、画素電極を透明導電膜とし、もう一方の電極をＭｇＡｇ電極として、下方に射出するＥＬ表示装置について説明した。しかしこの構造に限定されず、画素電極を遮光性のある材料で形成し、もう一方の電極を透明導電膜で形成し、上方に射出するＥＬ表示装置としてもよい。また両方の電極を透明導電膜で形成し両面に射出するＥＬ表示装置としてもよい。
【０１５８】
図１３に表示装置の模式図を示す。基板１３００上にゲート信号線駆動回路１３０１、ソース信号線駆動回路１３０２、複数の画素１３０３を有する画素部１３０４が形成されている。ゲート信号線駆動回路１３０１及びソース信号線駆動回路１３０２はＦＰＣ（フレキシブルプリントサーキット）１３０５と接続されている。図１２のＰチャネル型薄膜トランジスタ１０１２、Ｎチャネル型薄膜トランジスタ１０１３はソース信号線駆動回路や、ゲート信号線駆動回路に用いることができる。
【０１５９】
ソース信号線駆動回路１３０２はシフトレジスタ回路、レベルシフタ回路、サンプリング回路を有している。クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）がシフトレジスタ回路に入力され、シフトレジスタ回路からビデオ信号をサンプリングするためのサンプリング信号が出力される。そしてシフトレジスタから出力されたサンプリング信号はレベルシフタ回路に入力され、信号の電位の振幅を大きくする。そして電位幅が増大されたサンプリング信号はサンプリング回路に入力される。サンプリング回路は外部から入力されるビデオ信号をサンプリング信号によってサンプリングし画素部に入力する。
【０１６０】
このように、本形態で作製された半導体装置は、高速動作及び高性能化が実現できる。また、作製工程を簡略化することができる。
【０１６１】
また、このような構造の表示装置に限らず様々な表示装置の作製においても本発明は適用することができる。
【０１６２】
（実施の形態８）
本形態では、本発明の液晶表示装置の例について説明する。実施の形態１〜７と同じものについては同じ符号を用い、詳細な説明を省略する。
【０１６３】
実施の形態３と同様の工程により、絶縁基板１００上に、Ｎチャネル型薄膜トランジスタ１２０１、１２０３、ＬＤＤ構造でないＰチャネル型薄膜トランジスタ１２０２を形成する（図１４（ａ））。ただし、Ｎチャネル型薄膜トランジスタ及びＰチャネル型薄膜トランジスタそれぞれの構成はこの構成に限定されず、実施の形態１〜３で示したいずれの構成も適用できる。なお、ＬＤＤ構造でないＰチャネル型トランジスタは、サイドウォールを形成した後には不純物イオンをドープせず、サイドウォールを形成する前にのみ不純物イオンをドープすることにより、形成することができる。
【０１６４】
次に層間絶縁膜１２００及び配線１２１０上にさらに層間絶縁膜１２０４を形成する。次いで、フォトマスクを用いてレジストマスクを形成し、層間絶縁膜１２０４の一部をドライエッチングにより除去して開孔（コンタクトホールを形成）する。このコンタクトホール形成においては、エッチングガスとして四フッ化炭素、酸素、ヘリウムをそれぞれ５０ｓｃｃｍ、５０ｓｃｃｍ、３０ｓｃｃｍの流量比で用いた。なお、コンタクトホールの底部はＮチャネル型薄膜トランジスタ１２０３に接続する配線１２１０に達している。
【０１６５】
次いで、レジストマスクを除去した後、全面に導電膜を成膜し、エッチングを行い、Ｎチャネル型薄膜トランジスタ１２０３に電気的に接続される画素電極１２０５を形成する（図１４（ｂ））。本形態では、反射型の液晶表示パネルを作製するので、画素電極１８０５をスパッタ法によりＡｇ（銀）、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の光反射性を有する金属材料を用いて形成すればよい。
【０１６６】
また、透過型の液晶表示パネルを作製する場合は、インジウム錫酸化物、酸化珪素を含むインジウム錫酸化物、酸化亜鉛、酸化スズなどの透明導電膜を用い、画素電極１２０５を形成する。
【０１６７】
以上の工程により、絶縁基板１００上に画素部の薄膜トランジスタであるＮチャネル型薄膜トランジスタ１２０３、Ｎチャネル型薄膜トランジスタ１２０１及びＰチャネル型薄膜トランジスタ１２０２からなるＣＭＯＳ回路１２０６および画素電極１２０５が形成された液晶表示装置の薄膜トランジスタ基板が完成する。
【０１６８】
次いで、図１５に示すように、画素電極１２０５を覆う配向膜１２０７ａを形成する。なお、配向膜１２０７ａは、液滴吐出法やスクリーン印刷法やオフセット印刷法を用いればよい。その後、配向膜１２０７ａの表面にラビング処理を行う。
【０１６９】
そして、対向基板１２０８には、着色層１２０９ａ、遮光層（ブラックマトリクス）１２０９ｂ、及びオーバーコート層１２１３からなるカラーフィルタを設け、さらに透明電極もしくは反射電極からなる対向電極１２１１と、その上に配向膜１２０７ｂを形成する。そして、図示しないがシール材を液滴吐出法により画素薄膜トランジスタであるＮチャネル型薄膜トランジスタ１２０３を含む画素部と重なる領域を囲むように形成する。
【０１７０】
次いで、気泡が入らないように減圧下で液晶組成物１２１２の滴下を行い、両方の基板１００及び１２０８を貼り合わせる。液晶組成物１２１２の配向モードとしては、液晶分子の配列が光の入射から射出に向かって９０°ツイスト配向したＴＮモードを用いる。そして基板のラビング方向が直交するように貼り合わせる。
【０１７１】
なお、一対の基板間隔は、球状のスペーサを散布したり、樹脂からなる柱状のスペーサを形成したり、シール材にフィラーを含ませることによって維持すればよい。上記柱状のスペーサは、アクリル、ポリイミド、ポリイミドアミド、エポキシの少なくとも１つを主成分とする有機樹脂材料、もしくは酸化珪素、窒化珪素、窒素を含む酸化珪素のいずれか一種の材料、或いはこれらの積層膜からなる無機材料であることを特徴としている。
【０１７２】
以上示したように、本形態では、寿命が長く、コンパクトな液晶表示装置を形成することができる。本形態で作製される液晶表示装置は各種電子機器の表示部として用いることができる。
【０１７３】
なお、本形態では、シングルゲート構造の薄膜トランジスタで説明したが、特にシングルゲート構造に限定されず、複数のチャネル形成領域を有するマルチゲート型薄膜トランジスタ、例えばダブルゲート型薄膜トランジスタとしてもよい。
【０１７４】
（実施の形態９）
本発明により、様々な電子機器を作製することができる。その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの例を図１６に示す。
【０１７５】
図１６（ａ）は、パーソナルコンピュータであり、本体２１０１、筐体２１０２、表示部２１０３、キーボード２１０４、外部接続ポート２１０５、ポインティングマウス２１０６等を含む。本発明によって、表示部２１０３を形成することが可能となる。本発明を用いることによって、高速動作及び高性能化することができる。
【０１７６】
図１６（ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２２０１、筐体２２０２、表示部Ａ２２０３、表示部Ｂ２２０４、記録媒体（ＤＶＤ等）読み込み部２２０５、操作キー２２０６、スピーカー部２２０７等を含む。表示部Ａ２２０３は主として画像情報を表示し、表示部Ｂ２２０４は主として文字情報を表示するが、本発明によって、これら表示部Ａ、Ｂ２２０３、２２０４を形成することが可能となる。本発明を用いると、小型化し、配線等が精密化しても、高速動作及び高性能化することができる。
【０１７７】
図１６（ｃ）は携帯電話であり、本体２３０１、音声出力部２３０２、音声入力部２３０３、表示部２３０４、操作スイッチ２３０５、アンテナ２３０６等を含む。本発明により作製される表示装置を表示部２３０４に適用することで、小型化し、配線等が精密化する携帯電話であっても、高速動作及び高性能化することができる。
【０１７８】
図１６（ｄ）はビデオカメラであり、本体２４０１、表示部２４０２、筐体２４０３、外部接続ポート２４０４、リモコン受信部２４０５、受像部２４０６、バッテリー２４０７、音声入力部２４０８、接眼部２４０９、操作キー２４１０等を含む。本発明によって、表示部２４０２を形成することができる。本発明により作製される表示装置を表示部２４０２に適用することで、小型化し、配線等が精密化するビデオカメラであっても、信頼性の高い高画質な画像を表示できる。本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
【０１７９】
特にこれらの電子機器の表示部に用いられる表示装置には画素の駆動のために薄膜トランジスタを有しており、用いられている回路により所望の薄膜トランジスタの構造が異なる。本発明を適用することにより各種回路に適した構造の薄膜トランジスタを微細化することができ、高品質の電子機器を生産することができる。
【０１８０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器を作製することが可能である。
【図面の簡単な説明】
【０１８１】
【図１】本発明の薄膜トランジスタを形成する工程を示した断面図。
【図２】本発明の薄膜トランジスタを形成する工程を示した断面図。
【図３】本発明の薄膜トランジスタを形成する工程を示した断面図。
【図４】本発明に用いたプラズマ装置断面図。
【図５】本発明の半導体装置を形成する工程を示した断面図。
【図６】本発明の半導体装置を形成する工程を示した断面図。
【図７】本発明に用いたプラズマ装置上面図。
【図８】本発明を用いた半導体装置の作製工程を示した断面図。
【図９】本発明を用いた半導体装置の作製工程を示した断面図。
【図１０】本発明を用いた半導体装置。
【図１１】本発明の半導体装置を用いたＣＰＵのブロック図。
【図１２】本発明を用いた表示装置の作製工程を示した断面図。
【図１３】本発明を用いた表示装置の上面図。
【図１４】本発明を用いた液晶表示装置を作製工程を示した断面図。
【図１５】本発明を用いた液晶表示装置の断面図。
【図１６】本発明の半導体装置を用いた電子機器。
【図１７】本発明の薄膜トランジスタを形成する工程を示した断面図。
【図１８】本発明の薄膜トランジスタを形成する工程を示した断面図。
【図１９】本発明を用いた半導体装置の作製工程を示した断面図。
【図２０】本発明を用いた半導体装置の作製工程を示した断面図。
【符号の説明】
【０１８２】
６０    導波管
６２    アンテナ
６３    誘電体板
６４    支持台
６５    ガス導入源
６６    高密度プラズマ
６７    排気口
１００    基板
１０１    下地膜
１０２    半導体膜
１０３    半導体膜
１０４    ゲート絶縁膜
１０５    導電膜
１０６    レジスト
１０７    ゲート電極
１０８    ゲート電極
１１１    チャネル形成領域
１７１    チャネル形成領域
１７５    保護膜
２０１    サイドウォール
２０２    ゲート絶縁膜
２０３    金属膜
２０６    層間絶縁膜
２０７    配線
４２０    レジストマスク
４２１    レジストマスク
４４０    シリサイド層
４５０    酸化珪素膜
４５１    窒化珪素膜
４５３    酸化珪素膜
４５４    配線
４６０    Ｎチャネル型薄膜トランジスタ
４６１    Ｐチャネル型薄膜トランジスタ
７０１    絶縁層
７０２    薄膜集積回路
７０３    導電層
７０５    開口部
７０６    開口部
７０７    絶縁層
７１０    剥離層
７２０    絶縁層
７２１    接着層
７２２    絶縁層
７２３    基板
８０１    基体
８０２    基体
８０３    絶縁層
８１０    層
９０４    薄膜集積回路
１００１    パッシベーション膜
１００２    層間絶縁膜
１００４    画素電極
１００５    隔壁
１００６    ＥＬ層
１００７    電極
１００８    発光素子
１００９    保護膜
１０１０    封止材
１０１１    カバー材
１０１２    Ｐチャネル型薄膜トランジスタ
１０１３    Ｎチャネル型薄膜トランジスタ
１０１４    サンプリング回路用薄膜トランジスタ
１０１５    スイッチング用薄膜トランジスタ
１０１６    電流制御用薄膜トランジスタ
１０３ａ    半導体膜
１０３ｂ    半導体膜
１０７ａ    ゲート電極
１０８ａ    ゲート電極
１０８ｂ    ゲート電極
１１００    ロードロック室
１１０ａ    低濃度不純物領域
１１１０    ロードロック室
１１１１    チャンバー
１１１２    チャンバー
１１１３    チャンバー
１１１５    ロードロック室
１１１ａ    チャネル形成領域
１１１ｂ    チャネル形成領域
１１２０    共通室
１１２１    ロボットアーム
１１２２    ゲート弁
１１２４    ゲート弁
１１２８    カセット
１１２９    カセット
１２００    層間絶縁膜
１２０１    Ｎチャネル型薄膜トランジスタ
１２０２    Ｐチャネル型薄膜トランジスタ
１２０３    Ｎチャネル型薄膜トランジスタ
１２０４    層間絶縁膜
１２０５    画素電極
１２０６    ＣＭＯＳ回路
１２０８    対向基板
１２１０    配線
１２１１    対向電極
１２１２    液晶組成物
１２１３    オーバーコート層
１３００    基板
１３０１    ゲート信号線駆動回路
１３０２    ソース信号線駆動回路
１３０２      ソース信号線駆動回路
１３０３    画素
１３０４    画素部
１３０５    ＦＰＣ（フレキシブルプリントサーキット）
１５０１    ゴミ
１７０ａ    不純物領域
１８０３    Ｎチャネル型薄膜トランジスタ
１８０５    画素電極
２０４ａ    シリサイド層
２０５ａ    低濃度不純物領域
２１０１    本体
２１０２    筐体
２１０３    表示部
２１０４    キーボード
２１０５    外部接続ポート
２１０６    ポインティングマウス
２２０１    本体
２２０２    筐体
２２０３    表示部Ａ
２２０４    表示部Ｂ
２２０６    操作キー
２２０７    スピーカー部
２３０１    本体
２３０２    音声出力部
２３０３    音声入力部
２３０４    表示部
２３０５    操作スイッチ
２３０６    アンテナ
２４０１    本体
２４０２    表示部
２４０３    筐体
２４０４    外部接続ポート
２４０５    リモコン受信部
２４０６    受像部
２４０７    バッテリー
２４０８    音声入力部
２４０９    接眼部
２４１０    操作キー
３０１ａ    シリサイド層
３０２ａ    高濃度不純物領域
３６００    基板
３６０１    演算回路
３６０２    演算回路用制御回路部
３６０３    命令解析部
３６０４    割り込み制御部
３６０５    タイミング制御部
３６０６    レジスタ
３６０７    レジスタ制御部
３６０８    バスインターフェース
３６０９    ＲＯＭ
３６２０    ＲＯＭインターフェース
４１０ａ    低濃度不純物領域
４１１ａ    低濃度不純物領域
４１１ｃ    低濃度不純物領域
４１２ａ    ゲート絶縁膜
４１３ａ    低濃度不純物領域
４１４ａ    高濃度不純物領域
４１５ａ    低濃度不純物領域
４１６ａ    高濃度不純物領域
４１６ｃ    高濃度不純物領域
１００３ａ    ドレイン配線
１００３ｈ    ドレイン配線
１２０７ａ    配向膜
１２０７ｂ    配向膜
１２０９ａ    着色層
１２０９ｂ    遮光層（ブラックマトリクス）
【図１】
2006332603.tif 000003
【図２】
2006332603.tif 000004
【図３】
2006332603.tif 000005
【図４】
2006332603.tif 000006
【図５】
2006332603.tif 000007
【図６】
2006332603.tif 000008
【図７】
2006332603.tif 000009
【図８】
2006332603.tif 000010
【図９】
2006332603.tif 000011
【図１０】
2006332603.tif 000012
【図１１】
2006332603.tif 000013
【図１２】
2006332603.tif 000014
【図１３】
2006332603.tif 000015
【図１４】
2006332603.tif 000016
【図１５】
2006332603.tif 000017
【図１６】
2006332603.tif 000018
【図１７】
2006332603.tif 000019
【図１８】
2006332603.tif 000020
【図１９】
2006332603.tif 000021
【図２０】
2006332603.tif 000022