(57)【要約】【課題】被試験メモリに対し効率良くピンリソースを割り当てる試験装置を提供する。【解決手段】接続先の被試験メモリへ試験データを書き込むための試験信号を被試験メモリの端子に供給する複数の試験信号供給部と、接続先の端子から読み出された試験データが期待値と一致するか否かを示す端子単位判定結果を出力する複数の端子対応判定部と、複数の端子対応判定部から出力される複数の端子単位判定結果を、被試験メモリ毎に選択する判定結果選択部と、判定結果選択部による選択結果に基づいて、被試験メモリ毎の書き込みの成否を判定するメモリ対応判定部と、書き込みが成功した被試験メモリに接続された試験信号供給部、および、書き込みが失敗した被試験メモリに接続された試験信号供給部を特定する特定部と、書き込みの成否に応じて各試験信号供給部に対して再試験を行うかどうかを指示するマスク処理部とを備える試験装置を提供する。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数の被試験メモリを試験する試験装置であって、
それぞれがいずれかの前記被試験メモリのいずれかの端子に接続され、接続先の前記被試験メモリへ試験データを書き込むための試験信号を当該端子に供給する複数の試験信号供給部と、
それぞれがいずれかの前記被試験メモリのいずれかの端子に接続され、接続先の前記端子から読み出された試験データが期待値と一致するか否かを示す端子単位判定結果を出力する複数の端子対応判定部と、
それぞれの前記端子対応判定部を、接続先の前記被試験メモリに対応付ける判定側接続情報を記憶する判定側接続情報記憶部と、
前記複数の端子対応判定部から収集した複数の前記端子単位判定結果および前記判定側接続情報に基づいて、それぞれの前記被試験メモリに対する書き込みの成否を判定し、書き込みが失敗した前記被試験メモリを前記複数の試験信号供給部により再度試験させる判定結果処理部と
を備える試験装置。
【請求項２】
それぞれの前記被試験メモリを、当該被試験メモリに接続される前記試験信号供給部に対応付ける供給側接続情報を記憶する供給側接続情報記憶部を更に備え、
前記判定結果交換部は、
前記判定側接続情報に基づいて、前記複数の端子対応判定部から出力される複数の前記端子単位判定結果を、前記被試験メモリ毎に選択する判定結果選択部と、
前記判定結果選択部による選択結果に基づいて、前記被試験メモリ毎の書き込みの成否を判定するメモリ対応判定部と、
前記供給側接続情報に基づいて、書き込みが成功した前記被試験メモリに接続されている前記試験信号供給部、および、書き込みが失敗した前記被試験メモリに接続されている前記試験信号供給部を特定する特定部と、
書き込みが成功した前記被試験メモリに接続されている前記試験信号供給部に対して前記被試験メモリへ試験データを再度書き込むための試験信号の供給を禁止した状態で、書き込みが失敗した前記被試験メモリに接続されている前記試験信号供給部に対して前記被試験メモリへ試験データを再度書き込むための試験信号を供給するように指示するマスク処理部と
を有する試験装置。
【請求項３】
前記判定側接続情報記憶部は、それぞれの前記端子対応判定部を、接続先の前記被試験メモリの接続先の前記端子に対応付ける前記判定側接続情報を記憶し、
前記判定結果選択部は、前記判定側接続情報に基づいて、前記複数の端子対応判定部から出力される複数の前記端子単位判定結果を、複数の前記被試験メモリの複数の前記端子に対応する順序に並べ替え、
前記メモリ対応判定部は、それぞれの前記被試験メモリについて、並べ替えられた前記端子単位判定結果に基づいて、当該被試験メモリに対する書き込みの成否を判定する
請求項２に記載の試験装置。
【請求項４】
前記供給側接続情報記憶部は、それぞれの前記被試験メモリのそれぞれの前記端子を、当該端子に接続される前記試験信号供給部に対応付ける前記供給側接続情報を記憶し、
前記メモリ対応判定部は、それぞれの前記被試験メモリについて、並べ替えられた前記端子単位判定結果のいずれかが不一致を示す場合に、当該被試験メモリについての全ての前記端子単位判定結果を不一致の判定結果に変換することにより、複数の前記端子単位判定結果を、前記複数の端子に対応する複数の書込成否情報に変換し、
前記特定部は、前記供給側接続情報に基づいて、前記複数の端子に対応する前記複数の書込成否情報を、複数の前記試験信号供給部に対応する順序に並べ替えることにより、複数の前記試験信号供給部に対応させる
請求項３に記載の試験装置。
【請求項５】
前記複数の被試験メモリを２以上の前記被試験メモリに分割したグループ毎に、２以上の前記試験信号供給部、２以上の前記端子対応判定部、前記供給側接続情報記憶部、前記判定側接続情報記憶部、前記判定結果選択部、前記メモリ対応判定部、前記特定部、および前記マスク処理部を備え、
前記複数の被試験メモリのそれぞれを、当該被試験メモリが属する前記グループに対応付けられた２以上の前記試験信号供給部および２以上の前記端子対応判定部に接続するデバイスインターフェイス部を更に備える請求項４に記載の試験装置。
【請求項６】
それぞれの前記試験信号供給部に対応して、
当該試験信号供給部に接続された前記被試験メモリを識別するメモリ識別情報と、当該被試験メモリの接続先の前記端子を識別する端子識別情報とを記憶する接続先レジスタと、
当該試験装置の制御装置が前記複数の試験信号供給部に対してブロードキャストしたコマンドを受信した場合に、当該コマンドにより指定されたメモリ識別情報および端子識別情報が、前記接続先レジスタに記憶された前記メモリ識別情報および前記端子識別情報と一致したことを条件として、当該コマンドを実行するコマンド実行部と
を備える
請求項４に記載の試験装置。
【請求項７】
前記マスク処理部は、
書き込みが成功した前記被試験メモリに接続されている前記試験信号供給部に対して、当該被試験メモリへ試験データを再度書き込むための試験信号の供給を禁止すると共に、当該被試験メモリに接続されている前記端子対応判定部に対して、接続先の前記端子から読み出されるデータと期待値との一致判定を禁止し、
書き込みが失敗した前記被試験メモリに接続されている前記試験信号供給部に対して、当該被試験メモリへ試験データを再度書き込むための試験信号を供給するように指示すると共に、当該被試験メモリに接続されている前記端子対応判定部に対して、接続先の前記端子から読み出されるデータと期待値との一致判定を行うように指示する
請求項２に記載の試験装置。
【請求項８】
前記複数の試験信号供給部および前記複数の端子対応判定部は、２以上の前記試験信号供給部および２以上の前記端子対応判定部をそれぞれ有する複数の試験モジュールに分割して実装されており、
前記被試験デバイスをそれぞれ搭載する複数のソケットと、複数の第１コネクタとの間を基板上の配線により電気的に接続するソケットボードと、
前記ソケットボードを搭載し、前記複数の第１コネクタが接続される複数の第２コネクタと、前記複数の試験モジュールとの間をケーブルにより電気的に接続するマザーボード部と
を更に備える請求項１に記載の試験装置。
【請求項９】
前記マザーボード部は、端子配列が異なる複数種類の前記被試験デバイスの試験に共通して用いられ、
前記ソケットボードは、前記被試験デバイスの種類に応じて交換され、
前記ソケットボードが交換された場合に、それぞれの前記端子対応判定部を当該ソケットボードおよび前記マザーボード部により当該端子対応判定部が接続される前記被試験メモリに対応付ける前記判定側接続情報を前記判定側接続情報記憶部に書き込む制御装置を更に備える
請求項８に記載の試験装置。
【請求項１０】
前記制御装置は、異なる前記試験モジュールが有する２以上の前記端子対応判定部を、交換された前記ソケットボードおよび前記マザーボード部により当該２以上の端子対応判定部が接続される同一の前記被試験メモリに対応付ける前記判定側接続情報を前記判定側接続情報記憶部に書き込む請求項９に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置に関する。特に本発明は、複数の被試験デバイスを効率よく接続して試験する試験装置に関する。
【背景技術】
【０００２】
半導体メモリ試験装置は、被試験デバイス（ＤＵＴ：Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）となる半導体メモリを複数接続し、これらの複数の半導体メモリを並行して試験する。このような試験装置は、被試験デバイスの各端子に対応して、当該端子との間で信号を入出力するピンリソースを有する。
【０００３】
例えばＮＯＲ型フラッシュメモリの場合、アドレス入力端子、制御入力端子、データ入出力端子、状態出力端子を有する。一例として、１６Ｍ×１６ビット構成のＮＯＲ型フラッシュメモリの場合、アドレス入力端子を２４本、制御入力端子を７本、データ入出力端子を１６本、状態出力端子を１本有する。従来の試験装置においては、信号を出力するドライバピンリソースと、信号を入出力するＩＯコモンピンリソースとを所定の数ずつ搭載し、アドレス入力端子および制御入力端子に対しドライバピンリソースを、データ入出力端子および状態出力端子にＩＯコモンピンリソースを割り付けていた。
【０００４】
また、複数のフラッシュメモリを試験する場合、試験装置は、一部のフラッシュメモリに対する書き込みが失敗すると、書き込みが失敗したフラッシュメモリに対して再度書き込みを行い、書き込みが成功したか否かを判定する必要がある。ここで、フラッシュメモリには書き込み回数に制限があるので、試験装置は、書き込みが成功したフラッシュメモリへの再書き込みをマスクする（特許文献１参照。）。このように、試験装置は、複数の被試験デバイスを試験する場合において、全体のピンリソースを被試験デバイス毎に区別して制御可能とする必要がある。
【０００５】
そこで、従来の試験装置においては、全体のピンリソースを予め定められた数種類の分割パターンにより各被試験デバイスに割り当て可能としていた。例えば、３８４個のピンリソースを用いる場合に、以下のような分割パターンが選択可能であった。
（１）４個の被試験デバイスの同時試験
１から９６番目のピンリソースを被試験デバイス１に、９７から１９２番目を被試験デバイス２に、１９３から２８８番目を被試験デバイス３に、２８９から３８４番目を被試験デバイス４に割り当てる。
（２）８個の被試験デバイスの同時試験
１から４８番目のピンリソースを被試験デバイス１に、４９から９６番目を被試験デバイス２に、…、３３７から３８４番目を被試験デバイス８に割り当てる。
（３）１６個の被試験デバイスの同時試験
１から２４番目のピンリソースを被試験デバイス１に、２５から４８番目のピンリソースを被試験デバイス２に、…、３６１から３８４番目のピンリソースを被試験デバイス１６に割り当てる。
【特許文献１】特開平７−１３０２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、携帯電話、デジタルＡＶ機器、またはＩＣカード等の高機能化に伴い、半導体デバイスの高集積化が進んでいる。そして、複数の半導体メモリおよびロジックを単一パッケージに搭載したＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）が普及してきている。このような半導体デバイスは、アプリケーションに応じて端子の数が異なり、ドライバピンリソースに接続すべき入力端子の数およびＩＯコモンピンリソースに接続すべき入出力端子の数の比率も異なる。
【０００７】
また、ＮＡＮＤ型フラッシュメモリは、データ入出力端子を用いてアドレスを入力するものが一般的である。一例として、２５６Ｍ×１６ビットのＮＡＮＤ型フラッシュメモリの場合、制御入力端子を６本、データ入出力端子を１６本、状態出力端子を１本有する。したがって、ＮＡＮＤ型フラッシュメモリを試験する場合、必要となるドライバピンリソースおよびＩＯコモンピンリソースの数の比率がＮＯＲ型フラッシュメモリとは異なってしまう。
【０００８】
これに対し、従来の試験装置においては、予め定められた分割パターンによるピンリソースの分割しかできず、分割されたピンリソースの組に含まれるドライバピンリソースの数およびＩＯコモンピンリソースの数も予め定められている。したがって、被試験デバイスによっては効率良くピンリソースを割り当てることができず、多くのピンリソースが余ってしまう可能性がある。
【０００９】
例えば、上記の例において被試験デバイスが５０ピンである場合、各被試験デバイス当たり４８ピンしか割り当てられない８分割を用いることができず、４分割を用いることとなる。この場合、被試験デバイス当たり９６ピンが割り当てられるので、４６ピン分が余ってしまう。
【００１０】
また例えば、分割されたピンリソースの組に含まれるＩＯコモンピンリソースの数が不足する場合、ドライバピンリソースの数が十分であっても同時試験可能な被試験デバイスの数を減らさなければならない。
【００１１】
そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【００１２】
本発明の第１の形態によると、複数の被試験メモリを試験する試験装置であって、それぞれがいずれかの前記被試験メモリのいずれかの端子に接続され、接続先の前記被試験メモリへ試験データを書き込むための試験信号を当該端子に供給する複数の試験信号供給部と、それぞれがいずれかの前記被試験メモリのいずれかの端子に接続され、接続先の前記端子から読み出された試験データが期待値と一致するか否かを示す端子単位判定結果を出力する複数の端子対応判定部と、それぞれの前記端子対応判定部を、接続先の前記被試験メモリに対応付ける判定側接続情報を記憶する判定側接続情報記憶部と、前記複数の端子対応判定部から収集した複数の前記端子単位判定結果および前記判定側接続情報に基づいて、それぞれの前記被試験メモリに対する書き込みの成否を判定し、書き込みが失敗した前記被試験メモリを前記複数の試験信号供給部により再度試験させる判定結果処理部とを備える試験装置を提供する。
【００１３】
それぞれの前記被試験メモリを、当該被試験メモリに接続される前記試験信号供給部に対応付ける供給側接続情報を記憶する供給側接続情報記憶部を更に備え、前記判定結果交換部は、前記判定側接続情報に基づいて、前記複数の端子対応判定部から出力される複数の前記端子単位判定結果を、前記被試験メモリ毎に選択する判定結果選択部と、前記判定結果選択部による選択結果に基づいて、前記被試験メモリ毎の書き込みの成否を判定するメモリ対応判定部と、前記供給側接続情報に基づいて、書き込みが成功した前記被試験メモリに接続されている前記試験信号供給部、および、書き込みが失敗した前記被試験メモリに接続されている前記試験信号供給部を特定する特定部と、書き込みが成功した前記被試験メモリに接続されている前記試験信号供給部に対して前記被試験メモリへ試験データを再度書き込むための試験信号の供給を禁止した状態で、書き込みが失敗した前記被試験メモリに接続されている前記試験信号供給部に対して前記被試験メモリへ試験データを再度書き込むための試験信号を供給するように指示するマスク処理部とを有してもよい。
【００１４】
前記判定側接続情報記憶部は、それぞれの前記端子対応判定部を、接続先の前記被試験メモリの接続先の前記端子に対応付ける前記判定側接続情報を記憶し、前記判定結果選択部は、前記判定側接続情報に基づいて、前記複数の端子対応判定部から出力される複数の前記端子単位判定結果を、複数の前記被試験メモリの複数の前記端子に対応する順序に並べ替え、前記メモリ対応判定部は、それぞれの前記被試験メモリについて、並べ替えられた前記端子単位判定結果に基づいて、当該被試験メモリに対する書き込みの成否を判定してもよい。
【００１５】
前記供給側接続情報記憶部は、それぞれの前記被試験メモリのそれぞれの前記端子を、当該端子に接続される前記試験信号供給部に対応付ける前記供給側接続情報を記憶し、前記メモリ対応判定部は、それぞれの前記被試験メモリについて、並べ替えられた前記端子単位判定結果のいずれかが不一致を示す場合に、当該被試験メモリについての全ての前記端子単位判定結果を不一致の判定結果に変換することにより、複数の前記端子単位判定結果を、前記複数の端子に対応する複数の書込成否情報に変換し、前記特定部は、前記供給側接続情報に基づいて、前記複数の端子に対応する前記複数の書込成否情報を、複数の前記試験信号供給部に対応する順序に並べ替えることにより、複数の前記試験信号供給部に対応させてもよい。
【００１６】
前記複数の被試験メモリを２以上の前記被試験メモリに分割したグループ毎に、２以上の前記試験信号供給部、２以上の前記端子対応判定部、前記供給側接続情報記憶部、前記判定側接続情報記憶部、前記判定結果選択部、前記メモリ対応判定部、前記特定部、および前記マスク処理部を備え、前記複数の被試験メモリのそれぞれを、当該被試験メモリが属する前記グループに対応付けられた２以上の前記試験信号供給部および２以上の前記端子対応判定部に接続するデバイスインターフェイス部を更に備えてもよい。
【００１７】
それぞれの前記試験信号供給部に対応して、当該試験信号供給部に接続された前記被試験メモリを識別するメモリ識別情報と、当該被試験メモリの接続先の前記端子を識別する端子識別情報とを記憶する接続先レジスタと、当該試験装置の制御装置が前記複数の試験信号供給部に対してブロードキャストしたコマンドを受信した場合に、当該コマンドにより指定されたメモリ識別情報および端子識別情報が、前記接続先レジスタに記憶された前記メモリ識別情報および前記端子識別情報と一致したことを条件として、当該コマンドを実行するコマンド実行部とを備えてもよい。
【００１８】
前記マスク処理部は、書き込みが成功した前記被試験メモリに接続されている前記試験信号供給部に対して、当該被試験メモリへ試験データを再度書き込むための試験信号の供給を禁止すると共に、当該被試験メモリに接続されている前記端子対応判定部に対して、接続先の前記端子から読み出されるデータと期待値との一致判定を禁止し、書き込みが失敗した前記被試験メモリに接続されている前記試験信号供給部に対して、当該被試験メモリへ試験データを再度書き込むための試験信号を供給するように指示すると共に、当該被試験メモリに接続されている前記端子対応判定部に対して、接続先の前記端子から読み出されるデータと期待値との一致判定を行うように指示してもよい。
【００１９】
前記複数の試験信号供給部および前記複数の端子対応判定部は、２以上の前記試験信号供給部および２以上の前記端子対応判定部をそれぞれ有する複数の試験モジュールに分割して実装されており、前記被試験デバイスをそれぞれ搭載する複数のソケットと、複数の第１コネクタとの間を基板上の配線により電気的に接続するソケットボードと、前記ソケットボードを搭載し、前記複数の第１コネクタが接続される複数の第２コネクタと、前記複数の試験モジュールとの間をケーブルにより電気的に接続するマザーボード部とを更に備えてもよい。
【００２０】
前記マザーボード部は、端子配列が異なる複数種類の前記被試験デバイスの試験に共通して用いられ、前記ソケットボードは、前記被試験デバイスの種類に応じて交換され、前記ソケットボードが交換された場合に、それぞれの前記端子対応判定部を当該ソケットボードおよび前記マザーボード部により当該端子対応判定部が接続される前記被試験メモリに対応付ける前記判定側接続情報を前記判定側接続情報記憶部に書き込む制御装置を更に備えてもよい。
【００２１】
前記制御装置は、異なる前記試験モジュールが有する２以上の前記端子対応判定部を、交換された前記ソケットボードおよび前記マザーボード部により当該２以上の端子対応判定部が接続される同一の前記被試験メモリに対応付ける前記判定側接続情報を前記判定側接続情報記憶部に書き込んでもよい。
【００２２】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００２３】
本発明によれば、被試験デバイスに対し効率良くピンリソースを割り当てることができる。
【発明を実施するための最良の形態】
【００２４】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２５】
図１は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、複数のＤＵＴ１００を並行して試験する。一例としてＤＵＴ１００は、フラッシュメモリまたはメモリ内蔵のＭＣＰデバイス等の被試験メモリである。本実施形態に係る試験装置１０は、複数の試験モジュール１２０および複数のＤＵＴ１００の間の接続により自由度を持たせることで、効率良くピンリソースを割り当てる。
【００２６】
試験装置１０は、制御装置１１０と、１または複数の試験モジュール１２０と、デバイスインターフェイス部１３０と、判定結果交換部１４０とを備える。制御装置１１０は、試験モジュール１２０および判定結果交換部１４０を制御して、複数のＤＵＴ１００の試験を行わせる。試験モジュール１２０は、複数のピンリソースを有する。試験モジュール１２０は、ピンリソース毎に、接続先のＤＵＴ１００に対して試験信号を供給し、試験信号に応じて当該ＤＵＴ１００が出力する出力信号に基づいてＤＵＴ１００の良否を判定する。本実施形態に係る試験モジュール１２０は、ＤＵＴ１００との間の接続関係に高い自由度を持たせている。より具体的には、各試験モジュール１２０は、２以上のＤＵＴ１００に接続されてもよく、２以上の試験モジュール１２０が同一のＤＵＴ１００に接続されてもよい。
【００２７】
デバイスインターフェイス部１３０は、複数の試験モジュール１２０と、複数のＤＵＴ１００とを接続する。本実施形態に係る試験装置１０においては、試験モジュール１２０およびＤＵＴ１００の間の接続関係の自由度が高いので、デバイスインターフェイス部１３０は、ＤＵＴ１００の端子に対し、最適な位置にある試験モジュール１２０の端子を接続するように構成されてよい。
【００２８】
判定結果交換部１４０は、複数の試験モジュール１２０に接続され、各試験モジュール１２０内のピンリソース毎に判定された判定結果を収集する。そして、判定結果交換部１４０は、収集した判定結果に基づいてＤＵＴ１００毎の良否を判定し、再試験を行うか否かをＤＵＴ１００毎に設定する。
【００２９】
図２は、本実施形態に係る試験モジュール１２０の構成を示す。試験モジュール１２０は、タイミング発生器２００と、パターン発生器２１０と、複数のピンリソース２２０とを有する。タイミング発生器２００は、パターン発生器２１０からの指示に応じて、試験装置１０の動作の基準となる基準クロックから試験プログラムの各実行サイクルを示す周期クロックを発生し、パターン発生器２１０へ供給する。また、タイミング発生器２００は、試験周期毎に、試験パターンに基づく試験信号をＤＵＴ１００に供給するタイミングを生成する。
【００３０】
パターン発生器２１０は、試験装置１０の利用者により指定された試験プログラムのシーケンスを実行し、周期クロックにより指定される試験周期毎にＤＵＴ１００に供給する試験パターンを生成する。また、パターン発生器２１０は、ＤＵＴ１００から出力される出力信号の期待値パターンを生成し、各ピンリソース２２０へ供給する。パターン発生器２１０は、予め設定されたアルゴリズムに基づいて、ＤＵＴ１００に供給するアドレスおよびデータを含む試験パターンを生成するＡＬＰＧ（Ａｌｇｏｒｉｔｈｍｉｃ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）を含んでよい。
【００３１】
複数のピンリソース２２０は、それぞれがいずれかのＤＵＴ１００のいずれかの端子に接続され、接続先の端子に対して試験信号を供給し、及び／又は、接続先の端子から出力された出力信号を入力して期待値と比較する。ピンリソース２２０は、ＰＤＳ２３０と、試験信号供給部２４０と、端子対応判定部２５０と、接続先レジスタ２６０と、コマンド実行部２７０とを含む。このような構成により、試験装置１０が有する全ての試験信号供給部２４０および全ての端子対応判定部２５０は、２以上の試験信号供給部２４０および２以上の端子対応判定部２５０をそれぞれ有する複数の試験モジュール１２０に分割して実装される。
【００３２】
ＰＤＳ２３０（Ｐａｔｔｅｒｎ  Ｄａｔａ  Ｓｅｌｅｃｔｏｒ）は、パターン発生器２１０により生成された試験パターン及び／又は期待値パターンの中から、当該ＰＤＳ２３０を含むピンリソース２２０の接続先の端子に対応するコマンドビット、アドレスビット、またはデータビットを選択する。試験信号供給部２４０は、パターン発生器２１０から試験パターンを受け取って、タイミング発生器２００から受け取ったタイミングに基づく試験信号波形に成形する。そして、試験信号供給部２４０は、接続先のＤＵＴ１００の端子に試験信号を供給する。より具体的には、ＤＵＴ１００のメモリ機能を試験する場合、複数の試験信号供給部２４０は、次に示すように試験信号を供給する。
【００３３】
まず、複数の試験信号供給部２４０のそれぞれは、接続先のＤＵＴ１００へ試験データを書き込むための試験信号を、当該ＤＵＴ１００の接続先の端子に供給する。すなわち、ＤＵＴ１００のアドレス入力端子に接続された試験信号供給部２４０は、試験データを書き込むべく、試験データの書込アドレスのうちＰＤＳ２３０により選択されたアドレスビットを試験信号としてＤＵＴ１００へ出力する。また、ＤＵＴ１００のデータ入出力端子に接続された試験信号供給部２４０は、試験データを書き込むべく、試験データのうちＰＤＳ２３０により選択されたデータビットを試験信号としてＤＵＴ１００へ出力する。ここで、ＤＵＴ１００がデータ入出力端子からアドレスを入力する仕様である場合、試験信号供給部２４０は、試験データを書き込むべく、アドレスサイクルにおいて書込アドレスのうちＰＤＳ２３０により選択されたアドレスビットを試験信号としてＤＵＴ１００へ出力してよい。また、ＤＵＴ１００の制御入力端子に接続された試験信号供給部２４０は、試験データを書き込むべく、試験データを書き込むコマンドのうちＰＤＳ２３０により選択されたコマンドビットを試験信号としてＤＵＴ１００へ出力する。
【００３４】
次に、複数の試験信号供給部２４０のそれぞれは、上記により書き込んだ試験データを接続先のＤＵＴ１００から読み出すための試験信号を、当該ＤＵＴ１００の接続先の端子に供給する。すなわち、ＤＵＴ１００のアドレス入力端子に接続された試験信号供給部２４０は、試験データを読み出すべく、試験データの読出アドレスのうちＰＤＳ２３０により選択されたアドレスビットを試験信号としてＤＵＴ１００へ出力する。また、ＤＵＴ１００の制御入力端子に接続された試験信号供給部２４０は、試験データを読み出すべく、試験データを読み出すコマンドのうちＰＤＳ２３０により選択されたコマンドビットを試験信号としてＤＵＴ１００へ出力する。
【００３５】
端子対応判定部２５０は、ＤＵＴ１００の接続先の端子から出力される出力信号と、パターン発生器２１０からＰＤＳ２３０を介して受け取った期待値とが一致するか否かを判定する。すなわち、当該端子がデータ入出力端子である場合、端子対応判定部２５０は、当該端子から読み出された試験データが期待値と一致するか否かを判定し、当該端子についての判定結果を示す端子単位判定結果を判定結果交換部１４０に対して出力する。一例として、端子対応判定部２５０は、試験データが期待値と一致した場合に、試験をパスしたことを示す論理値Ｌの端子単位判定結果を出力し、試験データが期待値と一致しなかった場合に、試験にフェイルしたことを示す論理値Ｈの端子単位判定結果を出力する。
【００３６】
接続先レジスタ２６０は、ピンリソース２２０内の試験信号供給部２４０および端子対応判定部２５０に対応して設けられ、ピンリソース２２０内の試験信号供給部２４０および端子対応判定部２５０に接続されたＤＵＴ１００を識別するメモリ識別情報と、当該ＤＵＴ１００の接続先の端子を識別する端子識別情報とを記憶する。一例として、本実施形態に係る試験装置１０は、試験対象の複数のＤＵＴ１００を、１番、２番、…、Ｘ番等のシーケンシャルに割り当てた番号により識別する。そして、接続先レジスタ２６０は、当該接続先レジスタ２６０を有するピンリソース２２０の接続先のＤＵＴ１００を識別する番号を記憶する。また、本実施形態に係る試験装置１０は、それぞれのＤＵＴ１００について、当該ＤＵＴ１００が有する複数の端子を、１番、２番、…、Ｙ番等のシーケンシャルに割り当てた番号により識別する。そして、接続先レジスタ２６０は、当該接続先レジスタ２６０を有するピンリソース２２０の接続先の端子を識別する番号を記憶する。
【００３７】
コマンド実行部２７０は、ピンリソース２２０内のＰＤＳ２３０、試験信号供給部２４０および端子対応判定部２５０に対応して設けられ、当該ピンリソース２２０に対するコマンドを制御装置１１０から受信した場合に、当該コマンドを実行する。一例として制御装置１１０は、いずれかのピンリソース２２０内のレジスタに対する書込コマンドおよび読出コマンド等を、複数の試験信号供給部２４０に対してブロードキャストにより送信する。各コマンド実行部２７０は、制御装置１１０がブロードキャストしたコマンドを受信した場合に、当該コマンドにより指定されたメモリ識別情報および端子識別情報が、接続先レジスタ２６０に記憶されたメモリ識別情報および端子識別情報と一致したことを条件として、当該コマンドを実行する。これにより、それぞれのピンリソース２２０がいずれのＤＵＴ１００のいずれの端子に接続された場合においても、接続先レジスタ２６０に当該ＤＵＴ１００および当該端子の識別情報を予め格納しておくことで、ブロードキャストにより適切にコマンドを発行することができる。
【００３８】
図３は、本実施形態に係るデバイスインターフェイス部１３０の構成を示す。デバイスインターフェイス部１３０は、ＤＳＡ部３１０（Ｄｅｖｉｃｅ  Ｓｕｂｓｔｉｔｕｔｉｏｎ  Ａｄａｐｔｅｒ）と、ＭＢ部３２０（ＭｏｔｈｅｒＢｏａｒｄ）とを有し、複数の試験モジュール１２０が内蔵されるテストヘッド３００の上に載置される。
【００３９】
ＤＳＡ部３１０は、ＤＵＴ１００の品種に対応して製造される品種交換部であり、複数のソケット３４０と、ソケットボード３３０とを有する。ソケット３４０は、ＤＵＴ１００を搭載し、ＤＵＴ１００の各端子をソケットボード３３０上の配線に電気的に接続する。ソケットボード３３０は、複数のソケット３４０の各端子と、ＤＳＡ部３１０をＭＢ部３２０に接続する複数のコネクタ（第１コネクタ）との間を基板上の配線により電気的に接続するべく設けられる。これによりソケットボード３３０は、各ソケット３４０の各端子からの配線を、テストヘッド３００に接続するのに好適な位置の第１コネクタへと導く。ここで、各ソケット３４０と各第１コネクタとは、１対１に対応していなくても良い。
【００４０】
ＭＢ部３２０は、ＤＳＡ部３１０を搭載し、複数の第２コネクタによりＤＳＡ部３１０の複数の第１コネクタに接続される。そして、ＭＢ部３２０は、複数の第２コネクタと、複数の試験モジュール１２０との間を、同軸ケーブル等のケーブルにより電気的に接続する。これによりＭＢ部３２０は、ＤＳＡ部３１０と複数の試験モジュール１２０との間を電気的に接続する。
【００４１】
本実施形態に係る試験装置１０においては、ＤＵＴ１００の品種に応じた配線は可能な限りＤＳＡ部３１０内で行われ、ＭＢ部３２０は可能な限り複数の品種で共用される。すなわち、ＭＢ部３２０は、端子配列が異なる複数種類のＤＵＴ１００の試験に共通して用いられる。一方、ソケットボード３３０を含むＤＳＡ部３１０は、ＤＵＴ１００の種類毎に製造され、ＤＵＴ１００の種類に応じて交換される。
【００４２】
従来の試験装置１０においては、それぞれの試験モジュール１２０に接続されるべきＤＵＴ１００の端子がほぼ固定的に定められている。このため、ＤＳＡ部３１０のみでは適切な配線の引き回しをすることができず、品種に応じてＭＢ部３２０を交換する必要が生じていた。これに対し、本実施形態に係る試験装置１０によれば、各ＤＵＴ１００の端子をいずれの試験モジュール１２０内のピンリソース２２０に接続するかを高い自由度で決めることができるので、ＤＳＡ部３１０に応じた適切な位置のピンリソース２２０を選択することができる。したがって、本実施形態に係る試験装置１０によれば、より多くの品種でＭＢ部３２０を共用することができる。
【００４３】
また、従来の試験装置１０においては、それぞれの試験モジュール１２０は、ドライバピンリソースと、ＩＯコモンピンリソースとを予め定めた数ずつ有していた。このため、入力端子および（入）出力端子の数の比率によっては一方のピンリソースが余剰となり、効率良くピンリソースを割り当てることができなかった。これに対し、本実施形態においては、それぞれの試験モジュール１２０は、ドライバピンリソースの数を減らす代わりにＩＯコモンピンリソースを増やした構成をとる。一例として試験モジュール１２０は、ドライバピンリソースを有さず全てのピンリソース２２０がＩＯコモンピンリソースであって良い。これにより、本実施形態に係る試験装置１０においては、それぞれの試験モジュール１２０のピンリソース２２０を余剰とすることなく有効活用し、より多くのＤＵＴ１００を試験することができる。
【００４４】
図４は、本実施形態に係る判定結果交換部１４０の構成を示す。判定結果交換部１４０は、判定側接続情報記憶部４００と、供給側接続情報記憶部４１０と、判定結果選択部４２０と、メモリ対応判定部４３０と、特定部４４０と、マスク処理部４５０とを有する。判定側接続情報記憶部４００は、複数のピンリソース２２０のそれぞれについて、当該ピンリソース２２０内の端子対応判定部２５０の接続先を示す判定側接続情報を記憶する。本実施形態において、判定側接続情報記憶部４００は、当該判定側接続情報として、それぞれの端子対応判定部２５０を、接続先のＤＵＴ１００に対応付ける情報を記憶する。また、判定側接続情報記憶部４００は、当該判定側接続情報として、それぞれの端子対応判定部２５０を、当該ＤＵＴ１００の接続先の端子に対応付ける情報を更に記憶してよい。
制御装置１１０は、試験対象のＤＵＴ１００の種類を変更するべくソケットボード３３０を有するＤＳＡ部３１０が交換された場合に、交換後に用いる判定側接続情報を判定側接続情報記憶部４００に書き込む。この判定側接続情報は、それぞれの端子対応判定部２５０を、交換後のＤＳＡ部３１０および交換されないＭＢ部３２０により当該端子対応判定部２５０が接続されるＤＵＴ１００に対応付ける値をとる。ここで、当該判定側接続情報は、異なる試験モジュール１２０が有する２以上の端子対応判定部２５０を、交換されたＤＳＡ部３１０およびＭＢ部３２０により当該２以上の端子対応判定部２５０が接続される同一のＤＵＴ１００に対応付けてよい。
【００４５】
供給側接続情報記憶部４１０は、複数のＤＵＴ１００のそれぞれについて、当該ＤＵＴ１００に接続された試験信号供給部２４０を示す供給側接続情報を記憶する。本実施形態において、供給側接続情報記憶部４１０は、当該供給側接続情報として、それぞれのＤＵＴ１００を、当該ＤＵＴ１００に接続される試験信号供給部２４０に対応付ける情報を記憶する。ここで、供給側接続情報記憶部４１０は、当該供給側接続情報として、それぞれのＤＵＴ１００のそれぞれの端子を、当該端子に接続される試験信号供給部２４０に対応付ける情報を記憶してよい。
制御装置１１０は、試験対象のＤＵＴ１００の種類を変更するべくソケットボード３３０を有するＤＳＡ部３１０が交換された場合に、交換後に用いる供給側接続情報を供給側接続情報記憶部４１０に書き込む。この供給側接続情報は、それぞれの試験信号供給部２４０を、交換後のＤＳＡ部３１０および交換されないＭＢ部３２０により当該試験信号供給部２４０が接続されるＤＵＴ１００に対応付ける値をとる。ここで、当該供給側接続情報は、異なる試験モジュール１２０が有する２以上の試験信号供給部２４０を、交換されたＤＳＡ部３１０およびＭＢ部３２０により当該２以上の試験信号供給部２４０が接続される同一のＤＵＴ１００に対応付けてよい。
【００４６】
判定結果選択部４２０、メモリ対応判定部４３０、特定部４４０、およびマスク処理部４５０は、判定結果処理部として機能する。当該判定結果処理部は、複数の端子対応判定部２５０から収集した複数の端子単位判定結果および判定側接続情報に基づいて、それぞれのＤＵＴ１００に対する書き込みの成否を判定する。そして、書き込みが失敗したＤＵＴ１００を、複数の試験信号供給部２４０により再度試験させる。
【００４７】
判定結果選択部４２０は、書込試験の結果複数の端子対応判定部２５０から出力される複数の端子単位判定結果を入力する。ここで、判定結果選択部４２０が入力する複数の端子単位判定結果は、試験信号供給部２４０の並び順に配列されている。そして、判定結果選択部４２０は、判定側接続情報に基づいて、複数の端子対応判定部２５０から出力される複数の端子単位判定結果を、ＤＵＴ１００毎に選択する。より具体的には、判定結果選択部４２０は、判定側接続情報に基づいて、複数の端子対応判定部２５０から出力される複数の端子単位判定結果を、複数のＤＵＴ１００の複数の端子に対応する順序に並べ替える。
【００４８】
一例として、判定側接続情報記憶部４００は、各ＤＵＴ１００の端子毎に、当該端子に接続された端子対応判定部２５０を識別する判定側接続情報を記憶する。すなわち、判定側接続情報記憶部４００は、１番目のＤＵＴ１００の１番目の端子に対応して、当該端子に接続されたピンリソース２２０を識別する情報を記憶し、以下同様にして全てのＤＵＴ１００の全ての端子に対応して、当該端子に接続されたピンリソース２２０を識別する情報を記憶する。そして、判定結果選択部４２０は、１番目のＤＵＴ１００の１番目の端子から順に、全ての端子単位判定結果の中から当該端子に対応付けられたピンリソース２２０から受け取った端子単位判定結果を選択していくことにより、複数の端子単位判定結果を並べ替える。
【００４９】
メモリ対応判定部４３０は、判定結果選択部４２０による選択結果に基づいて、ＤＵＴ１００毎の書き込みの成否を判定する。本実施形態に係るメモリ対応判定部４３０は、それぞれのＤＵＴ１００について、判定結果選択部４２０により並べ替えられた端子単位判定結果に基づいて、当該ＤＵＴ１００に対する書き込みの成否を判定する。より具体的には、メモリ対応判定部４３０は、それぞれのＤＵＴ１００について、並べ替えられた端子単位判定結果のいずれかが不一致を示す場合に、当該ＤＵＴ１００についての全ての端子単位判定結果を、不一致の判定結果に変換する。これによりメモリ対応判定部４３０は、複数の端子単位判定結果を、複数の端子に対応する複数の書込成否情報に変換する。
【００５０】
例えば、試験のパス時に論理値Ｌ、試験のフェイル時に論理値Ｈの端子単位判定結果を受ける場合、メモリ対応判定部４３０は、複数の端子単位判定結果をＤＵＴ１００毎に論理和をとり、この結果を当該ＤＵＴ１００の各端子の書込成否情報としてもよい。これによりメモリ対応判定部４３０は、いずれかの端子の端子単位判定結果が論理値Ｈであった場合に、当該ＤＵＴ１００の全端子の書込成否情報を、書き込みが失敗したことを示す論理値Ｈとすることができる。
【００５１】
特定部４４０は、供給側接続情報記憶部４１０に記憶された供給側接続情報に基づいて、書き込みが成功したＤＵＴ１００に接続されている試験信号供給部２４０、および、書き込みが失敗したＤＵＴ１００に接続されている試験信号供給部２４０を特定する。本実施形態に係る特定部４４０は、供給側接続情報に基づいて、複数の端子に対応する複数の書込成否情報を、複数の試験信号供給部２４０に対応する順序に並べ替えることにより、複数の試験信号供給部２４０に対応させる。
【００５２】
一例として、供給側接続情報記憶部４１０は、試験信号供給部２４０毎に、当該試験信号供給部２４０に接続されたＤＵＴ１００の端子を識別する供給側識別情報を記憶する。すなわち、供給側接続情報記憶部４１０は、１番目の試験モジュール１２０内の１番目の試験信号供給部２４０に対応して、当該試験信号供給部２４０に接続されたＤＵＴ１００の端子を識別する情報を記憶し、以下同様にして全ての試験信号供給部２４０に対応して、当該試験信号供給部２４０に接続されたＤＵＴ１００の端子を識別する情報を記憶する。そして、特定部４４０は、１番目の試験モジュール１２０内の１番目の試験信号供給部２４０から順に、全ての書込成否情報の中から当該試験信号供給部２４０に対応付けられたＤＵＴ１００の端子についての書込成否情報を選択していくことにより、複数の書込成否情報を試験信号供給部２４０の並び順に並べ替える。
【００５３】
マスク処理部４５０は、試験信号供給部２４０の並び順に並べ替えられた複数の書込成否情報を、対応する試験信号供給部２４０へ供給する。これによりマスク処理部４５０は、書き込みが成功したＤＵＴ１００に接続されている試験信号供給部２４０に対して、ＤＵＴ１００へ試験データを再度書き込むための試験信号の供給を禁止する。また、マスク処理部４５０は、この処理と共に、書き込みが成功したＤＵＴ１００に接続されている端子対応判定部２５０に対して、接続先の端子から読み出されるデータと期待値との一致判定を禁止する。
【００５４】
一方、マスク処理部４５０は、書き込みが失敗したＤＵＴ１００に接続されている試験信号供給部２４０に対して、ＤＵＴ１００へ試験データを再度書き込むための試験信号を供給するように指示する。また、マスク処理部４５０は、この処理と共に、書き込みが失敗したＤＵＴ１００に接続されている端子対応判定部２５０に対して、接続先の端子から読み出されるデータと期待値との一致判定を行うように指示する。これによりマスク処理部４５０は、書き込みが成功したＤＵＴ１００に対する再試験を禁止した状態で、書き込みが失敗したＤＵＴ１００を再試験することができる。
【００５５】
以上に示した判定結果交換部１４０によれば、ピンリソース２２０の並び順に配列された複数の端子単位判定結果を、ＤＵＴ１００毎の端子順に並べ替えて、ＤＵＴ１００毎の書込成否を判定することができる。そして、判定結果交換部１４０は、ＤＵＴ１００毎の書込成否を各ＤＵＴ１００の全端子についての書込成否情報とし、ピンリソース２２０の並び順に並べ替えてピンリソース２２０に供給することにより、各ピンリソース２２０に対して再試験の要否を指定することができる。したがって、試験装置１０は、複数の試験モジュール１２０内の複数のピンリソース２２０と複数のＤＵＴ１００の複数の端子との間を、デバイスインターフェイス部１３０による物理的配置に合わせて効率よく接続することができる。そして、試験装置１０は、同一のＤＵＴ１００に対し、異なる試験モジュール１２０が有する２以上のピンリソース２２０を選択して接続することを妨げない。
【００５６】
図５は、本実施形態に係るコマンド実行部２７０の構成の一例を示す。コマンド実行部２７０は、当該コマンド実行部２７０を有するピンリソース２２０に対して制御装置１１０が発行したコマンドを実行する。本実施形態に係るコマンド実行部２７０は、一例として、ピンリソース２２０内部の各レジスタ５３０に対する書込コマンドを受信し、実行する。
【００５７】
コマンド実行部２７０は、一致検出部５００と、アンドゲート５１０と、デコーダ５２０とを含む。一致検出部５００は、当該ピンリソース２２０に接続されたＤＵＴ１００を識別するメモリ識別情報と、当該ＤＵＴ１００の接続先の端子を識別する端子識別情報を接続先レジスタ２６０から入力する。そして、一致検出部５００は、制御装置１１０から受信したコマンドにより指定されたメモリ識別情報および端子識別情報と、接続先レジスタ２６０から入力したメモリ識別情報および端子識別情報とが一致するか否かを検出する。一致検出部５００は、この検出結果として、一致した場合には論理値Ｈ、不一致の場合には論理値Ｌの信号を出力する。
【００５８】
アンドゲート５１０は、一致検出部５００による検出結果と、書込コマンドを受けた場合に論理値Ｈとなる書込有効ビットとの論理積をとる。これによりアンドゲート５１０は、書込コマンドが発行され、かつ、当該ピンリソース２２０に対する書き込みである場合に論理値Ｈを出力する。デコーダ５２０は、アンドゲート５１０の出力と、書込先のレジスタアドレスである機能毎アドレスとを入力し、アンドゲート５１０の出力が論理値Ｈである場合に機能毎アドレスにより指定されるレジスタ５３０のライトイネーブルを論理値Ｈとする。これにより当該レジスタ５３０は、書込コマンドにより指定された書込データを格納することができる。
【００５９】
以上に示したコマンド実行部２７０によれば、ピンリソース２２０のメモリ識別情報および端子識別情報を接続先レジスタ２６０から入力し、当該ピンリソース２２０に対するコマンドのみを選択して実行することができる。したがって、制御装置１１０は、試験プログラムにおいてＤＵＴ１００の端子毎に指定されるコマンドを、当該端子に対応するピンリソース２２０を特定することなくブロードキャストすることができる。
【００６０】
図６は、本実施形態の変形例に係る試験装置１０の構成を示す。図６において、図１と同一の符号を付した部材は、図１と同様の機能および構成をとるので、以下相違点を除き説明を省略する。
【００６１】
本変形例に係る試験装置１０は、複数のＤＵＴ１００を２以上のＤＵＴ１００に分割したグループ６００毎に、１または複数の試験モジュール１２０と、判定結果交換部１４０とを備える。したがって、試験装置１０は、グループ６００毎に、当該グループ６００に対応付けられた２以上の試験信号供給部２４０および端子対応判定部２５０を備える。更に、試験装置１０は、複数のＤＵＴ１００のそれぞれを、当該ＤＵＴ１００が属するグループ６００に対応付けられた２以上の試験信号供給部２４０および２以上の端子対応判定部２５０に接続するデバイスインターフェイス部１３０を備える。すなわち、本変形例に係るデバイスインターフェイス部１３０は、グループ６００毎に、当該グループ６００に属する１または複数の試験モジュール１２０と、当該グループ６００に属する複数のＤＵＴ１００とを接続する。そして、いずれのピンリソース２２０も、他のグループ６００のＤＵＴ１００と接続しない構成をとる。
【００６２】
これにより各グループ６００の判定結果交換部１４０は、当該グループ６００内の端子単位判定結果を入力して当該グループ６００内の書込成否情報を出力する構成をとることで、全てのＤＵＴ１００の試験を適切に行うことができる。この構成をとることにより、試験装置１０は、各判定結果交換部１４０に対する入力および出力の数を妥当な数に保ちつつ、グループ６００単位でデバイスインターフェイス部１３０による接続を高い自由度で可能とすることができる。
【００６３】
なお、以上に示した各試験モジュール１２０および各判定結果交換部１４０は、それぞれ別個の半導体デバイスにより実現されてよい。この場合、判定結果交換部１４０を実装する半導体デバイスの端子数に応じて、グループ６００内のピンリソース２２０の数を定めてよい。
【００６４】
図７は、本実施形態に係るテストヘッド３００における、ＭＢ部３２０との接続部分の構成を示す。本実施形態において、試験装置１０が備える各試験モジュール１２０の基板は、各基板の上側の辺に沿って設けられたコネクタ７００が、テストヘッド３００の上から見て格子状に配列されるようにテストヘッド３００に挿入される。そして、各グループ７１０に対応して、テストヘッド３００の上面において行方向および列方向に所定の数分ずつの試験モジュール１２０が割り当てられる。一例として図７の場合、各グループ７１０ａ〜ｂに対応して、４行２列分の８つの試験モジュール１２０が割り当てられる。
【００６５】
本実施形態に係る試験装置１０は、複数の試験モジュール１２０と複数のＤＵＴ１００との間の接続の自由度が高く、２以上の試験モジュール１２０を同一のＤＵＴ１００に接続することができる。そこで、同一のＤＵＴ１００に接続されるべき各接点をなるべくテストヘッド３００上の近傍の位置に集めるように配線し、試験モジュール１２０とＤＵＴ１００との間の接続を最適化する。すなわち例えば、行方向に配列されたコネクタ７００ａ、コネクタ７００ｃ、コネクタ７００ｅ、およびコネクタ７００ｇのほぼ同一の列範囲にある接点の組を同一のＤＵＴ１００に接続するデバイス対応部分７２０としてよい。
【００６６】
以上に示した通り、本実施形態に係る試験装置１０によれば、２以上の試験モジュール１２０を同一のＤＵＴ１００に接続して試験を行うことができるので、複数のコネクタ７００の接点の組をデバイス対応部分７２０として同一のＤＵＴ１００に接続してよい。これにより、試験モジュール１２０およびＤＵＴ１００の間の配線の物理的な配置をより適切に行うことができる。
【００６７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施形態に係る試験装置１０の構成を示す。
【図２】本発明の実施形態に係る試験モジュール１２０の構成を示す。
【図３】本発明の実施形態に係るデバイスインターフェイス部１３０の構成を示す。
【図４】本発明の実施形態に係る判定結果交換部１４０の構成を示す。
【図５】本発明の実施形態に係るコマンド実行部２７０の構成の一例を示す。
【図６】本発明の実施形態の変形例に係る試験装置１０の構成を示す。
【図７】本発明の実施形態に係るテストヘッド３００における、ＭＢ部３２０との接続部分の構成を示す。
【符号の説明】
【００６９】
１０  試験装置
１００  ＤＵＴ
１１０  制御装置
１２０  試験モジュール
１３０  デバイスインターフェイス部
１４０  判定結果交換部
２００  タイミング発生器
２１０  パターン発生器
２２０  ピンリソース
２３０  ＰＤＳ
２４０  試験信号供給部
２５０  端子対応判定部
２６０  接続先レジスタ
２７０  コマンド実行部
３００  テストヘッド
３１０  ＤＳＡ部
３２０  ＭＢ部
３３０  ソケットボード
３４０  ソケット
４００  判定側接続情報記憶部
４１０  供給側接続情報記憶部
４２０  判定結果選択部
４３０  メモリ対応判定部
４４０  特定部
４５０  マスク処理部
５００  一致検出部
５１０  アンドゲート
５２０  デコーダ
５３０  レジスタ
６００  グループ
７００ａ〜ｇ  コネクタ
７１０ａ〜ｂ  グループ
７２０  デバイス対応部分
【図１】
2006318577.tif 000003
【図２】
2006318577.tif 000004
【図３】
2006318577.tif 000005
【図４】
2006318577.tif 000006
【図５】
2006318577.tif 000007
【図６】
2006318577.tif 000008
【図７】
2006318577.tif 000009
【手続補正書】
【提出日】平成18年4月28日(2006.4.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
それぞれの前記被試験メモリを、当該被試験メモリに接続される前記試験信号供給部に対応付ける供給側接続情報を記憶する供給側接続情報記憶部を更に備え、
前記判定結果処理部は、
前記判定側接続情報に基づいて、前記複数の端子対応判定部から出力される複数の前記端子単位判定結果を、前記被試験メモリ毎に選択する判定結果選択部と、
前記判定結果選択部による選択結果に基づいて、前記被試験メモリ毎の書き込みの成否を判定するメモリ対応判定部と、
前記供給側接続情報に基づいて、書き込みが成功した前記被試験メモリに接続されている前記試験信号供給部、および、書き込みが失敗した前記被試験メモリに接続されている前記試験信号供給部を特定する特定部と、
書き込みが成功した前記被試験メモリに接続されている前記試験信号供給部に対して前記被試験メモリへ試験データを再度書き込むための試験信号の供給を禁止した状態で、書き込みが失敗した前記被試験メモリに接続されている前記試験信号供給部に対して前記被試験メモリへ試験データを再度書き込むための試験信号を供給するように指示するマスク処理部と
を有する請求項１に記載の試験装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
それぞれの前記被試験メモリを、当該被試験メモリに接続される前記試験信号供給部に対応付ける供給側接続情報を記憶する供給側接続情報記憶部を更に備え、前記判定結果処理部は、前記判定側接続情報に基づいて、前記複数の端子対応判定部から出力される複数の前記端子単位判定結果を、前記被試験メモリ毎に選択する判定結果選択部と、前記判定結果選択部による選択結果に基づいて、前記被試験メモリ毎の書き込みの成否を判定するメモリ対応判定部と、前記供給側接続情報に基づいて、書き込みが成功した前記被試験メモリに接続されている前記試験信号供給部、および、書き込みが失敗した前記被試験メモリに接続されている前記試験信号供給部を特定する特定部と、書き込みが成功した前記被試験メモリに接続されている前記試験信号供給部に対して前記被試験メモリへ試験データを再度書き込むための試験信号の供給を禁止した状態で、書き込みが失敗した前記被試験メモリに接続されている前記試験信号供給部に対して前記被試験メモリへ試験データを再度書き込むための試験信号を供給するように指示するマスク処理部とを有してもよい。