(57)【要約】【課題】  無線チップは、アンテナ回路によって、その大きさが決まっていることが多く、無線チップに供給される電源電圧又は電力は、アンテナはサイズが大きいほうが確保しやすい。一方、無線チップの小型化への要望は強く、アンテナを小さくする必要がある。そこで本発明は、小型のアンテナであっても通信可能な無線チップ、つまり、通信可能距離を改善した小型の無線チップを実現することを課題とする。【解決手段】  上記課題を鑑み本発明のＩＤチップが有する電源回路は、昇圧回路と整流回路を有する昇圧電源回路を用い、従来のＩＤチップ内部で生成される電源電圧よりも高い電源電圧を生成する。【選択図】図１
2006109429.tif 000002
【特許請求の範囲】
【請求項１】
アンテナ回路の出力を整流して昇圧する回路を有することを特徴とする無線チップ。
【請求項２】
アンテナ回路と、昇圧回路とを有し、
前記昇圧回路のクロック信号が入力される端子に、直接又は容量素子を介して、前記アンテナ回路の出力が接続されていることを特徴とする無線チップ。
【請求項３】
第１端子、及び第２端子から、２つの信号を出力するアンテナ回路と、
２相のクロック信号が入力される２端子を有する昇圧回路とを有し、
前記昇圧回路の２端子に、直接、前記アンテナ回路の前記第１端子、及び前記第２端子が接続されている、もしくは容量素子を介して、それぞれ前記アンテナ回路の前記第１端子、及び前記第２端子が接続されていることを特徴とする無線チップ。
【請求項４】
第１端子、及び第２端子から、２つの信号を出力するアンテナ回路と、昇圧電源回路とを有し、
前記昇圧電源回路は、
前記アンテナ回路の第１端子からの信号が入力される第３端子、前記アンテナ回路の第２端子からの信号が入力される第４端子、及び電位を出力する第５端子を有する整流回路と、
前記アンテナ回路の第１端子からの信号が入力される第６端子、前記アンテナ回路の第２端子からの信号が入力される第７端子、前記電位が入力される第８端子、電源電位を出力する第９端子、及び接地電位を出力する第１０端子を有する昇圧回路と、を有し、
前記アンテナ回路の第１端子は、前記整流回路の第３端子と、前記昇圧回路の第６端子に、直接又は容量素子を介して接続され、
前記アンテナ回路の第２端子は、前記整流回路の第４端子と、前記昇圧回路の第７端子に、
前記整流回路の第５端子は、前記昇圧回路の第８端子に接続され、
前記電源電位は前記電位よりも高いことを特徴とする無線チップ。
【請求項５】
第１端子、及び第２端子から、２つの信号をそれぞれ出力するアンテナ回路と、昇圧電源回路とを有し、
前記昇圧電源回路は、前記アンテナ回路の第１端子からの信号が入力される第３端子、前記アンテナ回路の第２端子からの信号が入力される第４端子、第１電位を出力する第５端子、及び第２電位を出力する第１１端子を有する整流回路と、
前記アンテナ回路の第１端子からの信号が入力される第６端子、前記アンテナ回路の第２端子からの信号が入力される第７端子、前記第１電位が入力される第８端子、第２電位が入力される第１２端子、電源電位を出力する第９端子、及び接地電位を出力する第１０端子を有する昇圧回路と、を有し、
前記アンテナ回路の第１端子は、前記整流回路の第３端子と、前記昇圧回路の第６端子に、直接又は容量素子を介して接続され、
前記アンテナ回路の第２端子は、前記整流回路の第４端子と、前記昇圧回路の第７端子に、接続され、
前記整流回路の第５端子、及び第１１端子は、前記昇圧回路の第８端子、及び第１２端子にそれぞれ接続され、
前記電源電位は前記第１電位よりも高いことを特徴とする無線チップ。
【請求項６】
請求項４又は５において、
前記昇圧回路は、複数の昇圧ユニットを有し、
前記アンテナ回路の第１端子から入力する信号によって奇数段目の昇圧ユニットの昇圧を行い、
前記アンテナ回路の第２端子から入力する信号によって偶数段目の昇圧ユニットの昇圧を行うことを特徴とする無線チップ。
【請求項７】
請求項４乃至６のいずれか一において、
前記無線チップを構成する論理回路は、前記電源電位を電源とすることを特徴とする無線チップ。
【請求項８】
請求項４乃至７のいずれか一において、
前記昇圧電源回路は、アナログ回路によって構成されることを特徴とする無線チップ。
【請求項９】
請求項４乃至８のいずれか一において、
前記昇圧電源回路は、前記アンテナ回路が有する端子からの信号のみを入力し、前記電源電位及び前記接地電位を出力することを特徴とする無線チップ。
【請求項１０】
請求項３乃至８のいずれか一において、
前記昇圧回路が有する入力端子に入力される信号間の電位差の経時変化は、アナログ交流波形を示すことを特徴とする無線チップ。
【請求項１１】
請求項３乃至８のいずれか一において、
前記昇圧回路が有する入力端子に入力される信号間の電位差は、周期的、且つ連続的に変化していることを特徴とする無線チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線チップ及びその作製方法に関する。
【背景技術】
【０００２】
近年、データを無線で送受信する無線チップの開発が盛んに進められている。データを送受信する無線チップは、ＩＣカード、ＲＦタグ、ＲＦＩＤ、無線タグ、電子タグ、無線プロセッサ、無線メモリ等と呼ばれ、現在実用化されているものは、シリコン基板を用いたものが主流である。
【０００３】
このような無線チップは、情報量の少ないバーコードに代わり、これを用いた商品管理が注目を集めている（例えば特許文献１参照）。また、偽造や不正使用を避ける目的で、高いセキュリティ機能を有する非接触型ＩＣカードも注目を浴びている。
【特許文献１】特開２００３−１２３０３３号公報
【０００４】
このような無線チップの従来の構成例を図２３に示す。
図２３に示したのは、受信した命令に従って、メモリへの読み・書きを行なう無線チップである。無線チップ２０１はアンテナ回路２０２、電源回路２０３、復調回路２０４、変調回路２０５、メモリＩＦ２０６、メモリ２０７によって構成される。
【０００５】
アンテナ回路２０２は、電磁波を受信し交流信号を発生する。電源回路２０３は交流信号を整流して電源を生成し、他の回路へ供給する。復調回路２０４、変調回路２０５、メモリＩＦ２０６、メモリ２０７は、受信した交流信号から命令、あるいはデータを抽出し、解読した命令に従って、メモリの読み出しや書き込みを行い、結果を送信する回路である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明では、ＲＦＩＤや非接触ＩＣカード、あるいはＩＤタグ、ＩＤカードなどと呼ばれる無線チップを総称してＩＤチップと呼ぶことにする。このようなＩＤチップは、アンテナ回路によって、その大きさが決まっていることが多い。一般に、ＩＤチップに供給される電源電圧又は電力は、アンテナはサイズが大きいほうが確保しやすく、アンテナを小さくするにつれて確保するのが難しくなり、通信距離も短くなってしまう。例えば、１３．５６ＭＨｚ帯の電磁誘導方式のＩＤチップでは、クレジットカードサイズのアンテナでは８０ｃｍ程度の通信距離が得られるが、５ｍｍ角程度のアンテナでは１ｃｍ程度に低下してしまう。
【０００７】
このように、アンテナの小型化を進めると通信距離が短くなり用途が限られてしまうことから、通信距離を改善することが重要な問題となっている。
【０００８】
そこで本発明は、小型のアンテナであっても通信可能なＩＤチップ、つまり、通信可能距離を改善した小型のＩＤチップを実現することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を鑑み本発明のＩＤチップが有する電源回路は、従来のＩＤチップ内部で生成される電源電圧よりも高い電源電圧を生成する。その結果、通信距離の改善することができる。すなわち本発明は、ＩＤチップの通信距離を改善するために、アンテナ回路から得られる信号振幅が小さい場合であってもＩＤチップの内部回路が安定して動作する構成を実現する。
【００１０】
本発明の一形態は、アンテナ回路の出力を整流して昇圧する回路を有することを特徴とする無線チップである。
【００１１】
本発明の別形態は、アンテナ回路と、昇圧回路とを有し、昇圧回路のクロック信号が入力される端子に、直接又は容量素子を介して、アンテナ回路の出力が接続されていることを特徴とする無線チップである。
【００１２】
本発明の別形態は、第１端子、及び第２端子から、２つの信号を出力するアンテナ回路と、２相のクロック信号が入力される２端子を有する昇圧回路とを有し、昇圧回路の２端子にそれぞれ、直接もしくは容量素子を介して、アンテナ回路の第１端子及び第２端子が接続されていることを特徴とする無線チップである。
【００１３】
本発明の具体的な形態は、第１端子、及び第２端子から、２つの信号を出力するアンテナ回路と、昇圧電源回路とを有し、昇圧電源回路は、アンテナ回路の第１端子からの信号が入力される第３端子、アンテナ回路の第２端子からの信号が入力される第４端子、及び電位を出力する第５端子を有する整流回路と、アンテナ回路の第１端子からの信号が入力される第６端子、アンテナ回路の第２端子からの信号が入力される第７端子、電位が入力される第８端子、電源電位を出力する第９端子、及び接地電位を出力する第１０端子を有する昇圧回路と、を有し、アンテナ回路の第１端子は、整流回路の第３端子と、昇圧回路の第６端子に、直接又は容量素子を介して接続され、アンテナ回路の第２端子は、整流回路の第４端子と、昇圧回路の第７端子に、直接又は容量素子を介して接続され、整流回路の第５端子は、昇圧回路の第８端子に接続され、電源電位は上記電位よりも高いことを特徴とする無線チップである。
【００１４】
本発明の具体的な別形態は、第１端子、及び第２端子から、２つの信号をそれぞれ出力するアンテナ回路と、昇圧電源回路とを有し、昇圧電源回路は、アンテナ回路の第１端子からの信号が入力される第３端子、アンテナ回路の第２端子からの信号が入力される第４端子、第１電位を出力する第５端子、及び第２電位を出力する第１１端子を有する整流回路と、アンテナ回路の第１端子からの信号が入力される第６端子、アンテナ回路の第２端子からの信号が入力される第７端子、第１電位が入力される第８端子、第２電位が入力される第１２端子、電源電位を出力する第９端子、及び接地電位を出力する第１０端子を有する昇圧回路と、を有し、アンテナ回路の第１端子は、整流回路の第３端子と、昇圧回路の第６端子に、直接又は容量素子を介して接続され、アンテナ回路の第２端子は、整流回路の第４端子と、昇圧回路の第７端子に、直接又は容量素子を介して接続され、整流回路の第５端子、及び第１１端子は、昇圧回路の第８端子、及び第１２端子にそれぞれ接続され、電源電位は第１電位よりも高いことを特徴とする無線チップである。
【００１５】
第２電位は、例えば接地電位である。
【００１６】
本発明において、昇圧電源回路は、アナログ回路によって構成されることを特徴とする。
【００１７】
本発明において、昇圧回路が有する入力端子に入力される信号間の電位差は、アナログ交流波形を有することを特徴とする。
【発明の効果】
【００１８】
本発明の昇圧電源回路は、従来の電源回路では論理回路を動作させるのに十分な振幅が得られない場合であっても、正常に動作し、論理回路を動作させるのに十分な電源電圧を生成することが可能となる。その結果、ＩＤチップの通信可能距離が改善し、さらなる小型のＩＤチップを実現することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
【００２０】
本実施の形態では、本発明のＩＤチップの構成を説明する。
【００２１】
図１に示すように、ＩＤチップ１０１はアンテナ回路１０２、昇圧電源回路１０３、復調回路１０４、変調回路１０５、メモリインターフェース（ＩＦ）１０６、メモリ１０７を有する。このようなＩＤチップ１０１は、アンテナ回路１０２が受信した命令（信号）に従って、メモリ１０７への読み出し、又は書き込みを行なう。また昇圧電源回路１０３はアンテナ回路が発生する交流信号から昇圧電源を生成し、復調回路１０４、変調回路１０５、メモリインターフェース（ＩＦ）１０６、メモリ１０７等の回路へ電源を供給する機能を有している。
【００２２】
本発明の昇圧電源回路１０３は、入力振幅を整流しただけでは復調回路や変調回路の内部の論理回路を動作させるのに十分な振幅が得られない場合であっても、正常に動作し、かつ、上記論理回路を動作させるのに十分な電源電位を生成することが可能であり、次のような特徴を有する。
（１）電源入力を持たず、入力信号が２端子で、２端子間の電圧振幅はアナログの交流波形である。
（２）論理回路を含まず、アナログ回路のみによって構成される。
【００２３】
特徴（１）は、ＩＤチップが電源入力を持たず、アンテナからの入力信号しかないことから要求される特徴である。また、特徴（２）は、昇圧電源以外に、論理回路を動作させる電源を生成しないことから要求される特徴である。
【００２４】
なお、従来の昇圧回路は、多相のクロック信号と電源電位及び接地電位を入力とする。従って、入力信号が２端子であり、それぞれにアナログ信号を入力する本発明の構成として、適用することは、困難である。また、位相の異なるクロック信号を生成するような論理回路を本発明の昇圧電源回路の構成として適用することも困難である。
【００２５】
そこで、本発明の昇圧電源回路１０３は、整流回路と昇圧回路を有し、昇圧回路に供給する電源電位を整流回路によって生成することを特徴とする。また本発明の昇圧電源回路１０３は、従来の多相クロック信号の代わりに、アンテナから入力される２信号を用いることを特徴とする。この２信号の電位差の経時変化は、アナログ交流波形を示す。また言い換えると、上記電位差は、周期的且つ連続的に変化している。
【００２６】
本発明の昇圧電源回路１０３のブロック図を図２に、また各ノードの振舞いを図３に示す。
【００２７】
図２に示すように、本発明の昇圧電源回路３０１は、整流回路３０２及び昇圧回路３０３を有し、アンテナ回路が有する２端子それぞれと接続するように、昇圧電源回路は２端子を有する。なおアンテナ回路の２端子と、昇圧電源回路の２端子は、直接又は容量素子を介して接続される。
【００２８】
昇圧電源回路の２端子は、アンテナ回路から、図３（Ａ）に示すような振幅Ｖｐｐを有するアナログ交流信号が入力される。
【００２９】
また整流回路３０２は、アンテナ回路の２端子からの信号が入力され、電位（ｖｄｄｉ）と電位（ｇｎｄｉ）を生成する。電位（ｖｄｄｉ）と電位（ｇｎｄｉ）は、図３（Ｂ）に示すようなおおむね定電位の信号であり、その電位差はアンテナ回路からの入力振幅Ｖｐｐ以下となる。
【００３０】
昇圧回路３０３は、アンテナ回路の２端子からの信号、電位ｖｄｄｉ、及び電位ｇｎｄｉが入力される４入力端子を有し、これら信号及び電位が入力されることにより、電源電位ＶＤＤと接地電位ＧＮＤを生成する。昇圧回路３０３が有する入力端子に、アンテナ回路から入力される２信号間の電位差は、アナログ交流波形を有する。
【００３１】
なお、電位ｇｎｄｉとアンテナ回路の２端子の一方とが同電位である場合は、同電位である端子の一方は入力しなくてもかまわない。その分の端子数を削減することができる。電源電位ＶＤＤと接地電位ＧＮＤは、おおむね定電位の信号であり、（ＶＤＤ−ＧＮＤ）＞（ｇｎｄｉ−ｖｄｄｉ）である。図３（Ｃ）に示すように接地電位ＧＮＤと電位ｇｎｄｉが同電位の場合には、昇圧回路から出力される電源電位ＶＤＤの電位は、整流回路から出力される電位ｖｄｄｉよりも高くなる。
【００３２】
このような昇圧電源回路は、電源電位（ＶＤＤ）と接地電位（ＧＮＤ）を出力することができる。
【００３３】
そして本発明の無線チップを構成する復調回路や変調回路の内部の論理回路は、昇圧回路から出力される電源電位（ＶＤＤ）を電源とすることを特徴とする。
【００３４】
次に、図２に示した構成の昇圧電源回路が正常に動作する条件について述べる。整流回路３０２では一定の電圧の低下（Ｖ１とする）が生じるため、入力するアナログ交流信号の振幅（Ｖｐｐ）が電圧低下分（Ｖ１）より大きいことが必要である。また、昇圧回路３０３においても、各昇圧段において一定の電圧の低下が生じる。本発明ではアンテナからの２信号（一方を定電位とすると、他方は振幅（Ｖｐｐ）のアナログ交流信号）を用いて昇圧を行なうため、昇圧２段で（Ｖｐｐ）だけ昇圧することが可能である。従って、昇圧回路３０３が正常に動作するには、アナログ交流信号の振幅（Ｖｐｐ）が昇圧２段分の電圧の低下（Ｖ２）より大きいことが必要である。電圧の低下分Ｖ１とＶ２の大きさは、典型的には同程度である。
【００３５】
例えば、６段の昇圧ステージを有する本発明の昇圧電源回路では、得られる電源電圧は、（Ｖｐｐ−Ｖ１）＋（Ｖｐｐ−Ｖ２）×３となる。もちろん、段数を増やすことでさらに高い電源電圧を生成することも可能である。一方、従来のＩＤチップ内部の整流回路で得られる電源電圧は、（Ｖｐｐ−Ｖ１）程度と低くなる。
【００３６】
従って、本発明の昇圧電源回路は、従来の電源回路では論理回路を動作させるのに十分な振幅が得られない場合であっても、正常に動作し、論理回路を動作させるのに十分な電源電圧を生成することが可能となる。その結果、ＩＤチップの通信可能距離が改善し、さらなる小型のＩＤチップを実現することが可能となる。
【００３７】
なお、ＩＤチップのコストを改善する目的から、ＩＤチップを構成する回路をガラス基板上に作製することが好ましい。さらに、ガラス基板上に形成したチップをガラス基板から剥離する手段が有効である。その結果、ガラス基板を除去することができるため、耐衝撃性能を改善することができる。
（実施の形態２）
【００３８】
本発明の昇圧電源回路の具体的な回路構成について説明する。
【００３９】
図４に示した昇圧電源回路５０１は、整流回路５０２と昇圧回路５０３を有し、アンテナ回路からの信号が、直接又は容量素子を介して、昇圧電源回路の入力端子ｉｎ１、ｉｎ２から入力される。また昇圧電源回路５０１は、電源電位（ＶＤＤ）と、接地電位（ＧＮＤ）とを出力する。
【００４０】
整流回路５０２は、直列に接続された２つのダイオード５０７、５０８と、容量素子５０６とを有し、ダイオード５０７の入力端子は入力端子ｉｎ１に接続され、出力端子（ノードｎ３）は容量素子５０６の一端子とダイオード５０８の入力端子に接続される。容量素子５０６の残る一端子は入力端子ｉｎ２に接続される。そして、整流回路５０２に、入力端子ｉｎ１、ｉｎ２からの信号が入力されることにより、電位ｖｄｄｉと電位ｇｎｄｉが生成される。また入力端子ｉｎ１の電位は、電位ｇｎｄｉと同電位である。
【００４１】
昇圧回路５０３は、入力端子ｉｎ２からの信号、電位（ｖｄｄｉ）、電位（ｇｎｄｉ）を入力し、電源電位（ＶＤＤ）と接地電位（ＧＮＤ）を生成する。昇圧回路５０３の具体的な回路構成は、２相クロックを入力する４段の昇圧回路であり、昇圧ユニット５０４が４つと、安定化のための容量部５０５を有する。昇圧回路５０３の２本のクロック入力端子には、入力端子ｉｎ２からの信号、及び電位（ｇｎｄｉ）が入力され、電源入力端子には、電位（ｖｄｄｉ）が入力される。なお、通常の昇圧回路では入力する電源電位を一旦ダイオードで受けるが、電位ｖｄｄｉは整流回路５０２においてダイオード５０８によって整流された信号であるため、昇圧回路５０３ではダイオードを介さずに、昇圧ユニット５０４（１）に直接入力する構成とする。
【００４２】
昇圧ユニット５０４（ｉ）（本実施の形態では、ｉ＝１、２、３、４）はそれぞれ、１個の容量素子５０９（１）から５０９（４）と、１個のダイオード５１０（１）〜５１０（４）を具備し、さらに２本の入力端子と、１本の出力端子を有している。第１の入力端子への入力は、初段昇圧ユニットではｖｄｄｉ、２段目以降の昇圧ユニットでは前段の昇圧ユニットの出力である。第２の入力端子への入力は、偶数段目の昇圧ユニットでは入力端子ｉｎ２からの信号、奇数段目の昇圧ユニットでは、入力端子ｉｎ１と同電位となる電位（ｇｎｄｉ）である。また、各ダイオード５１０（ｉ）の入力端子は、第１の入力端子に接続され、出力端子は昇圧ユニットの出力端子となる。また容量素子５０９（ｉ）は、第１の入力端子と第２の入力端子の間に接続される。
【００４３】
本実施の形態における最終段の昇圧ユニット５０４（４）の出力は、昇圧回路５０３から電源電位（ＶＤＤ）として出力される。また、昇圧電源回路５０１のＧＮＤは、電位（ｇｎｄｉ）に接続されているため、同電位である。
【００４４】
安定化のための容量部５０５では、電源電位（ＶＤＤ）と接地電位（ＧＮＤ）との間に容量素子５１３が接続され、電源の安定化を行なうことができる。
【００４５】
本発明では、クロック入力端子の一方に接地電位（ｇｎｄｉ）が用いられることから、昇圧ユニットは偶数段とすることが好ましい。また昇圧ユニットの段数は、図４に示した４段に限らず、２段、あるいは６段以上の偶数段であっても構わない。また、昇圧電源回路の接地電位（ＧＮＤ）を入力端子ｉｎ１ではなく、入力端子ｉｎ２に接続し、昇圧ユニットの段数を奇数段とすることも可能である。
【００４６】
このような複数の昇圧ユニットを有する昇圧回路において、入力端子ｉｎ１から入力する信号によって奇数段目の昇圧ユニットの昇圧を行い、入力端子ｉｎ２から入力する信号によって偶数段目の昇圧ユニットの昇圧を行うことができる。
【００４７】
次に、図４に示した昇圧電源回路の動作を、図５に示した波形を用いて説明する。
【００４８】
図５（Ａ）には、アンテナ回路からの信号を受信する入力端子ｉｎ１、ｉｎ２の振舞いを示す。一方の信号の電位、例えばｉｎ１の信号を定電位とした場合、他方の入力端子ｉｎ２の信号の電位は、該定電位を中心電位としたアナログ交流信号となる。
【００４９】
図５（Ｂ）には、整流回路５０２内のノードｎ３の電位を示し、さらに出力される電位（出力電位）ｖｄｄｉ、ｇｎｄｉの振舞いを示す。ｇｎｄｉは入力端子ｉｎ１と接続されるため、図５（Ａ）と同様に定電位となる。ノードｎ３は容量素子５０６によって入力端子ｉｎ２からの信号とカップリングするため、アナログ交流信号として振舞う。ダイオード５０７は、ノードｎ３が電位（ｇｎｄｉ）よりもダイオード５０７のしきい値（Ｖｔｈ１）以上低くなった場合にオンとなるため、ノードｎ３の電位Ｖ（ｎ３）を（ｇｎｄｉ−Ｖｔｈ１）以上に保つことができる。ダイオード５０８は、ノードｎ３の電位Ｖ（ｎ３）が出力電位ｖｄｄｉよりもダイオード５０８のしきい値（Ｖｔｈ２）分以上高い場合にオンとなるため、ｖｄｄｉを（Ｖ（ｎ３）−Ｖｔｈ２）以上に保つことができる。その結果、ノードｎ３、ｇｎｄｉ、及びｖｄｄｉは図５（Ｂ）に示すような振舞を示す。なお図５（Ｂ）において、ｖｄｄｉがおおむね定電位となるのは、後段にあるｖｄｄｉとｇｎｄｉ間の容量素子５０９（１）によって電位が保持されるためである。
【００５０】
図５（Ｃ）には、昇圧回路５０３内の１段目及び２段目の昇圧ユニット５０４（１）、５０４（２）の振舞いを示す。１段目の昇圧ユニット５０４（１）の入力信号であるｖｄｄｉは、ｇｎｄｉとｖｄｄｉの間に接続された容量素子５０９（１）によって、おおむね定電位となる。１段目の昇圧ユニット５０４（１）の出力信号であるノードｎ４の電位Ｖ（ｎ４）は、容量素子５０９（２）によって入力端子ｉｎ２から入力される信号とカップリングするため、アナログ交流信号として振舞う。ただし、ダイオード５１０（１）（しきい値Ｖｔｈ３（１）とする）の働きにより、（ｖｄｄｉ−Ｖｔｈ３（１））以上に保たれるため、ノードｎ４は、図５（Ｃ）に示すように振舞う。２段目の昇圧ユニット５０４（２）の出力電位であるノードｎ５の電位Ｖ（ｎ５）は、ダイオード５１０（２）（しきい値Ｖｔｈ３（２）とする）により、（Ｖ（ｎ４）−Ｖｔｈ３（２））以上に保たれる。そして、３段目の昇圧ユニット５０４（３）内のｎ５とｇｎｄｉとの間の容量素子５０９（３）によって電位が保持されるため、ノードｎ５は図５（Ｃ）に示すような、整流され、かつ昇圧された電位となっている。
【００５１】
３段目及び４段目の昇圧ユニット５０４（３）、５０４（４）の振舞いも同様であり、その結果、昇圧電源回路５０１は、図５（Ｄ）に示すような振舞いをすることがわかる。図５（Ｄ）において、入力端子ｉｎ１、ｇｎｄｉ、及びＧＮＤは接地電位、ｖｄｄｉは整流後の電位、ノードｎ５は２段昇圧後の電位、ＶＤＤは４段昇圧後の電位である。
【００５２】
以上のようにして、アンテナ回路からの信号は、入力端子ｉｎ１、ｉｎ２から入力され、電源電位ＶＤＤと接地電位ＧＮＤを出力する昇圧電源回路を実現することができる。
【００５３】
なお、本発明の回路の動作条件は、整流回路５０２が動作するためにｖｄｄｉ＞ｇｎｄｉを満たし、及び昇圧回路５０３が動作するためにＶＤＤ＞Ｖ（ｎ５）＞ｖｄｄｉを満たすことである。例えば入力端子ｉｎ２からの信号の振幅をＶｐｐとし、容量結合による振幅の損失がない場合、整流回路５０２は、（Ｖｐｐ−Ｖｔｈ１−Ｖｔｈ２）＞０の場合に動作し、昇圧回路５０３は、（Ｖｐｐ−Ｖｔｈ３（１）−Ｖｔｈ３（２））＞０、かつ、（Ｖｐｐ−Ｖｔｈ３（３）−Ｖｔｈ３（４））＞０の場合に正常に動作する。なお各ダイオードを、トランジスタのダイオード接続によって構成する場合、ダイオードのしきい値はトランジスタのしきい値電圧（Ｖｔｈ）となるから、（Ｖｐｐ−２ｘＶｔｈ）＞０が動作条件となる。
【００５４】
一般に、しきい値の２倍程度の振幅の入力信号を整流して得られる電源電位は低く、論理回路やＩＤチップ内のあらゆる回路を動作させることは難しい。しかし本発明の昇圧電源回路は、しきい値の２倍程度で正常に動作し、かつ、生成された昇圧電源を用いることで論理回路やＩＤチップ内のあらゆる回路を安定に動作させることができる。その結果、通信可能距離を改善したＩＤチップを実現することが可能となり、さらなる小型化を達成することができる。
【実施例１】
【００５５】
本実施例では、本発明の昇圧電源回路の出力にリミッタ回路を設けた場合について、図６を用いて説明する。
【００５６】
ＩＤチップへの入力信号の振幅は、通信距離や信号源の強さに依存する。また、昇圧電源回路によって生成される電源電位は、入力信号の振幅と周波数、昇圧電源回路内の昇圧段数やダイオードのしきい値に依存する。その結果、昇圧電源回路によって生成される電源電位は、通信距離や信号源の強さに依存してしまう。
【００５７】
本発明の昇圧回路は、入力信号の振幅が小さい場合にも性能良く動作するがその一方、入力信号の振幅が大きい場合には過度の高電源を生成してしまう可能性がある。そこで、図６に示したように、昇圧電源回路７０１の出力であるＶＤＤとＧＮＤの間にリミッタ回路７０２を接続することが好ましい。
【００５８】
リミッタ回路によって、生成される電源電位を設定した電位以下に保つことができる。なお、リミッタ回路は、ツェナーダイオードや、トランジスタのダイオード接続を用いた構成、ダイオードとオペアンプを用いた構成、などを用いると良い。
【実施例２】
【００５９】
本実施例では、本発明の昇圧電源回路を有するＩＤチップのブロック構成の一例を説明する。なお本実施例で示すＩＤチップは、リーダライタからの読み出し命令に従って、マスクＲＯＭ内のデータを読み出す機能を有するものである。
【００６０】
図７に示すようにＩＤチップ８０１は、アンテナや共振容量を有するアンテナ回路８０２、昇圧電源回路８０３、復調回路８０４、クロックコントローラ８０５、コード認識・判定回路８０６、メモリコントローラ８０７、マスクＲＯＭ８０８、符号化回路８０９、及び変調回路８１０を有する。
【００６１】
アンテナ回路８０２は、リーダライタから出力される電磁波を受取り、交流信号を発生する。発生した交流信号は、昇圧電源回路８０３、復調回路８０４及びクロックコントローラ８０５に直接、あるいは容量素子を介して入力される。昇圧電源回路８０３は、交流信号を基に昇圧及び整流された電源を生成する。生成された電源は、ＩＤチップ内の他の全ての回路に電源として供給される。復調回路８０４は、交流信号内の命令コードを復調する。クロックコントローラ８０５は、交流信号を基にクロック信号を生成する。復調された信号は、コード認識・判定回路８０６によって、読み出しコードを認識、判定し、結果をメモリコントローラ８０７に出力する。メモリコントローラは８０７、判定結果に基づいて、マスクＲＯＭ８０８の読み出しを制御する。そして、マスクＲＯＭ８０８から読み出されたデータは、符号化回路８０９にて符号化され、変調回路８１０によって変調を行う。
【実施例３】
【００６２】
本実施例では、本発明の昇圧電源回路を有するＩＤチップのレイアウトの一例を説明する。
【００６３】
図８に示すのは、実施例２で説明したＩＤチップを構成するためのレイアウト例であり、ＩＤチップは、アンテナ９０１、共振容量９０２、昇圧電源回路９０３、復調回路９０４、クロックコントローラ９０５、コード認識・判定回路９０６、メモリコントローラ９０７、マスクＲＯＭ符号化回路及びアドレス生成回路９０８、及び変調回路９０９を有する。
【００６４】
なお図８に示す各回路は、薄膜トランジスタから構成されている。その結果、ＩＤチップの一つあたりのコストを削減することができる。
【００６５】
図８に示すＩＤチップは、チップサイズは約６ｍｍ角であり、１３．５６ＭＨｚ帯の電磁誘導方式で動作する。アンテナ９０１はコイル状で回路上に形成され、ＩＤチップを構成する回路とおよそ同程度のサイズまで縮小されている。
【００６６】
このように、本発明の昇圧電源回路９０３を用いることで、従来の電源回路と比較して通信距離を改善することが可能となり、このような小さなアンテナを実現することが可能となる。その結果、ＩＤチップの小型化を達成することができる。
【実施例４】
【００６７】
本実施例では、薄膜トランジスタを用い、ストレス・ピール・オフ（以下、「ＳＰＯＰ（Ｓｔｒｅｓｓ  ｐｅｅｌ  ｏｆｆ  ｐｒｏｃｅｓｓ）」ともいう。）法により、昇圧電源回路を含む薄膜集積回路を作製する工程について説明する。
【００６８】
まず図９（Ａ）に示すように絶縁表面を有する第１の基板２１０上に、剥離層１１を形成する。なお、第１の基板は後の剥離工程に耐えうる剛性を有していればよく、例えばガラス基板、石英基板、セラミック基板、シリコン基板、金属基板またはステンレス基板を用いることができる。剥離層としては、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｎｄ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒから選ばれた元素または前記元素を主成分とする合金材料若しくは化合物材料からなる単層、或いはこれらの積層を用いることができる。剥離層１１が積層構造の場合、好ましくは、１層目としてタングステン層、モリブデン層、又はタングステンとモリブデンの混合物（例えば、ＷとＭｏとの合金：ＷxＭｏ1-X）を含む層を形成し、２層目として、タングステン、モリブデン又はタングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物又は窒化酸化物を形成することができる。
【００６９】
なお、剥離層１１として、タングステンを含む層とタングステンの酸化物とを含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化珪素を含む層を形成することで、タングステン層と酸化珪素層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。これは、タングステンの窒化物、酸化窒化物及び窒化酸化物を含む層を形成する場合も同様であり、タングステンを含む層を形成後、その上層に窒化珪素層、酸化窒化珪素層、窒化酸化珪素層を形成する。なお、タングステンを含む層を形成後に、その上層に形成する酸化珪素層、酸化窒化珪素層、窒化酸化珪素層などは、後に下地となる絶縁層として機能することができる。
【００７０】
金属膜の作製方法として例えば、金属のターゲットを用いるスパッタリング法により形成すればよい。なお金属膜の膜厚は、１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとなるように形成すればよい。
【００７１】
また、上記の金属膜に窒素や酸素を添加してもよい。添加する方法として例えば、金属膜に窒素や酸素をイオン注入したり、成膜室を窒素や酸素雰囲気としてスパッタリング法により形成する方法がある。または、ターゲットとして窒化金属を用いてもよい。
【００７２】
このように金属膜の形成方法を適宜設定することにより、剥離工程を制御することができ、プロセスマージンを広げることができる。具体的には、剥離するための加熱温度の制御や、加熱処理の要否までも制御することができる。
【００７３】
その後、剥離層１１上に薄膜集積回路の素子を有する被剥離層１２を形成する。本実施例では、薄膜集積回路の素子として、厚さが１０ｎｍ乃至２００ｎｍであって、島状に分離された半導体膜により、少なくともチャネル形成領域が形成される薄膜トランジスタ（ＴＦＴ）３６、３７を用いる。薄膜トランジスタ（ＴＦＴ）３６、３７は、該半導体膜、ゲート絶縁膜、第１の導電膜（下層電極）１８、２０、第２の導電膜（上層電極）１９、２１が積層しているゲート電極６２、６４、ゲート電極上に絶縁膜を有する。薄膜トランジスタ（ＴＦＴ）３６は、Ｎ型を有し、半導体膜は低濃度不純物領域、及び高濃度不純物領域を有するＬＤＤ（低濃度ドレイン）構造とする。また薄膜トランジスタ３７は、Ｐ型を有し、半導体膜は高濃度不純物領域のみを有するシングルドレイン構造とする。なお本発明の薄膜トランジスタは、上記構造に限定されるものではない。
【００７４】
この薄膜トランジスタ（ＴＦＴ）３６、３７が、昇圧電源回路１０３、復調回路１０４、変調回路１０５、メモリインターフェース（ＩＦ）１０６、メモリ１０７を構成する。
【００７５】
そして薄膜トランジスタを保護する膜６０として、窒化酸化珪素（ＳｉＮＯやＳｉＯＮ）等の窒化膜を設けると好ましい。さらに保護する膜６０は単層構造であっても、積層構造であってもよい。そして層間絶縁膜６１として機能する、絶縁膜を形成する。層間絶縁膜６１は、有機材料、又は無機材料から形成することができる。有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造を構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。またポリシラザンとは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料、いわゆるポリシラザンを含む液体材料を出発原料として形成される。無機材料としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙ＝１、２・・・）等の酸素、又は窒素を有する絶縁膜を用いることができる。また、層間絶縁膜として、これら絶縁膜の積層構造を用いてもよい。特に、有機材料を用いて層間絶縁膜を形成すると、平坦性は高まる一方で、有機材料によって水分や酸素が吸収されてしまう。これを防止するため、有機材料上に、無機材料を有する絶縁膜を形成する積層構造とするとよい。特に、無機材料に、窒素を有する絶縁膜を用いると、Ｎａ等のアルカリイオンの侵入を防ぐことができる。特に、後に形成するアンテナ材料の拡散が懸念される場合、層間絶縁膜６１の上層には、窒素を有する絶縁膜を形成するとよい。
【００７６】
その後、薄膜トランジスタ（ＴＦＴ）３６、３７と接続する配線として機能する導電膜６５を形成する。該導電膜６５は、アンテナとしても機能することができる。
【００７７】
さらに導電膜６５を覆うように保護膜を形成してもよい。保護膜としては、有機材料又は絶縁材料からなる絶縁体を用いることができる。例えば、有機材料の場合、エポキシ樹脂を用いることができる。また無機材料の場合、ＤＬＣ或いは窒化炭素（ＣＮ）等の炭素を有する絶縁膜、又は窒化珪素（ＳｉＮ）或いは窒化酸化珪素（ＳｉＮＯやＳｉＯＮ）等の窒素を有する絶縁膜を用いることができる。
【００７８】
このように形成された状態では、被剥離層はＴＦＴ、アンテナ、保護膜を有することになる。すなわち被剥離層は、剥離層上であって、転置される層を指す。
【００７９】
また被剥離層の下方では、剥離層である金属膜と接するように、珪素を有する酸化膜が形成されている。さらに金属膜や基板からの不純物やゴミの侵入を防ぐため、珪素を有する酸化膜上に、窒化珪素（ＳｉＮ）膜、窒化酸化珪素（ＳｉＯＮやＳｉＮＯ）膜等の窒素を有する絶縁膜（窒化膜と表記する）を設けるとよい。そして、窒化膜は、薄膜トランジスタの下地膜として機能することができる。
【００８０】
珪素を有する酸化膜は、酸化シリコン、酸化窒化シリコン等を用いることができ、スパッタリング法やＣＶＤ法により形成される。なお珪素を有する酸化膜の膜厚は、金属膜の約２倍以上であることが望ましい。以上を踏まえて本実施例では、シリコンターゲットを用いたスパッタリング法により、酸化シリコン膜を１５０ｎｍ〜２００ｎｍの膜厚として形成する。
【００８１】
この珪素を有する酸化膜を形成するときに、金属膜上に当該金属を有する酸化物（金属酸化物）１３が形成される。金属酸化物の膜厚は、０．１ｎｍ〜１μｍ、好ましくは０．１ｎｍ〜１００ｎｍ、更に好ましくは０．１ｎｍ〜５ｎｍとなるように形成されている。
【００８２】
なお金属酸化物１３としては、硫酸、塩酸或いは硝酸を有する水溶液、硫酸、塩酸或いは硝酸と過酸化水素水とを混同させた水溶液又はオゾン水で処理することにより金属膜表面に形成される薄い金属酸化物を用いてもよい。更に他の方法としては、酸素雰囲気中でのプラズマ処理や、酸素含有雰囲気中で紫外線照射することによりオゾンを発生たり、クリーンオーブンを用い２００〜３５０℃程度に加熱して金属酸化物を形成してもよい。
【００８３】
以上のような被剥離層１２及び金属酸化物１３を形成後、加熱処理を行い、金属酸化物を結晶化させる。例えば、金属膜にＷ（タングステン）を用いる場合、４００℃以上で加熱処理を行うと、ＷＯｘ（０＜ｘ＜３）の金属酸化物が結晶状態となる。加熱処理は、選択される金属膜により温度やその要否を決定すればよい。容易に剥離を行うために、必要に応じて金属酸化物を結晶化しておけばよい。
【００８４】
また該加熱処理は、その他の加熱処理と兼ねて行うことができる。その結果、工程数を低減することができる。例えば、薄膜トランジスタ（ＴＦＴ）３６、３７の半導体膜を結晶化するための加熱処理と兼ねることができる。なお、該加熱処理と兼ねることにより、半導体膜が有する水素が拡散され、この水素により金属酸化物の価数に変化が起こる場合もある。
【００８５】
次いで、図９（Ｂ）に示すように被剥離層１２を、支持基板１４へ第１の接着剤１５により貼り付ける。なお、支持基板１４は第１の基板２１０よりも剛性の高い基板を用いることが好ましい。第１の接着剤１５としては剥離可能な接着剤、例えば紫外線により剥離する紫外線剥離型、熱による剥離する熱剥離型或いは水により剥離する水溶性の接着剤、又は両面テープ等を使用するとよい。なお、アンテナを覆う保護膜にエポキシ樹脂等を用いる場合、これに粘着性があれば、第１の接着剤１５を用いる必要はない。
【００８６】
そして、剥離層１１が設けられている第１の基板２１０を、物理的に力を加えて（以下、物理的手段と表記する）を用いて剥離する（図９（Ｃ））。
【００８７】
図９は模式図であるため記載していないが、金属酸化物１３の層内、又は金属酸化物１３の両面の境界（界面）で剥がれる。金属酸化物１３の両面の境界とは、金属酸化物１３と金属膜との界面、又は金属酸化物１３と被剥離層１２との界面である。
【００８８】
また支持基板１４を貼り付けた後、上記金属酸化物を結晶化する加熱処理を行ってもよい。
【００８９】
このとき剥離を容易に行うため、第１の基板２１０の一部を切断し、切断面における剥離界面、すなわち金属膜と金属酸化物１３との界面付近にカッター等で傷を付けてもよい。
【００９０】
次いで図９（Ｄ）に示すように、剥離した被剥離層１２を、第２の接着剤１６により転置先となる第２の基板１１０に貼り付け、固定する。第２の接着剤１６としては紫外線硬化樹脂、具体的にはエポキシ樹脂系接着剤或いは樹脂添加剤等の接着剤又は両面テープ等を用いればよい。また第２の基板が接着性を有する場合は、第２の接着剤は要しない。
【００９１】
なお金属酸化物１３は、全て除去されている場合、又は一部或いは大部分が被剥離層１２下面に点在（残留）している場合がある。金属酸化物１３が残留している場合は、エッチング等により除去した後に、第２の基板へ固定してもよい。更にこのとき、半導体膜の下方に設けられた絶縁膜のいずれかを除去しても構わない。
【００９２】
第２の基板としては、ポリエチレンテレフタレート、ポリカーボネート、ポリアリレート又はポリエーテルスルフォン等のプラスチック材料等を用いることができる。また転置する前に、第２の基板へコーティング処理することによって、表面の凹凸を低減させたり、硬性、耐性や安定性を高めておいてもよい。
【００９３】
このような材料を有する第２の基板はプラスチック基板と表記し、これにはプラスチックフィルムが含まれる。このようなプラスチック基板は、フレキシブル（可撓）性を有するため、可撓性基板とも呼ぶ。
【００９４】
次いで、第１の接着剤１５を除去し、支持基板１４を剥がす（図９（Ｅ））。第１の接着剤を剥がすためには、紫外線照射を照射したり、加熱したり、水洗したりすればよい。
【００９５】
なお第１の接着剤の除去と、第２の接着剤の硬化は一工程で行ってもよい。例えば、第１の接着剤と第２の接着剤とを、それぞれ熱剥離型樹脂と熱硬化型樹脂、又は紫外線剥離型樹脂と紫外線硬化型樹脂とを用いる場合、一度の加熱や紫外線照射により除去と硬化とを行うことができる。
【００９６】
以上のようにして、プラスチック基板に固定された薄膜集積回路を形成することができる。
【００９７】
このような本発明の薄膜集積回路は、シリコンウェハで作製されたＩＣの膜厚が５０μｍ程度であるのに対し、厚さが１０ｎｍ乃至２００ｎｍであって、島状に分離された半導体膜を用いて形成するため非常に薄くなる。その結果、本発明のＩＤチップは非常に薄く、フレキシブル性を有し、軽量なものとすることができる。その結果、耐衝撃性や柔軟性に優れたＩＤチップを得ることができる。
【００９８】
また、シリコンウェハで作製されたＩＣのように、クラックや研磨痕の原因となるバックグラインド処理を行う必要がなく、また、厚さのバラツキも、半導体膜等の成膜時におけるばらつきに依存することになるので、大きくても数百ｎｍ程度であり、バックグラインド処理による数〜数十μｍのばらつきと比べて格段に小さく抑えることができる。
【００９９】
また、市販されているシリコン基板は、円形であり、最大でも直径３０センチ程度であった。そのため、大量生産が難しく、無線チップのコストを下げることは難しかった。しかし本発明のようにガラス基板を用いて無線チップを形成することにより、無線チップの大量生産を可能として、無線チップのコストを下げることができる。
【０１００】
このようにＳＰＯＰ法を用いることにより、第１の基板を再利用することができ、結果としてプロセッサ１つ辺りの値段を下げることができる。
【０１０１】
また本発明は、上記剥離方法に限定されず、剥離層にレーザ光を照射したり、ガラス基板をエッチング除去してもよい。しかし、本実施例のような剥離方法を行うと、第１の基板２１０は、レーザ光を透過する必要がないため、設計の自由度を高めることができる。
【０１０２】
本実施例では、プラスチック基板に固定された薄膜集積回路を説明したが、本発明はこれに限定されない。例えば、被剥離層１２を第１の基板２１０から剥離した後、第２の基板１１０に転置することなく、フィルムに転置し、その後封止処理を行ってもよい。
【実施例５】
【０１０３】
本実施例では、上記実施例と異なる方法により素子形成領域をプラスチック基板に固定する方法について説明する。
【０１０４】
図１０（Ａ）に示すように第１の基板２１０に、剥離層３０、被剥離層１２を順次形成する。図１０（Ｂ）には、図１０（Ａ）におけるｅ−ｆの断面図を示し、代表的にＮ型及びＰ型の薄膜トランジスタのみ記載している。
【０１０５】
被剥離層１２は、昇圧電源回路１０３、復調回路１０４、変調回路１０５、メモリインターフェース（ＩＦ）１０６、及びメモリ１０７を構成する素子、及びアンテナを有する。なお回路を構成する素子としてＮ型及びＰ型の薄膜トランジスタ（ＴＦＴ）３６、３７を用いることができる。なお、その構成又はその作製方法は、実施例４と同様であるため、説明を省略する。
【０１０６】
剥離層３０は、珪素を有する膜、又は金属膜を用いることができるが、本実施例では、珪素を有する膜を用いる場合について説明する。
【０１０７】
珪素を有する膜の状態は、非晶質半導体、非晶質状態と結晶状態とが混在したセミアモルファス半導体（ＳＡＳとも表記する）、及び結晶性半導体のいずれでもよい。なおＳＡＳは、非晶質半導体中に０．５ｎｍ〜２０ｎｍの結晶粒を観察することができる微結晶半導体が含まれる。これらの剥離層３０は、スパッタリング法、又はプラズマＣＶＤ法等によって形成することができる。また剥離層３０は、０．０３μｍ〜１μｍの膜厚とすればよく、剥離層の成膜装置の薄膜形成限界が許容すれば、０．０３μｍ以下とすることも可能である。
【０１０８】
珪素を有する剥離層３０には、リンやボロン等の元素を添加してもよい。さらに加熱等により当該元素を活性化させてもよい。これら元素を添加等することにより、剥離層３０のエッチングレートを改善することができる。
【０１０９】
また被剥離層１２は、剥離層３０と接する領域に絶縁膜３１を有する。絶縁膜３１は、被剥離層１２がエッチングされないようにするために設ける。絶縁膜３１としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙ＝１、２・・・）等の酸素、又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造を用いることができる。例えば３層の積層構造を用いる場合、第１の絶縁膜として酸化珪素膜、第２の絶縁膜として酸化窒化珪素膜、第３の絶縁膜として酸化珪素膜を用いる。これら絶縁膜３１は、第１の基板２１０等からの不純物拡散を考えると、酸化窒化珪素膜を用いると好ましいが、当該酸化窒化珪素膜は剥離層３０、及びＴＦＴが有する半導体膜との密着性が低いことが懸念される。そこで、剥離層３０、該半導体膜、及び酸化窒化珪素膜との密着性の高い酸化珪素膜を設ける３層の積層構造とするとよい。なお、該絶縁膜３１は、薄膜トランジスタの下地膜として機能することができる。
【０１１０】
このような状態で、少なくとも薄膜トランジスタ（ＴＦＴ）３６、３７以外の領域に、剥離層３０が露出するような開口部（溝又は穴等）３２を形成する。そして穴３４が設けられた支持基板３３を第１の基板２１０上へ、接着剤等を用いて固定する。接着剤には、紫外線硬化樹脂、熱硬化樹脂等の樹脂材料、又は両面テープ等を用いることができる。
【０１１１】
そして図１１（Ａ）に示すように、穴３４を介して、開口部３２へエッチング剤３５を導入し、剥離層３０をエッチング除去する。図１１（Ｂ）には、図１１（Ａ）におけるｅ−ｆの断面図を示す。
【０１１２】
エッチング剤としては、フッ化ハロゲンを含む気体又は液体を使用することができる。例えばフッ化ハロゲンとして、ＣｌＦ3（三フッ化塩素）を使用することができる。このようなエッチング剤により、選択的に剥離層３０をエッチングする。より具体的には、減圧ＣＶＤ装置を用い、温度：３５０℃、ＣｌＦ3の流量：３００ｓｃｃｍ、気圧：６Ｔｏｒｒ（６×１３３Ｐａ）、時間：３ｈの条件で剥離層を除去することができる。また例えばフッ化ハロゲンを含む液体として、ＨＦ（フッ化水素）を用いることができる。
【０１１３】
このように剥離層３０を除去し、被剥離層１２を第１の基板２１０から剥離し、プラスチック基板に、接着剤等を用いて転置することができる。なお接着剤には、紫外線硬化樹脂、熱硬化樹脂等の樹脂材料、又は両面テープ等を用いることができる。
【０１１４】
このように薄膜集積回路を形成する場合、第１の基板２１０を再利用することができ、結果としてＩＤチップ１つ辺りの値段を下げることができる。
【０１１５】
また本発明は、上記剥離方法に限定されず、剥離層にレーザ光を照射したり、ガラス基板をエッチング除去してもよい。しかし、本実施例のような剥離方法を行うと、第１の基板２１０は、レーザ光を透過する必要がないため、設計の自由度を高めることができる。
【０１１６】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例６】
【０１１７】
本実施例では、上記実施例と異なり、剥離層３０に金属膜を用いる場合について説明する。
【０１１８】
本実施例において、剥離層３０として用いる金属は、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｎｄ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒから選ばれた元素または前記元素を主成分とする合金材料若しくは化合物材料からなる単層、或いはこれらの積層を用いることができる。
【０１１９】
これらの金属膜は、実施例４で示した金属膜と同様に、スパッタリング法、又はプラズマＣＶＤ法等によって形成することができる。
【０１２０】
また金属膜の代わりに、窒化された金属膜（窒化金属膜）を用いても構わず、さらに、金属膜に窒素や酸素を添加してもよいことは、実施例４で示した金属膜と同様である。
【０１２１】
そして、金属を有する剥離層３０上に、当該金属を有する酸化物、窒化物、又は窒化酸化物を形成する。これら金属を有する酸化物、窒化物、又は窒化酸化物をあわせて、反応物とも表記する。例えば、金属膜にＷ、Ｍｏ、またはＷ及びＭｏの混合物を用いる場合、当該金属を有する酸化物、窒化物、又は窒化酸化物は、Ｗ、Ｍｏ、またはＷ及びＭｏの混合物の酸化物、窒化物若しくは窒化酸化物となる。
【０１２２】
このような反応物は、金属膜表面上に、酸化物、窒化物、又は窒化酸化物を有する膜を形成するときに作製することができる。
【０１２３】
本実施例では、Ｗを有する剥離層３０上に、酸化珪素膜を形成するときに、Ｗを有する剥離層３０表面に、Ｗを有する酸化膜、例えばＷＯｘ（０＜ｘ＜３）が形成される。また同様に、Ｗを有する剥離層３０上に、窒化珪素膜を形成すると、Ｗを有する窒化膜が形成され、Ｗを有する剥離層３０上に、窒化酸化珪素膜を形成すると、Ｗを有する窒化酸化膜が形成されうる。
【０１２４】
その他の反応物の作製方法として、酸化物、窒化物、又は窒化酸化物を金属膜上に形成してもよい。例えば反応物である酸化物を形成する手段として、実施例４で示した金属酸化物の作製方法と同様である。
【０１２５】
このように形成される金属膜、及び反応物を選択することによって、剥離層のエッチング速度を制御することができる。
【０１２６】
このように金属膜表面に形成された反応物は、実施例４で示したように、その後の工程の熱処理等により化学的な状態に変化が生じることがある。例えば、Ｗを有する酸化膜が形成される場合、酸化タングステン（ＷＯｘ（ｘ＝２〜３））は、価数に変化が生じる。
【０１２７】
またさらに酸化珪素膜等の上には、薄膜トランジスタの下地膜として機能する絶縁膜を形成する。絶縁膜としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙ＝１、２・・・）等の酸素、又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造を用いることができる。これら絶縁膜により、第１の基板２１０等からの不純物拡散を低減することができる。
【０１２８】
その後、半導体膜を形成し、所定の形状にパターニングして、島状の半導体膜を形成し、該縞状の半導体膜を有する薄膜トランジスタ（ＴＦＴ）３６、３７を形成することができる。薄膜トランジスタの構成及び作製方法は、実施例４と同様であるため、説明を省略する。
【０１２９】
なお、微細なゲート長を有するＴＦＴを形成するため、導電膜の幅を短くするとよい。そのため、導電膜をエッチングするために設けられたマスク、例えばレジストマスクを細める工程を行ってもよい。例えば、酸素プラズマにより、レジストマスクを細めることができる。本工程は、上記実施例と組み合わせて用いることができる。
【０１３０】
また本発明の薄膜トランジスタは、ゲート電極の側面に絶縁膜からなるサイドウォールを設けてもよい。このサイドウォールをマスクとして、高濃度不純物領域を形成することもできる。本構造は、上記実施例と組み合わせて用いることができる。
【０１３１】
次いで、配線又はアンテナとして機能する導電膜を形成するための開口部を形成する。その後、保護膜として機能する絶縁膜を形成してもよい。保護膜として機能する絶縁膜は、窒素を有すると好ましい。またアンテナ上に設ける保護膜は、エポキシ樹脂を用いるとよい。
【０１３２】
この状態で、実施例５と同様に、薄膜トランジスタが形成された領域以外に、剥離層３０が露出するような開口部（溝又は穴等）を形成する。本実施例では、薄膜集積回路間に開口部を形成する。
【０１３３】
そして実施例５と同様に、上記開口部と重なる位置に、穴３４が設けられた支持基板３３を第１の基板２１０へ、接着剤等を用いて固定する。接着剤には、紫外線硬化樹脂、熱硬化樹脂等の樹脂材料、又は両面テープ等を用いることができる。
【０１３４】
その後、穴３４を介して、開口部３２へエッチング剤３５を導入する。その結果、剥離層３０を除去することができる。本実施例における剥離層は、絶縁基板上に形成された金属膜と、反応物とであり、これらを除去することにより第１の基板２１０を剥離することができる。なお剥離層に金属膜を用いた場合、少なくとも金属膜又は反応物のいずれかがエッチング剤と反応することにより、第１の基板２１０を剥離することができる。
【０１３５】
エッチング剤としては、実施例５と同様に、フッ化ハロゲンを含む気体又は液体を使用することができ、これにより化学的に剥離層を除去することができる。例えばフッ化ハロゲンとして、ＣｌＦ3（三フッ化塩素）を使用することができる。特に、剥離層が、Ｗとその酸化物であるＷＯ3である場合、ＣｌＦ3との反応速度が高く、剥離層の除去を短時間で行うことができ、好ましい。エッチング剤を用いて化学的に剥離層を除去すると、反応残留等の発生を低減することができるため好ましい。またフッ化ハロゲンを含む液体は、例えばフッ化水素（ＨＦ）を用いることができる。
【０１３６】
また上記のように化学的に剥離層を除去する方法以外に、実施例４に示したように、応力を加えて物理的手段を用いてもよい。その結果、より簡便に、短時間で剥離層を除去することができる。
【０１３７】
このように剥離層３０を除去し、被剥離層１２を第１の基板２１０から剥離し、プラスチック基板又はプラスチックフィルム基板等の支持基板上に、接着剤等を用いて薄膜集積回路を固定することができる。なお接着剤には、紫外線硬化樹脂、熱硬化樹脂等の樹脂材料、又は両面テープ等を用いることができる。
【０１３８】
このように薄膜集積回路を形成する場合、第１の基板２１０を再利用することができ、結果としてＩＤチップ１つ辺りの値段を下げることができる。
【０１３９】
また本発明は、上記剥離方法に限定されず、剥離層にレーザ光を照射したり、ガラス基板をエッチング除去してもよい。しかし、本実施例のような剥離方法を行うと、第１の基板２１０は、レーザ光を透過する必要がないため、設計の自由度を高めることができる。
【０１４０】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例７】
【０１４１】
本実施例では、薄膜集積回路と別途形成したアンテナを接続する場合について説明する。
【０１４２】
上記実施例のように、導電膜６５を用いたフォトリソグラフィー法により、アンテナ４８を形成することもできるが、図１４に示すように本実施例では別基板５０にアンテナ４８を形成し、導電膜６５と、アンテナとをバンプ４９を介して接続する。アンテナ４８は、印刷法、液滴吐出法、スパッタリング法、フォトリソグラフィー法、メタルマスクを用いた蒸着法のいずれか、又はそれらを組み合わせた方法により作製することができる。さらに加えて、メッキ法を用いて、導電膜を積層し、アンテナの抵抗を低くしてもよい。なおアンテナを液滴吐出法、又は印刷法により形成する場合、導電膜をパターニングする必要がないため、作製工程を低減することができ好ましい。
【０１４３】
アンテナ材料には、Ａｇ（銀）、Ａｌ（アルミニウム）、Ａｕ（金）、Ｃｕ（銅）、Ｐｔ（白金）等の導電材料を用いることができる。上記材料のうち配線抵抗が懸念される場合、メッキ法を用いて、アンテナを厚くすることにより配線抵抗を低減することができる。また、別基板５０にアンテナを形成するため、アンテナの幅を広くすることで配線抵抗を低減することができる。また、Ｃｕのように抵抗が低いが、その拡散が懸念される導電材料は、アンテナの被形成面やＣｕの周囲を覆うように窒素を有する絶縁膜を形成するとよい。
【０１４４】
液滴吐出法においては、溶媒としてテトラデカンに混入されたＡｇをノズルより滴下して、アンテナを形成することができる。このときＡｇの密着性を高めるため、アンテナ用基板上に酸化チタン（ＴｉＯｘ）からなる下地膜を形成してもよい。
【０１４５】
なおアンテナの形状及び配置は図１４に限定されるものではない。例えば、図８のレイアウトに示したように、ＩＤチップ全体にアンテナを設けてもよい。
【０１４６】
また別基板に形成されたアンテナ４８に、圧力を加えて平坦性を向上させてもよい。その結果、アンテナ４８を薄膜化することができる。加圧に加えて、加熱を施してもよく、さらに加圧処理と加熱処理とを同時に行うこともできる。液滴吐出法を用いる場合、溶媒を除去するために加熱処理を行う必要があるときは、加圧処理と加熱処理とを同時に行うとよい。
【０１４７】
このように形成されるアンテナを実装することにより、ＩＤチップを形成することができる。
【０１４８】
その後、別基板及びアンテナを覆うように、保護膜を形成してもよい。保護膜は有機材料から形成するとよく、例えばエポキシ樹脂を用いて形成するとよい。保護膜の膜厚は、１５μｍ〜３０μｍである。
【０１４９】
そして薄膜集積回路の剥離方法は、上記実施例のいずれかを用いることができる。
【０１５０】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例８】
【０１５１】
本実施例では、昇圧電源回路を有する薄膜集積回路を剥離するタイミングについて説明する。
【０１５２】
アンテナとして機能する導電層（単にアンテナと表記する）を形成した後は、以下の４通りの剥離のタイミングがある。
【０１５３】
第１の剥離のタイミングは、剥離層が露出されるように、絶縁膜等をエッチングして開口部を形成し、アンテナを覆うように保護膜を形成し、その後開口部にエッチング剤を導入して、剥離層を除去し、基板から薄膜集積回路を剥離するものである。
【０１５４】
第２の剥離のタイミングは、アンテナを覆うように保護膜を形成し、剥離層が露出されるように、絶縁膜等をエッチングして開口部を形成し、開口部にエッチング剤を導入して、剥離層を除去し、基板から薄膜集積回路を剥離するものである。
【０１５５】
第３の剥離のタイミングは、剥離層が露出されるように、絶縁膜等をエッチングして開口部を形成し、アンテナを覆うように保護膜を形成し、開口部にエッチング剤を導入して剥離層を選択的に除去し、物理的手段により基板から薄膜集積回路を剥離するものである。
【０１５６】
第４の剥離のタイミングは、アンテナを覆うように保護膜を形成し、剥離層が露出されるように、絶縁膜等をエッチングして開口部を形成し、開口部にエッチング剤を導入して剥離層を選択的に除去し、物理的手段により基板から薄膜集積回路を剥離するものである。
【０１５７】
物理的手段を加えることにより、簡便に、短時間で剥離することができる。
【０１５８】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例９】
【０１５９】
本実施例では、薄膜集積回路を構成するＴＦＴの構造及びその作製方法について詳述する。
【０１６０】
図１７（Ａ）に示すように、第１の基板２１０上に剥離層１１を形成する。本実施では、剥離層１１として金属膜を用い、当該金属を有する金属酸化物１３、酸化珪素膜２１２を順に設ける。酸化珪素膜２１２を形成するとき、金属膜にＷを用いる場合、Ｗを有する金属酸化物（ＷＯｘ（０＜ｘ＜３））１３が形成される。
【０１６１】
その後、下部ゲート電極として機能する導電膜（以下、下部ゲート電極６３と示す。）を形成する。下部ゲート電極６３は、金属又は一導電型の不純物を添加した多結晶半導体で形成することができる。金属を用いる場合は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）などを用いることができる。下部ゲート電極６３は、マスク、例えばレジストマスクを用いて、所定の形状にエッチングする。このとき、微細なゲート電極を形成するため、酸素プラズマにより、レジストマスクを細めてから、エッチングしてもよい。
【０１６２】
図１７（Ｂ）は、下部ゲート電極６３の上面図を示し、ａ−ｂにおける断面図が図１７（Ａ）に相当する。
【０１６３】
そして、図１８（Ａ）に示すように、下地膜として機能する絶縁膜４６を形成する。本実施例において、第１の絶縁膜として窒化珪素膜４６ａ、第２の絶縁膜として酸化窒化珪素膜４６ｂを形成するが、この積層順に限定されるものではない。
【０１６４】
次に、所定の形状を有する半導体膜２１４、半導体膜を覆って設けられたゲート絶縁膜４７、ゲート電極として機能する導電膜３０４ａを順に設ける。半導体膜は、非晶質半導体膜、結晶性半導体膜、ＳＡＳ、微結晶半導体膜を用いることができる。結晶性半導体膜は、非晶質珪素膜に加熱処理を行って形成することができる。加熱処理は、加熱炉やレーザ照射を用いることができる。また加熱処理温度を低減させるため、非晶質半導体膜に、結晶化を助長する金属元素、代表的にはニッケル（Ｎｉ）を塗布してもよい。その結果、配向性の揃った結晶性半導体膜を得ることができる。またレーザ照射を行う場合、連続発振型のレーザ装置、パルス発振型のレーザ装置を用いることができる。さらに連続発振型とパルス発振型のレーザを組み合わせて照射してもよい。また加熱炉を用いて結晶化した後、さらにレーザ照射を行って、結晶性を高めてもよい。半導体膜の材料は、珪素、ゲルマニウム、それらの混合物を用いることができる。
【０１６５】
導電膜３０４ａを所定の形状にパターニングするため、マスク、例えばレジストマスクを形成する。このとき、下部ゲート電極６３を用いた裏面露光により所定の形状を有するレジストマスク５５を形成することができる。そして、当該レジストマスク５５を用いて、導電膜３０４ａを所定の形状にパターニングし、ゲート電極の下層電極１８、２０を形成する。
【０１６６】
また図１８（Ｂ）は、導電膜３０４ａ上にレジストマスクが設けられた上面図を示し、ａ−ｂにおける断面図が図１８（Ａ）に相当する。
【０１６７】
その後図１９（Ａ）に示すように、下層電極１８、２０を用いて、半導体膜２１４に不純物元素を添加する。
【０１６８】
そして、下部ゲート電極６３と、下層電極１８、２０を別に制御するため、それぞれに配線を接続する。下部ゲート電極６３と配線とを接続するコンタクトホールを設けるため、下層電極１８、２０の一部を除去する。このとき、下層電極１８、２０上にマスク、例えばレジストマスクを設けて、下層電極１８、２０の一部をエッチングすればよい。
【０１６９】
また図１９（Ｂ）は、一部がエッチングされた下層電極１８、２０の上面図を示し、ａ−ｂにおける断面図が図１９（Ａ）に相当する。
【０１７０】
なお下部ゲート電極６３と、下層電極１８、２０とを同じように制御する場合、上記のように導電膜の一部を除去する必要はない。そして下部ゲート電極６３上に設けられるゲート絶縁膜４７にコンタクトホールを形成し、当該コンタクトホールに直接下層電極１８、２０を形成することにより、下部ゲート電極６３と、下層電極１８、２０とは接続することができる。
【０１７１】
次いで図２０（Ａ）に示すように、ゲート電極を積層構造とするため、上層電極１９、２１を形成してもよい。本実施例では、マスク、例えばレジストマスクを用いて、上層電極１９、２１を所定の形状にパターニングすることができる。そして、上層電極１９、２１を設けた状態で、不純物元素を添加してもよい。このとき、下層電極１８、２０に重なるように、低濃度不純物領域を形成することができる。
【０１７２】
その後、ゲート電極を覆って、絶縁膜３０５を形成する。絶縁膜３０５は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙ＝１、２・・・）等の酸素、又は窒素を有する絶縁膜を用いることができる。本実施例では、酸化窒化珪素を用いる。特に、プラズマＣＶＤ法により絶縁膜３０５を形成することで、多くの水素を有することができる。この水素によって半導体膜２１４のダングリングボンドを低減することができ、好ましい。そのため、絶縁膜３０５を設けた状態で、加熱処理を施すとよい。
【０１７３】
次いで、絶縁膜３０５を覆って、層間絶縁膜３０６を形成し、平坦性を高めることができる。このような層間絶縁膜は、有機材料や無機材料を用いることができ、具体的には実施例４を参照することができる。
【０１７４】
なお、絶縁膜３０５形成後の加熱処理は、層間絶縁膜３０６を形成後に行っても構わない。
【０１７５】
その後、層間絶縁膜３０６、絶縁膜３０５、ゲート絶縁膜４７にコンタクトホールを形成し、不純物領域と接続する配線として機能する導電膜６５を形成する。この導電膜６５を用いて、アンテナを形成することができる。
【０１７６】
また図２０（Ｂ）は、配線としての導電膜６５、下部ゲート電極６３に接続される配線、及びゲート電極に接続される配線が設けられた上面図を示し、ａ−ｂにおける断面図が図２０（Ａ）に相当する。なお、上層電極１９、２１は図示しない。
【０１７７】
このようにして下部ゲート電極６３を有するＴＦＴを形成することができる。下部ゲート電極６３は、ゲート電極と別に制御することができる。そのため、微細なＴＦＴを形成する場合、ゲート電極にオフとなる信号を入力するとき、電流が流れてしまうことがあっても、下部ゲート電極６３を制御することにより、正確にオフ状態とすることができる。その結果、低消費電力化を図ることができる。
【０１７８】
具体的には、Ｎ型の薄膜トランジスタ（ＴＦＴ）３６の下部ゲート電極６３に対する負のバイアス電圧の印加は、しきい値電圧を高めて、リーク電流を減少させることができる。また、正のバイアス電圧の印加は、しきい値電圧を下げて、チャネル形成領域に電流が流れやすくすることができる。従って、薄膜トランジスタは、より高速化、若しくはより低電圧で動作することができる。
【０１７９】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例１０】
【０１８０】
本実施例では、上記実施例と異なるＴＦＴの構成について説明する。
【０１８１】
図１２はトップゲート型のＴＦＴを適用する一例を示している。第１の基板２１０上に剥離層１１と、積層された絶縁膜１３が形成され、その上に薄膜トランジスタが設けられている。少なくとも絶縁膜４３は、半導体膜２１４に対する下地膜として機能する。また半導体膜２１４を覆って、ゲート絶縁膜４７が設けられている。ゲート絶縁膜４７の上には、半導体膜２１４に対応してゲート電極６２、６４が形成され、その上層に保護層として機能する絶縁膜３０５、層間絶縁膜３０６が設けられている。さらに層間絶縁膜３０６の上方には、保護層として機能する絶縁膜３０８を形成してもよい。
【０１８２】
半導体膜２１４の材料や作製方法は、実施例９を参照すればよい。
【０１８３】
剥離層１１やそのエッチング方法等は、実施例４乃至６で示したいずれかを適用することができる。
【０１８４】
ゲート電極６２、６４は金属又は一導電型の不純物を添加した多結晶半導体で形成することができる。ゲート電極を積層構造とする場合には、第１層の端部が第２層の端部より外側に突き出した所謂ハット形状としてもよい。このとき第１層を金属窒化物とすることで、バリア性を高めることができる。この場合、第２層の金属により、ゲート絶縁膜４７やその下層の半導体膜２１４に不純物が拡散することを防ぐことができる。
【０１８５】
半導体膜２１４、ゲート絶縁膜４７、ゲート電極６２、６４などを組み合わせて構成されるトランジスタは、シングルドレイン構造、ＬＤＤ構造、ゲートオーバーラップドレイン（ＧＯＬＤ）構造など各種構造を適用することができる。また、シングルゲート構造、マルチゲート構造を適用することができる。マルチゲート構造とは、等価的には同電位のゲート電圧が印加されるトランジスタが直列に接続された構造である。
【０１８６】
層間絶縁膜３０６は、酸化シリコン及び酸化窒化シリコンなどの無機絶縁材料、又はアクリル樹脂及びポリイミド樹脂などの有機絶縁材料で形成することができる。スピン塗布やロールコーターなど塗布法を用いる場合には、有機溶媒中に溶かされた絶縁膜材料を塗布した後、熱処理によって形成された酸化珪素を用いることもできる。例えば、シロキサン結合を含む塗布膜を形成しておいて、２００乃至４００℃での熱処理により形成可能な絶縁層を用いることができる。層間絶縁膜３０６として、塗布法で形成する絶縁膜を用いると表面を平坦化することができる。また、リフローにより絶縁膜を平坦化することができる。このように平坦化された絶縁膜上に、配線を形成するとその断線を防止することができる。また、多層配線を形成する際にも有効に利用することができる。
【０１８７】
層間絶縁膜３０６上に配線として機能する導電膜６５を形成する。導電膜はチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）との積層構造など、アルミニウム（Ａｌ）のような低抵抗材料と、チタン（Ｔｉ）やモリブデン（Ｍｏ）などの高融点金属材料との組み合わせで形成することが好ましい。また導電膜６５を用いてアンテナを形成することもできる。
【０１８８】
このような構造を有するＴＦＴを、薄膜集積回路に適用することができる。
【０１８９】
図１３は、ボトムゲート型のＴＦＴを適用する一例を示している。第１の基板２１０上に剥離層１１と絶縁膜１３が順に形成され、その上に素子形成層４５が設けられている。素子形成層４５には、ゲート電極３０４、ゲート絶縁膜４７、半導体膜２１４、チャネル保護層３０９、保護層として機能する絶縁膜３０５、層間絶縁層として機能する層間絶縁膜３０６が設けられている。さらにその上方には、保護層として機能する絶縁膜３０８を形成してもよい。絶縁膜３０８は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙ＝１、２・・・）等の酸素、又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造を有するように形成することができる。
【０１９０】
導電膜６５は、絶縁膜３０５上又は層間絶縁膜３０６上に形成することができる。また導電膜６５を用いてアンテナを形成することもできる。
【０１９１】
このような構造を有するＴＦＴを、薄膜集積回路に適用することができる。
【０１９２】
このように、薄膜集積回路に用いられる薄膜トランジスタは、トップゲート型であっても、ボトムゲート型であっても、実施例９で示したデュアルゲート型であってもよい。またトップゲート型と、ボトムゲート型、デュアルゲート型を組み合わせて用いてもよい。すなわち、本発明は、薄膜トランジスタの構成には限定されない。
【０１９３】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例１１】
【０１９４】
本実施例では、封止処理されたＩＤチップの断面図について説明する。
【０１９５】
ＩＤチップは、アンテナより電源を供給するため、電源の安定化が難しく、消費電力を極力抑制することが必要である。仮に、消費電力が増加すると、電磁波を入力する必要があるため、リーダライタの消費電力の増加、他の装置や人体への悪影響、ＩＤチップとリーダライタとの通信距離に制約が生じるなどの不都合が生じる。
【０１９６】
そこで、本実施例では、消費電力を抑制することが可能とするため、実施例９で示したデュアルゲート構造の薄膜トランジスタを用いて、昇圧電源回路を代表とする薄膜集積回路５２を形成することを特徴とする。
【０１９７】
図１５には、下部ゲート電極６３と上部ゲート電極６２を含むＮ型の薄膜トランジスタ（ＴＦＴ）３６と、下部ゲート電極６３と上部ゲート電極６４を含むＰ型の薄膜トランジスタ３７を示す。
【０１９８】
また昇圧電源回路を代表とする薄膜集積回路５２に対して、封止処理を行って、薄膜集積回路５２を、第１の基体５３と第２の基体５４により封止する。そして、薄膜集積回路５２が第１の基体５３と第２の基体５４により封止されたＩＤチップが完成する。
【０１９９】
このようなＩＤチップにおいて、消費電力を抑制するためには、下部ゲート電極６３にバイアス電圧を印加する方法が有効であり、具体的には、Ｎ型の薄膜トランジスタ（ＴＦＴ）３６の下部ゲート電極６３に対する負のバイアス電圧の印加は、しきい値電圧を高めて、リーク電流を減少させることができる。また、正のバイアス電圧の印加は、しきい値電圧を下げて、チャネル形成領域に電流が流れやすくすることができる。従って、薄膜トランジスタ（ＴＦＴ）３６は、より高速化、若しくはより低電圧で動作する。
【０２００】
Ｐ型の薄膜トランジスタ３７の下部ゲート電極６３に対する正のバイアス電圧の印加は、しきい値電圧を高めて、リーク電流を減少させることができる。また、負のバイアス電圧の印加は、しきい値電圧を下げて、チャネル形成領域に電流が流れやすくすることができる。従って、薄膜トランジスタ３７は、より高速化、若しくは低電圧で動作する。
【０２０１】
上記の通り、下部ゲート電極に印加するバイアス電圧を制御することで、薄膜トランジスタ（ＴＦＴ）３６、３７のしきい値電圧を変えて、リーク電流を減少させ、その結果、ＩＤチップ自体の消費電力を抑制することができる。従って、暗号処理などの複雑な処理を行っても、電源が不安定になることがなく、電源の安定化を実現する。また、電磁波を入力する必要がなく、リーダライタとの通信距離を改善することができる。なお、バイアス電圧の印加は、専用の制御回路を設けて、アンテナを介した電源の状態によって切り換えるとよい。
【０２０２】
なお、本実施例ではデュアルゲート構造の薄膜トランジスタを用いる場合を説明したが、図１６に示すように、シングルゲート構造の薄膜トランジスタを用いてもよい。図１６には、シングルゲート構造のＮ型の薄膜トランジスタ８６、及びＰ型の薄膜トランジスタ８７を示す。
【０２０３】
なお図１６において、薄膜トランジスタ、アンテナ、及び保護層までの厚みは、２０μｍ〜４０μｍであり、第１の基体５３及び第２の基体５４のそれぞれの膜厚は、１５μｍ〜３５μｍである。
【０２０４】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例１２】
【０２０５】
本発明により作製されるＩＤチップの用途は広範にわたるが、あらゆる物品に実装することができる。例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２１（Ａ）参照）、包装用容器類（包装紙やボトル等、図２１（Ｂ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２１（Ｃ）参照）、乗物類（自転車等、図２１（Ｄ）参照）、装身具（鞄や眼鏡等、図２１（Ｅ）参照）、食品類、衣類、生活用品類、電子機器等に貼り付けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【０２０６】
ＩＤチップは、物品の表面に貼ったり、物品に埋め込んだりして、物品に固定される。例えば、本なら表紙の厚紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりする。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等なら、表面に貼り付けたり、埋め込んだりする。上記に挙げた物品のうち、例えば、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等にＩＤチップを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。
【０２０７】
また、ＩＤチップを、物の管理や流通のシステムに応用することで、システムの高機能化を図ることができる。例えば、表示部２９４を含む携帯端末の側面にリーダライタ２９５を設けて、物品２９７の側面にＩＤチップ２９６を設ける場合が挙げられる（図２２（Ａ）参照）。この場合、リーダライタ２９５にＩＤチップ２９６をかざすと、表示部２９４に物品２９７の原材料や原産地、流通過程の履歴等の情報が表示されるシステムになっている。また、別の例として、ベルトコンベアの脇にリーダライタ２９５を設ける場合が挙げられる（図２２（Ｂ）参照）。この場合、物品２９７には、ＩＤチップが実装されたラベルが貼られており、の検品を簡単に行うことができる。
【０２０８】
またさらに、ＩＤチップは動物の管理にも使用することができる。例えば、家畜等にＩＤチップを埋め込み、健康状態等を管理することができる。またペットの首輪等にＩＤチップを貼り付け、迷子のときの現在地を把握することもできる。
【０２０９】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【図面の簡単な説明】
【０２１０】
【図１】本発明のＩＤチップのブロック構成を示す図。
【図２】本発明の昇圧電源回路のブロック構成を示す図。
【図３】本発明の昇圧電源回路の振舞いを説明する図。
【図４】本発明の昇圧電源回路の回路図。
【図５】本発明の昇圧電源回路の振舞いを説明する図。
【図６】本発明の昇圧電源回路のブロック構成を示す図。
【図７】本発明の無線チップのブロック構成を示す図。
【図８】本発明の無線チップのレイアウト図。
【図９】本発明の無線チップの作製方法を示す図。
【図１０】本発明の無線チップの作製方法を示す図。
【図１１】本発明の無線チップの作製方法を示す図。
【図１２】本発明の無線チップを構成する薄膜トランジスタの構成図。
【図１３】本発明の無線チップを構成する薄膜トランジスタの構成図。
【図１４】本発明の無線チップのアンテナの構成図。
【図１５】本発明の無線チップの断面図。
【図１６】本発明の無線チップの断面図。
【図１７】本発明の無線チップを構成する薄膜トランジスタの作製図。
【図１８】本発明の無線チップを構成する薄膜トランジスタの作製図。
【図１９】本発明の無線チップを構成する薄膜トランジスタの作製図。
【図２０】本発明の無線チップを構成する薄膜トランジスタの作製図。
【図２１】本発明の無線チップを実装した商品形態を示す図。
【図２２】本発明の無線チップを実装した商品形態を示す図。
【図２３】従来の無線チップの構成を示す図。
【符号の説明】
【０２１１】
１１    剥離層
１２    被剥離層
１３    金属酸化物
１４    支持基板
１５    接着剤
１６    接着剤
１８    下層電極
１９    上層電極
３０    剥離層
３１    絶縁膜
３２    開口部
３３    支持基板
３４    穴
３５    エッチング剤
３６    薄膜トランジスタ（ＴＦＴ）
３７    薄膜トランジスタ
３８    接着剤
４３    絶縁膜
４５    素子形成層
４６    絶縁膜
４７    ゲート絶縁膜
４８    アンテナ
４９    バンプ
５０    別基板
５２    薄膜集積回路
５３    基体
５４    基体
５５    レジストマスク
６０    膜
６１    層間絶縁膜
６２    ゲート電極
６３    下部ゲート電極
６４    上部ゲート電極
６５    導電膜
８６    薄膜トランジスタ
８７    薄膜トランジスタ
１０１    ＩＤチップ
１０２    アンテナ回路
１０３    昇圧電源回路
１０４    復調回路
１０５    変調回路
１０６    メモリインターフェース（ＩＦ）
１０７    メモリ
１１０    基板
２０１    無線チップ
２０２    アンテナ回路
２０３    電源回路
２０４    復調回路
２０５    変調回路
２０６    メモリＩＦ
２０７    メモリ
２１０    基板
２１２    酸化珪素膜
２１４    半導体膜
２９４    表示部
２９５    リーダライタ
２９６    ＩＤチップ
２９７    物品
３０１    昇圧電源回路
３０２    整流回路
３０３    昇圧回路
３０４    ゲート電極
３０５    絶縁膜
３０６    層間絶縁膜
３０８    絶縁膜
３０９    チャネル保護層
４３ａ    窒化珪素膜
４３ｂ    酸化窒化珪素膜
５０１    昇圧電源回路
５０２    整流回路
５０３    昇圧回路
５０４    昇圧ユニット
５０５    容量部
５０６    容量素子
５０７    ダイオード
５０８    ダイオード
５０９    容量素子
５１０    ダイオード
５１３    容量素子
７０１    昇圧電源回路
７０２    リミッタ回路
８０１    ＩＤチップ
８０２    アンテナ回路
８０３    昇圧電源回路
８０４    復調回路
８０５    クロックコントローラ
８０６    コード認識・判定回路
８０７    メモリコントローラ
８０８    マスクＲＯＭ
８０９    符号化回路
８１０    変調回路
９０１    アンテナ
９０２    共振容量
９０３    昇圧電源回路
９０４    復調回路
９０５    クロックコントローラ
９０６    コード認識・判定回路
９０７    メモリコントローラ
９０８    符号化回路
９０９    変調回路
３０４ａ    導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図８】
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