(57)【要約】 【課題】Ａ／Ｄ変換装置の内部処理の効率化を図る。【解決手段】ｎ（ｎは２以上の自然数）個のチャネルから夫々得られるアナログ信号をサンプルホールドしてからデジタル信号へと順次変換するＡ／Ｄ変換装置において、１個の第１のサンプルホールド回路を内蔵しており、前記チャネルのいずれか１つから得られるアナログ信号をデジタル信号へと変換する１個のＡ／Ｄ変換器と、ｎ−１個の前記チャネルから夫々得られるアナログ信号をサンプルホールドするｎ−１個の第２のサンプルホールド回路と、を有しており、ｎ個の前記チャネルから夫々アナログ信号が得られたとき、前記Ａ／Ｄ変換器において１番目に処理すべきアナログ信号を前記第１のサンプルホールド回路においてサンプルホールドするのと併行して、前記Ａ／Ｄ変換器において２番目以降に処理すべきアナログ信号を前記第２のサンプルホールド回路において一括してサンプルホールドしておくこと、とする。【選択図】図２
2006054684.tif 000002
【特許請求の範囲】
【請求項１】
ｎ（ｎは２以上の自然数）個のチャネルから夫々得られるアナログ信号をサンプルホールドしてからデジタル信号へと変換するＡ／Ｄ変換装置において、
１個の第１のサンプルホールド回路を内蔵する１個のＡ／Ｄ変換器と、
ｎ−１個の前記チャネルから夫々得られるアナログ信号をサンプルホールドするｎ−１個の第２のサンプルホールド回路と、を有しており、
ｎ個の前記チャネルから夫々アナログ信号が得られたとき、
前記Ａ／Ｄ変換器において１番目に処理すべきアナログ信号を前記第１のサンプルホールド回路においてサンプルホールドするのと併行して、
前記Ａ／Ｄ変換器において２番目以降に処理すべきアナログ信号を前記第２のサンプルホールド回路において一括してサンプルホールドしておくこと、
を特徴とするＡ／Ｄ変換装置。
【請求項２】
１個の前記チャネルから得られる１番目に処理すべきアナログ信号、前記第２のサンプルホールド回路において一括してサンプルホールドしておいた２番目以降に処理すべきアナログ信号、を前記Ａ／Ｄ変換器における処理順に応じて順次選択して前記Ａ／Ｄ変換器へと供給するアナログ信号選択回路を有しており、
前記Ａ／Ｄ変換器は、前記アナログ信号選択回路において１番目に選択されるアナログ信号を前記第１のサンプルホールド回路においてサンプルホールドした後、前記アナログ信号選択回路において２番目以降に順次選択されるアナログ信号を前記第１のサンプルホールド回路において順次サンプルホールドすること、
を特徴とするＡ／Ｄ変換装置。
【請求項３】
前記第１のサンプルホールド回路におけるサンプリング周波数を、前記第２のサンプルホールド回路におけるサンプリング周波数よりも高く設定したこと、を特徴とする請求項１又は２に記載のＡ／Ｄ変換装置。
【請求項４】
前記第１のサンプルホールド回路におけるサンプリング周波数を、前記第２のサンプルホールド回路におけるサンプリング周波数のｎ倍に設定したこと、を特徴とする請求項３に記載のＡ／Ｄ変換装置。
【請求項５】
前記Ａ／Ｄ変換器を、前記アナログ信号選択回路において順次選択されたアナログ信号をパイプライン方式でＡ／Ｄ変換するパイプライン型Ａ／Ｄ変換器としたこと、を特徴とする請求項１乃至４のいずれかに記載のＡ／Ｄ変換装置。
【請求項６】
受信信号に対して周波数変換を施して前記受信信号からｎ（ｎは２以上の自然数）個の周波数成分を得る周波数変換部と、前記ｎ個の周波数成分夫々に応じたアナログ信号をサンプルホールドしてからデジタル信号へと変換するＡ／Ｄ変換部と、前記デジタル信号に対して所定の復調処理を施す復調処理部と、を有する受信装置において、
前記Ａ／Ｄ変換部は、
１個の第１のサンプルホールド回路を内蔵する１個のＡ／Ｄ変換器と、
ｎ−１個の前記チャネルから夫々得られるアナログ信号をサンプルホールドするｎ−１個の第２のサンプルホールド回路と、を有しており、
ｎ個の前記チャネルから夫々アナログ信号が得られたとき、
前記Ａ／Ｄ変換器において１番目に処理すべきアナログ信号を前記第１のサンプルホールド回路においてサンプルホールドするのと併行して、
前記Ａ／Ｄ変換器において２番目以降に処理すべきアナログ信号を前記第２のサンプルホールド回路において一括してサンプルホールドしておくこと、
を特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換装置及びそれを用いた受信装置に関する。
【背景技術】
【０００２】
近年、様々な分野のデジタル制御システムにおいて、高性能化や高機能化等を図るために、制御量として取り扱うべきアナログ信号の種類や数が増加傾向にある。そこで、デジタル制御システムでは、複数のチャネル（アナログ信号伝送経路）から夫々得られるアナログ信号をデジタル信号へと変換するＡ／Ｄ変換装置を設ける必要がある（例えば、以下に示す特許文献１参照）。
【特許文献１】特開２００１−２２３５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、複数のチャネルから夫々得られるアナログ信号をデジタル信号へと変換するＡ／Ｄ変換装置の構成としては、例えば、複数のチャネルから夫々得られるアナログ信号毎に対応して、１個のＡ／Ｄ変換器をチャネル数分備える実施形態が考えられる。しかしながら、Ａ／Ｄ変換器は、一般に、その他の構成部品と比して回路規模や消費電力が問題となりやすく、さらには、チャネル数が増加傾向にある以上、１個のＡ／Ｄ変換器をチャネル数分設けることには問題が多い。
【０００４】
そこで、Ａ／Ｄ変換装置が、１個のＡ／Ｄ変換器を用いて、複数のチャンネルから夫々得られるアナログ信号をデジタル信号へと変換する仕組みが求められることとなる。しかしながら、このような仕組みの場合、１個のＡ／Ｄ変換器において、複数のチャンネルから夫々得られるアナログ信号をデジタル信号へと変換することになるので、Ａ／Ｄ変換装置内部の処理が複雑なものとなる。このため、１個のＡ／Ｄ変換器において複数のチャンネルから夫々得られるアナログ信号をデジタル信号へと変換する場合には、Ａ／Ｄ変換装置内部の処理の効率化を図らなければならない。
【課題を解決するための手段】
【０００５】
前述した課題を解決する主たる本発明は、ｎ（ｎは２以上の自然数）個のチャネルから夫々得られるアナログ信号をサンプルホールドしてからデジタル信号へと順次変換するＡ／Ｄ変換装置において、１個の第１のサンプルホールド回路を内蔵する１個のＡ／Ｄ変換器と、ｎ−１個の前記チャネル夫々から得られるアナログ信号をサンプルホールドするｎ−１個の第２のサンプルホールド回路と、を有しており、ｎ個の前記チャネルから夫々アナログ信号が得られたとき、前記Ａ／Ｄ変換器において１番目に処理すべきアナログ信号を前記第１のサンプルホールド回路においてサンプルホールドするのと併行して、前記Ａ／Ｄ変換器において２番目以降に処理すべきアナログ信号を前記第２のサンプルホールド回路において一括してサンプルホールドしておくこと、とする。
【発明の効果】
【０００６】
本発明によれば、内部処理の効率化を図ったＡ／Ｄ変換装置及びそれを用いた受信装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
＝＝＝  Ａ／Ｄ変換装置  ＝＝＝
＜全体構成＞
図１は、本発明の一実施形態に係るＡ／Ｄ変換装置１００の入出力信号仕様の例を示す図である。なお、同図に示すＡ／Ｄ変換装置は、４チャネル（アナログ信号経路）から夫々得られるアナログ信号を、１個のＡ／Ｄ変換器を用いて各１０ビットのデジタル信号へと順次変換する仕様の場合とする。勿論、アナログ信号のチャネル数は、本仕様に限定されるものではなく２以上の自然数であればよい。同様に、デジタル信号のビット数もまた本仕様に限定されるものではなく、如何なるビット数をも採用できる。
【０００８】
Ａ／Ｄ変換装置１００の入力信号側のピン仕様としては、４つのチャネル（ｃｈ.Ａ、ｃｈ．Ｂ、ｃｈ．Ｃ、ｃｈ．Ｄ）から夫々得られるアナログ信号ＡＩＮＡ、ＡＩＮＢ、ＡＩＮＣ、ＡＩＮＤを入力するピンと、基準クロック信号ＣＬＫＩＮを入力するピンと、スタンバイモードを設定するためのスタンバイモード設定信号ＳＴＢＹを入力するピンがある。なお、スタンバイモードは、Ａ／Ｄ変換装置１００内部の電流経路を遮断するモードのことである。
【０００９】
Ａ／Ｄ変換装置１００の出力信号側のピン仕様としては、アナログ信号ＡＩＮＡ〜ＡＩＮＤ夫々に対してＡ／Ｄ変換がなされた結果としての１０ビットのデジタル信号Ｄｎ（ｎ＝０〜９）Ａ、Ｄｎ（ｎ＝０〜９）Ｂ、Ｄｎ（ｎ＝０〜９）Ｃ、Ｄｎ（ｎ＝０〜９）Ｄを出力するピンと、デジタル信号ＤｎＡ〜ＤｎＤ夫々のタイミングをＡ／Ｄ変換装置１００外部で制御させるための基準クロック信号ＯＣＬＫを出力するピンと、を有する。
【００１０】
図２は、本発明の一実施形態に係るＡ／Ｄ変換装置１００の構成を示す図である。
【００１１】
サンプルホールド回路１０ａ、１０ｂ、１０ｃは、本願請求項に記載の『第２のサンプルホールド回路』の一実施形態である。サンプルホールド回路１０ａ、１０ｂ、１０ｃは、タイミング信号生成回路１５において生成されたサンプルホールド制御信号ＳＨＣＬＫに基づいて、Ａ／Ｄ変換器１２において１番目に処理すべきアナログ信号ＡＩＮＡを除き、ｃｈ．Ｂ〜ｃｈ．Ｄより得られるＡ／Ｄ変換器１２において２番目以降に順次処理すべきアナログ信号ＡＩＮＢ〜ＡＩＮＤの計３（＝４−１）つのアナログ信号夫々を一括してサンプルホールドするものである。
【００１２】
アナログ入力選択回路１１は、本願請求項に記載の『アナログ信号選択回路』の一実施形態である。アナログ入力選択回路１１は、タイミング信号生成回路１５において生成されたアナログ入力選択信号ＳＥＬＡＩ〜ＳＥＬＤＩに基づいて、１個のｃｈ．Ａから得られる１番目に処理すべきアナログ信号ＡＩＮＡ、サンプルホールド回路１０ａ、１０ｂ、１０ｃにおいて一括してサンプルホールドしておいた２番目以降に処理すべきアナログ信号ＡＩＮＢ、ＡＩＮＣ、ＡＩＮＤ、をＡ／Ｄ変換器１２における処理順に応じて順次選択してＡ／Ｄ変換器１２へと供給するものである。
【００１３】
Ａ／Ｄ変換器１２は、１個のサンプルホールド回路１２０を内蔵した１アナログ入力ＡＩＮ(ＡＩＮＡ又はサンプルホールド後のＡＩＮＢ〜ＡＩＮＤのいずれか一つ)であり且つ１０ビットの１デジタル出力Ｄ９〜Ｄ０の１個のＡ／Ｄ変換器である。なお、Ａ／Ｄ変換器１２は、本願請求項に記載の『Ａ／Ｄ変換器』の一実施形態であり、サンプルホールド回路１２０は、本願請求項に記載の『第１のサンプルホールド』の一実施形態である。なお、近年、ＣＭＯＳ等の半導体集積化技術の進展に伴い、Ａ／Ｄ変換器の周辺回路として設けられていたサンプルホールド回路を、Ａ／Ｄ変換器１２のように、周辺回路の簡略化等を目的として、サンプルホールド回路内蔵型のＡ／Ｄ変換器が流通している。
【００１４】
Ａ／Ｄ変換器１２は、また、複数のチャネル分のアナログ信号に対するＡ／Ｄ変換処理を重ねあわせて実施する、所謂パイプライン型（若しくは進行波型と称される。）を採用することとする。パイプライン型Ａ／Ｄ変換器は、例えば、『米山寿一著、新版  図解  Ａ／Ｄコンバータ入門、１２８〜１２９頁、オーム社刊』に開示されており、詳しい説明は後述する。なお、Ａ／Ｄ変換器１２は、パイプライン型に限定されず、サンプリングレートが低速（１００ｓｐｓ(sample per second)〜２Ｍｓｐｓ程度）であり且つ消費電力の小さい逐次比較型、サンプリングレートが高速（１Ｍｓｐｓ〜８０Ｍｓｐｓ程度）であり且つ消費電力が大きいフラッシュ型、等を採用してもよい。しかしながら、本願のＡ／Ｄ変換装置１００においては、回路規模の縮小化及び消費電力の低減化をある程度達成しつつも、複数のチャネルから得られるアナログ信号に対するＡ／Ｄ変換処理の高速化を図るべく、中速から高速のサンプリングレート（１Ｍｓｐｓ〜８０Ｍｓｐｓ程度）でありフラッシュ型よりも消費電力の小さいパイプライン型を採用することが好ましい。
【００１５】
なお、Ａ／Ｄ変換器１２は、タイミング信号生成回路１５において生成されたＡ／Ｄ変換制御信号ＡＤＣＬＫに基づいて、サンプルホールド回路１２０におけるサンプルホールドのタイミングの他、その他のＡ／Ｄ変換器１２内部の動作タイミングの制御がなされる。
【００１６】
デジタル出力選択回路１３は、タイミング信号生成回路１５において生成されたデジタル出力選択信号ＳＥＬＡＯ〜ＳＥＬＤＯに基づいて、Ａ／Ｄ変換器１２から順次変換されて出力されるデジタル信号Ｄ９〜Ｄ０を選択して、対応するチャネル用のレジスタ１４へと供給するものである。
【００１７】
レジスタ１４は、デジタル出力選択回路１３において選択されたデジタル信号Ｄ９〜Ｄ０を一時的に保持するものである。レジスタ１４において、各アナログ信号ＡＩＮＡ〜ＡＩＮＤに対応したデジタル信号ＤｎＡ〜ＤｎＤ全てが保持されたとき、レジスタ１４は、タイミング信号生成回路１５において生成された基準クロック信号ＯＣＬＫに基づいて、デジタル信号ＤｎＡ〜ＤｎＤを外部出力するのである。
【００１８】
タイミング信号生成回路１５は、基準クロック信号ＣＬＫＩＮに基づいて、サンプルホールド制御信号ＳＨＣＬＫ、アナログ入力選択信号ＳＥＬＡＩ〜ＳＥＬＤＩ、Ａ／Ｄ変換制御信号ＡＤＣＬＫ、デジタル出力選択信号ＳＥＬＡＯ〜ＳＥＬＤＯ、基準クロック信号ＯＣＬＫを生成するものである。なお、スタンバイ信号ＳＴＢＹが入力される場合、内部のアナログ回路が機能しなくなり、デジタル出力信号ＤｎＡ〜ＤｎＤは不定となる。
【００１９】
＜サンプルホールド回路＞
図３は、本発明の一実施形態に係るサンプルホールド回路１０ａ、１０ｂ、１０ｃ及び１２０の構成を示す図である。
【００２０】
サンプルホールド回路１０ａ、１０ｂ、１０ｃ及び１２０は、Ａ／Ｄ変換精度の向上を図るべく、差動出力アンプを用いたものを採用する。すなわち、サンプルホールド回路１０ａ、１０ｂ、１０ｃに入力されるアナログ信号ＡＩＮＢ〜ＡＩＮＤ、サンプルホールド回路１２０に入力されるアナログ信号ＡＩＮは、互いに位相の反転した差動入力信号ＡＩＮＰ、ＡＩＮＭとなる。
【００２１】
サンプルホールド回路１０ａ、１０ｂ、１０ｃ及び１２０は、サンプルホールド制御信号に基づいて、差動入力信号が供給されるスイッチ群Ｓ１及びＳ１’と、基準電圧Ｖｒｅｆが供給されるスイッチ群Ｓ２及びＳ２’に対して、一方のスイッチ群をＯＮさせた場合には他方のスイッチ群をＯＦＦさせることとする。
【００２２】
ここで、スイッチ群Ｓ１及びＳ１’がＯＮ且つスイッチ群Ｓ２及びＳ２’がＯＦＦした場合には、容量素子Ｃ１、Ｃ１’夫々の一方の端子には差動入力信号ＡＩＮＰ、ＡＩＮＭが供給されて充電がなされる、所謂サンプルモードとなる。引き続いて、スイッチ群Ｓ１及びＳ１’がＯＦＦ且つスイッチ群Ｓ２及びＳ２’がＯＮした場合には、容量素子Ｃ１、Ｃ１’夫々の一方の端子には基準電圧Ｖｒｅｆが供給されて、所謂ホールドモードとなる。
【００２３】
ホールドモードのとき、電荷保存則に基づいて、サンプルモードで容量素子Ｃ１及びＣ１’に充電された電荷が保存されるべく、容量素子Ｃ１とＣ２との間で、また、容量素子Ｃ１’とＣ２’との間で、電荷の移動が行われる。この結果、差動出力アンプは、基準電圧Ｖｒｅｆと差動入力信号ＡＩＮＰとの差分電圧に応じた差動出力信号ＡＩＮＰ’と、基準電圧Ｖｒｅｆと差動入力信号ＡＩＮＭとの差分電圧に応じた差動出力信号ＡＩＮＭ’と、を出力することとなる。
【００２４】
＜サンプルホールド回路内蔵Ａ／Ｄ変換器＞
図４は、本発明の一実施形態に係るサンプルホールド回路１２０を内蔵したパイプライン型のＡ／Ｄ変換器１２の構成を示す図である。なお、同図に示すＡ／Ｄ変換器１２は、最終的に生成される１０ビットのデジタル信号Ｄ９〜Ｄ０に関して、サブレンジング方式のように、４ビットのＤ９〜Ｄ６、２ビットのＤ５〜Ｄ４、２ビットのＤ３〜Ｄ２、２ビットのＤ１〜Ｄ０の順番に、合計４ステップで生成する場合とする。また、アナログ信号ＡＩＮＡ〜ＡＩＮＤが、差動入力信号ＡＩＮＰ、ＡＩＮＭとして、Ａ／Ｄ変換器１２に順番に入力されることとなる。
【００２５】
まず、第１ステップでは、差動入力信号ＡＩＮＰ、ＡＩＮＭが、Ａ／Ｄ変換制御信号ＡＤＣＬＫに基づいてサンプルホールド回路１２０においてサンプルホールドされるとともに、４ビットＡＤＣ１２１ａにおいて４ビットのＤ９〜Ｄ６へと量子化される。この量子化された４ビットのＤ９〜Ｄ６が、４ビットＤＡＣ１２２ａにおいて再びアナログ信号に変換された後、加算器１２３ａにおいて、サンプルホールドされた元の差動入力信号ＡＩＮＰ、ＡＩＮＭと４ビットＤＡＣ１２２ａ出力との差分アナログ信号が得られる。また、量子化された４ビットのＤ９〜Ｄ６は、Ａ／Ｄ変換制御信号ＡＤＣＬＫに基づいて、Ｄ型フリップフロップ１２５ａ、１２５ｂ、１２５ｃ、１２５ｄの順に伝播されてデジタル出力合成回路１２６へと供給される。
【００２６】
第２ステップでは、第１ステップで得られた加算器１２３ａ出力（差分アナログ信号）が、増幅器１２４ａにおいて増幅された後、２ビットＡＤＣ１２１ｂにおいてつぎの２ビットのＤ５〜Ｄ４へと量子化される。この量子化された２ビットのＤ５〜Ｄ４が、２ビットＤＡＣ１２２ｂにおいて再びアナログ信号に変換された後、加算器１２３ｂにおいて、増幅器１２４ｂにおいて更に増幅された加算器１２３ａ出力と２ビットＤＡＣ１２２ｂ出力との差分アナログ信号が得られる。また、量子化された２ビットのＤ５〜Ｄ４は、Ａ／Ｄ変換制御信号ＡＤＣＬＫに基づいて、Ｄ型フリップフロップ１２５ｅ、１２５ｆ、１２５ｇの順に伝播されてデジタル出力合成回路１２６へと供給される。
【００２７】
第３ステップでは、第２ステップで得られた加算器１２３ｂ出力（差分アナログ信号）が、増幅器１２４ｃにおいて増幅された後、２ビットＡＤＣ１２１ｃにおいてつぎの２ビットのＤ３〜Ｄ２へと量子化される。この量子化された２ビットのＤ３〜Ｄ２が、２ビットＤＡＣ１２２ｃにおいて再びアナログ信号に変換された後、加算器１２３ｃにおいて、増幅器１２４ｄにおいて更に増幅された加算器１２３ｂ出力と２ビットＤＡＣ１２２ｃ出力との差分アナログ信号が得られる。また、量子化された２ビットのＤ３〜Ｄ２は、Ａ／Ｄ変換制御信号ＡＤＣＬＫに基づいて、Ｄ型フリップフロップ１２５ｈ、１２５ｉの順に伝播されてデジタル出力合成回路１２６へと供給される。
【００２８】
第４ステップでは、第３ステップで得られた加算器１２３ｃ出力（差分アナログ信号）が、増幅器１２４ｅにおいて増幅された後、２ビットＡＤＣ１２１ｄにおいてつぎの２ビットのＤ１〜Ｄ０へと量子化される。この量子化された２ビットのＤ１〜Ｄ０は、Ａ／Ｄ変換制御信号ＡＤＣＬＫに基づいて、Ｄ型フリップフロップ１２５ｊに伝播されてデジタル出力合成回路１２６へと供給される。
【００２９】
このような第１〜第４ステップを通じて、デジタル出力合成回路１２６は、第１ステップで得られる４ビットのＤ９〜Ｄ６、第２ステップで得られる２ビットのＤ５〜Ｄ４、第３ステップで得られる２ビットのＤ３〜Ｄ２、第４ステップで得られる２ビットのＤ１〜Ｄ０を合成して、１０ビットのデジタル信号Ｄ９〜Ｄ０を生成するのである。
【００３０】
図６を参照しつつ、図５をもとにＡ／Ｄ変換器１２の動作の具体例を説明する。
【００３１】
第１ステップでは、４ビットＡＤＣ１２１ａにおいて、入力されたアナログ信号は電源電位ＶＣＣから接地ＧＮＤまでの１６（２の４乗）分割されたアナログレンジの中で“１０００”に相当するレベルを有するので、１０ビットのデジタル信号の最上位４ビットＤ９〜Ｄ６として“１０００”が生成される。
【００３２】
第２ステップでは、まず、増幅器１２４ａにおいて、元のアナログ信号と、第１ステップで設定された“１０００”をＤ／Ａ変換したアナログ信号と、の差分アナログ信号のアナログレンジを拡大させる。そして、２ビットＡＤＣ１２１ｂにおいて、差分アナログ信号は、４（２の２乗）分割されたアナログレンジの中で“１０”に相当するレベルを有するので、１０ビットのデジタル信号のつぎの２ビットＤ５〜Ｄ４としては“１０”が生成される。
【００３３】
第３ステップでは、まず、増幅器１２４ｃにおいて、第２ステップにおける差分アナログ信号と、第２ステップで設定された“１０”をＤ／Ａ変換したアナログ信号と、の差分アナログ信号のアナログレンジを拡大させる。そして、２ビットＡＤＣ１２１ｃにおいて、差分アナログ信号は、４（２の２乗）分割されたアナログレンジの中で“１０”に相当するレベルを有するので、１０ビットのデジタル信号のつぎの２ビットＤ３〜Ｄ２として“１０”が生成される。
【００３４】
第４ステップでは、まず、増幅器１２４ｅにおいて、第３ステップにおける差分アナログ信号と、第３ステップで設定された“１０”をＤ／Ａ変換したアナログ信号と、の差分アナログ信号のアナログレンジを拡大させる。そして、２ビットＡＤＣ１２１ｄにおいて、差分アナログ信号は、４（２の２乗）分割されたアナログレンジの中で“００”に相当するレベルを有するので、１０ビットのデジタル信号のつぎの２ビットＤ１〜Ｄ０として“００”が生成される。
【００３５】
このような第１〜第４ステップを実施した結果、１０ビットのデジタル信号として“１０００１０１０００”が生成されるのである。
【００３６】
なお、第１〜第４ステップは、Ａ／Ｄ変換制御信号ＡＤＣＬＫに応じて、Ａ／Ｄ変換器１２へと順次入力されるアナログ信号ＡＩＮＡ〜ＡＩＮＤ毎に実施される。例えば、図６に示すように、Ａ／Ｄ変換制御信号ＡＤＣＬＫのサイクル１では、アナログ信号ＡＩＮＡがＡ／Ｄ変換器１２へと入力されて、サンプルホールド回路１２０においてサンプルホールドされるとともに、デジタル信号ＤｎＡのＤ９〜Ｄ６が生成される。
【００３７】
そして、Ａ／Ｄ変換制御信号ＡＤＣＬＫのつぎのサイクル２においては、デジタル信号ＤｎＡのＤ５〜Ｄ４が生成されるとともに、アナログ信号ＡＩＮＢがＡ／Ｄ変換器１２へと入力されて、サンプルホールド回路１２０においてサンプルホールドされるとともに、デジタル信号ＤｎＢのＤ９〜Ｄ６が生成されるのである。
【００３８】
＜タイミング信号生成回路＞
図７をもとに、本発明の一実施形態に係るタイミング信号生成回路１５の構成を説明する。なお、タイミング信号生成回路１５において生成される各タイミング信号の波形例としては、図８を参照しつつ説明する。
【００３９】
分周回路１５１は、２段のＤ型フリップフロップ回路で構成されており、基準クロック信号ＣＬＫＩＮの１周期を基準として２分周及び４分周反転／非反転信号を生成する。なお、分周回路１５１の最大分周数は、４分周に限定されず、アナログ信号のチャネル数に応じた数とする。また、分周回路１５１は、スタンバイ信号ＳＴＢＹが供給されたとき、２段のＤ型フリップフロップ回路がリセットされる。
【００４０】
論理回路１５２は、基準クロック信号ＣＬＫＩＮと、分周回路１５１において生成された２分周及び４分周反転／非反転信号と、を適宜合成することによって、Ａ／Ｄ変換制御信号ＡＤＣＬＫ、サンプルホールド制御信号ＳＨＣＬＫ、デジタル出力選択信号ＳＥＬＡＯ〜ＳＥＬＤＯ、基準クロック信号ＯＣＬＫを生成するものである。
【００４１】
なお、Ａ／Ｄ変換制御信号ＡＤＣＬＫは、基準クロック信号ＣＬＫＩＮと同一周波数のパルス信号として生成される。また、サンプルホールド制御信号ＳＨＣＬＫは、Ａ／Ｄ変換制御信号ＡＤＣＬＫの４周期毎に、Ａ／Ｄ変換制御信号ＡＤＣＬＫのＨレベル区間と等しいＨレベル区間を有するパルス信号として生成される。すなわち、Ａ／Ｄ変換制御信号ＡＤＣＬＫの周波数（サンプルホールド回路１２０のサンプリング周波数）は、サンプルホールド制御信号ＳＨＣＬＫの周波数（サンプルホールド回路１０ａ、１０ｂ、１０ｃのサンプリング周波数）×アナログ信号のチャネル数“４”に設定される。
【００４２】
また、デジタル出力選択信号ＳＥＬＡＯ〜ＳＥＬＤＯは、Ａ／Ｄ変換器１２から順次出力される、デジタル信号ＤｎＡ〜ＤｎＤの出力タイミングに応じて、基準クロック信号ＣＬＫＩＮの１周期毎に、順番にＨレベル区間を示すパルス信号として生成される。よって、デジタル出力選択回路１３においては、デジタル出力選択信号ＳＥＬＡＯ〜ＳＥＬＤＯに基づいてデジタル信号ＤｎＡ〜ＤｎＤの選択が重なり合うことを防止できる。
【００４３】
また、基準クロック信号ＯＣＬＫは、デジタル出力選択信号ＳＥＬＤＯを所定時間（レジスタ１４への保持に要する時間以上）遅延させた信号とする。すなわち、デジタル出力選択信号ＳＥＬＤＯがＨレベル区間となり、それから所定時間経過したときには、レジスタ１４においてデジタル信号ＤｎＡ〜ＤｎＤ全てが保持されて、Ａ／Ｄ変換装置１００からデジタル信号ＤｎＡ〜ＤｎＤを出力可能な状態となるからである。
【００４４】
シフトレジスタ１５３は、４段のＤ型フリップフロップで構成されており、基準クロック信号ＣＬＫＩＮに基づいて、分周回路１５１において生成された２分周及び４分周反転／非反転信号の合成信号をシフトする。
【００４５】
論理回路１５４は、シフトレジスタ１５３の各ビット出力を適宜合成することで、アナログ入力選択信号ＳＥＬＡＩ〜ＳＥＬＤＩを生成するものである。
【００４６】
なお、アナログ入力選択信号ＳＥＬＡＩ〜ＳＥＬＤＩは、夫々、基準クロック信号ＣＬＫＩＮの１周期毎に、順番にＨレベル区間を示すパルス信号として生成される。よって、アナログ入力選択回路１１においては、アナログ入力選択信号ＳＥＬＡＩ〜ＳＥＬＤＩに基づいてアナログ信号ＡＩＮＡ〜ＡＩＮＤの選択が重なり合うことを防止できる。
【００４７】
＜Ａ／Ｄ変換装置の全体動作＞
図８をもとに、本発明の一実施形態に係るＡ／Ｄ変換装置１００全体の動作を説明する。
【００４８】
まず、基準クロック信号ＣＬＫＩＮを基準とした最初のサイクル１において、アナログ信号ＡＩＮＡ〜ＡＩＮＤがＡ／Ｄ変換装置１００へと入力される場合とする。アナログ入力選択信号ＳＥＬＡＩがＨレベル区間であるため、Ａ／Ｄ変換器１２において１番目に処理すべきアナログ信号ＡＩＮＡが、アナログ入力選択回路１１において選択されて、Ａ／Ｄ変換器１２のサンプルホールド回路１２０へと供給される。そして、サンプルホールド回路１２０では、アナログ信号ＡＩＮＡのサンプリングタイミング（Ａ／Ｄ変換制御信号ＡＤＣＬＫの立ち下り）に基づいて、アナログ信号ＡＩＮＡのサンプルホールドがなされる。
【００４９】
また、サンプルホールド回路１２０におけるアナログ信号ＡＩＮＡのサンプリングと併行して、Ａ／Ｄ変換器１２において２番目以降に処理すべきアナログ信号ＡＩＮＢ〜ＡＩＮＤが、サンプルホールド回路１０ａ、１０ｂ、１０ｃへと供給される。そして、サンプルホールド回路１０ａ、１０ｂ、１０ｃでは、アナログ信号ＡＩＮＢ〜ＡＩＮＤのサンプリングタイミング（サンプルホールド制御信号ＳＨＣＬＫの立ち下り）に基づいて、アナログ信号ＡＩＮＢ〜ＡＩＮＤの一括したサンプルホールドが、アナログ信号ＡＩＮＡのサンプルホールドと同時になされる。
【００５０】
なお、Ａ／Ｄ変換制御信号ＡＤＣＬＫと、サンプルホールド制御信号ＳＨＣＬＫは、同じ基準クロック信号ＣＬＫＩＮより生成されるため、同期がとれている。このため、サンプルホールド回路１２０におけるアナログ信号ＡＩＮＡのサンプリングタイミングと、サンプルホールド回路１０ａ、１０ｂ、１０ｃ夫々におけるアナログ信号ＡＩＮＢ〜ＡＩＮＤのサンプリングタイミングとは、同期がとれている。すなわち、全チャンネル数分のアナログ信号ＡＩＮＡ〜ＡＩＮＤは、所定のサンプルホールド回路において、一斉にサンプリングがなされるのである。
【００５１】
そして、サイクル１以降のサイクル２〜４では、アナログ入力選択信号ＳＥＬＢＩ〜ＳＥＬＤＩが順次Ｈレベル区間となり、サンプルホールド回路１０ａ、１０ｂ、１０ｃにおいて一括サンプルホールドしておいたアナログ信号ＡＩＮＢ〜ＡＩＮＤが、アナログ入力選択回路１１において順次選択される。そして、順次選択されたアナログ信号ＡＩＮＢ〜ＡＩＮＤが、Ａ／Ｄ変換器１２のサンプルホールド回路１２０へと順次供給されて、Ａ／Ｄ変換制御信号ＡＤＣＬＫに基づいて順次サンプルホールドがなされる。
【００５２】
ところで、Ａ／Ｄ変換器１２では、パイプライン方式で、アナログ信号ＡＩＮＡ〜ＡＩＮＤのＡ／Ｄ変換処理が順次行われる。よって、Ａ／Ｄ変換器１２にアナログ信号ＡＩＮＡ〜ＡＩＮＤが供給されてからＡ／Ｄ変換に要した所定時間経過した後、例えば、サイクル７ではアナログ信号ＡＩＮＡに対応したデジタル信号ＤｎＡ、サイクル８ではアナログ信号ＡＩＮＢに対応したデジタル信号ＤｎＢ、サイクル９ではアナログ信号ＡＩＮＣに対応したデジタル信号ＤｎＣ、サイクル１０ではアナログ信号ＡＩＮＤに対応したデジタル信号ＤｎＤが、Ａ／Ｄ変換器１２から出力される。
【００５３】
ここで、サイクル７〜１０では、デジタル出力選択信号ＳＥＬＡＯ〜ＳＥＬＤＯが順次Ｈレベル区間となり、デジタル出力選択回路１３においてデジタル信号ＤｎＡ〜ＤｎＤが順次選択されて、レジスタ１４へと一時的に保持される。この結果、サイクル１０では、レジスタ１４にはデジタル信号ＤｎＡ〜ＤｎＤの全てが保持されたこととなり、基準クロック信号ＯＣＬＫに基づいて、レジスタ１４からＡ／Ｄ変換装置１００の外部へと出力されるのである。
【００５４】
＝＝＝  地上波デジタル放送受信装置  ＝＝＝
本発明に係るＡ／Ｄ変換装置１００を組み込むデジタル制御システムの一例として、図９をもとに、携帯端末向けの地上波デジタル放送受信装置２００を例示する。なお、地上波デジタル放送受信装置２００は、本発明に係る『受信装置』の一実施形態である。
【００５５】
図９に示す地上波デジタル放送受信装置２００は、直交周波数分割多重（ＯＦＤＭ：Orthogonal Frequency Division Multiplexing）方式、ダイレクトコンバージョン方式、ダイバシティー方式、を採用するものである。
【００５６】
ＯＦＤＭ方式とは、マルチキャリア伝送方式の一つであり、１チャネルの伝送帯域内に互いに直交する複数の搬送波を発生させて配置し、さらに、夫々の搬送波に対してＱＰＳＫ（直交位相変調：Quadrature Phase Shift Keying）や、１６ＱＡＭ（直交振幅変調：Quadrature Amplitude Modulation）を施す方式のことである。このＯＦＤＭ方式は、マルチパス環境下での伝送特性に優れており、地上波デジタル放送の伝送方式として採用が決められている。
【００５７】
ダイレクトコンバージョン方式とは、受信した高周波信号を直接ベースバンド信号に周波数変換して処理する方式のことである。ダイレクトコンバージョン方式の受信機は、受信した高周波信号を中間周波数に一旦周波数変換して処理するスーパーヘテロダイン方式の受信機と比較して、高周波信号から中間周波数への周波数変換を処理する回路が不要な分、回路規模が小さく済み且つ低コストであり、マルチキャリア伝送方式に適している。
【００５８】
ダイバシティー方式とは、アンテナ位置の違いによって受信状態が変化することを利用して、例えば、複数のアンテナ夫々で受信した信号毎の信号処理系統を予め設けておき、受信状態に応じて信号処理系統を切り替える方式のことである。あるいは、ダイバシティー方式は、アンテナのみを複数設けておき、受信状態に応じてアンテナのみを切り替える方式とする場合もある。
【００５９】
つぎに、地上波デジタル放送受信装置２００の構成について説明する。なお、ミキサ回路２０４ａ、２０４ｂ、２０４ｃ、２０４ｄと、９０°移相器２０５ａ、２０５ｂと、局所発振器２０６は、本発明に係る『受信装置における周波数変換部』の一実施形態である。また、Ａ／Ｄ変換装置１００は、本発明に係る『受信装置におけるＡ／Ｄ変換部』の一実施形態である。さらに、ＯＦＤＭ復調部２０８と、デインタリーブ処理部２０９と、誤り訂正処理部２１０は、本発明に係る『受信装置における復調処理部』の一実施形態である。
【００６０】
まず、アンテナ２０１ａ、２０１ｂ夫々で受信された高周波信号が、バンドバスフィルタ（Band Pass Filter）２０２ａ、２０２ｂ及び低雑音増幅器(Low Noise Amplifier)２０３ａ、２０３ｂを介して、ミキサ回路２０４ａ、２０４ｂ、２０４ｃ、２０４ｄの一方の入力として供給される。また、ミキサ回路２０４ａ、２０４ｃの他方の入力としては、局所発振器２０６において生成された局所発振信号が９０°移相器２０５ａ、２０５ｂを介して供給され、ミキサ回路２０４ｂ、２０４ｄの他方の入力としては、局所発振器２０６において生成された局所発振信号が直接供給される。
【００６１】
ミキサ回路２０４ｂ、２０４ｄでは、入力される高周波信号に対して位相差０°の局所発振信号を混合することによってベースバンド信号の同相成分Ｉ（以下、Ｉ信号）が得られる。また、ミキサ回路２０４ａ、２０４ｃでは、入力される高周波信号に対して位相差９０°の局所発振信号を混合することによってベースバンド信号の直交成分Ｑ（以下、Ｑ信号）が得られる。ミキサ回路２０４ｂ、２０４ｄで得られたＩ信号はローパスフィルタ（Low Pass Filter）２０７ｂ、２０７ｄへと供給され、ミキサ回路２０４ａ、２０４ｃで得られたＱ信号はローパスフィルタ２０７ａ、２０７ｃへと供給され、この結果、標本化周波数の１／２以下の周波数成分のみを抽出し、受信チャネル以外の不要信号成分や雑音が除去される。
【００６２】
Ａ／Ｄ変換装置１００は、前述した本発明に係る『Ａ／Ｄ変換装置』のことであり、ローパスフィルタ２０７ａ、２０７ｂ、２０７ｃ、２０７ｄから得られる信号ＡＩＮＡ〜ＡＩＮＤ夫々を、所定ビット数のデジタル信号ＤｎＡ〜ＤｎＤへと変換するものである。なお、この変換の際には、サンプルホールド回路１２０において１番目に処理すべきアナログ信号ＡＩＮＡのサンプルホールドが行われ、それと併行して、３個のサンプルホールド回路１０ａ、１０ｂ、１０ｃにおいて、２番目以降に処理すべきアナログ信号ＡＩＮＢ〜ＡＩＮＤのサンプルホールドが一括して行われるのである。
【００６３】
ＯＦＤＭ復調部２０８は、Ａ／Ｄ変換装置１００において変換されたデジタル信号ＤｎＡ〜ＤｎＤに対して、ＯＦＤＭ方式に応じたＯＦＤＭ復調処理を施すものである。なお、ＯＦＤＭ復調処理としては、例えば、ＱＰＳＫ又は１６ＱＡＭ復調や、高速フーリエ変換によって時間軸データを周波数軸データへと変換する処理がある。
【００６４】
デインタリーブ処理部２０９は、ＯＦＤＭ復調処理が施された信号に対して、周波数デインタリーブ処理、時間デインタリーブ処理等のデインタリーブ処理を施すものである。なお、周波数デインタリーブ処理とは、電波の反射等による特定周波数の信号欠落を補うために施された周波数インタリーブを元に戻すための処理である。また、時間デインタリーブ処理は、フェージング対策等のために施された時間インタリーブを元に戻すための処理である。
【００６５】
誤り訂正処理部２１０は、デインタリーブ処理が施された信号に対して、ビタビ復号やリードソロモン符号による誤り訂正処理を行うものである。
【００６６】
誤り訂正処理がなされた信号は、映像／音声デコーダ２１１においてＭＰＥＧ（Moving Picture Experts Group）デコード処理等よって圧縮された信号が伸張され、映像／音声デジタルデータが復元される。そして、映像／音声デジタルデータは、不図示のＤ／Ａ変換器を介して映像／音声アナログデータへと変換された後、映像アナログデータはＬＣＤ（Liquid Crystal Display）モニタ２１２等へ表示されるとともに、音声アナログデータはスピーカ２１３等へ出力されるのである。
【００６７】
＝＝＝効果の実例＝＝＝
従来のＡ／Ｄ変換装置では、ｎ（ｎは２以上の自然数）個のチャネルから夫々得られるアナログ信号をデジタル信号へと順次変換する場合には、一旦、夫々のアナログ信号を対応するサンプルホールド回路へと取り込んでサンプルホールドを行わなければならない。
【００６８】
一方、本発明に係るＡ／Ｄ変換装置１００では、１個のＡ／Ｄ変換器１２自体が元々内蔵する１個のサンプルホールド回路１２０に着眼し、ｎ個のチャネルからアナログ信号が得られたときには、サンプルホールド回路１２０において１番目に処理すべきアナログ信号のサンプルホールドが行われる。また、それと併行して、Ａ／Ｄ変換器１２の周辺回路として設けられるｎ−１個のサンプルホールド回路（１０ａ、１０ｂ、１０ｃ等）において、２番目以降に処理すべきアナログ信号のサンプルホールドが一括して行われるのである。
【００６９】
よって、本発明に係るＡ／Ｄ変換装置１００によれば、チャネルから得られる１番目に処理すべきアナログ信号は、サンプルホールド回路（１０ａ、１０ｂ、１０ｃ等）を介さずに、Ａ／Ｄ変換器１２が元々内蔵するサンプルホールド回路１２０において速やかにサンプルホールドされ、この結果、Ａ／Ｄ変換処理が速やかに行われるのである。すなわち、本発明に係るＡ／Ｄ変換装置によれば、既存のＡ／Ｄ変換器１２自体が元々内蔵するサンプルホールド回路１２０を効果的に活用して、既存のＡ／Ｄ変換器１２に何ら改良を施すことなく、ｎ個のチャネルから夫々得られるアナログ信号のサンプルホールドを効率良く且つ高速に行うことができるのである。
【００７０】
また、本発明に係るＡ／Ｄ変換装置１００を、例えば、ｎ個のチャネルから得られるアナログ信号をＡ／Ｄ変換処理すべく、単純に、Ａ／Ｄ変換器１２の周辺回路としてｎ個のサンプルホールド回路（１０ａ、１０ｂ、１０ｃ等）を設けた上で、１番目に処理すべきアナログ信号を、２番目以降に処理すべきアナログ信号と同様に、ｎ個のサンプルホールド回路（１０ａ、１０ｂ、１０ｃ等）において一括してサンプルホールドを行った場合（比較例）と比較してみる。
【００７１】
まず、比較例の場合、１番目に処理すべきアナログ信号は、Ａ／Ｄ変換器１２の周辺回路としてｎ個のうち、いずれか１個のサンプルホールド回路（１０ａ、１０ｂ、１０ｃ等）において１度目のサンプルホールドがなされた後、さらに、Ａ／Ｄ変換器１２が元々内蔵するサンプルホールド回路１２０において２度目のサンプルホールドが行われた後に、Ａ／Ｄ変換処理が行われることとなる。また、２番目に処理すべきアナログ信号もまた同様に、サンプルホールド回路（１０ａ、１０ｂ、１０ｃ等）及びＡ／Ｄ変換器１２が元々内蔵するサンプルホールド回路１２０において２度のサンプルホールドが行われる。
【００７２】
すなわち、比較例の場合、ｎ個のサンプルホールド回路（１０ａ、１０ｂ、１０ｃ等）において１サイクル、さらにＡ／Ｄ変換器１２が元々内蔵するサンプルホールド回路１２０においてチャンネル数分のｎサイクル、の合計（１＋ｎ）サイクルを要してしまう。ここで、Ａ／Ｄ変換器１２は１サイクルで一のアナログ信号を取り込み、所定のＡ／Ｄ変換処理時間が経過した後、一のデジタル信号を出力するものである。よって、Ａ／Ｄ変換器１２において全チャンネル数分のアナログ信号を取り込む際に、全チャンネル数以上のサイクルを要する場合、Ａ／Ｄ変換器１２のアナログ入力信号やデジタル出力信号において無効となる期間が発生することとなる。
【００７３】
一方、本発明に係るＡ／Ｄ変換装置１００では、１番目に処理すべきアナログ信号のサンプルホールドは、Ａ／Ｄ変換器１２が元々内蔵するサンプルホールド回路１２０において１度行われるのみである。また、２番目以降に処理すべきアナログ信号は、Ａ／Ｄ変換器１２内蔵のサンプルホールド回路１２０においてサンプルホールドがなされるのと併行して、ｎ−１個のサンプルホールド回路（１０ａ、１０ｂ、１０ｃ等）においてサンプルホールドが一斉になされる。
【００７４】
よって、本発明に係るＡ／Ｄ変換装置１００によれば、Ａ／Ｄ変換器１２において全チャンネル数分のアナログ信号を取り込む際には、全チャンネル数分のｎサイクルを要すればよく、Ａ／Ｄ変換器１２のアナログ入力信号やデジタル出力信号において無効となる期間が発生することがなく、Ａ／Ｄ変換処理が効率よくなされる。また、比較例の場合と比べて、ｎ個のチャネルから得られるアナログ信号のサンプルホールドに要する時間を短縮することができ、サンプルホールド後のＡ／Ｄ変換処理へと速やかに移行できる。
【００７５】
また、本発明に係るＡ／Ｄ変換装置１００において、サンプルホールド回路１２０におけるサンプリング周波数（Ａ／Ｄ変換制御信号の周波数）を、サンプルホールド回路（１０ａ、１０ｂ、１０ｃ等）におけるサンプリング周波数（サンプルホールド制御信号ＳＨＣＬＫの周波数）よりも高く設定しておけば、サンプルホールド回路（１０ａ、１０ｂ、１０ｃ等）におけるサンプルホールドが完了するまでに、サンプルホールド回路１２０におけるサンプルホールドやその後のＡ／Ｄ変換処理を予め完了しておくことが可能となる。よって、サンプルホールド回路１２０における２番目以降に処理すべきアナログ信号のサンプルホールドやその後のＡ／Ｄ変換処理を効率よく行えるようになる。
【００７６】
また、本発明に係るＡ／Ｄ変換装置１００において、好ましくは、サンプルホールド回路１２０におけるサンプリング周波数を、サンプルホールド回路（１０ａ、１０ｂ、１０ｃ等）におけるサンプリング周波数のチャネル数ｎ倍に設定しておけば、サンプルホールド回路１２０における１番目に処理すべきアナログ信号のサンプルホールドが速すぎず且つ遅すぎることなく適切なタイミングで行えるようになる。
【００７７】
また、本発明に係るＡ／Ｄ変換装置１００において、あらゆる既存のＡ／Ｄ変換器（例えば、逐次比較型、フラッシュ型等）の中で、パイプライン型のＡ／Ｄ変換器１２を採用することが、消費電力・回路規模・高速化のバランス面で好ましい。
【００７８】
また、本発明に係るＡ／Ｄ変換装置１００を組み込んだ地上波デジタル放送受信装置２００において、受信信号から得られる複数チャネル分のアナログ信号夫々をデジタル信号へと変換する場合には、その複数チャンネル分のアナログ信号のサンプルホールドに要する時間を短縮することができる。この結果、地上波デジタル放送受信装置２００では様々な周波数帯域のアナログ信号が取り扱われる点を鑑みて、地上波デジタル放送受信装置２００の性能向上につながるといえよう。
【００７９】
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００８０】
【図１】本発明の一実施形態に係るＡ／Ｄ変換装置の入出力信号仕様を示す図である。
【図２】本発明の一実施形態に係るＡ／Ｄ変換装置の構成を示す図である。
【図３】本発明の一実施形態に係るサンプルホールド回路の構成を示す図である。
【図４】本発明の一実施形態に係るパイプライン型Ａ／Ｄ変換器の構成を示す図である。
【図５】本発明の一実施形態に係るパイプライン型Ａ／Ｄ変換器の動作を説明する図である。
【図６】本発明の一実施形態に係るパイプライン型Ａ／Ｄ変換器の動作を説明する図である。
【図７】本発明の一実施形態に係るタイミング信号生成回路の構成を示す図である。
【図８】本発明の一実施形態に係るＡ／Ｄ変換装置の動作を説明する図である。
【図９】本発明の一実施形態に係るデジタル放送受信装置の構成を示す図である。
【符号の説明】
【００８１】
１００  Ａ／Ｄ変換装置
１０ａ、１０ｂ、１０ｃ  サンプルホールド回路
１１  アナログ入力選択回路
１２  Ａ／Ｄ変換器
１２０  サンプルホールド回路
１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ  ＡＤＣ
１２２ａ、１２２ｂ、１２２ｃ、ＤＡＣ
１２３ａ、１２３ｂ、１２３ｃ  加算器
１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ、１２４ｅ  増幅器
１２５ａ、１２５ｂ、１２５ｃ、１２５ｄ、１２５ｅ、１２５ｆ、１２５ｇ、１２５ｈ、１２５ｉ、１２５ｊ  Ｄ型フリップフロップ
１２６  デジタル出力合成回路
１３  デジタル出力選択回路
１４  レジスタ
１５  タイミング信号生成回路
１５１  分周回路
１５２  論理回路
１５３  シフトレジスタ
１５４  論理回路
２０１ａ、２０１ｂ  アンテナ
２０２ａ、２０２ｂ  バンドパスフィルタ
２０３ａ、２０３ｂ  低雑音増幅器
２０４ａ、２０４ｂ、２０４ｃ、２０４ｄ  ミキサ回路
２０５ａ、２０５ｂ  ９０°移相器
２０６  局所発振器
２０７ａ、２０７ｂ、２０７ｃ、２０７ｄ  ローパスフィルタ
２０８  ＯＦＤＭ復調部
２０９  デインタリーブ処理部
２１０  誤り訂正処理部
２１１  映像／音声デコーダ
２１２  ＬＣＤモニタ
２１３  スピーカ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006054684.tif 000008
【図７】
2006054684.tif 000009
【図８】
2006054684.tif 000010
【図９】
2006054684.tif 000011