(57)【要約】【課題】駆動電源電圧を低下させながら、セルコア部のアクセスを高速化させることで、低電圧化された電源電圧に対して、セルコア部と周辺回路との総合的なアクセス速度の低下を抑止した半導体記憶装置の提供。【解決手段】セルコア部２０、周辺回路１０を、電源電圧ＶＤＤで駆動し、セルコア部２０のワード線等の制御信号に供給される昇圧電圧ＶBOOSTは、電源電圧ＶＤＤに依存しない定電圧が供給され、周辺回路１０からセルコア部２０への制御信号の遷移タイミング、及び／又は、前記制御信号のパルス幅を規定する信号を生成する回路が、信号の遅延を、供給される電源電圧の低下に対して遅延時間が短縮するという特性を有する遅延回路１１を用いて行う。【選択図】図６
2006318647.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルがアレイ状に配置されてなるメモリセルアレイと、
供給される電源電圧に依存しない定電圧を駆動電圧として入力し、選択されたワード線を前記定電圧で駆動するワード線駆動回路と、
を備え、
選択されたビット線の振幅の高位側電圧は前記電源電圧とされる、ことを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルがアレイ状に配置されてなるメモリセルアレイと、
供給される電源電圧に依存しない定電圧を駆動電圧として入力し、選択されたワード線を前記定電圧で駆動するワード線駆動回路と、
選択されたビット線の高位側電圧を前記電源電圧まで増幅するセンスアンプと、
を備えている、ことを特徴とする半導体記憶装置。
【請求項３】
前記メモリセルがダイナミックランダムアクセスメモリであり、リフレッシュ時に、前記センスアンプで読み出され増幅された電圧が前記メモリセルへ書き戻される、ことを特徴とする請求項１又２に記載の半導体記憶装置。
【請求項４】
前記メモリセルアレイへの制御信号の遷移タイミング、及び／又は、前記制御信号のパルス幅を規定するための信号を生成する回路を含む周辺回路が、入力された信号を遅延させる遅延回路を備え、
前記遅延回路は、供給される電源電圧が高いときよりも低いときの方がその遅延時間が短くなる特性を有する遅延回路よりなる、ことを特徴とする請求項１乃至３のいずれか一に記載の半導体記憶装置。
【請求項５】
電源電圧に依存しない基準電圧を生成する基準電圧回路と、
前記基準電圧を入力し、電源電圧に依存しない昇圧電圧を出力する昇圧回路と、
を備え、
電源電圧に依存しない前記昇圧電圧が、前記駆動電圧として、前記ワード線駆動回路に供給され、前記メモリセルアレイの選択されたワード線には前記昇圧電圧が供給される、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記メモリセルアレイへの制御信号の遷移タイミング、及び／又は、前記制御信号のパルス幅を規定するための信号を生成する回路を含む周辺回路が、入力された信号を遅延させる遅延回路を備え、
前記遅延回路は、供給される電源電圧が高いときよりも低いときの方がその遅延時間が短くなる特性を有する遅延回路よりなり、
前記メモリセルアレイと前記周辺回路とは、前記電源電圧で駆動される、ことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記メモリセルアレイへの制御信号の遷移タイミング、及び／又は、前記制御信号のパルス幅を規定する信号を生成する回路を含む周辺回路が、供給される電源電圧の低下に対して遅延時間が短縮するという特性を有する遅延回路を備え、
前記遅延回路は、前記電源電圧よりも低電圧の第２の電源電圧で駆動され、
電源電圧に依存しない基準電圧を生成する基準電圧回路と、
前記基準電圧を入力し、電源電圧に依存しない昇圧電圧を出力する昇圧回路と、
を備え、
電源電圧に依存しない前記昇圧電圧が、前記駆動電圧として、前記ワード線駆動回路に供給され、前記メモリセルアレイの選択されたワード線には前記昇圧電圧が供給され、
前記周辺回路は前記電源電圧で駆動され、
前記メモリセルアレイは前記第２の電源電圧で駆動される、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
前記電源電圧よりも低い電圧を出力する降圧回路を備え、
前記メモリセルアレイは、前記降圧回路からの出力電圧で駆動される、ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項９】
前記メモリセルアレイへの制御信号の遷移タイミング、及び／又は、前記制御信号のパルス幅を規定するための信号を生成する回路を含む周辺回路が、入力された信号を遅延させる遅延回路を備え、
前記遅延回路は、前記降圧回路からの出力電圧によって駆動される、ことを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記周辺回路は、電源電圧によって駆動される、ことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
基準電圧を生成する基準電圧回路と、
前記基準電圧を入力し、昇圧電圧を出力する昇圧回路と、
を更に備え、
前記昇圧電圧が、前記駆動電圧として、前記ワード線駆動回路に供給され、
前記メモリセルアレイの選択されたワード線には、前記昇圧電圧が供給され、
前記基準電圧回路と前記昇圧回路は、前記降圧回路の出力する電圧で駆動される、ことを特徴とする請求項１０記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、低電圧の電源電圧による駆動に好適とされる半導体記憶装置に関する。
【背景技術】
【０００２】
近時、半導体集積回路の電源電圧の低電圧化が進められている。特に携帯機器等に搭載され、バッテリ駆動されるメモリ、及びロジックデバイス等では、低消費電力化が要求されている。
【０００３】
半導体集積回路等では、各回路を動作させる上で必要とされる信号のタイミングを得るために遅延回路が用いられている。また、外部からのクロック信号で駆動されない非同期型のダイナミック型半導体記憶装置では、半導体記憶装置内で各種タイミング信号を生成している。すなわち、メモリセルコア部の制御用の各種信号を、アドレス信号の変化の検出、所定の入力信号、あるいはそのデコード結果に基づきパルス信号を生成し、このパルス信号とその遅延信号から、所定の遅延で立ち上がり、所定のパルス幅を有するパルス状の制御信号を生成している。
【０００４】
以下では、この発明の背景技術として、本発明の実施例の説明で参照される図６を用いて、非同期型のダイナミックＲＡＭの概要について説明しておく。図６において、周辺回路部１０は、遅延回路１１に入力される信号と遅延回路の出力を入力とする論理回路１２の演算結果の信号に基づき、ワード線を駆動するワード線ドライバ１３の駆動を制御している。このワード線ドライバ１３の駆動電源には、昇圧回路（ブースト回路４０）から昇圧電圧が供給される。この昇圧電圧としては電源電圧ＶＤＤにＮＭＯＳトランジスタの閾値電圧Ｖｔｈを超える電圧が上乗せされた電圧が供給される。なお、図６のリファレンス電源３０は、本発明の実施例に固有のものであり、従来のダイナミックＲＡＭには含まれないことを注意しておく。セルコア部２０内のワード線とビット線との交差部のメモリセル２００のＮＭＯＳトランジスタ２０３において、選択されたワード線２０１に接続されるゲートにはＶＤＤ＋Ｖｔ以上の高電圧が供給され、ＮＭＯＳトランジスタ２０３の出力電圧が電源電圧ＶＤＤにまで上昇できるようにされている。
【０００５】
図７は、非同期型のダイナミックＲＡＭのタイミング動作を説明するための図である。メモリサイクルのアドレスの遷移を図示されないＡＴＤ回路で検出し、ＡＴＤ信号がアクティブとされ、この信号、アドレス信号のデコード結果、及び、メモリのアクセスを制御する図示されない制御信号に基づき、ロウアドレスを活性化させるストローブ信号φｐが生成される。この信号φｐとこれを遅延させた信号に基づき生成される信号により、ワード線の立ち上がりのタイミング、及び／又はそのパルス幅が制御される。同様にして、ビット線１６に読み出された信号を増幅するセンスアンプ１４の活性化を制御する信号φＳＥ、あるいは、図示されないＹスイッチイネーブル信号、ビット線を１／２ＶＤＤにプリチャージする制御信号等が生成される。
【０００６】
この種の遅延回路１１としては、例えば、複数段のインバータを縦続形態に背接続してなるインバータチェーンが用いられる。なお、遅延回路を構成するインバータの段数は、遅延回路が入力信号と同相の遅延信号を出力する場合、偶数段とされ、入力信号と逆相の遅延信号を出力する場合、奇数段とされる。
【０００７】
図１５に、ＣＭＯＳインバータ・チェーンを用いた従来の遅延回路の構成の一例を示す。図１５（Ａ）に示すように、縦続接続された複数のインバータＪＶ１〜ＪＶ４よりなり、各インバータの出力には、ＭＯＳキャパシタＪＮ１〜ＫＮ４からなる負荷容量が接続されている。各インバータは、図１５（Ｂ）に示すように、高位側電源ＶＤＤにソースが接続されたＰＭＯＳトランジスタＭＰ３０１と、ゲートとドレインがＰＭＯＳトランジスタＭＰ３０１のゲートとドレインに接続され、ソースが低位側電源ＧＮＤに接続されたＮＭＯＳトランジスタＭＮ３０１から構成されており、共通ゲートに入力される信号がｌｏｗ（低）レベルからｈｉｇｈ（高）レベルに遷移すると、オン状態のＮＭＯＳトランジスタＭＮ３０１を介して、共通のドレインに接続される負荷容量の電荷を電源ＧＮＤに放電して出力はｌｏｗレベルとなり、共通ゲートに入力される信号がｈｉｇｈレベルからｌｏｗレベルに遷移すると、オン状態のＰＭＯＳトランジスタＭＰ３０１を介して電源ＶＤＤから共通のドレインに接続される負荷容量を充電し出力はｈｉｇｈレベルとなる。このように、インバータの出力の負荷容量を充電、放電し、信号を伝搬させていく。
【０００８】
ＣＭＯＳ型のインバータの立ち下がり、立ち上がり時間（遅延）ｔｆ、ｔｒ（振幅の１０％−９０％の遷移時間）は、ＭＯＳトランジスタの非飽和領域及び飽和領域でのドレイン電流と電圧の特性（非飽和領域では、ゲート・ソース間電圧と、ドレイン・ソース間電圧と、閾値電圧、及びトランスコンダクタンスで規定され、飽和領域では、ゲート・ソース間電圧と閾値電圧、及びトランスコンダクタンスで規定される）に基づき、負荷容量、電源電圧、トランスコンダクタンス、閾値と電源電圧の比に依存する式として算出され、その概算として、よく知られているように、
ｔｆ＝ｋ１×ＣＬ／（βｎ×ＶＤＤ）
ｔｒ＝ｋ２×ＣＬ／（βｐ×ＶＤＤ）
と近似される。但し、ＣＬは負荷容量、βｐ、βｎはＣＭＯＳインバータのＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのトランスコンダクタンス、ＶＤＤは電源電圧、ｋ１、ｋ２は定数である。
【０００９】
電源電圧ＶＤＤが高いと、インバータの立ち上がりと立ち下がり時間ｔｒ、ｔｆはともに短縮され、インバータの伝搬遅延時間ｔｐｄ（入力信号の立ち上がりから反転出力信号の立ち下りまでの伝搬遅延時間ｔｐＨＬ、入力信号の立ち下がりから反転出力の立ち上がりまでの伝搬遅延時間ｔｐＬＨ）は短くなる。
【００１０】
一方、電源電圧ＶＤＤが低くなると、インバータの立ち上がり、立ち下がり時間ｔｒ、ｔｆはともに長くなり、インバータの伝搬遅延時間は長くなる。
【００１１】
図１５の遅延回路を構成するインバータＪＶ１〜ＪＶ４の各遅延時間の増大により、遅延回路の伝搬遅延時間も増大する。またインバータ列からなる遅延回路と同様、他の回路も、動作電源電圧の高低により、伝搬遅延時間は、短縮／長大化し、したがって、デバイスの動作速度は、速く／遅くなる。
【００１２】
近時、デバイスの微細化の進展による耐圧等と低消費電力化等の要請から、半導体装置の電源電圧を降圧し、内部回路を低電圧で動作させる構成が一般に用いられている。ダイナミック型半導体記憶装置においても、周辺回路部とセルコア部（「メモリセルアレイ」ともいう）の電源電圧として、外部から供給される電源電圧ＶＤＤを、降圧回路で降圧した内部電源電圧ＶＩＮＴが用いられている。しかしながら、降圧電源電圧を用いる半導体記憶装置は、電源電圧ＶＤＤの低電圧化には対応できない場合がある。その理由は、低電圧化された電源電圧ＶＤＤをさらに降圧した内部電源電圧ＶＩＮＴを用いた場合、デバイスの動作速度が遅くなり、アクセスタイムの低速化等、機能仕様等を満たさなくなる場合があるためである。
【００１３】
また図１５に示した従来の遅延回路において、電源電圧ＶＤＤが低下すると、通常の論理回路での遅延量の増加に比して、より多大に遅延時間が増大し、信号のタイミング関係が満足されなくなる場合があるという問題点も有している。これは、次の理由による。すなわち、各インバータの出力部に接続された配線は短いため、実質的な配線抵抗は存在せず、ＭＯＳキャパシタとともに時定数に寄与する抵抗成分は、各トランジスタのオン抵抗が支配的である。
【００１４】
これに対して、一般の論理回路の信号線は、図１６に示すような回路構成で駆動されている。配線抵抗（寄生抵抗）Ｒと寄生容量Ｃを有する信号線ＳＬの立ち上がり又は立ち下りは、信号配線の寄生抵抗Ｒと、ドライバ（出力回路）Ｄの出力抵抗と、信号線の寄生容量Ｃで定まる時定数によって規定される。配線の寄生抵抗を負荷として有する配線を駆動する回路において、信号の遅延時間は電源電圧に対して、図１５のインバータチェーンほどの電源依存性を有さない。
【００１５】
したがって、一般の論理回路系に対して、図１５に示した遅延回路の遅延時間は、電源電圧の低下に対して過剰に増大する。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
このような問題点を解消するために、本願発明者は、すでに特願２００１−０９７０８３号（先の出願（特願２０００−２４３３１７号）に基づく優先権主張：US Patent Application Publication No.  US 2002/0021159 A1）において、図１７に示すような構成の遅延回路を提案している。この遅延回路は、電源電圧が低下しても、一般論理回路と比して、その遅延時間が過剰に増加せず、遅延回路の増加を抑制可能な遅延回路である。
【００１７】
図１７を参照すると、遅延回路は、縦続接続される複数段のインバータＶ１１、Ｖ１２、Ｖ１３、Ｖ１４を備えており、インバータＶ１１、Ｖ１３の出力と高位側電源ＶＤＤ間には、ＰＭＯＳキャパシタＰ１１、Ｐ１２をそれぞれ備え、インバータＶ１２、Ｖ１４の出力と低位側電源ＧＮＤ間には、ＮＭＯＳキャパシタＮ１１、Ｎ１２をそれぞれ備えている。
【００１８】
ＰＭＯＳキャパシタＰ１１、Ｐ１２は、それぞれ、インバータＶ１１、Ｖ１３の出力のｈｉｇｈレベルからｌｏｗレベルへの立ち下りの遷移に対して、オフ状態からオン状態（反転状態）となる。ＮＭＯＳキャパシタＮ１１、Ｎ１２は、それぞれインバータＶ１２、Ｖ１４の出力のｌｏｗレベルからｈｉｇｈレベルへの立ち上がりの遷移に対して、オフ状態からオン状態（反転状態）となる。よく知られているように、ＮＭＯＳキャパシタは、ゲート電圧Ｖｇが負又はグランド電圧ＧＮＤ（０Ｖ）のとき蓄積状態とされ、その容量値は、ゲート酸化膜のもつ容量Ｃoのみとされ、ゲート電圧Ｖｇ＞０のとき、基板表面に空乏層（depletion  layer）が形成され、その容量値は、ゲート酸化膜容量Ｃoと基板表面に形成される空乏層の容量Ｃｄとの直列合成容量ＣとなりＣoより小とされ、ゲート電圧Ｖｇが正で大きくなると（Ｖｇ＞Ｖｔ、Ｖｔは閾値電圧）、ｐ型基板表面がｎ型化した反転層（inversion  layer）が形成され、いわゆる強く反転すると、その容量値はＣoに近づく。同様にして、ＰＭＯＳキャパシタは、ゲート電圧が電源電圧ＶＤＤのとき蓄積状態であり、ゲート電圧が電源電圧よりも下がりグランド電圧ＧＮＤ側に遷移すると、空乏状態、反転状態となる。
【００１９】
図１７に示すインバータチェーンにおいては、電源電圧ＶＤＤが低下し、ＭＯＳトランジスタの駆動電流が減少して、見かけ上、インバータを構成するＭＯＳトランジスタのオン抵抗が増大すると、ＭＯＳキャパシタの容量値は、相対的に減少し、これにより、遅延量の増大を抑制するようにしたものである。この遅延回路は、初段のインバータＶ１１への入力ＳＩＮの立ち上がり（ＧＮＤからＶＤＤへの遷移）に対して、電源電圧ＶＤＤの低下に対する遅延時間の過剰な増大を抑制する。
【００２０】
また、本願発明者は、すでに特願２００１−０９７０８３号で、図１８に示すような構成の遅延回路を提案している。この遅延回路は、電源電圧が低下しても、遅延時間が過剰に増加せず、遅延回路の増加を抑制可能な遅延回路である。図１８において、インバータＶ８１のＰＭＯＳトランジスタＰ８１は高閾値、ＮＭＯＳトランジスタＮ８１は低閾値に設定されており、インバータＶ８２のＰＭＯＳトランジスタＰ８２は低閾値、ＮＭＯＳトランジスタＮ８２は高閾値に設定されており、インバータＶ８１の入力閾値は電源電圧の低下に従って低下し、インバータＶ８２の入力閾値は電源電圧の低下に従って上昇する傾向を示す。これにより、電源電圧ＶＤＤの低い領域で、遅延回路の入力閾値は低下し、入力信号の立ち上がりから出力信号の立ち上がりの伝搬遅延時間ｔｐｄは、入力信号の立ち下がりから出力信号の立ち下がりの伝搬遅延時間に対して相対的に短くなる。この結果、信号の立ち上がりの遅延時間を短縮することができ、この遅延時間の電源電圧に対する依存性を抑制している。
【００２１】
このように、図１７、図１８にそれぞれ示した遅延回路は、図１５に示した構成のような、電源電圧ＶＤＤの低下に対する遅延時間の過剰な増大を抑制している。しかしながら、電源電圧の低下に対してその遅延時間が短縮する、という逆感度特性を有するものではない。このため、半導体記憶装置の電源電圧の低電圧化に対して、図１７、図１８にそれぞれ示した遅延回路を用いて制御信号のエッジ、パルス等を生成する場合、当該制御信号は電源電圧の低下にしたがって、遅延は短縮するものではなく、このため、低電圧化には制約が課せられる。
【００２２】
したがって、本発明が解決しようとする課題は、駆動電源電圧を低下させながら、セルコア部のアクセスを高速化させることで、低電圧化された電源電圧に対して、セルコア部と周辺回路との総合的なアクセス速度の低下を抑止した半導体記憶装置及びその制御方法を提供することにある。
【００２３】
また、本発明が解決しようとする他の課題は、簡易な構成により、電源電圧の低下に対して遅延時間の増大の抑止をさらにすすめ、遅延時間が短縮する傾向を示す遅延回路及び該遅延回路を備えた半導体装置及び遅延方法を提供することにある。
【課題を解決するための手段】
【００２４】
上記課題を解決するための手段を提供する本発明の１つのアスペクトに係る半導体記憶装置は、複数のメモリセルがアレイ状に配置されてなるメモリセルアレイと、供給される電源電圧に依存しない定電圧を駆動電圧として入力し、選択されたワード線を前記定電圧で駆動するワード線駆動回路と、を備え、選択されたビット線の振幅の高位側電圧は前記電源電圧とされる。
【００２５】
本発明の他のアスペクトに係る半導体記憶装置は、前記メモリセルアレイへの制御信号の遷移タイミング、及び／又は、前記制御信号のパルス幅を規定するための信号を生成する回路を含む周辺回路が、入力された信号を遅延させる遅延回路を備え、前記遅延回路は、前記遅延回路に供給される電源電圧が高いときよりも低いときの方が遅延時間が短い特性を有する。
【００２６】
本発明の他のアスペクトに係る遅延回路は、ソースが第１の電源に接続される第１のＭＯＳトランジスタと、ソースが第２の電源に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートと共通接続されて入力端に接続され、ドレインが前記第１のＭＯＳトランジスタのドレインと共通接続されて出力端に接続され、前記第１のＭＯＳトランジスタと導電型が異なる第２のＭＯＳトランジスタと、を有するインバータと、前記インバータの出力端に一端が接続されている抵抗と、前記抵抗の他端と前記第１又は第２の電源との間に接続されたＭＯＳキャパシタと、を含む回路ユニットを少なくとも１つ備えている。
【００２７】
本発明に係る上記遅延回路において、前記ＭＯＳキャパシタは、前記ＭＯＳキャパシタの一端が接続される前記抵抗の他端の電圧の、前記第１又は第２の電源の電源電圧のうち前記ＭＯＳキャパシタの他の一端が接続される一方の電源の電源電圧側から他方の電源の電源電圧側への遷移により、容量値が小から大に変化する。本発明において、前記ＭＯＳキャパシタには、前記抵抗の他端の電圧の、前記第１又は第２の電源の電源電圧のうち前記ＭＯＳキャパシタが接続される一の電源の電源電圧から他の電源の電源電圧への遷移に従って、空乏層や反転層が形成される。
【００２８】
本発明に係る上記遅延回路においては、前記回路ユニットが複数段縦続形態に接続されており、初段の回路ユニットの前記インバータの入力端に入力信号が入力され、最終段の回路ユニットのインバータの出力端に接続される前記抵抗の他端とＭＯＳキャパシタとの接続点から出力信号が取り出され、相隣る段の回路ユニットのＭＯＳキャパシタは、前記第１の電源と前記第２の電源とに交互に接続されている。
【００２９】
本発明の１つのアスペクトに係る遅延回路は、１つ又は複数段縦続形態に接続されるインバータを含む遅延回路において、前記インバータの出力端に一端が接続される抵抗と、前記抵抗の他端と高位側又は低位側電源間に接続された容量素子と、を前記インバータのそれぞれに備え、前記容量素子は、前記容量素子の一端が接続される前記抵抗の他端の電圧の、高位側又は低位側電源の電源電圧のうち前記容量素子の他端が接続される一方の電源の電源電圧側から他方の電源の電源電圧側への遷移により、容量値が小から大に変化する。
【００３０】
本発明の他のアスペクトに係る遅延回路は、入力信号を入力端から入力する第１のインバータと、前記第１のインバータの出力端に一端が接続されている第１の抵抗と、前記第１の抵抗の他端と第１の電源とに一端と他端がそれぞれ接続され、前記第１の抵抗の他端に接続される前記一端の電圧の遷移に応じて容量値が変化する第１の容量素子と、前記第１の抵抗と前記第１の容量素子との接続点が入力端に接続された第２のインバータと、前記第２のインバータの出力端に一端が接続されている第２の抵抗と、前記第２の抵抗の他端と第２の電源とに一端と他端がそれぞれ接続され、前記第２の抵抗の他端に接続される前記一端の電圧の遷移に応じて容量値が変化する第２の容量素子と、を含み、前記第２の抵抗と前記第２の容量素子との接続点を遅延信号の出力端とし、前記出力端からは、前記入力信号の遷移エッジを同相で遅延させた出力信号が出力される。本発明においては、前記第１の容量素子は、前記第１の抵抗の他端に接続される前記一端の電圧が、前記第１の電源電圧側から前記第２の電源電圧側へ遷移するとき、その容量値が小から大に変化し、前記第２の容量素子は、前記第２の抵抗の他端に接続される前記一端の電圧が、前記第２の電源電圧側から前記第１の電源電圧側へ遷移するとき、その容量値が小から大に変化する。本発明においては、前記第１の容量素子が、好ましくは、ＭＯＳキャパシタよりなり、前記第１の容量素子をなす前記ＭＯＳキャパシタは、前記第１の抵抗の他端の電圧が、前記第１の電源電圧側から第２の電源電圧側へ遷移するとき、反転状態に変化し、前記第２の容量素子が、好ましくは、ＭＯＳキャパシタよりなり、前記第２の容量素子をなす前記ＭＯＳキャパシタは、前記第２の抵抗の他端の電圧が、前記第２の電源電圧側から前記第１の電源電圧側へ遷移するとき、反転状態に変化する。
【００３１】
本発明の他のアスペクトに係る遅延回路においては、前記第１の抵抗の他端と前記第２の電源とに一端と他端がそれぞれ接続され、前記第１の抵抗の他端に接続される前記一端の電圧の遷移に応じて容量値が変化する第３の容量素子と、前記第２の抵抗の他端と前記第１の電源とに一端と他端がそれぞれ接続され、前記第２の抵抗の他端に接続される前記一端の電圧の遷移に応じて容量値が変化する第４の容量素子と、を備えた構成としてもよい。本発明においては、前記第３の容量素子は、前記第１の抵抗の他端に接続される前記一端の電圧が、前記第２の電源電圧側から前記第１の電源電圧側へ遷移するとき、容量値が小から大に変化し、前記第４の容量素子は、前記第２の抵抗の他端に接続される前記一端の電圧が、前記第１の電源電圧側から前記第２の電源電圧側へ遷移するとき、容量値が小から大に変化する。本発明に係る遅延回路においては、前記第３の容量素子が、好ましくは、ＭＯＳキャパシタよりなり、前記第３の容量素子をなす前記ＭＯＳキャパシタは、前記第１の抵抗の他端の電圧が、前記第２の電源電圧側から第１の電源電圧側へ遷移するとき、反転状態に変化し、前記第４の容量素子が、好ましくは、ＭＯＳキャパシタよりなり、前記第４の容量素子をなす前記ＭＯＳキャパシタは、前記第２の抵抗の他端の電圧が、前記第１の電源電圧側から前記第２の電源電圧側へ遷移するとき、反転状態に変化する。
【００３２】
本発明に係る遅延回路においては、前記第１のインバータの入力端に制御端子が接続され、前記第１の電源と前記第１の抵抗の他端との間に接続された第１のスイッチを有するリセット回路を備えた構成としてもよい。あるいは、前記第１のインバータの入力端に入力端が接続された第３のインバータと、前記第２の抵抗の他端と前記第２の電源間に接続され前記第３のインバータの出力端に制御端子が接続されている第２のスイッチと、を有するリセット回路を備えた構成としてもよい。
【００３３】
本発明の他の１つのアスペクトに係る遅延回路は、前記第１の抵抗の他端と前記第２の電源間に接続され、前記第１の抵抗の他端の電圧が、前記第２の電源電圧から前記第１の電源電圧へ遷移するとき、前記容量値が小から大に変化する第３の容量と、前記第２の抵抗の他端と前記第１の電源間に接続され、前記第２の抵抗の他端の電圧が、前記第１の電源電圧から前記第２の電源電圧へ遷移するとき、前記容量値が小から大に変化する第４の容量と、をさらに備えている。本発明において、前記第３の容量が、ＭＯＳキャパシタよりなり、前記第１の抵抗の他端の電圧が、前記第２の電源電圧から第１の電源電圧へ遷移するとき、反転状態に変化し、前記第４の容量が、ＭＯＳキャパシタよりなり、前記第２の抵抗の他端の電圧が、前記第１の電源電圧から前記第２の電源電圧へ遷移するとき、反転状態に変化する。
【００３４】
本発明の他の１つのアスペクトに係る半導体記憶装置は、メモリセルアレイへの制御信号の遷移タイミング、及び／又は、前記制御信号のパルス幅を規定するための信号を生成する周辺回路が、入力された信号を遅延させる遅延回路を備え、前記遅延回路として、上記した本発明の各アスペクトのいずれかに係る遅延回路を備えている。
【００３５】
本発明の半導体記憶装置においては、前記メモリセルアレイの制御線に供給される昇圧電圧として、電源電圧に依存しない定電圧を供給する回路を備えている。かかる本発明の半導体記憶装置においては、前記メモリセルアレイと前記遅延回路と前記周辺回路とが、相対的に低い電源電圧で駆動される。あるいは、前記メモリセルアレイと前記遅延回路とが電源電圧を降圧した低い電源電圧で駆動され、前記周辺回路は前記電源電圧で駆動される構成としてもよい。
【００３６】
本発明の他のアスペクトに係る方法は、論理信号の遷移エッジを１つのインバータ又は複数段縦続接続されたインバータを用いて遅延させる遅延方法において、前記インバータの出力端に抵抗の一端を接続し、前記抵抗の他端をＭＯＳキャパシタを介して電源に接続し、
（ａ）前記インバータの入力端に、入力端子よりもしくは前段のインバータの出力端に一端が接続された抵抗の他端より、立ち上がり又は立ち下りの遷移信号が入力されるステップと、
（ｂ）前記遷移信号が入力された前記インバータに対応する前記ＭＯＳキャパシタが接続されている電源側に対応する一の論理値から他の論理値への、前記インバータの出力信号の遷移において、前記ＭＯＳキャパシタが反転状態に変化するステップと、を含む。
【００３７】
また、本発明の他のアスペクトに係る半導体記憶装置の制御方法は、メモリセルアレイ及びその周辺回路を、相対的に低電圧の電源電圧で駆動し、前記メモリセルアレイの制御信号に供給される昇圧電圧は、電源電圧に依存しない定電圧が供給され、前記周辺回路から前記メモリセルアレイへの制御信号の遷移タイミング、及び／又は、前記制御信号のパルス幅を規定する信号を生成する回路が、信号の遅延を、電源電圧の低下に対して遅延時間が減少する逆特性を有する遅延回路を用いて行う。
【００３８】
以下の説明からも明らかとされるように、上記した課題の少なくとも１つは、特許請求の範囲の各請求項の発明によっても同様にして解決される。
【発明の効果】
【００３９】
本発明の遅延回路及び遅延制御方法によれば、インバータの出力部に抵抗の一端を接続し、抵抗の他端と電源間にインバータの出力の電源側から他の論理への遷移の応じて容量値が小から大に変化する容量素子を備えたことにより、低電圧の電源電圧で駆動するときに、遅延回路の遅延時間の増大を抑止、低減している。本発明によれば、遅延回路を低電源電圧で駆動する場合に、高電源電圧で駆動する場合よりも、遅延回路の遅延時間を短縮させることができる、という効果を奏する。
【００４０】
本発明の遅延回路によれば、インバータの出力部に抵抗の一端を接続し、抵抗の他端と電源間にインバータの出力の電源側から他の論理への遷移に応じて、オフからオンするＭＯＳキャパシタを備え、このインバータの出力部をリセットする回路を備えたことにより、遅延回路への入力パルス列のパルス間隔にタイミング余裕を与え、タイミング設計の自由度を広げている。
【００４１】
また、本発明の半導体装置によれば、低い電源電圧で駆動したときに、遅延回路によって生成されるエッジ、パルス幅の信号の遅延時間の増大が抑止され、消費電力の低下を図りながら、動作速度の低減を抑止することができる、という効果を奏する。
【００４２】
本発明の半導体記憶装置によれば、昇圧電圧を電源電圧に依存しない定電圧としたことにより、セルコア部を低い電源電圧で駆動したときに、メモリセルアレイでの正常動作を確保しながら、その遅延の増大を防止し、消費電力の低下を図りながら、アクセス速度の低減を抑止することができる、という効果を奏する。
【００４３】
本発明の半導体記憶装置によれば、低い電源電圧で駆動したときに、遅延回路の遅延信号に基づき生成される制御信号の遷移エッジの遅延時間の増大が抑止され、セルコア部の遅延の増大を抑止し、消費電力の低下を図りながら、アクセス速度の低減を抑止することができる、という効果を奏する。
【００４４】
さらにまた、本発明の半導体記憶装置によれば、周辺回路を高電源電圧で駆動し、セルコア部を低電源電圧駆動し、遅延回路をその遅延時間を短縮させる電源電圧で駆動し、昇圧電圧を電源電圧に依存しない定電圧としたことにより、セルコア部を低電源電圧駆動した場合の遅延の増大を抑止し、周辺回路部を高速動作させることで、消費電力の低下を図りながら、アクセスの高速化を達成している。
【００４５】
このように、本発明によれば、アクセスの高速化と、スタンバイ電流の減少等の低消費電力化の要請に応じて、周辺回路とセルコア部を低電源電圧駆動とするか、あるいは、周辺回路を高電源電圧駆動としセルコア部を低電源電圧駆動する等、駆動電源、消費電力の組合せの最適化を図ることができる。
【発明を実施するための最良の形態】
【００４６】
本発明の実施の形態について説明する。本発明の一実施の形態の遅延回路は、ソースが第１の電源に接続された第１のＭＯＳトランジスタと、ソースが第２の電源に接続され、ゲートが該第１のＭＯＳトランジスタのゲートと共通接続されて入力端に接続され、ドレインが該第１のＭＯＳトランジスタのドレインと共通接続されて出力端に接続され、該第１のＭＯＳトランジスタと導電型が異なる第２のＭＯＳトランジスタと、を有するＣＭＯＳインバータ（例えばＩＮＶ１）と、該インバータの出力端に一端が接続されている抵抗（例えばＲ１）と、該抵抗の他端と第１又は第２の電源（ＶＤＤ、ＧＮＤ）との間に接続されたＭＯＳキャパシタ（例えばＭＰ２０３）と、を含む遅延回路ユニットを１つ又は複数段備えている。所望の遅延時間に応じて、入力信号を同相で出力して遅延させる場合、偶数段縦続接続された遅延回路ユニットを含み、入力信号を逆相で出力して遅延させる場合、奇数段縦続接続された遅延回路ユニットを含む。
【００４７】
ＭＯＳキャパシタ（ＭＰ２０３、ＭＮ２０３）は、ゲート電圧が、ＭＯＳキャパシタ（例えばＭＰ２０３、ＭＮ２０３）が接続される電源電圧（ＶＤＤ、ＧＮＤ）のとき蓄積状態とされ、そのゲート電圧の、ＭＯＳキャパシタ（例えばＭＰ２０３、ＭＮ２０３）が接続される電源電圧（ＶＤＤ、又はＧＮＤ）から、他方の電源電圧（ＧＮＤ又はＶＤＤ）への遷移に従って、基板表面には空乏層や反転層が形成される。すなわち、ＭＯＳキャパシタは空乏状態や反転状態となる。
【００４８】
この発明の実施の形態によれば、インバータの出力端に抵抗の一端を接続し抵抗と他端との電源間に、該インバータの出力の該電源電圧側から他方の電源電圧側への遷移で容量値が小から大に変化する容量素子を備えたことにより、電源電圧の低下に対してその遅延時間の増大を抑止し、さらに減少させることができる（電源電圧依存性の逆感度特性）という作用効果を奏する。
【００４９】
本発明は、その一実施の形態において、入力信号を入力端から入力するＣＭＯＳ型の第１のインバータ（ＩＮＶ１）と、該第１のインバータの出力端に一端が接続されている第１の抵抗（Ｒ１）と、第１の抵抗（Ｒ１）の他端と第１の電源（ＶＤＤ）間に接続されたＭＯＳキャパシタ（ＭＰ１０３）よりなる第１の容量と、第１の抵抗（Ｒ１）と第１の容量との接続点が入力端に接続されたＣＭＯＳ型の第２のインバータ（ＩＮＶ２）と、該第２のインバータ（ＩＮＶ２）の出力端に一端が接続されている第２の抵抗（Ｒ２）と、第２の抵抗（Ｒ２）の他端と第２の電源（ＧＮＤ）間に接続されたＭＯＳキャパシタ（ＭＮ１０３）よりなる第２の容量と、を少なくとも備え、第２の抵抗（Ｒ２）と第２の容量（ＭＮ１０３）との接続点を遅延信号の出力端子（ＯＵＴ）とし、出力端からは、入力信号の遷移エッジを遅延させた信号が出力される。
【００５０】
この実施の形態において、立ち上がりエッジを遅延させて出力する遅延回路の第１のインバータ（ＩＮＶ１）のＭＯＳトランジスタ（ＭＮ１０１）、第２のインバータ（ＩＮＶ２）のＭＯＳトランジスタ（ＭＰ１０２）の閾値が低く設定されている。
【００５１】
この実施の形態において、好ましくは、遅延パスのインバータの出力ノードを遅延パスを経由せずに、遅延パスとは別のリセットパスを介して、当該ノードを高速にリセットする回路を備えている。より詳細には、図２を参照すると、第１のインバータ（ＩＮＶ１）の入力端（ＩＮ）に制御端子が接続され、前記第１の電源と前記第１の抵抗（Ｒ１）と他端との間に接続された第１のスイッチ（ＭＰ１０４）を有する。第１のインバータ（ＩＮＶ１）の入力端（ＩＮ）にその入力端が接続された第３のインバータ（ＩＮＶ０１）と、第２の抵抗（Ｒ２）の他端と第２の電源（ＧＮＤ）間に接続され第３のインバータ（ＩＮＶ０１）の出力端に制御端子が接続された第２のスイッチ（ＭＮ１０４）を有する。
【００５２】
本発明は、別の実施の形態において、図４を参照すると、第１の抵抗（Ｒ１）の他端と第１の電源（ＶＤＤ）間に接続されたＭＯＳキャパシタ（ＭＰ２０３）と、第１の抵抗（Ｒ１）の他端と第２の電源（ＧＮＤ）間に接続されたＭＯＳキャパシタ（ＭＮ２０３）と、第２の抵抗（Ｒ２）の他端と第１の電源（ＶＤＤ）間に接続されたＭＯＳキャパシタ（ＭＰ２０４）と、第２の抵抗（Ｒ２）の他端と第１の電源（ＧＮＤ）間に接続されたＭＯＳキャパシタ（ＭＮ２０４）と、を備えた構成としてもよい。かかる構成により立ちあがりと立ち下りの遷移に対して、遅延時間は、電源依存性についての逆感度特性を有する。
【００５３】
この実施の形態においても、リセット回路を備えてよい。例えば、図５を参照すると、第１の電源と第１のインバータ（ＩＮＶ１）の給電端子（ＰＭＯＳトランジスタＭＰ１０１のソース）との間に接続され、リセット用の制御信号（ＣＳ）が第１の論理値のときオンする第３のスイッチ（ＭＰ２０７）を備え、第２のインバータ（ＩＮＶ１）の出力端と第２の電源（ＧＮＤ）間に接続され、制御信号（ＣＳ）が第２の論理値のときオンする第４のスイッチ（ＭＮ２０７）を備え、第２のインバータ（ＩＮＶ１）の給電端子（ＮＭＯＳトランジスタＭＮ１０２のソース）と第２の電源（ＧＮＤ）間に接続され、制御信号（ＣＳ）が第１の論理値のときオンする第５のスイッチ（ＭＮ２０８）を備えている。
【００５４】
この実施の形態において、ＣＭＯＳ型のインバータの出力端に接続される抵抗（例えば、第１の抵抗（Ｒ１）、第２の抵抗（Ｒ２））は、基板上の拡散抵抗で構成されている。
【００５５】
本発明に係る半導体記憶装置は、その好ましい一実施の形態において、複数のメモリセルがアレイ状に配置されてなるメモリセルアレイ（図６のセルコア部２０）と、供給される電源電圧に依存しない定電圧を昇圧電圧（ＶBOOST）として入力し、選択されたワード線を前記定電圧で駆動するワード線駆動回路（図６の１３）と、を備え、選択されたビット線（図６の１６）の振幅の高位側電圧は前記電源電圧（ＶＤＤ）とされる。
【００５６】
この実施の形態において、センスアンプ（図６の１４）は、選択されたビット線の高位側を前記電源電圧まで増幅する。本発明の半導体記憶装置は、その好ましい一実施の形態において、メモリセルアレイ（図６のセルコア部２０）への制御信号の遷移タイミング、及び／又は、前記制御信号のパルス幅を規定するための信号を生成する回路を含む周辺回路が、入力された信号を遅延させる遅延回路（図６の１１）を備え、前記遅延回路は、前記遅延回路に供給される電源電圧が高いときよりも低いときの方が遅延時間が短い特性（図１１参照）を有する。
【００５７】
本発明の半導体記憶装置は、その好ましい一実施の形態において、周辺回路からメモリセルに供給される制御信号の遷移エッジのタイミング、あるいはそのパルス幅を規定する信号を生成するための遅延回路（図６の１１）として、上記各実施の形態で説明した、遅延時間の電源電圧依存性が、逆特性を有する遅延回路が用いられる。
【００５８】
また、本発明の半導体記憶装置は、その好ましい一実施の形態において、Ｘデコーダ、Ｙスイッチセレクタ、センスアンプ等の少なくともいずれか１つを含む周辺回路部の電源電圧ＶＤＤは低電圧化され、セルコア部（メモリセルアレイ）も低電圧化された電源電圧ＶＤＤで駆動され、低消費電力化を図っている。セルコア部に供給される制御信号の電圧（昇圧電圧ＶBOOST）は電源電圧に依存しない一定電圧が供給される。本発明の半導体記憶装置は、その好ましい一実施の形態において、周辺回路からメモリセルに供給される制御信号の遷移エッジのタイミング、あるいはそのパルス幅を規定する信号を生成するための遅延回路が低電圧の電源電圧で駆動される。
【００５９】
本発明の半導体記憶装置は、その好ましい一実施の形態において、遅延回路（１１）によって生成される信号により、遷移エッジ等が規定される制御信号により、Ｘデコーダのワード線ドライバ、センスアンプの活性化を制御する信号、ビット線のプリチャージを制御する信号を生成する。このため、周辺回路部を低電圧電源駆動とした場合にも、制御信号の遅延時間は、高電源電圧のときと比べて遅れず、アクセス速度の低下（遅延の増大）を抑止している。
【００６０】
この実施の形態において、昇圧電圧（ＶBOOST）は電源電圧に依存しない一定の昇圧電圧を生成する回路は、図８を参照すると、電源電圧に依存しない基準電圧Ｖｒｅｆを生成する回路（３０）と、基準電圧と、出力される昇圧電圧を分圧した分圧電圧を比較する比較回路（４１）と、比較回路（４１）の比較結果を受け、前記分圧電圧が前記基準電圧よりも小であることを示す場合に、チャージポンプを充電し昇圧を行う昇圧回路（４０）とを備えている。昇圧電圧（ＶBOOST）が、ワード線ドライバの電源電圧として供給され、選択されたワード線には前記昇圧電圧が供給され、電源電圧の低下に対して、ワード線に供給される昇圧電圧は電源電圧が高いときと同一に保たれ、電源電圧の低下によるメモリセルのアクセス速度の低下が抑止される。
【００６１】
本発明は、メモリセルアレイの周辺回路は、例えば半導体記憶装置に供給される電源電圧（ＶＤＤ）で駆動され、該周辺回路からメモリセルアレイに供給される制御信号の遷移タイミングの遅延時間及び／又は前記制御信号のパルス幅を規定するための信号を生成する遅延回路として、上記した、遅延時間が逆感度特性の遅延回路を備えている。該遅延回路（図１４の１１Ａ）は、半導体記憶装置に供給される電源電圧（ＶＤＤ）を降圧回路（図１４の５０）で降圧した降圧電源電圧で駆動される。この実施の形態においても、メモリセルアレイに供給される昇圧電圧として電源電圧に依存しない基準電圧に基づき、電源電圧に依存しない一定電圧を供給する昇圧回路（図１４の４０）を備えている。メモリセルアレイ（セルコア部２０）は、半導体記憶装置に供給される電源電圧を降圧回路（図１４の５０）で降圧した降圧電源電圧で駆動される。
【００６２】
本発明に係る遅延方法の一実施の形態は、論理信号の遷移エッジを１つ又は複数段縦続接続されたインバータを用いて遅延させる遅延方法において、前記インバータの出力端に抵抗（図１のＲ１、Ｒ２）の一端を接続し、前記抵抗の他端をＭＯＳキャパシタ（図１のＭＰ１０３、ＭＮ１０３）を介して電源（ＶＤＤ、ＧＮＤ）に接続した回路構成において、
（ａ）インバータの入力端に、入力端子よりもしくは前段のインバータの出力端に一端が接続された抵抗の他端より、立ち上がり又は立ち下りの遷移信号（過渡信号：transient  signal）が入力される第１のステップと、
（ｂ）前記遷移信号が入力された前記インバータに対応する前記ＭＯＳキャパシタが接続されている電源側に対応する一の論理値から他の論理値への、前記インバータの出力信号の遷移において、前記ＭＯＳキャパシタ（図１のＭＰ１０３、ＭＮ１０３）が反転状態に変化する第２のステップを含む。
【００６３】
本発明に係る半導体記憶装置の制御方法の一実施の形態は、Ｘデコーダ、Ｙスイッチセレクタ、センスアンプを含む周辺回路（図６の１０）の電源電圧を低電圧化で駆動し、メモリセルアレイ（図６の２０）に供給される昇圧電圧は電源電圧に依存しない一定電圧が供給され、前記周辺回路からメモリセルに供給されるパルス状の信号を生成するための遅延回路（図６の１１）による信号の遅延を、上記遅延方法で行う。
【００６４】
本発明に係る半導体記憶装置の制御方法の他の実施の形態は、前記周辺回路を、電源電圧で駆動し、前記遅延回路を電源電圧を降圧した降圧電源電圧で駆動し、メモリセルアレイに供給される昇圧電圧は電源電圧に依存しない一定電圧が供給され、前記メモリセルアレイを、電源電圧を降圧した降圧電源電圧で駆動し、前記周辺回路からメモリセルに供給されるパルス状の信号を生成するための遅延回路（図６の１１）による信号の遅延を、上記遅延方法で行い、遅延回路を電源電圧を降圧した降圧電源電圧で駆動する。
【００６５】
このように、本発明の半導体記憶装置の実施の形態によれば、アクセスの高速化とスタンバイ電流の減少等の低消費電力化の要請に応じ、駆動電源（したがって消費電力）とアクセス時間を最適化することができる、という顕著な作用効果を奏することができる。例えば周辺回路とセルコア部をともに低電圧の電源電圧で駆動しながら、アクセス時間の過剰な増大を回避している。あるいは、周辺回路を高電圧の電源電圧で駆動し、セルコア部を低電圧の電源電圧で駆動することで、アクセスの高速化と、消費電力の増大の抑制の両立を図ることができる。
【実施例】
【００６６】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例（第１の実施例）に係る遅延回路の構成を示す図である。
【００６７】
図１を参照すると、本発明の第１の実施例の遅延回路は、第１段目の回路として、ソースが高位側の電源ＶＤＤに接続されたＰチャネルＭＯＳトランジスタＭＰ１０１と、ソースが低位側の電源ＧＮＤに接続され、ゲートがＰＭＯＳトランジスタＭＰ１０１のゲートと共通接続されて入力端子ＩＮに接続され、ドレインがＰＭＯＳトランジスタＭＰ１０１のドレインと共通接続されて抵抗Ｒ１の一端に接続されているＮＭＯＳトランジスタＭＮ１０１からなるＣＭＯＳ型の第１のインバータＩＮＶ１を備え、抵抗Ｒ１の他端と電源ＶＤＤ間に接続されたＰＭＯＳトランジスタＭＰ１０３よりなるＭＯＳキャパシタを備えている。このＰＭＯＳトランジスタＭＰ１０３は、ゲートが抵抗Ｒ１の他端に接続され、ソースとドレインは、このＰＭＯＳトランジスタの基板ゲート（Substrate  Gate）電位でもある電源電圧ＶＤＤに接続されている。
【００６８】
２段目の回路として、ソースが電源ＶＤＤに接続されたＰＭＯＳトランジスタＭＰ１０２と、ソースが電源ＧＮＤに接続され、ゲートがＰＭＯＳトランジスタＭＰ１０２のゲートと共通接続されて、ＭＯＳトランジスタＭＰ１０３のゲートと抵抗Ｒ１との接続点に接続され、ドレインがＰＭＯＳトランジスタＭＰ１０２のドレインと共通接続されて抵抗Ｒ２の一端に接続されるＮＭＯＳトランジスタＭＮ１０２とからなるＣＭＯＳ型の第２のインバータＩＮＶ２と、抵抗Ｒ２の他端と電源ＧＮＤ間に接続されたＮＭＯＳトランジスタＭＮ１０３よりなるＭＯＳキャパシタを備えている。このＮＭＯＳトランジスタＭＮ１０３はゲートが抵抗Ｒ２の他端に接続され、ソースとドレインは、このＮＭＯＳトランジスタの基板ゲート（Substrate  Gate）電位でもあるグランド電源ＧＮＤに接続されている。
【００６９】
本発明の第１の実施例の遅延回路は、入力端子ＩＮに入力された信号を入力とする第１のインバータＩＮＶ１で反転出力し、第１のインバータＩＮＶ１の出力を入力とする第２のインバータＩＮＶ２で反転出力し、入力端子ＩＮに入力される信号を遅延させた同相の信号を出力端子ＯＵＴから出力する。なお、図１では、２段のインバータが示されているが、４段、６段等であってもよい。また遅延回路が入力端子ＩＮに入力される信号と逆相の信号を出力する場合、奇数段のインバータよりなる。
【００７０】
本発明の第１の実施例の遅延回路の動作について以下に説明する。トランジスタＭＰ１０１、ＭＮ１０１からなる第１のインバータＩＮＶ１とＭＯＳキャパシタＭＰ１０３、トランジスタＭＰ１０２、ＭＮ１０２からなる第２のインバータＩＮＶ２とＭＯＳキャパシタＭＰ１０４からなる回路は、図１７に示した構成に対応している。
【００７１】
ＭＯＳキャパシタＭＰ１０３、ＭＮ１０３は、それぞれ、インバータＩＮＶ１の出力の電源電圧ＶＤＤからグランド電圧ＧＮＤへの遷移、インバータＩＮＶ２の出力のグランド電圧ＧＮＤから電源電圧ＶＤＤへの遷移に対して、オフ状態からオン状態（反転状態）となる。すなわち、インバータＩＮＶ１の出力信号電圧の電源電位からグランド電圧への立ち下り遷移において、ＭＯＳキャパシタＭＰ１０３の基板表面には、空乏層、反転層が形成され、その容量値は、インバータＩＮＶ１の出力信号電圧の低下にしたがって大きくなる。典型的なＭＯＳキャパシタのＣ−Ｖ特性から、ＭＯＳキャパシタのゲート電圧Ｖｇが閾値電圧Ｖｔの数倍程度になると、ＭＯＳキャパシタの容量値は、ゲート絶縁膜の容量値（蓄積状態での容量）に近づく。
【００７２】
インバータＩＮＶ１の出力信号電圧が電源電圧ＶＤＤから若干下がった時点と、電源電圧ＶＤＤからＰＭＯＳキャパシタＭＰ１０３の閾値電圧Ｖｔｐｈを超えて、すなわち、ＶＤＤ−｜Ｖｔｐｈ｜以下に下がっていく遷移の過程で、遅延パスのＭＯＳキャパシタＭＰ１０３を含むＣＲ回路（抵抗Ｒ１とＭＯＳキャパシタＭＰ１０３）の時定数の値が変化し、次第に大きくなっていく。
【００７３】
またインバータＩＮＶ２の出力信号電圧のグランド電圧から電源電圧への立ち上がり遷移において、ＮＭＯＳキャパシタＭＮ１０３の基板表面には、反転層が形成され、その容量値は、インバータＩＮＶ２の出力信号電圧の上昇にしたがって大きくなる。インバータＩＮＶ２の出力信号電圧がグランド電圧ＧＮＤから若干上がった時点と、ＮＭＯＳキャパシタＭＮ１０３の閾値電圧Ｖｔｈｎを超えて上がっていく遷移の過程で、遅延パスのＮＭＯＳキャパシタＭＮ１０３を含むＣＲ回路（抵抗Ｒ２とＭＯＳキャパシタＭＮ１０３）の時定数の値は、時不変でなく、次第に大きくなっていく。
【００７４】
すなわち、本発明の第１の実施例において、インバータＩＮＶ１の出力信号の立ち下り波形は、図１９にａとして示すように、立ち下り遷移の最初に、ＰＭＯＳキャパシタＭＰ１０３の容量値は小であるため、その時定数は小さく、時間変化に対する振幅値の減少の割合は大きく、グランド電圧に近づくと、容量値が大きくなり、時間変化に対する振幅値の減少の割合は小さくなる（波形は鈍ってくる）。この図１９は、遅延回路のインバータの立ち下り波形を、本発明と、図１５の従来の構成と比較して説明するための図であり、横軸は時間、縦軸は電圧を表している。
【００７５】
図１において、インバータＩＮＶ１の出力信号の立ち下り時の遅延パスとして、インバータＩＮＶ１のＮＭＯＳトランジスタＭＮ１０１がオンし、一端が電源ＶＤＤに接続された容量素子（ＰＭＯＳキャパシタＭＰ１０３）の他端（ゲート端子）には、電源ＧＮＤ側から抵抗Ｒ１を介して、負の電荷（−Ｑ）が蓄積され、電源ＶＤＤ端子側には電荷（＋Ｑ）が蓄積される。容量素子（ＰＭＯＳキャパシタＭＰ１０３）の一端は電源電圧ＶＤＤとされ、容量素子の容量値をＣ（ここでは時不変で近似する）、他端（ゲート端子）の端子電圧をＶ、ＮＭＯＳトランジスタＭＮ１０１に流れる電流値をＩとすると、
＋Q＝C×（VDD-V）となり、
V＝R1×Ｉ、dQ／dt＝Ｉより、
R1×C（dV/dt）＋V＝０
（ただし、t＝０で、V＝VDD）
が成り立ち、容量素子の他端（ＰＭＯＳキャパシタＭＰ１０３のゲート端子）の立ち下がり波形
V＝VDD×exp{−t/（R1×C）}
が求められる。この例では、インバータＩＮＶ１の出力端とグランド電源ＧＮＤ間の寄生容量（stray  capacitor）は無視されている。
【００７６】
また、インバータＩＮＶ２の出力信号の立ち上がり波形は、遷移の最初に、時定数は小さく、時間変化に対する振幅値の増大の割合は大きく（傾き大）、電源電圧ＶＤＤに近づくと、容量値、したがって時定数が大きくなり、時間変化に対する振幅値の増加の割合は小さくなる（波形は鈍ってくる）。
【００７７】
図１に示した構成と比較して、図１５の構成の場合、インバータＪＶ１の出力信号電圧の電源電位ＶＤＤからグランド電圧への立ち下り遷移において、ＭＯＳキャパシタＪＮ１のゲート電圧は、電源電位からグランド電圧に遷移し、ＭＯＳキャパシタＪＮ１は反転状態から空乏状態に変化し、その容量値は、インバータＪＶ１の出力信号電圧の低下にしたがって小さくなる。インバータＪＶ１の出力信号の立ち下り波形は、図１９にｂとして示すように、遷移の最初にその時定数は大きいことから傾きは緩やかであり、グランド電圧ＧＮＤに近づくにつれ、容量値が小さくなり、時間変化に対する振幅値の減少の割合は大きくなる。
【００７８】
本発明の第１の実施例では、インバータＩＮＶ１の出力信号の立ち下り波形の遷移の最初に時定数は、該遷移の終わりの方と比べて小さく、立ち下りの傾きは急であるため、遷移の開始から、インバータＩＮＶ１の出力信号の立ち下りを受ける次段のインバータＩＮＶ２のＰＭＯＳトランジスタＭＰ１０２の閾値Ｖｔｐｈを超えるまでに要する時間ｔＡ（図１９参照）は、遷移の始めに時定数が大きい場合と比べて、早まる。なお、次段のインバータＩＮＶ２のＰＭＯＳトランジスタＭＰ１０２は、前段の抵抗Ｒ１とＭＯＳキャパシタＭＰ１０３のゲートとの接続点の電圧が、ＶＤＤ−｜Ｖｔｈｐ｜以下となると、オン状態となり、ＭＯＳキャパシタＭＮ１０３の充電を開始する。また、インバータＩＮＶ２の出力信号の立ち上がり波形は、遷移の最初の時定数が、該遷移の終わりの方と比べて小さく、遷移の開始から、出力信号電圧が所定のレベル（例えば論理閾値電圧）を超えるまでの時間は、最初時定数が大きい場合と比べて、早まる。一方、図１５の構成の場合、インバータＪＶ１の出力信号の立ち下り波形の遷移の最初の時定数は、該遷移の終わりの方と比べて大きく傾きは緩やかであるため、遷移の開始から、インバータＩＮＶ２を構成するＰＭＯＳトランジスタの閾値Ｖｔｐｈを超えるまでの時間（図１９のｔＢ参照）は、遷移の始めに時定数が小さい場合と比較して、遅くなる。
【００７９】
本発明の第１の実施例において、インバータＩＮＶ１の出力信号の立ち下り波形が遷移の最初に急減に立ち下がることにより、該インバータの出力信号が閾値Ｖｔｐｈを超えるまでの時間が短いことは、電源電圧ＶＤＤが低下した場合に、遅延時間の増大の抑止効果に、より有効に利いてくる。この作用効果も、本実施例の作用効果の特徴の１つをなしている。
【００８０】
そして、本発明の第１の実施例においては、電源電圧ＶＤＤが低下し、インバータを構成するＭＯＳトランジスタの駆動電流が減少して見かけ上、オン抵抗ｒｏｎが増大すると、ＭＯＳキャパシタＭＰ１０３、ＭＮ１０３の容量値が相対的に減少し、これにより、遅延量の増大を抑制するようにしている。すなわち、ＭＯＳキャパシタのゲート電圧Ｖｇの振幅は電源電圧ＶＤＤとされ、電源電圧ＶＤＤの低下により、ＭＯＳキャパシタのゲート電圧が電源電圧のときの閾値電圧Ｖｔとの比が小さくなり、ＭＯＳキャパシタの容量が減少する。例えばＮＭＯＳキャパシタのゲート電圧が３Ｖｔから２Ｖｔとなった場合、ＭＯＳキャパシタの容量値は減少し、インバータのトランジスタのオン抵抗とＭＯＳキャパシタからなる時定数は、電源電圧低下時にも、ＭＯＳキャパシタの容量値が小さくなることから、その増大が抑止されており、遅延時間の増大が抑止される。この作用効果も、本実施例の作用効果の特徴の１つをなしている。
【００８１】
このようにして、本発明の第１の実施例の遅延回路は、インバータＩＮＶ１の入力信号の立ち上がりの遷移エッジに対して、電源電圧ＶＤＤの低下に対する、遅延時間の増大を抑制している。
【００８２】
さらに、この実施例では、図１８に示した構成と同様、第１のインバータＩＮＶ１のＮＭＯＳトランジスタＭＮ１０１を閾値電圧Ｖｔｈｎが低く設定されており、第１のインバータＩＮＶ１のＮＭＯＳトランジスタＭＮ１０１を閾値電圧Ｖｔｈｐが低く（絶対値｜Ｖｔｈｐ｜が小さく）設定されている。
【００８３】
かかる構成により、電源電圧ＶＤＤの低下に対して、第１のインバータＩＮＶ１の入力閾値を下げ、第２のインバータＩＮＶ２の入力閾値を上げており、電源電圧ＶＤＤの低下に対して、入力信号のｈｉｇｈレベルへの立ち上がり遷移の遅延を、入力信号のｌｏｗレベルへの立ち下がり遷移に対して、相対的に短くしている。このため、入力信号のｈｉｇｈレベルへの立ち上がりの遅延時間の電源電圧依存性を抑制している。
【００８４】
インバータの出力部の信号の遷移によって、オフ状態からオン状態となるＭＯＳキャパシタと、インバータの入力閾値の制御により、図１に示した遅延回路は、入力信号のｌｏｗレベルからｈｉｇｈレベルへの立ち上がり遷移の遅延時間の電源電圧依存性（電源電圧の低下で遅延時間が増大するという特性）が抑制され、電源電圧の低下に対する遅延時間の感度（依存性）を示す傾きは、かなり、平坦なものに制御されている。この作用効果も、本実施例の作用効果の特徴の１つである。
【００８５】
さらに、本実施例では、第１のインバータＩＮＶ１の出力とＭＯＳキャパシタＭＰ１０３のゲート端子との間に、抵抗Ｒ１を備えており、第２のインバータの出力とＭＯＳキャパシタＭＮ１０３のゲート端子との間に抵抗Ｒ２を備えている。抵抗Ｒと容量ＣからなるＣＲ回路の出力は、抵抗Ｒと容量Ｃの時定数ｔτ（＝ＲＣ）に従って遷移する。
【００８６】
このＣＲ回路の立ち上がり信号波形は、
振幅×｛１−ｅｘｐ(-t／tτ)｝
立ち下がり信号波形は、
振幅×ｅｘｐ(-t／tτ)
とされる。
【００８７】
ここで、抵抗値Ｒは、電源電圧ＶＤＤによらず一定であることから、使用する振幅を小さくすると、あるレベル、例えば論理閾値に達するまでに要する遅延時間も短縮する。これは、例えばＣＲ回路の立ち上がりあるいは立ち下り信号波形の遷移における遷移開始点と遷移終了点（あるいはｈｉｇｈレベルとｌｏｗレベルに対応する２つのポイント）を直線で結んで近似した場合、振幅が１／２となれば、遷移時間も１／２となることからも、明らかである。すなわち、電源電圧ＶＤＤの低下に対して、１段目のインバータＩＮＶ１の立ち下り時間ｔｒ、２段目のインバータＩＮＶ２の立ち上がり時間ｔｆを短縮しており、電源電圧ＶＤＤの低下に対して、遅延回路における入力信号の立ち上がりから出力信号の立ち上がりまでの伝搬遅延時間ｔｐｄを短縮させている。
【００８８】
次に、この実施例で用いられる抵抗Ｒ１、Ｒ２について説明しておく。抵抗Ｒ１、Ｒ２としては、例えば、基板表面の不純物拡散層よりなる拡散抵抗が用いられる。Ｐ型基板あるいは、ウエル内に設けられるｎ型拡散層、あるいはｎ−拡散層（例えば、不純物濃度が高精度に制御されているＬＤＤ（Lightly  Doped  Drain）領域と同一の不純物濃度）が用いられる。
【００８９】
電源電圧の変動（低下）に対する遅延回路の伝搬遅延時間ｔｐｄのばらつきを小さくするには、インバータの出力部に接続される抵抗（Ｒ１、Ｒ２）を高抵抗とすればよい。一方、高抵抗を拡散抵抗で実現する場合、その面積が増大する。抵抗（Ｒ１、Ｒ２）の抵抗値は、低電圧化させる電源電圧の範囲と、遅延時間の設定遅延量、及びその変動の程度等に基づき、設定されるが、実用上、抵抗値は、インバータのＭＯＳトランジスタのオン抵抗と同程度の数十キロオームとするか、あるいは数メガオーム程度としてもよい。トランジスタのオン抵抗と同程度の抵抗値とした場合、トランジスタの拡散層と同じ程度の面積で作成され、チップ面積の増大が抑止される。
【００９０】
次に、本発明の遅延回路の別の実施例について説明する。図２は、本発明の第２の実施例に係る遅延回路の構成を示す図である。図２において、図１と同一の構成要素には、同一の参照番号が付されている。本発明の第２の実施例は、図１に示した実施例の遅延回路に、遅延パスとは別にリセット回路を設けたものである。すなわち、図２を参照すると、ソースが電源ＶＤＤに接続され、ドレインが抵抗Ｒ１とＭＯＳキャパシタＭＰ１０３のゲートとの接続点に接続され、入力信号をゲートに入力するＰＭＯＳトランジスタＭＰ１０４と、入力信号を入力しその反転信号を出力するインバータＩＮＶ０１と、ソースがＧＮＤに接続され、ドレインが抵抗Ｒ２とＭＯＳキャパシタＭＮ１０３のゲートとの接続点に接続され、インバータＩＮＶ０１の出力信号をゲートに入力するＮＭＯＳトランジスタＭＮ１０４とを備えている。
【００９１】
この実施例では、前記第１の実施例と同様、端子ＩＮに入力される入力信号がｌｏｗレベルからｈｉｇｈレベルに立ち上がると、出力端子ＯＵＴからの出力信号が遅延して立ち上がる。そして、電源電圧ＶＤＤの低下に対して、入力信号のｌｏｗレベルからｈｉｇｈレベルへの立ち上がりに対する、出力信号のｌｏｗレベルからｈｉｇｈレベルへの立ち上がりまでの伝搬遅延時間は短縮される。一方、電源電圧ＶＤＤの低下に対して、入力信号のｈｉｇｈレベルからｌｏｗレベルへの立ち下がりに対する、出力信号のｈｉｇｈレベルからｌｏｗレベルへの立ち上がりまでの伝搬遅延時間は短縮されず、通常の通り、増加する。
【００９２】
本発明の第２の実施例の動作について説明する。この実施例では、入力信号が立ち下がると、リセットパスを介して、インバータＩＮＶ１の出力をリセットする。すなわち、入力信号がｈｉｇｈレベルからｌｏｗレベルに立ち下がると、ゲート電位がｌｏｗレベルとなったトランジスタＭＰ１０４が導通し、インバータＩＮＶ１の遅延なく、ただちに、ＭＯＳキャパシタＭＰ１０３のゲート電位（インバータＩＮＶ２の入力端）を電源電圧ＶＤＤとする。
【００９３】
また、インバータＩＮＶ１、ＩＮＶ２の遅延パスを経由せず、リセットパスを介して、ただちに、出力端子ＯＵＴをグランド電圧ＧＮＤとする。すなわち、入力信号がｈｉｇｈレベルからｌｏｗレベルに立ち下がると、インバータＩＮＶ０１の電位がｈｉｇｈレベルとなり、トランジスタＭＮ１０４が導通し、出力端子ＯＵＴを放電してグランド電圧ＧＮＤにリセットする。
【００９４】
この実施例では、かかる構成により、入力端子ＩＮに入力されるパルス信号が立ち下がってから、直ちに次のパルス信号が入力される場合にも、遅延回路は、２つの連続するパルス信号の立ち上がりエッジをそれぞれ遅延させて出力することができる。
【００９５】
一方、リセット回路を備えていない図１に示した前記実施例の遅延回路においては、入力信号の立ち下がりに対してその出力信号は、図３に、破線で示すように、遅延して出力され、入力信号の立ち下がりのタイミングから、この破線に対応するタイミングの間に、入力端子ＩＮに立ち上がり遷移を有する２番目のパルス信号が入力された場合、当該２番目のパルス信号の立ち上がりの直前でインバータＩＮＶ１、ＩＮＶ２の出力部は、それぞれ、電源電圧ＶＤＤ、グランド電圧ＧＮＤに設定されていず、２番目のパルス信号の立ち上がりエッジを、本来の遅延量分、遅延させて出力することができない場合がある。
【００９６】
これに対して、本発明の第２の実施例の遅延回路においては、入力信号の立ち下がりで、遅延パスとは独立したリセット回路により、インバータＩＮＶ１、ＩＮＶ２の出力ノードをリセットしているため、遅延回路に先行のパルス信号が入力されてから次のパルス信号が入力されるまでの時間間隔の短縮を図っている。
【００９７】
次に、本発明の第３の実施例について説明する。図４は、本発明の第３の実施例の構成を示す図である。図４を参照すると、この第３の実施例は、第１のインバータＩＮＶ１の出力端に一端が接続された抵抗Ｒ１の他端と電源ＶＤＤ間に接続されたＰＭＯＳキャパシタＭＰ２０３と、抵抗Ｒ１の他端とグランド電源ＧＮＤ間に接続されたＮＭＯＳトランジスタＭＮ２０３と、第２のインバータＩＮＶ２の出力端に一端が接続された抵抗Ｒ２の他端と電源ＶＤＤ間に接続されたＰＭＯＳキャパシタＭＰ２０４と、抵抗Ｒ２の他端とグランド電源ＧＮＤ間に接続されたＮＭＯＳトランジスタＮＭ２０４と、を備えている。
【００９８】
本発明の第３の実施例では、前記実施例と同様、入力信号のｌｏｗレベルからｈｉｇｈレベルへの立ち上がりの遷移エッジに対する遅延パスが、電源電圧の低下に対して遅延時間が短縮するという逆感度特性を有することに加え、入力信号のｈｉｇｈレベルからｌｏｗレベルへの立ち下がりの遷移エッジに対しても、電源電圧の低下に対して逆感度特性を有する遅延パスが用意されている。すなわち、入力信号のｈｉｇｈレベルからｌｏｗレベルへの立ち下がりの遷移エッジに対して、インバータＩＮＶ１の出力端に接続される抵抗Ｒ１とＮＭＯＳトランジスタＭＮ２０３、インバータＩＮＶ２の出力端に接続される抵抗Ｒ２とＰＭＯＳトランジスタＭＮ２０４の遅延パスにより、電源電圧の低下に対する遅延時間の増大を抑止している。
【００９９】
そして、本発明の第３の実施例では、インバータＩＮＶ１を構成するＮＭＯＳトランジスタＭＮ２０１とＰＭＯＳトランジスタＭＰ２０１はともに低い閾値電圧とされている。インバータＩＮＶ２を構成するＮＭＯＳトランジスタＭＮ２０２とＰＭＯＳトランジスタＭＰ２０２も、ともに低閾値電圧とされている。
【０１００】
本発明の第３の実施例は、かかる構成により、入力信号の立ち上がり、立ち下りのいずれの遷移に対しても、電源電圧ＶＤＤの低下に対して、遅延時間は増大せずに短縮されるという逆感度特性（「逆特性」ともいう）を有する。
【０１０１】
次に、本発明の第４の実施例について説明する。図５は、本発明の第４の実施例の遅延回路の構成を示す図である。図５において、図４と同一の構成要素には、同一の参照番号が付されている。なお、図５では、インバータ４段の構成が示されているが、本発明はかかる構成に限定されるものではない。本発明の第４の実施例は、図４に示した前記第３の実施例の構成に対して、遅延パスとは別に、リセット回路を追加したものである。以下では、前記第４の実施例との相違点をなすリセット回路の構成について説明する。
【０１０２】
図５を参照すると、リセット回路は、高位側の電源ＶＤＤと第１のインバータＩＮＶ１のＭＯＳトランジスタＭＰ２０１のソースとに、ソースとドレインとがそれぞれ接続され、チップセレクト信号（ＣＳ￣：ｌｏｗレベルでアクティブ）をゲートに入力するＰＭＯＳトランジスタＭＰ２０７と、インバータＩＶ１の出力端と抵抗Ｒ２の一端との接続点とグランド電源ＧＮＤとにドレインとソースがそれぞれ接続され、チップセレクト信号（ＣＳ￣）をゲートに入力するＮＭＯＳトランジスタＭＮ２０７と、インバータＩＮＶ２のＭＯＳトランジスタＭＮ２０２とグランド電源ＧＮＤとにドレインとソースがそれぞれ接続され、チップセレクト信号の反転信号（ＣＳ；信号ＣＳ￣を反転した信号）をゲートに入力するＮＭＯＳトランジスタＭＮ２０８と、を備えている。後段のインバータＩＮＶ３、ＩＮＶ４についても同様の構成とされる。
【０１０３】
次にリセット回路の動作について説明する。チップセレクト信号（ＣＳ￣）がｌｏｗレベルのとき、ＰＭＯＳトランジスタＭＰ２０７がオンし、インバータＩＮＶ１が電源ＶＤＤに接続され、ＮＭＯＳトランジスタＭＮ２０８がオンし、インバータＩＮＶ２が電源ＧＮＤに接続される。チップセレクト信号（ＣＳ￣）がｌｏｗレベルからｈｉｇｈレベルに遷移すると、ＰＭＯＳトランジスタＭＰ２０７がオフし、インバータＩＮＶ１は電源ＶＤＤと非導通とされ、ＮＭＯＳトランジスタＭＮ２０８がオフし、インバータＩＮＶ２が電源ＧＮＤと非導通とされる。このとき、ＮＭＯＳトランジスタＭＮ２０７がオンし、インバータＩＮＶ１の出力はグランド電圧とされる。インバータＩＮＶ３とインバータＩＮＶ４の組も、インバータＩＮＶ１とインバータＩＮＶ２の組と同様にリセットされる。
【０１０４】
次に、本発明の半導体記憶装置の実施例について説明する。図６は、本発明の半導体記憶装置の第１の実施例の構成を示す図である。
【０１０５】
図６を参照すると、この半導体記憶装置は、アドレス信号、データ信号、制御信号等を入力とし、データ等を出力する周辺回路部１０と、セルコア部（周辺回路を除くメモリセルコア部）２０とを備えている。セルコア部２０のワード線とビット線の交差部にメモリセル２００を備えている。メモリセル２００は１トランジスタ−１キャパシタ構成とされ、ゲートがワード線２０１に接続され、ソースとドレインの一方がビット線２０２に接続されたＮＭＯＳトランジスタ２０３をセルトランジスタとして備え、トランジスタ２０３のドレインとソースの他方は、容量２０４の一端に接続され、容量２０４の他端は、例えばハーフＶＣＣ方式に従って１／２ＶＤＤ(電源電圧の１／２)に接続されている。なお、容量２０４の他端をグランド電源に接続してもよいことは勿論である。
【０１０６】
この発明の半導体記憶装置の一実施例において、周辺回路部１０の遅延回路１１は、例えば前記第１乃至第４の実施例の構成が用いられる。すなわち、周辺回路部１０からセルコア部２０に供給される制御信号の立ち上がり（あるいは立ち下り）の遷移タイミング、あるいは、制御信号のパルス幅を規定する立ち下り（あるいは立ち上がり）の遷移タイミングを生成するための遅延信号を出力する遅延回路は、電源電圧の低下に対して遅延時間が減少する逆感度特性を示す遅延回路からなる。
【０１０７】
遅延回路１１に入力される信号φｐと遅延回路１１の出力を入力とする論理回路１２の演算結果に基づき、例えば選択されたワード線１５を駆動するワード線ドライバ１３への入力信号が生成される。同様にして、メモリセルコア２０のデータ線１６（ビット線）に接続されるセンスアンプ１４の活性化を制御する信号、ビット線のプリチャージを制御する信号も、それぞれに用意されている遅延回路（不図示）の出力に基づき生成される。これらの遅延回路も、電源電圧の低下に対して遅延時間が減少する逆感度特性を示すものとされる。
【０１０８】
ワード線を駆動するドライバ１３は、昇圧回路４０からの昇圧電圧ＶBOOSTで駆動され、ワード線ドライバ１３に入力される信号がアクティブのとき、ワード線１５を高電圧にドライブする。昇圧電圧ＶBOOSTと電源電圧ＶＤＤとの差電圧が大きいほど、セルコア部２０のメモリセルトランジスタ２０３は高速化するが、消費電流が増大する。したがって、このままでは、スタンバイ時の低消費電流化を図る構成には適さない場合がある。この実施例の半導体記憶装置では、後述するように、周辺回路部１０やセルコア部２０は、好ましくは、低電圧の電源電圧で駆動される。
【０１０９】
本発明の半導体記憶装置の一実施例においては、電源電圧に依存しない基準電圧Ｖｒｅｆを生成するリファレンス電源回路３０と、基準電圧Ｖｒｅｆに基づき電源電圧に依存しない昇圧電圧を生成するブースト回路４０とを備えている。ブースト回路４０からの昇圧電圧ＶBOOSTがワード線ドライバ１３に供給され、ワード線には、電源電圧に依存しない一定の昇圧電圧が供給される。
【０１１０】
昇圧電圧ＶBOOSTを電源電圧の高低に依存しない定電圧としていることは、この実施例の半導体記憶装置の主たる特徴の１つをなしている。
【０１１１】
また、この実施例の半導体記憶装置において、周辺回路部１０と、セルコア部２０、リファレンス電源３０、ブースト回路４０には、電源電圧ＶＤＤが供給される。この実施例において、半導体記憶装置の電源端子に供給される電源電圧ＶＤＤは低電源電圧とされており、半導体記憶装置内部では、降圧した内部電源電圧ＶＩＮＴは用いていない。
【０１１２】
そして、図６に示すように、周辺回路部１０とセルコア部２０を低電圧の電源電圧ＶＤＤで駆動し、所望のアクセス速度を実現していることは、この実施例に係る半導体記憶装置の主たる特徴の１つをなしている。
【０１１３】
すなわち、この実施例の半導体記憶装置では、セルコア部２０の低電源電圧で駆動する場合にも、セルコア部２０のワード線２０１とビット線２０２の交差部のＮＭＯＳトランジスタ２０３において、選択されたワード線２０１に接続されるゲートには、電源電圧に依存しない一定電圧が供給されており、低電源電圧で駆動するときの昇圧電圧ＶBOOSTと電源電圧ＶＤＤとの差電圧は、大きく設定されることになる。
【０１１４】
この結果、この実施例の半導体記憶装置では、低電圧の電源電圧でセルコア部２０を駆動している場合にも、メモリセルトランジスタ２０３の高速化が図られるとともに、セルトランジスタ２０３の出力に一端が接続されるセル容量２０４には、必要な書き込み電圧が印加されることになる。
【０１１５】
図９は、本発明に係る半導体記憶装置における昇圧電圧ＶBOOSTと電源電圧ＶＤＤの関係を説明するための図である。図９に示すように、本発明に係る半導体記憶装置の実施例においては、昇圧電圧ＶBOOSTは、電源電圧ＶＤＤの高低に依存せず一定とされ、電源電圧ＶＤＤが低電圧のとき、電源電圧ＶＤＤとのレベル差は、高い電源電圧で駆動するときよりも大きくなる。
【０１１６】
電源電圧ＶＤＤが高電圧のとき、昇圧電圧ＶBOOSTと電源電圧ＶＤＤのレベル差は、高い電源電圧で駆動するときよりも小さくなるが、電源電圧の使用電圧範囲の上限において、昇圧電圧ＶBOOSTとして、電源電圧ＶＤＤ＋Ｖｔ（ただし、ＶｔはＮＭＯＳトランジスタの閾値電圧）程度あるいはこれ以上は確保されている。
【０１１７】
図６に示した実施例において、ロウアドレスをデコードし選択されたワード線を駆動するＸデコーダ、カラムアドレスをデコードし選択されたビット線のＹスイッチをオンするＹスイッチセレクタ、ビット線電位を増幅するセンスアンプ１４等からなる周辺回路１０及びセルコア部２０の電源電圧ＶＤＤが低電圧化された場合にも、メモリセルトランジスタのゲート等、セルコア部２０に供給される昇圧電圧は、電源電圧に依存しない一定電圧が供給される。
【０１１８】
図７は、図６に示した非同期型のダイナミックＲＡＭのタイミング動作を説明するための図である。メモリサイクルのアドレスの遷移が、図示されないアドレス遷移検知回路で検出され、ＡＴＤ信号がアクティブとされ、このＡＴＤ信号、アドレス信号のデコード結果、及び、メモリのアクセスを制御する図示されない制御信号（例えばチップ選択信号、ライトイネーブル信号）等に基づき、ロウアドレスを活性化させるストローブ信号φｐ（エッジ、又はパルス信号）が生成される。図７のタイミング図において、例えばメモリサイクルの開始からワード線の立ち上がりまでの時間は、周辺回路部１０のアクセス時間（遅延時間）とされ、それ以降は、セルコア部２０のアクセス時間（遅延時間）とされる。
【０１１９】
論理回路１２は、この信号φｐと、信号φｐを遅延回路１１で遅延させた信号との論理演算（例えばＡＮＤ演算）をとり演算結果を出力する。ＡＮＤ演算の場合、信号φｐの立ち上がりの遷移エッジと、その遅延信号の立ち上がりの遷移エッジでパルスの立ち上がりと立ち下りが規定される信号が出力される。この論理回路１２の出力信号に基づき、ワード線ドライバ１３は、ワード線を駆動し、ワード線の立ち上がり、あるいは、立ち下り（パルス幅）が制御される。同様にして、ビット線１６に読み出された信号を増幅するセンスアンプ１４の活性化を制御する信号φＳＥ、あるいは、図示されないＹスイッチイネーブル信号、ビット線を１／２ＶＤＤにプリチャージする制御信号等が生成される。選択されたビット線の振幅の高位側はセンスアンプ１４によって電源電圧ＶＤＤにまで増幅される。またダイナミックランダムアクセスメモリのリフレッシュ動作は、センスアンプ１４で読み出され増幅されたビット線の電圧がメモリセルへ書き戻されることで行われる。
【０１２０】
図６の遅延回路１１に、前記第１乃至第４の実施例の構成を用いた場合、周辺回路部の電源電圧ＶＤＤとして低電圧の外部電源電圧を用いた場合、遅延回路１１の遅延時間は、高い電源電圧で駆動した場合よりも短縮され、昇圧電圧レベルに駆動されたワード線の立ち上がり遷移タイミング、及びパルス幅の遅延、センスアンプ１４の活性化信号φＳＥのパルスの遷移タイミング、及びパルス幅等の遅延は増大せず、セルコア部のアクセス時間は短縮される。
【０１２１】
一方、周辺回路部１０の一般の論理回路の遅延時間は、電源電圧の低下により増大する特性を有しており、周辺回路部１０が低電圧の電源電圧ＶＤＤで駆動されていることから、高い電源電圧で駆動する場合よりも、そのアクセス時間は、従来の技術で説明した通り、多少増大している。この結果、セルコア部２０の遅延（増大）と周辺回路部１０の遅延（短縮）とを合わせた総合の遅延時間ｔｄは、低電圧の電源電圧ＶＤＤで駆動した場合、その増加量は抑止されている。
【０１２２】
図８は、本発明の一実施例の昇圧電圧ＶBOOSTの生成回路の構成を示す図である。図８を参照すると、図６のリファレンス電源回路３０として、温度、電源電圧の変化によらずに一定の基準電圧Ｖｒｅｆを出力するバンドギャップ・リファレンス(band-gap-reference）回路３０を備えている。バンドギャップ・リファレンス回路３０は、基準電圧Ｖｒｅｆとして、例えばＶｒｅｆ＝ＶＢＥ＋Ｋ×ＶＴ（ただし、Ｋは定数、ＶＢＥはバイポーラトランジスタのベース・エミッタ間電圧、ＶＴ（＝ｋＴ／ｑ）は熱電圧であり、ｑは電子の単位電荷、ｋはボルツマン定数、Ｔは絶対温度である）を出力する。そして、バンドギャップ・リファレンス回路３０から出力される基準電圧Ｖｒｅｆと、昇圧電圧ＶBOOSTを分圧抵抗Ｒ１１とＲ１２で分圧した電圧とを電圧比較するコンパレータ回路４１と、コンパレータ回路４１での比較結果を受け、分圧電圧が基準電圧Ｖｒｅｆよりも小であることを比較結果が示している場合に、チャージポンプを充電し昇圧を行うブースト回路４０とを備えている。ブースト回路４０は電源電圧ＶＤＤに依存しない基準電圧Ｖｒｅｆに基づき昇圧電圧を生成しており、このため、出力される昇圧電圧ＶBOOSTは、電源電圧ＶＤＤの高低の変化に依存しない定電圧とされる。
【０１２３】
昇圧電圧ＶBOOSTは、図６のワード線ドライバ１３等の駆動電源電圧として供給され、選択されたワード線は電源電圧に依存しない昇圧電圧で駆動される。電源電圧ＶＤＤの低下に対して、ワード線に供給される電圧は、電源電圧ＶＤＤが高いときと同一に保たれ、電源電圧の低下によるメモリセルのアクセス速度の低下が抑止される。
【０１２４】
かかる構成により、本実施例の半導体記憶装置では、電源電圧に低位電圧動作時にも、選択ワード線等の昇圧電圧は電源電圧に依存せず一定とされている。このため、メモリセルのアクセス時間の増大は抑止されている。
【０１２５】
そして、本実施例では、基準信号から生成される制御信号の遅延時間、パルス幅等を決定する遅延回路は、低電圧動作時、図１１に示すように、その遅延時間ｔｐｄは短縮する逆感度特性の傾向にある。この明細書では、電源電圧の低下に対して遅延時間が短縮する特性を「逆特性」という。一方、電源電圧の低下に対して遅延時間が増大する特性を「順特性」という。その結果、低電圧時、セルコア部２０の遅延時間は短縮する。低電圧時に遅延時間の増大する一般論理系の周辺回路部１０の遅延時間を増大しても、セルコア部２０の遅延時間の縮減により、両方を合わせた遅延時間の増大は抑止されている。
【０１２６】
比較例として、本発明の構成をとらず、昇圧電圧が電源電圧に依存する、従来の回路の場合、低電圧動作で、セルコア部に供給される昇圧電圧が低下し、アクセス時間は遅くなり、また、制御信号の遷移タイミング、パルス幅も遅れるため、遅延時間は遅くなる。そして、低電圧時に遅延時間の増大する一般論理系の周辺回路部２０の遅延時間の増大と、セルコア部１０の遅延時間の増加により、両方を合わせた遅延時間は著しく増大している。この比較例の遅延時間と電源電圧ＶＤＤとの関係は、図１０の破線（「従来」）に示されている。なお、図１０において、横軸は電源電圧、縦軸は伝搬遅延時間である。
【０１２７】
これに対して、本発明では、電源電圧ＶＤＤの低下に対して、セルコア部での遅延時間が短縮し、図１０の実線（「本発明」）に示すように、従来方式と比べて、遅延時間の増大は抑制されている。
【０１２８】
図１２は、本発明と、比較例として本発明の構成をとらない従来方式のメモリの構成における、電源電圧の高低（横軸）とアクセス時間（縦軸）との関係を図式化して示すものである。
【０１２９】
メモリは、セルコア部（セルアレイ）と周辺部からなるものとする。本発明において、周辺部には、電源電圧と遅延時間特性の逆特性（図１１参照）を示す遅延回路（図６の１１）が含まれており、この遅延回路１１によりセルコア部２０の制御信号の遅延が制御されるものとする。また昇圧電圧は、電源電圧に依存せず一定であるものとする。
【０１３０】
本発明の構成をとらない従来方式のメモリでは、電源電圧ＶＤＤが高くなると、昇圧電圧ＶBOOSTも上昇しており、セルコア部と周辺回路部はともに高速化し、全体のアクセス時間は短縮し、動作速度は高速化する（図１２のＨ２）。
【０１３１】
一方、電源電圧ＶＤＤが低くなると、昇圧電圧ＶBOOSTも低くなり、さらに、遅延回路の遅延時間は、図１１に順特性として示すように、電源電圧の低下により増大するため、制御信号の遅延も増大する。このため、セルコア部のアクセス速度の低下は著しく、周辺回路の論理回路の動作速度も低下し、全体のアクセス時間は、高い電源電圧の場合と比較して著しく遅くなる（図１２のＬ１）。
【０１３２】
本発明の半導体記憶装置では、電源電圧ＶＤＤが高くなっても、昇圧電圧ＶBOOSTは一定であり、電源電圧ＶＤＤとの差電圧は小さくなる。セルコア部の制御信号は、該制御信号のタイミングを生成する遅延回路の逆特性により、その遅延は、低電圧駆動の場合よりも、多少増大している。このため、セルコア部のアクセス時間は、低電圧駆動の場合よりも、若干増大する（図１２のＨ２のハッチングを施した部分）。また、セルコア部のアクセス時間は、比較例Ｈ１のアクセス時間よりも遅い。
【０１３３】
一方、電源電圧ＶＤＤが高い場合、周辺回路部は高速化し、周辺回路部とセルコア部との遅延の合計で全体のアクセスが決められる。この場合、本発明の構成をとらない比較例Ｈ１よりも、アクセス時間は長くなっている（図１２のＨ２）。
【０１３４】
本発明においては、低電圧駆動により、電源電圧が低くなると、昇圧電圧は一定であり、制御信号は逆特性により、遅延時間は、高電圧駆動の場合よりも減少するため、セルコア部のアクセス時間は、高電圧駆動の場合（Ｈ２）よりも、減少している。これが、本発明の大きな特徴の１つである。
【０１３５】
低電圧駆動により、周辺回路部の論理回路の動作速度は低下し、アクセス速度は増大するが、セルコア部と周辺回路部との全体のアクセス時間は、高電源電圧の場合と比較して、わずかに遅くなるだけである。比較例のように低電圧動作により、アクセス時間が特段に遅くなることが回避され、低消費電力化を図りながら、一定のアクセス速度を実現している。
【０１３６】
本発明においては、セルコア部を低電源電圧、周辺回路部を低電源電圧で駆動する電源供給形態以外にも、後述するように、セルコア部を低電源電圧、周辺回路部を高電源電圧で駆動してもよい。この場合、逆特性の遅延回路は、低電源電圧で駆動される。
【０１３７】
本発明の半導体装置の設計方式は、バッテリ駆動による低電源電圧駆動、低消費電力化を実現するメモリに用いて好適である。
【０１３８】
また低電源電圧によってもセルコア部の制御信号の遅延量が増大しないため、スタンバイ状態等で自動リフレッシュ動作を行うメモリに用いた場合に、リフレッシュ時間の短縮を実現しており、アクセス、メモリサイクルの高速化を実現している。
【０１３９】
より詳細には、携帯機器に搭載され、スタティックＲＡＭに外部仕様が準拠しているダイナミックＲＡＭ（「疑似ＳＲＡＭ」ともいう）に、本発明を実施した場合、スタイバイ動作時のプロセッサからメモリへのアクセスの時間の短縮を図ることができる。プロセッサあるいはコントローラは、このメモリを、ＳＲＡＭとして扱うため、その制御は、ダイナミックＲＡＭのリフレッシュ動作等には関知しない。ダイナミックＲＡＭは、ダイナミックＲＡＭ内で定期的に自動リフレッシュを行う。プロセッサあるいはコントローラからのメモリアクセスとダイナミックＲＡＭ内のリフレッシュとが重なった場合、リフレッシュが行われ、その後、該当セルのメモリアクセスが行われる。この場合、本実施例において、リフレッシュ動作における、ビット線のプリチャージ開始とその停止を制御する信号、選択ワード線の立ち上がりと立ち下がりを制御する信号、センスアンプの活性化を制御する信号の遷移エッジのタイミング及びパルス幅等の各時間は、低電源電圧動作でも増大せず、逆に短縮する。この結果、リフレッシュ動作時間は短縮し、消費電流の縮減が図られ、後続のアクセスの待ち時間が短縮され、アクセス速度が向上する。
【０１４０】
次に、本発明のさらに別の実施例について説明する。図１乃至図５、図６等に示した各実施例では、電源電圧ＶＤＤが低電圧化されているため、電源電圧を降圧せずに、そのまま半導体装置内部の電源電圧として用いている。しかしながら、本発明はかかる構成に限定されるものでないことは勿論である。図１３は、本発明の遅延回路の第５の実施例の構成を示す図である。図１３において、図１と同一の要素には同一の参照符号が付されている。図１３を参照すると、この実施例は、電源端子に供給される電源電圧ＶＤＤを、降圧回路（内部電源レギュレータ）５０で降圧して降圧電源電圧（内部電源電圧）ＶＩＮＴを生成し、降圧した電源電圧ＶＩＮＴを、インバータＩＮＶ１、ＩＮＶ２の高位側の電源電圧として供給している。内部電源電圧ＶＩＮＴが低電圧の場合にも、この遅延回路は、入力信号の立ち上がりエッジの遅延時間を、電源電圧ＶＤＤで駆動する場合よりも、短縮することができる。このため、スタンバイ等、低電源電圧駆動時の消費電流を縮減することができる。
【０１４１】
図１４は、本発明の半導体記憶装置の別の実施例の構成を示す図である。図６に示した実施例では、周辺回路部１０とセルコア部２０が電源電圧ＶＤＤで駆動されている。これに対して、本実施例は、２電源系方式とされ、周辺回路部１０には、半導体記憶装置の電源端子に外部から供給される電源電圧ＶＤＤがそのまま供給され、セルコア部２０には、電源電圧ＶＤＤを降圧回路（内部電源レギュレータ）５０で降圧した内部電源電圧ＶＩＮＴを供給している。昇圧電圧ＶBOOSTを生成するリファレンス電源３０、ブースト回路４０にも、内部電源電圧ＶＩＮＴが供給される。
【０１４２】
この実施例において、遅延回路１１Ａは、図１３に示した構成とされるか、あるいは、図２、図３、図４等に示した構成において高位側の電源電圧を、内部電源電圧ＶＩＮＴとしたものである。信号φｐは、周辺回路部１０Ａと別電源系の遅延回路１１Ａ（電源電圧と遅延時間は図１１の逆特性を有する）に供給され、遅延回路１１Ａの出力信号が、電源電圧ＶＤＤ系の周辺回路部１０内の論理回路１２Ａに入力される。
【０１４３】
この実施例では、周辺回路部１０Ａは、内部電源電圧ＶＩＮＴよりも高い電源電圧ＶＤＤで駆動されるため、周辺回路部１０Ａのアクセス速度を高速化している（ただし、消費電流は増す）。
【０１４４】
また、この実施例では、逆特性を有する遅延回路１１Ａを内部電源電圧ＶＩＮＴで駆動して遅延時間を電源電圧ＶＤＤで駆動する場合よりも短縮している。
【０１４５】
さらに、この実施例では、セルコア部２０を内部電源電圧ＶＩＮＴで駆動することで、低消費電力化を図っている。
【０１４６】
この実施例でも、セルコア部２０に供給される昇圧電圧は電源電圧に依存しない一定電圧が供給される。
【０１４７】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例に限定されるものでなく、特許請求の範囲の各請求項の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。本発明に係る半導体装置は、例えば周辺回路とダイナミックＲＡＭの構成にのみ限定されるものでない。遅延時間の増大が抑制されるべきパスに挿入される遅延回路として電源電圧依存性の逆特性を有する遅延回路を備え、電源電圧依存性の順特性を有する他の論理回路とを含む半導体装置を低電圧動作させるようにしてもよい。
【図面の簡単な説明】
【０１４８】
【図１】本発明の遅延回路の一実施例の構成を示す図である。
【図２】本発明の遅延回路の第２の実施例の構成を示す図である。
【図３】本発明の遅延回路の第２の実施例のタイミング動作を説明するための図である。
【図４】本発明の遅延回路の第３の実施例の構成を示す図である。
【図５】本発明の遅延回路の第４の実施例の構成を示す図である。
【図６】本発明の半導体記憶装置の一実施例の構成を示す図である。
【図７】本発明の半導体記憶装置の一実施例のタイミング動作を説明するための図である。
【図８】本発明の半導体記憶装置の一実施例における昇圧電圧の発生回路の構成の一例を示す図である。
【図９】本発明の半導体記憶装置において、電源電圧を可変させたときの動作原理と、比較例として従来方式の半導体記憶装置の動作を説明するための図である。
【図１０】本発明の半導体記憶装置において、電源電圧を可変させたときのアクセス時間と、比較例として従来方式の半導体記憶装置のアクセス時間を対比して説明するための図である。
【図１１】本発明の遅延回路と、比較例として従来方式の遅延回路の遅延時間の電源依存性を対比して説明するための図である。
【図１２】本発明の半導体記憶装置において、電源電圧を低電圧と高電圧としたときのアクセス時間と、比較例として従来方式の半導体記憶装置のアクセス時間を対比して説明するための図である。
【図１３】本発明の遅延回路の第５の実施例の構成を示す図である。
【図１４】本発明の半導体記憶装置の第２の実施例の構成を示す図である。
【図１５】従来の遅延回路の構成の一例を示す図である。
【図１６】配線抵抗と寄生容量からなる信号線を駆動する駆動回路の構成を模式的に示す図である。
【図１７】特願２００１−０９７０８３号に提案される遅延回路の一例を示す図である。
【図１８】特願２００１−０９７０８３号に提案される遅延回路の一例を示す図である。
【図１９】図１に示す遅延回路と、図１５の遅延回路の動作原理の相違を説明する図である。
【符号の説明】
【０１４９】
１０  周辺回路部
１１、１１Ａ  遅延回路
１２、１２Ａ  論理回路
１３  ドライバ
１４  センスアンプ
１５  制御線（ワード線）
１６  信号線
２０  セルコア部（メモリセルアレイ）
３０  リファレンス電源（バンドギャップリファレンス回路）
４０  ブースト回路
４１  比較回路
５０  降圧回路
２００  メモリセル
２０１  ワード線
２０２  ビット線
２０３  ＮＭＯＳトランジシタ（セルトランジスタ）
２０４  キャパシタ(セル容量)
５０  降圧回路
Ｄ  ドライバ
Ｃ  寄生容量
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ０１  インバータ
ＪＶ１〜ＪＶ４、Ｖ１１〜Ｖ１４  インバータ
ＭＮ１０１、ＭＮ１０２、ＭＮ１０３、ＭＮ１０４、ＭＮ２０１、ＭＮ２０２、ＭＮ２０３、ＭＮ２０４、ＭＮ２０５、ＭＮ２０６、ＭＮ２０７、ＭＮ３０１  ＮＭＯＳトランジスタ
ＭＰ１０１、ＭＰ１０２、ＭＰ１０３、ＭＰ１０４、ＭＰ２０１、ＭＰ２０２、ＭＰ２０３、ＭＰ２０４、ＭＰ２０５、ＭＰ２０６、ＭＰ２０７、ＭＰ３０１  ＰＭＯＳトランジスタ
Ｎ１１、Ｎ１２  ＮＭＯＳキャパシタ
Ｎ８１、Ｎ８２  ＮＭＯＳトランジスタ
ＪＮ１〜ＪＮ４  ＭＯＳキャパシタ
Ｐ１１、Ｐ１２  ＰＭＯＳキャパシタ
Ｐ８１、Ｐ８２  ＰＭＯＳトランジスタ
Ｒ、Ｒ１、Ｒ２、Ｒ１１、Ｒ１２  抵抗
【図１】
2006318647.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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