(57)【要約】【課題】  コンタクトホールやビアホールのホール接続部に関し、パターンの疎密にかかわらず、抵抗の上昇を抑制し、抵抗ばらつきのないより安定した構成を有する半導体装置及びその製造方法を提供する。【解決手段】  絶縁層１１下の任意の接続領域１０に到達するホール１２が形成されている。配線部材１３は、ホール１２に埋め込まれると共に、絶縁層１１上に延在する。ホール１２上方を含んで配線部材１３上に配線部材１４が形成されている。配線部材１４は配線部材１３と共に絶縁層１１上の配線パターン１６を構成している。ホール１２上部の配線部材１３は、例えばＷで、リセスができないよう絶縁層１１上に所定厚さ保持されている。従って、ホールパターンの疎密に関係なく、ホール１２上部はリセスが極めてでき難い構造になる。【選択図】  図１
2006332405.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層下の任意の接続領域に到達するホールと、
前記ホールに埋め込まれると共に前記絶縁層上に延在する第１配線部材と、
前記ホール上方を含んで前記第１配線部材上に形成され前記第１配線部材と共に前記絶縁層上の配線パターンを構成する第２配線部材と、
を具備した半導体装置。
【請求項２】
前記第１配線部材は、前記絶縁層上では前記第２配線部材より厚さが小さく、前記第２配線部材と自己整合的に一体化したパターンを有する請求項１に記載の半導体装置。
【請求項３】
前記第１配線部材は、タングステンでなる埋め込み金属と、前記埋め込み金属と前記ホール内壁及び前記絶縁層の間に設けられたバリア膜を有する請求項１または２に記載の半導体装置。
【請求項４】
前記第２配線部材は、アルミニウムを主成分とする主配線金属と、前記主配線金属と前記第１配線部材の間に設けられたバリア膜と、前記主配線金属上の保護用金属膜とを有する請求項１〜３いずれか一つに記載の半導体装置。
【請求項５】
半導体集積回路配線を構成する半導体装置の製造方法において、
絶縁層を貫通し前記絶縁層下の任意の接続領域に到達するホールを形成する工程と、
前記ホール内を埋め込みつつ前記絶縁層上に第１配線部材を形成する工程と、
前記第１配線部材の上面を平坦化し、前記絶縁層上において前記第１配線部材を一様に残留させる工程と、
前記第１配線部材上に第２配線部材を形成する工程と、
前記第２配線部材上にマスクパターンを形成する工程と、
前記マスクパターンに従って前記第２配線部材及び前記第１配線部材を異方性エッチングし配線パターンを形成する工程と、
を含む半導体装置の製造方法。
【請求項６】
前記第１配線部材は、前記絶縁層上で前記第２配線部材より厚さが小さくなるように化学的機械的研磨によって平坦化される請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１配線部材は、前記絶縁層上、前記接続領域及び前記ホール内壁へのバリア膜の被覆を経てタングステンが成膜される請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記第１配線部材は、前記絶縁層上、前記接続領域及び前記ホール内壁へのバリア膜の被覆を経てタングステンが成膜され、前記絶縁層上における前記タングステンの膜厚測定を経て前記タングステン上面平坦化のための化学的機械的研磨処理時間を制御する請求項５または６に記載の半導体装置の製造方法。
【請求項９】
前記第１配線部材の上面はタングステンであり、段階的に分けた複数回の化学的機械的研磨工程によって前記タングステンが前記絶縁層上に一様に残留するよう制御する請求項５または６に記載の半導体装置の製造方法。
【請求項１０】
前記第２配線部材は、前記第１配線部材上へのバリア膜の被覆を経てアルミニウムを主成分とする主配線金属が形成され、かつ前記主配線金属上に保護用金属膜が被覆される請求項５〜９いずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＰ（化学的機械的研磨）工程を経て構成される導電性プラグを伴う集積回路配線を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路におけるコンタクトホールやビアホールに埋め込む配線として、Ｗ（タングステン）プラグが知られている。Ｗプラグは、ＣＶＤ（化学気相成長）法を利用して形成され、高集積化に伴う高アスペクト比のホールの埋め込みに優れている。Ｗプラグは、平坦化処理時における反応性生物の酸化物が上層配線とのコンタクト部の抵抗上昇を招く懸念がある。従来の対策としては、上層配線のアルミニウム層形成前に逆スパッタ処理で除去する工程を付加する技術が開示されている（例えば、特許文献１参照）。
【特許文献１】特開２００１−７７１９３号公報（３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
Ｗプラグは、その平坦化処理にＣＭＰ工程が利用される。その際、Ｗプラグを要するホール（コンタクトホールまたはビアホール）の疎密に依存して、Ｗの埋め込みパターンが異なってくる。例えば、密パターン領域では、Ｗプラグ上部が平坦化面と同等のレベルになるが、疎パターン領域では、Ｗプラグ上部が平坦化面より低くなり、リセス（凹み）が発生する。
【０００４】
このようなＷプラグのリセス部には、ＣＭＰ工程によるスラリーや削り屑が残留する可能性がある。また、上述した反応性生物の酸化物が除去しきれないという恐れがある。このような状況により、Ｗプラグは、パターンの疎密によって上層配線とのコンタクト部の抵抗上昇、抵抗ばらつきを招く懸念が解消されない。
【０００５】
本発明は上記のような事情を考慮してなされたもので、コンタクトホールやビアホールのホール接続部に関し、パターンの疎密にかかわらず、抵抗の上昇を抑制し、抵抗ばらつきのないより安定した構成を有する半導体装置及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、絶縁層と、前記絶縁層下の任意の接続領域に到達するホールと、前記ホールに埋め込まれると共に前記絶縁層上に延在する第１配線部材と、前記ホール上方を含んで前記第１配線部材上に形成され前記第１配線部材と共に前記絶縁層上の配線パターンを構成する第２配線部材と、を具備している。
【０００７】
上記本発明に係る半導体装置によれば、ホールに埋め込まれる第１配線部材は、絶縁層上に延在している。これにより、複数設けられるホール内の第１配線部材による埋め込み状態についてそれぞれ留意しなくてもよい。つまり、ホール上部の第１配線部材は、リセスができないよう絶縁層上に所定厚さ保持されている。第２配線部材は実質的な配線パターンを構成するが、第２配線部材下には第１配線部材が存在する形態となる。
【０００８】
なお、上記本発明に係る半導体装置は、次のいずれかの特徴を有して半導体集積回路配線の高抵抗化防止、信頼性向上に寄与する。
前記第１配線部材は、前記絶縁層上では前記第２配線部材より厚さが小さく、前記第２配線部材と自己整合的に一体化したパターンを有することを特徴とする。
前記第１配線部材は、タングステンでなる埋め込み金属と、前記埋め込み金属と前記ホール内壁及び前記絶縁層の間に設けられたバリア膜を有することを特徴とする。
前記第２配線部材は、アルミニウムを主成分とする主配線金属と、前記主配線金属と前記第１配線部材の間に設けられたバリア膜と、前記主配線金属上の保護用金属膜とを有することを特徴とする。
【０００９】
本発明に係る半導体装置の製造方法は、半導体集積回路配線を構成する半導体装置の製造方法において、絶縁層を貫通し前記絶縁層下の任意の接続領域に到達するホールを形成する工程と、前記ホール内を埋め込みつつ前記絶縁層上に第１配線部材を形成する工程と、前記第１配線部材の上面を平坦化し、前記絶縁層上において前記第１配線部材を一様に残留させる工程と、前記第１配線部材上に第２配線部材を形成する工程と、前記第２配線部材上にマスクパターンを形成する工程と、前記マスクパターンに従って前記第２配線部材及び前記第１配線部材を異方性エッチングし配線パターンを形成する工程と、を含む。
【００１０】
上記本発明に係る半導体装置の製造方法によれば、ホール内を埋め込んだ絶縁層上の第１配線部材は、平坦化後も絶縁層上に一様に残留させる。これにより、第１配線部材による複数のホール内埋め込みにおいて、各ホール上部それぞれに関して第１配線部材の状態を留意する必要は無くなる。つまり、ホールパターンの疎密に関係なく、ホール上部にリセスができないよう、第１配線部材を絶縁層上に所定厚さ残すのである。その後、第２配線部材により、第１配線部材と共に前記絶縁層上の配線パターンを構成する。
【００１１】
また、上記本発明に係る半導体装置の製造方法において、次のいずれかの特徴を有することによって、半導体集積回路配線の高抵抗化防止、信頼性向上に寄与する。
前記第１配線部材は、前記絶縁層上で前記第２配線部材より厚さが小さくなるように化学的機械的研磨によって平坦化されることを特徴とする。
前記第１配線部材は、前記絶縁層上、前記接続領域及び前記ホール内壁へのバリア膜の被覆を経てタングステンが成膜されることを特徴とする。
前記第１配線部材は、前記絶縁層上、前記接続領域及び前記ホール内壁へのバリア膜の被覆を経てタングステンが成膜され、前記絶縁層上における前記タングステンの膜厚を予め測定してから前記タングステン上面の平坦化のための化学的機械的研磨の時間を制御することを特徴とする。
前記第１配線部材の上面はタングステンであり、段階的に分けた複数回の化学的機械的研磨工程によって前記タングステンが前記絶縁層上に一様に残留するよう制御することを特徴とする。
前記第２配線部材は、前記第１配線部材上へのバリア膜の被覆を経てアルミニウムを主成分とする主配線金属が形成され、かつ前記主配線金属上に保護用金属膜が被覆されることを特徴とする。
【発明を実施するための形態】
【００１２】
図１、図２は、それぞれ本発明の第１実施形態に係る半導体装置の要部を示す断面図であり、半導体集積回路配線の一部である。各図共通で説明する。
絶縁層１１は、例えば下層の接続領域１０との層間絶縁膜である。絶縁層１１下の任意の接続領域１０に到達するホール１２が形成されている。接続領域１０は、不純物拡散領域または下層の配線部材であることが考えられる。
【００１３】
配線部材１３は、ホール１２に埋め込まれると共に、絶縁層１１上に延在する。配線部材１３は、例えばＷ（タングステン）等のプラグ金属を含む。ここでは、配線部材１３は、Ｗでなる埋め込み金属１３２と、この埋め込み金属１３２とホール１２内壁及び絶縁層１１の間に設けられたバリア膜１３１を有する。バリア膜１３１は、ＴｉＮ膜やＴｉ／ＴｉＮ積層膜、ＴａＮ膜を含む膜、等が考えられる。
【００１４】
ホール１２上方を含んで配線部材１３上に配線部材１４が形成されている。配線部材１４は配線部材１３と共に絶縁層１１上の配線パターン１６を構成している。配線部材１４は、絶縁層１１上の実質的な配線層を構成するものであり、その膜厚は絶縁層１１上の配線部材１３に比べて大きい。配線部材１４は、バリア膜１４１の被覆上に主配線部材１４２が形成され、最上面は保護用金属膜（キャップ膜）１４３で被覆されている。バリア膜１４１は、ＴｉＮ膜やＴｉ／ＴｉＮ積層膜等が考えられる。主配線部材１４２は、Ａｌを主成分とし、ＣｕやＳｉを含有させることが考えられる。保護用金属膜（キャップ膜）１４３は、例えばＴｉＮ膜やＴｉ／ＴｉＮ積層膜等が考えられ、反射防止、ストレスマイクレーション耐性を強化する膜として設けられている。
【００１５】
上記実施形態の構成によれば、ホール１２内に埋め込まれる配線部材１３としてのＷは、絶縁層１１上に延在する。配線部材１３は、絶縁層１１上では配線部材１４より厚さが小さく、配線部材１４と自己整合的に一体化したパターンを有する。ホール１２が複数設けられたとしても、各ホール１２内のＷによる埋め込み状態についてそれぞれ留意しなくてもよい。つまり、ホール１２上部のＷは、リセスができないよう絶縁層１１上に所定厚さ保持されている。従って、ホールパターンの疎密に関係なく、ホール１２上部はリセスが極めてでき難い構造になり、リセス部に溜まる異物が原因の抵抗上昇、抵抗ばらつきはほとんどなくなる。配線部材１４は、主配線部材１４２で配線パターン１６の実質的な部分を構成する。配線部材１４下には配線パターン１６と自己整合的なパターンで配線部材１３が薄く存在する形態となる。
【００１６】
図３〜図６は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す断面図である。疎パターン及び密パターンに関して図示している。第１実施形態と同様の箇所には図１と同じ符号を付して説明する。
図３に示すように、層間絶縁膜である絶縁層１１に対し、フォトリソグラフィ工程を経てマスクパターン（図示せず）を形成し、このマスクパターンに従ってエッチングを施す。これにより、絶縁層１１を貫通し、下層の接続領域１０に到達する各ホール１２を形成する。接続領域１０は、不純物拡散領域または下層の配線部材であることが考えられる。例えば、接続領域１０が不純物拡散領域の場合、ホール１２はコンタクトホール、接続領域１０が下層の配線部材の場合、ホール１２はビアホールと呼ばれる。
【００１７】
次に、ホール１２内を埋め込みつつ絶縁層１１上に配線部材１３を形成する。配線部材１３は、まず、スパッタ法を利用することにより、バリア膜１３１としてのＴｉ／ＴｉＮ積層膜を、絶縁層１１上、接続領域１０及びホール内壁へ被覆する。その他、バリア膜１３１として、ＴｉＮ膜のみ、またはＴａＮ膜を含む膜を用いることも考えられる。その後、熱ＣＶＤ法を利用して、埋め込み金属１３２とするＷ（タングステン）を、ホール１２内に埋め込みつつ、絶縁層１１上に成膜する。
【００１８】
次に、図４に示すように、ＣＭＰ（化学的機械的研磨）技術を用いて配線部材１３の上面（埋め込み金属１３２）、すなわちＷを平坦化し、絶縁層１１上においてＷを一様に残留させる。このＣＭＰ工程は、Ｗを平坦化することを目的とし、平坦化がなされたところでＣＭＰ工程を終了する。このとき、注意すべきは、ホール１２を形成している絶縁層１１表面よりＷが窪むことがないようにする。
【００１９】
すなわち、ホールパターンの疎密に関係なく、Ｗプラグ上にリセスが発生していないことが重要である。これらを踏まえて絶縁層１１上のＷは、Ｗプラグ上にリセスが発生しない程度の厚さをもって残留させる。Ｗを縁層１１上に残留させる方法は、ＣＭＰ処理時間を制御する。たとえばＣＭＰ処理を２回以上、段階的に分け、精度をより向上させるようにしてもよい。また、段階的なものも含めて、ＣＭＰ処理前に絶縁層１１上におけるＷの膜厚を測定してからＣＭＰ処理時間を算出するようにしてもよい。現状Ｗプラグ上にリセスができる場合、２０ｎｍ〜３０ｎｍ程度であることから、Ｗの残膜は、３０ｎｍ以上とすることが適当であると考える。ウェハ面内でＣＭＰ処理の研磨速度のばらつきを考慮しても絶縁層１１上のＷの残膜は、３０ｎｍ前後〜４０ｎｍ前後あれば十分と考える。
【００２０】
次に、図５に示すように、配線部材１３のＷ表面上に配線部材１４を形成する。配線部材１４は、下地のバリア膜１４１の被覆上に主配線部材１４２を形成し、最上層は保護用金属膜（キャップ膜）１４３で被覆する。下地のバリア膜１４１はスパッタ法によってＴｉ／ＴｉＮ積層膜が合計で数十ｎｍ形成される。その他、バリア膜１３１としてＴｉＮ膜のみを用いることも考えられる。バリア膜１４１被覆後、主配線部材１４２として、例えばＣｕを１％未満（例えば０．５％）含有させたＡｌ−Ｃｕ合金をスパッタ法により数百ｎｍ（３００ｎｍ以上）形成する。さらに、最上層の保護用金属膜（キャップ膜）１４３として、Ｔｉ／ＴｉＮ積層膜を合計で数十ｎｍスパッタ形成する。その他、保護用金属膜１４３は、ＴｉＮ膜のみを用いることも考えられる。
【００２１】
次に、図６に示すように、フォトリソグラフィ工程を経て破線で示すようなマスクパターン１５を形成する。マスクパターン１５は、レジストパターンのみならず、酸化シリコン膜等のハードマスクの構成を含むようにしてもよい。そして、Ｃｌ系（またはＣＦ系）のエッチングガスを用いた異方性のドライエッチング技術により、マスクパターン１５に従って、配線部材１４及び配線部材１３を除去する。これにより、配線部材１４と自己整合的に一体化した配線部材１３を有する配線パターン１６が形成される。
【００２２】
上記実施形態の方法によれば、ホール１２内を埋め込んだ絶縁層１１上の配線部材１３のＷは、平坦化後も絶縁層１１上に一様に残留させる。これにより、複数設けられたホール１２内のＷによる埋め込み状態についてそれぞれ留意する必要はない。つまり、ホール１２上部にリセスができないよう配線部材１３としてのＷを絶縁層１１上に所定厚さ残したままにする。その後、配線部材１４が形成され、配線部材１３，１４は自己整合的に一体化した配線パターン１６を形成する。これにより、ホールパターンの疎密に関係なく、ホール１２上部にリセスが極めてでき難い構造になり、リセス部に溜まる異物が原因の抵抗上昇、抵抗ばらつきはほとんどなくなる。
【００２３】
なお、上記実施形態の方法では、ホール１２の寸法が配線パターン１６の寸法（幅）と略同じ形態を示した。これに限らず、ホール１２の寸法より配線パターン１６の寸法（幅）が大きい構成を採用しても上記同様の効果が得られる。
【００２４】
以上説明したように本発明によれば、ホールに埋め込まれる第１配線部材は、絶縁層上に延在している。より好ましくは、ホール上部の第１配線部材は、リセスができないよう絶縁層上に所定厚さ保持されている。これにより、複数設けられたホール内の第１配線部材による埋め込み状態について、ホールパターンの疎密に関係なくリセス発生の懸念が解消される。第２配線部材は実質的な配線パターンを構成するが、第２配線部材下には第１配線部材が上記配線パターンと自己整合的なパターンで存在する形態となる。この結果、コンタクトホールやビアホールのホール接続部に関し、パターンの疎密にかかわらず、抵抗の上昇を抑制し、抵抗ばらつきのないより安定した構成を有する半導体装置及びその製造方法を提供することができる。
【００２５】
なお、本発明は、上述した実施形態及び方法に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々の変更、応用を実施することが可能である。
【図面の簡単な説明】
【００２６】
【図１】第１実施形態に係る半導体装置の要部を示す第１断面図。
【図２】第１実施形態に係る半導体装置の要部を示す第２断面図。
【図３】第２実施形態に係る半導体装置の製造方法を工程順に示す第１断面図。
【図４】図３に続く第２断面図。
【図５】図４に続く第３断面図。
【図６】図５に続く第４断面図。
【符号の説明】
【００２７】
１０…接続領域、１１…絶縁層、１２…ホール、１３，１４…配線部材、１３１，１４１…バリア膜、１３２…埋め込み金属、１４２…主配線部材、１４３…保護用金属膜（キャップ膜）、１５…マスクパターン、１６…配線パターン。
【図１】
2006332405.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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