(57)【要約】      （修正有）【課題】ゲート抵抗およびゲート間の干渉を減らすことが可能なタングステンゲート電極を有する半導体素子の製造方法を提供する。【解決手段】半導体基板上にゲート酸化膜１１とポリシリコン膜１２，１４と窒化膜を形成し、これらをパターニングしてポリゲートを形成する。前記ポリゲートの側面にスペーサ１８を形成する。全表面上に犠牲窒化膜１９を形成し、全面に層間絶縁膜２０を形成する。前記窒化膜が露出するように、前記層間絶縁膜２０と前記ポリゲート上に形成された犠牲窒化膜１９を平坦除去する。前記窒化膜を除去すると同時に、前記犠牲窒化膜１９の上部を除去する。前記窒化膜の除去により露出した側面に絶縁膜スペーサ２２を形成し、前記犠牲窒化膜が除去された部分２１に絶縁膜を充填する。前記窒化膜が除去された部分にタングステンゲート２３を形成する。【選択図】図３
2006332584.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にゲート酸化膜とポリシリコン膜と窒化膜を形成し、これらをパターニングしてポリゲートを形成する工程と、
（ｂ）前記ポリゲートの側面にスペーサを形成する工程と、
（ｃ）前記全表面上に犠牲窒化膜を形成し、全面に層間絶縁膜を形成する工程と、
（ｄ）前記窒化膜が露出するように、前記層間絶縁膜と前記ポリゲート上に形成された犠牲窒化膜を平坦除去する工程と、
（ｅ）前記窒化膜を除去すると同時に、前記犠牲窒化膜の上部を除去する工程と、
（ｆ）前記窒化膜の除去により露出した側面に絶縁膜スペーサを形成し、前記犠牲酸化膜が除去された部分に絶縁膜を充填する工程と、
（ｇ）前記窒化膜が除去された部分にタングステンゲートを形成する工程とを含むことを特徴とするタングステンゲート電極を有する半導体素子の製造方法。
【請求項２】
前記ポリゲートを形成する工程は、
前記窒化膜上にハードマスクを形成する工程と、
前記ハードマスクをパターニングする工程と、
前記パターニングされたハードマスクをマスクとして前記窒化膜と前記ポリシリコン膜と前記ゲート酸化膜をエッチングする工程と、
前記ハードマスク膜を除去する工程とからなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記ハードマスク膜は、アルファカーボン膜であることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記ハードマスク膜を５００〜２０００Åの厚さに形成することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項５】
前記ハードマスク膜を酸素プラズマを用いて除去することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項６】
前記窒化膜を５００〜２０００Åの厚さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記（ｄ）工程は、
前記犠牲窒化膜が露出するように化学的機械的研磨工程で前記層間絶縁膜を平坦除去する工程と、
前記ポリゲート上に形成された犠牲窒化膜が完全に除去されるように更なる化学的機械的研磨工程を行う工程とからなることを特徴とする請求項１に記載のタングステンゲート電極を有する半導体素子の製造方法。
【請求項８】
前記更なる化学的機械的研磨工程の際に前記犠牲窒化膜の下部の前記窒化膜を２００〜５００Åまで除去することを特徴とする請求項７に記載のタングステンゲート電極を有する半導体素子の製造方法。
【請求項９】
前記（ｅ）工程でリン酸溶液を用いて前記窒化膜および前記犠牲窒化膜を除去することを特徴とする請求項１に記載のタングステンゲート電極を有する半導体素子の製造方法。
【請求項１０】
前記（ｆ）工程は、
全面に絶縁膜を蒸着し、前記犠牲酸化膜が除去された部分を前記絶縁膜を充填する工程と、
前記絶縁膜をエッチバックし、前記窒化膜の除去により露出した側面に絶縁膜スペーサを形成する工程と、
からなることを特徴とする請求項１に記載のタングステンゲート電極を有する半導体素子の製造方法。
【請求項１１】
前記絶縁膜を５０〜３００Åの厚さに形成することを特徴とする請求項１０に記載のタングステンゲート電極を有する半導体素子の製造方法。
【請求項１２】
前記絶縁膜を窒化膜または酸化膜を用いて形成することを特徴とする請求項１０に記載のタングステンゲート電極を有する半導体素子の製造方法。
【請求項１３】
前記（ｆ）工程の後、（ｇ）工程を行う前に、コンタクト領域の層間絶縁膜と犠牲酸化膜を除去してコンタクトホールを形成する工程をさらに含み、前記（ｇ）工程で前記タングステンゲート形成の際に前記コンタクトホール内にタングステンを埋め立ててコンタクトを形成することを特徴とする請求項１に記載のタングステンゲート電極を有する半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、タングステンゲート電極を有する半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体メモリ素子の一つであるフラッシュメモリ素子は、電源が遮断された状態でもメモリセルに保存された情報が消滅されない特性を持つ。したがって、コンピュータに使用されるメモリカードなどに広く用いられている。
【０００３】
フラッシュメモリ素子の単位セルとして、フローティングゲート用導電膜とコントロールゲート用導電膜が順次積層された構造を持つメモリセルが公知されている。前記フローティングゲート用導電膜とコントロールゲート用導電膜としてポリシリコンが広く用いられており、特にコントロールゲート用導電膜としてポリシリコン膜とタングステンシリサイド（ＷＳｉＸ）の二重構造が主に用いられている。
【０００４】
ところが、フラッシュメモリ素子の集積度が増加するにつれてポリシリコン膜／タングステンシリサイド膜の構造では抵抗の確保が難しく、抵抗確保のために厚さを増加させる場合、イントラキャパシタンスが増加してゲート間の干渉が大きくなるという問題がある。
【０００５】
そこで、前記タングステンシリサイド膜（ＷＳｉＸ）の代わりにバリア膜としてのタングステンナイトライド（ＷＮ）膜とタングステン（Ｗ）膜を積層した後、ＲＩＥ方式で前記タングステン膜と前記タングステンナイトライド膜と下部層をエッチングしてゲートを形成する方法が導入された。
【０００６】
このようにＲＩＥ法でゲートを形成する場合、ゲート形成完了の後、ゲート側壁にスペーサ形成の際にタングステンが酸化することによりスペーサの蒸着に難しさがあり、熱的マージンの不足によりゲートの信頼性が劣化するという問題が発生する。
【０００７】
このため、ＲＩＥ法に代えるダマシン(damascene：ダマスコ織風の波紋)方法が提案された。
【０００８】
ダマシン方法は、半導体基板上にトンネル酸化膜とフローティングゲート用ポリシリコン膜と層間誘電膜を形成し、フォトエッチング工程によって層間誘電膜とフローティングゲート用ポリシリコン膜とトンネル酸化膜をパターニングした後、全面を覆う層間絶縁膜を形成し、前記層間絶縁膜に前記層間誘電膜を露出させるトレンチを形成した後、前記トレンチ内にコントロールゲート用ポリシリコン膜とバリア膜とタングステン膜を蒸着し、前記層間絶縁膜が露出するように全面をＣＭＰ（化学機械的研磨）してゲートを形成する方法である。
【０００９】
ところが、前記トレンチエッチングの際にミスアラインが発生する場合、フローティングゲートとコントロールゲート間のカップリング比が減少するので、素子のスピードが低下し、素子動作に必要な電圧が高くなるという問題点がある。
【００１０】
また、メモリ素子の高集積化やゲート幅の減少に伴って前記トレンチの幅も減少するが、狭いトレンチ内にコントロールゲート用ポリシリコン膜とバリア膜を形成した後、タングステン膜を蒸着しなければならないので、タングステン膜のギャップフィル特性に非常に劣るという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、ゲート抵抗およびゲート間の干渉を減らすことが可能なタングステンゲート電極を有する半導体素子の製造方法を提供することにある。
【００１２】
また、本発明の他の目的は、フローティングゲートとコントロールゲート間のカップリング比を向上させて素子の動作速度を高め且つ素子動作に必要な電圧を低めることにある。
【００１３】
また、本発明の別の目的は、タングステンの高温露出を防止してタングステン酸化による素子信頼性の劣化を防止することにある。
【００１４】
また、本発明の別の目的は、タングステン膜のギャップフィル特性を向上させることにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明は、（ａ）半導体基板上にゲート酸化膜とポリシリコン膜と窒化膜を形成し、これらをパターニングしてポリゲートを形成する工程と、（ｂ）前記ポリゲートの側面にスペーサを形成する工程と、（ｃ）前記全表面上に犠牲窒化膜を形成し、全面に層間絶縁膜を形成する工程と、（ｄ）前記窒化膜が露出するように、前記層間絶縁膜と前記ポリゲート上に形成された犠牲窒化膜を平坦除去する工程と、（ｅ）前記窒化膜を除去すると同時に、前記犠牲窒化膜の上部を除去する工程と、（ｆ）前記窒化膜の除去により露出した側面に絶縁膜スペーサを形成し、前記犠牲酸化膜が除去された部分に絶縁膜を充填する工程と、（ｇ）前記窒化膜が除去された部分にタングステンゲートを形成する工程とを含む、タングステンゲート電極を有する半導体素子の製造方法を提供する。
【００１６】
好ましくは、前記ポリゲートを形成する工程は、前記窒化膜上にハードマスクを形成する工程と、前記ハードマスクをパターニングする工程と、前記パターニングされたハードマスクをマスクとして前記窒化膜とポリシリコン膜とゲート酸化膜をエッチングする工程と、前記ハードマスク膜を除去する工程とからなることを特徴とする。
【００１７】
好ましくは、前記ハードマスク膜は、アルファカーボン膜であることを特徴とする。
【００１８】
好ましくは、前記ハードマスク膜を５００〜２０００Åの厚さに形成することを特徴とする。
【００１９】
好ましくは、前記ハードマスク膜を酸素プラズマを用いて除去することを特徴とする。
【００２０】
好ましくは、前記窒化膜を５００〜２０００Åの厚さに形成することを特徴とする。
【００２１】
好ましくは、前記（ｄ）工程は、前記犠牲窒化膜が露出するように化学的機械的研磨工程で前記層間絶縁膜を平坦除去する工程と、前記ポリゲート上に形成された犠牲窒化膜が完全に除去されるように更なる化学的機械的研磨工程を行う工程とからなることを特徴とする。
【００２２】
好ましくは、前記更なる化学的機械的研磨（ＣＭＰ）工程の際に前記犠牲窒化膜の下部の前記窒化膜を２００〜５００Åまで除去することを特徴とする。
【００２３】
好ましくは、前記（ｅ）工程でリン酸溶液を用いて前記窒化膜および前記犠牲窒化膜を除去することを特徴とする。
【００２４】
好ましくは、前記（ｆ）工程は、全面に絶縁膜を蒸着し、前記犠牲酸化膜が除去された部分を前記絶縁膜で充填する工程と、前記絶縁膜をエッチバックし、前記窒化膜の除去により露出した側面に絶縁膜スペーサを形成する工程とからなることを特徴とする。
【００２５】
好ましくは、前記絶縁膜を５０〜３００Åの厚さに形成することを特徴とする。
【００２６】
好ましくは、前記絶縁膜を窒化膜または酸化膜を用いて形成することを特徴とする。
【００２７】
好ましくは、前記（ｆ）工程の後、（ｇ）工程を行う前に、コンタクト領域の層間絶縁膜と犠牲酸化膜を除去してコンタクトホールを形成する工程をさらに含み、前記（ｇ）工程で前記タングステンゲート形成の際に前記コンタクトホール内にタングステンを埋め立ててコンタクトを形成することを特徴とする。
【発明の効果】
【００２８】
本発明は、次の効果がある。
【００２９】
１）アルファカーボン膜をハードマスクとして用いて窒化膜を均一な厚さに維持させることができるので、窒化膜が除去される部分に形成されるタングステンゲートの厚さ均一度を向上させることができる。
【００３０】
２）タングステンゲートを均一な厚さに形成することができるので、ゲート抵抗の均一度を向上させることができる。
【００３１】
３）フローティングゲートとコントロールゲート間のオーバーラップ面積を増加させることができるので、カップリング比を向上させることができる。したがって、素子のスピードを向上させることができる。
【００３２】
４）タングステンゲートを形成する前に、スペーサを形成してタングステンゲートの高温露出を防ぐことができるので、タングステン酸化による素子信頼性の劣化を防止することができる。
【００３３】
５）既存のタングステンシリサイドに比べて低い抵抗を有するタングステンを使用するので、ゲート抵抗を減らすことができる。
【００３４】
６）ゲート抵抗を低めるためにゲートの高さを高めなくてもよいので、ゲート間の干渉を減らすことができる。
【００３５】
７）タングステンゲートとソースコンタクトを同時に形成することができるので、工程のステップ数を減少させることができる。
【００３６】
８）タングステン膜のＣＭＰの際にゲートパターン間の間隔が広いコンタクト領域にソースコンタクトが位置し、基板全体的にタングステン膜が均一な分布をなす。したがって、タングステン膜のＣＭＰ工程の際にグローバル平坦化を実現することができる。
【発明を実施するための最良の形態】
【００３７】
以下、添付図面を参照して本発明の好適な実施形態を詳細に説明する。ところが、これらの実施形態は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施形態は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。なお、本発明の範囲は、特許請求の範囲によって理解されるべきである。
【００３８】
図１〜図３は、本発明の第１の実施形態に係る半導体素子の製造工程断面図である。
【００３９】
本実施形態に係る半導体素子のためには、まず、図１（ａ）に示すように、半導体基板１０上にトンネル酸化膜１１、フローティングゲート用第１ポリシリコン膜１２、層間誘電膜１３、コントロールゲート用第２ポリシリコン膜１４および窒化膜１５を順次形成し、前記窒化膜１５上にハードマスク膜１６を形成する。
【００４０】
前記窒化膜１５は５００〜２０００Åの厚さに形成し、前記ハードマスク膜１６は厚さ５００〜２０００Åのアルファカーボン膜で形成することが好ましい。
【００４１】
アルファカーボン膜からなるハードマスク膜１６は、前記トンネル酸化膜１１、第１ポリシリコン膜１２、層間誘電膜１３、第２ポリシリコン膜１４および窒化膜１５に対して４〜１０程度のエッチング選択比を持つ物質であって、以後のゲートエッチング工程の際に前記窒化膜１５の厚さを均一に維持させる役割をする。
【００４２】
次に、前記ハードマスク膜１６上にフォトレジストＰＲを塗布し、露光および現像工程で前記フォトレジストＰＲをパターニングする。
【００４３】
その後、図１（ｂ）に示すように、前記パターニングされたフォトレジストＰＲをエッチングマスクとするエッチング工程で前記ハードマスク膜１６をパターニングした後、前記フォトレジストＰＲを除去する。
【００４４】
その後、図１（ｃ）に示すように、前記パターニングされたハードマスク膜１６をマスクとして前記窒化膜１５、第２ポリシリコン膜１４、層間誘電膜１３、第１ポリシリコン膜１２およびトンネル酸化膜１１をエッチングしてポリゲート１７を形成する。前記ハードマスク膜１６は、下部の被エッチング層に対して４〜１０程度のエッチング選択比を持つので、前記ポリゲートエッチング工程の際にエッチングマージンを十分確保することができる。
【００４５】
前記ポリゲートエッチング工程の際に前記ハードマスク膜１６も共にエッチングされ、一部はエッチングされないで窒化膜１５上に残留する。
【００４６】
次に、酸素プラズマ(O２ plasma)を用いて残留ハードマスク膜１６を除去する。
【００４７】
その次、全面にソースおよびドレイン不純物イオンを注入して前記ポリゲート１７の両側の半導体基板１０内にソースおよびドレイン接合（図示せず）を形成する。
【００４８】
その後、図２（ａ）に示すように、全面に酸化膜１８を蒸着した後、エッチバックしてコンタクト形成領域のポリゲート１７の側面にスペーサ１８ａを形成する。
【００４９】
前記エッチバック工程の際に、ポリゲート１７間の間隔が狭い部分では酸化膜１８がエッチングされないでそのまま残る反面、ゲート１７間の間隔が広いコンタクト領域では酸化膜１８のエッチングが行われてスペーサ１８ａが形成される。
【００５０】
次いで、半導体基板１０の全表面上に犠牲窒化膜１９を蒸着した後、図２（ｂ）に示すように、全面にＨＤＰ(High Density Plasma)酸化膜を蒸着して層間絶縁膜２０を形成する。
【００５１】
その後、図２（ｃ）に示すように、ＬＳＳ(Low Selective Slurry)およびＨＳＳ(High Selective Slurry)を用いて、前記犠牲窒化膜１９が露出するように前記層間絶縁膜２０をＣＭＰし、引き続き前記ポリゲート１７上に形成された犠牲窒化膜１９が除去できるようにオーバー(over)ＣＭＰを行う。
【００５２】
前記オーバーＣＭＰの際、ポリゲート１７上の犠牲窒化膜１９が完全に除去できるように、犠牲窒化膜１９の下部の窒化膜１５を２００〜５００Åまで除去する。
【００５３】
次に、図３（ａ）に示すように、リン酸（Ｈ３ＰＯ４）溶液にディップアウト(dip out)して前記窒化膜１５を除去することにより、前記酸化膜１８の上部側面を露出させる。この際、犠牲窒化膜１９の上部も一定の厚さだけ除去されて溝２１が形成される。
【００５４】
その後、図３（ｂ）に示すように、全面に５０〜３００Åの厚さに窒化膜または酸化膜を蒸着して絶縁膜を形成し、前記絶縁膜をブラケットエッチして、前記露出した酸化膜１８の側面に絶縁膜側壁２２を形成し、絶縁膜で前記溝２１を充填する。
【００５５】
次いで、図３（ｃ）に示すように、全面にバリア膜とタングステン膜を順次蒸着し、前記酸化膜１８および層間絶縁膜が露出するように全面をＣＭＰしてタングステンゲート２３を形成する。
【００５６】
前記タングステン膜の蒸着の際にＣＶＤ(Chemical Vapor Deposition)、ＰＮＬ(Pulsed Nucleation Layer)およびＡＬＤ(AtomicLayer Deposition)法のいずれか一つを使用し、前記バリア膜としてはＷＮ膜、Ｔｉ／ＴｉＮ膜、Ｔａ／ＴａＮ膜のいずれか一つを使用することがよい。
【００５７】
これにより、第２ポリシリコン膜１４とタングステンゲート２３からなるコントロールゲートが完成される。
【００５８】
その後、図面には示していないが、全面に上部層間絶縁膜を形成し、フォトエッチング工程によって前記コンタクト領域の半導体基板１０が露出するように前記上部層間絶縁膜と前記層間絶縁膜２０と前記犠牲窒化膜１９を選択的に除去してコンタクトホールを形成し、前記コンタクトホール内に導電膜を埋め立ててソースコンタクトを形成する。
【００５９】
以上、本発明の第１の実施形態に係る半導体素子の製造を完了する。
【００６０】
図４〜図７は本発明の第２の実施形態に係る半導体素子の製造工程断面図である。
【００６１】
前記第１の実施形態との差異点は、第１の実施形態においてはタングステンゲートを形成した後ソースコンタクトを形成する反面、この第２の実施形態ではタングステンゲートとソースコンタクトを同時に形成することにある。
【００６２】
絶縁膜側壁２２を形成するまでの工程（図４〜図６参照）は、前記第１の実施形態の図１〜図３に示した工程と同様なので、別途の説明は省略する。
【００６３】
図４〜図６に示す工程を完了後、図７（ａ）に示すように、フォトエッチング工程によってコンタクト領域の層間絶縁膜２０と犠牲窒化膜１９を選択的にエッチングしてソースコンタクトホール２４を形成する。
【００６４】
その後、図７（ｂ）に示すように、全面にバリア膜とタングステン膜を蒸着し、前記酸化膜１８および層間絶縁膜２０が露出するように全面をＣＭＰして前記第２ポリシリコン膜１４上にタングステンゲート２３を形成し、前記ソースコンタクトホール２４内にソースコンタクト２５を形成する。
【００６５】
前記タングステン膜の蒸着の際にＣＶＤ、ＰＮＬおよびＡＬＤ法のいずれか一つを使用し、前記バリア膜としてはＷＮ膜、Ｔｉ／ＴｉＮ膜およびＴａ／ＴａＮ膜のいずれか一つを使用することがよい。
【００６６】
その後、後続工程を進むために、上部層間絶縁膜２６を形成する。以上、本発明の第２の実施形態に係る半導体素子の製造を完了する。
【００６７】
このように、第２の実施形態では、第１の実施形態とは異なり、タングステンゲートとソースコンタクトを同時に形成することができるので、工程のステップ数を減らすことができるという効果がある。
【００６８】
また、タングステン膜のＣＭＰの際にゲートパターン間の間隔が広いコンタクト領域にソースコンタクトが位置し、基板全体的にタングステン膜が均一な分布をなす。したがって、タングステン膜のＣＭＰ工程の際にグローバル平坦化を実現することができる。
【００６９】
以上の実施例ではフラッシュメモリ素子の製造方法についてのみ言及したが、本発明は、フラッシュメモリ素子の製造に限定されるのではなく、タングステンゲートを有する全ての半導体素子の製造に適用可能であることを明かしておく。
【図面の簡単な説明】
【００７０】
【図１】同図（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体素子の製造工程断面図である。
【図２】同図（ａ）〜（ｃ）は図１に続く同第１の実施形態に係る半導体素子の製造工程断面図である。
【図３】同図（ａ）〜（ｃ）は図２に続く同第１の実施形態に係る半導体素子の製造工程断面図である。
【図４】同図（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体素子の製造工程断面図である。
【図５】同図（ａ）〜（ｃ）は図４に続く同第２の実施形態に係る半導体素子の製造工程断面図である。
【図６】同図（ａ），（ｃ）は図５に続く同第２の実施形態に係る半導体素子の製造工程断面図である。
【図７】同図（ａ），（ｃ）は図６に続く同第２の実施形態に係る半導体素子の製造工程断面図である。
【符号の説明】
【００７１】
１７    ポリゲート
１９    犠牲窒化膜
２２    絶縁膜側壁
２３    タングステンゲート
２５    ソースコンタクト
【図１】
2006332584.tif 000003
【図２】
2006332584.tif 000004
【図３】
2006332584.tif 000005
【図４】
2006332584.tif 000006
【図５】
2006332584.tif 000007
【図６】
2006332584.tif 000008
【図７】
2006332584.tif 000009