(57)【要約】【課題】亀裂の無い厚いＰＳＧ膜を単層で形成し、低コストで高信頼性の半導体装置およびその製造方法を提供する。【解決手段】４５０ｎｍ以上の段差Ｔ１のある酸化膜５の下地を、リン濃度が２ｍｏｌｗｔ％〜５ｍｏｌｗｔ％で膜厚Ｔ１が１．３μｍ以上の単層のＰＳＧ膜７で被覆する。リン濃度を２ｍｏｌｗｔ％〜５ｍｏｌｗｔ％とすることで、下地の段差Ｔ１が４５０ｎｍ以上あり、単層のＰＳＧ膜の厚さＷ１が１．３μｍ以上あった場合でも、高温熱処理によるＰＳＧ膜の収縮時に亀裂が発生するのを防止できる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
半導体基板の表面層に形成された高濃度領域と、下地としての絶縁膜を介して前記高濃度領域を選択的に被覆する層間絶縁膜として単層のＰＳＧ膜とを有する半導体装置において、
前記下地の絶縁膜の厚さが４５０ｎｍ以上あり、前記ＰＳＧ膜の膜厚が１．３μｍ以上あり、該ＰＳＧ膜のリン濃度が２ｍｏｌｗｔ％〜５ｍｏｌｗｔ％であることを特徴とする半導体装置。
【請求項２】
前記高濃度領域が、複数のガードリングであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の表面層に形成された高濃度領域と、下地としての絶縁膜を介して前記高濃度領域を選択的に被覆する層間絶縁膜として単層のＰＳＧ膜と、前記高濃度領域と接続する金属膜とを有する半導体装置の製造方法において、
前記ＰＳＧ膜をリン濃度が２ｍｏｌｗｔ％〜５ｍｏｌｗｔ％であり、常温ＣＶＤ法で堆積させ、高温の熱処理でリフローさせて形成することを特徴とする半導体装置の製造方法。
【請求項４】
前記ＰＳＧ膜に前記高濃度領域と前記金属膜とを接続するコンタクトホールをウェットエッチングで形成することを特徴とする請求項３に記載の半導体装置の製造方法。                                                                            
【請求項５】
前記高温の熱処理温度が９５０℃〜１０５０℃であることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＰＳＧ（リンドープトシリケートガラス）膜を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ダイオード、ＩＧＢＴ（絶縁ゲート型バイパーラトランジスタ）およびＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）などの半導体装置の最終保護膜（パッシベーション膜）、配線の下地層、層間絶縁膜として、ＰＳＧ膜が多用されている。このＰＳＧ膜は、ＳｉＯ2 中にリンがドーピングされたＳｉＯ2 ＋Ｐ2 Ｏ5 を成分とする。
このＰＳＧ膜は、常圧ＣＶＤ装置の反応室内でウェハを走行させつつ加熱し、ウェハの走行方向に沿って配置された複数のインジェクタから単一成分比の反応ガス（ＳｉＨ4 ＋ＰＨ3 ＋Ｏ2 ）をウェハの表面に吹き付け、ＰＳＧ成分を堆積させることによって形成されている。
図３は、薄いＰＳＧ膜を有するダイオードの構成図であり、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。同図（ａ）はｎ半導体基板１の第１主面の平面図である。
【０００３】
ｎ半導体基板１の第１主面の表面層にｐアノード領域２と、このｐアノード領域２を取り囲むようにｎ半導体基板１の外周部に耐圧構造２２であるｐガードリング３を複数本（ここでは、例えば、３本）形成する。ｐアノード領域２とｐガードリング３の間、ｐガードリング３同士の間およびｐガードリング３から半導体基板の外周端２３の間のｎ半導体基板１上に酸化膜５ａを形成する。ｐアノード領域２とｐガードリング３の間の酸化膜５ａ上にポリシリコン膜６を形成する。表面に層間絶縁膜としてのＰＳＧ膜７ａを被覆し、ｐアノード領域２、ｐガードリング３上のＰＳＧ膜７ａにコンタクトホールを形成し、その上にアノード電極８と金属膜９を形成する。ｐアノード領域２の周辺部からｎ半導体基板の外周端２３までの表面に表面保護膜であるＳｉＮ膜１０を形成する。
一方、ｎ半導体基板の第２主面の表面層にｎカソード領域４を形成し、その上にカソード電極１１を形成する。
【０００４】
前記の下地の酸化膜５ａの厚さＴ２は４５０ｎｍ以上であり、そのため、ｎ半導体基板１の表面と下地の酸化膜５ａとの段差Ｔ２は４５０ｎｍ以上である。また、ＰＳＧ膜７ａの厚みＷ２は数１００ｎｍである。また、ＰＳＧ膜７ａのリン濃度は１ｍｏｌｗｔ％〜２ｍｏｌｗｔ％である。尚、ｍｏｌｗｔ％はモル重量％である。
リン（Ｐ）の場合のｍｏｌｗｔ％を重量％に換算する換算式はつぎの通りである。
【０００５】
［数１］
リンの重量％＝〔（２×３１）×（１００×リンのｍｏｌｗｔ％）／６０〕／〔（（  １４２−６０）／６０）×リンのｍｏｌｗｔ％＋１００〕
図４は、ＰＳＧ膜の成膜工程を示す図であり、同図（ａ）から同図（ｆ）は工程順に示す要部工程断面図である。この断面図は図３のＢ部の断面図であり、ｎ半導体基板１の表面から上の部分について示した。
図示しないｎ半導体基板の第１主面の表面に下地の酸化膜５ａを形成し、図示しないｐガードリング上の酸化膜５ａにコンタクトホールを形成し、表面にリン濃度が１ｍｏｌｗｔ％〜２ｍｏｌｗｔ％のＰＳＧ膜７ａを常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で１μｍ程度の厚さで堆積させる（同図（ａ））。
【０００６】
つぎに、９５０℃〜１０５０℃の高温熱処理を行い、ＰＳＧ膜７ａをリフローする（同図（ｂ））。
つぎに、リフローされたＰＳＧ膜７ａ上にレジスト１２を被覆し、このレジスト１２に開口部を形成する（同図（ｃ））。
つぎに、レジスト１２をマスクとして、ＰＳＧ膜７ａをエッチング液（ＨＦ＋ＮＨ4 ＯＨ＋Ｈ2 Ｏの水溶液）でウェットエッチングしてＰＳＧ膜７ａにコンタクトホールを形成する（同図（ｄ））。
つぎに、レジスト１２を剥離する（同図（ｅ））。
つぎに、アノード電極（図示せず）と金属膜９を形成する（同図（ｆ））。
前記のウェットエッチングは、バッチ式といって５０枚程度の一度にウェハをエッチング液に浸漬し、エッチングするため、枚葉式の場合の一度に数枚ずつエッチングする場合に比べて、製造コストが大幅に縮小できる。
【０００７】
前記の方法の他に、厚いＰＳＧ膜を形成する場合に、成膜・熱処理を繰り返して多層のＰＳＧ膜で厚膜化する方法がある。
図５は、多層のＰＳＧ膜を形成する工程例を示し、同図（ａ）から同図（ｈ）は工程順に示した要部工程断面図である。
ｎ半導体基板の第１主面の表面に下地の酸化膜５ａを形成し、図示しないｐガードリング上の酸化膜５ａにコンタクトホールを形成し、表面にリン濃度が１ｍｏｌｗｔ％〜２ｍｏｌｗｔ％の第１ＰＳＧ膜７ｃを常圧ＣＶＤ法で１μｍ程度の厚さで堆積させる（同図（ａ））。
つぎに、９５０℃〜１０５０℃の高温熱処理を行い、第１ＰＳＧ膜７ｃをリフローする（同図（ｂ））。
【０００８】
つぎに、リフローされた第１ＰＳＧ膜７ｃ上にリン濃度が１ｍｏｌｗｔ％〜２ｍｏｌｗｔ％の第２ＰＳＧ膜７ｄを常圧ＣＶＤ法で１μｍ程度の厚さで堆積させる（同図（ｃ））。
つぎに、９５０℃〜１０５０℃の高温熱処理を再度行う。この熱処理で第１、第２ＰＳＧ膜７ｃ、７ｄは一体化しＰＳＧ膜７ｅとなる（同図（ｄ））。
つぎに、ＰＳＧ膜７ｅ上にレジスト１２を被覆し、レジストに開口部を形成する（同図（ｅ））。
つぎに、レジスト１２をマスクとして、ＰＳＧ膜７ｅをエッチング液（ＨＦ＋ＮＨ4 ＯＨ＋Ｈ2 Ｏの水溶液）でウェットエッチングしてＰＳＧ膜７ｅにコンタクトホールを形成する（同図（ｆ））。
【０００９】
つぎに、レジスト７ｅを剥離する（同図（ｇ））。
つぎに、図示しないアノード電極と金属膜９を形成する（同図（ｈ））。
前記の他に多層のＰＳＧ膜で、それぞれのＰＳＧ膜のリン濃度を変えて形成する方法が開示されている。例えば、特許文献１においては、ＰＳＧ膜を３層で形成し、上層から下層に向かってリン濃度を高くして、エッチング速度を下層に向かって速くすることでウェットエッチングの際のアンダーカットを抑制し、且つ、吸湿性の小さなＰＳＧ膜を提供できることが示されている。また、特許文献２においては、第１ＰＳＧ膜上に第１ＮＳＧ（ノンシリケートガラス）膜を形成し、第１ＮＳＧ膜上に第２ＮＳＧ膜を形成し、第２ＮＳＧ膜上に第２ＰＳＧ膜を形成した多層膜とすることで、良好なクラック耐性と半導体特性とを両立させることが示されている。また、特許文献３においては、高リン濃度のＰＳＧ膜の上に低リン濃度のＰＳＧ膜を積層することで、素子表面の平坦化とともに耐湿性の向上が図れることが示されている。
【特許文献１】特開平７−３３５６４０号公報  図１
【特許文献２】特開２００４−１７９３１１号公報  図１
【特許文献３】特開昭５８−１３７２３３号公報  図２
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図４の方法において、ＰＳＧ膜７ａの厚みＷ２は数１００ｎｍ〜１μｍ程度の範囲で選択される。このような薄いＰＳＧ膜７ａでは、ＰＳＧ膜７ａの成膜工程での高温の熱処理（９５０℃〜１０５０℃）による膜の冷却過程での膜の急激な収縮によっても、ＰＳＧ膜７ａに亀裂が入ることはない。
素子耐圧が１２００Ｖ程度以上となると、ＰＳＧ膜の膜厚を１．３μｍ以上とする必要がある。しかし、ＰＳＧ膜の膜厚が１．３μｍ以上になると、酸化膜などの下地の段差が４５０ｎｍ程度あると、ＰＳＧ膜の成膜工程での高温の熱処理（９５０℃〜１０５０℃）による膜の冷却過程での膜の急激な収縮によって、ＰＳＧ膜に亀裂が発生する。
図６は、単層の厚いＰＳＧ膜の形成方法を示す図であり、同図（ａ）から同図（ｆ）は、工程順に示した要部工程断面図である。この製造工程は図４に相当する工程である。
【００１１】
図示しないｎ半導体基板の第１主面の表面に下地の酸化膜５ｂを形成し、図示しないｐガードリング上の酸化膜５ｂにコンタクトホールを形成し、表面にリン濃度が１ｍｏｌｗｔ％〜２ｍｏｌｗｔ％の単層のＰＳＧ膜７ｆを常圧ＣＶＤで１．３μｍ程度以上の厚さで堆積させる（同図（ａ））。
つぎに、９５０℃〜１０５０℃の高温熱処理を行い、厚いＰＳＧ膜７ｆをリフローする（同図（ｂ））。
つぎに、リフローされたＰＳＧ膜７ｆ上にレジスト１２を被覆し、このレジスト１２に開口部を形成する（同図（ｃ））。
つぎに、レジスト１２をマスクとして、ＰＳＧ膜７ｆをエッチング液（ＨＦ＋ＮＨ4 ＯＨ＋Ｈ2 Ｏの水溶液）でウェットエッチングしてＰＳＧ膜７ｆにコンタクトホールを形成する（同図（ｄ））。
【００１２】
つぎに、レジスト１２を剥離する（同図（ｅ））。
つぎに、図示しないアノード電極と金属膜９を形成する（同図（ｆ））。
単層のＰＳＧ膜７ｆの膜厚が１．３μｍ以上になると、酸化膜などの下地の段差が４５０ｎｍ程度あると、ＰＳＧ膜７ｆの成膜工程での高温の熱処理（９５０℃〜１０５０℃）による膜の冷却過程での膜の急激な収縮によって、図６（ｂ）に示すようにＰＳＧ膜７ｆに亀裂１４が発生する。
このＰＳＧ膜に亀裂１４が生じると、図６（ｃ）に示すように、レジスト１２が亀裂１４の奥まで充填されず空洞１５が発生する。そうすると、図６（ｄ）に示すように、空洞１５の箇所のＰＳＧ膜７ｆの側面１６がエッチングされ、図６（ｆ）に示すように、電極形成時にこの側面１６の箇所に空洞１７ができる。空洞１７ができると、ダイオードの動作時の温度変化で空洞１７内の空気が膨張・収縮を繰り返し、金属膜９やアノード電極８に亀裂が入り、その亀裂から湿気などが入り込み漏れ電流の増大などによるダイオードの信頼性の低下を招く。
【００１３】
また、図５の方法では、亀裂の発生は抑制されるが、ＰＳＧ膜を多層とするため、処理工程数が増加して製造コストが増大する。さらに、図７（ａ）に示すように、ウェットエッチングによる多層のＰＳＧ膜７ｅの側面の形状が、各層の膜質の僅かな違いによるエッチレートの違いから凹凸になり、設計通りのパターンが得られない。また、各層の界面がエッチングされて隙間１８が生じ、その箇所が電極形成時に空洞１９となる（図７（ｂ））。
また、図６（ｂ）の亀裂１４を抑制する方法として、下地を平坦化して厚膜化を図る方法はあるが、今回のように段差の有る下地の場合には適用できない。
さらに、ＰＳＧ膜の代わりにＢＰＳＧ（ボロンリンドープドシリケートガラス）膜を使用すると段差があっても１回で厚いＰＳＧ膜の成膜が出来るが、膜加工時のウェットエッチングに対するレジストの密着性が悪化するため、ウェットエッチングするとパターン寸法の精度が低下する。それを防止するためにドライエッチングすると枚葉式のため製造コストが増大する。
【００１４】
また、前記の特許文献１から特許文献３ではＰＳＧ膜は多層であり、単層で厚いＰＳＧ膜を形成した文献は開示されていない。
この発明の目的は、前記の課題を解決し、亀裂の無い単層の厚いＰＳＧ膜を有し、低コストで高信頼性の半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
前記の目的を達成するために、半導体基板の表面層に形成された高濃度領域と、下地としての絶縁膜を介して前記高濃度領域を選択的に被覆する層間絶縁膜として単層のＰＳＧ膜とを有する半導体装置において、前記下地の絶縁膜の段差が４５０ｎｍ以上あり、前記ＰＳＧ膜の膜厚が１．３μｍ以上あり、該ＰＳＧ膜のリン濃度を２ｍｏｌｗｔ％〜５ｍｏｌｗｔ％とする。
また、前記高濃度領域を複数のガードリングとする。
また、半導体基板の表面層に形成された高濃度領域と、下地としての絶縁膜を介して前記高濃度領域を選択的に被覆する層間絶縁膜として単層のＰＳＧ膜と、前記高濃度領域と接続する金属膜とを有する半導体装置の製造方法において、前記ＰＳＧ膜をリン濃度が２ｍｏｌｗｔ％〜５ｍｏｌｗｔ％であり、常温ＣＶＤ法で堆積し、高温の熱処理でリフローさせて形成する製造方法とする。
【００１６】
また、前記ＰＳＧ膜に前記高濃度領域と前記金属膜とを接続するコンタクトホールをウェットエッチングで形成する製造方法とする。
また、前記高温の熱処理温度が９５０℃〜１０５０℃である製造方法とする。
【発明の効果】
【００１７】
この発明によれば、４５０ｎｍ以上の段差のある酸化膜などの下地を、常圧ＣＶＤ法によりリン濃度が２ｍｏｌｗｔ％〜５ｍｏｌｗｔ％のＰＳＧ膜を単層で１．３μｍ以上の厚さで被覆した場合でも、高温熱処理時の膜収縮による亀裂の発生を抑制し、また、リン濃度を２〜５ｍｏｌｗｔ％のＰＳＧ膜とすることで、ウェットエッチング時のレジストとの密着性を確保し、エッチング寸法の精度向上とエッチング形状の再現性の向上を図ることができる。
この方法を用いることで、単層で厚いＰＳＧ膜に亀裂のない高信頼性で低コストの半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
実施の形態について、以下の実施例にて説明する。
【実施例１】
【００１９】
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。同図（ａ）はｎ半導体基板１の第１主面の平面図である。また、図３と同一部位には同一の符号を付した。
ｎ半導体基板１の第１主面の表面層にｐアノード領域２と、周辺部に耐圧構造である３本のｐガードリング３を形成する。ｐアノード領域２とｐガードリング３の間、ｐガードリング３同士の間およびｐガードリング３からｎ半導体基板１の外周端２３との間のｎ半導体基板１上に酸化膜５を形成する。ｐアノード領域２とｐガードリング３の間の酸化膜５上にポリシリコン膜６を形成する。表面に層間絶縁膜としての単層の厚いＰＳＧ膜７を被覆し、ｐアノード領域２、ｐガードリング３上のＰＳＧ膜７にコンタクトホールを形成し、その上にアノード電極８と金属膜９を形成する。ｐアノード領域２の周辺部からｎ半導体基板１の外周端２３までの金属膜９の表面に表面保護膜であるＳｉＮ膜１０（窒化膜）を形成する。
【００２０】
一方、ｎ半導体基板１の第２主面の表面層にｎカソード領域４を形成し、その上にカソード電極１１を形成する。
前記の下地の酸化膜５の厚さは４５０ｎｍ以上であり、そのため、段差Ｔ１は４５０ｎｍ以上である。また、ＰＳＧ膜７の厚みＷ１は１．３μｍ以上である。また、ＰＳＧ膜７のリン濃度は２ｍｏｌｗｔ％〜５ｍｏｌｗｔ％である。
リン濃度が２ｍｏｌｗｔ％未満では膜自体が硬く、高温処理を行っても膜が流動しない。一方、５ｍｏｌｗｔ％を超えるとＰＳＧ膜に含まれる水分が多くなり、レジストとの密着性が悪く、また膜の緻密性が失われ膜質が低下するため、金属膜の腐蝕の原因ともなる。従って、ＰＳＧ膜７の厚みＷ１が１．３μｍ以上と厚い場合には、ＰＳＧ膜７のリン濃度は２ｍｏｌｗｔ％〜５ｍｏｌｗｔ％がよく、さらに３ｍｏｌｗｔ％〜４ｍｏｌｗｔ％が好適である。
【００２１】
また、ＰＳＧ膜７の厚さＷ１の上限は３μｍ程度であり、それ以上は必要がなく、２μｍ以下が実用的に有用である。
また、ｐガードリング３上にＰＳＧ膜７が形成されるため、９５０℃〜１０５０℃の高温熱処理でＰＳＧ膜７中のリン原子がｐガードリング３に拡散しても、ｐガードリング３の濃度に対して拡散するリンの濃度は数百分の一程度であるため、電気的特性には何ら影響を及ぼさない。
図２は、図１の半導体装置の製造方法を示す図であり、同図（ａ）から同図（ｆ）は工程順に示す要部工程断面図である。この工程図はＰＳＧ膜の成膜工程を示す図４に相当する図であり、図１のＡ部の断面図である。尚、ｎ半導体基板１の表面より上の部分について示した。
【００２２】
図示しないｎ半導体基板の表面に下地の酸化膜５を４５０ｎｍ以上の厚さで形成し、図示しないｐガードリング上の酸化膜５にコンタクトホールを形成し、表面にリン濃度が２ｍｏｌｗｔ％〜５ｍｏｌｗｔ％の単層のＰＳＧ膜７を常圧ＣＶＤ法で１．３μｍ以上の厚さで堆積させる。酸化膜５の段差Ｔ１は４５０ｎｍ以上となる（同図（ａ））。
つぎに、９５０℃〜１０５０℃の高温熱処理を行い、ＰＳＧ膜７をリフローする（同図（ｂ））。
つぎに、リフローされた単層のＰＳＧ膜７上にレジスト１２を被覆し、このレジスト１２に開口部を形成する（同図（ｃ））。
つぎに、レジスト１２をマスクとして、ＰＳＧ膜７をエッチング液（ＨＦ＋ＮＨ4 ＯＨ＋Ｈ2 Ｏの水溶液）でウェットエッチングしてＰＳＧ膜７にコンタクトホールを形成する（同図（ｄ））。
【００２３】
つぎに、レジスト１２を剥離する（同図（ｅ））。
つぎに、図示しないアノード電極と同時に金属膜９を形成し、その後、図示しない表面保護膜であるＳｉＮ膜を形成する（同図（ｆ））。
前記したように、ウェットエッチングは、バッチ式といって５０枚程度のウェハをエッチング液に一度に浸漬し、エッチングするため、枚葉式の数枚ずつエッチングする場合に比べて、製造コストを大幅に縮小できる。
また、前記したように、４５０ｎｍ以上の下地の酸化膜５の段差部に単層のＰＳＧ膜７をリン濃度２ｍｏｌｗｔ％〜５ｍｏｌｗｔ％で１．３μｍ以上成膜する。成膜後、高温熱処理（９５０℃〜１０５０℃）を実施し、ＰＳＧ膜７のリン濃度の均一性を向上させ、リフローさせることにより段差の低減を図り、レジスト１２の段差部でのカバレージを良好にする。
【００２４】
また、この高温熱処理によりＰＳＧ膜７中の水分が抜け、レジスト１２との密着性が向上する。ＰＳＧ膜７のリン濃度を上げることにより、ウェットエッチング時のエッチングレートが上がり、ウェットエッチングの処理時間が短縮される。長時間のウェットエッチング時のレジストの密着性低下による形状異常が、この短時間処理により回避され、エッチング寸法の精度向上が図れる。前記の高温熱処理温度は８００℃〜１０５０℃がよい。８００℃未満ではＰＳＧ膜７に含む水分が十分抜けきらず、また十分なリフローが行われない。また１０５０℃を超えるとＰＳＧ膜７の融点に近ずくので良くない。そのため、この高温熱処理温度は８００℃〜１０５０℃の範囲がよいが、９５０℃〜１０５０℃の範囲がさらに好適である。
このように、４５０ｎｍ以上の段差のある酸化膜５などの下地を、常圧ＣＶＤ法によりリン濃度が２ｍｏｌｗｔ％〜５ｍｏｌｗｔ％の単層のＰＳＧ膜７を１．３μｍ以上の厚さＷ１で被覆した場合でも、高温熱処理時の膜収縮による亀裂の発生を抑制し、リン濃度を２ｍｏｌｗｔ％〜５ｍｏｌｗｔ％のＰＳＧ膜とすることで、ウェットエッチング時のレジストとの密着性を確保し、エッチング寸法の精度向上とエッチング形状の再現性の向上を図ることができる。さらに、ウェットエッチングを用いることで製造コストを圧縮することができる。
【図面の簡単な説明】
【００２５】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は要部断面図
【図２】図１の半導体装置の製造方法を示す図であり、（ａ）から（ｆ）は工程順に示す要部工程断面図
【図３】従来の薄いＰＳＧ膜を有するダイオードの構成図であり、（ａ）は要部平面図、（ｂ）は要部断面図
【図４】薄いＰＳＧ膜の成膜工程を示す図であり、（ａ）から（ｆ）は工程順に示す要部工程断面図
【図５】多層のＰＳＧ膜を形成する工程を示し、（ａ）から（ｈ）は工程順に示した要部工程断面図
【図６】従来の厚いＰＳＧ膜の形成方法を示す図であり、（ａ）から（ｆ）は、工程順に示した要部工程断面図
【図７】多層のＰＳＧ膜の形成したときの不都合点を説明する図
【符号の説明】
【００２６】
１    ｎ半導体基板
２    ｐアノード領域
３    ｐガードリング
４    ｎカソード領域
５、５ａ  酸化膜
６    ポリシリコン膜
７    ＰＳＧ膜
７ａ  ＰＳＧ膜（薄い）
７ｃ  第１ＰＳＧ膜
７ｄ  第２ＰＳＧ膜
７ｅ  ＰＳＧ膜（第１、第２ＰＳＧ膜を合わせたＰＳＧ膜）
７ｆ  ＰＳＧ膜（厚い）
８    カソード電極
９    金属膜
１０    ＳｉＮ膜
１１    カソード電極
１２    レジスト
Ｔ１    酸化膜５の段差
Ｗ１    ＰＳＧ膜７の厚さ
２２    耐圧構造
２３    外周端
【図１】
2006332356.tif 000003
【図２】
2006332356.tif 000004
【図３】
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【図４】
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【図５】
2006332356.tif 000007
【図６】
2006332356.tif 000008
【図７】
2006332356.tif 000009