(57)【要約】【課題】  ファセット形状のない金属シリサイド層を形成し、ソース・ドレインとシリコン基板との間の接合リークを減少させる。【解決手段】  シリコン基板１の上にソース・ドレイン５を形成し、その上にシリサイド化用金属膜（Ｎｉ膜）６、ストレス膜７を形成する。ストレス膜７としてTiN膜およびCo膜からなる積層膜を形成する。この状態でシリサイド化アニールを行うと、ストレス膜７は引っ張り応力１０ａを有する。この応力に対応するように、シリサイド化用金属膜６は圧縮応力１０ｂを有する。  このようにしてシリサイド化用金属膜６をシリコン基板１とシリサイド化反応させることにより、反応速度が抑制される。このため、ファセット形状を有しないNiモノシリサイド層（NiSi）を形成することができる。これにより、ソース・ドレイン５とシリコン基板１との間の接合リーク電流を減少させることができる。【選択図】      図６
2006332511.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に、前記シリコン基板とシリサイド化反応を生じさせる第１の金属膜を形成する工程と、
前記第１の金属膜に引っ張り応力のストレスを印加しながら、前記第１の金属膜を前記シリコン基板とシリサイド化反応させる第１工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１工程は、前記第１の金属膜の上に、前記第１の金属膜と合金化反応を生じさせる第２の金属膜を形成する工程と、これらの金属膜の合金化反応により前記引っ張り応力のストレスを発生させる工程と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の金属膜および前記第２の金属膜は、同一の装置により連続して形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１工程は、前記第１の金属膜の上に５０ｎｍ以上の第３の金属膜を形成する工程と、前記第３の金属膜の表面を赤外線ランプアニールで熱処理することにより前記引っ張り応力のストレスを発生させる工程と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
シリコン基板の裏面に、前記シリコン基板の裏面側が凹形状となるように第１の膜を形成する工程と、
前記シリコン基板上に、前記シリコン基板とシリサイド化反応を生じさせる第１の金属膜を形成する工程と、
前記第１の膜を除去する工程と、
前記前記第１の金属膜を前記シリコン基板とシリサイド化反応させる工程と、
を順に施すことを特徴とする半導体装置の製造方法。
【請求項６】
シリコン基板上に、前記シリコン基板とシリサイド化反応を生じさせる第１の金属膜を形成する工程と、
前記シリコン基板の裏面に、前記シリコン基板の主面側が凹形状となるように第１の膜を形成する工程と、
前記前記第１の金属膜を前記シリコン基板とシリサイド化反応させる工程と、
を順に施すことを特徴とする半導体装置の製造方法。
【請求項７】
前記シリサイド化反応させる工程は、１００〜４５０℃の温度の熱処理により行われることを特徴とする請求項１〜６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にトランジスタのソース・ドレインを低抵抗化するための金属シリサイド層の形成方法に関する。
【背景技術】
【０００２】
ＳｏＣ（システム・オン・チップ）デバイスの微細化に伴い、トランジスタのソース・ドレインを浅く形成することが要求されている。また、デバイスの高速化のために、ソース・ドレインを低抵抗化することが要求されている。これらの要求を満たすため、ソース・ドレインを浅く形成し、その表面に金属シリサイド層を設けた構造が用いられてきた。
例えば、特許文献１には、ソース・ドレインの表面にＣｏ（コバルト）シリサイド層、Ｎｉ（ニッケル）シリサイド層などの金属シリサイド層を設けた構造が開示されている。
【０００３】
ここで、従来の半導体装置の製造方法により、ソース・ドレインの表面に金属シリサイド層を形成する例について説明する。
まず、図２５（ａ）に示すように、シリコン基板１の主面上に、ゲート絶縁膜２、ゲート電極３を形成する。次に、ゲート絶縁膜２、ゲート電極３の側面に、シリコン酸化膜からなるサイドウォール４を形成する。次に、シリコン基板１の表面に不純物を注入し、さらにシリコン基板１の熱処理を行う。この結果、図２５（ｂ）に示すように、ソース・ドレイン５が形成される。
【０００４】
次に、図２５（ｃ）に示すように、全面にＮｉ膜などのシリサイド化用金属膜６を成膜する。さらに、シリサイド化用金属膜６をシリコン基板１とシリサイド化反応させる。これと同時に、シリサイド化用金属膜６をゲート電極３とシリサイド化反応させる。このとき、シリコン基板１、ゲート電極３の上に未反応のシリサイド用金属膜が残留している。次に、未反応のシリサイド化用金属膜を除去する。この結果、図２５（ｄ）に示すように、ソース・ドレイン５の表面にＮｉモノシリサイド（NiSi）層８ａが露出し、ゲート電極３の表面にＮｉモノシリサイド（NiSi）層８ｂが露出する。
【０００５】
【特許文献１】特開２００３−３７０８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来の半導体装置の製造方法において、シリサイド化用金属膜６をシリコン基板１とシリサイド化反応させる際に、シリサイド化反応が局所的に速く進むことがある。この場合、図２６に示すように、ソース・ドレイン５の表面にファセット形状２５を有する金属シリサイド層８ａが形成される。このファセット形状は、ソース・ドレイン５とシリコン基板１との間の接合リーク電流を増加させる。
【０００７】
本発明は上記課題を解決するためになされたもので、ソース・ドレインの表面にファセット形状のない金属シリサイド層を形成することにより、ソース・ドレインとシリコン基板との間の接合リークを減少させることを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は、シリコン基板上に、前記シリコン基板とシリサイド化反応を生じさせる第１の金属膜を形成する工程と、前記第１の金属膜に引っ張り応力のストレスを印加しながら、前記第１の金属膜を前記シリコン基板とシリサイド化反応させる第１工程とを含むことを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
【発明の効果】
【０００９】
本発明によれば、ファセット形状のない金属シリサイド層をソース・ドレインの表面に形成することができる。これにより、ソース・ドレインとシリコン基板との間の接合リークを減少させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
【００１１】
実施の形態１．
図１〜図８は、本実施の形態に係る半導体装置の製造方法を示す工程断面図である。
本実施の形態で形成する半導体装置は、図１に示すシリコン基板１の主面上に形成される。まず、図示しないが、シリコン基板１の表面に素子分離を形成する。次に、シリコン基板１の主面上にゲート絶縁膜２、ゲート電極３を形成する。ゲート絶縁膜２としては、例えば、２〜３ｎｍ程度の膜厚のシリコン酸化膜を形成する。ゲート電極３としては、例えば、１００〜１５０ｎｍ程度の膜厚の多結晶シリコン膜を形成する。
次に、シリコン基板１の上に、化学気相成長法（Chemical Vapor Deposition；ＣＶＤ法）などにより全面にシリコン酸化膜を形成する。さらに、このシリコン酸化膜を全面エッチバックする。この結果、図１に示すように、ゲート絶縁膜２、ゲート電極３の側面に、サイドウォール４が形成される。
【００１２】
次に、図１に示したゲート電極３、サイドウォール４をマスクとして、シリコン基板１の表面に不純物をイオン注入する。さらに、シリコン基板１を熱処理する。この結果、図２に示すように、シリコン基板１の表面にソース・ドレイン５が形成される。
【００１３】
次に、図３に示すように、シリコン基板１の上に、全面にシリサイド化用金属膜６を形成する。この膜は、シリコン基板１とシリサイド化反応を生じさせる膜とする。例えば、Ｎｉ（ニッケル）膜を５〜１０ｎｍ程度の膜厚で形成する。さらに、図４に示すように、シリサイド化用金属膜６の上にストレス膜７を形成する。例えば、ＴｉＮ（窒化チタン）膜を５〜１０ｎｍ程度の膜厚で成膜し、その上にＣｏ（コバルト）膜を５〜１０ｎｍ程度の膜厚で成膜した積層膜を形成する。この膜は、後の工程でシリサイド化用金属膜６をシリコン基板１とシリサイド化反応させる際に、その膜自身の内部に引っ張り応力を発生する膜（以下、その膜を「引っ張り応力を有する膜」という）である。（同様に、膜がその膜自身の内部に圧縮応力を発生する場合、その膜を「圧縮応力を有する膜」と言う。）
【００１４】
次に、図４に示したシリコン基板１を熱処理して、シリサイド化用金属膜６をシリコン基板１とシリサイド化反応させる。これと同時に、シリサイド化用金属膜６をゲート電極３とシリサイド化反応させる。
上記シリサイド化反応させる熱処理（以下、「シリサイド化アニール」という）は、例えば１００〜４５０℃程度の温度のランプアニールとする。上記の温度で熱処理することにより、シリサイド化用金属膜（ニッケル膜）６をシリコン基板１およびゲート電極３とシリサイド化反応させることができる。
【００１５】
上記シリサイド化反応の結果、図５に示すように、ソース・ドレイン５の表面にＮｉモノシリサイド（NiSi）層８ａが形成される。また、ゲート電極３の表面にＮｉモノシリサイド（NiSi）層８ｂが形成される。このとき、これらのシリサイド化反応により消費されなかったシリサイド化用金属膜６ａ（以下、「未反応のシリサイド化用金属膜６ａ」という）が、シリコン基板１、ゲート電極３、およびサイドウォール４の上に残留している。
【００１６】
上記シリサイド化反応において、図５に示したＮｉモノシリサイド（NiSi）層８ａは、ファセット形状２５（図２６参照）を有していない。この理由について説明する。一般に固相反応では、ストレスの存在により反応が異常に速く進んだり、逆に遅くなったりすることが知られている。従って、シリサイド化用金属膜６とシリコン基板１とのシリサイド化反応の反応速度を抑制することが可能である。
ここで、上記シリサイド化アニールを行う際の、図４に示した点線部分Ａの拡大図を図６に示す。シリサイド化アニールを行う際には、ストレス膜７は、引っ張り応力１０ａ（０．２ＧＰａ程度）を有している。これに対応するように、シリサイド化用金属膜６は、圧縮応力１０ｂ（０．２ＧＰａ程度）を有している。つまり、シリサイド化用金属膜６に引っ張り応力のストレスが与えられた状態で、シリサイド化アニールが行われている。
このようにシリサイド化アニールを行うことにより、シリサイド化用金属膜６とシリコン基板１とのシリサイド化反応の反応速度を抑制することができる。これにより、ソース・ドレイン５に、ファセット形状を有しないＮｉモノシリサイド（NiSi）層８ａを形成することができる。
【００１７】
次に、図５に示した未反応のシリサイド化用金属膜６ａ、およびその上のストレス膜７を薬液などにより除去する。この結果、図７に示すように、ソース・ドレイン５の表面にＮｉモノシリサイド層８ａが露出し、ゲート電極３の表面にＮｉモノシリサイド層８ｂが露出する。
以上説明した製造方法により、シリコン基板１の主面上にトランジスタが形成される。さらに、図８に示すように、シリコン基板１の上に、シリコン酸化膜などの層間絶縁膜９を全面に成膜する。
【００１８】
本実施の形態では、シリサイド化用金属膜６としてＮｉ膜を用いるようにした。シリサイド化用金属膜６は、Ｔｉ（チタン）膜、Ｃｏ（コバルト）膜、Ｗ（タングステン）膜などの膜であっても良い。または、ＮｉＮ（窒化ニッケル）膜、ＴｉＮ（窒化チタン）膜、ＣｏＮ（窒化コバルト）膜、ＷＮ（窒化タングステン）膜であっても良い。またあるいは、Ｎｉ膜とＮｉＮ膜との積層膜、Ｔｉ膜とＴｉＮとの積層膜、Ｃｏ膜とＣｏＮ膜との積層膜、Ｗ膜とＷＮ膜との積層膜のうち、いずれかの積層膜であっても良い。
これらの膜は、いずれもシリコンとシリサイド化反応を生じさせる膜である。このため、これらの膜は、シリサイド化アニールによりシリコン基板１とシリサイド化反応し、ソース・ドレイン５に金属シリサイド層を形成させることができる。
【００１９】
また、本実施の形態ではシリコン基板１の上にシリサイド化用金属膜６を形成し（図３参照）、その上にストレス膜７を形成する（図４参照）ようにした。しかし、シリサイド化用金属膜６の上にＴｉＮ膜などのキャップ膜を形成し、その上にストレス膜７を形成するようにしても良い。このキャップ膜は、シリサイド化アニールの際に、金属シリサイド層の異常酸化を防止するための膜である。
【００２０】
次に、本実施の形態の製造方法により形成されたトランジスタのソース・ドレイン５と、シリコン基板１との間の接合リーク電流を評価した結果について説明する。
図９は、図８に示したソース・ドレイン５とシリコン基板１との間の接合リーク電流をプロットしたグラフである。このグラフでは、プロットされた曲線が左側にシフトするほど、リーク電流が小さいことを示している。
本実施の形態により形成されたソース・ドレイン５とシリコン基板１との間の接合リーク電流が、曲線１１ａにプロットされている。また、従来技術により形成されたソース・ドレインとシリコン基板との間の接合リーク電流が、曲線１１ｂにプロットされている。両者を比較すると、曲線１１ａは、曲線１１ｂよりも全体的に左側にシフトしている。従って、本実施の形態により形成されたソース・ドレイン５とシリコン基板１との間の接合リーク電流は、従来技術と比較して減少していることが確認された。
これは、本実施の形態により形成したトランジスタのソース・ドレイン５に、ファセット形状を有しないＮｉモノシリサイド層８ａが形成されたためと考えられる。従って、本実施の形態の製造方法により、ソース・ドレイン５と、シリコン基板１との間の接合リーク電流を減少させることができる。
【００２１】
次に、本実施の形態の変形例について説明する。
図４に示したストレス膜７としては、引っ張り応力を有する膜（ＴｉＮ膜およびＣｏ膜の積層膜）を形成した。しかし、上記ストレス膜７は、上記シリサイド化アニールを行う際に、圧縮応力を有する膜であっても良い。例えば、ＴｉＮ膜、Ｗ（タングステン）膜を順次積層した膜を形成するようにしても良い。またはＴｉＮ膜、ＷＮ（窒化タングステン）膜、およびＷ（タングステン）膜を順次積層した膜を形成するようにしても良い。
この場合の、シリサイド化アニールにおける、ストレス膜７、シリサイド化用金属膜６の有する応力を図１０に示す。ストレス膜７は、３．１ＧＰａ程度の圧縮応力１２ａを有している。この応力に対応するように、シリサイド化用金属膜６は引っ張り応力１２ｂを有している。つまり、シリサイド化用金属膜６に圧縮応力のストレスが与えられた状態で、シリサイド化アニールが行われている。
【００２２】
この方法により形成されたトランジスタのソース・ドレインと、シリコン基板との間の接合リーク電流については、現在データを取得中である。（シリサイド化用金属膜の材料により、シリサイド化用金属膜６とシリコン基板１とのシリサイド化反応の反応速度を抑制できる可能性があると考えられる。）
ここで、従来技術においては、シリサイド化用金属の上にＴｉＮキャップ膜を積層した状態で、その上にストレス膜が形成されることなく、シリサイド化アニールが行われていた。この場合、ＴｉＮキャップ膜は１．８ＧＰａ程度の圧縮応力を有しているが、金属シリサイド層の異常酸化を十分に防止できなかった。従って本変形例のようにストレス膜として圧縮応力を有する膜を用いる場合は、１．８ＧＰａより大きい圧縮応力を有する膜を用いることが好適であると予想されている。
【００２３】
実施の形態２．
本実施の形態に係る半導体装置の製造方法について説明する。ここでは、実施の形態１と異なる構成を中心に説明する。
まず、実施の形態１と同様にして、シリコン基板１の上に素子分離を形成する工程から、シリサイド化用金属膜（Ｎｉ膜）６を形成するまでの工程（図１〜図３参照）を行う。
次に、図１１に示すように、シリサイド化用金属膜６の上に合金化用金属膜１３を形成する。この膜は、後のシリサイド化アニールにおいて、シリサイド化用金属膜６と合金化反応を生じ得る膜とする。また、その際に、引っ張り応力を有する膜とする。
次に、合金化用金属膜１３の上に、ストレス膜７を実施の形態１と同様にして形成する。
【００２４】
上述したシリサイド化用金属膜６と合金化用金属膜１３は、同一装置で連続的に形成するようにしても良い。例えば、シリサイド化用金属膜６を成膜するチャンバと、合金化用金属膜１３を成膜するチャンバとを備えたクラスタツールを用いて形成する。
図１２に、上記クラスタツールの構成例を示す。このクラスタツールは搬送系ユニット１４、１５を備えている。搬送系ユニット１４の周囲には、シリサイド化用金属膜（Ｎｉ膜等）成膜用チャンバ１４ａ、キャップ膜（ＴｉＮ膜等）成膜用チャンバ１４ｂ、合金化用金属膜（Ｃｏ膜、Ｗ膜等）成膜用チャンバ１４ｃ、１４ｄが備えられている。搬送系ユニット１５の周囲には、スパッタエッチチャンバ１５ａ、デガス（degassig extrusion；順次式ガス抜き押し出し）チャンバ１５ｂ、ロードロックチャンバ１５ｃ、冷却用チャンバ１５ｄが備えられている。
上記構成のクラスタツールを用いることにより、シリサイド化用金属膜６、合金化用金属膜１３を同一の装置で連続的に形成することができる。このように形成することにより、これらの膜の界面の酸化、汚染を防止することができる。これにより、シリサイド化用金属膜６がシリコン基板１とシリサイド化反応する際に、金属シリサイド層が異常成長することを抑制できる。
【００２５】
次に、図１１に示したシリコン基板１を熱処理し、シリサイド化アニールを行う。その結果、図１３に示すように、ソース・ドレイン５の表面にＮｉモノシリサイド（NiSi）層８ａが形成される。また、ゲート電極３の表面にＮｉモノシリサイド（NiSi）層８ｂが形成される。
このとき、合金化用金属膜１３は、シリサイド化用金属膜６（またはストレス膜７）と合金化反応を起こす。これに伴い、これらの膜は、体積変化を起こす。前述したように、合金化用金属膜１３は、合金化反応の際に、引っ張り応力を有する膜である。よってこのとき、シリサイド化用金属膜６には、引っ張り応力のストレスが与えられる。
【００２６】
上記シリサイド化アニールの際の、図１１の点線部分Ａの拡大図を図１４に示す。シリサイド化アニールを行う際に、合金化用金属膜１３は引っ張り応力１６ａを有している。この応力に対応するように、シリサイド化用金属膜６は圧縮応力１６ｂを有している。つまり、シリサイド化用金属膜６に引っ張り応力のストレスが与えられた状態で、シリサイド化アニールが行われている。
このため、実施の形態１と同様に、シリサイド化用金属膜６とシリコン基板１とのシリサイド化反応の反応速度を抑制することができる。従って、ソース・ドレイン５に、ファセット形状を有しないＮｉモノシリサイド（NiSi）層８ａを形成することができる。
本実施の形態のその他の構成については、実施の形態１と同様であるので、説明を省略する。
【００２７】
以上説明したように、本実施の形態の製造方法によれば、トランジスタのソース・ドレイン５に、ファセット形状を有しないＮｉモノシリサイド層８ａを形成することができる。従って、実施の形態１と同様に、ソース・ドレイン５と、シリコン基板１との間の接合リーク電流を減少させることができる。
【００２８】
実施の形態３．
本実施の形態に係る半導体装置の製造方法について説明する。ここでは、実施の形態１と異なる構成を中心に説明する。
まず、実施の形態１と同様にして、シリコン基板１の上に素子分離を形成する工程から、シリサイド化用金属膜（Ｎｉ膜）６を形成するまでの工程（図１〜図３参照）を行う。
次に、図１５に示すように、シリサイド化用金属膜６の上にキャップ膜１７を形成する。例えば、ＴｉＮ膜などの金属窒化膜を５〜１０ｎｍ程度の膜厚で形成する。さらに、その上に、金属膜１８を形成する。例えば、Ｃｏ膜、Ｔｉ膜、Ｗ膜、Ｎｉ膜などの純金属膜を５０ｎｍ以上の膜厚、例えば５０〜１００ｎｍ程度の膜厚で形成する。
【００２９】
次に、図１５に示したシリコン基板１を熱処理し、シリサイド化アニールを行う。この熱処理は、赤外線ランプ加熱式アニール装置を用いて行う。この装置を用いて熱処理する場合、被熱処理膜の最表面の反射率を大きくすると、被熱処理膜の深さ方向に温度勾配をもたせることができる。ここで、金属膜１８は５０〜１００ｎｍ程度の膜厚で形成されているので、表面の反射率が上昇し、赤外線が透過しにくくなっている。このため、上記アニールでは金属膜１８の温度は高くなるが、シリサイド化用金属膜６の温度は、あまり上昇しない。すると、金属膜１８とシリサイド化用金属膜６の熱膨張が異なるため、それぞれの膜に応力が発生する。
上記シリサイド化アニールの際の、図１５の点線部分Ａの拡大図を図１６に示す。このとき、金属膜１８、キャップ膜１７は、引っ張り応力１９ａを有している。この応力に対応するように、シリサイド化用金属膜６は圧縮応力１９ｂを有している。つまり、シリサイド化用金属膜６に引っ張り応力のストレスが与えられた状態で、シリサイド化アニールが行われている。
【００３０】
上述したシリサイド化アニールの結果、図１７に示すように、ソース・ドレイン５の表面にＮｉモノシリサイド（NiSi）層８ａが形成される。また、ゲート電極３の表面にＮｉモノシリサイド（NiSi）層８ｂが形成される。
このとき、実施の形態１と同様に、シリサイド化用金属膜６とシリコン基板１とのシリサイド化反応の反応速度を抑制することができる。従って、ソース・ドレイン５に、ファセット形状を有しないＮｉモノシリサイド（NiSi）層８ａを形成することができる。
本実施の形態のその他の構成については、実施の形態１と同様であるので、説明を省略する。
【００３１】
以上説明したように、本実施の形態の製造方法によれば、トランジスタのソース・ドレイン５に、ファセット形状を有しないＮｉモノシリサイド層８ａを形成することができる。従って、実施の形態１と同様に、ソース・ドレイン５と、シリコン基板１との間の接合リーク電流を減少させることができる。
【００３２】
実施の形態４．
本実施の形態に係る半導体装置の製造方法について説明する。ここでは、実施の形態１と異なる構成を中心に説明する。
まず、実施の形態１と同様にして、シリコン基板１の上に素子分離を形成する工程から、シリコン基板１の表面にソース・ドレイン５を形成するまでの工程（図１〜図２参照）を行う。
【００３３】
次に、図１８（ａ）に示すように、シリコン基板１の裏面に、裏面ストレス膜２０を形成する。ここでは、裏面ストレス膜２０を形成した段階で、シリコン基板１の裏面側が凹形状となるように、引っ張り応力を有する膜を形成する。ここで、図１８（ａ）の点線部分Ａの拡大図を図１８（ｂ）に示す。裏面ストレス膜２０は、引っ張り応力を有する膜であるため、シリコン基板１の裏面側が凹形状となるように、反り２１が発生する。
【００３４】
次に、図１９（ａ）に示すように、シリコン基板１の上にシリサイド化用金属膜６を形成する。図１９（ａ）の点線部分Ａの拡大図を図１９（ｂ）に示す。シリコン基板１には反り２１が残留した状態のままである。
次に、図２０（ａ）に示すように、裏面ストレス膜２０を除去する。図２０（ａ）の点線部分Ａの拡大図を図２０（ｂ）に示す。シリコン基板１には反りがなくなり、平坦になっている。シリサイド化用金属膜６は、シリコン基板１に反り２１が発生した状態で形成されたものである。このため、シリサイド化用金属膜６は圧縮応力２２を有している。
【００３５】
次に、図２０（ａ）に示したシリコン基板１を熱処理し、シリサイド化アニールを行う。その結果、図２１に示すように、ソース・ドレイン５の表面にＮｉモノシリサイド（NiSi）層８ａが形成される。また、ゲート電極３の表面にＮｉモノシリサイド（NiSi）層８ｂが形成される。
このとき、シリサイド化用金属膜６が圧縮応力２２を有した状態で、シリサイド化アニールが行われる。
このため、実施の形態１と同様に、シリサイド化用金属膜６とシリコン基板１とのシリサイド化反応の反応速度を抑制することができる。従って、ソース・ドレイン５に、ファセット形状を有しないＮｉモノシリサイド（NiSi）層８ａを形成することができる。
【００３６】
以上説明したように、本実施の形態の製造方法によれば、トランジスタのソース・ドレイン５に、ファセット形状を有しないＮｉモノシリサイド層８ａを形成することができる。従って、実施の形態１と同様に、ソース・ドレイン５と、シリコン基板１との間の接合リーク電流を減少させることができる。
その他の構成については、実施の形態１と同様であるので、説明を省略する。
【００３７】
次に、本実施の形態の変形例について説明する。
図１８（ａ）（ｂ）に示した裏面ストレス膜２０としては、その膜を形成した段階で、引っ張り応力を有する膜を形成した。しかし、上記裏面ストレス膜２０は、その膜を形成した段階で、圧縮応力を有する膜であっても良い。
【００３８】
この場合の、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）に対応する部分の断面図を、それぞれ図２２、図２３、図２４に示す。まず、図２２に示すように、裏面ストレス膜２０として、圧縮応力を有する膜を形成する。すると、シリコン基板１の主面側が凹形状となるように、反り２３が発生する。次に、図２３に示すようにシリコン基板１の上にシリサイド化用金属膜６を形成する。ここではシリコン基板１には反り２３が残留した状態のままである。次に、図２４に示すように、裏面ストレス膜２０を除去する。すると、シリコン基板１には反りがなくなり、平坦になっている。ここでシリサイド化用金属６は、シリコン基板１に反り２３が発生した状態で形成されたものである。このため、シリサイド化用金属膜６は、引っ張り応力２４を有している。
この場合、シリサイド化用金属膜６が引っ張り応力２４を有した状態で、シリサイド化アニールが行われる。
本変形例によれば、実施の形態１の変形例で述べたように、シリサイド化用金属膜６とシリコン基板１とのシリサイド化反応の反応速度を抑制できる可能性があると考えられる。
【００３９】
本実施の形態（図１８〜図２１）に示した製造方法では、引っ張り応力を有する裏面ストレス膜２０を形成後、シリサイド化用金属膜６を形成し、その後に裏面ストレス膜２０を除去することによって、シリサイド化アニールの際に、シリサイド化用金属膜６が圧縮応力２２を有するようにした。
上記アニールの際にシリサイド化用金属膜６が圧縮応力を有するためには、シリサイド化用金属膜６を形成後に、シリコン基板１の主面側が凹形状となるように裏面ストレス膜を形成して、シリサイド化アニールを行うようにしても良い。この場合には、裏面ストレス膜としては、圧縮応力を有する膜を形成する。このようにしても、シリサイド化用金属膜６が圧縮応力を有した状態で、シリサイド化アニールを行うことが可能である。上記のようにしてシリサイド化アニールを行い、その後に裏面ストレス膜２０を除去すれば、本実施の形態（図１８〜図２１）と同様の効果を得ることができる。
【図面の簡単な説明】
【００４０】
【図１】実施の形態１に係る半導体装置の製造方法を示す図。
【図２】実施の形態１に係る半導体装置の製造方法を示す図。
【図３】実施の形態１に係る半導体装置の製造方法を示す図。
【図４】実施の形態１に係る半導体装置の製造方法を示す図。
【図５】実施の形態１に係る半導体装置の製造方法を示す図。
【図６】シリサイド化アニールの際に発生する応力を示す図。
【図７】実施の形態１に係る半導体装置の製造方法を示す図。
【図８】実施の形態１に係る半導体装置の製造方法を示す図。
【図９】ソース・ドレインと基板との界面の接合リーク電流を示す図。
【図１０】シリサイド化アニールの際に発生する応力を示す図。
【図１１】実施の形態２に係る半導体装置の製造方法を示す図。
【図１２】実施の形態２に係る半導体製造装置の構成を示す図。
【図１３】実施の形態２に係る半導体装置の製造方法を示す図。
【図１４】シリサイド化アニールの際に発生する応力を示す図。
【図１５】実施の形態３に係る半導体装置の製造方法を示す図。
【図１６】シリサイド化アニールの際に発生する応力を示す図。
【図１７】実施の形態３に係る半導体装置の製造方法を示す図。
【図１８】実施の形態４に係る半導体装置の製造方法を示す図。
【図１９】実施の形態４に係る半導体装置の製造方法を示す図。
【図２０】実施の形態４に係る半導体装置の製造方法を示す図。
【図２１】実施の形態４に係る半導体装置の製造方法を示す図。
【図２２】実施の形態４の変形例を示す図。
【図２３】実施の形態４の変形例を示す図。
【図２４】実施の形態４の変形例を示す図。
【図２５】従来の半導体の製造方法を示す図。
【図２６】金属シリサイド層のファセット形状を示す図。
【符号の説明】
【００４１】
１  シリコン基板、２  ゲート絶縁膜、３  ゲート電極、４  サイドウォール、５  ソース・ドレイン、６シリサイド化用金属膜、７  ストレス膜、８ａ、８ｂ  Ｎｉモノシリサイド層、１３  合金化用金属膜、１７  キャップ膜、１８  金属膜、２０  裏面ストレス膜、２５  ファセット形状。
【図１】
2006332511.tif 000003
【図２】
2006332511.tif 000004
【図３】
2006332511.tif 000005
【図４】
2006332511.tif 000006
【図５】
2006332511.tif 000007
【図６】
2006332511.tif 000008
【図７】
2006332511.tif 000009
【図８】
2006332511.tif 000010
【図９】
2006332511.tif 000011
【図１０】
2006332511.tif 000012
【図１１】
2006332511.tif 000013
【図１２】
2006332511.tif 000014
【図１３】
2006332511.tif 000015
【図１４】
2006332511.tif 000016
【図１５】
2006332511.tif 000017
【図１６】
2006332511.tif 000018
【図１７】
2006332511.tif 000019
【図１８】
2006332511.tif 000020
【図１９】
2006332511.tif 000021
【図２０】
2006332511.tif 000022
【図２１】
2006332511.tif 000023
【図２２】
2006332511.tif 000024
【図２３】
2006332511.tif 000025
【図２４】
2006332511.tif 000026
【図２５】
2006332511.tif 000027
【図２６】
2006332511.tif 000028