(57)【要約】【課題】複数の親トランジスタの間における特性のバラツキを抑制する。【解決手段】複数の親トランジスタを有するＩＣチップにおいて、複数の親トランジスタは複数の子トランジスタＸ１，Ｘ２，Ｘ３，Ｘ４，Ｘ５及びＸ６を組み合わせてそれぞれ作製され、且つ、複数の親トランジスタの特性値は相互に略等しいことを特徴とする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数の親トランジスタを有するＩＣチップにおいて、前記複数の親トランジスタは複数の子トランジスタを組み合わせてそれぞれ作製され、且つ、前記複数の親トランジスタの特性値は相互に略等しいことを特徴とするＩＣチップ。
【請求項２】
複数の親トランジスタを有する差動増幅回路において、前記複数の親トランジスタは複数の子トランジスタを組み合わせてそれぞれ作製され、且つ、前記複数の親トランジスタの特性値は相互に略等しいことを特徴とする差動増幅回路。
【請求項３】
複数の親トランジスタを有するＣＭＯＳトランジスタにおいて、前記複数の親トランジスタは複数の子トランジスタを組み合わせてそれぞれ作製され、且つ、前記複数の親トランジスタの特性値は相互に略等しいことを特徴とするＣＭＯＳトランジスタ。
【請求項４】
請求項１に記載のＩＣチップを備えたＧＰＳ端末。
【請求項５】
請求項２に記載の差動増幅回路を備えたＧＰＳ端末。
【請求項６】
請求項３に記載のＣＭＯＳトランジスタを備えたＧＰＳ端末。
【請求項７】
複数の子トランジスタで構成される複数の親トランジスタを有するＩＣチップの製造方法であって、
前記子トランジスタの特性値を計測する子トランジスタ特性値計測ステップと、
前記特性値計測ステップで計測した子トランジスタの特性値を用いて、親トランジスタの特性値が略等しくなる子トランジスタの組み合わせを算出する子トランジスタ組み合わせ算出ステップと、
前記子トランジスタ組み合わせ算出ステップの算出結果に基づいて、前記複数の子トランジスタを組み合わせて前記親トランジスタを製造する親トランジスタ製造ステップと、
を有することを特徴とするＩＣチップの製造方法。
【請求項８】
前記複数の親トランジスタの特性値のばらつきが前記ＩＣチップ上で変化するごとに、前記子トランジスタ特性値計測ステップ及び前記子トランジスタ組み合わせステップを実施することを特徴とする請求項７に記載のＩＣチップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタに関し、特に、複数のトランジスタを組み合わせて作製されるトランジスタに関する。
【背景技術】
【０００２】
ＩＣチップの中には、１つのトランジスタ（以下、「親トランジスタ」という。）が複数のトランジスタ（以下、「子トランジスタ」という。）の組み合わせによって作製されるものがあるが、この場合、子トランジスタの組み合わせ方によっては、作製される親トランジスタの特性にバラツキが生じてしまい、複数の親トランジスタにより構成される回路（差動増幅回路やＣＭＯＳなど）の安定的な動作を望めなくなる場合がある。
そこで、従来、ほぼ同じ特性のＡ，Ｂ二つのペアトランジスタを有するペアトランジスタ回路において、特性のバラツキを防止することを目的とした、次のような発明が提案された（例えば、特許文献１）。
特許文献１に記載のように、この発明においては、上段と下段にそれぞれ４つのトランジスタを配置しており、上段の外側における２つのトランジスタと下段の内側における２つのトランジスタとを用いてトランジスタＡを作製するとともに、上段の内側における２つのトランジスタと下段の外側における２つのトランジスタとを用いてトランジスタＢを作製している。そして、このようにして作製したトランジスタＡとトランジスタＢとを用いてペアトランジスタを作製している。
この発明は、ペアトランジスタ回路の特性ばらつきの原因が、主に素子の外側部分と内側部分とのパターンの疎密さによって引き起こされると考え、かかる考えに基づき、部分トランジスタがそれぞれ外側部分と内側部分とを含むようにしたものである。たとえば、外側部分のトランジスタどうしは互いに同様の特性を有し、内側部分のトランジスタどうしは互いに同様の特性を有するが、外側部分のトランジスタと内側部分のトランジスタどうしは異なる特性を有するというように、外側部分のトランジスタの特性と内側部分のトランジスタの特性を予想して、部分トランジスタを構成している。
【特許文献１】特開２００１−２７４２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、複数のトランジスタの間における特性のバラツキは、素子の外側部分と内側部分とのパターンの疎密さ以外の原因によっても引き起こされる。したがって、外側部分のトランジスタの特性と内側部分のトランジスタの特性が予想した通りであるとは限らない。
このため、トランジスタＡ，Ｂがそれぞれ外側部分の部分トランジスタと内側部分の部分トランジスタとを含むようにする従来の方法においても、トランジスタＡ，Ｂの間における特性のバラツキを十分に抑制できない場合があった。
そこで、本発明は、従来よりも親トランジスタの間の特性のバラツキが抑制されたＩＣチップ、差動増幅回路、ＣＭＯＳトランジスタ、ＧＰＳ端末及びＩＣチップの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明によれば、上記した課題は、次の手段によって解決される。
【０００５】
第１の発明は、複数の親トランジスタを有するＩＣチップにおいて、前記複数の親トランジスタは複数の子トランジスタを組み合わせてそれぞれ作製され、且つ、前記複数の親トランジスタの特性値は相互に略等しいことを特徴とするＩＣチップである。
【０００６】
第１の発明の構成によれば、複数の親トランジスタの特性値が相互に略等しいものとなる。
このため、外側部分のトランジスタの特性と内側部分のトランジスタの特性が予想した通りではない場合であっても、複数の親トランジスタの特性値が、相互に略等しいものとなる。
これにより、前記ＩＣチップは、従来よりも親トランジスタの間の特性のバラツキが抑制されている。
【０００７】
第２の発明は、複数の親トランジスタを有する差動増幅回路において、前記複数の親トランジスタは複数の子トランジスタを組み合わせてそれぞれ作製され、且つ、前記複数の親トランジスタの特性値は相互に略等しいことを特徴とする差動増幅回路である。
【０００８】
第２の発明の構成によれば、第１の発明の構成と同様に、親トランジスタの間における特性のバラツキを抑制することができる。
【０００９】
第３の発明は、複数の親トランジスタを有するＣＭＯＳトランジスタにおいて、前記複数の親トランジスタは複数の子トランジスタを組み合わせてそれぞれ作製され、且つ、前記複数の親トランジスタの特性値は相互に略等しいことを特徴とするＣＭＯＳトランジスタである。
【００１０】
第３の発明の構成によれば、第１の発明の構成と同様に、親トランジスタの間における特性のバラツキを抑制することができる。
【００１１】
第４の発明は、第１の発明に係るＩＣチップを備えたＧＰＳ端末である。
第５の発明は、第２の発明に係る差動増幅回路を備えたＧＰＳ端末である。
第６の発明は、第３の発明に係るＣＭＯＳトランジスタを備えたＧＰＳ端末である。
第１の発明に係るＩＣチップ、第２の発明に係る差動増幅回路、第３の発明に係るＣＭＯＳトランジスタは、これらに含まれる親トランジスタの間において、特性のバラツキが抑制されているため、動作が安定している。したがって、これらのＩＣチップ、差動増幅回路、ＣＭＯＳトランジスタを備えたＧＰＳ端末は、安定的な動作が可能となる。
【００１２】
前記目的は、第７の発明によれば、複数の子トランジスタで構成される複数の親トランジスタを有するＩＣチップの製造方法であって、前記子トランジスタの特性値を計測する子トランジスタ特性値計測ステップと、前記子トランジスタ特性値計測ステップで計測した子トランジスタの特性値を用いて、複数の親トランジスタの特性値が略等しくなる子トランジスタの組み合わせを算出する子トランジスタ組み合わせ算出ステップと、前記子トランジスタ組み合わせ算出ステップの算出結果に基づいて、前記複数の子トランジスタを組み合わせて前記親トランジスタを製造する親トランジスタ製造ステップと、を有することを特徴とするＩＣチップの製造方法によって達成される。
【００１３】
第７の発明の構成によれば、前記ＩＣチップの製造方法は、前記子トランジスタ特性値計測ステップと、前記子トランジスタ組み合わせ算出ステップと、前記親トランジスタ製造ステップと、を有する。このため、外側部分のトランジスタの特性と内側部分のトランジスタの特性が予想した通りではない場合であっても、複数の親トランジスタの特性値が相互に略等しいものとなる。
これにより、従来よりも親トランジスタの間の特性のバラツキが抑制されたＩＣチップを製造することができる。
また、前記子トランジスタの配置及び／又は形状を制御して前記親トランジスタの特性を調整することも考えられるが、そのような調整は一定の数値ごと（ピッチ）でしかできない場合があるという製造上の制約がある。
この点、第７の発明の構成によれば、前記子トランジスタの配置及び／又は形状についての製造上の制約にかかわらず、従来よりも親トランジスタの間の特性のバラツキが抑制されたＩＣチップを製造することができる。
さらに、前記子トランジスタの製造工程において使用するマスクは高い精密性が要求されるため、前記子トランジスタどうしを接続する接続配線の製造工程において使用するマスクに比べて価格が高い。したがって、前記子トランジスタの配置及び／又は形状を制御して前記親トランジスタの特性を調整するためのコスト負担は大きい。
この点、第７の発明の構成によれば、前記トランジスタの配置及び／又は形状の調整をする必要はないから、コスト負担を低減しつつ、従来よりも親トランジスタの間の特性のバラツキが抑制されたＩＣチップを製造することができる。
部分トランジスタを単純にたすきがけしてペアトランジスタを作製する従来の方法では、部分トランジスタの特性値が所定の規格値内になければ、ペアトランジスタ間の特性値のバラツキを抑制することができない。しかし、第７の発明の構成によれば、複数の子トランジスタが特性値に応じて組み合わされて親トランジスタが作製される。したがって、第７の発明の構成によれば、子トランジスタの規格値を従来より緩めても、親トランジスタ間のバラツキを抑制することができる。よって、第７の発明の構成によれば、従来であれば不良品であるとされていた子トランジスタをもって、バラツキの抑えられた親トランジスタを作製することができるため、従来よりも歩留まりを向上させることができる。
【００１４】
第８の発明は、第７の発明の構成において、前記複数の親トランジスタの特性値のばらつきが前記ＩＣチップ上で変化するごとに、前記子トランジスタ特性値計測ステップ及び前記子トランジスタ組み合わせステップを実施することを特徴とするＩＣチップの製造方法である。
【００１５】
半導体製造装置を取り替えた場合、たとえ取り替えの前後の製造条件を同じにしても、個々の半導体製造装置が持つ個性により、取り替え前とは異なる特性を持った半導体が製造される可能性が高い。また、半導体製造装置の置かれた環境が、半導体の製造中に著しく変化した場合、製造される半導体の特性も変化する可能性がある。さらに、半導体の製造においては、薬液濃度などのパラメータの変化による膜特性の変化や装置磨耗によるパラメータ変換などの外乱のために、規格値を外れてしまう素子（いわゆる不良品）の生じることがある。しかしながら、第８の発明の構成によれば、前記複数の親トランジスタの特性値のばらつきが前記ＩＣチップ上で変化するごとに、前記子トランジスタ特性値計測ステップ及び前記子トランジスタ組み合わせステップを実施するから、半導体製造装置を取り替えたり、著しい環境変化が生じた場合や、外乱が生じた場合でも、親トランジスタの間の特性のバラツキが抑制されたＩＣチップを製造することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、添付した図面を参照しつつ、本発明を実施するための最良の形態を詳細に説明する。
【００１７】
本発明の実施の形態に係るＩＣチップは、複数の親トランジスタを有し、これら複数の親トランジスタは、複数の子トランジスタを組み合わせてそれぞれ作製され、且つ、その特性値が相互に略等しい。ここで、特性値としては、たとえば、β値やＶｔｈ、または、これらの組合せなどが考えられる。
β値は、次の式によって求めることができる。
【数１】
2006318948.tif 000003
ここで、μは電子の表面移動度、εｘはゲート酸化膜の比誘電率、ε０は誘電率、Ｔｏｘはゲート酸化膜厚、Ｗはゲートの幅、Ｌはゲートの長さで、ある。
また、Ｖｔｈはトランジスタのしきい値である。
親トランジスタのβ値やＶｔｈは、子トランジスタのβ値やＶｔｈを均一化することによって得ることができる。なお、本発明は、この均一化の方法を限定するものではないが、この均一化は、たとえば、平均値の算出や中央値の算出などによって行うことができる。
以下では、本発明の理解を容易にするため、β値が特性値である場合の例について説明するが、上記した特性値についての説明からも明らかなように、本発明は特性値の種類を何ら限定するものではない。また、以下では、本発明の理解を容易にするため、親トランジスタの特性値を算出する際に行う均一化を、平均値の算出によって行うこととする。したがって、以下では、複数の子トランジスタの特性値の平均値を、これらの子トランジスタを有する親トランジスタの特性値とする。もっとも、本発明が均一化の方法を以下で述べる方法に限定するものでないことは上記した通りである。
【００１８】
図１は、６個の子トランジスタのβ値の分布の一例を示す図である。
ＩＣチップ上に任意の直線（Ｘ軸）を引き、子トランジスタのＸ座標をＸとした場合、子トランジスタのβ値は、一般に直線状に分布すると予想される。しかし、実際には、子トランジスタのβ値が、この予想通りとは限らない。
例えば、図１に示すように、各子トランジスタのβ値は、例えば、次式のように分布している場合がある。
１≦Ｘ＜２の場合：（子トランジスタのβ値）＝  １．５×Ｘ＋３
２≦Ｘ＜３の場合：（子トランジスタのβ値）＝  −２．０×（Ｘ−２）＋６
３≦Ｘ    の場合：（子トランジスタのβ値）＝  １．８×（Ｘ−３）＋４  
ここで、たとえば、６個の子トランジスタのＸ座標を、それぞれ、１，２，３，４，５，６とし、これら６個の子トランジスタを３個ずつ組み合わせて２つの親トランジスタ（第一の親トランジスタ、第二の親トランジスタ）を作製するとする。
【００１９】
この場合、図２に示すように、第一の親トランジスタをＸ座標が１，４，５の子トランジスタを組み合わせて作製し、第二の親トランジスタをＸ座標が２，３，６の子トランジスタを組み合わせて作製すれば、次式に示すように、第一の親トランジスタと第二の親トランジスタのβ値が等しくなる。
【数２】
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したがって、第一の親トランジスタと第二の親トランジスタとの間において、特性のバラツキを抑制することができる。
【００２０】
上述のように、外側部分のトランジスタの特性と内側部分のトランジスタの特性が予想した通りではない場合であっても、複数の親トランジスタのβ値（子トランジスタのβ値の総和／子トランジスタの数）が、相互に略等しいものとなる。
これにより、本実施の形態のＩＣチップは、従来よりも親トランジスタの間の特性のバラツキが抑制されている。
【００２１】
次に、本発明の実施の形態におけるＩＣチップの製造方法を説明する。
なお、ＩＣチップの製造工程において周知であるレジスト塗布、マスキング、エッチング等の工程については、説明を省略し、本発明の実施の形態におけるＩＣチップの製造方法の要部のみを説明する。
【００２２】
図３は、ＩＣチップの製造方法の要部の一例を示す概略フローチャートである。
まず、子トランジスタのβ値を計測する（図３のステップＳＴ１）。この計測は、たとえば、子トランジスタのゲートの長さを電子顕微鏡で測定し、その測定結果を用いてβ値を算出することなどにより行うことができる。このステップＳＴ１は、子トランジスタβ値計測ステップの一例である。
【００２３】
続いて、複数の子トランジスタのβ値の総和を子トランジスタＸ１等の数で除して得られる第一の親トランジスタのβ値と、複数の子トランジスタのβ値の総和を子トランジスタの数で除して得られる第二の親トランジスタのβ値が、略等しくなる子トランジスタの組み合わせを算出する（ステップＳＴ２）。このステップＳＴ２は、子トランジスタ組み合わせ算出ステップの一例である。
【００２４】
続いて、ステップＳＴ３における子トランジスタの組み合わせの算出結果に基づいて、複数の子トランジスタを組み合わせて第一の親トランジスタ及び第二の親トランジスタを製造する（ステップＳＴ３）。このステップＳＴ３は、親トランジスタ製造ステップの一例である。
【００２５】
上述のように、本実施の形態におけるＩＣチップの製造方法は、上述のステップＳＴ１，ＳＴ２及びＳＴ３を有する。このため、外側部分のトランジスタの特性と内側部分のトランジスタの特性が予想した通りではない場合であっても、複数の親トランジスタのβ値（子トランジスタのβ値の総和／子トランジスタの数）が、相互に略等しいものとなる。
これにより、従来よりも親トランジスタの間の特性のバラツキが抑制されたＩＣチップを製造することができる。
また、子トランジスタの配置及び／又は形状を制御して前記親トランジスタの特性を調整することも考えられるが、そのような調整は一定の数値ごと（ピッチ）でしかできない場合があるという製造上の制約がある。
この点、本実施の形態によれば、子トランジスタの配置及び／又は形状を制御する必要がないから、子トランジスタの配置及び／又は形状についての製造上の制約にかかわらず、従来よりも親トランジスタの間の特性のバラツキが抑制されたＩＣチップを製造することができる。
さらに、子トランジスタの製造工程において使用するマスクは高い精密性が要求されるため、子トランジスタどうしを接続する接続配線の製造工程において使用するマスクに比べて価格が高い。したがって、子トランジスタの配置及び／又は形状を制御して前記親トランジスタの特性を調整するためのコスト負担は大きい。
この点、本実施の形態のＩＣチップの製造方法によれば、子トランジスタの配置及び／又は形状の調整をする必要はないから、コスト負担を低減しつつ、従来よりも親トランジスタの間の特性のバラツキが抑制されたＩＣチップを製造することができる。
部分トランジスタを単純にたすきがけしてペアトランジスタを作製する従来の方法では、部分トランジスタの特性値が所定の規格値内になければ、ペアトランジスタ間の特性値のバラツキを抑制することができない。しかし、本実施の形態のＩＣチップの製造方法によれば、複数の子トランジスタが特性値に応じて組み合わされて親トランジスタが作製される。したがって、本実施の形態のＩＣチップの製造方法によれば、子トランジスタの規格値を従来より緩めても、親トランジスタ間のバラツキを抑制することができる。よって、本実施の形態のＩＣチップの製造方法によれば、従来であれば不良品であるとされていた子トランジスタをもって、バラツキの抑えられた親トランジスタを作製することができるため、従来よりも歩留まりを向上させることができる。
【００２６】
また、上述のステップＳＴ１及びステップＳＴ２は、複数の親トランジスタのβ値のばらつきがＩＣチップ上で変化するごとに実施される。たとえば、半導体製造装置を取り替えた場合、たとえ取り替えの前後の製造条件を同じにしても、個々の半導体製造装置が持つ個性により、取り替え前とは異なる特性を持った半導体が製造される可能性が高い。また、半導体製造装置の置かれた環境が、半導体の製造中に著しく変化した場合、製造される半導体の特性も変化する可能性がある。さらに、半導体の製造においては、薬液濃度などのパラメータの変化による膜特性の変化や装置磨耗によるパラメータ変換などの外乱のために、規格値を外れてしまう素子（いわゆる不良品）の生じることがある。このため、複数の子トランジスタを組み合わせて製造した第一の親トランジスタの特性（β値）と第二の親トランジスタの特性（β値）に相違を生じる場合がある。しかしながら、複数の親トランジスタのβ値のばらつきがＩＣチップ上で変化するごとに、子トランジスタβ値計測ステップ及び前記子トランジスタ組み合わせステップを実施すれば、半導体製造装置を取り替えたり、著しい環境変化が生じた場合や、外乱が生じた場合でも、親トランジスタの間の特性のバラツキが抑制されたＩＣチップを製造することができる。なお、複数の親トランジスタのβ値のばらつきがＩＣチップ上で変化するごととは、たとえば、半導体製造装置の取り替えごとや、半導体製造装置の置かれた環境が変化するごとや、外乱が生じた場合ごとなどをいい、また、これらの取り替えや環境の変化や外乱の発生などは、センサーなどを用いて電気的に検知することができるほか、取り替えごとに切り換えられるスイッチなどを用いて機械的に検知することもできる。
【００２７】
以上説明したように、本発明によれば、従来の発明とは異なる方法で子トランジスタを組み合わせて親トランジスタが作製され、従来よりも親トランジスタの間の特性のバラツキを抑制することが可能となる。
【００２８】
本発明は、上述の実施の形態に限定されない。実施の形態の各構成は、これらを適宜組み合わせたり、省略し、図示しない他の構成と組み合わせることができる。
上記の実施の形態においては、ＩＣチップが複数の親トランジスタを有するとしたが、本発明においては、ＩＣチップ上に形成される差動増幅回路やＣＭＯＳトランジスタなどが、上記した複数の親トランジスタを有するとしてもよい。
特に、差動増幅回路については、これを直列に複数接続すると、増幅しようとする信号のみならず、オフセット電圧までもが大きく増幅されてしまうため、後段の差動増幅回路が容易に飽和してしまうが、本発明によれば、差動増幅回路を構成する複数の親トランジスタの間において、特性のバラツキを抑制することができるため、オフセット電圧を小さくすることができる。よって、本発明によれば、差動増幅回路を直列に接続した場合における、後段の差動増幅回路の飽和を抑制することができる。本発明によれば、フォトマスクのパターンを変えることなく親トランジスタの間における特性のバラツキを抑制することができるため、コストの高騰を招くこともない。
なお、差動増幅回路などにおいては、電流源トランジスタを中心に、親トランジスタを対称形になるように配置し、回路図上で対象になっていない箇所には、ダミーの部品を配置する。このようにすれば、差動の両側の親トランジスタの特性が近くなり、オフセット電圧をさらに小さくすることができる。
【００２９】
なお、本発明は、複数のトランジスタを組み合わせるすべての場合に適用できる。
【図面の簡単な説明】
【００３０】
【図１】６個の子トランジスタのβ値の分布の一例を示す図である。
【図２】６個の子トランジスタ（Ｘ１〜Ｘ６）を組み合わせて、第一の親トランジスタと第二の親トランジスタを作製した様子を示す図である。
【図３】ＩＣチップの製造方法の要部の一例を示す概略フローチャートである。
【符号の説明】
【００３１】
Ｘ１，Ｘ２，Ｘ３，Ｘ４，Ｘ５，Ｘ６・・・子トランジスタ
【図１】
2006318948.tif 000005
【図２】
2006318948.tif 000006
【図３】
2006318948.tif 000007