(57)【要約】【課題】  抵抗などを用いて電流を検出しなくても、短絡を検出する。【解決手段】  信号出力回路１において、第１トランジスタ６２および第２トランジスタ６４の直列回路であるプッシュプル回路は、スイッチング出力を生成する。短絡検出回路２０は、スイッチング出力を監視して、スイッチング出力の一方の値から他方の値へ遷移する中間領域の滞留期間が所定の期間を超えたことを検出し、短絡を検出する。制御回路３０は、短絡が検出されると、スイッチング出力回路をハイインピーダンスに設定する。【選択図】  図１
2006109020.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング出力の一方の値から他方の値へ遷移する中間領域の滞留期間を監視し、前記滞留期間が所定の値を超えたとき、短絡を検出することを特徴とする短絡検出方法。
【請求項２】
短絡状態を保護するようハイインピーダンスに設定された信号出力回路の出力に所定のバイアス電圧を印加し、前記バイアス電圧が前記出力に検出されると、前記ハイインピーダンスを解除することを特徴とする短絡保護解除方法。
【請求項３】
スイッチング出力を生成するスイッチング出力回路と、
前記スイッチング出力を監視して、前記スイッチング出力の一方の値から他方の値へ遷移する中間領域の滞留期間が所定の期間を超えたことを検出して、短絡を検出する短絡検出回路と、を備えることを特徴とする信号出力回路。
【請求項４】
短絡が検出されると、前記スイッチング出力回路をハイインピーダンスに設定する制御回路をさらに備えることを特徴とする請求項３に記載の信号出力回路。
【請求項５】
ハイインピーダンスに設定された前記スイッチング出力回路の出力に所定のバイアス電圧を印加するバイアス回路と、
前記出力を監視して、前記バイアス電圧を検出する回路と、をさらに備え、
前記制御回路は、前記バイアス電圧が検出されると、前記ハイインピーダンスを解除することを特徴とする請求項４に記載の信号出力回路。
【請求項６】
請求項３から５のいずれかに記載の信号出力回路を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ級オーディオアンプやスイッチングレギュレータなどで利用されるスイッチング出力の短絡検出や短絡保護解除を行う短絡検出方法、短絡保護解除方法、信号出力回路、および半導体装置に関する。
【背景技術】
【０００２】
トランジスタを２つ直列に接続したプッシュプル回路などから出力されるスイッチング出力の短絡は、電流検出抵抗で検出することが一般的である。例えば、特許文献１では、その図１に開示されているように、Ｎチャンネル電界効果トランジスタ５のソース側に電流検出回路１７を接続して、コンプリメンタリ回路６に流れる電流を抵抗によって検出し、検出電流が所定値以上であることを検出している。そして、電流検出回路１７の検出出力によって電源を遮断するスイッチ回路１９を駆動して、スイッチ回路１９によって電源を遮断するとしている。
【特許文献１】特開平１１−２３９０２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、電流検出抵抗に使用するような非常に小さな抵抗値の抵抗は、高価であり、コスト高を招く。また、電流検出抵抗による監視は電力損失が発生する。  
【０００４】
本発明はこうした状況に鑑みてなされたものであり、その目的は、抵抗などを用いて電流を検出しなくても、短絡を検出することが可能な短絡検出方法、信号出力回路、および半導体装置を提供することにある。また、別の目的は、短絡している回路の保護状態から安全に復帰することが可能な短絡保護解除方法、信号出力回路、および半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明のある態様の短絡検出方法は、スイッチング出力の一方の値から他方の値へ遷移する中間領域の滞留期間を監視し、滞留期間が所定の値を超えたとき、短絡を検出する。「中間領域」は、寄生抵抗などの寄生成分が含まれる短絡した際の電圧が収まるように、設定されるとよい。この態様によると、電流を検出せずに、電圧を監視することにより短絡を検出することができる。
【０００６】
本発明の別の態様は、短絡保護解除方法である。この方法は、短絡状態を保護するようハイインピーダンスに設定された信号出力回路の出力に所定のバイアス電圧を印加し、バイアス電圧が出力に検出されると、ハイインピーダンスを解除する。「所定のバイアス電圧」は、地絡および天絡の少なくとも一方を検出する場合、電源電圧の中点電圧でもよい。「信号出力回路」は、スイッチング信号を出力する回路であってもよい。この態様によると、出力電圧が安定してから通常動作に復帰でき、復帰動作による回路動作への影響を抑えることができる。
【０００７】
本発明のさらに別の態様は、信号出力回路である。この信号出力回路は、スイッチング出力を生成するスイッチング出力回路と、スイッチング出力を監視して、スイッチング出力の一方の値から他方の値へ遷移する中間領域の滞留期間が所定の期間を超えたことを検出して、短絡を検出する短絡検出回路と、を備える。この態様によると、電流を検出せずに、電圧を監視することにより短絡を検出することができる。
【０００８】
短絡が検出されると、スイッチング出力回路をハイインピーダンスに設定する制御回路をさらに備えてもよい。この態様によると、短絡を検出すると、スイッチング出力回路をハイインピーダンスに設定することにより、回路を保護することができる。
【０００９】
ハイインピーダンスに設定されたスイッチング出力回路の出力に所定のバイアス電圧を印加するバイアス回路と、出力を監視して、バイアス電圧を検出する回路と、をさらに備え、制御回路は、バイアス電圧が検出されると、ハイインピーダンスを解除してもよい。「所定のバイアス電圧」は、地絡および天絡の少なくとも一方を検出する場合、電源電圧の中点電圧でもよい。この態様によると、出力電圧が安定してから通常動作に復帰でき、復帰動作による回路動作への影響を抑えることができる。
【００１０】
なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１１】
本発明によれば、電流を検出しなくても、短絡を検出することができる。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明の実施形態における信号出力回路１の構成を示す図である。信号出力回路１は、スイッチング出力であるＰＷＭ(Pulse Width Modulation）信号を出力する。信号出力回路１は、そのＰＷＭ出力が短絡した場合、回路を保護し、その短絡が解放された場合、保護状態から自動復帰する機能を備える。
【００１３】
信号出力回路１には、ＰＷＭ波形を生成するためのタイミングを与えるパルスが入力される。図２は、実施形態における信号出力回路１に入力されるパルスの一例を示す。図２（ａ）に示すパルスがＮＡＮＤ回路４２の一方の入力端子に入力され、図２（ａ）に示すパルスがＡＮＤ回路４４の一方の入力端子に入力される。ＮＡＮＤ回路４２およびＡＮＤ回路４４の他方の入力端子には、本信号出力回路１の正常動作をしている期間、制御回路３０からハイレベルが入力される。したがって、この正常動作時には、ＮＡＮＤ回路４２は入力パルスの反転信号を出力し、ＡＮＤ回路４４は入力パルスをそのまま出力する。
【００１４】
ドライバ回路５０は、ＮＡＮＤ回路４２およびＡＮＤ回路４４の出力を増幅して、ｐチャンネル型電解効果トランジスタ（以下、第１トランジスタという。）６２およびｎチャンネル型電解効果トランジスタ（以下、第２トランジスタという。）６４のゲートに入力する。第１トランジスタ６２および第２トランジスタ６４のゲートサイズを大きくした場合、ドライバ回路５０の内部に例えばレベルシフトの目的で、３段以上の増幅素子を設けて、高い増幅率を実現してもよい。なお、ドライバ回路５０内にＮＡＮＤ回路４２およびＡＮＤ回路４４の保護回路を設けてもよい。
【００１５】
第１トランジスタ６２および第２トランジスタ６４は、直列に接続されプッシュプル回路を構成する。この回路は、スイッチング出力回路として機能する。第１トランジスタ６２は、ゲートにローレベルが入力されたときオンし、ハイレベルが入力されたときオフする。反対に、第２トランジスタ６４は、ゲートにハイレベルが入力されたときオンし、ローレベルが入力されたときオフする。第１トランジスタ６２のドレインは電源電位に接続し、第２トランジスタ６４のソースはグランド電位に接続する。第１トランジスタ６２のソースと、第２トランジスタ６４のドレインとの接続点の電位が、本信号出力回路１の出力となる。
【００１６】
したがって、制御回路３０の出力がハイレベルの期間に、図２に示すように、ＮＡＮＤ回路４２にハイレベルを、ＡＮＤ回路４４にローレベルを入力すると、第１トランジスタ６２がオンし、第２トランジスタ６４がオフするため、本信号出力回路１は電源電圧レベル、すなわちハイレベルを出力する。一方、ＮＡＮＤ回路４２にローレベルを、ＡＮＤ回路４４にハイレベルを入力すると、第１トランジスタ６２がオフし、第２トランジスタ６４がオンするため、本信号出力回路１はグランドレベル、すなわちローレベルを出力する。したがって、これらの状態が交互に繰り返されることにより、ＰＷＭ信号を出力することが可能となる。
【００１７】
ここで、図２に示したように、入力する２つのパルスを完全に逆位相にせずに、ローレベルが共通する期間Δｔを設けてもよい。この期間Δｔは、第１トランジスタ６２および第２トランジスタ６４が両方ともオフするデット期間となる。これにより、上記プッシュプル回路の出力がハイレベルからローレベル、およびローレベルからハイレベルへの切り替わりの際に、第１トランジスタ６２および第２トランジスタ６４の同時オンを回避し、貫通電流の発生を抑制することができる。
【００１８】
短絡検出回路２０は、上記プッシュプル回路の出力電圧を監視し、短絡が発生したか否かを検出する。短絡検出回路２０は、地絡と天絡の両方の短絡を検出することができる。なお、天絡とは出力が電源に短絡された状態をいう。短絡検出回路２０は、出力が天絡しているか否かを検出するための第１しきい値Ｖｔｈ１と、出力が地絡しているか否かを検出するための第４しきい値Ｖｔｈ４との間に、上記出力電圧が収まっているか否かを検出する。短絡検出回路２０は、ウインドコンパレータで構成することができる。また、２つのコンパレータを設け、その両出力をＡＮＤ回路に通すといった構成も可能である。
【００１９】
短絡検出回路２０の出力側には、第２抵抗２２および第２容量からなるローパスフィルタが接続される。このローパスフィルタは、短絡検出回路２０の出力を遅延させて、第２バッファ２６を介して制御回路３０に出力する。なお、短絡検出回路２０の出力を遅延させることができれば、他の遅延回路でもよい。
【００２０】
ここで、上記プッシュプル回路の出力の地絡は、例えば、後述する半導体装置を使用した製品の隙間にチリやホコリがたまったり、コインやクリップなどの金属が挟まったりすると発生する。また、結露、搭載の際のハンダ不良などによっても発生する。地絡しても、回路のフレームや回路内の寄生抵抗などの寄生成分により、グランド電位に対して当該出力の電位が持ち上がる。寄生成分によっては、電源電圧Ｖｄｄの１／３程度まで持ち上がる場合もある。これを検出するための第４しきい値Ｖｔｈ４は、例えば１Ｖ程度に設定することができる。グランド電位に近すぎても、地絡の誤検出が増えてしまう。本実施形態では、通常のＰＷＭ出力時に短絡検出回路２０がローレベルを出力すべき設定としているので、このＰＷＭ出力のローレベルで短絡検出回路２０がハイレベルを出力しない設定であればよい。第４しきい値Ｖｔｈ４の最適値は、実験的に求めてもよい。
【００２１】
天絡は、集積回路などにおいて電源線と短絡した場合に発生する。その場合もその寄生成分により出力の電位が下がる。第１しきい値Ｖｔｈ１は、グランド電位と第４しきい値Ｖｔｈ４の関係と、電源電位Ｖｄｄと第１しきい値Ｖｔｈ１の関係との対称性を保つように、上述した第４しきい値Ｖｔｈ４と同様の設定手法を用いることができる。
【００２２】
中点バイアス回路７０は、上記プッシュプル回路の出力ラインに所定のバイアス電圧を印加する。図３は、中点バイアス回路７０の一構成例を示す図である。この中点バイアス回路７０は、第３抵抗７２および第４抵抗７４の直列回路で構成される。この直列回路で抵抗分圧した電圧を、上記出力ラインに印加する。例えば、同抵抗値の抵抗を使用すると、電源電圧Ｖｄｄの中間電圧をバイアスとして印加することができる。
【００２３】
短絡保護解除回路１０は、上記プッシュプル回路の出力電圧を監視し、短絡保護を解除すべきか否かを検出する。短絡保護解除回路１０も、第２しきい値Ｖｔｈ２および第３しきい値Ｖｔｈ３の２つのしきい値が設定される。短絡保護解除回路１０も、ウインドコンパレータで構成することができる。また、２つのコンパレータを設け、その両出力をＡＮＤ回路に通すといった構成も可能である。したがって、短絡保護解除回路１０も、上記出力電圧が上記両しきい値内に収まっている場合にハイレベルを、収まっていない場合にローレベルを出力することになる。
【００２４】
短絡保護解除回路１０の出力側には、第１抵抗１２および第１容量からなるローパスフィルタが接続される。このローパスフィルタは、短絡保護解除回路１０の出力を遅延させて、第１バッファ１６を介して制御回路３０に出力する。なお、短絡保護解除回路１０の出力を遅延させることができれば、他の遅延回路でもよい。
【００２５】
ここで、上記プッシュプル回路の出力の地絡解放は、チリやホコリ、コインなどが外れたり、水分が蒸発したりなど、自然現象によって発生する。天絡解放は、通常、時間の経過に伴い発生する。また、これらは、人為的な処置により解放されてもよい。
【００２６】
第２しきい値Ｖｔｈ２および第３しきい値Ｖｔｈ３は、中点バイアス回路７０を用いた場合、一つでもよい。ただ、中点バイアス回路７０のオフセット成分を考慮すると、一つのしきい値では、バイアス電圧が検出しきれない場合も生じる。そこで、実施形態のようにある範囲内に、バイアス電圧が検出されたか否かを判断する。したがって、そのバイアス電圧を実験的に採取し、その分布を参照して上記範囲を決定してもよい。その範囲の両側の値を第２しきい値Ｖｔｈ２および第３しきい値Ｖｔｈ３に設定すればよい。
【００２７】
制御回路３０の一方の端子には、ローパスフィルタなどを介した短絡検出回路２０の出力が入力される。他方の端子は、グランドレベルに接続している。制御回路３０のセット端子には、ローパスフィルタなどを介した短絡保護解除回路１０の出力が入力される。そして、制御回路３０の出力は、ＮＡＮＤ回路４２およびＡＮＤ回路４４それぞれの入力端子に入力される。
【００２８】
上記プッシュプル回路の出力であるＰＷＭ信号は、ローレベルからハイレベルへ、またはハイレベルからローレベルへ急峻に変化する。すなわち、非常に高いスルーレートの信号である。そのＰＷＭ信号は、ローレベルからハイレベルへ、またはハイレベルからローレベルへの遷移期間に、短絡検出回路２０および短絡保護解除回路１０のしきい値をまたぐことになる。それに応じて、短絡検出回路２０および短絡保護解除回路１０は、それぞれ両側のしきい値で形成された中間領域を通る期間、ハイレベルの信号を出力する。波形としては、髭状の波形になる。
【００２９】
このハイレベルの信号は、それぞれ上記ローパスフィルタにより吸収され、制御回路３０には出力されない。このローパスフィルタのＣＲ時定数は、短絡検出回路２０および短絡保護解除回路１０により監視されるべきスイッチング出力の、通常動作時のスルーレートを基に設定される。すなわち、そのスルーレートにより短絡検出回路２０および短絡保護解除回路１０から出力されるハイレベルの期間を、吸収できる程度に設定すればよい。
【００３０】
したがって、制御回路３０に対する短絡検出回路２０からの入力は、短絡を検出しない間、ローレベルになる。また、制御回路３０に対する短絡保護解除回路１０からの入力も、バイアス電圧を検出しない間、ローレベルになる。制御回路３０は、このような状態でハイレベルを出力する。すなわち、信号出力回路１の正常動作時にハイレベルを出力する。
【００３１】
これに対し、短絡検出回路２０に接続されるローパスフィルタの時定数で与えられる遅延を超える期間、短絡検出回路２０がハイレベルを出力すると、すなわち短絡を検出すると、制御回路３０に対する短絡検出回路２０からの入力がハイレベルになる。制御回路３０は、その入力がハイレベルになると、他方の入力端子からローレベルを取得して出力する。上述したように、ＮＡＮＤ回路４２およびＡＮＤ回路４４の一方の入力端子に制御回路３０からローレベルが入力されると、第１トランジスタ６２および第２トランジスタ６４が両方オフになり、プッシュプル回路はハイインピーダンス状態になる。
【００３２】
制御回路３０は、短絡検出回路２０の出力がハイレベルになった後、図示しないフィードバック経路と論理ゲートなどを用いて、短絡検出回路２０からの入力をローレベルに反転させる。しかしながら、制御回路３０は、セット端子にローレベルが入力される間、ハイレベルを出力し続ける。
【００３３】
短絡保護解除回路１０に接続されるローパスフィルタの時定数で与えられる遅延を超える期間、短絡保護解除回路１０がハイレベルを出力すると、すなわち本信号出力回路１の出力ラインに中点バイアス回路７０で印加しているバイアス電圧を検出すると、制御回路３０に対する短絡保護解除回路１０からの入力がハイレベルになる。制御回路３０は、その入力がハイレベルになると、出力をハイレベルからローレベルに反転させる。上述したように、ＮＡＮＤ回路４２およびＡＮＤ回路４４の一方の入力端子に制御回路３０からハイレベルが入力されると、信号出力回路１は、正常動作に復帰する。
【００３４】
制御回路３０は、短絡検出回路２０と同様に、短絡保護解除回路１０の出力がハイレベルになった後、図示しないフィードバック経路と論理ゲートなどを用いて、短絡保護解除回路１０からの入力をローレベルに反転させる。
【００３５】
次に図１に戻り、本実施形態における信号出力回路１の動作例を説明する。図４は、実施形態における信号出力回路１の出力波形の一例を示す図である。正常動作時は、電源電圧ＶｄｄとグランドレベルＧＮＤとの間で、スイッチングの波形を描く。図中のＡ時点が地絡を示す。その後、寄生抵抗などにより出力の電位が持ち上がり、その成分に対応した電圧レベルに到達すると、そのレベルを維持する。短絡検出回路２０が上記ローパスフィルタで吸収できない期間、第４しきい値Ｖｔｈ４を超える電圧を検出すると、制御回路３０にハイレベルが入力される。
【００３６】
制御回路３０は、そのハイレベルが入力されると、ＮＡＮＤ回路４２およびＡＮＤ回路４４にローレベルを出力することにより、上記プッシュプル回路をハイインピーダンス状態にする。図中では、Ｂ時点がハイインピーダンス状態に設定された時点を示す。その後、信号出力回路１が保護された状態が続き、上述した何らかの理由により地絡が解放すると、中点バイアス回路７０のバイアス電圧が現れはじめる。図中では、Ｃ時点が地絡解放された時点を示す。
【００３７】
その後、信号出力回路１の出力電圧は、回路内のＣＲ成分の影響により、徐々に上昇していく。そして、短絡保護解除回路１０が上記ローパスフィルタで吸収できない期間、第３しきい値Ｖｔｈ３を超える電圧を検出すると、制御回路３０にハイレベルが入力される。制御回路３０は、そのハイレベルが入力されると、ＮＡＮＤ回路４２およびＡＮＤ回路４４にハイレベルを出力することにより、上記プッシュプル回路を通常動作に復帰させる。図中では、Ｄ地点がこの復帰した時点である。その後、通常のスイッチング出力を続ける。
【００３８】
以上説明したように本実施形態によれば、短絡検出のための電流検出抵抗を用いなくても、スイッチング出力の電圧レベルを監視することにより、短絡を検出することができる。したがって、電流検出のために、例えば１ｍΩ以下の高価な抵抗を外付けする必要もなく、コストを削減することができる。また、電流検出抵抗による電力損失もなくなり、消費電力を低減することもできる。
【００３９】
また、短絡解放時にバイアス電圧の検出を待って通常動作に復帰させることから、安定的に復帰させることができ、復帰による回路動作への影響を限定的なものにすることができる。また、短絡してからの時間をカウントするタイマなどの複雑な構成も不要である。このような構成を備えない回路で短絡解放時に自動復帰させると、出力電位の振幅が予測できないこともあり、回路動作に影響を与える場合もある。
【００４０】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４１】
実施形態では、地絡と天絡の両方に対応する例を説明したが、いずれかだけを検出する回路にも、勿論適用可能である。その場合、短絡検出回路、および短絡保護解除回路のしきい値は、ひとつでよい。また、バイアス電圧も必ずしも中点に設定する必要はない。復帰した出力の安定性を確認できる電位に設定することができる。
【００４２】
また、実施形態では、短絡検出、短絡保護解除の両方の機能を含む例を説明したが、片方だけの機能の回路でもよい。短絡検出の場合、短絡保護解除回路および中点バイアス回路は必要でない。短絡保護解除の場合、短絡検出回路は必要ない。
【００４３】
また、実施形態で説明したローパスフィルタや、制御回路は一例であり、ローパスフィルタは、スイッチング出力の一方の値から他方の値へ遷移する中間領域に滞留している間の有意な出力を吸収できる回路であればよく、制御回路も上述した論理を実現する回路であれば、どのような構成の回路でもよい。
【００４４】
また、実施形態で説明した信号出力回路１は、ワンチップ化した半導体集積回路などの半導体装置で構成することが可能である。なお、この半導体装置には、信号出力回路１のスイッチング出力を利用して、増幅したり、定電圧を生成したりなど、他の機能を実現する回路を含んでもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態における信号出力回路の構成を示す図である。
【図２】実施形態における信号出力回路に入力されるパルスの一例を示す図である。
【図３】中点バイアス回路の一構成例を示す図である。
【図４】実施形態における信号出力回路の出力波形の一例を示す図である。
【符号の説明】
【００４６】
１  信号出力回路、  １０  短絡保護解除回路、  ２０  短絡検出回路、  ３０  制御回路、  ４２  ＮＡＮＤ回路、  ４４  ＡＮＤ回路、  ５０  ドライバ回路、  ６２  第１トランジスタ、  ６４  第２トランジスタ、  ７０  中点バイアス回路。
【図１】
2006109020.tif 000003
【図２】
2006109020.tif 000004
【図３】
2006109020.tif 000005
【図４】
2006109020.tif 000006