(57)【要約】【課題】  イネーブルパルスＥｎｂの位相ズレに伴う表示品位の低下を防止する。【解決手段】  イネーブルパルスＥｎｂの位相を粗調整するための第１位相調整回路２２１と、同位相を微調整するための第２位相調整回路２２２とを設ける。イネーブルパルスＥｎｂの位相ズレが検出された場合に、第１位相調整回路２２１によってイネーブルパルスＥｎｂの位相を粗調整した後に、第２位相調整回路２２２によってイネーブルパルスＥｎｂの位相ズレがなくなるように微調整する。【選択図】      図１
2006011304.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と複数のデータ線との各交差部に対応して設けられ、走査線及びデータ線が選択されたときに、データ線にサンプリングされたデータ信号に応じた階調を表示させる画素と、
前記走査線を選択する走査線駆動回路と、
前記走査線が選択された期間にわたって、前記データ線を選択するためのパルス信号を生成するシフトレジスタと、
前記シフトレジスタによってそれぞれ生成されたパルス信号を、イネーブルパルスのパルス幅に制限してサンプリング信号として出力する論理回路と、
データ信号を前記サンプリング信号にしたがって前記データ線にサンプリングするサンプリング回路と
を有する電気光学装置の駆動回路であって、
データ信号に同期して供給されるモニタ信号とイネーブルパルスに同期して供給される基準パルスとの位相差を検出するとともに、その検出結果を位相差信号として出力する位相差検出回路と、
前記論理回路に供給するイネーブルパルスの位相を粗調整する第１位相調整回路と、
前記論理回路に供給するイネーブルパルスの位相を前記第１位相調整回路よりも細かい精度で微調整する第２位相調整回路と、
基準パルスに対してモニタ信号の位相が遅れている旨が前記位相差信号によって示された場合、第１位相調整回路に対しイネーブルパルスの位相を進ませるように制御した後、第２位相調整回路に対し前記位相差信号で示される位相差が最小となるようにイネーブルパルスの位相を微調整するように制御する一方、
基準パルスに対してモニタ信号の位相が進んでいる旨が前記位相差信号によって示された場合、第１位相調整回路に対しイネーブルパルスの位相を遅らせるように制御した後、第２位相調整回路に対し前記位相差信号で示される位相差が最小となるようにイネーブルパルスの位相を微調整するように制御する調整制御回路と
を具備することを特徴とする電気光学装置の駆動回路。
【請求項２】
前記調整制御回路は、
前記走査線および前記データ線のいずれも選択されない帰線期間において、前記第１位相調整回路に対し粗調整させるように制御する
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項３】
前記調整制御回路は、
電源投入後一定期間のうちに、前記第１位相調整回路に対し粗調整させるように制御する
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項４】
前記第２位相調整回路における微調整の精度は、前記第１位相調整回路における粗調整の精度の２倍以上である
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項５】
前記調整制御回路は、
前記第１位相調整回路に対し粗調整させるように制御するときに、前記第２位相調整回路に対し、位相調整点が調整範囲の略中心となるように制御する
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項６】
前記モニタ信号と前記基準パルスとは同期して生成されることを特徴とする請求項１乃至５のいずれか一項に記載の電気光学装置の駆動回路。
【請求項７】
前記サンプリング信号はクロック信号に同期して供給され、前記基準パルスは水平帰線期間において前記クロック信号に同期して供給されることを特徴とする請求項１乃至６のいずれか一項に記載の電気光学装置の駆動回路。
【請求項８】
複数の走査線と複数のデータ線との各交差部に対応して設けられ、走査線及びデータ線が選択されたときに、データ線にサンプリングされたデータ信号に応じた階調を表示させる画素と、
前記走査線を選択する走査線駆動回路と、
前記走査線が選択された期間にわたって、前記データ線を選択するためのパルス信号を生成するシフトレジスタと、
前記シフトレジスタによってそれぞれ生成されたパルス信号を、イネーブルパルスのパルス幅に制限してサンプリング信号として出力する論理回路と、
データ信号を前記サンプリング信号にしたがって前記データ線にサンプリングするサンプリング回路と
を有する電気光学装置の駆動方法であって、
データ信号に同期して供給されるモニタ信号とイネーブルパルスに同期して供給される基準パルスとの位相差を検出するとともに、その検出結果を位相差信号として出力し、
基準パルスに対してモニタ信号の位相が遅れている旨が前記位相差信号によって示された場合、イネーブルパルスの位相を進ませるように粗調整した後、前記位相差信号で示される位相差が最小となるようにイネーブルパルスの位相を微調整するように制御する一方、
基準パルスに対してモニタ信号の位相が進んでいる旨が前記位相差信号によって示された場合、イネーブルパルスの位相を遅らせるように粗調整した後、前記位相差信号で示される位相差が最小となるようにイネーブルパルスの位相を微調整するように制御する
ことを特徴とする電気光学装置の駆動方法。
【請求項９】
複数の走査線と複数のデータ線との各交差部に対応して設けられ、走査線及びデータ線が選択されたときに、データ線にサンプリングされたデータ信号に応じた階調を表示させる画素と、
前記走査線を選択する走査線駆動回路と、
前記走査線が選択された期間にわたって、前記データ線を選択するためのパルス信号を生成するシフトレジスタと、
前記シフトレジスタによってそれぞれ生成されたパルス信号を、イネーブルパルスのパルス幅に制限してサンプリング信号として出力する論理回路と、
データ信号を前記サンプリング信号にしたがって前記データ線にサンプリングするサンプリング回路と、
データ信号に同期して供給されるモニタ信号とイネーブルパルスに同期して供給される基準パルスとの位相差を検出するとともに、その検出結果を位相差信号として出力する位相差検出回路と、
前記論理回路に供給するイネーブルパルスの位相を粗調整する第１位相調整回路と、
前記論理回路に供給するイネーブルパルスの位相を前記第１位相調整回路よりも細かい精度で微調整する第２位相調整回路と、
基準パルスに対してモニタ信号の位相が遅れている旨が前記位相差信号によって示された場合、第１位相調整回路に対しイネーブルパルスの位相を進ませるように制御した後、第２位相調整回路に対し前記位相差信号で示される位相差が最小となるようにイネーブルパルスの位相を微調整するように制御する一方、
基準パルスに対してモニタ信号の位相が進んでいる旨が前記位相差信号によって示された場合、第１位相調整回路に対しイネーブルパルスの位相を遅らせるように制御した後、第２位相調整回路に対し前記位相差信号で示される位相差が最小となるようにイネーブルパルスの位相を微調整するように制御する調整制御回路と
を具備することを特徴とする電気光学装置。
【請求項１０】
請求項９に記載の電気光学装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示品位の低下等を防止した電気光学装置の駆動回路、駆動方法、電気光学装置および電子機器に関する。
【背景技術】
【０００２】
近年では、液晶などの表示用パネルによって縮小画像を形成するとともに、この縮小画像を光学系によってスクリーンや壁面等に拡大投射するプロジェクタが普及しつつある。プロジェクタは、それ自体で画像を作成する機能はなく、パソコンやテレビチューナなどの上位装置から映像データ（または映像信号）の供給を受ける。この映像データは、画素の階調（明るさ）を指定するものであって、マトリクス状に配列する画素の垂直走査および水平走査した形式で供給されるので、プロジェクタに用いられるパネルについても、この形式に準じて駆動するのが適切である。このため、プロジェクタに用いられるパネルでは、走査線を順番に選択する一方、１行の走査線が選択される期間（１水平走査期間）にわたって、データ線を順番に選択するとともに、画像信号線に供給されたデータ信号を選択したデータ線にサンプリングする、という点順次方式が一般的である。なおここでいう、データ信号とは、映像データを液晶の駆動に適するように変換した信号である。
【０００３】
また最近では、ハイビジョンなどのように表示画像の高精細化に対処するため、相展開駆動という方式が考え出されている。この相展開駆動方式は、１水平走査期間において、データ線を予め定められた本数、例えば６本をブロックとしてまとめて同時に選択するとともに、選択走査線と選択データ線との交差に対応する画素への画像信号を時間軸に対し６倍に伸長して、選択したブロックに対応する６本のデータ線の各々にサンプリングする、という方式である。
点順次式、相展開駆動方式のいずれであっても、データ信号をデータ線にサンプリングする点について何ら相違点はない。
【０００４】
ここで、データ線はサンプリング信号（パルス）によって選択される構成となっている。詳細には、画像信号線と各データ線との間にサンプリングスイッチがそれぞれ設けられるとともに、当該サンプリングスイッチがサンプリング信号にしたがってオンすることによって、データ信号がデータ線にサンプリングされる構成となっている。この構成では、互いに隣接するデータ線（ブロック）に対応するサンプリング信号のパルス幅が重複すると、本来とは異なるデータ信号をサンプリングすることになって、表示品位が低下する。
そこで近年では、サンプリング信号のパルス幅を、イネーブルパルスによって狭めて、時間的に相前後して出力されるサンプリング信号同士が互いにオーバーラップさせないようにする技術がもある。
【０００５】
ところで、パネル自体は、ガラスなどの基板上にトランジスタや各種配線等が形成されるため、寄生容量は配線抵抗等によって信号遅延が発生しやすい。特に、イネーブルパルスは、データ信号と供給経路が相違するため、たとえデータ信号に同期するようにイネーブルパルスをパネルに供給しても、パネル内部では、データ信号に対してイネーブルパルスの位相がズレてしまい、適切なサンプリング信号を生成することができなくなる、という問題がある。
この問題を解消するために、イネーブルパルスに同期して供給されるモニタ信号をパネルに供給して、パネルでの遅延または進みのズレ量を検出するとともに、そのズレ量に応じてイネーブルパルスの位相を調整し、イネーブルパルスの位相ズレを修正する技術が提案されている（特許文献１参照）。
この技術においては、イネーブルパルスの位相調整は、マスタクロック信号を多段接続された遅延回路に入力するとともに、これら遅延回路の出力のうち、いずれかをイネーブルパルスの遅延時間に応じて選択して、選択したマスタクロック信号に基づいて、イネーブルパルスを生成することによって行われる。
【特許文献１】特開２００３−１５７０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、イネーブルパルスの位相ズレは、表示品位の低下を招くので、その位相調整の精度はできるだけ向上させたい。上記技術において、イネーブルパルスの位相の最小調整単位は各遅延回路における遅延時間に依存するので、調整精度を向上させるには、遅延回路における遅延時間を短くすれば良いはずである。しかしながら、遅延回路における遅延時間を短くすると、イネーブルパルスの位相調整可能範囲が狭くなり、条件によってはイネーブルパルスのズレ量に対処できなくなる。一方、イネーブルパルスの位相調整精度を向上させた上で、位相調整可能範囲をある程度確保しようとすると、極めて多くの遅延回路を多段接続する必要となり、構成が複雑化してしまう、という問題がある。
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、構成の複雑化を回避した上で、表示品位の低下を防止することが可能な電気光学装置の駆動回路、駆動方法、電気光学装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために本発明に係る電気光学装置の駆動回路は、複数の走査線と複数のデータ線との各交差部に対応して設けられ、走査線及びデータ線が選択されたときに、データ線にサンプリングされたデータ信号に応じた階調を表示させる画素と、前記走査線を選択する走査線駆動回路と、前記走査線が選択された期間にわたって、前記データ線を選択するためのパルス信号を生成するシフトレジスタと、前記シフトレジスタによってそれぞれ生成されたパルス信号を、イネーブルパルスのパルス幅に制限してサンプリング信号として出力する論理回路と、データ信号を前記サンプリング信号にしたがって前記データ線にサンプリングするサンプリング回路とを有する電気光学装置の駆動回路であって、データ信号に同期して供給されるモニタ信号とイネーブルパルスに同期して供給される基準パルスとの位相差を検出するとともに、その検出結果を位相差信号として出力する位相差検出回路と、前記論理回路に供給するイネーブルパルスの位相を粗調整する第１位相調整回路と、前記論理回路に供給するイネーブルパルスの位相を前記第１位相調整回路よりも細かい精度で微調整する第２位相調整回路と、基準パルスに対してモニタ信号の位相が遅れている旨が前記位相差信号によって示された場合、第１位相調整回路に対しイネーブルパルスの位相を進ませるように制御した後、第２位相調整回路に対し前記位相差信号で示される位相差が最小となるようにイネーブルパルスの位相を微調整するように制御する一方、基準パルスに対してモニタ信号の位相が進んでいる旨が前記位相差信号によって示された場合、第１位相調整回路に対しイネーブルパルスの位相を遅らせるように制御した後、第２位相調整回路に対し前記位相差信号で示される位相差が最小となるようにイネーブルパルスの位相を微調整するように制御する調整制御回路とを具備することを特徴とする。この駆動回路によれば、イネーブルパルスの位相は、第１位相調整回路により粗調整されるとともに、第２位相調整回路により微調整されるので、位相の調整精度が向上するとともに、必要な調整範囲が確保されるので、構成の複雑化を回避した上で、表示品位の低下を防止することが可能となる。
【０００８】
ここで、本発明に係る電気光学装置の駆動回路において、前記調整制御回路は、前記走査線および前記データ線のいずれも選択されない帰線期間において、前記第１位相調整回路に対し粗調整させるように制御する構成としても良い。この構成によれば、第１位相調整回路による粗調整は、表示に影響のない基線期間において実行されるので、粗調整に伴う表示品位の低下が視認されにくい。
また、本発明に係る電気光学装置の駆動回路において、前記調整制御回路は、電源投入後一定期間のうちに、前記第１位相調整回路に対し粗調整させるように制御する構成としても良い。この構成によっても、粗調整に伴う表示品位の低下を視認されにくくすることができる。
一方、本発明において、前記第２位相調整回路における微調整の精度は、前記第１位相調整回路における粗調整の精度の２倍以上である構成が好ましい。
ところで、本発明において、第１位相調整回路による粗調整が行われた後に、第２位相調整回路における位相調整点がいずれかに偏っていると、第２位相調整回路による微調整だけでは対処できない状態が発生するので、前記調整制御回路は、前記第１位相調整回路に対し粗調整させるように制御するときに、前記第２位相調整回路に対し、位相調整点が調整範囲の略中心となるように制御する構成が好ましい。
また、本発明において、前記モニタ信号と前記基準パルスとは同期して生成される構成が好ましく、また、前記サンプリング信号はクロック信号に同期して供給され、前記基準パルスは水平帰線期間において前記クロック信号に同期して供給される構成も好ましい。
なお、本発明は、電気光学装置の駆動回路のほか、駆動方法および電気光学装置としても概念することができる。また、本発明に係る電子機器は、上記電気光学装置を有するので、構成の複雑化を回避した上で、表示品位の低下を防止することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図面を参照して説明する。図１は、本実施形態に係る電気光学装置の全体構成を示すブロック図である。
この図に示されるように、電気光学装置１０は、処理回路５０とパネル１００とに大別される。このうち、処理回路５０は、プリント基板に形成された回路モジュールであり、パネル１００とは、ＦＰＣ（Flexible Printed Circuit）基板等によって接続されて、各種の信号を供給するとともに後述するモニタ信号を受信する。
【００１０】
処理回路５０は、クロック信号生成回路２１０、走査制御回路２１２、第１位相調整回路２２１、第２位相調整回路２２２、イネーブルパルス生成回路２２４、調整制御回路２３０およびデータ信号供給回路３００とから構成される。
データ信号供給回路３００は、さらにＳ／Ｐ変換回路３１０、Ｄ／Ａ変換回路群３２０および増幅・反転回路３３０を有する。このうち、Ｓ／Ｐ変換回路３１０は、垂直走査信号Ｖｓおよび水平走査信号Ｈｓおよびドットクロック信号ＤＣＬＫに同期するとともに、図示しない上位装置から供給されるディジタルの映像データＶｉｄを、６チャネルに分配するとともに、それぞれ時間軸に６倍に伸長（シリアル−パラレル変換または相展開ともいう）して、映像データＶｄ１ｄ〜Ｖｄ６ｄとして出力するものである。
【００１１】
ここで、映像データＶｉｄは、画素の階調（明るさ）を指定するデータである。詳細には、映像データＶｉｄは、水平有効表示期間では、当該水平有効表示期間において水平走査される画素の階調を指定する一方、水平帰線期間では、画素を最低階調（黒色）に指定するデータである。
なお、水平帰線期間において画素を最低階調に指定する理由は、主に、タイミングズレなどにより画素に供給されたとしても、当該画素を表示に寄与させないためである。また、映像データＶｉｄをシリアル−パラレル変換する理由は、後述するサンプリングスイッチにおいて、データ信号が印加される時間を長くして、サンプル＆ホールド時間および充放電時間を確保するためである。
【００１２】
Ｄ／Ａ変換回路群３２０は、チャネル毎に設けられたＤ／Ａ変換器の集合体であって、映像データＶｄ１ｄ〜Ｖｄ６ｄを、それぞれ画素の階調に応じた電圧のアナログ信号に変換するものである。
増幅・反転回路３３０は、アナログ変換された信号を、電圧Ｖcを基準にして極性反転または正転した後、適宜、増幅してデータ信号Ｖｉｄ１〜Ｖｉｄ６としてパネル１００に供給するものである。
極性反転については、（ａ）走査線毎、（ｂ）データ線毎、（ｃ）画素毎、（ｄ）面（フレーム）毎などの態様があるが、この実施形態にあっては（ａ）走査線毎の極性反転（１Ｈ反転）であるとする。ただし、本発明をこれに限定する趣旨ではない。
なお、電圧Ｖcは、後述する図１１に示されるように画像信号の振幅中心電圧であり、対向電極に印加される電圧ＬＣcomとほぼ等しい。また、本実施形態では、便宜上、振幅中心電圧Ｖcよりも高位電圧を正極性と、低位電圧を負極性と、それぞれ称している。
また、この実施形態では、映像データＶｉｄをシリアル−パラレル変換した後にアナログ変換する構成とするが、シリアル−パラレル変換前にアナログ変換しても良いのはもちろんである。
【００１３】
ここで、パネル１００の構成について説明する。このパネル１００は、電気光学変化によって所定の画像を形成するものであり、図２は、パネル１００の電気的な構成を示すブロック図である。また、図３は、パネル１００の画素の詳細な構成を示す図である。
図２に示されるように、パネル１００では、複数本の走査線１１２が横方向（Ｘ方向）に延接される一方、複数本のデータ線１１４が図において縦方向（Ｙ方向）に延設されている。そして、これらの走査線１１２とデータ線１１４との交差の各々に対応するように画素１１０がそれぞれ設けられて、表示領域１００ａを構成している。
本実施形態では、走査線１１２の本数（行数）を「ｍ」とし、データ線の本数（列数）を「６ｎ」（６の倍数）として、画素１１０が、縦ｍ行×横６ｎ列のマトリクス状に配列する構成を想定する。
【００１４】
６本の画像信号線１７１には、増幅・反転回路３３０によるデータ信号Ｖｉｄ１〜Ｖｉｄ６がそれぞれ供給される。
各データ線１１４の一端には、画像信号線１７１に供給されるデータ信号Ｖｉｄ１〜Ｖｉｄ６の各々を、データ線１１４にサンプリングするためサンプリングスイッチ１５０がそれぞれ設けられている。各サンプリングスイッチ１５０は、本実施形態では、ｎチャネル型の薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと称する）であり、そのドレインがデータ線１１４に接続される一方、そのゲートは、６本のデータ線１１４を１単位として共通接続されている。
ここで、サンプリングスイッチ１５０のゲートが共通接続されているデータ線１１４を１つのブロックとして考える。そして、このようなブロックを考えた場合、図２において左から数えてｊ列目のデータ線１１４の一端にドレインが接続されたサンプリングスイッチ１５０は、ｊを６で割った余りが「１」であるならば、そのソースが、データ信号Ｖｉｄ１が供給される画像信号線１７１に接続される。同様に、ｊを６で割った余りが「２」、「３」、「４」、「５」、「０」であるデータ線１１４にドレインが接続されたサンプリングスイッチ１５０の各々は、そのソースが、データ信号Ｖｉｄ２〜Ｖｉｄ６が供給される画像信号線１７１にそれぞれ接続されている。例えば、図２において左から数えて１１列目のデータ線１１４にドレインが接続されたサンプリングスイッチ１５０のソースは、「１１」を６で割った余りが「５」であるから、データ信号Ｖｉｄ５が供給される画像信号線１７１に接続される。なお、ここでいう「ｊ」は、データ線１１４を一般化して説明するためのものであって、１≦ｊ≦６ｎを満たす正整数である。
【００１５】
走査線駆動回路１３０は、図９に示されるように、垂直有効表示期間の最初に供給される転送開始パルスＤＹを、クロック信号ＣＬＹのレベルが遷移する（立ち上がる又は立ち下がる）タイミングで取り込むとともに順次シフトし、水平走査期間（１Ｈ）だけＨレベルになる走査信号Ｇ１、Ｇ２、…、Ｇｍとして順次排他的に出力するものである。なお、走査線駆動回路１３０の詳細については、本発明と直接関連しないので省略する。
【００１６】
また、ブロック選択回路１４０は、シフトレジスタ１４２およびＡＮＤ回路１４４を有する。このうち、シフトレジスタ１４２は、図１０に示されるように、水平有効表示期間の最初に供給される転送開始パルスＤＸを、クロック信号ＣＬＸのレベルが遷移するタイミングで取り込むとともに順次シフトし、信号Ｓａ１、Ｓａ２、Ｓａ３、…、Ｓａ（ｎ−１）、Ｓａｎとして出力するものである。
ＡＮＤ回路１４４は、シフトレジスタ１４２の各出力段にそれぞれ設けられ、当該出力段からの信号と、パルス信号線１４３に供給される信号Ｍａ／Ｅｎｂとの論理積信号を求め、それぞれサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎとして出力するものである。
ここで、信号Ｍａ／Ｅｎｂは、図１０に示されるように、水平帰線期間ではモニタパルスＭａとなり、水平有効表示期間ではイネーブルパルスＥｎｂとなる信号である。このうち、イネーブルパルスＥｎｂは、Ｈレベルとなるパルス幅がクロック信号ＣＬＸの半周期よりも狭くなるように、後述するイネーブルパルス信号生成回路によって生成される。
このため、水平有効表示期間において、シフトレジスタ１４２による信号Ｓａ１、Ｓａ２、…、Ｓａ（ｎ−１）、Ｓａｎは、イネーブルパルスＥｎｂによってパルス幅が狭められて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎとして出力される。
【００１７】
そして、これらのサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎは、図２においてブロック化されたデータ線１１４に対応するサンプリングスイッチのゲートに共通に供給される。例えば、左から数えて２番目のブロックには、７列〜１２列目のデータ線１１４に対応するので、これらのデータ線１１４に対応するサンプリングスイッチ１５０のゲートには、サンプリング信号Ｓ２が共通に供給される。
なお、サンプリングスイッチ１５０を構成するＴＦＴについては、本実施形態ではｎチャネル型としているが、ｐチャネル型としても良いし、両チャネルを組み合わせた相補型としても良い。
【００１８】
本実施形態では、データ信号Ｖｉｄ１〜Ｖｉｄ６がそれぞれ供給される画像信号線１７１に隣接し、かつ、略並行となるように、モニタ信号線１７３が設けられている。
なお、モニタ信号線１７３は画像信号線１７１と同様の条件（材質、長さ、幅など）で形成されることが望ましい。
このモニタ信号線１７３の入力端である一端には、後述するように基準パルスＲｅｆが供給される一方、その他端は、位相差検出回路１８０に接続されている。この位相差検出回路１８０は、ＡＮＤ回路１８２とＴＦＴ１８４とを有し、このうち、ＡＮＤ回路１８２はＡＮＤ回路１４４と同一構成であり、また、ＴＦＴ１８４はサンプリングスイッチ１５０と同一構成である。
詳細には、ＡＮＤ回路１８２の入力端のうち一方がパルス信号線１４３の入力側とは反対（終端）側に接続される一方、ＡＮＤ回路１８２の入力端の他方には、水平帰線期間においてのみＨレベルとなる信号Ｂｒが供給される。また、ＴＦＴ１８４は、サンプリングスイッチ１５０と同様にｎチャネル型のＴＦＴであり、そのゲートがＡＮＤ回路１８２の出力端に接続され、そのソースがモニタ信号線１７３の他端に接続され、そのドレインがモニタ信号Ｄｅｔとして、処理回路５０にフィードバックされる。
【００１９】
次に、画素１１０について説明する。
図３に示されるように、画素１１０においては、ｎチャネル型のＴＦＴ１１６のソースがデータ線１１４に接続されるとともに、ドレインが画素電極１１８に接続される一方、ゲートが走査線１１２に接続されている。
また、画素電極１１８に対向するように対向電極１０８が全画素に対して共通に設けられるとともに、一定の電圧ＬＣcomに維持される。そして、これらの画素電極１１８と対向電極１０８との間に液晶層１０５が挟持されている。このため、画素毎に、画素電極１１８、対向電極１０８および液晶層１０５からなる液晶容量が構成されることになる。
【００２０】
特に図示はしないが、両基板の各対向面には、液晶分子の長軸方向が両基板間で例えば約９０度連続的に捻れるようにラビング処理された配向膜がそれぞれ設けられる一方、両基板の各背面側には配向方向に応じた偏光子がそれぞれ設けられる。
画素電極１１８と対向電極１０８との間を通過する光は、液晶層１０５に印加される電圧実効値がゼロであれば、液晶分子の捻れに沿って約９０度旋光する一方、当該電圧実効値が大きくなるにつれて、液晶分子が電界方向に傾く結果、その旋光性が消失する。このため、例えば透過型において、入射側と背面側とに、配向方向に合わせて偏光軸が互いに直交する偏光子をそれぞれ配置させると、当該電圧実効値がゼロに近ければ、光の透過率が最大となって白色表示になる一方、電圧実効値が大きくなるにつれて透過する光量が減少して、ついには透過率が最小である黒色表示になる（ノーマリーホワイトモード）。
また、液晶容量において電荷をリークしにくくさせるために、蓄積容量１０９が画素毎に形成されている。この蓄積容量１０９の一端は、画素電極１１８（ＴＦＴ１１６のドレイン）に接続される一方、その他端は、全画素にわたって共通接地されている。
なお、画素１１０におけるＴＦＴ１１６は、走査線駆動回路１３０や、シフトレジスタ１４２、ＡＮＤ回路１４４、サンプリングスイッチ１５０の構成素子と共通の製造プロセスで形成されて、装置全体の小型化や低コスト化に寄与している。
【００２１】
再び説明を図１に戻す。クロック信号生成回路２１０は、上位装置から供給されるドットクロック信号ＤＣＬＫに同期する信号を生成して、各部を同期制御するためのマスタクロック信号ＣＬを生成するものである。なお、マスタクロック信号ＣＬの周波数は、本実施形態では６相に展開する構成との関係上、ドットクロック信号ＤＣＬＫの周波数の１／６である。
【００２２】
走査制御回路２１２は、マスタクロック信号ＣＬ、垂直走査信号Ｖｓおよび水平走査信号Ｈｓから、転送開始パルスＤＸおよびクロック信号ＣＬＸを生成してブロック選択回路１４０による水平走査を制御するとともに、転送開始パルスＤＹおよびクロック信号ＣＬＹを生成して、走査線駆動回路１３０による垂直走査を制御するものである。ここで、本実施形態では、マスタクロック信号ＣＬをそのままクロック信号ＣＬＸとして用いている。
さらに、走査制御回路２１２は、図１０に示されるように、水平帰線期間において、クロック信号ＣＬＸの半分値であるパルス幅の基準パルスＲｅｆを、当該クロック信号ＣＬＸがＨレベルである期間に同期して１ショット出力する。
なお、走査制御回路２１２は、特に図示しないが、基準パルスＲｅｆを出力したとき、その旨を後述する調整制御回路２３０に通知するほか、転送開始パルスＤＸを出力して水平走査期間であるか否かについても調整制御回路２３０に通知する。くわえて、走査制御回路２１２は、垂直走査および水平走査の制御に合わせてデータ信号供給回路３００における相展開動作や極性反転動作も制御する。
【００２３】
第１位相調整回路２２１は、調整制御回路２３０の制御の下、マスタクロック信号ＣＬの位相を粗調整して、信号ＣＬｒとして出力する。第２位相調整回路２２２は、調整制御回路２３０の制御の下、さらに信号ＣＬａの位相を微調整し、信号ＣＬａとして出力する。イネーブルパルス生成回路２２４は、位相調整された信号ＣＬａ等に基づいてイネーブルパルスＥｎｂを生成するものである。詳細には、イネーブルパルス生成回路２２４は、転送開始パルスＤＸが供給されると、Ｈレベルのパルス幅がクロック信号ＣＬａの半周期よりも狭くなるように、かつ、Ｌレベルとなる期間が、クロック信号ＣＬａの立ち上がりまたは立ち下がり部分を含むように、イネーブルパルスＥｎｂを生成する一方、水平帰線期間に至ると、イネーブルパルスＥｎｂの生成を中断する。
ただし、水平帰線期間において、走査制御回路２１２によって基準パルスＲｅｆが出力されると、当該基準パルスＲｅｆをモニタパルスＭａとしてイネーブルパルスＥｎｂの代わりに出力する。
したがって、処理回路５０からの出力時点では、基準パルスＲｅｆとモニタパルスＭａとは互いに同一タイミングにて出力される。
【００２４】
次に、第１位相調整回路２２１の構成について図４を参照して説明する。
この図において、遅延回路（Ｄ）２２１０は、入力信号をクロック信号ｆＣＬの１周期分だけ遅延させて出力するものであり、本実施形態では、ある段の遅延回路２２１０の出力信号が次段の遅延回路２２１０の入力信号となるように１１段分縦続接続されている。
この縦続接続において、第１段の遅延回路２２１０の入力端には、クロック信号生成回路２１０によるマスタクロック信号ＣＬが供給される一方、第５段から第１１段までの遅延回路２２１０の各出力信号が信号Ｃｒ−０〜Ｃｒ−６として、それぞれ出力されてセレクタ２２１２に供給されている。
セレクタ２２１２は、調整制御回路２３０による制御信号Ｐｈｄにしたがって、信号Ｃｒ−０〜Ｃｒ−６のいずれかを選択して、信号ＣＬｒとして第２位相調整回路２２２に供給するものである。なお、初期状態においてセレクタ２２１２は、信号Ｃｒ−３を選択する。
【００２５】
本実施形態では、図５に示されるように、クロック信号ｆＣＬの周波数がマスタクロック信号ＣＬの周波数の８倍となるように設定されている。このため、遅延回路２２１０による遅延時間ｄ１は、マスタクロック信号ＣＬの位相のπ／４に相当する。よって、８段目の遅延回路２２１０の出力たる信号Ｃｒ−３は、マスタクロック信号ＣＬをちょうど１周期分遅延させたものとなって、位相が一致することになる。
このため、信号Ｃｒ−３およびマスタクロック信号ＣＬからみると、信号Ｃｒ−０、Ｃｒ−１、Ｃｒ−２は、それぞれ位相が３π／４、π／２、π／４だけ進む一方、信号Ｃｒ−４、Ｃｒ−５、Ｃｒ−６は、それぞれ位相がπ／４、π／２、３π／４だけ遅れることになる。
【００２６】
次に、第２位相調整回路２２２の構成について図６を参照して説明する。
この図において遅延回路２２２０は、ＮＯＴ回路２２４２、２２４４と、積分回路２２４６とを有する。ＮＯＴ回路２２４２は、入力信号を論理反転して出力するが、その出力信号の波形は積分回路２２４６によって鈍化するので、ＮＯＴ回路２２４４によって波形整形された信号は、ＮＯＴ回路２２４２の入力信号に対して遅延する。本実施形態では、この遅延回路２２２０が６段分縦続接続され、詳細には、ある段の遅延回路２２２０の出力信号が次段の遅延回路２２２０の入力信号となるように縦続接続されている。
この縦続接続において、第１段の遅延回路２２２０の入力端には、第１位相調整回路２２１による信号ＣＬｒが供給される一方、第１段から第６段までの遅延回路２２２０の各出力端から、信号Ｃｆ−１〜Ｃｆ−６が、それぞれ出力されてセレクタ２２２２に供給されている。ただし、信号ＣＬｒも遅延ゼロの出力信号Ｃｆ−０としてセレクタ２２２２に供給されている。
セレクタ２２２２は、調整制御回路２３０による制御信号Ｐｈａにしたがって、信号Ｃｆ−０〜Ｃｆ−６のいずれかを選択して、信号ＣＬａとしてイネーブルパルス生成回路２２４に供給するものである。なお、初期状態においてセレクタ２２２２は、信号Ｃｆ−０を選択する。
【００２７】
信号Ｃｆ−０〜Ｃｆ−６は、図７に示されるように、信号ＣＬｒを、積分回路２２４６の時定数やＮＯＴ回路２２４２、２２４４の構成トランジスタで定まる時間ｄ２だけ段階的に遅延させたものとなる。
本実施形態では、ｄ２≦ｄ１／２となるように、かつ、６ｄ２≧ｄ１となるように、遅延回路２２２０が設計されている。すなわち、遅延回路２２２０の遅延時間ｄ２は、遅延回路２２１０の遅延時間ｄ１の半分以下であって、第２位相調整回路２２２における位相調整範囲に相当する時間である６ｄ２（＝Ｔ２）が、遅延回路２２１０の遅延時間ｄ１以上となるように設定されている。
【００２８】
マスタクロック信号ＣＬ、クロック信号ＣＬＸ、信号ＣＬａおよびイネーブルパルスＥｎｂの関係について図８を参照して説明する。
走査制御回路２１２は、上述したようにマスタクロック信号ＣＬをそのままクロック信号ＣＬＸとして出力する。
また、初期状態では、セレクタ２２１２が信号Ｃｒ−３を選択し、セレクタ２２２２が信号Ｃｆ−０を選択するので、信号ＣＬａとクロック信号ＣＬＸとは、位相（およびタイミング）が一致することになる。
上述したように、イネーブルパルスＥｎｂは、イネーブルパルス生成回路２２４によって、Ｈレベルのパルス幅がクロック信号ＣＬａの半周期よりも狭くなるように、かつ、Ｌレベルとなる期間が、クロック信号ＣＬａの立ち上がりまたは立ち下がり部分を含むように生成される。
したがって、初期状態におけるイネーブルパルスＥｎｂは、同図に示されるようにＬレベルとなる期間が信号ＣＬａのみならずクロック信号ＣＬＸにも同期した波形となる。
【００２９】
次に、電気光学装置の動作について説明する。まず、イネーブルパルスＥｎｂがクロック信号ＣＬＸに対して遅延しない状態を想定する。
電気光学装置の表示動作において、図９は、垂直走査を説明するためのタイミングチャートであり、図１０は、水平走査を説明するためのタイミングチャートであり、図１１は、連続する水平走査期間にわたって供給されるデータ信号の電圧波形の例を示す図である。
垂直有効表示期間の最初において、転送開始パルスＤＹが走査線駆動回路１３０に供給される。この供給によって、図９に示されるように、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍが順次排他的にＨレベルになって、それぞれ走査線１１２に出力されるので、ここでは、まず走査信号Ｇ１がＨレベルになる水平走査期間について着目する。
【００３０】
水平走査期間は、水平帰線期間とこれに続く水平表示期間とに分けられる。水平有効表示期間では、水平走査に同期して供給される映像データＶｉｄが、第１に、Ｓ／Ｐ変換回路３１０によって６チャネルに分配されるとともに、時間軸に対して６倍に伸長され、第２に、Ｄ／Ａ変換回路群３２０によってそれぞれアナログ信号に変換され、第３に、さらに、増幅・反転回路３３０によって正極性書込に対応して電圧Ｖcを基準に正転して出力される。このため、増幅・反転回路３３０によるデータ信号Ｖｉｄ１〜Ｖｉｄ６の電圧は、画素を暗くさせるほど、電圧Ｖcよりも高位となる。
【００３１】
一方、走査信号Ｇ１がＨレベルになる水平有効表示期間では、図１０に示されるように、シフトレジスタ１４２は、転送開始パルスＤＸをクロック信号ＣＬＸによって取り込むとともに順次シフトするので、信号Ｓａ１、Ｓａ２、Ｓａ３、…、Ｓａｎは順番にＨレベルとなる。
ここでは、イネーブルパルスＥｎｂがクロック信号ＣＬＸに対して遅延していない場合を想定しているので、イネーブルパルスＥｎｂは、図１０に示されるようなものとなる。このため、信号Ｓａ１、Ｓａ２、Ｓａ３、…、Ｓａｎは、イネーブルパルスＥｎｂによりそれぞれＨレベルとなるパルス幅が狭められて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ（ｎ−１）、Ｓｎとして出力される。
【００３２】
いま、走査信号Ｇ１がＨレベルになる水平有効走査期間において、サンプリング信号Ｓ１がＨレベルになると、左から１番目のブロックに属する６本のデータ線１１４には、データ信号Ｖｉｄ１〜Ｖｉｄ６のうち対応するものがそれぞれサンプリングされる。そして、サンプリングされたデータ信号Ｖｉｄ１〜Ｖｉｄ６は、図２において上から数えて１行目の走査線１１２と当該６本（左から数えて１〜６列目）のデータ線１１４と交差する画素の画素電極１１８にそれぞれ印加されることになる。
この後、サンプリング信号Ｓ２がＨレベルになると、今度は、２番目のブロックに属する６本のデータ線１１４に、それぞれデータ信号Ｖｉｄ１〜Ｖｉｄ６がサンプリングされて、これらのデータ信号Ｖｉｄ１〜Ｖｉｄ６が、１行目の走査線１１２と当該６本（左から数えて７〜１２列目）のデータ線１１４と交差する画素の画素電極１１８にそれぞれ印加されることになる。
【００３３】
以下同様にして、サンプリング信号Ｓ３、Ｓ４、……、Ｓｎが順次Ｈレベルになると、第３番目、第４番目、…、第ｎ番目のブロックに属する６本のデータ線１１４にデータ信号Ｖｉｄ１〜Ｖｉｄ６のうち対応するものがサンプリングされ、これらのデータ信号Ｖｉｄ１〜Ｖｉｄ６が、１行目の走査線１１２と当該６本のデータ線１１４と交差する画素の画素電極１１８にそれぞれ印加されることになる。これにより、第１行目の画素のすべてに対する書き込みが完了することになる。
【００３４】
続いて、走査信号Ｇ２がＨレベルになる期間について説明する。本実施形態では、上述したように、走査線単位の極性反転が行われるので、この水平有効表示期間においては、負極性書込が行われることになる。
一方、水平帰線期間において映像データＶｉｄは画素の黒色化を指定するが、直前の水平有効表示期間では正極性書込であったので、データ信号Ｖｉｄ１〜Ｖｉｄ６は、図１１に示されるように、この水平帰線期間の略中心タイミングにおいて、画素１１０における画素電極１１８に印加された場合に当該画素を最低階調の黒色とさせる正極性電圧Ｖb(+)から当該画素を最低階調の黒色とさせる負極性電圧Ｖb(-)へと切り替わる。
なお、図１１における電圧の関係について言及すると、電圧Ｖw(-)、Ｖg(-)は、画素１１０における画素電極１１８に印加された場合に当該画素を、それぞれ最高階調の白色、中間階調である灰色とさせる負極性電圧である。一方、Ｖw(+)、Ｖg(+)は、画素１１０における電極１１８に印加された場合に、それぞれ当該画素を最高階調の白色、中間階調である灰色とさせる正極性電圧であり、電圧Ｖcを基準にしたときにＶw(-)、Ｖg(-)と対称関係にある。なお、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍの電圧関係については、そのＬレベルが電圧Ｖb(-)よりも低く、走査信号のＨレベルが電圧Ｖb(+)よりも高い。
【００３５】
走査信号Ｇ２がＨレベルになる水平有効表示期間の動作は、走査信号Ｇ１がＨレベルになる水平有効表示期間と同様であり、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎが順次Ｈレベルになって、第２行目の画素のすべてに対する書き込みが完了することになる。ただし、走査信号Ｇ２がＨレベルとなる水平有効表示期間は負極性書込であるので、増幅・反転回路３３０は、６チャネルに分配されて、時間軸に対して６倍に伸長された信号を、負極性書込に対応して、電圧Ｖcを基準に反転して出力する。このため、データ信号Ｖｉｄ１〜Ｖｉｄ６の電圧は、図１１に示されるように、画素を暗くさせるほど、電圧Ｖcよりも低位となる。
【００３６】
以下同様にして、走査信号Ｇ３、Ｇ４、…、ＧｍがＨレベルになって、第３行目、第４行目、…、第ｍ行目の画素に対して書き込みが行われることになる。これにより、奇数行目の画素については正極性書込が行われる一方、偶数行目の画素については負極性書込が行われて、この１垂直走査期間においては、第１行目〜第ｍ行目の画素のすべてにわたって書き込みが完了することになる。
なお、データ信号Ｖｉｄ〜Ｖｉｄ６は、水平帰線期間の略中心タイミングにおいて、正極性書込の水平有効表示期間から負極性書込の水平有効表示期間に移行する場合には電圧Ｖb(+)から電圧Ｖb(-)へ、負極性書込の水平有効表示期間から正極性書込の水平有効表示期間に移行する場合には電圧Ｖb(-)から電圧Ｖb(+)へ、それぞれ切り替わる。
また、次の１垂直走査期間においても、同様な書き込みが行われるが、この際、各行の画素に対する書込極性が入れ替えられる。すなわち、次の１垂直走査期間において、奇数行目の画素については負極性書込が行われる一方、偶数行目の画素については正極性書込が行われることになる。
このように、垂直走査期間毎に画素に対する書込極性が入れ替えられるので、液晶層１０５に直流成分が印加されることがなくなり、液晶層１０５の劣化が防止される。
【００３７】
ところで、データ信号Ｖｉｄ１〜Ｖｉｄ６や信号Ｍａ／Ｅｎｂなどの各種信号は、タイミングが揃えられて処理回路５０から出力される。また、各種信号は、処理回路５０からパネル１００へＦＰＣ基板を介して供給されるが、銅箔パターン等の相違があるものの、特定信号のイミングズレはＦＰＣ基板では問題にならない、と考えられる。
しかしながら、パネル１００では、配線等がガラス基板上に形成されるので、抵抗率や寄生容量はＦＰＣ基板と比較して大きい。さらに、パネル１００において信号Ｍａ／Ｅｎｂとデータ信号Ｖｉｄ１〜Ｖｉｄ６とは供給経路とが異なる。
このため、パネル１００において入力時にタイミングが一致していても、パネル１００内部においてはデータ信号Ｖｉｄ１〜Ｖｉｄ６の供給タイミングに対し、信号Ｍａ／Ｅｎｂに含まれるイネーブルパルスＥｎｂの位相ズレが発生する傾向にある。
【００３８】
仮に、図１２（ｂ）に示されるようにパネル１００内部においてデータ信号Ｖｉｄ１〜Ｖｉｄ６の供給タイミングに対してイネーブルパルスＥｎｂの位相が遅れた場合、データ線１１４には、本来の画素に対応するデータ信号がサンプリングされた後に、違う画素に対応するデータ信号がサンプリングされてしまうので、表示品位が著しく低下する。反対に、図１２（ｃ）に示されるようにパネル１００内部においてデータ信号Ｖｉｄ１〜Ｖｉｄ６の供給タイミングに対してイネーブルパルスＥｎｂの位相が進んだ場合、データ線１１４には、本来の画素に対応するデータ信号がサンプリングする前に、本来とは異なる画素に対応するデータ信号がサンプリングされてしまうので、本来の画素をサンプリングする時間が確保できない状態となる結果、やはり表示品位が低下する。
なお、図１２（ａ）は、データ信号Ｖｉｄ１〜Ｖｉｄ６の供給タイミングに対してイネーブルパルスＥｎｂの供給タイミングが一致して、理想的な状態となっている場合を示す図である。
【００３９】
このため、本実施形態では、パネル１００内においてイネーブルパルスＥｎｂの位相がデータ信号Ｖｉｄ１〜Ｖｉｄ６の供給タイミングに対してどれだけズレいるかを位相差検出回路１８０で検出するとともに、その検出結果にしたがって、イネーブルパルスＥｎｂの位相を進めたり、遅らせたりする構成を採用している。
ところで、イネーブルパルスＥｎｂの立ち上がりおよび立ち下がりタイミングは、クロック信号ＣＬＸに一致しないし、データ信号Ｖｉｄ１〜Ｖｉｄ６もアナログ信号である。このため、データ信号Ｖｉｄ１〜Ｖｉｄ６の供給タイミングに対するイネーブルパルスＥｎｂの位相ズレを直接的に検出することが困難である。
そこで、本実施形態では、水平帰線期間において、クロック信号ＣＬＸに同期し、かつ、半周期分の基準パルスＲｅｆを、イネーブルパルスＥｎｂが供給されるパルス信号線１４３にモニタパルスＭａとして供給するとともに、同じ基準パルスＲｅｆを、画像信号線１７１に隣接するモニタ信号線１７３にも供給して、モニタパルスＭａと基準パルスＲｅｆとの位相差をパネル１００内部で検出して、データ信号Ｖｉｄ１〜Ｖｉｄ６の供給タイミングに対するイネーブルパルスＥｎｂの位相ズレを間接的に検出する構成としたのである。
【００４０】
この構成の詳細について述べると、基準パルスＲｅｆがモニタ信号線１７３の入力側一端に供給されると、当該モニタ信号線１７３の他端であるＴＦＴ１８４のソースでは、データ信号Ｖｉｄ１〜Ｖｉｄ６と同程度の遅延が発生する。また、モニタパルスＭａが、パルス信号線１４３の入力側一端に供給されると、当該パルス信号線１４３の他端であるＡＮＤ回路１８２の入力端の一方では、イネーブルパルスＥｎｂと同程度の遅延が生じる。このため、データ信号Ｖｉｄ１〜Ｖｉｄ６の供給タイミングに対するイネーブルパルスＥｎｂの位相ズレは、基準パルスＲｅｆに対してモニタパルスＭａがパネル１００においてどれだけズレているかによって、次のようにして判断することができる。
【００４１】
例えば図１３（ａ）に示されるように、パネル１００の入力時点において基準パルスＲｅｆとモニタパルスＭａとが互いに一致している場合に、パネル１００における遅延の程度が同一であれば、ＴＦＴ１８４のソースに到達した基準パルスＲｅｆ’と、ＡＮＤ回路１８２の入力端の一方に到達したモニタパルスＭａ’とは、ともに時間ｄ３だけ共通に遅延する。このため、ＴＦＴ１８４のドレインに出力された直後の検出信号Ｄｅｔは、基準パルスＲｅｆよりも遅延こそすれ、同一のパルス幅（クロック信号ＣＬＸの半周期）を有することになる。
この検出信号Ｄｅｔは、処理回路５０における調整制御回路２３０にフィードバックされるが、調整制御回路２３０が受信した時点（図１３において信号Ｄｅｔ’）では、ＴＦＴ１８４のドレインに出力された直後の波形よりもさらに時間ｄ４だけ遅延する。ただし、そのパルス幅は、遅延とは無関係に保存された状態で調整制御回路２３０に受信される。このため、調整制御回路２３０は、基準パルスＲｅｆがパネル１００に送出されてから時間（ｄ３＋ｄ４）経過した時点で信号Ｄｅｔ’がＨレベルに遷移し、かつ、信号Ｄｅｔ’の（Ｈレベルの）パルス幅が基準パルスＲｅｆのパルス幅（クロック信号ＣＬＸの半周期）と同値であれば、パネル１００内においてイネーブルパルスＥｎｂがデータ信号Ｖｉｄ１〜Ｖｉｄ６に対して位相ズレしていない、と判断することができる。
なお、時間ｄ３、ｄ４は、パネル固有の値であり、変動しない性質の値であるので、実験的に遅延時間を求めて記憶させておき、調整制御回路２３０が判断時に記憶値を用いる構成とすれば良い。
また、上述したように走査制御回路２１２が基準パルスＲｅｆを出力した旨を通知するので、調整制御回路２３０は、信号Ｄｅｔ’の状態を、当該通知を受けてから時間（ｄ３＋ｄ４）経過した時点で判断することができる。
【００４２】
一方、パネル１００内においてイネーブルパルスＥｎｂがデータ信号Ｖｉｄ１〜Ｖｉｄ６に対して位相が遅れていれば、図１３（ｂ）に示されるように、基準パルスＲｅｆ’に対して、モニタパルスＭａ’はさらに遅延する。このため、ＴＦＴ１８４のドレインに出力された直後の検出信号Ｄｅｔの前端は、基準パルスＲｅｆ’よりも、遅延したモニタパルスＭａ’の分だけ短くなる。このあと、当該検出信号Ｄｅｔは、時間ｄ４だけ遅延し、そのパルス幅が保存された状態で調整制御回路２３０に受信される。このため、調整制御回路２３０は、基準パルスＲｅｆがパネル１００に送出されてから時間（ｄ３＋ｄ４）経過した時点で信号Ｄｅｔ’がＬレベルであれば、パネル１００内においてイネーブルパルスＥｎｂの位相がデータ信号Ｖｉｄ１〜Ｖｉｄ６に対して遅れている、と判断することができる。さらに、調整制御回路２３０は、信号Ｄｅｔ’が当該時点よりも後にＨレベルとなったとき、そのパルス幅が基準パルスＲｅｆのパルス幅に対しどれだけ短くなっているかによって、イネーブルパルスＥｎｂの遅れ量を求めることができる。
【００４３】
また、パネル１００内においてイネーブルパルスＥｎｂがデータ信号Ｖｉｄ１〜Ｖｉｄ６に対して位相が進んでいれば、図１３（ｃ）に示されるように、基準パルスＲｅｆ’に対して、モニタパルスＭａ’は時間的に先行する。このため、ＴＦＴ１８４のドレインに出力された直後の検出信号Ｄｅｔの後端は、基準パルスＲｅｆ’よりも、先行したモニタパルスＭａ’の分だけ短くなる。このあと、当該検出信号Ｄｅｔは、時間ｄ４だけ遅延し、そのパルス幅が保存された状態で調整制御回路２３０に受信される。このため、調整制御回路２３０は、基準パルスＲｅｆがパネル１００に送出されてから時間（ｄ３＋ｄ４）経過した時点で信号Ｄｅｔ’がＨレベルに遷移し、かつ、信号Ｄｅｔ’の（Ｈレベルの）パルス幅が基準パルスＲｅｆのパルス幅よりも短ければ、パネル１００内においてイネーブルパルスＥｎｂの位相がデータ信号Ｖｉｄ１〜Ｖｉｄ６に対して進んでいる、と判断することができ、さらに、そのパルス幅が基準パルスＲｅｆのパルス幅に対しどれだけ短くなっているかによって、イネーブルパルスＥｎｂの進み量を求めることができる。
【００４４】
イネーブルパルスＥｎｂは、イネーブルパルス生成回路２２４が信号ＣＬａを基準として生成されるが、マスタクロック信号ＣＬ（クロック信号ＣＬＸ）に対する信号ＣＬａに対する位相は、第１位相調整回路２２１によって粗調整され、第２位相調整回路２２２によって微調整される。このため、イネーブルパルスＥｎｂは、第１位相調整回路２２１によって粗調整され、第２位相調整回路２２２によって微調整される、と言い換えることができる。また、これらの第１位相調整回路２２１および第２位相調整回路２２２による調整は、調整制御回路２３０によって制御されるので、結局のところイネーブルパルスＥｎｂの位相は、調整制御回路２３０によって制御されることになる。
【００４５】
そこで、調整制御回路２３０によるイネーブルパルスＥｎｂの位相制御について説明する。図１４は、この位相制御の動作を説明するためのフローチャートである。
まず、調整制御回路２３０は、走査制御回路２１２から基準パルスＲｅｆを出力した旨の通知を受信したか否かを判別し（ステップＳｐ１）、この判別結果がＹｅｓとなるまで待機する。
調整制御回路２３０は、当該通知を受信したならば、上述したように当該通知を受信してから時間（ｄ３＋ｄ４）経過した時点で信号Ｄｅｔ’の状態およびそのパルス幅から、データ信号Ｖｉｄ１〜Ｖｉｄ６に対するイネーブルパルスＥｎｂのズレ量を検出する（ステップＳｐ２）。
次に、調整制御回路２３０は、検出したイネーブルパルスＥｎｂのズレ量が、時間ｄ１の半分値以上であるか否かを判別する（ステップＳｐ３）。すなわち、調整制御回路２３０は、イネーブルパルスＥｎｂの位相が第１位相調整回路２２１における遅延回路２２１０の遅延時間ｄ１の半分値に相当する分以上進んでいる、または、遅れているか否かを判別する。
【００４６】
この判別結果がＮｏであれば、第１位相調整回路２２１による位相調整は不要であるので、処理手順が後述するステップＳｐ８にスキップする一方、この判別結果がＹｅｓあれば、第１位相調整回路２２１による位相調整は必要となるので、調整制御回路２３０は、その前準備として、第２位相調整回路２２２におけるセレクタ２２２２に対し信号Ｃｆ−３を選択させる旨を指令する制御信号Ｐｈａを出力する（ステップＳｐ４）。このため、セレクタ２２２２が実際に信号Ｃｆ−３を選択する結果、第２位相調整回路２２２における調整点が暫定的に調整範囲の略中心に設定される。
【００４７】
次に、調整制御回路２３０は、イネーブルパルスＥｎｂがデータ信号Ｖｉｄ１〜Ｖｉｄ６に対して遅れているのか、進んでいるのかを判別する（ステップＳｐ５）。遅れていれば、判別結果がＹｅｓとなるので、調整制御回路２３０は、第１位相調整回路２２１におけるセレクタ２２１２に対し、現時点の選択信号よりも１段位相を進めた信号を選択するように制御信号Ｐｈｄによって指令する（ステップＳｐ６）。これにより、セレクタ２２１２では、選択される信号の位相が実際に１段進む。
一方、位相進みであれば、ステップＳｐ４の判別結果がＮｏとなるので、調整制御回路２３０は、第１位相調整回路２２１におけるセレクタ２２１２に対し、現時点の選択信号よりも１段位相を遅らせた信号を選択するように制御信号Ｐｈｄによって指令する（ステップＳｐ７）。これにより、セレクタ２２１２では、選択される信号の位相が実際に１段遅れる。
【００４８】
ステップＳｐ６またはＳｐ７が終了すると、調整制御回路２３０は、処理手順を再びＳｐ１に戻す。この理由は、ステップＳｐ６、Ｓｐ７においては、信号ＣＬｒの位相が時間ｄ１に相当する分だけ変化しただけであって、変化後においても、データ信号Ｖｉｄ１〜Ｖｉｄ６に対するイネーブルパルスＥｎｂのズレ量が時間ｄ１の半分値以上である可能性があるからである。
このため、ステップＳｐ６またはＳｐ７の処理後にステップＳｐ１に戻って、ステップＳｐ３の判別結果が依然Ｙｅｓであれば、ステップＳｐ６またはＳｐ７による位相の粗調整が再度実行される一方、ステップＳｐ３の判別結果がＮｏとなれば、第２位相調整回路２２２による微調整が実行されることになる。
【００４９】
すなわち、ステップＳｐ３の判別結果がＮｏである場合、すなわち、データ信号Ｖｉｄ１〜Ｖｉｄ６に対するイネーブルパルスＥｎｂのズレ量が時間ｄ１の半分値より少ない状態で収まっている場合、調整制御回路２３０は、さらに当該ズレ量が時間ｄ２の半分値以上であるか否かを判別する（ステップＳｐ８）。すなわち、調整制御回路２３０は、イネーブルパルスＥｎｂの位相が第２位相調整回路２２２における遅延回路２２２０の遅延時間ｄ２の半分値に相当する分以上進んでいる、または、遅れているか否かを判別する。
ステップＳｐ８の判別結果がＹｅｓあれば、第２位相調整回路２２２による位相の微調整が必要となるので、調整制御回路２３０は、イネーブルパルスＥｎｂのズレ量がデータ信号Ｖｉｄ１〜Ｖｉｄ６に対して遅れているのか、進んでいるのかを判別する（ステップＳｐ９）。
【００５０】
遅れていれば、判別結果がＹｅｓとなるので、調整制御回路２３０は、第２位相調整回路２２２におけるセレクタ２２２２に対し、現時点の選択信号よりも１段位相を進めた信号を選択させるように、制御信号Ｐｈａによって指令する（ステップＳｐ１０）。これにより、セレクタ２２２２では、選択される信号の位相が実際に１段進む。
一方、位相進みであれば、ステップＳｐ９の判別結果がＮｏとなるので、調整制御回路２３０は、第２位相調整回路２２２におけるセレクタ２２２２に対し、現時点の選択信号よりも１段位相を遅らせた信号を選択させるように、制御信号Ｐｈａによって指令する（ステップＳｐ１１）。これにより、セレクタ２２２２では、選択される信号の位相が実際に１段遅れる。
ステップＳｐ１０またはＳｐ１１が終了すると、調整制御回路２３０は、処理手順を再びＳｐ１に戻し、１段微調整後のイネーブルパルスＥｎｂのズレ量に応じて、ステップＳｐ１、Ｓｐ２、Ｓｐ３を経由しつつ、ステップＳｐ８〜Ｓｐ１１の処理を繰り返し実行する。この繰り返し処理においてステップＳｐ８の判別結果がＮｏになると、イネーブルパルスＥｎｂのズレ量が時間ｄ１の半分値よりも少ない状態に収まったこと、すなわち、調整が不要であるほどに当該ズレ量がごくわずかになったこと、を意味するので、当該ズレ量による表示品位が無視できる程度となる。
【００５１】
なお、ステップＳｐ８の判別結果がＮｏである場合、調整制御回路２３０は、処理手順をステップＳｐ１に戻す。このため、温度変更など何らかの要因によって当該ズレ量が拡大したとき、ズレ量をなくす方向に位相調整が再度実行される。すなわち、当該ズレ量が大きければステップＳｐ６またはＳｐ７による粗調整の後に、ステップＳｐ１０、Ｓｐ１１による微調整が実行される一方、当該ズレ量が小さければステップＳｐ１０、Ｓｐ１１による微調整が実行されて、ズレ量をなくす方向に位相調整が実行される。
【００５２】
このように本実施形態によれば、イネーブルパルスＥｎｂの位相は、第１位相調整回路２２１によって粗調整された後に、第２位相調整回路２２２によって微調整される。このため、第１位相調整回路２２１における調整精度が粗くても、第２位相調整回路２２２における微調整によって調整精度を確保することができるとともに、第２位相調整回路２２２における調整範囲が少なくて済むので、回路構成の複雑化も回避することができる。
また、イネーブルパルスＥｎｂの位相調整は水平帰線期間において実行され、有効表示期間において位相の変更をしない構成となっているので、イネーブルパルスＥｎｂの位相の切換に伴う表示品位の低下も防止される。
さらに、本実施形態では、第１位相調整回路２２１による粗調整の前に、第２位相調整回路２２２において信号Ｃｆ−３を選択して位相調整点を中心に設定するので、粗調整後には、第２位相調整回路２２２による微調整だけでは対処できることになる。
【００５３】
なお、上記実施形態では、粗調整または微調整を１段階ずつ変化させる構成としたが、データ信号Ｖｉｄ１〜Ｖｉｄ６に対するイネーブルパルスＥｎｂのズレ量は、信号Ｄｅｔ’から検出することができるので、第１位相調整回路２２１が当該ズレ量に応じた段数だけ変化させた後に、第２位相調整回路２２２が当該粗調整では調整しきれない分に相当する段数だけ変化させる構成としても良い。
【００５４】
また、上記実施形態において第１位相調整回路２２１および第２位相調整回路２２２は、それぞれ図４および図６に示される構成としたが、第２位相調整回路２２２における調整精度が第１位相調整回路２２１における調整精度よりも細かければ、本発明ではこれらに限られない。また、セレクタ２２１２、２２２２によって選択することによって位相を調整する構成に限られず、遅延時間を段階的または連続的に変化させる構成であっても良い。
【００５５】
実施形態では、信号Ｍａ／Ｅｎｂに検出用のモニタパルスＭａを含ませたが、転送開始パルスＤＸをモニタパルスＭａとしてモニタ信号線１７３に供給する構成としても良い。ただし、転送開始パルスＤＸで代用する場合には、転送開始パルスＤＸが供給されてからイネーブルパルスＥｎｂが供給されるまで、ある程度時間が空くような構成に変更する必要がある。
また、データ信号Ｖｉｄ１〜Ｖｉｄ６に対するイネーブルパルスＥｎｂのズレ量を間接的に検出するのではなく、例えば、帰線期間においてデータ信号Ｖｉｄ１〜Ｖｉｄ６に検出用ダミー信号を挿入するとともに、当該ダミー信号に同期した検出用イネーブルパルスを生成し、これら検出用ダミー信号と検出用イネーブルパルスをパネル１００に供給することによって、パネル１００内部における遅延を直接的に検出する構成としても良い。
【００５６】
さらに、実施形態では、水平帰線期間において、モニタパルスＭａを出力して、その応答である信号Ｄｅｔ’の情報にしたがって第１位相調整回路２２１および第２位相調整回路２２２による位相調整を行う構成としたが、ステップＳｐ８〜Ｓｐ１１の繰り返し実行に入ってからステップＳｐ８の判別結果がＮｏとなるまでに比較的な長い時間を要すると考えられる。一方、第２位相調整回路２２２における位相調整は、遅延回路２２２０における遅延時間ｄ２に相当する分の位相を最小単位として実行される。このため、仮に水平有効表示期間に実行しても位相切換による表示品位の低下は小さいと考えられるので、第２位相調整回路２２２における位相の切換は、水平有効表示期間に実行しても差し支えないと考えられる。
ただし、第１位相調整回路２２１における位相調整は、遅延回路２２１０における遅延時間ｄ１に相当する分の位相を最小単位として実行されるので、仮に水平有効表示期間に実行されると、位相切換による表示品位の低下は避けがたいと考えられる。このため、第１位相調整回路２２１については、実施形態のように水平帰線期間や、同じく表示動作に影響のでない垂直帰線期間において位相切換する構成が望ましい。
くわえて、実施形態のように位相調整動作を、表示に影響を与えない期間に実行する構成が好ましいのであれば、例えば電源オン直後の一定時間において、当該位相調整動作を実行する構成としても良い。
また、実施形態では、第１位相調整回路２２１の後段に第２位相調整回路２２２を配置する構成としたが、この配置を逆転しても構わない。
【００５７】
また、上述した実施形態にあっては、映像データＶｉｄを６チャネルの映像データＶｄ１ｄ〜Ｖｄ６ｄに展開する構成したが、展開するチャネル数は、「６」に限られるものではない。また、相展開する構成に限られず、点順次方式であってもイネーブルパルスＥｎｂによってサンプリング信号を狭める構成であれば適用可能である。
一方、上述した実施形態において、データ信号供給回路３００は、ディジタルの映像信号Ｖｉｄを処理するものとしたが、アナログの画像信号を処理する構成としても良い。また、データ信号供給回路３００においては、Ｓ／Ｐ展開の後にアナログ変換する構成としたが、最終的な出力が同じアナログ信号であるならば、アナログ変換した後にＳ／Ｐ展開する構成としても良い。
【００５８】
さらに、上述した実施形態にあっては、対向電極１０８と画素電極１１８との電圧実効値が小さい場合に白色表示を行うノーマリーホワイトモードとして説明したが、黒色表示を行うノーマリーブラックモードとしても良い。
上述した実施形態では、液晶としてＴＮ型を用いたが、ＢＴＮ（Bi-stable Twisted Nematic）型・強誘電型などのメモリ性を有する双安定型や、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたＧＨ（ゲストホスト）型などの液晶を用いても良い。
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行（水平）配向（ホモジニアス配向）の構成としても良い。このように、本発明では、液晶や配向方式として、種々のものに適用することが可能である。
以上については、液晶装置について説明したが、本発明では、映像データ（映像信号）を、画像信号線１７１を介して供給する構成であれば、例えばＥＬ（Electronic Luminescence）素子、電子放出素子、電気詠動素子、デジタルミラー素子などを用いた装置や、プラズマディスプレイなどにも適用可能である。
【００５９】
＜電子機器＞
次に、上述した実施形態に係る電気光学装置を用いた電子機器の例として、上述したパネル１００をライトバルブとして用いたプロジェクタについて説明する。
図１５は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ２１００の内部には、ハロゲンランプ等の白色光源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。なお、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。
【００６０】
ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した実施形態におけるパネル１００と同様であり、処理回路（図１５では省略）から供給されるＲ、Ｇ、Ｂの各色に対応する画像信号でそれぞれ駆動されるものである。
ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１４によってカラー画像が投射されることとなる。
【００６１】
なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー２１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。また、ライトバルブ１００Ｒ、１００Ｂの透過像は、ダイクロイックプリズム２１１２により反射した後に投射されるのに対し、ライトバルブ１００Ｇの透過像はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる水平走査方向は、ライトバルブ１００Ｇによる水平走査方向と逆向きにして、左右反転像を表示させる構成となっている。
【００６２】
また、電子機器としては、図１５を参照して説明した他にも、直視型、例えば携帯電話や、パーソナルコンピュータ、テレビジョン、ビデオカメラのモニタ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、本発明に係る電気光学装置が適用可能なのは言うまでもない。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】同電気光学装置におけるパネルの構成を示す図である。
【図３】同パネルにおける画素の構成を示す図である。
【図４】同電気光学装置における第１位相調整回路の構成を示す図である。
【図５】同第１位相調整回路による各遅延信号を示す図である。
【図６】同電気光学装置における第２位相調整回路の構成を示す図である。
【図７】同第２位相調整回路による各遅延信号を示す図である。
【図８】同電気光学装置のクロック信号を説明するための図である。
【図９】同電気光学装置の表示動作を説明するためのタイミングチャートである。
【図１０】同電気光学装置の表示動作を説明するためのタイミングチャートである。
【図１１】同電気光学装置の表示動作を説明するための図である。
【図１２】同電気光学装置においてイネーブルパルスの位相ズレを説明するための図である。
【図１３】同電気光学装置においてイネーブルパルスと検出パルスとの関係を説明するための図である。
【図１４】同電気光学装置の位相調整動作を説明するためのフローチャートである。
【図１５】同電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す図である。
【符号の説明】
【００６４】
１００…パネル、１３０…走査線駆動回路、１４２…シフトレジスタ、１４３…パルス信号線、１４４…ＡＮＤ回路、１５０…サンプリングスイッチ、１７１…画像信号線、１７３…モニタ信号線、１８０…位相差検出回路、２１０…クロック生成回路、２１２…走査制御回路、２２１…第１位相調整回路、２２２…第２位相調整回路、２２４…イネーブル信号生成回路、２３０…調整制御回路、２１００…プロジェクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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