(57)【要約】【課題】    本発明は、無線通信に用いられる高周波増幅装置に用いられる半導体装置に関し、組立工程における入出力のインピーダンス整合に関わる製造マージンを大きくし、かつセラミックコンデンサによるインピーダンス整合を不要とすることによるパッケージの小型化およびコストの低減を目的とする。【解決手段】    総ゲート幅が３０ｍｍ以上の櫛型ゲート構造の電界効果トランジスタ１３を有する高周波半導体装置であって、誘電層に比誘電率２０以上の高誘電率膜を用いたＭＩＭ（Metal-Insulator-Metal）容量素子１４，１５を備え、前記電界効果トランジスタ１３のゲートまたはドレインの少なくともいずれか一方は、パッド１９，２０に接続されるパッド経路２１，２２と、前記ＭＩＭ容量素子１４，１５を介して分岐する分岐経路１７，１８とに接続される。【選択図】      図２
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【特許請求の範囲】
【請求項１】
総ゲート幅が３０ｍｍ以上の櫛型ゲート構造の電界効果トランジスタを有する高周波半導体装置であって、
比誘電率２０以上の高誘電率膜を誘電層に用いたＭＩＭ（Metal-Insulator-Metal）容量素子を備え、
前記電界効果トランジスタのゲートまたはドレインの少なくともいずれか一方は、パッドに接続されるパッド経路と、前記ＭＩＭ容量素子を介して分岐する分岐経路とに接続される
ことを特徴とする高周波半導体装置。
【請求項２】
前記ＭＩＭ容量素子は、1個ないし複数個のビアホールを介して接地される請求項１に記載の高周波半導体装置。
【請求項３】
前記高周波半導体装置は、
前記電界効果トランジスタのゲートまたはドレインの少なくともいずれか一方が、パッド1個に対して前記分岐経路１個と接続される請求項１に記載の高周波半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波半導体装置に関し、特に無線通信のインフラ等に用いられる最大出力１０Ｗ以上の高周波電力増幅装置に用いられる高出力の高周波半導体装置に関する。
【背景技術】
【０００２】
従来の高周波電力増幅装置に用いられる高周波半導体装置は、図４に示すようにパッケージ内に電界効果トランジスタチップ（以降、ＦＥＴチップ）２６を１個、２個ないし４個搭載し、ＦＥＴチップのゲートパッド、ドレインパッドのそれぞれから、ワイヤー２８にてセラミックコンデンサ２７に接続し、セラミックコンデンサ２７よりワイヤー２９にて整合基板３０に接続し、整合基板３０のマイクロストリップラインにて各ＦＥＴチップの入出力の分配、合成およびパッケージの入出力端子に接続され、パッケージの端子より外部出力される。
【０００３】
電力増幅装置の高効率化には、各ノードでのインピーダンスの整合が必要である。最大出力１０W以上の高出力増幅装置に用いられるＦＥＴチップの入出力のインピーダンスは２Ω以下であり、これをパッケージの入出力端にて５０Ωとなるようにインピーダンス変換をする必要がある。一般に、ＦＥＴチップの入出力パッドに接続されるワイヤー２８のインダクタ成分およびセラミックコンデンサ２７の容量によって、入出力それぞれにおいて整合基板側から見たインピーダンスは１０Ω程度となるようにインピーダンス変換される。
【０００４】
次に、整合基板上にて、マイクロストリップライン、ワイヤー、およびチップコンデンサ等により並列に配置されたＦＥＴチップへの入力の分配と、出力の合成と、ＦＥＴチップ側の約１０Ω程度からパッケージの入出力端側の５０Ωにインピーダンス変換を行っている。
【０００５】
一方、一般的に高出力増幅層に用いられるＦＥＴチップ２６は、図５に示すように、ソース、ゲート、ドレイン電極が交互に配置され、並列に接続された単位トランジスタからなる櫛型構造を有する電界効果トランジスタ３１と、ゲートパッド３２とドレインパッド３３と、ビアホール３４を備え、電界効果トランジスタのゲートおよびドレイン電極はそれぞれ第１の配線層および第２の配線層を介してそれぞれのパッドに接続し、ソース電極はビアホール３４を介してＦＥＴチップの裏面に接続して接地している。
【特許文献１】特開平５−２９１３０９号公報
【特許文献２】特開２００１−２３７３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前に述べたように、従来の高周波半導体装置では、ＦＥＴチップのゲートパッドおよびドレインパッドに接続されたワイヤーのインダクタ成分およびセラミックコンデンサによってＦＥＴチップに対してインピーダンス整合を取るが、出力電力を大きくするためにトランジスタのサイズを大きくした場合に、ＦＥＴチップのインピーダンス、特に入力インピーダンスは非常に小さくなる。
【０００７】
一般に、インダクタとキャパシタにて小さいインピーダンスから１０Ω程度へのインピーダンス変換（プリマッチ）を取る場合、インダクタンスを小さく抑え、キャパシタを大きくする。ワイヤーのインダクタンス成分を小さくして用いる場合、ワイヤーの本数を増やすもしくはワイヤー長を短くすることで所望のインダクタンスを得る。
【０００８】
しかしながら製造上、ワイヤーの間隔および第１のワイヤーボンドと第２のワイヤーボンドを実施するパッド間距離の最小値は製造設備の能力によって決定されるため設計の自由度は低く、回路設計を困難とする要因となる。
【０００９】
また、製造上の観点からもＦＥＴチップの入出力インピーダンスが非常に小さいため、わずかな製造ばらつき、特に、ＦＥＴチップに対するワイヤー長およびワイヤーボンドの位置のばらつきにより、インピーダンス整合がとれなくなり、特性は劣化する。このため、セラミックコンデンサの実装およびワイヤーボンドに対して高い位置精度が要求される。また、セラミックコンデンサはＦＥＴチップと同様に直接にダイパッド上に実装されるため、工程数が増えるという問題も発生する。
【００１０】
本発明はかかる課題を鑑みてなされたものであり、従来のＦＥＴチップよりも入出力インピーダンスが高く、外部で整合を簡単に取ることのできる構造を有し、かつ小型のパッケージで、低コストの高周波半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の高周波半導体装置は、総ゲート幅が３０ｍｍ以上の櫛型ゲート構造の電界効果トランジスタを有する高周波半導体装置であって、比誘電率２０以上の高誘電率膜を誘電層に用いたＭＩＭ（Metal-Insulator-Metal）容量素子を備え、前記電界効果トランジスタのゲートまたはドレインの少なくともいずれか一方は、パッドに接続されるパッド経路と、前記ＭＩＭ容量素子を介して分岐する分岐経路とに接続されることを特徴とする。
【００１２】
また、前記ＭＩＭ容量素子は、1個ないし複数個のビアホールを介して接地されることが好ましい。
【００１３】
また、前記電界効果トランジスタのゲートまたはドレインの少なくともいずれか一方が、ゲートパッド1個に対して前記分岐経路１個と接続されることが望ましい。
【００１４】
これにより、高い入出力インピーダンスを確保すると共に、小型のパッケージに収納できる程度に半導体装置を小型化することができる。さらに、半導体装置の製造過程で入出力インピーダンスを調整することができるため、別途、セラミックコンデンサとワイヤボンディングする必要がなくなり、製造コストを低下させることができる。
【発明の効果】
【００１５】
本発明にかかる高周波半導体装置により、一つのチップ上で高い入出力インピーダンス（例えば１０Ω程度）を確保すること可能となる。従って、ワイヤーおよび外部回路にて高精度のインピーダンス変換をする必要が無くなり、設計の自由度の向上および高周波増幅装置の組立てコストの低減が可能となる。
【００１６】
また、従来用いていたダイパッド上に実装したセラミックコンデンサを用いる必要をなくすこともできるため、高周波半導体装置を用いた高周波増幅装置の構成を単純化し、更なる低コスト化を実現することが可能となる。
【発明を実施するための最良の形態】
【００１７】
（実施例１）
図１に実施例１の高周波半導体装置の構成を示す。
【００１８】
高周波半導体装置であるＦＥＴチップ１は並列に接続された櫛型ゲート構造を備えた電界効果トランジスタ２と、比誘電率２０以上の高誘電率膜をキャパシタ材料に用いたＭＩＭ容量素子３と、ビアホール４、５と、ゲートパッド６と、ドレインパッド７と、第１の配線層で形成されたゲート配線８とを備えている。
【００１９】
電界効果トランジスタ２のソースは、ビアホール４を介して接地されている。
電界効果トランジスタ２のゲートは、パッド経路であるゲート配線８を介してゲートパッド６に接続される他、ＭＩＭ容量素子３の一方の電極はゲート配線８に接続され、ＭＩＭ容量素子のもう一方の電極はビアホール５を介して接地された分岐経路と接続されている。
【００２０】
電界効果トランジスタ２のドレインは、ドレインパッド８に接続されている。
電界効果トランジスタ２の総ゲート幅と出力電力は比例関係にあり、例えば最大出力電力を１０Ｗ程度にしようとすると総ゲート幅は３０ｍｍ程度必要となる。このとき、チップ内での信号の位相のずれおよび製造上のハンドリングの観点からチップの縦横比はおのずと決定され、単位トランジスタのフィンガー長は３００〜５００ｕｍとなる。
【００２１】
ワイヤーボンディングの精度およびビアホールの配置の制約からゲートパッドの数は一つのＦＥＴチップにつき５〜６個程度となり、このゲートバッドの数に対応してＭＩＭ容量素子も５〜６個程度設けられる。なお、１個のゲートパッドに対して単位トランジスタは２０個程度接続されることとなる。
【００２２】
また、同様に最大出力６０Ｗクラスの高周波増幅装置に用いるＦＥＴチップのゲート幅およびフィンガー長はそれぞれ２００ｍｍおよび、６００〜１０００ｕｍ必要となる。
【００２３】
ＭＩＭ容量素子３は、キャパシタ材料に比誘電率材料が２０以上の高誘電率材料を用いている。適当なキャパシタ材料として、ＢＳＴ（BaxSr(1-x)TiO3）およびＳＴＯ(SrTiO3)を挙げることができる。比誘電率は製造方法によって変化するが、それぞれ３００と１５０程度であり、低温スパッタによる成長が可能である。また、ＢＳＴやＳＴＯをキャパシタ材料として用いたＭＩＭ容量素子３の上下電極には酸化に強いＰｔやＩｒを用いると信頼性が高い。具体的には、ＳＴＯをキャパシタ材料として用いたＭＩＭ容量素子の場合、ＭＩＭ容量素子のサイズを５０ｕｍ□とし、誘電層（ＳＴＯ）の厚み２０００Åとすれば、約２２ｐＦの容量値を得ることができる。
【００２４】
次に図３は、本発明による電界効果トランジスタ端面から、ゲートパッドに至る過程でのＳパラメータの振る舞いを示すスミスチャート図である。
【００２５】
ゲート幅３０ｍｍの電界効果トランジスタの２ＧＨｚでの入力側のインピーダンスは、図３のＡ点、実数部で約０．１Ωとなる。一般に、トランジスタの入出力の低インピーダンスから高いインピーダンスにインピーダンス変換を行う方法として最初に直列のインダクタンスにてＳパラメータを誘導性に移動して、一方の端子が分岐経路を介して設接地された容量素子にてインピーダンスを高くし、かつ所定のインピーダンスＣに変換する。
【００２６】
理想的な電界効果トランジスタの場合、入力インピーダンスは容量性を示すため、インダクタンスにて誘導性、つまりスミスチャートの上半分側に移動する必要があるが、高出力化を目的としてフィンガー長を大きくした電界効果トランジスタの場合、ゲート電極の寄生インダクタンスおよび、ゲート電極への１００ｕｍ程度の配線のインダクタンスによって入力のＳパラメータは誘導性を示す。
【００２７】
高出力電界効果トランジスタでは、図３のＡ点からＢ点へインピーダンス変換のみでプリマッチを取ることが可能となる。６０ｐＦのＭＩＭ容量素子を介してパッド経路と分岐経路とに分岐し、分岐経路を接地することで、パッド経路のインピーダンスはＡ点からＢ点へインピーダンス変換される。前記ＳＴＯをキャパシタ材料として用いた場合、ＭＩＭ容量素子３の面積は６５００ｕｍ2となる。これはほぼゲートパッド１個のサイズに相当する。
【００２８】
比較として、ＭＩＭ容量素子のキャパシタ材料に一般的に使用されているＳｉＮ膜を用いた場合では、ＭＩＭ容量素子のサイズは２０００００ｕｍ2となり、ＭＩＭ容量素子内での電極の分布定数的なインピーダンスの変化が無視できなくなるため、供給される電力の損失が大きくなる。また、ＦＥＴチップに内蔵するには現実的ではないＭＩＭ容量素子のサイズである。
【００２９】
また、図１のゲート配線８の配線長の調整およびＭＩＭ容量素子３のサイズの調整により、ゲートパッドのインピーダンスは任意のインピーダンスに調整することが可能である。
【００３０】
また、１個のゲートパッドに対して１個のＭＩＭ容量素子３を接続することで、単位トランジスタへ入力を分配する再に生じる電力の分配損失を低減し、高出力化、高利得化を実現することが可能となる。
【００３１】
また、一方の端子が分岐経路を介して設接地された容量素子に接続するキャパシタ材料に高誘電率材料を用いたＭＩＭ容量素子３は寄生のインダクタ成分を持つ事は好ましくないため、接地には複数個のビアホールを用いることが望ましい。
【００３２】
（実施例２）
図２に実施例２の高周波半導体装置の構成を示す。
【００３３】
高周波半導体装置であるＦＥＴチップ１２は、並列に接続された櫛型ゲート構造を備えた電界効果トランジスタ１３と、比誘電率２０以上の高誘電率膜をキャパシタ材料に用いたＭＩＭ容量素子１４、１５と、ビアホール１６、１７，１８と、ゲートパッド１９と、ドレインパッド２０と、第１の配線層で形成されたパッド経路であるゲート配線２１と、第２の配線層で形成されたパッド経路であるドレイン配線２２とを備えている。
【００３４】
電界効果トランジスタ１３のソースは、ビアホール１６を介して接地されている。
電界効果トランジスタ１３のゲートは、ゲート配線２１を介して、ゲートパッド１９に接続される他、ＭＩＭ容量素子１４の一方の電極はゲート配線２１に接続され、ＭＩＭ容量素子１４のもう一方の電極はビアホール１７を介して接地された分岐経路と接続されている。
【００３５】
電界効果トランジスタ２のドレインは、ドレイン配線２２を介してドレインパッド２１に接続される他、ＭＩＭ容量素子１５の一方の電極はドレイン配線２２に接続され、ＭＩＭ容量素子１５のもう一方の電極はビアホール１８を介して接地された分岐経路と接続されている。
【００３６】
ドレイン側の場合、ゲート側のように寄生インダクタンスが大きくないため、誘導性にインピーダンスを変換するための所定のインダクタンスを得るためにドレイン配線を配置する必要がある。総ゲート幅３０ｍｍの電界効果トランジスタの出力インピーダンス（図３のＤ）は約１Ωであり、これを図３のＦへインピーダンス変換するには、図２のドレイン配線２２で約２００ｕｍの配線の引き回し（パッド経路）と、一方の端子が分岐経路を介して接地されたＭＩＭ容量素子１５の容量値２１ｐＦ（ＭＩＭ容量素子１５のサイズ５０ｕｍ□）が必要となる。ゲート側のインピーダンス変換は実施例１と同様である。
【００３７】
また、第１の実施例と同様に、複数接続されるドレインパッドの１個に対して１個のＭＩＭ容量素子１４およびドレイン配線を接続する事で、出力合成時の合成損を低減して、出力効率を向上させる。
【００３８】
また、半導体装置の入出力の１０Ω程度へのインピーダンス変換を半導体装置内にて実施することで図４の従来例に示すところのセラミックコンデンサ２７は不要となり、ＦＥＴチップからのワイヤーは直接、整合基板に接続することが可能となる。このため、半導体増幅装置の構成の単純化、パッケージサイズの縮小およびコストの低減が可能となる。
【産業上の利用可能性】
【００３９】
本発明は、高周波半導体装置に適用でき、特に無線通信のインフラ等に用いられる最大出力１０Ｗ以上の高周波電力増幅装置に用いられる高出力の高周波半導体装置等に適用できる。
【図面の簡単な説明】
【００４０】
【図１】本発明第１の実施の形態に係わる高周波半導体装置
【図２】本発明第２の実施の形態に係わる高周波半導体装置
【図３】本発明実施例のＳパラメータの動きを示すスミスチャート図
【図４】従来の高出力増幅装置
【図５】従来の高出力増幅装置に用いられる半導体装置
【符号の説明】
【００４１】
１，１２  ：半導体チップ
２，１３  ：電界効果トランジスタ
３，１４，１５  ：ＭＩＭ容量素子
４，５．１６，１７，１８  ：ビアホール
６，１９  ：ゲートパッド
７，２０  ：ドレインパッド
８，２１  ：ゲート配線
２２  ：ドレイン配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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