(57)【要約】【課題】  広範囲な出力電圧が得られるとともに、負荷の増大に対しても安定して動作する。【解決手段】  シリーズレギュレータ電源回路１００ｂは、オペアンプ１ｂと、このオペアンプ１ｂにより制御され、可変抵抗器として動作するＰＭＯＳトランジスタである出力制御トランジスタと、出力電圧の変動を検出する分圧回路とで構成されるＬＤＯと、基準電圧を発生する基準電圧回路と、ループを安定化するために出力制御トランジスタのドレインに接続される負荷コンデンサおよび負荷抵抗とを有している。オペアンプ１ｂの増幅段は、前記負荷の増大に対応して抵抗値が減少する可変抵抗部１１ａを有している。さらに、位相補償解除手段であるＭＯＳスイッチ（トランジスタＭ１０）を付加することにより、重負荷時にゼロを生成して、軽負荷時と重負荷時共に最適な周波数特性（安定性）が確保される。【選択図】  図７
2006318204.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧と負荷の間に接続されて前記負荷に対して所定の出力電圧を供給する出力制御トランジスタ素子と、
該出力制御トランジスタ素子に前記負荷と並列に接続された第１のコンデンサと、
前記出力電圧を分圧して分圧電圧を出力する分圧回路と、
予め設定される基準電圧と前記分圧電圧との差を増幅して前記出力制御トランジスタ素子の制御信号とするオペアンプを備え、
該オペアンプは、前記基準電圧と前記分圧電圧が入力されてその差分電圧を出力する差動入力段と、前記差分電圧を増幅して前記出力制御トランジスタ素子に出力する増幅段と、前記差動入力段と前記増幅段との間に接続された位相補償手段とを有し、
前記増幅段は直列に接続された前記差動入力段の出力をそのゲートに受ける第１導電型の第１のＭＯＳトランジスタおよび可変抵抗部を有し、
前記可変抵抗部は前記可変抵抗部に印加される電圧に応じてその抵抗値が変化するものであることを特徴とするシリーズレギュレータ電源回路。
【請求項２】
前記可変抵抗部は、ダイオード接続された第２導電型のＭＯＳトランジスタで構成されていることを特徴とする請求項１記載のシリーズレギュレータ電源回路。
【請求項３】
前記可変抵抗部は、ダイオード接続された第２導電型のＭＯＳトランジスタと、該第２のＭＯＳトランジスタに対して並列接続される抵抗とで構成されていることを特徴とする請求項１記載のシリーズレギュレータ電源回路。
【請求項４】
前記出力制御トランジスタ素子から前記負荷に出力される負荷電流が所定値未満のとき、前記位相補償手段の位相補償効果を解除する位相補償解除手段を有することを特徴とする請求項１記載のシリーズレギュレータ電源回路。
【請求項５】
前記位相補償解除手段は、前記負荷電流が所定値未満のときにオフし、所定値以上のときオンする第１のスイッチ手段を有することを特徴とする請求項４記載のシリーズレギュレータ電源回路。
【請求項６】
前記第１のスイッチ手段がＭＯＳトランジスタであり、前記位相補償解除手段が前記第１のスイッチ手段のバックゲート効果を抑制するバックゲート効果抑制手段を有することを特徴とする請求項５記載のシリーズレギュレータ電源回路。
【請求項７】
前記バックゲート効果抑制手段は、前記可変抵抗部と前記第１のＭＯＳトランジスタの間に接続された第１の抵抗であり、前記位相補償手段および前記第１のスイッチ手段が前記バックゲート効果抑制手段と前記第１のＭＯＳトランジスタとの接続点および前記差動入力段の出力部との間に直列に接続されていることを特徴とする請求項６記載のシリーズレギュレータ電源回路。
【請求項８】
前記バックゲート効果抑制手段は、前記可変抵抗部と前記第１のＭＯＳトランジスタの間に接続された第１の抵抗および該第１の抵抗に並列に接続された第２のスイッチ手段からなり、前記位相補償手段および前記第１のスイッチ手段が前記バックゲート効果抑制手段と前記第１のＭＯＳトランジスタとの接続点および前記差動入力段の出力部との間に直列に接続されていることを特徴とする請求項６記載のシリーズレギュレータ電源回路。
【請求項９】
前記位相補償手段が直列に接続された第２の抵抗および第２のコンデンサからなることを特徴とする請求項１ないし８のいずれかに記載のシリーズレギュレータ電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリーズレギュレータ電源回路に関するものであり、特に広い負荷電流範囲や出力電流範囲に対し安定に動作することのできるシリーズレギュレータ電源回路に関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Personal Digital Assistant）等の電子機器に使用される電源は、その電子部品の増加に伴い、広範囲の出力電圧と負荷電流とに対応する必要性が求められている。
【０００３】
この電源を構成するシリーズレギュレータ電源回路の一例として、低ドロップアウトを実現するために、出力制御トランジスタ（パストランジスタ）にＰＭＯＳＦＥＴ（以下、ＭＯＳＦＥＴをＭＯＳトランジスタという）を用いた、ＬＤＯ（Low Dropout Voltage Regulator；低ドロップアウト・リニア・レギュレータ）が使用されている。
【０００４】
図１１は、従来のシリーズレギュレータ電源回路を示す回路図である。
このシリーズレギュレータ電源回路９０は、可変抵抗器として動作する出力制御トランジスタ（パストランジスタ）Ｍ９１と、オペアンプ（誤差増幅器）９１と、抵抗Ｒ９１、Ｒ９２による分圧器によって構成されるフィードバック回路とで構成されるＬＤＯ９２と、基準電圧ＶREF90と、ループを安定化するために、ＬＤＯ９２に接続される負荷コンデンサＣL90および負荷抵抗ＲL90とで構成される。
【０００５】
また、回路特性を考慮する上で重要な出力制御トランジスタＭ９１のドレイン・ソース間の出力抵抗を抵抗Ｒｄｓ９０、ゲート・ドレイン間の寄生容量を容量Ｃｇｄ９０、オペアンプ９１の出力抵抗を抵抗Ｒｏａ９０、出力容量を容量Ｃｏａ９０とする。
【０００６】
また、図１１には図示しないが、通常オペアンプ９１を構成する差動入力段と増幅段との間には位相補償用の抵抗とコンデンサとが接続されている。
ところで、広範囲の出力電圧と負荷電流とに対応するシリーズレギュレータ電源回路を実現するためには、シリーズレギュレータ電源回路の安定性を確保することが必要である。
【０００７】
ここで、安定性の指標として、シリーズレギュレータ電源回路９０の周波数特性に着目する。
シリーズレギュレータ電源回路９０の周波数特性は、負荷コンデンサＣL90、負荷抵抗ＲL90、出力制御トランジスタＭ９１のドレイン・ソース間抵抗Ｒｄｓ９０および抵抗Ｒ９１、Ｒ９２で定まるポール（以下「出力ポールωp91」という）と、容量Ｃｇｄ９０、容量Ｃｏａ９０および抵抗Ｒｏａ９０等で定まるポール（以下「ＰＭＯＳポールωp92」という）と、オペアンプ９１の差動入力段と増幅段との間に生じるポール（以下「オペアンプポールωp93」という）とを有する。
【０００８】
なお、オペアンプ９１内には、差動入力段にミラーポールが発生するが、通常ミラーポールは他のポールに比べて十分周波数が高いので無視することができる。
次に、これら３つのポールと安定性との関係について説明する。
【０００９】
図１２は、出力ポールの周波数特性を示すボード線図である。
図１２に示すように、ユニティゲイン周波数（ゲインが１（０ｄＢ）となる周波数、以下「ＵＧ周波数」という）よりも低い周波数に出力ポールωp91のみが存在する場合、オープンループの位相は９０°までしか遅れないため、発振する恐れはなく、安定性が確保される。すなわち、ＰＭＯＳポールωp92およびオペアンプポールωp93が、ＵＧ周波数よりも高い場合は、当該周波数では、すでにオープンループのゲインが１より小さくなっているため、安定性が確保される。
【００１０】
また、ＰＭＯＳポールωp92、オペアンプポールωp93のいずれか一方のみが、ＵＧ周波数より低くなっても、前述した位相補償用の抵抗とコンデンサとによるゼロωz90により、ポールにより生じる位相遅れを補償することができるため、安定性が確保される。
【００１１】
ところが、ＰＭＯＳポールωp92、オペアンプポールωp93の両方がＵＧ周波数より低くなると、位相余裕またはゲイン余裕がなくなり、ＵＧ周波数において位相遅れが１８０°よりも大きくなる場合が生じ、シリーズレギュレータ電源回路９０が発振してしまう恐れがある。
【００１２】
このような不安定性を排除して安定性を確保する構成として、以下の２つが考えられる。
（１）  出力ポールωp91のＵＧ周波数よりも高い周波数にＰＭＯＳポールωp92およびオペアンプポールωp93が存在する構成。
【００１３】
（２）  出力ポールωp91のＵＧ周波数よりも高い周波数にＰＭＯＳポールωp92およびオペアンプポールωp93のいずれか一方が存在し、さらにＵＧ周波数より低い周波数にゼロωz90が１つ存在する構成。
【００１４】
（１）の構成を実現する方法については、３つのポールのうち、最も低い周波数の出力ポールωp91を変化させて、ＰＭＯＳポールωp92およびオペアンプポールωp93の周波数を、相対的にＵＧ周波数よりも高い周波数に位置させることにより、ＵＧ周波数以下に存在するポールを１つにして安定性を確保する方法がある。
【００１５】
この一例として、負荷コンデンサＣLの値を大きくして、重負荷時における出力ポールωp91の値を低周波側に移動させることにより、ＰＭＯＳポールωp92、オペアンプポールωp93の周波数を相対的に上昇させる方法が挙げられる。
【００１６】
例えば、負荷コンデンサＣLを１００μＦにしたときは、シリーズレギュレータ電源回路９０は理想的なポールが１つのシステムと考えることができ、容易に安定性を確保することができる。
【００１７】
しかしながら、素子サイズの増大や実装面積の増加等を考慮すると、コンデンサ容量はできる限り小さくするのが好ましい。
通常用いられる負荷コンデンサＣLの容量の場合を考えると、例えば、負荷コンデンサＣLの容量を２．２μＦ、シリーズレギュレータ電源回路９０のＤＣゲインを４０ｄＢとすると、重負荷時において各ポールωp91、ωp92、ωp93が、いずれもＵＧ周波数以下になり、周波数安定性が悪化する。
【００１８】
このように、出力ポールωp1に影響を与える負荷電流および負荷コンデンサＣLの素子サイズを変更することは現実的ではないので、ＰＭＯＳポールωp92、オペアンプポールωp93およびゼロωZ90を変化させて、安定性を確保することが必要となる。
【００１９】
次に、（２）の構成を実現する方法について説明する。
図１３は、各ポールおよびゼロの関係を示すボード線図である。
なお、図１３では、一例として、出力ポールωp91、オペアンプポールωp93、ＰＭＯＳポールωp92の順番にポールが存在する場合を示している。
【００２０】
図１３に示すように、出力ポールωp91からＤＣゲインは減衰し始め、位相余裕も悪化する。
次にオペアンプポールωp93の周波数で、ＤＣゲインがさらに減衰するが、オペアンプポールωp93の近傍にゼロωz90があれば、位相余裕の悪化を防ぐことができ、１ポールの構成と同じ様に考えることができる。
【００２１】
また、（２）の構成について、さらに次の２つの場合が考えられる。
（２Ａ）  出力ポールωp91のＵＧ周波数よりも高い周波数にオペアンプポールωp93が存在し、ＵＧ周波数より低い周波数にＰＭＯＳポールωp92およびゼロωz90が存在する構成。
【００２２】
（２Ｂ）  出力ポールωp91のＵＧ周波数よりも高い周波数にＰＭＯＳポールωp92が存在し、ＵＧ周波数より低い周波数にオペアンプポールωp93およびゼロωz90が存在する構成。
【００２３】
この２つを比べると、（２Ｂ）の構成とするのが好ましい。何故なら、（２Ａ）の構成を実現するために、オペアンプポールωp93を高周波側に移動しようとすると、オペアンプ９１の差動入力段の出力抵抗を小さくするか、オペアンプ９１の増幅段のトランジスタの入力容量および前述した位相補償用のコンデンサを小さくする必要がある（後述の式（３）参照）。
【００２４】
ところが差動入力段の出力抵抗は、主にオペアンプ９１のＤＣゲインに大きく影響してくるためあまり小さくできない。また、ゼロωz90を作る場合は、位相補償用のコンデンサが必ず必要となるので、その容量を小さくするのも難しい。
【００２５】
従って、オペアンプポールωp93を高周波に移動させるのは現実的ではない。
ところで、（２Ｂ）の構成を実現する方法については、現在までに幾つかの手法が知られている。
【００２６】
例えば、オペアンプ９１の増幅段に流す電流を増やすことにより、抵抗Ｒｏａ９０を小さくし、ＰＭＯＳポールωp92を高い周波数に移動させ（後述の式（２）参照）、安定性を確保させる方法が知られているが、この場合は、消費電流が大幅に増えるという欠点を伴う。
【００２７】
また、オペアンプ９１の増幅段に、抵抗Ｒｏａ９０を低くするためのバッファ段を付加する方法が知られている（例えば、特許文献１参照）。
【特許文献１】特開２０００−２８４８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、オペアンプ９１の増幅段においてその出力端子とグランド（接地電位）の間にソースフォロワを設ける特許文献１の方法では、大きな負荷電流を流そうとするときに出力制御トランジスタＭ９１のゲート電圧を十分下げることができない場合があるという問題がある。
【００２９】
さらに、市場の要求に応じて広い範囲で電圧を出力するために、フィードバック回路の抵抗Ｒ９１、Ｒ９２の分圧抵抗比を大きく変化させる必要がある。
例えば、ＶREF90=０．６Ｖで出力電圧ＶOUT90=０．８Ｖのとき、抵抗Ｒ９１と抵抗Ｒ９２による減衰率は２０ｌｏｇ（０．６／０．８）＝−２．５ｄＢであるが、出力電圧ＶOUT90＝４．０Ｖのときは２０ｌｏｇ（０．６／３．３）＝−１５ｄＢとなり、１０ｄＢ以上ループゲインが変化する。
【００３０】
一般的に、シリーズレギュレータ電源回路９０のオープンループゲインが大きいほど、シリーズレギュレータ電源回路９０のオフセット電圧やロードレギュレーション（負荷変化に対する出力の変化）は良くなり、シリーズレギュレータ電源回路９０のオープンループゲインは４０ｄＢ以上となるように設計される。さらに、上記の特性を得られるようにオペアンプ９１のＤＣゲインを設計する必要がある。
【００３１】
しかしながら、出力電圧範囲が上記の様に広範囲になると、低い出力電圧を目安にオペアンプ９１のＤＣゲインを設計すると、出力電圧が高い領域ではゲインが小さくなりオフセットやロードレギュレーションが悪化するという問題が生じる。
【００３２】
一方、高い出力電圧を目安にオペアンプ９１のＤＣゲインを設計すると、低い出力電圧時にＬＤＯ９２のオープンループゲインが高くなり、ＵＧ周波数において位相余裕が悪化し、系の周波数に対する安定性が悪くなるという問題が生じる。
【００３３】
本発明はこのような点に鑑みてなされたものであり、広範囲な出力電圧が得られるとともに、負荷の増大に対しても安定して動作するシリーズレギュレータ電源回路を提供することを目的とする。
【課題を解決するための手段】
【００３４】
本発明では上記問題を解決するために、入力電圧と負荷の間に接続されて前記負荷に対して所定の出力電圧を供給する出力制御トランジスタ素子と、該出力制御トランジスタ素子に前記負荷と並列に接続された第１のコンデンサと、前記出力電圧を分圧して分圧電圧を出力する分圧回路と、予め設定される基準電圧と前記分圧電圧との差を増幅して前記出力制御トランジスタ素子の制御信号とするオペアンプを備え、該オペアンプは、前記基準電圧と前記分圧電圧が入力されてその差分電圧を出力する差動入力段と、前記差分電圧を増幅して前記出力制御トランジスタ素子に出力する増幅段と、前記差動入力段と前記増幅段との間に接続された位相補償手段とを有し、前記増幅段は直列に接続された前記差動入力段の出力をそのゲートに受ける第１導電型の第１のＭＯＳトランジスタおよび可変抵抗部を有し、前記可変抵抗部は前記可変抵抗部に印加される電圧に応じてその抵抗値が変化するものであることを特徴とするシリーズレギュレータ電源回路が供給される。
【００３５】
このようなシリーズレギュレータ電源回路によれば、負荷電流が増大するにつれて、可変抵抗部の抵抗値が減少し、オペアンプの出力抵抗を小さくすることができる。
【発明の効果】
【００３６】
本発明によれば、誤差増幅器に用いられるオペアンプの増幅段（出力部）に負荷電流の増大に対応して抵抗値が減少する可変抵抗部を設けることにより、重負荷時のオペアンプの出力抵抗が減少し、その結果、シリーズレギュレータ電源回路の周波数特性における、オペアンプの出力抵抗と出力容量および出力制御トランジスタ素子の入力容量とで形成されるポールの周波数が大きくなるため、負荷が増大しても、動作が安定する。これにより、高い出力電圧を目安にオペアンプのＤＣゲインを設計した場合においても、低い出力電圧時に位相余裕が悪化することなく、系の安定性が保たれる。よって、広範囲な出力電圧が得られるとともに、負荷の増大に対しても安定して動作する。さらに、位相補償解除手段であるＭＯＳスイッチを付加することにより、重負荷時のみにゼロを生成して、軽負荷時と重負荷時共に最適な周波数特性（安定性）が確保される。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態のシリーズレギュレータ電源回路を示す回路図である。
シリーズレギュレータ電源回路１００は、オペアンプ１と、このオペアンプ１により制御され、可変抵抗器として動作するＰＭＯＳトランジスタである出力制御トランジスタＭ１と、出力電圧ＶOUTの変動を検出する分圧回路２とで構成されるＬＤＯ１０と、基準電圧ＶREFを発生する基準電圧回路３と、ループを安定化するために出力制御トランジスタＭ１のドレインに接続される負荷コンデンサＣLおよび負荷抵抗ＲLとを有している。
【００３８】
また、回路特性を考慮する上で重要な出力制御トランジスタＭ１のドレイン・ソース間の出力抵抗を抵抗Ｒｄｓ、ゲート・ドレイン間の寄生容量を容量Ｃｇｄ、オペアンプ１の出力抵抗を抵抗Ｒｏａ、出力容量を容量Ｃｏａとする。
【００３９】
分圧回路２は、シリーズレギュレータ電源回路１００の出力端子ｏｕｔ１とグランド（ＧＮＤ）との間に直列に接続された２つの抵抗Ｒ１，Ｒ２で構成され、この分圧回路２により分圧された分圧電圧が、オペアンプ１の反転入力端子に印加される。オペアンプ１の非反転入力端子には、基準電圧回路３の出力が接続され、基準電圧ＶREFが供給される。入力電圧ＶINが供給されるシリーズレギュレータ電源回路１００の入力端子ｉｎ１は、オペアンプ１および基準電圧回路３の電源端子と、出力制御トランジスタＭ１のソースとに接続されている。出力制御トランジスタＭ１のゲートは、オペアンプ１の出力端子に接続され、ドレインは、分圧回路２および出力電圧ＶOUTが出力されるシリーズレギュレータ電源回路の出力端子ｏｕｔ１に接続されている。
【００４０】
図２は、オペアンプを示す回路図である。
オペアンプ１は、２つのＰＭＯＳトランジスタＭ２、Ｍ３で構成される差動入力部、この差動入力部に定電流Ｉに比例する電流を供給するＰＭＯＳトランジスタＭ４、Ｍ５からなるカレントミラー回路および、差動入力部の２つのトランジスタＭ２、Ｍ３に等しい電流を流す２つのＮＭＯＳトランジスタＭ６、Ｍ７からなるカレントミラー回路で構成される差動入力段、並びにＮＭＯＳトランジスタＭ９およびＰＭＯＳトランジスタＭ８で構成される増幅段を備えている。トランジスタＭ２のゲートに接続されている入力端子ｉｎ２（オペアンプ１の反転入力端子）には、外部回路から分圧電圧が供給され、トランジスタＭ３のゲートに接続されている入力端子ｉｎ３（オペアンプ１の非反転入力端子）には、外部回路からの基準電圧ＶREFが供給される。また、出力端子ｏｕｔ２は、出力制御トランジスタＭ１のゲートに接続されている。なお、以下ではＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを単にトランジスタともいう。
【００４１】
トランジスタＭ８は、ダイオード接続された負荷ＭＯＳトランジスタを構成し、ゲートおよびドレインは出力端子ｏｕｔ２に接続され、ソースは入力電圧ＶINが入力される電源ラインに接続されている。
【００４２】
トランジスタＭ９のドレインおよびソースはそれぞれトランジスタＭ８のドレインおよびグランド（ＧＮＤ）に接続され、トランジスタＭ９のゲートは差動入力段の出力部となるトランジスタＭ３のドレインとトランジスタＭ７のドレインとの接続部に接続されている。
【００４３】
また、差動入力段の出力部および増幅段との間には位相補償回路を構成する抵抗ＲｃとコンデンサＣｃとが直列接続されている。
このオペアンプ１は、基準電圧ＶREFと分圧電圧とを比較し、基準電圧ＶREFが大きい場合は、出力制御トランジスタＭ１の出力電流を増加して出力電圧ＶOUTを高くする方向に働き、分圧電圧が大きい場合は、出力制御トランジスタＭ１の出力電流を抑制して出力電圧ＶOUTを低くするよう動作する。
【００４４】
次に、このシリーズレギュレータ電源回路１００の周波数特性について説明する。
シリーズレギュレータ電源回路１００の周波数特性は、負荷コンデンサＣLと合成抵抗（出力制御トランジスタＭ１の抵抗Ｒｄｓ、分圧回路２における抵抗Ｒ1，Ｒ2、負荷抵抗ＲLの３つで構成される並列の抵抗）とで定まる出力ポールωp1と、容量Ｃｇｄ、オペアンプ１の容量Ｃｏａおよび抵抗Ｒｏａ等で定まるＰＭＯＳポールωp2と、オペアンプ１内に生じるオペアンプポールωp3と、抵抗ＲｃおよびコンデンサＣｃとで定まるゼロωz1とを有する。
【００４５】
前述したように、シリーズレギュレータ電源回路１００の安定性を確保するには、出力ポールωp1のＵＧ周波数よりも高い周波数にＰＭＯＳポールωp2が存在し、ＵＧ周波数よりも低い周波数にオペアンプポールωp3およびゼロωz1が存在する構成（以下「２ポール，１ゼロの構成」という）をとることが必要である。
【００４６】
以下、これら各ポールωp1、ωp2、ωp3およびゼロωz1について順に説明する。
（ａ）  出力ポールωp1
出力ポールωp1は、負荷コンデンサＣL、抵抗Ｒｄｓ、抵抗Ｒ1，Ｒ2および負荷抵抗ＲLを用いて式（１）で表される。
【００４７】
【数１】
2006318204.tif 000003
【００４８】
負荷が比較的軽いとき（軽負荷時）は、抵抗Ｒｄｓ、抵抗（Ｒ1＋Ｒ2）、負荷抵抗ＲLの値は、それぞれ一般的に数百ｋΩ程度であるため、合成抵抗の値は、高々１００ｋΩ程度である。
【００４９】
一方、負荷が比較的重いとき（重負荷時）は、抵抗Ｒｄｓ、負荷抵抗ＲLは、高々数十Ω程度である。
図３は、出力ポールを示すボード線図である。
【００５０】
図３では、一例として、軽負荷時の合成抵抗を１００ｋΩ、重負荷時の合成抵抗を１０Ω、負荷コンデンサＣLを２．２μＦ、ＤＣゲインが４０ｄＢとしたときの出力ポールωp1の位置を表している。
【００５１】
式（１）に示すように、合成抵抗が１００ｋΩから１０Ωまで４桁変化するため、それに伴い出力ポールωp1の位置も７２０ｍＨｚから７．２ｋＨｚまで４桁変化する。ここで、重負荷時のポールの位置は７．２ｋＨｚとなるため、シリーズレギュレータ電源回路１００の安定性に重要なパラメータであるＵＧ周波数は、−２０ｄＢ／ｄｅｃで減衰すると仮定した場合７２０ｋＨｚとなる。よって、２ポール，１ゼロの構成をとるためには、ＰＭＯＳポールωp2の周波数を、７２０ｋＨｚより大きくする必要がある。
【００５２】
（ｂ）  ＰＭＯＳポールωp2
ＰＭＯＳポールωp2は、抵抗Ｒｏａ、容量Ｃｇｄ、抵抗Ｒｄｓ、抵抗Ｒ1，Ｒ2および負荷抵抗ＲLを用いて式（２）で表される。
【００５３】
【数２】
2006318204.tif 000004
【００５４】
ここでｇmp1は、出力制御トランジスタＭ１のトランスコンダクタンスを示す。
式（２）より、ＰＭＯＳポールωp2に大きく影響を与えるパラメータは、抵抗Ｒｏａと容量Ｃｇｄである。
【００５５】
抵抗Ｒｏａは、ダイオード接続されているＰＭＯＳトランジスタＭ８と、ＮＭＯＳトランジスタＭ９の各ドレイン・ソース間抵抗が並列接続されたものである。ＰＭＯＳトランジスタＭ８をダイオード接続にすることにより、重負荷になるにつれて、トランジスタＭ８のドレイン・ソース間抵抗である抵抗Ｒｄｓの抵抗値が減少する。すなわち、抵抗Ｒｏａが小さくなるため、その結果、ＰＭＯＳポールωp2が大きくなる。例えば、重負荷時のＲｏａの抵抗値は、１ｋΩ程度である。なお、図２における１１は、ＰＭＯＳトランジスタＭ８からなる可変抵抗部である。
【００５６】
一方、容量Ｃｇｄは、出力制御トランジスタＭ１のゲート・ソース間容量である。シリーズレギュレータ電源回路１００では、出力電流を増やそうとすると、出力制御トランジスタＭ１のサイズを大きくしなければならず、それによって容量Ｃｇｄが増加する。容量Ｃｇｄの増加により、出力制御トランジスタＭ１を駆動するオペアンプ１の抵抗Ｒｏａと容量Ｃｇｄとで発生するＰＭＯＳポールωp2が、低い周波数帯域に発生する。この容量Ｃｇｄは負荷電流にもよるが、通常数十〜数百ｐＦ程度となる。
【００５７】
従って、実質的なＰＭＯＳポールωp2の周波数は、重負荷時の抵抗Ｒｏａ＝１ｋΩ、寄生容量を１０ｐＦ〜１００ｐＦとすると、ＰＭＯＳポールωp2は１．６ＭＨｚ〜１６ＭＨｚとなり、上記の７２０ｋＨｚより十分大きなものになる。
【００５８】
（ｃ）  オペアンプポールωp3
オペアンプポールωp3は、差動入力段の出力抵抗（ｒｄｓ3//ｒｄｓ7）と、増幅段の入力容量の積となり式（３）で表される。
【００５９】
【数３】
2006318204.tif 000005
【００６０】
ここでｒｄｓiはトランジスタＭｉのドレイン・ソース間抵抗、Ｃｇｓiは、トランジスタＭｉのゲート・ソース間容量、ｇｍiはトランジスタＭｉのトランスコンダクタンス、ＣｇｄiはトランジスタＭｉのゲート・ドレイン間の寄生容量である。差動入力段の出力抵抗（ｒｄｓ3//ｒｄｓ7）は、アンプの消費電流を絞り、かつ適切なＤＣゲインを得るためには、５００ｋΩ〜１ＭΩ程度が好ましい。また、コンデンサＣｃを付加しない場合、式（３）に寄与する全コンデンサ容量は、高々１ｐＦ程度なので、オペアンプポールωp3は、１６０ｋＨｚ〜３２０ｋＨｚ程度である。
【００６１】
（ｄ）  ゼロωZ1
ゼロωZ1は、抵抗ＲｃおよびコンデンサＣｃを用いて式（４）で表される。
【００６２】
【数４】
2006318204.tif 000006
【００６３】
図４は、位相補償を行わない場合の周波数特性を示すボード線図であり、図５は、位相補償を行った場合の周波数特性を示すボード線図である。
まず、上述の重負荷になるにつれて抵抗Ｒｏａが小さくなる特性のため、図４，図５ともＰＭＯＳポールωp2の影響がないものになっている。また、抵抗Ｒｏａの特性によりＰＭＯＳポールωp2の影響を排除できる。これは、通常の出力抵抗の高いオペアンプを用いたときよりもＰＭＯＳポールωp2が高い周波数に移動するため、位相余裕は改善している。これによりＤＣゲインを上げることが可能となる。但し、図４に示すように、位相補償回路が設けられていないと、ＵＧ周波数（１０5.5Ｈｚ前後）での位相遅れに見るように位相余裕のない状態になる。これに対し、図５に示すように、位相補償回路を設けると、ゼロωz1がオペアンプポールωp3の影響を相殺することにより、位相余裕が確保される。なお、位相補償回路を設けることにより安定性は確保できるものの、設計値によっては軽負荷時に第１ポールである出力ポールωp1と第２ポールであるオペアンプポールωp3とが近づいて、周波数特性が悪化する領域が出現する場合がある（例えば、図５の１０4Ｈｚ前後における軽負荷（グラフではＩで示される負荷電流が１ｍＡ以下）の位相特性を参照）。これへの対策については後述の第３および第４の実施の形態にて詳述する。
【００６４】
ところで、本実施の形態のポールの周波数をまとめると、以下の様になる。
出力ポールωp1：負荷コンデンサＣL＝２．２μＦのとき、７２０ｍＨｚ（軽負荷）〜７．２ｋＨｚ（重負荷）程度。
【００６５】
ＰＭＯＳポールωp2：１．６ＭＨｚ（容量１００ｐＦ）〜１６ＭＨｚ（容量１０ｐＦ）程度。
オペアンプポールωp3：オペアンプ１の差動入力段の入力容量＝１ｐＦのとき、１６０ｋＨｚ（差動入力段の出力抵抗１ＭΩ）〜３２０ｋＨｚ（差動入力段の出力抵抗５００ｋΩ）程度。
【００６６】
前述したように、トランジスタＭ８がダイオード接続されていることにより、重負荷になるにつれてトランジスタＭ８のドレイン・ソース間抵抗Ｒｄｓの抵抗値が減少する。すなわち、重負荷になるにつれて抵抗Ｒｏａが小さくなるため、ＰＭＯＳポールωp2の周波数を、出力ポールωp1およびオペアンプポールωp3の周波数に比べて十分大きいものとすることができ、また、オペアンプポールωp3の近傍にゼロωZ1を設定するように抵抗ＲｃおよびコンデンサＣｃの値を設定することにより、２ポール，１ゼロの構成を容易かつ確実に形成することができる。これにより、重負荷領域で位相余裕が悪化することなく、系の安定性が保たれる。
【００６７】
次に、シリーズレギュレータ電源回路の第２の実施の形態について説明する。
図６は、第２の実施の形態のシリーズレギュレータ電源回路に関し、そのオペアンプの構成を示す回路図である。
【００６８】
以下、第２の実施の形態のシリーズレギュレータ電源回路１００ａについて、前述した第１の実施の形態のシリーズレギュレータ電源回路１００との相違点を中心に説明し、同様の事項については、その説明を省略する。
【００６９】
第２の実施の形態のシリーズレギュレータ電源回路１００ａは、可変抵抗部の構成が異なり、それ以外は第１の実施の形態と同様である。
シリーズレギュレータ電源回路１００ａは、可変抵抗部１１ａを備えるオペアンプ１ａを有している。
【００７０】
可変抵抗部１１ａは、トランジスタＭ８に並列接続された抵抗Ｒ３を備えている。
これにより、可変抵抗部１１ａは、軽負荷時にはトランジスタＭ８のドレイン・ソース間抵抗Ｒｄｓの抵抗値が増大して抵抗Ｒ３の抵抗値より大きくなるため（Ｒ３をそのように設定する）、抵抗Ｒ３の抵抗値が主体的となり、重負荷時には抵抗Ｒｄｓの抵抗値が低下して、抵抗Ｒ３の抵抗値より小さくなるため、トランジスタＭ８のドレイン・ソース間抵抗Ｒｄｓの抵抗値が主体的となる。この結果、第２の実施の形態のＰＭＯＳポールωp2は、例えば、Ｒ３=１００ｋΩ、重負荷時の抵抗Ｒｄｓの抵抗値が１ｋΩの場合、
ＰＭＯＳポールωp2：１６０ｋ（軽負荷時Ｒ３＝１００ｋΩ）〜１６ＭＨｚ（重負荷時Ｒｏａ=１ｋΩ）程度／出力制御トランジスタの容量１０ｐＦ
ＰＭＯＳポールωp2：１６ｋ（軽負荷時Ｒ３＝１００ｋΩ）〜１．６ＭＨｚ（重負荷時Ｒｏａ=１ｋΩ）程度／出力制御トランジスタの容量１００ｐＦ、となる。
【００７１】
この第２の実施の形態のシリーズレギュレータ電源回路１００ａによれば、第１の実施の形態のシリーズレギュレータ電源回路１００と同様の効果が得られる。
ところで、軽負荷時のポールの状態について考えると、出力ポールωp1はＤＣ付近に存在するため、わざわざ第２ポールであるオペアンプポールのωp3に位相補償を付加してオペアンプポールωp3を本来オペアンプポールωp3が影響を及ぼさない領域、すなわちＤＣゲインと出力ポールωp1の位置とからワンポール回路と考えられる領域内に移動させて、２ポール，１ゼロの構成に変更する必要はない。２ポール，１ゼロの構成に変更することによる悪影響の例が、前述の図５の１０4Ｈｚ前後における軽負荷時の周波数特性の悪化である。
【００７２】
次に説明する第３の実施の形態のシリーズレギュレータ電源回路は、この点を考慮したものである。
図７は、第３の実施の形態のシリーズレギュレータ電源回路に関し、そのオペアンプの構成を示す回路図である。
【００７３】
以下、第３の実施の形態のシリーズレギュレータ電源回路１００ｂについて、前述した第２の実施の形態のシリーズレギュレータ電源回路１００ａとの相違点を中心に説明し、同様の事項については、その説明を省略する。
【００７４】
第３の実施の形態のシリーズレギュレータ電源回路１００ｂは、オペアンプの構成が異なり、それ以外は第２の実施の形態と同様である。
シリーズレギュレータ電源回路１００ｂは、位相補償の効果を解除するＮＭＯＳトランジスタＭ１０を備えるオペアンプ１ｂを有している。
【００７５】
トランジスタＭ１０のゲートには入力電圧ＶINが印加され、そのソース・ドレイン端子の一方は、出力制御トランジスタＭ１のゲートと同電位であるＭ８のゲートに接続され、他方は抵抗Ｒｃの一端に接続されている。また、トランジスタＭ１０の基板電位がそのソース端子より低い電位であるグランド（ＧＮＤ）に接続されているため、トランジスタＭ１０のしきい値電圧は基板効果により通常の（基板効果のない）ものより大きなものになっている。
【００７６】
次に、オペアンプ１ｂの動作について説明する。
軽負荷時は、出力制御トランジスタＭ１のゲート電位が高いため、トランジスタＭ１０のゲート・ソース電圧がしきい値をこえるまではトランジスタＭ１０がＯＦＦしている（出力制御トランジスタＭ１のゲートと接続されている側がトランジスタＭ１０のソース端子の場合）。抵抗Ｒｃと接続されている側のトランジスタＭ１０のソース・ドレイン端子が（入力電圧ＶIN−トランジスタＭ１０のしきい値電圧）より低い場合はそちらがソース端子となり、一瞬トランジスタＭ１０がＯＮするが、コンデンサＣｃを短時間で充電してソース端子が（入力電圧ＶIN−トランジスタＭ１０のしきい値電圧）より高くなるとすぐにＯＦＦしてしまう。
【００７７】
そして、シリーズレギュレータ電源回路１００ｂの負荷電流が増加すると、出力制御トランジスタＭ１のゲートおよびトランジスタＭ１０のソース端子（出力制御トランジスタＭ１のゲートと接続されている側のソース・ドレイン端子、以下同様）の電位が降下し、トランジスタＭ１０のゲート・ソース間電圧がバックゲート効果を含むトランジスタＭ１０のしきい値電圧より大きくなると、トランジスタＭ１０のソース・ドレイン間が導通する。すなわち、トランジスタＭ１０がＯＮする。
【００７８】
この第３の実施の形態のシリーズレギュレータ電源回路１００ｂによれば、第２の実施の形態のシリーズレギュレータ電源回路１００ａと同様の効果が得られる。
そして、第３の実施の形態のシリーズレギュレータ電源回路１００ｂによれば、さらに以下の効果が得られる。
【００７９】
図８は、位相補償の調整を行った場合の周波数特性を示すボード線図である。
軽負荷時には、トランジスタＭ１０はＯＦＦしているため、図５に比べて位相補償の効果は抑制され、周波数特性は、第１ポールである出力ポールωp1のみによる特性を示す。一方、重負荷時には（負荷電流が増加して、出力ポールωp1がオペアンプポールωp3に近づき、位相補償なしではその影響が出始める領域においては）、トランジスタＭ１０がＯＮし、２ポール，１ゼロの構成を容易かつ確実に形成することができる。また、どの負荷条件（負荷電流）でも非常に良好な位相余裕が得られ、さらに安定性が向上する。
【００８０】
次に、シリーズレギュレータ電源回路の第４の実施の形態について説明する。
図９は、第４の実施の形態のシリーズレギュレータ電源回路に関し、そのオペアンプの構成を示す回路図である。
【００８１】
以下、第４の実施の形態のシリーズレギュレータ電源回路１００ｃについて、前述した第３の実施の形態のシリーズレギュレータ電源回路１００ｂとの相違点を中心に説明し、同様の事項については、その説明を省略する。
【００８２】
第４の実施の形態のシリーズレギュレータ電源回路１００ｃは、オペアンプの構成が異なり、それ以外は第３の実施の形態と同様である。
シリーズレギュレータ電源回路１００ｃは、オペアンプ１ｃを有している。
【００８３】
オペアンプ１ｃは、トランジスタＭ９と抵抗Ｒ３との間に設けられた抵抗Ｒ４を備え、トランジスタＭ１０のソースは、抵抗Ｒ４のトランジスタＭ９側に接続されている。
次に、オペアンプ１ｃの動作について説明する。
【００８４】
電源電圧（入力電圧ＶIN）が上昇するにつれて、トランジスタＭ１０のしきい値電圧がトランジスタＭ１０のバックゲート効果により上昇する。従って、電源電圧が高い場合はトランジスタＭ１０のソース端子がしきい値電圧を越えるところまで下がりきらずにトランジスタＭ１０がＯＮできない場合が生じうる。このバックゲートの効果を緩和するために抵抗Ｒ４が設けられている。
【００８５】
この結果、負荷電流が増加してトランジスタＭ８のゲート電位が下降し、トランジスタＭ８と抵抗Ｒ３とに流れる電流が増加すると、抵抗Ｒ４による電圧降下が生じトランジスタＭ１０のゲート・ソース間電圧を広げる。
【００８６】
この第４の実施の形態のシリーズレギュレータ電源回路１００ｃによれば、第３の実施の形態のシリーズレギュレータ電源回路１００ｂと同様の効果が得られる。
そして、第４の実施の形態のシリーズレギュレータ電源回路１００ｃによれば、抵抗Ｒ４を設けることによりバックゲート効果が抑制され、オペアンプ１ｃの電源電圧が高い場合でも、トランジスタＭ１０が確実にＯＮするため、位相補償をより確実に調節することができる。これにより、さらに安定性が向上する。
【００８７】
なお、抵抗Ｒ４はバックゲートのみでなく、通常でＭＯＳトランジスタのしきい値電圧が高い回路においても有効である。
次に、第５の実施の形態のシリーズレギュレータ電源回路について説明する。
【００８８】
図１０は、第５の実施の形態のシリーズレギュレータ電源回路に関し、そのオペアンプの構成を示す回路図である。
以下、第５の実施の形態のシリーズレギュレータ電源回路１００ｄについて、前述した第４実施の形態のシリーズレギュレータ電源回路１００ｃとの相違点を中心に説明し、同様の事項については、その説明を省略する。
【００８９】
第５の実施の形態のシリーズレギュレータ電源回路１００ｄは、オペアンプの構成が異なり、それ以外は第１の実施の形態と同様である。
シリーズレギュレータ電源回路１００ｄは、オペアンプ１ｄを有している。
【００９０】
オペアンプ１ｄは、抵抗Ｒ４に並列に挿入されるＮＭＯＳトランジスタＭ１１を備えている。
以下、オペアンプ１ｄの動作について説明する。
【００９１】
抵抗Ｒ４により電源電圧が高い場合でもバックゲート効果がはたらいているトランジスタＭ１０を確実にＯＮすることができるものの、抵抗Ｒ４による電圧降下が大きすぎるとトランジスタＭ９が線形領域（非飽和領域）に入ってしまい、アンプの出力段として正常に動作しなくなる恐れがある。これを回避するために設けられたのが、トランジスタＭ１１である。
【００９２】
軽負荷時、すなわちトランジスタＭ８と抵抗Ｒ３とに流れる電流が小さいうちは、トランジスタＭ１１はＯＦＦしているので、電流の全てが抵抗Ｒ４に流れる。負荷電流が増大し、抵抗Ｒ４の電圧降下が大きくなると、トランジスタＭ１１のソース端子に印加する電圧がそれに伴い降下する。トランジスタＭ１１のゲート・ソース間電圧が、バックゲート効果を考慮したしきい値電圧よりも大きくなると、トランジスタＭ１１がＯＮして電流の主経路となるため、負荷電流が増加した場合は、電流の大半がトランジスタＭ１１を流れる。
【００９３】
この第５の実施の形態のシリーズレギュレータ電源回路１００ｄによれば、第４の実施の形態のシリーズレギュレータ電源回路１００ｃと同様の効果が得られる。
そして、第４の実施の形態のシリーズレギュレータ電源回路１００ｄによれば、負荷電流が増加した場合は、電流の大半がトランジスタＭ１１を流れるため、トランジスタＭ９が線形領域に入りにくくなる。よって、増幅段がより安定して動作するため、さらに安定性が向上する。
【００９４】
上述の第１〜第５の実施の形態に示すように、本発明により出力電圧範囲や負荷状態（負荷電流）によらず位相余裕を確保することができ、系の安定性が保たれる。
よって、広範囲な出力電圧が得られるとともに、負荷の増大に対しても安定して動作するシリーズレギュレータ電源回路を得ることができる。
【００９５】
以上、本発明のシリーズレギュレータ電源回路について図示の実施の形態について説明したが、本発明は、これに限定されるものではなく、各部の構成は同様の機能を発揮する任意の構成と置換することができる。例えば、各実施の形態で示したオペアンプにおいてＮＭＯＳトランジスタとＰＭＯＳトランジスタを入れ替えたものにしてもよい。
【００９６】
なお、シリーズレギュレータ電源回路１００ｃおよびシリーズレギュレータ電源回路１００ｄにおいては、抵抗Ｒ３および抵抗Ｒ４に温度特性をもたせると、より広い温度範囲で正常に動作を行うことができる。
【００９７】
例えば、抵抗Ｒ４の温度係数が正のとき、低温になるにつれて抵抗Ｒ４の抵抗値が小さくなり抵抗Ｒ４での電圧降下が小さくなる。従って、この場合、抵抗Ｒ３の温度特性を正とすると、低温では抵抗Ｒ３を経由して流れる電流も増えるため、抵抗Ｒ４の電圧降下もほぼ一定にすることが可能となる。
【図面の簡単な説明】
【００９８】
【図１】第１の実施の形態のシリーズレギュレータ電源回路を示す回路図である。
【図２】オペアンプを示す回路図である。
【図３】出力ポールを示すボード線図である。
【図４】位相補償を行わない場合の周波数特性を示すボード線図である。
【図５】位相補償を行った場合の周波数特性を示すボード線図である。
【図６】第２の実施の形態のシリーズレギュレータ電源回路に関し、そのオペアンプの構成を示す回路図である。
【図７】第３の実施の形態のシリーズレギュレータ電源回路に関し、そのオペアンプの構成を示す回路図である。
【図８】位相補償の調整を行った場合の周波数特性を示すボード線図である。
【図９】第４の実施の形態のシリーズレギュレータ電源回路に関し、そのオペアンプの構成を示す回路図である。
【図１０】第５の実施の形態のシリーズレギュレータ電源回路に関し、そのオペアンプの構成を示す回路図である。
【図１１】従来のシリーズレギュレータ電源回路を示す回路図である。
【図１２】出力ポールの周波数特性を示すボード線図である。
【図１３】各ポールおよびゼロの関係を示すボード線図である。
【符号の説明】
【００９９】
１、１ａ〜１ｄ  オペアンプ
２  分圧回路
３  基準電圧回路
１０  ＬＤＯ
１１、１１ａ  可変抵抗部
９０  シリーズレギュレータ電源回路
９１  オペアンプ
９２  ＬＤＯ
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ  シリーズレギュレータ電源回路
Ｍ１  出力制御トランジスタ
Ｍ２〜Ｍ１１  トランジスタ
Ｍ９１  出力制御トランジスタ
Ｒ９１、９２  抵抗
ＶREF、ＶREF90  基準電圧
【図１】
2006318204.tif 000007
【図２】
2006318204.tif 000008
【図３】
2006318204.tif 000009
【図４】
2006318204.tif 000010
【図５】
2006318204.tif 000011
【図６】
2006318204.tif 000012
【図７】
2006318204.tif 000013
【図８】
2006318204.tif 000014
【図９】
2006318204.tif 000015
【図１０】
2006318204.tif 000016
【図１１】
2006318204.tif 000017
【図１２】
2006318204.tif 000018
【図１３】
2006318204.tif 000019
【手続補正書】
【提出日】平成17年6月1日(2005.6.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
分圧回路２は、シリーズレギュレータ電源回路１００の出力端子ｏｕｔ１とグランド（ＧＮＤ）との間に直列に接続された２つの抵抗Ｒ１，Ｒ２で構成され、この分圧回路２により分圧された分圧電圧が、オペアンプ１の非反転入力端子に印加される。オペアンプ１の反転入力端子には、基準電圧回路３の出力が接続され、基準電圧ＶREFが供給される。入力電圧ＶINが供給されるシリーズレギュレータ電源回路１００の入力端子ｉｎ１は、オペアンプ１および基準電圧回路３の電源端子と、出力制御トランジスタＭ１のソースとに接続されている。出力制御トランジスタＭ１のゲートは、オペアンプ１の出力端子に接続され、ドレインは、分圧回路２および出力電圧ＶOUTが出力されるシリーズレギュレータ電源回路の出力端子ｏｕｔ１に接続されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
図２は、オペアンプを示す回路図である。
オペアンプ１は、２つのＰＭＯＳトランジスタＭ２、Ｍ３で構成される差動入力部、この差動入力部に定電流Ｉに比例する電流を供給するＰＭＯＳトランジスタＭ４、Ｍ５からなるカレントミラー回路および、差動入力部の２つのトランジスタＭ２、Ｍ３に等しい電流を流す２つのＮＭＯＳトランジスタＭ６、Ｍ７からなるカレントミラー回路で構成される差動入力段、並びにＮＭＯＳトランジスタＭ９およびＰＭＯＳトランジスタＭ８で構成される増幅段を備えている。トランジスタＭ３のゲートに接続されている入力端子ｉｎ３（オペアンプ１の非反転入力端子）には、外部回路から分圧電圧が供給され、トランジスタＭ２のゲートに接続されている入力端子ｉｎ２（オペアンプ１の反転入力端子）には、外部回路からの基準電圧ＶREFが供給される。また、出力端子ｏｕｔ２は、出力制御トランジスタＭ１のゲートに接続されている。なお、以下ではＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを単にトランジスタともいう。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2006318204.tif 000020
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2006318204.tif 000021