(57)【要約】【課題】メモリセルの場所に依存した書き込み速度のばらつきを低減できるフラッシュメモリを得ること。【解決手段】半導体基板表面上に、フローティングゲートを含むメモリ部２の列と、電圧を印加したとき配置直下の半導体基板表面側に反転層８を形成するアシストゲート部１の列とを行方向に交互に配置し、行方向に並ぶメモリ部２をワード線３で接続する構成のフラッシュメモリにおいて、列方向に並ぶ反転層８に電位を与えるための反転層取り出し部が、行方向に並ぶ反転層列において、反転層列の両端部に繋がる２つの位置と、一端側端部に繋がる１つの位置と、他端側端部に繋がる１つの位置とに順次配置されている。電流経路長をメモリ部２の場所によらず同じにすることができる。【選択図】        図３
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【特許請求の範囲】
【請求項１】
半導体基板表面上に、フローティングゲートを含むメモリ部の列と、電圧を印加したとき配置直下の半導体基板表面側に反転層を形成するアシストゲート部の列とを行方向に交互に配置し、行方向に並ぶ前記メモリ部をワード線で接続する構成のフラッシュメモリにおいて、
列方向に並ぶ前記反転層に電位を与えるための反転層取り出し部が、行方向に並ぶ反転層列において、反転層列の両端部に繋がる２つの位置と、一端側端部に繋がる１つの位置と、他端側端部に繋がる１つの位置とに順次配置されている
ことを特徴とするフラッシュメモリ。
【請求項２】
半導体基板表面上に、フローティングゲートを含むメモリ部の列と、電圧を印加したとき配置直下の半導体基板表面側に反転層を形成するアシストゲート部の列とを行方向に交互に配置し、行方向に並ぶ前記メモリ部をワード線で接続する構成のフラッシュメモリにおいて、
列方向に並ぶ前記反転層に電位を与えるための反転層取り出し部が、行方向に隣接する２本の反転層列を単位としてその２本の反転層列の各一端側端部に繋がる２つの位置と各他端側端部に繋がる２つの位置とに交互に配置されている
ことを特徴とするフラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＡＧ−ＡＮＤ（Assist Gate−ＡＮＤ）型のフラッシュメモリに関し、特にＡＧ（以降「アシストゲート」ともいう）部直下の半導体基板に形成される反転層を配線として用いるフラッシュメモリに関するものである。
【背景技術】
【０００２】
フラッシュメモリは、携帯性や耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置として急速に需要が拡大しているが、その市場を拡大するには、メモリセル面積の縮小によるビットコストの低減が重要な要素となる。
【０００３】
ＡＧ−ＡＮＤ型のフラッシュメモリは、フローティングゲートを含むメモリセルトランジスタのソース・ドレインの各領域近傍上にセル間の干渉を防ぐアシストゲート部を配置し、セル面積の小型化と多値の高速書き込みとを実現している。そして、例えば特許文献１に紹介されているように、さらなる大容量化・小型化を図るために、メモリセルトランジスタのソース・ドレインの各領域を、拡散層に代えて、上記のアシストゲート部に電圧を印加した際に直下の半導体基板表面に形成される反転層で形成するとともに、ワード線と直交する列方向に形成される上記反転層の列をデータ配線に用いるものが開発されている。
【０００４】
【特許文献１】特開２００５−８５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、反転層に電位を与えるための反転層取り出し部は、反転層列の端部に設けるが、上記特許文献１に記載のフラッシュメモリでは、その反転層取り出し部を反転層列毎に一方端と他方端とを交互に交替する形で設けているので、メモリセルの場所に依存した書き込み速度のばらつきが生ずるという問題がある。
【０００６】
具体的には、反転層の抵抗値は、半導体基板に不純物を高濃度に注入して形成した拡散層と比較して高い。そのため、反転層取り出し部に近いメモリセルに書き込みを行う場合と、反転層取り出し部から遠いメモリセルに書き込みを行う場合とでは、電流の流れる経路長の違いによる反転層抵抗の影響を受けて、反転層取り出し部に近い方のメモリセルでは書き込み速度が速く、反転層取り出し部から遠い方のメモリセルでは書き込み速度が遅くなるという現象が生ずる。
【０００７】
この発明は、上記に鑑みてなされたものであり、メモリセルの場所に依存した書き込み速度のばらつきを低減できるフラッシュメモリを得ることを目的とする。
【課題を解決するための手段】
【０００８】
上述した目的を達成するために、この発明は、半導体基板表面上に、フローティングゲートを含むメモリ部の列と、電圧を印加したとき配置直下の半導体基板表面側に反転層を形成するアシストゲート部の列とを行方向に交互に配置し、行方向に並ぶ前記メモリ部をワード線で接続する構成のフラッシュメモリにおいて、列方向に並ぶ前記反転層に電位を与えるための反転層取り出し部が、行方向に並ぶ反転層列において、反転層列の両端部に繋がる２つの位置と、一端側端部に繋がる１つの位置と、他端側端部に繋がる１つの位置とに順次配置されていることを特徴とする。
【０００９】
この発明によれば、電流経路長をメモリセルの場所によらず同じにすることができる。
【発明の効果】
【００１０】
この発明によれば、メモリセルの場所に依存した書き込み速度の違いを解消することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１１】
以下に図面を参照して、この発明にかかるフラッシュメモリの好適な実施の形態を詳細に説明する。
【００１２】
実施の形態１．
図１と図２は、この発明の実施の形態１によるフラッシュメモリのレイアウト構成を説明する図である。なお、書き込み動作は、図１を参照して説明し、読み出し動作は、図２を参照して説明することとする。この実施の形態１と次に説明する実施の形態２では、４ギガビットのＡＧ−ＡＮＤ型フラッシュメモリへの適用例について説明する。
【００１３】
図１と図２において、半導体基板表面上のメモリセルアレイ形成領域には、列方向（図中上下方向）に並ぶアシストゲート部１の列とメモリ部２の列とが、行方向に交互に配置されている。
【００１４】
各アシストゲート部１は、半導体基板の表面上に絶縁膜を介して形成されている。各メモリ部２は、半導体基板の表面上に絶縁膜を介して形成されるフローティングゲートとその上部に絶縁膜を介して形成されるコントロールゲートとで構成され、行方向に並ぶ各メモリ部２のコントロールゲートの電極は、ワード線３（３（１）〜３（ｎ））の対応するものに接続されている。
【００１５】
ワード線３の配線領域の外部である列方向両端側には、各２本のアシストゲート電極線「４，５」「６，７」がワード線３と並行に配置されている。各アシストゲート部１の列は、この４本のアシストゲート電極線４，５，６，７の対応するものに接続されている。
【００１６】
４本のアシストゲート電極線４〜７は、それぞれ独立した電位を与えて各アシストゲート部１直下の半導体層基板表面に形成する反転層８の特性を制御し、書き込み時と読み出し時に必要な反転層配線を形成するのに用いるようになっている。
【００１７】
アシストゲート部１は、書き込み時には、４本のアシストゲート電極線４〜７の１本おきに４Ｖ〜９Ｖ程度の電圧を印加して反転層８を強反転層としソース領域およびドレイン領域を形成すること、４本のアシストゲート電極線４〜７に１Ｖ程度の電圧を印加して反転層８を弱反転層としメモリ部２のフローティングゲートに電子を注入して書き込みを行うこと、４本のアシストゲート電極線４〜７に「≦０Ｖ」の電位を与えて反転層８を空乏層とし書き込み阻止を行うことの機能を有している。
【００１８】
さて、反転層８は、アシストゲート部１の配置に従ってワード線３と直交する列方向に形成される。この実施の形態１では、この反転層８の列に電位を与えるための反転層取り出し部は、列方向の一端側と他端側とで２個ずつ交互するように設けてある。
【００１９】
図１，図２に示す例では、図中左方側の２列の反転層８では、反転層取り出し部１１，１２が列方向の一端側に設けられ、次の２列の反転層８では、反転層取り出し部１３，１４が列方向の他端側に設けられ、次の２列の反転層８では、反転層取り出し部１５，１６が列方向の一端側に設けられ、次の２列の反転層８では、反転層取り出し部１７，１８が列方向の他端側に設けられている。
【００２０】
次に、列方向の両端側に位置するメモリ部２として、ワード線３（１）に接続される２つの隣接メモリ部Ａ、メモリ部Ｂと、ワード線３（ｎ）に接続される２つの隣接メモリ部Ｃ、メモリ部Ｄとに着目して、書き込み動作と読み出し動作とについて説明する。
【００２１】
図１では、メモリ部Ｂ、メモリ部Ｄに書き込む場合を示している。すなわち、図１において、例えば、反転層取り出し部１２をドレイン電極として例えば４Ｖの電位を与え、反転層取り出し部１４をソース電極として０Ｖの電位を与え、反転層取り出し部１３はオープンとし、ワード線３（１）を選択して例えば１５Ｖの電位を与えることで、メモリ部Ｂに電子を注入して所望値の書き込みが行われる。この場合の電流経路は、反転層取り出し部１２→メモリ部Ａ→メモリ部Ｂ→反転層取り出し部１４となる。
【００２２】
また、この状態で、ワード線３（ｎ）を選択して例えば１５Ｖの電位を与えることで、メモリ部Ｄに電子を注入して所望値の書き込みが行われる。この場合の電流経路は、反転層取り出し部１２→メモリ部Ｃ→メモリ部Ｄ→反転層取り出し部１４となる。
【００２３】
電流の経路長は、双方で変わらず何れも同じにすることができる。すなわち、書き込み速度のワード線場所依存を低減することができる。なお、電流経路上にあるメモリ部Ａ、メモリ部Ｃは書き込まれず、スルーされるので、セルスルー方式と呼んでいる。
【００２４】
次に、読み出す場合について説明する。図２において、メモリ部Ａ、メモリ部Ｃから読み出す場合には、反転層取り出し部１２をドレイン電極として例えば１Ｖの電位を与え、反転層取り出し部１３をソース電極として０Ｖの電位を与え、ワード線３（１）またはワード線３（ｎ）に例えば３Ｖの電位を与えたときに、ソース・ドレイン間に電流が流れるか否かで、消去状態か、書き込み状態かを判定する。
【００２５】
具体的には、一般に、メモリ部が書き込み状態である場合はソース・ドレイン間に例えば１００ｎＡ以上の電流が流れ、消去状態である場合はソース・ドレイン間に１００ｎＡ以下の電流しか流れないことから、メモリ部の状態を判定している。
【００２６】
この場合の電流経路は、メモリ部Ａに関しては、反転層取り出し部１２→メモリ部Ａ→反転層取り出し部１３となる。メモリ部Ｃに関しては、反転層取り出し部１２→メモリ部Ｃ→反転層取り出し部１３となる。経路長は、何れも同じである。したがって、メモリ部Ａとメモリ部Ｃからの読み出し時では反転層抵抗による場所依存は起こらない。
【００２７】
但し、メモリ部Ｂ、メモリ部Ｄから読み出す場合には、同じ端部側の反転層取り出し部１３と反転層取り出し部１４とを用いることになるので、反転層抵抗による場所依存が起こる。
【００２８】
すなわち、メモリ部Ｂ、メモリ部Ｄから読み出す場合には、反転層取り出し部１４をソース電極として０Ｖの電位を与え、反転層取り出し部１３をドレイン電極として例えば１Ｖの電位を与え、ワード線３（１）またはワード線３（ｎ）に例えば３Ｖの電位を与えたときに、ソース・ドレイン間に電流が流れるか否かで、消去状態か、書き込み状態かを判定することになる。
【００２９】
この場合の電流経路は、メモリ部Ｂに関しては、反転層取り出し部１３→メモリ部Ｂ→反転層取り出し部１４となる。一方、メモリ部Ｄに関しては、反転層取り出し部１３→メモリ部Ｄ→反転層取り出し部１４となるので、経路長は、同じにならず、メモリ部Ｂの方が長くなる。
【００３０】
経路長の長いメモリＢでは、中性閾値が高くなるので、書き込み速度が速くなり、消去速度が遅くなる。この場所依存を解消するには、中性閾値の設定値を平行移動した値にする。あるいは、中性閾値の場所依存を低減するために読み出し時のアシストゲート電圧を高くしてメモリ部Ｄでの中性閾値との差を小さくするなどの措置を取るとよい。
【００３１】
以上のように、実施の形態１によれば、反転層列に電位を与えるための反転層取り出し部を、反転層列の一端側と他端側とで２個ずつ交互するように設けるので、書き込み速度のワード線場所依存を解消することができる。また、読み出し時では、場所依存が起こる場合もあるが、そのケースは想定できるので、予め場所依存が起きないように措置を採ることができる。
【００３２】
実施の形態２．
図３と図４は、この発明の実施の形態２によるフラッシュメモリのレイアウト構成を説明する図である。なお、書き込み動作は、図３を参照して説明し、読み出し動作は、図４を参照して説明することとする。なお、図３と図４では、図１および図２（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００３３】
図３，図４に示すように、この実施の形態２では、反転層８の列に電位を与えるための反転層取り出し部は、列方向の両端部に設けた２個と、列方向の一端側に設けた１個と、列方向の他端側に設けた１個とが順次配置されるようにしてある。
【００３４】
図３，図４に示す例では、図中左方側の反転層８の列では、反転層取り出し部２１が列方向の他端側に設けられ、次の反転層８の列では、反転層取り出し部２２，２３が列方向の両端側に設けられ、次の反転層８の列では、反転層取り出し部２４が列方向の一端側に設けられ、次の反転層８の列では、反転層取り出し部２５が列方向の他端側に設けられている。そして、両端側に設けた反転層取り出し部２６，２７、一端側に設けた反転層取り出し部２８、他端側に設けた反転層取り出し部２９、両端側に設けた反転層取り出し部３０，３１、というように順次配置されている。
【００３５】
次に、列方向の両端側に位置するメモリ部２として、ワード線３（１）に接続される２つの隣接メモリ部Ａ、メモリ部Ｂと、ワード線３（ｎ）に接続される２つの隣接メモリ部Ｃ、メモリ部Ｄとに着目して、書き込み動作と読み出し動作とについて説明する。
【００３６】
図３では、メモリ部Ｂ、メモリ部Ｄに書き込む場合を示している。すなわち、図３において、例えば、反転層取り出し部２２をドレイン電極として例えば４Ｖの電位を与え、反転層取り出し部２５をソース電極として０Ｖの電位を与え、反転層取り出し部２４はオープンとし、ワード線３（１）を選択して例えば１５Ｖの電位を与えることで、メモリ部Ｂに電子を注入して所望値の書き込みが行われる。この場合の電流経路は、反転層取り出し部２２→メモリ部Ａ→メモリ部Ｂ→反転層取り出し部２５となる。
【００３７】
また、この状態で、ワード線３（ｎ）を選択して例えば１５Ｖの電位を与えることで、メモリ部Ｄに電子を注入して所望値の書き込みが行われる。この場合の電流経路は、反転層取り出し部２２→メモリ部Ｃ→メモリ部Ｄ→反転層取り出し部２５となる。電流の経路長は、双方で変わらず何れも同じにすることができる。すなわち、書き込み速度のワード線場所依存を低減することができる。
【００３８】
次に、読み出す場合について説明する。図４において、メモリ部Ａ、メモリ部Ｃから読み出す場合には、例えば、反転層取り出し部２３をソース電極として０Ｖの電位を与え、反転層取り出し部２４をドレイン電極として例えば１Ｖの電位を与え、ワード線３（１）またはワード線３（ｎ）に例えば３Ｖの電位を与えたときに、ソース・ドレイン間に電流が流れるか否かで、消去状態か、書き込み状態かを判定する。
【００３９】
この場合の電流経路は、メモリ部Ａに関しては、反転層取り出し部２４→メモリ部Ａ→反転層取り出し部２３となる。メモリ部Ｃに関しては、反転層取り出し部２４→メモリ部Ｃ→反転層取り出し部２３となる。経路長は、何れも同じである。したがって、メモリ部Ａとメモリ部Ｃからの読み出し時では反転層抵抗による場所依存は起こらない。
【００４０】
また、メモリ部Ｂ、メモリ部Ｄから読み出す場合には、例えば、反転層取り出し部２５をソース電極として０Ｖの電位を与え、反転層取り出し部２４をドレイン電極として１Ｖの電位を与え、ワード線３（１）またはワード線３（ｎ）に例えば３Ｖの電位を与えたときにソース・ドレイン間に電流が流れるか否かで、消去状態か、書き込み状態かを判定する。
【００４１】
この場合の電流経路は、メモリ部Ｂに関しては、反転層取り出し部２４→メモリ部Ｂ→反転層取り出し部２５となる。メモリ部Ｄに関しては、反転層取り出し部２４→メモリ部Ｄ→反転層取り出し部２５となる。経路長は、何れも同じである。したがって、メモリ部Ｂとメモリ部Ｄからの読み出し時では反転層抵抗による場所依存は起こらず、実施の形態１にて説明した難点が解消される。
【００４２】
以上のように、実施の形態２によれば、反転層に電位を与えるための反転層取り出し部を、列方向の両端部に設けた２個と、列方向の一端側に設けた１個と、列方向の他端側に設けた１個とが順次配置されるようにしたので、書き込み時と読み出し時の双方においてワード線場所依存を解消することができる。
【産業上の利用可能性】
【００４３】
以上のように、この発明にかかるＡＧ−ＡＮＤ型のフラッシュメモリは、反転層を配線として使用する場合に書き込み時の場所依存を解消するのに有用である。
【図面の簡単な説明】
【００４４】
【図１】この発明の実施の形態１によるフラッシュメモリのレイアウト構成および書き込み動作を説明する図である。
【図２】この発明の実施の形態１によるフラッシュメモリのレイアウト構成および読み出し動作を説明する図である。
【図３】この発明の実施の形態２によるフラッシュメモリのレイアウト構成および書き込み動作を説明する図である。
【図４】この発明の実施の形態２によるフラッシュメモリのレイアウト構成および読み出し動作を説明する図である。
【符号の説明】
【００４５】
１  アシストゲート部
２，Ａ〜Ｄ  メモリ部
３  ワード線
４〜７  アシストゲート電極線
８  反転層
１１〜１８，２１〜３１  反転層取り出し部
【図１】
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【図２】
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【図３】
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【図４】
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