(57)【要約】【課題】  パターンの密度に関係なく、エッチングによる反応生成物がマスク材料の側壁に付着することを抑制可能な半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、所望の目標パターンにパターニングされるべきマスク材料７０、８０を下地材料１０上に堆積し、目標パターンを含みかつそれよりも広い予備パターンにマスク材料をパターニングし、目標パターンにマスク材料をパターニングし、マスク材料をマスクとして用いて下地材料を処理することを具備する。【選択図】  図６
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【特許請求の範囲】
【請求項１】
所望の目標パターンにパターニングされるべきマスク材料を下地材料上に堆積し、
前記目標パターンを含みかつそれよりも広い予備パターンに前記マスク材料をパターニングし、
前記目標パターンに前記マスク材料をパターニングし、
前記マスク材料をマスクとして用いて前記下地材料を処理することを具備する半導体装置の製造方法。
【請求項２】
前記予備パターンにパターニングされた前記マスク材料は、前記目標パターンのうち密度の比較的低い領域においては前記下地材料を露出し、前記目標パターンのうち密度の比較的高い領域においては前記下地材料を被覆していることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記下地材料は半導体基板であり、
該半導体基板に素子分離領域および素子形成領域を形成し、
前記半導体基板の素子形成領域の表面上にゲート絶縁膜を形成するとともに、該ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極の上面、前記ゲート電極の側面および前記半導体基板上に前記マスク材料を堆積し、
前記素子分離領域上の前記マスク材料を除去することによって、前記マスク材料を前記予備パターンにパターニングし、
前記ゲート電極の側面に前記マスク材料を残存させるように前記マスク材料を異方的にエッチングすることによって、前記マスク材料を前記目標パターンにパターニングし、
前記マスク材料をマスクとして用いて、前記半導体基板へ不純物を注入し、ソース層およびドレイン層を形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記下地材料はゲート電極材料であり、
半導体基板に素子分離領域および素子形成領域を形成し、
前記半導体基板の素子形成領域上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極材料を堆積し、
前記ゲート電極材料上に前記マスク材料を堆積し、
ゲート電極の前記目標パターンを含み、かつそれよりも広い予備パターンに前記マスク材料をパターニングし、
前記目標パターンに前記マスク材料をパターニングし、
前記マスク材料をマスクとして用いて前記ゲート電極材料をエッチングすることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
前記下地材料は半導体基板であり、
前記半導体基板上に前記マスク材料を堆積し、
素子形成領域の前記目標パターンを含みかつそれよりも広い前記予備パターンに前記マスク材料をパターニングし、
前記目標パターンに前記マスク材料をパターニングし、
前記マスク材料をマスクとして用いて前記半導体基板をエッチングすることによってトレンチを形成し、
前記トレンチ内に絶縁材料を充填することによって素子分離領域を形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程には、マスク材料を所望のパターンに成形する（以下、パターニングともいう）工程がある。この工程では、フォトリソグラフィ技術およびエッチングを用いてマスク材料をパターニングする。通常、マスク材料のエッチングには、ＲＩＥ（Reactive Ion Etching）法を用いた異方性のエッチングが用いられる。
【０００３】
しかし、パターンの密度の粗密に依存して、エッチングによる反応生成物がパターニング後のマスク材料の裾部分に付着する。例えば、ゲート電極のパターニングのためにマスク材料としてシリコン窒化膜を異方性エッチングすると、ゲート電極のパターン密度が低い領域において反応生成物がシリコン窒化膜の側壁下部に多く付着する。それにより、ゲート電極の幅が、そのパターンの密度に依存して異なるという問題を引き起こす。これは、半導体装置の特性のばらつきの原因となる。
【特許文献１】特開２００２−１６４３５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
パターンの密度に関係なく、エッチングによる反応生成物がマスク材料の側壁に付着することを抑制可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体装置の製造方法は、所望の目標パターンにパターニングされるべきマスク材料を下地材料上に堆積し、前記目標パターンを含みかつそれよりも広い予備パターンに前記マスク材料をパターニングし、前記目標パターンに前記マスク材料をパターニングし、前記マスク材料をマスクとして用いて前記下地材料を処理する。
【発明の効果】
【０００６】
本発明による半導体装置の製造方法は、パターンの密度に関係なくエッチングによる反応生成物がマスク材料の側壁に付着することを抑制することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
（第１の実施形態）
図１から図６は、本発明に係る第１の実施形態に従った半導体装置の製造方法の流れを示す断面図である。第１の実施形態では、ゲート電極の側面にオフセットスペーサ（以下、スペーサという）を形成し、このスペーサをマスクとしてソース・ドレイン層を形成する。
【０００９】
まず、半導体基板としてシリコン基板１０を準備する。次に、図１に示すように、素子分離領域ＩＡとしてＳＴＩ（Shallow Trench Isolation）２０をシリコン基板１０に形成する。これにより、ＳＴＩ２０によって互いに素子分離されたアクティブエリアＡＡが素子形成領域として形成される。
【００１０】
次に、アクティブエリアＡＡの表面上にゲート絶縁膜３０を形成するとともに、ゲート絶縁膜３０上にゲート電極４０を形成する。より詳細には、シリコン酸化膜をゲート絶縁膜３０の材料としてアクティブエリアＡＡ上に形成し、さらに、シリコン酸化膜上にポリシリコン層をゲート電極４０の材料として堆積する。次に、ポリシリコン層およびシリコン酸化膜をフォトリソグラフィ技術およびＲＩＥを用いてゲート電極４０のパターンにエッチングする。これにより、ゲート絶縁膜３０およびゲート電極４０が形成される。ここで、アクティブエリアＡＡには、ゲート電極３０が高密度のパターンで形成されている。一方、素子分離領域ＩＡには、ゲート電極３０が低密度のパターンで形成されている。図面では、アクティブエリアＡＡに３つのゲート電極３０が示されている。しかし、実際には、多数のゲート電極がアクティブエリアＡＡ上に形成される。
【００１１】
次に、ゲート電極４０の側壁に薄いシリコン酸化膜５０を形成する。ゲート電極４０の両側のシリコン基板１０の表面にシリコン酸化膜５０をマスクとして用いて不純物をイオン注入する。これにより、エクステンション層６０が形成される。
【００１２】
次に、図３に示すように、ゲート電極４０の上面、ゲート電極４０の側面およびシリコン基板１０上にマスク材料としてのシリコン酸化膜７０およびシリコン窒化膜８０を堆積する。
【００１３】
次に、フォトレジスト膜９０をシリコン基板１０上に塗布する。さらに、図４に示すように、ＳＴＩ２０上のフォトレジスト膜９０のみを除去し、アクティブエリアＡＡ上のフォトレジスト膜９０を残存させるようにフォトリソグラフィ技術を用いてフォトレジスト膜９０をパターニングする。
【００１４】
パターニング後のフォトレジスト膜９０をマスクとして用いてＲＩＥでＳＴＩ２０上にあるシリコン窒化膜８０を異方的にエッチングする。これにより、シリコン窒化膜８０がパターニングされる。さらに、シリコン窒化膜８０をマスクとして用いてＲＩＥでＳＴＩ２０上にあるシリコン酸化膜７０をエッチングする。これにより、シリコン酸化膜７０がパターニングされる。その結果、図５に示すように、マスク材料としてのシリコン酸化膜７０およびシリコン窒化膜８０は、ＳＴＩ２０を露出し、アクティブエリアＡＡのシリコン基板１０を被覆している。このときのシリコン酸化膜７０およびシリコン窒化膜８０のパターンを予備パターンとする。予備パターンは、目標パターンとしてのゲート電極４０のパターンを含み、かつそれよりも広い領域を被覆している。
【００１５】
予備パターンの形成工程では、素子分離領域ＩＡ（ＳＴＩ２０）上のシリコン酸化膜７０およびシリコン窒化膜８０が除去されている。これは、シリコン基板１０上のシリコン酸化膜７０およびシリコン窒化膜８０を除去すると、エクステンション層６０が過剰にエッチングされる虞があるからである。また、予備パターンの形成工程において、ＳＴＩ２０の形成工程で用いられるフォトマスクをそのまま援用することができる。そのため、製造コストの増加を低く抑えることができる。
【００１６】
次に、ＲＩＥでシリコン酸化膜７０およびシリコン窒化膜８０を異方的にエッチングする。それによって、図６に示すように、シリコン酸化膜７０およびシリコン窒化膜８０から成るスペーサ８５がゲート電極４０の側壁に形成される。このときのスペーサ８５（シリコン酸化膜７０およびシリコン窒化膜８０）のパターンが目標パターンである。さらに、スペーサ８５をマスクとして用いて不純物をシリコン基板１０にイオン注入する。これにより、ソース・ドレイン層６５が形成される。その後、公知の方法を用いて、保護膜およびコンタクト（いずれも図示せず）を形成し、半導体装置が完成する。
【００１７】
従来では、シリコン酸化膜７０およびシリコン窒化膜８０をシリコン基板１０の全面に堆積した後（図３参照）、スペーサ８５を形成するためにシリコン酸化膜７０およびシリコン窒化膜８０を１回でエッチングしていた。このようにすると、ＲＩＥのエッチングガスとシリコン窒化膜との反応生成物（図示せず）がアクティブエリアＡＡ内のスペーサ８５の下端（裾の部分）に付着する。反応生成物としては、例えば、ＣＨＦ３−Ｏ２やＣ４Ｆ８−Ｏ２等である。パターンの密度が低い素子分離領域ＩＡでは、エッチングされるマスク材料の量が多いため、これらの反応生成物が大量に発生する。このため、スペーサ８５の下端に反応生成物が付着し、ソース・ドレイン層６０の領域が所望の位置からずれる。その結果、アクティブエリアＡＡ内の半導体装置の特性がずれてしまう。
【００１８】
第１の実施形態では、スペーサ８５の形成前に、予め、素子分離領域ＩＡ（ＳＴＩ２０）のシリコン酸化膜７０およびシリコン窒化膜８０を除去し、次に、スペーサ８５を形成するためにシリコン酸化膜７０およびシリコン窒化膜８０をエッチングしている。このように、マスク材料を２回に分けてエッチングすることにより、スペーサ８５を形成する際に、反応生成物の発生量が低減する。従って、パターンの粗密に関係なく、スペーサ８５の下端に反応生成物が付着しない。これにより均一なスペーサ８５がゲート電極４０の側面に形成され得る。その結果、ソース・ドレイン層６０が所望の位置に形成され、半導体装置の特性が安定化する。
【００１９】
（第２の実施形態）
図７から図１２は、本発明に係る第２の実施形態に従った半導体装置の製造方法の流れを示す断面図である。第２の実施形態では、シリコン窒化膜からなるマスクを用いてゲート電極を形成する。
【００２０】
まず、第１の実施形態と同様に、シリコン基板１０にＳＴＩ２０を形成する。次に、ゲート絶縁膜としてシリコン酸化膜２０をシリコン基板１０上に形成する。次に、ポリシリコン層４２、シリコン窒化膜５２およびアモルファス・シリコン膜６２をこの順番でシリコン基板１０上に堆積する。ポリシリコン層４２はゲート電極材料として用いられる。シリコン窒化膜５２およびアモルファス・シリコン膜６２は、マスク材料として用いられる。さらに、フォトリソグラフィ技術を用いて、フォトレジストマスク９２をゲート電極のパターンに形成する。
【００２１】
次に、図８に示すように、フォトレジストマスク９２を用いて、アモルファス・シリコン膜６２をエッチングする。アモルファス・シリコンは、ＲＩＥのエッチングガスとの反応によって生成物が発生しにくい。従って、アモルファス・シリコン膜６２は、１回のエッチングでゲート電極のパターンに成形してよい。
【００２２】
次に、フォトレジスト膜をシリコン窒化膜５２上に塗布する。さらに、フォトレジスト膜をパターニングすることによって、図９に示すように、予備パターンを有するフォトレジストマスク９３が形成される。ここで、予備パターンは、ゲート電極のパターンを含み、かつそれよりも広い領域のパターンである。例えば、予備パターンは、アクティブエリア全体を被覆するパターンであってもよい。この場合、フォトレジストマスク９３の形成工程では、ＳＴＩ２０の形成工程におけるフォトマスクを援用することができる。また、例えば、予備パターンは、ゲート電極のパターンの周縁から一定の間隔だけ広げた領域のパターンであってもよい。
【００２３】
次に、フォトレジストマスク９３をマスクとして用いてＲＩＥでシリコン窒化膜５２を予備パターンに異方的にエッチングする。これにより、シリコン窒化膜５２が予備パターンにパターニングされる。その後、フォトレジストマスク９３を除去することによって図１０に示す構造が得られる。
【００２４】
次に、アモルファス・シリコン膜６２をマスクとして用いてＲＩＥでシリコン窒化膜５２をゲート電極のパターンに異方的にエッチングする。これにより、シリコン窒化膜５２がゲート電極のパターンにパターニングされる。その結果、図１１に示す構造が得られる。
【００２５】
さらに、シリコン窒化膜５２をマスクとして用いてＲＩＥでゲート電極材料４２を異方的にエッチングする。これにより、ゲート電極が形成される。その後、公知の製造工程を経て半導体装置が完成する。
【００２６】
従来では、シリコン窒化膜５２およびアモルファス・シリコン膜６２をゲート電極材料４２の全面に堆積した後、ゲート電極用のマスクを形成するためにシリコン窒化膜５２およびアモルファス・シリコン膜６２を１回でエッチングしていた。このようにすると、ＲＩＥのエッチングガスとシリコン窒化膜５２との反応生成物（図示せず）がシリコン窒化膜５２の側壁に付着する。パターンの密度が低い領域では、エッチング量が多いため、これらの反応生成物が大量に発生する。このため、パターンの密度が低い領域内のシリコン窒化膜５２の側壁に反応生成物が付着し易く、ゲート電極４２の幅が所望の幅よりも広くなってしまう。その結果、半導体装置の特性が所定値からずれてしまう。
【００２７】
第２の実施形態では、シリコン窒化膜５２を２回に分けてエッチングしている。これにより、シリコン窒化膜５２をゲート電極のパターンにパターニングする際に、反応生成物の発生量が低減する。特に、予備パターンとして、ゲート電極のパターンの周縁から一定の間隔だけ広げたパターンを用いた場合、パターンの密度が低い領域において、反応生成物が劇的に減少する。従って、パターンの粗密に関係なく、シリコン窒化膜５２の側壁に反応生成物が付着することを抑制することができる。その結果、所望の幅を有するゲート電極を形成することができる。
【００２８】
（第３の実施形態）
図１３から図１９は、本発明に係る第３の実施形態に従った半導体装置の製造方法の流れを示す断面図である。第３の実施形態では、シリコン窒化膜からなるマスクを用いてＳＴＩ用のトレンチを形成する。
【００２９】
まず、図１３に示すように、シリコン窒化膜５３、シリコン酸化膜６３およびアモルファス・シリコン膜７３をこの順番でシリコン基板１０上に堆積する。シリコン窒化膜５３は、トレンチを形成するときのマスク材料として用いられる。
【００３０】
次に、図１４に示すように、フォトリソグラフィ技術およびＲＩＥを用いてアモルファス・シリコン膜７３をＳＴＩ用のトレンチのパターンにパターニングする。次に、図１５に示すように、パターニング後のアモルファス・シリコン膜７３をマスクとして用いてシリコン酸化膜６３をＲＩＥで異方的にエッチングする。アモルファス・シリコンは、ＲＩＥのエッチングガスとの反応によって生成物が発生しにくい。従って、アモルファス・シリコン膜６３は、１回のエッチングでゲート電極のパターンに成形してよい。
【００３１】
次に、フォトレジスト膜をシリコン窒化膜５３上に塗布する。さらに、フォトレジスト膜をパターニングすることによって、図１６に示すように、予備パターンを有するフォトレジストマスク９４が形成される。ここで、予備パターンは、ＳＴＩ用のトレンチのパターンを含み、かつそれよりも広い領域のパターンである。例えば、予備パターンは、トレンチのパターンの周縁から一定の間隔だけ広げた領域のパターンであってよい。
【００３２】
次に、フォトレジストマスク９４をマスクとして用いてＲＩＥでシリコン窒化膜５３を予備パターンに異方的にエッチングする。その後、フォトレジストマスク９４を除去することによって図１７に示す構造が得られる。
【００３３】
次に、アモルファス・シリコン膜６３をマスクとして用いてＲＩＥでシリコン窒化膜５３をＳＴＩ用のトレンチのパターンに異方的にエッチングする。これにより、図１８に示す構造が得られる。本実施形態では、このトレンチのパターンが目標パターンである。
【００３４】
さらに、シリコン窒化膜５２をマスクとして用いてＲＩＥでシリコン基板１０を異方的にエッチングする。これにより、図１９に示すように、ＳＴＩ用のトレンチ９９が形成される。その後、トレンチ９９内に絶縁材料１０１を充填することによって素子分離領域（ＳＴＩ）２０が完成する。さらに、公知の製造工程を経て半導体装置が完成する。
【００３５】
従来では、シリコン窒化膜５３およびアモルファス・シリコン膜６３をシリコン基板１０の全面に堆積した後、シリコン窒化膜５３およびアモルファス・シリコン膜６３を１回でエッチングしていた。このようにすると、ＲＩＥのエッチングガスとシリコン窒化膜５３との反応生成物（図示せず）がシリコン窒化膜５３の側壁に付着する。特に、上述のように、パターンの密度が低い領域内のシリコン窒化膜５３の側壁には反応生成物が付着し易い。そのため、トレンチの幅が所望の幅よりも狭くなってしまう。
【００３６】
第３の実施形態では、シリコン窒化膜５３を２回に分けてエッチングしている。これにより、シリコン窒化膜５３をトレンチのパターンにパターニングする際に、反応生成物の発生量が低減する。特に、予備パターンとして、トレンチのパターンの周縁から一定の間隔だけ広げたパターンを用いているので、パターンの密度が低い領域において、反応生成物が劇的に減少する。従って、パターンの粗密に関係なく、シリコン窒化膜５２の側壁に反応生成物が付着することを抑制することができる。その結果、所望の幅を有するＳＴＩを形成することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明に係る第１の実施形態に従った半導体装置の製造方法を示す断面図。
【図２】図１に続く、半導体装置の製造方法を示す断面図。
【図３】図２に続く、半導体装置の製造方法を示す断面図。
【図４】図３に続く、半導体装置の製造方法を示す断面図。
【図５】図４に続く、半導体装置の製造方法を示す断面図。
【図６】図５に続く、半導体装置の製造方法を示す断面図。
【図７】本発明に係る第２の実施形態に従った半導体装置の製造方法を示す断面図。
【図８】図７に続く、半導体装置の製造方法を示す断面図。
【図９】図８に続く、半導体装置の製造方法を示す断面図。
【図１０】図９に続く、半導体装置の製造方法を示す断面図。
【図１１】図１０に続く、半導体装置の製造方法を示す断面図。
【図１２】図１１に続く、半導体装置の製造方法を示す断面図。
【図１３】本発明に係る第３の実施形態に従った半導体装置の製造方法を示す断面図。
【図１４】図１３に続く、半導体装置の製造方法を示す断面図。
【図１５】図１４に続く、半導体装置の製造方法を示す断面図。
【図１６】図１５に続く、半導体装置の製造方法を示す断面図。
【図１７】図１６に続く、半導体装置の製造方法を示す断面図。
【図１８】図１７に続く、半導体装置の製造方法を示す断面図。
【図１９】図１８に続く、半導体装置の製造方法を示す断面図。
【符号の説明】
【００３８】
ＡＡ  アクティブエリア
ＩＡ  素子分離領域
１０  シリコン基板
２０  ＳＴＩ
３０  ゲート絶縁膜
４０  ゲート電極
５０  シリコン酸化膜
６０  エクステンション層
６５  ソース・ドレイン層
７０  シリコン酸化膜
８０  シリコン窒化膜
８５  スペーサ
９０  フォトレジスト膜
【図１】
2006332123.tif 000003
【図２】
2006332123.tif 000004
【図３】
2006332123.tif 000005
【図４】
2006332123.tif 000006
【図５】
2006332123.tif 000007
【図６】
2006332123.tif 000008
【図７】
2006332123.tif 000009
【図８】
2006332123.tif 000010
【図９】
2006332123.tif 000011
【図１０】
2006332123.tif 000012
【図１１】
2006332123.tif 000013
【図１２】
2006332123.tif 000014
【図１３】
2006332123.tif 000015
【図１４】
2006332123.tif 000016
【図１５】
2006332123.tif 000017
【図１６】
2006332123.tif 000018
【図１７】
2006332123.tif 000019
【図１８】
2006332123.tif 000020
【図１９】
2006332123.tif 000021