(57)【要約】【課題】  キャパシタ誘電体膜の劣化を防止してキャパシタを長寿命化させることができる電子装置、及びキャパシタへの電圧印加方法を提供すること。【解決手段】  シリコン基板（基材）１と、シリコン基板１の上に形成された下地絶縁膜２と、下地絶縁膜２の上に下部電極４ａ、キャパシタ誘電体膜５ａ、及び上部電極６ａを順に形成してなるキャパシタＱと、下部電極４ａと上部電極６ａの少なくとも一方に両極性の波形を有する電圧を供給する電圧供給回路１２とを有し、この電圧の振幅が、５×１０5ｄ（Ｖ）（ｄ：上部電極６ａと下部電極４ａとの間隔（ｃｍ））以下であることを特徴とする電子装置による。【選択図】  図７
2006054308.tif 000002
【特許請求の範囲】
【請求項１】
基材と、
前記基材の上に形成された絶縁膜と、
前記絶縁膜の上に下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
前記下部電極と前記上部電極の少なくとも一方に両極性の波形を有する電圧を供給する電圧供給回路とを有し、
前記電圧の振幅が、５×１０5ｄ（Ｖ）（ｄ：前記上部電極と前記下部電極との間隔（ｃｍ））以下であることを特徴とする電子装置。
【請求項２】
前記電圧のオフセットが０であることを特徴とする請求項１に記載の電子装置。
【請求項３】
前記電圧の周波数が１００kHzよりも低いことを特徴とする請求項１に記載の電子装置。
【請求項４】
前記電圧のデューティサイクルの百分率TDが３０％＜TD＜７０％であることを特徴とする請求項１に記載の電子装置。
【請求項５】
前記両極性の波形は、方形波、三角波、及び正弦波のいずれかであることを特徴とする請求項１に記載の電子装置。
【請求項６】
前記電圧供給回路は、
正電圧が印加される第１電源線と、
負電圧が印加される第２電源線と、
前記キャパシタの一方の電極と前記第１電源線との間に接続された第１スイッチと、
前記キャパシタの一方の電極と前記第２電源線との間に接続された第２スイッチと、
前記キャパシタの他方の電極と前記第１電源線との間に接続された第３スイッチと、
前記キャパシタの他方の電極と前記第２電源線との間に接続された第４スイッチとを有し、
前記第１、第４スイッチが同期してオン状態とオフ状態とを繰り返し、該第１、第４スイッチとは相補的に前記第２、前記第３スイッチが同期してオン状態とオフ状態とを繰り返すことにより、前記キャパシタに両極性の波形を有する前記電圧を印加することを特徴とする請求項１に記載の電子装置。
【請求項７】
前記キャパシタの他に別のキャパシタが設けられ、
前記別のキャパシタの一方の電極と前記第１電源線との間に接続された第５スイッチと、
前記別のキャパシタの一方の電極と前記第２電源線との間に接続された第６スイッチと、
前記別のキャパシタの他方の電極と前記第１電源線との間に接続された第７スイッチと、
前記別のキャパシタの他方の電極と前記第２電源線との間に接続された第８スイッチとを有し、
前記第１、第４スイッチとは相補的に前記第５、第８スイッチが同期してオン状態とオフ状態とを繰り返し、該第５、第８スイッチとは相補的に前記第６、前記第７スイッチが同期してオン状態とオフ状態とを繰り返すことにより、前記キャパシタに両極性の波形を有する前記電圧を印加することを特徴とする請求項６に記載の電子装置。
【請求項８】
半導体素子と、
前記半導体素子に電圧を供給する第３、第４電源線と、
前記第１スイッチと前記第２スイッチとの接続点と、前記第３電源線との間に接続された第９スイッチと、
前記第３スイッチと前記第４スイッチとの接続点と、前記第４電源線との間に接続された第１０スイッチと、
前記第５スイッチと前記第６スイッチとの接続点と、前記第３電源線との間に接続された第１１スイッチと、
前記第７スイッチと前記第８スイッチとの接続点と、前記第４電源線との間に接続された第１２スイッチとを有し、
前記第１、第４スイッチと同期して前記第９、第１０スイッチがオン状態とオフ状態とを繰り返し、前記第９、第１０スイッチとは相補的に前記第１１、第１２スイッチがオン状態とオフ状態とを繰り返すことにより、前記第３電源線に常に前記正電圧を印加し、前記第４電源線に前記負電圧を常に印加することを特徴とする請求項７に記載の電子装置。
【請求項９】
前記二つのキャパシタは、前記半導体素子に対するデカップリングキャパシタとして機能することを特徴とする請求項８に記載の電子装置。
【請求項１０】
キャパシタを構成する下部電極と上部電極の少なくとも一方に、電圧の振幅が５×１０5ｄ（Ｖ）（ｄ：前記上部電極と前記下部電極との間隔（ｃｍ））以下の両極性の波形を有する電圧を印加することを特徴とするキャパシタへの電圧印加方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置、及びキャパシタへの電圧印加方法に関する。
【背景技術】
【０００２】
BST((Ba,Sr)TiO3)等のABO3ペロブスカイト型の誘電体材料は、デカップリングキャパシタや、DRAM(Dynamic Random Access Memory)等のキャパシタ誘電体膜への応用として現在広く研究されている。また、強誘電体特性を有するABO3ペロブスカイト型の誘電体材料は、FeRAM(Ferroelectric Random Access Memory)等の不揮発性メモリのキャパシタ誘電体膜として研究が行われている。
【０００３】
このような素子に使用される誘電体膜には、実使用下において、直流電圧がかなりの時間印加されるのが普通である。
【０００４】
なお、本発明に関連する技術が、特許文献１、２に開示されている。
【特許文献１】特開平１０−９３０５０号公報
【特許文献２】特開２００４−８８８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように長時間にわたってキャパシタ誘電体膜が電界に曝されると、キャパシタの信頼性が低下するという問題を引き起こす。高誘電体材料又は強誘電体材料よりなるキャパシタ誘電体膜が電気的なストレスを受けると、膜の中の電子又はイオンの運動によって膜が劣化することが知られている。そのような劣化のメカニズムとして、抵抗劣化やTDDB(Time Dependent Dielectric Breakdown)等が報告されている。
【０００６】
このようにキャパシタ誘電体膜が劣化すると、キャパシタを構成する上部電極と下部電極との間に許容値を超えたリーク電流が発生して、キャパシタの寿命が短くなってしまうので、キャパシタ誘電体膜の劣化を防止してキャパシタを長寿命化させることができる電子装置が望まれている。
【０００７】
本発明の目的は、キャパシタ誘電体膜の劣化を防止してキャパシタを長寿命化させることができる電子装置、及びキャパシタへの電圧印加方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、基材と、前記基材の上に形成された絶縁膜と、前記絶縁膜の上に下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、前記下部電極と前記上部電極の少なくとも一方に両極性の波形を有する電圧を供給する電圧供給回路とを有し、前記電圧の振幅が、５×１０5ｄ（Ｖ）（ｄ：前記上部電極と前記下部電極との間隔（ｃｍ））以下である電子装置が提供される。
【０００９】
また、本発明の別の観点によれば、キャパシタを構成する下部電極と上部電極の少なくとも一方に、電圧の振幅が５×１０5ｄ（Ｖ）（ｄ：前記上部電極と前記下部電極との間隔（ｃｍ））以下の両極性の波形を有する電圧を印加するキャパシタへの電圧印加方法が提供される。
【００１０】
本願発明者が行った調査結果によれば、両極性の波形を有する電圧をキャパシタに印加しても、キャパシタ誘電体膜に抵抗劣化が殆ど起きないことが明らかとなった。これにより、本発明では、キャパシタ誘電体膜の抵抗劣化を抑え、キャパシタの高寿命化を推し進めることが可能となる。
【００１１】
また、上記の電圧が両極性であっても、その電圧振幅があまりに大きすぎると、キャパシタ誘電体膜に抵抗劣化が生じる恐れがあるので、電圧振幅を５×１０5ｄ（Ｖ）（ｄ：前記上部電極と前記下部電極との間隔（ｃｍ））以下とするのが好ましい。
【００１２】
また、上記の両極性の電圧のオフセットが０でないと、キャパシタ誘電体膜の中のイオン等が、オフセットに対応する一方向に移動し、抵抗劣化を引き起こす恐れがあるので、上記のオフセットを０とするのが好ましい。
【００１３】
更に、電圧の周波数があまりに高すぎてもやはり抵抗劣化が発生する恐れがあるので、周波数を１００kHzよりも低くするのが好ましい。
【００１４】
同様に、正電位が印加される時間と負電位が印加される時間とが大きく異なると、キャパシタ誘電体膜の中のイオン等が一方の電極に引き付けられ、抵抗劣化を引き起こす恐れがあるので、電圧のデューティサイクルの百分率TDは３０％＜TD＜７０％とするのが良い。
【００１５】
そして、上記のような両極性の波形としては、例えは方形波、三角波、及び正弦波がある。
【００１６】
また、上記のキャパシタとしては、半導体素子等に電圧を供給する電源線のデカップリングキャパシタを採用するのが好ましい。
【発明の効果】
【００１７】
本発明によれば、キャパシタを構成する下部電極と上部電極の少なくとも一方に、電圧の振幅が５×１０5ｄ（Ｖ）（ｄ：上部電極と下部電極との間隔（ｃｍ））以下の両極性の波形を有する電圧を印加するので、キャパシタ誘電体膜の抵抗劣化を防止することができ、ひいてはキャパシタを長寿命化させることが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明を実施するための最良の形態について、添付図面を参照しながら詳細に説明する。
【００１９】
（１）第１実施形態
図１、図２は、本発明の第１実施形態で使用されるキャパシタの製造途中の断面図である。
【００２０】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００２１】
まず、シリコン基板等の基材１の上に、CVD法（化学的気相成長法）により、下地絶縁膜２として酸化シリコン(SiO2)膜を厚さ約５００nmに形成する。なお、基材１はシリコン基板に限定されず、シリコン、ゲルマニウム、シリコンゲルマニウム(SiGe)、ガリウム砒素(GaAs)、インジウム砒素(InAs)、及びインジウムリン（InP）のいずれか一の単結晶よりなる半導体基板を基材１として採用してよい。また、下地絶縁膜２も酸化シリコン膜に限定されるものではなく、酸化シリコン膜、窒化シリコン（Si3N4）膜、酸窒化シリコン(SiON)膜、高誘電率金属酸化膜、及びキセロゲル膜のいずれか、又はこれらの膜を二つ以上組み合わせてなる複合膜を下地絶縁膜２として形成してよい。
【００２２】
続いて、スパッタ法により酸化チタン(TiO2)を厚さ約２０nmに形成し、それを密着層３とする。その密着層３は酸化チタンに限定されない。例えば、プラチナ、イリジウム、ジルコニウム、チタン、酸化チタン、酸化イリジウム、酸化プラチナ、酸化ジルコニウム、窒化チタン、チタンアルミニウムナイトライド（TiAlN）、窒化タンタル、及びタンタルシリコンナイトライド（TaSiN）のいずれか、又はこれらの合金で構成される単層膜又は積層膜を密着層３として採用してもよい。
【００２３】
次いで、図１（ｂ）に示すように、RFスパッタ法を用いて、第１導電膜４としてプラチナ(Pt)膜を厚さ約８０nmに形成する。その第１導電膜４は、密着層３によって基材１との密着強度が向上されており、製造途中で膜剥がれを起こすことは無い。また、第１導電膜４はプラチナ膜に限定されるものではなく、プラチナ、パラジウム、イリジウム、ルテニウム、ロジウム、オスミウム、金、銀、銅、酸化プラチナ、酸化イリジウム、及び酸化ルテニウムのいずれか、又はこれらの合金で構成される単層膜又は積層膜で第１導電膜４を構成してもよい。
【００２４】
次に、図１（ｃ）に示す断面構造を得るまでの工程について説明する。
【００２５】
まず、BST((Ba,Sr)TiO3)焼結体よりなるスパッタターゲットが設けられたRFスパッタリング用のスパッタチャンバ（不図示）内のステージ上に基材１を載置し、基板温度を約５５０℃に安定させる。その後、流量比が３０：３．７のO2とArとをスパッタガスとしてチャンバ内に導入し、チャンバ内の圧力が約１０mTorr安定したところで、ステージとターゲットとの間に周波数が１３．５６MHzでパワーが１００WのRF（高周波）電力を印加し、BSTのスパッタリングを開始する。そして、この状態を所定時間維持し、第１導電膜４の上に厚さ約１００nmのBST膜が形成されたところでスパッタリングを停止し、得られた膜を誘電体膜５とする。
【００２６】
なお、誘電体膜５を構成する誘電体材料はBSTに限定されず、チタン系のABO3ペロブスカイト型の誘電体材料、又は一般式A2B2O7で表されるパイロクロア（pyrochlore）構造の誘電体材料で誘電体膜５を構成してよい。このうち、ペロブスカイト型の誘電体材料としては、BSTの他に、BaTiO3、SrTiO3、PbTiO3、及び(Pb,La)(Zr,Ti)O3がある。また、パイロクロア構造の誘電体材料としてはPb2Ti2O7がある。
【００２７】
その後に、この誘電体膜５の結晶性を高めるために、基板温度１００〜９００℃の条件で酸素含有雰囲気中において誘電体膜５をアニールする。
【００２８】
続いて、図１（ｄ）に示すように、RFスパッタ法により、プラチナ膜を厚さ約８０nmに形成してそれを第２導電膜６とする。なお、第２導電膜６はプラチナ膜に限定されない。第２導電膜６を構成し得る膜としては、プラチナ、パラジウム、イリジウム、ルテニウム、ロジウム、オスミウム、金、銀、銅、酸化プラチナ、酸化イリジウム、酸化ルテニウム、ストロンチウムルテニウムオキサイド（SrRuO3）、及びランタンニッケルオキサイド（LaNiO3）のいずれか、又はこれらの合金で構成される単層膜又は積層膜がある。
【００２９】
その後に、図２に示すように、フォトリソグラフィにより、第１導電膜４、誘電体膜５、及び第２導電膜６をパターニングすることにより、それらを下部電極４ａ、キャパシタ誘電体膜５ａ、及び上部電極６ａとし、これらによってキャパシタＱを構成する。このフォトリソグラフィでは、密着層３もパターニングされ、下部電極４ａの下にのみ残るようになる。なお、各膜４〜６のパターニング順序は特に限定されず、一枚のレジストパターンを用いてそれらを一括エッチングしてもよいし、或いは各膜４〜６毎を別々のレジストパターンでエッチングするようにしてもよい。
【００３０】
本願発明者は、上記のようにして作製されたキャパシタＱのキャパシタ誘電体膜５ａが、印加電圧によってどのように劣化するのかを調査した。その調査結果を図３に示す。
【００３１】
この調査では、上部電極６ａと下部電極４ａとの間に三種類（１．５V、５V、１０V）直流電圧を印加し、それぞれの電圧に対し、電圧を印加してからの経過時間(sec)とリーク電流(A/cm2)との関係が調査された。
【００３２】
図３に示されるように、印加電圧が１．５Vの場合は、電圧を開始してからしばらくの間はリーク電流が抑えられているが、時間の経過と共にリーク電流が増大し、やがてキャパシタ誘電体膜５ａにハードブレイクダウンが生じてしまう。また、印加電圧が１０Vになると、電圧を印加してから短時間のうちにリーク電流が急激に増大し、やはりハードブレイクダウンが発生する。このように、時間の経過と共にリーク電流が増大してハードブレイクダウンに至る現象は、キャパシタ誘電体膜５ａの抵抗劣化と呼ばれる。
【００３３】
これらの結果より、キャパシタQに直流電圧を印加し続けると、キャパシタ誘電体膜５ａに抵抗劣化が生じ、キャパシタQの寿命を縮めてしまうことが理解される。
【００３４】
そこで、本願発明者は、直流電圧に変えて、時間的に変化する電圧をキャパシタQに印加することにより、直流電圧の場合と比較してキャパシタQのリーク電流にどのような変化が見られるかを調査した。
【００３５】
この調査で採用された電圧の波形を図４、図５に示す。
【００３６】
図４の波形は、電圧の大きさのみが周期的に変化し、その極性が変わらない単極性（ユニポーラ）の方形波である。電圧が正の定電圧VA(=1.5V)となる時間をΔton、０となる時間をΔtoffとすると、この方形波のデューティサイクルはΔton/(Δton+Δtoff)となる。
【００３７】
一方、図５の波形は、電圧の大きさと極性とが時間的に変化する正負両極性（バイポーラ）の方形波である。この方形波では、電圧が正の定電圧VA(=1.5V)となる時間をΔt+VA、負の低電圧−VA(=−1.5V)となる時間をΔt-VAとすると、デューティサイクルがΔt+VA/(Δt+VA+Δt-VA)で表される。
【００３８】
キャパシタQの下部電極４ａと上部電極６ａとの間に、図４と図５に示される方形波の電圧を印加し、電圧の印加時間とリーク電流との関係を調べたところ、図６に示されるような結果が得られた。
【００３９】
図６において、●、○、▲で表される系列は、Δtonが１秒となる図４の単極性の方形波をキャパシタQに印加した場合を示し、それぞれデューティサイクルの百分率が１００％、９１％、５０％の場合のデータである。これに対し、△で示される系列は、Δt+VAが１秒となる図５の両極性の方形波をキャパシタQに印加し、そのデューティサイクルの百分率を５０％とした場合のデータである。
【００４０】
図６に示されるように、４つの系列のうち、直流電圧と等価なデューティサイクル１００％の単極性の方形波では、時間の経過と共にリーク電流が最も大きくなり、直流電圧がキャパシタ誘電体膜５ａの抵抗劣化を容易に引き起こすことが改めて理解される。
【００４１】
また、デューティサイクルが９１％と５０％の単極性の方形波でも、１００％の場合よりは程度が下がるものの、時間の経過と共にリーク電流が増大しており、キャパシタ誘電体膜５ａに抵抗劣化が生じていることとが理解できる。
【００４２】
本願発明者は、このような抵抗劣化は、少なくとも次の二つの原因によって引き起こされると考えている。一つ目は、キャパシタ誘電体膜５ａにおけるイオンマイグレーションであって、セラミックスではこのイオンマイグレーションによって抵抗劣化が生じることが知られている。そして、二つ目は、電極４ａ、６ａからキャパシタ誘電体膜５ａへの電荷の流入である。電荷がキャパシタ誘電体膜５ａに流入すると、膜中において欠陥のネットワークが発生すると共に、膜のストレスに伴うリーク電流も発生して、キャパシタ誘電体膜５ａが劣化するものと考えられる。
【００４３】
これに対し、デューティサイクルが５０％の両極性の方形波を印加した場合（△）は、時間が経過してもリーク電流が殆ど増大しておらず、キャパシタ誘電体膜５ａに抵抗劣化が起きないことが分かる。
【００４４】
これは、上記したイオンマイグレーションや、キャパシタ誘電体膜５ａへの電荷の流入が、両極性の電圧では抑えられるためであると考えられる。
【００４５】
以上の結果より、キャパシタ誘電体膜５ａの抵抗劣化を抑制し、キャパシタQの寿命を長くするには、下部電極４ａと上部電極６ａの間に両極性の電圧を印加すればよいことが判明した。
【００４６】
この点に鑑み、本願発明者は、次に説明するような電子装置に想到した。
【００４７】
図７は、本実施形態に係る電子装置の構成図である。
【００４８】
この電子装置１０は、直流電源１１に接続された電圧供給回路１２と、図２で作製したキャパシタQとを有する。
【００４９】
このうち、電圧供給回路１２は、直流電源１１によってそれぞれ正、負の定電圧に維持されている第１、第２電源線１４、１５に接続されており、これら正負の定電圧から図５に示した正負両極性の方形波の電圧vを生成する。そして、この両極性の電圧ｖが、第１、第２接続線１６、１７を介して、キャパシタQの両端子（下部電極４ａ、上部電極６ａ）の間に印加される。なお、この電圧ｖは、キャパシタＱの一方の端子（例えば下部電極４ａ）を基準にした場合の、キャパシタＱの他方の端子（例えば上部電極６ａ）の電位を言う。
【００５０】
このような両極性の電圧vによれば、図６で説明したように、キャパシタ誘電体膜５ａの抵抗劣化を防止することができ、キャパシタQの高寿命化を実現することが可能となる。
【００５１】
なお、電圧vが両極性であっても、その振幅があまりに大きすぎると、キャパシタ誘電体膜に抵抗劣化が生じる恐れがある。そこで、この抵抗劣化を抑制するために、電圧vの振幅、即ち図５のVAを５×１０5ｄ（Ｖ）（ｄ：上部電極４ａと下部電極６ａとの間隔（ｃｍ））以下とするのが好ましい。これについては、後述の各実施形態においても同様である。
【００５２】
また、上記の両極性の電圧のオフセット、つまり電圧の直流成分が０でないと、キャパシタ誘電体膜の中のイオン等が、オフセットに対応する一方向に移動し、抵抗劣化を引き起こす恐れがあるので、上記のオフセットを０とするのが好ましい。
【００５３】
同様に、正電位が印加される時間と負電位が印加される時間とが大きく異なると、キャパシタ誘電体膜の中のイオン等が一方の電極に引き付けられ、抵抗劣化を引き起こす恐れがあるので、電圧のデューティサイクルの百分率TDは３０％＜TD＜７０％、より好ましくは５０％とするのが良い。
【００５４】
更に、電圧の周波数があまりに高すぎてもやはり抵抗劣化が発生する恐れがあるので、電圧の周波数を可能な限り低く、例えば１００kHzよりも低く、より好ましくは１０Hzよりも低く、更に好ましくは１Ｈｚとするのが好ましい。
【００５５】
（２）第２実施形態
次に、本発明の第２実施形態に係る電子装置について説明する。本実施形態では、LSI等の半導体素子と共に使用されるデカップリングキャパシタに対し、第１実施形態で説明した両極性の電圧を印加する。
【００５６】
図８は、本実施形態に係る電子装置の回路図である。なお、図８において、図７で既に説明した要素には図７と同じ符号を付し、以下ではその説明を省略する。
【００５７】
この電子装置２０は、それぞれ正、負の定電圧に維持された第３、第４電源線１８と、電圧供給回路１２、第１、第２キャパシタＱ１、Ｑ２、及びLSI等の半導体素子２１を有する。
【００５８】
これらのうち、第１、第２キャパシタＱ１、Ｑ２は、例えば図２で示した断面構造を有しており、半導体素子２１に接続された第３、第４電源線１８、１９の電位変動を吸収するデカップリングキャパシタとして機能する。なお、図では、回路の配置上、電圧供給回路１２の中に第１、第２キャパシタＱ１、Ｑ２が描かれているが、これらのキャパシタＱ１、Ｑ２は電圧供給回路１２の構成要素ではない。
【００５９】
そして、直流電源１１の正電圧は例えば１Vであり、負電圧は例えば０Vである。
【００６０】
また、半導体素子２１は、第３、第４電源線１８、１９から供給される直流電圧によって駆動されるものであり、その種類は特に限定されない。
【００６１】
一方、電圧供給回路１２は、第１〜第１２スイッチＳ１〜Ｓ１２が図示のように接続される。
【００６２】
このうち、第１、第２スイッチＳ１、Ｓ２は、その一端が第１キャパシタＱ１の一方の電極に接続され、その他端がそれぞれ第１電源線１４と第２電源線１５に接続される。そして、第３、第４スイッチＳ３、Ｓ４は、その一端が第１キャパシタＱ１の他方の電極に接続され、その他端がそれぞれ第１電源線１４と第２電源線１５に接続される。
【００６３】
また、第５、第６スイッチＳ５、Ｓ６は、その一端が第２キャパシタＱ２の一方の電極に接続され、その他端がそれぞれ第１電源線１４と第２電源線１５に接続される。そして、第７、第８スイッチＳ７、Ｓ８は、その一端が第２キャパシタＱ２の他方の電極に接続され、その他端がそれぞれ第１電源線１４と第２電源線１５に接続される。
【００６４】
更に、第９、第１１スイッチＳ９、Ｓ１１は、第３電源線１８とノードＡ（第１、第２スイッチＳ１、Ｓ２の接続点）との間、及び第３電源線１８とノードＢ（第５、第６スイッチＳ５、Ｓ６の接続点）との間にそれぞれ接続される。
【００６５】
そして、第１０、第１２スイッチＳ１０、Ｓ１２は、第４電源線１９とノードＣ（第３、第４スイッチＳ３、Ｓ４の接続点）との間、及び第４電源線１９とノードＤ（第７、第８スイッチＳ７、Ｓ８の接続点）との間にそれぞれ接続される。
【００６６】
各スイッチＳ１〜Ｓ１２としては、MOSトランジスタを使用するのが好適である。その場合、MOSトランジスタのオン状態、オフ状態は、制御部２２からの信号Ｔ１〜Ｔ１２によって制御されることになる。
【００６７】
なお、このような回路によれば、第１、第２トランジスタＱ１、Ｑ２が並列に接続されることになる。
【００６８】
次に、上記した電圧供給回路１２の動作について、図９、図１０を参照しながら説明する。図９、図１０は、この電圧供給回路１２の動作中の回路図であって、各キャパシタＱ１、Ｑ２の極性も示されている。
【００６９】
まず、図９では、各スイッチの状態は次のようになっている。
・オン状態のスイッチ…スイッチＳ１、Ｓ４、Ｓ６、Ｓ７、Ｓ９、Ｓ１０
・オフ状態のスイッチ…スイッチＳ２、Ｓ３、Ｓ５、Ｓ８、Ｓ１１、Ｓ１２
この状態では、第１電源線１４の正電位が、第１スイッチＳ１を介して第１キャパシタＱ１の一方の電極４ａに印加されると共に、第２電源線１５の負電位が、第４スイッチＳ４を介して第１キャパシタＱ１の他方の電極６ａに印加される。
【００７０】
一方、第２キャパシタＱ２は、その一方の電極４ａに、第６スイッチＳ６を介して第２電源線１５の負電位が印加される。そして、他方の電極６ａには、第１電源線１４の正電位が第７スイッチＳ７を介して接続される。
【００７１】
また、半導体素子２１に接続された第３電源線１８は、第１、第９スイッチＳ１、Ｓ９を介して第１電源線１４の正電位に維持されており、第４電源線１９は、第４、第１０スイッチＳ４、Ｓ１０を介して第２電源線１５の負電位に維持されている。
【００７２】
そして、この状態が所定時間、例えば１秒間経過した後、上記した各スイッチのオン・オフを反転させ、図１０のような回路配置にする。これにより、各スイッチの状態は次のようになる。
・オン状態のスイッチ…スイッチＳ２、Ｓ３、Ｓ５、Ｓ８、Ｓ１１、Ｓ１２
・オフ状態のスイッチ…スイッチＳ１、Ｓ４、Ｓ６、Ｓ７、Ｓ９、Ｓ１０
その結果、第１キャパシタＱ１の一方の電極４ａには、第２スイッチＳ２を介して第２電源線１５の負電位が印加されると共に、その他方の電極５ａには、スイッチＳ３を介して第１電源線１４の正電位が印加される。
【００７３】
そして、第２キャパシタは、その一方の電極４ａに、第５スイッチＳ５を介して第１電源線１４の正電位が印加されると共に、その他方の電極５ａに、第８スイッチＳ８を介して第２電源線１５の負電位が印加される。
【００７４】
このように、図９の回路配置では、図１０と比較して各キャパシタＱ１、Ｑ２の極性が反転することになる。
【００７５】
これに対し、半導体素子２１に接続された第３電源線１８は、第５、第１１スイッチＳ５、Ｓ１１を介して第１電源線１４の正電位に維持されたままとなっており、その極性は反転しない。同様に、第４電源線１９も、第８、第１２スイッチＳ８、Ｓ１２を介して第２電源線１５の負電位に維持されており、その極性が反転しない。
【００７６】
この後は、上記の動作を所定の周期、例えば１０-5秒よりも長い周期、より好ましくは１０-1秒よりも長い周期、より好ましくは１秒の周期で繰り返し、各キャパシタＱ１、Ｑ２の極性を反転させつつ、第３、第４電源線１８、１９によって半導体素子２１に一定の直流電圧を印加する。
【００７７】
以上説明した本実施形態によれば、第１、第４スイッチＳ１、Ｓ４が同期してオン状態とオフ状態とを繰り返し、該スイッチＳ１、Ｓ４とは相補的に第２、第３スイッチＳ２、Ｓ３が同期してオン状態とオフ状態とを繰り返すことにより、第１キャパシタＱ１に両極性の波形を有する電圧を印加する。
【００７８】
これにより、第１実施形態で説明したように、第１キャパシタＱを構成するキャパシタ誘電体膜の抵抗劣化が抑制されるので、半導体素子２１に直流電圧を供給する第３、第４電源線１８、１９の電位変動を第１キャパシタＱ１によって確実に吸収することが可能となると共に、第１キャパシタＱ１の高寿命化をももたらすことができる。
【００７９】
このような利点は、第２キャパシタＱ２においても得ることができる。
【００８０】
更に、第１、第４スイッチＳ１、Ｓ４と同期して第９、第１０スイッチＳ９、Ｓ１０がオン状態とオフ状態とを繰り返し、第９、第１０スイッチＳ９、Ｓ１０とは相補的に第１１、第１２スイッチＳ１１、Ｓ１２がオン状態とオフ状態とを繰り返すので、第３、第４電源線１８、１９に常に正電位と負電位とを印加することが可能となる。
【００８１】
しかも、第３、第４電源線１８、１９の電位は、各スイッチＳ１〜Ｓ１２のオン・オフのみによって定まるので、二つのキャパシタＱ１、Ｑ２のうちの一方が壊れても、各電源線１８、１９の電位の維持には影響が無く、更に残りのキャパシタだけで各電源線１８、１９の電位変動を吸収することができる。そのため、この電子装置２０は、キャパシタＱ１、Ｑ２の一方が壊れてもキャパシタの交換が不要なので、部品交換に伴う費用を節約できると共に、部品交換が不可能な環境下でも使用できる。
【００８２】
（３）第３実施形態
本実施形態では、既述の第２実施形態に係る電子装置の一例となる半導体パッケージについて説明する。
【００８３】
図１１〜図１３は、本実施形態に係る半導体パッケージ（電子装置）の製造途中の断面図である。なお、これらの図において、第１、第２実施形態で既に説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
【００８４】
最初に、図１１（ａ）に示す断面構造を得るまでの工程について説明する。
【００８５】
まず、シリコン基板等の基材３０の上に、シランを反応ガスとして使用するCVD(Chemical Vapor Deposition)法により、酸化シリコン（SiO2）膜を厚さ約５００nmに形成し、それを下地絶縁膜３１とする。
【００８６】
続いて、下部電極膜３２として、スパッタ法により下地絶縁膜３１の上にPt膜を厚さ約８０nmに形成する。
【００８７】
更に、第１実施形態の誘電体膜５と同じ成膜条件を採用するスパッタ法により、下部電極膜３２の上に(Ba0.63Sr0.37)(Fe,Al)0.001Y0.013Ti0.986O3膜を厚さ１００nmに形成し、それを誘電体膜３３とする。
【００８８】
その後、スパッタ法により、誘電体膜３３の上に導電膜３４としてPt膜を厚さ約８０nmに形成する。
【００８９】
次に、図１１（ｂ）に示すように、フォトリソグラフィにより導電膜３４をパターニングして島状の第１、第２上部電極３４ａ、３４ｂを形成した後、更にフォトリソグラフィによって誘電体膜３３をパターニングし、各上部電極３４ａ、３４ｂの下に第１、第２キャパシタ誘電体膜３３ａ、３３ｂを形成する。これにより、下部電極膜３２、第１、第２キャパシタ誘電体膜３３ａ、３３ｂ、及び第１、第２上部電極３４ａ、１４ｂで構成される第１、第２キャパシタＱ１、Ｑ２が基板３０の上に形成されたことになる。
【００９０】
次いで、図１１（ｃ）に示すように、ポリイミド等の絶縁性樹脂を全面にスピンコートし、それを熱硬化させて、厚さが約１００nmの絶縁性保護膜３５を形成する。そして、フォトリソグラフィによりこの絶縁性保護膜３５をパターニングして、各上部電極３４ａ、３４ｂに至る深さの第１、第２ホール３５ａ、３５ｂを形成すると共に、上部電極３４ａ、３４ｂが形成されていない部分の下部電極導電膜３２に至る深さの第３ホール３５ｃを形成する。
【００９１】
続いて、図１２に示すように、例えばTi/Cu/Niを各ホール３５ａ〜３５ｃに埋め込むことにより、各上部電極３５ａ、３５ｂと電気的に接続される第１、第２導電性プラグ３６ａ、３６ｂを第１、第２ホール３５ａ、３５ｂ内に形成すると共に、下部電極導電膜３２と電気的に接続される第３導電性プラグ３６ｃを第３ホール３５ｃ内に形成する。
【００９２】
その後に、各導電性プラグ３６ａ〜３６ｃの上面に、外部接続端子として機能する第１〜第３はんだバンプ３７ａ〜３７ｃを搭載し、リフロー雰囲気下においてこれらのはんだバンプ３７ａ〜３７ｃを溶融して各導電性プラグ３６ａ〜３６ｃと電気的かつ機械的に接続する。
【００９３】
以上により、容量素子３８の基本構造が完成したことになる。
【００９４】
この後は、図１３（ａ）に示すように、半導体素子２１におけるスイッチングノイズや電源ラインの変動を防止するために、半導体素子２１が実装された配線基板４０に容量素子３８を実装し、この容量素子３８を構成する第１、第２キャパシタＱ１、Ｑ２を半導体素子２１に対するデカップリングキャパシタとして機能させる。また、図８で説明した電源供給回路１２として機能する電源供給用半導体素子４５も配線基板４０に実装する。
【００９５】
図１３（ａ）の例では、容量素子３８を構成する第１〜第３はんだバンプ３７ａ〜３７ｃを介して容量素子３８と配線基板４０とが電気的かつ機械的に接続される。同様に、半導体素子２１も、はんだバンプ４１を介して配線基板４０と電気的かつ機械的に接続される。更に、電源供給用半導体素子４５は、はんだバンプ４６によって配線基板４０と電気的かつ機械的に接続される。
【００９６】
そして、容量素子３８、配線基板４０、電源供給用半導体素子４５、及び半導体素子２１によって半導体パッケージ（電子装置）４３が構成され、この半導体パッケージ４３の外部接続端子となる導電性ピン３９が配線基板４０に複数立設される。
【００９７】
その後、図１３（ｂ）に示すように、マザーボード４２に形成された複数のホール４２ａ内に導電性ピン３９を挿通した後、マザーボード４２と導電性ピン３９の先端部分とをはんだ４４によって電気的且つ機械的に接続することにより、マザーボード４２に半導体パッケージ４３を実装する。
【００９８】
この半導体パッケージ４３の外部には、図８で説明した直流電源１１が設けられており、この直流電源１１で発生した直流電圧が、第１、第２電源線１４、１５を介して電源供給用半導体素子４５に印加される。そして、図９、図１０で説明した動作を電源供給用半導体４５が行うことにより、容量素子３８を構成する第１、第２キャパシタＱ１、Ｑ２に図５で説明したような両極性の電圧が印加されると共に、半導体素子２１に一定の直流電圧が印加される。
【００９９】
以上説明した本実施形態によれば、第２実施形態と同様に、容量素子３８を構成する第１、第２キャパシタＱ１、Ｑ２のうちの一方が壊れても、壊れていない残りのキャパシタだけで、半導体素子２１に繋がる各電源線１８、１９（図８参照）の電位変動を吸収することができ、半導体パッケージ４３を廃棄処分しなくて済む。
【０１００】
（４）第４実施形態
次に、本発明の第４実施形態に係る電子装置について説明する。
【０１０１】
本実施形態では、電圧供給回路１２の波形と、キャパシタ誘電体膜５ａの組成とが第１実施形態と異なり、その他は第１実施形態と同様である。
【０１０２】
図１４は、その電圧供給回路１２が出力する両極性の電圧の波形と、この電圧が印加されるキャパシタＱの断面図を並列的に示す図である。図１４において、第１実施形態で既に説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１０３】
本実施形態では、キャパシタＱを構成するキャパシタ誘電体膜５ａが、BSTにY（イットリウム）をドープしてなるBSTYで構成される。そして、パターニング前のキャパシタ誘電体膜５ａ、すなわち誘電体膜５（図１（ｃ）参照）はRFスパッタ法により厚さ１００nmに形成され、その成膜条件としては、基板温度５４０℃、RF電力のパワー１００W、スパッタガスを構成するArとO2との流量比１０：１、及びガス圧力１．２５Paが採用される。
【０１０４】
また、電圧供給回路１２が出力する両極性の電圧は、図１４に示すようなDCオフセットの無い三角波であって、その周波数を例えば１Hz、そして振幅VAを例えば０．５Vとする。これらのパラメータは、本実施形態で採用し得る一つの例であって、キャパシタＱの使用環境に応じて任意に最適化してよい。
【０１０５】
このような両極性の三角波によっても、キャパシタ誘電体膜５ａの抵抗劣化を防止でき、キャパシタＱの高寿命化が可能となることが明らかとなった。
【０１０６】
（５）第５実施形態
次に、本発明の第５実施形態に係る電子装置について説明する。
【０１０７】
本実施形態では、電圧供給回路１２の波形と、キャパシタ誘電体膜５ａを構成するBSTY膜の成膜条件、更に上部電極６ａの組成とが第４実施形態と異なり、その他は第４実施形態と同様である。
【０１０８】
図１５は、その電圧供給回路１２が出力する両極性の電圧の波形と、この電圧が印加されるキャパシタＱの断面図を並列的に示す図である。図１５において、第１実施形態で既に説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１０９】
本実施形態では、第３実施形態と同じように、キャパシタＱのキャパシタ誘電体膜５ａがBSTYで構成されるが、その成膜条件が第３実施形態と異なる。その成膜条件として、本実施形態では、基板温度５５０℃、RF電力のパワー１００W、スパッタガスを構成するArとO2との流量比３０：３．７、及びガス圧力１０mTorrが採用される。
【０１１０】
また、電圧供給回路１２が出力する両極性の電圧は、図１５に示すようなDCオフセットの無い正弦波であって、その周波数を例えば１Hz、そして振幅VAを例えば１Vとする。これらのパラメータは、本実施形態で採用し得る一つの例であって、キャパシタＱの使用環境に応じて任意に最適化してよい。
【０１１１】
このような両極性の三角波によっても、キャパシタ誘電体膜５ａの抵抗劣化を防止でき、キャパシタＱの高寿命化が可能となることが明らかとなった。
【０１１２】
以下に、本発明の特徴を付記する。
【０１１３】
（付記１）  基材と、
前記基材の上に形成された絶縁膜と、
前記絶縁膜の上に下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
前記下部電極と前記上部電極の少なくとも一方に両極性の波形を有する電圧を供給する電圧供給回路とを有し、
前記電圧の振幅が、５×１０5ｄ（Ｖ）（ｄ：前記上部電極と前記下部電極との間隔（ｃｍ））以下であることを特徴とする電子装置。
【０１１４】
（付記２）  前記電圧のオフセットが０であることを特徴とする付記１に記載の電子装置。
【０１１５】
（付記３）  前記電圧の周波数が１００kHzよりも低いことを特徴とする付記１に記載の電子装置。
【０１１６】
（付記４）  前記電圧のデューティサイクルの百分率TDが３０％＜TD＜７０％であることを特徴とする付記１に記載の電子装置。
【０１１７】
（付記５）  前記両極性の波形は、方形波、三角波、及び正弦波のいずれかであることを特徴とする付記１に記載の電子装置。
【０１１８】
（付記６）  前記キャパシタ誘電体膜は、チタン系のABO3ペロブスカイト型の誘電体材料、又は一般式A2B2O7で表されるパイロクロア（pyrochlore）構造の誘電体材料で構成されることを特徴とする付記１に記載の電子装置。
【０１１９】
（付記７）  前記ペロブスカイト型の誘電体材料は、BaTiO3、SrTiO3、(Ba,Sr)TiO3、PbTiO3、及び(Pb,La)(Zr,Ti)O3のいずれかであることを特徴とする付記６に記載の電子装置。
【０１２０】
（付記８）  前記パイロクロア構造の誘電体材料はPb2Ti2O7であることを特徴とする付記６に記載の電子装置。
【０１２１】
（付記９）  前記絶縁膜は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、高誘電率金属酸化膜、及びキセロゲル膜のいずれか、又はこれらの膜を二つ以上組み合わせてなる複合膜であることを特徴とする付記１に記載の電子装置。
【０１２２】
（付記１０）  前記基材は、シリコン、ゲルマニウム、シリコンゲルマニウム(SiGe)、ガリウム砒素(GaAs)、インジウム砒素(InAs)、及びインジウムリン（InP）のいずれか一の単結晶よりなる半導体基板であることを特徴とする付記１に記載の電子装置。
【０１２３】
（付記１１）  前記絶縁膜の上に密着層が形成され、該密着層の上に前記下部電極が形成されたことを特徴とする付記１に記載の電子装置。
【０１２４】
（付記１２）  前記密着層は、プラチナ、イリジウム、ジルコニウム、チタン、酸化チタン、酸化イリジウム、酸化プラチナ、酸化ジルコニウム、窒化チタン、チタンアルミニウムナイトライド（TiAlN）、窒化タンタル、及びタンタルシリコンナイトライド（TaSiN）のいずれか、又はこれらの合金で構成される単層膜又は積層膜であることを特徴とする付記１１に記載の電子装置。
【０１２５】
（付記１３）  前記下部電極は、プラチナ、パラジウム、イリジウム、ルテニウム、ロジウム、オスミウム、金、銀、銅、酸化プラチナ、酸化イリジウム、及び酸化ルテニウムのいずれか、又はこれらの合金で構成される単層膜又は積層膜であることを特徴とする付記１に記載の電子装置。
【０１２６】
（付記１４）  前記上部電極は、プラチナ、パラジウム、イリジウム、ルテニウム、ロジウム、オスミウム、金、銀、銅、酸化プラチナ、酸化イリジウム、酸化ルテニウム、ストロンチウムルテニウムオキサイド（SrRuO3）、及びランタンニッケルオキサイド（LaNiO3）のいずれか、又はこれらの合金で構成される単層膜又は積層膜であることを特徴とする付記１に記載の電子装置。
【０１２７】
（付記１５）  前記キャパシタを覆う保護膜を有することを特徴とする付記１に記載の電子装置。
【０１２８】
（付記１６）  前記電圧供給回路は、
正電圧が印加される第１電源線と、
負電圧が印加される第２電源線と、
前記キャパシタの一方の電極と前記第１電源線との間に接続された第１スイッチと、
前記キャパシタの一方の電極と前記第２電源線との間に接続された第２スイッチと、
前記キャパシタの他方の電極と前記第１電源線との間に接続された第３スイッチと、
前記キャパシタの他方の電極と前記第２電源線との間に接続された第４スイッチとを有し、
前記第１、第４スイッチが同期してオン状態とオフ状態とを繰り返し、該第１、第４スイッチとは相補的に前記第２、前記第３スイッチが同期してオン状態とオフ状態とを繰り返すことにより、前記キャパシタに両極性の波形を有する前記電圧を印加することを特徴とする付記１に記載の電子装置。
【０１２９】
（付記１７）  前記キャパシタの他に別のキャパシタが設けられ、
前記別のキャパシタの一方の電極と前記第１電源線との間に接続された第５スイッチと、
前記別のキャパシタの一方の電極と前記第２電源線との間に接続された第６スイッチと、
前記別のキャパシタの他方の電極と前記第１電源線との間に接続された第７スイッチと、
前記別のキャパシタの他方の電極と前記第２電源線との間に接続された第８スイッチとを有し、
前記第１、第４スイッチとは相補的に前記第５、第８スイッチが同期してオン状態とオフ状態とを繰り返し、該第５、第８スイッチとは相補的に前記第６、前記第７スイッチが同期してオン状態とオフ状態とを繰り返すことにより、前記キャパシタに両極性の波形を有する前記電圧を印加することを特徴とする付記１６に記載の電子装置。
【０１３０】
（付記１８）  半導体素子と、
前記半導体素子に電圧を供給する第３、第４電源線と、
前記第１スイッチと前記第２スイッチとの接続点と、前記第３電源線との間に接続された第９スイッチと、
前記第３スイッチと前記第４スイッチとの接続点と、前記第４電源線との間に接続された第１０スイッチと、
前記第５スイッチと前記第６スイッチとの接続点と、前記第３電源線との間に接続された第１１スイッチと、
前記第７スイッチと前記第８スイッチとの接続点と、前記第４電源線との間に接続された第１２スイッチとを有し、
前記第１、第４スイッチと同期して前記第９、第１０スイッチがオン状態とオフ状態とを繰り返し、前記第９、第１０スイッチとは相補的に前記第１１、第１２スイッチがオン状態とオフ状態とを繰り返すことにより、前記第３電源線に常に前記正電圧を印加し、前記第４電源線に前記負電圧を常に印加することを特徴とする付記１７に記載の電子装置。
【０１３１】
（付記１９）  前記第１〜第１２スイッチはMOSトランジスタであることを特徴とする付記１８に記載の電子装置。
【０１３２】
（付記２０）  前記第１〜第１２スイッチを制御する制御部を備えたことを特徴とする付記１８に記載の電子装置。
【０１３３】
（付記２１）  前記二つのキャパシタは、前記半導体素子に対するデカップリングキャパシタとして機能することを特徴とする付記１８に記載の電子装置。
【０１３４】
（付記２２）  前記キャパシタが並列に二つ設けられたことを特徴とする付記１に記載の電子装置。
【０１３５】
（付記２３）  キャパシタを構成する下部電極と上部電極の少なくとも一方に、電圧の振幅が５×１０5ｄ（Ｖ）（ｄ：前記上部電極と前記下部電極との間隔（ｃｍ））以下の両極性の波形を有する電圧を印加することを特徴とするキャパシタへの電圧印加方法。
【０１３６】
（付記２４）  前記電圧のオフセットが０であることを特徴とする付記２３に記載のキャパシタへの電圧印加方法。
【０１３７】
（付記２５）  前記電圧の周波数が１００kHzよりも低いことを特徴とする付記２３に記載のキャパシタへの電圧印加方法。
【０１３８】
（付記２６）  前記電圧のデューティサイクルの百分率TDが３０％＜TD＜７０％であることを特徴とする付記２３に記載のキャパシタへの電圧印加方法。
【０１３９】
（付記２７）  前記両極性の波形は、方形波、三角波、及び正弦波のいずれかであることを特徴とする付記２３に記載のキャパシタへの電圧印加方法。
【図面の簡単な説明】
【０１４０】
【図１】図１（ａ）〜（ｄ）は、本発明の第１実施形態で使用されるキャパシタの製造途中の断面図（その１）である。
【図２】図２は、本発明の第１実施形態で使用されるキャパシタの製造途中の断面図（その２）である。
【図３】図３は、本発明の第１実施形態で使用されるキャパシタのキャパシタ誘電体膜が、印加電圧によってどのように劣化するのかを調査して得られたグラフである。
【図４】図４は、本発明の第１実施形態において、単極性の方形波の波形を示す図である。
【図５】図５は、本発明の第１実施形態において、両極性の方形波の波形を示す図である。
【図６】図６は、図４と図５に示される方形波をキャパシタに印加した場合における、電圧の印加時間とリーク電流との関係を調査して得られたグラフである。
【図７】図７は、本発明の第１実施形態に係る電子装置の構成図である。
【図８】図８は、本発明の第２実施形態に係る電子装置の回路図である。
【図９】図９は、本発明の第２実施形態に係る電子装置の動作状態における回路図（その１）である。
【図１０】図１０は、本発明の第２実施形態に係る電子装置の動作状態における回路図（その２）である。
【図１１】図１１（ａ）〜（ｃ）は、本発明の第３実施形態に係る半導体パッケージの製造途中の断面図（その１）である。
【図１２】図１２は、本発明の第３実施形態に係る半導体パッケージの製造途中の断面図（その２）である。
【図１３】図１３（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体パッケージの製造途中の断面図（その３）である。
【図１４】図１４は、本発明の第４実施形態に係る電子装置で使用されるの電圧の波形（三角波）を示す図である。
【図１５】図１５は、本発明の第５実施形態に係る電子装置で使用されるの電圧の波形（正弦波）を示す図である。
【符号の説明】
【０１４１】
１、３０…基材、２、３１…下地絶縁膜、３…密着層、４…第１導電膜、４ａ…下部電極、５、３３…誘電体膜、５ａ、３３ａ、３３ｂ…キャパシタ誘電体膜、６…第２導電膜、６ａ、３４ａ、３４ｂ、５１ａ…上部電極、６ｂ…中間電極、１０…電子装置、１１…直流電源、１２…電圧供給回路、１４、１５…第１、第２電源線、１６、１７…第１、第２接続線、１８、１９…第３、第４電源線、２０…電子装置、２１…半導体素子、３２…下部電極膜、３４…導電膜、３５…保護膜、３５ａ〜３５ｃ…第１〜第３ホール、３６ａ〜３６ｃ…第１〜第３導電性プラグ、３７ａ〜３７ｃ…第１〜第３はんだバンプ、３８…容量素子、３９…導電性ピン、４０…配線基板、４１…はんだバンプ、４２…マザーボード、４２ａ…ホール、４３…半導体パッケージ、４４…はんだ、４５…電源供給用半導体素子。
【図１】
2006054308.tif 000003
【図２】
2006054308.tif 000004
【図３】
2006054308.tif 000005
【図４】
2006054308.tif 000006
【図５】
2006054308.tif 000007
【図６】
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【図７】
2006054308.tif 000009
【図８】
2006054308.tif 000010
【図９】
2006054308.tif 000011
【図１０】
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【図１１】
2006054308.tif 000013
【図１２】
2006054308.tif 000014
【図１３】
2006054308.tif 000015
【図１４】
2006054308.tif 000016
【図１５】
2006054308.tif 000017