(57)【要約】【課題】設計側のタイミングクロージャの負荷、更には製造側のＯＰＣ及びプロセス検証の負荷を軽減し、設計効率の向上をはかる。【解決手段】半導体回路のパターンを設計するためのパターン設計方法であって、半導体回路の機能ブロックを単位とするセルを配置・配線した設計パターンを作成し（工程１１，１２）、設計パターンに対応した回路の電気的特性を解析し（工程１３）、電気的特性の解析結果が予め決められた電気的特性の許容量を満たす場合に、設計パターンに基づくマスクパターンデータを作成し（工程１４）、マスクパターンデータがウエハ面上に形成すべきパターンと予測されるパターンとの乖離量を調べる（工程１５）、乖離量が予め決められた許容変動量よりも大きい場合、マスクパターンに対応した設計パターンのセルの配置及び配線の少なくとも一方を修正する。【選択図】図１
2006318978.tif 000002
【特許請求の範囲】
【請求項１】
半導体回路のパターンを設計するためのパターン設計方法であって、
前記半導体回路の機能ブロックを単位とするセルを配置・配線した設計パターンを作成する工程と、
前記設計パターンに基づくマスクパターンデータを作成する工程と、
前記マスクパターンデータがウエハ面上に形成されるパターンを予測する工程と、
前記マスクパターンデータがウエハ面上に形成すべきパターンと前記予測したパターンとの乖離量を調べる工程と、
前記乖離量と予め決められた乖離量の許容変動量とを比較する工程と、
前記比較工程において、前記乖離量が前記予め決められた許容変動量よりも大きい場合、前記予測したパターンに対応した前記設計パターンの前記セルの配置及び配線の少なくとも一方を修正する工程と、
を含むことを特徴とするパターン設計方法。
【請求項２】
半導体回路のパターンを設計するためのパターン設計方法であって、
前記半導体回路の機能ブロックを単位とするセルを配置・配線した設計パターンを作成する工程と、
前記設計パターンに対応した回路の電気的特性を解析する工程と、
前記電気的特性の解析結果が予め決められた電気的特性の許容量を満たす場合に、前記設計パターンに基づくマスクパターンデータを作成する工程と、
前記マスクパターンデータがウエハ面上に形成されるパターンを予測する工程と、
前記設計パターンデータと回路スケマティックデータとの照合検査及び設計パターンのデザインルール違反検査を行う工程と、
前記マスクパターンデータがウエハ面上に形成すべきパターンと前記予測したパターンとの乖離量を調べる工程と、
前記乖離量と予め決められた乖離量の許容変動量とを比較する工程と、
前記比較工程において、前記乖離量が前記予め決められた許容変動量よりも大きい場合、前記予測したパターンに対応した前記設計パターンの前記セルの配置及び配線の少なくとも一方を修正する工程と、
を含むことを特徴とするパターン設計方法。
【請求項３】
半導体回路のパターンを設計するためのパターン設計方法であって、
前記半導体回路の機能ブロックを単位とするセルを配置・配線した設計パターンを作成する工程と、
前記設計パターンに対応した回路の電気的特性を解析する工程と、
前記設計パターンに基づくマスクパターンデータを作成する工程と、
前記電気的特性の解析結果に基づいて、前記マスクパターンデータの一部を選択的に切り出す工程と、
前記選択的に切り出したマスクパターンデータがウエハ面上に形成されるパターンを予測する工程と、
前記切り出したマスクパターンデータがウエハ面上に形成すべきパターンと前記予測したパターンとの乖離量を調べる工程と、
前記乖離量と予め決められた乖離量の許容変動量とを比較する工程と、
前記比較工程において、前記乖離量が前記予め決められた許容変動量よりも大きい場合、前記乖離の位置及び乖離量に応じて前記予測したパターンに対応した前記設計パターンの配置及び配線の少なくとも一方を修正する工程と、
を含むことを特徴とするパターン設計方法。
【請求項４】
半導体回路のパターンを設計するためのパターン設計方法であって、
前記半導体回路の機能ブロックを単位とするセルを配置・配線した設計パターンを作成する工程と、
前記設計パターンに対応した回路の電気的特性を解析する工程と、
前記設計パターンに基づくマスクパターンデータを作成する工程と、
前記電気的特性の解析結果と予め登録された前記セルの電気的特性の情報に基づいて、前記設計パターンの配置を修正する方法、前記セルを置き換える方法、及び前記セルの内部の配線を修正する方法の少なくとも一つを選択する工程と、
前記マスクパターンデータがウエハ面上に形成されるパターンを予測する工程と、
前記マスクパターンデータがウエハ面上に形成すべきパターンと前記予測したパターンとの乖離量を調べる工程と、
前記乖離量と予め決められた乖離量の許容変動量とを比較する工程と、
前記比較工程において、前記乖離量が前記予め決められた許容変動量よりも大きい場合、前記乖離の位置及び乖離量に応じて前記予測したパターンに対応した前記設計パターンの配置を修正する方法、前記セルを置き換える方法、及び配線を修正する方法の少なくとも一つを選択する工程と、
を含むことを特徴とするパターン設計方法。
【請求項５】
前記マスクパターンデータを補正する工程を更に有し、前記予測する工程及び乖離量を調べる工程では補正したマスクパターンデータを用いることを特徴とする請求項１〜４の何れかに記載のパターン設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子や液晶表示素子等を製造するためのパターン設計方法に関する。
【背景技術】
【０００２】
近年の半導体製造技術の進歩は非常に目覚しく、最小加工寸法０．１μｍ以下のサイズの半導体が量産されている。このような微細化は、微細パターン形成技術の飛躍的な進歩、及び回路パターン生成のための様々のＥＤＡツールにより実現されている。
【０００３】
パターンサイズが十分大きい時代には、ウエハ上に形成したいＬＳＩパターンの平面形状をそのまま設計パターンとして描き、その設計パターンに忠実なマスクパターンを作成し、そのマスクパターンを投影光学系によってウエハ上に転写し、下地をエッチングすることによってほぼ設計パターン通りのパターンをウエハ上に形成できた。しかし、パターンの微細化が進むにつれて、各プロセスでパターンを忠実に形成することが困難になってきており、最終的な仕上り寸法が設計パターン通りにならない問題が生じてきた。
【０００４】
特に、微細加工を達成するために最も重要なリソグラフィー及びエッチングプロセスにおいては、形成したいパターンの周辺に配置された他のパターンレイアウト環境が、そのパターンの寸法精度に大きく影響する。そこで、これらの影響を低減させるために、加工後の寸法が所望パターンに形成されるように、予め設計パターンに補助パターンを付加する光近接効果補正（ＯＰＣ：Optical Proximity Correction）、又はプロセス近接効果補正（ＰＰＣ：Process proximity Correction）技術などが報告されている（例えば、特許文献１及び非特許文献１参照）。
【０００５】
一方、パフォーマンスの観点からは、現在のレイアウトは、タイミングマージンを満たすようセル内及び配線のレイアウトの設計が行われている。そのため、トランジスタの動作スピードをマージン内に収めるために無理なドライブ力のセルを用いる、更にバッファの挿入を行うなどして結果的にチップ面積の増大を招いたり、ワースト条件の寸法で書かれたトランジスタでタイミングクロージャを行うために、イタレーションに負荷がかかるという問題が深刻化している。
【０００６】
現在においては、ＯＰＣ及びＰＰＣ技術等の複雑化に伴い、設計者が作成したパターンと、露光時に使用されるマスクパターンとが大きく異なるため、ウエハ上での仕上がりパターン形状を容易に予測することができなくなっている。そのため、設計パターンの出荷前にプロセスシミュレータを用いた検証が必須となっている。しかしながら、設計パターンのリソグラフィー検証は、設計プロセスの最終段階で行われるため、検証結果のフィードバックは、設計工程の後戻りになり、ＴＡＴに大きく負荷がかかることが問題となっている。
【特許文献１】特開平９−３１９０６７号公報
【非特許文献１】SPIE Vol.2322 (1994) 374（Large Area Optical Proximity Correction using Pattern Based Correction, D. M. Newmark et. al）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように従来のパターン設計方法にあっては、ＯＰＣ及びＰＰＣ技術等の複雑化に伴いウエハ上での仕上がりパターン形状を容易に予測することができなくなっており、設計側のタイミングクロージャの負荷の増大、更には製造側のＯＰＣ及びプロセス検証の負荷の増大等の問題を招いている。
【０００８】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、製造側で行うＯＰＣ検証と設計側が行うタイミング最適化とのトレードオフの問題を解決することができ、設計側のタイミングクロージャの負荷、更には製造側のＯＰＣ及びプロセス検証の負荷を軽減し、設計効率の向上をはかり得るパターン設計方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１０】
即ち、本発明の一態様は、半導体回路のパターンを設計するためのパターン設計方法であって、前記半導体回路の機能ブロックを単位とするセルを配置・配線した設計パターンを作成する工程と、前記設計パターンに基づくマスクパターンデータを作成する工程と、前記マスクパターンデータがウエハ面上に形成されるパターンを予測する工程と、前記マスクパターンデータがウエハ面上に形成すべきパターンと前記予測したパターンとの乖離量を調べる工程と、前記乖離量と予め決められた乖離量の許容変動量とを比較する工程と、前記比較工程において、前記乖離量が前記予め決められた許容変動量よりも大きい場合、前記予測したパターンに対応した前記設計パターンの前記セルの配置及び配線の少なくとも一方を修正する工程と、を含むことを特徴とする。
【００１１】
また、本発明の別の一態様は、半導体回路のパターンを設計するためのパターン設計方法であって、前記半導体回路の機能ブロックを単位とするセルを配置・配線した設計パターンを作成する工程と、前記設計パターンに対応した回路の電気的特性を解析する工程と、前記電気的特性の解析結果が予め決められた電気的特性の許容量を満たす場合に、前記設計パターンに基づくマスクパターンデータを作成する工程と、前記マスクパターンデータがウエハ面上に形成されるパターンを予測する工程と、前記設計パターンデータと回路スケマティックデータとの照合検査及び設計パターンのデザインルール違反検査を行う工程と、前記マスクパターンデータがウエハ面上に形成すべきパターンと前記予測したパターンとの乖離量を調べる工程と、前記乖離量と予め決められた乖離量との許容変動量を比較する工程と、前記比較工程において、前記乖離量が前記予め決められた許容変動量よりも大きい場合、前記予測したパターンに対応した前記設計パターンの前記セルの配置及び配線の少なくとも一方を修正する工程と、を含むことを特徴とする。
【００１２】
また、本発明の別の一態様は、半導体回路のパターンを設計するためのパターン設計方法であって、前記半導体回路の機能ブロックを単位とするセルを配置・配線した設計パターンを作成する工程と、前記設計パターンに対応した回路の電気的特性を解析する工程と、前記設計パターンに基づくマスクパターンデータを作成する工程と、前記電気的特性の解析結果に基づいて、前記マスクパターンデータの一部を選択的に切り出す工程と、前記選択的に切り出したマスクパターンデータがウエハ面上に形成されるパターンを予測する工程と、前記切り出したマスクパターンデータがウエハ面上に形成すべきパターンと前記予測したパターンとの乖離量を調べる工程と、前記乖離量と予め決められた乖離量の許容変動量とを比較する工程と、前記比較工程において、前記乖離量が前記予め決められた許容変動量よりも大きい場合、前記乖離の位置及び乖離量に応じて前記マスクパターンに対応した前記設計パターンの配置及び配線の少なくとも一方を修正する工程と、を含むことを特徴とする。
【００１３】
また、本発明の別の一態様は、半導体回路のパターンを設計するためのパターン設計方法であって、前記半導体回路の機能ブロックを単位とするセルを配置・配線した設計パターンを作成する工程と、前記設計パターンに対応した回路の電気的特性を解析する工程と、前記設計パターンに基づくマスクパターンデータを作成する工程と、前記電気的特性の解析結果と予め登録された前記セルの電気的特性の情報に基づいて、前記設計パターンの配置を修正する方法、前記セルを置き換える方法、及び前記セルの内部の配線を修正する方法の少なくとも一つを選択する工程と、前記マスクパターンデータがウエハ面上に形成されるパターンを予測する工程と、前記マスクパターンデータがウエハ面上に形成すべきパターンと前記予測したパターンとの乖離量を調べる工程と、前記乖離量と予め決められた乖離量の許容変動量とを比較する工程と、前記比較工程において、前記乖離量が前記予め決められた許容変動量よりも大きい場合、前記乖離の位置及び乖離量に応じて前記予測したパターンに対応した前記設計パターンの配置を修正する方法、前記セルを置き換える方法、及び配線を修正する方法の少なくとも一つを選択する工程と、を含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、プロセス検証の結果を設計工程にフィードバックすることによって、設計側のタイミングクロージャの負荷を大幅に軽減し、また製造側のＯＰＣ及びプロセス検証の負荷を軽減することができ、これにより設計効率の向上を実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるパターンデータ設計方法を示すフローチャートである。
【００１７】
本実施形態では、セル配置の工程１１、セル間配線の工程１２、タイミング検証の工程１３、アートワークの工程１４、プロセス検証の工程１５、量産・テスティングの工程１６を順に行うが、工程１１から工程１５の後に、その結果を工程１１及び工程１２にフィードバックをする。従来方法では、図２５に示すように、工程１１から工程１６までを連続的に処理しており、本実施形態はこの点が従来方法と異なっている。
【００１８】
但し、従来法で連続的な処理が可能であるのはレイアウトが、タイミングの観点及びリソグラフィーの観点共に問題がない場合のみである。通常は、レイアウトに上記何れかの問題が存在し、それらの問題が解決されるまで設計パターン又はマスクパターンの修正が繰り返し行われている。
【００１９】
図２は、図１のフローを、処理に係わるツールに関して更にカテゴリ分けしたものである。本実施形態の処理では、カテゴリ１（セル配置工程１１、セル間配線工程１２）として図２（ａ）に示すように、通常のレイアウト設計手法と同様に、まず配置・配線ツールを用いてセルの配置・配線処理を行う。即ち、設計パターンを作成する。図２（ａ）中で、カテゴリ１の隣に記載してあるのがこのカテゴリで使うＰ＆Ｒツール（配置・配線ツール）である。また、入力の矢印（ＩＮ）の隣に記載してあるのが、配置・配線ツールに入力するデータ（配置・配線のルール、ネットリスト）を示している。同様に、出力の矢印（ＯＵＴ）の隣に記載されているのが、配置・配線ツールの出力（配置・配線したレイアウト）である。
【００２０】
次のカテゴリ２（タイミング検証工程１３）においては、図２（ｂ）に示すように、配置・配線ツールに内蔵された、レイアウト最適化のためのタイミングアナライザを用いて、typical のデザインルール（ＤＲ）で書かれたセルについてセル単位でタイミングの検証を行う。即ち、設計パターンに対応した回路の電気的特性を解析する。このツールへの入力は、フリップフロップの始点と終点の距離の伝播時間を表すネットリストの接続情報、配線幅，配線長，及び隣接する配線の情報などを含む配線経路の情報、更にタイミング制約である。これらの入力情報を基に、タイミングアナライザは、パス毎の遅延を計算し、計算結果をタイミングの制約と比較することによってパス毎のタイミングマージンを出力する。
【００２１】
カテゴリ２で、タイミング検証がＮＧとなる箇所が出た場合は、ＥＣＯ処理でレイアウトを修正する。この場合のＮＧ箇所は殆どの場合は配線のＮＧで、配線のＥＣＯ処理で修正を行う。タイミング検証がＯＫになったレイアウトについては、図２（ｃ）に示すように、ＬＶＳ，ＤＲＣツールで処理するカテゴリ３のアートワーク、続いて図２（ｄ）に示すカテゴリ４のフルチップ規模のプロセス検証を行う。
【００２２】
カテゴリ３のアートワーク工程１４では、設計パターンに基づくマスクパターンデータを作成すると共に、設計データ，ネットリストの回路接続情報，及びデザインルールを入力し、問題箇所の座標情報，個数を出力する。カテゴリ４のフルチップ検証工程１５では、カテゴリ１のＰ＆Ｒツールが出力したレイアウト、露光時の光学条件、製品の基準光強度、検証のルールを入力し、設計データ、検証結果のエラー情報を含むレイアウト、プロセス検証ＮＧ箇所個数、位置情報等が出力される。検証の結果のＮＧ箇所は、配線の混雑度を軽減するなどの処理を行う。プロセス検証の時点においては、タイミングの観点からつぶしておくべきエラーは、カテゴリ２の修正でなくなっているため、このフルチップ検証にはそれほど付加はかからない。
【００２３】
以上の一連の処理を行うことによって、タイミングの観点からも、リソグラフィーの観点からも効率の良いパターン設計が可能となる。この処理フローに従って行った本実施形態の処理を、具体的に中心に述べる。
【００２４】
パターンのレイアウト設計段階において、セル配置工程１１からアートワーク工程１４の処理の後、アートワークが終わったＧＤＳデータのプロセス検証を行った。この場合のプロセス検証とは、リソグラフィー及びエッチング変換差を含めたプロセス処理の検証である。前記検証においては、前述の製品の最適条件、及び予め決められた製品のスペックの範囲内で露光量とデフォーカス量とを変動させた条件でウエハ上に形成されるパターンと設計パターンとの位置ずれ量を算出した。
【００２５】
製品のプロセスマージンは、焦点深度が±０．１５μｍ、露光量余裕度が±１０％であるが、ウエハ上に生成されるパターンと設計パターンとの位置ずれ量を、公知の方法（例えば、特開２００４−２７９９９７号公報）を用いて計算した結果、プロセスマージン内で製品に許容される寸法のスペック（設計パターンとウエハ上に形成される予測パターンとの乖離）１０ｎｍが未達の箇所が多数あることが分かった。
【００２６】
また、寸法のスペックが未達のプロセス検証ＮＧ箇所について、プロセスマージン内で露光量又はデフォーカス量を変化させた条件で位置ずれ量を計算し、位置ずれ量の平均値とばらつきをモニターすることにより、プロセス検証ＮＧ箇所がＯＰＣで修正可能か、パターン修正が必要であるかを判断する。この方法を用いて上記製品のプロセス検証ＮＧ箇所のうち位置ずれ量のばらつきが大きい、即ちマージンがない箇所についてパターン修正を行った。
【００２７】
本実施形態では、パターン修正が必要な箇所は配線部分であった。そこで、詳細配線後のＥＣＯ（Engineering Change Order）処理で、配線パターンの修正を行った。まず、これら寸法のスペックが未達である箇所の位置座標を用意し、次にプロセスマージンを考慮した場合に許容される配線の幅とスペースの組み合わせテーブル（図３）を用意した。
【００２８】
図３で、縦軸は配線幅、横軸は配線のスペースを示し、斜線部はプロセススペックが許容される領域である。即ち、レイアウトＮＧ箇所を詳細配線後のＥＣＯ処理で修正する際に、この幅とスペースとを守って修正すれば、ＥＣＯ処理後に再びプロセスマージンＮＧとなることを免れる。また、図３のようなテーブルではなく、図４に示すような配置・配線のデザインルールという形で情報をフィードバックしてもよい。
【００２９】
図５に、本実施形態で行った配線の修正例を示した。図５（ａ）は、上記プロセス検証を行った場合のセル間配線のプロセス検証ＮＧ箇所が、丸印で示してある。このＮＧ箇所を、図４の配置・配線のデザインルールに従って小修正し、図５（ｂ）に示すように、ＮＧ箇所をなくした。ここで行った修正は、主に配線混雑度の高い部分に対するスペースの確保である。この修正は、ＥＣＯのエンジンがこのルールを記憶し、処理の際に自動的にプロセスマージン許容のルールで寸法の修正を行うことで、プロセス検証ＮＧを自動修正することができる。
【００３０】
前述の幅とスペースの組み合わせテーブル（図３）及びデザインルールの例で示したパターンの修正指針（図４）は、図６に示したようなプロセス検証ＮＧ箇所のマスクパターンデータの画像でもよい。この場合は、ＥＣＯエンジンで画像マッチングを行って、図６の例に示したようなマッチングパターンとマッチングした箇所を一律のルールに従って自動修正することができる。
【００３１】
本実施形態の方法を用いることにより、配線幅、配線長、配線層に問題がある場合や、配線混雑度に問題がある場合に、配線の修正が可能になり、マスクテープアウト後に配線パターンＮＧとなる箇所がなくなった。また、ＥＣＯエンジンにリソグラフィーの情報が修正指針として組み込まれたため、同世代のマスク処理時にこの修正指針が活用でき、マスクテープアウト直前の検証（プロセス検証工程１５；カテゴリ４）の負荷が激減した。
【００３２】
また、異なる種類のマスクを処理する場合にも、この修正指針を予め修正して用いることによって、配線ＮＧ箇所を大幅に減らすことができる。これまで、パターン設計の詳細配線の際にリソグラフィーに関する情報がフィードバックされることはなかったが、本手法でフィードバックを行った結果、タイミングを維持しつつ、製造プロセスを考慮した修正を行うことが可能になった。
【００３３】
なお、本実施形態ではＥＣＯ処理の際の修正指針をテーブル及びルールで与えたが、リソグラフィーの情報をフィードバックできる形であれば、どんなものでもよい。また、図３のテーブル、図４のルールもこの形に限るものではない。さらに、図１は、本実施形態のＬＳＩ設計フローの一部を簡易的に示したフローであるが、マスクデータテープアウト前の検証の情報をＥＣＯ処理にフィードバックするというかたちが実現できれば、図１に示すフローに限られるものではない。また、プロセスの検証に必要なプロセスマージン、寸法のスペック等は本実施形態に限られることなく、検証の目的応じて種々に設定することができる。
【００３４】
（第２の実施形態）
図７は、本発明の第２の実施形態に係わるパターンデータ設計方法を示すフローチャートである。
【００３５】
本実施形態の設計フローは、前記図１に示した第１の実施形態のフローとほぼ同じで、第１の実施形態と異なる点はプロセス検証工程１５がＯＰＣ・プロセス検証工程２５となっていることである。工程２５のプロセス検証の際に、設計パターンにＯＰＣ処理を施すことが、第１の実施形態のフローとの相違点である。一方、従来の手法との違いは、工程２５のＯＰＣ・検証処理の後に、その結果を詳細配置・配線にフィードバックをする点である。以下、本実施形態の処理フローを説明する。
【００３６】
図８は、図７のフローを、処理に係わるツールに関して更にカテゴリ分けしたものである。図２（ａ）〜（ｄ）と比較して分かるように、図８（ａ）〜（ｃ）のカテゴリ１から３までは第１の実施形態と同様であり、図８（ｄ）に示すカテゴリ４が第１の実施形態と異なっている。
【００３７】
本実施形態の処理では、第１の実施形態と同様に、カテゴリ１として図８（ａ）に示すように、まず配置・配線ツールを用いてセルの配置・配線処理を行う。次のカテゴリ２においては、図８（ｂ）に示すように、タイミングアナライザを用いてセル単位でタイミングの検証をする。カテゴリ２で、タイミング検証がＮＧとなる箇所が出た場合は、ＥＣＯ処理でレイアウトを修正する。タイミング検証がＯＫになったレイアウトについては、ＬＶＳ，ＤＲＣツールで処理するカテゴリ３のアートワーク、続いてカテゴリ４のＯＰＣ・フルチップ規模のプロセス検証を行う。
【００３８】
カテゴリ４のＯＰＣ・フルチップ検証（プロセス検証工程２５）では、カテゴリ１のＰ＆Ｒツールが出力したレイアウト、露光時の光学条件、製品の基準光強度、ＯＰＣ及び検証のルールを入力し、設計データ、検証結果のエラー情報を含むレイアウト、更にはプロセス検証ＮＧ箇所個数、位置情報等が出力される。検証の結果のＮＧ箇所は、配線の混雑度を軽減するなどの処理を行う。プロセス検証の時点においては、タイミングの観点から、つぶしておくべきエラーは、カテゴリ２の修正でなくなっているため、このフルチップ検証にはそれほど付加はかからない。さらに、設計データに対してＯＰＣをかけているため、危険箇所として検出される箇所は僅かである。
【００３９】
以上の一連の処理を行うことによって、タイミングの観点からも、リソグラフィーの観点からも効率の良いパターン設計が可能となる。この処理フローに従って行った本実施形態の処理を、具体的に中心に述べる。
【００４０】
パターンのレイアウト設計段階において、セル配置工程１１からアートワーク工程１４の処理の後、アートワークが終わったＧＤＳデータを光近接効果補正（ＯＰＣ処理）した。次に、設計データに光近接効果補正を行ったＧＤＳデータの検証を行った。この場合の検証とは、リソグラフィー及びエッチング変換差を含めたプロセス処理の検証である。前記検証においては、前述の製品の最適条件、及び予め決められた製品のスペックの範囲内で露光量とデフォーカス量とを変動させた条件でウエハ上に形成されるパターンと設計パターンとの位置ずれ量を算出した。
【００４１】
製品のプロセスマージンは、焦点深度が±０．１５μｍ、露光量余裕度が±１０％であるが、ウエハ上に生成されるパターンと設計パターンとの位置ずれ量を、特開２００４−２７９９９７号公報の方法を用いて計算した結果、プロセスマージン内で製品に許容される寸法のスペック１０ｎｍが未達の箇所が多数で、ＯＰＣ処理で回避することが困難であることが分かった。
【００４２】
また、プロセス検証ＮＧ箇所についてプロセスマージン内で露光量及びデフォーカス量を変化させた条件で位置ずれ量を計算し、位置ずれ量の平均値とばらつきをモニターすることにより、プロセス検証ＮＧ箇所がＯＰＣで修正可能か、レイアウト修正が必要であるかを判断する。この方法を用いて上記製品のプロセス検証ＮＧ箇所のうち位置ずれ量のばらつきが大きい、即ちマージンがない箇所はレイアウト修正が必要と判断した。
【００４３】
本実施形態では、レイアウト修正が必要な箇所は配線部分であった。そこで、詳細配線後のＥＣＯ処理で、ＯＰＣ後のプロセス検証ＮＧ箇所の修正を行った。まず、これら寸法のスペックが未達である箇所の位置座標を用意し、次にプロセスマージンを考慮した場合に許容される配線の幅とスペースの組み合わせのテーブルを（図３）を用意した。また、図３のようなテーブルではなく、図４に示すような配置・配線のデザインルールという形で情報をフィードバックしてもよい。
【００４４】
本実施形態の修正は、第１の実施形態で示した図５（ａ）（ｂ）の修正と同様である。即ち、セル間配線に対してＯＰＣを施し、プロセス検証ＮＧとなった箇所に対して、図４の配置・配線のデザインルールに従ってレイアウトの小修正を行うものである。即ち、ＥＣＯのエンジンがこのルールを記憶し、処理の際に自動的にリソグラフィーマージン許容のルールで寸法の修正を行うことができる。
【００４５】
また、修正指針は、例えば前記図６の例に示したＮＧ箇所のマスクパターンデータの画像でもよい。この場合は、ＥＣＯエンジンで画像マッチングを行って、マッチングしたレイアウト箇所を一律のルールに従って自動修正することができる。さらに、ＮＧ箇所のマスクパターンデータの画像でもよい。この場合は、ＥＣＯエンジンで画像マッチングを行って、マッチングしたレイアウト箇所を一律のルールに従って自動修正することができる。
【００４６】
本実施形態の方法を用いることにより、配線幅、配線長、配線層に問題がある場合や、配線混雑度に問題がある場合に、配線の修正が可能になり、マスクテープアウト後に配線パターンＮＧとなる箇所がなくなった。さらに、ＯＰＣのイタレーション回数の負荷がなくなった。また、ＥＣＯエンジンにリソグラフィーの情報が修正指針として組み込まれたため、同世代のマスク処理時にこの修正指針が活用でき、マスクテープアウト直前のＯＰＣ検証（プロセス検証工程２５；カテゴリ４）の負荷が激減した。
【００４７】
また、異なる種類のマスクを処理する場合にも、この修正指針を予め修正して用いることによって、配線ＮＧ箇所を大幅に減らすことができる。これまで、詳細配線の際にリソグラフィーに関する情報がフィードバックされることはなかったが、本手法でフィードバックを行った結果、タイミングを維持しつつ、リソグラフィーを考慮した修正を行うことが可能になった。
【００４８】
なお、本実施形態ではＥＣＯ処理の際の修正指針をテーブル及びルールで与えたが、リソグラフィーの情報をフィードバックできる形であれば、どんなものでもよい。また、図３、図４のテーブルもこの形に限るものではない。さらに、図７は、本実施形態のＬＳＩ設計フローの一部を簡易的に示したフローであるが、マスクデータテープアウト前のＯＰＣ・検証の情報をＥＣＯ処理にフィードバックするというかたちが実現できれば、図７に示すフローに限られるものではない。また、プロセスの検証に必要なプロセスマージン、寸法のスペック等は本実施形態に限られることなく、検証の目的応じて種々に設定することができる。
【００４９】
（第３の実施形態）
図９は、本発明の第３の実施形態に係わるパターンデータ設計方法を示すフローチャートである。
【００５０】
第１の実施形態との相違点は、第１の実施形態の工程１１から工程１３の処理の後にクリティカルパス抽出の工程３１を行い、クリティカルパス周辺の領域を選択的に検証する点である。このために、クリティカルパスを包含するレイアウトの切り出しの工程３２、局所的な検証の工程３３、危険箇所のチェックの工程３４、レイアウト修正方法選択の工程３５、インクリメンタル配線修正の工程３６が付加されている。
【００５１】
図１０及び図１１は、図９のフローを、処理に係わるツールに関して更にカテゴリ分けしたものである。
【００５２】
本実施形態の処理では、第１の実施形態と同様に、カテゴリ１（工程１１，１２）として図１０（ａ）に示すように、まず配置・配線ツールを用いてセルの配置・配線処理を行う。次のカテゴリ２（工程１３，３１）においては、図１０（ｂ）に示すように、レイアウト最適化のためのタイミングアナライザを用いて、セル単位でタイミングの検証を行う。このツールへの入力は、フリップフロップの始点と終点の距離の伝播時間を表すネットリストの接続情報、配線幅，配線長，及び隣接する配線の情報などを含む配線経路の情報、更にタイミング制約である。これらの入力情報を基に、タイミングアナライザは、パス毎の遅延を計算し、計算結果をタイミングの制約と比較することによって、パス毎のタイミングマージンを出力する。また、遅延の計算結果からクリティカルパスの経路を特定する。
【００５３】
次のカテゴリ３（工程３２）では、図１０（ｃ）に示すように、レイアウトエディタを用いて、カテゴリ２で抽出したクリティカルパスの部分及びその周辺のレイアウトの切り出しを行う。カテゴリ４（工程３３）では、図１０（ｄ）に示すように、カテゴリ３で出力されたクリティカルパス周辺の設計データに対して、検証ツールを用いてプロセス検証を行う。検証ツールへの入力はカテゴリ３で出力した設計データと、処理する製品の光学条件、製品の閾値、及び検証のルールである。検証を行った後、ツールは設計データ、及び検証時のシミュレーション結果のポリゴンを出力する。
【００５４】
次のカテゴリ５（工程３４）では、図１１（ａ）に示すように、検証ツールで出力したエラー結果をエラー分類フィルタで分類し、危険箇所情報（座標と個数）を抽出する。この危険箇所情報を基に、リソグラフィーの観点からセル単位で修正を行う。そして、カテゴリ６（工程１４）で、図１１（ｂ）に示すように、ＬＶＳ，ＤＲＣツールで処理するアートワークを行い、更にカテゴリ７（工程１５）では図１１（ｃ）に示すように、フルチップ検証を行う。
【００５５】
カテゴリ７のフルチップ検証では、セルの性能を保証する上で重要なクリティカルパス部分のエラーをカテゴリ４でつぶしているため、フルチップ検証にはそれほど付加はかからない。また、カテゴリ４は、アートワークより前の工程であるため、修正方法が比較的フレキシブルに設定できる。即ち、セルの配置の修正や配線部分の修正が可能である。
【００５６】
以上の一連の処理を行うことによって、タイミングの観点からも、リソグラフィーの観点からも効率の良いパターン設計が可能となる。この処理フローに従って行った本実施形態の処理を、通常の手法とは異なる部分を中心に述べる。
【００５７】
タイミング解析の結果抽出されるセルの遅延値を律速するクリティカルパスの、各セル面積全体に占める割合は２０％程度である。従って、タイミング制約を満たすために最も考慮されるべきクリティカルパスの部分を選択的に検証することは、設計のＴＡＴ上それほど負荷がかかるものではない。また、クリティカルパスの部分さえ、プロセス検証のフィードバックができれば、設計フローのより早い段階で設計パターンのタイミングと製造プロセスを考慮したレイアウトの修正が完了することになる。また、カテゴリ７で行うフルチップのプロセス検証の際に、追い込み条件を緩めることができ、イタレーションの回数を減らすことができるため、ＯＰＣ・検証処理の負荷を軽減することができる。
【００５８】
図９のフローのカテゴリ２でクリティカルパスを抽出した後、カテゴリ３でクリティカルパス部分のＧＤＳとその周辺のＧＤＳを区別するためにレイヤを変えて出力した。そして、出力したＧＤＳに関して、第１の実施形態と同じ条件で位置ずれ量の計算を行った。この場合の選択的な検証処理は公知の手法を用いて実現できる。その結果、クリティカルパスの配線部分で、プロセスの寸法のスペックを満たさない箇所が検出された。この段階でプロセス検証ＮＧが検出された場合は、カテゴリ５の危険箇所のチェックを行い、エラーの内容に応じた修正方法を選択する。即ち、セル内パターンの関係等でセルの配置に問題がある場合は、インクリメンタルな配置修正を行い、配線幅、配線長、配線層に問題がある場合や、配線混雑度に問題がある場合は、インクリメンタルなセル間配線修正を行う。
【００５９】
本実施形態はセル間配線の修正であったため、プロセス検証ＮＧ箇所の座標と第１の実施形態で使用したテーブル（図３及び図４）を用いて第１の実施形態と同様な修正を行えばよい。本実施形態の修正例を図１２に示した。図１２（ａ）は、クリティカルパスに係わる部分のセル間配線のプロセス検証ＮＧ箇所を丸印で示した。このＮＧ箇所に対して、前記図４の例に示したような配置・配線のデザインルールをＥＣＯエンジンに入力し、パターンの修正を行った。修正した結果を、図１２（ｂ）に示した。ＮＧ箇所であった部分が改善されていることが分かる。
【００６０】
本実施形態は、アートワークより前に行う修正であるため、第１及び第２の実施形態の小修正と比べると、例えば配線の方式を変える、ルールを変更するなどの多くの修正が可能である。また、本実施形態ではプロセス検証の結果、配線のＮＧ箇所が検出されたが、アートワーク前の修正であるためセルの配置の修正も可能である。
【００６１】
図１３にセルの配置の修正例を示した。図１３（ａ）に示すセルの配置セルＡ−セルＢ−セルＣの場合、図中の丸印に示したセル間配線のプロセス検証ＮＧが検出される。そこで、図１３（ｂ）に示したようにセルの配置をセルＢ−セルＣ−セルＡとすると、セル間配線のプロセス検証ＮＧ箇所がなくなる。さらに、図１３（ｃ）に示したように、セルＡを、置き換えてセルＡ’−セルＢ−セルＣ’とすることによってもプロセス検証ＮＧ箇所をなくすことができる。
【００６２】
本実施形態では、クリティカルパス抽出後にパターンの修正を行うため、特にクリティカルパス周辺のパターンに対して修正方法が様々に設定できる。また、より早い段階で、クリティカルパス部分のエラーが０と保障されるため、タイミングの収束が速くなり、パターン設計全体のＴＡＴを上げることができる。
【００６３】
クリティカルパスの部分のみ修正が終わったレイアウトの、クリティカルパス周辺領域以外のレイアウトに対して再びカテゴリ７（工程１５）のプロセス検証処理を行った。検証の条件は第１の実施形態と同一であるが、ここで処理するのはクリティカルパスの以外の部分であるため、スペックに対する寸法のトレランスの設定を１０ｎｍから１５ｎｍに緩めて処理を行った。その結果、プロセスシミュレータによる収束が速く、検証処理のＴＡＴを大幅に削減できた。
【００６４】
なお、本実施形態ではＥＣＯ処理の際の修正指針をテーブル（図３）及びルール（図４）で与えたが、プロセスの検証の情報をフィードバックできる形であれば、どんなものでもよい。また、図３、図４の形式もこの形に限るものではない。さらに、図９は、本実施形態のＬＳＩ設計フローの一部を簡易的に示したフローであるが、マスクデータテープアウト前の検証の情報をＥＣＯ処理にフィードバックするというかたちが実現できれば、図９に示すフローに限られるものではない。また、二回のプロセスの検証に必要なプロセスマージン、寸法のスペック等は本実施形態に限られることなく、検証の目的応じて、同一にしたり、違うものにしたりと種々に設定することができる。
【００６５】
（第４の実施形態）
図１４は、本発明の第４の実施形態に係わるパターンデータ設計方法を示すフローチャートである。
【００６６】
本実施形態の設計フローは、前記図９に示した第３の実施形態のフローとほぼ同じで、第３の実施形態と異なる点はプロセス検証工程１５がＯＰＣ・プロセス検証工程２５となっていることである。工程２５のプロセス検証の際に、クリティカルパス周辺の領域を選択的にＯＰＣ処理することが、第３の実施形態のフローとの相違点である。以下、本実施形態の処理フローを説明する。
【００６７】
図１５及び図１６は、図１４のフローを、処理に係わるツールに関して更にカテゴリ分けしたものである。
【００６８】
本実施形態の処理では、第３の実施形態と同様に、カテゴリ１（工程１１，１２）として図１５（ａ）に示すように、まず配置・配線ツールを用いてセルの配置・配線処理を行う。次のカテゴリ２（工程１３，３１）においては、図１５（ｂ）に示すように、レイアウト最適化のためのタイミングアナライザを用いて、セル単位でタイミングの検証を行う。このツールへの入力は、フリップフロップの始点と終点の距離の伝播時間を表すネットリストの接続情報、配線幅，配線長，及び隣接する配線の情報などを含む配線経路の情報、更にタイミング制約である。これらの入力情報を基に、タイミングアナライザは、パス毎の遅延を計算し、計算結果をタイミングの制約と比較することによって、パス毎のタイミングマージンを出力する。また、遅延の計算結果からクリティカルパスの経路を特定する。
【００６９】
次のカテゴリ３（工程３２）では、図１５（ｃ）に示すように、レイアウトエディタを用いて、カテゴリ２で抽出したクリティカルパスの部分及びその周辺のレイアウトの切り出しを行う。カテゴリ４（工程３３）では、図１５（ｄ）に示すように、カテゴリ３で出力されたクリティカルパス周辺の設計データに対して、ＯＰＣ・検証ツールを用いてＯＰＣをかけた設計データに対してプロセス検証を行う。ＯＰＣ・検証ツールへの入力はカテゴリ３で出力した設計データと、処理する製品の光学条件、製品の閾値、及びＯＰＣ・検証のルールである。検証を行った後、ツールは設計データ、ＯＰＣ後データ、及び検証時のシミュレーション結果のポリゴンを出力する。
【００７０】
次のカテゴリ５（工程３４）では、図１６（ａ）に示すように、検証ツールで出力したエラー結果をエラー分類フィルタで分類し、危険箇所情報（座標と個数）を抽出する。この危険箇所情報を基に、リソグラフィーの観点からセル単位で修正を行う。そして、カテゴリ６（工程１４）で、図１６（ｂ）に示すように、ＬＶＳ，ＤＲＣツールで処理するアートワークを行い、更にカテゴリ７（工程２５）では図１６（ｃ）に示すように、フルチップ規模でＯＰＣをかけて検証を行う。
【００７１】
カテゴリ７のフルチップ検証では、セルの性能を保証する上で重要なクリティカルパス部分のエラーをカテゴリ４でつぶしているため、フルチップ検証にはそれほど付加はかからない。また、カテゴリ４は、アートワークより前の工程であるため、修正方法が比較的フレキシブルに設定できる。即ち、セルの配置のインクリメンタルな修正や、配線部分のインクリメンタルな修正が可能である。
【００７２】
以上の一連の処理を行うことによって、タイミングの観点からも、リソグラフィーの観点からも効率のよいパターン設計が可能となる。この処理ステップに従って行った本実施形態の処理を、通常の手法とは異なる部分を中心に述べる。
【００７３】
タイミング解析の結果抽出されるセルの遅延値を律速するクリティカルパスの、各セル面積全体に占める割合は２０％程度である。従って、タイミング制約を満たすために最も考慮されるべきクリティカルパスの部分を選択的にＯＰＣ処理し、続いてプロセス検証を行うことは、設計のＴＡＴ上それほど負荷がかかるものではない。また、クリティカルパスの部分さえ、ＯＰＣ処理・検証、更にそのフィードバックができれば、より早い段階でタイミングを考慮したレイアウトの修正が完了することになる。また、プロセスの観点からは、後段で行うフルチップのＯＰＣ及びリソグラフィー検証の際に、追い込み条件を緩めることができ、イタレーションの回数を減らすことができるため、処理の負荷を軽減することができる。
【００７４】
図１４のフローのカテゴリ２でクリティカルパスを抽出した後、カテゴリ４でこの部分をＧＤＳの情報を変えて出力した。ＧＤＳの情報とは、例えばレイヤ番号である。そしてこの選択したＧＤＳに関して、第１の実施形態と同じ条件でＯＰＣ処理及びリソグラフィー検証処理を行った。この場合のＯＰＣ補正は、公知の手法を用いて実現できる。
【００７５】
ＯＰＣ処理をしたあとのパターンに対してプロセス検証を行った結果、クリティカルパスの配線部分で、プロセスの寸法のスペック１０ｎｍを満たさない箇所が検出された。この段階でプロセス検証ＮＧが検出された場合は、工程３４の危険箇所のチェックを行い、エラーの内容に応じた修正方法を選択する。即ち、セル内パターンの関係等でセルの配置に問題がある場合は、インクリメンタルな配置修正を行い、配線幅、配線長、配線層に問題がある場合や、配線混雑度に問題がある場合は、インクリメンタルなセル間配線修正を行う。
【００７６】
本実施形態ではセル間配線部分のエラーであったため、プロセス検証ＮＧ箇所の座標と第１の実施形態で使用したテーブル（図３及び図４）を用いて第３の実施形態と同様な修正を行えばよい。即ち、セル間配線の修正は図５及び図１２のようになる。但し、本実施形態の場合は、レイアウトを修正した後ＯＰＣ処理を異なるルールで施すため、修正した部分は異なるレイヤで出力する。これを示したのが図１７である。図１７（ａ）の丸印のプロセス検証ＮＧ箇所に対して、図１７（ｂ）に示すように修正を行い、図１７（ｃ）に示すように修正した箇所周辺のレイアウトを切り取る。切り取った（クリティカルパス周辺の）レイアウト及び切り取ったレイアウト以外のレイアウトを、図１７（ｄ）に示した。
【００７７】
前述の通り、図１７（ｃ）と（ｄ）のレイアウトのＯＰＣ処理は別のルールで行う。一般的には、図１７（ｄ）はクリティカルパス以外の部分であるため、図１７（ｃ）と比べてより緩和されたルールを用いてＯＰＣを施すことが可能である。
【００７８】
本実施形態では、クリティカルパス抽出後にパターンの修正を行うため、特にクリティカルパス周辺のパターンに対して修正方法が様々に設定できる。また、より早い段階で、クリティカルパス部分のエラーが０と保障されるため、タイミングの収束が速くなることに加えて、クリティカルパス以外のレイアウトのＯＰＣルールを緩和できるため、ＯＰＣのイタレーションの回数を減らすことができ、パターン設計全体のＴＡＴを上げることができる。
【００７９】
クリティカルパスの部分のみ修正が終わったレイアウトの、クリティカルパス領域周辺以外のレイアウトに対してカテゴリ７（工程２５）のプロセス検証処理を行った。ＯＰＣ及び検証の条件は第１の実施形態と同一であるが、クリティカルパスの部分は既に抽出されているため、スペックに対する寸法のトレランスの設定を１０ｎｍから１５ｎｍに緩めて処理を行った。その結果、プロセスシミュレータによる収束が速く、ＯＰＣ・検証処理のＴＡＴを大幅に削減できた。
【００８０】
なお、本実施形態ではＥＣＯ処理の際の修正指針をテーブル（図３）及びルール（図４〜で与えたが、プロセスの検証の情報をフィードバックできる形であれば、どんなものでもよい。また、図３、図４のテーブルもこの形に限るものではない。さらに、図１４は、本実施形態のＬＳＩ設計フローの一部を簡易的に示したフローであるが、マスクデータテープアウト前のＯＰＣ・検証の情報をＥＣＯ処理にフィードバックするというかたちが実現できれば、図１４に示すフローに限られるものではない。また、二回のプロセスの検証に必要なプロセスマージン、寸法のスペック等は本実施形態に限られることなく、検証の目的応じて、同一にしたり、違うものにしたりと種々に設定することができる。
【００８１】
（第５の実施形態）
図１８は、本発明の第５の実施形態に係わるパターンデータ設計方法を示すフローチャートである。
【００８２】
従来の手法は、セル配置からプロセス検証の工程を連続的に処理するが、本手法では工程１３のタイミング解析の後にタイミングマージンとスペックとを比較して、その結果をライブラリを参照した後に配置修正及び配線修正にフィードバックする点が、従来法及び第１〜第４の実施形態と異なる点である。第３の実施形態である図１４の構成に対しては、クリティカルパス抽出，レイアウトの切り出し，局所的な検証の工程３１〜３３の代わりに、スペック判断、ＧＤＳ，レイアウト修正処理，ライブラリ参照の工程５１〜５４が設けられている。
【００８３】
図１９及び図２０は、図１８のフローを、処理に係わるツールに関してさらにカテゴリ分けしたものである。
【００８４】
本実施形態の処理では、第１の実施形態と同様に、カテゴリ１（工程１１，１２）として図１９（ａ）に示すように、まず配置・配線ツールを用いてセルの配置・配線処理を行う。次のカテゴリ２（工程１３）においては、図１９（ｂ）に示すように、レイアウト最適化のためのタイミングアナライザを用いて、typical のデザインルール（ＤＲ）で書かれたセルについてセル単位でタイミングの検証をする。このツールへの入力は、フリップフロップの始点と終点の距離の伝播時間を表すネットリストの接続情報、配線幅，配線長，及び隣接する配線の情報などを含む配線経路の情報、更にタイミング制約である。これらの入力情報を基に、タイミングアナライザは、パス毎の遅延を計算し、計算結果をタイミングの制約と比較することによってパス毎のタイミングマージンを出力する。また、遅延の計算結果からクリティカルパスの経路を特定する。
【００８５】
次のカテゴリ３（工程５１）では、図１９（ｃ）に示すように、スペック判断処理ツールを用いてカテゴリ２で行ったタイミング解析の結果と、配置・配線をしたレイアウト、及びタイミングのスペックとから、タイミングマージンの大小を調べる。即ち、全てのパスのタイミングマージンが標準値（予め設定する）とほぼ一致するセルに関しては、何もせずに次のカテゴリの処理がなされる。一方、タイミング解析の結果、マージンに余裕がないもの、或いは既にマージンのスペックを満たしていないパスが存在するセルについては、セルライブラリを参照して、セルの置き換えを行う。
【００８６】
本実施形態で使用したセルライブラリの中身を、図２１に示した。セルライブラリには、typical に対して、typical より太い（ゆるい）ＤＲで書かれたセルと、typical より細い（きつい）ＤＲで書かれたセルとを置き換え用のセルとして準備してある。また、セル毎の遅延、消費電力データ、及び各セルの遅延のセンター値、標準偏差が予め登録してある。また、配線についても、遅延、消費電力データ、センター値、標準偏差が登録してある。スピードの遅い側で上記マージンに余裕のないものについては、typical よりゆるいＤＲで書かれたセルと置き換えを行った。反対に、マージンに余裕のあるパスを含むセルは、typical よりきついＤＲで書かれたセルと置き換えを行う。セルにはパスが複数存在するため、置き換えの基準を設けた。
【００８７】
即ち、おもにtypical よりきついＤＲへの置き換えを考慮しなくてはならないのは、タイミングアナライザで特定されたクリティカルパスである。反対に、クリティカルパスさえタイミング制約が満たされていれば、残りの部分はタイミングの結果を参照しつつ、typical よりゆるいＤＲで書かれたセルへと置き換えて差し支えない。置き換え用のセルは、配置・配線を行う前に準備するのが通常である。これは、配置・配線すべきセルの、タイミングに関する統計データをとって、クリティカルパスになる頻度の高いセルに関して、置き換え用のセルを準備する。こうすることによって、後に行うプロセス検証の収束が速くなり、検証のＴＡＴを上げることができる。
【００８８】
カテゴリ４（工程５３）では、図１９（ｄ）に示すように、配置・配線処理内部の修正エンジンが、レイアウトの修正（セルの置き換え及び配線の修正）を行い、修正された部分の設計データが出力される。カテゴリ６（工程３３）では、図１９（ｅ）に示すように、検証ツールを用いてレイヤ毎にプロセス検証を行う。検証ツールへの入力はカテゴリ４で出力した設計データと、処理する製品の光学条件、製品の閾値、及び検証のルールである。検証を行った後、ツールは設計データ、及び検証時のシミュレーション結果のポリゴンを出力する。
【００８９】
次のカテゴリ７（工程３４）では、第３の実施形態と同様に図２０（ａ）に示すように、検証ツールで出力したエラー結果をエラー分類フィルタで、分類し、危険箇所情報（座標と個数）を抽出する。この危険箇所情報を基に、リソグラフィーの観点からセル単位で修正を行う。そして、カテゴリ８（工程１４）で、図２０（ｂ）に示すように、ＬＶＳ，ＤＲＣツールで処理するアートワークを行い、更にカテゴリ９（工程１５）で図２０（ｃ）に示すように、フルチップ検証を行う。
【００９０】
カテゴリ９のフルチップ検証では、カテゴリ３で行った置き換え処理、及びカテゴリ７で行った危険箇所情報を基に行うリソグラフィーの観点からの修正の結果のレイアウトをさらにフルチップ規模で最終検証する。つぶしておくべきエラーは、さきの処理で行った修正でなくなっているため、このフルチップ検証にはそれほど付加はかからない。以上の一連の処理を行うことによって、タイミングの観点からも、リソグラフィーの観点からも効率のよいパターン設計が可能となる。この処理ステップに従って行った本実施形態の処理を、通常の手法とは異なる部分を中心に述べる。
【００９１】
本処理で扱う設計データのセル内のレイアウト及びセル間配線はtypical のデザインルールで書かれているので、タイミングマージンに対して、余裕のあるもの、スペックを既に満たさないもの等様々である。そこで、カテゴリ２のタイミング解析の結果と、タイミングのスペックとを参照して、カテゴリ３の処理でセルの置き換えに関する判断処理を行った。タイミングの解析の結果タイミングの計算値より７％以上スピードの速い方にタイミングに余裕のあるセルについては、typical 値よりきつい（細い）デザイン・ルール（ＤＲ）で書かれたセルに置き換えを行った。反対に、typical 値で既にタイミングの速い方にタイミングのスペックを満たさないセルについては、typical 値よりゆるい（太い）ＤＲでかかれたセルに置き換えを行った。
【００９２】
こうすることによって、クリティカルパス部分のセルを、きついＤＲで書かれたセルに置き換えて、それ以外の部分は過度にきついＤＲで書かれた部分をなくした。Typical のセルは、製品のＤＲに従ったトランジスタのゲート幅、及び配線のルールで書かれている。このTypical のＤＲで書かれたセルに対して、typical のＤＲより１０％太いＤＲで書かれたセルと、及び１０％細いＤＲでかかれたセルとを用意した。さらに、前述のそれぞれのセルに対して配線のＤＲがtypical、typical より１０％細いＤＲルール、typical より１０％太いＤＲの配線方式が存在する。
【００９３】
これら置き換え用のセルは予めライブラリに登録したものを使用し、置き換えたものに対してはカテゴリ５によりＧＤＳのレイヤを変えて出力した。即ち、全てのセル及び配線のＧＤＳ出力の結果、３種類のレイヤで書かれたセルができることになる。こうしてＮ番目のセルで書かれたセルまでスペック比較及びセルの置き換え作業を終了させた。
【００９４】
上記作業では並行してセル間配線部のスペック比較及び配線修正を行った。即ち、ライブラリに登録された、予め決められたセル間配線のスペックと、セル間配線のタイミングマージンとを比較し、スペックと比べてスピードの速い方にマージンに余裕があり、かつクリティカルパスのように必要な場合には、きつい（細い）ＤＲに修正し、反対にスペックと比べてタイミングに余裕がない、或いは既にマージンをショートしている部分についてはゆるい（太い）ＤＲへ配線の修正を行った。こうしてセル及び配線の修正が終わった段階で３種類のＧＤＳレイヤで書かれたセル及び配線のレイアウトが出力された。
【００９５】
その後、レイヤの異なるセル及び配線部毎に危険箇所のチェックを行った。まず、置き換えなしの、typical のＤＲで書かれたセルに対して危険箇所のチェックを行った。その結果、セル間配線部分に危険箇所が存在することが分かった。そこで、この危険箇所情報の画像を保存し、またこの危険箇所のレイアウトを回避するような配線の条件（デザインルール）を配線修正のＥＣＯ処理のエンジンにインプットした。
【００９６】
エラーが起こらない配線修正の条件とは、例えば図３及び図４のルールテーブル及びグラフのようなものである。その後、ＥＣＯ処理で前記配線のルールに基づいた配線の修正をし、カテゴリ８のアートワークの後さらにプロセス検証を行った。この結果、やはり配線部にプロセス検証ＮＧ箇所があったため、ＥＣＯ処理で配線レイアウトの微修正を行って、プロセス検証ＮＧ箇所を０にし、テスティング工程へと進めた。一方、別のレイヤで書かれたセル及び配線部それぞれに対して、カテゴリ５からカテゴリ９の工程を行った。
【００９７】
Typical に対して、typical よりゆるいＤＲで書かれたセルに対しては、配線部の危険箇所数は０であった。また、カテゴリ８のアートワークの後のプロセス検証の結果もＮＧ箇所０であった。さらに、typical に対してtypical よりきつめのＤＲで書かれたセルに対しては、危険箇所が大幅に増えたが、これらＮＧを回避するためのルールを配線ＥＣＯのエンジンにインプットして自動修正させた結果、危険箇所を全てなくすことができた。カテゴリ８のアートワークの後、プロセス検証を行うと、やはりプロセス検証ＮＧ箇所が出たが、配線部の微調を行うことで、エラーをなくすことができた。
【００９８】
本実施形態では、typical のセルに対して、置き換え用のセルを３種類用意したが、個数は３種類に限ったものではないことはいうまでもない。また、±１０％ＤＲを変えたセルを用意したが、この１０％も、デバイスの種類や世代等に応じて、様々に設定することができる。
【００９９】
（第６の実施形態）
図２２は、本発明の第６の実施形態に係わるパターンデータ設計方法を示すフローチャートである。
【０１００】
本実施形態の設計フローは、前記図１８に示した第５の実施形態のフローとほぼ同じで、第５の実施形態と異なる点はプロセス検証工程１５がＯＰＣ・プロセス検証工程２５となっていることである。工程２５のプロセス検証の前にＯＰＣをかけることである。以下、本実施形態の処理フローを説明する。
【０１０１】
図２３及び図２４は、図２２のフローを、処理に係わるツールに関して更にカテゴリ分けしたものである。
【０１０２】
本実施形態の処理では、第５の実施形態と同様に、カテゴリ１（工程１１，１２）として図２３（ａ）に示すように、まず配置・配線ツールを用いてセルの配置・配線処理を行う。次のカテゴリ２（工程１３）においては、レイアウト最適化のためのタイミングアナライザを用いて、typical のデザインルール（ＤＲ）で書かれたセルについてセル単位でタイミングの検証をする。このツールへの入力は、フリップフロップの始点と終点の距離の伝播時間を表すネットリストの接続情報、配線幅、配線長、及び隣接する配線の情報などを含む配線経路の情報、更にタイミング制約である。これらの入力情報を基に、タイミングアナライザは、パス毎の遅延を計算し、計算結果をタイミングの制約と比較することによってパス毎のタイミングマージンを出力する。また、遅延の計算結果からクリティカルパスの経路を特定する。
【０１０３】
次のカテゴリ３（工程５１）では、図２３（ｃ）に示すように、スペック判断処理ツールを用いてカテゴリ２で行ったタイミング解析の結果と、配置・配線をしたレイアウト、及びタイミングのスペックとから、タイミングマージンの大小を調べる。即ち、全てのパスのタイミングマージンが標準値（予め設定する）とほぼ一致するセルに関しては、何もせずに次のカテゴリの処理がなされる。一方、タイミング解析の結果、マージンに余裕がないもの、或いは既にマージンのスペックを満たしていないパスが存在するセルについては、セルライブラリを参照して、セルの置き換えを行う。
【０１０４】
本実施形態で使用したセルライブラリの中身は、前記図２１と同様である。セルライブラリには、typical に対して、typical より太い（ゆるい）ＤＲで書かれたセルと、typical より細い（きつい）ＤＲで書かれたセルとを置き換え用のセルとして準備してある。また、セル毎の遅延、消費電力データ、及び各セルの遅延のセンター値、標準偏差が予め登録してある。また、配線についても、遅延、消費電力データ、センター値、標準偏差が登録してある。この置き換え処理の仕方は、第５の実施形態と同様である。
【０１０５】
カテゴリ４（工程５３）のレイアウトの修正処理が終わった領域については、レイヤを変えてＧＤＳを出力する。即ち、カテゴリ４の処理後に、元の設計レイアウトは、複数のレイヤで構成された設計データに変換される。
【０１０６】
カテゴリ６（工程３３）では、図２３（ｅ）に示すように、カテゴリ４で出力された複数のレイヤで構成された設計データに、ＯＰＣツールを用いてＯＰＣをかけて、検証ツールを用いてレイヤ毎にプロセス検証を行う。ＯＰＣ及び検証ツールへの入力はカテゴリ４で出力した設計データと、処理する製品の光学条件、製品の閾値、ＯＰＣルール、及び検証のルールである。カテゴリ４の処理を行った後、設計データ、ＯＰＣ後データ、及び検証時のシミュレーション結果のポリゴンを出力する。
【０１０７】
次のカテゴリ７（工程３４）では、図２４（ａ）に示すように、検証ツールで出力したシミュレーション結果をエラー分類フィルタで、分類し、危険箇所情報（座標と個数）を抽出する。この危険箇所情報を基に、リソグラフィーの観点からセル単位で修正を行う。そして、カテゴリ８（工程１４）で、図２４（ｂ）に示すように、ＬＶＳ，ＤＲＣツールで処理するアートワークを行い、更にカテゴリ９（工程２５）で図２４（ｃ）に示すように、フルチップ規模でＯＰＣをかけて検証を行う。
【０１０８】
カテゴリ９のフルチップ検証では、カテゴリ４で行ったレイアウトの修正処理、及びカテゴリ７で行った危険箇所情報を基に行うリソグラフィーの観点からの修正の結果のレイアウトをさらにフルチップ規模でＯＰＣをかけて最終検証する。つぶしておくべきエラーは、さきの処理で行った修正でなくなっているため、ＯＰＣのイタレーション回数は少なく、またフルチップ検証にはそれほど付加はかからない。以上の一連の処理を行うことによって、タイミングの観点からも、リソグラフィーの観点からも効率のよいパターン設計が可能となる。
【０１０９】
本実施形態の方法に従った処理を以下に述べる。本処理で扱う設計データのセル内のレイアウト及びセル間配線はtypical のデザインルールで書かれているので、タイミングマージンに対して、余裕のあるもの、スペックを既に満たさないもの等、様々である。そこで、カテゴリ２のタイミング解析の結果と、タイミングのスペックとを参照して、カテゴリ３の処理でセルの置き換えに関する判断処理を行った。Typical のセルは、製品のＤＲに従ったトランジスタのゲート幅、及び配線のルールで書かれている。第１の実施形態と同様に、このTypical のＤＲで書かれたセルに対して、typical のＤＲより１０％太いＤＲで書かれたセルと、及び１０％細いＤＲでかかれたセルとを用意した。さらに、前述のそれぞれのセルに対して配線のＤＲがtypical、typical より１０％細いＤＲルール、typical より１０％太いＤＲの配線方式が存在する。これら置き換え用のセルは予めライブラリに登録したものを使用し、置き換えたものに対してはＧＤＳのレイヤを変えて出力した。
【０１１０】
図２５のフローに従ってセル配置、セル間配線、タイミング解析を行った後、ライブラリに記載された各セル毎のタイミングのスペックを予め決められたタイミングのスペックと比較した。この段階では、全てのセルはtypical のＤＲで書かれている。第一番目のセルは、タイミングのスペックに対し、過不足がなかったので、そのままtypical で書かれたセルにした。第二番目のセルでは、クリティカルパス部分を含み、かつタイミングのスペックに対してスピードの速い方に７％以上余裕があったため、きつい（細い）ＤＲで書かれたセルへの置き換えを行った。
【０１１１】
なお、typical 値以外で書かれたセルに置き換えを行った場合には、ＧＤＳ出力の際にtypical のレイヤと異なるレイヤ番号で出力した。即ち、全てのセル及び配線のＧＤＳ出力の結果、３種類のレイヤで書かれたセルができることになる。こうしてＮ番目のセルで書かれたセルまでスペック比較及びセルの置き換え作業を終了させた。
【０１１２】
上記作業では並行してセル間配線部のスペック比較及び配線修正を行った。即ち、ライブラリに登録された、予め決められたセル間配線のスペックと、セル間配線のタイミングマージンとを比較し、スペックと比べてスピードの速い方にマージンに余裕があり、かつクリティカルパスのように必要な場合には、きつい（細い）ＤＲに修正し、反対にスペックと比べてタイミングに余裕がない、或いは既にマージンをショートしている部分についてはゆるい（太い）ＤＲへ配線の修正を行った。また、セルの場合と同様に、ＤＲを変更してレイアウトを修正した場合は、レイアウトのＧＤＳ出力の際にレイヤを変えて出力した。セルと配線の両方の修正が終わった段階で３種類のＧＤＳレイヤで書かれたセル及び配線のレイアウトが出力された。
【０１１３】
その後、レイヤの異なるセル及び配線部毎にＯＰＣをかけて危険箇所のチェックを行った。まず、置き換えなしの、typical のＤＲで書かれたセルに対してＯＰＣ（光近接効果補正）を行った。Typical の条件はもともと製品のＤＲで書かれているので、そのＤＲの条件及び光学条件等を考慮してＯＰＣに必要な情報をそろえて処理を行った。その後、前記製品の条件で検証を行い危険箇所のチェックを行った。その結果、セル間配線部分に危険箇所が存在することが分かった。
【０１１４】
しかし、本実施形態ではＯＰＣ処理を施しているために、第５の実施形態と比べると危険箇所数は少なかった。この危険箇所情報の画像を保存し、またこの危険箇所のレイアウトを回避するような配線の条件（デザインルール）を配線修正のＥＣＯ処理のエンジンにインプットした。エラーが起こらない配線修正の条件とは、例えば前記図３、図４のルールテーブル及びグラフのようなものである。
【０１１５】
その後、ＥＣＯ処理で前記配線のルールに基づいた配線の修正をし、アートワークの後さらにプロセス検証を行った。この結果、やはり配線部にプロセス検証ＮＧ箇所があったため、ＥＣＯ処理で配線レイアウトの微修正を行って、プロセス検証ＮＧ箇所を０にし、テスティング工程へと進めた。一方、別のレイヤで書かれたセル及び配線部それぞれに対して、カテゴリ５からカテゴリ９の工程を行った。
【０１１６】
次に、typical に対してゆるいＤＲで書かれたセルにＯＰＣをかけた。ＯＰＣ処理の際にはtypical 条件に対して１０％ゆるいＤＲ及び実験条件を準備した。このレイアウトは元々ゆるいＤＲで書かれているために、ＯＰＣのイタレーションが少なく、ＯＰＣのイタレーション負荷を軽減することができた。その後、前記typical よりゆるいＤＲ、及び実験の条件で検証を行い危険箇所のチェックを行った。その結果、セル間配線部分に危険箇所が存在することが分かった。
【０１１７】
しかし、本実施形態ではＯＰＣ処理を施しているために、第５の実施形態と比べると危険箇所数は少なかった。この危険箇所情報の画像を保存し、またこの危険箇所のレイアウトを回避するような配線の条件（デザインルール）を配線修正のＥＣＯ処理のエンジンにインプットした。エラーが起こらない配線修正の条件とは、例えば前記図３、図４のルールテーブル及びグラフのようなものである。
【０１１８】
その後、ＥＣＯ処理で前記配線のルールに基づいた配線の修正をし、アートワークの後さらにプロセス検証を行った。この結果、やはり配線部にプロセス検証ＮＧ箇所があったため、配線レイアウトの微調を行って、プロセス検証ＮＧ箇所を０にし、テスティング工程へと進めた。一方、別のレイヤで書かれたセル及び配線部それぞれに対して、カテゴリ５からカテゴリ９の工程を行った。
【０１１９】
次に、typical に対して、きついＤＲで書かれたセルに対してＯＰＣをかけた。きついＤＲで書かれたセル及び配線に関しては、製品のＤＲより１０％きついＤＲの情報、及び１０％実験条件をずらした新たな実験条件をもとに近接効果補正を施した。この場合のＯＰＣは、typical よりきついルールで書かれているためにtypical のＤＲで書かれたセル及び配線部のレイアウトと比べるとＯＰＣのイタレーションに時間がかかったが、きつめのＤＲで書かれているレイアウトは、主にクリティカルパスの部分なのでレイアウトの規模は小さく、大きな負荷とはならなかった。
【０１２０】
その後、１０％きついＤＲ及び新たな実験条件で検証を行った結果、配線部の危険箇所数は多数あった。これらＮＧを回避するためのルールを配線ＥＣＯのエンジンにインプットして自動修正させた結果、危険箇所を全てなくすことができた。アートワークの後、プロセス検証を行うと、やはりプロセス検証ＮＧ箇所が出たが、ＥＣＯ処理で配線レイアウトの微修正を行うことにより、エラーをなくすことができた。
【０１２１】
本実施形態では、typical のセルに対して、置き換え用のセルを３種類用意したが、個数は３種類に限ったものではないことはいうまでもない。また、±１０％ＤＲを変えたセルを用意したが、この１０％も、デバイスの種類や世代等に応じて、様々に設定することができる。また、ＯＰＣを施す際の条件も、typical に対して±１０％変化させたＤＲ、及び実験条件を用意したがこの条件も本実施形態に限られることなく種種に設定することができる。
【０１２２】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。第１〜第６の実施形態と請求項１〜５とは次のように関係付けることができる。
【０１２３】
（１）第１の実施形態は、請求項１，２に対応
（２）第２の実施形態は、請求項１，２＋請求項５に対応
（３）第３の実施形態は、請求項３に対応
（４）第４の実施形態は、請求項３＋請求項５に対応
（５）第５の実施形態は、請求項４に対応
（６）第６の実施形態は、請求項４＋請求項５に対応
そして、これらに関して、より望ましい実施態様としては次のものがあげられる。
【０１２４】
（１）〜（６）に関して、
・回路の電気的特性の解析は、配置・配線システムに内蔵された設計パターン最適化のための電気的特性解析システムに、回路接続情報、配線経路の情報、回路を伝播する信号の時間的な制約等を入力し、回路を伝播する信号の時間的な余裕度、回路の伝播を律速する経路等を求めること。さらに、配線経路の情報は、配線幅、配線長、隣接する配線の情報であること。
【０１２５】
・設計パターンの修正は、乖離の位置と乖離量の大きさを配置・配線システムに内蔵されたレイアウト修正部に入力して行うこと。
【０１２６】
・マスクパターンデータがウエハ面上に形成すべきパターンはプロセスシミュレーションにより予測すること。
【０１２７】
・マスクパターンデータがウエハ面上に形成すべきパターンと、前記予測したパターンとの乖離量は、設計パターンに対応するマスクパターンデータの形状と、前記マスクパターンデータがウエハ面上に形成すべきパターンの形状との差分であること。
【０１２８】
・マスクパターンデータがウエハ面上に形成すべきパターンと、予測したパターンとの乖離量は、設計パターンに対応するマスクパターンデータの位置と、マスクパターンデータがウエハ面上に形成すべきパターンの位置との差分であること。
【０１２９】
・許容変動量は掲記パターンにより形成される半導体デバイスの世代に要求される寸法精度をもとに決定すること。
【０１３０】
・設計パターンの情報は、設計パターンの位置座標及び設計制約であること。
【０１３１】
・設計工程ののち、乖離が許容変動量に収まるまで工程を繰り返すこと。
【０１３２】
（３）（５）に関して、
・設計パターンデータと回路スケマティックデータとの照合検査及び前記設計パターンのデザインルール違反検査を行う工程と、マスクパターンデータがウエハ面上に形成されるパターンを予測する工程と、マスクパターンデータがウエハ面上に形成すべきパターンと、予測したパターンとの乖離量を調べる工程と、乖離量と予め決められた乖離量の許容変動量を比較する工程と、比較工程において、乖離量が前記予め決められた乖離量の許容変動量よりも大きい場合、マスクパターンに対応した設計パターンの配線の形状と位置を局所的に修正する工程を含むこと。
【０１３３】
（３）〜（６）に関して、
・設計パターンの配線層、配線幅、及び配線長に応じてマスクパターンデータがウエハ面上に形成すべきパターンと、予測したパターンとの乖離量を許容変動量内に収まるようにするための配線スペースの上限・下限の制約が予め設定され、当該制約の違反箇所に対して、配線層、配線幅、配線長、配線スペースの少なくとも一つを変更して当該制約を満たすように局所的な配線の位置と形状を修正する工程を含むこと。
【０１３４】
・局所的な配線混雑度が高く、かつ請求項3-６に記載のマスクパターンデータがウエハ面上に形成すべきパターンと、請求項3-6に記載の予測したパターンとの乖離量が許容変動量より大きい小領域に対してその混雑度を低減するようにセルの配置位置の改善を行うこと。
【０１３５】
・設計パターンの修正後、修正した設計パターンは、修正部分のレイヤ番号を変えて出力すること。
【０１３６】
（４）（６）に関して
・設計パターンデータと回路スケマティックデータとの照合検査及び前記設計パターンのデザインルール違反検査を行う工程と、マスクパターンデータを補正する工程と、補正したマスクパターンがウエハ面上に形成されるパターンを予測する工程と、補正したマスクパターンデータがウエハ面上に形成すべきパターンと、予測したパターンとの乖離量を調べる工程と、乖離量と予め決められた乖離量の許容変動量を比較する工程と、比較工程において、乖離量が前記予め決められた許容変動量よりも大きい場合、マスクパターンに対応した設計パターンの配線の形状と位置を局所的に修正する工程を含むこと。
【０１３７】
（５）に関して、
・配線スペースの上限・下限の制約はグラフ及びテーブルの形で与えること。
【０１３８】
（５）（６）に関して、
・設計パターンの修正は、配置・配線システムに内蔵されたレイアウト修正システムにセル毎のパス遅延データ、配線遅延データ、及び設計制約等を入力し、修正した設計パターンを出力すること。
【０１３９】
・セルの電気的特性は、回路の遅延に関するデータ、消費電力データ、及び遅延のセンター値、標準偏差等を含むこと。
【０１４０】
・セルの電気的特性は、セルライブラリに記録されていること。さらに、セルライブラリには、置き換え用のセルが登録されていること。
【０１４１】
・セルライブラリに登録された置き換え用のセルは、トランジスタ及び配線の標準のデザインルールに対してトランジスタ及び配線の寸法を変えたデザインルールを適用して作成されたものであること
・セルライブラリに登録された置き換え用のセルは、電気的特性解析の結果を満足させ、さらに乖離量を予め決められた許容変動量内に収めるための設計パターンが記載されていること。
【０１４２】
・セルの電気的特性は、セルのトランジスタの寸法及び配線幅に関して、予め決められた標準値を中心に複数準備されていること。
【０１４３】
また、発明のカテゴリとして、パターン設計方法に限らず、この方法を用いたパターン設計システム、プログラム記録媒体、マスク及びその製造方法、半導体装置及び素の製造方法などに適用することが可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【０１４４】
【図１】第１の実施形態に係わるパターンデータ設計方法を示すフローチャート。
【図２】図１のフローを、処理に係わるツールに関してカテゴリ分けして示す図。
【図３】配置・配線処理に係わるルールをグラフ化して示す図。
【図４】配置・配線処理に係わるルールテーブルを示す図。
【図５】第１の実施形態による配線修正の模式図。
【図６】第１の実施形態におけるマッチング用テンプレートを示す図。
【図７】第２の実施形態に係わるパターンデータ設計方法を示すフローチャート。
【図８】図７のフローを、処理に係わるツールに関してカテゴリ分けして示す図。
【図９】第３の実施形態に係わるパターンデータ設計方法を示すフローチャート。
【図１０】図９のフローを、処理に係わるツールに関してカテゴリ分けして示す図。
【図１１】図９のフローを、処理に係わるツールに関してカテゴリ分けして示す図。
【図１２】第３の実施形態による配線修正の模式図。
【図１３】第３の実施形態による配線修正の模式図。
【図１４】第４の実施形態に係わるパターンデータ設計方法を示すフローチャート。
【図１５】図１４のフローを、処理に係わるツールに関してカテゴリ分けして示す図。
【図１６】図１４のフローを、処理に係わるツールに関してカテゴリ分けして示す図。
【図１７】第４の実施形態による配線修正の模式図。
【図１８】第５の実施形態に係わるパターンデータ設計方法を示すフローチャート。
【図１９】図１８のフローを、処理に係わるツールに関してカテゴリ分けして示す図。
【図２０】図１８のフローを、処理に係わるツールに関してカテゴリ分けして示す図。
【図２１】第５の実施形態に用いたライブラリの内容を示す図。
【図２２】第６の実施形態に係わるパターンデータ設計方法を示すフローチャート。
【図２３】図２２のフローを、処理に係わるツールに関してカテゴリ分けして示す図。
【図２４】図２２のフローを、処理に係わるツールに関してカテゴリ分けして示す図。
【図２５】従来のパターン設計フローを示す図。
【符号の説明】
【０１４５】
１１…セル配置工程
１２…セル間配線工程
１３…タイミング解析工程
１４…アートワーク工程
１５…プロセス検証工程
１６…テスティング工程
２５…ＯＰＣ・プロセス検証工程
３１…クリティカルパス検出工程
３２…レイアウトの切り出し工程
３３…局所的な検証工程
３４…危険箇所のチェック工程
３５…レイアウト修正方法選択工程
３６…インクリメンタル配線修正工程
５１…スペック判断工程
５２…ＧＤＳレイヤ変更工程
５３…レイアウト修正処理工程
５４…ライブラリ参照工程
【図１】
2006318978.tif 000003
【図２】
2006318978.tif 000004
【図３】
2006318978.tif 000005
【図４】
2006318978.tif 000006
【図５】
2006318978.tif 000007
【図６】
2006318978.tif 000008
【図７】
2006318978.tif 000009
【図８】
2006318978.tif 000010
【図９】
2006318978.tif 000011
【図１０】
2006318978.tif 000012
【図１１】
2006318978.tif 000013
【図１２】
2006318978.tif 000014
【図１３】
2006318978.tif 000015
【図１４】
2006318978.tif 000016
【図１５】
2006318978.tif 000017
【図１６】
2006318978.tif 000018
【図１７】
2006318978.tif 000019
【図１８】
2006318978.tif 000020
【図１９】
2006318978.tif 000021
【図２０】
2006318978.tif 000022
【図２１】
2006318978.tif 000023
【図２２】
2006318978.tif 000024
【図２３】
2006318978.tif 000025
【図２４】
2006318978.tif 000026
【図２５】
2006318978.tif 000027