(57)【要約】      （修正有）【課題】信号線選択駆動法を採用したアクティブマトリクス型液晶表示装置で、レイアウトの対称性を確保しようとした場合に、スイッチ制御線につながる接続配線とビデオ線とのカップリング容量の影響で画面上に発生する縦スジ状のノイズを防止する。【解決手段】水平方向に４画素を１つの単位として、隣り合う２本ずつの信号線１６−１，１６−２及び１６−３，１６−４の間にそれぞれビデオ線１７−１の出力端を配置するとともに、それらの間にＮｃｈトランジスタ３０−１〜３０−４を２つずつ横並びに配置して接続し、かつ各々のスイッチ制御線１８−１〜１８−４につながる全ての接続配線１９−１〜１９−４がビデオ線１７−１の分岐配線部１７Ｂ，１７Ｃにオーバーラップするように、分岐配線部１７Ｂ，１７Ｃの両端にダミー配線部１７Ｆ，１７Ｇを延在させた配線パターンでレイアウトする。【選択図】図４
2006322959.tif 000002
【特許請求の範囲】
【請求項１】
電気光学素子を含む画素が基板上に行列状に２次元配置され、当該行列状の配列に対して列ごとに信号線が配線された画素アレイ部と、
前記信号線の本数がｎ本のとき、これらｎ本の信号線の各々に対してＮ本（Ｎは２以上の整数）を単位として、隣り合う２本ずつの信号線間に出力端が位置するように配線されたｎ／Ｎ本のビデオ線と、
前記ｎ／Ｎ本のビデオ線の各出力端と前記２本ずつの信号線との間に接続されたスイッチ手段と、
前記スイッチ手段のオンオフ状態を切り替えるために水平方向に沿って配線された複数本のスイッチ制御線とを備える表示装置であって、
前記スイッチ制御線の各々は、それぞれに対応する前記スイッチ手段と接続配線を介して接続され、かつ全ての接続配線が前記ビデオ線にオーバーラップする状態又はオーバーラップしない状態で形成されている
ことを特徴とする表示装置。
【請求項２】
前記ビデオ線の各々は、前記複数本のスイッチ制御線を横断する主配線部と、当該主配線部の終端から水平方向の一方と他方に分岐した分岐配線部とを有し、
前記スイッチ制御線の各々は、それぞれに対応する前記スイッチ手段と接続配線を介して接続され、かつ全ての接続配線が前記ビデオ線の分岐配線部にオーバーラップする状態で形成されている
ことを特徴とする請求項１記載の表示装置。
【請求項３】
垂直方向において、前記複数本のスイッチ制御線の片側又は両側にシールド配線を形成してなる
ことを特徴とする請求項１記載の表示装置。
【請求項４】
前記複数本のスイッチ制御線と前記スイッチ手段との間に、一の接続配線とオーバーラップする状態で前記ビデオ線の分岐配線部を形成するとともに、当該分岐配線部の一部を水平方向に延在させてダミー配線部とし、当該ダミー配線部に他の接続配線をオーバーラップさせてなる
ことを特徴とする請求項２記載の表示装置。
【請求項５】
電気光学素子を含む画素が基板上に行列状に２次元配置され、当該行列状の配列に対して列ごとに信号線が配線された画素アレイ部と、
前記信号線の本数がｎ本のとき、これらｎ本の信号線の各々に対してＮ本（Ｎは２以上の整数）を単位として、隣り合う２本ずつの信号線間に出力端が位置するように配線されたｎ／Ｎ本のビデオ線と、
前記ｎ／Ｎ本のビデオ線の各出力端と前記２本ずつの信号線との間に接続されたスイッチ手段と、
前記スイッチ手段のオンオフ状態を切り替えるために水平方向に沿って配線された複数本のスイッチ制御線とを備える表示装置を具備する電子機器であって、
前記スイッチ制御線の各々は、それぞれに対応する前記スイッチ手段と接続配線を介して接続され、かつ全ての接続配線が前記ビデオ線にオーバーラップする状態又はオーバーラップしない状態で形成されている
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学素子を含む画素を行列状に２次元配置してなる表示装置とこれを備えた携帯端末等の電子機器に関する。
【背景技術】
【０００２】
電気光学素子を含む画素を行列状に２次元配置してなる表示装置、例えば画素の電気光学素子として液晶セルを用いた液晶表示装置では、液晶セルに対して電圧を印加することによってコントラストを得ている。液晶セルに対する電圧の印加は、アクティブマトリクス型液晶表示装置においては、画素の領域に容量（画素容量）及びスイッチ素子（画素スイッチ）を設け、画素容量に画素スイッチを介して電荷を充電することによって行われる。また、画素容量に対する電荷の充電は、画素アレイ部の各画素を行単位で選択する一方、外部からビデオ線を通して入力される映像信号を、画素アレイ部の画素列ごとに配線された信号線を介して選択行の各画素に書き込むことによって行われる。
【０００３】
一般に、外部から入力される映像信号を画素に書き込む方法としては、画素アレイ部のｎ本の信号線に対してｎ本のビデオ線を１対１の対応関係をもって配線し、外部のドライバＩＣから入力されるｎ系統の映像信号をそのまま、ｎ本のビデオ線を介して対応するｎ本の信号線に供給する方法が知られている。ただし、この書き込み方法では、近年の表示装置の高解像度化、高精細化の傾向に伴って信号線の本数ｎが増大すると、当該信号線と同数の多数のビデオ線を配線し、これら多数のビデオ線を通して複数系統の映像信号を並列的に入力するのが難しくなる。
【０００４】
そこで、水平方向の画素数ｎに応じてｎ本の信号線を配線したうえで、ビデオ線をｎ本よりも少ない本数Ｎ（Ｎ≪ｎ）だけ表示パネル上に配線し、外部から映像信号をＮ相に展開して入力する一方、Ｎ本のビデオ線と画素アレイ部のｎ本の信号線との間にスイッチ回路をＮ個単位で配置し、これらＮ個単位のスイッチ回路を同じスイッチ制御信号を用いて同時に駆動することで、選択行の各画素に対してＮ個の画素を単位として、Ｎ相展開された映像信号を同時に書き込む方法（以下、「相展開駆動法」と記す）が採られている（例えば、特許文献１参照）。この相展開駆動法によれば、表示パネル上に配線するビデオ線の本数を大幅に減らすことができる。
【０００５】
上記相展開駆動法を採用したアクティブマトリクス型液晶表示装置においては、ビデオ線を通して映像信号が入力され、スイッチ回路を駆動するスイッチ制御信号がアクティブになると、そのアクティブ期間においてスイッチ回路がオン状態となってビデオ線を信号線と接続することで、ビデオ線の電位（映像信号に応じて決まる電位）が信号線を通して画素に書き込まれる。そして、信号線がビデオ線と同電位になった後に、スイッチ制御信号のアクティブ期間が終了し、スイッチ回路がオフ状態となることで、信号線及び画素に映像信号に応じた電位が保持される。
【０００６】
【特許文献１】特開平１１−６５５３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記相展開駆動法を採用した場合は、上記Ｎ相展開された映像信号の書き込みを、予め規格で定められた水平走査期間内に複数回に分けて行う必要があるため、画像表示の高精細化に伴って水平方向の画素数（信号線の本数）が増えると、それにつれて、１つの画素に対する映像信号の書き込み時間（以下、「１画素あたりの書き込み時間」とも記す）が短くなってしまう。
【０００８】
具体例として、Ｎ＝４、即ち４相の相展開駆動法を採用する場合を考えると、水平方向の画素数（信号線の本数）ｎがｎ＝１００の条件では、４相に展開された映像信号の書き込みを１行あたり２５回ずつ繰り返す必要がある。このため、１画素あたりの書き込み時間は１Ｈ（Ｈは水平走査期間）の２５分の１に相当する時間となる。また、水平方向の画素数ｎがｎ＝２００の条件では、４相に展開された映像信号の書き込みを１行あたり５０回ずつ繰り返す必要がある。このため、１画素あたりの書き込み時間は１Ｈの５０分の１に相当する時間、つまりｎ＝１００のときの半分の時間となる。
【０００９】
そこで出願人は、相展開駆動法の発展的な技術として、水平方向の画素数（信号線の本数）をｎ、映像信号の相展開数をＮ相としたときに、１本のビデオ線に対してＮ個の画素（Ｎ本の信号線）が１つの組（単位）となるように合計ｎ／Ｎ本のビデオ線を配線し、これらｎ／Ｎ本のビデオ線から、それぞれＮ相に展開された映像信号をスイッチで時分割に振り分けて各信号線に供給することにより、１画素あたりの書き込み時間を１ＨのＮ分の１に相当する時間だけ確保できる技術を既に提案している。この技術では、１本のビデオ線に対応してＮ個のスイッチを設ける一方、スイッチと信号線を１対１の対応関係で設け、ｎ／Ｎ本のビデオ線からそれぞれ時系列で供給される映像信号の供給先となる信号線をスイッチで順に選択して駆動する方法（以下、「信号線選択駆動法」と記す）を採用している。
【００１０】
図１０は信号線選択駆動法が適用される単位領域内の配線パターンのレイアウトを示す平面図である。図においては、水平方向に４つの画素５０−１〜５０−４と４本の信号線１５−１〜１５−４が、それぞれ１つの組（単位）として設けられている。また、信号線選択駆動用のスイッチとして、４つのＮｃｈトランジスタ５２−１〜５２−４が、水平方向２画素分相当の領域に２つずつ横並びの形で配置されている。
【００１１】
一方、ビデオ線５３は、Ｎ相（図例では４相を想定）に展開された映像信号Ｖｓｉｇ−１を画素に供給するためのもので、各組ごとに１本ずつ配線されるものとなっている。ビデオ線５３は、垂直方向に沿って配線された主配線部５３Ａと、当該主配線部５３Ａの端部から水平方向の一方と他方に分岐した分岐配線部５３Ｂ，５３Ｃと、当該分岐配線部５３Ｂ，５３Ｃから引き出された引き出し配線部５３Ｄ，５３Ｅとによって構成されている。
【００１２】
４本のスイッチ制御線５４−１〜５４−４は、各組共通のスイッチ制御線であって、上記４本の信号線５１−１〜５１−４を選択的に駆動するにあたって、上記４つのＮｃｈトランジスタ５２−１〜５２−４のオンオフ状態を個別に制御するためのものである。スイッチ制御線５４−１は、接続配線５５−１を介してＮｃｈトランジスタ５２−１のゲート電極に接続され、スイッチ制御線５４−２は、接続配線５５−２を介してＮｃｈトランジスタ５２−２のゲート電極に接続されている。また、スイッチ制御線５４−３は、接続配線５５−３を介してＮｃｈトランジスタ５２−３のゲート電極に接続され、スイッチ制御線５４−４は、接続配線５５−４を介してＮｃｈトランジスタ５２−４のゲート電極に接続されている。
【００１３】
かかる構成においては、１Ｈ期間内において、図１１に示すように、スイッチ制御線５４−１〜５４−４に供給されるスイッチ制御信号ＣＳ１〜ＣＳ４を時分割形式で時系列にアクティブ状態とし、それぞれのアクティブ期間でＮｃｈトランジスタ３０−１〜３０−４を順にオン状態として４本の信号線５１−１〜５１−４を選択的に駆動することにより、Ｎｃｈトランジスタ５２−１のオン期間（スイッチ制御信号ＣＳ１のアクティブ期間）に第１相目の映像信号Ｖ１を、Ｎｃｈトランジスタ５２−２のオン期間（スイッチ制御信号ＣＳ２のアクティブ期間）に第２相目の映像信号Ｖ２を、Ｎｃｈトランジスタ５２−３のオン期間（スイッチ制御信号ＣＳ３のアクティブ期間）に第３相目の映像信号Ｖ３を、Ｎｃｈトランジスタ５２−４のオン期間（スイッチ制御信号ＣＳ４のアクティブ期間）に第４相目の映像信号Ｖ４を、それぞれに対応する信号線５１−１〜５１−４を介して画素５０−１〜５０−４に書き込む。
【００１４】
上記信号線選択駆動法を採用したアクティブマトリクス型液晶表示装置では、水平方向の画素数ｎに関係なく、１Ｈ期間ごとにＮ回（図１０及び図１１の例では４回）ずつ映像信号の書き込みを行うため、水平方向の画素数が増えても、１画素あたりの書き込み時間が短くなることはない。具体例として、Ｎ＝４、即ち４相の相展開駆動法を採用した場合は、ｎ＝１００の条件で１画素あたりの書き込み時間が１Ｈの４分の１に相当する時間となり、ｎ＝２００の条件でも１画素あたりの書き込み時間が１Ｈの４分の１に相当する時間となる。したがって、水平方向の画素数が増えても、１画素あたりの書き込み時間を十分に長く確保することが可能となる。
【００１５】
ところで、上記図１０においては、１本のビデオ線５３に対応する４個のＮＭＯＳトランジスタ（スイッチ）５２−１〜５２−４を、それぞれソース電極を共通化して２個ずつ横並びに配置することでレイアウトの対称性を確保し、４本の信号線５１−１〜５１−４の寄生容量に差が生じないようにしている。そうしたレイアウトを採用した場合は、ビデオ線５３の各出力端（引き出し配線部５３Ｄ，５３Ｅの引き出し端部）の両側にそれぞれＮｃｈトランジスタ５２−１〜５２−４のゲート電極が配置されることになる。
【００１６】
したがって、４本のスイッチ制御線５４−１〜５４−４をそれぞれに対応する４個のＮｃｈトランジスタ５２−１〜５２−４のゲート電極に接続するにあたって、それらの間に４本の接続配線５５−１〜５５−４を形成すると、内側２本の接続配線５５−２，５５−３は途中でビデオ線５３（分岐配線部５３Ｂ，５３Ｃ）とオーバーラップし、外側２本の接続配線５５−１，５５−４はビデオ線５３とオーバーラップしないものとなる。
【００１７】
そうした場合、内側２本の接続配線５５−２，５５−３とビデオ線５３とのオーバーラップ部分にカップリング容量が生じ、このカップリング容量の影響で、図１１に示すように、内側２つの画素５０−２，５０−３の電極電位（Ｖ２，Ｖ３）だけがＮｃｈトランジスタ５２−２，５２−３のオフ時にシフトしてしまう。この結果、表示画面に縦スジ状のノイズが発生するなどの画質劣化を招く。
【課題を解決するための手段】
【００１８】
本発明に係る表示装置は、電気光学素子を含む画素が基板上に行列状に２次元配置され、当該行列状の配列に対して列ごとに信号線が配線された画素アレイ部と、信号線の本数がｎ本のとき、これらｎ本の信号線の各々に対してＮ本（Ｎは２以上の整数）を単位として、隣り合う２本ずつの信号線間に出力端が位置するように配線されたｎ／Ｎ本のビデオ線と、これらｎ／Ｎ本のビデオ線の各出力端と上記２本ずつの信号線との間に接続されたスイッチ手段と、当該スイッチ手段のオンオフ状態を切り替えるために水平方向に沿って配線された複数本のスイッチ制御線とを備える表示装置であって、スイッチ制御線の各々は、それぞれに対応するスイッチ手段と接続配線を介して接続され、かつ全ての接続配線がビデオ線にオーバーラップする状態又はオーバーラップしない状態で形成されたものである。
【００１９】
本発明に係る表示装置においては、２本の信号線に対応する２つのスイッチ手段を２画素分の領域内に配置するにあたり、ビデオ線の出力端を、隣り合う２本ずつの信号線の間に配置するとともに、当該出力端と２本ずつの信号線の間にスイッチ手段を接続することにより、２つのスイッチ手段が横並びのかたちで配置される。これにより、レイアウトの対称性が確保されるとともに、各々の信号線の寄生容量が均一化される。さらに、複数本のスイッチ制御線をそれぞれに対応するスイッチ手段に接続している全ての接続配線がビデオ線にオーバーラップする状態又はオーバーラップしない状態でレイアウトされているため、各々の接続配線とビデオ線とのカップリング容量も均一化される。
【発明の効果】
【００２０】
本発明の表示装置によれば、１画素あたりの書き込み時間を長く確保できる信号線選択駆動法を採用するにあたって、各々の信号線の寄生容量を均一化できるとともに、各々の接続配線とビデオ線とのカップリング容量も均一化できる。したがって、高品質な画像表示を実現することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。
【００２２】
図１は本発明の一実施形態に係る表示装置の構成の概略を示すブロック図である。ここでは、一例として、画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置を例に挙げて説明するものとする。図１から明らかなように、本実施形態に係るアクティブマトリクス型液晶表示装置は、画素アレイ部１１、垂直駆動回路１２及びスイッチ群１３が同一の基板（以下、表示パネルと記す）１４上に設けられた構成となっている。
【００２３】
画素アレイ部１１は、電気光学素子である液晶セルを含む画素２０が、透明絶縁基板、例えば第１のガラス基板（図示せず）上に行列状に２次元配置され、この画素２０のｍ行ｎ列の配列に対して行ごとに走査線１５−１〜１５−ｍが配線され、列ごとに信号線１６−１〜１６−ｎが配線された構成となっている。第１のガラス基板は、第２のガラス基板（図示せず）と所定の間隙を持って対向配置され、当該第２のガラス基板との間に液晶材料が封止されることによって上記表示パネル１４を構成している。
【００２４】
図２は、画素（画素回路）２０の回路構成の一例を示す回路図である。図２から明らかなように、画素２０は、画素トランジスタ、例えばＴＦＴ(Thin Film Transistor;薄膜トランジスタ)２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セル２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量２３とを有する構成となっている。ここで、液晶セル２２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量Ｃｌｃを意味する。
【００２５】
ＴＦＴ２１は、ゲート電極が走査線１５（１５−１〜１５−ｍ）に接続され、ソース電極が信号線１６（１６−１〜１６−ｎ）に接続されている。また、例えば、液晶セル２２の対向電極及び保持容量２３の他方の電極がコモン線２４に対して各画素共通に接続されている。そして、液晶セル２２の対向電極には、コモン線２４を介してコモン電圧（対向電極電圧）Ｖｃｏｍが各画素共通に与えられる。
【００２６】
垂直駆動回路１２は、画素アレイ部１１の例えば左側に配置されている。なお、ここでは、画素アレイ部１１の左側に垂直駆動回路１２を配置する構成を例に挙げて示したが、画素アレイ部１１の右側に、あるいは画素アレイ部１１の左右両側に垂直駆動回路１２を配置する構成を採ることも可能である。垂直駆動回路１２は、シフトレジスタやバッファ回路等によって構成され、垂直スタートパルスＶＳＴが与えられることで、垂直クロックパルスＶＣＫ（一般的には、互いに逆相の垂直クロックパルスＶＣＫ，ＶＣＫＸ）に同期して垂直走査パルスφＶ１〜φＶｍを順に出力し、画素アレイ部１１の走査線１５−１〜１５−ｍに与えることによって画素２０を行単位で順次選択する。
【００２７】
スイッチ群１３は、画素アレイ部１１の水平方向の画素数ｎ、即ち信号線１６−１〜１６−ｎの各々に対応したｎ個のスイッチＳＷ１〜ＳＷｎから構成されている。ｎ個のスイッチＳＷ１〜ＳＷｎは、画素アレイ部１１の水平方向の画素数ｎの例えば４画素ずつ、即ち信号線１６−１〜１６−ｎの４本ずつを１つの組（単位）として各一端が共通に接続されるとともに、各他端が信号線１６−１〜１６−ｎの各一端に接続されている。このスイッチ群１３に対しては、複数本（Ｊ本）のビデオ線１７が表示パネル１４上に配線されている。
【００２８】
ここで、ビデオ線１７は、信号線１６−１〜１６−ｎの各々に対してＮ本（Ｎは２以上の整数、本例では４本）を単位としたとき、ｎ／Ｎ本配線されるものである。例えば、信号線１６の本数（水平方向の画素数）ｎ＝１００、１単位あたりの信号線１６の本数Ｎ＝４の条件では、合計２５本のビデオ線１７が配線されることになる。これらのビデオ線１７−１〜１７−Ｊには、表示パネル１４の外部から、それぞれＮ相に展開された映像信号Ｖｓｉｇ−１〜Ｖｓｉｇ−Ｊが個別に入力される。
【００２９】
スイッチ群１３において、１組目のスイッチＳＷ１〜ＳＷ４の共通接続された一端が１本目のビデオ線１７−１に、２組目のスイッチＳＷ５〜ＳＷ８の共通接続された一端が２本目のビデオ線１７−２に、……、最終組目のスイッチＳＷｎ−３〜ＳＷｎの共通接続された一端がＪ本目のビデオ線１７−Ｊにそれぞれ接続されている。これら４個単位の各組のスイッチＳＷ１〜ＳＷ４，ＳＷ５〜ＳＷ８，……，ＳＷｎ−３〜ＳＷｎは、表示パネル１４の外部からスイッチ制御線１８−１〜１８−４を介して入力されるスイッチ制御信号ＣＳ１〜ＣＳ４によってオン／オフ状態が制御される。
【００３０】
スイッチ群１３のスイッチＳＷ１〜ＳＷｎとしては、例えばＮｃｈトランジスタ、又はＰｃｈトランジスタ、あるいはＮｃｈトランジスタＱｎとＰｃｈトランジスタＱｐとを並列接続してなるトランスファスイッチ（アナログスイッチ）を用いることが可能である。
【００３１】
［第１実施形態］
図３は本発明の第１実施形態に係るアクティブマトリクス型液晶表示装置において、例えば１組目のスイッチについて、各スイッチＳＷ１〜ＳＷ４にＮｃｈトランジスタを用いた場合のスイッチ回路の回路構成を示す回路図であり、図４は当該スイッチ回路の回路構成に対応する配線パターンのレイアウトを示す平面図である。なお、ここでは１組目のスイッチＳＷ１〜ＳＷ４によるスイッチ回路の回路構成とこれに対応する配線パターンのレイアウトのみを例示しているが、他の組のスイッチによるスイッチ回路の回路構成とそれぞれに対応する配線パターンのレイアウトも全て同様のものとなっている。
【００３２】
図においては、水平方向に４つの画素２０−１〜２０−４と４本の信号線１６−１〜１６−４が、それぞれ１つの組（単位）として設けられている。また、信号線選択駆動用のスイッチとして、４つのＮｃｈトランジスタ３０−１〜３０−４が、水平方向２画素分相当の領域に２つずつ横並びの形で配置されている。このうち、水平方向で隣接する２つ（一対）のＮｃｈトランジスタ３０−１，３０−２は、互いのソース電極を共通化したかたちで横並びに配置されている。そして、一方のＮｃｈトランジスタ３０−１のドレイン電極は信号線１６−１を介して画素２０−１のトランジスタ（ＴＦＴ）に接続され、他方のＮｃｈトランジスタ３０−２のドレイン電極は信号線１６−２を介して画素２０−２のトランジスタに接続されている。これと同様に、水平方向で隣接する他の２つ（一対）のＮｃｈトランジスタ３０−３，３０−４も、互いのソース電極を共通化したかたちで横並びに配置されている。そして、一方のＮｃｈトランジスタ３０−３のドレイン電極は信号線１６−３を介して画素２０−３のトランジスタに接続され、他方のＮｃｈトランジスタ３０−４のドレイン電極は信号線１６−４を介して画素２０−４のトランジスタに接続されている。
【００３３】
一方、４本のスイッチ制御線１８−１〜１８−４は、ｎ個のスイッチＳＷ１〜ＳＷｎのオンオフ状態をｎ／Ｎ個ずつ切り替えるために水平方向に沿って配線されている。また、垂直方向においては、上記ｎ個のスイッチＳＷ１〜ＳＷｎに含まれる４つのＮｃｈトランジスタ３０−１〜３０−４を間に挟んで、画素２０−１〜２０−４と反対側（図の上側）に４本のスイッチ制御線１８−１〜１８−４が配置されている。各々のスイッチ制御線１８−１〜１８−４は、上述した画素アレイ部１１の水平方向の一端から他端にわたって走査線１５と平行な配線パターンで形成されている。ちなみに、各スイッチＳＷ１〜ＳＷ４として、例えばＮｃｈトランジスタＱｎとＰｃｈトランジスタＱｐとを並列接続してなるトランスファスイッチ（アナログスイッチ）を用いた場合は、１つのスイッチを制御するスイッチ制御信号として、互いに逆相のスイッチ制御信号が必要になる。このため、１つのスイッチにつき２本のスイッチ制御線を配線することになる。
【００３４】
Ｎｃｈトランジスタ３０−１のゲート電極は、垂直方向に沿って配線された接続配線１９−１を介してスイッチ制御線１８−１に接続され、Ｎｃｈトランジスタ３０−２のゲート電極は、同じく垂直方向に沿って配線された接続配線１９−２を介してスイッチ制御線１８−２に接続されている。より具体的に記述すると、接続配線１９−１の一端はスイッチ制御線１８−１に接続され、同他端はＮｃｈトランジスタ３０−１のゲート電極に接続されている。また、接続配線１９−２の一端はスイッチ制御線１８−２に接続され、同他端はＮｃｈトランジスタ３０−２のゲート電極に接続されている。
【００３５】
これと同様に、Ｎｃｈトランジスタ３０−３のゲート電極は、垂直方向に沿って配線された接続配線１９−３を介してスイッチ制御線１８−３に接続され、Ｎｃｈトランジスタ３０−４のゲート電極は、同じく垂直方向に沿って配線された接続配線１９−４を介してスイッチ制御線１８−４に接続されている。より具体的に記述すると、接続配線１９−３の一端はスイッチ制御線１８−３に接続され、同他端はＮｃｈトランジスタ３０−３のゲート電極に接続されている。また、接続配線１９−４の一端はスイッチ制御線１８−４に接続され、同他端はＮｃｈトランジスタ３０−４のゲート電極に接続されている。
【００３６】
ビデオ線１７−１は、液晶パネル１４の外部からＮ相に展開されたビデオ信号Ｖｓｉｇ−１を入力するドライバＩＣ等との接続部より引き出された主配線部１７Ａと、当該主配線部１７Ａの終端から分岐した分岐配線部１７Ｂ，１７Ｃと、当該分岐配線部１７Ｂ，１７Ｃから引き出された引き出し配線部１７Ｄ，１７Ｅとを有する配線パターンとなっている。主配線部１７Ａは、接続配線１９−２と接続配線１９−３との間で、上述した４本のスイッチ制御線１８−１〜１８−４を横断するように信号線１６−１〜１６−４と平行に形成されている。
【００３７】
分岐配線部１７Ｂ，１７Ｃは、垂直方向で画素２０に最も近い位置に配線されたスイッチ制御線１８−１と隣り合う位置に、当該スイッチ制御線１８−１及び走査線１５と平行に一直線状に配線されている。また、分岐配線部１７Ｂ，１７Ｃは、４本のスイッチ制御線１８−１〜１８−４を垂直方向に横断した後の主配線部１７Ａの終端部を起点（分岐点）として、水平方向の一方（図の左方向）と他方（図の右方向）に分岐した状態で形成されている。
【００３８】
引き出し配線部１７Ｄは、上記主配線部１７Ａの端部から水平方向の一方に分岐した分岐配線部１７Ｂの途中から、２つ（一対）のＮｃｈトランジスタ３０−１，３０−２に共通のソース電極に向かって垂直方向（画素に近づく方向）に引き出されている。また、引き出し配線部１７Ｅは、上記主配線部１７Ａの端部から水平方向の他方に分岐した分岐配線部１７Ｃの途中から、他の２つ（一対）のＮｃｈトランジスタ３０−３，３０−４に共通のソース電極に向かって垂直方向に引き出されている。そして、引き出し配線部１７Ｄの引き出し端（ビデオ線１７−１の一方の出力端）は、水平方向で隣り合う２本の信号線１６−１，１６−２の間で、Ｎｃｈトランジスタ３０−１，３０−２に共通のソース電極に接続され、引き出し配線部１７Ｅの引き出し端（ビデオ線１７−１の他方の出力端）は、水平方向で隣り合う２本の信号線１６−３，１６−４の間で、Ｎｃｈトランジスタ３０−３，３０−４に共通のソース電極に接続されている。
【００３９】
以上の配線パターンにより、ビデオ線１７−１は、上記２つのＮｃｈトランジスタ３０−１，３０−２に共通のソース電極に対し、主配線部１７Ａ、分岐配線部１７Ｂ及び引き出し配線部１７Ｄを介して接続されている。また、ビデオ線１７−１は、上記他の２つのＮｃｈトランジスタ３０−３，３０−４に共通のソース電極に対し、主配線部１７Ａ、分岐配線部１７Ｃ及び引き出し配線部１７Ｅを介して接続されている。また、２つのＮｃｈトランジスタ３０−１，３０−２は、２本の信号線１６−１，１６−２とビデオ線１７−１の一方の出力端との間に接続する状態で設けられ、他の２つのＮｃｈトランジスタ３０−３，３０−４は、２本の信号線１６−３，１６−４とビデオ線１７−１の他方の出力端との間に接続する状態で設けられている。
【００４０】
また、４つの画素２０−１〜２０−４を１つの組とした単位領域において、分岐配線部１７Ｂは、水平方向で引き出し配線部１７Ｄの引き出し位置よりも外側（図４の左側）に延在したダミー配線部１７Ｆを有し、分岐配線部１７Ｃは、水平方向で引き出し配線部１７Ｅの引き出し位置よりも外側（図４の右側）に延在したダミー配線部１７Ｇを有している。ここで記述する「外側」とは、上記単位領域において主配線部１７Ａの位置を水平方向の中心位置と規定したときの、同方向での位置関係を特定する用語である。ダミー配線部１７Ｆ（分岐配線部１７Ｂ）の終端は接続配線１９−１よりも外側に配置され、ダミー配線部１７Ｇ（分岐配線部１７Ｃ）の終端は接続配線１９−４よりも外側に配置されている。
【００４１】
これにより、上述した４本の接続配線１９−１〜１９−４のうち、ビデオ線１７−１の主配線部１７Ａに相対的に近い内側２本の接続配線１９−２，１９−３は、主配線部１７Ａの端部から分岐した分岐配線部１７Ｂ，１７Ｃにオーバーラップする状態（平面的に重なり合う状態）で配線され、ビデオ線１７の主配線部１７Ａに相対的に遠い外側２本の接続配線１９−１，１９−４は、主配線部１７Ａの端部から分岐した分岐配線部１７Ｂ，１７Ｃのダミー配線部１７Ｆ，１７Ｇにオーバーラップする状態で配線されている。すなわち、接続配線１９−１は分岐配線部１７Ｂのダミー配線部１７Ｆにオーバーラップし、接続配線１９−２は分岐配線部１７Ｂにオーバーラップし、接続配線１９−３は分岐配線部１７Ｃにオーバーラップし、接続配線１９−４は分岐配線部１７Ｃのダミー配線部１７Ｇにオーバーラップする状態でレイアウトされている。
【００４２】
上記構成からなるアクティブマトリクス型液晶表示装置において、水平方向に沿って配線された複数行分（ｍ行分）の走査線１５（１５−１〜１５−ｍ）を１フレーム期間内に垂直駆動回路１４で線順次に選択するとともに、その選択行に属するｎ個の画素２０に１Ｈ期間（１水平走査期間）内に映像信号を書き込むことにより、画素アレイ部１１で１つ（１フレーム）の画像を表示する。その際、各々のビデオ線１７−１〜１７−Ｊに対しては、画素単位に分割された１行分（ｎ画素分）の映像信号を、水平方向の一方から他方に向かって４つずつを１つの組として、各組ごとに時分割で４相に展開した信号を供給する。
【００４３】
これにより、ビデオ線１７−１に対しては４相展開された映像信号Ｖｓｉｇ−１が供給され、ビデオ線１７−２に対しては４相展開された映像信号Ｖｓｉｇ−２が供給され、…、ビデオ線１７−Ｊに対しては４相展開された映像信号Ｖｓｉｇ−Ｊが供給される。また、４相展開された映像信号Ｖｓｉｇ−１、Ｖｓｉｇ−２、…、Ｖｓｉｇ−Ｊは、それぞれに対応する４つの画素２０、…に分配供給される。
【００４４】
その際、例えば、第１相目の信号電位をＶ１、第２相目の信号電位をＶ２、第３相目の信号電位をＶ３、第４相目の信号電位をＶ４として４相に展開された映像信号Ｖｓｉｇ−１を、１本のビデオ線１７−１を用いて４つの画素２０−１〜２０−４に分配供給する場合は、任意の１行の走査線１５を１Ｈ期間（１水平走査期間）にわたって選択するとともに、この選択行に属する４つの画素２０−１〜２０−４に対応する４本の信号線１６−１−１６−４を「信号線選択駆動法」にしたがって選択的に駆動することにより、上述のように４相展開された映像信号Ｖｓｉｇ−１（Ｖ１，Ｖ２，Ｖ３，Ｖ４）を４つの画素２０−１〜２０−４に順に書き込む。
【００４５】
即ち、１Ｈ期間内において、図５に示すように、スイッチ制御線１８−１〜１８−４に供給されるスイッチ制御信号ＣＳ１〜ＣＳ４を時分割形式で時系列にアクティブ状態とし、それぞれのアクティブ期間でＮｃｈトランジスタ３０−１〜３０−４を順にオン状態として４本の信号線１６−１〜１６−４を選択的に駆動することにより、Ｎｃｈトランジスタ３０−１のオン期間（スイッチ制御信号ＣＳ１のアクティブ期間）に第１相目の映像信号Ｖ１を、Ｎｃｈトランジスタ３０−２のオン期間（スイッチ制御信号ＣＳ２のアクティブ期間）に第２相目の映像信号Ｖ２を、Ｎｃｈトランジスタ３０−３のオン期間（スイッチ制御信号ＣＳ３のアクティブ期間）に第３相目の映像信号Ｖ３を、Ｎｃｈトランジスタ３０−４のオン期間（スイッチ制御信号ＣＳ４のアクティブ期間）に第４相目の映像信号Ｖ４を、それぞれに対応する信号線１６−１〜１６−４を介して画素２０−１〜２０−４に書き込む。
【００４６】
また、選択行に属する他の画素２０，…についても、それぞれに対応するビデオ線１７−２〜１７−Ｊを用いて上記同様の書き込み動作を行うことにより、１Ｈ期間に４回（Ｎ回）の書き込み動作で１行分（ｎ個）の画素２０に映像信号を書き込むことができる。したがって、水平方向に並ぶ画素の数（ｎ）や信号線１６の本数にかかわらず、１画素あたり、１Ｈ期間の４分の１相当の時間をもって映像信号を書き込むことができる。これにより、高画質化への対応として水平方向の画素数ｎが増えた場合でも、各々の画素に十分な電位を書き込むことができる。したがって、コントラストの低下や縦スジ状のノイズなどの画質低下を招くことなく、高画質化に対応することが可能となる。また、各々の単位領域では、ビデオ線１７の主配線部１７Ａを中心として、信号線１６（１６−１〜１６−４）やスイッチ３０（３０−１〜３０−４）のレイアウトの対称性が確保されているため、各々の信号線１６の寄生容量を均一化することができる。
【００４７】
さらに、上記図４に示したように、ビデオ線１７−１の主配線部１７Ａから分岐した分岐配線部１７Ｂ，１７Ｃにダミー配線部１７Ｆ，１７Ｇを設け、このダミー配線部１７Ｆ，１７Ｇに外側２本の接続配線１９−１，１９−４を交差させることにより、４つのＮｃｈトランジスタ３０−１〜３０−４の各ゲート電極に接続する４本（全て）の接続配線１９−１〜１９−４を分岐配線１７Ｂ，１７Ｃにオーバーラップさせた配線パターンを採用している。このため、水平方向の４画素２０−１〜２０−４を１つの組とした単位領域において、内側２本の接続配線１９−２，１９−３とビデオ線１７−１（分岐配線部１７Ｂ，１７Ｃ）とのオーバーラップ量と、外側２本の接続配線１９−１，１９−４とビデオ線１７−１とのオーバーラップ量の差が解消される。
【００４８】
これにより、ビデオ線１７−１に対して、４本の接続配線１９−１〜１９−４のオーバーラップ量がそれぞれ等しくなる。このため、内側２本の接続配線１９−２，１９−３とビデオ線１７−１（分岐配線部１７Ｂ，１７Ｃ）とのオーバーラップ部分、及び外側２本の接続配線１９−１，１９−４とビデオ線１７−１とのオーバーラップ部分に、それぞれ均一にカップリング容量が生じる。このようにビデオ線１７−１と各接続配線１９−１〜１９−４とのカップリング容量が均一化されると、上記図５に示すように、当該カップリング容量の影響で単位領域内の４つの画素２０−１〜２０−４の電極電位（Ｖ１，Ｖ２，Ｖ３，Ｖ４）がスイッチオフ時に均一にシフトするようになる。したがって、カップリング容量の差に起因した縦スジ状のノイズの発生を有効に防止することができる。
【００４９】
［第２実施形態］
図６は本発明の第２実施形態に係るアクティブマトリクス型液晶表示装置におけるスイッチ回路の回路構成に対応する配線パターンのレイアウトを示す平面図である。図示した配線パターンのレイアウトでは、垂直方向において４本のスイッチ制御線１８−１〜１８−４とビデオ線１７−１の分岐配線部１７Ｂ，１７Ｃとの間に、例えばグランド（ＧＮＤ）電位又は他の固定電位に電位が固定されたシールド配線２５が形成されている。シールド配線２５は、各々のスイッチ制御線１８−１〜１８−４と同様に、画素アレイ部１１の水平方向の一端から他端にわたって走査線１５と平行な配線パターンで形成されている。
【００５０】
このようにシールド配線２５を形成することにより、画素寄りの最端部のスイッチ制御線１８−１とビデオ線１７−１の分岐配線部１７Ｂ，１７Ｃとのフリンジによるカップリング容量が、それらの間に介在するシールド配線２５の電気的なシールド作用によって低減する。このため、単位領域内において、４本のスイッチ制御線１８−１〜１８−４とビデオ線１７−１の分岐配線部１７Ｂ，１７Ｃとのカップリング容量のバランスを均一な状態に維持することができる。
【００５１】
さらに、シールド配線２５を備えた他の構成として、例えば図７に示すように、垂直方向で４本のスイッチ制御線１８−１〜１８−４を挟むように、その両側（上下）にシールド線２５−１，２５−２を形成してシールド効果を高めることも可能である。
【００５２】
［第３実施形態］
図８は本発明の第３実施形態に係るアクティブマトリクス型液晶表示装置におけるスイッチ回路の回路構成に対応する配線パターンのレイアウトを示す平面図である。この第３実施形態では、ビデオ線１７−１の主配線部１７Ａが複数本のスイッチ制御線１８−１〜１８−４を横断することなく、それらのスイッチ制御線１８−１〜１８−４の手前で主配線部１７Ａの終端部から水平方向の一方と他方に分岐配線部１７Ｂ，１７Ｃが分岐している。そして、一方の分岐配線部１７Ｂの端部からは、複数本のスイッチ制御線１８−１〜１８−４を横断するようにサブ配線部１７Ｄが垂直方向に引き出され、他方の分岐配線部１７Ｃの端部からは、複数本のスイッチ制御線１８−１〜１８−４を横断するようにサブ配線部１７Ｅが垂直方向に引き出されている。サブ配線部１７Ｄの引き出し端は、接続配線１９−１と接続配線１９−２との間を通して、２つのＮｃｈトランジスタ３０−１，３０−２に共通のソース電極に接続され、サブ配線部１７Ｅの引き出し端は、接続配線１９−３と接続配線１９−４との間を通して、２つのＮｃｈトランジスタ３０−３，３０−４に共通のソース電極に接続されている。
【００５３】
以上の配線パターンにより、ビデオ線１７−１は、上記２つのＮｃｈトランジスタ３０−１，３０−２に共通のソース電極に対し、主配線部１７Ａ、分岐配線部１７Ｂ及び引き出し配線部１７Ｄを介して接続されている。また、ビデオ線１７−１は、上記他の２つのＮｃｈトランジスタ３０−３，３０−４に共通のソース電極に対し、主配線部１７Ａ、分岐配線部１７Ｃ及び引き出し配線部１７Ｅを介して接続されている。また、２つのＮｃｈトランジスタ３０−１，３０−２は、２本の信号線１６−１，１６−２とビデオ線１７−１の一方の出力端との間に接続する状態で設けられ、他の２つのＮｃｈトランジスタ３０−３，３０−４は、２本の信号線１６−３，１６−４とビデオ線１７−１の他方の出力端との間に接続する状態で設けられている。
【００５４】
また、４つの画素２０−１〜２０−４を１つの組とした単位領域において、分岐配線部１７Ｂから引き出された引き出し配線部１７Ｄは、２本の接続配線１９−１，１９−２の間を通して配線され、分岐配線部１７Ｃから引き出された引き出し配線部１７Ｅは、２本の接続配線１９−３，１９−４の間を通して配線されている。つまり、上述した４本の接続配線１９−１〜１９−４は、いずれもビデオ線１７−１の引き出し配線部１７Ｄ，１７Ｅにオーバーラップしない状態（平面的に重なり合わない状態）で配線されている。
【００５５】
これにより、水平方向の４画素２０−１〜２０−４を１つの組とした単位領域において、内側２本の接続配線１９−２，１９−３とビデオ線１７−１とのオーバーラップ量と、外側２本の接続配線１９−１，１９−４とビデオ線１７−１とのオーバーラップ量の差が解消される。そのため、ビデオ線１７−１と各接続配線１９−１〜１９−４とのカップリング容量による電極電位のシフトを均一に抑制して、カップリング容量差に起因した縦スジ状のノイズの発生を有効に防止することができる。
【００５６】
さらに、図９に示すように、垂直方向で４本のスイッチ制御線１８−１〜１８−４を挟むように、その両側（上下）にシールド線２５−１，２５−２を形成してシールド効果を高めることも可能である。
【００５７】
ちなみに、前述した第１，第２実施形態の配線レイアウトでは、４本のスイッチ制御線１８−１〜１８−４を横断する状態でビデオ線１７−１の主配線部１７Ａを垂直方向に引き出して配線しているため、４本のスイッチ制御線１８−１〜１８−４に対するビデオ線１７−１の横断回数は１回となっているのに対し、第３実施形態の配線レイアウトでは、４本のスイッチ制御線１８−１〜１８−４を横断する状態でビデオ線１７−１の引き出し配線１７Ｄ，１７Ｅを垂直方向に引き出して配線しているため、４本のスイッチ制御線１８−１〜１８−４に対するビデオ線１７−１の横断回数は２回となっている。したがって、ビデオ線の配線負荷を軽減するうえでは、第１，第２実施形態の配線レイアウトを採用した方が望ましい。
【００５８】
また、上記各実施形態では、画素の電気光学素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、画素の電気光学素子として有機ＥＬ(electro luminescence)素子を用いた有機ＥＬ表示装置など、電気光学素子を含む画素が行列状に２次元配置されてなる表示装置全般に適用可能である。
【００５９】
また本発明は、上記構成からなる表示装置（液晶表示装置、有機ＥＬ表示装置等）を備える電子機器、例えば、テレビ、コンピュータ用モニタ、車載モニタ、携帯電話、携帯端末、モニタ付きカメラ（ビデオカメラ、デジタルカメラ等）、タッチパネル、ＰＯＳ(Point Of Sales)端末などの電子機器に適用することにより、高品位な画像表示を実現する各種の電子機器を提供することが可能となる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態に係るアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。
【図２】画素（画素回路）の回路構成の一例を示す回路図である。
【図３】本発明の第１実施形態に係るアクティブマトリクス型液晶表示装置におけるスイッチ回路の回路構成を示す回路図である。
【図４】図３のスイッチ回路の回路構成に対応する配線パターンのレイアウトを示す平面図である。
【図５】本発明の第１実施形態に係るアクティブマトリクス型液晶表示装置におけるスイッチ制御信号と画素電位の関係を示す図である。
【図６】本発明の第２実施形態に係るアクティブマトリクス型液晶表示装置におけるスイッチ回路の回路構成に対応する配線パターンのレイアウトを示す平面図である（その１）。
【図７】本発明の第２実施形態に係るアクティブマトリクス型液晶表示装置におけるスイッチ回路の回路構成に対応する配線パターンのレイアウトを示す平面図である（その２）。
【図８】本発明の第３実施形態に係るアクティブマトリクス型液晶表示装置におけるスイッチ回路の回路構成に対応する配線パターンのレイアウトを示す平面図である（その１）。
【図９】本発明の第３実施形態に係るアクティブマトリクス型液晶表示装置におけるスイッチ回路の回路構成に対応する配線パターンのレイアウトを示す平面図である（その２）。
【図１０】本発明の課題を説明するために配線パターンのレイアウトを示す平面図である。
【図１１】本発明の課題を説明するためにスイッチ制御信号と画素電位の関係を示す図である。
【符号の説明】
【００６１】
１１…画素アレイ部、１２…垂直駆動回路、１３…スイッチ群、１４…表示パネル、１５，１５−１〜１５−ｍ…走査線、１６，１６−１〜１６−ｎ…信号線、１７−１〜１７−Ｊ…ビデオ線、１７Ａ…主配線部、１７Ｂ，１７Ｃ…分岐配線部、１７Ｄ，１７Ｅ…引き出し配線部、１７Ｆ，１７Ｇ…ダミー配線部、１８−１〜１８−４…スイッチ制御線、２０，２０−１〜２０−４…画素、２１…ＴＦＴ（画素トランジスタ）、２２…液晶セル（液晶容量）、２３…保持容量、２５…シールド配線、３０−１〜３０−４…Ｎｃｈトランジスタ（スイッチ手段）、１９−１〜１９−４…接続配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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