(57)【要約】【課題】ゲート電極形成直後にソース領域の不純物をイオン注入し、その後層間絶縁膜を形成していた。ゲート電極表面とトレンチ開口部に段差が形成されるため、トレンチ側壁に接する領域において、他の領域よりソース領域深さが深くなり、これに伴いチャネル層、トレンチを深く形成する必要があった。またドレイン領域となる半導体層も厚くなり、低容量化、低抵抗化が進まない問題があった。【解決手段】ゲート電極形成後に層間絶縁膜となる第２の絶縁膜を形成する。第２の絶縁膜を介して、ソース領域となる不純物を高加速イオン注入する。これにより、トレンチ側壁に接するソース領域の深さを、ソース領域の中心付近の深さと同等にすることができる。ソース領域の底部が平坦に形成できるので、チャネル層およびトレンチを浅く形成できる。またドレイン領域となる半導体層の膜厚も薄くでき、低容量化、低抵抗化が実現する。【選択図】    図７
2006332231.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、該ドレイン領域にトレンチを形成する工程と、
少なくとも前記トレンチ内壁に第１の絶縁膜を形成する工程と、
前記トレンチ内にゲート電極を形成する工程と、
前記半導体層表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層表面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を介して一導電型不純物のイオン注入を行う工程と、
前記第２の絶縁膜を介して逆導電型不純物のイオン注入を行う工程と、
少なくとも前記トレンチの上方に前記第２の絶縁膜が残存するように該第２の絶縁膜に開口部を形成する工程と、
前記一導電型不純物および前記逆導電型不純物をそれぞれ拡散して前記トレンチに隣接するソース領域と、該ソース領域間に位置するボディ領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜を形成後に第１の熱処理を行い、前記開口部形成後に第２の熱処理を行い、該第２の熱処理によって前記ソース領域および前記ボディ領域を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ソース領域の拡散深さは該ソース領域の中央付近および前記トレンチ側壁付近でほぼ均一な深さに形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜は５０００Å以上１２０００Å以下の膜厚に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記トレンチの深さを２．３μｍ以下に形成し、前記チャネル層の深さを１．５μｍ程度に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記チャネル層は、前記基板表面に逆導電型不純物のイオン注入を複数回行い前記半導体層表面からほぼ均一な深さに形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記トレンチの深さを１．５μｍ以下に形成し、前記チャネル層の深さを１．０μｍ程度に形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記チャネル層の複数回のイオン注入は異なる加速電圧で行うことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記加速電圧はいずれも１００ＫｅＶ以上であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記チャネル層は前記ゲート電極形成後に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に係り、特にトレンチおよびチャネル層の浅化により低抵抗化を実現する半導体装置の製造方法に関する。
【背景技術】
【０００２】
絶縁ゲート型の半導体装置は、トレンチ構造により微細化を図っている。図１７は従来の半導体装置の製造方法を示す断面図であり、一例としてｎチャネル型のトレンチ構造のＭＯＳＦＥＴを示す。
【０００３】
ｎ＋型シリコン半導体基板２１にｎ−型のエピタキシャル層を積層してドレイン領域２２を形成する。ドレイン領域２２表面にｐ型のチャネル層２４を形成し、チャネル層２４を貫通しドレイン領域２２に達するトレンチ２７を形成する。トレンチ２７内壁にゲート絶縁膜３１を形成し、トレンチ２７内にゲート電極３３を埋設する。
【０００４】
チャネル層２４表面の所望の領域にそれぞれソース領域およびボディ領域となる、一導電型不純物および逆導電型不純物をイオン注入する（図１７（Ａ））。
【０００５】
その後、層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜３６’等を形成する。ＢＰＳＧ膜のフローを行い注入した不純物を拡散してｎ＋型のソース領域３５およびｐ＋型ボディ領域３４を形成する（図１７（Ｂ））。
【０００６】
コンタクトホールＣＨを形成すると共に、ゲート電極３３上に層間絶縁膜３６を形成し、リフローする。その後、金属配線層３８を形成する（図１７（Ｃ））（例えば特許文献１参照）。
【特許文献１】特開２００２−３４３８０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の半導体装置は、上記図１７（Ｂ）のごとく、ゲート電極３３形成後、ソース領域を形成する一導電型不純物のイオン注入を行っていた。
【０００８】
図１８には、図１７（Ｃ）の一部拡大図を示す。ゲート電極３３は、ポリシリコン堆積後、全面エッチングによりトレンチ２７内に埋設される。このため、その表面はトレンチ２７開口部より若干低い位置に形成される。これはゲート電極とソース電極のショートの防止のためであり、ポリシリコンの全面エッチングから更にオーバーエッチし、ゲート電極３３の表面をトレンチ開口部より下方に配置する。
【０００９】
つまり、トレンチ２７の開口部と、ゲート電極３３表面には段差ｂが形成される。この状態でｎ型不純物（例えばヒ素：Ａｓ）のイオン注入を行うと、段差の影響でトレンチ２７の側壁に沿ってｎ型不純物が他の領域より深くイオン注入される。
【００１０】
ｎ型不純物はその後、ＢＰＳＧ膜３６’のフロー（熱処理）により拡散され、ソース領域が形成される。しかしソース領域３５の底部は均一な深さに形成されない。これは深いイオン注入により、ソース領域３５の中央部よりトレンチ２７側壁に沿った領域が深く（例えば０．２μｍ程度）なり、凸部３５ａが形成されてしまうためである。
【００１１】
特に、トレンチ２７側壁に接するソース領域３５の深さが、所望の値より深くなってしまう場合、以下のような問題がある。
【００１２】
第１には、寄生容量が増加し、スイッチング速度が低減する。すなわち、トレンチ構造の場合、チャネル領域はソース領域３５の底部からドレイン領域２２の間で、トレンチ２７に沿って形成される。つまり、トレンチ２７の側壁に接する領域にソース領域３５の凸部３５ａが形成されてしまうと、チャネル層２４もその分を考慮して深く形成する必要がある。例えば、ソース領域３５が平坦で有れば、破線の深さで良いチャネル層２４が、凸部３５ａにより実線の深さが必要となる。
【００１３】
チャネル層２４が深いとトレンチ２７も深く形成する必要がある。すなわち、ゲート酸化膜３１の面積が増加し、ゲート−ソース間の寄生容量が増加することになる。これにより、入力容量Ｃｉｓｓが増加するため、スイッチング特性を劣化させる問題がある。
【００１４】
第２には、低抵抗化が図れない。ドレイン領域２２となるｎ−型エピタキシャル層は、チャネル層４底面からの厚みが所定の値に設計され、耐圧を確保している。従ってチャネル層２４を深く形成する必要があると、ｎ−型エピタキシャル層２２も更に厚く形成することとなり、オン低抵が増加してしまう。
【００１５】
また、これに加えて従来の製造方法では、チャネル層２４を一度のイオン注入及び拡散により形成していた。すなわち、不純物をイオン注入し、数時間の熱処理で拡散してチャネル層２４を形成した後、トレンチ２７、ゲート酸化膜３１を形成していた。
【００１６】
この長時間の熱処理により、不純物の拡散は基板の深さ方向に進み、特にチャネル層２４の底部では不純物濃度勾配がなだらかな領域が形成される。この領域は、特に不純物濃度が低く（１×１０１５〜１×１０１６ｃｍ−３程度）、実質的な特性にほとんど影響しない、いわばチャネル層２４として不要な領域である。しかし、この領域によってチャネル層２４としてはその深さが深くなるため、これによってもｎ−型エピタキシャル層２２を厚く形成する必要があり、低抵抗化が図れない問題がある。
【００１７】
更に、トレンチ２７形成後のダミー酸化工程やゲート酸化膜４１形成工程は、１０００℃以上の高温の熱酸化である。このためトレンチ２７に接するチャネル層２４では不純物のボロンがディプリートにより減少し、トレンチ２７周囲の不純物濃度が低くなることにより不純物濃度プロファイルのばらつきを大きくする問題もあった。
【課題を解決するための手段】
【００１８】
本発明はかかる課題に鑑みてなされ、一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、該ドレイン領域にトレンチを形成する工程と、少なくとも前記トレンチ内壁に第１の絶縁膜を形成する工程と、前記トレンチ内にゲート電極を形成する工程と、前記半導体層表面に逆導電型のチャネル層を形成する工程と、前記チャネル層表面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜を介して一導電型不純物のイオン注入を行う工程と、前記第２の絶縁膜を介して逆導電型不純物のイオン注入を行う工程と、少なくとも前記トレンチの上方に前記第２の絶縁膜が残存するように該第２の絶縁膜に開口部を形成する工程と、前記一導電型不純物および前記逆導電型不純物をそれぞれ拡散して前記トレンチに隣接するソース領域と、該ソース領域間に位置するボディ領域を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１９】
本発明によれば、以下の効果が得られる。
【００２０】
第１に、ソース領域の底部が均一な深さに形成されるため、チャネル層およびトレンチの深さを浅くできる。トレンチの深さを低減することにより、ゲート酸化膜の面積が低減し、ゲート−ソース間の寄生容量（入力容量Ｃｉｓｓ）が低減できる。従ってスイッチング特性を向上させることができる。
【００２１】
第２に、ドレイン領域となる半導体層の膜厚を低減できる。これにより、低抵抗化が実現できる。
【００２２】
第３に、ソース領域形成後の熱処理工程が削減できるため、浅いソース領域を安定して形成することができる。
【００２３】
第４に、チャネル層の、不純物濃度勾配の大きい第２領域の深さを低減できる。すなわち、チャネル層の不純物濃度プロファイルの深さを浅くできる。従来の方法では、チャネル層に必要な不純物濃度の領域を形成すると、第２領域の深さが決まってしまい、コントロールができなかった。更に第２領域はなだらかに不純物濃度勾配が形成されるのでその深さが深く、チャネル層を必要以上に深くする要因となっていた。しかし本実施形態によれば必要な不純物濃度の領域を形成し、第２領域を浅くすることができるので、チャネル層深さをコントロールできる。
【００２４】
第５に、チャネル層は、トレンチおよびゲート酸化膜の形成後、複数回の高加速イオン注入により形成される。従って、イオン注入後長時間の熱処理工程を行わないため、第２領域を大幅に縮小できる。また、イオン注入後、高温（１０００℃以上）の熱処理工程を行わないため、ディプリートによる不純物濃度プロファイルのばらつきを抑制できる。
【００２５】
第６に、チャネル層のイオン注入は、平均投影飛程の不純物濃度が同程度となるように異なる加速電圧で複数回行うため、チャネル層として必要な不純物濃度の領域を所望の深さに形成できる。その上で、第２領域を大幅に低減できる。従って、所望の深さのチャネル層を必要最低限の深さに形成することが可能となる。
【００２６】
第７に、チャネル層の第１領域の不純物濃度および深さは注入イオンの電流、注入時間、加速電圧等の電気量で正確に制御できる。このためドーピングの精度、制御性、再現性が極めてよく、加速電圧を変えることにより所望のチャネル層深さを得ることができる。
【発明を実施するための最良の形態】
【００２７】
本発明の実施の形態を、ｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に図１から図１６を参照して説明する。  
【００２８】
第１工程（図１参照）：一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、ドレイン領域にトレンチを形成する工程。
【００２９】
まず、ｎ＋型シリコン半導体基板１にｎ−型のエピタキシャル層を積層するなどしてドレイン領域２を形成する。
【００３０】
次にトレンチを形成する。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成し、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかけ、ＣＶＤ酸化膜をドライエッチングして部分的に除去し、ｎ−型エピタキシャル層２が露出したトレンチ開口部を形成する。
【００３１】
更に、ＣＶＤ酸化膜をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、トレンチ７を形成する。トレンチ７深さは後の工程で形成されるチャネル層４を貫通するように、その深さを適宜選択する。
【００３２】
第２工程（図２参照）：少なくともトレンチ内壁に第１の絶縁膜を形成する工程。
【００３３】
ダミー酸化をしてトレンチ７内壁とチャネル層４表面にダミー酸化膜（不図示）を形成し、ドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜とマスクとなったＣＶＤ酸化膜を同時にフッ酸などの酸化膜エッチャントにより除去する。これにより安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ７開口部に丸みをつけ、トレンチ７開口部での電界集中を避ける効果もある。その後、ゲート酸化膜１１を形成する。すなわち、全面を熱酸化（１０００℃程度）してゲート酸化膜１１を閾値に応じて例えば厚み約数百Åに形成する。
【００３４】
第３工程（図３参照）：トレンチ内にゲート電極を形成する工程。
【００３５】
更に、全面にノンドープのポリシリコン層を堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。全面に堆積したポリシリコン層をマスクなしでドライエッチして、トレンチ７に埋設したゲート電極１３を形成する。尚、不純物がドープされたポリシリコンを全面に堆積後、エッチバックしてトレンチ７にゲート電極１３を埋設してもよい。
【００３６】
第４工程（図４および図５参照）：半導体層表面に逆導電型のチャネル層を形成する工程。
【００３７】
本実施形態では、ゲート電極を形成した後、チャネル層の形成予定領域が開口したレジスト膜（不図示）を使用してｎ−型エピタキシャル層２表面にｐ型不純物（例えばボロン）を複数回イオン注入する。
【００３８】
このときのドーズ量は１．２×１０１３ｃｍ−２程度であり、まず１００ＫｅＶの加速電圧で高加速イオン注入を行う（図４（Ａ））。次に、加速電圧を２００ＫｅＶとし、引き続き同ドーズ量をイオン注入する（図４（Ｂ））。更に加速電圧を３００ＫｅＶとし、同ドーズ量をイオン注入し、不純物イオン注入層であるチャネル層４を形成する（図４（Ｃ））。ただし、打ち込むエネルギーは大きさに関係なく順不同とする。
【００３９】
このように、本実施形態では異なる加速電圧で、複数回の高加速イオン注入を行う。このとき平均投影飛程における不純物濃度がほぼ一定となる条件でイオン注入する。これにより、平均投影飛程がトレンチ側壁に沿って変動し、所定の深さ（例えばエピタキシャル層表面から１μｍ程度またはそれ以下）に、チャネル層４に必要な不純物濃度（１×１０１７ｃｍ−３）の領域が形成される。尚、ここでの深さは一例であり、注入条件により適宜選択できる。
【００４０】
図５の如く、チャネル層４は、ｎ−型エピタキシャル層２表面からほぼ均一な深さで設けられる。そして、チャネル層４は第１領域４ａと第２領域４ｂとを有する。
【００４１】
第１領域４ａは、後に形成されるソース領域との境界（ここでは一点鎖線で示す）から不純物濃度プロファイルの平均投影飛程（不純物濃度のピーク）までの深さの領域である。平均投影飛程の不純物濃度は、チャネル層４のリーク電流を抑制して動作するために必要な不純物濃度であり、例えば１×１０１７ｃｍ−３程度である。尚、本実施形態では平均投影飛程がトレンチ７深さ方向にフラットに形成される場合にはフラットな領域の下端までを第１領域４ａとする。
【００４２】
第２領域４ｂは、第１領域４ａ下方からｎ−型エピタキシャル層２に達する深さで、不純物濃度勾配が大きい領域をいう。このうち特に、不純物濃度が１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３程度の領域は、チャネル層４の実質的な特性にはほとんど影響しない領域である。
【００４３】
本実施形態では一例として第２領域４ｂの深さ方向の長さは０．５μｍ以下程度である。また、チャネル層４に必要な不純物濃度の領域は、表面から所定の深さに形成される。チャネル層４に必要な不純物濃度はリーク電流を抑制できる不純物濃度であり、例えば１×１０１７ｃｍ−３程度である。そしてこの不純物濃度を、特性に応じて例えば表面から０．８μｍ以下の領域に形成している。また、チャネル層４深さは、表面から約１μｍ程度である。
【００４４】
従来の如く比較的低い加速電圧（３０ＫｅＶ程度）で、上記の所定の深さまで拡散するには数時間の熱処理を行う必要がある。このため、従来では、厚い第２領域の形成が避けられず、チャネル層２４は必要以上に深く形成されていた。
【００４５】
しかし本実施形態では、後述する高加速イオン注入によってチャネル層４を形成することにより、不純物濃度勾配の大きい第２領域４ｂの深さを大幅に低減できる。第２領域はチャネル層４の特性にほとんど影響を及ぼさない低濃度の不純物領域が含まれる領域である。また、不純物濃度はそのままに、深さのみ低減するので、チャネル層４として必要な不純物濃度の領域は所定の深さに確保できる。つまり、第２領域４ｂを低減することにより、必要最小限の深さのチャネル層４を実現できる。
【００４６】
また本実施形態ではイオン注入の加速電圧を変化させることによって、平均投影飛程をフラットに形成できる。従ってチャネル層に必要な不純物濃度の領域はトレンチ７の深さ方向にほぼ均一となる。更に加速電圧をコントロールすることにより、平均投影飛程がフラットな領域の増減が可能となる。
【００４７】
すなわち、チャネル層４深さはＭＯＳＦＥＴの性能により様々であるが、本実施形態によればチャネル層４の深さを適宜選択しても、それぞれ必要最小限に形成できる。以上の不純物濃度プロファイルについては後述する。
【００４８】
チャネル層４を必要最小限の深さにすることによりトレンチ７を無駄に深く形成する必要がなくなり、ＭＯＳＦＥＴの低容量化が図れる。また、従来構造の如く第２領域が厚いものと同程度の耐圧を確保すればよい場合、チャネル層４が浅い分、エピタキシャル層の厚みを薄くすることができる。エピタキシャル層の厚みはＭＯＳＦＥＴの抵抗成分となるので、これを薄くすることによりＭＯＳＦＥＴの低オン抵抗化が実現できる。
【００４９】
更に、本実施形態では熱処理による拡散工程を不要とし、高加速イオン注入のみでチャネル層４を形成する。従って、第２領域４ｂの不純物濃度プロファイルは、注入時の濃度分布（ガウス分布）が維持される。つまり、従来熱拡散の副産物として形成されていた不純物濃度勾配がなだらかな領域を形成することなく、薄い第２領域４ｂを形成できる。
【００５０】
これにより、本実施形態のチャネル層４は、必要な不純物濃度（１×１０１７ｃｍ−３程度）の領域を確保し、必要最小限の深さに形成できる。
【００５１】
尚、第２領域４ｂの不純物濃度プロファイルを変化させない程度であれば、本工程の後に熱処理（１０００℃未満、６０分程度）を施してもよい。
【００５２】
図５では第２領域４ｂを説明するために概要的に示したが、この領域は上記の如く非常に薄い領域であり、本質的な動作に影響を及ぼさない。従って以降の図面においてはその記載を省略する。
【００５３】
第５工程（図６参照）：チャネル層表面に第２の絶縁膜を形成する工程。
【００５４】
全面に、層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの第２の絶縁膜１６’をＣＶＤ法により堆積する。第２の絶縁膜１６’の膜厚は、５０００Å以上１２０００Å以下であり、ここでは、６０００Åとする。そして、第１の熱処理（熱処理条件：９００℃、５５分）を行う。この場合の熱処理は、従来のチャネル層形成の熱処理時間（数時間）より十分短く、またトレンチ７形成工程およびゲート酸化膜１１形成工程の熱処理（１０００℃以上）より低温である。また、チャネル層４の高加速イオン注入の条件は上記の例に限らず、本工程の熱処理の影響を受けないよう適宜注入条件が選択される。
【００５５】
つまり本工程の加熱条件ではチャネル層４に注入された不純物の拡散はほとんど進行せず、チャネル層４の不純物濃度プロファイルに影響を与えることはない。従って、第２領域４ｂが十分薄く、ディプリートによる不純物濃度プロファイルのばらつきを回避した浅いチャネル層４が実現できる。
【００５６】
第６工程（図７参照）：第２の絶縁膜を介して一導電型不純物のイオン注入を行う工程。
【００５７】
第２の絶縁膜１６’を堆積したまま、ボディ領域を被覆するレジストマスクを設け、ソース領域を形成するｎ型不純物（例えばヒ素：Ａｓ）をイオン注入する。ドーズ量は、５×１０１５ｃｍ−２程度、加速電圧は８００ｋｅＶとする。この条件で高加速イオン注入することにより、チャネル層４表面にｎ＋型不純物領域１５’を形成することができる。
【００５８】
また、ｎ型不純物は、６０００Åの膜厚の第２の絶縁膜１６’を介してイオン注入される。従って、ゲート電極の表面とトレンチ開口部に段差が形成されている場合であっても、チャネル層４の表面から均一な深さにｎ型不純物をイオン注入することができる。
【００５９】
第７工程（図８参照）：第２の絶縁膜を介して逆導電型不純物のイオン注入を行う工程。
【００６０】
引き続き基板の電位安定化のためのボディ領域を形成するｐ型不純物（例えばボロン：Ｂ）をイオン注入する。すなわち、ボディ領域の形成領域を開口したレジスト膜ＰＲを、第２の絶縁膜１６’上に形成し、第２の絶縁膜１６’を介してｐ型不純物をイオン注入する。ドーズ量は１０１５ｃｍ−２台程度であり、加速電圧は、１８０ＫｅＶ程度とする。この条件で高加速イオン注入することにより、チャネル層４表面の所定の領域にｐ＋型不純物領域１４’を形成することができる。
【００６１】
なお、第７工程と第８工程は順不同である。すなわち、ｐ＋型不純物領域１４’形成後、ｎ＋型不純物領域１５’を形成してもよい。
【００６２】
第８工程（図９参照）：少なくともトレンチの上方に第２の絶縁膜が残存するように第２の絶縁膜に開口部を形成する工程。
【００６３】
新たなレジスト膜をマスクにして第２の絶縁膜１６’をエッチングし、少なくともゲート電極１３上に層間絶縁膜１６を残すと共に、ｐ＋型不純物領域１４’およびｎ＋型不純物領域１５’が露出したコンタクトホールＣＨを形成する。
【００６４】
第９工程（図１０参照）：一導電型不純物および逆導電型不純物をそれぞれ拡散してトレンチに隣接するソース領域と、ソース領域間に位置するボディ領域を形成する工程。
【００６５】
コンタクトホールＣＨ形成後、第２の熱処理（リフロー）を行い、エッチングのダメージを除去する。熱処理条件は、８００℃、３０分程度である。
【００６６】
本実施形態では、本工程における第２の熱処理によりｐ＋型不純物領域１４’およびｎ＋型不純物領域１５’を拡散する。これにより、トレンチ７に隣接するソース領域１５と、ソース領域１５間に位置するボディ領域１４が形成される。
【００６７】
ここで以前の工程において、第２の絶縁膜１６’を介して高加速イオン注入することにより、ｎ＋型不純物領域１５’が均一な深さに形成されている。すなわち、拡散後のソース領域１５も、トレンチ７側壁に接する領域αと、ソース領域１５の中央付近の領域βにおいて、その深さがチャネル層４表面からほぼ均一に形成される。
【００６８】
従って、従来の如くトレンチ側壁に接する領域αにソース領域の凸部３５ａ（図１８参照）が形成されることがなく、ソース領域１５底部がほぼ平坦に形成される。つまり、従来においてソース領域の凸部を考慮して深く形成されていたチャネル層４を浅く形成することができる。
【００６９】
チャネル層４は、複数の高加速イオン注入に加え、ソース領域の底部が平坦に形成できるため、その深さを必要最小限にすることができる。前述のチャネル層４の深さ（１μｍ）は、これらを考慮した値である。
【００７０】
本実施形態の条件の場合、ソース領域１５の深さは０．３μｍ程度である。チャネル層４およびソース領域１５深さは耐圧等に応じて任意に選択する。但し、ソース領域１５はトレンチ７に埋設したゲート電極１３の上部に達する深さとする。
【００７１】
これに伴い、トレンチ７も浅く形成することができ、ゲート酸化膜１１の面積低減によってゲート−ソース間の寄生容量（入力容量Ｃｉｓｓ）を低減できる。
【００７２】
更には、チャネル層４が浅くなる分、ｎ−型エピタキシャル層２の膜厚を薄くでき、低抵抗化が図れる。
【００７３】
また、ソース領域１５（ボディ領域１４も同様）は、本工程の第２の熱処理（リフロー）により拡散される。すなわち、従来の如く不純物のイオン注入後、絶縁膜３６’の２回の熱処理（フローとリフロー）を受ける場合と異なり、１度の熱処理でソース領域１５が形成される。従って、浅い拡散領域であるソース領域１５を、安定して形成することができる。
【００７４】
第１０工程（図１１参照）：その後シリコンノジュールを抑制し、また、スパイク（金属とシリコン基板との相互拡散）を防止するために、金属配線層（ソース電極）１８形成前に、チタン系の材料によるバリアメタル層（不図示）を形成する。
【００７５】
そして全面に例えばアルミニウム合金を５０００Å程度の膜厚にスパッタする。その後、金属とシリコン表面を安定させるために、合金化熱処理を行う。この熱処理は、水素含有ガス中で、３００〜５００℃（例えば４００℃程度）の温度で３０分程度行い、金属膜内の結晶ひずみを除去し、界面を安定化させる。ソース領域１５およびボディ領域１４はコンタクトホールＣＨを介して、金属配線層１８と電気的に接続する。金属配線層１８は所定の形状にパターニングされる。
【００７６】
さらに図示はしないが、パッシベーション膜となるＳｉＮ等を設ける。その後更に、ダメージ除去のために３００〜５００℃（例えば４００℃）で３０分程度の熱処理を行う。
【００７７】
尚、ボディ領域１４に関しては、ソース領域１５と同一工程で形成しなくてもよい。例えば、第４工程においてｐ＋型不純物領域１４’を形成する。そして第５工程において第２の絶縁膜１６’を形成後、第１の熱処理によりｐ＋型不純物領域１４’を拡散してボディ領域１４を形成してもよい。
【００７８】
図１２から図１９を参照し、本実施形態の高加速イオン注入機によるイオン注入について更に説明する。
【００７９】
まず、図１２および図１３について、チャネル層４のイオン注入について説明する。
【００８０】
図１２は、チャネル層４の不純物であるボロンの不純物濃度プロファイルを示す。図１２（Ａ）は高加速イオン注入機を用いて、ボロンのイオン注入・拡散後、トレンチ、ゲート酸化膜を形成する熱処理を行った不純物濃度プロファイルである。一方、図１２（Ｂ）は高加速イオン注入機を用い、本実施形態の如く、トレンチ、ゲート酸化膜を形成後、ボロンのイオン注入を行った不純物濃度プロファイルである。それぞれ加速電圧を変化させ、シミュレーションを行った。
【００８１】
図１２（Ａ）のごとくイオン注入後に高温（１０００℃以上）の熱処理を行うと、高加速イオン注入機によるイオン注入であっても、平均投影飛程より下方では濃度プロファイルがなだらかに広がってしまう。
【００８２】
一方、図１２（Ｂ）のごとくイオン注入後熱処理による拡散を行わなければ、平均投影飛程より下方の不純物濃度分布はガウス分布が維持される。本実施形態は、高加速イオン注入後に高温の熱処理を行わないものであり、これにより薄い第２領域４ｂが実現する。
【００８３】
また、高加速イオン注入で図の如く加速電圧を変化させることにより、平均投影飛程における不純物濃度をほぼ一定としたまま深さ方向にイオン注入することができる。つまり、平均投影飛程がフラットな領域を増減できるので、チャネル層４を所望の深さに形成でき、且つ第２領域４ｂの深さを浅くすることができる。
【００８４】
また、本実施形態は、チャネル層の拡散工程を不要とするだけでなくトレンチ及びゲート酸化膜形成後にチャネル層のイオン注入を行うため、高温の熱処理の影響を受けず、ディプリートによる不純物濃度プロファイルのばらつきも回避することができる。
【００８５】
ここで仮に、従来のイオン注入装置でイオン注入（３０ＫｅＶ）を行う方法で、ゲート電極形成後にチャネル層を形成した場合を考える。このイオン注入装置の場合、図１２（Ａ）のごとく平均投影飛程を深くすることができないため、チャネル層に必要な不純物濃度の領域を所定深さに形成するためには、熱処理による拡散工程が必要となる。従ってゲート電極形成後にチャネル層を形成しても、その不純物濃度プロファイルを浅くすることはできない。
【００８６】
図１３は、本実施形態の、ソース領域１５、チャネル層４、ｎ−型エピタキシャル層２、半導体基板１の不純物濃度プロファイルを示す。図において縦軸が不純物濃度であり、横軸が半導体層表面からの深さである。図１３（Ａ）では１００ＫｅＶ、２００ＫｅＶ、３００ＫｅＶの３回のイオン注入でチャネル層４を形成した場合であり、図１３（Ｂ）は１００ＫｅＶ、２００ＫｅＶの２回のイオン注入でチャネル層４を形成した場合である。また、比較のために、それぞれに従来の方法でチャネル層を形成した場合の、不純物濃度プロファイルを破線で示した。
【００８７】
この図からも明らかなように、本実施形態によれば、チャネル層の特性に実質影響を及ぼさない低濃度の領域を含む第２領域４ｂを大幅に低減できる。そして、イオン注入の回数および加速電圧により、チャネル層４に必要な不純物濃度の領域（平均投影飛程がフラットな領域）を増減できるので、チャネル層４深さをコントロールできる。
【００８８】
つまり、所望の深さのチャネル層４を、必要最小限の深さで実現できる。これにより、チャネル層４を貫通するトレンチ７も必要最小限の深さにすることができ、それぞれの場合におけるＭＯＳＦＥＴの容量を低減できる。
【００８９】
例えば、図１３の注入条件では、従来構造の場合よりチャネル層４を浅く形成できる。具体的には第２領域４ｂは、３回注入の場合には約０．２９μｍであり、２回注入の場合には約０．２５μｍである。そしてチャネル層４深さは、３回注入では約１．０μｍ、２回注入では約０．８μｍである。
【００９０】
これは、従来と同様のｎ−型エピタキシャル層２およびｎ＋型半導体基板１であればチャネル層４界面からｎ＋型半導体基板１界面までのｎ−型エピタキシャル層２深さ（厚み）が増加することを意味する。つまり、従来と同程度の耐圧を確保すればよい場合には、ｎ−型エピタキシャル層２の厚みを低減できる。ｎ−型エピタキシャル層２は、ＭＯＳＦＥＴの抵抗成分となるので、その厚みを低減することにより、ＭＯＳＦＥＴのオン抵抗を低減できる。
【００９１】
更に、不純物濃度および深さは注入イオンの電流、注入時間、加速電圧等の電気量で正確に制御できる。このためドーピングの精度、制御性、再現性が極めてよく、加速電圧を変えることにより所望のチャネル層深さを得ることできる。  
【００９２】
次に、図１４から図１６に、本実施形態の方法によりソース領域１５を形成した場合のシミュレーション結果を示す。
【００９３】
図１４は、ｎ型不純物としてヒ素を採用した場合の、ｎ＋型不純物領域１５’の注入深さと加速電圧の関係を示した図である。第２の絶縁膜１６’の膜厚は６０００Åであり、実線は線形の関係を示す。
【００９４】
このように、加速電圧とｎ＋型不純物領域１５’の深さにおいてほぼ線形に近い結果が得られる。これにより、例えば第２の絶縁膜１６’（層間絶縁膜１６）の膜厚が６０００Åの場合に、加速電圧が８００ＫｅＶ程度であれば、チャネル層４表面にソース領域１５を形成できる。従って、所望のソース領域１５の深さに応じて、加速電圧を選択すればよい。
【００９５】
図１５は、ｎ型不純物としてリン（Ｐ）を採用した場合の、ｎ＋型不純物領域１５’の注入深さと加速電圧の関係を示した図である。第２の絶縁膜１６’の膜厚は６０００Åであり、実線は線形の関係を示す。
【００９６】
この場合もｎ＋型不純物領域１５’の深さと加速電圧の関係はほぼ線形に近い結果が得られる。例えば第２の絶縁膜１６’（層間絶縁膜１６）の膜厚が６０００Åの場合に、加速電圧が５００ＫｅＶ程度であれば、チャネル層４表面にソース領域１５を形成できる。
【００９７】
図１６は、図１４および図１５とは逆導電型（例えばｐチャネル型）のＭＯＳＦＥＴの場合である。すなわち、ソース領域１５にｐ型不純物としてボロン（Ｂ）を採用した場合の、ｐ＋型不純物領域１５’の注入深さと加速電圧の関係を示した図である。第２の絶縁膜１６’の膜厚は６０００Åであり、実線は線形の関係を示す。
【００９８】
尚この結果は、ｎチャネル型ＭＯＳＦＥＴのボディ領域１４となるｐ＋型不純物領域１４’を、図８の如く第２の絶縁膜１６’を介してイオン注入した場合も同様となる。
【００９９】
この場合もｐチャネル型のソース領域１５となるｐ＋型不純物領域１５’と加速電圧の関係はほぼ線形に近い結果が得られる。例えば第２の絶縁膜１６’（層間絶縁膜１６）の膜厚が６０００Åの場合に、加速電圧が１８０ＫｅＶ程度であれば、チャネル層４表面にソース領域１５を形成できる。
【０１００】
以上、本発明の実施の形態ではｎチャネル型のＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施できる。またこれに限らず、一導電型半導体基板１の下方に逆導電型半導体層を配置したＩＧＢＴをはじめ、絶縁ゲート型の半導体装置であれば同様に実施でき同様の効果が得られる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の半導体装置の製造方法を説明する断面図である。
【図２】本発明の半導体装置の製造方法を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】本発明の半導体装置の製造方法を説明する断面図である。
【図１０】本発明の半導体装置の製造方法を説明する断面図である。
【図１１】本発明の半導体装置の製造方法を説明する断面図である。
【図１２】従来および本発明の半導体装置の製造方法を説明する特性図である。
【図１３】本発明の半導体装置の製造方法を説明する特性図である。
【図１４】本発明の半導体装置の製造方法によるシミュレーション結果を示す特性図である。
【図１５】本発明の半導体装置の製造方法によるシミュレーション結果を示す特性図である。
【図１６】本発明の半導体装置の製造方法によるシミュレーション結果を示す特性図である。
【図１７】従来の半導体装置の製造方法を説明する断面図である。
【図１８】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【０１０２】
１    ｎ＋型半導体基板
２    ｎ−型エピタキシャル層（ドレイン領域）
４    チャネル層
４ａ  第１領域
４ｂ  第２領域  
７    トレンチ
１１  ゲート酸化膜
１３  ゲート電極
１４  ボディ領域
１５  ソース領域
１６  層間絶縁膜
１８  金属配線層
２１  ｎ＋半導体基板
２２  ｎ−型エピタキシャル層（ドレイン領域）
２４  チャネル層
２７  トレンチ
３１  ゲート酸化膜
３３  ゲート電極
３４  ボディ領域
３５  ソース領域
３６  層間絶縁膜
３８  金属配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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