(57)【要約】【課題】従来技術の問題点を解決する方法、メモリ及びシステムを提供する。【解決手段】相変化メモリは、読み出し妨害の可能性を低減するよう読み出されうる。読み出し妨害は、例えば、リセットデバイスが、その閾値デバイスをトリガさせる電圧へと上昇する場合に生じうる。閾値デバイスのトリガは、リセットデバイスを設定デバイスへと変換する変位電流を作る。リセットセルが、閾値デバイスのトリガをもたらしうる電圧に決して達しないことを確実にすることによって、読み出し妨害は低減されうる。【選択図】図４
2006318627.tif 000002
【特許請求の範囲】
【請求項１】
相変化メモリ素子と、相変化しないカルコゲニド選択デバイスとを有するメモリセルを、前記メモリ素子が設定される場合にのみ前記選択デバイスを閾値化して、前記メモリ素子がリセットされる場合に前記選択デバイスを閾値化しないことによって、読み出すステップを有する方法。
【請求項２】
基準レベルを用いて前記メモリ素子を読み出すステップを有する、請求項1記載の方法。
【請求項３】
リセットセル検出時よりも設定セルが検出される場合により早く読み出し電流を低減するステップを有する、請求項1記載の方法。
【請求項４】
リセットメモリ素子が閾値化する前に前記読み出し電流を低減するステップを有する、請求項1記載の方法。
【請求項５】
選択されたアドレスラインのレベルが前記基準レベルに達する、あるいはそれを超えるか否かを検知するステップを有する、請求項２記載の方法。
【請求項６】
閾値電圧を伴う選択デバイスを有するメモリ素子の配列を形成するステップと、スナップバック電圧が、前記メモリ素子の最小閾値電圧よりも大きい又は等しい選択デバイスを用いるステップとを有する、請求項５記載の方法。
【請求項７】
前記メモリ素子の最小閾値電圧よりも大きい閾値電圧を伴う選択デバイスを用いるステップを有する、請求項６記載の方法。
【請求項８】
前記選択されたアドレスラインの電圧の変化率を決定するステップを有する、請求項６記載の方法。
【請求項９】
前記選択されたアドレスラインの電圧の最高変化率を決定するステップを有する、請求項６記載の方法。
【請求項１０】
前記セルが、設定セルを乱すに足る十分な電流にさらされることを防ぐステップを有する、請求項９記載の方法。
【請求項１１】
相変化メモリセルへ結合されたアドレスラインと、相変化しない選択デバイスへ結合されたメモリ素子とを有する前記相変化メモリセルと、
前記アドレスラインを検知するための検知増幅器とを有し、
前記アドレスラインを検知するための検知増幅器は、リセットセルの選択デバイスを閾値化することなく、前記アドレスラインを検知する、
ことを特徴とするメモリ。
【請求項１２】
前記セルは、相変化メモリ素子に直列に、非プログラム式のカルコゲニド選択デバイスを有することを特徴とする、請求項１１記載のメモリ。
【請求項１３】
前記アドレスラインへ結合された、充電率検出器を有する、請求項１１記載のメモリ。
【請求項１４】
前記充電率検出器は、選択されたタイミングを開始することを特徴とする、請求項１３記載のメモリ。
【請求項１５】
率の変化は、メモリセル状態を決定するために選択されることを特徴とする、請求項１３記載のメモリ。
【請求項１６】
基準発生器は、前記アドレスラインの読み出し中に、前記選択されたアドレスラインの充電のピーク率である基準レベルを記憶することを特徴とする、請求項１４記載のメモリ。
【請求項１７】
前記発生器は、前記選択されたアドレスラインの変化率との比較のために、変換された基準レベルを出力することを特徴とする、請求項１５記載のメモリ。
【請求項１８】
前記検知増幅器は、前記選択されたアドレスラインのレベルが基準レベルに達する、あるいはそれを超えるか否かを検知することを特徴とする、請求項１１記載のメモリ。
【請求項１９】
前記選択デバイスへ結合された基準選択デバイス及び電流源を有する基準回路を有する、請求項１１記載のメモリ。
【請求項２０】
前記基準選択デバイスへ結合されたピーク検出器と、設定セルをトリガする電圧よりも高いが、リセットセルをトリガする電圧よりも低い基準電圧を形成するブースタとを有する、請求項１９記載のメモリ。
【請求項２１】
処理装置と、
該処理装置へ結合されたバッテリーと、
セルへ結合されたアドレスラインを有する相変化メモリセルを有するメモリとを有し、
前記セルは、カルコゲニド・メモリ素子と、相変化しないカルコゲニド選択デバイスとを有し、
前記メモリは、前記選択デバイスを閾値化することなくリセット時に前記セルの状態を検知する回路を有する、
ことを特徴とするシステム。
【請求項２２】
前記セルは、カルコゲニド・メモリ素子へ直列に結合された非プログラム式のカルコゲニド選択デバイスを有することを特徴とする、請求項２１記載のシステム。
【請求項２３】
前記メモリは、前記アドレスラインへ結合された基準回路を有することを特徴とする、請求項２１記載のシステム。
【請求項２４】
前記基準回路は、前記ラインからの充電レベルの微分基準ピーク率を記憶することを特徴とする、請求項２３記載のシステム。
【請求項２５】
前記基準回路は、前記ラインからの信号のレベルを下げることを特徴とする、請求項２４記載のシステム。
【請求項２６】
前記基準回路は、基準選択デバイスを有することを特徴とする、請求項２３記載のシステム。
【請求項２７】
カメラを有する、請求項２１記載のシステム。
【請求項２８】
情報がメモリに記憶されるカメラを有し、
メモリにおいて、セルの状態が率検出器によって決定されることを特徴とする、請求項２１記載のシステム。
【請求項２９】
ピーク検出器を有する、請求項２８記載のシステム。
【請求項３０】
前記レート検出器の出力との比較のために、ピーク検出器からの変化されたレベルを有する、請求項２９記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体メモリに関する。
【背景技術】
【０００２】
相変化メモリデバイスは、電子メモリのように、相変化物質、即ち、ほぼ非結晶な状態とほぼ結晶な状態との間で電気的に切り替えられ得る物質を用いる。１つの形式のメモリ素子は、１つの用途において、ほぼ非結晶な局所構造とほぼ結晶な局所構造との間で、又は完全に非結晶な状態から完全に結晶な状態の間の全スペクトラムに亘る局所構造の異なった検出可能な状態との間で、電気的に切り替えられ得る相変化物質を利用する。
【０００３】
このような用途に適する一般的な物質は、様々なカルコゲニド元素を有する。相変化物質の状態は、また、例えば、延長された時間に１５０度を超えるような過度な温度の適用のない場合に、不揮発性である。メモリが、抵抗値を表す結晶、半結晶、非結晶、又は半非結晶のいずれかの状態に設定される場合に、その値は、電力が取り除かれた場合でさえも、再プログラムされるまで保持される。これは、プログラムされた値が、物質の相の又は物質的な状態（例えば、結晶又は非結晶）を表すからである。
【０００４】
メモリセルは、例えば、適切な電圧を夫々のワードラインへ、及び適切な電流パルスを夫々のビットラインへ印加することによって、読み出し動作のために選択可能である。ビットラインに達した電圧は、記憶素子の抵抗、即ち、選択されたメモリセルに記憶された論理値に依存する。
【０００５】
メモリセルに記憶された論理値は、メモリの状態を反映する電圧及び電流において差分を検出するよう検知増幅器を用いることによって、評価される。一般に、検知増幅器は、一周期の後に、ビットライン電圧、又は関係のある電圧と、メモリからのレベルとの比較のための適切な基準電圧とを受ける比較器を有する。例えば、ビットライン電圧が一時間周期の後に基準電圧よりも高い場合には、記憶されるメモリ状態は、リセット又は論理値「０」として表され、一方、ビットライン電圧が基準電圧よりも低い場合には、記憶される論理値は、設定又は「１」として表される。
【０００６】
夫々のメモリセルにおけるアクセス素子は、それに直列接続されたメモリセルに類似する相変化メモリ物質から作られた閾値スイッチでありうる。アクセス素子は、その両端に印加された電圧が閾値電圧を超える場合に、（その相を変化させずに）高抵抗状態から低抵抗状態へと切り替わり、素子を流れる電流が最小保持値を下回る場合に、高抵抗状態へ復帰する。低抵抗状態にあるアクセス素子の両端の電圧は、動作抵抗ｄＶ／ｄＩが比較的低く、電圧降下のほとんどが保持電圧ＶＨであるので、実質的に一定値（保持電圧ＶＨ）を有する。この場合に、メモリセルのマトリクスは、如何なるトランジスタも用いずに、単一の技術的プロセスを用いて有利に設けられ得る。
【０００７】
読み出し又は読み違え中に、セル状態を保ち、読み出しを妨害する状態変化を回避するよう、メモリ記憶領域に印加される電圧は、例えば、メモリ素子の閾値電圧ＶＴＨ（ｏｕｍ）のような最大電圧よりも低く保たれても良い。この最大許容電圧を超えることを回避するよう、列へ印加される電流は、読み出し遅延を増大させるように、急速な列の充電のために望まれるよりも少なくても良い。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように、通常、相変化メモリへの電流は、メモリ素子の閾値電流ＩＴＨ（ｏｕｍ）よりも少なく制限されている。あるいは、印加される電圧は、その閾値電圧ＶＴＨよりも高いメモリ素子両端の電圧を印加されることを回避するよう制限されている。しかし、それらの技術は、設定ビットをプログラムすることを回避する電流を超える可能性（読み出し妨害）、及び／又は読み出しアクセス時間を好ましくなく相対的に増大させうる。読み出し電流のこのような制限の１つの理由は、相変化メモリ素子のトリガを防ぐことである。相変化メモリ素子は、期待されるデータ保持時間を満足するよう、ビットをリフレッシュすることを要しうる。このようなリフレッシュ（読み出し後の再書き込み）は、読み出し周期を増大させて、書き込み周期に対するビット存続期間を低減させるために好ましくない。
【０００９】
選択されたメモリセルを流れる電流が閾値電流値ＩＴＨ（ｏｕｍ）を超える場合には、メモリ素子は、メモリ素子両端の電圧がＶＴＨからＶＨへ急に戻る際に、列電圧を駆動することに関連する変位電流により、発熱する。この変位電流は、選択されたビットをリセットから設定へ見せかけてプログラムしうる（読み出し妨害）。
【００１０】
本発明は、上述した従来技術の問題点を解決する方法、メモリ及びシステムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の方法は、相変化メモリ素子と、相変化しないカルコゲニド選択デバイスとを有するメモリセルを、前記メモリ素子が設定される場合にのみ前記選択デバイスを閾値化して、前記メモリ素子がリセットされる場合に前記選択デバイスを閾値化しないことによって、読み出すステップを有する。
【００１２】
上記目的を達成するために、本発明のメモリは、相変化メモリセルへ結合されたアドレスラインと、相変化しない選択デバイスへ結合されたメモリ素子とを有する前記相変化メモリセルと、前記アドレスラインを検知するための検知増幅器とを有し、前記アドレスラインを検知するための検知増幅器は、リセットセルの選択デバイスを閾値化することなく、前記アドレスラインを検知することができる。
【００１３】
上記目的を達成するために、本発明のシステムは、処理装置と、該処理装置へ結合されたバッテリーと、セルへ結合されたアドレスラインを有する相変化メモリセルを有するメモリとを有し、前記セルは、カルコゲニド・メモリ素子と、相変化しないカルコゲニド選択デバイスとを有し、前記メモリは、前記選択デバイスを閾値化することなくリセット時に前記セルの状態を検知する回路を有することができる。
【発明の効果】
【００１４】
本発明により、上述した従来技術の問題点を解決する方法、メモリ及びシステムを提供することが可能となる。
【発明を実施するための最良の形態】
【００１５】
図１を参照して、メモリ１０は、本発明の一実施例に従って、行１６及び列１４で配置されたメモリセル１２の配列を有しうる。比較的小さな配列が描かれているが、本発明は、如何なる特定の大きさの配列にも限定されない。語「行」及び「列」が本明細書中で使用されるが、それらは、検知される配列の種類及び形式に関して説明するために用いられるに過ぎず、それらに限定しない。
【００１６】
メモリ１０は、また、その動作に有用な多数の補助ラインを有する。具体的には、メモリは、メモリを有するチップを介して供給電圧を分配する供給電圧ラインを設けられている。供給電圧は、特定のメモリデバイス実施例に依存して、一般に１から３Ｖ、例えば１．８Ｖであっても良い。更なる供給電圧ライン（例えば、接地電圧ラインＧＮＤ）は、接地電圧又は負の電圧を分配する。高電圧供給ラインは、例えば書き込み中に有用であり得る４．５〜５Ｖのように、同じチップに集積された又はメモリ外部から設けられたデバイス（例えば、図示されていない電荷ポンプ昇圧器）によって発生した比較的高い電圧を供給する。
【００１７】
セル１２は、相変化メモリセルであっても良い。相変化メモリの例は、データのビットを記憶するカルコゲニド・メモリセル１２ｂ（例えば、オボニック統合メモリ、即ちＯＵＭ）と、オボニック閾値スイッチ（ＯＴＳ）であっても良いカルコゲニド閾値デバイス１２ａとを用いるメモリセルを含む。選択又は閾値デバイスは、非結晶から結晶へ相を切り替えないカルコゲニドのカルコゲニド合金から作成可能なオボニック閾値スイッチであって、導電性における急速な電界初期化変化、即ち、デバイスを流れる保持電流が存在する限りは持続する導電性の変化に耐える。
【００１８】
一実施例において、検知メモリデバイス１２ｂで使用される相変化物質は、不揮発性メモリデータ記憶媒体に適しうる。相変化物質は、例えば、熱、光、電位又は電流のようなエネルギーの適用により変化しうる電気的特性（例えば、抵抗）を有する物質であっても良い。
【００１９】
相変化物質の例は、カルコゲニド物質を含んでも良い。カルコゲニド物質は、周期表の列ＶＩからの少なくとも１つの元素を含む物質であっても良く、あるいは、カルコゲニド元素のうちの１つ又はそれ以上、例えば、テルリウム、硫黄又はセレニウムの元素のうちの幾つかを含む物質であっても良い。カルコゲニド物質は、電源が取り除かれた後でさえも保持される情報を記憶するために使用されうる不揮発性メモリ物質であっても良い。
【００２０】
一実施例において、相変化物質は、テルリウム−ゲルマニウム−アンチモン（ＴｅｘＧｅｙＳｂｚ）類又は例えば２、２、５のようなＧｅＳｂＴｅ合金からのカルコゲニド元素構造であって良い。なお、本発明の適用範囲は、これらの物質にのみ限定されない。
【００２１】
一実施例において、メモリ物質が不揮発性の相変化物質である場合には、メモリ物質は、電気信号をメモリ物質へ印加することによって、少なくとも２つのメモリ状態のうちの１つにプログラムされても良い。電気信号は、ほぼ結晶な状態とほぼ非結晶な状態との間でメモリ物質の相を変更しうる。なお、ほぼ非結晶な状態にあるメモリ物質の電気抵抗は、ほぼ結晶な状態にあるメモリ物質の抵抗よりも大きい。従って、本実施例では、メモリ物質は、情報のデジタル又はアナログの記憶を提供する抵抗値の範囲内にある多数の抵抗値のうちの特定の１つに変更されるよう適合されても良い。
【００２２】
物質の状態又は相を変更するためのメモリ物質のプログラミングは、選択されたライン１４、１６へ又はから電位を印加すること又は電流を流すことによって実現され、それによって、メモリ物質の両端で電位を発生させることができる。電流は、印加された電位及び流された電流に応じてメモリ物質の一部を流れ、結果として、メモリ物質の発熱をもたらす。
【００２３】
この制御された発熱及びその後の制御された冷却は、メモリ物質のメモリ状態又は相を変更しうる。列と行との間の電圧差における書き込みパルスの緩やかな立ち下がり区間は、ビットを設定状態に結晶化することを助ける。書き込み電流又は電圧を印加した後のメモリセルの両端にある列と行との間の電位差における高速な減少は、ビットをリセット状態に非結晶化することをより確実にする。
【００２４】
メモリ物質の相又は状態を変更することは、メモリ物質の電気的特性を変更しうる。例えば、メモリ物質の抵抗は、メモリ物質の相を変更することによって変えられうる。相変化メモリ物質の全て又は一部のいずれかは、書き込みパルスの間に、変えられえる（即ち、上部又は下部の電極に隣接する検知デバイス１２ｂの一部分／領域のみが、書き込み動作中に変更される相でありうる）。一実施例において、最初に、相変化を経験するメモリ物質の部分は、より小さな電極、即ち、抵抗の更に低い電極に隣接する領域である。メモリ物質は、また、プログラム可能抵抗物質とも呼ばれうる。
【００２５】
一実施例において、電圧パルスは、下部ライン（例えば、行１６）へより低い電圧を印加し、上部ライン（例えば、列１４）へ電流を流すことによって、メモリ物質の両端に印加されても良い。従って、電圧は、選択素子１２ａ（図１）が低インピーダンス状態に作動又はトリガされた後に、メモリ素子１２ｂの両端に現れる。印加された電位に応じてメモリ物質を流れる電流は、メモリ物質の発熱を引き起こしうる。この発熱及びその後の冷却は、メモリ物質のメモリ状態又は相を変更しうる。
【００２６】
「リセット」状態では、メモリ物質は、非結晶又は半非結晶の状態にあっても良い。「設定」状態では、メモリ物質は、結晶又は半結晶の状態にあっても良い。非結晶又は半非結晶の状態にあるメモリ物質の抵抗は、結晶又は半結晶の状態にある物質の抵抗よりも大きくなりうる。非結晶及び結晶の状態とリセット及び設定の関連性は、夫々、従来技術である。他の従来技術が、例えば、リ設定ビットを論理「０」とし、設定ビットを論理「１」とするように、適用されても良い。
【００２７】
電流に起因して、メモリ物質は、例えば図１中のクエンチトランジスタ４６を用いることによって、メモリ物質を非結晶化して、メモリ物質をリセットするように、比較的より高い温度まで熱せられ、続いて、急速に冷やされる。比較的より低い結晶化温度へと容量又はメモリ物質を熱することは、より低い電流又は緩やかな立ち下がり区間を用いて、結晶化して、メモリ物質を設定しても良い。
【００２８】
メモリ物質の様々な抵抗は、メモリ物質の容量により電流フローの量及び持続期間を変化させることによって、又は（選ばれたメモリ素子の冷却クエンチ速度に影響を与えうる）列から行へのプログラミング電流又は電圧差パルスの立ち下がり区間の立ち下がり速度を調整することによって、情報を記憶するよう実現されても良い。例えば、１００ｎｓｅｃよりも大きな、緩やかな立ち下がり区間は、ビットを設定することを助ける傾向があり、一方、１０ｎｓｅｃの立ち下がり時間よりも小さい立ち下がり区間は、ビットをリセットする傾向がある。
【００２９】
メモリ物質に記憶された情報は、メモリ物質の抵抗を測定することによって読み出されても良い。一例として、読み出し電流は、向かい合ったライン１４、１６を用いてメモリ物質へ供給され、メモリ物質の両端の、結果として得られる読み出し電圧は、例えば検知増幅器４２を用いて、基準電圧に対して比較されうる。
【００３０】
閾値デバイス１２ａは、動作抵抗がｄＶ／ｄＩへ減少する保持電圧ＶＨを有する。閾値デバイス１２ａは、閾値電圧ＶＴＨを有し、閾値電圧は、それを超えるならば、電圧をおおよそＶＨへとスナップバックさせる。電流が増大するにつれて、電圧は、閾値電流ＩＴＨがＶＴＨで超えられるまで、非常に小さな電流フローで増大する。そこから、電圧は、およそＶＨへ急に戻り（スナップバックされ）、次に、電圧は、ｉ−ｖ特性の電圧軸の切片がＶＨであるｄＶ／ｄＩに沿って、電流を増大させると共に、増大する。
【００３１】
メモリ素子１２ｂが設定されても良い。この場合に、メモリ素子１２ｂは、より低い閾値電圧又は０Ｖ閾値電圧と、より低い抵抗とを有する。リセットされる場合には、メモリ素子１２ｂは、より高い閾値電圧及びより高い抵抗を有する。設定ビットに関して、電流は、動作電流がｄＶ／ｄＩへと更に減少するところのおよそＶＨまで、電圧と共に増大する。ｉ−ｖ曲線の電圧軸の切片は、ＶＨである。
【００３２】
リセットメモリ素子１２ｂは、電圧がＶＴＨに達するまでに設定ビットを増大させるよりも、素子１２ｂの両端の電圧を増大させると共に、ずっと少なく増大させる。その場合に、電流は、ＩＴＨがＶＴＨで超えられるまで、電圧を増大させると共に、更に急速に増大しうる。電流がその後増大する場合に、設定及びリ設定ビットは、ほぼ同じｉ−ｖ特性を有する。
【００３３】
１つの限定されない例として、メモリ素子１２ｂは、０．５ボルトのＶＨと、１．１ボルトのＶＴＨと、約１０マイクロアンペアのＩＴＨを有しうる。１つの限定されない例として、閾値素子１２ａは、１．０ボルトのＶＨと、２．５ボルトのＶＴＨと、（１．５ボルトのスナップバック電圧と、）約１０マイクロアンペアのＩＴＨとを有する。
【００３４】
図１及び４のデコーダ１８は、セル選択のために一意的に夫々の列に結合されたトランジスタ２０を用いて、所望の列を選択するアドレス信号を受信する。リセット書き込み電流源２２は、設定書き込み電流源２４及び読み出し電流源２６に並列に、ノード６６へ結合されている。読み出し電流は、（「オン」選択トランジスタ２０ａ又は２０ｂ又は２０ｃによって決定されるメモリセルの行の選択により、）選ばれた列（１４ａ又は１４ｂ又は１４ｃ）において高速な立ち上がり時間を生ずるよう設定されうる。電流源は、処理装置のような、外部のメモリユーザからのアドレス指定命令に応じて必要とされるように、選ばれた列へと結合されている。ひと組のトランジスタ４６ａ又は４６ｂ又は４６ｃは、列１４の高速な書き込み電流パルス立ち下がり区間を確実にすることによって書き込みクエンチング及び非選択を有効にするために、列１４の下側に置かれても良い。高速なクエンチは、また、選択（低い）電圧からより高い非選択電圧への行の同時切替えによって支援される。
【００３５】
トランジスタ２８、３８及び３９は、望まれる機能が、夫々、ビットをそのリセット状態へ書き込むこと、若しくは設定状態へ書き込むこと、又は選択されたビットを読み出すことであるか否かに依存して、選ばれた列１４への、電流源２２、２４及び２６により発生した所望の電流を選択するオン／オフスイッチである。ゲート３６は、書き込みＤｉｎゲートを有効にすることによって読み出しを無効にし、あるいは、読み出し電流源２６を有効にするようトランジスタ３９をオンとする。書き込みを有効とされない限り、ゲート２５及び２６は、書き込み電流源２２及び２４をオフとする。ゲート３６は、イネーブル回路３４によって駆動される。入出力（Ｉ／Ｏ）制御３２は、（Ｄｉｎ）回路３０のデータへ結合されている。回路３０は、いずれか一方の電流源２２又は２４の選択を介して、書き込み０又は書き込み１のいずれかを選択するよう結合されている。電流源の一方は、１を書き込む（且つ、結晶化する）よう、選択されたビットを０（非結晶）へリセットする他方よりも少ない書き込み電流を有する。データイン回路３０は、ゲート３６を介して３４によって書き込みを有効にされる。
【００３６】
代替的には、単一の書き込み電流源は、必要なリセット電流にある又はそれを上回る電流に設定されて用いられても良い。結果として得られる書き込みデータは、遅い（１００ｎｓｅｃよりも大きい）又は高速である（１０ｎｓｅｃよりも小さい）ように立ち下がり区間を調整することによって決定される。更なる複数ビット記憶のために、更なる書き込み電流源が、（望まれる最も低い抵抗状態のみが遅い立ち下がり区間で駆動されると共に、）所望のレベルに適した振幅で加えられても良い。
【００３７】
一実施例において比較器の形をした検知増幅器４２は、例えば列１４ｃのような選択された列から読み込まれた１つの入力を受ける。検知増幅器４２は、予備充電ノード６６への予備充電回路と、予備充電電圧への列１４ａ、ｂ又はｃのうちの選択された列とを随意的に有しても良い。検知増幅器４２及び基準電圧発生器４０は、一実施例において、夫々の列１４に設けられても良いが、明らかであるように、関連したレイアウト領域を最小限とするように列ラインの配列全体で共有されても良い。検知増幅器４２及びデータ出力ラッチ４４に対するオンチップタイミング４９は、出力が駆動可能である時を少なくとも示す選択としての出力イネーブル（ＯＥ）信号を供給しても良い。しかし、通常、ＯＥは、また、（データが読み出し周期から準備できるとすぐに）出力駆動部を低インピーダンス状態へと有効にするよう処理装置に設けられおり、ＤｉｎがＤｏｕｔとして同じピンにある場合に、例えば処理装置へ及びからのバス不一致を回避する。
【００３８】
ラッチ４４からのストローブ入出力信号は、読み出しフェッチ周期が、先と同じく処理装置に設けられている読み出し信号と同等なもの（例えば、ハイとなる書き込み）によって開始された後に読み出し（Ｒ）ストローブによって制御される。代替的には、フェッチは、書き込みが（ハイを保持することによって）選択されない場合に、アドレス変更を検知することによってオンチップを開始されても良い。
【００３９】
図２に示した基準発生器４０は、設定ビットによって駆動される列電圧よりも高いが、リ設定ビットによって駆動される列よりも低い基準電圧ＶＲＥＦを作る。基準発生器４０は、ノード６６´へ結合された電流源２６´を有しても良い。また、典型的な基準閾値デバイス１２ａ´及び一般的な列１４の容量Ｃ列が、ノード６６´へ結合されている。
【００４０】
基準閾値デバイス１２ａ´及びその容量は、基準列（図示せず。）のセルであっても良い。電流源２６´は、電流源２６によって作られる読み出し電流にほぼ等しい電流を作っても良い。その場合に、ノード６６´は、選択された列１４とほぼ同じタイミングで増大しうる。メモリ配列で降下する選択された行電圧は、ほぼ接地と同じであっても良いので、基準回路４０は、接地へ接続されていても良い。代替的には、回路４０は、選択されたセルの電圧が低いほどにより良く近似する回路によって駆動され、接地降下、行選択降下、等を許容する。
【００４１】
回路４０は、デバイス１２ａ´がより低い電圧へトリガし、スナップバックするまで、ノード６６´で立ち上がり波形を作る。基準閾値デバイス１２ａ´は、配列セルの閾値デバイス１２とほぼ同じ閾値電圧を有する。従って、デバイス１２ａ´は、検知されたセルが設定される場合に、閾値デバイス１２ａとほぼ同時に、又は短い時間前後して、閾値に達する。この電圧のピークは、ピーク検出器及び昇圧器１７によって検知されて、閾値デバイス１２ａの変動と、セル１２の配列全体のタイミング差とを許容するに足りるほど十分な電圧によって調整される基準として記憶される。
【００４２】
ピーク電圧は、１つの限定されない例として、メモリ素子１２ｂの通常の閾値電圧のほぼ半分である６６´で到達されるピーク電圧へ加えることによって、又は約４００ｍＶだけ上に、調整されても良い。その結果が、ＶＲＥＦである。ピーク検出器１７が、ノード６６´の電圧がＯＴＳ１２´の閾値化（又は時々記述されるようなトリガ）によって減少していることを検知するとすぐに、調整されたピーク電圧は、ＶＲＥＦとして出力される。
【００４３】
図１に示す比較器４２へ１つの入力として印加される電圧ＶＲＥＦは、その場合に、比較器４２の他の入力としてメモリ配列ノード６６から印加される選択された列の列電圧と比較される。一実施例において、ノード６６が決してＶＲＥＦに達しない場合には、設定ビットが検出されて、読み出し電流は遮断される。一方、選択されたメモリ配列の列がＶＲＥＦを超える場合には、リ設定ビットが検出される。検出された状態は、ラッチ４４へ供給されて、出力して利用可能とされる。
【００４４】
一般的に、読み出し電流は、リセット状態にあるセル１２の最小結合閾値電圧が超えられる前に止められる。その結合閾値電圧は、リセットセルの場合には、閾値デバイス１２ａとリセットメモリ素子１２ｂとの閾値電圧の合計にほぼ等しい。リセットセルを読み出す場合には、選択デバイス１２ａは、同じ実施例において、閾値化されない。デバイス１２ａ又は１２ｂのどちらも、それらの閾値電流Ｉｔｈ（ｏｕｍ）及びＩｔｈ（ｏｔｓ）がほぼ等しくて、読み出し周期の間に超えられない場合には、選択されたセルがリセットされる際に、それらの結合閾値電圧よりも著しく少ない電圧ではオンに切り替わらない。
【００４５】
設定セルは、約０Ｖの閾値電圧を有するので、選択デバイス１２ａがオンに切り替わると列をより低く駆動する場合ごとに、直列結合がリセットセルよりも低い電圧でオンに切り替わる（設定ビットに関して、列は、列がＶｔｈ（ｏｔｓ）を超えるときに切り替わり、リ設定ビットに関して、列は、選択デバイス及びリセットメモリセルの組合せがほぼＶｔｈ（ｏｔｓ）＋Ｖｔｈ（ｏｕｍ）でオンとなるときにより低く切り替わる）。ノード６６´がより低く切り替わった後の結果として、比較器４２は、セルが遅延時間内にＶＲＥＦを超えるか否かを決定することによって、セルがオンに切替えられるか、又は切り替えられないかを検知することができる。列が基準電圧ＶＲＥＦに達すると、セルは、リセットされ、一方、ビットセットは、従って、選択されたセル１２の状態を決定する。類似する手段によって、更なるＶＲＥＦが、セル内に置かれた更なる抵抗レベルと、結果として得られるＶＲＥＦに対する列レベルとを検知するよう発生しても良い。
【００４６】
従って、一実施例において、選択されたセル１２の状態は、メモリ素子１２ｂがリセットされる場合に、セルの選択デバイス１２ａを閾値化することなく決定される。読み出し妨害が、リセットセルの閾値化によって発生した変位電流により生じうる。リセットセルのこの閾値化は、読み出し妨害が低減されうる本発明の幾つかの実施例では生じない。閾値デバイス１２ａは、設定セルの読み出し時には閾値化されないが、読み出し妨害の可能性は、設定セルの読み出し時に低減される。セルを流れる容量性電流が、その低減されたパルス幅でＩｓａｆｅ（Ｉｒｅｓｅｔの約５０％）よりも低く保持されている限り、セットの低抵抗は、選択素子の変位電流がより低い電圧へと閾値化している間に下げられる代わりに、それどころか大きくされうる。変位電流は、例えば、抵抗性を調整することにより電極抵抗を増大させることによって、（例えば、列毎に）列容量を低減すること及び／又は内部のセル抵抗を増大させることによって低減されうる。
【００４７】
代替的には、読み出しは、安全電流Ｉｓａｆｅが遷移時間よりも長く設定ビットへ印加されるので、安全電流Ｉｓａｆｅよりも少ない電流整合性（選択デバイスのトリガからの変位電流）により、選択されたセルへ印加される電圧を制限することによってなされる。安全電流は、如何なる設定ビットの抵抗値も増大させ始める電流よりも少なくなるよう決定される。読み出し中に設定ビットの抵抗を増大させることは、結果として、読み出し妨害（設定ビットのリセット）をもたらしうる。言い換えると、選択されたセルの両端に印加される電圧は、設定セルを乱しうる電流を回避するに足りるほど十分に低く保たれている。
【００４８】
望ましくは、ビットの母集団は、工場において走査され、基準電圧（ＶＲＥＦ）は、チップにプログラムされるので、基準電圧は、使用に伴う劣化と、温度と、閾値及び保持電圧の電圧変動とによるビットの変動を最適化するように、比較的上手く中心に合わせられる。望ましくは、基準電圧は、チップ上の１よりも多いブロックを有するより大きなサイズのメモリに関して、又はより大きなブロック内のブロック部に関して、ブロック毎に調整される。基準は、バッテリートラックセルのマージンに対して補償された温度及び電圧であっても良い。
【００４９】
物理的なセルに対する複数ビットの考えにおいて、多数の基準電圧は、類似する形式で生成可能である。変動する抵抗レベルを任意のセルへ書き込むことは、本願で記述される技術はセル毎の１ビットに関するが、当業者には明らかな技術を用いて、セル毎に１よりも多いビットを許容しても良い。例えば、ＶＲＥＦ１並びに更なるＶＲＥＦ２及びＶＲＥＦ３が、作られ、４つの異なる抵抗範囲を検知することができるよう適切に調整されて、１つの物理的なセルに２又はそれ以上の論理ビットを記憶しても良い。このような技術によって、程度の差はあるが、レベル又はビットは、例えば二分探索法のようなフィードバック／再書き込みの使用を含め、物理的なセルにおいて記憶されて、検知されても良い。
【００５０】
図３Ａを参照すると、時間に亘る列電圧レベルが、１つの仮説的な実施例に従って、選択された列及び行に関して示されている。スタンバイ時又は非選択状態時に、列電圧は、おおよそＶ／２に等しい。ここで、Ｖは、デバイス１２ａ及び１２ａ´の閾値電圧に関連し、当業者によく知られている技術を用いて整えることによって、ダイからダイへ調整されても良い。より良い電圧マージンを有するが、スタンバイ漏れを増大させる他のバイアス方法、例えば、ブロックが作動している場合に、列を１／３Ｖへ及び行を２／３Ｖへと非選択状態とする（あるいは、両方を零ボルトへ置く）ような、あるいは、電圧がそれらの電圧とＶ／２との間にあるような方法が、用いられても良い。
【００５１】
読み出し又は書き込みのためのセルの選択の間に、選択された列の電圧はハイとなり、選択された行の電圧はローとなる。非選択状態にある間、行１６は、最初に、例えばＶ／２のようなより高い電圧を有する。この電圧は、選択時に、行駆動部のサイジング及び列電流の量に依存して零近くにあるスタンバイ低選択電圧へと急速に下がる。非選択状態の列１４は、例えばＶ／２のような比較的より低い非選択電圧を有する。この電圧は、列が選択された場合に増大しうる。選択された列の電圧は、図３Ａに示すように、選択時に増大する。図３Ｂは、選択された列の電流が、如何に読み出しのために増大するかを示す。選択された列の電流は、図３Ｂに示すように、図３Ａの選択された列の電圧を、列電流が印加された後に増大させる。
【００５２】
例えば、５０μＡの読み出し列電流は、図３Ａに示した実施例において、列の充電が、メモリ素子１２ｂの両端の電圧がリセットメモリ素子１２ｂの閾値電圧を超える前に中断されるので、閾値デバイス１２ａ及び設定メモリ素子１２ｂの閾値電流よりも大きくても良い（閾値デバイス１２ａ及び設定メモリ素子１２ｂの閾値電流は、実質的に等しい）。
【００５３】
選択された列の電圧は、選択デバイス１２ａのＶＴＨへと上昇する。メモリ素子が設定される場合に、電圧は、図３Ａで設定ビットに関して示されているように、選択デバイス１２ａが閾値化すると、図３Ａの点ａで下がり始める。一実施例では、設定ビットは、列電圧のより緩やかな又は負の勾配を検知すると、点ａでラッチされても良い。本実施例に係るＲストローブ信号は、図３Ｃにおいて点ａで示されている。同様に、読み出し電流は、セルの閾値デバイス１２ａが、本実施例において、図３Ｂの点ａで示されているように、トリガするので、選択されたセットが検知された後に中断されても良い。
【００５４】
リ設定ビットは、図２の閾値素子１２ａ´の閾値が超えられた後に、増大する列電圧を表す。リ設定ビットは、列電圧がＶＲＥＦに達すると、図３Ｃの点ｂでラッチされても良い。次に、列電流が、一実施例において、図３Ｂの点ｂで示されているように、中断されても良い。
【００５５】
他の実施例において、設定ビットは、タイムアウトが、（図３Ａの点ｃで示されるように、）列がＶＲＥＦを超えることなく、超えられる場合に、（図３Ｃの点ｃで示されるように）ラッチされても良い。読み出し電流は、図３Ｂの点ｃで示されるように中断されても良い。
【００５６】
リード・モディファイ・ライト（ＲＭＷ）動作が望まれる場合に、列の書き込み電流の駆動は、図３Ａ及び３Ｂに示されるように、読み出し周期の完了後に続いても良い。リセットビットは、例えば１ｍＡの書き込みリセット電流レベルへと電流を増大させ、次に、例えば１０ｎｓｅｃといった短時間の後に、図３Ａ及び３Ｂに示されるように、時間間隔（１０ｎｓｅｃよりも少ない高速な立ち下がり区間）の後に電流を急激に下げることによって、書き込まれても良い。設定ビットは、しばらく（緩やかな立ち下がり区間）の後に、緩やかに減少する電流及び電圧を用いることによって、書き込まれても良い。あるいは、設定ビット又は中間抵抗若しくはＶｔｈは、Ｉｒｅｓｅｔよりも小さいが、Ｉｓａｆｅよりも大きい電流を印加することによって書き込まれても良い。中間レベルは、結果として得られる読み出しレベルが適切であることを確認すること、又は更なる書き込み周期によって再調整することによって、調整されても良い。
【００５７】
タイマー４９は、読み出しフェッチ周期が要求されて、列がハイである状態を開始する場合に、周期の開始時点で開始可能である。あるいは、列は、列変動率センサによってタイムアウト可能である。どちらにしても、設定ビットは、列変動率を実質的に変更し、図３Ｃの点ａで設定されるビットをラッチするよう合図をし、あるいは、列は、ＶＲＥＦに達し、図３Ｃの点ｂでリセットされるビットをラッチするよう合図をする。従って、列電流は、ＶＲＥＦと比較して、（１）ＶＲＥＦが読み出し中に列において到達される場合、又は（２）設定ビットの特性が検出される場合に、読み出し電流を停止することによって、メモリ素子１２ｂがトリガする前にオフとされても良い。
【００５８】
ＶＲＥＦは、リセットメモリ素子１２ｂの両端の閾値電圧よりも大きくなることを回避するに足りるほど十分に低く設定された電圧である、ＶＲＥＦで、又はそれより下で列電圧を停止することは、リセットメモリ素子１２ｂが、閾値化して、ｄＶ／ｄＩ領域に入ることを防ぐ。これは、周期的にビットをリフレッシュすること必要としうる。このようなリフレッシュは、ビットを、そのより高い抵抗状態を保つよう、それを読み出した後に再書き込みするステップを含む。このようなリフレッシュは、読み出し周期時間に加わって、持続期間を小さくする。
【００５９】
一実施例において、フィードバック又は列電圧の検知を伴わない不変なタイミングが、時間遅延の後にラッチされた出力と共に用いられても良い。なお、列は基準電圧を超える時間を有し、両方ともがキャパシタへの入力である。列が、設定されるために下がった場合に、列はＶＲＥＦを下回る。あるいは、列は、ＶＲＥＦを上回っても良い。それは最も単純であるが、このアプローチは、ビットライン容量における列から列への変動と、選択デバイス１２ａの閾値におけるビットからビットへの変動とに悩まされることがある。変動が十分である場合には、時間遅延が極めて速いので、列は、依然としてＶＴＨ（ｏｔｓ）を超えず、更に、結果がメモリセルの抵抗状態によって十分に影響を与えられるので、読み間違いを示す。あるいは、時間遅延が極めて遅いので、列電圧は、ビットがリセットされる場合に、Ｖｔｈ（ｏｔｓ）及びＶＴＨ（ｏｕｍ）の両方を超えることが可能である。従って、あるフィードバックは、セルを検知して、セルがリセット状態にある場合に、列がＶＴＨ（ｏｕｍ）を超えることを防ぐには、好ましい。
【００６０】
より良いマージンのために、図４及び５の回路が用いられても良い。回路は、幾つかの実施例において、より正確なタイムアウトを作り得る。図４において、列ラインの充電率は、率検出比較器ＳＤ１（９８Ａ）及びＳＤ２（９８ｂ）（図１には図示せず。）により検知される。設定ビットは、充電率の変化が検出され、タイムアウトが、更に正確に開始されて、設定ビットがＶＲＥＦを超える列を許容しなかったことを検知するように、充電率を変化させる。代替的には、充電率の変化の検出は、充電率が十分に変化する場合に設定されるラッチされたセル状態と共に、設定状態に対してタイムアウトを用いずに設定ビットをラッチすることを可能にする。これが、タイムアウトが起こる前に起こらなかった場合には、ビットはリセットされる。あるいは、列が、最初に、ＶＲＥＦを超える場合には、ビットは、同様に、リセットされるよう決定される。
【００６１】
図５Ａに示すように、選択された設定ビットによって駆動される列は、率検出器出力を、例えば、０Ｖより下に、又は比較器ＳＤ２（９８Ｂ）への他方の入力である幾らか適切に調整された基準電圧より下に下げても良い。充電率が比較器ＳＤ１への他方の入力を下回るに足りるほど十分に変化する場合には、閾値デバイス１２ａはトリガして、セル状態は、設定されるよう決定されうる。あるいは、タイマーは、開始されて、その直後にビットがＶｄ２への入力を下回るかどうかを見て、より低く設定され、ビットは、設定されるよう決定される。あるいは別の方法で、短いタイムアウトの後に、ビットは、リセットされるよう決定されても良い。
【００６２】
図４の回路は、（不変なタイムアウトに比べて）検出感度をＶＨ（ｏｔｓ）へと下げて、タイミング精度及び読み込み速度を改善するために、用いられ、従って、幾つかの実施例において、読み出し遅延及び電圧マージンを改善する。ここで、選択された読み出し列出力Ｃは、演算増幅器５３０を介してバッファリングされるので、ノードＤは、微分直列結合Ｃｄ及びＲｄを介して、２つの比較器ＳＤ１及びＳＤ２へ入力を駆動する。当業者は、率差別化要因において用いられるような、列の充電率の変化を検出する他の代替案及び改善を考えつくことができる。
【００６３】
検知増幅器及びタイミング回路５２５は、図４においてＣで示されているように、選択されたライン１４ｃからの電圧に基づいて出力電圧を供給する演算増幅器５３０を有しても良い。演算増幅器５３０の出力は、５３０の出力がその入力を追従するような方法で、Ｄで示されているように、その入力へフィードバックされても良い。演算増幅器の出力は、また、キャパシタＣｄ及び抵抗Ｒｄへ結合されている。共に、キャパシタ及び抵抗は、微分出力Ｖｄを作る。従って、電圧Ｖｄは、基本的に、選択された列ライン１４ｃからの充電電圧Ｃの変化派生物の割合である。
【００６４】
検知増幅器及びタイミング回路５２５は、また、微分された列ライン電圧Ｖｄを受ける端子を有する比較器ＳＤ１を有しても良い。比較器ＳＤ１は、また、調整可能な電圧源５４０からの電圧Ｖｄ１を受ける。比較器ＳＤ１の出力端子は、調整可能な電圧Ｖｄ１及び電圧Ｖｄを比較する出力ＳＷＣを供給する。次に、この信号は、タイミング回路５４５へ供給されても良い。タイミング回路５４５は、比較器ＳＤ２から読み出し有効信号ＲＥＡＤ＿ＥＮによって有効にされ、信号ＳＷＣによって、又は内部でタイミングアウトによって、停止されても良い。
【００６５】
比較器ＳＤ２の入力は、また、ノードＶｄへ結合されている。比較器ＳＤ２は、調整可能な電圧レベルＶｄ２を供給する電圧源５５０へ結合されている。比較器ＳＤ２は、電圧Ｖｄと、電圧源５５０からの可変電圧Ｖｄ２との間の比較を表す出力を供給する。電圧源５４０及び５５０は、オンチップであって、当業者によく知られている技術を用いて、温度及び電力供給の変動を適切に補償するよう、バンドギャップ技術を用いて作り出される。
【００６６】
電圧源５４０の電圧Ｖｄ１は、微分電圧Ｖｄによって到達される最大値よりも小さくなるよう選択されても良い。電圧源５５０の電圧Ｖｄ２は、電圧源５４０の電圧Ｖよりも適度に小さくなるよう選択されても良く、ほぼ零ボルトであっても良い。
【００６７】
比較ＳＤ２の出力ＳＡｏｕｔは、タイミング回路５４５からラインＳＨを介するＲＥＡＤ＿ＥＮ（読み出し）ストローブ信号によって有効にされる際に出力信号を記憶するラッチ５５５へ結合されても良い。タイミング回路５４５は、ストローブ信号ＳＨを、比較器ＳＤ１、ＳＤ２及び４２に従って、ラッチ５５５へ供給する。例えば、変化率は、ＶｄにＶｄ１を超えさせて、次にそれを下回らせるが、Ｖｄは、例えば約１０〜２０ｎｓｅｃの短いタイムアウトの後にＶｄ２を下回らないので、列電圧がＶＲＥＦを超える場合又はＳＤ１の出力が切り替わる場合のどちらにしても、ビットは、リセットされて、０がラッチされて（、読み出し電流が止められて）も良い（故に、ビットは、リセットビットとしてラッチされる）。
【００６８】
ＳＤ１の出力は、率微分電圧ＶｄがＶｄ１を超え、次に、それを下回るので、ハイに切り替わり、次に、ローに切り替わる（これは、設定及びリセットの両ビットに関して起こる）。その場合に、ＳＤ２は、ＶｄがＶｄ２をも下回るので、切り替わっても良い。
【００６９】
ビットは、ビットが設定されることによる列の充電（及び放電）率勾配の適切な変化のために、ＶｄがＶｄ１を超えてＶｄ２を下回るので、列がタイムアウト後にＶＲＥＦを超えない場合、又は、ＳＤ２の出力が切り替わる場合に、設定ビット１としてラッチされる。
【００７０】
図５Ａを参照すると、読み出し動作中に、過渡的な列ライン電圧は、選択されたメモリ素子１２ｂに記憶された論理値に依存して、最初に、非選択電圧から、時間ｔ２で定常状態（選択された列）Ｖｆｉｎａｌへと増大する。
【００７１】
切替え時間ｔ１において、閾値デバイス１２ａは、ビットが設定される場合に閾値化（トリガ）し、その両端の電圧をＶＴＨ（ｏｔｓ）からＶＨ（ｏｔｓ）へ急速に減少させる。次に、電圧の幾らか又は全ては、過渡電圧がなくなった後に、約Ｉｒｅａｄ×Ｒｓｅｔで、メモリ素子１２ｂの両端にある。設定ビットがメモリ素子１２ｂに記憶される場合に、ライン１４ｃの電圧は、実質的に減少し、あるいは、より低い定常状態電圧へと減少し始める。
【００７２】
リセットビットが記憶される場合には、ライン電圧は、ビットの抵抗及び選択デバイス１２ａ´のスナップバック電圧Ｖｓｎａｐに依存して、設定ビットの値を優に上回る値へと増大し、列がＶＲＥＦを超えると停止されうる。一方、セルは、Ｖｔｈ（ｏｔｓ）＋Ｖｔｈ（ｏｕｍ）が、超えられ、あるいは、Ｉｔｈ（ｏｔｓ）がＩｔｈ（ｏｕｍ）にほとんど等しくない場合により小さい電圧であるときに、トリガする。
【００７３】
微分電圧Ｖｄは、ライン電圧の傾きに対応する。従って、時間ｔ２において、読み出しが開始されると、微分電圧Ｖｄは、零から増大し始め、デバイス１２ａがトリガする時間ｔ１までのピーク電圧で即座に水平となる。
【００７４】
メモリ素子１２ｂが設定ビットを記憶する場合に、ｔ１後に、微分電圧Ｖｄは、急速に減少して、負にさえなっても良い。選択されたメモリ素子１２ｂが設定される（低抵抗）場合に、選択された列ラインの電圧は、ＲＣがより一層小さいので、急速に定常状態値に達し、従って、微分電圧は、定常状態値が確立されるので零ボルトへと向かう。このように、Ｖｄは、最初にＶｄ及びＶｄ２を超え、次に、読み出し周期が完了して、読み出し電流がオフに切り替えられるまで、０ボルトで安定化する前に、両方を下げる。
【００７５】
メモリ素子１２ｂがリセットビットを記憶する場合には、設定ビットが列を減衰又は低回させうるｔ１後に、微分電圧Ｖｄ（リセット）は、選択及びメモリの両素子の結合Ｖｔｈが（望ましくはＶＲＥＦより上に）超えられるまで、選択デバイスはトリガしないので、減少しない。
【００７６】
微分電圧Ｖｄは、設定ビットに関してのみであるが、電圧源５４０からの第1の電圧Ｖｄ１を超えて、次に、それを下回る。比較器ＳＤ１からの出力は、最初に低い値にあり、読み出し電流が開始された後に高い論理値へと切り替わる。そのとき、比較器ＳＤ１は、閾値素子１２ａが設定ビットに関してトリガした場合に、低い論理値へと切り替わる。
【００７７】
微分電圧Ｖｄが電圧源５５０の出力Ｖｄ２を下回ると、設定ビットの場合には、比較器ＳＤ２の出力信号は、再び、高い論理値へと戻る。そのとき、タイミングブロックは、比較器ＳＤ２から、正の状態への切替え制御信号を受信する。従って、タイミング回路５４５は、タイミング信号ＳＨをアクティブとし、ラッチ５５５が、比較器ＳＤ２からの出力信号の値を、それがハイである場合に、設定ビットとして記憶することを可能にする。
【００７８】
一方、ｔ２からの所定のタイムアウト期間（例えば１０ナノ秒）の後、読み出し周期が開始された後に、比較器ＳＤ２の出力信号が依然として低い論理値にある場合には、タイミングブロック５４５は、ラッチ５５５を有効とし、リセットビットがラッチされる。ラッチ５５５からのラッチされた値は、選択されたメモリ素子１２ｂに記憶された論理値に対応し、ビットが設定されていないので、０として入力される。あるいは、列は、ＶＲＥＦを超えうる。ＶＲＥＦは、また、零をラッチし、列電流を停止することによって読み出し周期を完了することをトリガすべきである。
【００７９】
セットの閾値素子１２ａの切替えを検出することは、読み出し電流パルスの読み出しタイミング、遅延、及び存続期間を適切に制限しうる。特に、幾つかの実施例においては、列１４ｃの電圧は、定常状態に達し、速度を増し、ＩＴＨ（ｏｕｍ）よりも大きな電流の使用を可能にする前に、検知されても良い。幾つかの実施例において、メモリ素子１２ｂの閾値電流に実質的に等しい又はそれより大きい振幅を有する電流パルスを用いることは、読み出し遅延を改善しうる。幾つかの実施例において、パルスの存続期間は、ＶＴＨよりも大きい電圧がリセットビットの両端に印加されることを回避することによって、メモリ素子１２ｂの誤ったプログラミングを減らすように、制限され得る。
【００８０】
図５Ａに示されるように、リセットビットの列ノードＣは、それが（タイムアウトによって、より早く止められない限りは）ＶＲＥＦを超えるまでは高くなる。そのとき、列読み出し電流は、オフに切り替えられ、周期は止められ、結果として、それが非選択電圧に予め充電されるまでは一定である列電圧が得られる。設定ビットに関して、ノードＤ（図４）は、選択デバイスのスナップバック電圧の量に依存して停止又は低下し、ＩＲ（Ｉｒｅａｄ×Ｒｓｅｔ）は、デバイス１２ａがトリガした後に、メモリ素子１２ｂにおいて低下する。
【００８１】
設定ビットに係るＶｄ（設定）は、Ｖｄ１より下に下がり、Ｖｄ２より下に下がりうる（あるいは、負になりうる）ので、１２ａが閾値化した後に比較器ＳＤ１及びＳＤ２を始動させる。この比較器出力Ｖｄ１は、設定を検出するよう、ＶＲＥＦの他のタイムアウトアプローチ又は電圧検知の代わりにタイミング回路５４５を用いてデータストローブのタイムアウトを開始し、ひいては、ラッチ５５５を開始するために、一定のタイムアウトアプローチと比較して、更に好ましく用いられても良い。従って、データは、ＶＲＥＦが電圧Ｃによって超えられる（又は超えられない）かどうかを確認するのを待たずに、列が閾値デバイス１２ａの閾値電圧を超えた直後にラッチされる。比較器４２への基準電圧ＶＲＥＦは、超えられる場合に、読み出されたビットがリセットされることを通知する。ビットは、列が適切なタイムアウト後にＶＲＥＦを超えない場合に設定される。
【００８２】
図４及び５の実施例は、率検出器の出力電圧Ｖｄにおいてピーク検出器を用いることによって、より一層改善されうる。ピーク検出器は、当業者には明らかであるように、列の変更率がピークＶｄに対してどの程度減少したかを求めるよう、ビットを読み出している最中の最高変更率と列の変更率との比較を可能にする。
【００８３】
限定されない実施例として、図６において、比較器ＳＤ１及びＳＤ２は置き換えられ、それらの入力は、代わりに、選択された列ノードの充電率を検知（追随）する比較器９８ｃ及び９８ｄへとソースフォロワー６４を駆動する。また、他のソースフォロワー６２は、同様に変換される変化電圧のピーク率を作る。この電圧は、単一の利得演算増幅器６０によりバッファされ、レベルは、より低い電圧Ｂ及びＣを作る抵抗又は容量性分配器によって変更されても良い。比較的高い値の抵抗Ｒ４は、読み出し周期の間にノードをリセットするよう、キャパシタンスＣ１に並列に結合されている。抵抗は、およそ２００ｎｓｅｃのＲ４Ｃ１遅延を有するよう設定されても良い。
【００８４】
図６において、ピークは、Ｃ１において検出される。電圧Ｄ及びＥは、トランジスタ６２及び６４によって駆動される。更なるｎチャネルトランジスタ（図示せず。）が、次の読み出し周期までノードをリセットするよう、読み出し周期の終了時にそれらのトランジスタの夫々のソースを接地へ駆動するために加えられても良い。
【００８５】
ソースフォロワー６２の出力は、演算増幅器６０によってバッファされる。演算増幅器６０は、抵抗分配器Ｒ１、Ｒ２及びＲ３を駆動して、より低い電圧Ｂ及びＣを夫々作る。Ｒ１、Ｒ２又はＲ３は、例えば、レーザヒューズリペア技術を用いて整えられても良い。中間ノードＢ及びＣは、Ｅ及びＡで反映されるＶｄのピークを追跡する比較器９８ｃ及び９８ｄへの基準入力を動的に調整している。比較器９８ｃおよび９８ｄは、図４中のＳＤ１及びＳＤ２に類似する機能を実行する。しかし、この他の実施例における基準直流（ＤＣ）電圧５４０及び５５０は、動的調整基準レベルＢ及びＣにより夫々置き換えられる。例えば、Ｂ及びＣは、代わりに、図４の実施例における動作に関して、（Ｖｄ１及びＶｄ２の代わりに）ＳＤ１及びＳＤ２へと入力されても良い。
【００８６】
図４の一定電圧Ｖｄ１及びＶｄ２と比較して、図６の実施例では、変更率は、読み出し周期の最中に電圧と比較される。最初に、列は、選択デバイス１２ａがトリガするまでは、選択されたセルの抵抗が最も高く、セルへの漏れがセルの両端の電圧の低下により最小であるので、最大速度で正に充電する。最も高い抵抗により、読み出し電流の多くは、容量を充電して、列において最速の可能な変更率を確立する。この最大変更率は、演算増幅器６０への入力、ノードＥにおいて、及び同様にノードＡにおいて、残りの読み出し周期の間に、検出され、変更され、記憶される。Ｒ４Ｃ１は、比較的速く電圧を押し上げられることが可能である。しかし、Ｒ４Ｃ１は、Ｅが緩やかに減衰するように、読み出し周期の作動部分に比べて十分に長く、確立されたピークが、電圧において、ピークが達成された後の残りの読み出し周期の間にほとんど減衰しないほど十分に遅い。
【００８７】
ビットが設定されると、デバイス１２ａがトリガする前後の抵抗の変化は、設定ビットに関してリセットビットよりも大きいので、Ｄは、選択デバイス１２ａがトリガした後にＢ及びＣの両方の電圧より下に下がりうる。それを検知して記憶することによる最大変更率のより正確な設定に伴い、Ｂ及びＣの両レベルは、ピーク率に対するレベルの設定における改善された精度により、最大変更率のより近く、なお且つ、最高変更率よりも低く設定され得る。変更率がＶＢを下回ると、タイマーは、（読み出し周期の開始時に開始されるタイマーと比較して）より正確に開始されうる。
【００８８】
ノードＤは、選択されたラインを上下に追跡し、Ｖｇｓに対して変更される。列の充電率の減速を検知することは、データをラッチして、読み出し周期を完了するよう列をタイムアウトするために用いられうる。例えば、比較器９８ｃおよび９８ｄへ入力されるノードＤが、Ｂ及びＣの両電圧を、最初は上回り、次に下回る場合に、ビットが設定されて、周期は、ノードがＣを下回ると完了しても良い。
【００８９】
同様に、ノードＤがＢを超え、次にそれを下回った後に、タイムアウトが開始されても良い。例えば１０ｎｓｅｃといった、その後の短期間に、周期が完了しても良い。列がＶＲＥＦを超えなかった、又はＤがＶｃを下回る場合に、ビットは設定される。さもなければ、ビットはリセットされる。後者のアプローチは、ＶＲＥＦが超えられなかったことを確実にする助けをし、更に、ＶＲＥＦを無視するために、当業者によって用いられても良い。
【００９０】
選択デバイス１２ａにおける増大したスナップバック電圧は、設定ビットの列変化率の更なる変化を引き起こすよう、Ｉｒｅａｄ×Ｒｓｅｔに関して好まれうる。選択素子１２ａ及びメモリ素子１２ｂの閾値電圧は、Ｖｔｈ（ｏｔｓ）の更なる変化と、組み合わせ総計Ｖｔｈ（ｏｔｓ）＋Ｖｔｈ（ｏｕｍ）の更なる変化とを補償するよう、例えば、現在処理中のデバイスの厚さを増大させることによって、増大しうる。
【００９１】
従って、図６の回路は、図４の回路のタイミングを更に正確に開始するよう、ピーク検出器として動作しても良い。また、回路は、セルの状態が設定されることを決定するために用いられても良い。列電圧は、例えば、メモリ検知部がより高い抵抗状態でリセットされる場合に、列電圧をＶＲＥＦへ制限することにより、又はタイムアウトにより、メモリ検知部１２ｂの両端のＶＴＨよりも大きく設定されない。
【００９２】
図６のピーク検出器は、図４の回路によって演算増幅器６０の率検出器出力電圧のピークからの大幅な低下を検知することによって、率変化の検知を更に精緻化しうる。低下は、選択デバイス閾値が超えられる場合に起こるので、選択デバイス１２ａは、その両端のＶｔｈから、より低い電圧ＶＨへと切り替わり、あるいは、少なくともデバイス１２ａ及び１２ｂの抵抗の直列結合は、１２ａがオンで閾値化する場合に低下する。
【００９３】
如何なる低下も、（ＶＨの変化、ｄＶ／ｄＩ、等によって影響を及ぼされる絶対的な基準の代わりに）ピークに関して、更に正確に検知される。傾きの大幅な変化が、選択された列の充電が開始した後（ｔ２）にタイムアウト内で瞬時に、又は選択デバイスが切り替わった後に（ｔ１）（例えば数ナノ秒後に）極めて瞬時に生じない場合に、データは、リセットとして、又は設定としてラッチされても良い。
【００９４】
ピーク検出器の使用によって、選択デバイス１２ａの抵抗又はビットラインキャパシタンスの変化は、幾つかの実施例において、より良く適合されうる。即ち、列の最初の充電率は、ビット毎に一様に調整されている。従って、Ｃ１のピーク電圧は、使用に当たって図４の５４０及び５５０と等価である図６の電圧Ｂ及びＣを作るよう、電圧分配器による低減のために、検知されて記憶される。動的電圧を用いることは、選択デバイスがオンするときを検知して、従って、設定ビットを検知するようタイムアウトする必要がないことによって、低減された読み出しアクセス遅延のために、ビットが電位を設定される場合に検出をより確実にすることで、マージンを改善しうる。リセットメモリ１２ｂを閾値化しうる極めて高い電圧へと列電圧を充電することにより、ＶＴＨ（ｏｕｍ）が超えられることを更に確実とするよう、列の電圧が検知されても良い。クランプＶＲＥＦよりも大きい電圧が達成される場合に、読み出し電流は止められ、セルの状態はリセットとしてラッチされる。これは、図４及び図６の実施例を用いる場合に、タイムアウトを単に待つことに代わって、ラッチをストローブ（ｓｔｒｏｂｅ）するための代替時間である。また、これは、読み出し周期の開始からタイムアウトを単に待つのではなく、ビットがリセットされる場合に周期を止めることを更に確実とすることができる。
【００９５】
幾つかの実施例において、相変化メモリ選択素子１２ａのより大きなスナップバック電圧は、メモリ素子１２ｂの閾値電圧の同様の増大を必要とせずに利用されても良い。スナップバックが低い又はそれがない閾値デバイスは、同様の値の効率的な保持又は閾値電圧を供給し、従来の全スナップバック閾値デバイスよりもずっと大きなオフ状態漏れを得るために、より薄いカルコゲニドフィルムの厚さ、特に、合わせられた電極、及び事によると、夫々の選択デバイスに直列な複数の閾値デバイスを必要とする。
【００９６】
幾つかの実施例において、スナップバック電圧がメモリ素子の最小閾値電圧よりも大きい、又はそれに等しい選択デバイスを有するメモリ素子の配列が、用いられても良い。選択デバイス１２ｂは、幾つかの実施例において、最小メモリ素子閾値電圧の半分に加えて、メモリ素子１２ａの閾値電圧よりも大きいその保持電圧よりも大きい閾値電圧を有しうる。
【００９７】
メモリ素子が設定されない限り選択デバイスを閾値化しないことによって、選択デバイスのスナップバック電圧は、リセット状態でメモリ素子の読み出し妨害の危険を冒すことなく、メモリ素子の閾値電圧よりも大きくなり得る。メモリ素子が設定されない限り選択素子を閾値化しないことは、選択デバイスの必要な閾値電圧を達成するよう、単一の、より薄い選択ｏｔｓデバイスの使用を可能にする。
【００９８】
一実施例において、選択デバイスの閾値電圧は、およそ３ボルトであっても良い。より大きな閾値電圧とより大きなスナップバック電圧とを有するより厚い閾値デバイスは、同じ全閾値電圧を有する直列な２つの選択デバイスよりも低い漏れを有しうる。
【００９９】
幾つかの実施例において、より低い選択デバイスオフ状態漏れ電流は、所定のカルコゲニド合金に関して、より達成可能である。メモリ素子において２つの抵抗レベルの差を求めることによりセル状態を検出する代わりに、検知増幅器は、代わりに、メモリセル状態の間の結合したセル閾値電圧差を区別しても良い。ここで述べられている実施例では、選択デバイスのＶｔｈとＶｈとの間の差（Ｖスナップバック）は、メモリ素子が読み出し中にリセットされる場合に、メモリ素子を閾値化することなく、メモリ素子のＶｔｈを超えうる、選択デバイスにおいてより大きなＶスナップバックを許容することは、更なるスナップバック電圧を許容して、選択デバイスが非選択及び非閾値状態にある場合に、漏れをより少なくすることによって、同じ配列において任意選択のセルの選択デバイスオフ状態漏れを改善し、選択デバイス特性の必要条件を緩和しうる。
【０１００】
更に、結合されたセル電圧を区別することは、その閾値電圧が選択デバイスのスナップバック電圧よりも少なくなることを可能にすることによって、メモリ素子の必要条件を緩和しうる。また、全てのスナップバック選択デバイスの使用に伴い、選択されたビットと同じ行又は列における非選択状態のビットの両端のバイアス電圧は、低減され、それによって、オフ状態漏れ電流を低減しうる。これは、書き込み電圧がより少ないので、漏れを測定させられる電圧が、より低い割合の閾値デバイスの閾値電圧にある場合には、漏れがより少ないためである。
【０１０１】
また、幾つかの実施例において、選択デバイスのスナップバックにより、リセットビットの読み出し妨害の危険は、より少ない。読み出し中に設定ビットを妨げるリスクは増大しうるが、これは、列キャパシタンス及び／又は閾値デバイス及びメモリ素子の直列結合における増大した内部抵抗の適切な低下によって補償され得る。
【０１０２】
リセットビットは、選択デバイスが、メモリ素子がリセットされる場合に（閾値で）切り替わらないので、選択デバイスのスナップバックによって妨げられない。設定ビットが閾値デバイスのスナップバックによって妨げられないことを確かにするよう、メモリ素子設計には注意が払われる。しかし、これは、安全電流が超えられない限りは、更なる電流が設定ビットを妨げるために必要とされ、結果が多数の読み出し周期に亘って累積しないので、より簡単である。
【０１０３】
幾つかの実施例において、より低い要求は、セル状態を読み出すために抵抗検出の代わりに電圧検出を用いることにより、メモリ素子の設定−リセット抵抗ウィンドウに置かれうる。
【０１０４】
選択デバイスの閾値電流は、選択デバイスが閾値化する場合に、メモリ素子の閾値電流にほぼ等しくなるよう設定されるので、選択デバイス及びメモリ素子は、両方とも、閾値電圧の結合された合計で又はその近くで閾値化する。
【０１０５】
結果として得られるメモリ素子両端の印加電圧は、選択デバイスの閾値電圧が超えられて、選択デバイスが閾値化する場合にその選択デバイスが閾値化する場合に、メモリ素子の閾値電圧にほぼ等しくなりうる。同様に、選択デバイス両端の印加電圧は、（列電圧がセルの両端で増大するので、リセットメモリ素子が閾値デバイスの前に閾値化する場合に、）メモリ素子の閾値電圧が超えられて、メモリ素子が閾値化する場合に、選択デバイスの閾値電圧の高い割合である。選択素子又はメモリ素子のいずれかが閾値化すると、閾値素子の両端の電圧は低下する。列の電圧は、瞬時に変化することができないので、他の素子の両端の電圧は、増大して、（まだ閾値化されていない場合には）それもまた閾値化を生ずる。従って、閾値デバイスの閾値電流は、メモリ素子の閾値電流におおよそ等しくなるように調整されるので、両素子は、（メモリ素子がリセットされる場合に）それらの閾値電圧の若い割合で夫々閾値化する。
【０１０６】
次に、図７を見ると、本発明の実施例に従うシステム５００の一部が記述されている。システム５００は、例えば、パーソナルデジタルアシスタント（ＰＤＡ）、無線機能を有するラップトップ型若しくは持ち運び型コンピュータ、ウェブタブレット、無線電話、ポケットベル、インスタントメッセージ装置、デジタル音楽再生装置、デジタルカメラ、又は無線で情報を送信及び／又は受信するよう構成されうる他の装置のような、無線装置において使用されうる。システム５００は、無線ローカルエリアネットワーク（ＷＬＡＮ）システム、無線パーソナルエリアネットワーク（ＷＰＡＮ）システム、又はセルラーネットワーク、のようなシステムのうちの幾つかで使用されうる。システム５００は、以下のシステム、例えば、無線ローカルエリアネットワーク（ＷＬＡＮ）システム、無線パーソナルエリアネットワーク（ＷＰＡＮ）システムのいずれにおいて使用されても良いが、本発明の適用範囲は、この点に限定されない。
【０１０７】
システム５００は、制御装置５１０、入出力（Ｉ／Ｏ）装置５２０（例えば、キーパッド、ディスプレイ）、メモリ５３０、無線インターフェース５４０、デジタルカメラ５５０、及びスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）５６０を有し、これらは、バス５７０を介して相互に結合されている。バッテリー５８０は、一実施例では、システム５００へ電力を供給しうる。留意すべきは、本発明の適用範囲がこれらの構成要素の幾つか又は全てを有する実施例に限定されないことである。
【０１０８】
制御装置５１０は、例えば、１つ又はそれ以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ等を有しても良い。メモリ５３０は、システム５００へ、又はシステム５００によって送信される情報を記憶するために使用されても良い。メモリ５３０は、また、随意的に、システム５００の動作中に制御装置５１０によって実行される指示を記憶するために使用されても良く、ユーザデータを記憶するために使用されても良い。指示は、デジタル情報として記憶されても良く、本明細書中に記述されるユーザデータは、デジタルデータとしてメモリの一区分に及びアナログメモリとして他の区分に記憶されても良い。他の実施例として、任意の区分は、同時に、このように標識化されて、デジタル情報を記憶し、その後、アナログ情報を記憶するよう、再標識化されて、再構成されても良い。メモリ５３０は、１つ又はそれ以上の異なる形式のメモリによって提供されても良い。例えば、メモリ５３０は、揮発性メモリ（如何なる形式のランダム・アクセス・メモリ）、例えばフラッシュメモリのような不揮発性メモリ、及び／又は図１、４若しくは６に表されたメモリ１０を有しても良い。
【０１０９】
入出力装置５２０は、メッセージを発生させるために使用されても良い。システム５００は、無線周波数（ＲＦ）信号を用いて無線通信ネットワークへ及びからメッセージを送受信するために無線インターフェース５４０を使用しても良い。無線インターフェース５４０の例は、例えばダイポールアンテナのような、アンテナ又は無線トランシーバを有しても良い。しかし、本発明の適用範囲は、この点に限定されない。また、Ｉ／Ｏ装置５２０は、（デジタル情報が記憶された場合には）デジタル出力として又は（アナログ情報記憶された場合には）アナログ情報として記憶されたものを反映する電圧を伝送しても良い。
【０１１０】
無線アプリケーションにおける例が上記で与えられると同時に、本発明の実施例は、また、無線ではないアプリケーションにおいても使用されうる。
【０１１１】
本発明は、限られた多数の実施例に関して記述されているが、当業者には、それら実施例の多数の変更及び変形が可能であることは明らかである。添付の特許請求の範囲は、この本発明の真の精神及び適用範囲内にあるこのような変更及び変形をすべて網羅する。
【図面の簡単な説明】
【０１１２】
【図１】本発明の一実施例に係る回路図である。
【図２】本発明の一実施例に係る基準回路である。
【図３Ａ】実データを用いない、本発明の一実施例に従う選択された列の電圧対時間の理論描写である。
【図３Ｂ】実データを用いない、本発明の一実施例に従う選択された列に流される読み出し及び書き込み電流対時間の理論描写である。
【図３Ｃ】実データを用いない、本発明の３つの実施例に従う読み出しストローブ・データラッチ電圧対時間の理論描写である。
【図４】読み出し周期を停止するタイミングが、列ラインを充電するための勾配にある変化を検知して、メモリセルの選択素子が列充電として更なる正の電圧へとトリガされた時を検出することによって発生するところの本発明の他の実施例に係る回路図である。
【図５Ａ】実データを用いない、本発明の他の実施例に従う選択された列の電圧対時間の理論描写である。
【図５Ｂ】図４Ａの実施例に係る読み出し電流のタイミングの理論描写である。
【図５Ｃ】ＳＨデータラッチ信号対時間の理論描写である。
【図６】ピーク検出器が図４中の比較器へのトラッキング基準入力を設定するのを助けるところの本発明の他の実施例に係る回路図である。
【図７】本発明の一実施例に従うシステム図である。
【符号の説明】
【０１１３】
１０  メモリ
１２  メモリセル
１２ａ  閾値デバイス
１２ｂ  メモリ検知デバイス
１４  列ライン
１６  行ライン
１７  ピーク検出器
１８  デコーダ
２０、２８、３８、３９、４６、５７  トランジスタ
２２、２４、２６  電流源
２５、３６  ゲート
３２  入出力制御
３４  イネーブル回路
４０  基準電圧発生器
４２  比較器
４４  データ出力ラッチ
４９  オンチップタイミング
５０、５４、６０  増幅器
５２  抵抗分配器
５６  マルチプレクサ
５８  キャパシタ
６６  ノード
５００  システム
５１０  制御装置
５２０  入出力装置
５３０  メモリ
５４０  無線インターフェース
５４５  タイミング回路
５５０  カメラ
５５５  ラッチ
５６０  ＳＲＡＭ
５７０  バス
５８０  バッテリー
９８Ａ、９８Ｂ、９８ｃ、９８ｄ  比較器
ＶＤＥＳ、ＶＲ、ＶＲＥＦ  電圧
【図１】
2006318627.tif 000003
【図２】
2006318627.tif 000004
【図３Ａ】
2006318627.tif 000005
【図３Ｂ】
2006318627.tif 000006
【図３Ｃ】
2006318627.tif 000007
【図４】
2006318627.tif 000008
【図５Ａ】
2006318627.tif 000009
【図５Ｂ】
2006318627.tif 000010
【図５Ｃ】
2006318627.tif 000011
【図６】
2006318627.tif 000012
【図７】
2006318627.tif 000013
【外国語明細書】
2006318627.tif 000014
2006318627.tif 000015
2006318627.tif 000016
2006318627.tif 000017
2006318627.tif 000018
2006318627.tif 000019
2006318627.tif 000020
2006318627.tif 000021
2006318627.tif 000022
2006318627.tif 000023
2006318627.tif 000024
2006318627.tif 000025
2006318627.tif 000026
2006318627.tif 000027
2006318627.tif 000028
2006318627.tif 000029
2006318627.tif 000030
2006318627.tif 000031
2006318627.tif 000032
2006318627.tif 000033
2006318627.tif 000034
2006318627.tif 000035
2006318627.tif 000036
2006318627.tif 000037
2006318627.tif 000038
2006318627.tif 000039
2006318627.tif 000040
2006318627.tif 000041
2006318627.tif 000042
2006318627.tif 000043
2006318627.tif 000044
2006318627.tif 000045
2006318627.tif 000046
2006318627.tif 000047
2006318627.tif 000048
2006318627.tif 000049
【図１】
2006318627.tif 000050
【図２】
2006318627.tif 000051
【図３Ａ】
2006318627.tif 000052
【図３Ｂ】
2006318627.tif 000053
【図３Ｃ】
2006318627.tif 000054
【図４】
2006318627.tif 000055
【図５Ａ】
2006318627.tif 000056
【図５Ｂ】
2006318627.tif 000057
【図５Ｃ】
2006318627.tif 000058
【図６】
2006318627.tif 000059
【図７】
2006318627.tif 000060