(57)【要約】【課題】半導体材料、特に窒化物化合物半導体からなるエピタキシャル層を品質的に高価に成長させることができる半導体層構造並びに半導体層構造の経済的な製造方法を提供する。【解決手段】半導体層構造の製造方法において、炭素イオンをシリコンウェハの規定の深さに注入し、次いで該シリコンウェハを熱処理し、それにより該シリコンウェハ中に埋め込まれた単結晶炭化ケイ素層が形成し、そしてその炭化ケイ素層の上方と下方とに非晶質の遷移領域が形成し、引き続き上方のシリコン層と、単結晶炭化ケイ素層の上方にある非晶質の遷移領域とを分離し、それにより単結晶炭化ケイ素層が露出され、そして引き続き露出された単結晶炭化ケイ素層の表面を化学的機械的に平坦化して、０．５ｎｍ未満（ＲＭＳ）の表面粗さにする。【選択図】なし【特許請求の範囲】
【請求項１】
単結晶炭化ケイ素層をシリコンウェハ上に含み、そのシリコンウェハの直径が少なくとも１５０ｍｍである半導体層構造であって、該炭化ケイ素層が高くても０．５ｎｍ（ＲＭＳ）の表面粗さを有し、かつ高くても１ｃｍ−２のマイクロパイプ密度を有し、そして更に結晶成長又はエピタキシャル堆積に際して生ずるあらゆる欠陥を有さない半導体層構造。
【請求項２】
炭化ケイ素層上に、窒化物化合物半導体を含むエピタキシャル層が堆積されている、請求項１記載の半導体層構造。
【請求項３】
窒化物化合物半導体が、窒化アルミニウム、窒化ガリウム又は窒化アルミニウムガリウムである、請求項２記載の半導体層構造。
【請求項４】
エピタキシャル層が、１０１０ｃｍ−２未満の転位密度を有する、請求項２又は３記載の半導体層構造。
【請求項５】
半導体層構造の製造方法において、炭素イオンをシリコンウェハの規定の深さに注入し、次いで該シリコンウェハを熱処理し、それにより該シリコンウェハ中に埋め込まれた単結晶炭化ケイ素層が形成され、そしてその炭化ケイ素層の上方と下方とに非晶質の遷移領域が形成され、引き続き上方のシリコン層と、単結晶炭化ケイ素層の上方にある非晶質の遷移領域を研磨し、それにより単結晶炭化ケイ素層が露出され、そして引き続き露出された単結晶炭化ケイ素層の表面を化学的機械的に平坦化して、０．５ｎｍ未満（ＲＭＳ）の表面粗さにする方法。
【請求項６】
炭素イオンの注入を、シリコンウェハの表面垂線に対して１〜１０゜の角度で実施する、請求項５記載の方法。
【請求項７】
熱処理を温度１０５０〜１４００℃で２〜２０時間にわたって実施する、請求項５又は６記載の方法。
【請求項８】
上方のシリコン層と上方の非晶質の遷移領域とを、化学的エッチング工程によって除去する、請求項５から７までのいずれか１項記載の方法。
【請求項９】
化学的機械的な平坦化を、コロイダルシリカを含むスラリーを用いて実施する、請求項５から８までのいずれか１項記載の方法。
【請求項１０】
スラリーが８〜１１のｐＨ値を有する、請求項５から９までのいずれか１項記載の方法。
【請求項１１】
ポリシング時間が３０分未満である、請求項５から１０までのいずれか１項記載の方法。
【請求項１２】
ポリシング時間が１５分未満である、請求項１１記載の方法。
【請求項１３】
ポリシング時間が５分未満である、請求項１１記載の方法。
【請求項１４】
化学的機械的な平坦化を、ポリシング圧１〜１４ｐｓｉで実施する、請求項５から１３までのいずれか１項記載の方法。
【請求項１５】
化学的機械的な平坦化を、ポリシングプレートの回転数１０〜１００分−１で実施する、請求項５から１４までのいずれか１項記載の方法。
【請求項１６】
化学的機械的な平坦化を温度２０〜６０℃で実施する、請求項５から１５までのいずれか１項記載の方法。
【請求項１７】
炭素イオンの注入と後続の熱処理の後に、第二のイオン注入をシリコンウェハの表面垂線に対して０〜２０゜の角度で実施する、請求項５から１６までのいずれか１項記載の方法。
【請求項１８】
第二のイオン注入が、シリコンウェハの表面垂線に対して１〜１０゜の角度で実施するヘリウムの注入である、請求項１７記載の方法。
【請求項１９】
炭化ケイ素表面の化学的機械的な平坦化の後に、窒化物化合物半導体を含むエピタキシャル層を半導体層構造上に堆積させる、請求項５から１８までのいずれか１項記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単結晶炭化ケイ素層をシリコン基板上に有し、かつ半導体材料のエピタキシャル成長用の下地として適した半導体層構造に関する。また本発明は、半導体層構造の製造方法に関する。
【背景技術】
【０００２】
炭化ケイ素は、その材料特性、例えば高いショットキー障壁、高い降伏電界強度及び高い伝熱性に基づいて、高ブロッキング性のパワーデバイス用の理想的な材料である。炭化ケイ素は、費用のかかる冷却を必要としない短いスイッチング時間を有するより小さくより軽量なデバイスの製造を可能にする。それというのも、該デバイスは、より強い負荷の場合であっても激しく加熱されないからである。更に、炭化ケイ素はオプトエレクトロニクスデバイスの製造に適している。それというのも、その格子定数がシリコンあるいはサファイアの格子定数に対して典型的なオプトエレクトロニクス用半導体材料、例えば窒化物化合物半導体の格子定数と近いからである。このことは、炭化ケイ素上での窒化物化合物半導体のエピタキシャル成長の間の欠陥の回避に対して有利に作用する。
【０００３】
単結晶成長によって得られる炭化ケイ素は、その製造方法の困難性に基づき比較的高価であり、そしてこうして得られた炭化ケイ素ウェハは１００ｍｍの直径までしか提供できない。更に、炭化ケイ素単結晶の通常使用されるＰＶＴ（“物理的気相成長法”）に際して、＜０００１＞ｃ軸に沿って、いわゆるマイクロパイプ欠陥を生ずる（N. Ohtani in "Silicon carbide: recent major advances" / W.J. Choyke, H. Matsunami, G. Pensl (eds.), Seite 138 ff, Springer-Verlag Berlin Heidelberg 2004, ISBN 3-540-40458-9）。その欠陥は、数百ｎｍないし複数μｍの直径を有し、ｃ軸に沿って炭化ケイ素単結晶を貫通する溝状物あるいは管状物である。ＰＶＴ成長による炭化ケイ素単結晶においては、１００ｃｍ−２までの密度でマイクロパイプが生ずる。マイクロパイプ溝を、例えば１００μｍ厚までのエピタキシャル炭化ケイ素層の堆積によって充填する試みが行われた。それによって、マイクロパイプ密度は確かに１０ｃｍ−２まで低下させることはできたが、マイクロパイプ欠陥が素子能動領域に発生するとデバイスの破壊がもたらされるため不十分である。
【０００４】
シリコン基板上への炭化ケイ素のヘテロエピタキシャル成長は、同様に、特にケイ素による格子欠陥パスに起因する高い転位密度のため問題となる。ヘテロエピタキシャル炭化ケイ素層上への窒化ガリウムの成長に際しては、通常は少なくとも１０１０ｃｍ−２のミスフィット転位密度が得られる。
【０００５】
選択的に、シリコン基板中に埋め込まれた炭化ケイ素層を製造するためには、イオンビーム合成（ＩＢＳ、“イオンビーム合成”）を使用することが提案された。この方法においては、炭素イオンが高速で単結晶シリコン基板中に注入され、そしてこれを引き続き高温処理に供し、埋め込まれた炭化ケイ素層が製造される。イオンビームの線量、必要なエネルギー、基板の注入温度及び高温処理の条件によって、シリコン基板の表面下の注入された領域の結晶性が規定される。３Ｃ−炭化ケイ素（３Ｃ：３つの二重層にわたる周期性を有する立方晶構造についてのラムスデル表記）から構成される単結晶層を、線量、必要なエネルギー、注入温度及び高温処理の条件を変更して、基板表面の数百ナノメーター下方に製造できる。結晶炭化ケイ素層上の多結晶領域は、多くの欠陥と炭化ケイ素析出物を含有する。埋め込まれた炭化ケイ素層は、その上にあるシリコン層を除去して露出させることができる。その露出した表面は、単結晶の３Ｃ炭化ケイ素からなり、そして原則的にエピタキシャル成長のための下地として用いることができる。
【０００６】
しかしながら、こうして得られた炭化ケイ素表面の粗さが大きすぎて、かかる基板上に高い品質のエピタキシャル半導体層を堆積させることができないということが明らかになっている。
【０００７】
例えば、最上シリコン層をテトラメチル水酸化アンモニウム（ＴＭＡＨ）でエッチングすることによって除去することが提案された（Romano-Rodriguez et al., Materials Science Forum, Vols. 338-342 (2000), pp. 309-312）。次いで露出した炭化ケイ素表面は、炭化ケイ素のエピタキシャル成長のための基板として１３５０℃で、シランと、ソースガスとしてのプロパンと、キャリヤーガスとしての水素と一緒に用いられる。得られたエピタキシャル層は、高密度の積層欠陥を示した。これは、ＴＭＡＨが炭化ケイ素に対して非常に低いエッチング作用を有することに基づく（Zetterling et al., Process technology for silicon carbide Devices, Chapter 4, ISBN 0 85296 998 8）。従って、ＴＭＡＨによるエッチングによって、埋め込まれた炭化ケイ素層上の炭化ケイ素ナノクリスタライトを除去することは不可能である。露出した炭化ケイ素表面は粗く、炭化ケイ素ナノクリスタライトを含み、そしてそれによりエピタキシャル成長のための下地としては不適である。
【０００８】
ＨＦ／ＨＮＯ３（フッ酸／硝酸）による炭化ケイ素表面のエッチングも、粗い表面をもたらし、その表面は品質的に高価なエピタキシャル成長のためには不適であった。これは、同様に炭化ケイ素表面上の炭化ケイ素ナノクリスタライトのエッチングに際しての難点である。
【０００９】
ＷＯ０３／０３４４８４号において、まず、埋め込まれた３Ｃ炭化ケイ素層とつながっている最上シリコン層の一部を非晶質にすることが提案されている。非晶質にするために、例えばヘリウムイオンが注入される。次いで、埋め込まれた３Ｃ炭化ケイ素層を、ＨＦ／ＨＮＯ３（フッ酸／硝酸）によるエッチングによって露出させる。得られた表面は、それにより相当改善され、そして０．７ｎｍ（ＲＭＳ：二乗平均平方根）の粗さが達成される。しかしながら、この粗さ値でさえも、品質的に高価なエピタキシャル成長のためには大きすぎる。
【００１０】
エピタキシャル堆積に適した炭化ケイ素表面の粗さは、大きくても０．５ｎｍ（ＲＭＳ）であることが必要である。従って、炭化ケイ素表面を、機械的ポリシング、例えばダイアモンド粒によるポリシング、化学的処理工程、例えば酸性媒体又はアルカリ性媒体によるエッチング、そして化学的機械的処理工程（つまり部分的に化学反応により、そして部分的に機械的な材料研磨（摩耗））によって平滑化することが試みられた。
【００１１】
例えば、埋め込まれた炭化ケイ素層とつながっている最上シリコン層を、１０５０℃における４０分の時間での熱的酸化と、引き続いての、形成される酸化物のＨＦ／ＨＮＯ３溶液によるエッチングによって研磨することによって除去することが提案された（Journal of Crystal Growth, Vol. 261, 266(2004)）。露出した炭化ケイ素表面上に、引き続き３〜４μｍ厚の窒化ガリウム層をエピタキシャル成長させた。得られた窒化ガリウム表面は確かに亀裂又は破断を有さないが、比較的粗く、そしてデバイスのパターン形成のためには不適であることが明らかにされた。
【００１２】
粗い炭化ケイ素表面をダイヤモンドポリシングにより平滑化して、半導体材料のエピタキシャル堆積のために準備をする試みによって、５ｎｍまでの深さのスクラッチが表面上に生じる。
【００１３】
更に、機械的にダイヤモンドスラリーにより事前にポリシングされた炭化ケイ素表面をＣＭＰ（“化学的機械的ポリシング”）ポリシングによって平坦化することが試みられた（J. Electrochem. Soc., Vol. 144, No. 6, June 1997）。ＣＭＰスラリーの１０より高いｐＨ値、５５℃より高い温度、約３０分間のポリシング時間並びに０．２μｍ／時の材料研磨速度の場合に、比較的良好な結果が得られた。約１００ｎｍの高い材料研磨が、機械的な事前のポリシングによって惹起された炭化ケイ素上の深いスクラッチを除去するのに必要であった。しかしながらＩＢＳ−炭化ケイ素のためには、このことは不適である。それというのもＩＢＳ−炭化ケイ素層は、通常は５０〜１００ｎｍの層厚を有するからである。従ってここに記載されるＣＭＰ材料研磨は極めて大きすぎる。
【００１４】
ＷＯ０３／０７１５８８号から、炭化ケイ素からなる半導体ウェハの製造方法において、炭化ケイ素をＣＶＤ（化学蒸着）によって基板上に堆積させ、引き続きその基板から分離し、かつ炭化ケイ素表面を機械的ポリシング単独によるか、又は機械的ポリシングと引き続いてのＣＭＰポリシング、それに続くＧＣＩＢ（ガスクラスターイオンビーム）で照射することによって平滑化させる方法は公知である。ＣＭＰのためには、１０〜１１のｐＨ値を有するスラリー、５５℃の温度、０．１〜０．２μｍ／時の研磨速度及び１２時間のポリシング時間が提案される。この場合に、炭化ケイ素表面の０．５ｎｍ（ＲＭＳ）といった粗さ値が得られる。ＣＭＰ材料研磨は、選択された研磨パラメータの場合には確かに１．２〜２．４μｍではあるが、この方法は薄いＩＢＳ−炭化ケイ素層のためには同様に使用不可能となる。
【００１５】
炭化ケイ素表面をＣＭＰにより平坦化させることが試みられた調査された先行技術の全ての前記の文献では、ＣＭＰの前に機械的ポリシングが予定されており、これは、その際に生ずるスクラッチと、それに関連した高いＣＭＰ−材料研磨あるいは長時間のポリシング時間に基づいて非常に不利である。記載された方法の更なる欠点は、選択されたポリシングパラメータに基づく、高められたプロセス複雑性によるものである。
【００１６】
他の手掛かりはＵＳ２００５／００２００８４号Ａ１で調査されている。ここでは、炭化ケイ素層は、いわゆるスマートカット法（レイヤートランスファ）によって作成される。最初は約５ｎｍ（ＲＭＳ）の粗さを有する炭化ケイ素表面を、１０００〜１３００℃の温度における１〜３時間での熱的酸化によって１〜２ｎｍ（ＲＭＳ）の粗さへと平滑化させる。引き続き、該炭化ケイ素表面のＣＭＰポリシングを１５〜３０分間実施する。この方法において、その熱的酸化工程は、マイクロキャビティのブリスタリングにより惹起された、粗さが大きすぎる炭化ケイ素表面を、後続のＣＭＰポリシングのために事前に平坦化するために必要である。しかしながら、この長時間の酸化工程によって、前記の方法は比較的高価であり、非経済的である。レイヤートランスファによって製造された半導体層構造は、これが本発明の対象でないので以下に更に考察しない。
【特許文献１】ＷＯ０３／０３４４８４号
【特許文献２】ＷＯ０３／０７１５８８号
【特許文献３】ＵＳ２００５／００２００８４号Ａ１
【非特許文献１】N. Ohtani in "Silicon carbide: recent major advances" / W.J. Choyke, H. Matsunami, G. Pensl (eds.), Seite 138 ff, Springer-Verlag Berlin Heidelberg 2004, ISBN 3-540-40458-9
【非特許文献２】Romano-Rodriguez et al., Materials Science Forum, Vols. 338-342 (2000), pp. 309-312
【非特許文献３】Zetterling et al., Process technology for silicon carbide Devices, Chapter 4, ISBN 0 85296 998 8
【非特許文献４】Journal of Crystal Growth, Vol. 261, 266(2004)
【非特許文献５】J. Electrochem. Soc., Vol. 144, No. 6, June 1997
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の課題は、半導体材料、特に窒化物化合物半導体からなるエピタキシャル層を品質的に高価に成長させることができる半導体層構造並びに半導体層構造の経済的な製造方法を提供することであった。
【課題を解決するための手段】
【００１８】
前記課題は、シリコンウェハ上に単結晶炭化ケイ素層を含み、シリコンウェハの直径が少なくとも１５０ｍｍである半導体層構造であって、その炭化ケイ素層が高くても０．５ｎｍ（ＲＭＳ）の粗さを有し、かつ高くても１ｃｍ−２のマイクロパイプ密度を有し、かつ更に結晶成長又はエピタキシャル堆積に際して生ずるあらゆる欠陥を含まない半導体構造によって解決される。
【００１９】
シリコンウェハという表現は、本発明においては、シリコンを含み、炭素の注入によって炭化ケイ素層が作成される全てのウェハを含むことが望ましい。有利には、シリコンウェハは、単結晶シリコンからなるウェハ、エピタキシャルシリコン層を有するウェハ、ＳＩＭＯＸ（“酸素注入による分離”）基板を有するウェハ又はＳＯＩ（“絶縁膜上シリコン”）ウェハでもある。
【００２０】
有利には、本発明による半導体層構造の単結晶炭化ケイ素層は、炭素の注入によってシリコンウェハ中に作成される層である。
【００２１】
本発明による半導体層構造は、０．０５〜０．５ｎｍ（ＲＭＳ）の表面粗さを有する。従って、本発明による半導体層構造によって、例えば窒化物化合物半導体の堆積と、それによりオプトエレクトロニクスでの使用のために高価な下地が提供される。
【００２２】
本発明による半導体層構造の炭化ケイ素層上に、窒化物化合物半導体を含むエピタキシャル層が堆積されていることが好ましい。有利には、堆積されたエピタキシャル層は、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）又は窒化アルミニウムガリウム（ＡｌＧａＮ）を含む。有利には、本発明による半導体層構造上の窒化物化合物半導体を含むエピタキシャル層のためには、高くても１０１０ｃｍ−２の転位密度がもたらされ、これは先行技術に対して改善を意味する。
【００２３】
本発明による半導体層構造の特定の一つの利点は、該構造が、エピタキシャル堆積又は結晶成長に際して通常生ずるあらゆる欠陥を含まないことにある。結晶成長に際して、例えば欠陥、例えば空格子点、隙間及び積層欠陥が存在することがあり、これらはその上に製造されるデバイスの性能に悪影響を及ぼす。エピタキシャル堆積に際して、例えばミスフィット転位及び変形が形成されることがある。
【００２４】
更に、本発明による半導体層構造は、高くても１ｃｍ−２のマイクロパイプ密度を有する。先行技術において、１００ｍｍの直径を有する炭化ケイ素ウェハの場合には、３０〜１００ｃｍ−２のマイクロパイプ密度が観察され、これはまた、マイクロパイプをエピタキシャル炭化ケイ素層の堆積により充填することによっても１０ｃｍ−２にまで低減させることができるに過ぎない。
【００２５】
また前記課題は、半導体層構造の製造方法において、炭素イオンをシリコンウェハの規定の深さに注入し、次いで該シリコンウェハを熱処理し、それにより該シリコンウェハ中に埋め込まれた単結晶炭化ケイ素層が形成され、そしてその炭化ケイ素層の上方と下方とに非晶質の遷移領域が形成され、引き続き上方のシリコン層と、単結晶炭化ケイ素層の上方にある非晶質の遷移領域とを分離し、それにより単結晶炭化ケイ素層が露出され、そして引き続き露出された単結晶炭化ケイ素層の表面を化学的機械的に平坦化して、０．５ｎｍ未満（ＲＭＳ）の表面粗さにする方法によって解決される。
【００２６】
シリコンウェハという表現は、シリコンを含み、炭素の注入によって炭化ケイ素層を作成するのに適した全てのウェハであることが望ましい。有利には、シリコンウェハは、単結晶シリコンからなるウェハ、エピタキシャルシリコン層を有するウェハ、ＳＩＭＯＸ（“酸素注入による分離”）基板を有するウェハ又はＳＯＩ（“絶縁膜上シリコン”）ウェハでもある。
【００２７】
本発明による方法の一つの特定の利点は、先行技術に反して、化学的機械的平坦化の前に、炭化ケイ素表面の前処理、例えば機械的な予備ポリシング、熱処理又は熱的酸化が予定されていないことにある。従って、本発明による方法は、先行技術に対して特に経済的である。
【００２８】
シリコンウェハの表面垂線に対して０〜２０゜の角度で行われることが好ましいシリコンウェハ中への炭素イオンの注入と、温度１０５０〜１４００℃において２〜２０時間にわたり行われることが好ましい引き続いての熱処理とによって、シリコンウェハ中に、埋め込まれた単結晶炭化ケイ素層と非晶質の遷移領域とがこの炭化ケイ素層の上方と下方とに形成される。シリコンウェハの表面垂線に対する平坦角での注入は、埋め込まれた炭化ケイ素層と上方の非晶質の遷移領域との間の境界面の粗さに影響を及ぼすことが明らかになっている。平坦角での注入は、ある程度の平滑化効果を有する。従って、炭素イオンを、シリコンウェハの表面垂線に対して１〜１０゜の角度で注入することが特に好ましい。
【００２９】
上方のシリコン層並びに埋め込まれた単結晶炭化ケイ素層上にある非晶質の遷移領域とを、引き続き、有利には好適な化学的エッチング工程を用いて除去する。それによって、埋め込まれた単結晶炭化ケイ素層が露出する。
【００３０】
該層を次いで化学的機械的に、有利にはコロイダルシリカ（シリカ）を含むスラリーを用いて、有利には３０分未満のポリシング時間をもって平坦化（ＣＭＰ）する。１５分未満のポリシング時間が特に好ましく、５分未満のポリシング時間が殊に好ましい。ＣＭＰポリシングは、有利にはポリシングプレートの回転数１０〜１００分−１で実施される。ＣＭＰポリシングは、有利には１〜１４ｐｓｉのポリシング圧で実施される。使用されるスラリーのｐＨ値は、例えば水酸化ナトリウム液（ＮａＯＨ）をスラリーに添加することによって調整でき、そしてそのｐＨ値は８〜１１が好ましい。ＣＭＰポリシングは、有利にはポリシング温度２０〜６０℃で実施される。
【００３１】
ＣＭＰポリシングによって、露出した炭化ケイ素表面は、本発明によれば、０．５ｎｍ未満（ＲＭＳ）の粗さにまで平滑化される。０．０５ｎｍ（ＲＭＳ）までの低い粗さ値が達成できる。本発明による方法によって、更に、半導体、特に窒化物化合物半導体のエピタキシャル成長のために優れた下地を製造することができる。
【００３２】
第一の炭素イオンのイオン注入とシリコンウェハの熱処理との後に、第二のイオン注入、例えばヘリウムイオンによるイオン注入を、有利にはシリコンウェハの表面垂線に対して０〜２０゜の角度で行って実施することが好ましい。それによって、埋め込まれた損傷層が作成され、これは炭化ケイ素層と上方の非晶質の遷移領域との間の境界面を少なくとも含むが、全ての炭化ケイ素層を含まない。また前記の場合に、平坦角での注入はある程度の平滑化効果を有し、その効果は作成された損傷層によって更に強化される。従って、第二のイオン注入に際しては、シリコンウェハの表面垂線に対して１〜１０゜の角度が特に好ましい。
【００３３】
第二のイオン注入の後に熱処理は予定されていない。
【００３４】
引き続き、上方の層、従ってシリコン層、非晶質の遷移領域及び損傷層を、有利にはエッチングによって除去する。露出した炭化ケイ素表面は、第二のイオン注入を行わない方法に対して粗さが低い。
【００３５】
引き続き、炭化ケイ素表面は、本発明によれば、ＣＭＰによって０．５ｎｍ未満（ＲＭＳ）の粗さにまで平坦化される。第二のイオン注入後に炭化ケイ素表面の粗さが低いことに基づいて、ＣＭＰ材料研磨の減少と、ポリシング時間の短縮が達成される。
【００３６】
本発明により０．５ｎｍ未満（ＲＭＳ）の粗さに化学的機械的に平坦化された半導体層構造の炭化ケイ素表面上に、窒化物化合物半導体を含むエピタキシャル層を堆積させることが好ましい。
【００３７】
以下に本発明による方法を図１及び図２をもとに詳説する。
【００３８】
図１（ａ〜ｆ）では、どのようにして炭素イオン２が高速でシリコンウェハ１の所定の深さＤにまで注入されるかを示している。シリコンウェハの表面１ａ上には、可能であれば、注入の前又は後に、別の層が施与されていてよく、又はそれが既にパターン形成された表面を有するウェハであってもよい。引き続き該シリコンウェハを高温で熱処理する。注入された炭素イオンは、ケイ素原子と一緒になってシリコンウェハ１において単結晶炭化ケイ素層４を形成する。単結晶炭化ケイ素層の上方と下方とに、非晶質の遷移領域３ａ及び３ｂ並びにシリコン層１ｂ及び１ｃが存在する。
【００３９】
非晶質の遷移領域は、種々の多結晶炭化ケイ素析出物、非晶質の多結晶炭化ケイ素並びにシリコンを含有する。遷移領域３ａと、上方のシリコン層１ｂとの間の境界層並びに遷移領域３ａと、単結晶炭化ケイ素層４との間の境界層は比較的粗い。上方のシリコン層１ｂと非晶質の遷移領域３ａとを引き続き除去して、埋め込まれた粗い炭化ケイ素表面４ａを露出させる。この炭化ケイ素表面を引き続き化学的機械的に平坦化する。それにより、０．０５〜０．５ｎｍ（ＲＭＳ）の粗さにまで平坦化された炭化ケイ素表面４ｂが得られる。更に、平坦化された炭化ケイ素表面４ｂ上にエピタキシャル層５を堆積させる。
【００４０】
図２（ａ〜ｇ）では、図１と同じ方法が実施されるが、異なる点は、第二のイオン注入を用いて、例えばヘリウムイオンの注入によって、埋め込まれた損傷層６を作成することであり、その層は炭化ケイ素層４と、遷移領域３ａとの間の境界面を共に含むが、埋め込まれた炭化ケイ素層４は完全に含まない。その上方のシリコン層１ｂ、非晶質の遷移領域３ａ並びに損傷層６を引き続き除去して、埋め込まれた炭化ケイ素表面４ａを露出させる。引き続き該炭化ケイ素表面を化学的機械的に平坦化させる。それにより、０．０５〜０．５ｎｍ（ＲＭＳ）の粗さにまで平坦化された炭化ケイ素表面４ｂが得られる。引き続いて、平坦化された炭化ケイ素表面４ｂ上に、エピタキシャル層５を堆積させる。
【００４１】
上方のシリコン層、非晶質の遷移領域並びに欠陥領域の除去は、シリコンの気相エッチングによって達成できる。そのエッチングは、水素、塩化水素、フッ酸又は前記の物質の混合物のいずれかを用いて高められた温度で実施される。ケイ素及び／又は炭素を含有するガスの添加は、エッチング過程の間にも可能である。
【００４２】
約１０ｋｅＶの低エネルギー注入の場合に、炭化ケイ素表面上に、不所望な針状の成長物（Wuchs）が析出物から形成することがある（Chen et al., Applied Physics Letters, Vol. 72, Issue 15, pp. 1926-1928）。この針状の成長物は、有利には好適な化学的エッチング法によって除去される。この針状の成長物を炭化ケイ素表面から除去した後に、該表面を、本発明により０．０５〜０．５ｎｍ（ＲＭＳ）の粗さにまで化学的機械的に平坦化し、引き続き有利には清浄化させる。
【００４３】
本発明による方法によって達成される極めて低い炭化ケイ素表面の粗さ値によって、製造された半導体層構造が、窒化物化合物半導体のエピタキシャル成長のための基板として極めて適したものとなる。
【００４４】
炭化ケイ素基板は、オプトエレクトロニクスデバイスの製造及び高圧電流領域のためのデバイスの製造に際して使用される。ＩＢＳ−炭化ケイ素によって形成される薄膜は、シランと、ソースガスとしてのプロパンと、キャリヤーガスとしての水素とによるエピタキシャル成長によって拡張させることができる。
【００４５】
炭化ケイ素基板は、オプトエレクトロニクスデバイスのための出発材料として主に用いられ、その際、該炭化ケイ素表面はエピタキシャル成長のための下地として用いられる。例えばＧａＮ（窒化ガリウム）、ＡｌＧａＮ（窒化アルミニウムガリウム）並びにＩｎＡｌＧａＮ（窒化インジウムアルミニウムガリウム）からなるエピタキシャル層を窒化ケイ素表面に堆積させることができ、そしてそれによって、オプトエレクトロニクスデバイス並びに高出力エレクトロニクス及び高周波エレクトロニクスのためのデバイスを製造することができる。
【００４６】
使用例は、ＦＥＴ（電界効果トランジスタ）、青色ＬＥＤ（発光ダイオード）及びホトダイオードである。
【実施例】
【００４７】
実施例１：
単結晶シリコンからなる直径１５０ｍｍのウェハに、炭素イオンを速度１８０ｋｅＶ、線量６．６×１０１７ｃｍ−２、半導体ウェハの表面垂線に対する角度７゜及びシリコンウェハの温度５３０℃で注入した。その半導体ウェハを次いでアルゴン雰囲気下で１２５０℃において１０時間熱処理した。
【００４８】
熱処理後に、シリコンウェハ中にヘリウムイオンを速度８０ｋｅＶ、線量８×１０１６ｃｍ−２及びシリコンウェハに対する表面垂線に対する角度７゜で注入した。
【００４９】
上方の層（シリコン層、遷移領域及び損傷層）を、引き続きＨＦ／ＨＮＯ３の混合比１：６の混合物によるエッチングによって１５０秒以内で研磨した。
【００５０】
露出した炭化ケイ素層の厚さは７５ｎｍであった。
【００５１】
次いで該層の表面粗さをＡＦＭ（“原子間力顕微鏡”）によって測定した。この場合に、１×１μｍ２の表面上に３．３１ｎｍ（ＲＭＳ）の値が得られた。
【００５２】
露出した炭化ケイ素表面を、引き続きロジテック社製のＣＭＰポリシングマシンを用いて化学的機械的に平坦化した。３分間にわたって、以下のパラメータを用いた：ＥＳＭ−１３ポリシングディスク、コロイダルシリカ（シリカ）を基礎とするｐＨ値８〜１１のスラリー、圧力２ｐｓｉ、ポリシングプレートの回転数３０ないし４０分−１。ポリシングは室温で行った。ＣＭＰポリシングによる炭化ケイ素の材料研磨は９ｎｍであった。
【００５３】
こうして得られた表面粗さを引き続きＡＦＭによって測定した。それによって、１×１μｍ２の表面上に０．３６ｎｍ（ＲＭＳ）の値が得られた。
【図面の簡単な説明】
【００５４】
【図１】図１は、本発明による方法の工程図を示している
【図２】図２は、本発明による方法の工程図を示している
【図１】
2006327931.tif 000002
【図２】
2006327931.tif 000003