(57)【要約】【課題】  配線及びコンタクトを微細化しながら活性領域の増大を抑制して、配線と活性領域とのコンタクトを良好に保つ。【解決手段】  半導体装置では、配線Ｍ１乃至Ｍ３がＹ方向に平行して設けられ、配線直下に活性領域ＳＤＧが設けられ、配線Ｍ２が第１のコンタクトＣ１及び第２のコンタクトＣ２を介して活性領域ＳＤＧと接続されている。第１のコンタクトＣ１は、配線Ｍ２よりも幅の広い活性領域ＳＤＧ内に、第１のコンタクトと活性領域との余裕Ｚだけ内側に設けられ、開口部にコンタクトプラグ６が埋設されている。配線Ｍ２内に設けられた第２のコンタクトＣ２は、第１のコンタクトＣ１上に第１のコンタクトＣ１と接して設けられ、Ｘ方向の寸法Ｘ１が第１のコンタクトＣ１及び配線Ｍ２よりも第２のコンタクトと配線の余裕Ｗの２倍分だけ小さく、且つＹ方向の寸法Ｙ１が第１のコンタクトＣ１よりも大きく、活性領域ＳＤＧの外側まで設けられている。【選択図】  図１
2006054397.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の第１主面に選択的に設けられた第１導電型とは逆導電型である第２導電型の拡散層と、
前記拡散層上の層間絶縁膜に設けられ、且つ前記拡散層表面を露出する第１のコンタクト開口部と、
前記第１のコンタクト開口部に選択的に埋設されたコンタクトプラグと、
前記層間絶縁膜及び前記コンタクトプラグ上の絶縁膜に設けられ、且つ前記コンタクトプラグ及び前記層間絶縁膜の表面を露出し、一方向の寸法が前記第１のコンタクトよりも小さく、且つ前記一方向とは垂直な方向の寸法が前記第１のコンタクトよりも大きな第２のコンタクト開口部と、
前記第２のコンタクト開口部を覆い、且つ前記コンタクトプラグを介して前記拡散層と接続された配線と
を具備することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の第１主面に選択的に設けられた第１導電型とは逆導電型である第２導電型のソース及びドレイン層と、
前記ソース及びドレイン層上の層間絶縁膜に設けられ、且つ前記拡散層表面を露出する第１のコンタクト開口部と、
前記第１のコンタクト開口部に選択的に埋設されたコンタクトプラグと、
前記層間絶縁膜及び前記コンタクトプラグ上の絶縁膜に設けられ、且つ前記コンタクトプラグ及び前記層間絶縁膜の表面を露出し、一方向の寸法が前記第１のコンタクトよりも小さく、且つ前記一方向とは垂直な方向の寸法が前記第１のコンタクトよりも大きな第２のコンタクト開口部と、
前記第２のコンタクト開口部を覆い、且つ前記コンタクトプラグを介して前記ソース及びドレイン層と接続された配線と
を具備することを特徴とする半導体装置。
【請求項３】
前記コンタクトプラグは、タングステンであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第１導電型の半導体基板の第１主面に選択的に設けられた第１導電型とは逆導電型である第２導電型の拡散層と、
前記拡散層上の層間絶縁膜に設けられ、且つ前記拡散層表面を露出する第１のコンタクト開口部と、
前記第１のコンタクト開口部に選択的に埋設された第２導電型のポリシリコンプラグと、
前記拡散層内に設けられ、前記ポリシリコンプラグを拡散源とする第２導電型の高濃度層と、
前記層間絶縁膜及び前記ポリシリコンプラグ上の絶縁膜に設けられ、且つ前記ポリシリコンプラグ及び前記層間絶縁膜の表面を露出し、一方向の寸法が前記第１のコンタクトよりも小さく、且つ前記一方向とは垂直な方向の寸法が前記第１のコンタクトよりも大きな第２のコンタクト開口部と、
前記第２のコンタクト開口部を覆い、且つ前記ポリシリコンプラグを介して前記拡散層及び前記高濃度層と接続された配線と
を具備することを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板の第１主面に第１導電型とは逆導電型である第２導電型の拡散層を選択的に形成する工程と、
前記拡散層上の層間絶縁膜を除去して前記拡散層を露出する第１のコンタクト開口部を形成する工程と、
前記第１のコンタクト開口部内に、タングステンからなるコンタクトプラグを形成する工程と、
前記層間絶縁膜及び前記コンタクトプラグ上の絶縁膜を除去して前記コンタクトプラグ及び前記層間絶縁膜を露出し、一方向の寸法が前記第１のコンタクトよりも小さく、且つ前記一方向とは垂直な方向の寸法が前記第１のコンタクトよりも大きな第２のコンタクト開口部を形成する工程と、
前記第２のコンタクト開口部を覆い、第１導電型の半導体基板の第１主面上に配線を選択的に形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にコンタクト開口部にプラグを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の微細化及び半導体装置の高集積化に伴い、半導体素子のコンタクト、及び配線の幅／スペース（Ｌ／Ｓ）の寸法が狭くなっている。微細化されたコンタクトでは、コンタクトのアスペクト比（層間絶縁膜の厚さ／コンタクトの寸法の比）が大きくなるので配線の被覆性及び平坦性を改善させるためコンタクト開口部にプラグを埋設している（例えば、特許文献１参照。）。
【０００３】
ところが、半導体素子の微細化が更に進展し、サブミクロン或いはクオーターミクロン以下になると、微細化と共にコンタクトのアスペクト比及び配線のアスペクト比（配線の高さ／配線幅の比）が大きくなり、コンタクト開口部にプラグを埋設してもコンタクト、及び配線の幅／スペース（Ｌ／Ｓ）の寸法を微細化するのが困難になり、コンタクト寸法が配線の幅／スペース（Ｌ／Ｓ）の１／２ピッチよりも大きくなる問題点がある（例えば、非特許文献１参照。）。また、配線の幅（Ｌ）及び配線のスペース（Ｓ）の微細化を維持し、コンタクト寸法を配線の幅／スペース（Ｌ／Ｓ）の１／２ピッチ以下にした場合、コンタクトの配線方向の寸法を配線方向と垂直の方向の寸法よりも大きくする必要が生じ、コンタクトが設けられた活性領域、例えば、ＭＩＳ（Metal  Insulator  Semiconductor）トランジスタのソース・ドレイン領域が大きくなりＭＩＳトランジスタの容量などが増大するという問題点がある。
【特許文献１】特開２００２−２８０５２３号公報（頁１０、図９）
【非特許文献１】ＩＴＲＳ、“INTERNATIONAL  TECHNOLOGY  ROADMAP  FOR  SEMICONDUCTORS  2003  EDTION  LITHOGRAPHY（P4  Table77a、P5  Table77b）”、[online]、[2004年4月22日検索]、インターネット<URL:http://public.itrs.net/Files/2003ITRS/Home2003.htm>
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、開口部にプラグが埋設された第１のコンタクトと、配線方向と垂直な方向の寸法が第１のコンタクト及び配線幅よりも小さく、且つ配線方向の寸法が第１のコンタクトよりも大きな第２のコンタクトを備えた半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の半導体装置は、第１導電型の半導体基板の第１主面に選択的に設けられた第１導電型とは逆導電型である第２導電型の拡散層と、前記拡散層上の層間絶縁膜に設けられ、且つ前記拡散層表面を露出する第１のコンタクト開口部と、前記第１のコンタクト開口部に選択的に埋設されたコンタクトプラグと、前記層間絶縁膜及び前記コンタクトプラグ上の絶縁膜に設けられ、且つ前記コンタクトプラグ及び前記層間絶縁膜の表面を露出し、一方向の寸法が前記第１のコンタクトよりも小さく、且つ前記一方向とは垂直な方向の寸法が前記第１のコンタクトよりも大きな第２のコンタクト開口部と、前記第２のコンタクト開口部を覆い、且つ前記コンタクトプラグを介して前記拡散層と接続された配線とを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、第１導電型の半導体基板の第１主面に第１導電型とは逆導電型である第２導電型の拡散層を選択的に形成する工程と、前記拡散層上の層間絶縁膜を除去して前記拡散層を露出する第１のコンタクト開口部を形成する工程と、前記第１のコンタクト開口部内に、タングステンからなるコンタクトプラグを形成する工程と、前記層間絶縁膜及び前記コンタクトプラグ上の絶縁膜を除去して前記コンタクトプラグ及び前記層間絶縁膜を露出し、一方向の寸法が前記第１のコンタクトよりも小さく、且つ前記一方向とは垂直な方向の寸法が前記第１のコンタクトよりも大きな第２のコンタクト開口部を形成する工程と、前記第２のコンタクト開口部を覆い、第１導電型の半導体基板の第１主面上に配線を選択的に形成する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、開口部にプラグが埋設された第１のコンタクトと、配線方向と垂直な方向の寸法が第１のコンタクト及び配線幅よりも小さく、且つ配線方向の寸法が第１のコンタクトよりも大きな第２のコンタクトを備えた半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置を概略的に示す平面図、図２乃至５は図１のＡ−Ａ線に沿う半導体装置の製造工程を示す断面図、図６は図１のＢ−Ｂ線に沿う半導体装置の製造工程を示す断面図である。
【００１０】
図１に示すように、半導体装置では、配線のライン幅Ｌ（例えば、１００ｎｍ）、配線のスペース幅Ｓ（例えば、１００ｎｍ）を有する配線Ｍ１乃至Ｍ３がＹ方向（縦方向）に平行して設けられ、配線直下に活性領域ＳＤＧが設けられている。配線Ｍ２は第１のコンタクトＣ１及び第２のコンタクトＣ２を介して活性領域ＳＤＧと接続されている。正方形の第１のコンタクトＣ１は、例えば、１００Ｘ１００ｎｍの寸法を有し、配線Ｍ２よりも幅の広い活性領域ＳＤＧの第１のコンタクトと活性領域との余裕Ｚだけ内側に設けられ、その両端は配線Ｍ２の両端直下に設けられている。
【００１１】
配線Ｍ２内に設けられた第２のコンタクトＣ２は、第１のコンタクトＣ１上に第１のコンタクトＣ１と接して設けられ、Ｘ方向（横方向）の寸法Ｘ１が第１のコンタクトＣ１及び配線Ｍ２よりも第２のコンタクトと配線の余裕Ｗの２倍分だけ小さく、且つＹ方向の寸法Ｙ１が第１のコンタクトＣ１よりも大きく、活性領域ＳＤＧの外側まで設けられている。そして、第１のコンタクトＣ１及び第２のコンタクトＣ２の中心点は同一に形成され、第２のコンタクトＣ２は、第１のコンタクトＣ１よりも大きく形成されている。
【００１２】
図２に示すように、まず、Ｐ型シリコン基板１の第１主面（表面）に素子分離用のＳＴＩ（シャロートレンチアイソレーション）２を形成する。その方法は、素子分離領域に、例えば、２００ｎｍの浅い溝を形成し、溝表面に薄い熱酸化膜（ＳｉＯ２）を設け、ＣＶＤ（Chemical  Vapor  Deposition）法により溝全体に酸化膜（ＳｉＯ２）を埋め込む。その後、ＣＭＰ（Chemical  Mechanical  Polish）によりＰ型シリコン基板１の第１主面（表面）を完全に平坦化する。次に砒素を、例えば、加速電圧２０ＫｅＶ、ドーズ量５ｘ１０１５ｃｍ−２の条件で活性領域ＳＤＧにイオン注入する。続いて、Ｐ型シリコン基板１の第１主面（表面）に層間絶縁膜４を堆積する。その方法は、例えばＴＥＯＳ（Tetraethoxy  silane）−O２系のＣＶＤ法により酸化膜（ＳｉＯ２）及びＣＶＤ法によりＢＰＳＧ（Boro−Phospho  Silicate  Glass）膜を連続的に堆積する。続いて、ＲＴＰ（Rapid  Thermal  Process）と呼ばれるランプによる加熱を、例えば、窒素雰囲気で９７０℃、１０秒行い、砒素イオン注入層を活性化させてＮ+拡散層３の形成と、層間絶縁膜４をリフローさせて平坦化する。そして、周知のリソグラフィー法により第１のコンタクトＣ１形成予定領域上に開口部を有するレジスト膜５を形成し、このレジスト膜５をマスクに層間絶縁膜４を異方性エッチング、例えば、ＲＩＥ（Reactive  Ion  Etching）法によりエッチング除去して、Ｎ+拡散層３のコンタクト開口部表面を露出する。
【００１３】
次に、図３に示すように、ＷＦ６を用いたタングステン（Ｗ）ＣＶＤ法により、等方的にＰ型シリコン基板１の第１主面（表面）上にタングステンを堆積する。そして、ＣＭＰによりタングステンを研磨平坦化し、コンタクトプラグ（Ｗプラグ）６を第１のコンタクトＣ１の開口部に埋設する。ここで、第１のコンタクトＣ１のアスペクト比（層間絶縁膜の厚さ／コンタクトの寸法の比）は４である。なお、Ｎ+拡散層３とタングステンの間にＴｉＮ、ＴｉＮ／Ｔｉ、ＴａＮ、或いはＷＮなどのバリアメタル膜を設けてもよい。
【００１４】
続いて、図４に示すように、ＴＥＯＳ−O２系のＣＶＤ法により、Ｐ型シリコン基板１の第１主面（表面）上に層間絶縁膜４よりも比較的に膜厚の薄い絶縁膜７を堆積する。そして、周知のリソグラフィー法により第２のコンタクトＣ２形成予定領域上に開口部を有するレジスト膜５を形成し、このレジスト膜５をマスクに絶縁膜７を異方性エッチング、例えば、ＲＩＥによりエッチング除去して、コンタクトプラグ（Ｗプラグ）６の開口部表面を露出する。
【００１５】
そして、図５に示すように、Ｐ型シリコン基板１の第１主面（表面）上に第１の金属配線膜、例えば、ＡＬ（アルミニウム）−５％Ｃｕ（銅）を形成する。なお、コンタクトプラグ（Ｗプラグ）６と第１の金属配線膜の間にＴｉＮ、ＴｉＮ／Ｔｉ、ＴａＮ、或いはＷＮなどのバリアメタル膜を設けてもよい。その後、周知のリソグラフィー法によりレジスト膜を形成し、このレジスト膜をマスクに第１の金属配線膜を異方性エッチング、例えば、ＲＩＥによりエッチングして、第１の金属配線８を形成する。
【００１６】
ここで、第２のコンタクトＣ２は第１のコンタクトＣ１よりも第２のコンタクトと配線の余裕Ｗ分だけ内側に設けられ、配線Ｍ２の第１の金属配線８は第２のコンタクトＣ２よりも第２のコンタクトと配線の余裕Ｗ分だけ外側に設けられている。第２のコンタクトと配線の余裕Ｗの寸法は、配線Ｍ１乃至Ｍ３の配線幅（Ｌ）及びスペース（Ｓ）間隔を維持しながら、第２のコンタクトＣ２と配線Ｍ２の合わせ余裕及び配線Ｍ２のエッチングによる寸法変化を考慮して設けられているので、第２のコンタクトＣ２が露出したり、第２のコンタクトＣ２が隣接する配線Ｍ１或いはＭ２と接することはない。また、第１のコンタクトＣ１は、配線のライン幅Ｌと同じ寸法に設けられているのでＮ＋拡散層３とコンタクトプラグ（Ｗプラグ）６間のコンタクト抵抗の増大を抑制することができる。そして、第２のコンタクトＣ２のアスペクト比（絶縁膜の厚さ／コンタクトの寸法の比）は１よりも十分小さいので、絶縁膜７よりも上側の部分の配線Ｍ２の第１の金属配線８と配線Ｍ１、Ｍ３の第１の金属配線８は同じ形状となる。
【００１７】
続いて、このレジスト膜を除去する。ここで、第１の金属配線８にＡＬ（アルミニウム）−５％Ｃｕ（銅）を用いているが、Ｗ、ＡＬ、Ｃｕなどの単体金属、ＡＬ−ＳｉなどのＡＬ−Ｃｕ以外のＡＬ合金、又はＣｕ−ＴｉなどのＣｕ合金を用いてもよい。
【００１８】
次に、図６に示すように、配線Ｍ１乃至Ｍ３が平行に設けられているＹ方向では、第２のコンタクトＣ２が第１のコンタクトＣ１よりも大きく設けられ、活性領域ＳＤＧであるＮ＋拡散層３上及びＳＴＩ２領域上の一部まで延長されて設けられている。ここで、第２のコンタクトＣ２は、第１のコンタクトＣ１よりも大きく、且つ一部がＳＴＩ２上に形成されているが、比較的膜厚の厚い層間絶縁膜４上に設けられているので配線Ｍ２とＮ＋拡散層３が短絡したり、配線Ｍ２がＰ型シリコン基板１と短絡したりすることはない。しかも、配線Ｍ２とＰ型シリコン基板１間の寄生容量は増大しない。
【００１９】
そして、図示していないが、Ｐ型シリコン基板１の第１主面（表面）上に第２の層間絶縁膜を形成する工程、ビア及びプラグを形成する工程、及び第２の金属配線を形成する工程などによりこの半導体装置は完成する。
【００２０】
上述したように、本実施例の半導体装置では、第１のコンタクトＣ１が活性領域ＳＤＧの内部に設けられ、開口部にコンタクトプラグ６が埋設されている。第２のコンタクトＣ２が第１のコンタクトＣ１上に第１のコンタクトＣ１と接して設けられ、Ｘ方向の寸法Ｘ１が第１のコンタクトＣ１及び配線Ｍ２よりも第２のコンタクトと配線の余裕Ｗの２倍分だけ小さく、且つＹ方向の寸法Ｙ１が第１のコンタクトＣ１よりも大きく、活性領域ＳＤＧの外側まで設けられている。このため、配線の幅及び配線のスペースの微細化を維持し、且つ活性領域の面積及び容量増大を抑制しながら配線と活性領域の良好なコンタクトを保つことができる。
【００２１】
なお、本実施例では、第１の金属配線８を用いているが、第２の金属配線、或いは第２の金属配線よりも上層の金属配線を用いてもよい。この場合、コンタクトプラグは層間絶縁膜を形成するごとに層間絶縁膜を開口し、開口部に埋設するのが好ましい。
【実施例２】
【００２２】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図７は、Ｎｃｈ  ＭＩＳトランジスタを概略的に示す平面図、図８は図７のＣ−Ｃ線に沿うＮｃｈ  ＭＩＳトランジスタを示す断面図である。
【００２３】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００２４】
図７に示すように、Ｎｃｈ  ＭＩＳトランジスタでは、活性領域ＳＤＧのソース部及びドレイン部にそれぞれ正方形の第１のコンタクトＣ１が第１のコンタクトと活性領域との余裕Ｚだけ内側に設けられている。第２のコンタクトＣ２は、第１のコンタクトＣ１上に第１のコンタクトＣ１と接して設けられ、Ｘ方向（横方向）の寸法Ｘ２が第２のコンタクトＣ２と配線の余裕Ｗの２倍分だけ小さく、且つＹ方向の寸法Ｙ２が第１のコンタクトＣ１よりも大きく、活性領域ＳＤＧの外側まで設けられている。このため、第１のコンタクトＣ１は活性領域ＳＤＧのソース部及びドレイン部に対して最大のコンタクト面積を形成でき、第２のコンタクトＣ２はソース配線ＭＳ及びドレイン配線ＭＤに対して第２のコンタクトと配線の余裕Ｗを維持しながら大きなコンタクト面積を確保できる。ここで、第２のコンタクトと配線の余裕Ｗは、第２のコンタクトＣ２と配線Ｍ２の合わせ余裕及び配線Ｍ２のエッチングによる寸法変化などを考慮して第１のコンタクトと活性領域との余裕Ｚよりも大きくしている。
【００２５】
ソース配線ＭＳ及びドレイン配線ＭＤのＸ方向の両端は、活性領域ＳＤＧのソース部及びドレイン部のＸ方向の両端と一致して設けられている。Ｎｃｈ  ＭＩＳトランジスタのゲートＧ１は、活性領域ＳＤＧのソース部とドレイン部の間に設けられている。ここで、第１のコンタクトＣ１及び第２のコンタクトの中心点は同一に形成されている。
【００２６】
図８に示すように、ＭＩＳトランジスタのゲート電極１１は、Ｐ型シリコン基板１の第１主面（表面）上にゲート絶縁膜１０を介して設けられている。ゲート電極１１上にはゲート電極保護膜１２が設けられ、ゲート電極１１及びゲート電極保護膜１２の周囲には選択的にゲート側壁用シリコン窒化膜１３が設けられている。ＳＴＩ２とゲート電極１１の間のＰ型シリコン基板１の第１主面（表面）には、ＭＩＳトランジスタのＮ＋ソース層１４及びＮ＋ドレイン層１５がそれぞれ設けられている。そして、Ｎ＋ソース層１４及びＮ＋ドレイン層１５上の第１のコンタクトＣ１の開口部には、例えば、Ｎ型不純物であるリンが高濃度にドープされたポリシリコンプラグ（コンタクトプラグ）９がそれぞれ埋設されている。Ｎ＋ソース層１４及びＮ＋ドレイン層１５内には、ポリシリコンプラグ９を拡散源とするＮ＋層１６がそれぞれ設けられている。
【００２７】
ここで、第２のコンタクトＣ２は、第１のコンタクトＣ１よりも大きく、且つ一部がＳＴＩ２上に形成されているが、比較的膜厚の厚い層間絶縁膜４上に設けられているのでソース配線ＭＳとＮ＋ソース層１４、及びドレイン配線ＭＤとＮ＋ドレイン層１５が短絡したり、ソース配線ＭＳ及びドレイン配線ＭＤがＰ型シリコン基板１と短絡したりすることはない。しかも、ソース配線ＭＳ及びドレイン配線ＭＤとＰ型シリコン基板１間の寄生容量は増大しない。
【００２８】
上述したように、本実施例の半導体装置では、第１のコンタクトＣ１が活性領域ＳＤＧのソース部及びドレイン部の内部に設けられ、開口部にポリシリコンプラグ９が埋設されている。第２のコンタクトＣ２が第１のコンタクトＣ１上に第１のコンタクトＣ１と接して設けられ、Ｘ方向の寸法Ｘ２がソース配線ＭＤ及びドレイン配線ＭＤよりも第２のコンタクトと配線の余裕Ｗの２倍分だけ小さく、且つＹ方向の寸法Ｙ２が第１のコンタクトＣ１よりも大きく、活性領域ＳＤＧの外側まで設けられている。このため、配線の幅及び配線のスペースの微細化を維持し、且つ活性領域のソース部及びドレイン部の面積及びＭＩＳトランジスタの容量増大を抑制しながら配線と活性領域の良好なコンタクトを保つことができる。
【００２９】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００３０】
例えば、実施例２では、Ｎ型不純物であるリンが高濃度にドープされたポリシリコンプラグを用いているが、Ｐｃｈ  ＭＩＳトランジスタの活性領域ＳＤＧのソース部及びドレイン部にＰ型不純物が高濃度にドープされたポリシリコンプラグを用いてもよい。そして、本実施例では、活性領域間の分離にＳＴＩを用いているが埋め込み酸化膜を用いたリセスドＬＯＣＯＳを用いてもよい。
【００３１】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１導電型の半導体基板の第１主面に選択的に設けられた第１導電型とは逆導電型である第２導電型のソース・ドレイン層と、前記ソース・ドレイン層上の層間絶縁膜に設けられ、且つ前記ソース・ドレイン層表面を露出する第１のコンタクト開口部と、前記第１のコンタクト開口部に選択的に埋設された第２の導電型のポリシリコンプラグと、前記ソース・ドレイン層内に設けられ、前記ポリシリコンプラグを拡散源とする第２の導電型の高濃度層と、前記層間絶縁膜及び前記ポリシリコンプラグ上の絶縁膜に設けられ、且つ前記ポリシリコンプラグ及び前記層間絶縁膜の表面を露出し、一方向の寸法が前記第１のコンタクトよりも小さく、且つ前記一方向とは垂直な方向の寸法が前記第１のコンタクトよりも大きな第２のコンタクト開口部と、前記第２のコンタクト開口部を覆い、且つ前記ポリシリコンプラグを介して前記ソース・ドレイン層及び前記高濃度層と接続された配線とを具備する半導体装置。
【００３２】
（付記２）  第１導電型の半導体基板の第１主面に第１導電型とは逆導電型である第２導電型の拡散層を選択的に形成する工程と、前記拡散層上の層間絶縁膜を除去して前記拡散層を露出する第１のコンタクト開口部を形成する工程と、前記第１のコンタクト開口部内に、第２導電型の高濃度のポリシリコンプラグを形成する工程と、前記拡散層内に前記ポリシリコンプラグを拡散源とする２の導電型の高濃度層を形成する工程と、前記層間絶縁膜及び前記ポリシリコンプラグ上の絶縁膜を除去して前記ポリシリコンプラグ及び前記層間絶縁膜を露出し、一方向の寸法が前記第１のコンタクトよりも小さく、且つ前記一方向とは垂直な方向の寸法が前記第１のコンタクトよりも大きな第２のコンタクト開口部を形成する工程と、前記第２のコンタクト開口部を覆い、第１導電型の半導体基板の第１主面上に配線を選択的に形成する工程とを具備する半導体装置の製造方法。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例１に係る半導体装置を概略的に示す平面図。
【図２】図１のＡ−Ａ線に沿う半導体装置の製造工程を示す断面図。
【図３】図１のＡ−Ａ線に沿う半導体装置の製造工程を示す断面図。
【図４】図１のＡ−Ａ線に沿う半導体装置の製造工程を示す断面図。
【図５】図１のＡ−Ａ線に沿う半導体装置の製造工程を示す断面図。
【図６】図１のＢ−Ｂ線に沿う半導体装置の製造工程を示す断面図。
【図７】本発明の実施例２に係るＮｃｈ  ＭＩＳトランジスタを概略的に示す平面図。
【図８】図７のＣ−Ｃ線に沿うＮｃｈ  ＭＩＳトランジスタを示す断面図。
【符号の説明】
【００３４】
１  シリコン基板
２  ＳＴＩ（シャロートレンチアイソレーション）
３  Ｎ＋拡散層
４  層間絶縁膜
５  レジスト膜
６  コンタクトプラグ（Ｗプラグ）
７  絶縁膜
８  金属配線
９  ポリシリコンプラグ
１０ゲート絶縁膜
１１  ゲート電極
１２  ゲート電極保護膜
１３  シリコン窒化膜
１４  Ｎ＋ソース層
１５  Ｎ＋ドレイン層
１６  Ｎ＋層
Ｃ１  第１のコンタクトホール
Ｃ２  第２のコンタクトホール
Ｇ１  Ｎｃｈ  ＭＩＳトランジスタ
Ｌ  配線のライン幅
Ｍ１〜Ｍ３  配線
ＭＤ  ドレイン配線
ＭＳ  ソース配線
Ｓ  配線のスペース幅
ＳＤＧ  活性領域
Ｘ１、Ｘ２  第２のコンタクトのＸ方向の寸法
Ｙ１、Ｙ２  第２のコンタクトのＹ方向の寸法
Ｗ  第２のコンタクトと配線の余裕
Ｚ  第２のコンタクトと活性領域の余裕
【図１】
2006054397.tif 000003
【図２】
2006054397.tif 000004
【図３】
2006054397.tif 000005
【図４】
2006054397.tif 000006
【図５】
2006054397.tif 000007
【図６】
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【図７】
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【図８】
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