(57)【要約】【課題】本発明は、ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、メモリセルアレイのレイアウト面積を縮小できるようにする。【解決手段】たとえば、メモリセルブロックＭＣＢの片側には、プレート線ＰＬ１が設けられている。そして、このプレート線ＰＬ１の下層に、ブロックセレクトトランジスタＳＴのソース端子ＳＤとビット線ＢＬ０とを接続するコンタクト部ＢＣが配設されている。また、メモリセルブロックＭＣＢのもう一方の片側には、プレート線ＰＬ０が設けられている。そして、このプレート線ＰＬ０の下層に、ブロックセレクトトランジスタＳＴのソース端子ＳＤとビット線ＢＬ１とを接続するコンタクト部ＢＣが配設されている。【選択図】      図２
2006332335.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタの二つの電極と、ゲート端子にワード線が接続されたセルトランジスタのソース／ドレイン端子とを並列に接続した複数のメモリセルが直列に接続された各セル列の一端にプレート線が接続され、他端に、ソース端子にビット線が接続され、ゲート端子にブロック選択線が接続されたブロックセレクトトランジスタのドレイン端子がそれぞれ接続されて複数のメモリセルブロックがアレイ状に配置されたメモリセルアレイを備え、
前記プレート線の下層に、前記ブロックセレクトトランジスタのソース端子と前記ビット線とを接続するコンタクト部が配設されていることを特徴とする半導体記憶装置。
【請求項２】
強誘電体キャパシタの二つの電極と、ゲート端子にワード線が接続されたセルトランジスタのソース／ドレイン端子とを並列に接続した複数のメモリセルが直列に接続された各セル列の一端にプレート線が接続され、他端に、ソース端子にビット線が接続され、ゲート端子にブロック選択線が接続されたブロックセレクトトランジスタのドレイン端子がそれぞれ接続されて複数のメモリセルブロックがアレイ状に配置されたメモリセルアレイを備え、
前記複数のメモリセルブロックは、相補的な関係にある対のビット線の一方につながる各メモリセルブロックにおける前記ブロックセレクトトランジスタの各ゲート端子に共通に接続された第一のブロック選択線と、前記相補的な関係にある対のビット線の他方につながる各メモリセルブロックにおける前記ブロックセレクトトランジスタの各ゲート端子に共通に接続された第二のブロック選択線との間に配置されていることを特徴とする半導体記憶装置。
【請求項３】
強誘電体キャパシタの二つの電極と、ゲート端子にワード線が接続されたセルトランジスタのソース／ドレイン端子とを並列に接続した複数のメモリセルが直列に接続された各セル列の一端にプレート線が接続され、他端に、ソース端子にビット線が接続され、ゲート端子にブロック選択線が接続されたブロックセレクトトランジスタのドレイン端子がそれぞれ接続されて複数のメモリセルブロックがアレイ状に配置されたメモリセルアレイを備え、
相補的な関係にある対のビット線の一方にそれぞれつながる各メモリセルブロックであって、隣接する一方のメモリセルブロックにおける前記ブロックセレクトトランジスタのゲート端子が接続される第一のブロック選択線と、隣接する他方のメモリセルブロックにおける前記ブロックセレクトトランジスタのゲート端子が接続される第二のブロック選択線との間、および、相補的な関係にある対のビット線の他方にそれぞれつながる各メモリセルブロックであって、隣接する一方のメモリセルブロックにおける前記ブロックセレクトトランジスタのゲート端子が接続される第三のブロック選択線と、隣接する他方のメモリセルブロックにおける前記ブロックセレクトトランジスタのゲート端子が接続される第四のブロック選択線との間に、前記プレート線がそれぞれ配置されていることを特徴とする半導体記憶装置。
【請求項４】
強誘電体キャパシタの二つの電極と、ゲート端子にワード線が接続されたセルトランジスタのソース／ドレイン端子とを並列に接続したｘ個（ｘは正の整数）のメモリセルが直列に接続された各セル列の一端にプレート線が接続され、他端に、ソース端子にビット線が接続され、ゲート端子にブロック選択線が接続されたブロックセレクトトランジスタのドレイン端子がそれぞれ接続されて複数のメモリセルブロックがアレイ状に配置されたメモリセルアレイを備え、
前記複数のメモリセルブロックのうち、相補的な関係にある対のビット線の一方につながる第一のメモリセルブロック内における前記ブロックセレクトトランジスタ側からｙ番目（ｙは正の整数）のメモリセルのゲート端子に接続された前記ワード線は、前記相補的な関係にある対のビット線の他方に接続された第二のメモリセルブロック内における前記ブロックセレクトトランジスタ側からｘ−ｙ＋１番目のメモリセルのゲート端子に接続されていることを特徴とする半導体記憶装置。
【請求項５】
前記相補的な関係にある対のビット線には、容量のアンバランスを補正するための補正回路が接続されていることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｃａｐａｃｉｔｏｒ）を用いた強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関するもので、特に、ＴＣ並列ユニット直列接続型強誘電体メモリ（Ｓｅｒｉｅｓ  ｃｏｎｎｅｃｔｅｄ  ＴＣ  ｕｎｉｔ  ｔｙｐｅ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）に関する。
【背景技術】
【０００２】
近年、不揮発性の半導体記憶装置として、強誘電体キャパシタを用いた強誘電体メモリが注目されている。強誘電体メモリとは、強誘電体の特性の一つである自発分極がヒステリシス特性を示すことを利用し、強誘電体の異なる二つの分極の大きさ（残留分極量）によって二値データを不揮発に記憶するようにしたものである。
【０００３】
従来の強誘電体メモリのメモリセル（ユニットセル）は、一般に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）と同様のアーキテクチャを採用している。つまり、ＤＲＡＭの常誘電体キャパシタが強誘電体キャパシタに置き換えられ、その強誘電体キャパシタをセルトランジスタと直列に接続することにより、強誘電体メモリのユニットセルは構成されている。
【０００４】
しかしながら、ＤＲＡＭとは異なり、強誘電体メモリは残留分極量によってデータを保持する。そのため、信号電荷をビット線に読み出すためには、強誘電体キャパシタの電極間に電位差を生じさせる必要があり、一般的にはプレート線を駆動するようになっている。すなわち、強誘電体メモリではプレート線駆動回路が必要であり、このプレート線駆動回路は各プレート線に対して設けなければならない。これにより、プレート線駆動回路のチップに占める面積が大きく、強いてはチップ面積の増大の要因となっている。
【０００５】
これに対して、プレート線駆動回路の面積を抑えることが可能な強誘電体メモリが提案されている（たとえば、非特許文献１参照）。このＴＣ並列ユニット直列接続型強誘電体メモリは、セルトランジスタ（Ｔ）のソース／ドレインに強誘電体キャパシタ（Ｃ）の両端の電極をそれぞれ接続してユニットセルを構成するとともに、このユニットセルを複数個直列に接続してメモリセルブロックを構成するようにしたものである。このＴＣ並列ユニット直列接続型強誘電体メモリの場合、複数のユニットセルでプレート線駆動回路を共有できるため、セルアレイを高集積化することができる。
【０００６】
ところが、従来のレイアウトは、たとえば、メモリセルブロックの片側に４本のブロック選択線（ＧＣ配線）を配置し、もう一方の片側に２本のプレート線を配置するようになっている。また、メモリセルブロック内に配置されるワード線（ＧＣ配線）は直線形状となるように形成されるのに対し、ブロック選択線は非直線形状となるように形成されている。つまり、従来のレイアウトでは、ビット線容量を抑えるために、拡散層の面積を抑える制約とブロック選択線を配置する面積を抑える制約とから、ブロック選択線を曲げて配置しなければならない。
【０００７】
このように、従来のＴＣ並列ユニット直列接続型強誘電体メモリは、ＧＣ配線間のデザインルールに依存したレイアウト構成をとっている。言い換えると、ＴＣ並列ユニット直列接続型強誘電体メモリは、ＧＣ配線間のデザインルールによって、ブロック選択線のレイアウト領域の縮小化が制限されていることになる。
【０００８】
上記したように、従来のＴＣ並列ユニット直列接続型強誘電体メモリにおいては、ＧＣ配線間のデザインルールに依存したレイアウト構成となっているため、メモリセルアレイのレイアウト面積を縮小できないという問題があった。
【非特許文献１】Ｄ．Ｔａｋａｓｈｉｍａ  ｅｔ  ａｌ．，“Ｈｉｇｈ−ｄｅｎｓｉｔｙ  ｃｈａｉｎ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  ｍｅｍｏｒｙ（ＣＦｅＲＡＭ）”ｉｎ  ｐｒｏｃ．ＶＬＳＩ  Ｓｙｍｐ．Ｊｕｎｅ  １９９７，ｐｐ．８３−８４
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ブロック選択線のレイアウト領域を削減でき、メモリセルアレイのレイアウト面積を縮小することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本願発明の一態様によれば、強誘電体キャパシタの二つの電極と、ゲート端子にワード線が接続されたセルトランジスタのソース／ドレイン端子とを並列に接続した複数のメモリセルが直列に接続された各セル列の一端にプレート線が接続され、他端に、ソース端子にビット線が接続され、ゲート端子にブロック選択線が接続されたブロックセレクトトランジスタのドレイン端子がそれぞれ接続されて複数のメモリセルブロックがアレイ状に配置されたメモリセルアレイを備え、前記プレート線の下層に、前記ブロックセレクトトランジスタのソース端子と前記ビット線とを接続するコンタクト部が配設されていることを特徴とする半導体記憶装置が提供される。
【００１１】
また、本願発明の一態様によれば、強誘電体キャパシタの二つの電極と、ゲート端子にワード線が接続されたセルトランジスタのソース／ドレイン端子とを並列に接続した複数のメモリセルが直列に接続された各セル列の一端にプレート線が接続され、他端に、ソース端子にビット線が接続され、ゲート端子にブロック選択線が接続されたブロックセレクトトランジスタのドレイン端子がそれぞれ接続されて複数のメモリセルブロックがアレイ状に配置されたメモリセルアレイを備え、前記複数のメモリセルブロックは、相補的な関係にある対のビット線の一方につながる各メモリセルブロックにおける前記ブロックセレクトトランジスタの各ゲート端子に共通に接続された第一のブロック選択線と、前記相補的な関係にある対のビット線の他方につながる各メモリセルブロックにおける前記ブロックセレクトトランジスタの各ゲート端子に共通に接続された第二のブロック選択線との間に配置されていることを特徴とする半導体記憶装置が提供される。
【００１２】
また、本願発明の一態様によれば、強誘電体キャパシタの二つの電極と、ゲート端子にワード線が接続されたセルトランジスタのソース／ドレイン端子とを並列に接続した複数のメモリセルが直列に接続された各セル列の一端にプレート線が接続され、他端に、ソース端子にビット線が接続され、ゲート端子にブロック選択線が接続されたブロックセレクトトランジスタのドレイン端子がそれぞれ接続されて複数のメモリセルブロックがアレイ状に配置されたメモリセルアレイを備え、相補的な関係にある対のビット線の一方にそれぞれつながる各メモリセルブロックであって、隣接する一方のメモリセルブロックにおける前記ブロックセレクトトランジスタのゲート端子が接続される第一のブロック選択線と、隣接する他方のメモリセルブロックにおける前記ブロックセレクトトランジスタのゲート端子が接続される第二のブロック選択線との間、および、相補的な関係にある対のビット線の他方にそれぞれつながる各メモリセルブロックであって、隣接する一方のメモリセルブロックにおける前記ブロックセレクトトランジスタのゲート端子が接続される第三のブロック選択線と、隣接する他方のメモリセルブロックにおける前記ブロックセレクトトランジスタのゲート端子が接続される第四のブロック選択線との間に、前記プレート線がそれぞれ配置されていることを特徴とする半導体記憶装置が提供される。
【００１３】
さらに、本願発明の一態様によれば、強誘電体キャパシタの二つの電極と、ゲート端子にワード線が接続されたセルトランジスタのソース／ドレイン端子とを並列に接続したｘ個（ｘは正の整数）のメモリセルが直列に接続された各セル列の一端にプレート線が接続され、他端に、ソース端子にビット線が接続され、ゲート端子にブロック選択線が接続されたブロックセレクトトランジスタのドレイン端子がそれぞれ接続されて複数のメモリセルブロックがアレイ状に配置されたメモリセルアレイを備え、前記複数のメモリセルブロックのうち、相補的な関係にある対のビット線の一方につながる第一のメモリセルブロック内における前記ブロックセレクトトランジスタ側からｙ番目（ｙは正の整数）のメモリセルのゲート端子に接続された前記ワード線は、前記相補的な関係にある対のビット線の他方に接続された第二のメモリセルブロック内における前記ブロックセレクトトランジスタ側からｘ−ｙ＋１番目のメモリセルのゲート端子に接続されていることを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１４】
上記の構成により、ブロック選択線（ＧＣ配線）間のデザインルールに依存しないレイアウト構成を採用できるようになるなど、ブロック選択線のレイアウト領域を削減でき、メモリセルアレイのレイアウト面積を縮小することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、ＴＣ並列ユニット直列接続型強誘電体メモリ（半導体記憶装置）の基本構成を示すものである。なお、この実施形態では、１つのメモリセルブロックが８つ（ｘ＝８）のユニットセル（メモリセル）を有して構成される場合を例に、メモリセルアレイ（Ｃｈａｉｎ  Ｃｅｌｌ  Ｂｌｏｃｋ）の構成について説明する。
【００１７】
図１に示すように、メモリセルアレイＭＣＡは、複数のメモリセルブロックＭＣＢを有している。この実施形態の場合、各メモリセルブロックＭＣＢは、たとえば、８つのユニットセルＵＣおよび１つのブロックセレクトトランジスタＳＴにより構成されている。各メモリセルブロックＭＣＢの一端は、それぞれコンタクト層ＢＣを介して、いずれかのビット線ＢＬ（ＢＬ０，ＢＬ１，…）に接続されている。他端は、コンタクト層ＰＣをそれぞれ介して、いずれかのプレート線ＰＬ（ＰＬ０，ＰＬ１）に接続されている。
【００１８】
各ユニットセルＵＣは、強誘電体キャパシタＦＣの２つの端子（電極）とセルトランジスタＣＴのソース／ドレイン端子（拡散層）とが並列に接続されてなる構成とされている。そして、このような８個のユニットセルＵＣが直列に接続されて、セル列が構成されている。また、セル列の一端（または、他端のいずれか一方）に、それぞれ、ブロックセレクトトランジスタＳＴが直列に接続されて、上記メモリセルブロックＭＣＢは構成されている。
【００１９】
上記各ユニットセルＵＣにおけるセルトランジスタＣＴのゲート端子は、直線形状となるように形成されたワード線ＷＬ（ＷＬ０，ＷＬ１，…）にそれぞれ接続されている。一方、各ブロックセレクトトランジスタＳＴのゲート端子は、直線形状となるように形成された、ブロック選択信号ＳＢＳが供給されるブロック選択線ＢＳ（ＢＳ０，ＢＳ１，…）に接続されている。また、各ブロックセレクトトランジスタＳＴのソース端子はビット線ＢＬに、ドレイン端子はセル列の端部に、それぞれ接続されている。
【００２０】
本実施形態の場合、図の左右（ビット線）方向に隣接する各メモリセルブロックＭＣＢの相互間に、それぞれ、２本のブロック選択線ＢＳおよび１本のプレート線ＰＬが直線形状となるように配置されている。つまり、図の上下（ワード線）方向に隣接する各メモリセルブロックＭＣＢの片側には、たとえば、ブロック選択線ＢＳ０，ＢＳ２が配置されている。これらブロック選択線ＢＳ０，ＢＳ２の相互間には、たとえば、プレート線ＰＬ１が設けられている。また、上記各メモリセルブロックＭＣＢのもう一方の片側には、たとえば、ブロック選択線ＢＳ１，ＢＳ３が配置されている。これらブロック選択線ＢＳ１，ＢＳ３の相互間には、たとえば、プレート線ＰＬ０が設けられている。なお、上記ブロック選択線ＢＳ２，ＢＳ３は、いずれも、ビット線方向に隣接する、他のメモリセルブロックＭＣＢが接続されるものである。また、プレート線ＰＬ０，ＰＬ１は、いずれも、ビット線方向に隣接する、他のメモリセルブロックＭＣＢによっても兼用されるようになっている。
【００２１】
すなわち、本実施形態においては、たとえば、プレート線ＰＬ０，ＰＬ１の相互間にブロック選択線ＢＳ０，ＢＳ１が配置されている。そして、これらブロック選択線ＢＳ０，ＢＳ１の相互間に、上記ブロック選択線ＢＳ０，ＢＳ１にそれぞれつながるメモリセルブロックＭＣＢが配置されている。たとえば、ゲート端子にブロック選択線ＢＳ０が接続されたブロックセレクトトランジスタＳＴを備えるメモリセルブロック（相補的な関係にある対のビット線の一方につながるメモリセルブロック）ＭＣＢは、それぞれ、一端（または、他端のいずれか一方）がプレート線ＰＬ０に共通に接続されるとともに、他端（または、一端のいずれか他方）が、ビット線ＢＬ０またはビット線ＢＬ２に接続されている。同様に、たとえば、ゲート端子にブロック選択線ＢＳ１が接続されたブロックセレクトトランジスタＳＴを備えるメモリセルブロック（相補的な関係にある対のビット線の他方につながるメモリセルブロック）ＭＣＢは、それぞれ、一端（または、他端のいずれか一方）がプレート線ＰＬ１に共通に接続されるとともに、他端（または、一端のいずれか他方）が、ビット線ＢＬ１またはビット線ＢＬ３に接続されている。
【００２２】
ここで、各ビット線ＢＬは、複数組（この例の場合、２組）の、相補的なビット線（ビット線対ＢＬ，／ＢＬ）からなっている（ただし、／はロウ・アクティブを示す）。つまり、相補的な関係にある対のビット線の一方（たとえば、ＢＬ０，ＢＬ２）には、セル列の右端にブロックセレクトトランジスタＳＴが設けられた、メモリセルブロックＭＣＢがそれぞれ接続されている。これに対し、相補的な関係にある対のビット線の他方（たとえば、ＢＬ１，ＢＬ３）には、セル列の左端にブロックセレクトトランジスタＳＴが設けられた、メモリセルブロックＭＣＢがそれぞれ接続されている。
【００２３】
また、ビット線ＢＬ０，ＢＬ１またはビット線ＢＬ２，ＢＬ３にそれぞれ接続されたメモリセルブロックＭＣＢのうち、ビット線ＢＬ０，ＢＬ２に接続されたメモリセルブロックＭＣＢの各ユニットセルＵＣは、ブロックセレクトトランジスタＳＴ側より順に、各ワード線ＷＬ０，ＷＬ１，…が接続されている。一方、ビット線ＢＬ１，ＢＬ３に接続されたメモリセルブロックＭＣＢの各ユニットセルＵＣは、プレート線ＰＬ１側より順に、各ワード線ＷＬ０，ＷＬ１，…が接続されている。すなわち、ビット線ＢＬ０，ＢＬ２に接続されたメモリセルブロックＭＣＢ内の、たとえば、ブロックセレクトトランジスタＳＴ側から２番目（ｙ番目）の各ユニットセルＵＣのゲート端子に接続されたワード線ＷＬ１は、ビット線ＢＬ１，ＢＬ３に接続されたメモリセルブロックＭＣＢ内の、たとえば、ブロックセレクトトランジスタＳＴ側から７番目（ｘ−ｙ＋１番目）の各ユニットセルＵＣのゲート端子に接続されている。
【００２４】
このように、メモリセルブロックＭＣＢの片側（一端）にはブロック選択線ＢＳ０，ＢＳ２およびプレート線ＰＬ１を、メモリセルブロックＭＣＢのもう一方の片側（他端）にはブロック選択線ＢＳ１，ＢＳ３およびプレート線ＰＬ０を、それぞれ配置するようにしている。その場合、プレート線ＰＬ０をブロック選択線ＢＳ１，ＢＳ３の相互間に、プレート線ＰＬ１をブロック選択線ＢＳ０，ＢＳ２の相互間に、それぞれ配置できるようになる。これにより、ブロック選択線ＢＳ０が接続されたブロックセレクトトランジスタＳＴとビット線ＢＬ０，ＢＬ２とを接続するコンタクト層ＢＣを、プレート線ＰＬ１の下層に設けることが可能となる。同様に、ブロック選択線ＢＳ１が接続されたブロックセレクトトランジスタＳＴとビット線ＢＬ１，ＢＬ３とを接続するコンタクト層ＢＣを、プレート線ＰＬ０の下層に設けることが可能となる。
【００２５】
図２は、上記したＴＣ並列ユニット直列接続型強誘電体メモリの構成例を示すものである。なお、同図（ａ）はレイアウトを示す平面図であり、同図（ｂ）は、図２（ａ）のＩＩＢ−ＩＩＢ線に沿う断面図、同図（ｃ）は、図２（ａ）のＩＩＣ−ＩＩＣ線に沿う断面図である。
【００２６】
図２（ａ）〜（ｃ）に示すように、ユニットセルＵＣを構成するセルトランジスタＣＴは、それぞれ、基板Ｓｕｂの上面にゲート絶縁膜（図示していない）を介して設けられたゲート電極（ワード線）ＧＥ、および、上記基板Ｓｕｂの表面部に設けられたソース／ドレイン拡散層ＳＤ，ＳＤを有して構成されている。一方、ユニットセルＵＣを構成する強誘電体キャパシタＦＣは、それぞれ、下部電極ＬＥ上に、強誘電体膜ＦＭを介して、上部電極ＨＥが積層されてなる構成とされている。強誘電体キャパシタＦＣの上記下部電極ＬＥは、それぞれコンタクト層ＣＰ１を介して、上記セルトランジスタＣＴのソース／ドレイン拡散層ＳＤ，ＳＤの一方（ドレイン端子）に接続されている。セルトランジスタＣＴのソース／ドレイン拡散層ＳＤ，ＳＤの他方（ソース端子）には、それぞれ、接続層ＣＰ２、接続配線（Ｍ１層）Ｍ１、および、コンタクト層ＣＰ３を介して、上記強誘電体キャパシタＦＣの上部電極ＨＥが接続されている。
【００２７】
本実施形態の場合、隣接する各セルトランジスタＣＴにおいて、ソース／ドレイン拡散層ＳＤ，ＳＤを互いに兼用させることにより、メモリセルブロックＭＣＢを構成する複数のユニットセルＵＣがチェーン状に接続されている。
【００２８】
複数のユニットセルＵＣのうち、一方（または、他方のいずれか）の端部のユニットセルＵＣの上記強誘電体キャパシタＦＣの上部電極ＨＥは、接続層ＣＰ２、接続配線Ｍ１、接続層ＣＰ４、接続配線（Ｍ２層）Ｍ２、および、コンタクト層ＰＣを介して、上記プレート線（Ｍ３層）ＰＬに接続されている。より具体的には、たとえば図２（ｂ）に示すメモリセルブロックＭＣＢの、一方の端部のユニットセルＵＣは上記プレート線ＰＬ０に接続されている。同様に、たとえば図２（ｃ）に示すメモリセルブロックＭＣＢの、他方の端部のユニットセルＵＣは上記プレート線ＰＬ１に接続されている。
【００２９】
これに対し、メモリセルブロックＭＣＢの一端（または、他端のいずれか一方）に設けられるブロックセレクトトランジスタＳＴは、基板Ｓｕｂの上面にゲート絶縁膜（図示していない）を介して設けられたゲート電極（ブロック選択線）ＧＥ、および、上記基板Ｓｕｂの表面部に設けられたソース／ドレイン拡散層ＳＤ，ＳＤを有して構成されている。
【００３０】
本実施形態の場合、ブロックセレクトトランジスタＳＴのソース／ドレイン拡散層ＳＤ，ＳＤの一方（ソース端子）が、ユニットセルＵＣの端部のセルトランジスタＣＴのソース／ドレイン拡散層ＳＤ，ＳＤの一方（ソース端子）と兼用されている。
【００３１】
ブロックセレクトトランジスタＳＴのソース／ドレイン拡散層ＳＤ，ＳＤの他方（ドレイン端子）は、プレート線（Ｍ３層）ＰＬの下層において、コンタクト層ＢＣ、接続配線Ｍ１、および、コンタクト層ＣＰ３を介して、ビット線（Ｍ２層）ＢＬと接続されている。より具体的には、たとえば図２（ｂ）に示すメモリセルブロックＭＣＢの、ブロックセレクトトランジスタＳＴは上記ビット線ＢＬ０に接続されている。同様に、たとえば図２（ｃ）に示すメモリセルブロックＭＣＢの、ブロックセレクトトランジスタＳＴは上記ビット線ＢＬ１に接続されている。
【００３２】
なお、本実施形態において、上記接続配線Ｍ２は、ビット線ＢＬと同じＭ２層によって形成されている。そのため、各ビット線ＢＬは、上記接続配線Ｍ２を迂回するようにして配置されている。
【００３３】
この図からも明らかなように、ビット線ＢＬ０につながるメモリセルブロックＭＣＢおよびビット線ＢＬ１につながるメモリセルブロックＭＣＢは、断面構造がほぼ左右対称になっている。つまり、ワード線ＷＬ方向の各メモリセルブロックＭＣＢにおいて、プレート線ＰＬとメモリセルブロックＭＣＢとを接続するためのコンタクト層ＰＣと、ビット線ＢＬとメモリセルブロックＭＣＢとを接続するためのコンタクト層ＢＣとが、交互に配置されている。よって、たとえばビット線ＢＬ０に接続されたメモリセルブロックＭＣＢの、ブロックセレクトトランジスタＳＴ側から２番目のユニットセルＵＣが選択される場合、ビット線ＢＬ１に接続されたメモリセルブロックＭＣＢでは、ブロックセレクトトランジスタＳＴ側から７番目のユニットセルＵＣが選択される。
【００３４】
図３は、上記したＴＣ並列ユニット直列接続型強誘電体メモリの、メモリセルアレイのエッジ部分の構成を示すものである。なお、同図（ａ）はブロック図であり、同図（ｂ）は実際のレイアウトを示す平面図である。すなわち、本実施形態の構成とした場合、特に、センスアンプ（Ｓ／Ａ）につながるメモリセルアレイＭＣＡのエッジ部分を特殊なレイアウトにする必要がない。そのため、アレイエッジによる面積の増加を抑えることが可能である。
【００３５】
図４は、上記したＴＣ並列ユニット直列接続型強誘電体メモリのデータ読み出し方式について説明するために示すものである。なお、同図（ａ）は、説明を簡略化するために、相補的な関係にあるビット線ＢＬ０，ＢＬ１にそれぞれメモリセルブロックＭＣＢ−ａ，ＭＣＢ−ｂが接続された場合を例に示すメモリセルアレイＭＣＡａの回路図であり、同図（ｂ）は、そのデータ読み出し動作にかかる信号波形を示すものである。
【００３６】
たとえば、２つのユニットセル（２つのセルトランジスタＣＴおよび２つの強誘電体キャパシタＦＣ）ＵＣを用いて、それぞれ相補的な関係にあるデータを記憶し、相補的な関係にあるデータの比較により１ビットのデータを判別する２Ｔ／２Ｃ方式の場合、スタンバイ（ｓｔａｎｄ−ｂｙ）時には、全ワード線ＷＬ０〜ＷＬ７の電位がＶＰＰに、ブロック選択線ＢＳ０，ＢＳ１、ビット線ＢＬ０，ＢＬ１、および、プレート線ＰＬ０，ＰＬ１の各電位がＶＳＳに、それぞれ保たれる。この時、強誘電体キャパシタＦＣの両端の電位はＶＳＳによりショートされるため、データを安定に保持することができる。
【００３７】
一方、アクティブ（Ａｃｔｉｖｅ）時において、たとえばワード線ＷＬ０の選択にともなって、ビット線ＢＬ０，ＢＬ１に接続されたユニットセルＵＣのデータを読み出す場合、最初にビット線ＢＬ０，ＢＬ１の電位がフローティング（ｆｌｏａｔｉｎｇ）状態にされる。そして、ワード線ＷＬ０の電位がＶＳＳに下げられ、ブロック選択線ＢＳ０，ＢＳ１の電位がＶＰＰに上げられるとともに、プレート線ＰＬ０，ＰＬ１（ＶＳＳ）がＶＩＮＴの電位によって駆動される。これにより、セルデータがビット線ＢＬ０に、そのセルデータと相補的な関係にあるデータがビット線ＢＬ１に、それぞれ読み出される。また、両者（ビット線ＢＬ０，ＢＬ１）の電位がセンスアンプＳ／Ａによって比較・増幅された後、プレート線ＰＬ０，ＰＬ１の電位がＶＩＮＴに保たれている間、“０”データが読み出されたビット線とプレート線との間にのみ電位差が生じ、“０”データの再書き込みが行われる。続いて、プレート線ＰＬ０，ＰＬ１の電位がＶＳＳに下げられると、“１”データが読み出されたビット線とプレート線との間にのみ電位差が生じ、“１”データの再書き込みが行われる。その後、ブロック選択線ＢＳ０，ＢＳ１の電位がＶＳＳに下げられ、ワード線ＷＬ２がＶＰＰの電位により駆動されるとともに、プレート線ＰＬ０，ＰＬ１の電位が下げられることによって、上記したｓｔａｎｄ−ｂｙ時の状態に戻る。
【００３８】
上記したように、本実施形態のレイアウト構成によれば、ワード線と同様に、ブロック選択線を直線形状となるように形成できる。つまり、ブロック選択線の配置が、ブロック選択線（ＧＣ配線）間のデザインルールに依存しない。これにより、ブロック選択線のレイアウト領域を削減できる。したがって、従来よりも、メモリセルアレイのレイアウト面積を縮小することが可能となる。
【００３９】
特に、本実施形態の場合、ビット線とブロックセレクトトランジスタとを接続するためのコンタクト層が設けられるソース／ドレイン拡散層（ソース端子）の面積は、最小のデザインルールとなる。
【００４０】
［第２の実施形態］
図５は、この発明の第２の実施形態にしたがった、ＴＣ並列ユニット直列接続型強誘電体メモリ（半導体記憶装置）の基本構成を示すものである。なお、この実施形態では、メモリセルブロックＭＣＢとプレート線ＰＬとの接続を、デプレション型（ｄｅｐｌｅｔｉｏｎ  ｔｙｐｅ）のトランジスタを介して接続するようにした場合について説明する。また、本図面においては、便宜上、ユニットセルＵＣを「○」によって示すとともに、ビット線ＢＬおよびメモリセルブロックＭＣＢの上記ビット線ＢＬとの接続のためのコンタクト層ＢＣを省略している。
【００４１】
たとえば、上記した第１の実施形態に示した構成のメモリセルアレイＭＣＡにおいては、デプレション型のトランジスタｄＴを追加することが可能である。すなわち、本実施形態のメモリセルアレイＭＣＡｂの場合、メモリセルブロックＭＣＢの一端（または、他端のいずれか一方）には、それぞれ、ブロックセレクトトランジスタＳＴが接続されている。これに対し、メモリセルブロックＭＣＢの他端（または、一端のいずれか一方）は、それぞれ、デプレション型のトランジスタｄＴを介して、プレート線ＰＬ０またはプレート線ＰＬ１のいずれか一方に接続されている。
【００４２】
このように、第１の実施形態に示した構成のメモリセルアレイＭＣＡにはデプレション型のトランジスタｄＴを追加することが可能であり、デプレション型のトランジスタｄＴを追加したメモリセルアレイＭＣＡｂにおいても、上記した第１の実施形態の場合とほぼ同様の効果が期待できる。つまり、従来よりもメモリセルアレイのレイアウト面積を縮小することが可能である。
【００４３】
［第３の実施形態］
図６は、この発明の第３の実施形態にしたがった、ＴＣ並列ユニット直列接続型強誘電体メモリ（半導体記憶装置）の基本構成を示すものである。なお、この実施形態では、データ読み出し時のメモリセルブロックＭＣＢ内の容量のアンバランスによって生じる、ビット線容量のアンバランスを解消（補正）できるように構成した場合について説明する。また、同図（ａ）は回路図であり、同図（ｂ）はそのデータ読み出し動作にかかる信号波形を示すものである。
【００４４】
ここで、データ読み出し動作に関しては、従来と同様に行うことが可能である。ただし、先にも説明した通り、相補的な関係にあるビット線ＢＬ０，ＢＬ１に接続されたそれぞれのメモリセルブロックＭＣＢ−ａ，ＭＣＢ−ｂにおいては、ユニットセルＵＣの位置が異なる（たとえば、図４（ａ）参照）。たとえば、ビット線ＢＬ０に接続されたメモリセルブロックＭＣＢ−ａの場合、ワード線ＷＬ１につながるユニットセルＵＣは、ブロックセレクトトランジスタＳＴ側から２つ目のセルとなる。これに対し、ビット線ＢＬ１に接続されたメモリセルブロックＭＣＢ−ｂの場合、ワード線ＷＬ１につながるユニットセルＵＣは、ブロックセレクトトランジスタＳＴ側から７つ目のセルとなる。このため、データの読み出し時に、メモリセルブロックＭＣＢ−ａ，ＭＣＢ−ｂ内の容量のアンバランスが生じ、ビット線容量のアンバランスを招く。
【００４５】
そこで、たとえば図６（ａ）に示すように、メモリセルアレイＭＣＡａとセンスアンプＳ／Ａとの間に補正回路１０１を設け、この補正回路１０１によって、データの読み出し時の、メモリセルブロックＭＣＢ−ａ，ＭＣＢ−ｂ内の容量のアンバランスを解消することが考えられる。すなわち、この補正回路１０１は、所定個（ｘ＝８）のダミートランジスタＤＴを直列に接続し、その一端（または、他端のいずれか一方）を、ダミーブロック選択線ＤＢＳ０がゲート端子に接続されたダミーのブロックセレクトトランジスタＤＳＴ０を介してビット線ＢＬ０に接続し、他端（または、一端のいずれか一方）をＧＮＤ（グラウンド）に接続させたダミーのブロックＤＢａを備えている。また、所定個（ｘ＝８）のダミートランジスタＤＴを直列に接続し、その一端（または、他端のいずれか一方）を、ダミーブロック選択線ＤＢＳ１がゲート端子に接続されたダミーのブロックセレクトトランジスタＤＳＴ１を介してビット線ＢＬ１に接続し、他端（または、一端のいずれか一方）をＧＮＤに接続させたダミーのブロックＤＢｂを備えている。
【００４６】
上記ダミーのブロックＤＢａ，ＤＢｂのうち、上記ダミーのブロックＤＢａの、それぞれのダミートランジスタＤＴのゲート端子には、ダミーのブロックセレクトトランジスタＤＳＴ０側より順に、ダミーのワード線ＤＷＬ０〜ＤＷＬ７が接続されている。一方、上記ダミーのブロックＤＢｂの、それぞれのダミートランジスタＤＴのゲート端子には、ＧＮＤ側より順に、ダミーのワード線ＤＷＬ０〜ＤＷＬ７が接続されている。
【００４７】
このような構成の補正回路１０１においては、たとえば図６（ｂ）に示すように、メモリセルアレイＭＣＡａ内のワード線ＷＬ０が選択された場合、同時に、補正回路１０１内のダミーのワード線ＤＷＬ７が選択される。そして、ワード線ＷＬ０およびダミーのワード線ＤＷＬ７の電位がＶＰＰからＶＳＳにプルダウンした後に、ブロック選択線ＢＳ０，ＢＳ１およびダミーのブロック選択線ＤＢＳ０，ＤＢＳ１の電位がＶＳＳからＶＰＰにプルアップされる。これにより、データの読み出し時の、相補的な関係にあるビット線ＢＬ０，ＢＬ１間の寄生容量を等しくできる。
【００４８】
同様に、たとえば、メモリセルアレイＭＣＡａ内のワード線ＷＬ１が選択された場合には、同時に、補正回路１０１内のダミーのワード線ＤＷＬ６が選択される。こうすることによって、データの読み出し時の、相補的な関係にあるビット線ＢＬ０，ＢＬ１間の寄生容量を等しくでき、読み出したデータのアンバランスを防ぐことが可能となる。
【００４９】
なお、上記した補正回路１０１に限らず、たとえば図７（ａ）〜（ｃ）に示すように、相補的な関係にあるビット線ＢＬ０，ＢＬ１にそれぞれキャパシタＣ１，Ｃ１（ただし、容量Ｃ１≠Ｃ１）を接続した構成の補正回路１０１ａによっても同様の効果が期待できる。すなわち、この補正回路１０１ａにより、データの読み出し時の、相補的な関係にあるビット線ＢＬ０，ＢＬ１間の寄生容量を等しくできる。また、たとえば図８（ａ）〜（ｃ）に示すように、相補的な関係にあるビット線ＢＬ０，ＢＬ１にそれぞれキャパシタＣ１，Ｃ１（ただし、容量Ｃ１＝Ｃ１）を接続した構成の補正回路１０１ｂによっても同様の効果が期待できる。すなわち、この補正回路１０１ｂにより、データの読み出し時の、相補的な関係にあるビット線ＢＬ０，ＢＬ１間の寄生容量を等しくできる。また、たとえば図９（ａ）〜（ｃ）に示すように、相補的な関係にあるビット線ＢＬ０，ＢＬ１にそれぞれキャパシタＣ１，Ｃ１およびキャパシタＣ２，Ｃ２（ただし、容量Ｃ１×２＝Ｃ２）を接続した構成の補正回路１０１ｃによっても同様の効果が期待できる。すなわち、この補正回路１０１ｃにより、データの読み出し時の、相補的な関係にあるビット線ＢＬ０，ＢＬ１間の寄生容量を等しくできる。さらには、たとえば図１０（ａ）〜（ｃ）に示すように、相補的な関係にあるビット線ＢＬ０，ＢＬ１にそれぞれキャパシタＣ１，Ｃ１およびキャパシタＣ２，Ｃ２（ただし、容量Ｃ１＝Ｃ１，Ｃ２＝Ｃ２）を接続した構成の補正回路１０１ｄによっても同様の効果が期待できる。すなわち、この補正回路１０１ｄにより、データの読み出し時の、相補的な関係にあるビット線ＢＬ０，ＢＬ１間の寄生容量を等しくできる。
【００５０】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態にしたがったＴＣ並列ユニット直列接続型強誘電体メモリの、メモリセルアレイの構成を示す回路図。
【図２】図１に示したＴＣ並列ユニット直列接続型強誘電体メモリの、メモリセルアレイの構成図。
【図３】図１に示したＴＣ並列ユニット直列接続型強誘電体メモリの、メモリセルアレイのエッジ部分の構成図。
【図４】図１に示したＴＣ並列ユニット直列接続型強誘電体メモリの、データ読み出し方式について説明するために示す図。
【図５】本発明の第２の実施形態にしたがったＴＣ並列ユニット直列接続型強誘電体メモリの、メモリセルアレイの構成を示す回路図。
【図６】本発明の第３の実施形態にしたがったＴＣ並列ユニット直列接続型強誘電体メモリの構成を示す図。
【図７】図６に示したＴＣ並列ユニット直列接続型強誘電体メモリの、他の構成を示す図。
【図８】図６に示したＴＣ並列ユニット直列接続型強誘電体メモリの、他の構成を示す図。
【図９】図６に示したＴＣ並列ユニット直列接続型強誘電体メモリの、他の構成を示す図。
【図１０】図６に示したＴＣ並列ユニット直列接続型強誘電体メモリの、他の構成を示す図。
【符号の説明】
【００５２】
ＭＣＡ，ＭＣＡａ，ＭＣＡｂ…メモリセルアレイ、ＭＣＢ，ＭＣＢ−ａ，ＭＣＢ−ｂ…メモリセルブロック、ＣＴ…セルトランジスタ、ＦＣ…強誘電体キャパシタ、ＵＣ…ユニットセル、ＰＣ…コンタクト層（ＰＬコンタクト）、ＢＣ…コンタクト層（ＢＬコンタクト）、ＳＴ…ブロックセレクトトランジスタ、ＢＬ…ビット線、ＰＬ…プレート線、ＷＬ…ワード線、ＢＳ…ブロック選択線、Ｓ／Ａ…センスアンプ、ｄＴ…デプレション型のトランジスタ、ＤＴ…ダミートランジスタ、ＤＢａ，ＤＢｂ…ダミーブロック、ＤＢＳ…ダミーブロック選択線、ＤＷＬ…ダミーワード線、ＤＳＴ…ダミーブロックセレクトトランジスタ、１０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ…補正回路、Ｃ１，Ｃ２…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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