(57)【要約】【課題】  各素子の配置に係るレイアウトに柔軟性を持たせつつ、多相型ＤＣ／ＤＣコンバータの各電源ユニットにかかる負荷を近似させることができるプリント基板を提供する。【解決手段】  多相型ＤＣ／ＤＣコンバータの単一のＤＣ／ＤＣコンバータにかかる各電源ユニット２１乃至２４からＣＰＵ１２への給電レーンを、給電レーン１３ａ及び１３ｂのようにマザーボードの複数の層（電源層３１、３２、３３、３４）に渡って設け、各電源ユニットからＣＰＵ１２へのインピーダンスを近似させる。【選択図】      図３
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【特許請求の範囲】
【請求項１】
給電対象に電力を供給するための多相型ＤＣ／ＤＣコンバータと、
前記多相型ＤＣ／ＤＣコンバータの各電源ユニットから前記給電対象への電流を流すための電源層と、
前記多相型ＤＣ／ＤＣコンバータの各電源ユニットと前記給電対象間の前記電源層におけるインピーダンスの偏りを補正するための補正電源層と
を備えることを特徴とするプリント基板。
【請求項２】
前記給電対象は、ＣＰＵであることを特徴とする請求項１記載のプリント基板。
【請求項３】
前記多相型ＤＣ／ＤＣコンバータの前記各電源ユニットは、略直線状に配置されることを特徴とする請求項１又は請求項２記載のプリント基板。
【請求項４】
複数の電源層を持つプリント基板と、
前記プリント基板に電力を供給する電源と
を備え、前記プリント基板は、
前記電源から電力の供給を受ける多相型ＤＣ／ＤＣコンバータと、
前記多相型ＤＣ／ＤＣコンバータの各電源ユニットから給電対象への電流を流すための電源層と、
前記多相型ＤＣ／ＤＣコンバータの各電源ユニットと前記給電対象間の前記電源層におけるインピーダンスの偏りを補正するための補正電源層と
を備えることを特徴とする情報処理装置。
【請求項５】
前記給電対象はＣＰＵであることを特徴とする請求項４記載の情報処理装置。
【請求項６】
前記多相型ＤＣ／ＤＣコンバータの前記各電源ユニットは、略直線状に配置されることを特徴とする請求項４又は請求項５記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に多相型ＤＣ／ＤＣコンバータが実装されたプリント基板、及びプリント基板が実装された情報処理装置に関する。
【背景技術】
【０００２】
例えばサーバなどの情報処理装置では、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）への電源供給は、ＣＰＵを実装したマザーボード上に設けられたＤＣ／ＤＣコンバータにより行うのが一般的である。ＣＰＵの高速化に伴い、電源回路から供給される電流も飛躍的に増大している。しかし、単一のＤＣ／ＤＣコンバータではこのような大電流の供給が困難である。また、電源電圧に発生するリップル除去のために大容量又は多数のコンデンサが必要となり、小型化の妨げともなる。そこで、ＤＣ／ＤＣコンバータを複数個並列に組み合わせ、それぞれの出力の位相をずらすことにより、大電流化、リップル率の改善を図った多相制御方式のＤＣ／ＤＣコンバータが使用されている。多相制御方式を採用すると、各相のＤＣ／ＤＣコンバータに使用するパワーＭＯＳＦＥＴやチョークコイルに小型のものを採用することができる。このメリットを最大限に享受するべく、多相型ＤＣ／ＤＣコンバータでは、各相の負荷を均一にする、つまり各相のＤＣ／ＤＣコンバータに流れる電流値を同一にするのが一般的である。
【０００３】
各相のＤＣ／ＤＣコンバータの電流の均一化を図る方法としては、例えば特許文献１のように、各相毎に過電流検出回路で電流を検出し、それを過電流保護回路に入力して、電流の遮断や制御を行う方法がある。
【０００４】
【特許文献１】特開２００３−２８４３３３号公報（頁５、第４図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１のように過電流検出回路や過電流保護回路を新たに設ける方式では回路構造がより複雑となり、新たなスペースを必要とするため、小型化の妨げとなる。特にマザーボードのような基板上に多相型ＤＣ／ＤＣコンバータを実装する場合には、この問題は顕著であった。
【０００６】
そこで、各相のＤＣ／ＤＣコンバータからＣＰＵ等の給電対象への給電レーンにかかるインピーダンスを均一にするよう、素子を配置する方法がある。図６は、各相のＤＣ／ＤＣコンバータ及びＣＰＵの配置により、各相のＤＣ／ＤＣコンバータへの負荷を略均一としたマザーボードの電源層の例である。この図では、各相のＤＣ／ＤＣコンバータに相当する電源ユニット５１、５２、５３、５４を備える４相のＤＣ／ＤＣコンバータにより電圧及び電流を変換し、給電対象であるＣＰＵ５５に電力を供給している。尚、ＣＰＵ５５は、その一部である電源ピン集積部５５ａの部分に、集中的に電源ピンが配置されているものとする。また、各電源ユニット５１乃至５４は、図示しない位相調整回路により、それらの出力の位相が制御されている。
【０００７】
給電レーン５６は、マザーボードの電源層上に形成された銅箔である。各電源ユニット５１乃至５４と、ＣＰＵ５５の電源ピン集積部５５ａを電気的に接続している。つまり、給電レーン５６は、電源ピン集積部５５ａ及び各電源ユニット５１乃至５４の下部まで分布している。面状としているのは、なるべく断面積を広げ、給電レーン５６にかかるインピーダンスを低下させるためである。マザーボード上の各電源ユニット５１乃至５４及びＣＰＵ５５の電源ピン集積部５５ａの位置関係は、各電源ユニット５１乃至５４からＣＰＵ５５までの給電レーン５６上の経路にかかるインピーダンスが近似するように設計されている。インピーダンスは、給電レーン５６の経路長及び断面積等によって変化するが、例えば、インピーダンスは経路長に比例して増大するので、図６のマザーボードでは、各電源ユニット５１乃至５４からＣＰＵ５５までの距離を近似させ、インピーダンスの均一化を図っている。
【０００８】
しかしながら、現在の小型化の流れ等によってマザーボード上のＣＰＵ電源レイアウトの制限は厳しいことがあり、図６のように、各電源ユニットからＣＰＵの電源ピンへのインピーダンスがほぼ均一となるようにマザーボード上のＣＰＵ、各電源ユニットの位置を設計することが困難な場合があった。
【０００９】
そこで本発明では、各素子の配置に係るレイアウトに柔軟性を持たせつつ、多相型ＤＣ／ＤＣコンバータの各電源ユニットにかかる負荷を近似させることができるプリント基板を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係るプリント基板は、給電対象に電力を供給するための多相型ＤＣ／ＤＣコンバータと、前記多相型ＤＣ／ＤＣコンバータの各電源ユニットから前記給電対象への電流を流すための電源層と、前記多相型ＤＣ／ＤＣコンバータの各電源ユニットと前記給電対象間の前記電源層におけるインピーダンスの偏りを補正するための補正電源層とを備えることを特徴とする。
【００１１】
本発明に係る情報処理装置は、複数の電源層を持つプリント基板と、前記プリント基板に電力を供給する電源とを備え、前記プリント基板は、前記電源から電力の供給を受ける多相型ＤＣ／ＤＣコンバータと、前記多相型ＤＣ／ＤＣコンバータの各電源ユニットから前記給電対象への電流を流すための電源層と、前記多相型ＤＣ／ＤＣコンバータの各電源ユニットと前記給電対象へ間の前記電源層におけるインピーダンスの偏りを補正するための補正電源層とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、各素子の配置に係るレイアウトに柔軟性を持たせつつ、多相型ＤＣ／ＤＣコンバータの各電源ユニットにかかる負荷を近似させることができるプリント基板を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明のプリント基板及び情報処理装置について、図面を参照しながら説明する。
【実施例１】
【００１４】
図１は、本発明の実施例である計算機の構成を示している。この計算機１０は、マザーボード１１及びＤＣ電源１５を搭載し、マザーボード１１上にはＣＰＵ１２及びＣＰＵ１２に給電レーン１３を介して電力を供給するための多相型ＤＣ／ＤＣコンバータ１４が実装される。
【００１５】
マザーボード１１は、８層プリント回路基板である。後述するが、その内４層は電源層である。電源層には、給電レーン１３が形成されている。ＣＰＵ１２はマザーボード１１表面上に実装されるが、その電源端子はスルーホール等を介して各電源層の給電レーン１３に接続されている。
【００１６】
さらに、マザーボード１１の表面上には、多相型ＤＣ／ＤＣコンバータ１４が実装されている。この多相型ＤＣ／ＤＣコンバータ１４はプロセッサ専用のオンボード電源装置であり、ＤＣ電源１５から直流電圧が入力され、ＣＰＵ１２に供給すべき電圧に変換する。
【００１７】
ＣＰＵ１２は、計算機１０のマザーボード１１上に実装されているプロセッサである。演算処理等を行う。
多相型ＤＣ／ＤＣコンバータ１４のＤＣ電源出力端子は、スルーホール等を介して各電源層の給電レーン１３に接続されている。これにより、多相型ＤＣ／ＤＣコンバータ１４によって得られたＤＣ電源は、給電レーン１３を介してＣＰＵ１２に供給される。
【００１８】
多相型ＤＣ／ＤＣコンバータ１４は、大電流・低電圧のＤＣ電源を出力するために、４相の電源ユニットを含んでいる。これらの電源ユニットの出力は互いに接続されており、それらの電源ユニットの総電源出力が多相型ＤＣ／ＤＣコンバータ１４のＤＣ電源出力となる。
【００１９】
ＤＣ電源１５は、図示しないＡＣアダプタ等の外部電源を直流に変換した直流電圧を多相型ＤＣ／ＤＣコンバータ１４へ供給する電源である。
図２は、マザーボード１１の多相型ＤＣ／ＤＣコンバータ１４から、ＣＰＵ１２へ給電する回路構成の例を示した図である。電源ユニット２１乃至２４、インピーダンスＲ１、Ｒ２、Ｒ３、Ｒ４、ＣＰＵ１２、ＤＣ電源１５、位相調整回路２５から構成される。
【００２０】
電源ユニット２１乃至２４は、多相型ＤＣ／ＤＣコンバータ１４の内、単一のＤＣ／ＤＣコンバータに相当する。それぞれは同様の構成をとり、位相調整回路２５により位相を制御され、互いに同期して動作する。電源ユニット２１乃至２４の一端は、入力電圧を供給するＤＣ電源１５に対して並列に接続される。また、電源ユニット２１乃至２４の他端は、それぞれインピーダンスＲ１乃至Ｒ４と直列に接続される。
【００２１】
インピーダンスＲ１乃至Ｒ４は、一端は先述の通りそれぞれ電源ユニット２１乃至２４と直列に接続され、他端は給電対象であるＣＰＵ１２に対して並列に接続される。インピーダンスＲ１乃至Ｒ４は、それぞれ電源ユニット２１乃至２４からＣＰＵ１２に至るまでの給電レーン１３上で生じるインピーダンスである。
【００２２】
図３は、マザーボード１１の構成を示す図である。尚、マザーボード１１は実際には８層基板であるが、図３では、電源層である電源層３１、電源層３２、電源層３３、電源層３４以外の４層（グランド層や信号配線層）の記載を省略している。また、各層は絶縁層により絶縁されており、適宜スルーホールやビアホール等の機構で、電気的に接続されている。
【００２３】
ＣＰＵ１２は、先述の通り、演算処理等を行う。電源ピンは、電源ピン集積部１２ａに集中的に配置されているものとする。
電源層３１には、ＣＰＵ１２や多相型ＤＣ／ＤＣコンバータ１４の各電源ユニット２１乃至２４が配置される。尚、電源ユニット２１乃至２４及びＣＰＵ１２の位置関係は、レイアウト制限により、移動できないものとする。
【００２４】
電源ユニット２１乃至２４は、先述の通り、多相型ＤＣ／ＤＣコンバータ１４の内、単一のＤＣ／ＤＣコンバータに相当する。レイアウト制限等により、それぞれの電源ユニット２１乃至２４からＣＰＵ１２の電源ピン集積部１２ａへの距離には偏りがあり、電源ユニット２１、２２よりも、電源ユニット２３の方が、電源ユニット２３よりも電源ユニット２４の方が電源ピン集積部１２ａから遠方に配置されている。
【００２５】
電源層３１乃至３４には、それぞれ各電源ユニット２１乃至２４からＣＰＵ１２の電源ピン集積部１２ａへの給電レーン１３が形成される。電源層３２及び３３は銅箔ベタ層であり、これが給電レーンの役割を果たす。電源層３１及び３４の給電レーン１３ａ及び１３ｂは、後述する通り、インピーダンスの大きさに基づいてその形状が決定される。尚、図１の給電レーン１３は、電源層３１乃至３４の給電レーンを包括したものである。
【００２６】
また、電源層３１上に実装されるＣＰＵ１２の電源ピン集積部１２ａ及び電源ユニット２１乃至２４は、多数のスルーホールにより、電源層３１乃至３４のそれぞれと電気的に接続される。
【００２７】
図４は、マザーボード１１の多相型ＤＣ／ＤＣコンバータ１４の各電源ユニット２１乃至２４からＣＰＵ１２への給電部分の電源層３１、３４を示した図である。図３（ａ）は電源層３１を、図３（ｂ）は電源層３４を示す。
【００２８】
給電レーン１３ａ及び１３ｂは、電源ユニット２１乃至２４からＣＰＵ１２へ給電するための銅箔であり、それぞれ電源層３１及び電源層３４上に形成される。
電源ユニット２１乃至２４とＣＰＵ１２の電源ピン集積部１２ａとを電気的に接合するものであるので、電源ユニット２１乃至２４の下及び電源ピン集積部１２ａの下にも、給電レーン１３ａは広がっている。
【００２９】
先述の通り、電源ユニット２１、２２から電源ピン集積部１２ａまでの距離に比して、電源ユニット２３から電源ピン集積部１２ａまでの距離の方が長い。インピーダンスは距離に比例するので、電源層３１では電源ユニット２１、２２からＣＰＵ１２までにかかるインピーダンス（Ｒ１、Ｒ２）よりも、電源ユニット２３からＣＰＵ１２までのインピーダンス（Ｒ３）の方が高くなる。さらに同様に、電源ユニット２３から電源ピン集積部１２ａまでの距離よりも、電源ユニット２４から電源ピン集積部１２ａまでの距離の方が長いため、電源ユニット２３からＣＰＵ１２までにかかるインピーダンス（Ｒ３）よりも、電源ユニット２４からＣＰＵ１２までにかかるインピーダンス（Ｒ４）の方が大きくなる。
【００３０】
そこで、電源層３４にも給電レーン１３ｂを設け、これを補正してやる。インピーダンスは経路の断面積に反比例するため、給電レーンを複数設けると、その分インピーダンスは低下する。先述からの例であれば、電源層３１ではＲ１、Ｒ２よりもＲ３やＲ４の方がインピーダンスが大きいので、Ｒ１、Ｒ２とＲ３及びＲ４が略同一となるように２層目の電源層にも給電レーン１３ｂを設ける。より具体的には、例えばＲ１及びＲ２のインピーダンスはＲ３及びＲ４と比して十分低いものと考え、電源層３４に設けられる給電レーン１３ｂと電源ユニット２１、２２が接しないようにする。さらに、Ｒ３よりもＲ４の方がインピーダンスが大きいので、給電レーン１３ｂと接する面積を、電源ユニット２３よりも電源ユニット２４の方が大きくなるようにする。以上により、それぞれの電源ユニット２１乃至２４からＣＰＵ１２までの給電レーン１３ａ及び１３ｂ上でのインピーダンスＲ１乃至Ｒ４を略均一とすることができる。
【００３１】
尚、以上の議論では、電源層３２及び３３は銅箔ベタ層であるために、インピーダンスの差分が微小であるとの仮定に基づき、電源層３２、３３の給電レーンでのインピーダンスは考慮していない。電源層３２及び３３でのインピーダンスの差分も考慮すれば、さらにインピーダンスの均一化が図れることは言うまでもない。
【００３２】
ところで、インピーダンスについては、もちろん実測してもよいが、簡単なシミュレーションにより近似値を出すこともできる。その手法はいくつか考えられるが、その一例を以下に説明する。この手法は、給電レーンを、それぞれ電源ユニット２１乃至２４に対して仮想的に分割してやり、そのそれぞれの経路に対して、断面積に反比例させた値の距離に対する積分値を、インピーダンスの近似値とするものである。
【００３３】
図４（ａ）の給電レーン１３ａに対し、本手法を用いた例が図５である。まず、図５（ａ）のように、給電レーン１３ａを、電源ユニット２１乃至２４のそれぞれに対して仮想給電レーン４１、４２、４３、４４に分割してやる。仮想給電レーン４１乃至４４のインピーダンスは、図２においては、電源層３１上でのそれぞれのインピーダンスＲ１乃至Ｒ４に対応する。
【００３４】
さらに、それぞれの仮想給電レーン４１乃至４４のインピーダンスを求める。４１に関してインピーダンスを求める例を示した図が図５（ｂ）である。図５（ｂ）に示すように、仮想給電レーン４１のｙ軸方向の高さはｈであり、また、ｘ座標方向の幅はｙの関数Ｘ（ｙ）で表現される。インピーダンスは、経路の断面積に反比例し、距離に比例するので、数１のように概算できる。
【００３５】
【数１】
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【００３６】
数１に於いて、Ｃは定数であり、ｗは仮想給電レーン４１の厚さである。尚、定数Ｃは給電レーン１３ａの材質及び温度等によって変化する。
このような計算を、各仮想給電レーン４１乃至４４に対して行うことで、各電源ユニット２１乃至２４から電源ピン集積部１２ａまでにかかる給電レーン１３ａのインピーダンスの近似値をそれぞれ求めることができ、さらに、これらのインピーダンスの値を補正されるように給電レーン１３ｂの形状を定めることができる。
【００３７】
以上説明したように、本実施例のマザーボード１１では、他に新たに特別な回路を設けることなく、多相型ＤＣ／ＤＣコンバータ１４の各相のＤＣ／ＤＣコンバータにかかる負荷を略均一とすることができる。
【００３８】
複数の電源層の給電レーンを用いて、各電源ユニット２１乃至２４からＣＰＵ１２までのインピーダンスの偏りを補正することができるので、各素子の配置に係るレイアウトに柔軟性を持たせつつ、多相型ＤＣ／ＤＣコンバータの各電源ユニットにかかる負荷を近似させることができる。
【００３９】
また、各相のＤＣ／ＤＣコンバータにかかる負荷を略均一とすることで、各相のＤＣ／ＤＣコンバータに使用するＭＯＳＦＥＴやチョークコイルの定格を大きくする必要が無い。これにより、部品サイズの増大やコストの増大を防ぐことができる。
【００４０】
給電レーンをマザーボード１１の複数の層に渡って設けることで、インピーダンスを低下させる効果も持つ。これにより、給電レーン上での電力の損失を抑制することができる。
【００４１】
ＤＣ／ＤＣコンバータの各電源ユニット２１乃至２４を略直線状に並べると、マザーボード１１上の素子の配列がわかりやすく、また残りのスペースの形状がいびつとなるのを防ぐことができるので、残りの素子の配置も行いやすい。
【００４２】
尚、多相型ＤＣ／ＤＣコンバータの相数は４相に限定されるものではない。また、給電レーンが設けられる電源層の数も４層でなくとも、３層以下若しくは5層以上であっても良い。特に給電レーンが設けられる層数が多い場合には、給電レーンにかかるインピーダンスを低減することができる。また、多数の給電レーンを用いて、そのインピーダンス差を補うことができるので、各層の給電レーンの形状に関する設計自由度を高める効果も見込める。
【００４３】
給電対象はＣＰＵに限定されない。また、複数のＣＰＵを搭載するサーバコンピュータのように、ＣＰＵ等の給電対象が複数あっても良い。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例１に係る計算機の構成を示す図。
【図２】本発明の実施例１に係るＣＰＵへの給電部分に関する回路構成を示す図。
【図３】本発明の実施例１に係るマザーボードの構成を示す図。
【図４】本発明の実施例１に係るマザーボードの電源層を示す図。
【図５】本発明の実施例１に係る給電レーンのインピーダンスのシミュレーション方法を示す図。
【図６】多相型コンバータの各電源ユニットへの負荷を、素子の配置により略均一としたマザーボードの例を示す図。
【符号の説明】
【００４５】
１０・・・計算機
１１・・・マザーボード
１２・・・ＣＰＵ
１２ａ・・・電源ピン集積部
１３、１３ａ、１３ｂ・・・給電レーン
１４・・・多相型ＤＣ／ＤＣコンバータ
１５・・・ＤＣ電源
２１、２２、２３、２４・・・電源ユニット
２５・・・位相調整回路
３１、３２、３３、３４・・・電源層
４１、４２、４３、４４・・・仮想給電レーン
５１、５２、５３、５４・・・電源ユニット
５５・・・ＣＰＵ
５５ａ・・・電源ピン集積部
Ｒ１、Ｒ２、Ｒ３、Ｒ４・・・インピーダンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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