(57)【要約】【課題】  電力低減のため動作状態に応じて不要なクロック信号を部分的に停止させる場合、トランジスタ駆動能力劣化によりクロック信号遅延ばらつきが増加し動作マージンが減少する。【解決手段】  クロック信号ＣＬＫとクロック停止信号ＥＮと固定出力切換信号ＩＮＶとを入力し、クロック停止信号がハイレベルのときにはクロック信号に対応する信号をレジスタ制御信号として生成出力し、クロック停止信号がロウレベルのときには固定出力切換信号に対応する信号をレジスタ制御信号として生成出力するクロック信号制御回路１を用いる。またクロック停止中のレジスタ制御信号切換による誤動作防止のため、レジスタ入力部に選択回路１０ないし１３を追加する。【選択図】図１
2006109091.tif 000002
【特許請求の範囲】
【請求項１】
第１の論理値と第２の論理値とを周期的に繰り返すクロック信号と、該クロック信号の出力を停止するためのクロック停止信号と、固定値として出力される場合の出力信号の値を切り換えるための固定出力切換信号とを入力とし、前記クロック停止信号が前記第１の論理値のときには前記クロック信号に対応する信号をレジスタ制御信号として生成出力し、前記クロック停止信号が前記第２の論理値のときには前記固定出力切換信号に対応する信号を該レジスタ制御信号として生成出力するクロック信号制御回路と、
第１のデータ信号と、第２のデータ信号と、前記クロック停止信号とを入力とし、該クロック停止信号が前記第１の論理値のときには該第１のデータ信号に対応する信号を生成出力し、前記クロック停止信号が前記第２の論理値のときには該第２のデータ信号に対応する信号を生成出力する選択回路と、
前記選択回路の出力信号と、前記レジスタ制御信号とを入力とし、該レジスタ制御信号に同期して出力を更新する同期回路と、
前記固定出力切替信号として前記クロック信号に比し十分長い周期で前記第１，第２の論理値を繰り返す論理信号を発生する出力切替信号発生回路とを備え、
前記同期回路の出力ノードが前記第２のデータ信号の入力ノードに接続されている、
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記同期回路は、前記選択回路の出力信号と、前記レジスタ制御信号とを入力とし、該レジスタ制御信号が前記第２の論理値から前記第１の論理値に遷移するときに前記選択回路の出力信号に対応した信号を生成出力し、それ以外の場合には以前の出力値を保持するものである、
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記同期回路は、前記選択回路の出力信号と、前記レジスタ制御信号とを入力とし、前記レジスタ制御信号が第１の論理値のときには前記選択回路の出力信号に対応した信号を生成出力し、それ以外の場合には以前の出力値を保持するものである、
ことを特徴とする半導体装置。
【請求項４】
第１の論理値と第２の論理値とを周期的に繰り返すクロック信号と、該クロック信号の出力を停止するためのクロック停止信号と、固定値として出力される場合の出力信号の値を切り換えるための固定出力切換信号とを入力とし、前記クロック停止信号が前記第１の論理値のときには前記クロック信号に対応する信号をレジスタ制御信号として生成出力し、前記クロック停止信号が前記第２の論理値のときには前記固定出力切換信号に対応する信号を該レジスタ制御信号として生成出力するクロック信号制御回路と、
第１のデータ信号と、前記レジスタ制御信号と、前記クロック停止信号とを入力とし、前記クロック停止信号が前記第２の論理値であってかつ前記レジスタ制御信号が該第２の論理値から前記第１の論理値に遷移するときに前記第１のデータ信号に対応した信号を生成出力し、それ以外の場合には以前の出力値を保持する同期回路と、
前記固定出力切替信号として前記クロック信号に比し十分長い周期で前記第１，第２の論理値を繰り返す論理信号を発生する出力切替信号発生回路とを備えた、
ことを特徴とする半導体装置。
【請求項５】
請求項１または４に記載の半導体装置において、
前記クロック信号制御回路は、
前記クロック信号と前記クロック停止信号との論理積信号を生成出力する第１の論理積回路と、
前記クロック停止信号の反転信号を生成出力する第１の反転回路と、
前記クロック信号と前記第１の反転回路の出力信号との論理和信号を生成出力する第１の論理和回路と、
前記第１の論理積回路の出力信号と前記固定出力切換信号との論理積信号を生成出力する第２の論理積回路と、
前記固定出力切換信号の反転信号を生成出力する第２の反転回路と、
前記第１の論理和回路の出力信号と前記第２の反転回路の出力信号との論理積信号を生成出力する第３の論理積回路と、
前記第２の論理積回路の出力信号と前記第３の論理積回路の出力信号との論理和信号を生成出力する第２の論理和回路とを備え、
該第２の論理和回路の出力結果を前記レジスタ制御信号として出力する、
ことを特徴とする半導体装置。
【請求項６】
第１の論理値と第２の論理値とを周期的に繰り返すクロック信号と、該クロック信号の出力を停止するための第１のクロック停止信号と、固定値として出力される場合の出力信号の値を切り換えるための固定出力切換信号とを入力とし、前記第１のクロック停止信号が前記第１の論理値のときには前記クロック信号に対応する信号を第１のレジスタ制御信号として生成出力し、前記第１のクロック信号が第２の論理値のときには前記固定出力切換信号に対応する信号を該第１のレジスタ制御信号として生成出力する第１のクロック信号制御回路と、
前記第１のレジスタ制御信号と、前記第１のクロック停止信号と、前記クロック信号の出力を停止するための第２のクロック停止信号とを入力とし、前記第１のクロック停止信号と前記第２のクロック停止信号とがともに前記第１の論理値のときには前記第１のレジスタ制御信号に対応する信号を第２のレジスタ制御信号として生成出力し、前記第１のクロック停止信号が前記第２の論理値のときには固定値を該第２のレジスタ制御信号として生成出力する第２のクロック信号制御回路と、
前記第２のレジスタ制御信号に同期して出力を更新する同期回路と、
前記固定出力切替信号として前記クロック信号に比し十分長い周期で前記第１，第２の論理値を繰り返す論理信号を発生する出力切替信号発生回路とを備えた、
ことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記同期回路は、前記第１のデータ信号と、前記第２のレジスタ制御信号とを入力とし、該第２のレジスタ制御信号が前記第２の論理値から前記第１の論理値に遷移するときには前記第１のデータ信号に対応した信号を生成出力し、それ以外の場合には以前の出力値を保持するものである、ことを特徴とする半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記同期回路は、前記第１のデータ信号と、前記第２のレジスタ制御信号とを入力とし、該第２のレジスタ制御信号が前記第１の論理値のときには前記第１のデータ信号に対応した信号を生成出力し、それ以外の場合には以前の出力値を保持するものである、
ことを特徴とする半導体装置。
【請求項９】
請求項６に記載の半導体装置において、
前記第１のクロック信号制御回路は、
前記クロック信号と前記第１のクロック停止信号との論理積信号を生成出力する第１の論理積回路と、
前記第１のクロック停止信号の反転信号を生成出力する第１の反転回路と、
前記クロック信号と前記第１の反転回路の出力信号との論理和信号を生成出力する第１の論理和回路と、
前記第１の論理積回路の出力信号と前記固定出力切換信号との論理積信号を生成出力する第２の論理積回路と、
前記固定出力切換信号の反転信号を生成出力する第２の反転回路と、
前記第１の論理和回路の出力信号と前記第２の反転回路の出力信号との論理積信号を生成出力する第３の論理積回路と、
前記第２の論理積回路の出力信号と前記第３の論理積回路の出力信号との論理和信号を生成出力する第２の論理和回路とを備え、
該第２の論理和回路の出力結果を前記第１のレジスタ制御信号として出力する、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、ＭＯＳトランジスタで構成されたＬＳＩ等の半導体装置に内蔵されるレジスタの動作を制御するためのクロック信号制御回路の改良を図ったものに関する。
【背景技術】
【０００２】
近年、ＬＳＩの低電力化実現のため、ＬＳＩの動作状態に応じて不要なクロック信号を部分的に停止させる手法が広く用いられている。この手法によれば、レジスタの制御信号としてクロック信号をそのまま用いる代わりに、動作状態を示す第２の制御信号を用いてクロック信号を制御することにより、レジスタを駆動するために必要な電力を低減することができる。
【０００３】
図１２に従来のこの種のクロック信号制御回路が使用された半導体装置の構成例を示す。なお、図中のそれぞれの端子から入力・出力されるデータ・信号も端子と同じ符号を用いるものとする。
【０００４】
図１２において、クロック信号制御回路２は入力端子として、クロック信号端子ＣＬＫおよびクロック停止信号端子ＥＮを、出力端子としてレジスタ制御信号端子ＧＣＫをそれぞれ有する。
【０００５】
クロック発生回路１００はクロック信号ＣＬＫを発生し、クロック信号制御回路２のクロック信号端子に向けて出力する。
コントローラ１０１はクロック停止信号ＥＮを発生し、クロック信号制御回路２のクロック停止信号端子に向けて出力する。
フリップフロップ回路２０〜２３は入力端子としてＤ端子およびＣＫ端子を、出力端子としてＱ端子をそれぞれ有する。
【０００６】
そして、この半導体装置のデータ入力端子Ｄ０〜Ｄ３はフリップフロップ回路２０〜２３のＤ端子に、データ出力端子Ｙ０〜Ｙ３はフリップフロップ回路２０〜２３のＱ端子にそれぞれ接続され、クロック制御回路２のレジスタ制御信号端子ＧＣＫはフリップフロップ回路２０〜２３のＣＫ端子に接続されている。
【０００７】
図１３は従来の半導体装置のクロック信号制御回路２の一構成例であり、２つの入力信号Ａ，Ｂの論理積を生成・出力するものである。この図１２の例ではクロック信号制御回路２は２入力の論理積回路ＡＮＤ６０により実現されており、クロック信号端子ＣＬＫ，クロック停止信号端子ＥＮの論理積をレジスタ制御信号ＧＣＫとして出力する。
【０００８】
図１４は従来の半導体装置のフリップフロップ回路２０〜２３の構成の一例であり、ＰＭＯＳトランジスタＰ１〜Ｐ７、ＮＭＯＳトランジスタＮ１〜Ｎ７、反転回路Ｘ１〜Ｘ５を備え、信号ＣＫ、Ｄを入力とし信号Ｑを出力するものである。
【０００９】
反転回路Ｘ１は入力信号ＣＫの反転値を節点ｎ１へ出力し、反転回路Ｘ２は節点ｎ１の反転値をｎ２へ出力する。このため節点ｎ２の値は入力信号ＣＫの値と等しくなる。反転回路Ｘ３は節点ｎ４へｎ３の反転値を出力する。反転回路Ｘ４は節点ｎ６へｎ５の反転値を出力し、反転回路Ｘ５は節点ｎ６の反転値を出力信号Ｑとして出力する。
【００１０】
ソース・ドレインを互いに共有するＭＯＳトランジスタＮ５，Ｐ５はトランスファゲートＴＧ１を構成し、入力信号ＣＫがＨレベルの時のみ節点ｎ４からｎ５へ信号を透過させる。
【００１１】
ＭＯＳトランジスタＮ１，Ｎ２，Ｐ１，Ｐ２はトライステートインバータＴ１１を構成し、入力信号ＣＫがＬレベルの時のみ節点ｎ３へ入力信号Ｄの反転値を出力し、入力信号ＣＫがＨレベルの時には節点ｎ３を駆動しない。
【００１２】
ＭＯＳトランジスタＮ３，Ｎ４，Ｐ３，Ｐ４はトライステートインバータＴ１２を構成し、入力信号ＣＫがＨレベルの時のみ節点ｎ３へｎ４の反転値を出力し、入力信号ＣＫがＬレベルの時には節点ｎ３を駆動しない。
【００１３】
ＭＯＳトランジスタＮ６，Ｎ７，Ｐ６，Ｐ７はトライステートインバータＴ１３を構成し、入力信号ＣＫがＬレベルの時のみ節点ｎ５へｎ６の反転値を出力し、入力信号ＣＫがＨレベルの時には節点ｎ５を駆動しない。
【００１４】
以上をまとめると、
ＣＫがＬ⇒Ｔ１１によりｎ１＝／Ｄ（“／”は信号の反転を表す）
かつＴ１２はオフ（“オフ”はその出力の節点を駆動しないことを表す）
かつＴＧ１はオフ
かつＴ１３によりｎ５＝／ｎ６
また、
ＣＫがＨ⇒Ｔ１１はオフ
かつＴ１２によりｎ３＝／ｎ４
かつＴＧ１によりｎ５＝ｎ４
かつＴ１３はオフ
となる。
【００１５】
このように、入力信号ＣＫがＬレベルの時、トライステートインバータＴ１３（ＭＯＳトランジスタＮ６，Ｎ７，Ｐ６，Ｐ７）は反転回路として動作するため反転回路Ｘ４と合わせてインバータループを形成する。この時、トランスファゲートＴＧ１１（ＭＯＳトランジスタＮ５，Ｐ５）は節点ｎ５を駆動しないため、節点ｎ５およびｎ６は以前の状態を保持する。これにより、出力信号端子Ｑは以前の信号を出力する。またトライステートインバータＴ１１（ＭＯＳトランジスタＮ１，Ｎ２，Ｐ１，Ｐ２）は節点ｎ３に入力信号Ｄの反転値を出力し、反転回路Ｘ３により節点ｎ４は入力信号Ｄと同じ値が出力される。この時、トランスファゲートＴＧ１およびトライステートインバータＴ１２（ＭＯＳトランジスタＮ３，Ｎ４，Ｐ３，Ｐ４）がオフとなっているため、節点ｎ４はこの値を保持する。
【００１６】
また、入力信号ＣＫがＨレベルの時、トライステートインバータＴ１２（ＭＯＳトランジスタＮ３，Ｎ４，Ｐ３，Ｐ４）は反転回路として動作するため反転回路Ｘ３と合わせてインバータループを形成する。この時トライステートインバータＴ１１（ＭＯＳトランジスタＮ１，Ｎ２，Ｐ１，Ｐ２）は節点ｎ３を駆動しないため、節点ｎ３およびｎ４は以前の状態を保持する。またトランスファゲートＴＧ１１（ＭＯＳトランジスタＮ５，Ｐ５）は節点ｎ４の内容を節点ｎ５へ透過させ、トライステートインバータＴ１２（ＭＯＳトランジスタＮ６，Ｎ７，Ｐ６，Ｐ７）は節点ｎ５を駆動しないため、反転回路Ｘ４，Ｘ５を介してＱ出力へは節点ｎ４と同じ値が出力される。
【００１７】
従って、図１４の回路はＣＫ信号がＬからＨに変化する立ち上がりエッジの時に、入力Ｄの値を取り込んで、これをＱ出力に出力し、それ以外のときは以前の状態を保持するフリップフロップとして動作する。 
【００１８】
そして、このようなフリップフロップ２０ないし２３を有する図１２の半導体装置では、クロック制御信号ＥＮがＨレベルの場合、フリップフロップ回路２０〜２３はデータ入力信号Ｄ０〜Ｄ３の値に応じてデータ出力信号Ｙ０〜Ｙ３をクロック信号ＣＬＫに同期したタイミングで更新する。一方、クロック制御信号ＥＮがＬレベルの場合には、レジスタ制御信号ＧＣＫが固定され、データ出力信号Ｙ０〜Ｙ３は更新されずに以前の内容を保持する。
【００１９】
この場合にはレジスタ制御信号端子ＧＣＫを駆動させるために必要な電力と、フリップフロップ回路２０〜２３で消費する電力の両方が抑制される。
【特許文献１】特開平９−２８４１０１号公報（第９頁、第１９図）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
ところで、上述した従来のクロック信号制御回路を使用した場合、レジスタ制御信号ＧＣＫが長時間同じ値に固定されると、ＧＣＫで制御されるＭＯＳトランジスタのゲートも長時間同一電位に保持される。図１２の例では、図１４のトランジスタＰ１，Ｐ３，Ｐ５，Ｐ６，Ｎ２，Ｎ４，Ｎ５，Ｎ７や反転回路Ｘ１，Ｘ２を構成するトランジスタがこれに該当する。
【００２１】
近年、プロセスの微細化や駆動電圧の低電圧化の進展により、Negative Bias Temperature Instability（基板に対して低い電圧をゲートに印加しつづけると駆動能力が劣化する特性；以下ＮＢＴＩと称す）によるトランジスタ性能の劣化が課題となってきている。
【００２２】
特に複数のクロック停止信号を用いて複数のレジスタ制御信号を生成する場合、レジスタ制御信号毎に経年劣化による遅延変動量が異なるため、クロックスキュー（到達時間差）による誤動作が発生しやすくなる。
【００２３】
ＮＢＴＩによる遅延変動に起因する誤動作を防止するためには、従来と比較してより大きな回路動作マージンを設定する必要がある。ところが、動作マージンの増加は高速化阻害要因になるとともに、回路規模増加によるコスト増の一因となるため、回路設計上大きな課題となる。
【００２４】
本発明は上記の課題に鑑みてなされたものであり、その目的とするところは、レジスタ制御信号の遅延変動を低減できるとともに、クロックの部分停止による低電力化と高速動作との両立が可能なクロック信号制御回路を有する半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００２５】
前記課題を解決するために、本発明の請求項１記載の半導体装置は、第１の論理値と第２の論理値とを周期的に繰り返すクロック信号と、該クロック信号の出力を停止するためのクロック停止信号と、固定値として出力される場合の出力信号の値を切り換えるための固定出力切換信号とを入力とし、前記クロック停止信号が前記第１の論理値のときには前記クロック信号に対応する信号をレジスタ制御信号として生成出力し、前記クロック停止信号が前記第２の論理値のときには前記固定出力切換信号に対応する信号を該レジスタ制御信号として生成出力するクロック信号制御回路と、第１のデータ信号と、第２のデータ信号と、前記クロック停止信号とを入力とし、該クロック停止信号が前記第１の論理値のときには該第１のデータ信号に対応する信号を生成出力し、前記クロック停止信号が前記第２の論理値のときには該第２のデータ信号に対応する信号を生成出力する選択回路と、前記選択回路の出力信号と、前記レジスタ制御信号とを入力とし、該レジスタ制御信号に同期して出力を更新する同期回路と、前記固定出力切替信号として前記クロック信号に比し十分長い周期で前記第１，第２の論理値を繰り返す論理信号を発生する出力切替信号発生回路とを備え、前記同期回路の出力ノードが前記第２のデータ信号の入力ノードに接続されていることを特徴とするものである。
【００２６】
また、本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記同期回路は、前記選択回路の出力信号と、前記レジスタ制御信号とを入力とし、該レジスタ制御信号が前記第２の論理値から前記第１の論理値に遷移するときに前記選択回路の出力信号に対応した信号を生成出力し、それ以外の場合には以前の出力値を保持するものであることを特徴とするものである。
【００２７】
また、本発明の請求項３記載の半導体装置は、請求項１記載の半導体装置において、前記同期回路は、前記選択回路の出力信号と、前記レジスタ制御信号とを入力とし、前記レジスタ制御信号が第１の論理値のときには前記選択回路の出力信号に対応した信号を生成出力し、それ以外の場合には以前の出力値を保持するものであることを特徴とするものである。
【００２８】
また、本発明の請求項４記載の半導体装置は、第１の論理値と第２の論理値とを周期的に繰り返すクロック信号と、該クロック信号の出力を停止するためのクロック停止信号と、固定値として出力される場合の出力信号の値を切り換えるための固定出力切換信号とを入力とし、前記クロック停止信号が前記第１の論理値のときには前記クロック信号に対応する信号をレジスタ制御信号として生成出力し、前記クロック停止信号が前記第２の論理値のときには前記固定出力切換信号に対応する信号を該レジスタ制御信号として生成出力するクロック信号制御回路と、第１のデータ信号と、前記レジスタ制御信号と、前記クロック停止信号とを入力とし、前記クロック停止信号が前記第２の論理値であってかつ前記レジスタ制御信号が該第２の論理値から前記第１の論理値に遷移するときに前記第１のデータ信号に対応した信号を生成出力し、それ以外の場合には以前の出力値を保持する同期回路と、前記固定出力切替信号として前記クロック信号に比し十分長い周期で前記第１，第２の論理値を繰り返す論理信号を発生する出力切替信号発生回路とを備えたことを特徴とするものである。
【００２９】
また、本発明の請求項５記載の半導体装置は、請求項１または４に記載の半導体装置において、前記クロック信号制御回路は、前記クロック信号と前記クロック停止信号との論理積信号を生成出力する第１の論理積回路と、前記クロック停止信号の反転信号を生成出力する第１の反転回路と、前記クロック信号と前記第１の反転回路の出力信号との論理和信号を生成出力する第１の論理和回路と、前記第１の論理積回路の出力信号と前記固定出力切換信号との論理積信号を生成出力する第２の論理積回路と、前記固定出力切換信号の反転信号を生成出力する第２の反転回路と、前記第１の論理和回路の出力信号と前記第２の反転回路の出力信号との論理積信号を生成出力する第３の論理積回路と、前記第２の論理積回路の出力信号と前記第３の論理積回路の出力信号との論理和信号を生成出力する第２の論理和回路とを備え、該第２の論理和回路の出力結果を前記レジスタ制御信号として出力することを特徴とするものである。
【００３０】
また、本発明の請求項６記載の半導体装置は、第１の論理値と第２の論理値とを周期的に繰り返すクロック信号と、該クロック信号の出力を停止するための第１のクロック停止信号と、固定値として出力される場合の出力信号の値を切り換えるための固定出力切換信号とを入力とし、前記第１のクロック停止信号が前記第１の論理値のときには前記クロック信号に対応する信号を第１のレジスタ制御信号として生成出力し、前記第１のクロック信号が第２の論理値のときには前記固定出力切換信号に対応する信号を該第１のレジスタ制御信号として生成出力する第１のクロック信号制御回路と、前記第１のレジスタ制御信号と、前記第１のクロック停止信号と、前記クロック信号の出力を停止するための第２のクロック停止信号とを入力とし、前記第１のクロック停止信号と前記第２のクロック停止信号とがともに前記第１の論理値のときには前記第１のレジスタ制御信号に対応する信号を第２のレジスタ制御信号として生成出力し、前記第１のクロック停止信号が前記第２の論理値のときには固定値を該第２のレジスタ制御信号として生成出力する第２のクロック信号制御回路と、前記第２のレジスタ制御信号に同期して出力を更新する同期回路と、前記固定出力切替信号として前記クロック信号に比し十分長い周期で前記第１，第２の論理値を繰り返す論理信号を発生する出力切替信号発生回路とを備えたことを特徴とするものである。
【００３１】
また、本発明の請求項７記載の半導体装置は、請求項６に記載の半導体装置において、前記同期回路は、前記第１のデータ信号と、前記第２のレジスタ制御信号とを入力とし、該第２のレジスタ制御信号が前記第２の論理値から前記第１の論理値に遷移するときには前記第１のデータ信号に対応した信号を生成出力し、それ以外の場合には以前の出力値を保持するものであることを特徴とするものである。
【００３２】
また、本発明の請求項８記載の半導体装置は、請求項６に記載の半導体装置において、前記同期回路は、前記第１のデータ信号と、前記第２のレジスタ制御信号とを入力とし、該第２のレジスタ制御信号が前記第１の論理値のときには前記第１のデータ信号に対応した信号を生成出力し、それ以外の場合には以前の出力値を保持するものであることを特徴とするものである。
【００３３】
また、本発明の請求項９記載の半導体装置は、請求項６に記載の半導体装置において、前記第１のクロック信号制御回路は、前記クロック信号と前記第１のクロック停止信号との論理積信号を生成出力する第１の論理積回路と、前記第１のクロック停止信号の反転信号を生成出力する第１の反転回路と、前記クロック信号と前記第１の反転回路の出力信号との論理和信号を生成出力する第１の論理和回路と、前記第１の論理積回路の出力信号と前記固定出力切換信号との論理積信号を生成出力する第２の論理積回路と、前記固定出力切換信号の反転信号を生成出力する第２の反転回路と、前記第１の論理和回路の出力信号と前記第２の反転回路の出力信号との論理積信号を生成出力する第３の論理積回路と、前記第２の論理積回路の出力信号と前記第３の論理積回路の出力信号との論理和信号を生成出力する第２の論理和回路とを備え、該第２の論理和回路の出力結果を前記第１のレジスタ制御信号として出力することを特徴とするものである。
【００３４】
以上の請求項１ないし請求項９の構成によれば、クロック停止信号によりレジスタ制御信号の内容が一定値に固定されている場合でも、固定出力切換信号によりレジスタ制御信号の値を切換えることが可能となるため、固定出力切換信号を制御することによりレジスタ制御信号が長時間一定電位に保持されることを防止することができる。従って、同期回路でレジスタ制御信号により駆動されるトランジスタの駆動能力劣化が低減し、遅延変動による動作マージンの減少が防止されるため、設計時の余分な動作マージン確保が不要となり動作速度を向上させることができる。
【発明の効果】
【００３５】
本願の請求項１の発明によれば、クロック停止信号によりレジスタ制御信号の内容が一定値に固定されている場合でも、固定出力切換信号によりレジスタ制御信号の値を切換ることが可能となるため、固定出力切換信号を制御することによりレジスタ制御信号が長時間一定電位に保持されることを防止することができる。従って同期回路でレジスタ制御信号により駆動されるトランジスタの駆動能力劣化が低減し、遅延変動による動作マージンの減少が防止されるため、設計時の余分な動作マージン確保が不要となり動作速度を向上させることができる。
【００３６】
また、同一動作速度の半導体装置を設計する場合であってもより少ない動作マージンで設計することができるため、トランジスタのゲートサイズ低減による回路面積の縮小効果や、クロックスキュー対策等に伴うタイミング設計工数が低減する。この結果、半導体装置の開発・製造コスト低減にも有効である。
【００３７】
また、本願の請求項２の発明によれば、同期回路として、フリップフロップ回路を使用したものに適用でき、請求項１の発明と同様の効果が得られる。
【００３８】
また、本願の請求項３の発明によれば、同期回路として、ラッチ回路を使用したものに適用でき、請求項１の発明と同様の効果が得られる。
【００３９】
また、本願の請求項４の発明によれば、同期回路として、ロードホールド型フリップフロップ回路を使用したものに適用でき、請求項１の発明と同様の効果が得られる。
【００４０】
また、本願の請求項５の発明によれば、クロック制御回路として、前記クロック信号と前記クロック停止信号との論理積信号を生成出力する第１の論理積回路と、前記クロック停止信号の反転信号を生成出力する第１の反転回路と、前記クロック信号と前記第１の反転回路の出力信号との論理和信号を生成出力する第１の論理和回路と、前記第１の論理積回路の出力信号と前記固定出力切換信号との論理積信号を生成出力する第２の論理積回路と、前記固定出力切換信号の反転信号を生成出力する第２の反転回路と、前記第１の論理和回路の出力信号と前記第２の反転回路の出力信号との論理積信号を生成出力する第３の論理積回路と、前記第２の論理積回路の出力信号と前記第３の論理積回路の出力信号との論理和信号を生成出力する第２の論理和回路とを備え、該第２の論理和回路の出力結果を前記レジスタ制御信号として出力する構成を有するものに適用でき、請求項１ないし４の発明と同様の効果が得られる。
【００４１】
また、本願の請求項６の発明によれば、クロック停止信号として２種類の信号を用いる構成であっても請求項１の発明と同様の効果が得られる。
【００４２】
また、請求項７の発明によれば、同期回路として、フリップフロップ回路を使用したものに適用でき、請求項６の発明と同様の効果が得られる。
【００４３】
また、請求項８の発明によれば、同期回路として、ラッチ回路を使用したものに適用でき、請求項６の発明と同様の効果が得られる。
【００４４】
また、本願の請求項９の発明によれば、第１のクロック制御回路として、請求項５に記載のものと同様の構成を有するものを使用でき、請求項６ないし８の発明と同様の効果が得られる。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
この実施の形態１は請求項１，２，５の発明に対応するものである。
図１は、本発明の実施の形態１によるクロック信号制御回路を有する半導体装置を示すもので、同期回路としてフリップフロップ回路を使用した場合の一例を示す。
【００４６】
図１において、クロック信号制御回路１はレジスタの動作を制御するためのレジスタ制御信号ＧＣＫを発生する。選択回路１０〜１３はこの半導体装置の入力データＤ０〜Ｄ３とこの半導体装置の出力データＹ０〜Ｙ３のいずれかを選択する。フリップフロップ回路（同期回路）２０〜２３は選択回路１０〜１３の出力信号とレジスタ制御信号ＧＣＫとを入力とし、レジスタを構成する。また、クロック発生回路１００はクロック信号ＣＬＫを発生する。コントローラ１０１はクロック停止信号ＥＮを発生する。このクロック停止信号ＥＮは、クロック信号制御回路１がクロック信号ＣＬＫをレジスタ制御信号ＧＣＫとして出力するのを停止するための信号である。出力切替信号発生回路１０２は固定出力切換信号ＩＮＶを出力する。この固定出力切換信号ＩＮＶは、クロック信号制御回路１がレジスタ制御信号ＧＣＫとして出力する固定値の値をＨレベル（第１の論理値）とＬレベル（第２の論理値）とのいずれかに切り換えるための信号であり、クロック信号ＣＬＫに対して十分長い周期を有する。
【００４７】
また、以下の説明では、上述の各データ・信号を表す符号はこれらを入力・出力する端子の符号としても用いる。即ち、上述のＣＬＫはクロック信号端子を示す符号としても使用する。また、ＩＮＶは固定出力切換信号端子を、ＥＮはクロック停止信号端子を、ＧＣＫはレジスタ制御信号を、Ｄ０〜Ｄ３はデータ入力端子を、Ｙ０〜Ｙ３はデータ出力端子を、それぞれ示す符号としても使用する。
【００４８】
図２（ａ）はクロック信号制御回路１の一構成例であり、３つの入力信号Ａ，Ｂ，Ｃを入力して１つの出力信号Ｙを出力する。この図２（ａ）の構成例では、２入力の論理積回路ＡＮＤ１により入力信号Ａ，Ｂの論理積信号ａが得られ、２入力の論理積回路ＡＮＤ２により論理積信号ａと入力信号Ｃとの論理積信号ｂが得られ、反転回路Ｘ１０１による入力信号Ｂの反転信号／Ｂと入力信号Ａとの論理和信号ｃが２入力の論理和回路ＯＲ１により得られ、反転回路Ｘ１０２による入力信号Ｃの反転信号／Ｃと論理和信号ｃとの論理積信号ｄが２入力の論理積回路ＡＮＤ３により得られ、２入力の論理和回路ＯＲ２によりこれら論理積信号ｂと論理積信号ｄとの論理和信号（＝Ａ・Ｂ・Ｃ＋Ａ・／Ｃ＋／Ｂ・／Ｃ）が出力信号Ｙとして得られる。
【００４９】
図３は選択回路１０〜１３の一構成例であり、入力信号Ｓの値に応じて入力信号ＡまたはＢのどちらかに対応した値を出力信号Ｙとして出力する。この図３の構成例では、２入力の論理積回路ＡＮＤ４により入力信号Ａ，Ｓの論理積信号ｅが得られ、反転回路Ｘ１０３による入力信号Ｓの反転信号／Ｓと入力信号Ｂとの論理積信号ｆが２入力の論理積回路ＡＮＤ５により得られ、２入力の論理和回路ＯＲ３によりこれら論理積信号ｅと論理積信号ｆとの論理和信号（＝Ａ・Ｓ＋Ｂ・／Ｓ）が出力信号Ｙとして得られる。
【００５０】
図４はフリップフロップ回路２０〜２３の一構成例であり、ＰＭＯＳトランジスタＰ１〜Ｐ７、ＮＭＯＳトランジスタＮ１〜Ｎ７、反転回路Ｘ１〜Ｘ５を備え、信号ＣＫ，Ｄを入力し信号Ｑを出力するものである。
【００５１】
なお、図１の構成例では説明の簡単のため、レジスタ制御信号が１つであり、かつレジスタ制御信号で制御されるフリップフロップ数が４個の場合を示しているが、通常はクロック停止信号端子が複数個あり、共通のレジスタ制御信号で制御されるフリップフロップ群が複数グループ存在する。また共通のレジスタ制御信号で制御されるフリップフロップの個数に制約はなく、１以上の整数であればいくつであっても構わない。
このような場合、クロック信号制御回路は図２（ｂ）や図２（ｃ）のような構成とすればよい。
【００５２】
図２（ｂ）は、２つのグループを各グループごとに専用のクロック停止信号ＥＮ１，ＥＮ２によりそれぞれ制御するが、固定出力切替信号ＩＮＶはグループ間で共通に使用する場合のクロック信号制御回路の構成を、図２（ｃ）はクロック停止信号ＥＮ１，ＥＮ２，固定出力切替信号ＩＮＶ１，ＩＮＶ２とも各グループごとに専用の信号を用いる場合の構成例を示している。
【００５３】
本実施の形態１では、クロック信号制御回路１の構成は従来例と異なる。しかしながら、そのフリップフロップ回路２０〜２３（図４に示す）は図１４に示す従来例と同じ構成である。またクロック制御信号ＥＮがＨレベルの場合にフリップフロップ回路がクロック信号ＣＬＫに同期して出力データＱの更新を行い、クロック制御信号ＥＮがＬレベルの場合にフリップフロップ回路が以前の出力データを保持する点は従来例と同じである。
【００５４】
クロック信号制御回路１は、クロック信号ＣＬＫ，クロック停止信号ＥＮおよび固定出力切換信号ＩＮＶを入力とし、クロック信号ＣＬＫに同期したレジスタ制御信号ＧＣＫを出力する。
【００５５】
クロック信号制御回路１は、クロック停止信号ＥＮがＨレベル（第１の論理値）の場合、レジスタ制御信号ＧＣＫの内容はクロック信号ＣＬＫに同期した信号となる。これは図１１に示す従来例の場合と同じであり、また固定出力切換信号ＩＮＶがＨレベルであってもＬレベルであってもレジスタ制御信号ＧＣＫの内容は同等である。
【００５６】
一方、クロック停止信号ＥＮがＬレベル（第２の論理値）の場合、固定出力切換信号ＩＮＶがＨレベルであればレジスタ制御信号ＧＣＫはクロック信号ＣＬＫの状態に関係なくＬレベルを示し、固定出力切換信号ＩＮＶがＬレベルであればレジスタ制御信号ＧＣＫはクロック信号ＣＬＫの状態に関係なくＨレベルを示す。
【００５７】
即ち、ＥＮ＝Ｈ  ⇒  ＧＣＫ＝ＣＬＫ
ＥＮ＝ＬであってＩＮＶ=Ｈ  ⇒  ＧＣＫ＝Ｌ
ＥＮ＝ＬであってＩＮＶ=Ｌ  ⇒  ＧＣＫ＝Ｈ
【００５８】
従って、固定出力切換信号ＩＮＶによってクロック停止状態（クロック停止信号ＥＮがＬレベルの状態）におけるレジスタ制御信号ＧＣＫの内容を反転させることが可能となる。
【００５９】
このため、出力切換信号発生回路１０２により、周期的にハイ，ロウが切換わる信号を固定出力切換信号ＩＮＶとして出力することにより、レジスタ制御信号ＧＣＫの値を周期的に切り換えることができる。また、この固定出力切換信号ＩＮＶの周期を、クロック信号ＣＬＫより十分大きなように出力切換信号発生回路１０２を設定しておくことにより、レジスタ制御信号ＧＣＫの値が長時間固定されることで発生するＮＢＴＩやこれによるトランジスタ性能の劣化等を防止することが可能となる。
【００６０】
この出力切換信号発生回路１０２は例えばクロック信号ＣＬＫの分周回路などでも実現可能なので、回路規模が若干増加するだけで、ＮＢＴＩ等を防止することが可能となる。
【００６１】
また、本実施の形態１においては、選択回路１０〜１３を追加しているが、これは、固定出力切換信号ＩＮＶによりレジスタ制御信号ＧＣＫの電位を切換えた時に、フリップフロップ回路２０〜２３の出力が更新されてしまうのを防止するためである。
【００６２】
これら選択回路１０〜１３は、データ入力信号Ｄ０〜Ｄ３とフリップフロップ回路２０〜２３のデータ出力信号Ｙ０〜Ｙ３（出力ノード）とクロック停止信号ＥＮとを入力端子Ａ（第１のデータ信号）および入力端子Ｂ（第２のデータ信号）にそれぞれ入力し、クロック停止信号ＥＮがＨレベルの場合はデータ入力信号Ｄ０〜Ｄ３の内容を出力し、クロック停止信号ＥＮがＬレベルの場合はデータ出力信号Ｙ０〜Ｙ３の内容を出力する。
【００６３】
即ち、ＥＮ＝Ｈ  ⇒  Ｙ＝Ｄ０（Ｄ１，Ｄ２，Ｄ３）
ＥＮ＝Ｌ  ⇒  Ｙ＝Ｙ０（Ｙ１，Ｙ２，Ｙ３）
【００６４】
選択回路１０〜１３の出力端子Ｙはフリップフロップ回路２０〜２３の入力端子Ｄと接続されており、クロック停止信号ＥＮがＬレベルの場合に固定出力切換信号ＩＮＶの内容にかかわらずフリップフロップ回路２０〜２３のデータ出力信号Ｙ０〜Ｙ３を選択しこれをフリップフロップ回路２０〜２３のデータ入力端子Ｄ０〜Ｄ３に出力するので、データ出力信号Ｙ０〜Ｙ３の内容を以前の状態のまま保持することができる。
【００６５】
このように、本実施の形態１によれば、クロック停止信号ＥＮがＬレベルの場合でもレジスタ制御信号ＧＣＫの内容を固定出力切換信号ＩＮＶにより切換えることが可能となるため、固定出力切換信号ＩＮＶの値を制御することにより、レジスタ制御信号ＧＣＫが長時間一定電位に保持されることを防止することができる。
【００６６】
従って、このクロック信号制御回路１を使用することで、同期回路として図４に示すフリップフロップ回路を使用したものにおいて、フリップフロップ回路のトランジスタＰ１，Ｐ３，Ｐ５，Ｐ６，Ｎ２，Ｎ４，Ｎ５，Ｎ７および反転回路Ｘ１，Ｘ２を構成するトランジスタの駆動能力の劣化が低減し、遅延変動による動作マージンの減少が防止されるため、設計時の余分な動作マージン確保が不要となり動作速度を向上させることができる。
【００６７】
また、選択回路１０〜１３を有することにより、固定出力切換信号ＩＮＶによるレジスタ制御信号ＧＣＫの電位切換時に、フリップフロップ回路２０〜２３の出力が更新されることを防止することが可能となる。
【００６８】
なお、図１では同期回路としてフリップフロップ回路を使用した場合の構成を示しているが、フリップフロップ回路以外のクロック信号で制御させる回路を適用した場合でも、本発明は有効である。
この場合を実施の形態２，３に示す。
【００６９】
（実施の形態２）
この実施の形態２は請求項１，４の発明に対応するものである。
図５は本発明の実施の形態２による半導体装置を示すもので、同期回路としてロードホールド型フリップフロップ回路を使用した場合の一例を示す。
【００７０】
図５において、ロードホールド型フリップフロップ回路３０〜３３はレジスタを構成し、図１のフリップフロップ回路２０〜２３および選択回路１０〜１３に代えてこれを設けたものである。
【００７１】
図６はロードホールド型フリップフロップ回路（同期回路）３０〜３３の構成の一例であり、ＰＭＯＳトランジスタＰ１１〜Ｐ１９、ＮＭＯＳトランジスタＮ１１〜Ｎ１９、反転回路Ｘ１４〜Ｘ２０を備え、信号ＣＫ（レジスタ制御信号ＧＣＫ）、ＬＨ（クロック停止信号ＥＮ）、Ｄ（本半導体装置の入力信号Ｄ０〜Ｄ３）を入力し信号Ｑ（本半導体装置の出力信号Ｙ０〜Ｙ３）を出力するものである。
【００７２】
反転回路Ｘ１４は入力信号ＣＫの反転値を節点ｎ１１へ出力し、反転回路Ｘ１５は節点ｎ１１の反転値をｎ１２へ出力する。このため節点ｎ１２の値は入力信号ＣＫの値と等しくなる。反転回路Ｘ１６は節点ｎ１３へ入力信号ＬＨの反転値を出力する。反転回路Ｘ１７は節点ｎ１６へｎ１５の反転値を出力し、反転回路Ｘ１８は節点ｎ１８へｎ１７の反転値を出力し、反転回路Ｘ１９は節点ｎ１９へｎ１８の反転値を出力し、反転回路Ｘ２０は節点ｎ１８の反転値を出力信号Ｑとして出力する。
【００７３】
互いにソース・ドレインを共有するＭＯＳトランジスタＮ１７、Ｐ１７はトランスファゲートＴＧ１１を形成し、入力信号ＣＫがＬレベルの時のみ節点ｎ１４からｎ１５へ信号を透過させる。互いにソース・ドレインを共有するＭＯＳトランジスタＮ１８、Ｐ１８はトランスファゲートＴＧ１２を形成し、入力信号ＣＫがＨレベルの時のみ節点ｎ１６からｎ１７へ信号を透過させる。互いにソース・ドレインを共有するＭＯＳトランジスタＮ１９、Ｐ１９はトランスファゲートＴＧ１３を形成し、入力信号ＣＫがＬレベルの時のみ節点ｎ１９からｎ１７へ信号を透過させる。
【００７４】
ＭＯＳトランジスタＮ１５、Ｎ１６、Ｐ１５、Ｐ１６はトライステートインバータＴ２１を形成し、入力信号ＣＫがＨレベルの時のみ節点ｎ１５へｎ１６の反転値を出力し、入力信号ＣＫがＬレベルの時には節点ｎ１５を駆動しない。
【００７５】
反転回路Ｘ６とＭＯＳトランジスタＮ１１〜Ｎ１４、Ｐ１１〜Ｐ１４とは選択回路ＳＣを形成し、ＬＨ信号がＬレベルの場合は節点ｎ１４へ入力信号Ｄの反転値を出力し、入力信号ＬＨがＨレベルの場合は節点ｎ１４へｎ１９の反転値を出力する。即ち、選択回路ＳＣにおいて、ＭＯＳトランジスタＮ１１、Ｎ１２、Ｐ１１、Ｐ１２はトライステートインバータＴ２２を形成し、入力信号ＬＨがＬレベルの時のみ節点ｎ１４へ入力信号Ｄの反転値を出力し、入力信号ＣＫがＨレベルの時には節点ｎ１４を駆動しない。また、この選択回路ＳＣにおいて、ＭＯＳトランジスタＮ１３、Ｎ１４、Ｐ１３、Ｐ１４はトライステートインバータＴ２３を形成し、入力信号ＬＨがＨレベルの時のみ節点ｎ１４へｎ１９の反転値を出力し、入力信号ＣＫがＨレベルの時には節点ｎ１４を駆動しない。
【００７６】
入力信号ＣＫがＬレベルの時、トランスファゲートＴＧ１３（ＭＯＳトランジスタＮ１９およびＰ１９）により節点ｎ１９の内容が節点ｎ１７へ透過するため反転回路Ｘ１８とＸ１９とはインバータループを形成し、節点ｎ１７〜ｎ１９および出力信号Ｑは以前の状態を保持する。この時、トランスファゲートＴＧ１２（ＭＯＳトランジスタＮ１８およびＰ１８）は節点ｎ１６の内容を節点ｎ１７へ透過させないため、節点ｎ１７〜ｎ１９および出力信号Ｑは入力信号ＬＨおよびＤの影響を受けない。また、節点ｎ１９は出力信号Ｑと同じ内容を保持する。一方、トランスファゲートＴＧ１１（ＭＯＳトランジスタＮ１７およびＰ１７）は節点ｎ１５へｎ１４の内容を透過させるため、入力信号ＬＨがＬレベルの場合節点ｎ１６の内容は入力信号Ｄと等しくなり、入力信号ＬＨがＨレベルの場合は出力信号Ｑと等しくなる。
【００７７】
入力信号ＣＫがＨレベルの時、トライステートインバータＴ２１（ＭＯＳトランジスタＮ１５、Ｎ１６、Ｐ１５、Ｐ１６）は反転回路として動作するため反転回路Ｘ１７と合わせてインバータループを形成する。この時トランスファゲートＴＧ１１（ＭＯＳトランジスタＮ１７およびＰ１７）は節点ｎ１５を駆動せず、またトランスファゲートＴＧ１３（ＭＯＳトランジスタＮ１９およびＰ１９）は節点ｎ１７を駆動しないため、節点ｎ１５は以前の状態を保持する。また、トランスファゲートＴＧ１２（Ｎ１８およびＰ１８）は節点ｎ１５を駆動するため、節点ｎ１６、ｎ１７、ｎ１９および出力信号Ｑは節点ｎ１５の反転値、即ち、入力信号ＬＨがＬレベルの場合の入力信号Ｄの値と等しくなり、節点ｎ１８の内容は節点ｎ１５と等しくなる。
【００７８】
この結果、図６の回路は、入力信号ＣＫがＬ→Ｈレベルに遷移する時、入力信号ＬＨがＬレベルであれば入力信号Ｄの内容を出力信号Ｑとして出力し、それ以外の場合には出力信号Ｑの内容を以前の状態のまま保持するロードホールド型フリップフロップ回路として動作する。
【００７９】
このように、本実施の形態２によれば、クロック停止信号ＥＮがＬレベルの場合でもレジスタ制御信号ＧＣＫの内容を固定出力切換信号ＩＮＶにより切換えることが可能となるため、固定出力切換信号ＩＮＶの値を制御することにより、レジスタ制御信号ＧＣＫが長時間一定電位に保持されることを防止することができる。
【００８０】
従って、このクロック信号制御回路１を使用することで、同期回路として図６に示すロードホールド型フリップフロップ回路を使用したものにおいて、ロードホールド型フリップフロップ回路のトランジスタＰ１５，Ｐ１７，Ｐ１８，Ｐ１９，Ｎ１６，Ｎ１７，Ｎ１８，Ｎ１９および反転回路Ｘ１４，Ｘ１５を構成するトランジスタの駆動能力の劣化が低減し、遅延変動による動作マージンの減少が防止されるため、設計時の余分な動作マージン確保が不要となり動作速度を向上させることができる。
【００８１】
また、このロードホールド型フリップフロップ回路は選択回路を内蔵しているので、固定出力切換信号ＩＮＶによるレジスタ制御信号ＧＣＫの電位切換時に、フリップフロップ回路３０〜３３の出力が更新されることを防止することが、別途選択回路を設けることなく可能となる。
【００８２】
（実施の形態３）
この実施の形態３は請求項１，３の発明に対応するものである。
図７は本発明の実施の形態３による半導体装置を示すもので、同期回路としてラッチ回路を使用した場合の一例を示す。
【００８３】
また、図８はラッチ回路４０〜４３の構成の一例であり、ＰＭＯＳトランジスタＰ２０〜Ｐ２２、ＮＭＯＳトランジスタＮ２０〜Ｎ２２、反転回路Ｘ２１〜Ｘ２５を備え、入力信号Ｇ（レジスタ制御信号ＧＣＫ）、Ｄ（本半導体装置の入力信号Ｄ０〜Ｄ３）を入力し出力信号Ｑ（本半導体装置の出力信号Ｙ０〜Ｙ３）を出力するものである。反転回路Ｘ２１は入力信号Ｇの反転値を節点ｎ２１へ出力し、反転回路Ｘ２２は節点ｎ２１の反転値を節点ｎ２２へ出力する。このため節点ｎ２２の値は入力信号Ｇの値と等しくなる。反転回路Ｘ２３は節点ｎ２４へｎ２５の反転値を出力する。反転回路Ｘ２４は節点ｎ２５へｎ２３の反転値を出力し、反転回路Ｘ２５は節点ｎ２３の反転値を出力信号Ｑとして出力する。
【００８４】
互いにソース・ドレインを共有するＭＯＳトランジスタＮ２２、Ｐ２２はトランスファゲートＴＧ２１を形成し、入力信号ＧがＬレベルの時のみ節点ｎ２４からｎ２３へ信号を透過させる。
【００８５】
ＭＯＳトランジスタＮ２０、Ｎ２１、Ｐ２０、Ｐ２１はトライステートインバータＴ３１を形成し、入力信号ＧがＨレベルの時のみ節点ｎ２３へ入力信号Ｄの反転値を出力し、入力信号ＧがＬレベルの時には節点ｎ２３を駆動しない。
【００８６】
入力信号ＧがＨレベルの時、ＭＯＳトランジスタＮ２０、Ｎ２１、Ｐ２０、Ｐ２１は反転回路として動作し、かつトランスファゲートＴＧ２１（Ｎ２２およびＰ２２）は節点ｎ２３を駆動しないため、反転回路Ｘ２５を経由して入力信号Ｄの内容が出力信号Ｑとして出力される。
【００８７】
入力信号ＧがＬレベルの時、トランスファゲートＴＧ２１（Ｎ２２およびＰ２２）により節点ｎ２４の内容がｎ２３へ透過するため、反転回路Ｘ２３〜Ｘ２４がインバータループを形成する。この時トライステートインバータＴ３１（ＭＯＳトランジスタＮ２０、Ｎ２１、Ｐ２０、Ｐ２１）は節点ｎ２３を駆動しないため、節点ｎ２３〜ｎ２５および出力信号Ｑは以前の内容を保持し、入力信号Ｄの影響を受けない。
【００８８】
この結果、図８は、入力信号ＧがＨレベルの期間の入力信号Ｄの内容を出力信号Ｑへ出力し、入力信号ＧがＬレベルの期間は出力信号Ｑの内容を以前の状態のまま保持するラッチ回路として動作する。
【００８９】
このように、本実施の形態３によれば、クロック停止信号ＥＮがＬレベルの場合でもレジスタ制御信号ＧＣＫの内容を固定出力切換信号ＩＮＶにより切換えることが可能となるため、固定出力切換信号ＩＮＶの値を制御することにより、レジスタ制御信号ＧＣＫが長時間一定電位に保持されることを防止することができる。
【００９０】
従って、このクロック信号制御回路１を使用することで、同期回路として図８に示すラッチ回路を使用したものにおいて、ラッチ回路のトランジスタＰ２０，Ｐ２２，Ｎ２１，Ｎ２２および反転回路Ｘ２１，Ｘ２２を構成するトランジスタの駆動能力の劣化が低減し、遅延変動による動作マージンの減少が防止されるため、設計時の余分な動作マージン確保が不要となり動作速度を向上させることができる。
【００９１】
また、選択回路１０〜１３を有することにより、固定出力切換信号ＩＮＶによるレジスタ制御信号ＧＣＫの電位切換時に、ラッチ回路４０〜４３の出力が更新されることを防止することが可能となる。
【００９２】
（実施の形態４）
この実施の形態４は請求項６，７の発明に対応するものである。
図９は本発明の実施の形態４による半導体装置を示すもので、クロック信号制御回路として第１，第２のものを有し、同期回路としてフリップフロップ回路を使用した場合の一例を示す。
【００９３】
図９において、１は実施の形態１ないし３と同様のクロック制御回路（第１のクロック信号制御回路）、５０ないし５３は第２のクロック信号制御回路、２０ないし２３はフリップフロップ回路、ＣＬＫはクロック信号端子、ＩＮＶは固定出力切換信号端子、ＥＮは第１のクロック停止信号端子、Ｅ０ないしＥ３は第２のクロック停止信号端子、ＧＣＫは第１のレジスタ制御信号、Ｇ０ないしＧ３は第２のレジスタ制御信号、Ｄ０ないしＤ３はデータ入力端子、Ｙ０ないしＹ３はデータ出力端子を示し、これらそれぞれの端子から入力・出力されるデータ・信号も端子と同じ符号を用いて説明する。
【００９４】
図１０は第２のクロック信号制御回路５０ないし５３の構成の一例であり、３つの入力信号Ａ，Ｂ，Ｃを入力して１つの出力信号Ｙを出力する。
この図１０の例ではクロック信号制御回路５０ないし５３は３入力の論理積回路ＡＮＤ６により実現されており、第１のレジスタ制御信号端子ＧＣＫ，クロック停止信号端子ＥＮ， 第２のレジスタ制御信号Ｅ０ないしＥ３の論理積をレジスタ制御信号ＧＣＫとして出力する。
【００９５】
図９の構成例では、説明の簡単のため、第１のレジスタ制御信号ＧＣＫが１つであり、かつ第２のレジスタ制御信号Ｇ０ないしＧ３で制御されるフリップフロップの数が各１個の場合を示しているが、通常は第１のクロック停止信号端子が複数個あり、共通な第１のレジスタ制御信号ＧＣＫで制御される第２のクロック信号制御回路の数に制約はなく、１以上の整数であればいくつでもかまわない。また、第２のレジスタ制御信号で制御されるフリップフロップの個数にも制約はなく、１以上の整数であればいくつでも構わない。
【００９６】
負荷分散のため第１のレジスタ制御信号ＧＣＫまたは第２のレジスタ制御信号Ｇ０ないしＧ３にバッファセルが単体またはツリー状に挿入される場合でも、本発明は有効である。
本実施の形態４におけるフリップフロップ回路２０ないし２３は、図１４に示す従来例と同じ構成である。
【００９７】
また、第１のクロック信号制御回路１は、実施の形態１におけるクロック制御回路と同様に動作する。
即ち、第１のクロック信号制御回路１は、クロック信号ＣＬＫと第１のクロック停止信号ＥＮと固定出力切換信号ＩＮＶとを入力とし、クロック信号ＣＬＫに同期した第１のレジスタ制御信号ＧＣＫを出力する。
【００９８】
第１のクロック停止信号ＥＮがＨレベルの場合、第１のレジスタ制御信号ＧＣＫの内容はクロック信号ＣＬＫに同期した信号となる。これは図１４に示す従来例の場合と同じであり、また固定出力切換信号ＩＮＶがＨレベルであってもＬレベルであっても、第１のレジスタ制御信号ＧＣＫの内容は同等である。
【００９９】
一方、第１のクロック停止信号ＥＮがＬレベルの場合、固定出力切換信号ＩＮＶがＨレベルであれば、第１のレジスタ制御信号ＧＣＫはクロック信号ＣＬＫの状態に関係なくＬレベルを示し、固定出力切換信号ＩＮＶがＬレベルであれば第１のレジスタ制御信号ＧＣＫはクロック信号ＣＬＫの状態に関係なくＬレベルを示し、固定出力切換信号がＬレベルであれば第１のレジスタ制御信号ＧＣＫはクロック信号ＣＬＫの状態に関係なくＨレベルを示す。
【０１００】
以上のように、固定出力切換信号ＩＮＶによってクロック停止状態（クロック停止信号ＥＮがＨレベルの状態）における第１のレジスタ制御信号ＧＣＫの内容を反転させることが可能となる。
【０１０１】
一方、第２のクロック信号制御回路５０ないし５３により、固定出力切換信号ＩＮＶによる第１のレジスタ制御信号ＧＣＫの電位切換時にフリップフロップ回路２０ないし２３の出力が更新されることを防止することができる。
【０１０２】
すなわち、第２のレジスタ制御信号Ｅ０ないしＥ３がＬレベルの場合は、第１のレジスタ制御信号ＧＣＫの状態によらずフリップフロップ回路２０ないし２３の出力は更新されない。これにより第１のクロック停止信号ＥＮがＬレベルの場合でもレジスタ制御信号ＧＣＫの内容を固定出力切換信号ＩＮＶにより切換えることが可能となるため、固定出力切換信号ＩＮＶの値を制御することによりレジスタ制御信号ＧＣＫが長時間一定電位に保持されることを防止することができる。
【０１０３】
第１のクロック停止信号ＥＮがＬレベルの場合にはフリップフロップ２０ないし２３の出力データ更新が抑制されるが、第１のクロック停止信号ＥＮがＨレベルの場合にはフリップフロップ２０ないし２３は第２のレジスタ制御信号Ｅ０ないしＥ３により個別に制御される。
【０１０４】
このように、本実施の形態４によれば、クロック停止信号ＥＮがＬレベルの場合でもレジスタ制御信号ＧＣＫの内容を固定出力切換信号ＩＮＶにより切換えることが可能となり、固定出力切換信号ＩＮＶの値を制御することによりレジスタ制御信号ＧＣＫが長時間一定電位に保持されることを防止することができる。
【０１０５】
従って、第２の制御回路５０ないし５３を構成するトランジスタの駆動能力劣化が低減し、遅延変動による動作マージンの減少が防止されるため、設計時の余分な動作マージン確保が不要となり、動作速度を向上させることができる。
【０１０６】
また、この場合、第２のクロック信号制御回路５０ないし５３から出力される第２のレジスタ制御信号Ｇ０ないしＧ３がＬとなるため、フリップフロップ回路２０ないし２３を構成するトランジスタの駆動能力の劣化が危惧される。しかしながら、駆動能力の劣化の影響の大小は遅延時間の大小に比例し、実際のＬＳＩでは、ＣＬＫ→ＧＣＫ間の遅延時間（Ｔ１）の方が、ＧＣＫ→Ｇ０（ないしＧ３）の遅延時間（Ｔ２とする）よりも大きくなる場合が多いため、Ｔ１＞＞Ｔ２となるように実装することにより、フリップフロップ回路２０ないし２３を構成するトランジスタの駆動能力の劣化を低減でき、遅延変動による動作マージンの減少が防止されるため、設計時の余分な動作マージン確保が不要となり、動作速度を向上させることが可能となる。
【０１０７】
（実施の形態５）
この実施の形態５は請求項６，８の発明に対応するものである。
図１１は本発明の実施の形態５による半導体装置を示すもので、クロック信号制御回路として第１，第２のものを有し、同期回路としてラッチ回路を使用した場合の一例を示す。
【０１０８】
この実施の形態５は、図９の実施の形態４による半導体装置におけるフリップフロップ回路２０ないし２３に代えてラッチ回路４０ないし４３を設けたもので、第２のクロック信号制御回路２０ないし２３から出力される第２のレジスタ制御信号Ｇ０ないしＧ３をフリップフロップ４０ないし４３のＧ端子に入力するようにした他は実施の形態４の構成と同様である。
【０１０９】
このように、本実施の形態５によれば、クロック停止信号ＥＮがＬレベルの場合でもレジスタ制御信号ＧＣＫの内容を固定出力切換信号ＩＮＶにより切換えることが可能となり、固定出力切換信号ＩＮＶの値を制御することによりレジスタ制御信号ＧＣＫが長時間一定電位に保持されることを防止することができる。
【０１１０】
従って、第２の制御回路５０ないし５３を構成するトランジスタの駆動能力劣化が低減し、遅延変動による動作マージンの減少が防止されるため、設計時の余分な動作マージン確保が不要となり、動作速度を向上させることができる。
【０１１１】
また、この場合、第２のクロック信号制御回路５０ないし５３から出力される第２のレジスタ制御信号Ｇ０ないしＧ３がＬとなるため、ラッチ回路４０ないし４３を構成するトランジスタの駆動能力の劣化が危惧される。しかしながら、駆動能力の劣化の影響の大小は遅延時間の大小に比例し、実際のＬＳＩでは、ＣＬＫ→ＧＣＫ間の遅延時間（Ｔ１）の方が、ＧＣＫ→Ｇ０（ないしＧ３）の遅延時間（Ｔ２とする）よりも大きくなる場合が多いため、Ｔ１＞＞Ｔ２となるように実装することにより、ラッチ回路４０ないし４３を構成するトランジスタの駆動能力の劣化を低減でき、遅延変動による動作マージンの減少が防止されるため、設計時の余分な動作マージン確保が不要となり、動作速度を向上させることが可能となる。
【０１１２】
なお、上記実施の形態１ないし５におけるフリップフロップ回路もしくはラッチ回路は、レジスタであるとして説明したが、これらはメモリの一部であってもよい。従って、本発明は、マイクロプロセッサ，マイクロコンピュータ，ＤＳＰ（Digital Signal Processor），各種メモリ，各種論理回路，システムＬＳＩ等に適用できる。
【０１１３】
また、出力切換信号発生回路は、例えばクロック信号ＣＬＫを十分大きな分周比で分周する分周器によりこれを構成することにより、周期的にハイ，ロウが切換わる信号を発生するものとしたが、分周器以外の回路によりこれを構成してもよい。
【０１１４】
また、トランジスタの劣化は非常に長い時間（〜数年）で発生する現象なのでその出力信号である固定出力切換信号ＩＮＶの周期はクロック信号ＣＬＫの〜１０億倍くらいでも問題ない。
また、時間の経過とともにハイ，ロウが順次切換わるのであれば、その周期は必ずしも一定でなくてもよい。
【０１１５】
さらに、実施の形態１の図４に示したクロック信号制御回路の構成は実施の形態２ないし２のクロック信号制御回路に適用してもよく、さらには、実施の形態４および５の第１のクロック信号制御回路に適用してもよい。
【産業上の利用可能性】
【０１１６】
以上のように、本願発明に係る半導体装置は、同期回路でレジスタ制御信号により駆動されるトランジスタの駆動能力劣化が低減し、遅延変動による動作マージンの減少が防止されるため、設計時の余分な動作マージン確保が不要となり動作速度を向上させることができるという効果を有し、ＭＯＳトランジスタで構成されたＬＳＩ等の半導体装置に内蔵されるレジスタの動作を制御するための回路として有用である。
【図面の簡単な説明】
【０１１７】
【図１】本発明の実施の形態１による、クロック信号制御回路を有する半導体装置の構成を示す回路図
【図２（ａ）】本発明の実施の形態１におけるクロック信号制御回路の構成例を示す回路図
【図２（ｂ）】本発明の実施の形態１におけるクロック信号制御回路の他の構成例を示す回路図
【図２（ｃ）】本発明の実施の形態１におけるクロック信号制御回路のさらに他の構成例を示す回路図
【図３】図１における選択回路の構成例を示す回路図
【図４】図１におけるフリップフロップ回路の構成例を示す回路図
【図５】本発明の実施の形態２におけるクロック信号制御回路を有する半導体装置の構成を示す回路図
【図６】図５におけるロードホールド型フリップフロップ回路の構成例を示す回路図
【図７】本発明の実施の形態３におけるクロック信号制御回路を有する半導体装置の構成を示す回路図
【図８】図７におけるラッチ回路の構成例を示す回路図
【図９】本発明の実施の形態４による、クロック信号制御回路を有する半導体装置の構成を示す回路図
【図１０】図９における第２のクロック信号制御回路の構成例を示す回路図
【図１１】本発明の実施の形態５による、クロック信号制御回路を有する半導体装置の構成を示す回路図
【図１２】従来例におけるクロック信号制御回路の使用例を示す回路図
【図１３】従来例におけるクロック信号制御回路の構成図
【図１４】従来例におけるフリップフロップ回路の構成例を示す回路図
【符号の説明】
【０１１８】
１    クロック信号制御回路
２    クロック信号制御回路
１０〜１３    選択回路
２０〜２３    フリップフロップ回路
３０〜３３    ロードホールド型フリップフロップ回路
４０〜４３    ラッチ回路
５０〜５３    クロック信号制御回路
１００    クロック発生回路
１０１    コントローラ
１０２    出力切替信号発生回路
Ｘ１〜Ｘ５，Ｘ１４〜Ｘ２５，Ｘ１０１〜Ｘ１０３，Ｘ１０１−１，Ｘ１０１−２，Ｘ１０２−１，Ｘ１０２−２，Ｘ１１１，Ｘ１１２，Ｘ１２１，Ｘ１２２    反転回路
ＯＲ１〜ＯＲ３，ＯＲ１−１，ＯＲ１−２，ＯＲ２−１，ＯＲ２−２，ＯＲ１１，ＯＲ１２，ＯＲ２１，ＯＲ２２    論理和回路
ＡＮＤ１〜ＡＮＤ６，ＡＮＤ６０，ＡＮＤ１−１，ＡＮＤ１−２，ＡＮＤ２−１，ＡＮＤ２−２，ＡＮＤ１１，ＡＮＤ１２，ＡＮＤ２１，ＡＮＤ２２    論理積回路
ＩＮＶ，ＩＮＶ１，ＩＮＶ２    固定出力切換信号端子
ＣＬＫ    クロック信号端子
ＥＮ，ＥＮ１，ＥＮ２    クロック停止信号端子
ＧＣＫ，ＧＣＫ１，ＧＣＫ２    レジスタ制御信号
Ｄ０〜Ｄ３    データ入力端子
Ｙ０〜Ｙ３    データ出力端子
Ａ、Ｂ、C、Ｓ、ＣＫ、Ｄ    入力端子
Ｙ、Ｑ    出力端子
Ｐ１〜Ｐ７，Ｐ１１〜Ｐ２２     ＰＭＯＳトランジスタ
Ｎ１〜Ｎ７，Ｎ１１〜Ｎ２２    ＮＭＯＳトランジスタ
ｎ１〜ｎ６，ｎ１１〜ｎ１９，ｎ２１〜ｎ２５    節点
【図１】
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【図２（ａ）】
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【図２（ｂ）】
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【図２（ｃ）】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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