(57)【要約】【課題】  高温でも信頼性が高いｐ型ＭＯＳＦＥＴを提供すること。【解決手段】  本発明のｐ型ＭＯＳＦＥＴは、第１面にソース電極とゲート電極が形成され、第２面にドレイン電極が形成され、電界緩和領域としてｐ- 層中に複数のｎ層が形成され、ｎ層間には酸化膜が形成されており、酸化膜の下にはｐ- 層より不純物濃度の高いｐ層が形成されており、前記酸化膜厚は０.３μｍ 以上であって、この酸化膜の上にポリシリコン電極が形成されている。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１面にソース電極とゲート電極が形成され、第２面にドレイン電極が形成されているｐ型ＭＯＳＦＥＴにおいて、
電界緩和領域としてｐ- 層中に複数のｎ層が形成され、ｎ層間には酸化膜が形成されており、酸化膜の下にはｐ- 層より不純物濃度の高いｐ層が形成されていることを特徴とするｐ型ＭＯＳＦＥＴ。
【請求項２】
請求項１に記載のｐ型ＭＯＳＦＥＴにおいて、前記酸化膜厚は０.３μｍ 以上であることを特徴とするｐ型ＭＯＳＦＥＴ。
【請求項３】
請求項１もしくは請求項２に記載のｐ型ＭＯＳＦＥＴにおいて、前記酸化膜上に電極が形成されていることを特徴とするｐ型ＭＯＳＦＥＴ。
【請求項４】
請求項３に記載のｐ型ＭＯＳＦＥＴにおいて、前記酸化膜上の前記電極はポリシリコンであることを特徴とするｐ型ＭＯＳＦＥＴ。
【請求項５】
低圧側回路から高圧側回路に制御信号を伝達する降圧レベルシフト回路を有する電力変換装置において、該電力変換装置の前記降圧レベルシフト回路が請求項１から請求項４の何れかに記載のｐ型ＭＯＳＦＥＴを使用したことを特徴とする電力変換装置。
【請求項６】
請求項５に記載の電力変換装置において、前記降圧レベルシフト回路が、前記ｐ型ＭＯＳＦＥＴと前記ｐ型ＭＯＳＦＥＴを駆動する駆動回路を含む上アームＩＣと、前記ｐ型ＭＯＳＦＥＴのドレインに接続した電圧検知回路を含む下アームＩＣとを備えることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧ｐ型ＭＯＳＦＥＴ及び高耐圧ｐ型ＭＯＳＦＥＴを使用した高圧側回路から低圧側回路に制御信号を伝達する降圧レベルシフト回路を有する電力変換装置に関する。
【背景技術】
【０００２】
図１に従来の電力変換装置（インバータ）の１アーム分のブロック図を示す。上下アームＩＧＢＴには並列にダイオードが接続されている。上下アームＩＧＢＴは下アームＩＧＢＴのコレクタ、上アームのエミッタが接続されこの点がモータ等への出力となっている。上下ＩＧＢＴを駆動するため、駆動回路が設けられている。さらに最近のインバータでは信頼性の向上のため、過温度、過電流などの異常信号を検知し、保護をかけることが行われている。
【０００３】
ところで、上アームで異常が発生した場合、電位がたとえば高圧電源電圧が６００Ｖであれば、６００Ｖ以上の電圧差が下アームアースと間にある。このため、高電圧にある上アームの信号を下アームに伝える手段が必要である。この手段として従来フォトカプラが使われてきた。しかしながら、フォトカプラは高価である、化合物半導体を使用しているため動作温度が８５℃以下に限られるという問題があった。
【０００４】
これを対策するため、降圧レベルシフト回路を使い上アーム電位から下アーム電位に信号を伝えることが特許文献１に述べられている。降圧レベルシフト回路には高耐圧ｐＭＯＳをオン、オフすることで、信号の伝達を行っている。これを集積化する構造として非特許文献１に記載されている。図１にその断面構造を示す。酸化膜（ＳｉＯ2）上にｎ-層が形成され、ｎ- 層中にＳｉＯ2まで達してｎ層とｐ層が形成されている。ｎ層中にはｐ+層が形成され、さらにその上にはゲート酸化膜、ゲート電極が形成されＭＯＳ構造が形成されている。ｐ+ 、ｎ層はソース電極で短絡している。さらにｐ層中にはｐ+ 層が形成され、ｐ+ 層はドレイン電極に接続されている。ｎ層、ｐ層の間にはｎ- 層表面にｐ- 層が形成されている。このようにソース、ゲート、エミッタが同一平面にある横型構造であるため、ＩＣに集積化しやすい。ただし、ｐ- 層を空乏化させて空乏層をｎ- 側に伸ばして耐圧を確保するため、６００Ｖ以上の高耐圧では深いｐ- 層を形成しなくてはいけない。さらに、表面にｐ- 層が露出しているので界面電荷の影響を受けやすく、特に耐圧が６００Ｖ以上ではソースとドレイン間に高温で電圧を印加しておくと耐圧が低下するという問題があった。
【０００５】
そこで高耐圧ｐＭＯＳを別チップとして耐圧を確保するターミネーション領域が設計しやすい縦型（ソース、ゲートとドレインが反対面に形成されている）チップと上下アームＩＣに分離した例が特許文献２に開示されている。
【０００６】
図３に使用されている高耐圧ｐＭＯＳの断面構造を示す。ｐ+ 層の上にはｐ- 層が形成されている。ある間隔を離してｎ層が形成されている。ｎ層の上には酸化膜が形成されている。またチャネルｎ層ｐ- 層をはさんで形成されている。ｎ層の中にはソースｐ+ 層が形成されている。ｎ、ｐ、ｎ- 層上にはゲート酸化膜さらにはゲート電極が形成されＭＯＳ構造が形成されている。終端にはｐ+ 層がチャネルストッパとして形成されている。ｐ+ 層、ｎ層を短絡してソース電極が形成されている。ｎ層にはフィールドプレート電極が接続している。ｐ+ 層にはフィールドプレート電極が接続されている。ｐ+ 層にはドレイン電極が接続されている。
【０００７】
このようにｐ- 層中に複数のｎ層により空乏を伸ばして、耐圧を確保している。また、終端にはｐ+ 層を形成して端面にチャネルができ電流経路ができるのを防止している。
【０００８】
【特許文献１】特開平５−３１６７５５号公報
【特許文献２】特開２００４−１２９０１７号公報
【非特許文献１】Proceedings of 14th Intetnational Symposium on Power Semiconductor Devices ＆ IC sp77-80
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図４に高温にてソース、ドレイン間に高電圧を印加し続けたときに電圧、電流波形を示す。所期には高耐圧を示したが、時間とともに耐圧が低下することが判明した。２つのｎ層と酸化膜で形成された型ＭＯＳＦＥＴテストエレメントグループ（ＴＥＧ）を測定した結果、ｎＭＯＳではしきい値が３０Ｖ以上あったが、ｐＭＯＳではゲート電圧０Ｖでも電流が流れることが判明した。この結果より、図５に所期耐圧に対して、時間とともに耐圧が低下する原因を示す。ｎ層間にはシリコン表面が汚染されるのを防止するため酸化膜が形成されている。この酸化膜が形成されるとき、ｐ- 層のボロンが酸化膜に取り込まれるためｐ- 層の表面濃度が低下する。高耐圧になるほどｐ- 層の不純物のボロン濃度が低いため、ｐ- 層の表面濃度は低下する。酸化膜中にはごく微量のＮａ＋等のイオンが取り込まれている、このイオンは正電荷を持っているため濃度が低下したｐ- 表面は反転してｎ- 層となる。このため、ターミネーションのｎ層が全てつながってしまい電界が端部に集中する。高温にてソース、ドレイン間に高電圧を印加し続けると＋電荷をもったイオンが表面にこの印加電圧により集まってきてｎ- 層の濃度が高くなり、端部の集中が激しくなって耐圧が低下する
本発明は高耐圧ｐＭＯＳにおいて、高温にてソース、ドレイン間に高電圧を印加し続けたときに、初期耐圧に時間とともに耐圧が低下するのを防止することを目的とする。さらには、信頼性の高い高圧側回路から低圧側回路に制御信号を伝達する降圧レベルシフト回路を有するインバータ装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、第１面にソース電極とゲート電極が形成され、第２面にドレイン電極が形成されていて、電界緩和領域としてｐ- 層中に複数のｎ層が形成され、ｎ層間には酸化膜が形成されており、酸化膜の下にはｐ- 層より不純物濃度の高いｐ層を形成した。
【発明の効果】
【００１１】
本発明の半導体装置は、ｐ- 層表面にｐ層が形成されているため、高温にてソース、ドレイン間に高電圧を印加し続けても表面がｎ反転せず、端部に電界が集中するのを防止できるため耐圧の低下を防止できる。
【発明を実施するための最良の形態】
【００１２】
本発明の詳細を図面を用いながら説明する。
【実施例１】
【００１３】
図６に本発明の高耐圧ｐＭＯＳの断面構造を示す。ｐ+ 層２の上にはｐ- 層１が形成されている。ある間隔を離してｎ層８ａ、ｂ、ｃが形成されている。ｎ層８ａ、ｂ、ｃの上には酸化膜９ａ、ｂ、ｃ、ｄが形成されている。またｎチャネル層３ａ、３ｂがｐ層１３ｅをはさんで形成されている。ｎチャネル層３ａ、３ｂの中にはｐ+ ソース層４ａ、４ｂが形成されている。ｎチャネル層３ａ、３ｂ、ｐ+ ソース層４ａ、４ｂ、ｐ層１３ｅ上にはゲート酸化膜５さらにはゲート電極６が形成されＭＯＳ構造が形成されている。終端にはｐ+ 層１２がチャネルストッパとして形成されている。ｐ+ ソース層４ａ、４ｂ、ｎチャネル層３ａ、３ｂを短絡してソース電極２０が形成されている。ｎ層８ａ、ｂ、ｃはフィールドプレート電極１１ａ、１１ｂ、１１ｃが接続している。ｐ+ 層１２にはフィールドプレート電極２１が接続されている。ｐ+ 層２にはドレイン電極２２が接続されている。ｎ層８ａ、ｂ、ｃ、ｎチャネル層３ａ、３ｂ、チャネルストッパのｐ+ 層１２間にはｐ層１３ａ、ｂ、ｃ、ｄ、ｅが形成されている。
【００１４】
ｎ層８ａ、ｂ、ｃチャネルストッパのｐ+ 層１２間にはｐ層が形成されているため、高温にてソース、ドレイン間に高電圧を印加し続けても表面がｎ反転せず、端部に電界が集中するのを防止できるため耐圧の低下を防止できる。
【００１５】
なお、イオンの影響を小さくするため酸化膜９ａ、ｂ、ｃ、ｄの露出面積は小さいことが望ましい。このため、フィールドプレート電極としては、加工精度がよいポリシリコンがのぞましい。
【００１６】
また、ｐ- 層に比べて空乏層が伸びにくいため、酸化膜９ａ、ｂ、ｃ、ｄにはフィールドプレート電極１１ａ、１１ｂ、１１ｃとｐ層１３ａ、ｂ、ｃ、ｄ、ｅ間に加わる電圧は従来より高くなる。ｎ層間には一般的に２００Ｖの電圧が加わるため、酸化膜厚としては電圧２００Ｖが加わっても長期信頼性を確保できる０.３μｍ以上が必要である。
【００１７】
図７、図８、図９に本工程のプロセスフローを示す。
（ａ）ｐ+ 層２上にｐ- 層１が形成されている基板を準備する。
（ｂ）ｐ- 層１の表面よりイオン注入と拡散によりｐ層１３を形成する。
（ｃ）ｎ層８をイオン注入と拡散により形成する。
（ｄ）酸化とエッチングにより酸化膜９ａ、ｂ、ｃ、ｄさらにゲート酸化、ゲート電極堆積、エッチングによりＭＯＳ構造のゲート酸化膜５、ゲート電極６を形成する。
（ｅ）イオン注入及び拡散によりｎチャネル層３ａ、３ｂ、ｐ+ ソース層４ａ、４ｂ、絶縁膜を堆積、エッチングして絶縁膜７を形成する。
（ｆ）電極を堆積、エッチングしてソース電極２０、フィールドプレート電極１１ａ、１１ｂ、１１ｃ、１２を形成する。さらに裏面にドレイン電極２２を形成する。
【実施例２】
【００１８】
図１０に本発明の降圧レベルシフト回路を有するインバータ装置１相分の実施例を示す。下アームＩＧＢＴ１００には並列にダイオード１０１が接続されている。上アームＩＧＢＴ１０２には並列にダイオード１０３が接続されている。上アームＩＧＢＴ１０２のコレクタと下アームＩＧＢＴ１００エミッタ間には記載していないが、高電圧が印加されている。上アームＩＧＢＴ１０２のエミッタと下アームＩＧＢＴ１００のコレクタは接続され負荷への出力となっている。下アームＩＧＢＴ１００には駆動回路、異常検知回路１０４が接続され、上アームＩＧＢＴ１０２には駆動回路、異常検知回路１０５が接続されている。ＩＧＢＴ駆動回路、異常検知回路１０５の異常出力はｐＭＯＳ駆動回路１０６に出力される。ｐＭＯＳ駆動回路１０６の出力は高耐圧ｐＭＯＳ１２０のゲートに接続されている。高耐圧ｐＭＯＳ１２０のソースは上アーム駆動電源１１２の高電位側に接続されている。ドレイン側は抵抗１０８とツェナーダイオード１０７のカソードに接続されている。抵抗１０８のもう一方の端子とツェナーダイオード１０７のアノードは下アームアースに接続されている。抵抗からの出力は論理回路１０９を通してマイコン１１０に信号が伝わる。
【００１９】
本実施例のインバータ装置は次のように動作する。上アームＩＧＢＴに過温度、過電流などの異常信号がＩＧＢＴ駆動回路、異常検知回路１０５に入力される。ＩＧＢＴ駆動回路、異常検知回路１０５からｐＭＯＳ駆動回路１０６へオン信号が伝えられ、ｐＭＯＳ駆動回路１０６が高耐圧ｐＭＯＳ１２０をオンする。高耐圧ｐＭＯＳ１２０を通じて電流が流れ抵抗１０８に電圧が発生し、それを論理回路１０９で検知して異常信号をマイコン１１０に接続する。本実施例のインバータ装置は高温、高電圧でも信頼性が確保される。
【図面の簡単な説明】
【００２０】
【図１】フォトカプラを使用した従来技術のインバータ回路。
【図２】従来技術の横型高耐圧ｐＭＯＳ。
【図３】従来技術の縦型高耐圧ｐＭＯＳ。
【図４】従来技術の縦型高耐圧ｐＭＯＳの高温、高電圧印加試験前後の耐圧の説明図。
【図５】従来技術の縦型高耐圧ｐＭＯＳの高温、高電圧印加試験後の断面構造。
【図６】実施例１の高耐圧ｐＭＯＳＦＥＴの斜視図。
【図７】実施例１の高耐圧ｐＭＯＳＦＥＴのプロセス（その１）。
【図８】実施例１の高耐圧ｐＭＯＳＦＥＴのプロセス（その２）。
【図９】実施例１の高耐圧ｐＭＯＳＦＥＴのプロセス（その３）。
【図１０】実施例２のインバータ回路。
【符号の説明】
【００２１】
１…ｐ- 層、２…ｐ+ 層、３ａ、３ｂ…ｎチャネル層、４ａ、４ｂ…ｐ+ ソース層、５…ゲート酸化膜、６…ゲート電極、７…絶縁膜、８…ｎ層、９…酸化膜、２０…ソース電極、２１…フィールドプレート電極、２２…ドレイン電極、１００…下アームＩＧＢＴ、１０１…ダイオード、１０２…上アームＩＧＢＴ、１０３…ダイオード、１０４、１０５…ＩＧＢＴ駆動回路、異常検知回路、１０６…ｐＭＯＳ駆動回路、１０７…ツェナーダイオード、１０８…抵抗、１０９…論理回路、１１０…マイコン、１１１…下アーム駆動電源、１１２…上アーム駆動電源、１２０…高耐圧ｐＭＯＳ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006332217.tif 000009
【図８】
2006332217.tif 000010
【図９】
2006332217.tif 000011
【図１０】
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