(57)【要約】  【課題】  微細化セルアレイに好適な選択ゲート線のシャント配線構造を持つ半導体記憶装置を提供する。  【解決手段】  ＮＡＮＤセルユニットを含む複数ブロックが配列されたセルアレイ、その第１の方向に並ぶメモリセルの制御ゲートを共通接続するワード線、第１の方向に並ぶ第１及び第２の選択ゲートトランジスタのゲートを共通接続する第１及び第２の選択ゲート線、それらの上部に形成された第１及び第２のシャント配線を備え、ビット線コンタクト位置を挟んで隣接するブロックの二つの第１の選択ゲート線が所定ピッチで相互に連結された連結部を有する配線パターンとして形成され、ソース線コンタクト位置を挟んで隣接するブロックの二つの第２の選択ゲート線が、第１の選択ゲート線と実質同じ所定ピッチで相互に連結された連結部を有する配線パターンとして形成され、第１及び第２のシャント配線はそれぞれ連結部において第１及び第２の選択ゲート線にコンタクトする。  【選択図】  図１
2006332424.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に、直列接続された複数の不揮発性メモリセルとその両端に配置された第１及び第２の選択ゲートトランジスタとを備えたＮＡＮＤセルユニットが配列され、第１の方向に配列されたＮＡＮＤセルユニットの集合により定義されるブロックが、隣接ブロックの第１の選択ゲートトランジスタの共有ドレインをビット線コンタクトとし、次の隣接ブロックの第２の選択ゲートトランジスタの共有ソースをソース線コンタクトとするように、第２の方向に複数個配列されたセルアレイと、
前記セルアレイの第１の方向に並ぶメモリセルの制御ゲートを共通接続するワード線と、
前記セルアレイの第１の方向に並ぶ第１の選択ゲートトランジスタのゲートを共通接続する第１の選択ゲート線と、
前記セルアレイの第１の方向に並ぶ第２の選択ゲートトランジスタのゲートを共通接続する第２の選択ゲート線と、
前記セルアレイの前記第１及び第２の選択ゲート線上部にそれぞれ形成された第１及び第２のシャント配線と備え、
ビット線コンタクト位置を挟んで隣接するブロックの二つの第１の選択ゲート線が所定ピッチで相互に連結された連結部を有する配線パターンとして形成され、
ソース線コンタクト位置を挟んで隣接するブロックの二つの第２の選択ゲート線が、前記第１の選択ゲート線と実質同じ所定ピッチで相互に連結された連結部を有する配線パターンとして形成され、かつ
前記第１及び第２のシャント配線はそれぞれ前記連結部において前記第１及び第２の選択ゲート線にコンタクトする
ことを特徴とする半導体記憶装置。
【請求項２】
前記セルアレイの第２の方向に複数ブロックにまたがって連続し、第１の選択ゲートトランジスタの共有ドレインに接続されるビット線と、
前記セルアレイの第２の選択ゲートトランジスタの共有ソースに共通接続されるソース線と、
前記セルアレイの第２の方向に連続して形成されて、前記第１及び第２の選択ゲート線の少なくとも一方の位置で前記半導体基板にコンタクトするウェル配線とを更に備えた
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ウェル配線は、第２の選択ゲート線の連結部の中間位置に前記半導体基板とのコンタクト部が配置され、そのコンタクト部で第２の選択ゲート線は分離されている
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記ウェル配線は、第１及び第２の選択ゲート線それぞれの連結部の中間位置に前記半導体基板とのコンタクト部が配置され、それらのコンタクト部で第１及び第２の選択ゲート線は共に分離されている
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記第１及び第２のシャント配線は、前記セルアレイを覆う第１の層間絶縁膜上に形成される第１層金属配線であり、
前記ビット線は、第１層金属配線層を覆う第２の層間絶縁膜上に形成される第２層金属配線であり、
前記ウェル配線は、第２層又はそれより上層の金属配線である
ことを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に係り、特にＮＡＮＤセルユニットを配列して構成されるセルアレイを持つ不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルがソース／ドレイン拡散層を隣接するもの同士で共有するように直列接続されたＮＡＮＤセルユニットを用いて構成される。ＮＡＮＤセルユニットの両端には、ＮＡＮＤセルユニットをビット線及びソース線にそれぞれ選択的に接続するための第１及び第２の選択ゲートトランジスタが配置される。
【０００３】
メモリセルは、電荷蓄積層としての浮遊ゲートと制御ゲートとが積層されたＭＯＳトランジスタ構造を有する。メモリセルの制御ゲートは、一方向に連続的にパターン形成されて、ワード線となる。第１及び第２の選択ゲートトランジスタのゲート電極はそれぞれ、ワード線と並行する第１及び第２の選択ゲート線としてパターン形成される。
【０００４】
ビット線は、ワード線と直交する方向に連続するように形成され、第１の選択ゲートトランジスタのドレイン拡散層にコンタクトする。ＮＡＮＤセルユニットのソース側（第２の選択ゲートトランジスタのソース拡散層）は、共通ソース線に接続される。
【０００５】
ワード線を共有するＮＡＮＤセルユニットの集合は、通常データ消去の単位となる“ブロック”を構成する。通常ビット線の方向にビット線を共有する複数のブロックが配列される。この場合複数のブロックは、隣接する第１及び第２のブロックがビット線コンタクトを共有し、隣接する第２及び第３のブロックがソース線コンタクトを共有するように配列される。従って、ビット線コンタクトを挟んで隣接２ブロックの第１の選択ゲート線が隣接し、ソース線コンタクトを挟んで隣接２ブロックの第２の選択ゲート線が隣接する。
【０００６】
セルアレイの微細化と高密度化が進み、ワード線が細くかつ長くなるにつれて、ワード線遅延が大きくなる。ワード線遅延を許容しながら、高速読み出しを可能とするためには、第１及び第２の選択ゲート線を十分に低抵抗にして、その一方のオン駆動のタイミングをデータセンスの基準タイミングとする方式が望ましい。ワード線はその基準タイミングより先に充電を開始するようにすれば、ワード線遅延の影響を除くことができるからである。
【０００７】
上述のような読み出しタイミング制御を行うためには、基本的にワード線と同様の多結晶シリコン配線構造を持つ第１及び第２の選択ゲート線を低抵抗にすることが必要で、これには二つの手法が用いられる。一つは、第１及び第２の選択ゲート線幅をワード線より大きくすることである。もう一つは、多結晶シリコンからなる第１及び第２の選択ゲート線を裏打ちする金属膜からなるシャント配線を形成することである。
【０００８】
第１及び第２の選択ゲート線のシャント配線構造として、ビット線コンタクト側（ドレイン側）の第１の選択ゲート線については、隣接ブロックで共通接続されるようにし、その共通接続部をシャント部とする金属配線を形成し、ソース線コンタクト側（ソース側）の第２の選択ゲート線については、隣接ブロックで別々にパターン形成し、それぞれにシャント配線を形成する方法が提案されている（特許文献１参照）。
【０００９】
この様に第１及び第２の選択ゲート線の構造を異ならせるのは、非選択ブロックで無用なビット線電流が流れる事態を確実に防止するためである。即ち、第２の選択ゲートトランジスタのオン／オフによりＮＡＮＤセルユニットのビット線との接続／非接続を決めるという仕様を用いる場合、隣接ブロックの隣接する第２の選択ゲート線を独立に形成し、それらが独立に電位制御されるようにすればよい。この様に、隣接する第２の選択ゲート線を独立に形成すれば、隣接する第１の選択ゲート線を相互に短絡しても、非選択ブロックで無用なビット線電流が流れる事態は防止される。
【特許文献１】特開２００１−３０８２０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明は、微細化セルアレイに好適な選択ゲート線のシャント配線構造を持つ半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明の一態様による半導体記憶装置は、
半導体基板と、     
前記半導体基板上に、直列接続された複数の不揮発性メモリセルとその両端に配置された第１及び第２の選択ゲートトランジスタとを備えたＮＡＮＤセルユニットが配列され、第１の方向に配列されたＮＡＮＤセルユニットの集合により定義されるブロックが、隣接ブロックの第１の選択ゲートトランジスタの共有ドレインをビット線コンタクトとし、次の隣接ブロックの第２の選択ゲートトランジスタの共有ソースをソース線コンタクトとするように、第２の方向に複数個配列されたセルアレイと、
前記セルアレイの第１の方向に並ぶメモリセルの制御ゲートを共通接続するワード線と、
前記セルアレイの第１の方向に並ぶ第１の選択ゲートトランジスタのゲートを共通接続する第１の選択ゲート線と、
前記セルアレイの第１の方向に並ぶ第２の選択ゲートトランジスタのゲートを共通接続する第２の選択ゲート線と、
前記セルアレイの前記第１及び第２の選択ゲート線上部にそれぞれ形成された第１及び第２のシャント配線と備え、
ビット線コンタクト位置を挟んで隣接するブロックの二つの第１の選択ゲート線が所定ピッチで相互に連結された連結部を有する配線パターンとして形成され、
ソース線コンタクト位置を挟んで隣接するブロックの二つの第２の選択ゲート線が、前記第１の選択ゲート線と実質同じ所定ピッチで相互に連結された連結部を有する配線パターンとして形成され、かつ
前記第１及び第２のシャント配線はそれぞれ前記連結部において前記第１及び第２の選択ゲート線にコンタクトする。
【発明の効果】
【００１２】
この発明によると、微細化セルアレイに好適な選択ゲート線のシャント配線構造を持つ半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１４】
図１は、この発明の一実施の形態によるＮＡＮＤ型フラッシュメモリのセルアレイのレイアウトを示し、図２はそのセルアレイの等価回路を示している。図３，４，５，６及び７は、それぞれ図１のＩ−Ｉ’，II-II’，III−III’，IV−IV’及びＶ−Ｖ’断面を示している。
【００１５】
セルアレイは、図２に示すように、ＮＡＮＤセルユニットＮＵをマトリクス状に配列して構成される。各ＮＡＮＤセルユニットは、複数個直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ３１とその両端部をそれぞれビット線ＢＬ及びソース線ＣＥＬＳＲＣに接続するための第１及び第２の選択ゲートトランジスタＳ１及びＳ２を有する。
【００１６】
ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線ＷＬ０−ＷＬ３１に接続される。第１及び第２の選択ゲートトランジスタＳ１及びＳ２のゲートはそれぞれ、ワード線と並行する第１及び第２の選択ゲート線ＳＧＤ及びＳＧＳに接続される。第１及び第２の選択ゲート線ＳＧＤ及びＳＧＳは、後に説明するように、メモリセルの浮遊ゲートと制御ゲートとなる第１層多結晶シリコン膜と第２層多結晶シリコン膜の積層膜により形成されるゲート配線であるが、選択ゲートトランジスタの特にオフ特性を良好に保つために、その幅はワード線ＷＬより十分に広くする。
【００１７】
ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となる“ブロック”を構成する。図１及び図２に示すように、ビット線ＢＬの方向にビット線を共有する複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…）が配置される。隣接するブロックＢＬＫ０，ＢＬＫ１のそれぞれ第１の選択ゲート線ＳＧＤの間に、ビット線コンタクトＣＴ１が配置され、隣接するブロックＢＬＫ１，ＢＬＫ２のそれぞれ第２の選択ゲート線ＳＧＳの間に、ソース線コンタクトＣＴ２が配置される。即ち、隣接するブロックがビット線コンタクトＣＴ１及びソース線コンタクトＣＴ２を共有するように、複数ブロックが配置される。
【００１８】
ビット線コンタクトＣＴ１を挟んで隣接する二つの第１の選択ゲート線ＳＧＤは、図１に示すように、後に説明するシャント配線Ａ１，Ａ２を第１の選択ゲート線ＳＧＤにコンタクトさせるための連結部Ａ３を有する。連結部Ａ３は、ワード線の方向に所定のピッチＰ１で配置される。即ち隣接する二つの選択ゲート線ＳＧＤは、梯子状にパターン形成される。
【００１９】
ソース線コンタクトＣＴ２を挟んで隣接する二つの第２の選択ゲート線ＳＧＳも、同様に、シャント配線Ｂ１，Ｂ２を第２の選択ゲート線ＳＧＳにコンタクトさせるための連結部Ｂ３を有する。連結部Ｂ３は、連結部Ａ２と同じピッチＰ１で配置される。即ち隣接する二つの選択ゲート線ＳＧＳも同様に、梯子状にパターン形成される。
【００２０】
第１の選択ゲート線ＳＧＤの上部に、ワード線上部に延在する幅を持って、これを裏打ちする金属配線（シャント配線）Ａ１，Ａ２が配設される。シャント配線Ａ１，Ａ２の間は、連結部Ａ３で相互に短絡されかつ、ここにシャント配線Ａ１，Ａ２を第１の選択ゲート線ＳＧＤに接続するシャント配線コンタクト部ＣＴ３が設けられる。
【００２１】
第２の選択ゲート線ＳＧＳの上部にも同様に、ワード線上部に延在する幅を持って、これを裏打ちする金属配線（シャント配線）Ｂ１，Ｂ２が配設される。シャント配線Ｂ１，Ｂ２の間は、連結部Ｂ３で相互に短絡されかつ、ここにシャント配線Ｂ１，Ｂ２を第２の選択ゲート線ＳＧＳに接続するシャント配線コンタクト部ＣＴ４が設けられる。
【００２２】
図１に示すよう、セルアレイ上には更に、セルアレイが形成されるｐ型ウェルにコンタクトする金属配線であるウェル配線ＣＰＷＥＬが形成される。ウェル配線ＣＰＷＥＬは、シャント配線コンタクトＣＴ３（ＣＴ４）の中間位置にビット線と同じ方向に連続的に形成され、ソース線コンタクトＣＴ２の並びの位置にウェル配線コンタクトＣＴ５が配置される。
【００２３】
図３〜図７の断面図を参照して更にセルアレイ構造を具体的に説明する。
【００２４】
ｐ型シリコン基板１０のｎ型ウェル１１内に形成されたｐ型ウェル１２がセルアレイ領域となる。ｐ型ウェル１２には、図６或いは図７に示すように、素子分離絶縁膜であるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）膜１３により区画されたストライプ状の素子形成領域１４が形成される。その各素子形成領域上に、トンネル絶縁膜を介して形成された第１層多結晶シリコン膜により浮遊ゲート２１が形成され、更にゲート間絶縁膜を介して形成された第２層多結晶シリコン膜により制御ゲート２２が積層形成される。
【００２５】
浮遊ゲート２１は、各セル領域毎に分離され、制御ゲート２２は、一方向に連続的に形成されて、ワード線ＷＬを構成する。ワード線をマスクとしてイオン注入を行うことにより、隣接するメモリセルで共有されるソース／ドレイン拡散層２３が形成される。ワード線間はシリコン酸化膜２４で埋め込まれ、またセルアレイが形成された面はシリコン窒化膜２５で覆われる。
【００２６】
メモリセルＭ０−Ｍ３１の配列の両端部に配置される選択ゲートトランジスタＳ１，Ｓ２は、基本的にメモリセルと同様のゲート構造を持つが、第１層多結晶シリコン膜２１ｄ，２１ｓは、第２層多結晶シリコン膜２２ｄ，２２ｓと共に連続的に形成されて、これらの積層膜により選択ゲート線ＳＧＤ，ＳＧＳが構成される。選択ゲート線２２ｄ（ＳＧＤ），２２ｓ（ＳＧＳ）は、ワード線２２（ＷＬ）より幅広に形成される。例えば、ワード線２２が６０〜７０ｎｍのピッチで形成されるのに対し、選択ゲート線２２ｄ，２２ｓは、１５０〜２００ｎｍの幅をもって、かつ配線コンタクト部となる隣接する選択ゲート線の間には１００〜１５０ｎｍの間隔をおいて形成される。
【００２７】
第１の選択ゲートトランジスタＳ１のドレイン拡散層２３ｄは、隣接ブロックのそれと共有のドレインであり、ここがビット線コンタクト位置となる。また第２の選択ゲートトランジスタＳ２のソース拡散層２３ｓは、隣接ブロックのそれと共有のソースであり、ここでソース線コンタクト位置である。
【００２８】
図１、図４及び図６に示すように、隣接するブロックＢＬＫ０，ＢＬＫ１の隣接する二つの第１の選択ゲート線ＳＧＤは、シャント配線コンタクト部となる連結部Ａ３を有する。同様に、隣接するブロックＢＬＫ１，ＢＬＫ２の隣接する二つの第２の選択ゲート線ＳＧＳは、シャント配線コンタクト部となる連結部Ｂ３を有する。
【００２９】
従来、ビット線コンタクト側（ドレイン側）の二つの第１の選択ゲート線ＳＧＤは、連結部を有するパターンで一体に形成され、ソース線コンタクト側（ソース側）の二つの隣接する第２の選択ゲート線ＳＧＳは互いに独立のパターンとして形成されていた。これに対してこの実施の形態では、第１及び第２の選択ゲート線ＳＧＤ，ＳＧＳが共に連結部Ａ３，Ｂ３を有する同様のパターンとして形成されている。
【００３０】
この様に形成されたセルアレイ上に、第２の選択ゲートトランジスタＳ２のソース拡散層２３ｓにコンタクトする共通ソース線２６（ＣＥＬＳＲＣ）が、例えば多結晶シリコン膜により形成される。共通ソース線２６は、図１に破線で示すように、シャント配線コンタクト部ＣＴ３，ＣＴ４やウェル配線コンタクト部ＣＴ５には、開口が設けられた状態で、ワード線の方向に連続するパターン埋め込み配線として形成される。
【００３１】
図３及び図６に示すように、この実施の形態では、ソース線２６と同じ多結晶シリコン膜により、ビット線のコンタクトプラグ２７を埋め込み形成している。
【００３２】
ソース線２６とコンタクトプラグ２７が形成された後、セルアレイは層間絶縁膜３１で覆われ、この層間絶縁膜３１上に、第１層金属配線によって、選択ゲート線ＳＧＤ，ＳＧＳのシャント配線３３（Ａ１，Ａ２，Ｂ１，Ｂ２）が形成される。このシャント配線３３の形成法は、例えば、デュアルダマシーン法による。
【００３３】
これらのシャント配線（Ａ１，Ａ２），（Ｂ１，Ｂ２）は共に、選択ゲート線ＳＧＤ，ＳＧＳの連結部Ａ３，Ｂ３と重なる連結部を有し、ここで選択ゲート線ＳＧＤ，ＳＧＳにコンタクトされている。図４及び図６に示すように、この実施の形態では、シャント配線（Ａ１，Ａ２），（Ｂ１，Ｂ２）のコンタクトＣＴ３，ＣＴ４は具体的には、選択ゲート線ＳＧＤ，ＳＧＳの第１層多結晶シリコン層２１ｄ，２１ｓにコンタクトさせている。        
【００３４】
シャント配線３３が形成されたセルアレイ上には更に層間絶縁膜３２が形成され、この上に第２層金属配線であるビット線３４（ＢＬ）が形成される。これも例えば、層間絶縁膜３２に配線溝とコンタクト孔を形成して金属膜を埋め込むダマシーン法による。ビット線コンタクトＣＴ１は、コンタクトプラグ２７を介して共有ドレイン拡散層２３ｄに接続されることになる。
【００３５】
この実施の形態では、ビット線３４と同じ第２層金属配線により、ｐ型ウェルにコンタクトされるウェル配線３５（ＣＰＷＥＬ）が形成されている。但し、これらのビット線とウェル配線とを異なる層の金属配線により形成してもよく、例えばウェル配線を図では示していないが、ビット線より上部層の金属配線により形成することができる。
【００３６】
ウェル配線３５は、シャント配線Ａ１，Ａ２のコンタクトＣＴ３の中間位置に、ビット線３４と並行するように形成される。この実施の形態の場合、図５に示すように、ウェル配線３５は、ソース線コンタクトＣＴ２の並びの位置でｐ型ウェル１２にコンタクトするようにウェル配線コンタクトＣＴ５が形成されている。このウェル配線コンタクトＣＴ５のために、第２の選択ゲート線ＳＧＳは、ここで分離されている。
【００３７】
以上のようにこの実施の形態では、ドレイン側の選択ゲート線ＳＧＤとソース側の選択ゲート線ＳＧＳとを実質同じ梯子状パターンとして、形成している。従来提案されている方式では、ソース側選択ゲート線とそのシャント配線は、ブロック毎に独立に形成する。これは、選択ゲート線のシャント配線が一部ワード線に重なるような幅をもって形成されるため、もしこれを隣接ブロックで一体に形成すると、非選択ブロックにおいてシャント配線とワード線間の容量結合が問題になるからである。即ちシャント配線が隣接２ブロックで一体に形成されると、選択ブロックで選択ゲート線に電圧を印加したとき、非選択ブロックのワード線にシャント配線からの容量結合により無用な駆動電圧が与えられるおそれがある。
【００３８】
しかし最近の微細化技術の発展により、ワード線のライン／スペースがますます小さくなっている。その結果、ワード線に対する上部配線からの容量結合は相対的に小さくなり、反対に隣接セル間の横方向の容量結合（浮遊ゲート間の容量結合）が大きな問題になりつつある。この様な事情の変化から、ソース側選択ゲート線を隣接ブロック間で独立に形成し、それらに独立にシャント配線を形成するという必要性もなくなっている。そこでこの実施の形態では、ドレイン側選択ゲート線と実質同様に、隣接ブロックのソース側選択ゲート線を連結部を有する一体パターンとして形成し、更にその連結部にコンタクトする一体パターンのシャント配線を形成している。
【００３９】
更に、従来は、ウェル配線ＣＰＷＥＬをビット線コンタクトＣＴ１の並びでコンタクトさせていたため、ここでドレイン側選択ゲート線ＳＧＤを分離しなければならなかった。このため、例えば隣接するシャント配線コンタクトＣＴ３の間の距離Ｐ１が例えば２００ビット線分の距離であるとして、１００ビット線分の選択ゲート線長Ｐ１／２を、一方のコンタクトＣＴ３のみから駆動する必要があった。
【００４０】
これに対してこの実施の形態では、ウェル配線ＣＰＷＥＬは、ソース線コンタクト位置の並びでｐ型ウェルにコンタクトさせており、ビット線コンタクト位置上は通過させている。従って、ドレイン側選択ゲート線ＳＧＤは、ウェル配線ＣＰＷＥＬの存在に拘わらず連続するパターンとして形成している。このため、２００ビット線分の選択ゲート線長Ｐ１の範囲をその両側のコンタクトＣＴ３から駆動することができる。従って、実質的に選択ゲート線ＳＧＤの遅延が小さくなり、高速駆動が可能になる。
【００４１】
図８は、第２の実施の形態によるＮＡＮＤ型フラッシュメモリのセルアレイレイアウトである。先の実施の形態と対応する部分には先の実施の形態と同じ符号を付して詳細な説明は省く。断面構造についても、先の実施の形態とは異なるIII−III’断面及びIV−IV’断面をそれぞれ、図９及び図１０に示す。
【００４２】
この実施の形態では、ウェル配線３５（ＣＰＷＥＬ）を、ソース線コンタクトＣＴ２の並びの位置でｐ型ウェルにコンタクトさせると共に、ビット線コンタクトＤＴ１の並びの位置でもコンタクトさせている。従って、ドレイン側選択ゲート線ＳＧＤはそのウェル配線コンタクトＣＴ５の位置で分離されている。
【００４３】
この実施の形態によると、ウェル配線３５のコンタクト数の増加により、その配線抵抗の影響が低減される。またドレイン側選択ゲート線ＳＧＤとソース側選択ゲート線ＳＧＳの配線パターンが全く同じになる。
【００４４】
図１１は、第３の実施の形態によるＮＡＮＤ型フラッシュメモリのセルアレイレイアウトである。先の各実施の形態と対応する部分には先の実施の形態と同じ符号を付して詳細な説明は省く。断面構造についても、先の実施の形態とは異なるIII−III’断面及びIV−IV’断面をそれぞれ、図１２及び図１３に示す。
【００４５】
この実施の形態では、ウェル配線３５（ＣＰＷＥＬ）は第１の実施の形態と同様にソース線コンタクトＣＴ２の並び位置のみでコンタクトさせる一方、それが通過するビット線コンタクトＣＴ１の並び位置には、ウェル配線３５がない位置と同様に、隣接する選択ゲート線ＳＧＤを連結する連結部Ａ３を配置し、ここにシャント配線Ａ１，Ａ２をコンタクトさせている。
【００４６】
従ってこの実施の形態によると、ドレイン側選択ゲート線ＳＧＤのシャント頻度が先の実施の形態の２倍になり、選択ゲート線ＳＧＤの遅延時間が更に短縮される。
【００４７】
ここまでの実施の形態において、選択ゲート線ＳＧＤ，ＳＧＳの二層多結晶シリコン膜相互のコンタクトについては言及しなかったが、通常これらは、金属膜によるシャント配線３３とは別に、所定ピッチで相互コンタクトさせる。従って、シャント配線３３は、浮遊ゲート対応の第１層多結晶シリコン層ではなく、制御ゲート対応の第２層多結晶シリコン層にコンタクトさせるようにしてもよい。
【００４８】
図１４は、その様な実施の形態のシャント配線構造を示している。選択ゲート線ＳＧＤ，ＳＧＳを構成する２層多結晶シリコン膜２１ｄ，２２ｄ（２１ｓ，２２ｓ）は、例えば１カラム分（８ビット線或いは１６ビット線）のピッチで相互コンタクトさせる。このような選択ゲート線ＳＧＤ，ＳＧＳに対してシャント配線３３は、１カラムピッチよりは大きなピッチＰ１でコンタクトさせればよい。
【図面の簡単な説明】
【００４９】
【図１】第１の実施の形態によるＮＡＮＤ型フラッシュメモリのセルアレイのレイアウトを示す図である。
【図２】同セルアレイの等価回路を示す図である。
【図３】図１のＩ−Ｉ’断面図である。
【図４】図1のII−II’断面図である。
【図５】図１のIII−III’断面図である。
【図６】図１のIV−IV’断面図である。
【図７】図１のV−V’断面図である。
【図８】第２の実施の形態によるＮＡＮＤ型フラッシュメモリのセルアレイのレイアウトを示す図である。
【図９】図８のIII−III’断面図である。
【図１０】図８のIV−IV’断面図である。
【図１１】第３の実施の形態によるＮＡＮＤ型フラッシュメモリのセルアレイのレイアウトを示す図である。
【図１２】図１１のIII−III’断面図である。
【図１３】図１１のIV−IV’断面図である。
【図１４】他の実施の形態による選択ゲート線のシャント配線構造を示す図である。
【符号の説明】
【００５０】
１０…ｐ型シリコン基板、１１…ｎ型ウェル、１２…ｐ型ウェル、１３…素子分離絶縁膜、１４…素子形成領域、２１…浮遊ゲート、２２…制御ゲート（ワード線ＷＬ）、２３…ソース／ドレイン拡散層、２６…ソース線（ＣＥＬＳＲＣ）、３１，３２…層間絶縁膜、３３…シャント配線（Ａ１，Ａ２，Ｂ１，Ｂ２）、３４…ビット線（ＢＬ）、３５…ウェル配線（ＣＰＷＥＬ）、ＣＴ１…ビット線コンタクト、ＣＴ２…ソース線コンタクト、ＣＴ３，ＣＴ４…シャント配線コンタクト、ＣＴ５…ウェル配線コンタクト、Ａ３，Ｂ３…連結部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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