(57)【要約】【課題】消費電力が減少された画像処理装置及び方法を提供する。【解決手段】ラスターフォーマットとブロックフォーマットとの間の画像データを相互変換する画像処理装置及び方法は、特にラスターフォーマットをブロックフォーマットに転換するとき、カメラプロセッサから発生した画像データを各色成分別に分離して一つのラインメモリに貯蔵した後、ブロックフォーマットに読み取りに適した順序にブロック単位に読み出してＪＰＥＧエンジンに伝達する。一つの統合ラインメモリを使用するのでメモリサイズを縮めることができ、これによりチップサイズを縮小させうる。特に、本発明の装置は、一つのブロックに含まれたライン単位にラインメモリをアクセスすることによって消費電力が減少される。【選択図】図４
2006141001.tif 000002
【特許請求の範囲】
【請求項１】
映像データをｈ＊ｖサイズブロックを有するブロックに変換する方法であって、
Ａ．ブロックスキャン順序に応じて、ｎ−ピクセルデータセグメントについてのメモリの現在アドレスを判別する段階と；
前記ｎ−ピクセルデータセグメントは、ｎ（ｎ＝ｈ）−ピクセルについてのデータを含み、
Ｂ．前記メモリの前記現在アドレスから以前フェーズについてのｎ−ピクセルデータセグメントを読み出す段階と；
Ｃ．前記メモリの前記現在アドレスに次フェーズについてのｎ−ピクセルデータセグメントを貯蔵する段階と；
を含むことを特徴とする映像データ変換方法。
【請求項２】
以前フェーズについてのｎ−ピクセルデータセグメントをｎ個の分離されたピクセルについてのデータビットに分ける段階と；
前記ｎ個の分離されたピクセルについての前記データビットを映像処理エンジンに送る段階と；
を含むことを特徴とする請求項１に記載の映像データ変換方法。
【請求項３】
前記映像処理エンジンは、ＪＰＥＧエンジンであること
を特徴とする請求項２に記載の映像データ変換方法。
【請求項４】
前記ｈ＊ｖサイズブロックは、８＊８サイズブロックであること
を特徴とする請求項３に記載の映像データ変換方法。
【請求項５】
ラスタースキャン順序にカメラから次フェーズについてのｎ個の分離されたピクセルについてのデータビットを受信する段階と；
前記ｎ個の分離されたピクセルについての前記データビットを前記次フェーズについてのｎ−ピクセルデータセグメントに結合する段階と；
をさらに含むことを特徴とする請求項１に記載の映像データ変換方法。
【請求項６】
前記メモリから以前フェーズについての全てのｎ−ピクセルデータセグメントが読み出されるときまで前記ブロックスキャン順序に前記メモリから読み出されるそれぞれのｎ−ピクセルデータセグメントについて前記段階Ａ〜段階Ｃを反復的に遂行する段階をさらに含むこと
を特徴とする請求項１に記載の映像データ変換方法。
【請求項７】
前記メモリから以前フェーズについての全てのｎ−ピクセルデータセグメントが読み出されたとき、引き続く次フェーズについてのｎ−ピクセルデータセグメントについて前記段階Ａ〜段階Ｃを反復的に遂行する段階をさらに含むこと
を特徴とする請求項１に記載の映像データ変換方法。
【請求項８】
前記段階Ａの以前に、ラスタースキャン順序の一番目位相についての全てのｎ−ピクセルデータセグメントを貯蔵する段階をさらに含むこと
を特徴とする請求項１に記載の映像データ変換方法。
【請求項９】
映像データをｈ＊ｖサイズブロックを有するブロックスキャン順序に変換する装置であって、
それぞれのアドレスにｎ−ピクセルデータセグメントをそれぞれ貯蔵するメモリと；
前記ｎ−ピクセルデータセグメントは、ｎ（ｎ＝ｈ）−ピクセルについてのデータを含み、
前記ブロックスキャン順序に応じて前記メモリから読み出される以前フェーズの現在ｎ−ピクセルデータセグメントについての前記メモリの現在アドレスを生成するアドレス発生器とを含み、
前記メモリは、前記メモリの現在アドレスに次フェーズについての他のｎ−ピクセルデータセグメントを貯蔵すること
を特徴とする映像データ処理装置。
【請求項１０】
前記以前フェーズについての前記ｎ−ピクセルデータセグメントをｎ個の分離されたピクセルについてのデータビットに分け、分けられたデータビットを映像処理エンジンに伝達する分離器をさらに含むこと
を特徴とする請求項９に記載の映像データ処理装置。
【請求項１１】
前記映像処理エンジンは、ＪＰＥＧエンジンであること
を特徴とする請求項１０に記載の映像データ処理装置。
【請求項１２】
前記ｈ＊ｖサイズブロックは、８＊８サイズブロックであること
を特徴とする請求項１１に記載の映像データ処理装置。
【請求項１３】
カメラプロセッサからラスタースキャン順序に次フェーズについてのｎ個の分離されたピクセルのデータビットが入力され、次フェーズについてのｎ個の分離されたピクセルについてのデータビットを前記次フェーズについての前記ｎ−ピクセルデータセグメントに結合する結合器をさらに含むこと
を特徴とする請求項９に記載の映像データ処理装置。
【請求項１４】
前記カメラプロセッサは、Ｈ＊Ｖピクセルの映像をキャプチャし、前記メモリはＨ＊Ｖピクセルのデータビットを貯蔵するための容量を有すること
を特徴とする請求項１３に記載の映像データ処理装置。
【請求項１５】
前記メモリは、一番目位相についての全てのｎ−ピクセルデータセグメントをラスタースキャン順序に貯蔵すること
を特徴とする請求項９に記載の映像データ処理装置。
【請求項１６】
ラスタースキャン順序にＨ＊Ｖピクセルについてのピクセルデータを発生するカメラプロセッサと；
ピクセルデータのＨ＊ｖサイズブロックをブロックスキャン順序に処理する映像処理エンジンと；
Ｈ＊ｖピクセルについてのデータを貯蔵するラインメモリと；
前記ブロックスキャン順序に応じて前記ラインメモリのアドレスが連続される前記ラインメモリの各アドレスから以前フェーズについてのｎ−ピクセルデータセグメントのそれぞれを読み出す手段と；
を含むことを特徴とする映像処理システム。
【請求項１７】
前記アドレスからの前記以前フェーズについてのｎ−ピクセルデータセグメントを読み出した後、一つのクロックサイクル間前記ラインメモリのアドレスに次フェーズについての次ｎ−ピクセルデータセグメントを書き込む手段をさらに含むこと
を特徴とする請求項１６に記載の映像処理システム。
【請求項１８】
前記カメラプロセッサからラスタースキャン順序に前記次フェーズについてのｎ個の分離されたピクセルのデータビットが入力され、前記次フェーズについてのｎ個の分離されたピクセルのデータビットを前記次フェーズについてのｎ−ピクセルデータセグメントに結合する結合器をさらに含むこと
を特徴とする請求項１７に記載の映像処理システム。
【請求項１９】
前記以前フェーズについての前記ｎ−ピクセルデータセグメントを前記ｎ個の分離されたピクセルのデータビットに分け、分けられたデータビットを前記映像処理エンジンに伝達する分離器をさらに含むこと
を特徴とする請求項１６に記載の映像処理システム。
【請求項２０】
前記映像処理エンジンは、ＪＰＥＧエンジンであり、前記ｈ＊ｖサイズブロックは、８＊８サイズブロックであること
を特徴とする請求項１６に記載の映像処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置及び方法に係り、より詳しくは、一つのラインメモリを使用してラスタースキャン順序の画像データとブロックスキャン順序の画像データの間の相互変換を処理する画像処理装置及び方法に関する。
【背景技術】
【０００２】
よく知られているように、ＪＰＥＧ（Ｊｏｉｎｔ  Ｐｈｏｔｏｇｒａｐｈｉｃ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）は、データ圧縮のため離散コサイン変換（Ｄｉｓｃｒｅｔｅ  Ｃｏｓｉｎｅ  Ｔｒａｎｓｆｏｒｍ；ＤＣＴ）を使用する。ＤＣＴ圧縮技術は、データを８ピクセル＊８ピクセル単位のブロックに分けてデータを処理する。しかし、カメラの画像処理部は、画像データをライン単位に、すなわちラスターフォーマット（ｒａｓｔｅｒ  ｆｏｒｍａｔ）（ラスタースキャン順序：一つの画像全体について左から右へ、上から下へ）に連続的に出力する。従って、ラスタースキャン順序の画像データをブロックスキャン順序に変換するためには、最小８ラインの画像データを貯蔵できるラインメモリが必要である。８ラインが貯蔵されたラインメモリから８＊８ピクセルの画像ブロックを作る間カメラの画像処理部は、新しい画像データを出力するので連続的な処理のためには８ラインのラインメモリがさらに必要である。すなわち、一つのラインメモリに画像データが書き込まれる間、他のラインメモリに貯蔵された画像データについての８＊８ブロックの読み出しが成される。画像データは、輝度成分Ｙと色差成分Ｕ及びＶとから構成されるので、これらそれぞれの成分について二つのラインメモリが必要である。
【０００３】
図１は、通常的なＶＧＡ（Ｖａｒｉａｂｌｅ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）標準の画像処理装置を概略的に示したブロック図であって、単に輝度成分Ｙについてのラインメモリシステムを示す。カメラプロセッサ１０で一番目８ラインの輝度Ｙ成分が出力されてラインメモリ＿Ｙ０（２０）に順次に貯蔵される。二番目８ラインの輝度成分Ｙがラインメモリ＿Ｙ１（４０）に順次に貯蔵されるのと同時にラインメモリ＿Ｙ０（２０）についての８＊８ブロック単位読み出しが成される。この際、マルチプレクサ５０は、アドレス発生回路３０の制御に応答してラインメモリ＿Ｙ０（２０）から読み出された８＊８画像ブロックをＪＰＥＧエンジン６０に伝達する。ラインメモリ２０，４０についての書き込み及び読み出しアドレスはアドレス発生回路３０によって生成される。
【０００４】
図２は、カメラプロセッサ１０からの画像データがラスタースキャン順序にラインメモリに書き込まれることを示しており、図３はラインメモリに貯蔵された画像データがブロックスキャン順序に読み出されることを示している。図２及び図３で、水平方向ピクセル数は６４０であり、Ｖは垂直方向ピクセル数（すなわち、ライン数）は４８０である。一つのラインメモリには、８本のラインに属する６４０＊８ピクセルのデータが貯蔵される。一つのピクセルのデータが８ビットであれば、ラインメモリのサイズは６４０＊８＊８ビットである。この実施形態では、ＶＧＡを基準に説明するが、解像度によってラインメモリのサイズは変更される。
【０００５】
再び図１を参照すれば、ラインメモリ２０，４０についての書き込みアドレスは０から６４０＊８−１まで順次的に増加する。
【０００６】
ブロック単位読み出しのためのラインメモリについての読み出しアドレスｒａｄｄｒは、下の数１に記載されたアルゴリズムによって決められる。また、システムクロック信号に同期して一つのピクセルデータがカメラプロセッサ１０から出力されるとき毎に書き込みアドレスｗａｄｄｒが順次的に増加する。Ｍ[０][]及びＭ[１][]は、８ビット単位にアクセスが可能なラインメモリ２０，４０を示す。
【０００７】
【数１】
2006141001.tif 000003
【０００８】
読み出しアドレスｒａｄｄｒは、下の数２に記載されたアルゴリズムによって求められることもできる。
【０００９】
【数２】
2006141001.tif 000004
【００１０】
ここで、ｉはブロック順序を、ｖは一つのブロックで垂直方向ライン順序を、そしてｈは一つのブロックに含まれる水平方向ピクセルの順序を示す。
【００１１】
このような通常的な画像処理方法は、各色成分について二つのラインメモリを使用する。例えば、ＶＧＡ標準の場合、輝度成分Ｙについて６４０＊８バイトのラインメモリを二つ使用する。従って、システムの低電力化のためメモリをチップに内蔵する場合、チップサイズが増加するという問題点が発生する。特に、処理しようとする画像のサイズが大きいほどその問題はさらに深刻になる。
【００１２】
本出願人によって“ラスタースキャン順序画像データとブロックスキャン順序画像データとの間の変換のための画像処理装置及び方法”の名称で２００２年１１月７日出願された韓国公開特許第２００４−４０６７７号はこのような問題点を解決するため提案された。
【００１３】
前述した特許出願では、各色成分について一つのラインメモリを使用することによって画像処理装置のサイズを縮小させた。しかしながら、前述した特許出願ではピクセルデータ毎にラインメモリをアクセスして書き込み／読み出し動作が遂行されるようにしているので消費電力が大きいという短所がある。
【特許文献１】韓国公開特許第２００４−４０６７７号
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の技術的課題は、ラインメモリのサイズを縮小させることができるラスタースキャン順序とブロックスキャン順序との間の画像データを相互変換し、消費電力が減少された画像処理装置を提供することにある。
【００１５】
本発明の他の技術的課題は、一つのラインメモリを使用してラスタースキャン順序とブロックスキャン順序との間の画像データを相互変換し、消費電力が減少されたアドレス発生器を提供することにある。
【００１６】
本発明のさらに他の技術的課題は、ラインメモリのサイズを縮小させることができるラスタースキャン順序とブロックスキャン順序との間の画像データを相互変換し、消費電力が減少された画像処理方法を提供することにある。
【課題を解決するための手段】
【００１７】
前述した技術的課題を達成するための本発明の画像データ処理装置は、ラスタースキャン順序の画像データをピクセル単位に供給する画像データ処理器と、画像データ処理器からｎ個のピクセルの画像データが順次に入力されて一つのデータセグメントに組み合う組合器と、書き込みイネーブル信号、読み出しイネーブル信号及びアドレス信号を発生するアドレス発生器と、アドレス信号及び書き込みイネーブル信号に応答して組合器からのデータセグメントを貯蔵し、そしてアドレス信号及び読み出しイネーブル信号に応答して貯蔵されたデータセグメントを出力するラインメモリと、ラインメモリから出力されたデータセグメントをｎ個のピクセルの画像データに分離する分離器と、そして分離器から各ピクセルの画像データが順次に入力される映像処理エンジンと、を含む。
【００１８】
好適な実施形態において、アドレス発生器は、ラインメモリに貯蔵されたデータセグメントがブロックスキャン順序に読み出されるようにアドレス信号を発生する。
【００１９】
好適な実施形態において、組合器は、クロック信号に同期して画像データ処理器からｎ個のピクセルの画像データが順次に入力される。
【００２０】
この実施形態において、分離器は、クロック信号に同期してラインメモリから出力されたデータセグメントをｎ個のピクセルの画像データに分離する。
【００２１】
この実施形態において、書き込みイネーブル信号は組合器からデータセグメントが出力されてから次データセグメントが出力される前に活性化される。
【００２２】
この実施形態において、読み出しイネーブル信号は、書き込みイネーブル信号より先ず活性化される。
【００２３】
この実施形態において、映像処理エンジンは、ＪＰＥＧエンジンであり、ＪＰＥＧエンジンは８ピクセル＊８ピクセル単位ブロックの映像データを処理する。
【００２４】
この実施形態において、画像データ処理器は、水平解像度Ｈ及び垂直解像度ＶによるＨ＊Ｖピクセル画像データを順次に出力し、Ｈ＊Ｖピクセル画像データは、それぞれが水平解像度Ｈ＊８ピクセルを含むＶ／８個のフェーズに分けられる。
【００２５】
この実施形態において、ラインメモリから出力されるデータセグメントは以前フェーズのデータセグメントである。
【００２６】
この実施形態において、ラインメモリに貯蔵されるデータセグメントは現在フェーズのデータセグメントである。
【００２７】
この実施形態において、ラインメモリは、（水平解像度Ｈ＊８＊各ピクセルのデータビット数）のサイズである。
【００２８】
この実施形態において、組合器は、画像データ処理器から８個のピクセルの画像データが順次に入力されて一つのデータセグメントに組み合い、データセグメントのサイズは、（８ピクセル＊一つのピクセルのデータサイズ）である。
【００２９】
前述した他の技術的課題を達成するための本発明のラスタースキャン順序の画像データをブロックスキャン順序の画像データに変換するための画像データ処理方法は、ラスタースキャン順序の画像データが順次に供給される段階と、ｎ個のピクセルについての画像データを一つのデータセグメントに組み合う段階と、アドレス信号を発生する段階と、アドレス信号及び読み出しイネーブル信号に応答してラインメモリに貯蔵された以前フェーズのデータセグメントを読み出す段階と、アドレス信号及び書き込みイネーブル信号に応答して現在フェーズのデータセグメントをラインメモリに貯蔵する段階と、読み出されたデータセグメントをｎ個のピクセルの画像データに分離する段階と、そして分離されたｎ個のピクセルの画像データを順次に映像処理エンジンに提供する段階と、を含む。
【００３０】
好適な実施形態において、読み出しイネーブル信号は、書き込みイネーブル信号より先ず活性化される。
【００３１】
好適な実施形態において、アドレス信号発生段階は、ラインメモリに貯蔵されたデータセグメントがブロックスキャン順序に読み出されるようにアドレス信号を発生する。
【００３２】
この実施形態において、映像処理エンジンは、ＪＰＥＧエンジンであり、ＪＰＥＧエンジンは８ピクセル＊８ピクセル単位ブロックの映像データを処理する。
【００３３】
この実施形態において、ラスタースキャン順序の画像データが順次に供給される段階は、水平解像度Ｈ及び垂直解像度ＶによるＨ＊Ｖピクセル画像データを順次に供給し、Ｈ＊Ｖピクセル画像データは、それぞれが水平解像度Ｈ＊８ピクセルを含むＶ／８個のフェーズに分けられる。
【００３４】
この実施形態の読み出し段階で、ラインメモリから読み出されるデータセグメントは以前フェーズのデータセグメントである。
【００３５】
この実施形態の貯蔵段階で、ラインメモリに貯蔵されるデータセグメントは現在フェーズのデータセグメントである。
【００３６】
この実施形態において、ラインメモリのサイズは、（水平解像度Ｈ＊８＊各ピクセルのデータビット数）である。
【００３７】
この実施形態において、データセグメントのサイズは、（８ピクセル＊一つのピクセルのデータサイズ）である。
【００３８】
前述したような画像処理装置及び方法は、特に、ラスターフォーマットをブロックフォーマットに転換するとき、カメラプロセッサから発生した画像データを各色成分別に分離して一つのラインメモリに貯蔵した後、ブロックフォーマットに読み取りに適した順序にブロック単位に読み出してＪＰＥＧエンジンに伝達する。一つの統合ラインメモリを使用するのでメモリサイズを縮めることができ、これによりチップサイズを縮小させうる。特に、一つのブロックに含まれたライン単位にラインメモリをアクセスすることによって消費電力が減少される。
【発明の効果】
【００３９】
このような本発明によれば、色成分毎に一つのラインメモリを使用することによってラインメモリサイズが縮小される。従って、チップに内蔵時狭いサイズのチップを得ることができる。さらに、本発明は８ピクセルデータ組合であるデータセグメント単位にラインメモリをアクセスするため、ピクセルデータ単位にラインメモリをアクセスするのに比べて消費電力が少ない。
【発明を実施するための最良の形態】
【００４０】
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。図４は、本発明の好適な実施形態による画像データ処理装置を示すブロック図である。図４を参照すれば、本発明の画像データ処理装置１００は、カメラプロセッサ１１０と、組合器１２０と、ラインメモリ１３０と、アドレス発生器１４０と、分離器１５０及びＪＰＥＧエンジン１６０と、を含む。
【００４１】
カメラプロセッサ１１０は、ラスタースキャン順序に画像データを出力する。画像データは、輝度成分Ｙと色差成分Ｕ，Ｖとを含み、図面には単に輝度成分ＹのためのラインメモリＹ１３０を示した。カメラプロセッサ１１０は、クロック信号に同期化して画像データを出力し、出力された輝度成分Ｙはラインメモリ１３０に貯蔵される。処理しようとする画像データの解像度がＨ＊Ｖであり、ＪＰＥＧエンジン１６０がｈ＊ｖブロック単位に画像データを処理すれば、ラインメモリ＿Ｙ１３０はＨ＊ｖバイトのサイズを有する。例えば、カメラプロセッサ１１０の解像度がＶＧＡ標準である６４０＊４８０であり、ＪＰＥＧ圧縮方式の場合、Ｈ＝６４０，Ｖ＝４８０そしてｈ＝ｖ＝８である。以下では、ＶＧＡ標準でｈとｖが８である場合を例に取って説明する。
【００４２】
図５は、ＶＧＡ標準による一つのフレームの映像データを示している。一つのフレームが横に６４０ピクセル、縦に４８０ピクセル、すなわち６４０＊４８０＝３０７，２００ピクセルを含む。図４に示されたラインメモリ１３０は、６４０＊８ピクセルの画像データを貯蔵できるサイズを有する。一つのフレームは、４８０／８、すなわち６０個のフェーズ（Ｐｈａｓｅ１〜Ｐｈａｓｅ６０）を含む。すなわち、一つのフェーズの画像データがラインメモリ１３０に同時に貯蔵できる。
【００４３】
前述したように、ＪＰＥＧエンジン１６０のＤＣＴ圧縮技術は、８ピクセル＊８ピクセルサイズのブロック単位に画像データを処理する。一つのフレームは、８０個のブロックＢ０〜Ｂ７９に分けられる。
【００４４】
図６は、図５に示された一つのフェーズを具体的に示す図である。一つのブロックは、横に８個のピクセルと縦に８個のピクセル、すなわち８本のラインＬ０〜Ｌ７を含む。以下の説明で、一つのブロック内特定ラインに属する８個のピクセルは、‘データセグメント’と称する。従って、一つのブロックは、８個のセグメントを含み、一つのフェーズは６４０個のセグメントＳ０〜Ｓ６３９を含む。
【００４５】
再び図４を参照すれば、カメラプロセッサ１１０は、クロック信号ＣＬＫに同期してピクセル単位に画像データＰＥＬＩ[７：０]を組合器１２０に提供する。この実施形態で、各ピクセルデータのサイズは８−ビットである。組合器１２０は、カメラプロセッサ１１０から提供された８個のピクセルデータを一つのデータセグメントＰＥＬＩ＿Ｐ[６３：０]に組み合う。組合器１２０によって組み合われたデータセグメントＰＥＬＩ＿Ｐ[６３：０]はブロック内同一なラインの８個のピクセルデータである。
【００４６】
ラインメモリ１３０は、書き込みイネーブル信号ＷＥＮとアドレス信号ＡＤＤＲＰとに応答して組合器１２０から出力されるデータセグメントＰＥＬＩ＿Ｐ[６３：０]を貯蔵する。言い換えれば、６４−ビット画像データがラインメモリ１３０のアドレスＡＤＤＲＰに貯蔵される。
【００４７】
図７は、図４に示されたラインメモリ１３０の好適な実施形態を示している。図７に示されたラインメモリ１３０は、０から６３９までのアドレス信号ＡＤＤＲＰによって指定できる６４０個のアドレス空間を有する。各アドレス空間のデータ幅は、（８ピクセル＊８ビット）＝６４ビットである。従って、ラインメモリ１３０のサイズは、８＊８＊６４０ビットであり、一つのフェーズ内８０ブロックの画像データを貯蔵できる。
【００４８】
ラインメモリ１３０は、アドレス発生器１４０からの読み出しイネーブル信号ＲＥＮとアドレス信号ＡＤＤＲＰとに応答して貯蔵されたデータセグメントＰＥＬＯ＿Ｐ[６３：０]を出力する。ラインメモリ１３０から出力される一連のデータセグメントはブロックスキャン順序である。
【００４９】
分離器１５０は、ラインメモリ１３０から出力されるデータセグメントＰＥＬＯ＿Ｐ[６３：０]をピクセル単位、すなわち８−ビットずつ分離してピクセルデータＰＥＬＯ[７：０]を出力する。ＪＰＥＧエンジン１６０は、分離器１５０からのピクセルデータＰＥＬＯ[７：０]を受け入れて内部信号処理を遂行する。
【００５０】
アドレス発生回路１４０は、ラインメモリ１３０についての共通読み出し／書き込みアドレス信号ＡＤＤＲＰと書き込みイネーブル信号ＷＥＮ及び読み出しイネーブル信号ＲＥＮを発生する。本発明の好適な実施形態でラインメモリ１４０についての読み出しアドレスと書き込みアドレスとは同一である。すなわち、ラインメモリ１３０のアドレスＡＤＤＲＰに貯蔵された画像データを読み出した後、直ちにそのアドレスＡＤＤＲＰに入力された画像データが書き込まれる。
【００５１】
具体的に、アドレス発生器１４０は、下の数３のようなアルゴリズムを用いてアドレス信号ＡＤＤＲＰを発生する。
【００５２】
【数３】
2006141001.tif 000005
【００５３】
ここで、ａｄｄｒｐは、アドレス信号ＡＤＤＲＰであり、ｉはブロックインデックス、ｖは垂直方向ピクセルインデックス（すなわち、ラインインデックス）そしてｈは、水平方向ピクセルインデックスである。ｎｏ＿ｈｏｒ＿ｂｋは、一つのフェーズに属するブロックの個数Ｈ／ｈ＝６４０／８であり、ｎｏ＿ｓｉｚｅは水平方向ピクセルの数−１を示す。数３で６４０の代わりに他の値を使用すれば処理しようとする一つのフレームのサイズに符合するアドレス信号が生成される。
【００５４】
このようなアルゴリズムによって、カメラプロセッサ１１０から供給されて組合器１２０によって６４−ビットデータに組み合われたラスタースキャン順序のデータセグメントＰＥＬＩ＿Ｐ[６３：０]は、ラインメモリ１３０に貯蔵された後、ブロックスキャン順序のデータセグメントＰＥＬＯ＿Ｐ[６３：０]に読み出されて分離器１５０によって一つのピクセルデータずつ分離された後、ＪＰＥＧエンジン１６０に提供される。
【００５５】
ラスタースキャン順序のデータセグメントＰＥＬＩ＿Ｐ[６３：０]をラインメモリ１３０に貯蔵した後、ブロックスキャン順序のデータセグメントＰＥＬＯ＿Ｐ[６３：０]を読み出すためには、前述した数３のアルゴリズムによってアドレス信号ＡＤＤＲＰを発生しなければならない。アドレス発生器１４０から発生するアドレス信号ＡＤＤＲＰについての理解を助けるために一つのフレームのサイズが８０＊３２である画像データが一例として説明される。
【００５６】
図８は、カメラプロセッサ１１０から出力される画像データを示す。図８で、カメラプロセッサ１１０の水平解像度は８０であり、垂直解像度は３２であると仮定し、またラインメモリ１３０は、８０＊８ピクセル画像データを貯蔵できるサイズを有すると仮定すれば、一つのフレームは４個のフェーズ（Ｐｈａｓｅ１〜Ｐｈａｓｅ４）を含む。各フェーズは、８０個のセグメントＳ０〜Ｓ７９を含む。セグメントＳ０〜Ｓ７９のそれぞれは、８個のピクセルを含む。セグメントＳ０〜Ｓ７９の各数はカメラプロセッサ１１０から出力される画像データの順序を意味する。
【００５７】
図９Ａ〜図９Ｄは、組合器１２０から出力される一つのフェーズのデータセグメントがラインメモリ１３０に書き込まれた例を示す図であり、図１０Ａ及び図１０Ｂは、データセグメントがラインメモリ１３０から／に読み出し／書き込まれるとき信号のタイミング図である。
【００５８】
先ず、図９Ａ及び図１０Ａを参照して、フェーズ１（Ｐｈａｓｅ  １）のデータセグメントがラインメモリ１３０に貯蔵される方法を説明する。組合器１２０は、カメラプロセッサ１１０から出力されるフェーズ１（Ｐｈａｓｅ  １）に属するピクセルデータＰＥＬＩ[７：０]を８個ずつ組み合わせてデータセグメント ＰＥＬＩ＿Ｐ[６３：０]を生成する。組合器１２０は、クロック信号ＣＬＫの８周期毎に生成されたデータセグメントＰＥＬＩ＿Ｐ[６３：０]を出力する。組合器１２０から出力されるデータセグメントＰＥＬＩ＿Ｐ[６３：０]はラインスキャン順序である。
【００５９】
アドレス発生器１４０は、８クロックサイクル毎に書き込みイネーブル信号ＷＥＮを活性化し、アドレス信号ＡＤＤＲＰを発生する。アドレス信号ＡＤＤＲＰ発生アルゴリズムは、前述した数３の通りである。図９Ａに示された実施形態で、アドレス発生器１４０によって発生するアドレス信号ＡＤＤＲＰは、０，１，２，３，…，７８，７９順である。
【００６０】
ラインメモリ１３０は、書き込みイネーブル信号ＷＥＮとアドレス信号ＡＤＤＲＰとに応答して組合器１２０から出力されるデータセグメントＳ０〜Ｓ７９を順次に貯蔵する。従って、ラインメモリ１３０のアドレス０，１，２，３，４，…，７８，７９のそれぞれにはセグメントＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ７８，Ｓ７９が貯蔵される。図９Ａで、斜線である部分は次図９Ｂで説明されるフェーズ２に属するセグメントについての書き込み動作と共にフェーズ１に属するセグメントについてのブロックスキャン順序に読み出される一番目ブロック８＊８である。
【００６１】
図９Ｂは、ラインメモリ１３０からフェーズ１に属するデータセグメントについての読み出し動作と共にフェーズ２に属するデータセグメントについての書き込み動作が完了されたとき、ラインメモリ１３０に貯蔵されたフェーズ２に属するデータセグメントを示している。
【００６２】
図９Ｂ及び図１０Ｂを参照すれば、アドレス発生器１４０から発生するアドレス信号ＡＤＤＲＰは、０，１０，２０，３０…７０，１…７１，…，９…７９順である。従って、ラインメモリ１３０から読み出されるデータセグメントは、フェーズ１（Ｐｈａｓｅ  １）に属するデータセグメントＳ０，Ｓ１０，Ｓ２０，Ｓ３０…Ｓ７０，Ｓ１…Ｓ７１，…，Ｓ９…Ｓ７９順である。これは図９Ａを参照すれば、理解しやすく、ラインメモリ１３０から出力されるデータセグメントはブロックスキャン順序である。読み出しイネーブル信号ＲＥＮが活性化された後、書き込みイネーブル信号ＷＥＮが活性化されるため、アドレス信号ＡＤＤＲＰが０であるとき、ラインメモリ１３０は、読み出しイネーブル信号ＲＥＮに応答してフェーズ１（Ｐｈａｓｅ  １）のセグメントＳ０を出力した後、書き込みイネーブル信号ＷＥＮに応答してフェーズ２（Ｐｈａｓｅ  ２）のセグメントＳ０を貯蔵する。このような方法で、フェーズ１（Ｐｈａｓｅ  １）に属するセグメントがラインメモリ１３０から順次に読み出され、またフェーズ２（Ｐｈａｓｅ  ２）に属するセグメントがラインメモリ１３０に順次に貯蔵される。図９Ｂで、斜線である部分は、次図９Ｃで説明されるフェーズ３に属するセグメントについての書き込み動作と共にフェーズ２に属するセグメントについてのブロックスキャン順序に読み出される一番目ブロック８＊８である。
【００６３】
図９Ｃは、ラインメモリ１３０からフェーズ２に属するデータセグメントについての読み出し動作と共にフェーズ３に属するデータセグメントについての書き込み動作が完了されたときラインメモリ１３０に貯蔵されたフェーズ３に属するデータセグメントを示している。
【００６４】
図９Ｃを参照すれば、アドレス発生器１４０から発生するアドレス信号ＡＤＤＲＰは、０，２１，４２，６３…６８，１０…７８，…，１１…７９順である。従って、ラインメモリ１３０から読み出されるデータセグメントは、フェーズ２（Ｐｈａｓｅ  ２）に属するデータセグメントＳ０，Ｓ１０，Ｓ２０…Ｓ７０，Ｓ１…Ｓ７１，…，Ｓ９…Ｓ７９順である。これは、図９Ｂを参照すれば理解しやすく、ラインメモリ１３０から出力されるデータセグメントはブロックスキャン順序である。
【００６５】
図９Ｄは、ラインメモリ１３０からフェーズ３に属するデータセグメントについての読み出し動作と共にフェーズ４に属するデータセグメントについての書き込み動作が完了されたときラインメモリ１３０に貯蔵されたフェーズ４に属するデータセグメントを示している。
【００６６】
図９Ｄを参照すれば、アドレス発生器１４０から発生するアドレス信号ＡＤＤＲＰは、０，５２，２５，７７…４８，２１…６９，…，３１…７９順である。従って、ラインメモリ１３０から読み出されるデータセグメントは、フェーズ３（Ｐｈａｓｅ  ３）に属するデータセグメントＳ０，Ｓ１０，Ｓ２０…Ｓ７０，Ｓ１…Ｓ７１，…，Ｓ９…Ｓ７９順である。これは、図９Ｃを参照すれば理解しやすく、ラインメモリ１３０から出力されるデータセグメントはブロックスキャン順序である。
【００６７】
前述したように、本発明の好適な実施形態によれば、カメラプロセッサ１１０から出力される８−ビットピクセルデータＰＥＬＩ[７：０]は組合器１２０によって６４ビットずつ組み合われる。ピクセルデータ単位ではない組み合われたデータセグメントＰＥＬＩ＿Ｐ[６３：０]単位にラインメモリ１３０がアクセスされるため、ラインメモリ１３０のアクセスに伴なう電力消費量が減少される。
【００６８】
図１１は、図４に示された映像処理システムの動作を示すフローチャートである。図９及び図１１を参照すれば、フェーズ１（以前フェーズ）についてのデータセグメントは、図１０Ａに示されたタイミング図によってラスタースキャン順序にラインメモリ１３０の各アドレスに貯蔵される（段階２０２）。
【００６９】
その後、アドレス発生器１４０は、８＊８サイズブロックについてのブロックスキャン順序に接近されるラインメモリ１３０の現在アドレスＡＤＤＲＰを判別する（段階２０４）。図９Ａ、図９Ｂ、図１０Ｂ及び図１１を参照すれば、アドレス発生器１４０は、読み出しイネーブル信号ＲＥＮを活性化する。ラインメモリ１３０は、現在アドレスからデータセグメントＰＥＬＯ＿Ｐ[６３：０]を読み出す（段階２０６）。また、分離器１５０は、データセグメントＰＥＬＯ＿Ｐ[６３：０]を８個の分離されたピクセルについてのピクセルデータビットＰＥＬＯ[７：０]に分離してＪＰＥＧエンジン１６０に伝達する（段階２０６）。
【００７０】
結合器１２０には、カメラプロセッサ１１０から８ビットピクセルデータＰＥＬＯ[７：０]が入力され、８個のピクセルデータを結合して次フェーズ、すなわちフェーズ２についての６４ビットのデータセグメントＰＥＬＩ＿Ｐ[６３：０]を出力する（段階２０８）。読み出しイネーブル信号ＲＥＮが活性状態で以前フェーズであるフェーズ１についてのデータセグメント ＰＥＬＩ＿Ｐ[６３：０]がラインメモリ１３０の現在アドレスＡＤＤＲＰから読み出された後、書き込みイネーブル信号ＷＥＮが活性状態である間、次フェーズであるフェーズ２についてのデータセグメントＰＥＬＩ＿Ｐ[６３：０]は、ラインメモリ１３０の同一の現在アドレスＡＤＤＲＰに貯蔵される（段階２１０）。図１０Ｂの例で、書き込みイネーブル信号ＷＥＮは、読み出しイネーブル信号ＲＥＮの活性化以後クロック信号ＣＬＫの次サイクルで活性化される。
【００７１】
もし以前フェーズであるフェーズ１についてのデータセグメントがラインメモリ１３０から全て読み出されなかったとき（段階２１２）ラインメモリ１３０から以前フェーズであるフェーズ１についてのデータセグメントが全て読み出されるときまでブロックスキャン順序にラインメモリの次アドレスについての段階２０４，２０６，２０８，２１０及び２１２は反復される。この際、ラインメモリ１３０は、次フェーズであるフェーズ２についての全てのピクセルデータセグメントを貯蔵する（図９Ｂ参照）。次フェーズであるフェーズ２は、以前フェーズになり、他の連続されたフェーズであるフェーズ３は次フェーズになる（段階２１４）。
【００７２】
図１１に示された段階２０４，２０６，２０８，２１０及び２１２は、現在アドレスＡＤＲＰの順序を判別するアドレス発生器１４０と共に反復され、以前フェーズであるフェーズ２についての８ピクセルデータセグメントはブロックスキャン順序にラインメモリ１３０から読み出される。例えば、図９Ｂの斜線である部分は、ラインメモリ１３０の一番目ブロックについての８ピクセルデータセグメントの位置を示す。この場合、一番目ブロックについての読み出しのためにアドレス発生器１４０は、０，２１，４２，６３，５，２６，４７及び６８の順序にアドレスＡＤＤＲＰを発生する。アドレス発生器１４０によって発生されたフェーズ１のアドレスとフェーズ２のアドレスの順序は異なる。
【００７３】
アドレス信号ＡＤＤＲＰを発生するアルゴリズムの他の例が下の数４及び数５に記載されている。
【００７４】
【数４】
2006141001.tif 000006
【００７５】
【数５】
2006141001.tif 000007
【００７６】
数３のアルゴリズムの３個の乗算器を必要とするが、数４のアルゴリズムによれば、乗算器が不要である。また、効率的なハードウェア実現のためにアドレス信号ａｄｄｒｐを生成する部分を数５のアルゴリズムのように修正できる。
【００７７】
一方、本発明は多数の成分を有したカラー信号に対応するために特定したクロマフォーマット（ｃｈｒｏｍａ  ｆｏｒｍａｔ）（例えば、４：２：２，４：４：４など）に適するようにラインメモリのサイズは変更できる。例えば、４：２：２フォーマットの場合、ラインメモリのサイズは、Ｈ＊２＊８になり、４：４：４フォーマットの場合ラインメモリのサイズはＨ＊３＊８になる。
【００７８】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【図面の簡単な説明】
【００７９】
【図１】通常的なＶＧＡ標準の画像処理装置を概略的に示したブロック図である。
【図２】カメラプロセッサからの画像データがラスタースキャン順序にラインメモリに書き込まれることを示す図である。
【図３】ラインメモリに貯蔵された画像データがブロックスキャン順序に読み出されることを示す図である。
【図４】本発明の好適な実施形態による画像データ処理装置を示すブロック図である。
【図５】ＶＧＡ標準による一つのフレームの映像データを示す図である。
【図６】図５に示された一つのフェーズを具体的に示す図である。
【図７】図４に示されたラインメモリの好適な実施形態を示す図である。
【図８】カメラプロセッサから出力される画像データを示す図である。
【図９Ａ】組合器から出力される一つのフェーズのデータセグメントがラインメモリに書き込まれた例を示す図である（その１）。
【図９Ｂ】組合器から出力される一つのフェーズのデータセグメントがラインメモリに書き込まれた例を示す図である（その２）。
【図９Ｃ】組合器から出力される一つのフェーズのデータセグメントがラインメモリに書き込まれた例を示す図である（その３）。
【図９Ｄ】組合器から出力される一つのフェーズのデータセグメントがラインメモリに書き込まれた例を示す図である（その４）。
【図１０Ａ】データセグメントがラインメモリから／に読み出し／書き込まれるとき信号のタイミング図である（その１）。
【図１０Ｂ】データセグメントがラインメモリから／に読み出し／書き込まれるとき信号のタイミング図である（その２）。
【図１１】図４に示された映像処理システムの動作を示すフローチャートである。
【符号の説明】
【００８０】
１００  画像データ処理装置
１１０  カメラプロセッサ
１２０  組合器
１３０  ラインメモリ
１４０  アドレス発生器
１５０  分離器
１６０  ＪＰＥＧエンジン
【図１】
2006141001.tif 000008
【図２】
2006141001.tif 000009
【図３】
2006141001.tif 000010
【図４】
2006141001.tif 000011
【図５】
2006141001.tif 000012
【図６】
2006141001.tif 000013
【図７】
2006141001.tif 000014
【図８】
2006141001.tif 000015
【図９Ａ】
2006141001.tif 000016
【図９Ｂ】
2006141001.tif 000017
【図９Ｃ】
2006141001.tif 000018
【図９Ｄ】
2006141001.tif 000019
【図１０Ａ】
2006141001.tif 000020
【図１０Ｂ】
2006141001.tif 000021
【図１１】
2006141001.tif 000022