(57)【要約】【課題】  ９０−７０ｎｍ幅世代以降のＳＴＩ構造に対して絶縁膜を良好に埋め込むことができ、平坦性の優れた半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、半導体基板１０にトレンチ１７を形成する工程と、前記トレンチに第１の凹部１８１を有する第１の絶縁膜１８を形成する工程と、前記第１の絶縁膜に形成された前記第１の凹部を埋め込むように塗布膜１９を形成する工程と、前記塗布膜を第２の絶縁膜１９１に変換する工程と、前記第２の絶縁膜を平坦化して前記第１の絶縁膜および前記第２の絶縁膜を露出する工程と、前記第１の凹部から少なくとも前記第２の絶縁膜を除去して前記トレンチ内に形成された前記第１の凹部のアスペクト比に対して、そのアスペクト比を緩和し、第２の凹部２０を形成する工程と、前記第２の凹部を埋め込むように前記半導体基板の表面上に第３の絶縁膜２１を形成する工程とからなる。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成する工程と、
前記トレンチに第１の凹部を有する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に形成された前記第１の凹部を埋め込むように塗布膜を形成する工程と、
前記塗布膜を第２の絶縁膜に変換する工程と、
前記第２の絶縁膜を平坦化して前記第１の絶縁膜および前記第２の絶縁膜を露出する工程と、
前記第１の凹部から少なくとも前記第２の絶縁膜を除去して前記トレンチ内に形成された前記第１の凹部のアスペクト比に対して、そのアスペクト比を緩和し、第２の凹部を形成する工程と、
前記第２の凹部を埋め込むように前記半導体基板の表面上に第３の絶縁膜を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の絶縁膜を平坦化しエッチバックする工程をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板にトレンチを形成する工程と、
前記トレンチに凹部を有する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上側をスラリーを用いたＣＭＰ法により平坦化する工程と、
少なくとも前記トレンチ内の前記第１の絶縁膜に形成された前記凹部内に残留する前記スラリーを薬液で除去して前記第１の絶縁膜に具備された前記凹部のアスペクト比に対して、そのアスペクト比を緩和する工程と、
前記凹部を埋め込むように前記半導体基板の表面上に第２の絶縁膜を形成する工程とを
具備することを特徴とする半導体装置の製造方法。
【請求項４】
各メモリセルを分離するためのＳＴＩ構造において、トレンチにより分離された活性領域には前記各メモリセルを形成するトンネル絶縁膜と前記トンネル絶縁膜上に設けられたフローティングゲートとを有し、
少なくとも前記フローティングゲートの高さまで前記トレンチ内に埋め込まれた第１のＣＶＤ系酸化膜と、前記第１のＣＶＤ系酸化膜上に形成された第２のＣＶＤ系酸化膜とを含むことを特徴とする半導体装置。
【請求項５】
前記第１のＣＶＤ系酸化膜には、多孔質な無機材料膜が内包されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１のＣＶＤ系酸化膜が、ＨＤＰ膜であることを特徴とする請求項４又は５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、良好な表面形状を有するＳＴＩ構造及びその製造方法に関するものである。
【背景技術】
【０００２】
ＬＳＩの高密度化を達成する重要な技術の一つに素子分離がある。この素子分離技術には、ＳＴＩ(Shallow Trench Isolation)構造が主に用いられているが、現状においては、溝幅と溝深さとの比（アスペクト比）の増大が進み、従来用いられていた常圧ＣＶＤ法によるＴＥＯＳ／Ｏ３膜、プラズマＣＶＤ法によるＨＤＰ−ＴＥＯＳ膜等においてはＳＴＩ溝中にボイドやシームを作らずに埋め込むことが困難になってきている。とりわけ、ＮＡＮＤ型フラッシュメモリのＳＴＩ埋め込みは、ロジックと比べて、高アスペクトおよびテーパーレスのＳＴＩ形状にシリコン酸化膜を埋め込む必要がある。そのため、１３０ｎｍ幅世代まで問題にならなかったＨＤＰ（High Density Plasma）酸化膜単層でのＳＴＩへの一回埋め込みが、９０−７０ｎｍ幅世代から困難となっている。
【０００３】
このような対策として、塗布膜を用いたＳＴＩ埋め込み技術が開発されている。例えば、フローティングゲート表面からＳＴＩ底までの深さが３５０−４５０ｎｍのトレンチ内にＨＤＰ膜を形成した後、過水素化シラザン重合体溶液の塗布膜（ＰＳＺ：Polysilazane）を積層し、ウエットエッチングを工夫してエッチバックすることで、ＳＴＩ埋め込み高さを制御することが考えられる。
【０００４】
しかしながら、細いＳＴＩ幅を有するトレンチでは、ＰＳＺ膜のウエットエッチング速度はＨＤＰ膜のそれよりも非常に早く、特に、９０ｎｍ幅程度のＳＴＩに対してフッ化水素酸を含むエッチング液を用いた際には、２．５倍以上の大きなエッチング速度差が生じるため、主にＰＳＺ膜が削られ、半導体基板のＳＴＩ溝に埋め込まれたＨＤＰ膜が、トンネル絶縁膜を介して設けられたフローティングゲート（Floating Gate:ＦＧ）の側面に薄く残ったり、或いは、フローティングゲートの側面の一部にテーパー状に残ったりする。
【０００５】
このエッチング速度差によるＳＴＩ埋め込み材表面の落ち込みは、ＰＳＺ膜が充分に  ＳｉＯ２に転化されないことに起因している。ＳｉＯ２膜を緻密化する工程において、ＰＳＺ膜のエッチレートを遅くするため、平坦化してから緻密化する方法などが提案されているが、これもＳＴＩ溝幅が１００ｎｍ程度以下になると、ＰＳＺ膜が充分にＳｉＯ２膜に変換されるに必要な酸素（Ｏ２）がＳＴＩ溝内深くに供給されず、依然として、ウエットエッチングの制御性は困難な状況のままである。
【０００６】
フローティングゲート側面での制御ゲートの駆動性を確保するため、改善した形状（ＨＤＰ膜が薄くテーパー付きで形成された形状）であっても、本形状を制御よくウエハ面内・面間で形成することは極めて困難である。そのため、フローティングゲートおよび埋め込まれたＨＤＰ膜上にＯＮＯ膜を介して制御ゲート（Control Gate:ＣＧ）を設け、さらに、制御ゲート上に層間絶縁膜を形成しても、フローティングゲート（ＦＧ）・制御ゲート（ＣＧ）間の結合容量Ｃ２およびフローティングゲート（ＦＧ）−基板間の結合容量Ｃ１の比（カップリング比）のバラツキを引き起こし、歩留まり低下の要因となってしまう。
【０００７】
さらに、微細化が進むと、凹状に落ち込んだＳＴＩ埋め込み表面がトンネル酸化膜の高さに近づくため、基板と制御ゲート間の耐圧劣化の要因にもなり得る。このように、現状においては、９０−７０ｎｍ世代以降のＳＴＩ技術が確立されていない、という問題があり、ＳＴＩ埋め込み高さおよび平坦性を容易に制御し得る技術が求められている。
【０００８】
また、トレンチ内をＨＤＰ膜で埋め込む技術として、トレンチ開口部が塞がれる前まで基板面にＨＤＰ酸化膜を被着し、開口部付近の酸化膜を除去した後、再度ＨＤＰ酸化膜を被着してトレンチ内をＨＤＰ酸化膜で埋め込むことは特許文献１に開示されている。
【特許文献１】特開２００２−２０８６２９
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、９０−７０ｎｍ幅世代以降のＳＴＩ構造に対して絶縁膜を良好に埋め込むことができ、平坦性の優れた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の態様によると、半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、前記トレンチに第１の凹部を有する第１の絶縁膜を形成する工程と、前記第１の絶縁膜に形成された第１の凹部を埋め込むように塗布膜を形成する工程と、前記塗布膜を第２の絶縁膜に変換する工程と、前記第２の絶縁膜を平坦化して前記第１の絶縁膜および前記第２の絶縁膜を露出する工程と、前記第１の凹部から少なくとも前記第２の絶縁膜を除去して前記トレンチ内に形成された前記第１の凹部のアスペクト比に対して、そのアスペクト比を緩和し、第２の凹部を形成する工程と、前記第２の凹部を埋め込むように前記半導体基板の表面上に第３の絶縁膜を形成する工程とからなる。
【００１１】
本発明の第２の態様によると、半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、前記トレンチに凹部を有する第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上側をスラリーを用いたＣＭＰ法により平坦化する工程と、少なくとも前記トレンチ内の前記第１の絶縁膜に形成された前記凹部内に残留する前記スラリーを薬液で除去して前記第１の絶縁膜に具備された前記凹部のアスペクト比に対して、そのアスペクト比を緩和する工程と、前記凹部を埋め込むように前記半導体基板の表面上に第２の絶縁膜を形成する工程とからなる。
【００１２】
本発明の第３の態様によると、半導体装置は、各メモリセルを分離するためのＳＴＩ構造において、トレンチにより分離された活性領域には前記各メモリセルを形成するトンネル絶縁膜と前記トンネル絶縁膜上に設けられたフローティングゲートとを有し、少なくとも前記フローティングゲートの高さまで前記トレンチ内に埋め込まれた第１のＣＶＤ系酸化膜と、前記第１のＣＶＤ系酸化膜上に形成された第２のＣＶＤ系酸化膜とを含んでいる。
【発明の効果】
【００１３】
９０−７０ｎｍ幅世代、或いはこれ以下の幅の世代のＳＴＩ構造への埋め込みが実現でき、平坦性の優れたＳＴＩ構造が得られると共に、異種材料の併用で起こるウエットエッチング速度の差といった異種材料の併用で起こる制御困難な不具合が解消して製品の歩留まりを著しく向上することができる。
【発明を実施するための最良の形態】
【００１４】
［実施例］
以下、図１−図８を参照して第１の実施例による半導体装置の製造方法を説明する。図１は、当業者によく知られているＳＴＩ構造を用いたＮＡＮＤフラッシュメモリセル構造の平面図であり、図２及び図３はそれぞれ図１のII−II断面図及びIII−III断面図である。
【００１５】
即ち、通常のように、選択線Ｓ１とＳ２との間にＭ１−Ｍ８のようにソースＳ／ドレインＤを有するメモリセルが行列状に配置されると共に、ワード線ＷＬ及びビット線ＢＬ（省略している）が形成されている。図２に示すように、各メモリセルは半導体基板１０上にシリコン酸化膜からなるトンネル酸化膜１１と、２層のポリシリコン膜１２、１３からなる浮遊ゲート（ＦＧ）と、ＯＮＯ膜２２を介して形成された制御ゲート（ＣＧ）２３と、層間絶縁膜２４とを含み、各メモリセルはトレンチ内に埋め込まれたＨＤＰ膜１８により電気的に分離されている。図３に示すように、選択トランジスタのソース領域Ｓはプラグ２８を介して配線層２９に接続されている。
【００１６】
ＳＴＩ構造は９０ｎｍ程度以下の幅を有するＳＴＩ内部への埋め込みを低コストで実現する上では、ＨＤＰ膜などのＣＶＤ法では現実的に困難である。開発段階で現在試みられている塗布液を用いた埋め込み技術と比較して、本実施例で示した塗布法を用いた埋め込み技術によるＳＴＩ構造との異なる点は、以下のとおりである。
【００１７】
即ち、（ａ）９０ｎｍ幅以下の狭いＳＴＩ構造において、ＳＴＩ埋め込み材表面が平坦でパターン幅に対しても均一である。（ｂ）埋め込み材の形成において発生する被覆段差をＳＴＩ外上方に生じさせて、平坦化の処理を行い、エッチングプロセスによりＳＴＩ内のＦＧ側壁部が露出するまでエッチバックする。（ｃ）その際、少なくともエッチバックされる領域の埋め込み材はその領域全てにおいて均一なエッチング速度である。
【００１８】
次に、このような塗布型膜を用いてＳＴＩ構造を形成する方法について説明する。図４（Ａ）−図７（Ｌ）は、図１に対応した製造工程の断面図であり、特に、図２の点線部に対応した狭いＳＴＩ幅（≦９０ｎｍ）の領域に対応した製造工程の断面図である。ここでは、ＳＴＩ構造の形成工程に絞って説明するが、このプロセスの前に、犠牲酸化膜の形成、チャネルイオン注入、犠牲酸化膜の除去、ゲート酸化膜の形成、ゲート電極の形成、ソース／ドレイン層の形成をそれぞれ行い、このプロセスの後に、層間絶縁膜の形成、コンタクトの形成、配線工程を形成する場合も同様である。
【００１９】
まず、９０ｎｍ世代のＳＴＩ構造の製造工程について説明する。即ち、図４（Ａ）に示すように、シリコン（１００）基板１０の表面にＳｉＯ２膜１１を、例えば、１０ｎｍ程度の厚さに形成し、その上にＬＰ−ＣＶＤ法により多結晶シリコン膜１２及び１３を１５０ｎｍの厚さに形成する。
【００２０】
図４（Ｂ）及び図４（Ｃ）に示すように、Ｓｉ３Ｎ４膜１４を１００ｎｍ程度の厚さに形成する。マスク層１５を介してＳｉ３Ｎ４膜１４、ポリシリコン膜１３、１２、ＳｉＯ２膜１１及び基板１０を加工し、素子分離（ＳＴＩ：Shallow Trench Isolation）のためのトレンチ１７を、例えば、４５０ｎｍ程度の深さに形成する。
【００２１】
図４（Ｃ）においては、図示しないが、前記トレンチ１７の側面を通常の熱酸化法を用いて酸化し、３ｎｍ程度の熱酸化膜を形成する。これはトンネル酸化膜端の露出部を保護するためである。また、ラジカル酸化等を用いてＳＴＩのシリコン側壁にシリコンの面方位によらない均一な高品質の酸化膜を形成することもできる。この時、Ｓｉ３Ｎ４膜１４の側面をわずかに酸化しておいてもよい。
【００２２】
図５（Ｄ）に示すように、ＨＤＰ−ＣＶＤ法により、ウエハ面内の全てのトレンチ１７に対して、フローティングゲート下のシリコン界面から埋め込みＨＤＰの底までの高さが、例えば、８０ｎｍ以上になるように、ＣＶＤ系酸化膜であるＨＤＰ膜１８を堆積する。この時、ＨＤＰ膜１８では、ＳＴＩ溝内を完全に埋め込む前に、ＳＴＩ開口部が塞がれ溝内にボイドが形成されてしまうので、前記堆積プロセスを制御する必要がある。従って、ＨＤＰ膜１８に埋め込めずに残った第１の凹部１８１が形成されることになる。図に示すように、第１の凹部１８１の底部の表面は、必ずしも平坦ではなく、波打った形状となり不連続となる場合もあり、また、側面も必ずしも垂直な形状ではなく、階段状となったり、オーバーハングとなる場合もある。
【００２３】
図５（Ｅ）に示すように、塗布法により塗布型の溶液１９を基板表面上に堆積し、構造体を完全に埋め込む。例えば、平坦な基板において６００ｎｍ程度の厚さになるような塗布条件により塗布膜を形成する。ここでは、例えば、過水素化シラザン重合体（ポリシラザン、以下、ＰＳＺという）をスピンコーティング法により堆積し、塗布装置において１５０℃、３分程度で溶媒を揮発させるベーク工程を行う。
【００２４】
図５（Ｆ）に示すように、例えば、ＣＭＰ法によりＳｉ３Ｎ４膜１４上のＰＳＺ膜を選択的に除去するが、ベークのみのＰＳＺ膜は軟弱な上、窒化物を多く含んでいると、Ｓｉ３Ｎ４膜とのエッチング選択比が取れにくくなるため、ある程度硬化（キュア）することが必要である。そこで、ＰＳＺ膜１９をＳｉＯ２膜（シリカ）１９１に変換するため、ＣＭＰ工程の前に水蒸気雰囲気下で高温の熱処理（キュア）を行う。この工程は次の化学式で説明することができる。
【００２５】
（ＳｉＨ２ＮＨ）ｎ−＋２ｎＯ→ｎＳｉＯ２＋ｎＮＨ３ 
即ち、ＰＳＺ膜は水蒸気（Ｈ２Ｏ＋Ｏ２）の分解により生成される酸素Ｏと反応してＳｉＯ２とＮＨ３（アンモニアガス）に変化してＰＳＺ膜はＳｉＯ２（シリカ）に効率よく変化する。この時、素子形成領域はＳｉＮ膜１４で覆われているので、酸化されない。前記した化学反応はＰＳＺ膜の表面側から進行し、例えば、８５０℃の水蒸気雰囲気での燃焼酸化（ＢＯＸ酸化という）の３０分程度では、平面構造のウエハに６００ｎｍ程度塗布したＰＳＺ膜をＳｉＯ２膜に変化させることができることが確認されている。
【００２６】
さらに、酸化性雰囲気または不活性ガス雰囲気において８５０℃程度の熱処理を行い、下層に形成されたＨＤＰ膜の緻密化処理(デンシファイ)、および上層に形成されたＰＳＺ膜が変化したＳｉＯ２膜に残留しているＮＨ３やＨ２Ｏなどを放出させるための、緻密化処理を行い、より密度の高いＳｉＯ２膜１９１に変化させる。この際にも、素子形成領域はＳｉＮ膜１４で覆われているので、酸化されることはない。前記緻密化処理は通常の炉による処理以外にＲＴＡ（Rapid  thermal  Anneal）を用いてもよい。ＲＴＡの場合はより高温、例えば、９００℃、２０秒程度の熱工程を使用することができる。
【００２７】
前記した熱工程では、８５０℃を超える高温で長時間の熱処理を行うことはできない。これは、トンネル酸化膜端に酸化剤が拡散し、バーズビークと呼ばれる楔形の酸化膜が形成されるからである。即ち、ＰＳＺ膜の緻密化には、使用温度の制限から限界があり、熱酸化膜やＨＤＰ膜程度のエッチングレートを実現できないのが現状である。
【００２８】
前記したように、ＰＳＺ膜をＳｉＯ２（シリカ）膜に変換した後、ＣＭＰ法による平坦化が行われる。ＣＭＰ研磨剤（スラリー）には、コロイダル・シリカをベースとしたものを用いると、ＳｉＮ膜１４とのエッチング選択比は５０以上を実現できる。
【００２９】
図６（Ｇ）に示すように、埋め込みＰＳＺ膜を完全に除去する条件によりエッチバック処理を行う。ＨＤＰ膜とＰＳＺ膜との選択エッチング比は２．５以上であることが望ましい。この時、フローティングゲート側壁のＨＤＰ膜は、ＰＳＺ膜とのエッチングレート差により薄く残る場合があるが、問題はない。ただ、ウエットエッチング法などで、このフローティングゲート側壁のＨＤＰ膜の残りを除去しつつＳＴＩ高さ位置を制御することは困難である。
【００３０】
即ち、９０ｎｍ幅でのＳＴＩ埋め込み高さ位置が、トンネル酸化膜１１の近傍であることから、既に所望のＳＴＩ高さ位置を下回っているうえ、トンネル膜端の薬液からの保護も考慮すると、第１層目のＨＤＰ膜のみで所望の高さ位置にあるＳＴＩ埋め込みを実現することは困難である。
【００３１】
そこで、図６（Ｇ）に示すように、ウエットエッチにより前記シリカ膜１９１を除去して第２の凹部２０を形成した後、図６（Ｈ）に示すように、２層目のＨＤＰ膜２１をＨＤＰ−ＣＶＤ法により堆積する。しかる後、図６（Ｉ）に示すように、この表面の被覆段差をＣＭＰ法によりＳｉＮ膜１４をストッパとして平坦化処理を行った後、不活性ガス雰囲気下で８５０℃程度、１時間の熱処理を行う。結果として、ＨＤＰ膜１８及び２１は緻密化して、それぞれ１８２及び２１１となり、ＳＴＩ内はこれらのＨＤＰ膜で均一に埋め込まれる。
【００３２】
図７（Ｊ）に示すように、弗酸（ＨＦ）系の薬液により、ＨＤＰ膜２１１をエッチバックして埋め込み高さを所望の位置まで下げる。しかる後、図７（Ｋ）のように、ホット燐酸によりＳｉＮ膜１４を除去する。結果として、ＳＴＩ内の埋め込みＨＤＰ膜表面は高い平坦性と良好な高さ制御性により、カップリング比のバラツキを抑えた所望のＳＴＩ形状が実現できる。
【００３３】
この後、図７（Ｌ）に示すように、ＯＮＯ膜２２の形成、制御ゲート電極２３の形成、層間絶縁膜２４の形成を行う。以降の工程については図示しないが、引き続き、コンタクトの形成、配線層の形成、パッシベーション膜の形成、パッドの形成等を経てＮＡＮＤ型フラッシュメモリセルが完成する。
【００３４】
前記した説明から明らかなように、前記第１の実施例においては、図５（Ｆ）及び図６（Ｇ）に示したように、ＰＳＺ膜を犠牲膜にして平坦化した後に、ＰＳＺ膜を選択的に除去してトレンチ１７のアスペクト比よりもアスペクト比を緩和する。また、ＰＳＺ膜から変換されたシリカ膜１９１を選択的に除去する際に、周辺のＨＤＰ膜１８、即ち、ＨＤＰ膜１８の一部も等方的にエッチングされて前記第１の凹部１８１の開口部が大きくなって第２の凹部２０となり、さらにアスペクト比が改善される。次いで、図６（Ｈ）に示したように、２層目のＨＤＰ膜２１を形成し、その表面をＳＴＩ外上方で改めて平坦化している。それ故、ＳＴＩ埋め込み材表面を制御性よく平坦化することが可能となる。
【００３５】
次に、７０ｎｍ世代のＳＴＩ構造の製造工程について説明する。前記した９０ｎｍ世代では、第１層のＨＤＰ膜のＳＴＩ底からの高さがトンネル絶縁膜１１の界面より上側に位置している。しかしながら、７０ｎｍ以下のＳＴＩ構造においては、図８（Ｍ）に示すように、一般的に、その高さがトンネル絶縁膜１１の界面の高さ以下となる。
【００３６】
さらに、図５で説明したのと同様に、塗布膜１９を形成し、デンシファイ処理にてシリカ膜１９１に転化してから、ＣＭＰ法などにより平坦化を行った後、ＳＴＩ溝内の埋め込み膜の高さを制御するため、ウエットエッチングを行う。
【００３７】
この場合、埋め込みに用いたＰＳＺ膜がウエットエッチングの際、全て除去されずに残留してもよい。即ち、図８（Ｎ）に示すように、ＰＳＺ膜から転化されたシリカ膜１９１の一部が残っている。しかる後、図８（Ｏ）に示すように、第２層のＨＤＰ膜２１をＳＴＩ内に埋め込み、ＨＤＰ膜中にシリカ膜１９１が内包した形状となる。
【００３８】
前記したような製造方法によれば、半導体装置、特に、９０−７０ｎｍ幅以下の世代のＮＡＮＤ−ＳＴＩ構造に対して、ＨＤＰ膜の埋め込みが実現できる。ウエットエッチング速度差といった異種材料の併用で起こり、かつ制御困難なＳＴＩ埋め込み高さ調整での不具合がなくなる。それ故、製品の歩留まりを著しく向上できる。
【００３９】
次に、第２の実施例について説明する。第１の実施例においては、塗布型絶縁膜としてＰＳＺ膜を用いているが、フォトレジスト膜などの高分子材料やキュアによる硬化処理後に無機材料となる材料を使用することができる。なお、前記第１の実施例と同一部分には同一符号を付している。
【００４０】
即ち、図５（Ｄ）に示す９０ｎｍ世代のＳＴＩ構造に対して、図５（Ｅ）のように塗布膜を形成する際、塗布材料としてフォトレジスト膜を用いる。フォトレジスト膜を塗布した後、１２０℃、３０秒程度のベーク処理を行う。これにより、フォトレジスト膜中に残存する溶媒を揮発し、膜を硬化することができる。或いは、光照射により架橋を起こして重合させ、膜を硬化させることも可能である。
【００４１】
次に、図５（Ｆ）と同様に、ＣＭＰ法によりＳｉＮ膜１４をストッパとして表面研磨を行う。しかる後、Ｏ２雰囲気下で１５０℃、３０秒の灰化（アッシング）を行い、ＳＴＩ内に一部埋め込まれたフォトレジスト膜を除去する。さらに、硫酸等の酸化性の酸処理により洗浄を行って残留物を除去する。
【００４２】
結果として、図６（Ｇ）と比べて開口部３０が狭いものの、図９（Ａ）に示すような構造が得られる。前記開口部３０程度のアスペクト比ならば、ＨＤＰの埋め込みが可能なため、図９（Ｂ）のようにＨＤＰ膜２１の埋め込みが行われる。この後の工程は第１の実施例における図６（Ｈ）以降の工程と同様となる。最終的には、図７（Ｌ）に示したような構造が形成できる。
【００４３】
この方法は、７０ｎｍ世代のＳＴＩ構造にも同様に適用できる。即ち、図８（Ｍ）および（Ｎ）のようにＳＴＩ底の高さ位置がトンネル絶縁膜１１の界面より下側の位置にある場合にも、同様に、フォトレジストなどの材料を塗布し、ベーク処理およびＣＭＰ法による平坦化処理を行う。さらに、前記アッシング処理および硫酸などによる洗浄処理を行う。この時、ＨＤＰ膜１８はキュア処理により緻密化しているので、酸による溶解はほとんど生じない。したがって、図９（Ｃ）に示すように、前記酸処理により完全にフォトレジスト膜を除去することができる。
【００４４】
この場合、開口部３１のアスペクト比は大きくなるため、第２層のＨＤＰ膜２１の埋め込みは困難となる。そこで、図９（Ｄ）に示すように、ＲＩＥ法などにより開口部に対するエッチングを行って、間口を広げ、ＳＴＩ底がお椀状の構造を形成する。これにより得られた開口部３２では、第２層のＨＤＰ膜２１の埋め込みが可能となるため、図９（Ｂ）で示した場合と同様に、第２層のＨＤＰ膜２１が埋め込まれたＳＴＩ構造を得ることができる。
【００４５】
この後の工程は第１の実施例で示した図６（Ｈ）以降の工程と同様となる。最終的には、図７（Ｌ）で示した構造が形成できる。また、図８（Ｏ）の場合で示したような、ＳＴＩ内に埋め込まれたＨＤＰ膜中に塗布膜が内包された形状も同様に形成することができる。この時、塗布膜としては、キュアによる硬化処理後において炭素を含まないような無機材料となる膜であることが望ましい。
【００４６】
第１の実施例或いは第２の実施例で示した、ＳＴＩ内に埋め込まれたＨＤＰ膜中に内包したＰＳＺ膜（シリカ膜）或いは無機材料膜は、ＳＴＩ内部応力を緩和するバッファ膜として働くことになり、欠陥や膜剥れなどの不具合を抑制することが可能となる。
【００４７】
第３の実施例について説明する。前記第１の実施例と同一の工程は省略し、特徴的な工程ついてのみ説明する。また、同一部分には同一符号を付している。図５（Ｆ）及び図６（Ｇ）において、塗布されたＰＳＺ膜１９を硬化処理してシリカ膜１９１に変換し、しかる後、このシリカ膜１９１をウエットエッチングにより除去している。
【００４８】
この実施例おいては、図１０（Ａ）−（Ｃ）に示すように、前記ＰＳＺ膜１９を堆積し、熱処理によりシリカ膜１９１に変換した後、そのままＲＩＥ法などのドライプロセスにより前記シリカ膜１９１が完全になくなる高さ位置までエッチバックする。しかる後、図６（Ｈ）に示すように、２層目のＨＤＰ膜２１を形成する。これにより、図５（Ｆ）及び図６（Ｇ）における平坦化およびウエットエッチングの工程を省くことができる。
【００４９】
さらに、第４の実施例について説明する。前記第１の実施例と同一の工程は省略し、特徴的な工程ついてのみ説明する。また、同一部分には同一符号を付している。即ち、第１の実施例における図５（Ｄ）に示すように、第１層のＨＤＰ膜１８を堆積した後、この実施例における図１１（Ａ）に示すように、ＰＳＺ膜などの塗布工程を行わず、そのままＣＭＰ工程を行う。
【００５０】
この時、ＣＭＰ研磨剤（スラリー）には、コロイダル・シリカをベースとしたものを用い、ナトリウム（Ｎａ）のような添加物が少ないものを選択する。このＣＭＰ処理によって、図１１（Ａ）のように、スラリー４１が、ＨＤＰ膜の不完全な埋め込み溝４０に入り込み、残留する。
【００５１】
しかし、前記スラリー４１はケイ酸を主成分とする単一粒子であるため、バファード弗酸により容易に溶解することができる。この時、溝周囲のＨＤＰ膜とのエッチング速度については、スラリーが粒状でエッチング面積が広く、ＨＤＰ膜の膜質の方がより熱酸化膜に近いので、ＨＤＰ膜に対するスラリーのエッチングレート比は約５以上という差がある。また、Ｎａなどの添加物は、量の少ないものを選んでいるため、図１１（Ｂ）のように、水洗により除去することができる。その結果、図１１（Ｃ）のような第２の凹部２０を有する構造体が形成される。前記ＨＤＰ膜における前記凹部のアスペクト比に対して、そのアスペクト比が緩和される。その後の工程は第１の実施例と同様であるので、図７（Ｋ）のような所望のＳＴＩ構造が得られる。
【００５２】
また、前記スラリー４１がＨＤＰ膜の不完全な溝４０の中に残留したままでもよい場合について説明する。即ち、適当な酸および水洗によりスラリー内の添加物を除去した後、ＨＤＰ膜と残留物が埋め込まれた構造体に対して、図６（Ｈ）のように第２層目のＨＤＰ膜２１を形成する。これらの酸化膜を緻密化するための後続のアニール処理するプロセスにおいて、スラリー残留物は粒子同士が溶融してポーラスな領域として存在することになる。結果として、図１１（Ｄ）に示すように、図８（Ｏ）のシリカ膜と同様に、結晶化したポーラス膜４２を内包したＨＤＰ膜２１の埋め込み形状が得られる。
【００５３】
前記した構造の特徴を説明すると以下のとおりである。即ち、熱収縮の大きなＰＳＺ塗布膜を用いた場合、例えば、ＳＴＩ内に内包した形で残るＰＳＺ膜の場合、熱処理を施した際、ポーラスな膜とはならず、両隣りのシリコン基板およびフローティングゲート部などに対し、引張り応力を発生させる。結果として、シリコン膜中に転位や点欠陥を生じさせ、最悪の場合、ＳＴＩ内の埋め込み膜が縦方向にへき開してしまう可能性がある。第１の実施例の場合（図８（Ｏ））は、ＰＳＺ膜（シリカ膜）の領域が狭いため、前記したようなへき開は発生しないが、ＳＴＩ構造のスケールダウンに伴い、塗布膜のＳＴＩ内での占有領域が増大することで、このような問題が深刻化する。
【００５４】
しかしながら、前記スラリーを原料として形成されたポーラス領域が、前記したＳＴＩ内部応力を緩和するバッファ膜として働くことになり、欠陥やへき開などの不具合を抑制することが可能となる。また、塗布液はシリカ系被膜形成用塗布液等であり、ＰＳＺに限定されない。
【００５５】
次に、実施の態様を示すと、下記のようになる。                                  
（１）前記第１の絶縁膜はＨＤＰ膜からなる。
【００５６】
（２）前記塗布膜はＰＳＺ膜からなる。
【００５７】
（３）塗布液はシリカ系被膜形成用塗布液等であり、ＰＳＺに限定されない。
【００５８】
（４）前記塗布膜を水蒸気雰囲気中において高温で熱処理してＳｉＯ２膜（シリカ膜）に転化している。
【００５９】
（５）酸化性雰囲気または不活性ガス雰囲気において熱処理を行い、下層に形成されたＨＤＰ膜を緻密化(デンシファイ)する処理および上層に形成されたＰＳＺ膜が変化したＳｉＯ２膜の中に残留しているＮＨ３やＨ２Ｏなどを放出させて緻密化する処理を行い、より密度の高いＳｉＯ２膜に変化させる。
【００６０】
（６）前記塗布膜を前記第２の絶縁膜に変換した後、この第２の絶縁膜をＲＩＥ法によりエッチバックする。しかる後、２層目のＨＤＰ膜を形成する。
【００６１】
（７）前記塗布膜はフォトレジスト膜のようにキュアによる硬化処理後に無機材料となる材料を塗布した後、ベーク処理を行う。
【００６２】
（８）埋め込まれたフォトレジスト膜は灰化処理により除去する。
【００６３】
（９）平坦化した表面の高さがトンネル酸化膜の高さ位置より上方にある。
【００６４】
（１０）７０ｎｍ幅世代以降では、平坦化した表面の高さがトンネル酸化膜の高さ位置より下方にある。
【００６５】
（１１）１層目及び２層目のＨＤＰ膜を形成した後、不活性ガス雰囲気下で熱処理を行い、緻密化する。
【００６６】
（１２）シリカ膜の一部が残るように、第２層のＨＤＰ膜をＳＴＩ内に埋め込み、ＨＤＰ膜中にシリカ膜が内包された形状となる。
【００６７】
（１３）酸および水洗によりスラリー内の添加物を除去した後、ＨＤＰ膜と残留物が埋め込まれた構造体に対して、第２層目のＨＤＰ膜を形成する。これらの酸化膜を緻密化するための後続の熱処理プロセスにおいて、スラリー残留物は粒子同士が溶融して結晶化したポーラス膜を内包したＨＤＰ膜の埋め込み形状が得られる。
【００６８】
（１４）ＨＤＰ膜中に内包した多孔質な無機材料膜の少なくとも一部は、ＳＴＩ内部応力を緩和するバッファ膜として働く。
【００６９】
（１５）前記凹部内に残留するスラリーを薬液で除去する前に水洗して水溶性の不純物を除去する。
【００７０】
（１６）ポーラス膜は、スラリー残留物の粒子同士が溶融して形成される。
【００７１】
（１７）フラッシュメモリあるいはＣＭＯＳロジック製品のＳＴＩ埋め込みに適用される。
【図面の簡単な説明】
【００７２】
【図１】通常のフラッシュメモリセル構造を模式的に示す平面図である。
【図２】図１のII−II断面図である。
【図３】図１のIII−III断面図である。
【図４】（Ａ）−（Ｃ）は本発明の第１の実施例によるＳＴＩ構造の製造工程の一部を模式的に示す断面図である。
【図５】（Ｄ）−（Ｆ）は本発明の第１の実施例によるＳＴＩ構造の製造工程の一部を模式的に示す断面図である。
【図６】（Ｇ）−（Ｉ）は本発明の第１の実施例によるＳＴＩ構造の製造工程の一部を模式的に示す断面図である。
【図７】（Ｊ）−（Ｌ）は本発明の第１の実施例によるＳＴＩ構造の製造工程の一部を模式的に示す断面図である。
【図８】（Ｍ）−（Ｏ）は本発明の第１の実施例によるＳＴＩ構造の製造工程の一部を模式的に示す断面図である。
【図９】（Ａ）−（Ｄ）は本発明の第２の実施例によるＳＴＩ構造の製造工程の一部を模式的に示す断面図である。
【図１０】（Ａ）−（Ｃ）は本発明の第３の実施例によるＳＴＩ構造の製造工程の一部を模式的に示す断面図である。
【図１１】（Ａ）−（Ｄ）は本発明の第４の実施例によるＳＴＩ構造の製造工程の一部を模式的に示す断面図である。
【符号の説明】
【００７３】
１０…半導体基板、１１…トンネル酸化膜、１２、１３…ポリシリコン膜、１４…シリコン窒化膜、１５…マスク層、１７…トレンチ、１８…ＨＤＰ膜、１８１…第１の凹部、１８２…緻密化したＨＤＰ膜、１９…溶液、１９１…シリカ膜、２０…第２の凹部、２１…２層目のＨＤＰ膜、２１１…緻密化した２層目のＨＤＰ膜、２２…ＯＮＯ膜、２３…制御ゲート電極、２４…層間絶縁膜、２５…ソース・ドレイン領域、３０、３１、３２…開口部、４０…埋め込み溝、４１…スラリー、４２…ポーラス膜
【図１】
2006332442.tif 000003
【図２】
2006332442.tif 000004
【図３】
2006332442.tif 000005
【図４】
2006332442.tif 000006
【図５】
2006332442.tif 000007
【図６】
2006332442.tif 000008
【図７】
2006332442.tif 000009
【図８】
2006332442.tif 000010
【図９】
2006332442.tif 000011
【図１０】
2006332442.tif 000012
【図１１】
2006332442.tif 000013
【手続補正書】
【提出日】平成17年7月26日(2005.7.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成する工程と、
前記トレンチに第１の凹部を有する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に形成された前記第１の凹部を埋め込むように塗布膜を形成する工程と、
前記塗布膜を第２の絶縁膜に変換する工程と、
前記第２の絶縁膜を平坦化して前記第１の絶縁膜および前記第２の絶縁膜を露出する工程と、
前記第１の凹部から少なくとも前記第２の絶縁膜を除去して前記トレンチ内に形成された前記第１の凹部のアスペクト比に対して、そのアスペクト比を緩和し、第２の凹部を形成する工程と、
前記第２の凹部を埋め込むように前記半導体基板の表面上に第３の絶縁膜を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の絶縁膜を平坦化しエッチバックする工程をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板にトレンチを形成する工程と、
前記トレンチに凹部を有する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上側をスラリーを用いたＣＭＰ法により平坦化する工程と、
少なくとも前記トレンチ内の前記第１の絶縁膜に形成された前記凹部内に残留する前記スラリーを薬液で除去して前記第１の絶縁膜に具備された前記凹部のアスペクト比に対して、そのアスペクト比を緩和する工程と、
前記凹部を埋め込むように前記半導体基板の表面上に第２の絶縁膜を形成する工程とを
具備することを特徴とする半導体装置の製造方法。
【請求項４】
各メモリセルを分離するためのＳＴＩ構造において、トレンチにより分離された活性領域には前記各メモリセルを形成するトンネル絶縁膜と前記トンネル絶縁膜上に設けられたフローティングゲートとを有し、
少なくとも前記フローティングゲートの高さまで前記トレンチ内に埋め込まれた凹部を有する第１のＣＶＤ系酸化膜と、前記第１のＣＶＤ系酸化膜の前記凹部に形成された第２のＣＶＤ系酸化膜とを含むことを特徴とする半導体装置。
【請求項５】
前記第１のＣＶＤ系酸化膜には、多孔質な無機材料膜が内包されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１のＣＶＤ系酸化膜が、ＨＤＰ膜であることを特徴とする請求項４又は５記載の半導体装置。