(57)【要約】【課題】直流電源装置の同期整流を効率よく行う。【解決手段】本発明による直流電源装置は、整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間中に検出信号ＶP1,ＶP2を出力する導通検出回路(17,18)と、導通検出回路(17,18)に接続された計時回路(19,20)とを備える。計時回路(19,20)により、一方の整流用ＭＯＳ-ＦＥＴ(15)を流れる電流ＩD1がゼロになるまでの導通検出回路(17,18)の検出信号ＶP1,ＶP2の出力期間を計時し、計時された期間の終了時直前の或る時刻となったときに他方の整流用ＭＯＳ-ＦＥＴ(16)をオフするため、整流回路の導通期間内に整流用ＭＯＳ-ＦＥＴ(15,16)を確実にオフすることができる。したがって、効率よく同期整流を行うことが可能となる。【選択図】図１
2006109546.tif 000002
【特許請求の範囲】
【請求項１】
直流電源に対して直列に接続された一対の主スイッチング素子と、何れか一方の前記主スイッチング素子と並列に接続されたトランスの１次巻線と、前記トランスの第１の２次巻線と、該第１の２次巻線と直列に接続された第２の２次巻線と、直列に接続された前記第１及び第２の２次巻線の両端に互いに逆極性で直列に接続された一対の整流用スイッチング素子とを備え、前記一対の主スイッチング素子のスイッチング動作に同期して前記一対の整流用スイッチング素子を駆動することにより、前記トランスの前記第１及び第２の２次巻線の接続点と前記一対の整流用スイッチング素子の接続点との間から直流出力を取り出す直流電源装置において、
前記整流用スイッチング素子の極性を検出する極性検出手段と、該極性検出手段に接続された計時手段とを備え、
前記計時手段は、一方の整流用スイッチング素子に流れる電流がゼロになるまでの前記極性検出手段の検出信号の出力期間を計時し、計時された期間が終了したとき又は前記期間の終了時近傍の或る時刻となったときに他方の整流用スイッチング素子をオフにすることを特徴とする直流電源装置。
【請求項２】
前記極性検出手段は、前記整流用スイッチング素子に電流が流れているときに導通検出信号を出力する導通検出回路を備え、
前記計時手段は、前記他方の整流用スイッチング素子の導通期間中にカウントアップ又はカウントダウンし、前記一方の整流用スイッチング素子の導通期間中にカウントダウン又はカウントアップするカウンタと、一方の導通検出回路の出力信号により前記一方の整流用スイッチング素子をオンし、一方のカウンタが所定のカウント数までカウントダウン又はカウントアップしたときに前記一方の整流用スイッチング素子をオフすると共に前記一方のカウンタをリセットする駆動信号発生回路とを備えた請求項１に記載の直流電源装置。
【請求項３】
前記極性検出手段は、前記整流用スイッチング素子に電流が流れているときに導通検出信号を出力する導通検出回路を備え、
前記計時手段は、前記一方の整流用スイッチング素子の導通期間中にカウントアップ又はカウントダウンする第１のカウンタと、前記他方の整流用スイッチング素子の導通期間中にカウントアップ又はカウントダウンする第２のカウンタと、他方の導通検出回路の導通検出信号が出力されなくなったときに前記第２のカウンタのカウント数を記憶すると共に前記第２のカウンタをリセットし、一方の導通検出回路の導通検出信号が出力されたときに前記一方の整流用スイッチング素子をオンすると共に前記第１のカウンタをカウントアップ又はカウントダウンさせ、前記第１のカウンタが記憶された前記第２のカウンタのカウント数より所定の数値だけ少ないカウント数となったときに前記一方の整流用スイッチング素子をオフする第１の駆動信号発生回路と、一方の導通検出回路の導通検出信号が出力されなくなったときに前記第１のカウンタのカウント数を記憶すると共に前記第１のカウンタをリセットし、他方の導通検出回路の導通検出信号が出力されたときに前記他方の整流用スイッチング素子をオンすると共に前記第２のカウンタをカウントアップ又はカウントダウンさせ、前記第２のカウンタが記憶された前記第１のカウンタのカウント数より所定の数値だけ少ないカウント数となったときに前記他方の整流用スイッチング素子をオフする第２の駆動信号発生回路とを備えた請求項１に記載の直流電源装置。
【請求項４】
前記極性検出手段は、前記整流用スイッチング素子に電流が流れているときに導通検出信号を出力する導通検出回路を備え、
前記計時手段は、前記整流用スイッチング素子の導通期間中にカウントアップ又はカウントダウンするカウンタと、他方の導通検出回路の導通検出信号が出力されなくなったときに前記カウンタのカウント数を記憶すると共に前記カウンタをリセットし、一方の導通検出回路の導通検出信号が出力されたときに前記一方の整流用スイッチング素子をオンすると共に前記カウンタをカウントアップ又はカウントダウンさせ、前記カウンタが記憶された前記カウント数より所定の数値だけ少ないカウント数となったときに前記一方の整流用スイッチング素子をオフする駆動信号発生回路とを備えた請求項１に記載の直流電源装置。
【請求項５】
前記計時手段は、前記主スイッチング素子のスイッチング周波数よりも十分に高い周波数のクロック信号を前記カウンタに付与する発振回路を備え、
前記発振回路は、前記極性検出手段の出力信号に同期して駆動される請求項２〜４の何れか１項に記載の直流電源装置。
【請求項６】
前記計時手段は、前記カウンタのカウント数が所定のカウント数になるまで前記駆動信号発生回路に作動信号を付与しない軽負荷検出回路を備え、
前記駆動信号発生回路は、前記軽負荷検出回路から前記作動信号が出力されるまで前記整流用スイッチング素子を駆動しない請求項２〜５の何れか１項に記載の直流電源装置。
【請求項７】
前記極性検出手段は、前記整流用スイッチング素子に電流が流れているときに導通検出信号を出力する導通検出回路を備え、
前記計時手段は、前記他方の整流用スイッチング素子の導通期間中に前記直流出力から充電回路を介して充電され、前記一方の整流用スイッチング素子の導通期間中に放電回路を介して放電されるコンデンサと、一方の導通検出回路の出力信号により前記一方の整流用スイッチング素子をオンし、一方のコンデンサの電圧が基準電圧に達したときに前記一方の整流用スイッチング素子をオフする駆動信号発生回路とを備えた請求項１に記載の直流電源装置。
【請求項８】
前記充電回路は前記コンデンサを一定の電流で充電し、前記放電回路は前記コンデンサを一定の電流で放電し、前記コンデンサの充電電流及び放電電流は互いに等しく、前記基準電圧は互いに同一である請求項７に記載の直流電源装置。
【請求項９】
前記計時手段は、一方のコンデンサの放電期間中に前記一方のコンデンサの電圧が前記基準電圧に達したとき、前記一方の整流用スイッチング素子をオフさせると共に、前記一方のコンデンサの電圧を強制的に零電位にするリセット回路を有する請求項７又は８に記載の直流電源装置。
【請求項１０】
前記駆動信号発生回路は、前記コンデンサの電圧が前記基準電圧よりも高いレベルの他の基準電圧以上に充電されたときに前記導通検出回路の出力信号により前記整流用スイッチング素子をオンし、前記コンデンサの放電時に当該電圧が前記基準電圧まで低下したときに前記整流用スイッチング素子をオフする請求項７〜９の何れか１項に記載の直流電源装置。
【請求項１１】
前記極性検出手段は、前記整流用スイッチング素子に電流が流れているときに導通検出信号を出力する導通検出回路を備え、
前記計時手段は、前記整流用スイッチング素子の導通期間中に前記直流出力から充電回路を介して充電され、前記整流用スイッチング素子の導通期間終了後に放電回路を介してゼロまで放電されるコンデンサと、一方の導通検出回路の出力信号により前記一方の整流用スイッチング素子をオンすると共に、前記他方の整流用スイッチング素子の導通期間終了時での前記コンデンサの電圧を記憶し、前記一方の整流用スイッチング素子の導通期間中に充電される前記コンデンサの電圧が記憶された前記電圧より低い所定の電圧を超えたとき、前記一方の整流用スイッチング素子をオフする駆動信号発生回路とを備えた請求項１に記載の直流電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチング電源等の直流電源装置、特に効率よく同期整流を行うことが可能な直流電源装置に関する。
【背景技術】
【０００２】
電流共振型（ＳＭＺ方式）の直流電源装置は、高効率でスイッチングノイズの少ない直流電源装置として広く知られている。例えば、図２０に示す従来の電流共振型の直流電源装置は、直流電源(1)に対して直列に接続された一対の主スイッチング素子としての主ＭＯＳ-ＦＥＴ(2,3)と、一方の主ＭＯＳ-ＦＥＴ(2)に対して並列に接続された共振リアクトル(4)とトランス(5)の１次巻線(5a)と電流共振用コンデンサ(6)との直列接続回路及び電圧共振用コンデンサ(7)と、トランス(5)の第１の２次巻線(5b)と、第１の２次巻線(5)と巻数及び巻方向が同じで且つ直列に接続された第２の２次巻線(5c)と、直列に接続された第１及び第２の２次巻線(5b,5c)の両端に互いに逆極性で直列に接続された一対の整流ダイオード(8,9)と、一対の整流ダイオード(8,9)の接続点とトランス(5)の第１及び第２の２次巻線(5b,5c)の接続点との間に接続された出力平滑コンデンサ(10)と、出力平滑コンデンサ(10)から負荷(11)に供給される直流出力電圧ＶOを検出する出力電圧検出回路(12)と、出力電圧検出回路(12)からフォトカプラ(13)を介して入力される検出信号に基づいて各主ＭＯＳ-ＦＥＴ(2,3)をオン・オフ駆動する駆動信号ＶG1,ＶG2を出力する制御回路(14)とを備える。主ＭＯＳ-ＦＥＴ(2,3)のドレイン−ソース間には寄生ダイオード(2a,3a)が並列に接続される。
【０００３】
図２０に示す直流電源装置の動作は以下の通りである。一方の主ＭＯＳ-ＦＥＴ(2)がオフで他方の主ＭＯＳ-ＦＥＴ(3)がオンのとき、共振リアクトル(4)、トランス(5)の１次巻線(5a)及び電流共振用コンデンサ(6)の経路で共振電流が流れ、トランス(5)の１次巻線(5a)に印加される電圧が上昇する。トランス(5)の第１の２次巻線(5b)に誘導される電圧が直流出力電圧ＶOまで上昇すると、直流出力電圧ＶOでクランプされ、一方の整流ダイオード(8)を介して出力平滑コンデンサ(10)が充電され、負荷(11)に直流電力が供給される。このとき、トランス(5)の１次側には共振リアクトル(4)と電流共振用コンデンサ(6)による共振電流ＩLrが流れる。トランス(5)の１次巻線(5a)に印加される電圧が減少を始め、第１の２次巻線(5b)に発生する電圧が降下して直流出力電圧ＶO以下になると、トランス(5)の２次側へ電力が供給されなくなり、トランス(5)の１次側には共振リアクトル(4)とトランス(5)の１次巻線(5a)と電流共振用コンデンサ(6)による共振電流ＩLrが流れ、電流共振用コンデンサ(6)、共振リアクトル(4)及びトランス(5)の１次巻線(5a)にエネルギが蓄積される。次に、他方の主ＭＯＳ-ＦＥＴ(3)がオフし、一方の主ＭＯＳ-ＦＥＴ(2)もオフ状態になると、共振リアクトル(4)とトランス(5)の１次巻線(5a)と電圧共振用コンデンサ(7)による電圧共振が発生し、各主ＭＯＳ-ＦＥＴ(2,3)のドレイン−ソース間電圧は共振周波数で決まる傾きで上昇又は降下する。次に、他方の主ＭＯＳ-ＦＥＴ(3)がオフを保持し、一方の主ＭＯＳ-ＦＥＴ(2)がオンすると、電流共振用コンデンサ(6)、共振リアクトル(4)及びトランス(5)の１次巻線(5a)に蓄えられたエネルギが放出され、共振リアクトル(4)とトランス(5)の１次巻線(5a)と電流共振用コンデンサ(6)による共振電流ＩLrが減少を始め、やがて逆方向に流れるようになる。トランス(5)の１次巻線(5a)に印加される電圧が逆極性となり、第２の２次巻線(5c)に誘起される電圧が直流出力電圧ＶOに等しくなると、他方の整流ダイオード(9)を通して出力平滑コンデンサ(10)が充電され、負荷(11)に直流電力が供給される。トランス(5)の１次巻線(5a)に印加される電圧が減少を始め、第２の２次巻線(5c)に発生する電圧が降下して直流出力電圧ＶO以下になると、トランス(5)の２次側へ電力が供給されなくなり、トランス(5)の１次側には共振リアクトル(4)とトランス(5)の１次巻線(5a)と電流共振用コンデンサ(6)による共振電流が流れる。以上の動作が繰り返されることにより、各主ＭＯＳ-ＦＥＴ(2,3)が５０％のデューティ比で交互にオン・オフ動作が繰り返される。負荷(11)に供給される直流出力電圧ＶOは、出力電圧検出回路(12)により検出され、出力電圧検出回路(12)の検出信号はフォトカプラ(13)を介して制御回路(14)に伝達される。制御回路(14)は、出力電圧検出回路(12)の検出信号に基づいて各主ＭＯＳ-ＦＥＴ(2,3)のゲートに付与する駆動信号ＶG1,ＶG2をパルス周波数変調（ＰＦＭ）し、直流出力電圧ＶOが略一定となるように一対の主ＭＯＳ-ＦＥＴ(2,3)をオン・オフ制御する。
【０００４】
一般に、直流電源装置では変換効率を改善するために同期整流回路を採用する場合が多いが、図２０に示す電流共振型の直流電源装置では２次側の整流ダイオード(8,9)に電流が流れている期間とトランス(5)の２次巻線(5b,5c)に電圧が誘起される期間（又は１次側の主ＭＯＳ-ＦＥＴ(2,3)のオン期間）が一致しないため、同期整流回路を採用した場合は２次側の整流回路の導通期間、即ち整流回路に電流が流れる期間だけ同期整流用のスイッチング素子をオンさせることが困難であった。また、２次側の整流回路に電流が流れなくなってから１次側の主ＭＯＳ-ＦＥＴ(2,3)がオフするまでの間は、２次側の整流回路のスイッチング素子に逆方向の電圧が印加されるため、トランス(5)の２次巻線(5b,5c)に電圧が誘起される期間（又は１次側の主ＭＯＳ-ＦＥＴ(2,3)のオン期間）だけ整流回路のスイッチング素子をオンさせると、整流回路のスイッチング素子に逆方向の電流が流れ、変換効率が低下する。
【０００５】
上記の問題を解決するため、下記の特許文献１では、トランスの２次巻線に電圧が誘起される期間は同期整流用のＭＯＳトランジスタをオンさせ、このＭＯＳトランジスタを介して電流が逆方向に流れようとする期間は平滑コンデンサの前段に接続されたチョークコイルにより、同期整流用のＭＯＳトランジスタに流れる逆方向の電流を阻止する同期整流方式の電流共振型スイッチング電源が開示されている。
【０００６】
【特許文献１】特開平１１−３３２２３３号公報（第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、従来の同期整流方式の直流電源装置では、２次側の整流回路に電流が流れ終わってから１次側の主スイッチング素子が切り換わるまでは、２次側の整流用スイッチング素子に逆方向の電圧が印加されるので、整流回路に電流が流れ終わると同時に整流用スイッチング素子をオフさせる必要がある。したがって、例えば２次側回路に電流検出部を設け、この電流検出部によりトランスから２次側の整流用スイッチング素子に流れる電流を検出し、その電流が流れなくなったときに整流用スイッチング素子を直ちにオフさせればよいが、この場合は電流検出部で損失が発生し、変換効率が低下する問題がある。特に、上記の特許文献１の電流共振型スイッチング電源では、大電流が流れる２次側回路にチョークコイルを挿入するため、装置が大型化すると共にチョークコイルで発生する電力損失により変換効率が低下する問題があった。
【０００８】
そこで、本発明では、効率よく同期整流を行うことができる直流電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明による直流電源装置は、直流電源(1)に対して直列に接続された一対の主スイッチング素子(2,3)と、何れか一方の主スイッチング素子(2)と並列に接続されたトランス(5)の１次巻線(5a)と、トランス(5)の第１の２次巻線(5b)と、第１の２次巻線(5b)と直列に接続された第２の２次巻線(5c)と、直列に接続された第１及び第２の２次巻線(5b,5c)の両端に互いに逆極性で直列に接続された一対の整流用スイッチング素子(15,16)とを備え、一対の主スイッチング素子(2,3)のスイッチング動作に同期して一対の整流用スイッチング素子(15,16)を駆動することにより、トランス(5)の第１及び第２の２次巻線(5b,5c)の接続点と一対の整流用スイッチング素子(15,16)の接続点との間から直流出力を取り出す。この直流電源装置では、整流用スイッチング素子(15,16)の極性を検出する極性検出手段(17,18)と、極性検出手段(17,18)に接続された計時手段(19,20)とを備え、計時手段(19,20)は、一方の整流用スイッチング素子(15,16)に流れる電流がゼロになるまでの極性検出手段(17,18)の検出信号の出力期間を計時し、計時された期間が終了したとき又は計時された期間の終了時近傍の或る時刻となったときに他方の整流用スイッチング素子(16,15)をオフにする。
【００１０】
計時手段(19,20)により、一方の整流用スイッチング素子(15,16)を流れる電流がゼロになるまでの極性検出手段(17,18)の検出信号の出力期間を計時し、計時された期間が終了したとき又は計時された期間の終了時近傍の或る時刻となったときに他方の整流用スイッチング素子(16,15)をオフするため、整流回路の導通期間内に整流用スイッチング素子(15,16)を確実にオフすることができる。したがって、効率よく同期整流を行うことが可能となる。
【発明の効果】
【００１１】
本発明によれば、計時手段により一方の整流用スイッチング素子の導通期間を計時し、計時された期間が終了したとき又は計時された期間の終了時近傍の或る時刻となったときに他方の整流用スイッチング素子をオフするので、整流回路の導通期間内に整流用スイッチング素子を確実にオフすることができる。これにより、効率よく同期整流を行うことができるので、直流電源装置の変換効率を向上することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明による直流電源装置の７つの実施形態を図１〜図１９に基づいて説明する。但し、これらの図面では図２０に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。
【実施例１】
【００１３】
本発明の第１の実施形態を示す実施例１の直流電源装置は、図１に示すように、図２０に示す従来の直流電源装置の一対の整流ダイオード(8,9)を整流用スイッチング素子としての整流用ＭＯＳ-ＦＥＴ(15,16)に変更し、更に整流用ＭＯＳ-ＦＥＴ(15,16)に電流が流れているときに導通検出信号ＶP1,ＶP2を出力する極性検出手段としての導通検出回路(17,18)と、一方の整流用ＭＯＳ-ＦＥＴ(15,16)に流れる電流がゼロになるまでの導通検出回路(17,18)の検出信号ＶP1,ＶP2の出力期間を計時し、計時された期間の終了時直前の或る時刻となったときに他方の整流用ＭＯＳ-ＦＥＴ(16,15)をオフにする計時手段としての計時回路(19,20)とを設けたものである。整流用ＭＯＳ-ＦＥＴ(15,16)のドレイン−ソース間には寄生ダイオード(15a,16a)が並列に接続される。その他の主回路の構成は、整流用ＭＯＳ-ＦＥＴ(15,16)が接地端子側に接続されている点を除いて図２０に示す従来の直流電源装置と略同様である。
【００１４】
導通検出回路(17,18)は、図２に示すように、反転入力端子(-)が抵抗(28,29)を介して整流用ＭＯＳ-ＦＥＴ(15,16)のドレインに接続され且つ非反転入力端子(+)が整流用ＭＯＳ-ＦＥＴ(15,16)のソースに接続された導通検出用コンパレータ(30,31)と、導通検出用コンパレータ(30,31)の両入力端子(-,+)間に接続されたダイオード(32,33)とから構成される。図３(Ｈ)及び(Ｇ)に示すように、整流用ＭＯＳ-ＦＥＴ(15,16)に電流ＩD1,ＩD2が流れているときは、ソース側の電位に対してドレイン側の電位が整流用ＭＯＳ-ＦＥＴ(15,16)の順方向電圧降下分だけ低くなるため、図３(Ｌ)及び(Ｋ)に示すように導通検出用コンパレータ(30,31)から高い電圧(Ｈ)レベルの導通検出信号ＶP1,ＶP2が出力される。
【００１５】
計時回路(19,20)は、図２に示すように、他方の整流用ＭＯＳ-ＦＥＴ(16,15)の導通期間中にカウントアップし、一方の整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間中にカウントダウンする第１及び第２のカウンタ(21,22)と、一方の導通検出回路(17,18)の出力信号ＶP1,ＶP2により一方の整流用ＭＯＳ-ＦＥＴ(15,16)をオンし、第１及び第２のカウンタ(21,22)がカウント数１（２進数）までカウントダウンしたときに一方の整流用ＭＯＳ-ＦＥＴ(15,16)を第１及び第２の駆動回路(25,26)を介してオフすると共に第１及び第２のカウンタ(21,22)をリセットする第１及び第２の駆動信号発生回路(23,24)と、導通検出回路(17,18)の出力信号ＶP1,ＶP2に同期して駆動され且つ主ＭＯＳ-ＦＥＴ(2,3)のスイッチング周波数よりも十分に高い周波数のクロックパルス信号ＶCLを第１及び第２のカウンタ(22,21)のクロック入力端子(Clock)に付与する発振回路(27)とを備える。第１及び第２のカウンタ(21,22)は、カウント入力端子(Count)に高い電圧(Ｈ)レベルのカウント信号ＶCUが入力されたときにカウントアップ又はカウントダウン動作を開始し、アップ／ダウン切換端子(Up/Down)に高い電圧(Ｈ)レベルの信号が入力されたときにクロック入力端子(Clock)のクロックパルス信号ＶCLに同期してカウント数出力端子(Q1〜Q4；-Q1〜-Q4)から出力される２進数のカウント数を逐次増加（カウントアップ）させ、アップ／ダウン切換端子(Up/Down)に低い電圧(Ｌ)レベルの信号が入力されたときにクロック入力端子(Clock)のクロックパルス信号ＶCLに同期してカウント数出力端子(Q1〜Q4；-Q1〜-Q4)から出力される２進数のカウント数を逐次減少（カウントダウン）させる。また、カウント入力端子(Count)に低い電圧(Ｌ)レベルのカウント信号ＶCUが入力されたときは、カウントアップ又はカウントダウン動作を停止してそのときのカウント数を保持する。なお、カウント数出力端子(Q1〜Q4)は、Ｑ４を最上位ビットとし、Ｑ１を最下位ビットとする２進数のカウント数を出力する。また、カウント数出力端子(-Q1〜-Q4)は、出力端子(Q1〜Q4)のカウント数の補数を出力する。第１及び第２の駆動信号発生回路(23,24)は、第１及び第２のカウンタ(21,22)のカウント数が１（２進数）となったときに高い電圧(Ｈ)レベルの出力信号ＶCNT1,ＶCNT2を発生する４入力型のＡＮＤゲート(34,35)と、４入力型のＡＮＤゲート(34,35)から入力端子(T)に高い電圧(Ｈ)レベルの出力信号ＶCNT1,ＶCNT2が入力される毎に非反転出力端子(Q)から出力される信号ＶDRV1,ＶDRV2及び反転出力端子(-Q)から出力される信号の電圧レベルを切り換えるＴフリップフロップ（以下Ｔ-Ｆ/Ｆと略記する）(36,37)と、Ｔ-Ｆ/Ｆ(36,37)の非反転出力端子(Q)から出力される信号ＶDRV1,ＶDRV2と導通検出回路(17,18)の出力信号ＶP1,ＶP2との論理積信号を出力するＡＮＤゲート(38,39)と、Ｔ-Ｆ/Ｆ(36,37)の反転出力端子(-Q)から出力される信号と導通検出回路(17,18)の出力信号ＶP1,ＶP2との論理積信号を出力するＡＮＤゲート(40,41)から成るリセット回路(42,43)とから構成される。ＡＮＤゲート(38,39)から出力される論理積信号は、第１及び第２の駆動回路(25,26)を介して同期駆動信号ＶSC1,ＶSC2として整流用ＭＯＳ-ＦＥＴ(15,16)の各ゲートに付与される。リセット回路(42,43)を構成するＡＮＤゲート(40,41)から第１及び第２のカウンタ(21,22)のリセット端子(Clear)に高い電圧(Ｈ)レベルのリセット信号ＶCLR1,ＶCLR2が付与されたときは、第１及び第２のカウンタ(21,22)のカウント数がゼロにリセットされる。発振回路(27)は、発振周波数設定用のコンデンサ(44)と、入力端子がコンデンサ(44)に接続された反転増幅器(45)と、反転増幅器(45)の入出力端子間に接続された可変抵抗(46)とから構成され、反転増幅器(45)の出力端子から第１及び第２のカウンタ(21,22)のクロック入力端子(Clock)に付与するクロックパルス信号ＶCLを出力する。コンデンサ(44)と可変抵抗(46)との接続点は、ダイオード(48)を介して第１及び第２のカウンタ(21,22)のカウント入力端子(Count)に接続される。また、第１及び第２のカウンタ(21,22)のカウント入力端子(Count)には、導通検出回路(17,18)の導通検出信号ＶP1,ＶP2の論理和信号がＯＲゲート(47)を介して入力される。したがって、導通検出回路(17,18)の導通検出信号ＶP1,ＶP2が低い電圧(Ｌ)レベルのときは、ダイオード(48)を通して反転増幅器(45)の入力信号が低い電圧(Ｌ)レベルとなり、発振回路(27)が停止するため、導通検出回路(17,18)の導通検出信号ＶP1,ＶP2に同期して発振回路(27)を駆動することができる。
【００１６】
上記の構成において、制御回路(14)から１次側の主ＭＯＳ-ＦＥＴ(2,3)の各ゲートに図３(Ｂ)及び(Ａ)に示す駆動信号ＶG1,ＶG2が付与され、一方の主ＭＯＳ-ＦＥＴ(2)がオフで他方の主ＭＯＳ-ＦＥＴ(3)がオンのとき、共振リアクトル(4)、トランス(5)の１次巻線(5a)及び電流共振用コンデンサ(6)の経路で図３(Ｃ)に示すような共振電流Ｉrが流れる。これにより、電流共振用コンデンサ(6)の両端に図３(Ｄ)に示す電圧ＶCrが発生し、トランス(5)の１次巻線(5a)に印加される電圧が上昇する。このとき、２次側の各整流用ＭＯＳ-ＦＥＴ(15,16)のドレイン−ソース間電圧ＶDS1,ＶDS2は図３(Ｆ)及び(Ｅ)に示す通りとなるため、一方の整流用ＭＯＳ-ＦＥＴ(15)がオフで他方の整流用ＭＯＳ-ＦＥＴ(16)がオンとなる。トランス(5)の第２の２次巻線(5c)に誘導される電圧が直流出力電圧ＶOまで上昇すると、直流出力電圧ＶOでクランプされ、他方の整流用ＭＯＳ-ＦＥＴ(16)を介して出力平滑コンデンサ(10)が充電され、負荷(11)に直流電力が供給される。このとき、トランス(5)の１次側には共振リアクトル(4)と電流共振用コンデンサ(6)による共振電流ＩLrが流れる。トランス(5)の１次巻線(5a)に印加される電圧が減少を始め、第２の２次巻線(5c)に発生する電圧が降下して直流出力電圧ＶO以下になると、トランス(5)の２次側へ電力が供給されなくなり、トランス(5)の１次側には共振リアクトル(4)とトランス(5)の１次巻線(5a)と電流共振用コンデンサ(6)による共振電流ＩLrが流れ、電流共振用コンデンサ(6)、共振リアクトル(4)及びトランス(5)の１次巻線(5a)にエネルギが蓄積される。
【００１７】
次に、一方の主ＭＯＳ-ＦＥＴ(2)をオフに保持すると共に、他方の主ＭＯＳ-ＦＥＴ(3)をオフすると、共振リアクトル(4)とトランス(5)の１次巻線(5a)と電圧共振用コンデンサ(7)による電圧共振が発生し、各主ＭＯＳ-ＦＥＴ(2,3)のドレイン−ソース間電圧は共振周波数で決まる傾きで上昇又は降下する。このとき、他方の整流用ＭＯＳ-ＦＥＴ(16)のドレイン−ソース間電圧ＶDS2が図３(Ｅ)に示すように上昇し、一方の整流用ＭＯＳ-ＦＥＴ(15)のドレイン−ソース間電圧ＶDS1が図３(Ｆ)に示すように略０Ｖまで降下する。
【００１８】
更に、他方の主ＭＯＳ-ＦＥＴ(3)をオフに保持すると共に、一方の主ＭＯＳ-ＦＥＴ(2)をオンすると、電流共振用コンデンサ(6)、共振リアクトル(4)及びトランス(5)の１次巻線(5a)に蓄えられたエネルギが放出され、共振リアクトル(4)とトランス(5)の１次巻線(5a)と電流共振用コンデンサ(6)による共振電流ＩLrが図３(Ｃ)に示すように減少し、やがて逆方向に流れるようになる。トランス(5)の１次巻線(5a)に印加される電圧が逆極性となり、第１の２次巻線(5b)に誘起される電圧が直流出力電圧ＶOに等しくなると、一方の整流用ＭＯＳ-ＦＥＴ(15)を介して出力平滑コンデンサ(10)が充電され、負荷(11)に直流電力が供給される。トランス(5)の１次巻線(5a)に印加される電圧が減少を始め、第１の２次巻線(5b)に発生する電圧が降下して直流出力電圧ＶO以下になると、トランス(5)の２次側へ電力が供給されなくなり、トランス(5)の１次側には共振リアクトル(4)とトランス(5)の１次巻線(5a)と電流共振用コンデンサ(6)による共振電流ＩLrが流れる。以上の動作が繰り返されることにより、各主ＭＯＳ-ＦＥＴ(2,3)が５０％のデューティ比で交互にオン・オフ動作が繰り返される。負荷(11)に供給される直流出力電圧ＶOは、出力電圧検出回路(12)により検出され、出力電圧検出回路(12)の検出信号はフォトカプラ(13)を介して制御回路(14)に伝達される。制御回路(14)は、出力電圧検出回路(12)の検出信号に基づいて各主ＭＯＳ-ＦＥＴ(2,3)のゲートに付与する駆動信号ＶG1,ＶG2をパルス周波数変調（ＰＦＭ）し、直流出力電圧ＶOが略一定となるように一対の主ＭＯＳ-ＦＥＴ(2,3)をオン・オフ制御する。
【００１９】
整流用ＭＯＳ-ＦＥＴ(15,16)の何れかがオンしてトランス(5)の２次側に電流が流れるとき、図３(Ｈ)及び(Ｇ)に示すように整流用ＭＯＳ-ＦＥＴ(15,16)にはソースからドレインに向かう方向に正弦波状の電流ＩD1,ＩD2が流れる。このとき、整流用ＭＯＳ-ＦＥＴ(15,16)のドレイン側の電位がソース側の電位に対して整流用ＭＯＳ-ＦＥＴ(15,16)の順方向電圧降下分だけ低くなるので、整流用ＭＯＳ-ＦＥＴ(15,16)の飽和領域におけるソース−ドレイン間電圧ＶSAT1,ＶSAT2が図３(Ｊ)及び(Ｉ)に示すように負となる。これにより、整流用ＭＯＳ-ＦＥＴ(15,16)と並列に接続された導通検出回路(17,18)からそれぞれ図３(Ｌ)及び(Ｋ)に示すように高い電圧(Ｈ)レベルの導通検出信号ＶP1,ＶP2が出力される。導通検出回路(17,18)の導通検出信号ＶP1,ＶP2は、図２に示すように、計時回路(24,23)内の第２及び第１のカウンタ(22,21)のアップ／ダウン切換端子(Up/Down)及び第１及び第２の駆動信号発生回路(23,24)のＡＮＤゲート(38,39)に入力される。
【００２０】
ここで、他方の整流用ＭＯＳ-ＦＥＴ(16)がオンで一方の整流用ＭＯＳ-ＦＥＴ(15)がオフのとき、図３(Ｇ)に示すように他方の整流用ＭＯＳ-ＦＥＴ(16)に正弦波状の電流ＩD2が流れる。これにより、他方の導通検出回路(18)から出力される導通検出信号ＶP2が図３(Ｋ)に示すように高い電圧(Ｈ)レベルとなり、一方の導通検出回路(17)から出力される導通検出信号ＶP1が図３(Ｌ)に示すように低い電圧(Ｌ)レベルとなる。各導通検出回路(17,18)から出力された導通検出信号ＶP1,ＶP2は、それぞれ第２及び第１のカウンタ(22,21)のアップ／ダウン切換端子(Up/Down)に入力されると共にＯＲゲート(47)に入力され、ＯＲゲート(47)から第１及び第２のカウンタ(21,22)のカウント入力端子(Count)に高い電圧(Ｈ)レベルのカウント信号ＶCUが付与される。このとき、一方の計時回路(19)内の第１のカウンタ(21)がカウントアップ動作を開始してそのカウント数が図３(Ｍ)に示すように逐次増加して行き、他方の計時回路(20)内の第２のカウンタ(22)がカウントダウン動作を開始してそのカウント数が図３(Ｎ)に示すように逐次減少して行く。
【００２１】
図３(Ｍ)に示す一方の計時回路(19)内の第１のカウンタ(21)のカウント数が１（２進数）になると、図３(Ｏ)に示すように第１の駆動信号発生回路(23)のＡＮＤゲート(34)からＴ-Ｆ/Ｆ(36)の入力端子(T)に高い電圧(Ｈ)レベルの出力信号ＶCNT1が入力され、Ｔ-Ｆ/Ｆ(36)の非反転出力端子(Q)の出力信号ＶDRV1が図３(Ｐ)に示すように低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルに切り換わる。Ｔ-Ｆ/Ｆ(36)の非反転出力端子(Q)から出力される高い電圧(Ｈ)レベルの出力信号ＶDRV1は、一方の導通検出回路(17)から出力される低い電圧(Ｌ)レベルの導通検出信号ＶP1と共に第１の駆動信号発生回路(23)のＡＮＤゲート(38)に入力されるため、図３(Ｓ)に示すようにＡＮＤゲート(38)から第１の駆動回路(25)を介して一方の整流用ＭＯＳ-ＦＥＴ(15)のゲートに低い電圧(Ｌ)レベルの同期駆動信号ＶSC1が付与される。また、他方の計時回路(20)を構成する第２の駆動信号発生回路(24)のＡＮＤゲート(35)からＴ-Ｆ/Ｆ(37)の入力端子(T)には、図３(Ｑ)に示すように低い電圧(Ｌ)レベルの出力信号ＶCNT2が入力されるため、Ｔ-Ｆ/Ｆ(37)の非反転出力端子(Q)の出力信号ＶDRV2は図３(Ｒ)に示すように高い電圧(Ｈ)レベルを保持する。Ｔ-Ｆ/Ｆ(37)の非反転出力端子(Q)から出力される高い電圧(Ｈ)レベルの出力信号ＶDRV2は、他方の導通検出回路(18)から出力される高い電圧(Ｈ)レベルの導通検出信号ＶP2と共に第２の駆動信号発生回路(24)のＡＮＤゲート(39)に入力されるため、図３(Ｔ)に示すようにＡＮＤゲート(39)から第２の駆動回路(26)を介して他方の整流用ＭＯＳ-ＦＥＴ(16)のゲートに高い電圧(Ｈ)レベルの同期駆動信号ＶSC2が付与される。
【００２２】
その後、図３(Ｎ)に示す他方の計時回路(20)内の第２のカウンタ(22)のカウント数が１（２進数）まで減少すると、図３(Ｑ)に示すように第２の駆動信号発生回路(24)のＡＮＤゲート(35)から高い電圧(Ｈ)レベルの出力信号ＶCNT2が出力され、Ｔ-Ｆ/Ｆ(37)の非反転出力端子(Q)の出力信号ＶDRV2が図３(Ｒ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルに切り換わるため、図３(Ｔ)に示すようにＡＮＤゲート(39)から第２の駆動回路(26)を介して他方の整流用ＭＯＳ-ＦＥＴ(16)のゲートに低い電圧(Ｌ)レベルの同期駆動信号ＶSC2が付与され、他方の整流用ＭＯＳ-ＦＥＴ(16)がオフする。これと同時に、第２の駆動信号発生回路(24)内のＴ-Ｆ/Ｆ(37)の反転出力端子(-Q)から高い電圧(Ｈ)レベルの信号が出力され、他方の導通検出回路(18)からの高い電圧(Ｈ)レベルの導通検出信号ＶP2と共にリセット回路(43)を構成するＡＮＤゲート(41)に入力されるため、ＡＮＤゲート(41)から第２のカウンタ(22)のリセット端子(Clear)に高い電圧(Ｈ)レベルのリセット信号ＶCLR2が付与され、第２のカウンタ(22)のカウント数がゼロにリセットされる。図３(Ｇ)に示すように、他方の整流用ＭＯＳ-ＦＥＴ(16)に流れる電流ＩD2が略ゼロとなり、他方の導通検出回路(18)から出力される導通検出信号ＶP2が図３(Ｋ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルになると、ＯＲゲート(47)から第１及び第２のカウンタ(21,22)のカウント端子(Count)に付与されるカウント信号ＶCUが低い電圧(Ｌ)レベルとなるため、第１のカウンタ(21)はカウントアップを停止し、図３(Ｍ)に示すようにそのときのカウント数を保持する。
【００２３】
次に、一方の整流用ＭＯＳ-ＦＥＴ(15)がオンすると、図３(Ｈ)に示すように一方の整流用ＭＯＳ-ＦＥＴ(15)に正弦波状の電流ＩD1が流れ、一方の導通検出回路(17)から出力される導通検出信号ＶP1が図３(Ｌ)に示すように高い電圧(Ｈ)レベルとなる。このとき、ＯＲゲート(47)から第１及び第２のカウンタ(21,22)のカウント端子(Count)に入力されるカウント信号ＶCUが低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなり、第１及び第２のカウンタ(21,22)のアップ／ダウン切換端子(Up/Down)にそれぞれ低い電圧(Ｌ)レベルの導通検出信号ＶP2及び高い電圧(Ｈ)レベルの導通検出信号ＶP1が入力される。これにより、一方の計時回路(19)内の第１のカウンタ(21)がカウントダウン動作を開始して図３(Ｍ)に示すように保持されたカウント数から逐次減少して行き、他方の計時回路(20)内の第２のカウンタ(22)がカウントアップ動作を開始して図３(Ｎ)に示すようにカウント数がゼロから逐次増加して行く。
【００２４】
図３(Ｎ)に示す他方の計時回路(20)内の第２のカウンタ(22)のカウント数が１（２進数）になると、図３(Ｑ)に示すように第２の駆動信号発生回路(24)のＡＮＤゲート(35)からＴ-Ｆ/Ｆ(37)の入力端子(T)に高い電圧(Ｈ)レベルの出力信号ＶCNT2が入力され、Ｔ-Ｆ/Ｆ(37)の非反転出力端子(Q)の出力信号ＶDRV2が図３(Ｒ)に示すように低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルに切り換わる。Ｔ-Ｆ/Ｆ(37)の非反転出力端子(Q)から出力される高い電圧(Ｈ)レベルの出力信号ＶDRV2は、他方の導通検出回路(18)から出力される低い電圧(Ｌ)レベルの導通検出信号ＶP2と共に第２の駆動信号発生回路(24)のＡＮＤゲート(39)に入力されるため、図３(Ｔ)に示すようにＡＮＤゲート(39)から第２の駆動回路(26)を介して他方の整流用ＭＯＳ-ＦＥＴ(16)のゲートに低い電圧(Ｌ)レベルの同期駆動信号ＶSC2が付与される。また、一方の計時回路(19)を構成するＴ-Ｆ/Ｆ(36)の入力端子(T)には、図３(Ｏ)に示すように第１の駆動信号発生回路(23)のＡＮＤゲート(34)から低い電圧(Ｌ)レベルの出力信号ＶCNT1が入力されるため、Ｔ-Ｆ/Ｆ(36)の非反転出力端子(Q)の出力信号ＶDRV1は図３(Ｐ)に示すように高い電圧(Ｈ)レベルを保持する。Ｔ-Ｆ/Ｆ(36)の非反転出力端子(Q)から出力される高い電圧(Ｈ)レベルの出力信号ＶDRV1は、一方の導通検出回路(17)から出力される高い電圧(Ｈ)レベルの導通検出信号ＶP1と共に第１の駆動信号発生回路(23)のＡＮＤゲート(38)に入力されるため、図３(Ｓ)に示すようにＡＮＤゲート(38)から第１の駆動回路(25)を介して一方の整流用ＭＯＳ-ＦＥＴ(15)のゲートに高い電圧(Ｈ)レベルの同期駆動信号ＶSC1が付与される。
【００２５】
その後、図３(Ｍ)に示す一方の計時回路(19)内の第１のカウンタ(21)のカウント数が１（２進数）まで減少すると、図３(Ｏ)に示すように第１の駆動信号発生回路(23)のＡＮＤゲート(34)から高い電圧(Ｈ)レベルの出力信号ＶCNT1が出力され、Ｔ-Ｆ/Ｆ(36)の非反転出力端子(Q)の出力信号ＶDRV1が図３(Ｐ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルに切り換わるため、図３(Ｓ)に示すようにＡＮＤゲート(38)から第１の駆動回路(25)を介して一方の整流用ＭＯＳ-ＦＥＴ(15)のゲートに低い電圧(Ｌ)レベルの同期駆動信号ＶSC1が付与され、一方の整流用ＭＯＳ-ＦＥＴ(15)がオフする。これと同時に、第１の駆動信号発生回路(23)内のＴ-Ｆ/Ｆ(36)の反転出力端子(-Q)から高い電圧(Ｈ)レベルの信号が出力され、一方の導通検出回路(17)からの高い電圧(Ｈ)レベルの導通検出信号ＶP1と共にリセット回路(42)を構成するＡＮＤゲート(40)に入力されるため、ＡＮＤゲート(40)から第１のカウンタ(21)のリセット端子(Clear)に高い電圧(Ｈ)レベルのリセット信号ＶCLR1が付与され、第１のカウンタ(21)のカウント数がゼロにリセットされる。図３(Ｈ)に示すように、一方の整流用ＭＯＳ-ＦＥＴ(15)に流れる電流ＩD1が略ゼロとなり、一方の導通検出回路(17)から出力される導通検出信号ＶP1が図３(Ｌ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルになると、ＯＲゲート(47)から第１及び第２のカウンタ(21,22)のカウント端子(Count)に付与されるカウント信号ＶCUが低い電圧(Ｌ)レベルとなるため、第２のカウンタ(22)はカウントアップを停止し、図３(Ｎ)に示すようにそのときのカウント数を保持する。
【００２６】
実施例１では、一方の整流用ＭＯＳ-ＦＥＴ(15,16)に流れる電流ＩD1,ＩD2がゼロになるまでの一方の導通検出回路(17,18)の高い電圧(Ｈ)レベルの検出信号ＶP1,ＶP2の出力期間、即ち一方の整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間を他方の計時回路(24,23)内の第２及び第１のカウンタ(22,21)のカウントアップにより計時し、他方の整流用ＭＯＳ-ＦＥＴ(16,15)がオンした後に第２及び第１のカウンタ(22,21)のカウントダウンにより計時された期間を読み出してそのカウント数が１（２進数）となったときに他方の整流用ＭＯＳ-ＦＥＴ(16,15)をオフする。このため、整流回路の導通期間内に整流用ＭＯＳ-ＦＥＴ(15,16)を確実にオフすることができるので、効率よく同期整流を行うことが可能となる。また、導通検出回路(17,18)の出力信号ＶP1,ＶP2に同期して発振回路(27)から第１及び第２のカウンタ(21,22)に主ＭＯＳ-ＦＥＴ(2,3)のスイッチング周波数よりも十分に高い周波数のクロックパルス信号ＶCLが付与されるため、各々の整流用ＭＯＳ-ＦＥＴ(15,16)の電流ＩD1,ＩD2が流れる期間を正確に計時できる。
【実施例２】
【００２７】
実施例１は変更が可能である。例えば、本発明の第２の実施形態を示す実施例２の直流電源装置は、図４に示すように、一方の整流用ＭＯＳ-ＦＥＴ(15)の導通期間中にカウントアップする第１のカウンタ(21)と、他方の整流用ＭＯＳ-ＦＥＴ(16)の導通期間中にカウントアップする第２のカウンタ(22)と、他方の導通検出回路(18)の導通検出信号ＶP2が低い電圧(Ｌ)レベルとなったときに第２のカウンタ(22)のカウント数を記憶すると共に第２のカウンタ(22)をリセットし、一方の導通検出回路(17)の導通検出信号ＶP1が高い電圧(Ｈ)レベルとなったときに一方の整流用ＭＯＳ-ＦＥＴ(15)をオンすると共に第１のカウンタ(21)をカウントアップさせ、第１のカウンタ(21)が記憶された第２のカウンタ(22)のカウント数より所定の数値だけ少ないカウント数となったときに一方の整流用ＭＯＳ-ＦＥＴ(15)をオフする第１の駆動信号発生回路(23)と、一方の導通検出回路(17)の導通検出信号がＶP1が低い電圧(Ｌ)レベルとなったときに第１のカウンタ(21)のカウント数を記憶すると共に第１のカウンタ(21)をリセットし、他方の導通検出回路(18)の導通検出信号ＶP2が高い電圧(Ｈ)レベルとなったときに他方の整流用ＭＯＳ-ＦＥＴ(16)をオンすると共に第２のカウンタ(22)をカウントアップさせ、第２のカウンタ(22)が記憶された前記第１のカウンタ(21)のカウント数より所定の数値だけ少ないカウント数となったときに他方の整流用ＭＯＳ-ＦＥＴ(16)をオフする第２の駆動信号発生回路(24)とを有する計時回路(19,20)を備える。
【００２８】
第１及び第２のカウンタ(21,22)は、図５に示すように、カウント端子(Count)に入力される一方及び他方の導通検出回路(17,18)の出力信号ＶP1,ＶP2が高い電圧(Ｈ)レベルのとき、発振回路(27)からクロック入力端子(Clock)に入力されるクロックパルス信号ＶCLに同期してカウント数出力端子(Q1〜Q4)から出力される２進数のカウント数を逐次増加（カウントアップ）させ、リセット端子(Clear)に入力される一方及び他方の導通検出回路(17,18)の出力信号ＶP1,ＶP2が低い電圧(Ｌ)レベルのとき、カウント数出力端子(Q1〜Q4)から出力される２進数のカウント数をゼロにリセットする。また、導通検出回路(17,18)の出力信号ＶP1,ＶP2が共に低い電圧(Ｌ)レベルのときは、ＯＲゲート(47)から出力される論理和信号ＶCUが低い電圧(Ｌ)レベルとなるため、ダイオード(48)を通して反転増幅器(45)の入力信号が低い電圧(Ｌ)レベルとなり、発振回路(27)が停止する。このため、一方及び他方の導通検出回路(17,18)の出力信号ＶP1,ＶP2に同期して発振回路(27)が駆動される。
【００２９】
第１及び第２の駆動信号発生回路(23,24)は、図５に示すように、データ入力端子(D1〜D4)に入力される第２及び第１のカウンタ(22,21)のカウント数をイネーブル端子(En)に入力される導通検出回路(18,17)の出力信号ＶP2,ＶP1の立ち下がりエッジに同期して保持し、データ出力端子(Q1〜Q4)から保持された当該カウント数を出力する第１及び第２のラッチ回路(50,51)と、第１及び第２のラッチ回路(50,51)からデータ入力端子(D1〜D4)に入力されるカウント数から１（２進数）だけ減算したカウント数をデータ出力端子(Q1〜Q4)から出力する第１及び第２の減算回路(52,53)と、第１及び第２のカウンタ(21,22)から比較データ入力端子(A1〜A4)に入力されるカウント数が第１及び第２の減算回路(52,53)から基準データ入力端子(B1〜B4)に入力されるカウント数となったときに低い電圧(Ｌ)レベルの出力信号ＶDRV1,ＶDRV2を信号出力端子(Q)から出力する第１及び第２の比較回路(54,55)と、第１及び第２の比較回路(54,55)の出力信号ＶDRV1,ＶDRV2と導通検出回路(17,18)の出力信号ＶP1,ＶP2との論理積信号を出力するＡＮＤゲート(38,39)とから構成される。その他の構成は、図１及び図２に示す実施例１の直流電源装置と略同様である。
【００３０】
実施例２では、他方の導通検出回路(18)の出力信号ＶP2の立ち下がりエッジに同期して第１のラッチ回路(50)により第２のカウンタ(22)のカウント数を保持すると共にＯＲゲート(47)を介して第２のカウンタ(22)をリセットし、一方の導通検出回路(17)からの高い電圧(Ｈ)レベルの出力信号ＶP1により一方の整流用ＭＯＳ-ＦＥＴ(15)をオンすると共に第１のカウンタ(21)をカウントアップさせ、第１のカウンタ(21)のカウント数が第１のラッチ回路(50)により保持されたカウント数より１（２進数）だけ少ないカウント数となったとき、第１の駆動回路(25)を介して一方の整流用ＭＯＳ-ＦＥＴ(15)をオフする。また、一方の導通検出回路(17)の出力信号ＶP1の立ち下がりエッジに同期して第２のラッチ回路(51)により第１のカウンタ(21)のカウント数を保持すると共にＯＲゲート(47)を介して第１のカウンタ(21)をリセットし、他方の導通検出回路(18)からの高い電圧(Ｈ)レベルの出力信号ＶP2により他方の整流用ＭＯＳ-ＦＥＴ(16)をオンすると共に第２のカウンタ(22)をカウントアップさせ、第２のカウンタ(22)のカウント数が第２のラッチ回路(51)により保持されたカウント数より１（２進数）だけ少ないカウント数となったとき、第２の駆動回路(26)を介して他方の整流用ＭＯＳ-ＦＥＴ(16)をオフする。したがって、実施例２でも、実施例１と同様に整流回路の導通期間内に整流用ＭＯＳ-ＦＥＴ(15,16)を確実にオフすることができるので、効率よく同期整流を行うことが可能となる。
【実施例３】
【００３１】
更に、実施例２は図６に示すように変更することも可能である。即ち、本発明の第３の実施形態を示す実施例３の直流電源装置は、図６に示すように、図４に示す第１及び第２のカウンタ(21,22)を１つのアップカウンタ回路(49)に変更したものである。図６に示すアップカウンタ回路(49)は、図７に示すように、ＯＲゲート(47)を介してカウント端子(Count)に入力される導通検出回路(17,18)の出力信号ＶP1,ＶP2の論理和信号ＶCUが高い電圧(Ｈ)レベルのとき、発振回路(27)からクロック入力端子(Clock)に入力されるクロックパルス信号ＶCLに同期してカウント数出力端子(Q1〜Q4)から出力される２進数のカウント数を逐次増加（カウントアップ）させ、ＯＲゲート(47)を介してリセット端子(Clear)に入力される導通検出回路(17,18)の出力信号ＶP1,ＶP2の論理和信号ＶCUが低い電圧(Ｌ)レベルのとき、カウント数出力端子(Q1〜Q4)から出力される２進数のカウント数をゼロにリセットする。
【００３２】
第１及び第２の駆動信号発生回路(23,24)は、図７に示すように、データ入力端子(D1〜D4)に入力されるアップカウンタ回路(49)のカウント数をイネーブル端子(En)に入力される導通検出回路(18,17)の出力信号ＶP2,ＶP1の立ち下がりエッジに同期して保持し、データ出力端子(Q1〜Q4)から保持された当該カウント数を出力する第１及び第２のラッチ回路(50,51)と、第１及び第２のラッチ回路(50,51)からデータ入力端子(D1〜D4)に入力されるカウント数から１（２進数）だけ減算したカウント数をデータ出力端子(Q1〜Q4)から出力する第１及び第２の減算回路(52,53)と、アップカウンタ回路(49)から比較データ入力端子(A1〜A4)に入力されるカウント数が第１及び第２の減算回路(52,53)から基準データ入力端子(B1〜B4)に入力されるカウント数となったときに低い電圧(Ｌ)レベルの出力信号ＶDRV1,ＶDRV2を信号出力端子(Q)から出力する第１及び第２の比較回路(54,55)と、第１及び第２の比較回路(54,55)の出力信号ＶDRV1,ＶDRV2と導通検出回路(17,18)の出力信号ＶP1,ＶP2との論理積信号を出力するＡＮＤゲート(38,39)とから構成される。その他の構成は、図４及び図５に示す実施例２の直流電源装置と略同様である。
【００３３】
実施例３では、他方の導通検出回路(18)の出力信号ＶP2の立ち下がりエッジに同期して第１のラッチ回路(50)によりアップカウンタ回路(49)のカウント数を保持すると共にＯＲゲート(47)を介してアップカウンタ回路(49)をリセットし、一方の導通検出回路(17)の出力信号ＶP1により一方の整流用ＭＯＳ-ＦＥＴ(15)をオンすると共にアップカウンタ回路(49)をカウントアップさせ、アップカウンタ回路(49)のカウント数が第１のラッチ回路(50)により保持されたカウント数より１（２進数）だけ少ないカウント数となったとき、第１の駆動回路(25)を介して一方の整流用ＭＯＳ-ＦＥＴ(15)をオフする。また、一方の導通検出回路(17)の出力信号ＶP1の立ち下がりエッジに同期して第２のラッチ回路(51)によりアップカウンタ回路(49)のカウント数を保持すると共にＯＲゲート(47)を介してアップカウンタ回路(49)をリセットし、他方の導通検出回路(18)の出力信号ＶP2により他方の整流用ＭＯＳ-ＦＥＴ(16)をオンすると共にアップカウンタ回路(49)をカウントアップさせ、アップカウンタ回路(49)のカウント数が第２のラッチ回路(51)により保持されたカウント数より１（２進数）だけ少ないカウント数となったとき、第２の駆動回路(26)を介して他方の整流用ＭＯＳ-ＦＥＴ(16)をオフする。したがって、実施例３でも、実施例２と同様に整流回路の導通期間内に整流用ＭＯＳ-ＦＥＴ(15,16)を確実にオフすることができるので、効率よく同期整流を行うことが可能となる。また、実施例３では、実施例２に比較してカウンタ回路が１つでよいので、計時回路(19,20)の回路構成を実施例２よりも簡略化できる利点がある。
【実施例４】
【００３４】
ところで、上記の実施例１の直流電源装置では、負荷(11)が軽負荷状態になると、１次側の主ＭＯＳ-ＦＥＴ(2,3)のスイッチング周波数が高くなるため、２次側の整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間が短くなる。軽負荷状態で整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間が短く、整流用ＭＯＳ-ＦＥＴ(15,16)に流れる電流ＩD1,ＩD2のピーク値も低くなると、同期整流方式による２次側の整流回路の損失軽減に対して整流用ＭＯＳ-ＦＥＴ(15,16)のドライブ損失が無視できなくなるか、又はドライブ損失の方が大きくなる。そこで、本発明の第４の実施形態を示す実施例４の直流電源装置では、図８に示すように、計時回路(19,20)内の第１及び第２のカウンタ(21,22)のカウント数が所定のカウント数以上になるまで第１及び第２の駆動信号発生回路(23,24)に作動信号ＶSET1,ＶSET2を付与しない第１及び第２の軽負荷検出回路(56,57)を図１に示す実施例１の第１及び第２のカウンタ(21,22)と第１及び第２の駆動信号発生回路(23,24)との間に設けている。図８に示す第１及び第２の駆動信号発生回路(23,24)では、図９に示すように、図２に示すＴ-Ｆ/Ｆ(36,37)をＲＳフリップフロップ（以下ＲＳ-Ｆ/Ｆと略記する）(58,59)に変更し、ＡＮＤゲート(34,35)の出力端子をＲＳ-Ｆ/Ｆ(58,59)のリセット端子(R)に接続している。第１及び第２の軽負荷検出回路(56,57)は、４つの入力端子が第１及び第２のカウンタ(21,22)のカウント数出力端子(Q1,Q2,-Q4)に接続され且つ出力端子が第１及び第２の駆動信号発生回路(23,24)を構成するＲＳ-Ｆ/Ｆ(58,59)のセット端子(S)に接続された４入力型のＡＮＤゲート(60,61)から構成される。その他の構成は、図１及び図２に示す実施例１の直流電源装置と略同様である。
【００３５】
図８及び図９に示す構成において、他方の整流用ＭＯＳ-ＦＥＴ(16)がオンで一方の整流用ＭＯＳ-ＦＥＴ(15)がオフのとき、図１０(Ａ)に示すように他方の整流用ＭＯＳ-ＦＥＴ(16)に正弦波状の電流ＩD2が流れる。これにより、他方の導通検出回路(18)から出力される導通検出信号ＶP2が図１０(Ｃ)に示すように高い電圧(Ｈ)レベルとなり、一方の導通検出回路(17)から出力される導通検出信号ＶP1が図１０(Ｄ)に示すように低い電圧(Ｌ)レベルとなる。各導通検出回路(17,18)から出力された導通検出信号ＶP1,ＶP2は、それぞれ第２及び第１のカウンタ(22,21)のアップ／ダウン切換端子(Up/Down)に入力されると共にＯＲゲート(47)に入力され、ＯＲゲート(47)から第１及び第２のカウンタ(21,22)のカウント入力端子(Count)に高い電圧(Ｈ)レベルのカウント信号ＶCUが付与される。このとき、一方の計時回路(19)内の第１のカウンタ(21)がカウントアップ動作を開始してそのカウント数が図１０(Ｅ)に示すように逐次増加して行き、他方の計時回路(20)内の第２のカウンタ(22)がカウントダウン動作を開始してそのカウント数が図１０(Ｆ)に示すように逐次減少して行く。
【００３６】
図１０(Ｅ)に示す一方の計時回路(19)内の第１のカウンタ(21)のカウント数が１（２進数）のときは、図１０(Ｈ)に示すように第１の駆動信号発生回路(23)のＡＮＤゲート(34)からＲＳ-Ｆ/Ｆ(58)のリセット端子(R)に高い電圧(Ｈ)レベルの出力信号ＶRST1が入力されるため、ＲＳ-Ｆ/Ｆ(58)の非反転出力端子(Q)の出力信号ＶDRV1は図１０(Ｉ)に示すように低い電圧(Ｌ)レベルを保持する。ＲＳ-Ｆ/Ｆ(58)の非反転出力端子(Q)から出力される低い電圧(Ｌ)レベルの出力信号ＶDRV1は、一方の導通検出回路(17)から出力される低い電圧(Ｌ)レベルの導通検出信号ＶP1と共に第１の駆動信号発生回路(23)のＡＮＤゲート(38)に入力されるため、図１０(Ｍ)に示すようにＡＮＤゲート(38)から第１の駆動回路(25)を介して一方の整流用ＭＯＳ-ＦＥＴ(15)のゲートに低い電圧(Ｌ)レベルの同期駆動信号ＶSC1が付与される。また、他方の計時回路(20)内の第２の駆動信号発生回路(24)のＡＮＤゲート(35)からＲＳ-Ｆ/Ｆ(59)のリセット端子(R)には、図１０(Ｋ)に示すように低い電圧(Ｌ)レベルの出力信号ＶRST2が入力されるため、ＲＳ-Ｆ/Ｆ(59)の非反転出力端子(Q)の出力信号ＶDRV2は図１０(Ｌ)に示すように高い電圧(Ｈ)レベルを保持する。ＲＳ-Ｆ/Ｆ(59)の非反転出力端子(Q)から出力される高い電圧(Ｈ)レベルの出力信号ＶDRV2は、他方の導通検出回路(18)から出力される高い電圧(Ｈ)レベルの導通検出信号ＶP2と共に第２の駆動信号発生回路(24)のＡＮＤゲート(39)に入力されるため、図１０(Ｎ)に示すようにＡＮＤゲート(39)から第２の駆動回路(26)を介して他方の整流用ＭＯＳ-ＦＥＴ(16)のゲートに高い電圧(Ｈ)レベルの同期駆動信号ＶSC2が付与される。
【００３７】
図１０(Ｅ)に示す一方の計時回路(19)内の第１のカウンタ(21)のカウント数が３（２進数）になると、図１０(Ｇ)に示すように第１の軽負荷検出回路(56)のＡＮＤゲート(60)から第１の駆動信号発生回路(23)のＲＳ-Ｆ/Ｆ(58)のセット端子(S)に高い電圧(Ｈ)レベルの作動信号ＶSET1が入力されるため、ＲＳ-Ｆ/Ｆ(58)の非反転出力端子(Q)の出力信号ＶDRV1が図１０(Ｉ)に示すように低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルに切り換わる。その後、図１０(Ｆ)に示す他方の計時回路(20)内の第２のカウンタ(22)のカウント数が３（２進数）まで減少すると、図１０(Ｊ)に示すように第２の軽負荷検出回路(57)のＡＮＤゲート(61)から第２の駆動信号発生回路(24)のＲＳ-Ｆ/Ｆ(59)のセット端子(S)に高い電圧(Ｈ)レベルの作動信号ＶSET2が入力されるため、ＲＳ-Ｆ/Ｆ(59)の非反転出力端子(Q)の出力信号ＶDRV2が図１０(Ｌ)に示すように高い電圧(Ｈ)レベルに保持される。
【００３８】
更に、図１０(Ｆ)に示す他方の計時回路(20)内の第２のカウンタ(22)のカウント数が１（２進数）まで減少すると、図１０(Ｋ)に示すように第２の駆動信号発生回路(24)のＡＮＤゲート(35)から高い電圧(Ｈ)レベルの出力信号ＶRST2が出力され、ＲＳ-Ｆ/Ｆ(59)の非反転出力端子(Q)の出力信号ＶDRV2が図１０(Ｌ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルに切り換わるため、図１０(Ｎ)に示すようにＡＮＤゲート(39)から第２の駆動回路(26)を介して他方の整流用ＭＯＳ-ＦＥＴ(16)のゲートに低い電圧(Ｌ)レベルの同期駆動信号ＶSC2が付与され、他方の整流用ＭＯＳ-ＦＥＴ(16)がオフする。これと同時に、第２の駆動信号発生回路(24)内のＲＳ-Ｆ/Ｆ(59)の反転出力端子(-Q)から高い電圧(Ｈ)レベルの信号が出力され、他方の導通検出回路(18)からの高い電圧(Ｈ)レベルの導通検出信号ＶP2と共にリセット回路(43)を構成するＡＮＤゲート(41)に入力されるため、ＡＮＤゲート(41)から第２のカウンタ(22)のリセット端子(Clear)に高い電圧(Ｈ)レベルのリセット信号ＶCLR2が付与され、第２のカウンタ(22)のカウント数がゼロにリセットされる。図１０(Ａ)に示すように、他方の整流用ＭＯＳ-ＦＥＴ(16)に流れる電流ＩD2が略ゼロとなり、他方の導通検出回路(18)から出力される導通検出信号ＶP2が図１０(Ｃ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルになると、ＯＲゲート(47)から第１及び第２のカウンタ(21,22)のカウント端子(Count)に付与されるカウント信号ＶCUが低い電圧(Ｌ)レベルとなるため、第１のカウンタ(21)はカウントアップを停止し、図１０(Ｅ)に示すようにそのときのカウント数を保持する。
【００３９】
次に、一方の整流用ＭＯＳ-ＦＥＴ(15)がオンすると、図１０(Ｂ)に示すように一方の整流用ＭＯＳ-ＦＥＴ(15)に正弦波状の電流ＩD1が流れ、一方の導通検出回路(17)から出力される導通検出信号ＶP1が図１０(Ｄ)に示すように高い電圧(Ｈ)レベルとなる。このとき、ＯＲゲート(47)から第１及び第２のカウンタ(21,22)のカウント端子(Count)に入力されるカウント信号ＶCUが低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなり、第１及び第２のカウンタ(21,22)のアップ／ダウン切換端子(Up/Down)にそれぞれ低い電圧(Ｌ)レベルの導通検出信号ＶP2及び高い電圧(Ｈ)レベルの導通検出信号ＶP1が入力される。これにより、一方の計時回路(19)内の第１のカウンタ(21)がカウントダウン動作を開始して図１０(Ｅ)に示すように保持されたカウント数から逐次減少して行き、他方の計時回路(20)内の第２のカウンタ(22)がカウントアップ動作を開始して図１０(Ｆ)に示すようにカウント数がゼロから逐次増加して行く。
【００４０】
図１０(Ｆ)に示す他方の計時回路(20)内の第２のカウンタ(22)のカウント数が１（２進数）になると、図１０(Ｋ)に示すように第２の駆動信号発生回路(24)のＡＮＤゲート(35)からＲＳ-Ｆ/Ｆ(59)のリセット端子(R)に高い電圧(Ｈ)レベルの出力信号ＶRST2が入力され、ＲＳ-Ｆ/Ｆ(59)の非反転出力端子(Q)の出力信号ＶDRV2が図１０(Ｌ)に示すように低い電圧(Ｌ)に保持される。ＲＳ-Ｆ/Ｆ(59)の非反転出力端子(Q)から出力される低い電圧(Ｌ)レベルの出力信号ＶDRV2は、他方の導通検出回路(18)から出力される低い電圧(Ｌ)レベルの導通検出信号ＶP2と共に第２の駆動信号発生回路(24)のＡＮＤゲート(39)に入力されるため、図１０(Ｎ)に示すようにＡＮＤゲート(39)から第２の駆動回路(26)を介して他方の整流用ＭＯＳ-ＦＥＴ(16)のゲートに低い電圧(Ｌ)レベルの同期駆動信号ＶSC2が付与される。また、一方の計時回路(19)を構成するＲＳ-Ｆ/Ｆ(58)のリセット端子(R)には、図１０(Ｈ)に示すように第１の駆動信号発生回路(23)のＡＮＤゲート(34)から低い電圧(Ｌ)レベルの出力信号ＶRST1が入力されるため、ＲＳ-Ｆ/Ｆ(58)の非反転出力端子(Q)の出力信号ＶDRV1は図１０(Ｉ)に示すように高い電圧(Ｈ)レベルを保持する。ＲＳ-Ｆ/Ｆ(58)の非反転出力端子(Q)から出力される高い電圧(Ｈ)レベルの出力信号ＶDRV1は、一方の導通検出回路(17)から出力される高い電圧(Ｈ)レベルの導通検出信号ＶP1と共に第１の駆動信号発生回路(23)のＡＮＤゲート(38)に入力されるため、図１０(Ｍ)に示すようにＡＮＤゲート(38)から第１の駆動回路(25)を介して一方の整流用ＭＯＳ-ＦＥＴ(15)のゲートに高い電圧(Ｈ)レベルの同期駆動信号ＶSC1が付与される。
【００４１】
図１０(Ｆ)に示す他方の計時回路(20)内の第２のカウンタ(22)のカウント数が３（２進数）になると、図１０(Ｊ)に示すように第２の軽負荷検出回路(57)のＡＮＤゲート(61)から第２の駆動信号発生回路(24)のＲＳ-Ｆ/Ｆ(59)のセット端子(S)に高い電圧(Ｈ)レベルの作動信号ＶSET2が入力されるため、ＲＳ-Ｆ/Ｆ(59)の非反転出力端子(Q)の出力信号ＶDRV2が図１０(Ｌ)に示すように低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルに切り換わる。その後、図１０(Ｅ)に示す一方の計時回路(19)内の第１のカウンタ(21)のカウント数が３（２進数）まで減少すると、図１０(Ｇ)に示すように第１の軽負荷検出回路(56)のＡＮＤゲート(60)から第１の駆動信号発生回路(23)のＲＳ-Ｆ/Ｆ(58)のセット端子(S)に高い電圧(Ｈ)レベルの作動信号ＶSET1が入力されるため、ＲＳ-Ｆ/Ｆ(58)の非反転出力端子(Q)の出力信号ＶDRV1が図１０(Ｉ)に示すように高い電圧(Ｈ)レベルに保持される。
【００４２】
更に、図１０(Ｅ)に示す一方の計時回路(19)内の第１のカウンタ(21)のカウント数が１（２進数）まで減少すると、図１０(Ｈ)に示すように第１の駆動信号発生回路(23)のＡＮＤゲート(34)から高い電圧(Ｈ)レベルの出力信号ＶRST1が出力され、ＲＳ-Ｆ/Ｆ(58)の非反転出力端子(Q)の出力信号ＶDRV1が図１０(Ｉ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルに切り換わるため、図１０(Ｍ)に示すようにＡＮＤゲート(38)から第１の駆動回路(25)を介して一方の整流用ＭＯＳ-ＦＥＴ(15)のゲートに低い電圧(Ｌ)レベルの同期駆動信号ＶSC1が付与され、一方の整流用ＭＯＳ-ＦＥＴ(15)がオフする。これと同時に、第１の駆動信号発生回路(23)内のＲＳ-Ｆ/Ｆ(58)の反転出力端子(-Q)から高い電圧(Ｈ)レベルの信号が出力され、一方の導通検出回路(17)からの高い電圧(Ｈ)レベルの導通検出信号ＶP1と共にリセット回路(42)を構成するＡＮＤゲート(40)に入力されるため、ＡＮＤゲート(40)から第１のカウンタ(21)のリセット端子(Clear)に高い電圧(Ｈ)レベルのリセット信号ＶCLR1が付与され、第１のカウンタ(21)のカウント数がゼロにリセットされる。図１０(Ｂ)に示すように、一方の整流用ＭＯＳ-ＦＥＴ(15)に流れる電流ＩD1が略ゼロとなり、一方の導通検出回路(17)から出力される導通検出信号ＶP1が図１０(Ｄ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルになると、ＯＲゲート(47)から第１及び第２のカウンタ(21,22)のカウント端子(Count)に付与されるカウント信号ＶCUが低い電圧(Ｌ)レベルとなるため、第２のカウンタ(22)はカウントアップを停止し、図１０(Ｆ)に示すようにそのときのカウント数を保持する。以上で述べた以外の、図８に示す実施例４の回路の基本的な動作は、図１に示す実施例１の回路と略同様であるから、詳細な説明は省略する。
【００４３】
実施例４では、第１及び第２のカウンタ(21,22)のカウント数が３（２進数）以上のときに、第１及び第２の軽負荷検出回路(56,57)から第１及び第２の駆動信号発生回路(23,24)に作動信号ＶSET1,ＶSET2が付与されて各々の整流用ＭＯＳ-ＦＥＴ(15,16)が駆動されるため、負荷(11)が軽負荷状態で各々の整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間が短くなり、第１及び第２のカウンタ(21,22)のカウント数が３（２進数）未満のときは、各々の整流用ＭＯＳ-ＦＥＴ(15,16)は駆動されない。したがって、軽負荷時での整流用ＭＯＳ-ＦＥＴ(15,16)の駆動電力の消費が抑えられ、ドライブ損失を抑制することができる。また、図１１に示すように、図８に示す導通検出回路(17,18)及び計時回路(19,20)を一つの同期整流制御用ＩＣ(62)として集積化することも可能である。この場合は、従来の抵抗やＣＴ（電流検出器）での電流を検出して制御する方式に比較して、大幅に実装スペースを削減できる利点がある。
【実施例５】
【００４４】
上記の実施例１〜４では、一方の整流用ＭＯＳ-ＦＥＴ(15,16)に電流ＩD1,ＩD2が流れる期間、即ち一方の整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間を計時回路(19,20)内に設けられたカウンタ(21,22)のカウンタ値によりディジタル的に計時し、その計時された期間で他方の整流用ＭＯＳ-ＦＥＴ(16,15)をオン・オフする方式を示したが、一方の整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間を例えば計時回路(19,20)内に設けたコンデンサの充電時間によりアナログ的に計時し、充電されたコンデンサの放電時間で他方の整流用ＭＯＳ-ＦＥＴ(16,15)をオン・オフしてもよい。例えば、本発明の第５の実施形態を示す実施例５の直流電源装置では、図１２に示すように、他方の整流用ＭＯＳ-ＦＥＴ(16,15)の導通期間中に出力平滑コンデンサ(10)から第１及び第２の充電回路(63,64)を介して一定の電流で充電され、一方の整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間中に第１及び第２の放電回路(65,66)を介して一定の電流で放電される第１及び第２の計時用コンデンサ(67,68)と、一方の導通検出回路(17,18)の出力信号ＶP1,ＶP2により一方の整流用ＭＯＳ-ＦＥＴ(15,16)をオンし、第１及び第２の計時用コンデンサ(67,68)の電圧ＶC1,ＶC2が基準電圧ＶR1,ＶR2に達したときに第１及び第２の駆動回路(25,26)を介して一方の整流用ＭＯＳ-ＦＥＴ(15,16)をオフする第１及び第２の駆動信号発生回路(23,24)とを計時回路(19,20)内に設けている。第１及び第２の駆動信号発生回路(23,24)は、第１及び第２の計時用コンデンサ(67,68)の電圧ＶC1,ＶC2と第１及び第２の基準電源(69,70)の基準電圧ＶR1,ＶR2とを比較し、第１及び第２の計時用コンデンサ(67,68)の電圧ＶC1,ＶC2が基準電圧ＶR1,ＶR2以下となったときに低い電圧(Ｌ)レベルの出力信号ＶCP1,ＶCP2を発生する第１及び第２の比較器(71,72)と、導通検出回路(17,18)の出力信号ＶP1,ＶP2と第１及び第２の比較器(71,72)の出力信号ＶCP1,ＶCP2との論理積信号を出力する第１及び第２のＡＮＤゲート(73,74)とから構成される。なお、第１及び第２の基準電源(69,70)により与えられるそれぞれの基準電圧ＶR1,ＶR2は互いに同一値に設定される。
【００４５】
図１３に示すように、第１の充電回路(63)は、トランス(5)の２次巻線(5b,5c)の中間タップと第１の計時用コンデンサ(67)との間に接続された第１のＰＮＰトランジスタ(75)と、ベースが第１のＰＮＰトランジスタ(75)のベースに接続され且つエミッタが第１のＰＮＰトランジスタ(75)のエミッタに接続されると共にコレクタが自身のベースに接続された第２のＰＮＰトランジスタ(76)と、コレクタが第２のＰＮＰトランジスタ(76)のコレクタに接続され且つエミッタが２次側の接地端子に接続された第１のＮＰＮトランジスタ(77)と、ベースが第１のＮＰＮトランジスタ(77)のベース及び自身のコレクタに接続され且つエミッタが第１のＮＰＮトランジスタ(77)のエミッタに接続されると共にコレクタが制限抵抗(79)を介して他方の導通検出回路(18)の出力端子に接続された第２のＮＰＮトランジスタ(78)とから構成され、第１の計時用コンデンサ(67)に一定の電流を供給する。第１の放電回路(65)は、第１の計時用コンデンサ(67)と並列に接続された第３のＮＰＮトランジスタ(80)と、ベースが第３のＮＰＮトランジスタ(80)のベース及び自身のコレクタに接続され且つエミッタが第３のＮＰＮトランジスタ(80)のエミッタに接続されると共にコレクタが制限抵抗(82)を介して一方の導通検出回路(17)の出力端子に接続された第４のＮＰＮトランジスタ(81)とから構成され、第１の計時用コンデンサ(67)を一定の電流で放電する。第１の充電回路(63)の制限抵抗(79)の抵抗値と第１の放電回路(65)の制限抵抗(82)の抵抗値は互いに等しい。なお、第２の充電回路(64)及び第２の放電回路(66)の構成は、それぞれ図１３に示す第１の充電回路(63)及び第１の放電回路(65)の構成と同一であるから、図示は省略する。その他の構成は、図１に示す実施例１の直流電源装置と略同様である。
【００４６】
図１２に示す構成において、制御回路(14)から１次側の主ＭＯＳ-ＦＥＴ(2,3)の各ゲートに図１４(Ｂ)及び(Ａ)に示す駆動信号ＶG1,ＶG2が付与され、一方の主ＭＯＳ-ＦＥＴ(2)がオフで他方の主ＭＯＳ-ＦＥＴ(3)がオンのとき、共振リアクトル(4)、トランス(5)の１次巻線(5a)及び電流共振用コンデンサ(6)の経路で図１４(Ｃ)に示すような共振電流Ｉrが流れる。これにより、電流共振用コンデンサ(6)の両端に図１４(Ｄ)に示す電圧ＶCrが発生し、トランス(5)の１次巻線(5a)に印加される電圧が上昇する。このとき、２次側の各整流用ＭＯＳ-ＦＥＴ(15,16)のドレイン−ソース間電圧ＶDS1,ＶDS2は図１４(Ｆ)及び(Ｅ)に示す通りとなるため、一方の整流用ＭＯＳ-ＦＥＴ(15)がオフで他方の整流用ＭＯＳ-ＦＥＴ(16)がオンとなる。トランス(5)の第２の２次巻線(5c)に誘導される電圧が直流出力電圧ＶOまで上昇すると、直流出力電圧ＶOでクランプされ、他方の整流用ＭＯＳ-ＦＥＴ(16)を介して出力平滑コンデンサ(10)が充電され、負荷(11)に直流電力が供給される。このとき、トランス(5)の１次側には共振リアクトル(4)と電流共振用コンデンサ(6)による共振電流ＩLrが流れる。トランス(5)の１次巻線(5a)に印加される電圧が減少を始め、第２の２次巻線(5c)に発生する電圧が降下して直流出力電圧ＶO以下になると、トランス(5)の２次側へ電力が供給されなくなり、トランス(5)の１次側には共振リアクトル(4)とトランス(5)の１次巻線(5a)と電流共振用コンデンサ(6)による共振電流ＩLrが流れ、電流共振用コンデンサ(6)、共振リアクトル(4)及びトランス(5)の１次巻線(5a)にエネルギが蓄積される。
【００４７】
次に、一方の主ＭＯＳ-ＦＥＴ(2)をオフ状態に保持し、他方の主ＭＯＳ-ＦＥＴ(3)をオフすると、共振リアクトル(4)とトランス(5)の１次巻線(5a)と電圧共振用コンデンサ(7)による電圧共振が発生し、各主ＭＯＳ-ＦＥＴ(2,3)のドレイン−ソース間電圧は共振周波数で決まる傾きで上昇又は降下する。このとき、他方の整流用ＭＯＳ-ＦＥＴ(16)のドレイン−ソース間電圧ＶDS2が図１４(Ｅ)に示すように上昇し、一方の整流用ＭＯＳ-ＦＥＴ(15)のドレイン−ソース間電圧ＶDS1が図１４(Ｆ)に示すように略０Ｖまで降下する。
【００４８】
更に、他方の主ＭＯＳ-ＦＥＴ(3)をオフ状態に保持し、一方の主ＭＯＳ-ＦＥＴ(2)をオンすると、電流共振用コンデンサ(6)、共振リアクトル(4)及びトランス(5)の１次巻線(5a)に蓄えられたエネルギが放出され、共振リアクトル(4)とトランス(5)の１次巻線(5a)と電流共振用コンデンサ(6)による共振電流ＩLrが図１４(Ｃ)に示すように減少し、やがて逆方向に流れるようになる。トランス(5)の１次巻線(5a)に印加される電圧が逆極性となり、第１の２次巻線(5b)に誘起される電圧が直流出力電圧ＶOに等しくなると、一方の整流用ＭＯＳ-ＦＥＴ(15)を介して出力平滑コンデンサ(10)が充電され、負荷(11)に直流電力が供給される。トランス(5)の１次巻線(5a)に印加される電圧が減少を始め、第１の２次巻線(5b)に発生する電圧が降下して直流出力電圧ＶO以下になると、トランス(5)の２次側へ電力が供給されなくなり、トランス(5)の１次側には共振リアクトル(4)とトランス(5)の１次巻線(5a)と電流共振用コンデンサ(6)による共振電流ＩLrが流れる。以上の動作が繰り返されることにより、各主ＭＯＳ-ＦＥＴ(2,3)が５０％のデューティ比で交互にオン・オフ動作が繰り返される。負荷(11)に供給される直流出力電圧ＶOは、出力電圧検出回路(12)により検出され、出力電圧検出回路(12)の検出信号はフォトカプラ(13)を介して制御回路(14)に伝達される。制御回路(14)は、出力電圧検出回路(12)の検出信号に基づいて各主ＭＯＳ-ＦＥＴ(2,3)のゲートに付与する駆動信号ＶG1,ＶG2をパルス周波数変調（ＰＦＭ）し、直流出力電圧ＶOが略一定となるように一対の主ＭＯＳ-ＦＥＴ(2,3)をオン・オフ制御する。
【００４９】
整流用ＭＯＳ-ＦＥＴ(15,16)の何れかがオンしてトランス(5)の２次側に電流が流れるとき、図１４(Ｈ)及び(Ｇ)に示すように整流用ＭＯＳ-ＦＥＴ(15,16)にはソースからドレインに向かう方向に正弦波状の電流ＩD1,ＩD2が流れる。このとき、整流用ＭＯＳ-ＦＥＴ(15,16)のドレイン側の電位がソース側の電位に対して整流用ＭＯＳ-ＦＥＴ(15,16)の順方向電圧降下分だけ低くなるので、整流用ＭＯＳ-ＦＥＴ(15,16)の飽和領域におけるソース−ドレイン間電圧ＶSAT1,ＶSAT2が図１４(Ｊ)及び(Ｉ)に示すように負となる。これにより、整流用ＭＯＳ-ＦＥＴ(15,16)と並列に接続された導通検出回路(17,18)からそれぞれ図１４(Ｌ)及び(Ｋ)に示すように高い電圧(Ｈ)レベルの導通検出信号ＶP1,ＶP2が出力される。
【００５０】
ここで、他方の整流用ＭＯＳ-ＦＥＴ(16)がオンで一方の整流用ＭＯＳ-ＦＥＴ(15)がオフのとき、図１４(Ｇ)に示すように他方の整流用ＭＯＳ-ＦＥＴ(16)に正弦波状の電流ＩD2が流れる。これにより、他方の導通検出回路(18)から出力される導通検出信号ＶP2が図１４(Ｋ)に示すように高い電圧(Ｈ)レベルとなり、一方の導通検出回路(17)から出力される導通検出信号ＶP1が図１４(Ｌ)に示すように低い電圧(Ｌ)レベルとなる。他方の導通検出回路(18)から出力された高い電圧(Ｈ)レベルの導通検出信号ＶP2は、第２の駆動信号発生回路(24)内の第２のＡＮＤゲート(74)、一方の計時回路(23)内の第１の充電回路(63)及び他方の計時回路(24)内の第２の放電回路(66)に入力される。また、一方の導通検出回路(17)から出力された低い電圧(Ｌ)レベルの導通検出信号ＶP1は、第１の駆動信号発生回路(23)内の第１のＡＮＤゲート(73)、一方の計時回路(23)内の第１の放電回路(65)及び他方の計時回路(24)内の第２の充電回路(64)に入力される。以上により、一方の計時回路(23)内の第１の計時用コンデンサ(67)がトランス(5)の第１の２次巻線(5b)から第１の充電回路(63)を介して一定の電流で充電され、第１の計時用コンデンサ(67)の電圧ＶC1が図１４(Ｍ)に示すように或る傾きで上昇する。一方、他方の計時回路(24)内の第２の計時用コンデンサ(68)は、第２の放電回路(66)により一定の電流で放電され、第２の計時用コンデンサ(68)の電圧ＶC2が図１４(Ｎ)に示すように或る傾きで降下する。
【００５１】
図１４(Ｍ)に示す一方の計時回路(19)内の第１の計時用コンデンサ(67)の電圧ＶC1が第１の基準電源(69)の基準電圧ＶR1に達すると、図１４(Ｐ)に示すように第１の比較器(71)から高い電圧(Ｈ)レベルの出力信号ＶCP1が出力され、一方の導通検出回路(17)からの低い電圧(Ｌ)レベルの導通検出信号ＶP1と共に第１の駆動信号発生回路(23)内の第１のＡＮＤゲート(73)に入力される。このため、図１４(Ｑ)に示すように、第１の駆動信号発生回路(23)の第１のＡＮＤゲート(73)から第１の駆動回路(25)を介して一方の整流用ＭＯＳ-ＦＥＴ(15)のゲートに低い電圧(Ｌ)レベルの同期駆動信号ＶSC1が付与される。また、他方の計時回路(20)内の第２の計時用コンデンサ(68)の電圧ＶC2は、図１４(Ｎ)に示すように第２の基準電源(70)の基準電圧ＶR2よりも高いため、第２の比較器(72)の出力信号ＶCP2は図１４(Ｏ)に示すように高い電圧(Ｈ)レベルを保持する。第２の比較器(72)の高い電圧(Ｈ)レベルの出力信号ＶCP2は、他方の導通検出回路(18)から出力される高い電圧(Ｈ)レベルの導通検出信号ＶP2と共に第２の駆動信号発生回路(24)内の第２のＡＮＤゲート(74)に入力されるため、図１４(Ｒ)に示すように第２のＡＮＤゲート(74)から第２の駆動回路(26)を介して他方の整流用ＭＯＳ-ＦＥＴ(16)のゲートに高い電圧(Ｈ)レベルの同期駆動信号ＶSC2が付与される。
【００５２】
その後、図１４(Ｎ)に示す他方の計時回路(20)内の第２の計時用コンデンサ(68)の電圧ＶC2が第２の基準電源(70)の基準電圧ＶR2まで低下すると、第２の比較器(72)の出力信号ＶCP2の電圧レベルが図１４(Ｏ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルに切り換わるため、図１４(Ｒ)に示すように第２のＡＮＤゲート(74)から第２の駆動回路(26)を介して他方の整流用ＭＯＳ-ＦＥＴ(16)のゲートに低い電圧(Ｌ)レベルの同期駆動信号ＶSC2が付与され、他方の整流用ＭＯＳ-ＦＥＴ(16)がオフする。他方の整流用ＭＯＳ-ＦＥＴ(16)に流れる電流ＩD2が図１４(Ｇ)に示すように略ゼロになると、他方の導通検出回路(18)から出力される導通検出信号ＶP2が図１４(Ｋ)に示すように低い電圧(Ｌ)レベルとなり、一方の計時回路(19)内の第１の充電回路(63)及び他方の計時回路(20)内の第２の放電回路(66)の駆動が停止する。このため、一方の計時回路(19)内の第１の計時用コンデンサ(67)の電圧ＶC1が図１４(Ｍ)に示すように略一定値となる。
【００５３】
１次側の主ＭＯＳ-ＦＥＴ(2,3)のオン・オフが切り換えられ、トランス(2)の各２次巻線(2b,2c)に誘起される電圧の極性が反転すると、図１４(Ｈ)に示すように一方の整流用ＭＯＳ-ＦＥＴ(15)に寄生ダイオード(15a)を介して正弦波状の電流ＩD1が流れ始め、図１４(Ｌ)に示すように一方の導通検出回路(17)から高い電圧(Ｈ)レベルの導通検出信号ＶP1が出力されて一方の整流用ＭＯＳ-ＦＥＴ(15)がオンとなる。一方の導通検出回路(17)から出力された高い電圧(Ｈ)レベルの導通検出信号ＶP1は、第１の駆動信号発生回路(23)内の第１のＡＮＤゲート(73)、一方の計時回路(23)内の第１の放電回路(65)及び他方の計時回路(24)内の第２の充電回路(64)に入力される。これにより、一方の計時回路(23)内の第１の計時用コンデンサ(67)が第１の放電回路(65)により一定の電流で放電され、第１の計時用コンデンサ(67)の電圧ＶC1が図１４(Ｍ)に示すように或る傾きで降下する。これと共に、トランス(5)の第２の２次巻線(5c)から第２の充電回路(64)を介して他方の計時回路(24)内の第２の計時用コンデンサ(68)が一定の電流で充電され、第２の計時用コンデンサ(68)の電圧ＶC2が図１４(Ｎ)に示すように或る傾きで上昇する。
【００５４】
図１４(Ｎ)に示す他方の計時回路(20)内の第２の計時用コンデンサ(68)の電圧ＶC2が第２の基準電源(62)の基準電圧ＶR2に達すると、図１４(Ｏ)に示すように第２の比較器(72)から高い電圧(Ｈ)レベルの出力信号ＶCP2が出力され、他方の導通検出回路(18)からの低い電圧(Ｌ)レベルの導通検出信号ＶP2と共に第２のＡＮＤゲート(74)に入力される。このため、図１４(Ｒ)に示すように、第２の駆動信号発生回路(24)内の第２のＡＮＤゲート(74)から第２の駆動回路(26)を介して他方の整流用ＭＯＳ-ＦＥＴ(16)のゲートに低い電圧(Ｌ)レベルの同期駆動信号ＶSC2が付与される。また、一方の計時回路(19)内の第１の計時用コンデンサ(67)の電圧ＶC1は、図１４(Ｍ)に示すように第１の基準電源(70)の基準電圧ＶR1よりも高いため、第１の比較器(71)の出力信号ＶCP1は図１４(Ｐ)に示すように高い電圧(Ｈ)レベルを保持する。第１の比較器(71)の高い電圧(Ｈ)レベルの出力信号ＶCP1は、一方の導通検出回路(17)から出力される高い電圧(Ｈ)レベルの導通検出信号ＶP1と共に第１の駆動信号発生回路(23)内の第１のＡＮＤゲート(73)に入力されるため、図１４(Ｑ)に示すように第１のＡＮＤゲート(73)から第１の駆動回路(25)を介して一方の整流用ＭＯＳ-ＦＥＴ(15)のゲートに高い電圧(Ｈ)レベルの同期駆動信号ＶSC1が付与される。
【００５５】
その後、図１４(Ｍ)に示す一方の計時回路(19)内の第１の計時用コンデンサ(67)の電圧ＶC1が第１の基準電源(69)の基準電圧ＶR1まで低下すると、第１の比較器(71)の出力信号ＶCP1の電圧レベルが図１４(Ｐ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルに切り換わるため、図１４(Ｑ)に示すように第１の駆動信号発生回路(23)内の第１のＡＮＤゲート(73)から第１の駆動回路(25)を介して一方の整流用ＭＯＳ-ＦＥＴ(15)のゲートに低い電圧(Ｌ)レベルの同期駆動信号ＶSC1が付与され、一方の整流用ＭＯＳ-ＦＥＴ(15)がオフする。一方の整流用ＭＯＳ-ＦＥＴ(15)に流れる電流ＩD1が図１４(Ｈ)に示すように略ゼロになると共に、一方の計時回路(19)内の第１の計時用コンデンサ(67)の電圧ＶC1が図１４(Ｍ)に示すように略０Ｖになると、一方の導通検出回路(17)から出力される導通検出信号ＶP1が図１４(Ｌ)に示すように低い電圧(Ｌ)レベルとなり、一方の計時回路(19)内の第１の放電回路(65)及び他方の計時回路(20)内の第２の充電回路(64)の駆動が停止する。このため、他方の計時回路(20)内の第２の計時用コンデンサ(68)の電圧ＶC2が図１４(Ｎ)に示すように略一定値となる。
【００５６】
実施例５では、一方の整流用ＭＯＳ-ＦＥＴ(15,16)に流れる電流ＩD1,ＩD2がゼロになるまでの一方の導通検出回路(17,18)の高い電圧(Ｈ)レベルの検出信号ＶP1,ＶP2の出力期間、即ち一方の整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間を他方の計時回路(24,23)内の第２及び第１の計時用コンデンサ(68,67)の充電時間により計時し、他方の整流用ＭＯＳ-ＦＥＴ(16,15)がオンした後に充電された第２及び第１の計時用コンデンサ(68,67)を放電して、第２及び第１の計時用コンデンサ(68,67)の電圧ＶC2,ＶC1が基準電圧ＶR2,ＶR1となったときに他方の整流用ＭＯＳ-ＦＥＴ(16,15)をオフする。このため、整流回路の導通期間内に整流用ＭＯＳ-ＦＥＴ(15,16)を確実にオフすることができるので、効率よく同期整流を行うことが可能となる。また、カウンタを使用する実施例１〜４の場合に比較して回路構成を簡素化できる利点がある。
【実施例６】
【００５７】
上記の実施例５の直流電源装置では、負荷(11)が軽負荷状態になると、１次側の主ＭＯＳ-ＦＥＴ(2,3)のスイッチング周波数が高くなるため、２次側の整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間が短くなる。軽負荷状態で整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間が短く、整流用ＭＯＳ-ＦＥＴ(15,16)に流れる電流ＩD1,ＩD2のピーク値も低くなると、同期整流方式による２次側の整流回路の損失軽減に対して整流用ＭＯＳ-ＦＥＴ(15,16)のドライブ損失が無視できなくなるか、又はドライブ損失の方が大きくなる。そこで、本発明の第６の実施形態を示す実施例６の直流電源装置では、図１５に示すように、第１の駆動信号発生回路(23)を構成する第１の基準電源(69)及び第１の比較器(71)に対して並列に接続された第３の基準電源(83)及び第３の比較器(85)と、第２の駆動信号発生回路(24)を構成する第２の基準電源(70)及び第２の比較器(72)に対して並列に接続された第４の基準電源(84)及び第４の比較器(86)と、第１の比較器(71)の出力端子に接続されたリセット端子(R)と第３の比較器(85)の出力端子に接続されたセット端子(S)と第１のＡＮＤゲート(73)の一方の入力端子に接続された出力端子(Q)とを有する第１のＲＳフリップフロップ（以下、第１のＲＳ-Ｆ/Ｆと略記する）(87)と、第２の比較器(72)の出力端子に接続されたリセット端子(R)と第４の比較器(86)の出力端子に接続されたセット端子(S)と第２のＡＮＤゲート(74)の一方の入力端子に接続された出力端子(Q)とを有する第２のＲＳフリップフロップ（以下、第２のＲＳ-Ｆ/Ｆと略記する）(88)と、第１及び第２の計時用コンデンサ(67,68)の放電期間中に第１及び第２の計時用コンデンサ(67,68)の電圧ＶC1,ＶC2が第１及び第２の基準電源(69,70)の基準電圧ＶR1,ＶR2に達したとき、一方の整流用ＭＯＳ-ＦＥＴ(15,16)をオフさせると共に、第１及び第２の計時用コンデンサ(67,68)の電圧ＶC1,ＶC2を強制的に０Ｖにする第１及び第２のリセット回路(89,90)とを図１２に示す回路に追加している。第１及び第２のリセット回路(89,90)は、図１６に示すように、第１の計時用コンデンサ(67)と並列に接続された放電用ＭＯＳ-ＦＥＴ(91)と、反転器(93)を介して一方の入力端子に入力される第１の駆動信号発生回路(23)内の第１のＡＮＤゲート(73)の出力信号と他方の入力端子に入力される一方の導通検出回路(17)の導通検出信号ＶP1との論理積信号をリセット信号として放電用ＭＯＳ-ＦＥＴ(91)のゲートに出力するＡＮＤゲート(92)とから構成される。第１及び第２のリセット回路(89,90)は、図１７に示すように、第１の比較器(71)の出力端子をＡＮＤゲート(92)の一方の入力端子に直接接続して構成することもできる。なお、図１５に示す第１及び第２の比較器(71,72)では、非反転入力端子(+)及び反転入力端子(-)が図１２に示す場合と逆になっている。また、第３及び第４の基準電源(83,84)の基準電圧ＶR3,ＶR4は、第１及び第２の基準電源(69,70)の基準電圧ＶR1,ＶR2よりも高いレベルに設定される。その他の構成は、図１２に示す実施例５の直流電源装置と略同様である。
【００５８】
図１５に示す構成において、他方の整流用ＭＯＳ-ＦＥＴ(16)がオンで一方の整流用ＭＯＳ-ＦＥＴ(15)がオフのときは、他方の導通検出回路(18)から高い電圧(Ｈ)レベルの導通検出信号ＶP2が出力され、出力平滑コンデンサ(10)から一方の計時回路(19)内の第１の充電回路(63)を介して第１の計時用コンデンサ(67)が一定の電流で充電されると共に、他方の計時回路(20)内の第２の計時用コンデンサ(68)が第２の放電回路(66)により一定の電流で放電される。一方の計時回路(19)内の第１の計時用コンデンサ(67)の電圧ＶC1が第３の基準電源(83)の基準電圧ＶR3に達すると、第３の比較器(85)から第１のＲＳ-Ｆ/Ｆ(87)のセット端子(S)に高い電圧(Ｈ)レベルの出力信号が入力されるため、第１のＲＳ-Ｆ/Ｆ(87)の出力端子(Q)から高い電圧(Ｈ)レベルの出力信号が発生し、第１の駆動信号発生回路(23)内の第１のＡＮＤゲート(73)の一方の入力端子に入力される。次に、他方の計時回路(20)内の第２の計時用コンデンサ(68)の電圧ＶC2が第２の基準電源(70)の基準電圧ＶR2まで低下すると、第２の比較器(72)から第２のＲＳ-Ｆ/Ｆ(88)のリセット端子(R)に高い電圧(Ｈ)レベルの出力信号が入力されるため、第２のＲＳ-Ｆ/Ｆ(88)の出力端子(Q)から低い電圧(Ｌ)レベルの出力信号が発生する。これにより、第２のＡＮＤゲート(74)から第２の駆動回路(26)を介して他方の整流用ＭＯＳ-ＦＥＴ(16)のゲートに低い電圧(Ｌ)レベルの同期駆動信号ＶSC2が付与され、他方の整流用ＭＯＳ-ＦＥＴ(16)がオフする。これと同時に、第２の駆動信号発生回路(24)内の第２のＡＮＤゲート(74)の出力信号が第２のリセット回路(90)内の反転器(93)を介してＡＮＤゲート(92)の一方の入力端子に入力され、他方の導通検出回路(18)から他方の入力端子に入力される高い電圧(Ｈ)レベルの導通検出信号ＶP2との論理積信号がＡＮＤゲート(92)から出力されるため、放電用ＭＯＳ-ＦＥＴ(91)がオンとなり、他方の計時回路(20)内の第２の計時用コンデンサ(68)の電圧ＶC2が０Ｖとなる。その後、一方の整流用ＭＯＳ-ＦＥＴ(15)に正弦波状の電流ＩD1が流れて一方の導通検出回路(17)から高い電圧(Ｈ)レベルの導通検出信号ＶP1が出力され、第１の駆動信号発生回路(23)内の第１のＡＮＤゲート(73)の他方の入力端子に入力されると、第１のＡＮＤゲート(73)から第１の駆動回路(25)を介して一方の整流用ＭＯＳ-ＦＥＴ(15)のゲートに高い電圧(Ｈ)レベルの同期駆動信号ＶSC1が付与され、一方の整流用ＭＯＳ-ＦＥＴ(15)がオンする。
【００５９】
一方の整流用ＭＯＳ-ＦＥＴ(15)がオンで他方の整流用ＭＯＳ-ＦＥＴ(16)がオフのときは、一方の導通検出回路(17)から高い電圧(Ｈ)レベルの導通検出信号ＶP1が出力され、出力平滑コンデンサ(10)から他方の計時回路(20)内の第２の充電回路(64)を介して第２の計時用コンデンサ(68)が一定の電流で充電されると共に、一方の計時回路(19)内の第１の計時用コンデンサ(67)が第１の放電回路(65)により一定の電流で放電される。他方の計時回路(20)内の第２の計時用コンデンサ(68)の電圧ＶC2が第４の基準電源(84)の基準電圧ＶR4に達すると、第４の比較器(86)から第２のＲＳ-Ｆ/Ｆ(88)のセット端子(S)に高い電圧(Ｈ)レベルの出力信号が入力されるため、第２のＲＳ-Ｆ/Ｆ(88)の出力端子(Q)から高い電圧(Ｈ)レベルの出力信号が発生し、第２の駆動信号発生回路(24)内の第２のＡＮＤゲート(74)の一方の入力端子に入力される。次に、一方の計時回路(19)内の第１の計時用コンデンサ(67)の電圧ＶC1が第１の基準電源(69)の基準電圧ＶR1まで低下すると、第１の比較器(71)から第１のＲＳ-Ｆ/Ｆ(87)のリセット端子(R)に高い電圧(Ｈ)レベルの出力信号が入力されるため、第１のＲＳ-Ｆ/Ｆ(87)の出力端子(Q)から低い電圧(Ｌ)レベルの出力信号が発生する。これにより、第１の駆動信号発生回路(23)内の第１のＡＮＤゲート(73)から第１の駆動回路(25)を介して一方の整流用ＭＯＳ-ＦＥＴ(15)のゲートに低い電圧(Ｌ)レベルの同期駆動信号ＶSC1が付与され、一方の整流用ＭＯＳ-ＦＥＴ(15)がオフする。これと同時に、第１の駆動信号発生回路(23)内の第１のＡＮＤゲート(73)の出力信号が第１7,88)がセットされないため、各々の整流用ＭＯＳ-ＦＥＴ(15,16)が駆動されない。これにより、軽負荷時での整流用ＭＯＳ-ＦＥＴ(15,16)の駆動電力の消費が抑えられるので、各々の整流用ＭＯＳ-ＦＥＴ(15,16)のドライブ損失を抑制することができる。
【００６０】
ところで、上記の実施例５の直流電源装置では、定常時は２次側の整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間が略相等しいが、負荷(11)の変動等が発生すると一方の整流用ＭＯＳ-ＦＥＴ(15)の導通期間に対して他方の整流用ＭＯＳ-ＦＥＴ(16)の導通期間が短くなる場合がある。実施例５では、その場合を考慮して整流用ＭＯＳ-ＦＥＴ(15,16)が互いにオフとなるデッドタイムｔDを設定しているが、一方の整流用ＭＯＳ-ＦＥＴ(15)の導通期間に比較して他方の整流用ＭＯＳ-ＦＥＴ(16)の導通期間が短くなる期間が続くと、計時回路(19,20)内の第１及び第２の計時用コンデンサ(67,68)の電圧ＶC1,ＶC2が０Ｖとなるまで放電されず重畳されるため、十分な長さのデッドタイムｔDが設定できず、それ故２次側に流れる電流が１次側に回生される場合がある。そこで、実施例６では、第１及び第２のリセット回路(89,90)により、第１及び第２のＡＮＤゲート(73,74)の出力信号の立ち下がりエッジを検出し、計時回路(19,20)内の第１及び第２の計時用コンデンサ(67,68)を１周期毎にリセット、即ち各計時用コンデンサ(67,68)の電圧ＶC1,ＶC2を１周期毎に０Ｖにするため、第１及び第２の計時用コンデンサ(67,68)の電圧ＶC1,ＶC2の重畳を防止することができる。
【実施例７】
【００６１】
図１２に示す実施例５の直流電源装置は、例えば図１８に示すように変更することもできる。即ち、本発明の第７の実施形態を示す実施例７の直流電源装置は、図１８に示すように、整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間中に出力平滑コンデンサ(10)から第１及び第２の充電回路(63,64)を介して一定の電流で充電され、整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間終了後に第１及び第２の放電回路(65,66)を介してゼロまで放電される計時用コンデンサ(67)と、一方の導通検出回路(17,18)の出力信号ＶP1,ＶP2により一方の整流用ＭＯＳ-ＦＥＴ(15,16)をオンすると共に、他方の整流用ＭＯＳ-ＦＥＴ(16,15)の導通期間終了時での計時用コンデンサ(67)の電圧ＶC0を記憶し、一方の整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間中に充電される計時用コンデンサ(67)の電圧ＶC1が記憶された前記電圧ＶC0を超えたとき、一方の整流用ＭＯＳ-ＦＥＴ(15,16)をオフする第１及び第２の駆動信号発生回路(23,24)とを計時回路(19,20)内に設けている。第１及び第２の駆動信号発生回路(23,24)は、各々の導通検出回路(17,18)の出力信号ＶP1,ＶP2により駆動され且つ標本化パルス信号ＶSMP1,ＶSMP2を出力する第１及び第２の標本化パルス発生回路(94,95)と、他方の整流用ＭＯＳ-ＦＥＴ(16,15)の導通期間終了時に第１及び第２の標本化パルス発生回路(94,95)の標本化パルス信号ＶSMP1,ＶSMP2により計時用コンデンサ(67)の電圧ＶC1を標本化して保持し、一方の整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間中に前記の標本化電圧ＶC0を出力し、一方の整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間終了後に標本化電圧ＶC0をゼロにリセットする第１及び第２のサンプルホールド回路(96,97)と、一方の整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間中に充電される計時用コンデンサ(67)の電圧ＶC1と第１及び第２のサンプルホールド回路(96,97)の標本化電圧ＶC0とを比較し、計時用コンデンサ(67)の充電電圧ＶC1が標本化電圧ＶC0を超えたときに低い電圧(Ｌ)レベルの出力信号ＶCP1,ＶCP2を発生する第１及び第２の比較器(71,72)と、導通検出回路(17,18)の出力信号ＶP1,ＶP2と第１及び第２の比較器(71,72)の出力信号ＶCP1,ＶCP2との論理積信号を出力する第１及び第２のＡＮＤゲート(73,74)とから構成される。第１及び第２の標本化パルス発生回路(94,95)は、図１９に示すように、導通検出回路(17,18)の出力端子と２次側の接地端子との間に直列に接続された抵抗(98)及びコンデンサ(99)と、入力端が抵抗(98)及びコンデンサ(99)の接続点に接続された反転増幅器(100)と、一方の入力端子が導通検出回路(17,18)の出力端子に直接接続されると共に他方の入力端子が反転増幅器(100)の出力端に接続され且つ出力端子が第１及び第２のサンプルホールド回路(96,97)に接続されたＮＯＲゲート(101)とから構成される。その他の構成は、図１２に示す実施例５の直流電源装置と略同様である。
【００６２】
実施例７では、他方の整流用ＭＯＳ-ＦＥＴ(16,15)の導通期間中、即ち他方の導通検出回路(18,17)の出力信号ＶP2,ＶP1が高い電圧(Ｈ)レベルのときはから第２又は第１の充電回路(64,63)を介して計時用コンデンサ(67)が一定の電流で充電され、他方の整流用ＭＯＳ-ＦＥＴ(16,15)の導通期間終了時、即ち他方の導通検出回路(18,17)の出力信号ＶP2,ＶP1が高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなったとき、第１又は第２のサンプルホールド回路(96,97)により計時用コンデンサ(67)の電圧ＶC1が第１又は第２の標本化パルス発生回路(94,95)の標本化パルス信号ＶSMP1,ＶSMP2により標本化されてその標本化された電圧ＶC0が保持される。その後、第２又は第１の放電回路(66,65)により計時用コンデンサ(67)の電圧ＶC1が０Ｖとなるまで放電される。次に、一方の導通検出回路(17,18)の出力信号ＶP1,ＶP2により一方の整流用ＭＯＳ-ＦＥＴ(15,16)がオンすると、トランス(5)の第１又は第２の２次巻線(5b,5c)から第１又は第２の充電回路(63,64)を介して計時用コンデンサ(67)が一定の電流で充電され、計時用コンデンサ(67)の電圧ＶC1が或る一定の傾きで上昇する。計時用コンデンサ(67)の充電電圧ＶC1が第１又は第２のサンプルホールド回路(96,97)から出力される標本化電圧ＶC0を超えたとき、第１又は第２の比較器(71,72)から第１及び第２のＡＮＤゲート(73,74)に低い電圧(Ｌ)レベルの出力信号ＶCP1,ＶCP2が付与され、第１又は第２の駆動回路(25,26)を介して一方の整流用ＭＯＳ-ＦＥＴ(15,16)がオフする。その後、第１又は第２のサンプルホールド回路(96,97)の標本化電圧ＶC0がゼロにリセットされると共に、第１又は第２の放電回路(65,66)により計時用コンデンサ(67)の電圧ＶC1が０Ｖとなるまで放電される。したがって、実施例７でも、実施例５と同様に整流回路の導通期間内に整流用ＭＯＳ-ＦＥＴ(15,16)を確実にオフすることができるので、効率よく同期整流を行うことが可能となる。また、実施例７では、実施例５に比較して計時用コンデンサが１つでよいので、計時回路(19,20)の回路構成を実施例５よりも簡略化できる利点がある。
【００６３】
本発明の実施態様は前記の７つの実施例１〜７に限定されず、更に種々の変更が可能である。例えば、実施例１及び４では、一方の整流用ＭＯＳ-ＦＥＴ(15,16)の導通期間を他方の計時回路(24,23)内の第２及び第１のカウンタ(22,21)のカウントアップにより計時し、他方の整流用ＭＯＳ-ＦＥＴ(16,15)がオンした後に第２及び第１のカウンタ(22,21)のカウントダウンにより計時された期間を読み出してそのカウント数が１（２進数）となったときに他方の整流用ＭＯＳ-ＦＥＴ(16,15)をオフする例を示したが、第１及び第２のカウンタ(21,22)のカウントアップ動作とカウントダウン動作の関係を逆にしてもよい。また、実施例２及び３において、第１及び第２のカウンタ(21,22)又はアップカウンタ回路(49)の代わりに２つ又は１つのダウンカウンタ回路を使用すると共に、減算回路(52,53)をラッチ回路(18,19)により保持されたカウント数から所定の数値だけ加算したカウント数を出力する加算回路に変更してもよい。また、実施例５の第１及び第２の比較器(71,72)をヒステリシス特性を有する比較器に変更すれば、実施例６と同様の作用効果が得られる。また、実施例１〜７では、各々の整流用ＭＯＳ-ＦＥＴ(15,16)を接地端子側に接続したが、図２０に示す場合と同様に正出力端子側に整流用ＭＯＳ-ＦＥＴ(15,16)を接続してもよい。また、実施例１〜７では、１次側をハーフブリッジ型の回路構成としたが、プッシュプル型の回路構成としてもよい。また、実施例１〜７では、電流共振型の直流電源装置に本発明を適用したが、これに限定されることはなく、ハーフブリッジ、フルブリッジ又はプッシュプル型等で構成された直流電源装置にも本発明を適用できる。更に、本発明は、同一のデューティで２次側に電流が交互に流れる２つの同期整流用スイッチング素子を有する直流電源装置にも適用が可能である。
【産業上の利用可能性】
【００６４】
本発明は、センタタップ型の同期整流回路を有する直流電源装置に良好に適用することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明による直流電源装置の第１の実施形態を示す電気回路図（実施例１）
【図２】図１の極性検出回路及び計時回路の詳細を示す電気回路図
【図３】図１及び図２の各部の電圧及び電流を示す波形図
【図４】本発明の第２の実施形態を示す電気回路図（実施例２）
【図５】図４の極性検出回路及び計時回路の詳細を示す電気回路図
【図６】本発明の第３の実施形態を示す電気回路図（実施例３）
【図７】図６の極性検出回路及び計時回路の詳細を示す電気回路図
【図８】本発明の第４の実施形態を示す電気回路図（実施例４）
【図９】図８の極性検出回路及び計時回路の詳細を示す電気回路図
【図１０】図９の各部の電圧及び電流を示す波形図
【図１１】図８の他の実施形態を示す電気回路図
【図１２】本発明の第５の実施形態を示す電気回路図（実施例５）
【図１３】図１２の充電回路及び放電回路の詳細を示す電気回路図
【図１４】図１２の各部の電圧及び電流を示す波形図
【図１５】本発明の第６の実施形態を示す電気回路図（実施例６）
【図１６】図１５のリセット回路の詳細を示す電気回路図
【図１７】図１５のリセット回路の他の実施形態を示す電気回路図
【図１８】本発明の第７の実施形態を示す電気回路図（実施例７）
【図１９】図１８のパルス発生回路の詳細を示す電気回路図
【図２０】従来の直流電源装置を示す電気回路図
【符号の説明】
【００６６】
(1)・・直流電源、  (2,3)・・主ＭＯＳ-ＦＥＴ（主スイッチング素子）、  (4)・・共振リアクトル、  (5)・・トランス、  (5a)・・１次巻線、  (5b)・・第１の２次巻線、  (5c)・・第２の２次巻線、  (6)・・電流共振用コンデンサ、  (7)・・電圧共振用コンデンサ、  (8,9)・・整流ダイオード、  (10)・・出力平滑コンデンサ、  (11)・・負荷、  (12)・・出力電圧検出回路、  (13)・・フォトカプラ、  (14)・・制御回路、  (15,16)・・整流用ＭＯＳ-ＦＥＴ（整流用スイッチング素子）、  (17,18)・・導通検出回路（極性検出手段）、  (19,20)・・計時回路（計時手段）、  (21,22)・・第１，第２のカウンタ、  (23,24)・・第１，第２の駆動信号発生回路、  (25,26)・・第１，第２の駆動回路、  (27)・・発振回路、  (49)・・アップカウンタ回路、  (50,51)・・第１，第２のラッチ回路、  (52,53)・・第１，第２の減算回路、  (54,55)・・第１，第２の比較回路、  (56,57)・・第１，第２の軽負荷検出回路、  (62)・・同期整流制御用ＩＣ、  (63,64)・・第１，第２の充電回路、  (65,66)・・第１，第２の放電回路、  (67,68)・・第１，第２の計時用コンデンサ、  (69,70)・・第１，第２の基準電源、  (71,72)・・第１，第２の比較器、  (73,74)・・第１，第２のＡＮＤゲート、  (83,84)・・第３，第４の基準電源、  (85,86)・・第３，第４の比較器、  (87,88)・・第１，第２のＲＳフリップフロップ、  (89,90)・・第１，第２のリセット回路、  (94,95)・・第１，第２の標本化パルス発生回路、  (96,97)・・第１，第２のサンプルホールド回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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