(57)【要約】【課題】  信号電圧の振幅減少及び、素子サイズの縮小化への対応を可能とし、レーザ電圧プローブによる電位波形の測定を容易化する方法と装置の提供。【解決手段】  電子波形の観測対象領域とＬＶＰ測定用素子１０１を接続し、ＬＶＰ測定用素子１０１をレーザ照射位置としてＬＶＰ測定を行うことで、電位波形を測定する方法であって、ＬＶＰ測定用素子１０１はＭＯＳキャパシタ構造を有し、そのドレイン拡散領域１０３とソース拡散領域１０５には、メタル配線１１３−１により観測領域の電位波形が印加され、ゲート１０７には観測領域と逆論理の電位波形が印加され、ＬＶＰ測定用素子１０１のチャネル面Ａ−Ａ’のバンドギャップは、観測領域の論理遷移に伴って、１２１及び１２３のように変化し、これによりフランツ・ケルディッシュ効果が発生し光吸収率が変化する様子がＬＶＰ測定により観測される。【選択図】  図１
2006133112.tif 000002
【特許請求の範囲】
【請求項１】
不純物拡散領域とゲートを有しチャネル構造を有する測定用素子の前記不純物拡散領域と前記ゲートのうちの一方に、電位波形の測定対象の領域を接続して信号を印加し、前記不純物拡散領域と前記ゲートのうちの他方に、前記一方に印加する信号とは相補の信号を印加し、前記測定用素子にレーザ光を照射し反射光を測定することで、前記測定対象の領域の電位測定を行う、ことを特徴とする半導体装置内部の電位波形測定方法。
【請求項２】
基板表層に設けられた不純物拡散領域と、前記不純物拡散領域の間隙の基板上にゲート絶縁膜を介して設けられ前記不純物拡散領域の間を延在された少なくとも１つのゲートを有する測定用素子を半導体装置内に設け、
前記半導体装置内での電位波形の測定対象の領域を、前記不純物拡散領域と前記ゲートの少なくとも一方に接続し、
前記測定用素子をレーザ照射位置としてレーザ光を照射し反射光を測定することで電位測定を行い、
その際、前記測定対象の領域の信号遷移に基づき、前記測定用素子の前記ゲートの延在方向に直交する方向に沿って前記ゲートの少なくとも１側にバンドギャップの傾斜を生じさせ光吸収率を変化させる、ことを特徴とする半導体装置内部の電位波形測定方法。
【請求項３】
前記電位波形の測定対象の領域を前記不純物拡散領域と前記ゲートのうちの一方に接続して信号を印加し、
前記不純物拡散領域と前記ゲートのうちの他方に、前記一方に印加する信号とは相補の信号を印加する、ことを特徴とする請求項２記載の半導体装置内部の電位波形測定方法。
【請求項４】
それぞれが不純物拡散領域の間の領域を延在されたゲートを複数備え、
前記複数のゲートの一端は共通に接続され、前記複数のゲートの他端は、自由端又は共通接続され、複数の前記不純物拡散領域は共通の信号が印加され、
前記複数のゲートには、前記不純物拡散領域とは逆論理の信号が印加される、ことを特徴とする請求項１又は２記載の半導体装置内部の電位波形測定方法。
【請求項５】
前記ゲートに対して延在方向両側に２つの前記不純物拡散領域をそれぞれ設けるか、もしくは、１つの前記不純物拡散領域が前記ゲートの延在方向の両側及び前記ゲートの一端を囲む、ことを特徴とする請求項１又は２記載の半導体装置内部の電位波形測定方法。
【請求項６】
１つの前記不純物拡散領域にて、複数の前記ゲートの延在方向両側及び複数の前記ゲートの一端を囲み、複数の前記ゲートの他端は共通接続する、ことを特徴とする請求項１又は２記載の半導体装置内部の電位波形測定方法。
【請求項７】
インバータ素子を構成する２つのＭＯＳトランジスタの少なくとも一方のＭＯＳトランジスタのゲートに、前記ゲートの縁から、長手方向に直交する方向に突出する突起部を備え、前記突起部の両側には前記ＭＯＳトランジスタの不純物拡散領域が設けられている、ことを特徴とする請求項１又は２記載の半導体装置内部の電位波形測定方法。
【請求項８】
インバータ素子の入力を前記測定用素子のゲートに接続し、前記インバータ素子の出力を前記不純物拡散領域に接続してなる、ことを特徴とする請求項１又は２記載の半導体装置内部の電位波形測定方法。
【請求項９】
インバータ素子を構成する２つのＭＯＳトランジスタの少なくとも一方のＭＯＳトランジスタのゲートを複数本並設し、前記複数本のゲートは共通接続され、
複数本の前記ゲートの延在方向両側に設けられる不純物拡散領域のうちの少なくとも１つは、電源に接続され、他の不純物拡散領域は、前記インバータの出力に共通接続される、ことを特徴とする請求項１又は２記載の半導体装置内部の電位波形測定方法。
【請求項１０】
インバータ素子を構成する第１、第２のＭＯＳトランジスタのそれぞれについてゲートを複数本並設し、前記複数本のゲートは共通接続され、
前記第１のＭＯＳトランジスタの複数本の前記ゲートの延在方向両側に設けられる不純物拡散領域のうちの少なくとも１つは、第１の電源に接続され、他の不純物拡散領域は、前記インバータの出力に接続され、
前記第２のＭＯＳトランジスタの複数本の前記ゲートの延在方向両側に設けられる不純物拡散領域のうちの少なくとも１つは、第２の電源に接続され、他の不純物拡散領域は、前記インバータの出力に接続される、ことを特徴とする請求項１又は２記載の半導体装置内部の電位波形測定方法。
【請求項１１】
半導体集積回路内の導体配線に対し、レーザ電圧プローブ測定による観測が可能な測定用素子を接続し、該測定用素子をレーザ照射位置としてレーザ電圧プローブ測定を行う半導体集積回路内部の電位波形測定方法において、
ゲートポリシリコン領域と不純物拡散領域を有するＭＯＳキャパシタ構造と、前記不純物拡散領域及び前記ゲートポリシリコン領域に、被測定箇所の電位波形及び前記電位波形を論理反転したディジタル信号波形をそれぞれ印加する回路と、を具備した構成の素子を、前記測定用素子として用いる、ことを特徴とする半導体集積回路内部の電位波形測定方法。
【請求項１２】
ゲートポリシリコン領域と不純物拡散領域からなるＭＯＳキャパシタと、該拡散領域及び該ゲートポリシリコン領域のいずれかに被測定箇所の電位波形を印加する回路と、を具備する構造を、前記レーザ電圧プローブ測定用素子として用いる、ことを特徴とする請求項１１記載の半導体集積回路内部の電位波形測定方法。
【請求項１３】
ゲートポリシリコン領域を２個以上の複数とし、ゲートポリシリコン領域と拡散領域を交互に配置する、ことを特徴とする請求項１１記載の半導体集積回路内部の電位波形測定方法。
【請求項１４】
ＣＭＯＳ論理回路素子のＭＯＳトランジスタのゲート領域に対して、ドレイン領域に向かう突起部を設け、当該突起部をレーザ電圧プローブ測定用素子として用いる、ことを特徴とする請求項１１記載の半導体集積回路内部の電位波形測定方法。
【請求項１５】
ＣＭＯＳ論理回路素子に対し、請求項１１記載の前記測定用素子を付加し、前記測定用素子に対して、レーザ電圧プローブによる電位波形測定を行うことを特徴とする、半導体集積回路内部の電位波形測定方法。
【請求項１６】
被測定箇所の電位波形を論理反転したディジタル信号波形を得るために、インバータ素子を用いる、ことを特徴とする請求項１２記載の半導体集積回路内部の電位波形測定方法。
【請求項１７】
インバータとレーザ電圧プローブ測定用素子を結合させ、複合ゲート形状とする、ことを特徴とする請求項１６記載の半導体集積回路内部の電位波形測定方法。
【請求項１８】
半導体集積回路内の導体配線に対し、レーザ電圧プローブ測定用素子を接続し、前記測定用素子をレーザ照射位置としてレーザ電圧プローブ測定を行う半導体集積回路のレーザ電圧プローブ測定用素子が、
ゲートポリシリコン領域と不純物拡散領域からなるＭＯＳキャパシタ構造と、
前記不純物拡散領域及び該ゲートポリシリコン領域に被測定箇所の電位波形及び左記波形を論理反転したディジタル信号波形をそれぞれ印加する回路と、
を具備する、ことを特徴とするレーザ電圧プローブ測定用素子。
【請求項１９】
ゲートポリシリコン領域と不純物拡散領域からなるＭＯＳキャパシタ構造と、該不純物拡散領域及び該ゲートポリシリコン領域のいずれかに被測定箇所の電位波形を印加する回路と、を具備する、ことを特徴とする請求項１８記載のレーザ電圧プローブ測定用素子。
【請求項２０】
ゲートポリシリコン領域を２個以上の複数とし、
ゲートポリシリコン領域と不純物拡散領域を交互に配置してなる、ことを特徴とする請求項１８記載のレーザ電圧プローブ測定用素子。
【請求項２１】
ＣＭＯＳ論理回路素子において、ＭＯＳトランジスタのゲート領域に、ドレイン領域に向かう突起部が設けられ、請求項１８記載のレーザ電圧プローブ測定用素子を構成してなる、ことを特徴とするＣＭＯＳ論理回路素子。
【請求項２２】
請求項１８記載のレーザ電圧プローブ測定用素子構造が付加されたＣＭＯＳ論理回路素子。
【請求項２３】
請求項１８記載のレーザ電圧プローブ測定用素子に、インバータ素子を付加し、
前記インバータ素子を用いて、被測定箇所の電位波形を論理反転したディジタル信号波形を得る、ことを特徴とする、レーザ電圧プローブ測定用素子。
【請求項２４】
請求項２３記載のレーザ電圧プローブ測定用素子において、前記インバータとレーザ電圧プローブ測定用素子を結合させ、複合ゲート形状とすることを特徴とする、レーザ電圧プローブ測定用素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザ電圧プローブにより、半導体集積回路内部の電位波形を測定するための方法及び測定用素子に関するものであり、特に、レーザ電圧プローブ測定用素子構造の観測性向上に好適な方法と素子に関する。
【背景技術】
【０００２】
半導体集積回路内の能動領域の電界を検出する方法として、特許文献１等の記載が参照される。図１４は、特許文献１に記載される方法を説明するための図である。図１４に示すように、レーザビーム７０１をＭＯＳトランジスタのドレインなどのＰＮ接合７０２付近に集束させる機能と、ＰＮ接合部７０２の背後の酸化膜界面７０３や金属７０４から反射されるレーザビームを強度を検出器７０５で測定する機能を具備している。レーザビーム７０１は、ＰＮ接合部７０２を通過する際に、フランツ・ケルディッシュ効果(Franz-Keldysh effect;強い電界の印加により半導体や絶縁体の光吸収端の波長が長波長側にシフトするようにみえる効果)により、部分的に吸収され、その光吸収率は、ＰＮ接合部７０２の電界強度に応じた大きさとなる。したがって、検出器７０５で測定される反射光強度の変化から、ＰＮ接合部７０２における電界強度の変化を検出することが可能である。
【０００３】
トランジスタのドレインにレーザ照射を行った場合には、ＰＮ接合部の電界強度はドレイン電位に依存するため、上記方法により、トランジスタのドレイン電位を測定するＬＶＰ（Laser Voltage Probing）測定が可能である。このため、上記測定方法は、ディジタル集積回路のタイミング検証や故障解析等に有用である。また、チップ裏面からレーザ照射を行うために、従来のＥＢ（Electron  Beam）装置を用いた解析が困難なフリップチップでも解析が可能であり、この点で、極めて有効といえる。
【０００４】
【特許文献１】特表２００２−５２２７７０号公報（第４図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の方法は、回路素子の寸法の縮小により観測が困難になる、という問題点を有している。例えば、特許文献１に記載の方法では、シリコンに対してレーザ照射を行う場合、室温でレーザ光の波長を１０６５ｎｍとした場合に、光吸収率の変化が最も大きくなることが報告されている。
【０００６】
これは、レーザ光のフォトンのエネルギーが、シリコンのバンドギャップエネルギーに近い場合に、光吸収率の変化が大きくなるためである。逆に言えば、シリコンの集積回路に対して、ＬＶＰ測定を行う場合、レーザビームは波長が、１０００ｎｍ程度の赤外レーザを使用する必要があるということである。
【０００７】
したがって、レーザビームの集束スポット径は、回折限界の影響により、最低でも、数１００ｎｍ程度の大きさとなる。
【０００８】
一方、９０ｎｍ技術ノードの半導体集積回路の場合、最小サイズのトランジスタは数１００ｎｍ程度であり、上記と概ね同じ大きさである。すなわち、素子サイズが今後さらに小さくなると、レーザスポット径の方が素子サイズよりも大きくなり、１個のトランジスタだけに選択的にレーザ照射することが困難になる可能性がある。つまり、トランジスタの配置間隔が狭いために、観測位置に隣接するトランジスタも必然的にレーザスポット内に含まれてしまう、わけである。
【０００９】
そして、この状態でＬＶＰ測定を行うと、複数のトランジスタの電位波形が混ざって観測されることとなり、故障解析等の用途に用いるのは困難である。
【００１０】
また、半導体集積回路の電源の低電圧化も、ＬＶＰ測定を困難にする一因となっている。すなわち、電源の低電圧化により、信号電圧の振幅が小さくなると、フランツ・ケルディッシュ効果による光吸収率の変化も小さくなるため、ＬＶＰ測定が困難になる。
【００１１】
上記のような、素子サイズ縮小や電源の低電圧化により、ＬＶＰ測定が困難になる問題を解決する手法としては、ＬＶＰ測定用素子を用いる方法が容易に類推できる。これは、比較的面積が大きく、ＬＶＰ観測性が高い構造を、半導体集積回路内に、予め形成しておくという手法である。例えば、あるメタル配線の電位を測定したい場合には、該メタル配線と、図１４のｎ＋拡散層（heavily doped n+ region、単に「n+ region」ともいう）７０６とをコンタクトを用いて接続しておく。ｎ＋拡散層７０６とｐ型半導体基板はダイオード構造を形成し、ｎ＋拡散層７０６の電位によって接合面の電界強度が変化するので、ｎ＋拡散層７０６を観測位置として、ＬＶＰ測定を行うことで、メタル配線の電位波形を得ることができる。
【００１２】
したがって、本発明の目的は、かかる従来の構造と比べて、フランツ・ケルディッシュ効果による光吸収率の変化が大きい測定方法と測定用素子を提供することにある。
【００１３】
また、本発明の他の目的は、素子サイズを縮小可能とする方法と素子を提供することにある。
【課題を解決するための手段】
【００１４】
前記目的を達成する本発明の１つのアスペクトに係る方法は、不純物拡散領域とゲートを有しチャネル構造を有する測定用素子に、電位波形の測定対象の領域を接続し、前記測定用素子にレーザ光を照射し反射光を測定することで、前記測定対象の領域の電位測定を行うものである。より詳しくは、本発明に係る方法は、基板表層に設けられた不純物拡散領域と、前記不純物拡散領域の間隙の基板上にゲート絶縁膜を介して設けられ前記不純物拡散領域の間を延在された少なくとも１つのゲートを有する測定用素子を半導体装置内に設け、前記半導体装置内での電位波形の測定対象の領域を、前記不純物拡散領域と前記ゲートの少なくとも一方に接続し、前記測定用素子をレーザ照射位置としてレーザ光を照射し反射光を測定することで電位測定を行い、その際、前記測定対象の領域の信号遷移に基づき、前記測定用素子の前記ゲートの延在方向に直交する方向に沿って前記ゲートの両側又は１側にバンドギャップの傾斜を生じさせ光吸収率を変化させる。
【００１５】
本発明の他のアスペクトに係る素子は、不純物拡散領域とゲートを有しチャネル構造を有する測定用素子であって、電位波形の測定対象の領域が前記ゲート又は前記不純物拡散領域に接続され、前記測定用素子にはレーザ光が照射され、反射光を測定することで、前記測定対象の領域の電位測定が行われる。レーザ照射位置としてレーザ電圧プローブ測定が行われる測定用素子であって、基板表層に設けられた不純物拡散領域と、前記不純物拡散領域の間隙の基板上にゲート絶縁膜を介して設けられ前記不純物拡散領域の間を延在された少なくとも１つのゲートを有し、半導体装置内での電位波形の測定対象の領域が、前記不純物拡散領域と前記ゲートの少なくとも１つに接続され、前記測定対象の領域の信号の遷移に基づき、前記測定用素子の前記ゲートの延在方向に直交する方向に沿って前記ゲートの少なくとも１側にバンドギャップの傾斜を生じ光吸収率の変化が生じる構成とされている。
【００１６】
本発明において、前記レーザ電圧プローブ測定による電位波形の測定対象の領域を、前記不純物拡散領域と前記ゲートのうちの一方に接続して信号を印加し、前記不純物拡散領域と前記ゲートのうちの他方に、前記一方に印加する信号と逆相の信号を印加する。
［発明の原理］
【００１７】
本発明は、ＬＶＰによる電位波形測定を容易化するためのＬＶＰ測定用素子構造として、２個の不純物拡散領域と、それに挟まれたゲートポリシリコン領域と、２個の不純物拡散領域を短絡する導体配線からなる構造を有する。これは、通常のＭＯＳキャパシタと同じ形状であるが、不純物拡散領域に、被測定信号が印加され、ゲート領域には、該不純物拡散領域と逆論理の信号が印加されるように構成されている点が、通常のＭＯＳキャパシタと異なる。
【００１８】
この構造は、ディジタル回路素子としては何ら機能を持たないが、ＭＯＳキャパシタの中央をレーザ照射位置とした場合のＬＶＰ観測性が、インバータ等よりも高くなるという特徴がある。
【００１９】
そのため、本発明のＬＶＰ測定用素子構造を用いることにより、電圧振幅が小さい場合でもＬＶＰによる電位波形測定が可能である。
【００２０】
また、本発明のＬＶＰ測定用素子構造は、従来の素子構造よりも、光吸収率の変化が大きいため、素子サイズを縮小することが可能である。
【００２１】
本発明に係るＬＶＰ測定用素子構造は、チャネルがＯＮ状態の場合には、バンドギャップが水平になるが、チャネルがＯＦＦ状態の場合には、ゲート両側の比較的狭い領域に、急峻なバンドギャップ傾斜が発生し、この領域で、光吸収率が変化する。
【００２２】
よって、本発明によれば、ゲートの中央をレーザ照射位置として、ＬＶＰ測定を行い、反射光強度を測定することで、電位波形を得ることが可能である。
【００２３】
インバータ素子のＭＯＳトランジスタでは、ソースは電源ないしはグランド電位に固定されているために、バンドギャップ傾斜が発生するのは、ゲートとドレインの間の領域に限られる。
【００２４】
これに対して、本発明のＬＶＰ測定用素子においては、ゲートの両側にバンドギャップ傾斜が発生する構成としたことで、レーザ光を照射した際の反射光強度の変化が、インバータ素子のＭＯＳトランジスタに比べて大きく、ＬＶＰ観測性が高くなる。
【００２５】
また、同じ理由で、本発明のＬＶＰ測定用素子のＬＶＰ観測性は、ＣＭＯＳ論理回路素子よりも高い。
【発明の効果】
【００２６】
本発明によれば、従来より提案されている同種の測定用素子構造と比較して、光吸収率の変化が大きいため、ＬＶＰ観測性が高い。そのため、将来の半導体集積回路製造プロセスの進歩により、電源が低電圧化して信号波形の電圧振幅が小さくなった場合においても、レーザ電圧プローブ測定方法を用いた半導体集積回路内部の電位波形測定を可能としている。
【００２７】
また、本発明によれば、従来提案された同種の構造よりも、寸法を小さくすることが可能である。
【発明を実施するための最良の形態】
【００２８】
本発明を実施形態について以下に説明する。図１は、本発明の第１の実施形態の測定用素子の構造及び動作原理を説明するための図であり、図１（ａ）は、ＬＶＰ測定用素子１０１の構成を示す平面図である。
【００２９】
図１（ａ）を参照すると、本実施形態のＬＶＰ測定用素子１０１は、そのレイアウト構成として、ドレイン領域１０３と、ソース領域１０５と、ゲート領域１０７と、ｎウェル領域１０９と、コンタクト１１１と、メタル配線１１３−１及び１１３−２を備えている。
【００３０】
ドレイン１０３とソース１０５はｎウェル１０９表面に形成され、ゲート１０７は、ドレイン１０３とソース１０５の間の領域に、不図示のゲート絶縁膜（酸化膜）を介して形成された導電部材よりなる。ｎウェル１０９は、集積回路の電源電位に固定されており、全体としては、ｐチャネルＭＯＳトランジスタを形成している。なお、ドレイン領域１０３とソース領域１０５とゲート領域１０７は、ドレイン１０３、ソース１０５、ゲート１０７ともいう。また、導電部材よりなるゲート１０７は、ゲート電極ともいい、例えばポリシリコンよりなり、この場合、ポリシリコンゲートともいう。
【００３１】
また、ドレイン１０３とソース１０５は、コンタクト１１１及びメタル配線１１３−１により短絡されており、ＬＶＰ測定用素子１０１全体としては、ｐＭＯＳキャパシタを形成している。また、ゲート１０７は、メタル配線１１３−２に接続されている。
【００３２】
本実施形態では、ＬＶＰによる電位波形の測定対象の領域（不図示）と、図１（ａ）のメタル配線１１３−１とを接続し、メタル配線１１３−２には、メタル配線１１３−１と逆論理のディジタル信号が印加されるように回路を構成する。すなわち、ドレイン１０３とソース１０５には、被測定信号が印加され、ゲート１０７には、被測定信号と逆論理のディジタル信号が常に印加される。かかる構成は、本実施形態の特徴の１つをなしており、従来のディジタル回路素子と異なる特徴的な点である。
【００３３】
次に、本実施形態の動作について説明する。ＬＶＰ測定用素子１０１の中央付近を観測ポイントとすることで、ＬＶＰによる波形測定が可能である。
【００３４】
また、ＬＶＰ測定用素子は、電界の有無による光吸収量の変化が、通常のＣＭＯＳ論理回路素子のトランジスタと比較して大きいため、波形観測が容易であるという利点をもつ。この理由については後述する。
【００３５】
なお、図１（ａ）で説明した例とは逆に、ＬＶＰで電位波形の測定対象領域と、メタル配線１１３−２を接続し、メタル配線１１３−１には、メタル配線１１３−２と逆論理のディジタル信号が印加されるように回路を構成しても、同じように作動させることが可能である。
【００３６】
また、説明の便宜上、ＬＶＰ測定用素子１０１は、ｐチャネルＭＯＳトランジスタとしているが、これはｎチャネルＭＯＳトランジスタを用いても、同様に機能させることが可能である。
【００３７】
次に、ＬＶＰ測定用素子１０１の光吸収量の変化が、通常のトランジスタよりも大きい理由について説明する。
【００３８】
ＬＶＰ測定は、測定原理として、バンドギャップが傾斜することで、光吸収係数が変化する性質を用いている。すなわち、電界により、バンドギャップが傾斜すると、光吸収係数も変化するので、この領域に、レーザ光を照射することで、反射光強度の変化から電界や電位波形を測定できる。
【００３９】
一方、本願出願人の検討結果（後述する）より、ＬＶＰ測定の際に、光吸収量の変化に最も寄与するのは、トランジスタのチャネル面における水平方向のバンドギャップ傾斜であることが明らかになっている。
【００４０】
図１（ｂ）は、図１（ａ）のＡ−Ａ’線（ゲート電極の延在方向(ゲート幅方向)に直行するゲート長方向）間の領域における、断面構造及びチャネル面のバンドギャップ傾斜を表す図であり、ゲート１０７の電位によりバンドギャップの形状が変化する様子を表している。なお、図１（ｂ）の断面図において、ドレイン１０３とソース１０５間の領域の基板上に設けられたゲート絶縁膜（酸化膜）は不図示とされ、ゲート１０７（ゲート電極）のみが示されている。
【００４１】
例えば、図１（ｂ）の１２１は、ゲート１０７の電位がＬｏｗレベルの場合のバンドギャップであり、図１（ｂ）の１２３は、ゲート１０７の電位がＨｉｇｈレベルの場合のバンドギャップに相当する。
【００４２】
ゲート１０７の電位がＬｏｗレベルの場合には、ゲート１０７からの電界により、チャネル領域１１５の電位が低下して、チャネル領域１１５のバンドギャップ１２１は、エネルギー準位の高い側に移動する。また、ドレイン１０３とソース１０５はＨｉｇｈレベルであるため、バンドギャップ１２１は、エネルギー準位の低い側へ移動し、結果として、バンドギャップ１２１は水平な形状となる。
【００４３】
一方、ゲート１０７の電位がＨｉｇｈレベルの場合には、チャネル領域１１５では電位が上昇し、チャネル領域１１５のバンドギャップ１２３は、エネルギー準位の低い側に折れ曲がってエネルギー障壁を形成する。このときトランジスタはＯＦＦ状態となり、チャネル領域１１５は高抵抗となるが、ドレイン１０３とソース１０５はＬｏｗレベルであるため、バンドギャップ１２３は、エネルギー準位の高い側に折れ曲り、結果として、ゲート１０７の両側でバンドギャップ１２３の傾斜が急峻になる。
【００４４】
このとき、ＬＶＰのレーザ照射領域の集束スポット径は、数１００ｎｍ程度あるのに対し、ゲート１０７の長さは、近年の先端的な半導体集積回路製造プロセスでは、１００ｎｍ以下であることから、ゲート１０７の両側のバンドギャップ傾斜を両方ともレーザ照射領域に捉えることが可能である。
【００４５】
本発明の比較例として、図２（ａ）に示すような通常のＣＭＯＳインバータ素子の場合、チャネル面のバンドギャップは、図２（ｂ）のような形状となる。
【００４６】
図２（ａ）は、１Ｗサイズのインバータの構造を表しており、１０３はｐチャネルＭＯＳトランジスタのドレインであり、１０５はｐチャネルＭＯＳトランジスタのソースであり、１０７はｐチャネルＭＯＳトランジスタのゲートであり、１０９はｎウェルを表している。また、１３１はｎチャネルＭＯＳトランジスタのドレインであり、１３３はｎチャネルＭＯＳトランジスタのソースであり、１３５はｎチャネルＭＯＳトランジスタのゲートである。ｐチャネルＭＯＳトランジスタのソース１０５は、メタル配線１１３経由で電源に接続されており、ｎチャネルＭＯＳトランジスタのソース１３３は、メタル配線１１３経由でグランドに接続されており、ｐチャネルＭＯＳトランジスタのゲート１０７とｎチャネルＭＯＳトランジスタのゲート１３５は、メタル配線１１３−３に共通に接続され、ｐチャネルＭＯＳトランジスタドレイン１０３とｎチャネルＭＯＳトランジスタのドレイン１３１は、メタル配線１１３−４に共通に接続されている。図２（ａ）の構造全体としては、メタル配線１１３−３に印加された電位を、論理反転した上でメタル配線１１３−４から出力する機能を有する。また、図２（ａ）のｐチャネルＭＯＳトランジスタと、図１（ａ）のＬＶＰ測定用素子１０１は、同じ大きさである。
【００４７】
図２（ｂ）は、図２（ａ）のｐＭＯＳのチャネル面に相当するＢ−Ｂ’間の領域の断面図とバンドギャップ形状をあらわしており、１２１はゲート電位がＬｏｗレベルの場合のバンドギャップであり、１２３はＨｉｇｈレベルの場合である。図２（ｂ）と図１（ｂ）のバンドギャップ形状を比較すると、図２のインバータはソース１０５の電位が固定されているため、ゲート１０７の片側（ドレイン１０３の側）にしか急峻なバンドギャップ傾斜が発生しない。
【００４８】
これに対し、本実施形態のＬＶＰ測定用素子１０１では、ゲート１０７の両側でバンドギャップ１２３の傾斜が急峻となる（図１（ｂ）参照）。そのため、図１（ａ）のＬＶＰ測定用素子１０１は、同じ大きさのインバータに比較してＬＶＰ観測性が高くなる。
【００４９】
次に、ＬＶＰにより観測されているのは、トランジスタのチャネル面における水平方向のバンドギャップ傾斜であると判断できる根拠について説明する。
【００５０】
以前より、本願出願人は、トランジスタのどの部分の電界がＬＶＰにより観測されているのかについて、測定による検討を行ってきた。図３は、この検討に用いたｐチャネルＭＯＳトランジスタ２０１の構造を表している。このトランジスタは、ｎウェル１０９上に形成されたｐチャネルＭＯＳトランジスタであり、製造プロセスの技術ノードは、９０ｎｍであり、物理ゲート長は６５ｎｍである。また、ソース１０５はメタル配線１１３経由で電源に接続されており、電源電位は１Ｖである。また、ゲート１０７及びドレイン１０３は、それぞれメタル配線１１３に接続されており、外部からＨｉｇｈレベル（＋１．０Ｖ）ないしはＬｏｗレベル（０Ｖ）のディジタル信号を印加することが可能である。
【００５１】
図４は、図３のトランジスタ２０１の中央に対してＬＶＰ測定を行った結果である。図４（ａ）では、「回路」の欄に示されるように、トランジスタ２０１のドレインにクロック信号を印加し、ゲートは電源電位ＶＤＤに固定した場合のＬＶＰ測定を行っている。このときクロック信号の波形は、図４（ａ）のＬＶＰ波形の欄に示される３０１であるが、電圧はＨｉｇｈレベルが１Ｖであり、Ｌｏｗレベルは０Ｖである。
【００５２】
図４（ｂ）は、図４（ａ）とは逆に、ドレインを電源電位ＶＤＤに固定して、ゲートのみにクロック信号を印加した場合である。
【００５３】
図４（ｃ）は、ゲートにクロック信号を印加し、ドレインには、ゲートとは逆論理の信号波形を印加した場合である。図４（ｃ）は、ドレインとゲートが常に逆論理となるため、インバータの動作状態を模擬しているといえる。
【００５４】
図４（ａ）、図４（ｂ）のＬＶＰ波形より、トランジスタのゲートやドレインのみに信号印加した場合でも、ＬＶＰ測定は可能であることがわかる。
【００５５】
また、図４（ａ）と図４（ｂ）を比較すると、ＬＶＰ波形の論理が逆になっていることがわかる。すなわち、ドレインにクロック信号を入力した場合、図４（ａ）では、信号波形とＬＶＰ波形が逆論理（逆相）になる。
【００５６】
ゲートにクロックを入れた場合、図４（ｂ）では、信号波形とＬＶＰ波形の論理が一致する。
【００５７】
さらに、図４（ｃ）のＬＶＰ波形は、振幅が他に比べて大きいことも明らかである。
【００５８】
図４の「バンドギャップ傾斜」の欄は、図３のＣ−Ｃ’線（ゲート電極の延在方向(ゲート幅方向)に直行するゲート長方向）の領域におけるチャネル面の水平方向のバンドギャップ傾斜を表している。１２１は入力するクロック信号がＬｏｗレベルの場合であり、１２３はＨｉｇｈレベルの場合に相当する。
【００５９】
ここで、最初に述べたように、ＬＶＰでは、図４のバンドギャップの傾斜を検出していると考えると、図４（ａ）と図４（ｂ）で、ＬＶＰ波形の論理が逆になる理由が説明できる。
【００６０】
すなわち、図４（ａ）では、印加電圧がＬｏｗレベルの場合、（１２１）でバンドの傾きが大きくなるのに対し、図４（ｂ）では、印加電圧がＨｉｇｈレベルの場合、（１２３）でバンドの傾きが大きくなっている。
【００６１】
また、図４（ｃ）において、入力がＬｏｗレベルの場合は、バンドギャップ１２１が、ほぼ水平となり、Ｈｉｇｈレベルの場合には、チャネル−ドレイン間領域３０３に、バンドギャップ１２３の傾斜が急峻な領域が発生する。
【００６２】
これは、図４（ａ）と図４（ｂ）と比較すると、バンドギャップ傾斜の変化が大きい。すなわち、図４（ｃ）のＬＶＰ波形の振幅が、図４（ａ）、図４（ｂ）と比較して大きいのは、バンドギャップ傾斜の変化が大きいためと説明できる。つまり、チャネル−ドレイン間領域３０３に形成されるバンドギャップ１２１の傾斜とバンドギャップ１２３の傾斜の差が大きいほど、ＬＶＰ観測性が高くなる。すなわち、ゲート又はドレインの一方にのみ信号波形を印加するよりも、ゲートとドレインが逆論理となる信号波形を印加する方が、バンドギャップの差が大きくなり、ＬＶＰ観測性がより高まる。
【００６３】
図４（ａ）では、入力がＨｉｇｈレベルの場合、（１２３）でも、バンドギャップが完全に水平にはならないので、バンドギャップ傾斜の変化量が小さくなる。
【００６４】
また、図４（ｂ）では、電位が変化するのがゲートのみであるために、バンドギャップの傾斜の変化量が小さい。
【００６５】
以上の理由から、ＬＶＰで観測されているのは、チャネル面の水平方向のバンドギャップ傾斜であるといえる。したがって、ＬＶＰ測定用素子として、図１のような構造を用いることで、ＬＶＰ観測性を向上できる。
【００６６】
なお、図１４に従来技術として示したような、不純物拡散領域のみで形成されている対基板のダイオード構造は、ゲートやチャネルといった構造を具備していないため、本発明のＬＶＰ測定用素子１０１に比較すると、ＬＶＰ観測性が悪くなる。図５は、従来技術の説明に用いた図１４の対基板ダイオード構造の断面図を模式的に示す図である。図５において、１４１は不純物拡散領域であり、１０９はウェル領域であり、１１１はコンタクトであり、１１３はメタル配線である。１４３は、ＳＴＩ（Shallow Trench Isolation）である。不純物拡散領域１４１とウェル領域１０９の間には、ＰＮ接合面が存在するが、この部分の接合面は、不純物注入の際の加速電圧で不純物濃度が決定されるため、不純物濃度勾配が緩やかとなる。そのため、バンドギャップの傾斜が急峻にはならず、ＬＶＰによる観測性は低くなる。
【００６７】
これに対し、本発明によれば、例えばチャネルとドレインの間の接合面は、ゲートのセルフアラインにより形成されるため濃度勾配が大きく、バンドギャップ傾斜が急峻になるために、ＬＶＰ観測性が高い。
【００６８】
また、図５の不純物拡散領域１４１の側面は、ＳＴＩ領域１４３に接しており、これは、バンドギャップが大きい材質であるために、フランツ・ケルディッシュ効果による光吸収率の変化が小さい。したがって、この部位の電界はＬＶＰでは検出困難である。
【００６９】
次に、本発明の第２の実施形態について説明する。本発明の第２の実施形態は、前記第１の実施形態と同じようなＬＶＰ測定用素子構造であり、その基本形状は、図１の１０１と同じである。前記第１の実施形態と本実施形態との相違点として、前記第１の実施形態では、不純物拡散領域１０３及び１０５とゲート領域１０７に逆論理の電位波形を印加していたのに対し、本実施形態では、不純物拡散領域（ドレイン）１０３及び不純物拡散領域（ソース）１０５とゲート領域１０７のいずれかに、電位波形を印加する。
【００７０】
かかる構造でも、チャネル−不純物拡散領域間の電界は、従来のダイオード構造（図５及び図１４）よりも大きいので、本実施形態で述べたＬＶＰ測定用素子は、従来のダイオード構造（図５及び図１４）よりもＬＶＰ観測性が高い。
【００７１】
ただし、図４に示されるように、不純物拡散領域１０３及び１０５とゲート領域１０７のいずれかのみに電位波形を印加した場合、チャネル面のバンドギャップ傾斜の変化が小さくなるため、フランツ・ケルディッシュ効果による光吸収係数の変化が小さくなる。そのため、前記第１の実施形態に比べると、ＬＶＰ波形の振幅が小さくなり、観測性は低下する。
【００７２】
次に、本発明の第３の実施形態について説明する。図６（ａ）は、本発明の第３の実施形態のＬＶＰ測定用素子の構成を示す平面図である。本実施形態においては、前記第１の実施形態と同様に、メタル配線１１３−１及び１１３−２に被測定信号及びそれを論理反転した信号を印加し、ＬＶＰ測定用素子の中央をレーザ照射位置としてＬＶＰ測定を行うことで、電位波形の測定を可能としている。
【００７３】
前記第１の実施形態と本実施形態との相違点としては、前記第１の実施形態のＬＶＰ測定用素子１０１には、ゲート１０７が１個だけ含まれるのに対し、本実施形態では、３個のゲート１０７が含まれており、ゲート１０７と不純物拡散領域１５１が交互に複数配置されている。
【００７４】
本実施形態では、ゲート１０７と不純物拡散領域１５１に逆論理のディジタル信号が印加されるので、前記第１の実施形態と同じようなバンドギャップ傾斜が発生し、これをＬＶＰにより測定することができる。
【００７５】
また、図６（ｂ）は、図６（ａ）のゲート１０７を、不純物拡散領域１５１を囲むようなリング型形状とした例であるが、この形状でも同じ効果を得ることが可能である。
【００７６】
本実施形態は、将来のトランジスタサイズ縮小に対応するものである。
【００７７】
ＩＴＲＳ（INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS）によれば、今後６年間でトランジスタの大きさが半分になるといわれているが、ＬＶＰのレーザ照射領域の直径は回折限界の影響により数１００ｎｍ以下の大きさにすることは不可能である。したがって、トランジスタサイズが縮小すると、図１に示す第１の実施形態のＬＶＰ測定用素子では、レーザ照射領域の面積に比較して素子面積が小さくなり、ＬＶＰによる電位波形観測の容易化を困難とする可能性がある。
【００７８】
本実施形態では、ゲート１０７と不純物拡散領域１５１を交互に配置することで、広い面積範囲に、電界及びフランツ・ケルディッシュ効果を発生させる。そのため、トランジスタサイズが縮小した場合においても、ＬＶＰによる電位波形観測が可能となる。
【００７９】
次に、本発明の第４の実施形態について説明する。図７（ａ）は、本発明の第４の実施形態であるＬＶＰ測定用素子の構成を示す平面図である。本発明の第４の実施形態においても、前記第１の実施形態と同様に、メタル配線１１３−１及び１１３−２に被測定信号及びそれを論理反転した信号を印加し、ＬＶＰ測定用素子の中央をレーザ照射位置としてＬＶＰ測定を行うことで、電位波形の測定が可能となるものである。
【００８０】
前記第１の実施形態と本実施形態の相違点として、前記第１の実施形態のＬＶＰ測定用素子１０１は、ドレイン領域１０３とソース領域１０５を構成要素として持っていたのに対し、本実施形態のＬＶＰ測定用素子は、上記の代わりに、不純物拡散領域１５１を１個だけ用いている。そのため、本実施形態では、不純物拡散領域１５１はゲート１０７の周囲にコの字型に配置される。このような形状でも、図７（ａ）のＡ−Ａ’間には、図１（ｂ）と同じようなバンドギャップ傾斜が発生するため、前記第１の実施形態と同様なＬＶＰ波形測定が可能である。
【００８１】
また、図７（ｂ）は、ゲート１０７の本数を複数とした例である。図７（ａ）に示す例では、ゲート１０７が１本であったのに対し、図７（ｂ）に示す例では、ゲートが複数本設けられており、ＬＶＰ測定用素子の面積を大きくすることができる。そのため、将来、トランジスタサイズが縮小した場合においても、良好なＬＶＰ観測性を維持することが可能である。
【００８２】
次に、本発明の第５の実施形態について説明する。図８は、本実施形態の構成を示す平面図である。本実施形態は、図２（ａ）に示されるようなインバータ素子の形状を若干変更することにより、ＬＶＰ観測性を向上させることを目的としている。
【００８３】
図８において、１０３はｐチャネルドレインであり、１０５はｐチャネルソースであり、１０７はゲートであり、１０９はｎウェルであり、これらは全体としてｐチャネルＭＯＳトランジスタを形成している。また、１３１はｎチャネルドレインであり、１３３はソースであり、１３５はゲートであり、これらはｎチャネルＭＯＳトランジスタを形成している。また、ｐチャネルソース１０５はメタル配線１１３経由で電源に接続されており、ｎチャネルソース１３３はメタル配線１１３経由でグランドに接続されており、図８の全体としては、入力に相当するメタル配線１１３−３に印加されたディジタル信号を、論理反転した上で１１３−４から出力するインバータ回路を形成している。なお、ドレイン・ソース・ゲートとメタル配線の間の接続は、全てコンタクト１１１によりなされている。
【００８４】
例えば図８（ａ）のインバータ素子は、ｐチャネルＭＯＳトランジスタのゲート１０７に、ゲート１０７の縁から長手方向に直交する方向に突出する突起部５０１が追加されている。突起部５０１の両側は、ドレインであるため、図８（ａ）のＡ−Ａ’間には、図１（ｂ）と同じようなバンドギャップ傾斜が発生する。
【００８５】
そのため、突起部５０１をレーザ照射位置としてＬＶＰ測定を行うことで、第１の実施形態と同様に、電位波形測定を行うことができる。
【００８６】
なお、図８（ａ）では、突起部５０１を２箇所としているが、これを１箇所としても同様の効果を得ることができる。また、３箇所以上の複数とすれば、さらに観測性を向上させることが可能である。
【００８７】
また、図８（ｂ）は、ＣＭＯＳインバータ素子に、ＬＶＰ測定用素子１０１を追加配置した例である。
【００８８】
図８（ｂ）のＬＶＰ測定用素子１０１は、前記第１の実施形態で説明したものと同じ構造である。ただし、ＬＶＰ測定用素子１０１のゲートは、インバータのｐチャネルＭＯＳトランジスタのゲート１０７に接続されている。また、ＬＶＰ測定用素子１０１のドレイン及びソースは、メタル配線１１３−４を経由してＣＭＯＳインバータの出力に接続されている。このため、ＬＶＰ測定用素子１０１の拡散（ドレイン・ソース）とゲートには、逆論理のディジタル信号が印加される。
【００８９】
したがって、図８（ｂ）のＡ−Ａ’領域のバンドギャップ形状も、図１（ｂ）と同じような形状となり、前記第１の実施形態と同様にＬＶＰ測定が可能である。
【００９０】
なお、図８では、ｐチャネルＭＯＳトランジスタの形状を変更することで、ＬＶＰ観測性を高めているが、ｎチャネルＭＯＳトランジスタの形状を変更しても、同様の効果を得ることが可能である。
【００９１】
また、図８ではＣＭＯＳインバータ素子に対して形状の変更を行ったが、この手法は、殆どのＣＭＯＳ論理回路素子に適用可能である。
【００９２】
次に、本発明の第６の実施形態について説明する。前記第１の実施形態においては、被測定信号と逆論理の信号をＬＶＰ測定用素子に印加する必要があるが、本発明の第６の実施形態では逆論理の信号生成にインバータを使用している。
【００９３】
図９は、本発明の第６の実施形態のレイアウト構成を示す平面図である。本実施形態では、前記第１の実施形態で説明したＬＶＰ測定用素子１０１に、インバータ素子６０１が追加されている。このインバータ６０１は、通常のものと同じように、入力端子１１３−３に印加されたディジタル信号を論理反転して出力する機能をもつが、インバータの出力は、メタル配線１１３−１経由でＬＶＰ測定用素子１０１のドレイン１０３とソース１０５に接続されており、インバータの入力１１３−３はメタル配線１１３−２経由でＬＶＰ測定用素子１０１のゲート１０７に接続されている。なお、図９のレイアウトを、回路図（等価回路）で表すと、図１０に示す構成となる。インバータ６０１と、インバータ６０１の出力にソース、ドレインが接続されゲートにインバータ６０１の入力端子１１３−３が接続されたＬＶＰ測定用素子１０１（ＭＯＳキャパシタ）を備えている。
【００９４】
インバータの入力端子１１３−３に被測定信号を印加すると、ＬＶＰ測定用素子１０１のゲート１０７には、被測定信号がそのまま印加され、ドレイン１０３とソース１０５には被測定信号と逆論理のディジタル信号が印加されるので、ＬＶＰ測定用素子１０１の中央を、レーザ照射位置として、ＬＶＰ測定を行うことで、電位波形の測定を行うことが可能である。
【００９５】
なお、図９とは逆に、インバータの入力１１３−３をドレイン１０３及びソース１０５に接続し、インバータの出力をゲート１０７に接続しても同じように作動させることが可能である。
【００９６】
次に、本発明の第７の実施形態について説明する。本発明の第７の実施形態は、前記第６の実施形態と同じように、被測定信号と逆論理の信号の生成にインバータを用いた例であるが、本発明の第７の実施形態では、ＬＶＰ測定用素子１０１とインバータ６０１を結合させた複合ゲートとしている。図１１は、本発明の第７の実施形態の構成を示す平面図である。
【００９７】
図１１において、１０３はｐチャネルのドレインであり、１０５はソースであり、１０７−１はゲートであり、１０９はｎウェルであり、これらは全体としてｐチャネルＭＯＳトランジスタを形成している。また、１３１はｎチャネルドレインであり、１３３はソースであり、１３５はゲートであり、これらはｎチャネルＭＯＳトランジスタを形成している。また、ｐチャネルドレイン１０３とｎチャネルドレイン１３１はメタル配線１１３−１により接続されており、全体としては、入力に相当するメタル配線１１３−３に印加されたディジタル信号を、論理反転した上でメタル配線１１３−１から出力するインバータ回路を形成している。
【００９８】
図１１において、不純物拡散領域１５１はメタル配線１１３−１に接続されているので、不純物拡散領域１５１にも、入力が論理反転された電位波形が印加される。したがって、入力（メタル配線）１１３−３（ＣＭＯＳインバータの入力端子）に被測定信号を印加すると、ｐチャネルＭＯＳトランジスタのドレイン１０３と不純物拡散領域１５１には、被測定信号が論理反転したディジタル信号が印加され、その間のゲート１０７−２には、被測定信号がそのまま印加される。すなわち、この領域では、ゲート１０７−２と不純物拡散領域１５１に、それぞれ互いに逆論理のディジタル信号が印加されていることになる。
【００９９】
この状態は、ｐチャネルドレイン１０３及び不純物拡散領域１５１と、その間のゲート１０７−２が、図１のＬＶＰ測定用素子１０１の役割を果たしていると言える。そのため、図１１の６１１近辺をレーザ照射位置として、ＬＶＰ測定を行うことで、被測定信号の電位波形を測定することが可能である。
【０１００】
図１２は、図１１のＤ−Ｄ’線の間の領域の断面とバンドギャップ形状を説明するための図である。図１１のＤ−Ｄ’線間領域におけるバンドギャップ傾斜は、図１２の形状となる。図１２において、１２１は、入力（メタル配線）１１３−３の電位がＬｏｗレベルの場合のバンドギャップ傾斜で、１２３は、入力がＨｉｇｈレベルの場合に相当する。
【０１０１】
図１２に示されるように、バンドギャップ１２３の傾斜が急峻になる領域は、Ｄ−Ｄ’間に３箇所あり、距離的には、概ね400nmの範囲に集中して存在する（技術ノードが９０ｎｍの場合）。そのため、ＬＶＰのレーザ照射領域に上記３箇所のバンドギャップ傾斜を全て捉えることが可能である。
【０１０２】
図１３（ａ）は、図１１と同じ大きさの、２ＷサイズのＣＭＯＳインバータの構造図を示している。このインバータ素子は、メタル配線１１３−３に印加された電位を論理反転したうえで、メタル配線１１３−４から出力する機能を有する。
【０１０３】
また、図１３（ｂ）は、図１３（ａ）のＥ−Ｅ’領域の断面構造図及びバンドギャップ形状を表している。
【０１０４】
図１３（ｂ）と図１２を比較すると、図１３（ｂ）の２Ｗインバータでは、バンドギャップの傾斜が急峻になるポイントは２箇所であるのに対し、本実施形態で述べたＬＶＰ測定用素子は、図１２に示されるように、３箇所の領域でバンドギャップの傾斜が急峻になる。
【０１０５】
したがって、本実施形態のＬＶＰ測定用素子は、同じ面積の２Ｗインバータと比較して、フランツ・ケルディッシュ効果による光吸収率の変化が大きくなり、そのためにＬＶＰ観測性が高くなるという長所がある。
【０１０６】
以上本発明を上記実施形態に即して説明したが、本発明は、上記実施形態の構成に限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１０７】
【図１】（ａ）は本発明の第１の実施形態の構成を示す平面図であり、（ｂ）は、Ａ−Ａ’線の断面構造及びバンドギャップ傾斜が変化する様子を表している。
【図２】（ａ）は、従来の１Ｗサイズのインバータ素子の構造をあらわしており、（ｂ）はＢ−Ｂ’線の断面構造及び、同領域のバンドギャップ傾斜の変化を示した図である。
【図３】２ＷサイズのｐチャネルＭＯＳトランジスタの平面図である。
【図４】図３のｐＭＯＳに対し、様々な条件でクロック信号を印加した場合の、ＬＶＰ波形及びバンドギャップ形状を表す図であり、（ａ）はゲートを電源電位に固定してドレインのみにクロックを印加した場合、（ｂ）はドレインを電源電位に固定してゲートにクロックを印加した場合、（ｃ）はゲートとドレインに逆論理の信号を印加した場合に相当する。
【図５】図１４に示される従来のダイオード構造の断面図である。
【図６】（ａ）、（ｂ）は本発明の第３の実施形態の構成を示す平面図である。
【図７】（ａ）、（ｂ）は本発明の第４の実施形態の構成を示す平面図である。
【図８】（ａ）、（ｂ）は本発明の第５の実施形態の構成を示す平面図である。
【図９】本発明の第６の実施形態の構成を示す平面図である。
【図１０】図９の等価回路を示す図である。
【図１１】本発明の第７の実施形態を示す平面図である。
【図１２】図１１のＤ−Ｄ’領域の断面構造及びバンドギャップ形状を示した図である。
【図１３】（ａ）は、従来の２Ｗサイズのインバータ素子の構造を示す平面図であり、（ｂ）は（ａ）のＥ−Ｅ’線の断面図とバンドギャップ形状である。
【図１４】特表２００２−５２２７７０で開示された構成を示す図である。
【符号の説明】
【０１０８】
１０１  ＬＶＰ測定用素子
１０３  ｐＭＯＳのドレイン
１０５  ｐＭＯＳのソース
１０７  ｐＭＯＳのゲート
１０９  ｎウェル
１１１  コンタクト
１１３  メタル配線
１１５  チャネル
１２１  バンドギャップ（入力電圧がＬｏｗレベルの場合）
１２３  バンドギャップ（入力電圧がＨｉｇｈレベルの場合）
１３１  ｎＭＯＳのドレイン
１３３  ｎＭＯＳのソース
１３５  ｎＭＯＳのゲート
１４１  ダイオード素子の不純物拡散領域
１４３  ＳＴＩ領域
１５１  不純物拡散領域
２０１  ｐチャネルＭＯＳトランジスタ
３０１  入力電位波形
３０３  チャネル−ドレイン間領域（バンドギャップ傾斜が急峻な領域）
５０１  突起部
６０１  インバータ素子
６１１  レーザ照射位置
７０１  レーザ光（レーザビーム）
７０２  ｐｎ接合部
７０３  酸化膜
７０４  導体（金属）
７０５  光検出器
７０６  ｎ＋拡散領域（ｎ＋拡散層）
【図１】
2006133112.tif 000003
【図２】
2006133112.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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