(57)【要約】【課題】高耐圧および低オン抵抗のバランスに優れる縦型のＭＯＳＦＥＴ構造を有する半導体装置を提供する。【解決手段】ＭＯＳＦＥＴ構造を有する半導体装置において、第一導電型半導体基板であるｎ＋型半導体基板１０１と、ｎ＋型半導体基板１０１の表面に形成される第一導電型ドリフト領域であるｎ型ドリフト領域１０２と、ｎ型ドリフト領域１０２の表面に形成される第二導電型ベース領域であるｐ型ベース領域１０８と、ｎ型ドリフト領域１０２内において、ｐ型ベース領域１０８からｎ＋型半導体基板１０１側に離間して設けられる第二導電型埋め込み領域であるｐ型埋め込み領域４と、ｐ型ベース領域１０８を貫通し、さらにｎ型ドリフト領域１０２の所定の深さまで設けられるゲート電極１０７Ａと、を含む。【選択図】図１
2006332607.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴ構造を有する半導体装置において、
第一導電型半導体基板と、
前記第一導電型半導体基板の表面に形成される第一導電型ドリフト領域と、
前記第一導電型ドリフト領域の表面に形成される第二導電型ベース領域と、
前記第一導電型ドリフト領域内において、前記第二導電型ベース領域から基板側に離間して設けられる第二導電型埋め込み領域と、
前記第二導電型ベース領域を貫通し、さらに前記第一導電型ドリフト領域の所定の深さまで設けられるゲート電極と、を含み、
前記第二導電型埋め込み領域の前記第二導電型ベース領域側の端部が、前記第一導電型ドリフト領域の厚さ方向において、前記ゲート電極の前記第一導電型ドリフト領域内の端部と略同じレベルの位置にあることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第二導電型埋め込み領域が少なくとも二つの領域からなり、これら領域が前記第一導電型ドリフト領域の厚さ方向に互いに離間して設けられるとともに、
これら領域のうち前記第二導電型ベース領域に最も近い領域の当該第二導電型ベース領域側の端部が、前記第一導電型ドリフト領域の厚さ方向において、前記ゲート電極の前記第一導電型ドリフト領域内の端部と同じレベルの位置にあることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第二導電型埋め込み領域は、平面視したときに前記第一導電型ドリフト領域の前記複数のゲート電極にはさまれた領域に形成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に高耐圧のＭＯＳＦＥＴ構造を有する半導体装置に関する。
【背景技術】
【０００２】
一般に半導体装置は、片面に電極部を持つ横型と、両面に電極部を持つ縦型とに大別できる。特に縦型の半導体装置は、チャネルがウェハ表面に形成される横型に比べて、チャネルをウェハに垂直に形成するトレンチゲート構造を用いることから、セルサイズを縮小しやすくオン電流をさらに増大させることができる。このような縦型の半導体装置は、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層が延びる方向とがともに基板の厚み方向（縦方向）となる。この相対向する二つの主面に設けられた電極間に電流が流される縦型半導体装置において、高耐圧化を図るには、両電極間の高抵抗層の比抵抗を大きく、厚みを持たせなければならなかった。このため、高耐圧の半導体装置ほど、オン抵抗が大きくなる傾向にあった。
【０００３】
また、低オン抵抗を実現するには、ドリフト電流が流れるドリフト領域の不純物濃度を増加させるか、ドリフト領域の厚みを小さくする必要がある。このようにすると、オフ時に生じる空乏層の厚みが減少して、耐圧が下がってしまう。
【０００４】
このように、耐圧とオン抵抗とはトレードオフの関係にある。低消費電力の素子の小型化を実現するためには、素子の高耐圧を維持しつつ、低オン抵抗を実現する必要がある。
【０００５】
特許文献１および２には、縦型のスーパージャンクションＭＯＳＦＥＴ構造を有する半導体装置において、ｎ型のドリフト領域の中間にｐ型の埋め込み領域を設けて、高耐圧であり、かつ、低オン抵抗を示す半導体装置が開示されている。
【特許文献１】特開２００２−２２２９４９号公報（例えば、図５）
【特許文献２】特開平９−１９１１０９号公報（例えば、図４５）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、本発明者は、縦型のスーパージャンクションＭＯＳＦＥＴ構造を有する半導体装置の高耐圧化および低オン抵抗化を実現するための条件を鋭意検討したところ、ブレークダウン電圧が印加された瞬間のドリフト層内部の電界深さ分布が一様となるようにすることが最も電界集中箇所が少なくなり、半導体装置の高耐圧化および低オン抵抗化を実現することができることを見出して、本発明の完成に至った。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、
ＭＯＳＦＥＴ構造を有する半導体装置において、
第一導電型半導体基板と、
前記第一導電型半導体基板の表面に形成される第一導電型ドリフト領域と、
前記第一導電型ドリフト領域の表面に形成される第二導電型ベース領域と、
前記第一導電型ドリフト領域内において、前記第二導電型ベース領域から基板側に離間して設けられる第二導電型埋め込み領域と、
前記第二導電型ベース領域を貫通し、さらに前記第一導電型ドリフト領域の所定の深さまで設けられるゲート電極と、を含み、
前記第二導電型埋め込み領域の前記第二導電型ベース領域側の端部が、前記第一導電型ドリフト領域の厚さ方向において、前記ゲート電極の前記第一導電型ドリフト領域内の端部と略同じレベルの位置にあることを特徴としている。
【０００８】
前記の半導体装置において、第二導電型埋め込み領域が少なくとも二つの領域からなり、これら領域が第一導電型ドリフト領域の厚さ方向に互いに離間して設けられるとともに、これら領域のうち第二導電型ベース領域に最も近い領域の当該第二導電型ベース領域側の端部が、第一導電型ドリフト領域の厚さ方向において、ゲート電極の第一導電型ドリフト領域内の端部と同じレベルの位置にあるようにしてもよい。
【０００９】
また、この半導体装置において、第二導電型埋め込み領域は、平面視したときに第一導電型ドリフト領域の複数のゲート電極にはさまれた領域に形成してもよい。
【００１０】
本発明によれば、ゲート電極−ソース電極間にバイアス電圧が印加されていないときに、ドレイン電極−ソース電極間に逆バイアス電圧が印加された場合に、第一導電型ドリフト領域および第二導電型ベース領域の間、第一導電型ドリフト領域および第二導電型埋め込み領域の間の二つの接合より空乏層が拡がり、ドレイン電極−ソース電極間には電流は流れない、すなわちオフ状態となる。
【００１１】
また、ゲート電極−ソース電極間にバイアス電圧が印加されているときは、ゲート電極と対向する第二導電型ベース領域の表面が反転状態となり、チャネルを形成し、ドレイン電極−ソース電極間の電圧に応じた電流が流れる、すなわちオン状態となる。
【００１２】
また、第一導電型ドリフト領域内に形成される第二導電型埋め込み領域と、第二導電型ベース領域とが接してなく、両領域の間に十分な厚さの第一導電型ドリフト領域がはさまれているため、高耐圧が実現される。一方で、第二導電型埋め込み領域の第二導電型ベース領域側の端部が、第一導電型ドリフト領域の厚さ方向において、ゲート電極の第一導電型ドリフト領域内の端部と同じレベルの位置にあるため、ブレークダウン電圧が印加された瞬間のドリフト層内部の電界深さ分布が一様となり、電界集中箇所が少なくなり、同じオン抵抗であっても、さらなる高耐圧化を図ることができる。このように、高耐圧および低オン抵抗のバランスを最適化することができるようになる。したがって、オン抵抗を最小にしつつ、降伏電圧を最大とすることができるようになる。
【発明の効果】
【００１３】
本発明によれば、高耐圧および低オン抵抗のバランスに優れる縦型のＭＯＳＦＥＴ構造を有する半導体装置を提供することができるようになる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る半導体装置の実施形態について、図面を参照しながら詳細に説明する。
なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１５】
図１は、本実施形態に係る半導体装置の断面図である。
この半導体装置１は、ＭＯＳＦＥＴ構造を有する半導体装置において、第一導電型半導体基板であるｎ＋型半導体基板１０１と、ｎ＋型半導体基板１０１の表面に形成される第一導電型ドリフト領域であるｎ型ドリフト領域１０２と、ｎ型ドリフト領域１０２の表面に形成される第二導電型ベース領域であるｐ型ベース領域１０８と、ｎ型ドリフト領域１０２内において、ｐ型ベース領域１０８からｎ＋型半導体基板１０１側に離間して設けられる第二導電型埋め込み領域であるｐ型埋め込み領域４と、ｐ型ベース領域１０８を貫通し、さらにｎ型ドリフト領域１０２の所定の深さまで設けられるゲート電極１０７Ａと、を含む。
【００１６】
また、半導体装置１において、ゲート電極１０７Ａをトレンチ状にして、複数のＭＯＳＦＥＴ素子を平面的に連続して設けるときには、ｐ型埋め込み領域４は、平面視したときにｎ型ドリフト領域１０２の複数のゲート電極１０７Ａにはさまれた領域に形成することができる。
【００１７】
この半導体装置１において、ｎ＋型半導体基板１０１は、高濃度のｎ型半導体であり、一方の面にｎ型ドリフト領域１０２と、他方の面に金属電極で構成されるドレイン電極１１２とが設けられている。
【００１８】
ｎ型ドリフト領域１０２は、ｎ＋型半導体基板１０１の表面で、例えばリンをドープしながらシリコンをエピタキシャル成長させて形成されるエピタキシャル層から構成される。また、ｎ型ドリフト領域１０２の表面には、ｐ型ベース領域１０８が形成される。
【００１９】
また、ｎ型ドリフト領域１０２内にｐ型埋め込み領域４が設けられている。このｐ型埋め込み領域４は、ｎ型ドリフト領域１０２の厚さ方向に所定の深さに設けられるとともに、ｐ型埋め込み領域４のｐ型ベース領域１０８側の端部が、ｎ型ドリフト領域１０２の厚さ方向において、ゲート電極１０７Ａのｎ型ドリフト領域１０２内の端部と同じレベルの位置になるように、すなわちライン１３０の位置で両領域の端部がそろうように設けられている。
【００２０】
ゲート電極１０７Ａは、ｐ型ベース領域１０８を貫通して、一部をｎ型ドリフト領域１０２に埋設されるように形成され、ゲート酸化膜１０４を介してｎ型ドリフト領域１０２、ｐ型ベース領域１０８および後述するｎ＋型ソース領域１０９と対向する。複数のＭＯＳＦＥＴ素子を平面的に連続して設けるときには、図示しないが、通常、ゲート電極１０７Ａは格子状または網目状に接続される。その格子または網目で区画された１つの領域が１つのＭＯＳＦＥＴ素子を構成する。
【００２１】
また、ｐ型ベース領域１０８の表面側において、各ゲート電極１０７Ａを挟むように第一導電型ソース領域であるｎ＋型ソース領域１０９が設けられている。言い換えると、図１の左側のゲート電極１０７Ａの右側に形成されているｎ＋型ソース領域１０９と、右側のゲート電極１０７Ａの左側に形成されているｎ＋型ソース領域１０９が、図示しないが紙面の奥と手前で接続されており、リング状となっている。さらに、ｎ＋型ソース領域１０９およびｐ型ベース領域１０８には、コンタクトホール１１０Ａを介してソース電極１１１が接続されている。このソース電極１１１は、ゲート電極１０７Ａとは、層間絶縁膜１１０を介して対向しており、電気的には接続していない。
【００２２】
このような構成の半導体装置によれば、ゲート電極１０７Ａおよびソース電極１１１の間にバイアス電圧が印加されていないときに、ドレイン電極１１２およびソース電極１１１の間に逆バイアス電圧が印加された場合に、ｎ型ドリフト領域１０２およびｐ型ベース領域１０８の間、ｎ型ドリフト領域１０２およびｐ型埋め込み領域４の間の二つの接合より空乏層が拡がり、ドレイン電極１１２およびソース電極１１１の間には電流は流れない、すなわちオフ状態となる。
【００２３】
また、図１において、ゲート電極１０７Ａおよびソース電極１１１の間にバイアス電圧が印加されているときは、ゲート電極１０７Ａと対向するｐ型ベース領域１０８の表面が反転状態となり、チャネルを形成し、ドレイン電極１１２およびソース電極１１１の間の電圧に応じた電流が流れる、すなわちオン状態となる。
【００２４】
オフ状態でドレインバイアスを印加すると、ｎ型ドリフト領域１０２およびｐ型埋め込み領域４の接合面から空乏層が拡がる。ｐ型埋め込み領域４が完全に空乏化すると同時に、ｐ型埋め込み領域４の深さと同程度にｎ型ドリフト領域１０２が空乏化する状態のときの最大耐圧が得られ、この状態はイオン化したドナー数とアクセプタ数とがおよそ同一となるとき（チャージバランス）に実現する。図２に示した以前より存在するトレンチゲートを有するスーパージャンクション型パワーＭＯＳＦＥＴでは、ｐ型カラム領域１４がｐ型ベース領域１０８の底部に接しており、この部分ではｎ型領域が存在しないため、ｐ型ベース領域１０８の底部近傍ではアクセプタ過剰となる。本実施形態では、ｐ型埋め込み領域４とｐ型ベース領域１０８との間に十分な厚さのｎ型領域であるｎ型ドリフト領域１０２をはさんでいるため、結果的にｎ型ドリフト領域１０２の不純物濃度を上げることで、上述したようなチャージバランスを実現できる。
【００２５】
したがって、本実施形態のようなｐ型埋め込み領域の代わりに、図２に示したようなｐ型ベース領域１０８と接するｐ型カラム領域１４を、ｎ型ドリフト領域１０２内に設けた以前より存在する縦型のスーパージャンクション型ＭＯＳＦＥＴ構造を有する半導体装置５１よりも、本実施形態では、ｎ型ドリフト領域１０２の不純物濃度を上げても所望の耐圧を得ることができ、同時に低オン抵抗化を実現することが可能になる。
【００２６】
また、オフ状態において、ドレイン電極１１２に印加する電圧を増加させていき、半導体装置１内のいずれかの領域で電界の絶対値が臨界電圧を超えると、大量のアバランシェ電流が生じ、オフ状態を維持することができなくなる。この状態が、ブレークダウン状態であり、アバランシェ電流が生じはじめる最小のドレイン電圧をブレークダウン電圧、すなわち半導体装置の耐圧となる。
【００２７】
図３は、図１の本実施形態の半導体装置にブレークダウン電圧が印加された瞬間の電界深さ分布、すなわち等ポテンシャル面を模式的に示した図である。図４Ａ、Ｂは、ともに図３に示した半導体装置とは異なる構造を有する半導体装置にブレークダウン電圧が印加された瞬間の等ポテンシャル面を模式的に示した図である。
【００２８】
図３の半導体装置１によれば、ｐ型埋め込み領域４の上面、すなわちｐ型ベース領域１０８側の表面と、ゲート電極１０７Ａの下面、すなわちｎ型ドリフト領域１０２側の表面とが略同じレベルの位置になるように構成されている。
【００２９】
ここで「略同じレベル」とは、ソース・ドレイン間に電圧を印加しない状態で、ｐ型埋め込み領域４の上面を中心に上側に広がる厚さ（ｗ／２）の空乏層２０１の上端が、ゲート酸化膜１０４のｎ型ドリフト領域１０２内の下端、すなわちトレンチゲート底より上にあり、かつ、ｐ型埋め込み領域４の上面を中心に下側に広がる幅（ｗ／２）の空乏層２０１の下端が、ゲート電極１０7Ａの下端より下にあることを表す。
【００３０】
図３に示したように、ｐ型ベース領域１０８のｐ型埋め込み領域４側の表面にもゼロバイアス印加時に空乏層２０２が生じるが、ここではｐ型埋め込み領域４側の表面に生じる空乏層２０１の幅ｗを空乏層の広がりの指標とする。空乏層２０１の幅ｗは、ｐ型埋め込み領域４の表面を中心としてｎ型ドリフト領域１０２内へ広がる空乏層幅とｐ型埋め込み領域４内へ広がる空乏層幅を足し合わせた幅である。
そこで、ゼロバイアス印加時に生じる空乏層２０１の幅ｗは、下記のように定義される。
【００３１】
【数１】
2006332607.tif 000003
【００３２】
式中、εはｎ＋型半導体基板１０１の誘電率を表す。また、Ｖｂはビルトインポテンシャル（Built in Potential）を指し、ｎ型半導体とｐ型半導体とのバンド間のエネルギー準位差を表す。ｑは電荷量であり、定数である。Ｎは、ｎ型ドリフト領域１０２における不純物濃度を表す。
【００３３】
このように構成することで、ソース電極１１１およびドレイン電極１１２の間で、ブレークダウン電圧が印加された瞬間のｎ型ドリフト領域１０２内部の等ポテンシャル面を示すポテンシャル曲線１２０が一様となるとともに、ｎ型ドリフト領域１０２の厚さ方向の電界分布が臨界電圧Ｅｃで一様となる。この結果、ｎ型ドリフト領域１０２およびｐ型埋め込み領域４のいずれにおいても、電界集中箇所が少なくなり、さらなる高耐圧化を図ることができるようになる。
【００３４】
図４Ａは、ｐ型埋め込み領域４の上面に広がる幅ｗの空乏層２０１が、トレンチゲート底のゲート電極１０７Ａの下端より上にある半導体装置５２の構造を示している。ソース電極１１１およびドレイン電極１１２の間で電圧を印加した際の電界分布はトレンチゲートの底の直下で特に高くなる。これは、ｐ型埋め込み領域４のｐ型ベース領域１０８近傍のアクセプタ不純物量が過剰になること（チャージバランスからの外れ）に対応し、n型ドリフト領域１０２内のトレンチゲート底直下の電界が先に臨界電界Ｅｃに到達するため、図３の場合よりも耐圧が減少する。
図４Ｂは、ｐ型埋め込み領域４の上面に広がる幅ｗの空乏層２０１が、トレンチゲート底のゲート酸化膜１０４の下端より下にある半導体装置５３の構造を示している。ソース電極１１１およびドレイン電極１１２の間で電圧を印加した際の電界分布はベース１０８直下で特に高くなる。これは、ｐ型埋め込み領域４とベース１０８にはさまれたn型ドリフト領域１０２のドナー不純物量が過剰になること（チャージバランスからの外れ）に対応し、ベース１０８直下での電界が先に臨界電界Ｅｃに到達するため、図３の場合よりも耐圧が減少する。
【００３５】
このように、ｐ型埋め込み領域４の上面に広がる幅ｗの空乏層２０１が、トレンチゲート底のゲート電極１０７Ａの下端より上にある場合（図４Ａ）またはゲート酸化膜１０４の下端より下にある場合（図４Ｂ）の耐圧は、空乏層２０１の上端が前記ゲート酸化膜１０４の下端より上にあり、かつ、空乏層２０１の下端が前記ゲート電極１０７Ａの下端より下にある本発明の実施形態（図３）の耐圧よりも低くなってしまう。つまり、ｐ型埋め込み領域４の上面に広がる空乏層２０１の幅ｗのうち、少なくとも一部がトレンチゲート底のゲート酸化膜１０４と重なるような位置にｐ型埋め込み領域４を形成すると、十分な耐圧が得られるということである。製造ばらつき等を考慮して、より安定的に耐圧を得るためには、ｐ型埋め込み領域４の上端の位置がゲート酸化膜１０４の下端から上端までの範囲の位置に収まるように設計すると良い。一方、オン抵抗については、ｐ型埋め込み領域４の上面の位置が変わっても大きくは変化しない。このように、本実施形態の半導体装置では、高耐圧および低オン抵抗のバランスを最適化することができるようになる。
【００３６】
ここで、特許文献１および特許文献２の両方とも、本実施形態のｎ型ドリフト領域１０２に相当する領域内に、本実施形態のｐ型埋め込み領域４に相当する領域を、ｐ型ベース領域１０８から離間させて形成して、半導体装置の高耐圧化および低オン抵抗化を図る技術を開示している。これらはいずれも、図４Ｂに相当する。したがって、本発明に係わる半導体装置は、特許文献１および特許文献２に開示された半導体装置に比べて、より高耐圧および低オン抵抗のバランスに優れたものである。
【００３７】
図１に示したような半導体装置は、例えば以下のように作成される。
図５に示したように、不純物が高濃度のシリコン基板であるｎ＋型半導体基板１０１を形成し、得られたｎ＋型半導体基板１０１の表面に、例えばリンをドープしながらシリコンをエピタキシャル成長させて、ｎ型ドリフト領域１０２が形成される。このとき、ｎ型ドリフト領域１０２の方がｎ＋型半導体基板１０１よりも不純物濃度が低くなるように調整する。続いて、ｎ型ドリフト領域１０２の表面に酸化膜１１３を、例えばＣＶＤ法によって形成し、この酸化膜１１３をフォトリソグラフィ技術により選択的にエッチングして酸化膜１１３の開口部１１３Ａを形成する。なお、平面視したときに、開口部１１３Ａの形状は、正方形、長方形、コーナー部を変形した形状、一辺が十分長いストライプ形状のいずれであってもかまわない。
【００３８】
次に、図６に示したように、前記開口部１１３Ａを通じて、ｎ型ドリフト領域１０２の中にボロンイオン注入することにより、開口部１１３Ａの下方領域にｐ型埋め込み領域４を形成する。このボロンイオン注入を、複数回にわけて、注入エネルギーを変動させて行う。すなわち、所定のエネルギーＣにてボロンイオン注入を行ってｐ型埋め込み領域４Ｃを形成し、エネルギーＣよりは小さいエネルギーＢにてボロンイオン注入を行ってｐ型埋め込み領域４Ｂを形成し、さらにエネルギーＢよりも小さいエネルギーＡにてボロンイオン注入を行ってｐ型埋め込み領域４Ａを形成する。さらに、所定の温度、例えば９００℃以上の熱処理によりボロンイオンの拡散および活性化を行って、ｐ型埋め込み領域４Ａ〜４Ｃを連続させてｐ型埋め込み領域４を形成する。このイオン注入の際には、開口部１１３Ａの内壁にて都合良くイオン散乱が生じることから、ｐ型埋め込み領域４の形状は側面がほとんど平坦な円柱形状となる。
【００３９】
図７に示したように、フォトリソグラフィ技術により選択的にｎ型ドリフト領域１０２をエッチングしてトレンチを形成し、このトレンチの内壁に熱酸化技術によりゲート酸化膜１０４を形成する。続いて、ＣＶＤ法などによりポリシリコンを全面的に堆積し、トレンチのみに選択的にポリシリコンを残すようにして、トレンチ内にゲート電極１０７Ａを形成する。このとき、トレンチの深さをｐ型埋め込み領域４の上側の表面と同じレベルまで形成して、結果的にゲート電極１０７Ａの下面と、ｐ型埋め込み領域４の上面とを、ｎ型ドリフト領域１０２の厚さ方向に同じレベルの位置になるように構成する。一例を示すと、ゲート酸化膜１０４の厚さは５０ｎｍ程度で形成され、これに対して空乏層の幅ｗは０．３〜０．４μｍ程度となる。ｐ型埋め込み領域４の上面の位置にトレンチ底の位置が合うようにプロセス設計すれば、製造ばらつきがあっても十分安定的に本発明の半導体装置を製造できる。
【００４０】
続いて、ゲート電極１０７Ａをマスクとしてボロンイオン注入および熱処理を行って、ｎ型ドリフト領域１０２の表面にｐ型ベース領域１０８を自己整合的に形成する。なお、本実施形態では、ｐ型埋め込み領域４を形成する際の最小のイオン注入エネルギーを、ｐ型ベース領域１０８を形成する際のイオン注入エネルギーよりも十分大きく設定することにより、ｐ型埋め込み領域４はｐ型ベース領域１０８から離間して設けることができる。また、ｐ型ベース領域１０８のｎ型ドリフト領域１０２との界面はほぼ平坦な形状となっている。
【００４１】
図８に示したように、ｐ型ベース領域１０８内にフォトリソグラフィ技術により選択的にヒ素（Ａｓ）を注入して熱処理を行って、ｐ型ベース領域１０８の上層部であって、ゲート電極１０７Ａの周囲部分を、高濃度のｎ型（ｎ＋）型の導電性に反転させて、ｎ＋型ソース領域１０９を形成する。続いて、例えばＢＰＳＧ（boro-phospho silicated glass）をＣＶＤ法で堆積させることで層間絶縁膜１１０を形成し、フォトリソグラフィ技術により選択的にエッチングすることによってｐ型ベース領域１０８およびｎ＋型ソース領域１０９を含む領域にコンタクトホール１１０Ａを形成する。
【００４２】
さらに、コンタクトホール１１０Ａの内側を含む表面にアルミニウム膜をスパッタ法により堆積して、図１に示したように、ソース電極１１１を形成するとともに、ｎ＋型半導体基板１０１の裏面にドレイン電極１１２を形成して、半導体装置１が得られる。
【００４３】
ここでは、図６に示したように、ｐ型埋め込み領域４Ａ〜４Ｃを連続させて形成したが、ｐ型埋め込み領域４Ｂに相当する部分を形成しないようにイオン注入エネルギーを調節して、ｐ型埋め込み領域４Ａおよび４Ｃを離間させて設けてもよい。
【００４４】
すなわち、図９に示したように、第二導電型埋め込み領域であるｐ型埋め込み領域が少なくとも二つの領域４Ａ、４Ｃからなり、これら領域がｎ型ドリフト領域１０２の厚さ方向に互いに離間して設けられるようにしてもよい。この場合、これらｐ型埋め込み領域４Ａ，４Ｃのうちｐ型ベース領域１０８に最も近い領域であるｐ型埋め込み領域４Ａのｐ型ベース領域１０８側の端部が、ｎ型ドリフト領域１０２の厚さ方向において、ゲート酸化膜１０４のｎ型ドリフト領域１０２内の端部と同じレベルの位置にあるように、すなわちライン１３０の位置で両領域の端部がそろうように半導体装置２を形成することができる。なお、先に説明したように、ｐ型埋め込み領域４Ａの上面に広がる空乏層の幅ｗの範囲がトレンチ底のゲート酸化膜１０４の厚さの範囲と重なっていればよく、ライン１３０の位置で両領域の端部がそろっていない場合であっても、本発明の効果は得られる。
【００４５】
以上のように、本実施形態の半導体装置によれば、高耐圧および低オン抵抗のバランスに優れる縦型のＭＯＳＦＥＴ構造を有する半導体装置を提供することができるようになる。
【００４６】
なお、本実施形態では、高濃度のｎ型の半導体基板を用いてｎ型半導体層からなるドリフト領域に対してｐ型半導体層からなる領域を形成した半導体装置について説明したが、ｎ型およびｐ型の半導体層を入れ替えた半導体装置にしても本実施形態と同様の効果がえられることはいうまでもない。
【実施例】
【００４７】
以下、本発明の半導体装置を、実施例を参照して説明するが、本発明はこれら実施例に限定されるものではない。
【００４８】
（実施例１）
図９に示した半導体装置２を、表１に示した条件で作製した。
すなわち、ｎ型ドリフト領域１０２のドナー濃度Ｎｄを５Ｅ１６（ｃｍ-3）としたシリコンウェハ（ｎ＋型半導体基板１０１）上に、トレンチピッチを３マイクロメートルに設計されたパワーＭＯＳＦＥＴを作製した。ここで、ｐ型埋め込み領域４Ａ，４Ｃの形成用の開口部１１３Ａの開口幅を１．６マイクロメートルのスリット状とし、高エネルギーイオン注入により得られるｐ型埋め込み領域４Ａ，４Ｃはストライプ形状になった。また、イオン注入は、表１に示した条件にて２回とし、最大耐圧が得られるようにその他の条件振りを行った。
このようにして得られたパワーＭＯＳＦＥＴの耐圧は５９．５Ｖであり、一方オン抵抗は１６．５ｍΩｍｍ2であった。
【００４９】
（実施例２）
図１に示した半導体装置１を、表１に示した条件で作製した。
すなわち、高エネルギーイオン注入を、表１に示した条件にて３回とした以外は、実施例１と同様にして、パワーＭＯＳＦＥＴを作製した。
このようにして得られたパワーＭＯＳＦＥＴの耐圧は６３．０Ｖであり、一方オン抵抗は１６．７ｍΩｍｍ2であった。
【００５０】
（比較例）
図２に示した半導体装置５１を、表１に示した条件で作製した。
すなわち、高エネルギーイオン注入を、表１に示した条件にて４回として、実施例１，２のようなｐ型ベース領域１０８とは離間してｐ型埋め込み領域を形成するのではなく、ｐ型ベース領域１０８と接するｐ型カラム領域１４とした以外は、実施例１と同様に、パワーＭＯＳＦＥＴを作製した。
このようにして得られたパワーＭＯＳＦＥＴの耐圧は４７．４Ｖであり、一方オン抵抗は１７．０ｍΩｍｍ2であった。
【００５１】
【表１】
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【００５２】
以上のように、比較例で作製した従来型の縦型ＭＯＳＦＥＴ構造を有する半導体装置５１と、本発明に係る半導体装置の実施例１，２とでは、同程度のオン抵抗を有するものであっても、実施例１，２の半導体装置２，１の方がより高耐圧を実現することができることがわかった。すなわち、本発明に係る半導体装置では、従来のものと同程度の耐圧を実現するものであっても、より低オン抵抗を実現することができることが示唆されるものであった。
【図面の簡単な説明】
【００５３】
【図１】本実施形態に係る半導体装置の断面図である。
【図２】従来の半導体装置の断面図である。
【図３】図１の半導体装置にブレークダウン電圧が印加された瞬間の等ポテンシャル面を模式的に示した図である。
【図４】図４Ａ、Ｂは、ともに図３に示した半導体装置とは異なる構造を有する半導体装置にブレークダウン電圧が印加された瞬間の等ポテンシャル面を模式的に示した図である。
【図５】前記実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図６】前記実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図７】前記実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図８】前記実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図９】他の実施形態に係る半導体装置の断面図である。
【符号の説明】
【００５４】
１，２  半導体装置
４  ｐ型埋め込み領域
４Ａ〜４Ｃ  ｐ型埋め込み領域
１０１  ｎ＋型半導体基板
１０２  ｎ型ドリフト領域
１０７Ａ  ゲート電極
１０８  ｐ型ベース領域
１０９  ｎ＋型ソース領域
１１１  ソース電極
１１２  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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