(57)【要約】【課題】有機薄膜トランジスタ、それを備えた平板ディスプレイ装置、該有機薄膜トランジスタの製造方法及びその製造に使われるシャドーマスクを提供する。【解決手段】それぞれドレイン電極と、ソース電極と、ゲート電極と、ドレイン電極とソース電極との間の半導体要素のチャンネルと、を備えた複数個の薄膜トランジスタを備えた基板が提供されるが、一トランジスタのドレイン電極とソース電極との間の最小距離は、隣接したトランジスタの電極間の最小距離または基板の他の配線と電極との間の最小距離より小さく、薄膜トランジスタの半導体要素のチャンネルは、規則的なパターンの半導体要素で形成されるが、半導体要素の最大サイズは、隣接した対の電極間の最小距離（または基板の他の配線と電極との間の最小距離）より小さいが、一対のドレイン電極とソース電極との間の最小距離とは少なくとも同じある薄膜トランジスタを有する基板である。【選択図】図７
2006332644.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタ用ドレイン電極及びソース電極の複数個の対を備える基板であって、  一対のドレイン電極とソース電極との間の最小距離は、隣接した対の電極間の最小距離または基板の他の配線と電極との間の最小距離より小さく、
基板は規則的なパターンの半導体要素を備えるが、半導体要素の最大サイズは、隣接した対の電極間の最小距離より小さいが、一対のドレイン電極とソース電極との間の最小距離とは少なくとも同じである基板。
【請求項２】
ドレイン電極及びソース電極は、一対のドレイン電極及びソース電極の長手方向軸が相互平行に配置された長方形であることを特徴とする請求項１に記載の基板。
【請求項３】
半導体要素の最大サイズは、一対のドレイン電極とソース電極との間の最小距離より少なくとも５０％大きいことを特徴とする請求項１に記載の基板。
【請求項４】
半導体要素の最大サイズは、一対のドレイン電極とソース電極との間の最小距離より少なくとも１００％大きいことを特徴とする請求項１に記載の基板。
【請求項５】
隣接した対の電極間の最小距離は、一対のドレイン電極とソース電極との間の最小距離より少なくとも２００％大きいことを特徴とする請求項１に記載の基板。
【請求項６】
半導体要素は、円形であることを特徴とする請求項１に記載の基板。
【請求項７】
半導体要素のパターンは、六角形に配列されることを特徴とする請求項１に記載の基板。
【請求項８】
六角形は、ドレイン電極及びソース電極の長手方向軸に対して１５°傾いていることを特徴とする請求項７に記載の基板。
【請求項９】
半導体要素は、ペンタセン、テトラセン、アントラセン、ナフタレン、α−６−チオフェン、α−４−チオフェン、ペリレン及びその誘導体、ルブレン及びその誘導体、コロネン及びその誘導体、ペリレンテトラカルボン酸ジイミド及びその誘導体、ペリレンテトラカルボン酸二無水物及びその誘導体、ナフタレンのオリゴアセン及びこれらの誘導体、α−５−チオフェンのオリゴチオフェン及びこれらの誘導体、金属を含有するか、または含有していないフタロシアニン及びこれらの誘導体、ナフタレンテトラカルボン酸ジイミド及びその誘導体、ナフタレンテトラカルボン酸二無水物及びその誘導体、ピロメリット酸二無水物及びその誘導体、ピロメリット酸ジイミド及びこれらの誘導体、チオフェンを含む共役系高分子及びその誘導体、及びフルオレンを含む高分子及びその誘導体のうち、少なくとも何れか一つを含むことを特徴とする請求項１に記載の基板。
【請求項１０】
複数個の薄膜トランジスタを備えた基板であって、各トランジスタは、ドレイン電極と、ソース電極と、ゲート電極と、ドレイン電極とソース電極との間の半導体要素のチャンネルと、を備え、一トランジスタのドレイン電極とソース電極との間の最小距離は、隣接したトランジスタの電極間の最小距離または基板の他の配線と電極との間の最小距離より小さく、
薄膜トランジスタの半導体要素のチャンネルは、規則的なパターンの半導体要素で形成されるが、半導体要素の最大サイズは、隣接した対の電極間の最小距離より小さいが、一対のドレイン電極とソース電極との間の最小距離とは少なくとも同じ基板。
【請求項１１】
ドレイン電極及びソース電極は、一対のドレイン電極及びソース電極の長手方向軸が相互平行に配置された長方形であることを特徴とする請求項１０に記載の基板。
【請求項１２】
半導体要素の最大サイズは、一対のドレイン電極とソース電極との間の最小距離より少なくとも５０％大きいことを特徴とする請求項１０に記載の基板。
【請求項１３】
半導体要素の最大サイズは、一対のドレイン電極とソース電極との間の最小距離より少なくとも１００％大きいことを特徴とする請求項１０に記載の基板。
【請求項１４】
隣接した対の電極間の最小距離は、一対のドレイン電極とソース電極との間の最小距離より少なくとも２００％大きいことを特徴とする請求項１０に記載の基板。
【請求項１５】
半導体要素は、円形であることを特徴とする請求項１０に記載の基板。
【請求項１６】
半導体要素のパターンは、六角形に配列されることを特徴とする請求項１０に記載の基板。
【請求項１７】
六角形は、ドレイン電極及びソース電極の長手方向軸に対して１５°傾いていることを特徴とする請求項１６に記載の基板。
【請求項１８】
半導体要素は、ペンタセン、テトラセン、アントラセン、ナフタレン、α−６−チオフェン、α−４−チオフェン、ペリレン及びその誘導体、ルブレン及びその誘導体、コロネン及びその誘導体、ペリレンテトラカルボン酸ジイミド及びその誘導体、ペリレンテトラカルボン酸二無水物及びその誘導体、ナフタレンのオリゴアセン及びこれらの誘導体、α−５−チオフェンのオリゴチオフェン及びこれらの誘導体、金属を含有するか、または含有していないフタロシアニン及びこれらの誘導体、ナフタレンテトラカルボン酸ジイミド及びその誘導体、ナフタレンテトラカルボン酸二無水物及びその誘導体、ピロメリット酸二無水物及びその誘導体、ピロメリット酸ジイミド及びこれらの誘導体、チオフェンを含む共役系高分子及びその誘導体、及びフルオレンを含む高分子及びその誘導体のうち、少なくとも何れか一つを含むことを特徴とする請求項１０に記載の基板。
【請求項１９】
それぞれドレイン電極と、ソース電極と、ゲート電極と、ドレイン電極とソース電極との間の半導体要素のチャンネルと、を備える複数個の薄膜トランジスタを備えた基板の製造方法であって、
一対のドレイン電極とソース電極との間の最小距離が、隣接した対の電極間の最小距離または基板の他の配線と電極との間の最小距離より小さく基板上にドレイン電極及びソース電極の複数個の対を形成するステップを備え、
半導体要素の最大サイズが、隣接した対の電極間の最小距離より小さいが、一対のドレイン電極とソース電極との間の最小距離とは少なくとも同一に規則的なパターンの半導体要素を適用することによって複数個の薄膜トランジスタの半導体要素のチャンネルを形成する製造方法。
【請求項２０】
複数個の薄膜トランジスタの半導体要素のチャンネルは、六角形のパターンを適用することによって形成され、半導体要素は、円形であることを特徴とする請求項１９に記載の製造方法。
【請求項２１】
パターンの適用は、シャドーマスクを通じた半導体要素の蒸着を通じて行われることを特徴とする請求項１９に記載の製造方法。
【請求項２２】
六角形のパターンを有するシャドーマスクを利用して、シャドーマスクの六角形がドレイン電極及びソース電極の長手方向軸に対して１５°傾くようにシャドーマスクが配列されることを特徴とする請求項２１に記載の製造方法。
【請求項２３】
パターンの適用は、アラインメント手順またはローカルレジストレーションなしに液滴のパターンをプリンティングして半導体要素を配置させることを通じて行われることを特徴とする請求項１９に記載の製造方法。
【請求項２４】
液滴のパターンをプリントするためにインクジェットプリンティングを利用して、六角形のパターンは、六角形がドレイン電極及びソース電極の長手方向軸に対して１５°傾くように適用されることを特徴とする請求項２３に記載の製造方法。
【請求項２５】
六角形のパターンを備えることを特徴とする複数個の薄膜トランジスタ用半導体要素の適用のためのシャドーマスク。
【請求項２６】
シャドーマスクは、長方形であり、シャドーマスクの六角形がシャドーマスクのエッジのうち一つに対して１５°傾いていることを特徴とする請求項２５に記載のシャドーマスク。
【請求項２７】
請求項１に記載の基板と、
前記基板上のドレイン電極及びソース電極の対のうち、少なくとも一部の対のドレイン電極またはソース電極に電気的に接続されたディスプレイ要素と、を備えることを特徴とする平板ディスプレイ装置。
【請求項２８】
前記ディスプレイ要素は、相互対向した画素電極及び対向電極と、画素電極と対向電極との間に介在されて発光する有機発光膜と、を備えることを特徴とする請求項２７に記載の平板ディスプレイ装置。
【請求項２９】
請求項１０に記載の基板と、
前記基板上のドレイン電極及びソース電極の対のうち少なくとも一部の対のドレイン電極またはソース電極に電気的に接続されたディスプレイ要素と、を備えることを特徴とする平板ディスプレイ装置。
【請求項３０】
前記ディスプレイ要素は、相互対向した画素電極及び対向電極と、画素電極と対向電極との間に介在されて発光する有機発光膜と、を備えることを特徴とする請求項２９に記載の平板ディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機薄膜トランジスタ、その製造方法及びそれに使われるシャドーマスク、さらに詳細には、能動駆動型ディスプレイのために基板上にマトリックス状に配列された複数個の有機薄膜トランジスタ、その製造方法及びそれに使われるシャドーマスクに関する。
【背景技術】
【０００２】
有機薄膜トランジスタ（ＯＴＦＴ：Ｏｒｇａｎｉｃ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）は、ソース電極とドレイン電極との間に有機物質を備えるが、ＯＴＦＴのゲート電極によって有機物質（チャンネル）の伝導度が制御される。
【０００３】
色々な応用例、例えば、能動駆動型ディスプレイでは、複数個のＯＴＦＴが垂直線及び水平線によってマトリックスを形成するマトリックスに配列される。（マトリックスに配列された）ＯＴＦＴの製造工程で、ＯＴＦＴは、ドレイン電極及びソース電極を部分的に覆う半導体領域（チャンネル）のアレイを配置する方法によって構造化される。有機半導体物質は、シャドーマスクを通じた有機半導体材料の熱蒸着を利用するこよによって、またはインクジェットプリンティング、フレキソプリンティング、ドクターブレードコーティング、または他の技術のプリンティング技術のような溶液基盤の半導体材料処理を利用することによって、（既にドレイン電極とソース電極とを備えている）ＯＴＦＴ基板上に配置される。
【０００４】
半導体層のパターニングは、高いオン／オフ電流比のような特性の良好な単一のトランジスタ性能を達成するために必須的である。パターニングはまた、隣接した薄膜トランジスタ間及び電子回路での配線間の望ましくないクロストークを防止するために要求される。パターニングされていない半導体要素は、電流漏れ経路を誘発しうる。したがって、半導体要素は、単一のトランジスタのチャンネル領域にのみ配置させて、隣接した薄膜トランジスタのチャンネル領域の接合が発生しないようにしなければならない。
【０００５】
特許文献１は、パターニングされた層を提供するために、リソグラフィ法を利用するものを含み、インクジェットプリンティング法を利用して、局地領域に第１材料を配置する、薄膜回路での回路相互結合を製作することを開示している。
【０００６】
特許文献２は、有機電界発光素子の製造方法を開示している。構成する層の形成のための領域に対応する開口を有させるために、特別のパターニングが要求される。
特許文献３及び４は、インクジェットプリンティングによって集積回路の少なくとも一部分を形成する方法を開示している。
【０００７】
特許文献５は、液状プロセッシング及び直接プリンティングによって、導電層、半導体層及び／または絶縁層を配置するステップと、第２材料の溶液を押し出す第１パターンの周りの表面エネルギー障壁の自己整合形成による電気活性ポリマーの高解像度パターニングを定義するステップと、を含む、有機スイッチング素子または部分的に有機物が使われたスイッチング素子の形成方法を開示している。
【０００８】
特許文献６は、有機電界効果トランジスタ（ＯＦＥＴ：Ｏｒｇａｎｉｃ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＯＦＥＴの製造方法、そして機能性ポリマー層の改善された構造化を有する集積回路を開示している。改善された構造化は、ドクターブレードを利用してインプリンティングのような付加的なステップによって初期に形成された凹部を有するモールド層に機能性ポリマーを導入することによって得られる。
【０００９】
特許文献７は、有機半導体を有する薄膜トランジスタの製造を開示している。ソース／ドレイン金属電極を限定するために、シャドーマスク法が使われている。
特許文献８は、トランジスタの製造方法を開示している。停止したシャドーマスクがソース／ドレイン電極を限定するために使われている。
【００１０】
特許文献９は、集積シャドーマスクを有するカラー能動駆動型の有機電界発光ディスプレイを開示している。シャドーマスクは、色変換層または発光性の赤緑青の副画素を限定するために使われている。
特許文献１０は、マトリックスに配列され、壁に取り囲まれた複数個の発光部を有する有機電界発光ディスプレイパネルの製造方法を開示している。その方法で、媒体を蒸着するためにシャドーマスクが使われている。媒体をシャドーマスクの開口部を通じて蒸着するために常に反復的に配置し、かつアラインする段階が必要である。
【００１１】
しかし、現在の技術水準から知られた半導体の配置のための全ての技術は、非常に精密なアライン段階を必要とする。シャドーマスク法の場合、シャドーマスクと基板との間の非常に精密なアラインが必要である。フォトリソグラフィでパターニングされた半導体の場合、フォトマスクが正確にアラインされねばならない。現在の技術水準から知られた半導体の配置のための全てのプリンティング法は、プリンティング装置と（印刷される）基板との間の非常に精密なアラインを必要とする。特に、フレキシブル基板用のプリンティング工程は、前記プリンティング工程中に発生する基板の収縮に起因したコスト集約的なローカルレジストレーションを必要とする。
【００１２】
図１は、例えば、能動駆動型の有機電界発光素子に使われうるボトムゲートＯＴＦＴの断面図である。ＯＴＦＴは、（基板５上に配置された）ゲート電極４と、絶縁体３と、ソース電極２と、ドレイン電極２ａと、を備えるが、半導体要素１は、ソース電極２とドレイン電極２ａとの間に配置されて半導体チャンネル１１を形成する。
【００１３】
図２は、例えば、能動駆動型の有機電界発光素子に使われうるトップゲートＯＴＦＴの断面図である。ＯＴＦＴは、（基板５上に配置された）ソース電極２及びドレイン電極２ａを備えるが、半導体要素１は、ソース電極２とドレイン電極２ａとの間に配置されて半導体チャンネル１１を形成する。絶縁体３及びゲート電極４が電極２，２ａ及びチャンネル１１上に配置される。
【００１４】
図３Ａ及び図４Ａは、ボトムゲート（図３Ａ）またはトップゲート（図４Ａ）ＯＴＦＴの製造のために、シャドーマスク１３を通じて半導体材料を蒸着する基本原理を示す断面図である。蒸発システム８は、シャドーマスク１３の開口部によって制御されて半導体要素１を（ソース電極２とドレイン電極２ａとの間の）特定の領域に蒸着させる結果をもたらす。隣接した薄膜トランジスタ間の連結を避けねばならないため、半導体要素１の連続的な蒸着は不可能である。したがって、半導体要素１を多少正確にソース電極２とドレイン電極２ａとの間に蒸着するために、基板５に対するシャドーマスク１３の精密なアライン必要性が要求される。
【００１５】
図３Ｂ及び図４Ｂは、ボトムゲート（図３Ｂ）またはトップゲート（図４Ｂ）ＯＴＦＴの製造のために、インクジェットプリンティングによって半導体材料を配置させる基本原理を示す断面図である。半導体インク液滴１５の適用は、プリントヘッド１４によって制御されて半導体要素１を（ソース電極２とドレイン電極２ａとの間の）特定の領域に配置させる結果をもたらす。隣接した薄膜トランジスタ間の連結を避けねばならないため、半導体要素１の連続的な蒸着は不可能である。したがって、半導体要素１を多少正確にソース電極２とドレイン電極２ａとの間に蒸着するために、基板５に対するプリントヘッド１４の精密なアライン必要性が要求される。
【００１６】
図５は、ソース電極２と、ドレイン電極２ａと、ソース電極２及びドレイン電極２ａを連結する半導体チャンネル１１と、を備える（現在の技術水準での）通常的なＯＴＦＴ構造の平面図である。シャドーマスク（図示せず）の開口部は、半導体要素１の蒸着のためにソース電極２とドレイン電極２ａのギャップ上部に正確に位置せねばならない。その正確度は、一般的に、mm以下の範囲であり、高解像度の能動駆動型の有機電界発光素子の場合には、μm範囲である。半導体要素１で満たされるチャンネル１１は、トランジスタのチャンネル長１６（ドレイン電極とソース電極との間の距離）（Ｌ）とトランジスタのチャンネル幅１７（Ｗ）とを備える。
【特許文献１】国際公開第０３／０９８６９６号パンフレット
【特許文献２】欧州特許第１１３９４５５号明細書
【特許文献３】米国特許出願公開第２００３／００５９９７５号明細書
【特許文献４】国際公開第０１／４６９８７号パンフレット
【特許文献５】国際公開第０３／０５６６４１号パンフレット
【特許文献６】独国特許第１００６１２９７号明細書
【特許文献７】米国特許第５,９４６,５５１号明細書
【特許文献８】米国特許第６,６６７,２１５号明細書
【特許文献９】米国特許第６,３７４,５２９号明細書
【特許文献１０】米国特許第５,７４２,１２９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明が解決しようとする課題は、現在の技術水準のＯＴＦＴ素子に比べてさらに単純な製造法を必要とする複数個のＯＴＦＴを有する基板を提供することである。
本発明が解決しようとする他の課題は、ＯＴＦＴ、特に、低コストを必要とする回路またはマトリックスで基板上に配列された複数個のＯＴＦＴの製造方法を提供することである。
【００１８】
本発明が解決しようとするさらに他の課題は、低コストで基板上に配列された複数個のＯＴＦＴを製造できる装置を提供することである。
【課題を解決するための手段】
【００１９】
本発明の一特徴において、複数個の薄膜トランジスタを有する基板が提供されるが、各薄膜トランジスタは、ドレイン電極と、ソース電極と、ドレイン電極とソース電極との間の半導体要素からなるチャンネルと、を有し、一トランジスタのドレイン電極とソース電極との間の最小距離は、隣接したトランジスタの電極間または基板の他の配線と電極との間の最小距離より小さく、薄膜トランジスタの半導体要素のチャンネルは、規則的なパターンの半導体要素によって形成されるが、半導体要素の最大サイズは、隣接した対の電極間（または基板の配線と電極との間）の最小距離より小さいが、一対のドレイン電極とソース電極との間の最小距離とは少なくとも同じである。
【００２０】
本発明の他の特徴において、薄膜トランジスタ用ドレイン電極及びソース電極の複数個の対を備える基板が提供されるが、一対のドレイン電極とソース電極との間の最小距離は、隣接した対の電極間または基板の他の配線と電極との間の最小距離より小さく、基板は、規則的なパターンの半導体要素を備えるが、半導体要素の最大サイズは、隣接した対の電極間（または基板の他の配線と電極との間）の最小距離より小さいが、一対のドレイン電極とソース電極との間の最小距離とは少なくとも同じである。
【００２１】
望ましくは、基板は、長方形であり、ドレイン電極及びソース電極は、長方形であるが、一対のドレイン電極及びソース電極の長手方向軸は、相互に平行し、長方形の基板のエッジのうち一つと平行する。
【００２２】
望ましくは、半導体要素の最大サイズは、一対のドレイン電極とソース電極との間の最小距離より少なくとも５０％大きい。本発明のさらに望ましい実施形態で、半導体要素の最大サイズは、一対のドレイン電極とソース電極との間の最小距離より１００％大きい。
望ましくは、隣接した対の電極間の最小距離は、一対のドレイン電極とソース電極との間の最小距離より少なくとも２００％大きい。
【００２３】
利用する方法の精密なアラインを必要とせずに規則的なパターンの半導体要素の適用によって、複数個の薄膜トランジスタの半導体チャンネルを形成することが可能であるが、これは、半導体要素の前述したサイズ及び一対（または一薄膜トランジスタ）のソース電極及びドレイン電極と隣接した電極（または基板上の他の配線）との間の距離によって、電極の対を連結して薄膜トランジスタ（または予備製品）を形成する基板の全ての水平ライン及び垂直ラインに半導体要素が常に存在するためである。したがって、複数個の薄膜トランジスタを有する基板が複雑な技術と工程時間とを必要とする精密なアラインを必要とせずに製造されうる。
【００２４】
現在の技術水準によるアライン条件による場合、アライン条件は、mm範囲以下、例えば、μm範囲である一方、本発明によるアライン条件は、ただパターンが基板領域に適用されるとき、数mmまたはcm範囲内に適用されねばならないというものである。
【００２５】
望ましくは、半導体要素は、円形である。本発明のさらに望ましい実施形態では、半導体要素のパターンは、相互六角形に配列される。円形の半導体要素の長所は、低コストのシャドーマスク工程またはプリンティング工程で単純なドロップが適用可能であるという点である。さらに、要素の六角形への配列は（電極とその電極との間のチャンネルを備える）、基板の全ての水平ライン及び垂直ラインに対して非常に均一な要素の分布に達するために、望ましい。
【００２６】
本発明の望ましい実施形態で、パターンの六角形は、ドレイン電極及びソース電極の長手方向軸に対して１５°傾いているが、これは、そのような配列が基板の全ての水平ライン及び垂直ラインに対して、パターン要素の優秀な均一な分布の結果をもたらすためである。相互垂直である電極の長手方向軸に対する２つの可能な方向が存在するように、複数個の薄膜トランジスタが配列される場合に、基板の水平ライン及び垂直ラインに対する優秀な均一性が要求されうる。
【００２７】
本発明によれば、それぞれドレイン電極と、ソース電極と、ゲート電極と、ドレイン電極とソース電極との間の半導体要素のチャンネルと、を有する複数個の薄膜トランジスタを備えた基板の製造方法が提供されるが、この製造方法は、基板上にドレイン電極及びソース電極の複数個の対を形成するステップを含み、このとき、一対のドレイン電極とソース電極との間の最小距離が隣接した対の電極間の最小距離または基板の他の配線と電極との間の最小距離より小さく、複数個の薄膜トランジスタの半導体要素のチャンネルは、規則的なパターンの半導体要素を適用することによって形成するが、半導体要素の最大サイズが隣接した対の電極間の最小距離より小さいが、一対のドレイン電極とソース電極との間の最小距離と少なくとも同一に形成する。複数個の薄膜トランジスタの半導体チャンネルを形成するこの方法は、さらに低いレベルのアライン要件を必要とし、したがって、さらに迅速かつ低コストでなされうる。本発明の主な特徴は（電極とその電極との間のチャンネルを備える）、基板の全ての水平ライン及び垂直ラインにおいて、常に十分な半導体要素が適用されて、複数個の薄膜トランジスタの電極の全ての対を十分に連結するサイズを有する半導体要素によって半導体チャンネルを形成するという点である。
【００２８】
望ましくは、複数個の薄膜トランジスタの半導体要素のチャンネルは、六角形のパターンを適用することによって形成されるが、このとき、半導体要素は、円形である。
望ましい第１実施形態で、パターンの適用は、シャドーマスクを通じた熱蒸着によって半導体要素を配置させることによってなされる。望ましくは、六角形のパターンを備えるシャドーマスクが使われ、シャドーマスクは、シャドーマスクの六角形がドレイン電極及びソース電極の長手方向軸に対して１５°傾くように配列される。さらに、本発明は、複数個の薄膜トランジスタ用の半導体要素の適用のためのシャドーマスクを提供するが、シャドーマスクは、六角形のパターンを備える。望ましくは、シャドーマスクは、長方形であるが、シャドーマスクのパターンの六角形がシャドーマスクのエッジのうち一つに対して１５°傾いている。
【００２９】
望ましい第２実施形態で、パターンの適用は、プリンティング法、望ましくは、インクジェットプリンティング法によってなされる。望ましくは、六角形のパターンを備えたプリントパターンが使われ、プリントパターンは、パターンの六角形がドレイン電極及びソース電極の長手方向軸に対して１５°傾くように配列される。さらに、本発明は、複数個の薄膜トランジスタ用の半導体要素の適用のためのプリントパターンを提供するが、プリントパターンは、六角形である。望ましくは、プリントパターンは、長方形を有するが、このとき、パターンの六角形が全体プリントパターンのエッジのうち一つに対して１５°傾いている。
【発明の効果】
【００３０】
本発明のＯＴＦＴ、その製造方法及びその製造に使われるシャドーマスクによれば、シャドーマスクまたはプリントヘッドの基板に対する精密な整列なしにも隣接した薄膜トランジスタとのクロストークが防止されたＯＴＦＴを容易に具現できる。
【発明を実施するための最良の形態】
【００３１】
以下、添付された図面を参照して、本発明の望ましい実施形態を詳細に説明すれば、次の通りである。
図６Ａは、半導体要素１（チャンネル１１）の適用前にソース電極２、ドレイン電極２ａ及びゲート電極４を有する二つの薄膜トランジスタを備えた基板５の一部分を示す平面図である。図６ＣのＡ部分の拡大図である図６Ｄを共に参照すれば、一対のドレイン電極２ａとソース電極２との間の最小距離１６は、隣接した対の電極２，２ａ間の最小距離１９または基板５の他の配線（図示せず）と電極２，２ａとの間の最小距離より小さい。図６Ａの予備製品の製造は、現在の技術水準で知られている。図６Ｂは、半導体要素１（チャンネル１１）の適用に使われるシャドーマスク１３を示している。シャドーマスク１３は、六角形パターンとエッジ９，１０とを備えるが、六角形２１は、エッジ１０の長手方向軸に対して１５°傾いている（図１２によって、さらに詳細に示されている）。ここで、六角形２１というのは、図６Ｂに示したように、シャドーマスク１３の隣接した六つの開口部の中央を連結すれば、六角形となるという意味である。このようなシャドーマスク１３を利用して半導体要素１を形成すれば、半導体要素１も六角形パターンで配列されるが、この六角形は、結果的にドレイン電極及びソース電極の長手方向軸に対して１５°傾いている。このような配列は、基板の全ての水平ライン及び垂直ラインに対して半導体要素１の優秀な均一な分布の結果をもたらす。
【００３２】
図６Ｃは、半導体要素１（チャンネル１１）の適用後、ソース電極２、ドレイン電極２ａ及びゲート電極４を有する二つの薄膜トランジスタを備えた基板５の一部分を示す平面図であり、図６Ｄは、図６ＣのＡ部分の拡大図である。基板５は、ここで、パターン１２の結果をもたらす複数個の円形のパターニングされた半導体要素１を備える。半導体要素１を有する規則的に適用された半導体要素１の直径１８は、二つの薄膜トランジスタそれぞれのドレイン電極２ａとソース電極２との間の距離１６より大きい。前述した条件に起因して、各薄膜トランジスタのドレイン電極２ａとソース電極２とを連結する（円形の）半導体要素１が常に存在する。そのような配置がドレイン電極２ａとソース電極２との間の不均一なチャンネル１１の結果をもたらすということは明らかである。しかし、半導体要素１の配置は、前記薄膜トランジスタの作動に十分である。特に、前述したように、半導体要素１は、六角形パターンで配列する場合、この六角形は、結果的にドレイン電極及びソース電極の長手方向軸に対して１５°傾いており、このような配列は、基板の全ての水平ライン及び垂直ラインに対して半導体要素１の優秀な均一な分布の結果をもたらす。このようなパターン１２は、図１３によってさらに詳細に示されている。このとき、半導体要素１が六角形パターンで配列されているので、図１３に示されたように、隣接した半導体要素１と六角形パターンの中心を連結した線は、６０°をなす。
【００３３】
一方、他の方法として、パターン１２は、（シャドーマスク１３を使用する代わりに）インクジェットプリンティングによって適用されてもよい。
図７は、図６ＤのＶＩＩ−ＶＩＩ線の断面図であって、ボトムゲート構造を表したものであるが、本発明は、必ずしもこれに限定されるものではなく、図８に示したように、ゲート絶縁膜３とゲート電極４とがドレイン電極２ａ及びソース電極２の上部に位置したトップゲート構造にも同一に適用されうる。
【００３４】
このような薄膜トランジスタ構造の主要な利点は、基板５に対する（すなわち、薄膜トランジスタの電極２，２ａに対する）シャドーマスク１３またはプリントヘッドの精密なアラインが不要であるという点である。
【００３５】
すなわち、シャドーマスク１３を利用して蒸着することによって、複数個の円形のパターニングされた半導体要素１を形成する場合、図９に示したようになされるが、前述したように、１８及び１９のサイズ（１８の距離より１９の距離がさらに大きい；１８及び１９は、図６Ｄを参照）のために、半導体要素１を通じた隣接した薄膜トランジスタ電極間の所望しない連結または他の配線（図示せず）間の所望しない連結が発生しない。しかし、チャンネル領域１１では、ソース電極２とドレイン電極２ａとの間にチャンネル幅１７の約５０％ほどに十分な半導体要素１が存在する。たとえ、マスク１３が小さな距離でシフトされるとしても、類似した結果を得る。
【００３６】
このようなＯＴＦＴの有機半導体層は、これ以外にも、多様な方法によって形成されうるが、図１０に示したように、インクジェットプリンティング法によって形成されうる。図１０に示したように、プリントヘッド１４を通じてインク液滴１５を落とし、図６Ｃ及び図６Ｄに示したような複数個の円形のパターニングされた半導体要素１が得られる。インクジェットプリンティングによって半導体要素１が配置される場合にも、基板５に対するプリントヘッド１４の精密なアラインが不要であるという長所がある。特に、フレキシブル基板に対するプリンティング工程は、前記プリンティング工程中に発生する基板の収縮に起因したコスト集約的なローカルレジストレーションをそれ以上必要としない。
【００３７】
このような構造において、半導体要素１がドレイン電極２ａとソース電極２とをはっきり連結させるために、半導体要素１の最大サイズ（Ｄ）が一対のドレイン電極２ａとソース電極２との間の最小距離（Ｌ）より少なくとも５０％大きくすることが望ましく、半導体要素１が、ドレイン電極２ａとソース電極２とをさらにはっきり連結させるためには、半導体要素１の最大サイズ（Ｄ）は、一対のドレイン電極２ａとソース電極２との間の最小距離（Ｌ）より少なくとも１００％大きいことが望ましい。このとき、隣接した薄膜トランジスタ間のクロストークを防止するために、隣接した薄膜トランジスタ間の距離は、十分に離隔される必要があるところ、したがって、隣接した薄膜トランジスタの電極２，２ａ間の最小距離（Ｍ）は、一対、すなわち、一薄膜トランジスタのドレイン電極２ａとソース電極２との間の最小距離（Ｌ）より少なくとも２００％より大きいことが望ましい。
【００３８】
一方、このような半導体要素１は、有機半導体物質で形成されうるが、そのような物質としては、ペンタセン、テトラセン、アントラセン、ナフタレン、α−６−チオフェン、α−４−チオフェン、ペリレン及びその誘導体、ルブレン及びその誘導体、コロネン及びその誘導体、ペリレンテトラカルボン酸ジイミド及びその誘導体、ペリレンテトラカルボン酸二無水物及びその誘導体、ナフタレンのオリゴアセン及びこれらの誘導体、α−５−チオフェンのオリゴチオフェン及びこれらの誘導体、金属を含有するか、または含有していないフタロシアニン及びこれらの誘導体、ナフタレンテトラカルボン酸ジイミド及びその誘導体、ナフタレンテトラカルボン酸二無水物及びその誘導体、ピロメリット酸二無水物及びその誘導体、ピロメリット酸ジイミド及びこれらの誘導体、チオフェンを含む共役系高分子及びその誘導体、及びフルオレンを含む高分子及びその誘導体が使われうる。
【００３９】
図１１Ａは、半導体要素１（チャンネル１１）の適用前に、幾つかのソース電極２、ドレイン電極ら２ａ及びゲート電極４を備える基板５の一部分を示す平面図であるが、ゲート電極は、ソース電極２及びドレイン電極２ａの各対間の領域（チャンネル）に配置されており、図示されていない。チャンネルのための半導体層は、精密なアラインを必要としない新たなシャドーマスク１３デザインを利用してパターニングされる。図１１Ｃに示したように、最終ＯＴＦＴ回路にパターン１２を形成する多くの円形のパターニングされた半導体要素１がある。図１１ＣのＢ部分拡大図である図１１Ｄに示したように、距離１９は、サイズ１８より大きいため、隣接した薄膜トランジスタ電極２，２ａまたは他の配線への所望しない連結は存在しない。しかし、チャンネル領域では（チャンネルは、電極２，２ａ間で長さ１６と幅１７とを有する）、ソース電極２とドレイン電極２ａとの間に十分な半導体要素１が存在する。チャンネルの約５０％が半導体要素１で満たされる。ＯＴＦＴ回路を製造するために、コスト集約的な複雑なマスクアラインを利用する必要がない。この新たな薄膜トランジスタ素子の構造は、ガラス材またはプラスチック材の基板上へのさらに容易な製造を可能にし、平板ディスプレイ装置の応用またはＲＦＩＤタグまたはセンサーのような他の電子回路でのそのような素子の利用を可能にする。トップゲート及びボトムゲート構造が可能である。半導体要素１の適用は、ボトムゲート構造の結果をもたらす。トップゲート薄膜トランジスタ構造の場合には、半導体要素１及び絶縁体３の配置後にゲート電極４が配置される。大体に、パターン１２は、（シャドーマスク１３を使用する代わりに）インクジェットプリンティングによって適用されうる。
【００４０】
図６Ｄ及び図１１Ｄに示したように、隣接した半導体要素１の中心から中心までの距離２０は、望ましくは、半導体要素の最大サイズ１８より大きい。さらに、薄膜トランジスタのチャンネル幅１７は、望ましくは、隣接した半導体要素１の中心から中心までの距離２０より大きい。
【００４１】
一方、前記のような構造のＯＴＦＴは、ＬＣＤまたは有機発光ディスプレイ装置のような平板ディスプレイ装置に備えられうる。
図１４は、そのうち、一例である有機発光ディスプレイ装置に前記薄膜トランジスタを適用したところを表したものである。図１４は、有機発光ディスプレイ装置の一つの副画素を示したものであって、このような各副画素には、自発光素子として有機発光素子（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＯＬＥＤ）を備えており、薄膜トランジスタが少なくても一つ以上備えられている。そして、別途のキャパシタ（図示せず）がさらに備えられている。
【００４２】
このような有機発光ディスプレイ装置は、ＯＬＥＤの発光色相によって多様な画素パターンを有するが、望ましくは、赤、緑、青色の画素を備える。
このような赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の各副画素は、図１４に示したような薄膜トランジスタ構造と自発光素子であるＯＬＥＤとを有する。このＯＴＦＴは、前述した薄膜トランジスタとなりうる。しかし、必ずしもこれに限定されるものではなく、多様な構造の薄膜トランジスタを備えうる。
【００４３】
図１４に示したように、基板５上に前述した薄膜トランジスタが備えられる。前述した薄膜トランジスタの場合、ソース電極が二重に形成されたダブルチャンネル構造であったが、この場合には、シングルチャンネル構造である点のみが異なる。もちろん、前述した薄膜トランジスタのように、ダブルチャンネル構造の薄膜トランジスタも適用可能である。
【００４４】
図１４に示したように、薄膜トランジスタは、所定パターンのゲート電極４と、このゲート電極４を覆うゲート絶縁膜３と、ゲート絶縁膜３の上部に配置されたソース電極２及びドレイン電極２ａと、このソース電極２とドレイン電極２ａとにそれぞれ接する半導体要素１と、を備える。
【００４５】
有機半導体要素１が形成された後には、薄膜トランジスタを覆うようにパシベーション膜２１が形成されるが、このパシベーション膜２１は、単層または複数層の構造で形成されており、有機物、無機物、または有／無機複合物で形成されうる。
前記パシベーション膜２１の上部には、ＯＬＥＤの一電極である画素電極３１が形成され、その上部に画素定義膜２２が形成され、この画素定義膜２２に所定の開口部２３を形成した後、ＯＬＥＤの有機発光膜３２を形成する。
【００４６】
前記ＯＬＥＤは、電流のフローによって、赤、緑、青色の光を発光して、所定の画像情報をディスプレイするものであって、ＯＴＦＴのソース電極２及びドレイン電極２ａのうち何れか一電極に連結された画素電極３１と、全体画素を覆うように備えられた対向電極３３、そして、これら画素電極３１と対向電極３３との間に配置されて発光する有機発光膜３２を備える。
【００４７】
前記画素電極３１及び対向電極３３は、前記有機発光膜３２によって相互絶縁されており、有機発光膜３２に相異なる極性の電圧を加えて有機発光膜３２を発光させる。
前記有機発光膜３２は、低分子または高分子有機膜が使われうるが、低分子有機膜を使用する場合、ホール注入層（ＨＩＬ：Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ）、ホール輸送層（ＨＴＬ：Ｈｏｌｅ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ）、発光層（ＥＭＬ：ＥＭｉｓｓｉｏｎ Ｌａｙｅｒ）、電子輸送層（ＥＴＬ：Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ）、電子注入層（ＥＩＬ：Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ）が単一あるいは複合の構造で積層されて形成され、使用可能な有機材料も銅フタロシアニン（ＣｕＰｃ）、Ｎ,Ｎ−ジ（ナフタレン−１−イル）−Ｎ,Ｎ'−ジフェニル−ベンジジン（ＮＰＢ）、トリス−８−ヒドロキシキノリンアルミニウム（Ａｌｑ３）をはじめとして、多様に適用可能である。これら低分子有機膜は、真空蒸着の方法で形成される。
【００４８】
高分子有機膜の場合には、大体、ＨＴＬ及びＥＭＬで備えられた構造を有し、このとき、前記ＨＴＬとしてＰＥＤＯＴを使用し、ＥＭＬとしてＰＰＶ（Ｐｏｌｙ−Ｐｈｅｎｙｌｅｎｅ Ｖｉｎｙｌｅｎｅ）系及びポリフルオレン系など、高分子有機物質を使用し、これをスクリーン印刷やインクジェット印刷方法で形成できる。
【００４９】
前記のような有機膜は、必ずしもこれに限定されるものではなく、多様な実施形態が適用される。
前記画素電極３１は、アノード電極の機能を行い、前記対向電極３３は、カソード電極の機能を行うが、もちろん、これら画素電極３１及び対向電極３３の極性は、逆になってもよい。
【００５０】
本発明は、必ずしも前記のような構造に限定されず、多様な有機発光ディスプレイ装置の構造がそのまま適用されうる。
液晶ディスプレイ装置の場合、これとは違って、画素電極を覆う下部配向膜（図示せず）を形成することによって、液晶ディスプレイ装置の下部基板の製造を完成する。
【００５１】
このように、本発明による薄膜トランジスタは、各副画素に搭載されてもよく、画像が具現されないドライバ回路（図示せず）またはその他の電子回路にも搭載可能である。
そして、有機発光ディスプレイ装置は、基板５としてフレキシブルな基板の使用が適するが、それには、プラスチック基板や、金属ホイールが使われ、ガラス基板も適用可能である。
【００５２】
本発明は、図面に示された実施形態を参考として説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００５３】
本発明は、シャドーマスクまたはプリントヘッドの基板に対する精密な整列なしにも隣接した薄膜トランジスタとのクロストークが防止されるＯＴＦＴの製造分野及びこれを利用した平板ディスプレイ装置の製造分野に利用できる。
【図面の簡単な説明】
【００５４】
【図１】ボトムゲートＯＴＦＴの断面図である。
【図２】トップゲートＯＴＦＴの断面図である。
【図３Ａ】ボトムゲートＯＴＦＴの製造のために、シャドーマスクを通じた有機半導体要素の配置の基本的な原理を示す断面図である。
【図３Ｂ】ボトムゲートＯＴＦＴの製造のために、インクジェットプリンティングによる有機半導体要素の配置の基本的な原理を示す断面図である。
【図４Ａ】トップゲートＯＴＦＴの製造のために、シャドーマスクを通じた有機半導体要素の配置の基本的な原理を示す断面図である。
【図４Ｂ】トップゲートＯＴＦＴの製造のために、インクジェットプリンティングによる有機半導体要素の配置の基本的な原理を示す断面図である。
【図５】パターニングされた半導体を有する通常的なＯＴＦＴ構造の平面図である。
【図６Ａ】半導体要素（チャンネル）の適用前、ソース電極、ドレイン電極及びゲート電極を有する複数個の薄膜トランジスタを備えた基板の一部分を示す平面図である。
【図６Ｂ】本発明による半導体要素（チャンネル）の適用のためのシャドーマスクを示す図面である。
【図６Ｃ】半導体要素（チャンネル）の適用後、ソース電極、ドレイン電極及びゲート電極を有する複数個の薄膜トランジスタを備えた基板の一部分を示す平面図である。
【図６Ｄ】図６Ｃの部分拡大図である。
【図７】図６ＤのＶＩＩ−ＶＩＩ線の断面図である。
【図８】図７の変形例による薄膜トランジスタの断面図である。
【図９】蒸着を通じて半導体要素を形成する工程を概略的に示す断面図である。
【図１０】インクジェットプリンティングを通じて半導体要素を形成する工程を概略的に示す断面図である。
【図１１Ａ】半導体要素（チャンネル）の適用前、ソース電極、ドレイン電極及びゲート電極を有する複数個の薄膜トランジスタを備えた基板の一部分を示す平面図である。
【図１１Ｂ】本発明による半導体要素（チャンネル）の適用のためのシャドーマスクの平面図である。
【図１１Ｃ】半導体要素（チャンネル）の適用後、ソース電極、ドレイン電極及びゲート電極を有する複数個の薄膜トランジスタを備えた基板の一部分を示す平面図である。
【図１１Ｄ】図１１Ｃの部分拡大図である。
【図１２】本発明による半導体要素（チャンネル）の適用のために使われたシャドーマスクの平面図である。
【図１３】本発明による薄膜トランジスタの製造中に適用されたパターンの平面図である。
【図１４】本発明による薄膜トランジスタを備えた平板ディスプレイ装置の一例を概略的に示す断面図である。
【符号の説明】
【００５５】
１    半導体要素
２    ソース電極
２ａ    ドレイン電極
３    絶縁体
４    ゲート電極
５    基板
【図１】
2006332644.tif 000003
【図２】
2006332644.tif 000004
【図３Ａ】
2006332644.tif 000005
【図３Ｂ】
2006332644.tif 000006
【図４Ａ】
2006332644.tif 000007
【図４Ｂ】
2006332644.tif 000008
【図５】
2006332644.tif 000009
【図６Ａ】
2006332644.tif 000010
【図６Ｂ】
2006332644.tif 000011
【図６Ｃ】
2006332644.tif 000012
【図６Ｄ】
2006332644.tif 000013
【図７】
2006332644.tif 000014
【図８】
2006332644.tif 000015
【図９】
2006332644.tif 000016
【図１０】
2006332644.tif 000017
【図１１Ａ】
2006332644.tif 000018
【図１１Ｂ】
2006332644.tif 000019
【図１１Ｃ】
2006332644.tif 000020
【図１１Ｄ】
2006332644.tif 000021
【図１２】
2006332644.tif 000022
【図１３】
2006332644.tif 000023
【図１４】
2006332644.tif 000024