(57)【要約】【課題】  小形で信頼性の高い容量部を有する半導体装置の製造方法を提供する【解決手段】  ＧａＡｓ基板１４上に蒸着により金属膜を形成し、下部電極１６を形成する工程と、下部電極１６を覆う第１ＳｉＮ膜２０を形成し、エッチングにより下部電極１６の少なくとも一部表面が露呈される下部電極開口部２０ａをこの第１ＳｉＮ膜２０に形成する工程と、下部電極１６上に第２ＳｉＮ膜２２を形成し、第１ＳｉＮ膜２０の下部電極開口部２０ａを第２ＳｉＮ膜２２により覆う工程と、この第２ＳｉＮ膜２２上に導電体膜を形成し、この導電膜により下部電極１６に対向する上部電極２４を形成する工程と、を含むものである。【選択図】        図２
2006332458.tif 000002
【特許請求の範囲】
【請求項１】
基板上にレジストを塗布し下部電極を形成する位置に第１の開口を形成し、この後、蒸着により上記第１の開口を介して基板上に金属膜を形成し、レジストを除去するとともに、第１の開口位置に金属膜を残し基板上に下部電極を形成する工程と、
下部電極を覆う第１の誘電体膜を形成し、エッチングにより下部電極の少なくとも一部表面が露呈される第２の開口をこの第１の誘電体膜に形成する工程と、
下部電極上に第２の誘電体膜を形成し、第１の誘電体膜の第２の開口を第２の誘電体膜により覆う工程と、
この第２の誘電体膜上に導電体膜を形成し、この導電膜により下部電極に対向する上部電極を形成する工程と、を含む半導体装置の製造方法。
【請求項２】
基板上にレジストを塗布し複数の下部電極を形成する位置に第１の開口をそれぞれ形成し、この後、蒸着により上記第１の開口を介して基板上に金属膜を形成し、レジストを除去するとともに、第１の開口位置に金属膜を残し基板上に複数の下部電極を形成する工程と、
下部電極を覆う第１の誘電体膜を形成し、エッチングにより複数の下部電極のうち少なくとも一つの下部電極の少なくとも一部表面が露呈される第２の開口をこの第１の誘電体膜に形成する工程と、
第２の開口により一部表面が露呈された下部電極を含む複数の下部電極上に第２の誘電体膜を形成し、これらの複数の下部電極を第１の誘電体膜もしくは第１の誘電体膜の第２の開口をを介して第２の誘電体膜により覆う工程と、
この第２の誘電体膜上に導電体膜を形成し、この導電膜により複数の下部電極それぞれに個別に対向する上部電極を形成する工程と、を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に係り、特に半導体集積回路の容量部の製造方法に関する。
【背景技術】
【０００２】
近年、マイクロ波帯、ミリ波帯において使用される通信機器はますます小形化され、これに伴って高周波回路装置もさらに小形化が要求されてきている。この高周波回路装置に使用される半導体集積回路素子が小形で高密度になってくるのに伴って高周波回路に使用される回路部品の小型化も求められる。特にMMICなどに使用される容量部、例えばＭＩＭ（Metal/Insulator/Metal）構造のキャパシタの容量を大きくするためには、回路基板上の広い占有面積が必要となる。このＭＩＭ構造のキャパシタ（以下、ＭＩＭキャパシタという）を小形化、すなわち回路基板上の専有面積を少なくするためには、単位面積当たりの容量を大きくすることが必要であり、下部電極と上部電極に挟まれた誘電体の厚みを薄くすることや、この誘電体膜に比誘電率の高い材料を用いることが必要となる。
従来構造のＭＩＭキャパシタは例えば、次のようにして製造される。
まず半導体基板上にレジストを塗布し、下部電極となる金属電極の形状をした開口を形成する。次に蒸着法により金属を積層しリフトオフ法により、下部電極となる金属電極を残して、不要な金属蒸着膜をレジストと一緒に除去する。次にキャパシタ絶縁膜としての誘電体膜をスパッタ法により下部電極上に形成する。次にこの誘電体膜上にレジストを塗布し、このレジストの下部電極に対向する位置に開口を有するレジストパターン形成し、この開口を含めてレジストパターン上に蒸着法やスパッタ法やメッキ法により金属を積層した後、リフトオフ法により開口に形成された金属膜を上部電極として残して、レジスト上の金属膜をレジストと一緒に除去する。
【０００３】
このようなＭＩＭキャパシタの製造方法としては、次のような公知文献の記載がある（例えば、特許文献１  ［００１４］〜［００１８］参照）。まず、半導体基板の上面の一部領域にフォトリソグラフィーにより形成したレジストマスクによる金属蒸着とリフトオフを用いて下部電極を形成する。次にプラズマCVD装置を用いて下部電極が形成された基板上に窒化シリコンからなる誘電体膜を例えば２４０ｎｍの厚さに形成する。この誘電体膜の上にフォトレジストを形成し、フォトリソグラフィーにより下部電極に対向する誘電体膜の部分を開口し、これをマスクとしてドライエッチングにより誘電体膜の厚さを例えば１５０ｎｍだけ除去し、誘電体膜に凹部を形成する。この凹部の部分にフォトリソグラフィーにより形成したレジストマスクによる金属蒸着とリフトオフを用いて上部電極を形成しＭＩＭキャパシタを形成する。
また、他の公知のＭＩＭキャパシタの製造方法としては次のような記載がある（例えば、特許文献２［０００３］〜［０００４］参照）。ＭＩＭ形成のための積層膜、すなわち半導体基板上に下部電極膜、容量絶縁膜、上部電極となる上部金属膜、レジストを順次形成する。レジストは上部電極のための所望のパターンが形成されていて、積層膜に対してレジストをマスクとして上部金属膜をドライエッチングすることにより、所望の形状に加工し、その後レジストを除去する。
【０００４】
【特許文献１】特開２００３−６００４１号公報
【特許文献２】特開２００４−７１８４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＭＩＭキャパシタの製造方法では、半導体基板上に下部金属を形成する際に蒸着法で形成している。通常下部電極は蒸着法により金膜が形成される。この蒸着の際に、蒸着温度がばらつき蒸着温度が少し低くなった場合や急激な温度上昇などによる突沸によって、金蒸着された下部電極の表面に、小さな金の塊（以下、金粒という）が形成される。金粒の粒径は蒸着法の条件により様々な大きさであるが、下部電極上に形成されるキャパシタ用絶縁膜が金粒付近で膜厚が薄くなったり、場合によっては下部電極表面の被覆ができなくなる。このためにＭＩＭキャパシタに電圧が印加されると、キャパシタ絶縁膜が薄くなったところに電界が集中して絶縁破壊を起こしたり、短絡が生じたりする場合があり、ＭＩＭキャパシタの信頼性が低下する場合があった。
ＭＩＭキャパシタの信頼性の低下は、キャパシタ絶縁膜の膜厚が２００ｎｍ程度ではあまり認められないが、キャパシタ絶縁膜の膜厚が５０ｎｍ程度になると、場合によっては信頼性の低下が認められることがあった。
特に、単位面積当たりの容量を大きくするために有効とされている薄膜誘電体を有するＭＩＭキャパシタにおいて、下部電極上に発生する金粒による信頼性の低下が顕著であり、ＭＩＭキャパシタを小形化しつつ、高い信頼性を維持することが困難であった。
【０００６】
この発明は上記の問題点を解決するためになされたもので、第１の目的は小形で信頼性の高い容量部を有する半導体装置の簡易な製造方法を提供することである。
【課題を解決するための手段】
【０００７】
この発明に係る半導体装置の製造方法は、基板上にレジストを塗布し下部電極を形成する位置に第１の開口を形成し、この後、蒸着により第１の開口を介して基板上に金属膜を形成し、レジストを除去するとともに、第１の開口位置に金属膜を残し基板上に下部電極を形成する工程と、下部電極を覆う第１の誘電体膜を形成し、エッチングにより下部電極の少なくとも一部表面が露呈される第２の開口をこの第１の誘電体膜に形成する工程と、下部電極上に第２の誘電体膜を形成し、第１の誘電体膜の第２の開口を第２の誘電体膜により覆う工程と、この第２の誘電体膜上に導電体膜を形成し、この導電膜により下部電極に対向する上部電極を形成する工程と、を含むものである。
【発明の効果】
【０００８】
この発明に係る半導体装置の製造方法においては、下部電極を形成し、この下部電極を覆う第１の誘電体膜を形成し、エッチングによりこの第１の誘電体膜に下部電極の少なくとも一部表面を露呈する第２の開口を形成するという簡単な工程により、第２の開口を覆う第２の誘電体膜の膜厚の局部的な薄膜化が阻止され、下部電極と上部電極との間に電圧が印加された際の電界集中が抑制される。延いては半導体装置の容量部の信頼性の低下が抑制される。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１はこの発明の一実施の形態に係る半導体装置の部分平面図、図２は図１のＩＩ−ＩＩ断面における半導体装置の部分断面図である。以下の図において図１および図２と同じ符号は、同じものか相当のものであることを示す。
図１において、半導体装置としての例えば半導体集積回路１０に設けられた容量部としてのＭＩＭキャパシタ１２が示されている。半導体集積回路１０の能動素子や他の受動素子などは図示されていないが、基板としての半絶縁性のＧａＡｓ基板１４上に形成されている。
ＧａＡｓ基板１４上に設けられたＭＩＭキャパシタ１２の下部電極１６は金膜で形成され、この下部電極１６は下部電極１６と一体的に形成されている第１配線層１８により半導体集積回路１０の高周波回路（図示せず）と接続されている。下部電極１６を構成する金膜の厚みは０．３μｍ程度で、この厚みは第１配線層１８の厚みにより規定される。なおこの実施の形態では下部電極１６として金膜を使用しているが、配線層として使用される他の金属でも良い。
【００１０】
ＧａＡｓ基板１４上には下部電極１６の一部を覆う第１の誘電体膜としての、例えば第１ＳｉＮ膜２０が形成されている。第１ＳｉＮ膜２０は数１０ｎｍ〜数１００ｎｍ、例えば５０ｎｍ〜２００ｎｍ程度である。
第１ＳｉＮ膜２０には、第２の開口としての下部電極開口部２０ａが設けられ、下部電極１６の表面の少なくとも一部がこの下部電極開口部２０ａに露呈するように第１ＳｉＮ膜２０が除去されている。
第１ＳｉＮ膜２０上には、この下部電極開口部２０ａにより露呈された下部電極１６の表面をすべて覆う第２の誘電体膜としての第２ＳｉＮ膜２２が設けられている。第２ＳｉＮ膜２２はキャパシタ絶縁膜としての機能を持つものであるが、プロセスの工程により下部電極１６の表面のみならず、第１ＳｉＮ膜２０の上にも設けられていても良い。
第２ＳｉＮ膜２２の膜厚は、ＭＩＭキャパシタ１２が必要とする容量により定まるので、その厚みはいろいろであるが、数１０ｎｍ〜数１００ｎｍ、例えば５０ｎｍ〜２００ｎｍ程度である。
この実施の形態では、第１の誘電体膜、第２の誘電体膜としてＳｉＮを使用したが、他の誘電体、たとえばＳｉＯＮ膜などでもよい。
【００１１】
下部電極１６の真上の第２ＳｉＮ膜２２の上には、この第２ＳｉＮ膜２２を介して上部電極２４が設けられ、この上部電極２４は金膜により形成されている。
また上部電極２４は、上部電極２４と一体的に形成された第２配線層２６により半導体集積回路１０の高周波回路（図示せず）と接続されている。上部電極２４の厚みは例えば２μｍ程度である。
ＭＩＭキャパシタ１２は、キャパシタ絶縁膜としての第２ＳｉＮ膜２２を下部電極１６と上部電極２４との間に挟んだ構成であり、下部電極１６と上部電極２４との間に電圧が印加され、キャパシタとして機能する。
【００１２】
次にＭＩＭキャパシタ１２の製造方法について説明する。
図３、図４、図５、図６、図７、および図８はこの発明の一実施の形態に係る半導体装置の製造方法の一工程における半導体装置の部分断面図である。
まずＧａＡｓ基板１４上にレジストを塗布し、フォトリソグラフィーにより下部電極１６を形成する位置に第１の開口としての開口部３０を有するレジストパターン３２を形成する。この工程の結果を示すのが図３である。
次に、レジストパターン３２の開口部３０に露呈されたＧａＡｓ基板１４の表面上を含め、レジストパターン３２上に蒸着法により金膜を形成する。この後、開口部３０のＧａＡｓ基板１４の表面上に形成された金膜を下部電極１６として残し、リフトオフ法によりレジストパターン３２とレジストパターン３２上に蒸着された金膜とを除去する。この工程の結果を示すのが図４である。
次に、下部電極１６が形成されたＧａＡｓ基板１４上に誘電体膜、ここでは第１ＳｉＮ膜２０がスパッタ法により形成される。この工程の結果を示すのが図５である。
次に、第１ＳｉＮ膜２０上にレジストを塗布し、フォトリソグラフィーにより下部電極１６が形成された位置の真上に所定の形状をした開口部３４を有するレジストパターン３６を形成する。この工程の結果を示すのが図６である。
【００１３】
次に、レジストパターン３６をマスクとしてエッチング、例えばＲＩＥなどのドライエッチングにより下部電極１６の表面を露呈する下部電極開口部２０ａを第１ＳｉＮ膜２０に形成する。この場合エッチャントとしてはフッ素系のエッチャントが使用される。
次いでレジストパターン３６を除去し、下部電極開口部２０ａに露呈された下部電極１６の表面を含め第１ＳｉＮ膜２０上に第２ＳｉＮ膜２２がスパッタ法により形成される。この工程の結果を示すのが図７である。
なおこの実施の形態では、下部電極開口部２０ａの形成を、ＲＩＥにより行ったが、エッチャントにバッファードフッ酸（ＢＨＦ）を用いたウエットエッチングによっておこなっても同様の効果がある。
次に第２ＳｉＮ膜２２上にレジストを塗布しフォトリソグラフィーにより、下部電極１６が形成された位置の真上に所定の形状をした開口部３８を有するレジストパターン４０を形成する。この工程の結果を示すのが図８である。
次に、レジストパターン４０の開口部３８に露呈された第２ＳｉＮ膜２２の表面上を含め、レジストパターン４０上に蒸着法やスパッタ法やメッキ法により金膜を形成する。この後、開口部３８の第２ＳｉＮ膜２２の表面上に形成された金膜を上部電極２４として残し、リフトオフ法によりレジストパターン４０とレジストパターン４０上に蒸着された金膜とを除去する。この工程の結果が図１及び図２に示されたＭＩＭキャパシタ１２である。
【００１４】
図９はこの発明に係るＭＩＭキャパシタの電界強度に対する平均故障時間を示すグラフである。
図９において、横軸は電界強度であり、単位は任意単位（a. u. ）で示されている。縦軸は平均故障時間（M. T. T. F.  : Mean Time To Failure）であり、単位は任意単位（a. u. ）で示されている。
図９中、○印と実線（Ｉ）とで示されたものがこの発明に係る半導体装置の製造方法により製造されたＭＩＭキャパシタの平均故障時間であり、参考のために従来の半導体装置の製造方法により製造されたＭＩＭキャパシタの平均故障時間が□印と破線（ＩＩ）とで示されている。
図９から判断されるように、この発明に係るＭＩＭキャパシタの平均故障時間は従来の製造方法に係るＭＩＭキャパシタの平均故障時間に比べて、概ね２倍に延びており、信頼性が高くなっていることが分かる。
これは蒸着法により形成された下部電極１６の表面に第１ＳｉＮ膜２０を形成し、ＲＩＥなどのドライエッチングにより下部電極１６の表面を露呈する下部電極開口部２０ａを形成する工程を経ることにより、下部電極１６の表面に形成された金粒が除去されたり、除去されなくても残された金粒の表面が平坦になったり、金粒の高さが低くなったりする。この結果、金粒が誘電体膜のスパッタリングにより被覆されやすくなり、第２ＳｉＮ膜２２の局部的な薄膜化が改善される。このため下部電極１６と上部電極２４との間に電圧が印加された際の電界集中などが緩和されたものと考えられる。
【００１５】
以上のようにこの発明に係る半導体装置の製造方法においては、蒸着により基板上に下部電極を形成する工程と、この下部電極を覆う第１の誘電体膜を形成し、エッチングにより下部電極の少なくとも一部表面が露呈される第２の開口をこの第１の誘電体膜に形成する工程と、下部電極上に第２の誘電体膜を形成し、第１の誘電体膜の第２の開口を第２の誘電体膜により覆う工程と、を含むことにより、下部電極表面の金粒が除去されたり、あるいは金粒が誘電体により被覆されやすくなり、第２の開口を覆う第２の誘電体膜の膜厚の局部的な薄膜化が阻止され、下部電極と上部電極との間に電圧が印加された際の電界集中が抑制され、半導体装置の容量部の信頼性の低下が抑制される。
従って、信頼性が低下することなしに、キャパシタ絶縁膜を薄くすることが出来る。このため半導体装置の容量部の単位面積当たりの容量を大きくすることできるので、容量部の専有面積を少なくできる。延いては信頼性が高く小形の半導体装置を製造することが出来る。
【００１６】
実施の形態２．
図１０はこの発明の一実施の形態に係る半導体装置の部分断面図である。
図１０において半導体装置としての例えば半導体集積回路５０は、容量部として薄膜のＭＩＭキャパシタ１２と厚膜のＭＩＭキャパシタ５２とを備えている。この半導体集積回路５０も半導体集積回路５０の能動素子や他の受動素子は図示されていないが、基板としての半絶縁性のＧａＡｓ基板１４上に形成されている。
薄膜のＭＩＭキャパシタ１２は実施の形態１で説明したものと同じ構成である。
厚膜のＭＩＭキャパシタ５２は、半絶縁性のＧａＡｓ基板１４上に設けられた金膜で形成された下部電極１６と、この下部電極１６上に下部電極１６を覆って設けられた第１ＳｉＮ膜２０と、この第１ＳｉＮ膜２０を覆って設けられた第２ＳｉＮ膜２２と、第２ＳｉＮ膜２２の上に設けられた上部電極２４とを備えている。この第１ＳｉＮ膜２０と第２ＳｉＮ膜２２とがキャパシタ絶縁膜として機能する。上部電極２４は第１ＳｉＮ膜２０と第２ＳｉＮ膜２２とを介して、下部電極１６の真上に金膜により形成されている。
【００１７】
次にＭＩＭキャパシタ１２およびＭＩＭキャパシタ５２の製造方法について説明する。
図１１、図１２、図１３、図１４、および図１５はこの発明の一実施の形態に係る半導体装置の製造方法の一工程における半導体装置の部分断面図である。
まずＧａＡｓ基板１４上にレジストを塗布しフォトリソグラフィーにより、下部電極１６を形成する位置に第１の開口としての複数の開口部３０を有するレジストパターン６２を形成する。この工程の結果を示すのが図１１である。
次に、レジストパターン６２の開口部３０に露呈されたＧａＡｓ基板１４の表面上を含め、レジストパターン３２上に蒸着法により金膜を形成する。この後、開口部３０のＧａＡｓ基板１４の表面上に形成された複数の金膜を下部電極１６として残し、リフトオフ法によりレジストパターン６２とレジストパターン６２上に蒸着された金膜とを除去する。この工程の結果を示すのが図１２である。
次に、下部電極１６が形成されたＧａＡｓ基板１４上に誘電体膜ここでは第１ＳｉＮ膜２０がスパッタ法により形成される。次いで第１ＳｉＮ膜２０上にレジストを塗布しフォトリソグラフィーにより、厚膜のＭＩＭキャパシタ５２が形成される位置の下部電極１６の上のレジストはそのままに残しつつ、薄膜のＭＩＭキャパシタ１２が形成される位置の下部電極１６の位置の真上に所定の形状をした開口部３４を有するレジストパターン６４を形成する。この工程の結果を示すのが図１３である。
【００１８】
次に、レジストパターン６４をマスクとしてエッチング、例えばＲＩＥなどのドライエッチングにより薄膜のＭＩＭキャパシタ１２の下部電極１６の表面を露呈する下部電極開口部２０ａを第１ＳｉＮ膜２０に形成する。この場合エッチャントとしてはフッ素系のエッチャントが使用される。
次いでレジストパターン６４を除去し、下部電極開口部２０ａに露呈された下部電極１６の表面を含め第１ＳｉＮ膜２０上に第２ＳｉＮ膜２２がスパッタ法により形成される。この工程の結果を示すのが図１４である。
なおここでは、下部電極開口部２０ａの形成をＲＩＥにより行ったが、実施の形態１と同様に、エッチャントにバッファードフッ酸（ＢＨＦ）を用いたウエットエッチングによっておこなってもよい。
次に第２ＳｉＮ膜２２上にレジストを塗布しフォトリソグラフィーにより、厚膜のＭＩＭキャパシタ５２および薄膜のＭＩＭキャパシタ１２それぞれの下部電極１６が形成された位置の真上に所定の形状をした開口部３８を有するレジストパターン６６を形成する。この工程の結果を示すのが図１５である。
次に、レジストパターン６６の開口部３８に露呈された第２ＳｉＮ膜２２の表面上を含め、レジストパターン６６上に蒸着法やスパッタ法やメッキ法により金膜を形成する。この後、開口部３８の第２ＳｉＮ膜２２の表面上に形成された複数の金膜を上部電極２４として残し、リフトオフ法によりレジストパターン６６とレジストパターン６６上に蒸着された金膜とを除去する。この工程の結果が図１０に示されたＭＩＭキャパシタ５０である。
【００１９】
このようにして製造されたＭＩＭキャパシタ５０は、薄膜のＭＩＭキャパシタ１２が下部電極１６の表面に形成された金粒が除去されたり、除去されなくても残された金粒が誘電体膜のスパッタリングにより被覆されやすくなり、第２ＳｉＮ膜２２の局部的な薄膜化が改善され、下部電極１６と上部電極２４との間に電圧が印加された際に電界集中などが緩和されることは実施の形態１のＭＩＭキャパシタ１２と同様の効果を有する。
さらにこのＭＩＭキャパシタ５０においては、必要に応じて適宜下部電極１６を覆う第１ＳｉＮ膜２０を残すことにより、下部電極１６を覆って設けられた第１ＳｉＮ膜２０と第２ＳｉＮ膜２２とをキャパシタ絶縁膜とする厚膜のＭＩＭキャパシタ５２と第２ＳｉＮ膜２２をキャパシタ絶縁膜とする薄膜のＭＩＭキャパシタ１２とを同じプロセスで同一ウエハ上に作成することが出来る。延いては厚膜のＭＩＭキャパシタと小形で信頼性の高い薄膜のＭＩＭキャパシタとを備えた半導体装置を安価に製造することが出来る。
【００２０】
以上のように、この発明に係る半導体装置の製造方法においては、基板上にレジストを塗布し複数の下部電極を形成する位置に第１の開口をそれぞれ形成し、この後、蒸着により第１の開口を介して基板上に金属膜を形成し、レジストを除去するとともに、第１の開口位置に金属膜を残し基板上に複数の下部電極を形成する工程と、下部電極を覆う第１の誘電体膜を形成し、エッチングにより複数の下部電極のうち少なくとも一つの下部電極の少なくとも一部表面が露呈される第２の開口をこの第１の誘電体膜に形成する工程と、第２の開口により一部表面が露呈された下部電極を含む複数の下部電極上に第２の誘電体膜を形成し、これらの複数の下部電極を第１の誘電体膜もしくは第１の誘電体膜の第２の開口を介して第２の誘電体膜により覆う工程と、この第２の誘電体膜上に導電体膜を形成し、この導電膜により複数の下部電極それぞれに個別に対向する上部電極を形成する工程と、を含むもので、半導体装置における厚膜のキャパシタ絶縁膜を有する容量部と小形で信頼性の高い薄膜のキャパシタ絶縁膜を有する容量部とを同じプロセスで同一ウエハ上に安価に製造することが出来る。
なお、この実施の形態１及び２においては、基板として半絶縁性のｉ−ＧａＡｓ基板を用いたが、導電性のＧａＡｓ基板を用いても良いし、他の半導体基板、例えばＳｉ基板を用いても良いし、さらにはセラミックスの回路基板を用いて、ＭＩＭキャパシタを構成しても良い。
【産業上の利用可能性】
【００２１】
以上のように、この発明に係る半導体装置の製造方法は、小形で高密度化された回路要素を有する半導体装置の製造に適している。
【図面の簡単な説明】
【００２２】
【図１】この発明の一実施の形態に係る半導体装置の部分平面図である。
【図２】図１のＩＩ−ＩＩ断面における半導体装置の部分断面図である。
【図３】この発明の一実施の形態に係る半導体装置の製造方法の一工程における半導体装置の部分断面図である。
【図４】この発明の一実施の形態に係る半導体装置の製造方法の一工程における半導体装置の部分断面図である。
【図５】この発明の一実施の形態に係る半導体装置の製造方法の一工程における半導体装置の部分断面図である。
【図６】この発明の一実施の形態に係る半導体装置の製造方法の一工程における半導体装置の部分断面図である。
【図７】この発明の一実施の形態に係る半導体装置の製造方法の一工程における半導体装置の部分断面図である。
【図８】この発明の一実施の形態に係る半導体装置の製造方法の一工程における半導体装置の部分断面図である。
【図９】この発明に係るＭＩＭキャパシタの電界強度に対する平均故障時間を示すグラフである。
【図１０】この発明の一実施の形態に係る半導体装置の部分断面図である。
【図１１】この発明の一実施の形態に係る半導体装置の製造方法の一工程における半導体装置の部分断面図である。
【図１２】この発明の一実施の形態に係る半導体装置の製造方法の一工程における半導体装置の部分断面図である。
【図１３】この発明の一実施の形態に係る半導体装置の製造方法の一工程における半導体装置の部分断面図である。
【図１４】この発明の一実施の形態に係る半導体装置の製造方法の一工程における半導体装置の部分断面図である。
【図１５】この発明の一実施の形態に係る半導体装置の製造方法の一工程における半導体装置の部分断面図である。
【符号の説明】
【００２３】
１４  ＧａＡｓ基板、    １６  下部電極、    ３０  開口部、    ２０  第１ＳｉＮ膜、    ２０ａ  下部電極開口部、    ２２  第２ＳｉＮ膜、    ２４  上部電極２４。
【図１】
2006332458.tif 000003
【図２】
2006332458.tif 000004
【図３】
2006332458.tif 000005
【図４】
2006332458.tif 000006
【図５】
2006332458.tif 000007
【図６】
2006332458.tif 000008
【図７】
2006332458.tif 000009
【図８】
2006332458.tif 000010
【図９】
2006332458.tif 000011
【図１０】
2006332458.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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