(57)【要約】【課題】  メモリセルが仮想接地方式でビット線に接続されていても、メモリセルの書き込み時間の増大を防止でき、しかも、チップ面積の削減を有効に行うことができる半導体記憶装置を提供すること。【解決手段】  不揮発性のメモリセルＭＣ０１、・・・、ＭＣｍｎが配列されたメモリセルアレイ１００と、ワード線ＷＬ０〜ＷＬｍと、メモリセルに仮想接地方式で接続されたビット線ＢＬ０〜ＢＬｎと、行デコーダ１０１と、シフトレジスタ１０２と、ビット線への印加電位を制御する書き込み電圧制御回路１０４と、ビット線ＢＬ０〜ＢＬｎに電位を印加する書き込み電圧印加回路１０５とを備える。書き込み電圧制御回路１０４は、データ１を書き込むとき、２つのビット線に印加する電位を互いに異なる電位Ｖ０及びＶＰに制御する一方、データ０を書き込むとき、２つのビット線に印加する電位を、互いに同じ電位Ｖ０及びＶ０、又は、ＶＰ及びＶＰに制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の不揮発性のメモリセルが整列されたメモリセルアレイと、
上記複数のメモリセルの入出力端子に仮想接地方式で接続されたビット線と、
上記メモリセルの制御端子に接続されたワード線と、
上記ワード線を選択するワード線選択回路と、
上記メモリセルのビット線に電圧を印加する書き込み電圧印加回路と、
上記ワード線選択回路で選択されたワード線に接続された同時に書き込みを行うべき複数又は全ての上記メモリセルに、この複数のメモリセルの各々に接続された２つの上記ビット線に互いに異なる電圧を印加する一方、書き込みを行わない上記メモリセルには、このメモリセルに接続された２つの上記ビット線に互いに同じ電圧を印加するように、上記書き込み電圧印加回路を制御する書き込み電圧制御回路と
を備えることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記メモリセルアレイのメモリセルは、非対称型のメモリセルであり、
入力情報を、上記ワード線選択回路で選択されたワード線に接続された上記複数のメモリセルに、上記書き込み電圧制御回路の制御の下に同時に書き込み可能な複数の変換情報に変換する変換部を備えることを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
上記メモリセルは、サイドウォールメモリであることを特徴とする半導体記憶装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
上記メモリセルの書き込みの終了を検知する書き込み検知回路と、
上記書き込み検知回路が上記メモリセルの書き込みの終了を検知したとき、上記書き込み電圧制御回路に指令して、上記書き込みが終了したメモリセルに印加すべき電圧を、書き込みを行わない電圧にリセットさせる電圧リセット回路と
を備えることを特徴とする半導体記憶装置。
【請求項５】
請求項２に記載の半導体記憶装置において、
上記メモリセルの書き込みの終了を検知する書き込み検知回路と、
上記書き込み検知回路が上記メモリセルの書き込みの終了を検知したとき、上記変換部に指令して、上記書き込みが終了したメモリセルに書き込みを行わない一方、書き込みが終了していないメモリセルには書き込みを継続させる上記変換情報を出力させる変換情報更新回路と
を備えることを特徴とする半導体記憶装置。
【請求項６】
請求項２に記載の半導体記憶装置において、
上記変換部で変換された変換情報は、上記書き込み電圧制御回路によって同時に書き込みが行われるメモリセルの数が２個以下となる変換情報であることを特徴とする半導体記憶装置。
【請求項７】
請求項２に記載の半導体記憶装置において、
上記メモリセルアレイは冗長メモリセルを有し、
上記変換部で所定数以上の上記変換情報に変換される上記入力情報について、この入力情報を特定すると共に、上記変換部によって上記所定数よりも小さい数の変換情報に変換される特定情報と、この特定情報の存在を示す冗長情報とを出力する冗長付加情報出力部を備え、
上記冗長情報を上記冗長メモリセルに書き込むようにしたことを特徴とする半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置において、
上記所定数は、上記入力情報がｎビット（ｎは４以上の自然数）の情報であるとして、ｎ／２に最も近い整数であることを特徴とする半導体記憶装置。
【請求項９】
請求項２に記載の半導体記憶装置において、
上記変換部は、上記入力情報と変換情報とが格納されたテーブルを有することを特徴とする半導体記憶装置。
【請求項１０】
請求項７に記載の半導体記憶装置において、
上記冗長付加情報出力部は、上記入力情報及び特定情報が格納されたテーブルを有することを特徴とする半導体記憶装置。
【請求項１１】
請求項１乃至１０のいずれか１つに記載の半導体記憶装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性のメモリセルを備える半導体記憶装置に関し、より詳しくは、仮想接地方式でビット線を介してメモリセルが互いに接続されたメモリセルアレイについて、同一ワード線で選択されたメモリセルのうちの複数のメモリセルに同時に書き込みを行う半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラ等のデータ・ストレージ用やコード・ストレージ用の半導体記憶装置として、電源がオフしたり電池が消耗してもデータが消失しないフラッシュメモリ等の不揮発性メモリが多用されている。
【０００３】
このような半導体記憶装置には、記憶容量を低減することなくチップサイズを小型化するために、メモリセルに仮想接地方式でビット線を接続したものがある。しかしながら、仮想接地方式でビット線に接続されたメモリセルは、同一のワード線に接続されて隣り合うメモリセルがビット線を共用する。したがって、隣り合う一方のメモリセルの例えば書き込み時に、他方のメモリセルに対してドレイン・ディスターブが生じるという問題がある。
【０００４】
このような問題を解決するため、従来、メモリセルアレイを幾つかの領域に分割し、この領域内の行方向に存在するメモリセルの個数を８個や１６個等までに抑え、この領域の中のメモリセルについて、１個ずつ書き込み動作を行う半導体記憶装置が知られている。このような半導体記憶装置は、例えば、メモリセルアレイをｎ個のメモリセルずつ分割した場合、２個のメモリセルずつ固定接地線を共用する固定ビット線方式の場合と比較して、ビット線の本数が２（ｎ＋１）／３ｎ（ｎ＝８の場合、０．７５）の割合になる。したがって、ビット線の本数の削減によるチップサイズの縮小が期待できる。
【０００５】
このような半導体記憶装置として、従来、トランジスタを用いてメモリセルアレイを複数領域に電気的に分割し、分割された領域毎にメモリセルの書き込み動作を行うものが提案されている（例えば特許文献１：特開２００２−２７９７８９号公報参照）。
【０００６】
しかしながら、上記従来の半導体装置は、メモリセルアレイの分割された領域に例えばｎ個のメモリセルが含まれる場合、メモリセルアレイの全メモリセルに書き込みを行うには、書き込み動作がｎ回（ｎ＝８の場合、８回）必要となる。したがって、書き込み時間が大幅に長くなるという問題がある。特に、上記トランジスタを用いてメモリセルアレイを分割した半導体記憶装置は、トランジスタを形成する領域が必要になるので、却ってチップ面積が増大するという問題がある。
【特許文献１】特開２００２−２７９７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の課題は、メモリセルが仮想接地方式でビット線に接続されていても、メモリセルの書き込み時間の増大を防止でき、しかも、チップ面積の削減を有効に行うことができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の第１の側面の半導体記憶装置は、
複数の不揮発性のメモリセルが整列されたメモリセルアレイと、
上記複数のメモリセルの入出力端子に仮想接地方式で接続されたビット線と、
上記メモリセルの制御端子に接続されたワード線と、
上記ワード線を選択するワード線選択回路と、
上記メモリセルのビット線に電圧を印加する書き込み電圧印加回路と、
上記ワード線選択回路で選択されたワード線に接続された同時に書き込みを行うべき複数又は全ての上記メモリセルに、この複数のメモリセルの各々に接続された２つの上記ビット線に互いに異なる電圧を印加する一方、書き込みを行わない上記メモリセルには、このメモリセルに接続された２つの上記ビット線に互いに同じ電圧を印加するように、上記書き込み電圧印加回路を制御する書き込み電圧制御回路と
を備えることを特徴としている。
【０００９】
上記構成によれば、上記書き込み電圧制御回路の制御の下、上記書き込み電圧印加回路によって、上記ワード線選択回路で選択されたワード線に接続された同時に書き込みを行うべき複数又は全ての上記メモリセルについて、この複数のメモリセルの各々に接続された２つの上記ビット線に、互いに異なる電圧が印加される。一方、書き込みを行わない上記メモリセルには、このメモリセルに接続された２つの上記ビット線に互いに同じ電圧が印加される。これにより、上記メモリセルは仮想接地方式でビット線に接続されているにもかかわらず、選択されたワード線に接続された複数又は全てのメモリセルに、例えばドレイン・ディスターブ等のような不都合を防止しつつ、同時に書き込みを行うことができる。その結果、この半導体記憶装置は、メモリセルが仮想接地方式でビット線に接続されているにも拘わらず、メモリセルの書き込み時間の増大を防止でき、しかも、従来のメモリセルアレイを複数領域に分割するトランジスタが不要であるから、チップ面積の削減を有効に行うことができる。
【００１０】
一実施形態の半導体記憶装置は、上記メモリセルアレイのメモリセルは、非対称型のメモリセルであり、
入力情報を、上記ワード線選択回路で選択されたワード線に接続された上記複数のメモリセルに、上記書き込み電圧制御回路の制御の下に同時に書き込み可能な複数の変換情報に変換する変換部を備える。
【００１１】
上記実施形態によれば、上記メモリセルは非対称型のメモリセルであるので、入力情報を、ワード線選択回路で選択されたワード線に接続された複数又は全てのメモリセルに、同時に書き込みができない場合がある。なお、非対称型のメモリセルとは、情報の書き込みを行う場合、２つの入出力端子のうち、高電圧を印加すべき端子と低電圧を印加すべき端子とが予め特定されていて、この２つの端子の間で高電圧と低電圧とを交換して印加すると、書き込むべき情報の書き込みが行われないものをいう。上記入力情報が、上記複数又は全てのメモリセルに同時に書き込みできない場合、上記変換部によって、同時の書き込みが可能な複数の変換情報に変換される。この複数の変換情報が、各々同時にメモリセルに書き込まれることにより、上記入力情報を最小単位毎に別個に書き込みを行うよりも、高速に書き込みを行うことができる。
【００１２】
なお、上記変換部は、上記入力情報を、この入力情報に含まれる例えば「１」情報の数のような書き込みを行うべき情報の数よりも、少ない数の上記変換情報に変換するのが好ましい。これにより、「１」情報の書き込みを別個に行う場合の書き込み回数よりも少ない回数で、上記変換情報の書き込みを行うことができる。
【００１３】
一実施形態の半導体記憶装置は、上記メモリセルは、サイドウォールメモリである。
【００１４】
上記実施形態によれば、上記サイドウォールメモリは、１つのメモリセルに２つの記憶部を有するので、半導体記憶装置の集積度を効果的に高めることができる。なお、サイドウォールメモリとは、２つのソースドレイン領域と、この２つのソースドレイン領域の間に形成されるチャネル領域と、このチャネル領域上に形成されたゲートと、このゲートの両側に各々形成された電荷保持領域とを有し、上記２つのソースドレイン領域とゲートの電位を各々制御することにより、２つの上記電荷保持領域の電荷の保持状態を別個に制御して、２値以上の情報を記憶できるメモリをいう。ここで、１つの上記電荷保持領域に着目した場合、２つのソースドレイン領域のどちらに高電圧と低電圧を各々印加すべきかが特定され、この高電圧と低電圧とは交換不可であるので、このサイドウォールメモリは非対称型である。
【００１５】
一実施形態の半導体記憶装置は、上記メモリセルの書き込みの終了を検知する書き込み検知回路と、
上記書き込み検知回路が上記メモリセルの書き込みの終了を検知したとき、上記書き込み電圧制御回路に指令して、上記書き込みが終了したメモリセルに印加すべき電圧を、書き込みを行わない電圧にリセットさせる電圧リセット回路と
を備える。
【００１６】
上記実施形態によれば、所定のメモリセルの書き込みの終了が、上記書き込み検知回路によって検知されたとき、上記リセット回路による上記書き込み電圧制御回路への指令によって、上記書き込みが終了したメモリセルに印加すべき電圧が、書き込みを行わない電圧にリセットされる。したがって、上記書き込みが終了したメモリセルへの過剰書き込みを効果的に防止できる。
【００１７】
一実施形態の半導体記憶装置は、上記メモリセルの書き込みの終了を検知する書き込み検知回路と、
上記書き込み検知回路が上記メモリセルの書き込みの終了を検知したとき、上記変換部に指令して、上記書き込みが終了したメモリセルに書き込みを行わない一方、書き込みが終了していないメモリセルには書き込みを継続させる上記変換情報を出力させる変換情報更新回路と
を備える。
【００１８】
上記実施形態によれば、所定のメモリセルの書き込みの終了が、上記書き込み検知回路によって検知されたとき、上記変換情報更新回路の指令により、上記変換部から新たな変換情報が出力される。この変換情報は、上記書き込みが終了したメモリセルに書き込みを行わない一方、書き込みが終了していないメモリセルには書き込みを継続させる情報である。これにより、上記書き込みが終了したメモリセルへの過剰書き込みを効果的に防止しつつ、書き込むべき入力情報をメモリセルに確実に書き込むことができる。
【００１９】
一実施形態の半導体記憶装置は、上記変換部で変換された変換情報は、上記書き込み電圧制御回路によって同時に書き込みが行われるメモリセルの数が２個以下となる変換情報である。
【００２０】
上記実施形態によれば、上記変換情報が、同時に書き込みが行われるメモリセルの数が２個の変換情報である場合、１つのメモリセルへの書き込みが他のメモリセルへの書き込みよりも先に終了したとき、書き込みを継続すべきメモリセルは１つのみである。したがって、１つのメモリセルの書き込みが終了したときに、書き込みを継続すべき複数のメモリセルが同時に書き込み不可能になることが無い。上記書き込みを継続すべき１つのメモリセルは、確実に書き込みを継続できるから、複数のメモリセルへの同時の書き込みが不可能となった情報を再変換する必要が無い。したがって、メモリセルの書き込み速度を向上できる。
【００２１】
一実施形態の半導体記憶装置は、上記メモリセルアレイは冗長メモリセルを有し、
上記変換部で所定数以上の上記変換情報に変換される上記入力情報について、この入力情報を特定すると共に、上記変換部によって上記所定数よりも小さい数の変換情報に変換される特定情報と、この特定情報の存在を示す冗長情報とを出力する冗長付加情報出力部を備え、
上記冗長情報を上記冗長メモリセルに書き込むようにしている。
【００２２】
上記実施形態によれば、上記変換部で所定数以上の上記変換情報に変換される上記入力情報について、上記冗長付加情報出力部により、上記入力情報を特定する特定情報と、この特定情報の存在を示す冗長情報とが出力される。上記冗長情報は、上記冗長メモリに書き込まれ、上記特定情報は、上記変換部によって上記所定数よりも小さい数の変換情報に変換される。これにより、上記所定数よりも少ない書き込み回数で上記特定情報をメモリセルに書き込むことができるので、半導体記憶装置の書き込み速度を向上できる。なお、読み出し時には、上記冗長メモリセルから読み出し回路によって冗長情報が読み出された場合、上記メモリセルから読み出し回路によって読み出された上記特定情報に基づいて、例えばテーブル等を用いて、上記特定情報から上記入力情報を特定して出力すればよい。
【００２３】
一実施形態の半導体記憶装置は、上記所定数は、上記入力情報がｎビット（ｎは４以上の自然数）の情報であるとして、ｎ／２に最も近い整数である。
【００２４】
上記実施形態によれば、上記入力情報が、上記ｎ／２に最も近い整数以上の個数の変換情報に変換される場合、この入力情報を、上記ｎ／２に最も近い整数よりも少ない個数の変換情報に変換される特定情報で特定することにより、半導体記憶装置の書き込み速度を効果的に向上できる。
【００２５】
一実施形態の半導体記憶装置は、上記変換部は、上記入力情報と変換情報とが格納されたテーブルを有する。
【００２６】
上記実施形態によれば、上記テーブルを変更することにより、例えば回路によって変換を実行する場合よりも、上記入力情報の変換方法を容易に変更することができる。
【００２７】
一実施形態の半導体記憶装置は、上記冗長付加情報出力部は、上記入力情報及び特定情報が格納されたテーブルを有する。
【００２８】
上記実施形態によれば、上記テーブルを変更することにより、例えば回路によって特定情報を出力する場合よりも、上記特定情報の出力方法を容易に変更することができる。
【００２９】
本発明の電子機器は、上記半導体記憶装置を備えることを特徴としている。
【００３０】
上記構成によれば、情報の書き込み速度が比較的速く、しかも、チップ面積が比較的小さい半導体記憶装置を備えるので、比較的大規模の入力情報を高速で保存でき、しかも、小型の電子機器が得られる。
【発明の効果】
【００３１】
以上のように、本発明の半導体記憶装置は、書き込み電圧制御回路の制御の下、書き込み電圧印加回路によって、ワード線選択回路で選択されたワード線に接続された同時に書き込みを行うべき複数又は全ての上記メモリセルについて、この複数のメモリセルの各々に接続された２つの上記ビット線に、互いに異なる電圧を印加する一方、書き込みを行わない上記メモリセルには、このメモリセルに接続された２つの上記ビット線に互いに同じ電圧を印加する。したがって、上記メモリセルは仮想接地方式でビット線に接続されているにもかかわらず、選択されたワード線に接続された複数又は全てのメモリセルに、例えばドレイン・ディスターブ等のような不都合を防止しつつ、同時に書き込みを行うことができ、その結果、入力情報の書き込み速度を向上できる。また、メモリセルアレイを従来のようにトランジスタで複数の領域に分割する必要が無いので、チップ面積の削減を実現できる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明を図示の実施の形態により詳細に説明する。
【００３３】
（第１実施形態）
図１は、本発明の第１実施形態の半導体記憶装置を示すブロック図である。第２Ａ乃至２Ｃは、半導体記憶装置の周辺回路の一例を示す回路図である。
【００３４】
図１に示すように、この半導体記憶装置は、複数の不揮発性のメモリセルＭＣ１１、ＭＣ１２、・・・、ＭＣ１（ｎ−１）、ＭＣ１ｎ、・・・、ＭＣｍ（ｎ−１）、ＭＣｍｎをマトリクス状に配置してなるメモリセルアレイ１００を備える。このメモリセルアレイ１００には、同一行に並ぶメモリセルの制御ゲートに接続されて行方向に延在する複数のワード線ＷＬ１〜ＷＬｍが、列方向に並んでいる。また、上記メモリセルアレイ１００には、同一列に並ぶメモリセルの入出力端子、つまり、ソースドレインを互いに接続して列方向に延在する複数のビット線ＢＬ０〜ＢＬｎが、行方向に並んでいる。このビット線ＢＬ０〜ＢＬｎは、仮想接地方式でメモリセルＭＣ１１・・・ＭＣｍｎに接続している。さらに、上記ワード線ＷＬ１〜ＷＬｍを選択するワード線選択回路としての行デコーダ１０１と、入力情報としての入力データをラッチして、各メモリセルへの書き込みデータ（２値であれば“０”と“１”）を出力するシフトレジスタ１０２と、メモリセルへの書き込みデータに応じて電圧を切り替える書き込み電圧制御回路１０４と、ビット線ＢＬ０〜ＢＬｎに電圧を印加する書き込み電圧印加回路１０５を備える。本実施形態において、着目するメモリセルが属する行をｉとし、属する列をｊとする。すなわち、ｉ＝１〜ｍであり、ｊ＝０〜ｎである。
【００３５】
図２Ａは、上記シフトレジスタ１０２の一例を示す回路図である。図２Ａにおいて、２０１は、φlatchのパルスの立ち上がりによってオンになるＣＭＯＳ伝送ゲート、２０２は、φlatchのパルスの立ち下がりによってオンになるＣＭＯＳ伝送ゲートである。２０３、２０４、２０５、２０６はインバータである。ＣＭＯＳ伝送ゲート２０１の出力側のインバータ２０４，２０６は、ＣＭＯＳ伝送ゲート２０２のオンによってインバータペアを構成する。２０７は出力ラインの接地を制御するトランジスタである。
【００３６】
図２Ｂは、上記書き込み電圧制御回路１０４の一例を示す回路図である。２１１は、前段の出力ＳＷｊ−１とシフトレジスタ１０２からの出力ＬＡｊとが入力されるＥＸ−ＮＯＲであり、２１２はインバータである。
【００３７】
図２Ｃは、上記書き込み電圧印加回路１０５の一例を示す回路図である。２２１は、書き込み電圧制御回路１０４からの出力を反転するインバータであり、２２２はＰＭＯＳであり、２２３はＮＭＯＳである。
【００３８】
本実施形態のメモリセルＭＣ１１、・・・、ＭＣｍｎには、下記の表１のような書き込み電圧の組み合わせにより、０又は１のデータを書き込む。
【００３９】
【表１】
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【００４０】
表１に示すように、データを書き込むべきメモリセルＭＣｉｊについて、制御ゲートが接続されたワード線に電圧ＶＷＬ（代表値５Ｖ）を印加し、かつ、ソースドレインが接続された２本のビット線ＢＬｊ−１とＢＬｊの両方に、ＶＰ（代表値５Ｖ）又はＶ０（代表値０Ｖ）を印加すると、データ０が書き込まれる。なお、本明細書において、「データ０を書き込む」とは、メモリセルの電荷の蓄積部への電荷の注入又は抜き出しを行わなくて、書き込みを実質的に行わないことをいう。一方、制御ゲートが接続されたワード線に電圧ＶＷＬ（代表値５Ｖ）を印加し、かつ、ソースドレインが接続された２本のビット線ＢＬｊ−１，ＢＬｊに、ＶＰ（代表値５Ｖ）とＶ０（代表値０Ｖ）を印加すると、データ１が書き込まれる。なお、データ１を書き込む際、２本のビット線のうちのいずれにＶＰ又はＶ０を印加してもよく、要は、２本のビット線に印加する電圧がＶＰとＶ０とで互いに異なっていればよい。
【００４１】
書き込み動作においては、ワード線を電圧ＶＷＬに保持し、ビット線に電圧ＶＰのパルスを与えるのが一般的であるが、逆にビット線の電圧ＶＰを保持し、ワード線に電圧ＶＷＬのパルスを与える手法であっても書き込みを行うことができる。ここで重要なことは、データ０の書き込みにおいて、メモリセルＭＣｉｊに接続された２本のビット線ＢＬｊ−１，ＢＬｊの電圧が互いに同電位であれば、その電圧値にかかわらず（表１に示すように、ＶＰとＶ０とのいずれであっても）、データ０の書き込みが行われる点である。一般的には、データ０の書き込みでは、メモリセルは消去状態のままであり、メモリセルの電荷の蓄積部への電荷の出し入れは行わず、また、書き込みディスターブもない。一方、データ１の書き込みにおいて、メモリセルＭＣｉｊに接続された２本のビット線ＢＬｊ−１，ＢＬｊに互いに異なる電圧が印加されると、２本のビット線のどちらが高電位であっても、データ１が書き込まれるという点が重要である。但し、フラッシュメモリの種類によっては、例えば非対称性メモリセルのように、２本のビット線のうちのいずれか一方のビット線が他方よりも高電位でないと書き込めないものがある。また、例えばサイドウォールメモリのように、１個のメモリセルに２個の蓄積ノードを有し、高電位を２本のビット線のうちのどちら側のビット線に与えるかで、書き込まれる蓄積ノードが異なるものが存在する。これらについては、第３及び第４実施形態で詳述する。
【００４２】
本実施形態の半導体記憶装置は、表１のような書き込み電圧の組み合わせにより、１つのワード線に接続された全てのメモリセルに、１回の書き込みで任意のデータを書き込むことができる。例えば、図１のワード線ＷＬ１に接続されたメモリセルＭＣ１１、ＭＣ１２、・・・、ＭＣ１（ｎ−１）、ＭＣ１ｎに、「１０１１００１０１０・・・」のデータを書き込む場合、ビット線ＢＬ０、・・・、ＢＬｎに印加する電圧は図３のようになる。
【００４３】
図３に示すようなビット線への電圧の印加を実現するため、まず、書き込みデータをシフトレジスタ１０２に読み込む（図１参照）。図２Ａの回路において、ＬＡＲＳＴを立ち下げてリセットを解除し、φｌａｔｃｈにパルスを与えながら、順次、ＬＡ０に書き込みデータを入力する。
【００４４】
シフトレジスタ１０２へのデータの入力が終了すると、図２Ｂの書き込み電圧制御回路１０４が、前段の出力ＳＷｊ−１と各シフトレジスタ１０２からの出力ＬＡｊとに基づいて、ビット線にＶＰとＶ０のどちらの電圧を与えるかを決定する。そして、このＶＰ又はＶ０を示す信号を、出力信号ＳＷｊとして出力する。書き込み電圧印加回路１０５は、上記出力信号ＳＷｊを受け、ＶＰとＶ０の切り替えを行い、ビット線ＢＬｊに所定の電圧を印加する。
【００４５】
なお、本実施形態においては、メモリセルアレイ１００の端のビット線ＢＬ０の電圧はＶＰであってもＶ０であっても構わない。図３では、ビット線ＢＬ０の電位をＶＰとしているが、ビット線ＢＬ０をＶ０とする場合は、書き込み電圧制御回路１０４が出力する信号ＳＷ０を、ＶＣＣレベルに換えてＧＮＤレベルとすればよい。この場合においても全てのメモリセルに正しくデータが書き込まれる。
【００４６】
以上のように、本実施形態の半導体記憶装置は、メモリセルＭＣｉｊに接続された２本のビット線ＢＬｊ−１，ＢＬｊについて、データ０を書き込む場合は同一電位を印加する一方、データ１を書き込む場合は異なる電位を印加するので、隣り合うメモリセルＭＣｉ（ｊ−１），ＭＣｉ（ｊ＋１）に書き込まれるデータの影響を受けることなく、ワード線ＷＬｉに接続された全てのメモリセルＭＣ１，・・・，ＭＣｎに、１回の書き込みにより、任意のデータを書き込むことができる。
【００４７】
（第２実施形態）
図４は、本発明の第２実施形態の半導体記憶装置を示すブロック図であり、図５及び６は、半導体記憶装置の周辺回路の一例を示す回路図である。
【００４８】
図４に示すように、この半導体記憶装置は、複数の不揮発性のメモリセルＭＣ１１１、ＭＣ１１２、・・・、ＭＣ１１（ｎ−１）、ＭＣ１１ｎ、ＭＣ１２１、・・・、ＭＣｍ１１、・・・ＭＣｍ２ｎ、・・・ＭＣｍｒｎをマトリクス状に配置してなるメモリセルアレイ４００を備える。このメモリセルアレイ４００は、行方向に各々ｎ個のメモリセルを含むｒ個の領域を有する。このメモリセルアレイ４００には、同一行に並ぶメモリセルの制御ゲートに接続されて行方向に延在する複数のワード線ＷＬ１〜ＷＬｍが、列方向に並んでいる。また、上記メモリセルアレイ４００には、同一列に並ぶメモリセルの入出力端子、つまり、ソースドレインを互いに接続して列方向に延在する複数のビット線ＢＬ１０〜ＢＬｒｎが、行方向に並んでいる。このビット線ＢＬ１０〜ＢＬｒｎは、仮想接地方式でメモリセルＭＣ１１１，・・・，ＭＣｍｒｎに接続している。さらに、上記ワード線ＷＬ１〜ＷＬｍを選択する行デコーダ４０１と、入力情報としての入力データをラッチするためのシフトレジスタ４０２と、書き込みを行うメモリセルをアドレス選択するための選択回路４０３と、メモリセルへの書き込みデータ（２値であれば“０”と“１”）に応じて電圧を切り替える書き込み電圧制御回路４０４と、ビット線ＢＬ１０、ＢＬ１１、・・・、ＢＬ１ｎ−１、ＢＬ１ｎ、・・・に電圧を印加する書き込み電圧印加回路４０５を備える。本実施形態において、着目するメモリセルが属する行をｉ行とし、列をｊ列とし、領域をｋ領域とする。なお、列は、領域毎に存在する０〜ｎ列のうち、行デコーダ４０１側の０列から数えた値であるとする。
【００４９】
図５Ａは、上記シフトレジスタ４０２の一例を示す回路図である。このシフトレジスタ４０２は、第１実施形態のシフトレジスタ４０２と同様の回路構成を有する。図５Ａにおいて、５０１はＣＭＯＳ伝送ゲート、５０２はＣＭＯＳ伝送ゲート、５０３，５０４，５０５，５０６はインバータ、５０７はトランジスタである。
【００５０】
図５Ｂは、上記選択回路４０３の一例を示す回路図である。図５Ｂにおいて、５１１は、図示しない制御回路からのアドレス信号ＣＡ１，ＣＡ２・・・ＣＡｐに基づいて、選択すべきビット線ＢＬ１０，ＢＬ１１，・・・を示す選択信号ＳＥＬ１，ＳＥＬ２，・・・を生成するＮＡＮＤゲートである。５１２，５１４はインバータである。５１３は、φｓｅｌの立ち上がりにより、信号ＳＥＬ１〜ＳＥＬｎを出力するＮＡＮＤゲートである。
【００５１】
図６Ａは、上記書き込み電圧制御回路４０４の一例を示す回路図である。図６Ａにおいて、６０１，６０２は、選択回路４０３からの選択信号ＳＥＬ１，ＳＥＬ２，・・・の立ち上がりに応じてシフトレジスタ４０２からの信号ＬＡ１，２，・・・を出力するＮＡＮＤゲート及びインバータである。６０３，６０４は、前段の出力ＳＷ（ｋ−１）ｎと上記インバータ６０２からの出力とに基づいて、ビット線にＶＰ及びＶ０のいずれかの電圧を与えるかを示す出力信号ＳＷｋ１〜ＳＷｋｎ（ｋ＝１〜ｒ）を出力するＥＸ−ＮＯＲ及びインバータである。
【００５２】
図６Ｂは、上記書き込み電圧印加回路４０５の一例を示す回路図である。図６Ｂにおいて、６１１は、書き込み電圧制御回路４０４からの出力を反転するインバータであり、６１２はＰＭＯＳであり、６１３はＮＭＯＳである。
【００５３】
本実施形態においても、メモリセルＭＣ１１１，・・・，ＭＣｍｒｎへの書き込み電圧は、第１実施形態の表１と同じである。したがって、所定のメモリセルＭＣｉｋｊに接続された２本のビット線の電圧が互いに同電位であれば、その電圧値にかかわらず、つまり、Ｖ０又はＶＰのいずれであっても、データ０が書き込まれる。一方、２本のビット線の電位が互いに異なれば、２本のビット線のうちのいずれが高電位であっても、データ１が書き込まれる。
【００５４】
以下、本実施形態特有の動作について説明を行い、第１実施形態と同様の動作については説明を省略する。
【００５５】
本実施形態の半導体記憶装置では、図４に示すように、１本のワード線ＷＬｉには、ｎ・ｒ個のメモリセルＭＣｉｋｊが接続されており、このメモリセルのうち、１個の領域について１個のみ同時に書き込みを行う。すなわち、一本のワード線に接続されたメモリセルのうち、領域の数と同じ数であるｒ個のメモリセルに同時に書き込みを行う。フラッシュメモリの書き込みを行う際には、書き込みパルスを加える度にメモリセルのデータを読み出して、正確に書き込みが行われたか否かを確認するベリファイ動作を行う。しかしながら、仮想接地方式では、例えば特開平１１―１１０９８７号公報に記載されているように、多くとも４個に１個のメモリセルからしか同時に読み出し動作を行うことができない。そこで、書き込みセルの個数を同時に読み出し可能な数以下にするため、ｎ個おきに（領域毎に）１個の書き込みを行うこととしている。但し、ベリファイ動作において、読み出し動作を複数回に分けて行ってもよく、その場合は、第１実施形態のような書き込み動作を行うことができる。
【００５６】
本実施形態の半導体記憶装置は、ｎ個おきに（領域毎に）１個のメモリセルへの書き込みを行うので、メモリセルのアドレス選択をするための選択信号を選択回路４０３で出力する。この選択回路４０３は、図５Ｂで示すように、アドレス信号ＣＡ１〜ＣＡｐ（２ｐ＝ｎとする）を受け、φｓｅｌの立ち上げに応じて選択信号ＳＥＬ１〜ＳＥＬｎを出力する。
【００５７】
メモリセルに書き込むべき入力データは、シフトレジスタ４０２で読み込まれる。このシフトレジスタの動作は、第１実施形態１と同様である。シフトレジスタ４０２のデータの読み込みが終了すると、書き込み電圧制御回路４０４において、前段の出力信号ＳＷ（ｋ−１）ｎと、各シフトレジスタ４０２からの出力ＬＡｋと、選択回路４０３の出力ＳＥＬ１〜ＳＥＬｎとに基づいて、ビット線にＶＰ及びＶ０のいずれの電圧を与えるかを示す出力信号ＳＷｋ１〜ＳＷｋｎを出力する。書き込み電圧印加回路４０５は、上記出力信号ＳＷｋ１〜ＳＷｋｎに応じて、ＶＰ又はＶ０の電圧をビット線ＢＬｋ１〜ＢＬｋｎに印加する。
【００５８】
図７Ａ乃至７Ｄは、隣り合う２つの領域に含まれ、かつ、同一のワード線ＷＬ１に接続されたメモリセルのうち、各領域の先頭（行デコーダ４０１に最も近い側）のメモリセルに同時に書き込み得る全てのデータの組み合わせを示した図である。図７Ａ乃至７Ｄには、行デコーダ４０１側から順に２つの領域を示しており、書き込むべきメモリセルを、破線の丸印で囲んで示している。図７Ａでは、各領域に、行デコーダ４０１側から順にデータ０とデータ０とを書き込む場合にビット線に印加する電圧を示している。図７Ｂでは、各領域に、行デコーダ４０１側から順にデータ０とデータ１とを書き込む場合にビット線に印加する電圧を示している。図７Ｃでは、各領域に、行デコーダ４０１側から順にデータ１とデータ０とを書き込む場合にビット線に印加する電圧を示している。図７Ｄでは、各領域に、行デコーダ４０１側から順にデータ１とデータ１とを書き込む場合にビット線に印加する電圧を示している。
【００５９】
図７Ａ乃至７Ｄに示すように、書き込むべきメモリセルＭＣ１１１，ＭＣ１２１に接続された２つのビット線ＢＬ１０，ＢＬ１２，ＢＬ１ｎ，ＢＬ２１について、データ０を書き込む場合は同一電位を印加する一方、データ１を書き込む場合は異なる電位を印加する。これにより、隣り合う領域の書き込むべきメモリセルに書き込まれるデータの影響を受けることなく、ワード線ＷＬ１に接続された各メモリセルＭＣ１１１，ＭＣ１２１に、１回の書き込みにより、任意のデータを書き込むことができる。
【００６０】
なお、本実施形態においても、メモリセルアレイ４００の行デコーダ４０１に最も近い側のビット線ＢＬ１０の電圧は、ＶＰであってもＶ０であっても構わない。図４、図７においては、上記ビット線ＢＬ１０の電圧をＶＰとしたが、Ｖ０とする場合は、書き込み電圧制御回路４０４からの信号ＳＷ１０，１ｎの電位を、ＶＣＣレベルの代わりにＧＮＤレベルにすれよい。これにより、メモリセルＭＣ１１１，ＭＣ１２１に所定のデータを正確に書き込むことができる。
【００６１】
（第３実施形態）
図８は、本発明の第３実施形態の半導体記憶装置を示すブロック図である。
【００６２】
本実施形態の半導体記憶装置のメモリセルは、複数の不揮発性のメモリセルＭＣ１１１、ＭＣ１１２、・・・、ＭＣ１１（ｎ−１）、ＭＣ１１ｎ、ＭＣ１２１、・・・、ＭＣｍ１１、・・・ＭＣｍ２ｎ、・・・ＭＣｍｒｎをマトリクス状に配置してなるメモリセルアレイ８００を備える。このメモリセルアレイを構成するメモリセルは、書き込み時に、メモリセルに接続された２つのビット線のうちの一方のビット線に、他方のビット線に印加する電圧よりも高い電圧を印加する必要がある非対称型のメモリセルである。本実施形態では、行方向に各々ｎ個のメモリセルを含むｒ個の領域を有し、隣り合う領域のメモリセルが、互いに逆方向の特性を有するように配列されている。具体的には、図８の行デコーダ８０１に最も近いメモリセルＭＣ１１１にデータ１を書き込む場合、ビット線ＢＬ１０をＶＰかつビット線ＢＬ１１をＶ０に印加する必要がある。一方、このメモリセルＭＣ１１１が属する領域に隣接する領域の最も行デコーダ８０１に近いメモリセルＭＣ１２１にデータ１を書き込む場合、ビット線ＢＬ１ｎをＶ０かつビット線ＢＬ２１をＶＰに印加する必要がある。このように、ビット線に印加すべき電圧を制御するため、本発明の変換部としてのデータ変換部８０６を備える。他の部分は第２実施形態と同様の機能を有する。すなわち、行デコーダ８０１、シフトレジスタ８０２、選択回路８０３、書き込み電圧制御回路８０４及び書き込み電圧印加回路８０５の各々は、行デコーダ４０１、シフトレジスタ４０２、選択回路４０３、書き込み電圧制御回路４０４及び書き込み電圧印加回路４０５と同様の機能を有する。
【００６３】
図９Ａ乃至９Ｄは、隣り合う２つの領域において、行デコーダ８０１に最も近いメモリセルに、順に、データ０と０、データ０と１、データ１と０、及び、データ１と１を各々書き込む際にビット線に印加すべき電圧を示す図である。
【００６４】
本実施形態の非対称型メモリセルを備えたメモリセルアレイ８００は、図９Ａ及び９Ｃに示すように、行デコーダ８０１から第２番目の領域の行デコーダ８０１に最も遠い（つまり、領域内で最後の）メモリセルＭＣ１２ｎに接続するビット線ＢＬ２ｎの印加電圧がＶ０である場合、第３番目の領域の第１番目のメモリセルＭＣ１３１に書き込むデータが制限される。詳しくは、ビット線ＢＬ２ｎの印加電圧がＶ０であるところ、このビット線ＢＬ２ｎに接続されたメモリセルＭＣ１３１は、このビット線ＢＬ２ｎを共用するメモリセルＭＣ１２ｎと逆の特性を有する。したがって、メモリセルＭＣ１３１が接続する他方のビット線ＢＬ３１には、Ｖ０の電圧しか印加できない。したがって、このメモリセルＭＣ１３１には、データ１を書き込むことができない。その結果、このメモリセルアレイには、「００１・・・」や「１０１・・・」といった配列のデータを書き込むことができない。
【００６５】
そこで、上記データ変換部８０６によって、入力情報としてのｒビットの入力データＤＡ１〜ＤＡｒを、同時に書き込み可能な複数の変換情報としてのｒビットの変換データに変換し、この変換データを１回以上の回数に分けて書き込みを行う。
【００６６】
図１０は、上記データ変換部８０６が有するテーブルを示す図であり、このテーブルには、４ビットの入力データを変換してなる４ビットの第１変換データ及び第２変換データが格納されている。図１０において、変換後の第２変換データが「００００」である入力データは、データの変換が不要であり、１回の書き込み動作で書き込みを行うことができるデータであることを意味する。
【００６７】
図１０に示すように、入力データ「０１０１」，「１０１０」，「１０１１」，「１１０１」は、メモリセルの非対称性に起因して、１回の動作で書き込みを行うことができず、２回の書き込み動作を行う必要がある。そこで、これらの入力データは、データ変換部８０６によって、「０１０１」が第１変換データ「０００１」と第２変換データ「０１００」、「１０１０」が第１変換データ「００１０」と第２変換データ「１０００」、「１０１１」が第１変換データ「１０００」と第２変換データ「００１１」、「１１０１」が第１変換データ「０００１」と第２変換データ「１１００」に変換される。これらの２つの第１及び第２変換データを２回の書き込み動作で書き込むことにより、一連の４つの領域のメモリセルに、データの書き込みを行うことができる。このような書き込み方法により、４ビットの全ての入力データについて、実際に行う書き込み動作の平均回数を１．１９回にすることができる。すなわち、本実施形態の書き込み方法によれば、４ビットの全ての入力データについて、１回の書き込み動作あたり３．３７ビットのデータを書き込むことができる。
【００６８】
図１１及び１２は、上記データ変換部８０６が有するテーブルを示す図であり、このテーブルには、６ビットの入力データを変換してなる６ビットの第１乃至第３変換データが格納されている。図１１及び図１２において、変換後の第２変換データが「００００００」である入力データは、変換が不要であって１回の書き込み動作で書き込みを行うことができるデータである。一方、変換後の第３変換データが「００００００」である入力データは、第１変換データと第２変換データとの２回の書き込み動作で書き込みを行うことができるデータである。
【００６９】
図１１及び１２のテーブル中に示されるように、入力データ「０００１０１」、「００１０１０」、「００１０１１」、「００１１０１」、「０１０００１」、「０１０１００」、「０１０１１０」、「０１０１１１」、「０１１０１０」、「０１１０１１」、「０１１１０１」、「１０００１０」、「１０００１１」、「１００１０１」、「１０１０００」、「１０１００１」、「１０１１００」、「１０１１０１」、「１０１１１０」、「１０１１１１」、「１１０００１」、「１１０１００」、「１１０１１０」、「１１０１１１」、「１１１０１０」、「１１１０１１」及び「１１１１０１」は、第１変換データと第２変換データの２回の書き込み動作で書き込みを行う。一方、「０１０１０１」、「１０１０１０」、「１０１０１１」及び「１１０１０１」は、第１、第２及び第３データの３回の書き込み動作で書き込みを行う。これにより、メモリセルの書き込み特性が非対称性を有するにも拘わらず、一連の６つの領域のメモリセルに、比較的少ない書き込み回数で入力データを正確に書き込むことができる。このような書き込み方法により、６ビットの全ての入力データについて、実際に行う書き込み動作の平均回数を１．５３回にすることができる。すなわち、本実施形態の書き込み方法によれば、６ビットの全ての入力データについて、１回の書き込み動作あたり３．９１ビットのデータを書き込むことができる。
【００７０】
このような入力データの変換を行うデータ変換部８０６は、上記図１０乃至１２のようなテーブルを記憶したＲＯＭ等のメモリやラッチ回路を有し、ＤＡ１〜ＤＡｒをアドレスとして上記テーブルを読み出してもよい。また、上記データ変換部８０６は、ロジック回路により変換データを算出してもよい。
【００７１】
上記データ変換部８０６がロジック回路で変換データを算出する場合、以下のような演算を行うことにより、変換データが得られる。すなわち、入力データが、１と１の間に奇数個の０を含む場合に、１と１の間に奇数個の０を含まない複数の変換データに分割する。また、同時に書き込むデータ１を可能な限り多くして、書き込み回数を最小限にする。これにより、ｘビットの入力データを、１〜ｘ／２回で書き込むようにできる。
【００７２】
（第４実施形態）
図１３は、本発明の第４実施形態の半導体記憶装置を示すブロック図である。この半導体記憶装置は、メモリセルとして、図１４の断面図に示すようなサイドウォールメモリを用いている。このサイドウォールメモリは、１つのメモリセル１１００に、電荷の蓄積ノードである第１及び第２のシリコン窒化膜１１０３ａ，１１０３ｂを備え、２ビットの情報を記憶するものである。
【００７３】
本実施形態の半導体記憶装置は、１つのメモリセルに２つの蓄積ノードを備え、各蓄積ノードが制御ゲートの両側に位置することから、第３実施形態と同様の非対称性を有する。したがって、本実施形態の半導体記憶装置もまた、第３実施形態と同様のデータ変換部１００６を備える。さらに、メモリセルが蓄積ノードを２つ有することから、本実施形態特有のアレイ端書き込み電圧制御回路１００７を備える。図１３において、１０００はサイドウォールメモリで構成されたメモリセルアレイであり、１００１は行デコーダであり、１００２はシフトレジスタであり、１００３は選択回路である。本実施形態では、第３実施形態と異なる部分について説明を行い、第３実施形態と同様の部分については説明を省略する。
【００７４】
上記サイドウォールメモリの構造の詳細は、以下のようなものである。すなわち、基板１１０１上に、制御ゲートとして機能するワード線１１０５がゲート絶縁膜１１０２を介して形成されており、このワード線１１０５の両側に、シリコン酸化膜１１０６を介して、上記第１及び第２のシリコン窒化膜１１０３ａ、１１０３ｂが形成されている。この第１及び第２のシリコン窒化膜１１０３ａ，１１０３ｂは、上記ワード線１１０５の側壁と略平行に延びる縦部と、この縦部の下端に連なると共に、上記基板１１０１表面と略平行かつワード線１１０５から遠ざかる側に延びる横部とを有して、概略Ｌ字形状を有する。上記第１及び第２のシリコン窒化膜１１０３ａ，１１０３ｂのワード線１１０５から遠い側には、シリコン酸化膜１１０７，１１０７が設けられている。このように、第１及び第２のシリコン窒化膜１１０３ａ，１１０３ｂを、シリコン酸化膜１１０６，１１０７で挟むことにより、書き換え動作時の電荷注入効率を高くして高速な動作が可能となっている。上記基板１１０１には、上記第１及び第２のシリコン窒化膜１１０３ａ，１１０３ｂに近接して、２つの拡散領域が形成されている。詳しくは、第１のシリコン窒化膜１１０３ａの横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように形成された拡散層１１０９を有する。さらに、第２のシリコン窒化膜１１０３ｂの横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように形成された第２のビット線１１１２を有する。上記拡散層１１０９及び第２のビット線１１１２は、それぞれソース領域またはドレイン領域として機能する。このソース領域またはドレイン領域として機能する拡散層１１０９と第２のビット線１１１２との間に、チャネル領域が定められる。上記拡散層１１０９は、メモリセルの上部に形成された第１のビット線１１１１に接続されている。
【００７５】
このサイドウォールメモリへの書き込み時にビット線に印加する電圧は、下記の表２に示すとおりである。
【００７６】
【表２】
2006318538.tif 000004
【００７７】
表２に示すように、データ０の書き込み時は、第１実施形態と同様に、メモリセルに接続された２本のビット線の両方に、ＶＰ（例えば５Ｖ）又はＶ０（例えば０Ｖ）を印加する。一方、データ１の書き込み時には、第１の蓄積ノード１１０３ａに書き込む場合は、例えば、ビット線Ｂｊ−１にＶＰを印加し、ビット線ＢｊにＶ０を印加する。また、第２の蓄積ノード１１０３ｂにデータ１を書き込む場合は、例えば、ビット線Ｂｊ−１にＶ０を印加し、ビット線ＢｊにＶＰを印加する。
【００７８】
本実施形態の半導体記憶装置において、第３実施形態の半導体記憶装置と異なる点は、アレイ端書き込み電圧制御回路１００７を備える点である。詳しくは、データ変換部１００６からの信号を、アレイ端書き込み電圧制御回路１００７を介して、書き込み電圧制御回路１００４又は書き込み電圧印加回路１００５に入力する。本実施形態では、ＥＸ−ＮＯＲゲート及びインバータで構成されたアレイ端書き込み電圧制御回路１００７により、データ変換部１００６からのデータ信号ＬＡ１と、メモリセルの２つの蓄積ノードのうちの一方を選択するアドレスＣＡ０とを用いて、ＳＷ１０を生成する。これにより、隣り合う領域のメモリセルに、任意の配列のデータの書き込みが可能となる。
【００７９】
図１５Ａ乃至１５Ｄは、メモリセルアレイ１０００の隣り合う第１及び第２の領域に、データ０と０、データ０と１、データ１と０、及び、データ１と１を各々書き込む際にビット線に印加すべき電圧を示す図である。また、図１６Ａ乃至１６Ｄは、メモリセルアレイ１０００の隣り合う第１及び第２の領域に、データ０と０、データ０と１、データ１と０、及び、データ１と１を各々書き込む際にビット線に印加すべき電圧を示す図である。図１５Ａ乃至１５Ｄ、及び、図１６Ａ乃至１６Ｄにおいて、書き込みを行う蓄積ノードを、破線の丸印で囲んでいる。
【００８０】
図１５Ａに示すように、第１の領域の第１のメモリセルで、第１の蓄積ノード（図１５ＡにおいてＭＣ１１１の左側）に書き込む場合は、第２の領域の第１のモリセルでは第２の蓄積ノード（ＭＣ１２１の右側）に、第３の領域の第１のメモリセルでは第１の蓄積ノード（ＭＣ１３１の左側）に書き込みを行う。つまり、隣り合う領域のメモリセルについて、第１ノードと第２ノードとの間で交互に書き込みを行う。第１の領域で第１のメモリセルの第１の蓄積ノードに書き込みを行う場合、アレイ端書き込み電圧制御回路１００７に入力する信号ＣＡ０は０である。
【００８１】
一方、図１６Ａに示すように、各領域のメモリセルに、図１５Ａと異なる蓄積ノードに書き込みを行って、図１５Ａと同一のデータを書き込むことができる。すなわち、第１の領域の第１のメモリセルで、第２の蓄積ノード（図１６においてＭＣ１１１の右側）に書き込みを行った場合、第２の領域の第１のメモリセルでは第１の蓄積ノード（ＭＣ１２１の左側）に、第３の領域の第１のメモリセルでは第２の蓄積ノード（ＭＣ１３１の右側）に書き込みを行う。つまり、隣り合う領域のメモリセルについて、第１ノードと第２ノードとの間で交互に書き込みを行う。第１の領域で第１のメモリセルの第２の蓄積ノードに書き込みを行う場合、アレイ端書き込み電圧制御回路１００７に入力する信号ＣＡ０は１である。
【００８２】
このような書き込み方法において、図１５Ｃ及び１６Ｃにおいて、第１の領域と第２の領域に１と０を書き込む場合、第３の領域に１を同時に書き込むことができない。すなわち、１と１との間に奇数個の０を同時に書き込むことができない。そこで、第３実施形態と同様に、データ変換部１００６によって入力データを変換し、得られた変換データを複数回に分けて書き込む。このデータ変換部１００６による入力データの変換方法は、第３実施形態のデータ変換部８０６の変換方法と同じ方法を用いることができる。
【００８３】
以上のように、本実施形態によれば、サイドウォールメモリの高速な書き換え動作の利点を得つつ、比較的少ない書き込み回数で、任意のデータを書き込むことができる。
【００８４】
（第５実施形態）
図１７は、本発明の第５実施形態の半導体記憶装置が備えるシフトレジスタを示す回路図である。
【００８５】
メモリセルに書き込みを行う際には、データが正確に書き込まれたかを確認する書き込みベリファイ動作を行う。ここで、複数のメモリセルに同時に書き込みを行う場合、メモリセルの特性のばらつき等に起因して、各メモリセルの書き込みの終了時がばらつく場合がある。この場合、メモリセルが、書き込みの終了後にも書き込み電圧が印加される過剰書き込みが問題にならない場合は、全ての書き込みセルの書き込みが終了するまで、書き込み電圧の印加を継続することができる。
【００８６】
しかしながら、過剰書き込みが問題になるメモリセルを用いた場合は、書き込みが終了した時点で書き込み電圧の印加を終了させるために、シフトレジスタからの出力を停止させる必要がある。そこで、図１７の回路図のようなシフトレジスタを用いる。
【００８７】
図１７において、１４０１は、φlatchのパルスの立ち上がりによってオンになるＣＭＯＳ伝送ゲート、１４０２は、φlatchのパルスの立ち下がりによってオンになるＣＭＯＳ伝送ゲートである。１４０３，１４０４、１４０５、１４０６はインバータである。ＣＭＯＳ伝送ゲート１４０１の出力側のインバータ１４０４，１４０６は、ＣＭＯＳ伝送ゲート１４０２のオンによってインバータペアを構成する。１４０７は、リセットの制御信号ＬＡＲＳＴにより出力ラインを接地するトランジスタであり、１４０８は、信号ＲＤＡＴｋにより出力ラインを接地するトランジスタである。
【００８８】
図１７の回路において、ＬＡＲＳＴを立ち下げてリセットを解除し、φｌａｔｃｈにパルスを与えながら、順次、ＬＡ０に書き込みデータを入力する。一方、ベリファイ動作により、例えばセンスアンプ等からの読み出しデータＲＤＡＴｋが１になると、トランジスタ１４０８のオンによって出力ラインが接地される。これにより、シフトレジスタの内容がクリアされる。その結果、シフトレジスタから書き込み電圧制御回路への出力が停止し、メモリセルへの過剰書き込みを防止できる。本実施形態のシフトレジスタは、第１乃至第４実施形態の半導体記憶装置のシフトレジスタ１０２、４０２、８０２、１００２として用いることができる。なお、本実施形態において、上記センスアンプが書き込み検知回路として機能し、上記シフトレジスタが電圧リセット回路として機能する。
【００８９】
（第６実施形態）
図１８は、本発明の第６実施形態の半導体記憶装置を示すブロック図である。この半導体記憶装置は、第５実施形態のシフトレジスタと同様のシフトレジスタ１５０２を有する。本実施形態の半導体記憶装置は、シフトレジスタ１５０２と、このシフトレジスタ１５０２からの出力ＬＡ１〜ＬＡｒをデータ変換部１５０６にフィードバックするフィードバック回路１５０９以外は、図１３に示した第４実施形態の半導体記憶装置と同様の構成を有する。図１８において、１５００はサイドウォールメモリで構成されたメモリセルアレイであり、１５０１は行デコーダであり、１５０３は選択回路であり、１５０４は書き込み電圧制御回路であり、１５０５は書き込み電圧印加回路であり、１５０７はアレイ端書き込み電圧制御回路である。
【００９０】
本実施形態において、第４実施形態と異なる部分について詳細な説明を行い、第４実施形態と同様の部分については詳細な説明を省略する。
【００９１】
メモリセルの過剰書き込みが問題になる半導体記憶装置に関して、例えば第１及び第２実施形態のように対称な書き込み特性のメモリセルを備えた半導体記憶装置では、第５実施形態のシフトレジスタを用いることにより、問題無く過剰書き込みの防止を実現できる。一方、例えば第３実施形態のような非対称性を有するメモリセルや、第４実施形態のようなサイドウォールメモリを備えた半導体記憶装置では、所定のシフトレジスタがクリアされた場合、他のシフトレジスタに対応するデータについて、データ変換部から書き込みデータの入力を新たに受ける必要がある。
【００９２】
そこで、本実施形態の半導体記憶装置では、図１８に示すように、シフトレジスタ１５０２の出力ＬＡ１〜ＬＡｒを、フィードバック回路１５０９を介してデータ変換部１５０６にフィードバックする。これにより、所定のメモリセルに対応するシフトレジスタ１５０２がクリアされた場合、他のメモリセルになお書き込み動作を行うべきデータについての変換データを、データ変換部１５０６から対応するシフトレジスタ１５０２に新たに出力することができる。その結果、サイドウォールメモリで構成されたメモリセルアレイ１５００を備える半導体記憶装置について、過剰書き込みを防止しつつ、データの書き込みを確実に行うことができる。このように、上記シフトレジスタ１５０２及びフィードバック回路１５０９が、変換情報更新回路として機能する。
【００９３】
なお、本実施形態のシフトレジスタ１５０２およびフィードバック回路１５０９は、非対称型のメモリセルを用いた第３実施形態の半導体記憶装置に適用してもよい。
【００９４】
（第７実施形態）
図１９，２０及び２１は、本発明の第７実施形態の半導体記憶装置が備えるデータ変換部に含まれるテーブルの一例を示す図である。図１９は、４ビットのデータの変換に用いるテーブルであり、図２０及び２１は、６ビットのデータの変換に用いるテーブルである。本実施形態の半導体記憶装置は、非対称性を有するメモリセルに対して過剰書き込みを防止でき、しかも、書き込み回数の増大を防止できるものである。
【００９５】
第６実施形態で説明したように、メモリセルの過剰書き込みが問題となる場合、第３及び第４実施形態の図１０乃至１２に示したテーブルを用いると、以下のような書き込み動作の時間が長くなる場合がある。すなわち、例えば４ビットのデータ「０１１１」を同時に書き込む場合、２ビット目の１を書き込むメモリセルが他のメモリセルよりも先に書き込みを終了すると、シフトレジスタにデータ「０１０１」が新たに読み出される。この場合、１と１の間に奇数個である１個の０が存在するから同時書き込みができなくなり、図１０の入力データ「０１０１」の列から分かるように、さらにデータ変換を行って２回の書き込みを行う必要が生じる。したがって、書き込み動作に要する時間が長くなってしまう。
【００９６】
そこで、本実施形態の半導体記憶装置は、図１９乃至２１のようなテーブルをデータ変換部に格納している。図１９乃至２１のテーブルは、第３実施形態の図１０乃至１２のテーブルの一部を変更したものであり、図１０乃至１２のテーブルと異なる部分を、破線で囲んでいる。本実施形態のテーブルは、変換データに含まれる１の数を２個以下にしている。これにより、書き込み時にデータ１の書き込みを行うメモリセルは、必ず２個以下となる。したがって、データ１の書き込みを行うメモリセルが２個である場合、いずれか一方のメモリセルへの書き込みが先に終了しても、書き込みを継続するメモリセルは１個であるから、書き込みを継続するメモリセルについての新たな書き込みデータは、再変換を行う必要が無い。その結果、書き込み回数の増大を防止しつつ、過剰書き込みの防止ができる。また、第３及び第４実施形態の半導体記憶装置に対して、データ変換部８０６，１００６のテーブルを本実施形態のテーブルに書き換えることのみにより、回路を変更することなく本実施形態の作用効果が得られる。
【００９７】
なお、図１２乃至２１のテーブルによれば、入力データを変換してなる変換データの平均の書き込み回数は、４ビットのデータは１.３８回であり、６ビットのデータは１.９７回である。ここで、図１０乃至１２のテーブルでは、変換データの平均書き込み回数は、４ビットのデータは１．１９回であり、６ビットのデータは１.５３回であるので、平均書き込み回数が多少増加している。しかしながら、図１０乃至１２のテーブルの変換データは、メモリセルの書き込み時間のバラツキにより、変換データの更なる変換の必要が生じ得る。このような再変換を行う場合には、本実施形態のテーブルによる変換データの書き込みよりも大幅に書き込み時間が増大することになる。これに対して、本実施形態は、変換データの再変換を確実に防止できるので、比較的少ない書き込み回数により、確実に特定された書き込み回数により、過剰書き込みを防止しつつ書き込みを行うことができる。
【００９８】
なお、本実施形態の半導体記憶装置のデータ変換部は、図１９乃至２１に示したテーブルの変換データを、回路によって生成してもよい。
【００９９】
（第８実施形態）
図２２は、本発明の第８実施形態の半導体記憶装置を示すブロック図である。本実施形態の半導体記憶装置は、シフトレジスタ１６０２と、データ変換部１６０６と、冗長メモリセルアレイ１６０８と、データ逆変換部１６０９以外は、図１３に示した第４実施形態の半導体記憶装置と同様の構成を有する。図２２において、１６００はサイドウォールメモリで構成されたメモリセルアレイであり、１６０１は行デコーダであり、１６０３は選択回路であり、１６０４は書き込み電圧制御回路であり、１６０５は書き込み電圧印加回路であり、１６０７はアレイ端書き込み電圧制御回路である。
【０１００】
図２３は、上記データ変換部１６０６が備えるアレイ端電圧制御回路を示すブロックである。図２３において、２３０１及び２３０２は、隣り合うメモリセルの出力データＤＢｋ−１，ＤＢｋ（ｋ＝１〜ｒ）の間のＮＯＲ演算を行って反転情報を出力するＮＯＲゲート及びインバータであり、２３０３は、上記インバータの出力とメモリセルの出力データＤＢｋ−１との間のＮＡＮＤ演算を行うＮＡＮＤゲートである。このアレイ端電圧制御回路の出力ＡＴが、アレイ端書き込み電圧制御回路１６０７に入力されて、最端のビット線ＢＬ００に印加すべき電圧（本実施形態ではＶ０又はＶＰ）が決定される。
【０１０１】
本実施形態において、第４実施形態と異なる部分について詳細な説明を行い、第４実施形態と同様の部分については詳細な説明を省略する。
【０１０２】
第７実施形態の図１９乃至２１から分かるように、ｘビットの入力データを同時に書き込む場合、最大の書き込み回数であるｘ／２回の書き込みが必要なデータは限られている。例えば、入力データが４ビットの場合は、１６個のデータのうちの７個のデータが、最大の書き込み回数が必要である。また、入力データが６ビットの場合は、６４個のデータのうちの１５個のデータが、最大の書き込み回数が必要である。そこで、本実施形態の半導体記憶装置は、データ変換部１６０６において、入力データに冗長情報としての１ビットの冗長ビットを付加する。そして、最大書き込み回数が必要な入力データに対して、上記冗長ビットを１とすると共に、冗長ビット以外のビットを、書き込み回数がｘ／２回未満の特定情報に置き換える変換を行って、冗長ビット付加データを作成する。そして、この冗長ビット付加データを変換して変換データを作成し、この変換データをメモリセルに書き込む。つまり、本実施形態のデータ変換部１６０６は、冗長付加情報出力部及び変換部として機能する。読み出し時には、冗長ビットが１のデータに対して逆変換を行うことにより、入力データを再現する。以下、本実施形態の半導体記憶装置の動作を詳述する。
【０１０３】
図２２において、冗長メモリセルアレイ１６０８には、上記冗長ビットのデータを記憶するメモリセルが配列されている。この冗長メモリセルアレイ１６０８と、冗長ビット以外のビットのデータを記憶するメモリセルアレイ１６００とに含まれるメモリセルの総数は、ｍ・ｎ・（ｒ＋１）となる。ここで、ｒは、メモリセルアレイ１６００に含まれる領域の数である。
【０１０４】
図２４及び２５は、上記データ変換部１６０６で変換を行うときに用いるテーブルであり、６ビットの入力データを変換するテーブルである。図２４及び２５において、最も左側の列から順に、入力データ、冗長ビットが付加された冗長ビット付加データ、変換後の第１書き込みデータ、変換後の第２書き込みデータを示している。
【０１０５】
図２４及び２５に示すように、図２０及び２１において書き込み回数が最大の３回である１５個の入力データ「０１０１０１」，「０１０１１１」，「０１１１０１」，・・・，「０１１１１１」に対応して、冗長ビット付加データの冗長ビット（最上位の桁）を１にしている。さらに、冗長ビット付加データの冗長ビット以外のビット（冗長ビットよりも下位の桁）を、書き込み回数が２回以下のデータに置き換えている。一方、図２０及び２１において、書き込み回数が２回以下の入力データ（第２変換データの全ての桁が０であるデータと、第１変換データ及び第２変換データの全ての桁が０であるデータ）は、冗長ビットを０にすると共に、冗長ビット以外のビットは、入力データと同じデータにしている。このようにして変換された冗長ビット付加データは、第７実施形態と同様の変換により、第１変換データと第２変換データとに変換されて、第３変換データは生じない。つまり、全ての冗長ビット付加データは、１回目の書き込みのみ、又は、２回目の書き込みで、冗長メモリセルアレイ１６０８及びメモリセルアレイ１６００への書き込みを行うことができる。その結果、図２４及び２５の全ての冗長ビット付加データの書き込みにおいて、平均書き込み回数は１.６８回となり、第７実施形態における平均書き込み回数である１.９７回よりも減少するので、書き込みを効果的に高速化できる。
【０１０６】
上記冗長メモリセルアレイ１６０８及びメモリセルアレイ１６００に書き込まれたデータは、読み出し時には、読み出し回路としてのセンスアンプ等からＲＤＡＴｊとしてシフトレジスタ１６０２に読み出される。シフトレジスタ１６０２に読み出されたデータは、シフトレジスタ１６０２に入力されるφｌａｔｃｈのパルスに従って順次転送され、一連のデータＬＡｋとして、逆変換回路としてのデータ逆変換部１６０９に入力される。このデータ逆変換部１６０９では、読み出しデータＲＤＡＴｋが逆変換される。すなわち、図２４及び２５の冗長ビット付加データから入力データに戻される。そして、逆変換によって得られたデータが、出力データＤＢｋとして、データ逆変換部１６０９から出力される。
【０１０７】
以上のような書き込み及び読み出し動作を行うことにより、本実施形態の半導体記憶装置は、第７実施形態における最大書き込み回数よりも少ない回数で書き込みを行うことができ、書き込み時間の確実な短縮が実現できる。
【０１０８】
（第９実施形態）
図２６は、本発明の第９実施形態の電子機器としてのデジタルカメラを示すブロック図である。このデジタルカメラは、フラッシュメモリとして本発明の第８実施形態の半導体記憶装置を備え、このフラッシュメモリに、撮影画像の記憶を行う。
【０１０９】
図２６に示すように、このデジタルカメラは、操作者によりパワースイッチ１８０１がオンされると、電池１８０２から供給される電力がＤＣ／ＤＣコンバータ１８０３で所定電圧に変圧されて、各部品に供給される。レンズ１８１６から入った光は、ＣＣＤ１８１８で電流に変換され、Ａ／Ｄコンバータ１８２０でデジタル信号となり、映像処理部１８１０のデータバッファ１８１１に入力される。データバッファ１８１１に入力された信号は、ＭＰＥＧ処理部１８１３で動画処理され、ビデオエンコーダ１８１４を経てビデオ信号となり、液晶パネル１８２２に表示される。操作者によりシャッター１８０４が押下されると、データバッファ１８１１の情報が、ＪＰＥＧ処理部１８１２を経て静止画として処理され、フラッシュメモリ１８０８に記録される。このフラッシュメモリ１８０８には、撮影画像情報の他、システムプログラム等も記録されている。ＤＲＡＭ１８０７は、ＣＰＵ１８０６や映像処理部１８１０の様々な処理過程で発生するデータの一時記憶用に利用される。
【０１１０】
上記フラッシュメモリ１８０８には、情報量が大きな映像情報や音声情報等が記録されるので、大量のまとまったデータの書き込み、読み出し及び消去が行われる。ここで、上記フラッシュメモリ１８０８は、本発明の第８実施形態の半導体記憶装置であり、サイドウォールメモリで構成された冗長メモリセルアレイ及びメモリセルアレイを備える。したがって、このフラッシュメモリ１８０８は、１つのメモリセルに２つの記憶部を有して集積度が高く、しかも、仮想接地方式を採用できるので、安価に製造できる。さらに、このフラッシュメモリ１８０８は、入力データを冗長ビット付加データに変換して書き込むので、過剰書き込みを防止しつつ、同時に複数ビットの高速書き込みを行うことができる。したがって、チップ面積が小さくて安価であり、しかも、高速書き込みのフラッシュメモリ１８０８が得られ、ひいては、小型かつ安価で、しかも、撮影画像の高速保存が可能なデジタルカメラが得られる。
【図面の簡単な説明】
【０１１１】
【図１】第１実施形態の半導体記憶装置を示すブロック図である。
【図２Ａ】シフトレジスタの一例を示す回路図である。
【図２Ｂ】書き込み電圧制御回路の一例を示す回路図である。
【図２Ｃ】書き込み電圧印加回路の一例を示す回路図である。
【図３】同一のワード線に接続されたメモリセルに「１０１１００１０１０・・・」のデータを書き込む場合、ビット線に印加する電圧を示す図である。
【図４】第２実施形態の半導体記憶装置を示すブロック図である。
【図５Ａ】シフトレジスタの一例を示す回路図である。
【図５Ｂ】選択回路の一例を示す回路図である。
【図６Ａ】書き込み電圧制御回路の一例を示す回路図である。
【図６Ｂ】書き込み電圧印加回路の一例を示す回路図である。
【図７Ａ】メモリセルアレイの隣り合う２つの領域に、データ０と０を各々書き込む場合にビット線に印加する電圧を示した図である。
【図７Ｂ】メモリセルアレイの隣り合う２つの領域に、データ０と１を各々書き込む場合にビット線に印加する電圧を示した図である。
【図７Ｃ】メモリセルアレイの隣り合う２つの領域に、データ１と０を各々書き込む場合にビット線に印加する電圧を示した図である。
【図７Ｄ】メモリセルアレイの隣り合う２つの領域に、データ１と１を各々書き込む場合にビット線に印加する電圧を示した図である。
【図８】第３実施形態の半導体記憶装置を示すブロック図である。
【図９Ａ】メモリセルアレイの隣り合う２つの領域に、データ０と０を各々書き込む場合にビット線に印加する電圧を示した図である。
【図９Ｂ】メモリセルアレイの隣り合う２つの領域に、データ０と１を各々書き込む場合にビット線に印加する電圧を示した図である。
【図９Ｃ】メモリセルアレイの隣り合う２つの領域に、データ１と０を各々書き込む場合にビット線に印加する電圧を示した図である。
【図９Ｄ】メモリセルアレイの隣り合う２つの領域に、データ１と１を各々書き込む場合にビット線に印加する電圧を示した図である。
【図１０】４ビットの入力データを変換するためのテーブルを示す図である。
【図１１】６ビットの入力データを変換するためのテーブルを示す図である。
【図１２】６ビットの入力データを変換するためのテーブルを示す図である。
【図１３】第４実施形態の半導体記憶装置を示すブロック図である。
【図１４】第４実施形態の半導体記憶装置のメモリセルに用いられるサイドウォールメモリを示す断面図である。
【図１５Ａ】メモリセルアレイの隣り合う２つの領域に、データ０と０を各々書き込む場合にビット線に印加する電圧を示した図である。
【図１５Ｂ】メモリセルアレイの隣り合う２つの領域に、データ０と１を各々書き込む場合にビット線に印加する電圧を示した図である。
【図１５Ｃ】メモリセルアレイの隣り合う２つの領域に、データ１と０を各々書き込む場合にビット線に印加する電圧を示した図である。
【図１５Ｄ】メモリセルアレイの隣り合う２つの領域に、データ１と１を各々書き込む場合にビット線に印加する電圧を示した図である。
【図１６Ａ】メモリセルアレイの隣り合う２つの領域に、データ０と０を各々書き込む場合にビット線に印加する電圧を示した図である。
【図１６Ｂ】メモリセルアレイの隣り合う２つの領域に、データ０と１を各々書き込む場合にビット線に印加する電圧を示した図である。
【図１６Ｃ】メモリセルアレイの隣り合う２つの領域に、データ１と０を各々書き込む場合にビット線に印加する電圧を示した図である。
【図１６Ｄ】メモリセルアレイの隣り合う２つの領域に、データ１と１を各々書き込む場合にビット線に印加する電圧を示した図である。
【図１７】第５実施形態の半導体記憶装置が備えるシフトレジスタを示す回路図である。
【図１８】第６実施形態の半導体記憶装置を示すブロック図である。
【図１９】第７実施形態の半導体記憶装置が備えるデータ変換部に含まれ、４ビットの入力データを変換するためのテーブルを示す図である。
【図２０】６ビットの入力データを変換するためのテーブルを示す図である。
【図２１】６ビットの入力データを変換するためのテーブルを示す図である。
【図２２】第８実施形態の半導体記憶装置を示すブロック図である。
【図２３】アレイ端電圧制御回路を示すブロック図である。
【図２４】６ビットの入力データを、冗長ビット付加データを経て、変換データに変換するためのテーブルを示す図である。
【図２５】６ビットの入力データを、冗長ビット付加データを経て、変換データに変換するためのテーブルを示す図である。
【図２６】第９実施形態の電子機器としてのデジタルカメラを示すブロック図である。
【符号の説明】
【０１１２】
１００  メモリセルアレイ
１０１  行デコーダ
１０２  シフトレジスタ
１０４  書き込み電圧制御回路
１０５  書き込み電圧印加回路
ＭＣ１１、ＭＣ１２、・・・、ＭＣ１（ｎ−１）、ＭＣ１ｎ、・・・、ＭＣｍ（ｎ−１）、ＭＣｍｎ  メモリセル
ＷＬ１、・・・、ＷＬｍ  ワード線
ＢＬ０、ＢＬ１、・・・、ＢＬｎ  ビット線
【図１】
2006318538.tif 000005
【図２Ａ】
2006318538.tif 000006
【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５Ａ】
2006318538.tif 000011
【図５Ｂ】
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【図６Ａ】
2006318538.tif 000013
【図６Ｂ】
2006318538.tif 000014
【図７Ａ】
2006318538.tif 000015
【図７Ｂ】
2006318538.tif 000016
【図７Ｃ】
2006318538.tif 000017
【図７Ｄ】
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【図８】
2006318538.tif 000019
【図９Ａ】
2006318538.tif 000020
【図９Ｂ】
2006318538.tif 000021
【図９Ｃ】
2006318538.tif 000022
【図９Ｄ】
2006318538.tif 000023
【図１０】
2006318538.tif 000024
【図１１】
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【図１２】
2006318538.tif 000026
【図１３】
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【図１４】
2006318538.tif 000028
【図１５Ａ】
2006318538.tif 000029
【図１５Ｂ】
2006318538.tif 000030
【図１５Ｃ】
2006318538.tif 000031
【図１５Ｄ】
2006318538.tif 000032
【図１６Ａ】
2006318538.tif 000033
【図１６Ｂ】
2006318538.tif 000034
【図１６Ｃ】
2006318538.tif 000035
【図１６Ｄ】
2006318538.tif 000036
【図１７】
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【図１８】
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【図１９】
2006318538.tif 000039
【図２０】
2006318538.tif 000040
【図２１】
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【図２２】
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【図２３】
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【図２４】
2006318538.tif 000044
【図２５】
2006318538.tif 000045
【図２６】
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