(57)【要約】【課題】ゲート電極にシリサイドを使用し、ゲート絶縁膜に高誘電率ゲート絶縁膜を使用する半導体装置において、高誘電率ゲート絶縁膜近傍やゲートエッジに高誘電率ゲート絶縁膜／シリコン界面が生じない半導体装置の製造方法を得ること。【解決手段】基板上にゲート絶縁膜と多結晶シリコン膜の積層体を形成する工程と、積層体の側壁に第１のサイドウォールを形成する工程と、第１のサイドウォールの周囲に第２のサイドウォールを形成する工程と、積層体の下方のチャネル領域を挟んだ領域にソース／ドレイン領域を形成する工程と、第１のサイドウォールを除去して、積層体と第２のサイドウォールとの間に空隙を生成する工程と、多結晶シリコン膜をシリサイド化させるための金属膜を、空隙を満たすように基板上に形成し、該金属膜を多結晶シリコン膜に拡散させて、多結晶シリコン膜全体をシリサイド膜にする工程と、を含む。【選択図】        図２−８
2006332270.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜と、シリサイド膜からなるゲート電極が順に積層され、所定の形状に加工された側面にサイドウォールを有するゲート構造と、
前記ゲート構造の下方のチャネル領域を挟んだ領域に所定の導電型のドーパントを拡散させたソース／ドレイン領域を備え、
前記ゲート電極は、前記ゲート絶縁膜近傍にシリコングレインを有さないシリサイド膜からなることを特徴とする半導体装置。
【請求項２】
前記ゲート電極と前記サイドウォールとの間に空隙を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記サイドウォールの上端よりも高い位置の前記ゲート電極が、基板面に平行な方向に膨張した構造を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
基板上に所定の形状を有する、ゲート絶縁膜と多結晶シリコン膜の積層体を形成し、前記多結晶シリコン膜に所定の導電型のドーパントを注入する第１の工程と、
前記積層体の側壁を絶縁膜で被覆して第１のサイドウォールを形成する第２の工程と、
前記第１のサイドウォールの周囲を絶縁膜で被覆して第２のサイドウォールを形成する第３の工程と、
前記積層体の下方のチャネル領域を挟んだ領域に所定の導電型のドーパントを拡散させてソース／ドレイン領域を形成する第４の工程と、
前記第１のサイドウォールを除去して、前記積層体と前記第２のサイドウォールとの間に空隙を生成する第５の工程と、
前記多結晶シリコン膜をシリサイド化させるための金属膜を、前記空隙内を覆うように前記基板上に形成し、該金属膜を前記多結晶シリコン膜と反応させて、前記多結晶シリコン膜全体をシリサイド膜にする第６の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記シリサイド膜の上部に前記金属膜をさらに形成し、該金属膜を前記シリサイド膜と反応させて、前記シリサイド膜の上部を基板面に平行な方向に膨張させる第７の工程をさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
基板上に、所定の形状を有する、ゲート絶縁膜、シリサイド膜またはシリコンと反応してシリサイド膜を形成する金属膜、およびシリコン膜の積層体を形成し、前記シリコン膜に所定の導電型のドーパントを注入する第１の工程と、
前記積層体の側壁を絶縁膜で被覆してサイドウォールを形成する第２の工程と、
前記積層体の下方のチャネル領域を挟んだ領域に所定の導電型のドーパントを拡散させてソース／ドレイン領域を形成する第３の工程と、
前記シリコン膜をシリサイド化させるための金属膜を前記基板上に形成し、該金属膜を前記シリコン膜と反応させて、前記シリコン膜全体をシリサイド膜にする第４の工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ゲート電極にシリサイドを用い、ゲート絶縁膜に高誘電率絶縁膜を用いた半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
図４は、従来のＭＯＳ（Metal-Oxide Semiconductor）構造を有する電界効果型トランジスタの構造を模式的に示す断面図である。基板３０１上の素子分離絶縁膜３０２に囲まれて形成される領域内のほぼ中央にゲート構造３０４が形成され、このゲート構造３０４をはさんだ両側にｐ＋またはｎ＋拡散層からなるソース／ドレイン領域３０５が形成される。ゲート構造３０４は、基板３０１表面のチャネル層３０９を形成する半導体層上にゲート絶縁膜３４１とゲート電極３４２とを順に積層し、所定の形状にしたその側面にサイドウォール絶縁膜３４３を形成して構成される。
【０００３】
従来、上記ゲート電極３４２を多結晶シリコンで形成し、この多結晶シリコンを所定の金属で上面からシリサイド化を行う技術が知られている（たとえば、非特許文献１参照）。図５−１〜図５−４は、ゲート電極をシリサイド化する方法の従来例を模式的に示す断面図である。ただし、これらの図では、図４のゲート構造付近のみを示している。まず、基板３０１上にゲート絶縁膜３４１とゲート電極材となる多結晶シリコン膜３６１を成膜し、必要に応じて半導体の極性を調整するためのドーパントをプリドーズした後に、電極形状にエッチングする。その後、サイドウォール材となる絶縁膜３４３を形成し、サイドウォール形状にエッチングする。また、ゲート構造の下方のチャネル領域を挟んだ領域に拡散層を形成して、ソース／ドレイン領域３０５を形成する（図５−１）。
【０００４】
ついで、ゲート構造３０４とソース／ドレイン領域３０５が形成された基板３０１上にゲート電極となる多結晶シリコン膜３６１をシリサイド化するための金属膜３６２を成膜する（図５−２）。その後、所定の条件で熱処理を行って、シリサイド化するための金属膜３６２をゲート電極材となる多結晶シリコン膜３６１と、ソース／ドレイン領域３０５の拡散層に拡散させて、シリサイド膜３４２，３５１を形成する（図５−３）。そして、シリサイド化するための金属膜３６２を除去して、シリサイド化したゲート電極３４２を有するトランジスタが得られる（図５−４）。
【０００５】
【非特許文献１】D. Aime et al., Work function tuning through dopant scanning and related effects in Ni fully silicided gate for sub-45nm nodes CMOS, IEDM2004, session4, p87-90
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、非特許文献１に記載のシリサイド化したゲート電極の作製方法では、ゲート電極構造の上面に形成したシリサイド化するための金属膜を多結晶シリコン膜中に拡散させてゲート電極のシリサイド化を行っているため、ゲート電極全体をシリサイド化することができない。これは、多結晶シリコン膜中にプリドーズしたドーパントがシリサイド化の過程で偏析し、シリサイド化が抑制されるためである。その結果、図６に示されるように、ゲートエッジまたはゲート絶縁膜３４１近傍でシリコングレイン３６１ａが残ってしまう現象が生じていた。そのため、ゲート絶縁膜３４１に高誘電率（High-k）ゲート絶縁膜を適用する場合に、高誘電率ゲート絶縁膜／シリコングレイン界面での相互反応により発生する欠陥によってトランジスタのしきい値電圧が下がらなくなるという問題点があった。
【０００７】
また、非特許文献１に記載のシリサイド化したゲート電極の作製方法では、ゲート電極である多結晶シリコンの上面からシリサイド化を行っているため、ゲート電極（多結晶シリコン）にプリドーズしていたドーパントが、拡散によるシリサイド化に伴ってゲート絶縁膜側界面にパイルアップしてしまっていた。この結果、ゲート絶縁膜側界面のドーパント濃度が高くなり、ゲート絶縁膜を介してチャネル層へのドーパントの拡散が生じやすくなり、トランジスタのしきい値電圧の変動などが生じてしまうという問題点もあった。
【０００８】
この発明は、上記に鑑みてなされたもので、ゲート電極にシリサイドを使用し、ゲート絶縁膜に高誘電率ゲート絶縁膜を使用する半導体装置において、高誘電率ゲート絶縁膜近傍やゲートエッジに高誘電率ゲート絶縁膜／シリコン界面が生じない半導体装置とその製造方法を得ることを目的とする。また、高誘電率ゲート絶縁膜界面におけるゲート電極にプリドーズしたドーパント濃度が高くなることを抑制する半導体装置とその製造方法を得ることも目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、この発明にかかる半導体装置は、基板上にゲート絶縁膜と、シリサイド膜からなるゲート電極が順に積層され、所定の形状に加工された側面にサイドウォールを有するゲート構造と、前記ゲート構造の下方のチャネル領域を挟んだ領域に所定の導電型のドーパントを拡散させたソース／ドレイン領域を備え、前記ゲート電極は、前記ゲート絶縁膜近傍にシリコングレインを有さないシリサイド膜からなることを特徴とする。
【発明の効果】
【００１０】
この発明によれば、シリサイド化反応がゲート電極を構成する多結晶シリコン膜の上表面側からのみでなく側面からも進行するので、シリサイド化反応が完結する際の最終的な未反応多結晶シリコン膜／シリサイド化金属との境界面がゲート絶縁膜近傍に集中することを抑制することができる。これにより、ゲート電極／ゲート絶縁膜近傍に、シリサイド化に伴って偏析されるドーパントや、それに伴う未反応のシリコングレインが発生しなくなる。その結果、未反応シリコングレインと高誘電率のゲート絶縁膜との間での酸素欠損の移動などに起因するピニングの発生が抑制されるため、トランジスタのしきい値電圧を制御することができるようになるという効果を有する。また、ゲート絶縁膜近傍にドーパントが集中して偏析することが抑制されるので、偏析したドーパントがチャネルへ拡散することによるしきい値電圧の変動を抑制することもできるという効果も有する。
【発明を実施するための最良の形態】
【００１１】
以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明する。ただし、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１２】
実施の形態１．
図１は、この発明が適用される半導体装置の構造の一例を模式的に示す一部断面図である。この図１では、半導体装置として、電界効果型トランジスタの主要部の構成の一例を模式的に示している。シリコンなどの基板１の上面内には、シリコン酸化膜などからなる素子分離絶縁膜２が形成されている。素子分離絶縁膜２によって規定される素子形成領域２１内には、２つのＭＯＳトランジスタ３がそれぞれ一方のソース／ドレイン領域５ｂを共有するように形成されている。このような構造のトランジスタとしてＣＭＯＳ（Complementary MOS）トランジスタがある。
【００１３】
ＭＯＳトランジスタ３は、高誘電率の絶縁体で形成されるゲート絶縁膜４１、全体がシリサイド化されたゲート電極４２およびサイドウォール４３からなるゲート構造４と、ゲート構造４の下方のチャネル領域を挟んで対を成し、基板１に所定の導電型のドーパントを拡散させた拡散層によって構成されるソース／ドレイン領域５ａ〜５ｃとを有している。このとき、一方のＭＯＳトランジスタ３のソース／ドレイン領域５ｂは、他方のＭＯＳトランジスタ３のソース／ドレイン領域５ｂと共用されている。
【００１４】
基板１上には、ＭＯＳトランジスタ３を覆って層間絶縁膜６が形成されている。層間絶縁膜６内には、ＭＯＳトランジスタ３のソース／ドレイン領域５ａ〜５ｃに接続された複数のコンタクトプラグ７が形成されている。この層間絶縁膜６上には、所定の形状にパターン形成された上部配線層８が形成されている。上部配線層８は、層間絶縁膜６に形成されたコンタクトプラグ７に接続され、下層のソース／ドレイン領域５ａ〜５ｃと電気的に接続されている。
【００１５】
つぎに、この発明にかかる半導体装置の製造方法について説明する。図２−１〜図２−１１は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。ただし、この実施の形態１の特徴となるゲート電極を形成する手順を主に示している。まず、基板１０１上に、ＣＶＤ（Chemical Vapor Deposition）法などによって高誘電率のゲート絶縁膜１４１を形成し、その上にゲート電極材となる多結晶シリコン膜１６１をＣＶＤ法などによって成膜する。その後、ｎ＋ゲート／ｐ＋ゲートを作り分けするために、所定の導電型のドーパントをイオン注入法または固相反応法によってプリドーズし、電極形状にエッチングする（図２−１）。
【００１６】
ついで、第１のサイドウォール材となる絶縁膜１６２を、ゲート電極形状にされた多結晶シリコン膜１６１を作製した基板１０１上に形成する（図２−２）。この絶縁膜１６２が多結晶シリコン膜１６１の側面を被覆するように、多結晶シリコン膜１６１のない基板１０１上の部分と多結晶シリコン膜１６１の上部を被覆する絶縁膜１６２をドライエッチング法によって除去し、第１のサイドウォール１６２ａを形成する（図２−３）。さらに、第１のサイドウォール１６２ａが形成されたゲート構造を有する基板１０１上を被覆するように第２のサイドウォール材となる絶縁膜１４３を形成する（図２−４）。なお、後の工程で第１のサイドウォール材となる絶縁膜１６２が気相または液相で選択的にエッチング可能なように、第１のサイドウォール材となる絶縁膜１６２と第２のサイドウォール材となる絶縁膜１４３は異なる材料から構成される。
【００１７】
この第２のサイドウォール材となる絶縁膜１４３がゲート構造を構成する第１のサイドウォール１６２ａの側面を被覆するように、基板１０１上に被覆された部分とゲート構造の上部を被覆する絶縁膜１４３をドライエッチング法によって除去し、第２のサイドウォール１４３ａを形成する。その後、ゲート構造の下方のチャネル領域を挟んで対を成す領域に、所定の導電型のイオン（またはドーパント）をイオン注入法または固相反応法によって拡散させた拡散層を形成し、ソース／ドレイン領域１０５を形成する（図２−５）。
【００１８】
ついで、第１のサイドウォール１４３ａを液相または気相で選択的にエッチングする（図２−６）。これにより、現時点でゲート電極を構成する多結晶シリコン膜１６１の側面が露出されるとともに、多結晶シリコン膜１６１と第２のサイドウォール１４３ａとの間に空隙１４４が形成される。その後、多結晶シリコン膜１６１をシリサイド化させるための金属膜１６３を成膜する。このシリサイド化させるための金属膜１６３は、基板１０１上の全体を覆うように形成され、第１のサイドウォール１６２ａが除去されることによって形成された空隙１４４にも堆積される（図２−７）。なお、このシリサイド化するための金属膜１６３の上部に、図示しないキャップ膜を形成してもよい。ここで、シリサイド化するための金属膜１６３とは、Ｃｏ，Ｎｉ，Ｔｉ，Ｐｔ，Ｒｕ，Ｗ，Ｍｏおよびこれらを含有する合金のことをいう。また、キャップ膜とは、シリサイド化するための金属膜１６３がシリサイド化されるまでに酸化などにより変質されるのを防ぐことを目的としたもの、またはシリサイド膜のグレイン制御を目的としたものであり、Ｃｏ，Ｎｉ，Ｔｉ，Ｐｔ，Ｒｕ，Ｗ，Ｍｏおよびこれらの合金の窒化物のことをいう。キャップ膜を形成する場合には、空隙１４４にキャップ膜が入らない程度の膜厚となるようにシリサイド化させるための金属膜１６３を成膜する必要がある。
【００１９】
ついで、堆積させたシリサイド化するための金属膜１６３中の元素を、多結晶シリコン膜１６１やソース／ドレイン領域１０５に拡散させてシリサイド化反応を進行させる（図２−８）。これにより、図２−８の矢印Ａに示されるように、ゲート電極を構成する多結晶シリコン膜１６１の上面とその側面の空隙１４４の金属膜１６３から多結晶シリコン膜１６１へと拡散が進行してシリサイド膜２４２を形成し、また、ゲート電極が形成されていない基板１０１上の位置では金属膜１６３からソース／ドレイン領域１０５へと拡散が進み、シリサイド膜１４２が形成される。上述したようにシリサイド化反応が、ゲート構造を構成する多結晶シリコン膜１６１の上表面側からのみではなく側面からも進行するため、シリサイド化反応が完結する際の最終的な未反応多結晶シリコン／シリサイド化金属との境界面がゲート絶縁膜１４１近傍に集中することがない。
【００２０】
シリサイド化反応が完了しゲート構造中の多結晶シリコン膜１６１がシリサイド膜１４２となった後、シリサイド化反応に供されなかった金属膜１６３が残留した状態にあるが（図２−９）、これらの残留した金属膜１６３を液相または気相にて除去する（図２−１０）。以上により、シリサイド膜によって構成されるゲート電極１４２を有する電界効果型のトランジスタが形成される。なお、以後の層間絶縁膜などを形成して半導体装置を製造する処理は、従来公知の方法と同様であるので、ここではその説明を省略する。
【００２１】
また、図２−８におけるシリサイド化反応時において、金属リッチなシリサイド膜またはシリサイド化させるための金属膜を、ゲート電極の上面に形成させて、再度シリサイド化反応を実行するようにしてもよい。たとえば、シリサイド化させるための金属としてＮｉを使用すると、シリサイド化に伴ってゲート電極を構成する多結晶シリコン膜の体積が膨張する。この場合、シリサイド化させるための金属（Ｎｉ）の濃度が高いほど、体積膨張する割合も大きくなる。そこで、この体積膨張を積極的に利用して、第２のサイドウォール１４３ａよりも上部におけるシリサイド化させるための金属の濃度を高くして基板面と平行な方向に膨張させた膨張部１６５を形成してもよい（図２−１１）。この場合、膨張部１６５は、空隙１６４の上部を、蓋をするように塞いでしまってもよいし、完全に塞がなくてもよい。このようにゲート電極を構成するシリサイド膜１４２の第２のサイドウォール１４３ａの上端部付近よりも上側の部分を膨張させることで、空隙１６４に酸素が入りにくくなるとともに、ゲートにおける寄生容量が低くなる。
【００２２】
なお、図２−７に示されるように、ゲート電極を構成する多結晶シリコン膜１６１を側壁側からシリサイド化する際に、第２のサイドウォール１４３ａ／多結晶シリコン膜１６１間に挟まれたような小体積の金属のみがシリサイド化反応に寄与する場合に、シリサイド化時の体積収縮によって、図２−１０または図２−１１に示されるような空隙１６４を有するサイドウォールのトランジスタ構造が形成される。このような空隙１６４がゲート電極１４２近傍に存在すると、ゲートの寄生容量を低くすることができる。
【００２３】
この実施の形態１によれば、シリサイド化反応がゲート電極を構成する多結晶シリコン膜１６１の上表面側からのみでなく側面側からも進行するので、シリサイド化反応が完結する際の最終的な未反応多結晶シリコン膜／シリサイド化金属との境界面がゲート絶縁膜１４１近傍に集中することを抑制することができる。これにより、ゲート電極１４２／ゲート絶縁膜１４１近傍に、シリサイド化に伴って偏析されるドーパントや、それに伴う未反応のシリコングレインが発生しなくなる。その結果、未反応シリコングレインと高誘電率のゲート絶縁膜１４１との間での酸素欠損の移動などに起因するピニングの発生が抑制されるため、トランジスタのしきい値電圧を制御することができるようになるという効果を有する。また、ゲート絶縁膜１４１近傍にドーパントが集中して偏析することが抑制されるので、偏析したドーパントがチャネル領域へ拡散することによるしきい値電圧の変動を抑制することもできるという効果も有する。
【００２４】
実施の形態２．
図３−１〜図３−９は、この発明による半導体装置の製造方法の実施の形態２の手順を模式的に示す断面図である。ただし、この実施の形態２でも特徴となるゲート電極を形成する手順を主に示している。まず、基板２０１上に、ＣＶＤ法などにより高誘電率のゲート絶縁膜２４１を形成し、さらにＣＶＤ法またはＰＶＤ（Physical Vapor Deposition）法によってシリコンとシリサイド化反応を生ずる金属膜またはシリサイド膜２６１を１０ｎｍ以下の厚さで成膜する。この金属膜またはシリサイド膜２６１を形成後、大気中に露出することなく、ゲート電極材となる多結晶または非晶質のシリコン膜２６２を金属膜またはシリサイド膜２６１上に、ＣＶＤ法によって、５００〜６３０℃の温度で成膜する（図３−１）。このとき、高誘電率のゲート絶縁膜２４１上にシリコンをシリサイド化させるための金属膜２６１を形成した場合には、この金属膜２６１は、多結晶または非晶質のシリコン膜２６２を成膜する際の熱エネルギによりシリサイド膜となる。
【００２５】
その後、ｎ＋ゲート／ｐ＋ゲートを作り分けするために、所定の導電型のドーパントをイオン注入法または固相反応法によって多結晶または非晶質のシリコン膜２６２にプリドーズし、ゲート電極形状にエッチングする（図３−２）。なお、このとき、図３−３に示されるように、多結晶または非晶質のシリコン膜２６２をエッチングする際のストッパ膜として先に形成したシリサイド膜２６１を使用し、その後にシリサイド膜２６１と高誘電率のゲート絶縁膜２４１を低ダメージのドライエッチングまたはウエットエッチングで除去して図３−２に示される形状を得ることも可能である。この場合には、図３−１〜図３−２への直接の処理手順に比して下部の活性領域とソース／ドレイン領域に対するシリコンエッチング時のダメージを低減することができる。
【００２６】
ついで、サイドウォール材となる絶縁膜２４３を、ゲート電極を作製した基板２０１上に形成する（図３−４）。その後、ドライエッチング法により、ゲート電極形状の多結晶または非晶質のシリコン膜２６２の側面を被覆するように絶縁膜２４３のエッチングを行って、サイドウォール２４３ａを形成し、ゲート構造の下方のチャネル領域を挟んで対を成す領域に、所定の導電型のイオン（またはドーパント）をイオン注入法または固相反応法によって拡散させた拡散層を形成し、ソース／ドレイン領域２０５を形成する（図３−５）。
【００２７】
その後、多結晶または非晶質のシリコン膜２６２をシリサイド化させるための金属膜２６３を成膜する。このシリサイド化させるための金属膜２６３は、基板２０１上の全体を覆うように形成される（図３−６）。なお、このシリサイド化するための金属膜２６３の上部に、キャップ膜を形成してもよい。ここで、シリサイド化するための金属膜２６３とは、Ｃｏ，Ｎｉ，Ｔｉ，Ｐｔ，Ｒｕ，Ｗ，Ｍｏおよびこれらを含有する合金のことをいう。また、キャップ膜とは、シリサイド化するための金属膜２６３がシリサイド化されるまでに酸化などにより変質されるのを防ぐことを目的としたもの、またはシリサイド膜のグレイン制御を目的としたものであり、Ｃｏ，Ｎｉ，Ｔｉ，Ｐｔ，Ｒｕ，Ｗ，Ｍｏおよびこれらの合金の窒化物のことをいう。
【００２８】
ついで、堆積させたシリサイド化するための金属膜２６３中の元素を、多結晶または非晶質のシリコン膜２６２やソース／ドレイン領域２０５に拡散させてシリサイド化反応を進行させる（図３−７）。これにより、図３−７の矢印Ｂに示されるように、ゲート電極を構成する多結晶または非晶質のシリコン膜２６２の上面の金属膜２６３から多結晶または非晶質のシリコン膜２６２へと拡散が進行して、シリサイド膜２４２が形成される。また、ゲート電極が形成されていない基板２０１上の位置では金属膜２６３からソース／ドレイン領域２０５へと拡散が進み、シリサイド膜２５１が形成される。このとき、従来技術とは異なり、既に高誘電率のゲート絶縁膜２４１近傍ではシリサイド化反応は完結しているため、シリサイド化反応が完結する際の最終的な未反応多結晶または非晶質シリコン膜／シリサイド化金属との境界面が高誘電率のゲート絶縁膜２４１近傍に集中することがない。
【００２９】
シリサイド化反応が完了後、シリサイド化反応に供されなかった金属膜２６３が残留した状態にあるが（図３−８）、これらの残留した金属膜２６３を液相または気相にて除去する（図３−９）。以上により、シリサイド膜２４２によって構成されるゲート電極を有する電界効果型のトランジスタが形成される。なお、以後の層間絶縁膜などを形成して半導体装置を製造する処理は、従来公知の方法と同様であるので、ここではその説明を省略する。
【００３０】
この実施の形態２によれば、高誘電率のゲート絶縁膜２４１と多結晶または非晶質のシリコン膜２６２との間にシリサイド膜２６１を形成しているので、ゲート絶縁膜２４１／多結晶または非晶質のシリコン膜２６２の界面近傍のシリサイド化反応が、ゲート電極を構成する大体積の多結晶または非晶質のシリコン膜２６２をシリサイド化する前に完結している。そのため、多結晶または非晶質のシリコン膜２６２全体のシリサイド化反応が完結する際の最終的な未反応多結晶または非晶質のシリコン膜／シリサイド化金属との境界面がゲート絶縁膜２４１の近傍に集中することがない。その結果、ゲート電極２４２／ゲート絶縁膜２４１近傍にシリサイド化に伴って偏析されるドーパントとそれに伴う未反応シリコングレインの発生を防ぎ、未反応シリコンと高誘電率のゲート絶縁膜２４１間での酸素欠損の移動などに起因するピニングの発生を防いで、トランジスタのしきい値電圧を制御することができるようになるという効果を有する。また、偏析したドーパントがチャネル領域へ拡散することによるしきい値電圧の変動を抑制することもできる。
【産業上の利用可能性】
【００３１】
以上のように、この発明にかかる半導体装置は、ゲート電極材としてシリサイドを使用し、ゲート絶縁膜として高誘電率のゲート絶縁膜を使用する電界効果型トランジスタに有用である。
【図面の簡単な説明】
【００３２】
【図１】この発明が適用される半導体装置の構造の一例を模式的に示す一部断面図である。
【図２−１】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。
【図２−２】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。
【図２−３】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。
【図２−４】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その４）。
【図２−５】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その５）。
【図２−６】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その６）。
【図２−７】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その７）。
【図２−８】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その８）。
【図２−９】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その９）。
【図２−１０】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１０）。
【図２−１１】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１１）。
【図３−１】この発明による半導体装置の製造方法の実施の形態２の手順を模式的に示す断面図である（その１）。
【図３−２】この発明による半導体装置の製造方法の実施の形態２の手順を模式的に示す断面図である（その２）。
【図３−３】この発明による半導体装置の製造方法の実施の形態２の手順を模式的に示す断面図である（その３）。
【図３−４】この発明による半導体装置の製造方法の実施の形態２の手順を模式的に示す断面図である（その４）。
【図３−５】この発明による半導体装置の製造方法の実施の形態２の手順を模式的に示す断面図である（その５）。
【図３−６】この発明による半導体装置の製造方法の実施の形態２の手順を模式的に示す断面図である（その６）。
【図３−７】この発明による半導体装置の製造方法の実施の形態２の手順を模式的に示す断面図である（その７）。
【図３−８】この発明による半導体装置の製造方法の実施の形態２の手順を模式的に示す断面図である（その８）。
【図３−９】この発明による半導体装置の製造方法の実施の形態２の手順を模式的に示す断面図である（その９）。
【図４】従来のＭＯＳ構造を有する電界効果型トランジスタの構造を模式的に示す断面図である。
【図５−１】ゲート電極をシリサイド化する方法の従来例を模式的に示す断面図である（その１）。
【図５−２】ゲート電極をシリサイド化する方法の従来例を模式的に示す断面図である（その２）。
【図５−３】ゲート電極をシリサイド化する方法の従来例を模式的に示す断面図である（その３）。
【図５−４】ゲート電極をシリサイド化する方法の従来例を模式的に示す断面図である（その４）。
【図６】シリサイド化したゲート電極の断面を模式的に示す図である。
【符号の説明】
【００３３】
１，１０１，２０１  基板
２  素子分離絶縁膜
３  ＭＯＳトランジスタ
４  ゲート構造
５ａ〜５ｃ，１０５，２０５  ソース／ドレイン領域
６  層間絶縁膜
７  コンタクトプラグ
８  上部配線層
４１，１４１，２４１  ゲート絶縁膜
４２  ゲート電極
４３  サイドウォール
５１，１４２，１５１，２４２，２５１  シリサイド膜
１４３，１６２，２４３  絶縁膜
１４３ａ  第２のサイドウォール
１４４，１６４  空隙
１６１  多結晶シリコン膜
１６２ａ  第１のサイドウォール
１６３，２６３  金属膜
１６５  膨張したシリサイド膜
２４３ａ  サイドウォール
２６１  金属膜またはシリサイド膜
２６２  多結晶または非晶質のシリコン膜
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図２−８】
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【図２−９】
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【図２−１０】
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【図２−１１】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
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【図３−６】
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【図３−７】
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【図３−８】
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【図３−９】
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【図４】
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【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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【図６】
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