(57)【要約】【課題】高速動作及び３Ｄ化が可能なメカニカルスイッチを提案する。【解決手段】本発明の例に関わるスイッチング素子は、第１入出力電極１３と、第１入出力電極１３に対して接触／非接触を繰り返す可動部１４と、可動部１４に接続される第２入出力電極１５と、可動部１４に絶縁層１６を介して結合され、電荷が蓄積されるフローティングゲート電極１７と、フローティングゲート電極１７との間で静電力を発生させ、可動部１４の動作を制御する第１ゲート電極ＦＧとを備える。【選択図】図４
2006318670.tif 000002
【特許請求の範囲】
【請求項１】
第１入出力電極と、前記第１入出力電極に対して接触／非接触を繰り返す可動部と、前記可動部に接続される第２入出力電極と、前記可動部に絶縁層を介して結合され、電荷が蓄積されるフローティングゲート電極と、前記フローティングゲート電極との間で静電力を発生させ、前記可動部の動作を制御する第１ゲート電極とを具備することを特徴とするスイッチング素子。
【請求項２】
前記可動部は、前記静電力が発生していない状態において前記第１入出力電極に接触していないことを特徴とする請求項１に記載のスイッチング素子。
【請求項３】
前記可動部は、前記静電力が発生していない状態において前記第１入出力電極に接触していることを特徴とする請求項１に記載のスイッチング素子。
【請求項４】
前記フローティングゲート電極は、前記可動部上に配置されることを特徴とする請求項１乃至３のいずれか１項に記載のスイッチング素子。
【請求項５】
前記絶縁層は、前記電荷をトンネリングさせる機能を持つことを特徴とする請求項４に記載のスイッチング素子。
【請求項６】
請求項４又は５に記載のスイッチング素子において、さらに、前記フローティングゲート電極と前記可動部との間に配置され、前記静電力を遮蔽するシールド層を具備することを特徴とするスイッチング素子。
【請求項７】
前記フローティングゲート電極と前記可動部は、同一層に配置されることを特徴とする請求項１乃至３のいずれか１項に記載のスイッチング素子。
【請求項８】
請求項７に記載のスイッチング素子において、さらに、前記電荷をトンネリングさせる機能を持つ絶縁層を介して前記フローティングゲート電極に接続される電荷注入のための電極を具備することを特徴とするスイッチング素子。
【請求項９】
前記可動部の可動方向は、半導体基板の表面に対して垂直方向又は水平方向であることを特徴とする請求項１乃至８のいずれか１項に記載のスイッチング素子。
【請求項１０】
請求項１乃至９のいずれか１項に記載のスイッチング素子において、さらに、前記第１ゲート電極とペアで用いられ、前記可動部の動作を制御する第２ゲート電極を具備することを特徴とするスイッチング素子。
【請求項１１】
前記可動部は、カーボンナノチューブ又は炭素を含む材料から構成されることを特徴とする請求項１乃至１０のいずれか１項に記載のスイッチング素子。
【請求項１２】
前記可動部は、両持ち梁タイプ又は片持ち梁タイプであることを特徴とする請求項１乃至１１のいずれか１項に記載のスイッチング素子。
【請求項１３】
請求項１乃至１２のいずれか１項に記載のスイッチング素子により構成される第１スイッチと、前記第１スイッチに直列接続され、請求項１乃至１２のいずれか１項に記載のスイッチング素子により構成される第２スイッチとを具備することを特徴とするＦＥＳインバータ。
【請求項１４】
前記第１及び第２スイッチの閾値は、互いに異なることを特徴とする請求項１３に記載のＦＥＳインバータ。
【請求項１５】
接地端子と出力端子との間に並列接続され、請求項１乃至１２のいずれか１項に記載のスイッチング素子により構成される第１及び第２スイッチと、電源端子と前記出力端子との間に直列接続され、請求項１乃至１２のいずれか１項に記載のスイッチング素子により構成される第３及び第４スイッチとを具備することを特徴とするＦＥＳ−ＡＮＤ。
【請求項１６】
第１電極と、前記第１電極に対して接触／非接触を繰り返す可動部と、前記可動部に接続される第２電極と、前記可動部に絶縁層を介して結合され、電荷が蓄積されるフローティングゲート電極と、前記フローティングゲート電極との間で静電力を発生させ、前記可動部の動作を制御するゲート電極とを具備し、前記第１及び第２電極のうちの１つと前記ゲート電極にそれぞれ入力信号が入力され、前記第１及び第２電極のうちの他の１つから出力信号が出力されることを特徴とする論理素子。
【請求項１７】
第１電源電位が印加される第１電極と、前記第１電源電位とは異なる第２電源電位が印加される第２電極と、前記第１及び第２電極に対して接触／非接触を繰り返す可動部と、前記可動部に接続される出力電極と、前記可動部に絶縁層を介して結合され、電荷が蓄積されるフローティングゲート電極と、前記フローティングゲート電極との間で静電力を発生させ、前記可動部の動作を制御するゲート電極とを具備することを特徴とする論理素子。
【請求項１８】
第１及び第２出力電極と、前記第１及び第２出力電極に対して接触／非接触を繰り返す可動部と、前記可動部に接続される入力電極と、前記可動部に絶縁層を介して結合され、電荷が蓄積されるフローティングゲート電極と、前記フローティングゲート電極との間で静電力を発生させ、前記可動部の動作を制御するゲート電極とを具備することを特徴とする論理素子。
【請求項１９】
半導体基板上に積み重ねられた複数のメモリセルアレイ及び複数の周辺回路を具備し、前記複数の周辺回路の各々は、請求項１乃至１２のいずれか１項に記載のスイッチング素子を有することを特徴とする半導体メモリ。
【請求項２０】
半導体基板上に積み重ねられた複数の回路ブロックを具備し、前記複数の回路ブロックのうちの少なくとも１つは、請求項１乃至１２のいずれか１項に記載のスイッチング素子を有することを特徴とするシステムＬＳＩ。
【請求項２１】
前記複数の回路ブロックは、メインメモリ又はキャッシュメモリを有する第１回路ブロックと、プログラムメモリ又は仮想メモリを有する第２回路ブロックと、前記第１及び第２回路ブロックの間に配置されるインターフェイス回路とを含み、前記インターフェイス回路が前記スイッチング素子から構成されることを特徴とする請求項２０に記載のシステムＬＳＩ。
【請求項２２】
前記インターフェイス回路は、３次元に配置された配線の交点に前記スイッチング素子が配置されるクロスバー・オンチップ・バスインターフェイス回路であることを特徴とする請求項２１に記載のシステムＬＳＩ。
【請求項２３】
前記複数の回路ブロックは、プロセッサを有する第１回路ブロックと、前記第１回路ブロック上に配置され、ＳＲＡＭから構成されるキャッシュメモリを有する第２回路ブロックとを含み、前記キャッシュメモリが前記スイッチング素子から構成されることを特徴とする請求項２０に記載のシステムＬＳＩ。
【請求項２４】
前記複数の回路ブロックは、ＣＰＵとして機能する第１プロセッサを有する第１回路ブロックと、前記第１回路ブロック上に配置され、信号処理回路として機能する複数の第２プロセッサを有する第２回路ブロックとを含み、前記複数の第２プロセッサが前記スイッチング素子から構成されることを特徴とする請求項２０に記載のシステムＬＳＩ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に使用されるスイッチング素子に関する。
【背景技術】
【０００２】
集積回路の演算能力の向上は、トランジスタのスイッチング速度の高速化と、チップ内のトランジスタ数の増加とによって実現される。しかし、これらを実現するためのキーテクノロジーとなるシリコンを使ったトランジスタの微細化は、近い将来に限界を迎えると言われている。
【０００３】
そこで、集積回路の演算能力の向上を継続的に進展させるために、A.  シリコン以外の材料を使ったトランジスタの開発、及び、B.  トランジスタの積み重ね（３ Dimension化）が検討されている。
【０００４】
前者A.については、既に、カーボンナノチューブ、半導体ナノワイヤ、有機分子などを使ったトランジスタが提案されているが、いずれも解決しなければならない課題は数多く残っている。
【０００５】
例えば、カーボンナノチューブに関しては、これを規則的に配列させることが難しく、歩留りを向上させることができない。また、カーボンナノチューブ以外の材料を使ったトランジスタの場合には、スイッチング速度そのものがシリコンを使ったトランジスタのそれよりも遅い。
【０００６】
後者B.については、トランジスタを形成するためのシリコンを多層化することが難しい。また、複数のシリコン基板を張り合わせて３Ｄ化を実現する技術が提案されているが、この技術を採用するとコスト増を免れない。
【特許文献１】特開2001-23497号公報
【特許文献２】米国特許第6,706,402号明細書
【特許文献３】米国特許第6,781,166号明細書
【非特許文献１】T. Rueckes et el., Science, vol.289, pp.94-97, 2000
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の例では、高速動作及び３Ｄ化が可能なスイッチング素子を提案する。
【課題を解決するための手段】
【０００８】
本発明の例に関わるスイッチング素子は、第１入出力電極と、前記第１入出力電極に対して接触／非接触を繰り返す可動部と、前記可動部に接続される第２入出力電極と、前記可動部に絶縁層を介して結合され、電荷が蓄積されるフローティングゲート電極と、前記フローティングゲート電極との間で静電力を発生させ、前記可動部の動作を制御する第１ゲート電極とを備える。
【０００９】
本発明の例に関わるＦＥＳインバータは、前記スイッチング素子により構成される第１スイッチと、前記第１スイッチに直列接続され、前記スイッチング素子により構成される第２スイッチとを備える。
【００１０】
本発明の例に関わるＦＥＳ−ＡＮＤは、接地端子と出力端子との間に並列接続され、前記スイッチング素子により構成される第１及び第２スイッチと、電源端子と前記出力端子との間に直列接続され、前記スイッチング素子により構成される第３及び第４スイッチとを備える。
【００１１】
本発明の例に関わる論理素子は、第１電極と、前記第１電極に対して接触／非接触を繰り返す可動部と、前記可動部に接続される第２電極と、前記可動部に絶縁層を介して結合され、電荷が蓄積されるフローティングゲート電極と、前記フローティングゲート電極との間で静電力を発生させ、前記可動部の動作を制御するゲート電極とを備え、前記第１及び第２電極のうちの１つと前記ゲート電極にそれぞれ入力信号が入力され、前記第１及び第２電極のうちの他の１つから出力信号が出力される。
【００１２】
本発明の例に関わる論理素子は、第１電源電位が印加される第１電極と、前記第１電源電位とは異なる第２電源電位が印加される第２電極と、前記第１及び第２電極に対して接触／非接触を繰り返す可動部と、前記可動部に接続される出力電極と、前記可動部に絶縁層を介して結合され、電荷が蓄積されるフローティングゲート電極と、前記フローティングゲート電極との間で静電力を発生させ、前記可動部の動作を制御するゲート電極とを備える。
【００１３】
本発明の例に関わる論理素子は、第１及び第２出力電極と、前記第１及び第２出力電極に対して接触／非接触を繰り返す可動部と、前記可動部に接続される入力電極と、前記可動部に絶縁層を介して結合され、電荷が蓄積されるフローティングゲート電極と、前記フローティングゲート電極との間で静電力を発生させ、前記可動部の動作を制御するゲート電極とを備える。
【００１４】
本発明の例に関わる半導体メモリは、半導体基板上に積み重ねられた複数のメモリセルアレイ及び複数の周辺回路を備え、前記複数の周辺回路の各々は、前記スイッチング素子を有する。
【００１５】
本発明の例に関わるシステムＬＳＩは、半導体基板上に積み重ねられた複数の回路ブロックを備え、前記複数の回路ブロックのうちの少なくとも１つは、前記スイッチング素子を有する。
【発明の効果】
【００１６】
本発明の例によれば、スイッチング素子の高速動作及び３Ｄ化を実現できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１８】
１．  概要  
本発明の例では、集積回路における高速動作及び３Ｄ化を同時に実現するために、集積回路を構成するスイッチング素子の一部又は全部を、可動部(actuator)を有するメカニカル素子により構成する。
【００１９】
半導体加工技術を利用して半導体基板上にメカニカル素子を微細に作り込む技術は、MEMS(micro electro mechanical systems)技術として知られているが、ここでは、メカニカル素子をロジック回路に使用した場合に、集積回路の高速動作及び３Ｄ化を図るための技術を提案する。
【００２０】
２．  参考例  
図１は、スイッチとして機能するメカニカル素子の第１例を示している。
【００２１】
半導体基板１１上の絶縁層１２上には出力電極１３が形成される。出力電極１３の上部には可動部１４が形成される。絶縁層１２と可動部１４との間の領域は空洞(CAVITY)である。可動部１４上には入力電極１５が形成される。
【００２２】
可動部１４は、両持ち梁タイプであり、弾性と強靭性を併せ持つ材料、例えば、カーボンナノチューブなどの炭素を含む材料から構成される。
【００２３】
入力信号φinは、制御信号と転送データとを含んでいる。スイッチのオン／オフは、制御信号としての入力信号φinを入力電極１５に与え、出力電極１３と可動部１４との間に静電引力を発生させることで制御する。可動部１４が出力電極１３に接触している状態がオンである。
【００２４】
スイッチがオンになった後、転送データとしての入力信号φinが入力電極１５から出力電極１３に転送される。転送データは、例えば、２値データである。
【００２５】
図２は、スイッチとして機能するメカニカル素子の第２例を示している。
【００２６】
半導体基板１１上の絶縁層１２上には出力電極１３が形成される。出力電極１３の上部には可動部１４が形成される。絶縁層１２と可動部１４との間の領域は空洞である。可動部１４上には入力電極１５が形成される。
【００２７】
可動部１４は、カンチレバ（片持ち梁）タイプであり、第１例と同様に、例えば、カーボンナノチューブなどの炭素を含む材料から構成される。
【００２８】
可動部１４は、フォワードゲート電極ＦＧとバックゲート電極ＢＧとにより挟まれる。フォワードゲート電極ＦＧには制御信号φfgが与えられ、バックゲート電極ＢＧには制御信号φbgが与えられる。
【００２９】
スイッチのオン／オフは、例えば、制御信号φfgをフォワードゲート電極ＦＧに与え、制御信号φbgの電位を固定し、可動部１４とフォワードゲート電極ＦＧとの間又は可動部１４とバックゲート電極ＢＧとの間に静電引力又は静電斥力を発生させることで制御する。可動部１４が出力電極１３に接触している状態がオンである。
【００３０】
スイッチがオンになった後、転送データとしての入力信号φinが入力電極１５から出力電極１３に転送される。転送データは、例えば、２値データである。
【００３１】
いずれの例においても、静電力を利用して可動部１４を動かし、スイッチのオン／オフを制御している。しかし、これらの例では、静電力は、転送データの経路となる可動部１４に直接作用する。
【００３２】
この場合、スイッチのオン／オフと転送データの転送とを同時に行うロジック回路では、スイッチの閾値が転送データの値により変動するため、安定な動作を行うことが難しい。
【００３３】
３．  実施の形態  
最良と思われるいくつかの実施の形態について説明する。
【００３４】
以下の実施の形態では、高速動作及び３Ｄ化が可能であり、かつ、ロジック回路に使用した場合にも安定動作を損なわないスイッチング素子を提案する。
【００３５】
(1)   第１実施の形態  
図３は、第１実施の形態としてのメカニカル素子を示している。図４は、図３のＩＶ−ＩＶ線に沿う断面図である。
【００３６】
このメカニカル素子は、ノーマリオフ(normally-OFF)タイプスイッチとして機能する。
【００３７】
半導体基板１１上の絶縁層１２上には出力電極１３が形成される。出力電極１３の上部には可動部１４が形成される。絶縁層１２と可動部１４との間の領域は空洞(CAVITY)である。ホールHOLEは、空洞を形成し、かつ、可動部１４を可動にするための穴である。可動部１４上には入力電極１５が形成される。
【００３８】
可動部１４は、両持ち梁タイプであり、弾性と強靭性を併せ持つ材料、例えば、カーボンナノチューブなどの炭素を含む材料から構成される。MEMS素子に良く用いられるSiN等のSi系材料は、弾性定数が大きいため、静電力で駆動するためには、通常数十V以上の電圧が必要であるが、カーボンナノチューブ等の炭素系材料は、これらよりも弾性定数が２，３桁小さいので、低電圧で駆動することが可能となる。カーボンナノチューブにより可動部１４を構成する場合、可動部１４は、規則的に配列されたカーボンナノチューブの束とする。両持ち梁の場合、可動部１４と電極１３とが安定して接点を得られる特徴がある。
【００３９】
可動部１４上には絶縁層１６を介してフローティングゲート電極１７が形成される。フローティングゲート電極１７の上部にはフォワードゲート電極ＦＧが形成される。
【００４０】
フォワードゲート電極ＦＧは、例えば、キャパシタから構成される。そのキャパシタのフローティングゲート電極１７側の下部電極には固定電位（例えば、接地電位）Ｖｓｓが与えられ、上部電極には制御信号φfgが入力される。
【００４１】
フローティングゲート電極１７は、フォワードゲート電極ＦＧとの間で静電力を発生させるための部材であり、フローティングゲート電極１７には電荷が蓄積される。本例では、マイナスの電荷（電子）がフローティングゲート電極１７に蓄積される。
【００４２】
フローティングゲート電極１７に対する電子の注入は、例えば、入力電極１５に電位Ｖ１を与え、フォワードゲート電極ＦＧとしてのキャパシタの二つの電極に電位Ｖ２（＞Ｖ１）を与えることにより容易に行える。ここで、絶縁層１６としては、電子がトンネリングし易いように、十分に薄く形成される。
【００４３】
スイッチの閾値は、フローティングゲート電極１７に蓄積される電荷（電子）の量により調節できる。
【００４４】
スイッチのオン／オフは、例えば、制御信号φfgをフォワードゲート電極ＦＧとしてのキャパシタの上部電極に与えることにより行う。キャパシタの下部電極は固定電位Ｖｓｓに固定される。
【００４５】
制御信号φfgが“Ｈ”、例えば、Ｖｄｄ（＞Ｖｓｓ）のとき、キャパシタの下部電極には、マイナスの電荷が蓄積される。その結果、フォワードゲート電極ＦＧとフローティングゲート電極１７との間に静電斥力が発生し、可動部１４は、弾性変形して出力電極１３に接触し、スイッチがオンとなる。
【００４６】
スイッチがオンになると、転送データとしての入力信号φinが入力電極１５から出力電極１３に転送され、出力信号φoutとして出力される。転送データは、例えば、２値データ（“Ｈ”又は“Ｌ”）である。
【００４７】
制御信号φfgが“Ｌ”、例えば、Ｖｓｓになると、キャパシタの下部電極に蓄えられていたマイナスの電荷が消失する。その結果、フォワードゲート電極ＦＧとフローティングゲート電極１７との間の静電斥力も生じなくなり、可動部１４は、その弾性力により出力電極１３から離れて元の状態に戻るため、スイッチがオフとなる。
【００４８】
このようなメカニカル素子は、シリコンを使ったＮチャネルＭＯＳトランジスタと等価である。即ち、制御信号φfgが“Ｈ”でオン、“Ｌ”でオフとなる。ＭＯＳトランジスタ作製プロセスと同じリソグラフィとエッチングを用いて素子を作製できるため、素子の寸法もＭＯＳトランジスタにほぼ近い。単結晶基板を使う必要がないので、同じプロセスを繰り返すことで、容易に多層化できる。このため、ＮチャネルＭＯＳトランジスタをこのメカニカル素子に置き換えて、集積回路の高速動作及び３Ｄ化を図ることができる。
【００４９】
また、このメカニカル素子によれば、静電力は、フォワードゲート電極ＦＧとフローティングゲート電極１７との間に発生し、転送データの経路となる可動部１４に作用することはない。従って、スイッチのオン／オフと転送データの転送とを同時に行うロジック回路に適用した場合であっても、スイッチの閾値は変動し難く、安定動作が可能である。
【００５０】
尚、フローティングゲート電極１７に蓄積される電荷量を転送データの信号量よりも十分に大きくすれば、さらなる安定動作が可能である。
【００５１】
(2)   第２実施の形態  
図５は、第２実施の形態としてのメカニカル素子を示している。平面図は、第１実施の形態と同じ、即ち、図３となる。
【００５２】
このメカニカル素子は、ノーマリオン(normally-ON)タイプスイッチとして機能する。
【００５３】
半導体基板１１上の絶縁層１２上には出力電極１３が形成される。出力電極１３上には可動部１４が形成される。可動部１４は、出力電極１３に接触しているが、物理的に結合していない。絶縁層１２と可動部１４との間の領域は空洞である。可動部１４上には入力電極１５が形成される。
【００５４】
可動部１４は、両持ち梁タイプであり、第１実施の形態と同様に、例えば、カーボンナノチューブなどの炭素を含む材料から構成される。カーボンナノチューブにより可動部１４を構成する場合、可動部１４は、規則的に配列されたカーボンナノチューブの束とする。
【００５５】
可動部１４上には絶縁層１６を介してフローティングゲート電極１７が形成される。フローティングゲート電極１７の上部にはフォワードゲート電極ＦＧが形成される。
【００５６】
フォワードゲート電極ＦＧは、例えば、キャパシタから構成される。そのキャパシタのフローティングゲート電極１７側の下部電極には固定電位（例えば、接地電位）Ｖｓｓが与えられ、上部電極には制御信号φfgが入力される。
【００５７】
フローティングゲート電極１７は、フォワードゲート電極ＦＧとの間で静電力を発生させるための部材であり、フローティングゲート電極１７には電荷が蓄積される。本例では、プラスの電荷（正孔）がフローティングゲート電極１７に蓄積される。
【００５８】
フローティングゲート電極１７に対する正孔の注入は、例えば、入力電極１５に電位Ｖ１を与え、フォワードゲート電極ＦＧとしてのキャパシタの二つの電極に電位Ｖ２（＜Ｖ１）を与えることにより容易に行える。ここで、絶縁層１６としては、電子がトンネリングし易いように、十分に薄く形成される。
【００５９】
スイッチの閾値は、フローティングゲート電極１７に蓄積される電荷（正孔）の量により調節できる。
【００６０】
スイッチのオン／オフは、例えば、制御信号φfgをフォワードゲート電極ＦＧとしてのキャパシタの上部電極に与えることにより行う。キャパシタの下部電極は固定電位Ｖｓｓに固定される。
【００６１】
制御信号φfgが“Ｈ”、例えば、Ｖｄｄ（＞Ｖｓｓ）のとき、キャパシタの下部電極には、マイナスの電荷が蓄積される。その結果、フォワードゲート電極ＦＧとフローティングゲート電極１７との間に静電引力が発生し、可動部１４は、弾性変形して出力電極１３から離れ、スイッチがオフとなる。
【００６２】
制御信号φfgが“Ｌ”、例えば、Ｖｓｓになると、キャパシタの下部電極に蓄えられていたマイナスの電荷が消失する。その結果、フォワードゲート電極ＦＧとフローティングゲート電極１７との間の静電引力も生じなくなり、可動部１４は、その弾性力により元の状態に戻り、出力電極１３に接触するため、スイッチがオンとなる。
【００６３】
スイッチがオンになると、転送データとしての入力信号φinが入力電極１５から出力電極１３に転送され、出力信号φoutとして出力される。転送データは、例えば、２値データ（“Ｈ”又は“Ｌ”）である。
【００６４】
このようなメカニカル素子は、シリコンを使ったＰチャネルＭＯＳトランジスタと等価である。即ち、制御信号φfgが“Ｈ”でオフ、“Ｌ”でオンとなるため、第１実施の形態と同じように、ＰチャネルＭＯＳトランジスタをこのメカニカル素子に置き換えて、集積回路の高速動作及び３Ｄ化を図ることができる。
【００６５】
また、このメカニカル素子によれば、静電力は、フォワードゲート電極ＦＧとフローティングゲート電極１７との間に発生し、転送データの経路となる可動部１４に作用することはない。従って、スイッチのオン／オフと転送データの転送とを同時に行うロジック回路に適用した場合であっても、スイッチの閾値は変動し難く、安定動作が可能である。
【００６６】
尚、フローティングゲート電極１７に蓄積される電荷量を転送データの信号量よりも十分に大きくすれば、さらなる安定動作が可能である。
【００６７】
(3)   第３実施の形態  
図６は、第３実施の形態としてのメカニカル素子を示している。平面図は、第１実施の形態と同じ、即ち、図３となる。
【００６８】
このメカニカル素子は、ノーマリオフ(normally-OFF)タイプスイッチとして機能する。
【００６９】
半導体基板１１上の絶縁層１２上には出力電極１３が形成される。出力電極１３の上部には可動部１４が形成される。絶縁層１２と可動部１４との間の領域は空洞である。可動部１４上には入力電極１５が形成される。
【００７０】
可動部１４は、カンチレバ（片持ち梁）タイプであり、弾性と強靭性を併せ持つ材料、例えば、カーボンナノチューブなどの炭素を含む材料から構成される。カーボンナノチューブにより可動部１４を構成する場合、可動部１４は、ほぼ規則的に配列されたカーボンナノチューブの束とする。
【００７１】
可動部１４上には絶縁層１６を介してフローティングゲート電極１７が形成される。フローティングゲート電極１７の上部にはフォワードゲート電極ＦＧが形成される。
【００７２】
フォワードゲート電極ＦＧは、例えば、キャパシタから構成される。そのキャパシタのフローティングゲート電極１７側の下部電極には固定電位（例えば、接地電位）Ｖｓｓが与えられ、上部電極には制御信号φfgが入力される。
【００７３】
フローティングゲート電極１７は、フォワードゲート電極ＦＧとの間で静電力を発生させるための部材であり、フローティングゲート電極１７には電荷が蓄積される。本例では、マイナスの電荷（電子）がフローティングゲート電極１７に蓄積される。
【００７４】
フローティングゲート電極１７に対する電子の注入は、例えば、入力電極１５に電位Ｖ１を与え、フォワードゲート電極ＦＧとしてのキャパシタの二つの電極に電位Ｖ２（＞Ｖ１）を与えることにより容易に行える。ここで、絶縁層１６としては、電子がトンネリングし易いように、十分に薄く形成される。
【００７５】
スイッチの閾値は、フローティングゲート電極１７に蓄積される電荷（電子）の量により調節できる。
【００７６】
スイッチのオン／オフ動作に関しては、第１実施の形態と同じであるため、ここでは、その説明を省略する。
【００７７】
このようなメカニカル素子も、第１実施の形態と同様に、シリコンを使ったＮチャネルＭＯＳトランジスタと等価となるため、ＮチャネルＭＯＳトランジスタをこのメカニカル素子に置き換えて、集積回路の高速動作及び３Ｄ化を図ることができる。
【００７８】
また、このメカニカル素子においても、静電力は、フォワードゲート電極ＦＧとフローティングゲート電極１７との間に発生し、転送データの経路となる可動部１４に作用することはない。従って、スイッチのオン／オフと転送データの転送とを同時に行うロジック回路に適用した場合であっても、スイッチの閾値は変動し難く、安定動作が可能である。
【００７９】
尚、フローティングゲート電極１７に蓄積される電荷量を転送データの信号量よりも十分に大きくすれば、さらなる安定動作が可能である。
【００８０】
(4)   変形例  
上述の第１乃至第３実施の形態において、フローティングゲート電極内に蓄積する電荷は、正でも、又は、負でも、どちらでもよい。
【００８１】
いずれの場合においても、制御信号φfgや、フォワードゲート電極としてのキャパシタの構造などを変形することで、このメカニカル素子をスイッチとして使用することができる。
【００８２】
例えば、図７の例では、第１実施の形態のメカニカル素子のフローティングゲート電極１７にプラスの電荷（正孔）が蓄積される。この場合、例えば、制御信号φfgは、フォワードゲート電極ＦＧとしてのキャパシタの下部電極に与えられ、キャパシタの上部電極は、固定電位Ｖｓｓに固定される。
【００８３】
図８の例では、第２実施の形態のメカニカル素子のフローティングゲート電極１７にマイナスの電荷（電子）が蓄積される。この場合、例えば、制御信号φfgは、フォワードゲート電極ＦＧとしてのキャパシタの下部電極に与えられ、キャパシタの上部電極は、固定電位Ｖｓｓに固定される。
【００８４】
図９の例では、第１実施の形態のメカニカル素子のフローティングゲート電極１７にプラスの電荷（正孔）が蓄積される。この場合、例えば、制御信号φfgは、フォワードゲート電極ＦＧとしてのキャパシタの上部電極に与えられ、キャパシタの下部電極は、固定電位Ｖｓｓに固定される。但し、制御信号φfgは、Ｖｓｓ（０Ｖ）と−Ｖｆｇ（マイナス電位）の２値とする。
【００８５】
図１０の例では、第２実施の形態のメカニカル素子のフローティングゲート電極１７にマイナスの電荷（電子）が蓄積される。この場合、例えば、制御信号φfgは、フォワードゲート電極ＦＧとしてのキャパシタの上部電極に与えられ、キャパシタの下部電極は、固定電位Ｖｓｓに固定される。但し、制御信号φfgは、Ｖｓｓ（０Ｖ）と−Ｖｆｇ（マイナス電位）の２値とする。
【００８６】
(5)   製造方法  
次に、本発明の例に関わるスイッチング素子の製造方法について説明する。  
ここでは、第１実施の形態のメカニカル素子を例にとる。
【００８７】
まず、図１１に示すように、熱酸化法を用いて、半導体基板１１上に、例えば、厚さ約１．０μｍの絶縁層（例えば、酸化シリコン）１２を形成する。
【００８８】
また、スパッタ法を用いて、絶縁層１２上に、例えば、厚さ約１０ｎｍの導電層（例えば、Cu, Ptなどの金属）１３を形成する。ＰＥＰ(photo engraving process)によりレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥ(reactive ion etching)により導電層１３をエッチングする。このエッチングにより、導電層１３の形状を、例えば、１００ｎｍ×１００ｎｍの四角形とし、これを出力電極とする。この後、レジストパターンは除去される。
【００８９】
次に、図１２に示すように、ＣＶＤ(chemical vapor deposition)法を用いて、絶縁層１２上に、出力電極としての導電層１３を完全に覆うダミー層（例えば、Ai2O3）１８を形成する。この後、ＣＭＰ(chemical mechanical polishing)やエッチバックなどの方法を用いて、ダミー層１８を研磨し、ダミー層１８の表面を平坦化する。
【００９０】
ここで、導電層１３の上面からダミー層１８の上面までの距離Ｘは、例えば、約１０ｎｍに設定する。
【００９１】
次に、図１３に示すように、ダミー層１８上に、可動部となるカーボンナノチューブ層１４を形成する。カーボンナノチューブ層１４は、カーボンナノチューブの束が規則的に配列されるように形成され、その厚さは、弾性及び強靭性を考慮して決定される。
【００９２】
また、スパッタ法を用いて、カーボンナノチューブ層１４上に、例えば、厚さ約１０ｎｍの導電層（例えば、Cu, Ptなどの金属）１５を形成する。ＰＥＰによりレジストパターン１９を形成し、このレジストパターン１９をマスクにして、ＲＩＥにより導電層１５をエッチングする。このエッチングにより、導電層１５の形状を、例えば、１００ｎｍ×１００ｎｍの四角形とし、これを入力電極とする。この後、レジストパターン１９は除去される。
【００９３】
また、リソグラフィプロセス及びエッチングプロセスにより、カーボンナノチューブ層１４には穴が形成される。
【００９４】
次に、図１４に示すように、ＣＶＤ法を用いて、カーボンナノチューブ層１４上に、例えば、厚さ約１ｎｍの絶縁層（例えば、酸化シリコン）１６を形成し、続けて、絶縁層１６上に、厚さ約１ｎｍの電荷蓄積層（例えば、カーボンナノチューブ）１７を形成する。
【００９５】
この後、ＰＥＰによりレジストパターン２０を形成し、このレジストパターン２０をマスクにして、ＲＩＥにより、電荷蓄積層１７及び絶縁層１６をエッチングする。このエッチングにより、電荷蓄積層１７の形状を、例えば、１００ｎｍ×１００ｎｍの四角形とし、これをフローティングゲート電極とする。この後、レジストパターン２０は除去される。
【００９６】
次に、図１５に示すように、ＣＶＤ法を用いて、カーボンナノチューブ層１４上に、フローティングゲート電極としての電荷蓄積層１７を完全に覆うダミー層（例えば、Ai2O3）２１を形成する。この後、ＣＭＰやエッチバックなどの方法を用いて、ダミー層２１を研磨し、ダミー層２１を電荷蓄積層１７の周囲に残存させると共にその表面を平坦化する。
【００９７】
次に、図１６に示すように、電荷蓄積層１７上のダミー層２１上に、厚さ約１０ｎｍのフォワードゲート電極ＦＧを形成する。
【００９８】
フォワードゲート電極ＦＧは、例えば、ダミー層２１上に、導電層／絶縁層／導電層を順次形成した後、レジストパターン２２をマスクにして、ＲＩＥにより導電層／絶縁層／導電層をエッチングすることにより形成する。このエッチングにより、フォワードゲート電極ＦＧの形状を、例えば、５０ｎｍ×５０ｎｍの四角形とする。この後、レジストパターン２２は除去される。
【００９９】
次に、図１７に示すように、薬液や反応ガスなどを用いて、ダミー層１８，２１を除去し、アクチュエータとしての可動部を可動とするための空洞(cavity)を形成する。ダミー層１８，２１がアルミナ(Al2O3)から構成される場合、ダミー層１８，２１の除去は、例えば、塩酸などの薬液を用いる。
【０１００】
以上の工程により第１実施の形態に関わるスイッチング素子が完成する。
【０１０１】
尚、上述の製造方法において、空洞の形成に使用するダミー層１８，２１を構成する材料としては、Al2O3の他、ポリシリコン、アモルファスシリコンなどのシリコン材料や、レジストなどの有機材料などを使用することができる。
【０１０２】
ダミー層１８，２１としてレジストを使用する場合には、ダミー層１８，２１は、アッシングという気化法により除去できる。
【０１０３】
ダミー層１８，２１の除去は、本例のように、ダミー層１８，２１を一括して行ってもよいし、又は、ダミー層１８，２１ごとに別々に行ってもよい。
【０１０４】
(6)   第４実施の形態  
第４実施の形態では、転送データの転送経路となる可動部に対する静電力の影響を完全になくすために、静電力を発生させる電荷を蓄積するフローティングゲート電極と可動部との間にシールド電極を配置する。
【０１０５】
図１８及び図１９は、第４実施の形態としてのメカニカル素子を示している。
【０１０６】
図１８は、第１実施の形態である図４のメカニカル素子の改良例に相当し、図１９は、第２実施の形態である図５のメカニカル素子の改良例に相当する。
【０１０７】
第４実施の形態が第１及び第２実施の形態と異なる点は、可動部１４上に、絶縁層（例えば、酸化シリコン）２３が配置され、絶縁層２３上に、シールド層（例えば、カーボンナノチューブ）２４が配置されている点にある。絶縁層１６及びフローティングゲート電極１７は、シールド層２４上に配置される。
【０１０８】
その他の構成については、第１及び第２実施の形態と同じであるため、ここでは、その説明を省略する。
【０１０９】
尚、フローティングゲート電極１７内に蓄積する電荷は、正でも、又は、負でも、どちらでもよい。
【０１１０】
第４実施の形態のメカニカル素子においても、これを、ＮチャネルＭＯＳトランジスタ又はＰチャネルＭＯＳトランジスタの代わりに使用できるため、集積回路の高速動作及び３Ｄ化を図ることができる。
【０１１１】
また、静電力を発生させるフローティングゲート電極１７と静電力を遮断するシールド層２４とを新たに設けることで、スイッチの閾値の変動もなく、安定動作が可能になる。
【０１１２】
(7)   第５実施の形態  
図２０は、第５実施の形態としてのメカニカル素子を示している。
【０１１３】
このメカニカル素子は、ノーマリオフ(normally-OFF)タイプスイッチとして機能する。
【０１１４】
半導体基板１１上の絶縁層１２上にはバックゲート電極ＢＧが形成される。バックゲート電極ＢＧの上部には、可動部１４及びフローティングゲート電極２５が形成される。絶縁層１２と可動部１４との間及び絶縁層１２とフローティングゲート電極２５との間の領域は空洞である。
【０１１５】
バックゲート電極ＢＧは、例えば、キャパシタから構成される。そのキャパシタのフローティングゲート電極２５側の上部電極には固定電位Ｖbgが与えられ、下部電極には接地電位Ｖｓｓが与えられる。
【０１１６】
可動部１４及びフローティングゲート電極２５は、同一層に形成されるが、絶縁層（例えば、酸化シリコン）２８により互いに電気的に分離される。但し、可動部１４、フローティングゲート電極２５及び絶縁層２８は、物理的に結合されており、一体として動くことができる。
【０１１７】
可動部１４及びフローティングゲート電極２５は、弾性と強靭性を併せ持つ材料、例えば、カーボンナノチューブなどの炭素を含む材料から構成される。カーボンナノチューブにより可動部１４及びフローティングゲート電極２５を構成する場合、可動部１４及びフローティングゲート電極２５は、規則的に配列されたカーボンナノチューブの束とする。
【０１１８】
可動部１４上には入力電極１５が形成される。また、可動部１４の上部には、出力電極１３が形成される。
【０１１９】
フローティングゲート電極２５上には絶縁層（例えば、酸化シリコン）２６を経由して電荷注入のための電極２７が形成される。フローティングゲート電極２５の上部にはフォワードゲート電極ＦＧが形成される。
【０１２０】
フォワードゲート電極ＦＧは、例えば、キャパシタから構成される。そのキャパシタのフローティングゲート電極２５側の下部電極には固定電位（例えば、接地電位）Ｖｓｓが与えられ、上部電極には制御信号φfgが入力される。
【０１２１】
フローティングゲート電極２５は、フォワードゲート電極ＦＧ及びバックゲート電極ＢＧとの間で静電力を発生させるための部材であり、フローティングゲート電極２５には電荷が蓄積される。本例では、プラスの電荷（正孔）がフローティングゲート電極２５に蓄積される。
【０１２２】
フローティングゲート電極２５に対する正孔の注入は、例えば、電荷注入のための電極２７に電位Ｖ１を与え、入力電極１５に電位Ｖ２（＜Ｖ１）を与える。Ｖ１−Ｖ２が絶縁膜２６のトンネリングを起すのに十分な電圧であれば、フローティングゲート電極２５に対する正孔の注入を容易に行える。
【０１２３】
ここで、絶縁層２６としては、正孔がトンネリングし易いように、十分に薄く形成される。また、絶縁層２６の厚さは、フローティングゲート電極２５に蓄積された正孔が長期間放出されないような値に設定される。例えば、絶縁層２６の厚さは、約８ｎｍに設定され、Ｖ１−Ｖ２は、約１０Ｖに設定される。
【０１２４】
スイッチの閾値は、フローティングゲート電極１７に蓄積される電荷（正孔）の量及びバックゲート電極ＢＧに与える固定電位Ｖbgにより調節できる。
【０１２５】
スイッチのオン／オフは、例えば、制御信号φfgをフォワードゲート電極ＦＧとしてのキャパシタの上部電極に与えることにより行う。
【０１２６】
制御信号φfgが“Ｈ”、例えば、Ｖｄｄ（＞Ｖｓｓ）のとき、フォワードゲート電極ＦＧとしてのキャパシタの下部電極には、マイナスの電荷が蓄積される。その結果、フォワードゲート電極ＦＧとフローティングゲート電極１７との間に静電引力が発生し、可動部１４及びフローティングゲート電極２５は、弾性変形し、可動部１４が出力電極１３に接触し、スイッチがオンとなる。
【０１２７】
スイッチがオンになると、転送データとしての入力信号φinが入力電極１５から出力電極１３に転送され、出力信号φoutとして出力される。転送データは、例えば、２値データ（“Ｈ”又は“Ｌ”）である。
【０１２８】
制御信号φfgが“Ｌ”、例えば、Ｖｓｓになると、フォワードゲート電極ＦＧとしてのキャパシタの下部電極に蓄えられていたマイナスの電荷が消失する。その結果、フォワードゲート電極ＦＧとフローティングゲート電極１７との間の静電引力も生じなくなり、可動部１４は、その弾性力により出力電極１３から離れて元の状態に戻るため、スイッチがオフとなる。
【０１２９】
このようなメカニカル素子は、シリコンを使ったＮチャネルＭＯＳトランジスタと等価である。即ち、制御信号φfgが“Ｈ”でオン、“Ｌ”でオフとなるため、ＮチャネルＭＯＳトランジスタをこのメカニカル素子に置き換えて、集積回路の高速動作及び３Ｄ化を図ることができる。
【０１３０】
また、このメカニカル素子によれば、静電力は、フォワードゲート電極ＦＧとフローティングゲート電極２５との間に発生し、転送データの経路となる可動部１４に作用することはない。従って、スイッチのオン／オフと転送データの転送とを同時に行うロジック回路に適用した場合であっても、スイッチの閾値は変動し難く、安定動作が可能である。
【０１３１】
さらに、可動部１４とフローティングゲート電極２５とが同一層内に形成され、両者は絶縁層２８により分離される。このため、転送データの経路と静電力を発生される部分とを完全に分離できるため、スイッチの閾値が転送データの値よって変動するということもない。
【０１３２】
また、フローティングゲート電極２５の上下に、それぞれフォワードゲート電極ＦＧとバックゲート電極ＢＧとを設けることができるため、フローティングゲート電極２５に電荷を注入した後においても、スイッチの閾値の調整が可能になる。
【０１３３】
(8)   第６実施の形態  
図２１は、第６実施の形態としてのメカニカル素子を示している。
【０１３４】
このメカニカル素子は、ノーマリオン(normally-ON)タイプスイッチとして機能する。
【０１３５】
半導体基板１１上の絶縁層１２上にはバックゲート電極ＢＧが形成される。バックゲート電極ＢＧの上部には、可動部１４及びフローティングゲート電極２５が形成される。絶縁層１２と可動部１４との間及び絶縁層１２とフローティングゲート電極２５との間の領域は空洞である。
【０１３６】
バックゲート電極ＢＧは、例えば、キャパシタから構成される。そのキャパシタのフローティングゲート電極２５側の上部電極には固定電位Ｖbgが与えられ、下部電極には接地電位Ｖｓｓが与えられる。
【０１３７】
可動部１４及びフローティングゲート電極２５は、同一層に形成されるが、絶縁層（例えば、酸化シリコン）２８により互いに電気的に分離される。但し、可動部１４、フローティングゲート電極２５及び絶縁層２８は、物理的に結合されており、一体として動くことができる。
【０１３８】
可動部１４及びフローティングゲート電極２５は、弾性と強靭性を併せ持つ材料、例えば、カーボンナノチューブなどの炭素を含む材料から構成される。カーボンナノチューブにより可動部１４及びフローティングゲート電極２５を構成する場合、可動部１４及びフローティングゲート電極２５は、規則的に配列されたカーボンナノチューブの束とする。
【０１３９】
可動部１４上には入力電極１５が形成される。また、可動部１４上部には出力電極１３が形成される。出力電極１３は、可動部１４に接触しているが、物理的に結合していない。
【０１４０】
フローティングゲート電極２５上には絶縁層（例えば、酸化シリコン）２６を経由して電荷注入のための電極２７が形成される。フローティングゲート電極２５の上部にはフォワードゲート電極ＦＧが形成される。
【０１４１】
フォワードゲート電極ＦＧは、例えば、キャパシタから構成される。そのキャパシタのフローティングゲート電極２５側の下部電極には固定電位（例えば、接地電位）Ｖｓｓが与えられ、上部電極には制御信号φfgが入力される。
【０１４２】
フローティングゲート電極２５は、フォワードゲート電極ＦＧ及びバックゲート電極ＢＧとの間で静電力を発生させるための部材であり、フローティングゲート電極２５には電荷が蓄積される。本例では、マイナスの電荷（電子）がフローティングゲート電極２５に蓄積される。
【０１４３】
フローティングゲート電極２５に対する電子の注入は、例えば、電荷注入のための電極２７に電位Ｖ１を与え、入力電極１５に電位Ｖ２（＞Ｖ１）を与える。Ｖ２−Ｖ１が絶縁膜２６のトンネリングを起すのに十分な電圧であれば、フローティングゲート電極２５に対する電子の注入を容易に行える。
【０１４４】
ここで、絶縁層２６としては、電子がトンネリングし易いように、十分に薄く形成される。また、絶縁層２６の厚さは、フローティングゲート電極２５に蓄積された電子が長期間放出されないような値に設定される。例えば、絶縁層２６の厚さは、約８ｎｍに設定され、Ｖ２−Ｖ１は、約１０Ｖに設定される。
【０１４５】
スイッチの閾値は、フローティングゲート電極１７に蓄積される電荷（電子）の量及びバックゲート電極ＢＧに与える固定電位Ｖbgにより調節できる。
【０１４６】
スイッチのオン／オフは、例えば、制御信号φfgをフォワードゲート電極ＦＧとしてのキャパシタの上部電極に与えることにより行う。
【０１４７】
制御信号φfgが“Ｈ”、例えば、Ｖｄｄ（＞Ｖｓｓ）のとき、フォワードゲート電極ＦＧとしてのキャパシタの下部電極には、マイナスの電荷が蓄積される。その結果、フォワードゲート電極ＦＧとフローティングゲート電極１７との間に静電斥力が発生し、可動部１４及びフローティングゲート電極２５は、弾性変形し、可動部１４が出力電極１３から離れて、スイッチがオフとなる。
【０１４８】
制御信号φfgが“Ｌ”、例えば、Ｖｓｓになると、フォワードゲート電極ＦＧとしてのキャパシタの下部電極に蓄えられていたマイナスの電荷が消失する。その結果、フォワードゲート電極ＦＧとフローティングゲート電極１７との間の静電斥力も生じなくなり、可動部１４は、その弾性力により元の状態に戻り、出力電極１３に接触するため、スイッチがオンとなる。
【０１４９】
スイッチがオンになると、転送データとしての入力信号φinが入力電極１５から出力電極１３に転送され、出力信号φoutとして出力される。転送データは、例えば、２値データ（“Ｈ”又は“Ｌ”）である。
【０１５０】
このようなメカニカル素子は、シリコンを使ったＰチャネルＭＯＳトランジスタと等価である。即ち、制御信号φfgが“Ｈ”でオフ、“Ｌ”でオンとなるため、ＰチャネルＭＯＳトランジスタをこのメカニカル素子に置き換えて、集積回路の高速動作及び３Ｄ化を図ることができる。
【０１５１】
また、このメカニカル素子によれば、静電力は、フォワードゲート電極ＦＧとフローティングゲート電極２５との間に発生し、転送データの経路となる可動部１４に作用することはない。従って、スイッチのオン／オフと転送データの転送とを同時に行うロジック回路に適用した場合であっても、スイッチの閾値は変動し難く、安定動作が可能である。
【０１５２】
さらに、可動部１４とフローティングゲート電極２５とが同一層内に形成され、両者は絶縁層２８により分離される。このため、転送データの経路と静電力を発生される部分とを完全に分離できるため、スイッチの閾値が転送データの値よって変動するということもない。
【０１５３】
また、フローティングゲート電極２５の上下に、それぞれフォワードゲート電極ＦＧとバックゲート電極ＢＧとを設けることができるため、フローティングゲート電極２５に電荷を注入した後においても、スイッチの閾値の調整が可能になる。
【０１５４】
(9)   変形例  
上述の第５及び第６実施の形態において、出力電極は、可動部の上部に設けても、又は、可動部の下部に設けても、どちらでもよい。
【０１５５】
例えば、図２２の例では、第５実施の形態のメカニカル素子（ノーマリオフタイプスイッチ）の出力電極１３が可動部１４の下部に配置され、かつ、フローティングゲート電極２５にマイナスの電荷（電子）が蓄積される。
【０１５６】
この場合、制御信号φfgが“Ｈ”、例えば、Ｖｄｄ（＞Ｖｓｓ）になると、フォワードゲート電極ＦＧとしてのキャパシタの下部電極には、マイナスの電荷が蓄積される。その結果、フォワードゲート電極ＦＧとフローティングゲート電極１７との間に静電斥力が発生し、可動部１４及びフローティングゲート電極２５は、弾性変形し、可動部１４が出力電極１３に接触し、スイッチがオンとなる。
【０１５７】
制御信号φfgが“Ｌ”、例えば、Ｖｓｓになると、フォワードゲート電極ＦＧとしてのキャパシタの下部電極に蓄えられていたマイナスの電荷が消失する。その結果、フォワードゲート電極ＦＧとフローティングゲート電極１７との間の静電引力も生じなくなり、可動部１４は、その弾性力により出力電極１３から離れて元の状態に戻るため、スイッチがオフとなる。
【０１５８】
図２３の例では、第６実施の形態のメカニカル素子（ノーマリオンタイプスイッチ）の出力電極１３が可動部１４の下部に配置され、かつ、フローティングゲート電極２５にプラスの電荷（正孔）が蓄積される。
【０１５９】
この場合、制御信号φfgが“Ｈ”、例えば、Ｖｄｄ（＞Ｖｓｓ）のとき、フォワードゲート電極ＦＧとしてのキャパシタの下部電極には、マイナスの電荷が蓄積される。その結果、フォワードゲート電極ＦＧとフローティングゲート電極１７との間に静電引力が発生し、可動部１４及びフローティングゲート電極２５は、弾性変形し、可動部１４が出力電極１３から離れて、スイッチがオフとなる。
【０１６０】
制御信号φfgが“Ｌ”、例えば、Ｖｓｓになると、フォワードゲート電極ＦＧとしてのキャパシタの下部電極に蓄えられていたマイナスの電荷が消失する。その結果、フォワードゲート電極ＦＧとフローティングゲート電極１７との間の静電引力も生じなくなり、可動部１４は、その弾性力により元の状態に戻り、出力電極１３に接触するため、スイッチがオンとなる。
【０１６１】
このような構造においても、第５及び第６の実施の形態と同様の効果を得ることができる。
【０１６２】
(10)  第７実施の形態  
上述の第１乃至第６実施の形態及び変形例では、可動部は、縦方向、即ち、半導体基板の表面に対して垂直方向（上下方向）に動くが、第７実施の形態では、可動部は、横方向、即ち、半導体基板の表面に対して水平方向（左右方向）に動く構造を提案する。
【０１６３】
図２４及び図２５は、第７実施の形態としてのメカニカル素子を示している。
【０１６４】
図２４のメカニカル素子は、ノーマリオフ(normally-OFF)タイプスイッチとして機能し、図２５のメカニカル素子は、ノーマリオン(normally-ON)タイプスイッチとして機能する。
【０１６５】
半導体基板上の絶縁層上には、出力電極１３、入力電極１５及び電荷注入のための電極２７が配置される。入力電極１５と電荷注入のための電極２７との間には、可動部１４、フローティングゲート電極２５及び絶縁層２６，２８が直列に繋がった状態で、棒状又は帯状に形成される。
【０１６６】
可動部１４、フローティングゲート電極２５及び絶縁層２６，２８は、互いに物理的に結合される。また、可動部１４、フローティングゲート電極２５及び絶縁層２６，２８は、半導体基板上の絶縁層と接触していても、又は、離れていてもよいが、少なくとも横方向に動くことができる構造を持つ。
【０１６７】
可動部１４及びフローティングゲート電極２５は、弾性と強靭性を併せ持つ材料、例えば、カーボンナノチューブなどの炭素を含む材料から構成される。カーボンナノチューブにより可動部１４及びフローティングゲート電極２５を構成する場合、可動部１４及びフローティングゲート電極２５は、規則的に配列されたカーボンナノチューブの束とする。
【０１６８】
出力電極１３は、図２４の例では、可動部１４から離れており、図２５の例では、可動部１４に接触している。可動部１４は、出力電極１３に接触していても、それに物理的に結合されることはない。
【０１６９】
横方向におけるフローティングゲート電極２５の一方側には、フォワードゲート電極ＦＧが形成され、他方側には、バックゲート電極ＢＧが形成される。
【０１７０】
フォワードゲート電極ＦＧは、例えば、キャパシタから構成される。そのキャパシタのフローティングゲート電極２５側の下部電極には固定電位（例えば、接地電位）Ｖｓｓが与えられ、上部電極には制御信号φfgが入力される。
【０１７１】
バックゲート電極ＢＧも、例えば、キャパシタから構成される。そのキャパシタのフローティングゲート電極２５側の上部電極には固定電位Ｖbgが与えられ、下部電極には接地電位Ｖｓｓが与えられる。
【０１７２】
ここで、フローティングゲート電極２５は、フォワードゲート電極ＦＧ及びバックゲート電極ＢＧとの間で静電力を発生させるための部材であり、フローティングゲート電極２５には電荷（電子又は正孔）が蓄積される。
【０１７３】
フローティングゲート電極２５に対する電荷の注入は、電荷注入のための電極２７に電位Ｖ１を与え、入力電極１５に電位Ｖ２を与える。Ｖ１とＶ２との差が絶縁膜２６のトンネリングを起すのに十分な電圧であれば、フローティングゲート電極２５に対する電荷の注入を容易に行える。
【０１７４】
ここで、絶縁層２６としては、電荷がトンネリングし易いように、十分に薄く形成される。また、絶縁層２６の厚さは、フローティングゲート電極２５に蓄積された電荷が長期間放出されないような値に設定される。例えば、絶縁層２６の厚さは、約８ｎｍに設定され、Ｖ１とＶ２との差は、約１０Ｖに設定される。
【０１７５】
スイッチの閾値は、フローティングゲート電極１７に蓄積される電荷の量及びバックゲート電極ＢＧに与える固定電位Ｖbgにより調節できる。
【０１７６】
スイッチのオン／オフは、例えば、制御信号φfgをフォワードゲート電極ＦＧとしてのキャパシタの上部電極に与え、フローティングゲート電極２５とフォワードゲート電極ＦＧとの間及びフローティングゲート電極２５とバックゲート電極ＢＧとの間に発生する静電引力又は静電斥力により、可動部１４を横方向に動かすことで行う。
【０１７７】
このようなメカニカル素子も、シリコンを使ったＮチャネルＭＯＳトランジスタ又はＰチャネルＭＯＳトランジスタと等価である。従って、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタをこのメカニカル素子に置き換えて、集積回路の高速動作及び３Ｄ化を図ることができる。
【０１７８】
また、このメカニカル素子によれば、静電力は、フォワードゲート電極ＦＧとフローティングゲート電極２５との間に発生し、転送データの経路となる可動部１４に作用することはない。従って、スイッチのオン／オフと転送データの転送とを同時に行うロジック回路に適用した場合であっても、スイッチの閾値は変動し難く、安定動作が可能である。
【０１７９】
さらに、可動部１４とフローティングゲート電極２５とが同一層内に形成され、両者は絶縁層２８により分離される。このため、転送データの経路と静電力を発生される部分とを完全に分離できるため、スイッチの閾値が転送データの値よって変動するということもない。
【０１８０】
また、フローティングゲート電極２５の左右に、それぞれフォワードゲート電極ＦＧとバックゲート電極ＢＧとを設けることができるため、フローティングゲート電極２５に電荷を注入した後においても、スイッチの閾値の調整が可能になる。
【０１８１】
(11)  まとめ  
以上、第１乃至７実施の形態及び変形例によれば、集積回路を構成するスイッチング素子の一部又は全部を高速動作及び３Ｄ化が可能なメカニカル素子により構成することで、集積回路の演算能力を格段に向上させることができる。
【０１８２】
例えば、可動部の形状が、幅ｗ、厚さｄ、長さｌの短冊タイプである場合、可動部のバネ定数ｋｃと共振周波数ｆｃは、それぞれ  
ｋｃ  ＝  （ｗｄ３／４ｌ３）×Ｅ  
ｆｃ  ＝  ０．５６×（ｄ／ｌ２）×（Ｅ／１２ρ）１／２ 
と表せる。
【０１８３】
但し、Ｅは、可動部を構成する材料のヤング定数（＜１ＴＰａ）、ρは、可動部を構成する材料の密度（例えば、約１．３ｇ／ｃｍ３）である。
【０１８４】
この場合、ｌ＝５０ｎｍとすると、共振周波数ｆｃは、１０ＧＨｚ程度となり、ｌ＝１０ｎｍとすると、共振周波数ｆｃは、２４０ＧＨｚ程度となる。この特性は、チャネル長が０．１μｍ程度のＭＯＳトランジスタと同程度であるため、本発明の例に関わるメカニカル素子を３Ｄ化すれば、３Ｄ構造特有のパラレルデータ転送能力の向上の効果により、従来のサブ０．１μｍＣＭＯＳ回路を凌ぐ高速化を図れる。
【０１８５】
４．  応用例  
応用例について説明する。
【０１８６】
(1)   スイッチ  
上述の第１乃至第７実施の形態及び変形例で説明したように、本発明の例に関わるメカニカル素子は、例えば、スイッチとして機能させることができる。
【０１８７】
これをシンボルとして表すと、ノーマリオフタイプ、ノーマリオンタイプ、それぞれ、図２６に示すようになる。ノーマリオンタイプの基本的な構造は、ＣＭＯＳスイッチであるトランスファーゲートと同じである。
【０１８８】
ここでは、このようなメカニカルスイッチを、４端子電気機械的スイッチ、即ち、ＦＥＳ(four terminal electro-mechanical switch)と称する。ＦＥＳには、バックゲート電極ＢＧを持たない３端子電気機械的スイッチも含むものとする。
【０１８９】
バックゲート電極ＢＧを持たないスイッチに関しては、シンボルとしても、バックゲート電極ＢＧの部分を取り除けばよい。
【０１９０】
本発明の例に関わるＦＥＳによれば、  
A.  スイッチの閾値が入力信号φin及び出力信号φoutに影響されない。  
B.  入出力電極間のオン抵抗が小さい。  
c.  演算速度（スイッチング速度＋ゲートに電荷が蓄積される速度）が速い。特に、ＣＭＯＳ回路で律速要因となる後者の速度を向上できる。  
d.  多層化が容易である。成膜、リソグラフィ、エッチング、平坦化などのプロセスを繰り返すだけでよい。  
e.  電源電圧がＣＭＯＳ回路と同等の低い電圧である。  
などの効果を得ることができる。
【０１９１】
(2)   インバータ  
本発明の例に関わるメカニカルスイッチを２つ組み合わせてインバータを構成できる。例えば、ノーマリオフタイプスイッチとノーマリオンタイプスイッチとを組み合わせることによりインバータを構成できる。
【０１９２】
メカニカルスイッチにより構成されるインバータは、機能としては、シリコン上に形成されるＣＭＯＳインバータと同じであるが、ＣＭＯＳインバータよりも格段にその特性が向上される。
【０１９３】
回路図は、図２７に示すようになる。
【０１９４】
ここでは、このようなメカニカルスイッチにより構成されるインバータを、ＦＥＳインバータと称する。ＦＥＳインバータには、バックゲート電極ＢＧを持たないＦＥＳにより構成されるインバータも含む。
【０１９５】
バックゲート電極ＢＧを持たないスイッチにより構成されるＦＥＳスイッチに関しては、シンボルとしても、バックゲート電極ＢＧの部分を取り除けばよい。
【０１９６】
本発明の例に関わるＦＥＳによれば、例えば、ＣＭＯＳインバータで問題となる貫通電流をなくすこともできる。
【０１９７】
即ち、図２８に示すように、ＦＥＳインバータを構成する２つのメカニカルスイッチの閾値をずらしておけば、オン／オフの切り替え時に生じる貫通電流を完全になくすことができ、低消費電力化に貢献できる。
【０１９８】
(3)   ロジック回路  
本発明の例に関わるメカニカルスイッチを組み合わせることによりロジック回路を構成できる。例えば、図２９に示すように、４つのメカニカルスイッチを用いてアンドゲート回路を構成できる。
【０１９９】
メカニカルスイッチにより構成されるアンドゲート回路は、機能としては、ＣＭＯＳ回路によるアンドゲート回路と同じであるが、ＣＭＯＳ回路によるアンドゲート回路よりも格段にその特性が向上される。
【０２００】
ここでは、このようなメカニカルスイッチにより構成されるアンドゲート回路を、ＦＥＳ−ＡＮＤと称する。
【０２０１】
本例では、バックゲート電極ＢＧを持たないＦＥＳにより構成されるＦＥＳ−ＡＮＤを提案するが、バックゲート電極ＢＧを持つＦＥＳによりＦＥＳ−ＡＮＤを構成することもできる。
【０２０２】
本発明の例に関わるＦＥＳ−ＡＮＤによれば、例えば、電源端子Ｖｄｄと出力端子ＯＵＴとの間に並列接続されるメカニカルスイッチをノーマリオンタイプとし、出力端子ＯＵＴと電源端子（接地端子）Ｖｓｓとの間に直列接続されるメカニカルスイッチをノーマリオフタイプとしてアンドゲート回路を構成できる。
【０２０３】
これに対し、ＣＭＯＳ回路によりアンドゲート回路を構成する場合、アンドゲート回路は、ナンドゲート回路とインバータとの組み合わせにより構成される。つまり、ＣＭＯＳ回路によるアンドゲート回路は、メカニカルスイッチにより構成されるアンドゲート回路に比べ、インバータの分だけ素子数が増加する。
【０２０４】
従って、本発明の例によれば、アンドゲート回路を少ない素子数で構成できる、という効果が得られる。
【０２０５】
アンドゲート回路以外のロジック回路については、アンドゲート回路とインバータとの組み合わせにより構成できる。従って、ＦＥＳによりアンドゲート回路とインバータを作れば、その他のロジック回路についても、ＦＥＳにより構成することができる。
【０２０６】
また、本発明の例によれば、図３０に示すように、１つのＦＥＳによりアンドゲート回路を構成することもできる。この場合、エクスクルーシブオア（ＸＯＲ）ゲート回路は、図３１に示すような回路図により表せる。
【０２０７】
図２９のＦＥＳ−ＡＮＤは、動作の安定性の面で図３０のＦＥＳ−ＡＮＤよりも優れており、図３０のＦＥＳ−ＡＮＤは、素子数の面で図２９のＦＥＳ−ＡＮＤよりも優れている。
【０２０８】
(4)   ＭＥＭＳインバータ  
本発明の例によれば、１つのＦＥＳによりロジック回路を構成することもできる。例えば、図３２及び図３３の論理素子は、上述の第５実施の形態に関わるメカニカルスイッチの構造に近似しているが、これのみでインバータとして機能する点において第５実施の形態とは大きく異なる。
【０２０９】
即ち、可動部１４の下部には、電源電位Ｖｄｄが印加される電極１３Ａが形成され、可動部１４の上部には、電源電位Ｖｓｓが印加される電極１３Ｂが形成される。可動部１４上には、出力電極１５が形成される。
【０２１０】
図３２の例では、制御ゲート電極として、フォワードゲート電極ＦＧのみが形成されるが、図３３の例では、制御ゲート電極として、フォワードゲート電極ＦＧとバックゲート電極ＢＧとの２つを設ける。
【０２１１】
静電引力又は静電斥力を発生させ、可動部１４を上下に動かし、可動部１４を電極１３Ａ，１３Ｂに接触させることによりインバータとなる。このようなインバータについては、ＦＥＳインバータと区別するために、ＭＥＭＳインバータと称することにする。
【０２１２】
(5)   ＭＥＭＳマルチプレクサ  
本発明の例によれば、図３４及び図３５に示すように、１つのＦＥＳによりマルチプレクサを構成することもできる。
【０２１３】
即ち、可動部１４の下部には、第１出力電極１３Ａが形成され、可動部１４の上部には、第２出力電極１３Ｂが形成される。可動部１４上には、入力電極１５が形成される。
【０２１４】
図３４の例では、制御ゲート電極として、フォワードゲート電極ＦＧのみが形成されるが、図３５の例では、制御ゲート電極として、フォワードゲート電極ＦＧとバックゲート電極ＢＧとの２つを設ける。
【０２１５】
静電引力又は静電斥力を発生させ、可動部１４を上下に動かし、可動部１４を第１出力電極１３Ａ又は第２出力電極１３Ｂに接触させることにより、マルチプレクサとなる。このようなマルチプレクサについては、ＭＥＭＳマルチプレクサと称することにする。
【０２１６】
５．  適用例  
適用例について説明する。
【０２１７】
(1)   半導体メモリ  
図３６は、本発明の例が適用される半導体メモリを示している。
【０２１８】
半導体メモリを構成する要素としては、大きなものとして、メモリセルアレイと周辺回路とがある。チップ１０上に平面的メモリセルアレイと周辺回路とを配置する２次元レイアウトでは、既に、微細化による素子の高密度化に限界が生じている（同図（ａ））。
【０２１９】
そこで、半導体メモリの３Ｄ化が検討されているが、メモリセルアレイについては比較的容易に積層構造を実現できる反面、ロジック回路としての周辺回路については、３Ｄ化が非常に困難である。これは、スイッチとしてのＭＯＳトランジスタを積み重ねることが難しいことに起因している（同図（ｂ））。
【０２２０】
本発明の例では、ＭＯＳトランジスタに代えて、メカニカル素子により周辺回路を構成するため、周辺回路についても、比較的容易に積層構造を実現できる。従って、本発明の例によれば、真の３Ｄ化を実現できる（同図（ｃ））。
【０２２１】
図３７は、３Ｄ化された半導体メモリの積層構造のイメージを示している。
【０２２２】
半導体基板の表面領域には、ＣＭＯＳ回路（メモリセルアレイ内の選択トランジスタを含む）が形成される。メモリセルアレイ領域においては、メモリセル（例えば、磁気抵抗効果素子）が積み重ねられ、周辺回路領域では、例えば、ＦＥＳが積み重ねられる。
【０２２３】
配線も積み重ねられるが、メカニカル素子に必要な空洞を利用して、配線の周囲を空洞とし、いわゆる空中配線構造を実現することもできる。この場合、配線間に生じる寄生容量が低減され、さらなる高速動作に貢献できる。
【０２２４】
尚、本発明の例の適用は、半導体メモリの種類に限定されない。例えば、ＰＲＡＭ(programmable random access memory)、ＭＲＡＭ(magnetic random access memory)などへの適用が可能である。
【０２２５】
(2)   システムＬＳＩ  
ここで言うシステムＬＳＩとは、１チップ内に複数の機能が混載されたＬＳＩ、例えば、マイコン、マイクロプロセッサ、グラフィックプロセッサ、ＤＳＰ、演算処理回路などを含む。
【０２２６】
３Ｄ化の一番のメリットは、情報伝達速度を向上させることができる点、言い換えると、バンド幅を広げられる点にある。これは、３次元レイアウトでは、回路ブロック同士が、線ではなく、面で隣接する形となるため、２次元レイアウトに比べ、回路ブロック同士を接続するバスを短く、かつ、その本数を増やすことができることに起因する。
【０２２７】
図３８は、システムＬＳＩの第１例を示している。
【０２２８】
チップ（シリコン基板）３０上には、プロセッサ（ＣＭＯＳ回路）３１、メインメモリ（ＤＲＡＭ）又はキャッシュメモリ（ＳＲＡＭ）からなる回路ブロック３２が形成される。
【０２２９】
メインメモリ又はキャッシュメモリからなる回路ブロック３２上には、例えば、ＦＥＳによるＩ／Ｏ回路（インターフェイス回路）３３が形成される。また、ＦＥＳによるＩ／Ｏ回路３３上には、メモリセルアレイ（プログラムメモリ又は仮想メモリ）３４が形成される。
【０２３０】
プログラムメモリ又は仮想メモリについては、ＦｅＲＡＭ(ferroelectric random access memory)、ＰＲＡＭ、ＭＲＡＭなどの不揮発性半導体メモリを採用すると、３Ｄ化を容易に実現できる。
【０２３１】
チップ３０上に形成されるメインメモリ又はキャッシュメモリは、バスを経由して、プロセッサ３１に接続される。
【０２３２】
また、メインメモリ又はキャッシュメモリは、通常、バスを経由して、プログラムメモリ又は仮想メモリに接続される。最近のマイクロプロセッサでは、このバスにおける情報伝送量がシステム全体の演算速度を律速することが多い。いわゆるバスのボトルネックである。
【０２３３】
そこで、本発明の例では、このバスを、ＦＥＳを用いたＩ／Ｏ回路３３に置き換える。
【０２３４】
これにより、メインメモリ又はキャッシュメモリとプログラムメモリ又は仮想メモリとの間における情報伝送量及び情報伝達速度を格段に増やせる。
【０２３５】
図３９は、図３８のＦＥＳによるＩ／Ｏ回路の例を示している。  
これは、３次元クロスバー・オンチップ・バスインターフェイス回路である。
【０２３６】
縦方向及び横方向に配置された配線の交点にそれぞれ３つのＦＥＳから構成されるＩ／Ｏ回路が配置される。デコーダ３８の出力信号Ａ，Ｂ，Ｃに応じて、ｘ，ｙ，ｚ方向に延びる配線のどれとどれを接続するかを決定する。
【０２３７】
デコーダ３８の出力信号Ａ，Ｂ，Ｃのうち、１つを“Ｈ”、残りの２つを“Ｌ”にし、“Ｈ”が入力される１つのスイッチのみをオンにする。例えば、ｚ方向からの信号は、ｘ，ｙ，ｚ方向のうちのいずれか１つの方向に転送される。
【０２３８】
このように、配線を３次元的に配置し、その交点にスイッチを配置することで、２つの面が交わる部分の入出力端子を介して配線同士が１：１に直結され、最高速のバス回路を提供できる。
【０２３９】
図４０は、システムＬＳＩの第２例を示している。
【０２４０】
チップ（シリコン基板）３０上には、プロセッサ（ＣＭＯＳ回路）３１が形成され、プロセッサ３１上には、キャッシュメモリ３５が形成される。キャッシュメモリ３５は、ＳＲＡＭ(static random access memory)から構成される。
【０２４１】
ＳＲＡＭは、周知のように、フリップフロップ接続される２つのインバータと２つのスイッチから構成される。つまり、本発明の例によれば、キャッシュメモリ３５としてのＳＲＡＭを、例えば、ＦＥＳ及びＦＥＳインバータにより構成し、３Ｄ化を実現できる。
【０２４２】
尚、プロセッサ３１とキャッシュメモリ３５との間のインターフェイス回路についても、同様に、ＦＥＳにより構成できる。
【０２４３】
図４１は、システムＬＳＩの第３例を示している。
【０２４４】
これは、１チップ内に同一機能を有する複数の複写ブロック(duplicate block)が混載される演算処理装置である。
【０２４５】
この技術は、複数のプロセッサ（複写ブロック）３６を並列動作させて演算処理能力の向上を図るものであるが、ＦＥＳによる３Ｄ化を図ることにより、さらに演算処理能力を向上させることができる。
【０２４６】
チップ（シリコン基板）３０上には、制御回路としてのプロセッサ（ＣＰＵ）及びインターフェイス回路としてのＩ／Ｏ回路（ＣＭＯＳ回路）とからなる回路ブロック３６が形成される。この回路ブロック３６上には、信号処理回路としての複数のプロセッサ３６が形成される。
【０２４７】
複数のプロセッサ３６は、ロジック回路とレジスタの集合体であり、ＦＥＳにより構成され、全て同じ構造及び同じレイアウトで形成される。
【０２４８】
尚、インターフェイス回路としてのＩ／Ｏ回路についても、同様に、ＦＥＳにより構成できる。
【０２４９】
第１乃至第３例の他にも、ＦＥＳを利用することにより、様々なシステムＬＳＩについて３Ｄ化を図ることができる。
【０２５０】
(3)   その他  
本発明の例は、ロジックＬＳＩや、メモリ混載ロジックＬＳＩなどにも適用可能である。また、本発明の例は、１チップ内に１つの機能（例えば、インバータ、マルチプレクサなど）のみが形成されるディスクリート製品にも適用できる。
【０２５１】
６．  その他  
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０２５２】
【図１】参考例としてのメカニカル素子を示す断面図。
【図２】参考例としてのメカニカル素子を示す断面図。
【図３】第１実施の形態のメカニカル素子を示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿う断面図。
【図５】第２実施の形態のメカニカル素子を示す断面図。
【図６】第３実施の形態のメカニカル素子を示す断面図。
【図７】第１実施の形態の変形例としてのメカニカル素子を示す断面図。
【図８】第１実施の形態の変形例としてのメカニカル素子を示す断面図。
【図９】第１実施の形態の変形例としてのメカニカル素子を示す断面図。
【図１０】第１実施の形態の変形例としてのメカニカル素子を示す断面図。
【図１１】製造方法の一工程を示す断面図。
【図１２】製造方法の一工程を示す断面図。
【図１３】製造方法の一工程を示す断面図。
【図１４】製造方法の一工程を示す断面図。
【図１５】製造方法の一工程を示す断面図。
【図１６】製造方法の一工程を示す断面図。
【図１７】製造方法の一工程を示す断面図。
【図１８】第４実施の形態のメカニカル素子を示す断面図。
【図１９】第４実施の形態のメカニカル素子を示す断面図。
【図２０】第５実施の形態のメカニカル素子を示す断面図。
【図２１】第６実施の形態のメカニカル素子を示す断面図。
【図２２】第５実施の形態の変形例としてのメカニカル素子を示す断面図。
【図２３】第６実施の形態の変形例としてのメカニカル素子を示す断面図。
【図２４】第７実施の形態のメカニカル素子を示す断面図。
【図２５】第７実施の形態のメカニカル素子を示す断面図。
【図２６】ＦＥＳのシンボルを示す図。
【図２７】ＦＥＳインバータを示す回路図。
【図２８】貫通電流について示す図。
【図２９】ＦＥＳ−ＡＮＤを示す回路図。
【図３０】ＦＥＳ−ＡＮＤのシンボルを示す図。
【図３１】ＸＯＲゲート回路を示す回路図。
【図３２】ＭＥＭＳインバータを示す回路図。
【図３３】ＭＥＭＳインバータを示す回路図。
【図３４】ＭＥＭＳマルチプレクサを示す回路図。
【図３５】ＭＥＭＳマルチプレクサを示す回路図。
【図３６】半導体メモリの３Ｄ化の例を示す図。
【図３７】半導体メモリの３Ｄ化の例を示す図。
【図３８】システムＬＳＩの３Ｄ化の例を示す図。
【図３９】インターフェイス回路の例を示す図。
【図４０】システムＬＳＩの３Ｄ化の例を示す図。
【図４１】システムＬＳＩの３Ｄ化の例を示す図。
【符号の説明】
【０２５３】
１１：  半導体基板、  １２，２３，２８：  絶縁層、  １３：  出力電極、  １４：  可動部、  １５：  入力電極、  １６，２６：  絶縁層（トンネル層）、  １７，２５：  フローティングゲート電極、  １８，２１：  ダミー層、  １９，２０，２２：  レジストパターン、  ２４：  シールド層、  ２７：  電荷注入用電極、  ３０：  チップ、  ３１：  プロセッサ、  ３２：  メインメモリ又はキャッシュメモリ、  ３３：  ＦＥＳによるＩ／Ｏ回路、  ３４：  ＦＥＳによるメモリセルアレイ、  ３５：  ＦＥＳによるキャッシュメモリ、  ３６：  プロセッサ（ＣＰＵ）、  ３７：  プロセッサ（信号処理回路）、  ３８：  デコーダ、  ＦＧ：  フォワードゲート電極、  ＢＧ：  バックゲート電極。
【図１】
2006318670.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006318670.tif 000009
【図８】
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【図９】
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【図１０】
2006318670.tif 000012
【図１１】
2006318670.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2006318670.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
2006318670.tif 000039
【図３８】
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【図３９】
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【図４０】
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【図４１】
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