(57)【要約】【課題】サイズ増大を抑制し、出力電流値の差の小さい表示パネル駆動回路を提供する。【解決手段】表示パネル駆動回路１０は、駆動電位ＶＤＤが印加される駆動電位供給ライン１２と、複数の回路ブロック２１，３１，４１とを有する。回路ブロック２１，３１，４１のそれぞれは、表示画素に駆動電流をそれぞれ供給する複数の画素ライン２５１〜２５Ｌ，３５１〜３５Ｍ，４５１〜４５Ｎと、駆動電位供給ライン１２と複数の画素ラインの間にそれぞれ接続された複数のＰＭＯＳ２３１〜２３Ｌ，３３１〜３３Ｍ，４３１〜４３Ｎと、複数のＰＭＯＳ２３１〜２３Ｌ，３３１〜３３Ｍ，４３１〜４３Ｎのゲートに接続され、所定の基準電流Ｉｒｅｆが流され、複数のＰＭＯＳ２３１〜２３Ｌ，３３１〜３３Ｍ，４３１〜４３Ｎと共にカレントミラー回路を構成する１つのＰＭＯＳ２４とを有する。【選択図】        図１
2006322977.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルの複数の表示画素に駆動電流を供給する表示パネル駆動回路において、
駆動電位が印加される駆動電位供給ラインと、
複数の回路ブロックとを有し、
前記複数の回路ブロックのそれぞれは、
前記複数の表示画素に駆動電流をそれぞれ供給する複数の画素ラインと、
前記駆動電位供給ラインと前記複数の画素ラインの間にそれぞれ接続された複数の駆動側トランジスタと、
前記複数の駆動側トランジスタのゲートに接続され、所定の基準電流が流され、前記複数の駆動側トランジスタと共にカレントミラー回路を構成する１つの基準側トランジスタとを有する
ことを特徴とする表示パネル駆動回路。
【請求項２】
表示パネルの複数の表示画素に駆動電流を供給する表示パネル駆動回路において、
駆動電位が印加される駆動電位供給ラインと、
前記複数の表示画素に駆動電流をそれぞれ供給する複数の画素ラインと、
前記駆動電位供給ラインと前記複数の画素ラインの間にそれぞれ接続された複数の駆動側トランジスタと、
前記複数の駆動側トランジスタのゲートにそれぞれ接続され、それぞれに所定の基準電流が流され、前記複数の駆動側トランジスタと共に複数のカレントミラー回路を構成する複数の基準側トランジスタとを有し、
前記駆動側トランジスタに流れる前記駆動電流に対する前記基準電流の比率が１より小さい
ことを特徴とする表示パネル駆動回路。
【請求項３】
前記駆動側トランジスタに対する前記基準側トランジスタの寸法比率は、前記駆動側トランジスタに流れる前記駆動電流に対する前記基準電流の電流比率に等しいことを特徴とする請求項１又は２のいずれかに記載の表示パネル駆動回路。
【請求項４】
前記駆動電位供給ラインの一端に接続された駆動電位供給端子を有し、
前記駆動電位供給ラインへの駆動電位の印加は、前記駆動電位供給端子から行われる
ことを特徴とする請求項１から３までのいずれかに記載の表示パネル駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、有機ＥＬ（エレクトロルミネセンス）パネルのような表示パネルの各表示画素に駆動電流を供給する表示パネル駆動回路に関し、特に、表示パネルのドット間輝度差の改善に関するするものである。
【背景技術】
【０００２】
従来の表示パネルの駆動回路として、例えば、図４に示される構成のものがある（例えば、特許文献１参照）。図４に示される表示パネル駆動回路１００は、駆動電位ＶＤＤが印加される駆動電位供給端子１０１と、駆動電位供給端子１０１に接続された駆動電位供給ライン１０２と、表示パネルの複数の表示画素に駆動電流をそれぞれ供給する複数の画素ライン１０５１〜１０５Ｎと、画素ライン１０５１〜１０５Ｎの出力端子１０６１〜１０６Ｎと、駆動電位供給ライン１０２の分岐路と複数の画素ライン１０５１〜１０５Ｎの間にそれぞれ接続された複数の駆動側ＰＭＯＳトランジスタ１０３１〜１０３Ｎとを有している。また、表示パネル駆動回路１００は、複数の駆動側ＰＭＯＳトランジスタ１０３１〜１０３Ｎのゲートに接続され、基準電流Ｉｒｅｆが流される基準側ＰＭＯＳトランジスタ１０４を有している。複数の駆動側ＰＭＯＳトランジスタ１０３１〜１０３Ｎと基準側ＰＭＯＳトランジスタ１０４は、カレントミラー回路を構成している。
【０００３】
駆動電位ＶＤＤの印加により、複数の駆動側ＰＭＯＳトランジスタ１０３１〜１０３Ｎを通して画素ライン１０５１〜１０５Ｎに駆動電流Ｉ１〜ＩＮが流れ、出力端子１０６１〜１０６Ｎから出力され、表示パネルに供給される。
【０００４】
【特許文献１】特開２００４−１３０５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記したような従来の表示パネル駆動回路を構成するＬＳＩチップには、表示パネルへの実装を考慮して細長い形状が要求されることが多い。細長いＬＳＩチップの場合には、電源配線である電位供給ライン１０２も細長くなり、電位供給ライン１０２の配線抵抗Ｒｐ１〜ＲｐＮによる電圧降下が顕著になる。この電圧降下によって、電位供給ライン１０２の電位が電位供給端子１０１から離れるほど低下することとなり、複数の駆動側ＰＭＯＳトランジスタ１０３１〜１０３Ｎのゲート・ソース間電圧ＶＧＳ１〜ＶＧＳＮ（又はＶＧＳ）に、図５に示されるような差が生じてしまっていた。このような、ゲート・ソース間電圧ＶＧＳの差は、カレントミラー回路としての精度の低下を生じさせ、その結果、表示パネルの表示画素に供給される駆動電流Ｉ１〜ＩＮの値が基準電流Ｉｒｅｆと異なる値になり、ドット間輝度差を生じさせるという問題があった。
【０００６】
また、電位供給ライン１０２の配線抵抗Ｒｐ１〜ＲｐＮによる電圧降下は、非直線的に変化するため、簡単な補正回路の追加によって、電圧降下を補正することは困難であった。
【０００７】
また、図６に示されるように、駆動電位供給ライン１０２の分岐路毎に基準側ＰＭＯＳトランジスタ１０４１〜１０４Ｎを接続し、分岐路毎にカレントミラー回路を構成することによって、ドット間輝度差を低減する表示パネル駆動回路１１０も考えられるが、表示画素数が多い大型の表示パネルの場合には、ＬＳＩチップのサイズが大幅に増加することになるという問題が生じる。
【０００８】
そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、その目的は、サイズの増大を抑制しつつ、出力電流値の差の小さい表示パネル駆動回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の表示パネル駆動回路は、表示パネルの複数の表示画素に駆動電流を供給する表示パネル駆動回路であって、駆動電位が印加される駆動電位供給ラインと、複数の回路ブロックとを有し、前記複数の回路ブロックのそれぞれは、前記複数の表示画素に駆動電流をそれぞれ供給する複数の画素ラインと、前記駆動電位供給ラインと前記複数の画素ラインの間にそれぞれ接続された複数の駆動側トランジスタと、前記複数の駆動側トランジスタのゲートに接続され、所定の基準電流が流され、前記複数の駆動側トランジスタと共にカレントミラー回路を構成する１つの基準側トランジスタとを有することを特徴とするものである。
【００１０】
また、本発明の他の表示パネル駆動回路は、表示パネルの複数の表示画素に駆動電流を供給する表示パネル駆動回路であって、駆動電位が印加される駆動電位供給ラインと、前記複数の表示画素に駆動電流をそれぞれ供給する複数の画素ラインと、前記駆動電位供給ラインと前記複数の画素ラインの間にそれぞれ接続された複数の駆動側トランジスタと、前記複数の駆動側トランジスタのゲートにそれぞれ接続され、それぞれに所定の基準電流が流され、前記複数の駆動側トランジスタと共に複数のカレントミラー回路を構成する複数の基準側トランジスタとを有し、前記駆動側トランジスタに流れる前記駆動電流に対する前記基準電流の比率が１より小さいことを特徴とするものである。
【発明の効果】
【００１１】
本発明の表示パネル駆動回路によれば、複数の回路ブロック毎に１つの基準側トランジスタを追加し、複数の回路ブロック毎に複数の駆動側トランジスタと１つの基準側トランジスタでカレントミラー回路を構成しているので、表示パネル駆動回路のサイズの増大を抑制しつつ、出力電流値の差を小さくすることができるという効果が得られる。
【００１２】
また、本発明の他の表示パネル駆動回路においては、複数の基準側トランジスタを追加して複数のカレントミラー回路を構成し、駆動側トランジスタに流れる駆動電流に対する基準側トランジスタに流れる基準電流の比率を１より小さい電流比率として、寸法の小さな基準側トランジスタを用いることを可能としているので、表示パネル駆動回路のサイズの増大を抑制しつつ、出力電流値の差を小さくすることができるという効果が得られる。
【発明を実施するための最良の形態】
【００１３】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る表示パネル駆動回路１０の回路図である。第１の実施形態に係る表示パネル駆動回路１０は、例えば、有機ＥＬパネルなどのような表示パネルの各表示画素に駆動電流を供給する回路である。
【００１４】
図１に示されるように、第１の実施形態に係る表示パネル駆動回路１０は、駆動電位ＶＤＤが印加される駆動電位供給端子１１と、一端が駆動電位供給端子１１に接続された駆動電位供給ライン１２と、複数の回路ブロック２１，３１，４１とを有している。
【００１５】
複数の回路ブロック２１，３１，４１のそれぞれは、表示パネルの複数の表示画素に駆動電流をそれぞれ供給する複数の画素ライン２５１〜２５Ｌ，３５１〜３５Ｍ，４５１〜４５Ｎと（Ｌ、Ｍ、Ｎはそれぞれ、正の整数である）、複数の画素ライン２５１〜２５Ｌ，３５１〜３５Ｍ，４５１〜４５Ｎにそれぞれ接続された出力端子２６１〜２６Ｌ，３６１〜３６Ｍ，４６１〜４６Ｎと、駆動電位供給ライン１２の分岐路と複数の画素ライン２５１〜２５Ｌ，３５１〜３５Ｍ，４５１〜４５Ｎの間にそれぞれ接続された複数の駆動側ＰＭＯＳトランジスタ２３１〜２３Ｌ，３３１〜３３Ｍ，４３１〜４３Ｎと、複数の駆動側ＰＭＯＳトランジスタ２３１〜２３Ｌ，３３１〜３３Ｍ，４３１〜４３Ｎのゲートに接続され、所定の基準電流Ｉｒｅｆが流される基準側ＰＭＯＳトランジスタ２４，３４，４４を回路ブロック２１，３１，４１毎に１つずつ有している。複数の駆動側ＰＭＯＳトランジスタ２３１〜２３Ｌと基準側ＰＭＯＳトランジスタ２４は、回路ブロック２１のカレントミラー回路を構成している。複数の駆動側ＰＭＯＳトランジスタ３３１〜３３Ｍと基準側ＰＭＯＳトランジスタ３４は、回路ブロック３１のカレントミラー回路を構成している。複数の駆動側ＰＭＯＳトランジスタ４３１〜４３Ｎと基準側ＰＭＯＳトランジスタ４４は、回路ブロック４１のカレントミラー回路を構成している。
【００１６】
基準側ＰＭＯＳトランジスタ２４，３４，４４にはそれぞれ、所定の基準電流Ｉｒｅｆが流され、駆動電位供給端子１１に駆動電位ＶＤＤが印加されると、駆動電位供給ライン１２から、各回路ブロック２１，３１，４１の駆動側ＰＭＯＳトランジスタ２３１〜２３Ｌ，３３１〜３３Ｍ，４３１〜４３Ｎを通して、画素ライン２５１〜２５Ｌ，３５１〜３５Ｍ，４５１〜４５Ｎ及び出力端子２６１〜２６Ｌ，３６１〜３６Ｍ，４６１〜４６Ｎに駆動電流２７１〜２７Ｌ，３７１〜３７Ｍ，４７１〜４７Ｎが流れる。
【００１７】
回路ブロック２１においては、出力端子２６Ｌ側に設けられたカレントミラー回路の基準側ＰＭＯＳトランジスタ２４のゲート電位が回路ブロック２１内の駆動側ＰＭＯＳトランジスタ２３１〜２３Ｌのゲートに与えられ、基準側ＰＭＯＳトランジスタ２４が、定電流源として動作する。駆動側ＰＭＯＳトランジスタ２３１〜２３Ｌのゲート・ソース間電圧ＶＧＳ１〜ＶＧＳＬは、駆動電位供給ライン１２の配線抵抗２２１〜２２Ｌによる電圧降下によって駆動側ＰＭＯＳトランジスタ２３１〜２３Ｌ毎に変化している。しかし、次の回路ブロック３１においては、出力端子３６Ｍ側に設けられたカレントミラー回路の基準側ＰＭＯＳトランジスタ３４のゲート電位が回路ブロック３１内の駆動側ＰＭＯＳトランジスタ３３１〜３３Ｍのゲートに与えられ、基準側ＰＭＯＳトランジスタ３４が、定電流源として動作する。さらに次の回路ブロック４１においては、出力端子４６Ｍ側に設けられたカレントミラー回路の基準側ＰＭＯＳトランジスタ４４のゲート電位がブロック４１内の駆動側ＰＭＯＳトランジスタ４３１〜４３Ｎのゲートに与えられ、基準側ＰＭＯＳトランジスタ４４が、定電流源として動作する。このため、第１の実施形態におけるゲート・ソース間電圧ＶＧＳ１〜ＶＧＳＮ（又はＶＧＳ）は、概ね、図２に示されるような分布とすることができ、ゲート・ソース間電圧ＶＧＳ１〜ＶＧＳＮ（又はＶＧＳ）の変動幅を小さくすることができ、画素ライン２５１〜２５Ｌ，３５１〜３５Ｍ，４５１〜４５Ｎ毎の駆動電流の差を小さくすることができる。
【００１８】
以上説明したように、第１の実施形態においては、表示パネル駆動回路１０を複数の回路ブロック２１，３１，４１に分割し、回路ブロック２１，３１，４１毎に１つの基準側ＰＭＯＳトランジスタ２４，３４，４４を設けてカレントミラー回路を形成することによって、出力電流の差は各回路ブロック２１，３１，４１内において収束し、表示パネルにおけるドット間輝度差が回路ブロック２１，３１，４１を超えて累積することがない。このため、第１の実施形態の表示パネル駆動回路１０によれば、回路規模の増大を抑制しつつ、ドット間輝度差を緩和することができる。
【００１９】
なお、上記説明においては、表示パネル駆動回路１０を３分割した場合を説明したが、分割数は任意であり、ドット間輝度差の改善を優先させる場合には分割数を多くし、チップ面積の増大の抑制を優先する場合には分割数を少なくすればよい。
【００２０】
＜第２の実施形態＞
図３は、本発明の第２の実施形態に係る表示パネル駆動回路５０の回路図である。表示パネル駆動回路５０は、例えば、有機ＥＬパネルなどのような表示パネルの各表示画素に駆動電流を供給する回路である。
【００２１】
図３に示されるように、表示パネル駆動回路５０は、駆動電位ＶＤＤが印加される駆動電位供給端子１１と、駆動電位供給端子１１に接続された駆動電位供給ライン１２と、表示パネルの複数の表示画素に駆動電流をそれぞれ供給する複数の画素ライン５５１〜５５Ｎと、複数の画素ライン５５１〜５５Ｎにそれぞれ接続された出力端子５６１〜５６Ｎと、駆動電位供給ライン１２の分岐路と複数の画素ライン５５１〜５５Ｎの間にそれぞれ接続された複数の駆動側ＰＭＯＳトランジスタ５３１〜５３Ｎと、複数の駆動側ＰＭＯＳトランジスタ５３１〜５３Ｎのゲートに接続され、所定の基準電流Ｉｒｅｆ２＝Ｉｒｅｆ／１０が流される複数の基準側ＰＭＯＳトランジスタ５４１〜５４Ｎとを有している。複数の駆動側ＰＭＯＳトランジスタ５３１〜５３Ｎと複数の基準側ＰＭＯＳトランジスタ５４１〜５４Ｎとは、複数のカレントミラー回路を構成している。
【００２２】
駆動側ＰＭＯＳトランジスタ５３１〜５３Ｎに流れる駆動電流５７１〜５７Ｎに対する基準電流Ｉｒｅｆ２の比率は１より小さい電流比率である。例えば、Ｉｒｅｆ２＝Ｉｒｅｆ／１０である。すなわち、第２の実施形態においては、駆動電流の１／１０を基準電流Ｉｒｅｆ２としている。例えば、ＭＯＳ構造のトランジスタの場合には、トランジスタの物理的寸法を１／１０にすることによって、ゲート電圧一定のままドレイン電流を１／１０にすることができることが知られている。したがって、ゲート電圧一定のままドレイン電流を所望の値とした基準側ＰＭＯＳトランジスタ５４１〜５４Ｎは、トランジスタのゲートの寸法を調整することによって製造可能である。基準側ＰＭＯＳトランジスタ５４１〜５４Ｎをカレントミラー回路の基準側のトランジスタとし、基準側ＰＭＯＳトランジスタ５４１〜５４Ｎのドレインに、各駆動側トランジスタ５３１〜５３Ｎのソース・ドレイン電流の１／１０の電流を供給する。すると、駆動側トランジスタ５３１〜５３Ｎには、基準側ＰＭＯＳトランジスタ５４１〜５４Ｎの１０倍の電流が流れ、所望の駆動電流となる。
【００２３】
以上に説明したように、第２の実施形態の表示パネル駆動回路５０によれば、複数の基準側ＰＭＯＳトランジスタ５４１〜５４Ｎを追加して複数のカレントミラー回路を構成し、駆動側ＰＭＯＳトランジスタ５３１〜５３Ｎに流れる駆動電流５７１〜５７Ｎに対する基準側ＰＭＯＳトランジスタ５４１〜５４Ｎに流れる基準電流Ｉｒｅｆ２の比率を１より小さい電流比率として、寸法の小さな基準側ＰＭＯＳトランジスタ５４１〜５４Ｎを用いているので、表示パネル駆動回路のサイズの増大を抑制しつつ、出力電流値の差を小さくすることができるという効果が得られる。
【００２４】
なお、上記説明においては、カレントミラー回路における電流比率（トランジスタの寸法比率）を１０：１としたが、比率は、採用するＬＳＩ製造プロセスの精度と、許容されるドット間輝度差に応じて決定すれば、他の比率であってもよい。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態に係る表示パネル駆動回路の回路図である。
【図２】第１の実施形態に係る表示パネル駆動回路を構成する複数の駆動側ＰＭＯＳトランジスタのゲート・ソース間電圧を示す図である。
【図３】本発明の第２の実施形態に係る表示パネル駆動回路の回路図である。
【図４】従来の表示パネル駆動回路の回路図である。
【図５】従来の表示パネル駆動回路を構成する複数の駆動側ＰＭＯＳトランジスタのゲート・ソース間電圧を示す図である。
【図６】従来の他の表示パネル駆動回路の回路図である。
【符号の説明】
【００２６】
１０，５０  表示パネル駆動回路、
１１  駆動電位供給端子、
１２  駆動電位供給ライン、
２１，３１，４１  回路ブロック、
２３１〜２３Ｌ，３３１〜３３Ｍ，４３１〜４３Ｎ  駆動側ＰＭＯＳトランジスタ、
２４，３４，４４  基準側ＰＭＯＳトランジスタ、
２５１〜２５Ｌ，３５１〜３５Ｍ，４５１〜４５Ｎ  画素ライン、
２６１〜２６Ｌ，３６１〜３６Ｍ，４６１〜４６Ｎ  出力端子、
２７１〜２７Ｌ，３７１〜３７Ｍ，４７１〜４７Ｎ  駆動電流、
５３１〜５３Ｎ  駆動側ＰＭＯＳトランジスタ、
５４１〜５４Ｎ  基準側ＰＭＯＳトランジスタ、
５５１〜５５Ｎ  画素ライン、
５６１〜５６Ｎ  出力端子、
５７１〜５７Ｎ  駆動電流。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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