(57)【要約】【課題】  ＣＭＩＳＦＥＴを有する半導体装置の性能を向上させる。【解決手段】  ＣＭＩＳＦＥＴを構成するｎチャネル型ＭＩＳＦＥＴ４０とｐチャネル型ＭＩＳＦＥＴ４１は、ゲート絶縁膜１４，１５が酸窒化シリコン膜からなり、ゲート電極２３，２４が、ゲート絶縁膜１４，１５上に位置するシリコン膜を含んでいる。ゲート電極２３，２４とゲート絶縁膜１４，１５との界面近傍に、１×１０１３〜５×１０１４原子／ｃｍ２の面密度でＨｆのような金属元素が導入されている。ｎチャネル型ＭＩＳＦＥＴ４０とｐチャネル型ＭＩＳＦＥＴ４１のチャネル領域の不純物濃度は、１．２×１０１８／ｃｍ３以下に制御されている。【選択図】  図１１
2006332179.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたｎチャネル型の第１のＭＩＳＦＥＴと、
前記半導体基板に形成されたｐチャネル型の第２のＭＩＳＦＥＴとを備え、
前記第１および第２のＭＩＳＦＥＴのゲート絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなり、
前記第１および第２のＭＩＳＦＥＴのゲート電極は、前記ゲート絶縁膜上に位置するシリコン膜を含み、
前記第１および第２のＭＩＳＦＥＴの前記ゲート電極と前記ゲート絶縁膜との界面近傍に、１×１０１３〜５×１０１４原子／ｃｍ２の面密度で金属元素が導入されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１および第２のＭＩＳＦＥＴのチャネル領域の不純物濃度が、１．２×１０１８／ｃｍ３以下であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記金属元素が、結晶シリコンのバンドギャップの内部にドナー準位とアクセプター準位の両方を形成できる金属元素であることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記金属元素が、Ｈｆ、Ｚｒ、Ｐｔ、ＭｏまたはＷであることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記金属元素が、結晶シリコンのバンドギャップの内部にアクセプター準位を形成できる第１金属元素と、結晶シリコンのバンドギャップの内部にドナー準位を形成できる第２金属元素とを含むことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１金属元素が、Ｈｆ、Ｚｒ、Ｐｔ、Ｍｏ、Ｗ、ＮｉまたはＡｌであり、
前記第２金属元素が、Ｈｆ、Ｚｒ、Ｐｔ、Ｍｏ、Ｗ、ＴｉまたはＴａであることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１のＭＩＳＦＥＴのゲート電極とゲート絶縁膜との界面近傍に導入された前記金属元素は、結晶シリコンのバンドギャップの内部にアクセプター準位を形成できる金属元素であり、
前記第２のＭＩＳＦＥＴのゲート電極とゲート絶縁膜との界面近傍に導入された前記金属元素は、結晶シリコンのバンドギャップの内部にドナー準位を形成できる金属元素であることを特徴とする半導体装置。
【請求項８】
半導体基板と、
前記半導体基板に形成され、それぞれ膜厚が異なるゲート絶縁膜を有する複数のＣＭＩＳＦＥＴとを備え、
前記複数のＣＭＩＳＦＥＴのゲート絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなり、
前記複数のＣＭＩＳＦＥＴのゲート電極は、前記ゲート絶縁膜上に位置するシリコン膜を含み、
前記複数のＣＭＩＳＦＥＴの前記ゲート電極と前記ゲート絶縁膜との界面近傍に、１×１０１３〜５×１０１４原子／ｃｍ２の面密度で金属元素が導入されていることを特徴とする半導体装置。
【請求項９】
半導体基板と、
前記半導体基板に形成された第１のＣＭＩＳＦＥＴと、
前記半導体基板に形成された第２のＣＭＩＳＦＥＴとを備え、
前記第１および第２のＣＭＩＳＦＥＴのゲート絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなり、
前記第１および第２のＣＭＩＳＦＥＴのゲート電極は、前記ゲート絶縁膜上に位置するシリコン膜を含み、
前記第１のＣＭＩＳＦＥＴのゲート電極とゲート絶縁膜との界面近傍に、１×１０１３〜５×１０１４原子／ｃｍ２の面密度で金属元素が導入され、
前記第２のＣＭＩＳＦＥＴのゲート電極とゲート絶縁膜との界面近傍には、金属元素が導入されていないか、あるいは前記第１のＣＭＩＳＦＥＴよりも少ない面密度で金属元素が導入されていることを特徴とする半導体装置。
【請求項１０】
ｎチャネル型の第１のＭＩＳＦＥＴとｐチャネル型の第２のＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に前記第１および第２のＭＩＳＦＥＴのゲート絶縁膜形成用の第１絶縁膜を、酸化シリコン膜または酸窒化シリコン膜により形成する工程と、
（ｃ）前記第１絶縁膜上に、金属元素を堆積する工程と、
（ｄ）前記（ｃ）工程後、前記第１絶縁膜上に前記第１および第２のＭＩＳＦＥＴのゲート電極形成用のシリコン膜を形成する工程と、
（ｅ）前記シリコン膜をパターニングして前記第１および第２のＭＩＳＦＥＴのゲート電極を形成する工程と、
を有し、
前記（ｃ）工程では、前記金属元素の面密度が１×１０１３〜５×１０１４原子／ｃｍ２の範囲内となるように、前記第１絶縁膜上に前記金属元素を堆積することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第１絶縁膜が酸化シリコン膜からなり、
前記（ｃ）工程後、前記（ｄ）工程前に、
（ｃ１）前記第１絶縁膜に窒素を導入して前記第１絶縁膜を酸窒化シリコン膜にする工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
前記第１および第２のＭＩＳＦＥＴのチャネル領域の不純物濃度が、１．２×１０１８／ｃｍ３以下であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記金属元素とシリコンと酸素との化合物を前記第１絶縁膜上にＣＶＤ法を用いて堆積することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置の製造方法において、
前記金属元素が、結晶シリコンのバンドギャップの内部にドナー準位とアクセプター準位の両方を形成できる金属元素であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１０記載の半導体装置の製造方法において、
前記金属元素が、結晶シリコンのバンドギャップの内部にアクセプター準位を形成できる第１金属元素と、結晶シリコンのバンドギャップの内部にドナー準位を形成できる第２金属元素とを含むことを特徴とする半導体装置の製造方法。
【請求項１６】
ｎチャネル型の第１のＭＩＳＦＥＴとｐチャネル型の第２のＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に前記第１および第２のＭＩＳＦＥＴのゲート絶縁膜形成用の第１絶縁膜を、酸化シリコン膜または酸窒化シリコン膜により形成する工程と、
（ｃ）前記第１絶縁膜上に前記第１および第２のＭＩＳＦＥＴのゲート電極形成用のシリコン膜を形成する工程と、
（ｄ）前記シリコン膜と前記第１絶縁膜との界面近傍に金属元素をイオン注入する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
（ｅ）前記シリコン膜をパターニングして前記第１および第２のＭＩＳＦＥＴのゲート電極を形成する工程、
を更に有し、
前記第１および第２のＭＩＳＦＥＴのゲート電極と前記第１および第２のＭＩＳＦＥＴのゲート絶縁膜との界面近傍に１×１０１３〜５×１０１４原子／ｃｍ２の面密度で前記金属元素が導入されていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第１および第２のＭＩＳＦＥＴのチャネル領域の不純物濃度が、１．２×１０１８／ｃｍ３以下であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法において、
前記金属元素が、結晶シリコンのバンドギャップの内部にドナー準位とアクセプター準位の両方を形成できる金属元素であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１６記載の半導体装置の製造方法において、
前記金属元素が、結晶シリコンのバンドギャップの内部にアクセプター準位を形成できる第１金属元素と、結晶シリコンのバンドギャップの内部にドナー準位を形成できる第２金属元素とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＣＭＩＳＦＥＴを有する半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高集積化、高性能化に伴い、ＭＩＳＦＥＴの微細化（スケーリング）が進んでいる。特に、ゲート絶縁膜は薄膜化が進み、漏れ電流の増大のため、消費電力の増大が問題になっている。しかし、モバイル機器などに用いるＣＭＩＳＦＥＴには、低消費電力かつ高速動作が要求される。つまり、ＣＭＩＳＦＥＴの漏れ電流を一定以下に抑制したまま、高速化する必要がある。
【０００３】
特開２００４−１３４７５３号公報（特許文献１）には、半導体基板上に種々の誘電率と種々の見掛けの酸化物厚さを有するゲート絶縁体層を形成する技術が記載されている。
【０００４】
特開２００２−２８０４６１号公報（特許文献２）には、各ＭＩＳＦＥＴのしきい値電圧を独立に制御するために、高誘電率膜中に不純物金属イオンをドーピングする技術が記載されている。
【０００５】
特開２００２−３１４０７４号公報（特許文献３）には、イオン注入などによる膜への原子の注入と熱処理とを利用して高誘電体膜を形成する技術が記載されている。
【０００６】
また、ＭＩＳＦＥＴのフラットバンド電圧に関する技術が非特許文献１、非特許文献２および非特許文献３に記載されている。
【特許文献１】特開２００４−１３４７５３号公報
【特許文献２】特開２００２−２８０４６１号公報
【特許文献３】特開２００２−３１４０７４号公報
【非特許文献１】ダブリュ・ツァイ（W. Tsai），エル・ラグナソン（L. Ragnarsson），ピー・ジェイ・チェン（P.J. Chen），ビー・オンシア（B. Onsia），アール・ジェイ・カーター(R.J. Carter)，イー・カルティエ(E. Cartier)，イー・ヤング(E. Young)，エム・グリーン（M. Green），エム・ケイマックス（M. Caymax），エス・ドゥゲント（S. De Gendt），エム・ヘインズ（M. Heyns），「テクニカル・ダイジェスト・オブ・ヴイエルエスアイ・シンポジウム（Technical Digest of VLSI symposium）」,２００２年，ｐ．２１
【非特許文献２】エス・クビシェク（S. Kubicek），ジェイ・チェン（J. Chen），エル・エー・ラグナソン（L.-A. Ragnarsson），アール・ジェイ・カーター(R. J. Carter)，ヴイ・カウシク（V. Kaushik），ジー・エス・ルジャン（G. S. Lujan），イー・カルティエ(E. Cartier)，ダブリュ・ケイ・ヘンソン（W. K. Henson），エイ・カーバー(A. Kerber)，エル・パンチサーノ(L. Pantisano)，エス・ベックス（S. Beckx），ピー・ジェイネン（P. Jaenen），ダブリュ・ブラール（W. Boullart），エム・ケイマックス（M. Caymax），エス・ドゥゲント（S. DeGendt），エム・ヘインズ（M. Heyns），ケイ・ドゥメイアー（K. De Meyer），「イーエスエス・ディーイーアールシー(ESS-DERC)」，２００３年，ｐ．２５１
【非特許文献３】シー・ホッブス（C. Hobbs），エル・フォンセカ（L. Fonseca），ヴイ・ダンダパニ(V. Dhandapani)，エス・サマヴェダム（S. Samavedam），ビー・タイラー（B. Taylor），ジェイ・グラント（J. Grant），エル・ディップ（L. Dip），ディー・トリヨソ(D. Triyoso)，アール・ヘッジ(R. Hedge)，ディー・ギルマー(D. Gilmer)，アール・ガルシア(R. Garcia)，ディー・ローアン(D. Roan)，エル・ラブジョイ（L. Lovejoy），アール・ライ(R. Rai)，エル・ヘバート（L. Hebert），エイチ・ツェン(H. Tseng)，ビー・ホワイト（B. White），ピー・トビン（P. Tobin），「シンポジウム・オブ・ヴイエルエスアイ・テクノロジ（Symp. of VLSI technology）」，２００３年，ｐ．９
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のことが分かった。
【０００８】
ＣＭＩＳＦＥＴの漏れ電流は、ＦＥＴのＯＮ状態のゲートを流れる漏れ電流と、ＯＦＦ状態にゲートを流れる漏れ電流と、同じくＯＦＦ状態で短チャネル効果によってドレインを流れる漏れ電流の和で与えられる。ＯＦＦ状態で流れるＯＦＦ電流の抑制には、ゲート絶縁膜の漏れ電流を抑制し、かつ、トランジスタのしきい電圧の調整が必要である。ＩＴＲＳロードマップ２００３によると、９０ｎｍノード（２００４年）におけるゲート絶縁膜の膜厚（ＥＯＴ：ＳｉＯ２換算膜厚）は、ＬＯＰ(Low Operation Power)デバイスで１．５ｎｍ、ＬＳＴＰ(Low Stand-by Power)デバイスで２．２ｎｍであり、従来のＳｉＯ２膜（酸化シリコン膜）あるいはＳｉＯ２に窒素が導入された酸窒化シリコン膜（ＳｉＯＮ膜）の適用で、漏れ電流を抑制することができる。
【０００９】
一方、ｎチャネル型のトランジスタ（ＭＩＳＦＥＴ）のしきい電圧の値は、ＬＯＰデバイスで０．２６Ｖ、ＬＳＴＰデバイスで０．５Ｖと予想されている。pチャネル型のトランジスタ（ＭＩＳＦＥＴ）のしきい電圧も、その絶対値はnチャネル型と同じと考えてよい。上記のＳｉＯ２膜あるいはＳｉＯＮ膜をゲート絶縁膜に適用し、ゲート電極に従来のＳｉ電極を用いたＭＩＳＦＥＴでは、チャネル領域の不純物濃度を増大させて、しきい電圧を上記の値に調整することができる。これにより、ＯＮ状態の漏れ電流ならびにＯＦＦ状態の漏れ電流を抑制することができる。
【００１０】
しかしながら、９０ｎｍノード以降のＣＭＩＳＦＥＴでは、さらにスケーリングが進み、ゲート絶縁膜の薄膜化が要求されている。特に、２００６年以降は、ＳｉＯ２膜よりも漏れ電流の抑制効果が大きいＳｉＯＮ膜をもってしても、ＩＴＲＳロードマップが要求する漏れ電流を実現不可能な状態である。そこで、ＳｉＯＮ膜よりもさらに漏れ電流の低減効果が大きい金属酸化物（いわゆるｈｉｇｈ−ｋ膜）をゲート絶縁膜に用いることが活発に議論されている。例えばジルコニア（ＺｒＯ２）、ハフニア（ＨｆＯ２）などのＩＶ族酸化物、アルミナ（Ａｌ２Ｏ３）などのＩＩＩ族酸化物、およびこれら金属酸化物と酸化シリコンとの固溶体であるシリケート、そしてこれらの膜に窒素が導入された膜などの材料を挙げることができる。これらの材料によって、リーク電流はＳｉＯ２膜に比べて２桁以上の低減を図ることが可能である。これは、ＥＯＴで０．３ｎｍ以上の薄膜化を実現できることに相当している。
【００１１】
しかしながら、ｈｉｇｈ−ｋ膜をゲート絶縁膜に適用し、Ｓｉをゲート電極とするＭＩＳＦＥＴの場合、ＳｉＯＮ膜に比べてフラットバンド電圧が大きく変化し、しきい電圧を調整することが困難であることが報告されている（上記非特許文献１参照）。さらに、ＭＩＳＦＥＴの移動度が大きく低下する問題も上記非特許文献１で報告されている。例えば、２〜４ｎｍのＨｆＯ２膜を適用した１４．８〜１７．４Å（１．４８〜１．７４ｎｍ）のＥＯＴのゲート絶縁膜を有するｎチャネル型のＭＩＳＦＥＴ（ｎ型のＳｉをゲート電極とする）の場合、フラットバンド電圧は、−０．９１Ｖから−０．７０Ｖの値が報告されている。この値は、ＳｉＯ２膜あるいはＳｉＯＮ膜に比べて、正方向に０．１から０．３Ｖ程度シフトしている。また、これらの電子移動度は、７０ｃｍ２／Ｖｓから９０ｃｍ２／Ｖｓであり、ＳｉＯ２膜に比べて大きく劣化していることがわかる。一方、上記非特許文献２によると、ｐ型のＳｉをゲート電極とするｐチャネル型のＭＩＳＦＥＴの場合、フラットバンド電圧は、０．４Ｖから０．６Ｖ程度の値を示し、ＳｉＯ２膜に比べたフラットバンド電圧は負方向に−０．５Ｖ程度シフトした値である。
【００１２】
ＳｉＯ２膜に比べたフラットバンド電圧のシフトの方向が、ゲート電極の極性によって異なる現象は、ゲート電極側のフェルミレベルピニングによって説明することが提案されている（上記非特許文献３参照）。Ｈｆ堆積量の増大に伴い、フラットバンド電圧がシフトし、ｎ型のＳｉゲート電極の場合０．３Ｖの正シフト、ｐＦＥＴの場合０．７Ｖ程度のシフトで飽和している。ＨｆＯ２膜厚に換算して０．５ｎｍ以上のＨｆ堆積量によってフラットバンド電圧は飽和している。この現象は、ゲート電極のＳｉのバンドギャップ内に、界面準位が形成され、そのレベルにＳｉゲート電極のフェルミレベルがピニングすることで説明されている。
【００１３】
このようなフラットバンド電圧のシフトがあると、ＭＩＳＦＥＴのしきい電圧を目的の値に制御することができない。例えば、４ｎｍのＨｆＯ２膜を堆積し、ＥＯＴが１．７ｎｍのゲート絶縁膜を適用し、ｐ型シリコンをゲート電極とするｐチャネル型のＭＩＳＦＥＴを作製した場合、その閾値は、ＳｉＯ２膜に比べて０．５Ｖ以上負の方向にシフトする。そして、チャネル領域の不純物濃度（ボロン）を５×１０１６／ｃｍ３という低濃度にしても、ＭＩＳＦＥＴのしきい電圧は−０．７Ｖであった。この場合、例えばＬＯＰデバイスについて要求されるしきい電圧の−０．２６Ｖ、あるいは、ＬＳＴＰデバイスに要求されるしきい電圧の−０．５Ｖに比べてその絶対値が大きすぎるため、所定の電源電圧をゲート電極に印加した場合のＭＩＳＦＥＴのＯＮ電流が小さくなる問題が発生する。また、基板不純物濃度（チャネル領域の不純物濃度）の極端な減少は、短チャネル効果を誘起するため、ゲート長が短くになるにつれて、ソース・ドレイン間にパンチスルーが起こり、ＯＦＦ電流が増大してしまう。
【００１４】
また、シリコン単結晶からなる半導体基板上に酸化シリコン膜、そして酸化シリコン膜上に高誘電体膜が形成された積層ゲート絶縁膜で、電子移動度は、シリコン酸化膜の薄膜化とともに劣化することが報告されている。これは、酸化シリコン膜と高誘電体膜との界面に存在する１０１３ｃｍ−２以上の固定電荷によるクーロン散乱によって説明されている。この移動度劣化は、ゲート絶縁膜のＥＯＴを薄膜化しているにも関わらず、ＯＮ電流を増大できないことを示している。
【００１５】
一方、ＳｉＯＮをゲート絶縁膜に適用した場合、ＥＯＴの薄膜化によって漏れ電流が増大する問題に加えて、しきい電圧を一定に維持するためにチャネル領域に導入される不純物濃度（ｎチャネル型の場合、ボロンなどのアクセプター、ｐチャネル型の場合、砒素やリンなどのドナー）が増大し、クーロン散乱によってキャリアの移動度が低下し、ＥＯＴ薄膜化の効果を最大限に生かすことができない。これは、しきい電圧が、ゲート絶縁膜のＥＯＴと不純物濃度の積に比例する関係のためである。
【００１６】
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明は、ＣＭＩＳＦＥＴが酸化シリコン膜または酸窒化シリコン膜からなるゲート絶縁膜と、ゲート絶縁膜上に位置するシリコン膜を含むゲート電極とを有し、ゲート電極とゲート絶縁膜との界面近傍に、１×１０１３〜５×１０１４原子／ｃｍ２の面密度で金属元素が導入されているものである。
【００２０】
また、本発明は、ＣＭＩＳＦＥＴのゲート絶縁膜形成用の第１絶縁膜を酸化シリコン膜または酸窒化シリコン膜により形成する工程と、第１絶縁膜上に面密度が１×１０１３〜５×１０１４原子／ｃｍ２の範囲内となるように金属元素を堆積してから、第１絶縁膜上にゲート電極形成用のシリコン膜を形成する工程と、シリコン膜をパターニングしてＣＭＩＳＦＥＴのゲート電極を形成する工程とを有するものである。
【００２１】
また、本発明は、ＣＭＩＳＦＥＴのゲート絶縁膜形成用の第１絶縁膜を酸化シリコン膜または酸窒化シリコン膜により形成する工程と、第１絶縁膜上にゲート電極形成用のシリコン膜を形成する工程と、シリコン膜と第１絶縁膜との界面近傍に金属元素をイオン注入する工程とを有するものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２７】
（実施の形態１）
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
図１は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図２〜図４、図６、図７、図９〜図１２は、本実施の形態の半導体装置の製造工程中の要部断面図である。図５は、酸化シリコン膜１１上に金属元素１２ａを微量堆積した状態を模式的に示す部分拡大断面図（要部断面図）である。図８は、酸窒化シリコン膜１３上にシリコン膜２１を形成した状態を模式的に示す部分拡大断面図（要部断面図）である。なお、図１には、半導体装置の製造工程のうち、ゲート絶縁膜形成用の絶縁膜（酸化シリコン膜１１）の形成工程からゲート電極（ゲート電極２３，２４）の形成工程までの工程フローが示されている。
【００２８】
本実施の形態の半導体装置は、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置である。
【００２９】
本実施の形態の半導体装置を製造するには、まず、図２に示されるように、単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。半導体基板１は、例えば、１〜１０Ωｃｍ程度の比抵抗を有する面方位（１００）のｐ型の単結晶シリコン基板などを用いることができる。本実施の形態の半導体装置が形成される半導体基板１は、ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されるｎチャネル型ＭＩＳＦＥＴ形成領域１Ａと、ｐチャネル型のＭＩＳＦＥＴが形成されるｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂとを有している。そして、半導体基板１の主面に、活性領域を画定する素子分離領域（素子間分離絶縁領域）２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。
【００３０】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域（ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａ）に、ｐ型の不純物（例えばホウ素（Ｂ）など）をイオン注入することなどにより、ｐ型ウエル３を形成する。更に、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧調整用にｐ型の不純物（例えばホウ素（Ｂ）など）をイオン注入することなどにより、ｐ型ウエル３内（ｐ型ウエル３の表層部分）に不純物濃度を調整したチャネル領域（ｐ型半導体領域）４を形成する。また、半導体基板１のｐチャネル型ＭＩＳＦＥＴを形成する領域（ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂ）に、ｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ）など）をイオン注入することなどにより、ｎ型ウエル５を形成する。更に、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧調整用にｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ）など）をイオン注入することなどにより、ｎ型ウエル５内（ｎ型ウエル５の表層部分）に不純物濃度を調整したチャネル領域（ｎ型半導体領域）６を形成する。
【００３１】
なお、後で形成するゲート電極およびゲート絶縁膜の下に位置するチャネル領域４，６が、ＭＩＳＦＥＴのチャネル領域を形成するので、チャネル領域４，６の不純物濃度が、ＭＩＳＦＥＴのチャネル領域の不純物濃度に対応することになる。本実施の形態では、半導体装置完成後のＭＩＳＦＥＴのチャネル領域の不純物濃度（チャネル領域４，６の不純物濃度に対応）が、１．２×１０１８／ｃｍ３以下となり、なおかつ、短チャネル効果を抑制できるように、チャネル領域４，６形成時のイオン注入量を調整することが好ましい。例えば、チャネル領域４，６の不純物濃度は、１．２×１０１８／ｃｍ３以下であることが好ましく、２×１０１７／ｃｍ３〜１．２×１０１８／ｃｍ３であればより好ましく、４×１０１７／ｃｍ３〜７×１０１７／ｃｍ３であれば更に好ましい。
【００３２】
次に、図３に示されるように、希釈フッ酸洗浄などによって半導体基板１の表面の自然酸化膜を除去した後、半導体基板１の主面（ｐ型ウエル３およびｎ型ウエル５の表面）に、酸化シリコン膜（シリコン酸化膜）１１を形成する（ステップＳ１）。酸化シリコン膜１１は、半導体基板１の主面を酸化（熱酸化）することにより形成することができる。酸化シリコン膜１１の膜厚は、例えば１．８ｎｍ程度とすることができる。
【００３３】
次に、図４に示されるように、金属元素堆積処理１２を行って、酸化シリコン膜１１上に金属元素（金属原子）１２ａを微量堆積する（ステップＳ２）。図５は、酸化シリコン膜１１上に金属元素１２ａを微量堆積した状態を模式的に示す部分拡大断面図である。ステップＳ２では、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属ＣＶＤ）やＡＬＣＶＤ（Atomic Layer Chemical Vapor Deposition：原子層ＣＶＤ）のようなＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いて酸化シリコン膜１１上に金属元素１２ａを堆積することができる。この場合、金属元素１２ａは、酸化シリコン膜１１の酸素、あるいは、堆積時に導入される酸化性雰囲気に含まれる酸素と結合した状態で堆積される。金属元素１２ａとしては、例えばＨｆ（ハフニウム）などを用いることができる。
【００３４】
本実施の形態においては、ステップＳ２で、酸化シリコン膜１１上に堆積した金属元素１２ａの面密度（後述するＨｆ堆積量Ｄ１はこれに対応する）を、１×１０１３〜５×１０１４原子／ｃｍ２の範囲内に制御する。酸化シリコン膜１１上に堆積した金属元素１２ａの面密度は、上記のように１×１０１３〜５×１０１４原子／ｃｍ２であることが好ましく、５×１０１３〜１．５×１０１４原子／ｃｍ２の範囲内であれば、更に好ましい。このように、酸化シリコン膜１１上への金属元素１２ａ、例えばＨｆ原子の堆積は微量であり、図５に模式的に示されるように、ＨｆＯ２膜に換算して１層にも満たないような量のＨｆ原子（金属元素１２ａ）しか酸化シリコン膜１１上に堆積されていない状態となっている。すなわち、酸化シリコン膜１１の表面に、金属元素１２ａの単原子が化学吸着した状態となっている。
【００３５】
また、ステップＳ２では、酸化シリコン膜１１上に金属元素１２ａのみを堆積させることもできるが、ＨｆｘＳｉ１−ｘＯｙのような金属元素１２ａ（ここではＨｆ）とシリコン（Ｓｉ）の酸化物を酸化シリコン膜１１上に堆積させれば、より好ましい。これにより、金属元素（金属原子）以外の元素（原子）１２ｂ、ここではＳｉ（シリコン）が、金属元素１２ａとともに酸化シリコン膜１１上に微量堆積する。ＨｆｘＳｉ１−ｘＯｙにおけるＨｆの比率ｘは、例えばｘ＝０．５〜０．５５程度とすることができる。この場合、金属元素１２ａとシリコン１２ｂは、酸化シリコン膜１１の酸素、あるいは、堆積時に導入される酸化性雰囲気に含まれる酸素と結合した状態で堆積される。
【００３６】
次に、プラズマ窒化処理（窒素プラズマ中に半導体基板１をさらす処理）やアンモニア雰囲気中の熱処理などにより、窒素を酸化シリコン膜１１中に導入する（ステップＳ３）。これにより、図６に示されるように、酸化シリコン膜１１は、窒素が導入されて（窒化されて）、酸窒化シリコン膜１３となる。酸化シリコン膜１１への窒素の導入後、必要に応じて希釈酸素中で比較的高温の熱処理を行うことなどにより、酸窒化シリコン膜１３の余分な窒素を気化させることもできる。ゲート絶縁膜に窒素を導入することで、ゲート電極中に導入される不純物イオンがゲート絶縁膜中を拡散し、Ｓｉ基板に導入されるのを防止することができる。
【００３７】
このようにして、上面（上部）に金属元素１２ａが微量に堆積した酸窒化シリコン膜１３からなるゲート絶縁膜１４，１５が形成される。ゲート絶縁膜１４は、ｎチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜であり、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａのｐ型ウエル３上に形成され、ゲート絶縁膜１５は、ｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜であり、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂのｎ型ウエル５上に形成される。
【００３８】
次に、図７に示されるように、半導体基板１の主面上に、すなわちゲート絶縁膜１４，１５上に、ゲート電極形成用の導電性膜として、シリコン膜２１を形成する（ステップＳ４）。シリコン膜２１は、例えば多結晶シリコン膜であり、ＣＶＤ法などを用いて形成することができる。例えば、モノシランを原料ガスとして６３０℃程度の温度で膜厚１００ｎｍ程度のシリコン膜２１を堆積することができる。
【００３９】
図８は、酸窒化シリコン膜１３（すなわちゲート絶縁膜１４，１５）上にシリコン膜２１を形成した状態を模式的に示す部分拡大断面図であり、上記図５に対応する。上記のように、ステップＳ２で酸化シリコン膜１１上に金属元素１２ａを堆積していたので、図８に模式的に示されるように、シリコン膜２１と酸窒化シリコン膜１３との界面に、金属元素１２ａが局在した状態となっている。なお、図５に示される元素（原子）１２ｂは、酸窒化シリコン膜１３やシリコン膜２１の構成元素であるＳｉ（シリコン）やＯ（酸素）からなるので、図８では元素（原子）１２ｂは酸窒化シリコン膜１３やシリコン膜２１に含めて図示を省略している。
【００４０】
次に、図９に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、シリコン膜２１をパターニング（パターン化、加工、選択的に除去）する（ステップＳ５）。例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などを用いてシリコン膜２１をパターニングすることができる。パターニングされたシリコン膜２１により、ゲート電極２３，２４が形成される。すなわち、ｐ型ウエル３の表面のゲート絶縁膜１４上のシリコン膜２１により、ｎチャネル型ＭＩＳＦＥＴ用のゲート電極２３が形成され、ｎ型ウエル５の表面のゲート絶縁膜１５上のシリコン膜２１により、ｐチャネル型ＭＩＳＦＥＴ用のゲート電極２４が形成される。
【００４１】
次に、図１０に示されるように、ｐ型ウエル３のゲート電極２３の両側の領域にｎ型の不純物をイオン注入することにより、ゲート電極２３に整合して比較的浅い（一対の）ｎ−型半導体領域（ｎ型不純物拡散層）２５を形成する。例えば、ヒ素イオンを加速エネルギー３ｋｅＶ、注入量１×１０１５／ｃｍ２の条件で半導体基板１の主面に対して垂直方向からイオン注入することで、ｎ−型半導体領域２５を形成することができる。それから、ｐ型不純物をイオン注入することなどにより、ｎ−型半導体領域２５を包み込むごとく、パンチスルー防止用のｐ型半導体領域２６を形成する。例えば、ボロンイオンを加速エネルギー１０ｋｅＶ、注入量４×１０１３／ｃｍ２の条件で半導体基板１の主面に対して垂直方向からイオン注入することで、ｐ型半導体領域２６を形成することができる。同様に、ｎ型ウエル５のゲート電極２４の両側の領域にｐ型の不純物をイオン注入することにより、ゲート電極２４に整合して比較的浅い（一対の）ｐ−型半導体領域（ｐ型不純物拡散層）２７を形成し、それから、ｎ型不純物をイオン注入することなどにより、ｐ−型半導体領域２７を包み込むごとく、パンチスルー防止用のｎ型半導体領域２８を形成する。
【００４２】
次に、図１１に示されるように、ゲート電極２３，２４の側壁上に、例えば酸化シリコンなどの絶縁体からなるサイドウォール（側壁絶縁膜、サイドウォールスペーサ）３０を形成する。サイドウォール３０は、例えば、半導体基板１上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。例えば、膜厚５０ｎｍ程度の酸化シリコン膜をプラズマ補助堆積法により４００℃の低温で半導体基板１の全面に堆積した後、異方性ドライエッチングによりゲート電極の側壁部にのみ選択的に酸化シリコン膜を残置させてサイドウォール３０を形成することができる。
【００４３】
次に、サイドウォール３０をイオン注入阻止マスクとして半導体基板１のｎチャネル型ＭＩＳＦＥＴ形成領域１Ａにｎ型の不純物をイオン注入することにより、ｐ型ウエル３のゲート電極２３およびサイドウォール３０の両側の領域に、（一対の）ｎ＋型半導体領域３１（ソース、ドレイン）を形成する。例えば、ヒ素イオンを加速エネルギー３０ｋｅＶ、注入量２×１０１５／ｃｍ２の条件で半導体基板１の主面に対して垂直方向からイオン注入することで、ｎ＋型半導体領域３１を形成することができる。このイオン注入の際に、ゲート電極２３にもｎ型の不純物がイオン注入され、ゲート電極２３は、ｎ型の不純物が導入されたｎ導電型の低抵抗の半導体膜（シリコン膜）となる。同様に、サイドウォール３０をイオン注入阻止マスクとして半導体基板１のｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂにｐ型の不純物（例えばホウ素（Ｂ）など）をイオン注入することにより、ｎ型ウエル５のゲート電極２４およびサイドウォール３０の両側の領域に、（一対の）ｐ＋型半導体領域３２（ソース、ドレイン）を形成する。このイオン注入の際に、ゲート電極２４にもｐ型の不純物がイオン注入され、ゲート電極２４は、ｐ型の不純物が導入されたｐ導電型の低抵抗の半導体膜（シリコン膜）となる。
【００４４】
イオン注入後、導入した不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。例えば、窒素雰囲気中で１０５０℃程度で１秒の短時間熱処理を施して注入イオンを活性化させることができる。
【００４５】
ｎ＋型半導体領域３１は、ｎ−型半導体領域２５よりも不純物濃度が高く、ｐ＋型半導体領域３２は、ｐ−型半導体領域２７よりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域３１およびｎ−型半導体領域２５により形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域３２およびｐ−型半導体領域２７により形成される。
【００４６】
次に、ゲート電極２３，２４、ｎ＋型半導体領域３１およびｐ＋型半導体領域３２の表面を露出させ、例えばコバルト（Ｃｏ）膜をスパッタリング法などにより半導体基板１の全面に相対的に薄く堆積し、熱処理（例えば５００℃の短時間アニール）してシリサイド化を施す。これにより、ゲート電極２３，２４、ｎ＋型半導体領域３１およびｐ＋型半導体領域３２の表面に、それぞれ金属シリサイド層（例えばコバルトシリサイド（ＣｏＳｉ２）層）３３が形成される。金属シリサイド層３３により、ｎ＋型半導体領域３１およびｐ＋型半導体領域３２などの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。その後、未反応のコバルト膜は除去する。例えば、未反応コバルト膜を塩酸と過酸化水素水との混合液で除去し、半導体基板１の露出部（ｎ＋型半導体領域３１およびｐ＋型半導体領域３２上）およびゲート電極２３，２４上に選択的にコバルトシリサイド膜３３を残置させた後、必要に応じて短時間熱処理などを行うことにより、コバルトシリサイド膜３３の低抵抗化を施す。
【００４７】
このようにして、図１１の構造が得られる。すなわち、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａのｐ型ウエル３にｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）４０が形成され、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂのｎ型ウエル５にｐチャネル型のＭＩＳＦＥＴ４１が形成されて、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）が形成される。
【００４８】
次に、図１２に示されるように、半導体基板１上にゲート電極２３，２４を覆うように絶縁膜（層間絶縁膜、表面保護絶縁膜）５１を形成する。絶縁膜５１は、例えば、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜との積層膜または酸化シリコン膜の単体膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜５１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）処理を行って絶縁膜５１の表面を平坦化する。
【００４９】
次に、フォトリソグラフィ法を用いて絶縁膜５１上に形成したフォトレジスト層（図示せず）をエッチングマスクとして、絶縁膜５１をドライエッチングすることにより、ｎ＋型半導体領域（ソース、ドレイン）３１やｐ＋型半導体領域（ソース、ドレイン）３２の上部などにコンタクトホール（開口部）５２を形成する。コンタクトホール５２の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域３１（の表面上のシリサイド膜３３）の一部やｐ＋型半導体領域３２（の表面上のシリサイド膜３３）の一部、あるいはゲート電極２３，２４（の表面上のシリサイド膜３３）の一部などが露出される。
【００５０】
次に、コンタクトホール５２内に、タングステン（Ｗ）などからなるプラグ５３を形成する。プラグ５３を形成するには、例えば、コンタクトホール５２の内部を含む絶縁膜５１上に、例えば窒化チタン（ＴｉＮ）膜などのバリア膜（拡散障壁材）５３ａを形成した後、主導体膜として高融点金属膜（例えばタングステン（Ｗ）膜）５３ｂをバリア膜５３ａ上にコンタクトホール５２を埋めるように形成する。それから、絶縁膜５１上の不要な高融点金属膜５３ｂおよびバリア膜５３ａをＣＭＰ法またはエッチバック法などによって除去することで、コンタクトホール５２内に残存する高融点金属膜５３ｂおよびバリア膜５３ａからなるプラグ５３を形成することができる。
【００５１】
次に、プラグ５３が埋め込まれた絶縁膜５１上に、配線（第１配線層）５４を形成する。例えば、窒化チタン膜５４ａ、アルミニウム膜５４ｂおよび窒化チタン膜５４ｃをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線５４を形成することができる。アルミニウム膜５４ｂは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。窒化チタン膜５４ａ，５４ｃは、チタン膜と窒化チタン膜との積層膜とすることもできる。配線５４はプラグ５３を介して、ｎチャネル型ＭＩＳＦＥＴ４０のソースまたはドレイン用のｎ＋型半導体領域３１、ｐチャネル型ＭＩＳＦＥＴ４１のソースまたはドレイン用のｐ＋型半導体領域３２、ｎチャネル型ＭＩＳＦＥＴ４０のゲート電極２３またはｐチャネル型ＭＩＳＦＥＴ４１のゲート電極２４などと電気的に接続される。配線５４のうち、プラグ５３を介して、ｎチャネル型ＭＩＳＦＥＴ４０のソースまたはドレイン用のｎ＋型半導体領域３１やｐチャネル型ＭＩＳＦＥＴ４１のソースまたはドレイン用のｐ＋型半導体領域３２に接続される配線５４は、ソース・ドレイン電極として機能し、図１２には、ソース・ドレイン電極としての配線５４が図示されている。
【００５２】
配線５４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。
【００５３】
このようにして、図１２の構造が得られる。その後、更に上層の層間絶縁膜や配線層などが形成されて多層配線構造が得られるが、ここではその図示および説明は省略する。
【００５４】
本実施の形態では、上記のように、上面（上部）に金属元素１２ａ（ここではＨｆ）が微量に堆積した酸窒化シリコン膜１３からなるゲート絶縁膜１４，１５を形成し、このゲート絶縁膜１４，１５上に、シリコン膜２１からなるゲート電極２３，２４（Ｓｉゲート電極）を形成している。このため、製造された半導体装置では、ゲート絶縁膜１４とゲート電極２３（シリコン膜２１）との界面近傍には、金属元素１２ａが存在（局在）し、ゲート絶縁膜１５とゲート電極２４（シリコン膜２１）との界面近傍にも、金属元素１２ａが存在（局在）している。半導体装置の製造工程は、種々の熱処理工程を有しており、それら熱処理により金属元素１２ａ（ここではＨｆ）は若干拡散し得るが、ＴＯＦ−ＳＩＭＳ分析によれば、導入された金属元素１２ａ（ここではＨｆ）は、ゲート絶縁膜１４，１５とゲート電極２３，２４（シリコン膜２１）との界面近傍（例えば界面を中心に上下０．５ｎｍ以内の範囲）に局在している。
【００５５】
このため、本実施の形態の半導体装置では、ＣＭＩＳＦＥＴを構成するｎチャネル型ＭＩＳＦＥＴ４０のゲート電極２３はゲート絶縁膜１４上に位置するシリコン膜２１を含み、ｎチャネル型ＭＩＳＦＥＴ４０のゲート絶縁膜１４は酸窒化シリコン膜１３からなり、このゲート電極２３を構成するシリコン膜２１とゲート絶縁膜１４との界面近傍に金属元素１２ａ（ここではＨｆ）が導入された状態となっている。また、ＣＭＩＳＦＥＴを構成するｐチャネル型ＭＩＳＦＥＴ４１のゲート電極２４はゲート絶縁膜１５上に位置するシリコン膜２１を含み、ｐチャネル型ＭＩＳＦＥＴ４１のゲート絶縁膜１５は酸窒化シリコン膜１３からなり、このゲート電極２３を構成するシリコン膜２１とゲート絶縁膜１５との界面近傍に金属元素１２ａ（ここではＨｆ）が導入された状態となっている。
【００５６】
次に、本実施の形態の半導体装置の効果についてより詳細に説明する。
【００５７】
上記のようにして製造したＣＭＩＳＦＥＴを有する半導体装置（図１２の半導体装置）において、ＣＭＩＳＦＥＴを構成するｎチャネル型ＭＩＳＦＥＴ４０とｐチャネル型ＭＩＳＦＥＴ４１のそれぞれについて、電気特性を評価した。図１３は、チャネル長Ｌ＝４μｍ、チャネル幅Ｗ＝１０μｍの場合のＣＭＩＳＦＥＴ(ｎチャネル型ＭＩＳＦＥＴ４０およびｐチャネル型ＭＩＳＦＥＴ４１)の電気特性を示す表である。図１３の表には、Ｈｆ堆積量Ｄ１、容量測定から導出したゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness：等価酸化膜厚）、反転側の容量値の最大値から導出したＳｉＯ２に換算したゲート絶縁膜の電気的膜厚ＣＥＴ、フラットバンド電圧ＶＦＢ、しきい電圧（しきい値、しきい値電圧）Ｖｔｈが示されている。
【００５８】
図１３の表で示されるＨｆ堆積量Ｄ１（Ｈｆ原子の面密度）は、ステップＳ２において酸化シリコン膜１１上に金属元素１２ａとして堆積したＨｆの面密度を、ＩＣＰ（Inductively Coupled Plasma）分析法により測定した値である。また、ドレイン電圧Ｖｄ＝０．０５Ｖまたは−０．０５Ｖを印加したときのドレイン電流Ｉｄのゲート電圧Ｖｇに対する依存性において、ドレイン電流Ｉｄの傾きが最大になる点を通り、その最大傾きを有する直線がＩｄ＝０になるゲート電圧をしきい電圧Ｖｔｈ（いわゆる外挿したしきい値）として、図１３の表にまとめている。さらに、split−ＣＶ法を用いて導出した移動度（電子移動度および正孔移動度）の最大値も、図１３の表に示してある。
【００５９】
また、図１３には、試料１〜試料７が示されているが、このうちの試料１は、本実施の形態とは異なり、１．８ｎｍの酸化シリコン膜１１上に金属元素１２ａ（ここではＨｆ）を堆積させることなくＣＭＩＳＦＥＴを作製したものである。従って、試料１では、ゲート絶縁膜は純粋な酸窒化シリコン（ＳｉＯＮ）膜により形成され、ゲート電極とゲート絶縁膜の界面近傍に金属元素１２ａ（ここではＨｆ）は導入されていない。
【００６０】
それに対して、図１３の表に示された試料２〜試料７はいずれも、本実施の形態のように、酸化シリコン膜１１上に金属元素１２ａとしてＨｆを堆積してＣＭＩＳＦＥＴを作製したものであるが、試料２〜試料７で、酸化シリコン膜１１上に堆積するＨｆ原子の面密度を変化させている。従って、試料２〜試料７では、ゲート絶縁膜１４，１５とゲート電極２３，２４との界面近傍に金属元素１２ａとしてＨｆが導入されており、導入されたＨｆの面密度（堆積量Ｄ１）が試料２〜試料７まで徐々に増加している。
【００６１】
なお、試料１〜試料５は、酸化シリコン膜１１の膜厚を１．８ｎｍとし、試料６および試料７は、酸化シリコン膜１１の膜厚を１．４ｎｍとしている。また、試料１〜試料７において、ｎチャネル型ＭＩＳＦＥＴ４０のチャネル領域４の不純物濃度は８×１０１６／ｃｍ３とし、ｐチャネル型ＭＩＳＦＥＴ４１のチャネル領域６の不純物濃度は５×１０１６／ｃｍ３としてある。
【００６２】
図１３の表からも分かるように、ｎチャネル型ＭＩＳＦＥＴ４０のフラットバンド電圧ＶＦＢは、Ｈｆ堆積量Ｄ１の増大とともに連続的に増大（絶対値は減少）し、ｐチャネル型ＭＩＳＦＥＴ４１のフラットバンド電圧ＶＦＢは、Ｈｆ堆積量Ｄ１の増大とともに減少（絶対値も減少）する。しきい電圧Ｖｔｈに関しては、ｎチャネル型ＭＩＳＦＥＴ４０およびｐチャネル型ＭＩＳＦＥＴ４１ともに、フラットバンド電圧ＶＦＢの変化に対応した変化が見られ、Ｈｆ導入量（Ｈｆ堆積量Ｄ１）の増大とともに、ｎチャネル型ＭＩＳＦＥＴ４０のしきい電圧Ｖｔｈは増大し、ｐチャネル型ＭＩＳＦＥＴ４１のしきい電圧Ｖｔｈは減少する。
【００６３】
一方、図１３の表からも分かるように、ｎチャネル型ＭＩＳＦＥＴ４０のＣＥＴは、堆積したＨｆ原子の面密度（Ｈｆ堆積量Ｄ１）の増大によって、ＥＯＴの増大の分だけ同様に増大した。それに対して、ｐチャネル型ＭＩＳＦＥＴ４１のＣＥＴは、ゲートの空乏化が進んだ結果、Ｈｆ堆積量Ｄ１増大によるＥＯＴの増大分以上に増大する。そして、Ｈｆ導入量（Ｈｆ堆積量Ｄ１）が５×１０１４／ｃｍ２以上では、ｎチャネル型ＭＩＳＦＥＴ４０のＣＥＴとｐチャネル型ＭＩＳＦＥＴ４１のＣＥＴとの間に、約０．５ｎｍの差が生じる。
【００６４】
また、図１３の表からも分かるように、ｎチャネル型ＭＩＳＦＥＴ４０の電子移動度は、１．８ｎｍの酸化シリコン膜１１上にＨｆを堆積した場合（試料２〜試料５に対応）には、Ｈｆを堆積しない場合（試料１に対応）に比べて７％の劣化にとどまる。しかしながら、ｎチャネル型ＭＩＳＦＥＴ４０の電子移動度は、１．４ｎｍのシリコン酸化膜上にＨｆを堆積した場合（試料６および試料７に対応）には、Ｈｆを堆積しない場合（試料１に対応）に比べて約２０％劣化することが分かる。これは、電子移動度が、界面の酸化シリコン（ＳｉＯ２）膜厚に律速されるためである。また、ｐチャネル型ＭＩＳＦＥＴ４１の正孔（ホール）移動度は、酸化シリコン膜１１の膜厚が１．８ｎｍの場合（試料１〜試料５に対応）には、Ｈｆを導入しても移動度は変化しないが、１．４ｎｍのシリコン酸化膜上にＨｆを堆積した場合（試料６および試料７に対応）には、約５％劣化することが分かる。
【００６５】
図１４は、ｎチャネル型ＭＩＳＦＥＴ４０のしきい電圧Ｖｔｈとドレイン電流Ｉｄ（ここではＶｇ−Ｖｔｈ＝０．７Ｖにおけるドレイン電流）との関係と、ｐチャネル型ＭＩＳＦＥＴ４１のしきい電圧Ｖｔｈとドレイン電流Ｉｄ（ここではＶｇ−Ｖｔｈ＝−０．７Ｖにおけるドレイン電流）との関係を示すグラフである。
【００６６】
図１４では、Ｈｆ堆積量Ｄ１＝０、Ｈｆ堆積量Ｄ１＝５×１０１３原子／ｃｍ２、Ｈｆ堆積量Ｄ１＝２．７×１０１４原子／ｃｍ２、Ｈｆ堆積量Ｄ１＝５．０×１０１４原子／ｃｍ２のそれぞれの場合について、ｎチャネル型ＭＩＳＦＥＴ４０のチャネル（チャネル領域４）の不純物濃度を変化させたときの、ｎチャネル型ＭＩＳＦＥＴ４０のしきい電圧Ｖｔｈとドレイン電流Ｉｄの関係がプロットされている。更に、図１４では、Ｈｆ堆積量Ｄ１＝０、Ｈｆ堆積量Ｄ１＝５×１０１３原子／ｃｍ２、Ｈｆ堆積量Ｄ１＝２．７×１０１４原子／ｃｍ２、Ｈｆ堆積量Ｄ１＝５．０×１０１４原子／ｃｍ２のそれぞれの場合について、ｐチャネル型ＭＩＳＦＥＴ４１のチャネル（チャネル領域６）の不純物濃度を変化させたときの、ｐチャネル型ＭＩＳＦＥＴ４１のしきい電圧Ｖｔｈとドレイン電流Ｉｄの関係がプロットされている。なお、図１４で実線で示されたＨｆ堆積量Ｄ１＝０の場合は、ゲート電極との界面に金属元素１２ａを導入していない従来のＳｉＯＮゲート絶縁膜に対応する。また、図１４に示されるＨｆ堆積量Ｄ１＝５×１０１３原子／ｃｍ２、Ｈｆ堆積量Ｄ１＝２．７×１０１４原子／ｃｍ２、Ｈｆ堆積量Ｄ１＝５．０×１０１４原子／ｃｍ２の場合は、本実施の形態のように、ゲート絶縁膜とゲート電極との界面に金属元素１２ａ、ここではＨｆを導入した場合に対応する。
【００６７】
図１４のｎチャネル型ＭＩＳＦＥＴ４０のドレイン電流Ｉｄは、Ｖｓ（ソース電圧）＝０Ｖ、Ｖｗ（ウエル電圧）＝０Ｖ、Ｖｄ（ドレイン電圧）＝１．２Ｖとして測定した。ｎチャネル型ＭＩＳＦＥＴ４０のしきい電圧Ｖｔｈは次のようにして決定した。まず、Ｖｓ＝０Ｖ、Ｖｗ＝０Ｖ、Ｖｄ＝０．０５Ｖでゲート電圧Ｖｇを変化させたときのしきい電圧Ｖｔｈ０を導出し、Ｖｇ＝Ｖｔｈ０におけるドレイン電流Ｉｄ０を導出する。そして、Ｖｓ＝０Ｖ、Ｖｗ＝０Ｖ、Ｖｄ＝１．２Ｖとして、ドレイン電流Ｉｄのゲート電圧依存を測定し、Ｉｄ＝Ｉｄ０となるゲート電圧Ｖｇをしきい電圧Ｖｔｈとした。
【００６８】
また、ｎチャネル型ＭＩＳＦＥＴ４０のチャネル（チャネル領域４）の不純物濃度（ここではボロン濃度）Ｃｐを、８×１０１６／ｃｍ３（図１４のグラフでは白丸（○）で示されている）、４×１０１７／ｃｍ３（図１４のグラフでは白四角（□）で示されている）、９×１０１７／ｃｍ３（図１４のグラフでは白三角（△）で示されている）、および１．５×１０１８／ｃｍ３（図１４のグラフでは白ダイヤ（◇）で示されている）の４種類に変えて、Ｈｆ堆積量Ｄ１が同じもの同士を直線で結んでいる。
【００６９】
一方、ｐチャネル型ＭＩＳＦＥＴ４１のドレイン電流Ｉｄは、Ｖｓ＝０Ｖ、Ｖｗ＝０Ｖ、Ｖｄ＝−１．２Ｖとして測定した。ｐチャネル型ＭＩＳＦＥＴ４１のしきい電圧Ｖｔｈは次のようにして決定した。まず、Ｖｓ＝０Ｖ、Ｖｗ＝０Ｖ、Ｖｄ＝−０．０５Ｖでゲート電圧Ｖｇを変化させたときのしきい電圧Ｖｔｈ０を導出し、Ｖｇ＝Ｖｔｈ０におけるドレイン電流Ｉｄ０を導出する。そして、Ｖｓ＝０Ｖ、Ｖｗ＝０Ｖ、Ｖｄ＝−１．２Ｖとして、ドレイン電流Ｉｄのゲート電圧依存を測定し、Ｉｄ＝Ｉｄ０となるゲート電圧Ｖｇをしきい電圧Ｖｔｈとした。
【００７０】
また、ｐチャネル型ＭＩＳＦＥＴ４１のチャネル（チャネル領域６）の不純物濃度（ここではリン濃度）Ｃｎを、６×１０１６／ｃｍ３（図１４のグラフでは黒丸（●）で示されている）、３×１０１７／ｃｍ３（図１４のグラフでは黒四角（■）で示されている）、および８×１０１７／ｃｍ３（図１４のグラフでは黒三角（▲）で示されている）の３種類に変えて、Ｈｆ堆積量Ｄ１が同じもの同士を直線で結んでいる。
【００７１】
図１４のグラフにおいて、ゲート絶縁膜が同じ場合（すなわちＨｆ堆積量Ｄ１が同じ場合）、チャネル（チャネル領域４，６）の不純物濃度の増大とともに、しきい電圧Ｖｔｈの絶対値が増大し、ドレイン電流Ｉｄが低下している。これは、チャネルの不純物濃度の増大によって、チャネルの電子移動度が低下するためである。しかしながら、酸化シリコン膜１１上に微量の金属元素１２ａ、ここではＨｆ原子を堆積してゲート絶縁膜１４，１５を形成した場合、Ｈｆを堆積しないＳｉＯＮ膜によりゲート絶縁膜を形成した場合（Ｈｆ堆積量Ｄ１＝０の場合に対応し、図１４では実線で結ばれている）と比べて、しきい電圧Ｖｔｈの絶対値が増大し、同じしきい電圧Ｖｔｈで比較したドレイン電流Ｉｄが増大することが分かる。これは、微量のＨｆ原子を堆積することで（すなわちゲート絶縁膜とゲート電極との界面にＨｆ原子を導入することで）、同じＶｔｈを実現するために必要なチャネル（チャネル領域４，６）の不純物濃度を小さくすることができ、チャネルの不純物濃度の低下に伴い、不純物イオンを散乱源とする移動度の劣化が抑制され（すなわち移動度が増大し）、それによってドレイン電流Ｉｄが増大するためである。
【００７２】
Ｈｆ堆積量Ｄ１の最適値は、目的とするデバイスの設計値で異なるが、９０ｎｍ世代以降のデバイスが要求する２．２ｎｍ以下のゲート絶縁膜を適用したデバイスの場合、しきい電圧Ｖｔｈの絶対値を０．５５Ｖ以下に調整する必要性がある。従って、ｐチャネル型ＭＩＳＦＥＴ４１のしきい電圧Ｖｔｈの調整のため、Ｈｆ堆積量Ｄ１を５×１０１４原子／ｃｍ２以下に制御する必要がある。
【００７３】
このように、図１４にも示されるように、ｎチャネル型およびｐチャネル型のＭＩＳＦＥＴ４０，４１の両方において、酸化シリコン膜１１上にＨｆＯ２膜に換算して１ＭＬ（１原子層）にも及ばない微量の金属元素１２ａ（ここではＨｆ原子）を堆積することによって、しきい電圧Ｖｔｈの絶対値を大きくでき、また、しきい電圧Ｖｔｈを固定したときのドレイン電流Ｉｄを増大できることを見出した。すなわち、ゲート絶縁膜１４，１５とゲート電極２３，２４との界面近傍に微量の金属元素１２ａ（ここではＨｆ原子）を導入することにより、ｎチャネル型およびｐチャネル型のＭＩＳＦＥＴ４０，４１の両方において、しきい電圧Ｖｔｈの絶対値を大きくでき、また、しきい電圧Ｖｔｈを固定したときチャネル領域の不純物濃度を少なくすることができ、それによってドレイン電流Ｉｄを増大できることを見出した。
【００７４】
図１５は、ゲート長が６０ｎｍのｎチャネル型ＭＩＳＦＥＴ４０とｐチャネル型ＭＩＳＦＥＴ４１のそれぞれについて、ゲート絶縁膜とゲート電極の界面近傍でのＨｆの面密度（Ｈｆ堆積量Ｄ１に相当する）とＯＮ電流（オン電流）の関係を示すグラフである。電源電圧は１．２Ｖ、ＯＮ電流はＩＯＦＦ（オフ電流）＝２０ｐＡ／μｍの値とするＬＳＴＰデバイスをターゲットにしたものである。それぞれのゲート絶縁膜のＥＯＴは、リーク電流が１．５×１０−２Ａ／ｃｍ２以下になるように、最初に形成する酸化シリコン膜１１の膜厚を調整し、最終的にＥＯＴ＝１．７ｎｍ〜２．１ｎｍのゲート絶縁膜１４，１５を形成している。また、短チャネル効果（オフ電流増大）を抑制するために、チャネル（チャネル領域４，６）の不純物濃度を２×１０１７／ｃｍ３〜７×１０１７／ｃｍ３の範囲で調整している。
【００７５】
図１５からも分かるように、ゲート絶縁膜１４，１５とゲート電極２３，２４との界面近傍に５×１０１４原子／ｃｍ２以下の微量のＨｆ原子を導入することで、Ｈｆを導入していない場合（従来のＳｉＯＮゲート絶縁膜に対応）に比べて、ｎチャネル型ＭＩＳＦＥＴ４０とｐチャネル型ＭＩＳＦＥＴ４１の両方において高いＯＮ電流を実現することができる。このように、ゲート電極とゲート電極との界面に金属元素１２ａを導入しない従来のＳｉＯＮゲート絶縁膜の場合よりも優れたＣＭＩＳＦＥＴ特性を有する半導体装置（例えばＬＳＴＰデバイス）を得ることができる。
【００７６】
本実施の形態とは異なり、界面に金属元素１２ａを導入することなく、酸化シリコン膜または酸窒化シリコン膜からなるゲート絶縁膜と、そのゲート絶縁膜上に位置するシリコン膜からなるゲート電極を形成した場合、しきい電圧を制御してしきい電圧の絶対値を大きくするには、チャネル領域の不純物濃度を増大させる必要がある。しかしながら、チャネル領域の不純物濃度の増大は、ＭＩＳＦＥＴのＯＮ電流の低下を招いてしまう。それに対して、本実施の形態では、酸化シリコン膜または酸窒化シリコン膜からなるゲート絶縁膜と、そのゲート絶縁膜上に位置するシリコン膜を含むゲート電極とを形成しているが、ゲート絶縁膜とゲート電極の界面に金属元素１２ａを導入しており、金属元素１２ａの導入量（面密度）によって、しきい電圧を制御することができ、しきい電圧の絶対値を大きくすることが可能である。このため、界面への金属元素１２ａの導入により、ＭＩＳＦＥＴのチャネル領域の不純物濃度を増大させなくとも、しきい電圧の絶対値を増大させることができ、チャネル領域の不純物濃度を相対的に小さくすることが可能になり、ＭＩＳＦＥＴのＯＮ電流を相対的に増大させることができる。従って、ＭＩＳＦＥＴを有する半導体装置の性能を向上させることができる。また、消費電力を抑制でき、また、より高速のＣＭＩＳＦＥＴを有する半導体装置を実現することができる。
【００７７】
また、本実施の形態では、ゲート絶縁膜とゲート電極の界面への金属元素１２ａの導入により、しきい電圧の絶対値を増大させることができ、ＭＩＳＦＥＴのチャネル領域の不純物濃度を低減することが可能である。ｎチャネル型およびｐチャネル型のＭＩＳＦＥＴ４０，４１のチャネル領域の不純物濃度（チャネル領域４，６の不純物濃度に対応する）は、１．２×１０１８／ｃｍ３以下であることが好ましく、７×１０１７／ｃｍ３以下であれば更に好ましい。これにより、ＭＩＳＦＥＴ４０，４１のＯＮ電流を向上させることができる。また、チャネル領域の不純物濃度が低すぎると、短チャネル効果が生じたり、あるいはチャネル領域の不純物濃度の制御性が低下する可能性がある。このため、ｎチャネル型およびｐチャネル型のＭＩＳＦＥＴ４０，４１のチャネル領域の不純物濃度（チャネル領域４，６の不純物濃度に対応する）を、２×１０１７／ｃｍ３以上とすればより好ましく、４×１０１７／ｃｍ３以上とすれば更に好ましい。これにより、短チャネル効果を抑制でき、また、チャネル領域の不純物濃度の制御性を向上させることが可能になる。従って、半導体装置の完成後のｎチャネル型およびｐチャネル型のＭＩＳＦＥＴ４０，４１のチャネル領域の不純物濃度（チャネル領域４，６の不純物濃度に対応する）は、１．２×１０１８／ｃｍ３以下であることが好ましく、２×１０１７／ｃｍ３〜１．２×１０１８／ｃｍ３であればより好ましく、４×１０１７／ｃｍ３〜７×１０１７／ｃｍ３であれば更に好ましい。
【００７８】
また、ゲート絶縁膜とゲート電極の界面に導入した金属元素１２ａの面密度が多すぎると、図１５にも示されるように、かえってＭＩＳＦＥＴのＯＮ電流の低下を招いてしまう可能性がある。しかしながら、本実施の形態のように、ゲート電極とゲート絶縁膜との界面近傍に導入した金属元素１２ａの面密度が５×１０１４原子／ｃｍ２以下であれば、ゲート電極とゲート絶縁膜との界面近傍に金属元素１２ａを導入しなかった場合以上のＯＮ電流を確保することができる。また、ゲート電極とゲート絶縁膜との界面近傍に導入した金属元素１２ａの面密度が５×１０１４原子／ｃｍ２以下であれば、金属元素１２ａを導入しなかった場合以上のＯＮ電流を確保でき、半導体装置の性能を向上できるが、界面近傍の金属元素１２ａの面密度を１．５×１０１４原子／ｃｍ２以下とすれば、ＯＮ電流を更に増大して半導体装置の性能をより向上させることが可能になる。従って、ゲート電極とゲート絶縁膜との界面近傍に導入した金属元素１２ａの面密度が５×１０１４原子／ｃｍ２以下であれば、しきい電圧の制御（しきい電圧の絶対値の増大）とＯＮ電流の向上とが両立できる。また、界面近傍の金属元素１２ａの面密度が１．５×１０１４原子／ｃｍ２以下であれば、それら両立効果をより向上させることができる。
【００７９】
また、ゲート絶縁膜とゲート電極の界面に導入した金属元素１２ａの面密度が多すぎると、ｎチャネル型ＭＩＳＦＥＴ４０のしきい電圧の絶対値とｐチャネル型ＭＩＳＦＥＴ４１のしきい電圧の絶対値の差が大きくなる可能性がある。しかしながら、本実施の形態のように、ゲート電極とゲート絶縁膜との界面近傍に導入した金属元素１２ａの面密度を５×１０１４原子／ｃｍ２以下、より好ましくは１．５×１０１４原子／ｃｍ２以下とすることで、ｎチャネル型ＭＩＳＦＥＴ４０のしきい電圧の絶対値とｐチャネル型ＭＩＳＦＥＴ４１のしきい電圧の絶対値の差が小さい状態を維持しながら、しきい電圧を制御することができる。
【００８０】
また、ゲート絶縁膜とゲート電極の界面に導入した金属元素１２ａの面密度が少なすぎると、ゲート絶縁膜とゲート電極の界面への金属元素１２ａの導入量の制御が難しくなり、しきい電圧の調整が容易ではなくなる。例えば、ステップＳ２の金属元素堆積処理１２において、金属元素１２ａの面密度が１×１０１３原子／ｃｍ２よりも少ない場合は、酸化シリコン膜１１上に金属元素１２ａを設計値通りの面密度で均一に堆積させるのは容易ではなく、半導体基板毎に導入した金属元素１２ａの面密度が変動して、半導体基板毎にしきい電圧がばらつきやすくなる。あるいは、同じ半導体基板であっても、ＣＭＩＳＦＥＴ毎にしきい電圧がばらつきやすくなる。これは、半導体装置の歩留まりを低下させる。しかしながら、本実施の形態のように、ゲート電極とゲート絶縁膜との界面近傍に導入した金属元素１２ａの面密度が１×１０１３原子／ｃｍ２以上であれば、ゲート絶縁膜とゲート電極の界面への金属元素１２ａの導入量の制御が容易となり、しきい電圧を所望の値にばらつきなく制御することが可能になる。例えば、ステップＳ２の金属元素堆積処理１２において、酸化シリコン膜１１上に金属元素１２ａを設計値通りの面密度で堆積させることができ、半導体基板毎に導入した金属元素１２ａの面密度が変動するのを抑制または防止でき、半導体基板毎にしきい電圧がばらついくのを抑制または防止することができる。また、ゲート電極とゲート絶縁膜との界面近傍に導入した金属元素１２ａの面密度が５×１０１３原子／ｃｍ２以上であれば、このような効果をより高めることができるので、更に好ましい。従って、ゲート電極とゲート絶縁膜との界面近傍に導入した金属元素１２ａの面密度は、１×１０１３〜５×１０１４原子／ｃｍ２であることが好ましく、５×１０１３〜１．５×１０１４原子／ｃｍ２であれば更に好ましい。なお、これらのことは、後述の実施の形態４，５のように、イオン注入により金属元素１２ａを導入する場合についても、同様である。
【００８１】
このように、本実施の形態では、ゲート絶縁膜とゲート電極の界面近傍に１×１０１３〜５×１０１４原子／ｃｍ２の面密度で金属元素１２ａを導入したことにより、ＭＩＳＦＥＴを有する半導体装置の性能を向上させることができる。
【００８２】
また、本実施の形態で製造した半導体装置のゲート絶縁膜１４，１５およびゲート電極２３，２４について、ＴＯＦ−ＳＩＭＳ分析から導出したＳｉ，Ｏ、Ｈｆ、Ｎの分布によると、導入されたＨｆ（金属元素１２ａ）は、ゲート絶縁膜１４，１５とゲート電極２３，２４（シリコン膜２１）との界面を中心に上下０．５ｎｍ以内の範囲に局在している結果が得られた。酸化シリコン膜１１または酸窒化シリコン膜１３上には、ＨｆＯ２膜に換算して１層にも満たない量のＨｆ原子（金属元素１２ａ）しか堆積されておらず、ゲート絶縁膜１４，１５（酸窒化シリコン膜１３）とゲート電極２３，２４（シリコン膜２１）との界面にＨｆ（金属元素１２ａ）がドーピングされた状態にあると考えてよい。Ｈｆ原子（金属元素１２ａ）がシリコン基板領域（ここではチャネル領域４，６）よりもはなれた位置にあることが、電子移動度の低下を最小限に抑制できた原因と考えられる。
【００８３】
図１６は、ゲート絶縁膜１４，１５への窒素の導入量が、ｎチャネル型ＭＩＳＦＥＴ４０とｐチャネル型ＭＩＳＦＥＴ４１のしきい電圧Ｖｔｈに及ぼす影響を示すグラフである。図１６のグラフでは、Ｈｆ堆積量Ｄ１を３×１０１３〜２．７×１０１４原子／ｃｍ２まで変化させてＣＭＩＳＦＥＴを形成した場合の、ｎチャネル型ＭＩＳＦＥＴ４０のしきい電圧Ｖｔｈとｐチャネル型ＭＩＳＦＥＴ４１のしきい電圧Ｖｔｈとの相関について、ゲート絶縁膜１４，１５への窒素導入量が多い場合と少ない場合について比較してある。
【００８４】
ここでは、ゲート絶縁膜１４，１５への窒素導入量を、窒素（Ｎ）原子数と酸素（Ｏ）原子数の和に対する窒素（Ｎ）原子数の比であるＮ／（Ｎ＋Ｏ）で定義し、Ｘ線光電子分光法から導出した。図１６のグラフでは、ゲート絶縁膜１４，１５への窒素導入量が多い場合としてＮ／（Ｎ＋Ｏ）＝０．２〜０．３の場合（図１６のグラフでは四角（□）で示されている）と、ゲート絶縁膜１４，１５への窒素導入量が少ない場合としてＮ／（Ｎ＋Ｏ）＝０．１〜０．２の場合（図１６のグラフでは三角（△）で示されている）とが、示されている。
【００８５】
ゲート絶縁膜とゲート電極との界面に微量Ｈｆを導入することにより得られる効果をｎチャネル型ＭＩＳＦＥＴ４０とｐチャネル型ＭＩＳＦＥＴ４１の両方で最適化するためには、しきい電圧Ｖｔｈのシフト量の絶対値がｎチャネル型ＭＩＳＦＥＴ４０とｐチャネル型ＭＩＳＦＥＴ４１とでほぼ等しいことが望ましい。
【００８６】
図１６のグラフからも分かるように、ゲート絶縁膜１４，１５への窒素導入量がＮ／（Ｎ＋Ｏ）＝０．１〜０．２と比較的少ない場合のフラットバンド電圧（しきい電圧Ｖｔｈ）のシフトは、ｎチャネル型ＭＩＳＦＥＴ４０とｐチャネル型ＭＩＳＦＥＴ４１との間でほぼ対称的である。すなわち、しきい電圧Ｖｔｈのシフトの絶対値が、ｎチャネル型ＭＩＳＦＥＴ４０とｐチャネル型ＭＩＳＦＥＴ４１とで同程度となる。
【００８７】
それに対して、ゲート絶縁膜１４，１５への窒素導入量がＮ／（Ｎ＋Ｏ）＝０．２〜０．３と比較的多い場合、フラットバンド電圧（しきい電圧Ｖｔｈ）は、ｐチャネル型ＭＩＳＦＥＴ４１におけるシフトが相対的に大きく、ｎチャネル型ＭＩＳＦＥＴ４０におけるシフトが相対的に小さい。すなわち、しきい電圧Ｖｔｈのシフトの絶対値が、ｎチャネル型ＭＩＳＦＥＴ４０とｐチャネル型ＭＩＳＦＥＴ４１とで異なる大きさとなる。これは、ゲート絶縁膜１４，１５への窒素導入量が多すぎるため、正の固定電荷が発生し、ｎチャネル型ＭＩＳＦＥＴ４０およびｐチャネル型ＭＩＳＦＥＴ４１ともにフラットバンド電圧が負の方向にシフトしたためと考えられる。また、本発明者の検討によれば、ゲート絶縁膜１４にＮ／（Ｎ＋Ｏ）＝０．１〜０．２程度の窒素が導入されていれば、ゲート電極２３のボロン不純物の半導体基板１への拡散を抑制できることを確認している。従って、ゲート絶縁膜１４，１５中への窒素導入は、ゲート電極２３のボロン不純物の半導体基板１への拡散を止めるために必要な量に制限することが望ましい。
【００８８】
次に、本実施の形態をさらに薄膜化したゲート絶縁膜に適用する方法を説明する。ＩＴＲＳロードマップによると、２００６年のＬＯＰ（低動作電力）デバイスは、ゲート長が３７ｎｍ、電源電圧が０．９Ｖ、ＩＯＦＦ＝３ｎＡ／μｍ、リーク電流が２．７Ａ／ｃｍ２、ＥＯＴ＝１．３ｎｍ、Ｖｔｈ＝０．２８Ｖである。この場合、上記図１〜図１２を参照して説明した手法と同様の方法を用いてＬＯＰデバイスを作製できる。但し、半導体基板１上に形成する酸化シリコン膜１１を１．３ｎｍ程度に薄膜化し、酸化シリコン膜１１上へのＨｆ堆積量を１×１０１３〜５×１０１４原子／ｃｍ２に制御することで、従来のＳｉＯＮゲート絶縁膜を有するＭＩＳＦＥＴ（ゲート電極とゲート絶縁膜の界面に金属元素１２ａを導入していない場合）よりも優れたＦＥＴ特性を、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴともに実現することができる。このときのゲート絶縁膜のＥＯＴは１．２ｎｍ程度であり、また、チャネル（チャネル領域４，６）へ導入する不純物濃度は３×１０１７／ｃｍ３〜１×１０１８／ｃｍ３の範囲で調整すれば、より好ましい。
【００８９】
また、本実施の形態では、ゲート絶縁膜１４，１５とゲート電極２３，２４との界面近傍に導入する金属元素１２ａとしてＨｆ（ハフニウム）を用いた場合について説明したが、Ｈｆの代わりに、Ｚｒ（ジルコニウム）、Ｐｔ（白金）、Ｍｏ（モリブデン）、Ｗ（タングステン）など、結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位とアクセプター準位の両レベル（両方の界面準位）を形成する金属元素を、金属元素１２ａとして用いることができる。本発明者の検討によれば、結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位とアクセプター準位の両レベルを形成する金属元素（Ｈｆ、Ｚｒ、Ｐｔ、Ｍｏ、Ｗなど）を上記Ｈｆと同程度の堆積量（面密度）でゲート絶縁膜とゲート電極との界面近傍に導入することによって、上記Ｈｆの場合とほぼ同様のフラットバンド電圧（しきい電圧）のシフトが見られた。このことは、金属元素１２ａの導入により、ゲート絶縁膜上に位置するシリコン膜２１を含有するゲート電極（Ｓｉゲート電極）とゲート絶縁膜との界面に界面準位が形成され、ゲート電極（Ｓｉゲート電極）の導電型によって、界面準位が空いている状態（ｐ型Ｓｉゲート電極）と埋められた状態（ｎ型Ｓｉゲート電極）が形成され、上記現象が生じていることを示唆している。
【００９０】
また、２種類以上を組み合わせることで結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位とアクセプター準位の両レベルを形成することができる金属元素であれば、２種類以上の金属元素をゲート絶縁膜１４，１５とゲート電極２３，２４との界面近傍に金属元素１２ａとして導入することもでき、この場合も、上記のようなＨｆを導入した場合とほぼ同様の効果を得ることができる。すなわち、上記金属元素１２ａが、結晶シリコン（Ｓｉ）のバンドギャップ内にアクセプター準位を形成することができる第１の金属元素と、結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位を形成することができる第２の金属元素の両方を含み、それら第１および第２の金属元素を金属元素１２ａとしてゲート絶縁膜１４，１５とゲート電極２３，２４との界面近傍に導入することもできる。
【００９１】
結晶シリコン（Ｓｉ）のバンドギャップ内にアクセプター準位を形成できる前記第１の金属元素には、例えば、Ｈｆ（ハフニウム），Ｚｒ（ジルコニウム），Ｐｔ（白金），Ｍｏ（モリブデン），Ｗ（タングステン），Ｎｉ（ニッケル），Ａｌ（アルミニウム）がある。結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位を形成できる前記第２の金属元素には、例えば、Ｈｆ（ハフニウム），Ｚｒ（ジルコニウム），Ｐｔ（白金），Ｍｏ（モリブデン），Ｗ（タングステン），Ｔｉ（チタン），Ｔａ（タンタル）がある。このうち、Ｈｆ，Ｚｒ，Ｐｔ，Ｍｏ，Ｗは、結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位とアクセプター準位の両レベルを形成することができる。
【００９２】
例えば、Ｔｉ（チタン）とＡｌ（アルミニウム）や、Ｔａ（タンタル）とＡｌ（アルミニウム）、Ｔｉ（チタン）とＮｉ（ニッケル）などの組合せたものを金属元素１２ａとして用いることで、上記Ｈｆの場合とほぼ同様のフラットバンド電圧シフトを得ることができる。
【００９３】
すなわち、本実施の形態では、ＭＩＳＦＥＴ４０，４１からなるＣＭＩＳＦＥＴにおいて、ｎチャネル型のＭＩＳＦＥＴ４０のゲート電極２３とゲート絶縁膜１４との界面近傍に、結晶シリコン（Ｓｉ）のバンドギャップ内にアクセプター準位を形成できる金属元素（Ｈｆ，Ｚｒ，Ｐｔ，Ｍｏ，Ｗ，Ｎｉ，Ａｌなど）が金属元素１２ａとして導入され、ｐチャネル型のＭＩＳＦＥＴ４１のゲート電極２４とゲート絶縁膜１５との界面近傍に、結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位を形成できる金属元素（Ｈｆ，Ｚｒ，Ｐｔ，Ｍｏ，Ｗ、Ｔｉ，Ｔａなど）が金属元素１２ａとして導入されていればよい。
【００９４】
このように、本実施の形態は、ゲート絶縁膜とゲート電極の界面近傍に導入する金属元素１２ａとして、Ｈｆのみにとどまらず、上記のような他の金属元素を用い、同様の方法で適用することで、同様の効果を得ることができる。
【００９５】
また、上記実施の形態では、ＩＴＲＳロードマップが予想する２００６年におけるデバイスの設計値を例に挙げて、具体的なＨｆ堆積量を示したが、異なる設計値に対しても同様に本実施の形態を適用することができる。漏れ電流を抑制できる初期酸化シリコン（ＳｉＯ２）膜厚を選択し、チャネルの不純物濃度として１．２×１０１８／ｃｍ３以下で、しかも、短チャネル効果を抑制できる濃度を選択し、さらに、Ｓｉゲート電極とゲート絶縁膜の界面近傍に１×１０１３〜５×１０１４原子／ｃｍ２の金属元素１２ａを導入することによって、しきい電圧を調整すれば、従来の酸窒化シリコン膜をゲート電極として用いたＭＩＳＦＥＴよりも優れたＦＥＴ特性を実現できる。
【００９６】
また、本実施の形態では、ステップＳ２で酸化シリコン膜１１上に金属元素１２ａを堆積した後で、ステップＳ３で酸化シリコン膜１１を窒化して窒化シリコン膜１３を形成している。上記図１６を参照して説明したように、ゲート絶縁膜１４，１５への窒素の導入量が多すぎると、しきい電圧Ｖｔｈのシフトの絶対値が、ｎチャネル型ＭＩＳＦＥＴ４０とｐチャネル型ＭＩＳＦＥＴ４１とで異なる大きさとなる。このため、ゲート絶縁膜１４，１５への窒素導入量は、ゲート電極２３のボロン不純物の半導体基板１への拡散を止めるために必要な量を確保できれば、過剰とならないように制御することが、より好ましい。本実施の形態では、酸化シリコン膜１１上に金属元素１２ａを堆積した状態で、ステップＳ３の酸化シリコン膜１１の窒化処理を行っているので、ステップ３で酸化シリコン１１が過剰に窒化されるのを抑制しやすく、形成される酸窒化シリコン膜１３の窒素導入量の制御が容易になる。また、他の形態として、ステップＳ２とステップＳ３の順序を入れ換え、酸化シリコン膜１１の窒化処理を行って酸窒化シリコン膜１３を形成してから、酸窒化シリコン膜１３上に金属元素１２ａを微量堆積させることもできる。この場合も、酸窒化シリコン膜１３の窒素導入量の制御の容易さ以外は、本実施の形態と同様の効果を得ることができる。
【００９７】
また、本実施の形態では、ゲート絶縁膜１４，１５として酸窒化シリコン膜１３を用いている。これにより、ゲート電極２３のボロン不純物の半導体基板１への拡散を防止することができ、ＣＭＩＳＦＥＴを有する半導体装置の性能をより向上させることができる。他の形態として、ステップＳ３を省略し、酸化シリコン膜１１によりゲート絶縁膜１４，１５を形成することもできる。酸化シリコン膜１１によりゲート絶縁膜１４，１５を形成した場合も、酸化シリコン膜１１からなるゲート絶縁膜１４，１５とゲート電極２３，２４の界面近傍に、酸窒化シリコン膜１３によりゲート絶縁膜１４，１５を形成した場合と同様の面密度で金属元素１２ａを導入することで、酸窒化シリコン膜１３によりゲート絶縁膜１４，１５を形成した場合とほぼ同様の効果を得ることができる。従って、本実施の形態および以下の実施の形態は、ＣＭＩＳＦＥＴのゲート絶縁膜が酸窒化シリコン膜または酸化シリコン膜からなる場合に適用することができる。
【００９８】
なお、本実施の形態および以下の実施の形態で用いたゲート絶縁膜の酸化シリコン（ＳｉＯ2）換算膜厚は、S.SaitoらによりIEEE Electron Device Letters, Volume:23(2002) p348に示される方法を用いて導出したものである。
【００９９】
（実施の形態２）
本実施の形態では、同一の半導体基板１上に複数種類（２種類以上）の膜厚を有する多水準ゲート絶縁膜を形成し、ゲート絶縁膜と、ゲート絶縁膜とＳｉゲート電極との界面に面密度が１×１０１３〜５×１０１４原子／ｃｍ２の金属元素１２ａを導入しており、その金属元素１２ａの面密度が全てのゲート絶縁膜で同じである。
【０１００】
図１７〜図２２は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１０１】
本実施例では、完成後のゲート絶縁膜のＥＯＴが、それぞれ例えば１．８ｎｍおよび７．０ｎｍの２種類のＣＭＩＳＦＥＴ６０ａ，６０ｂを形成する場合を例として説明する。
【０１０２】
図１７に示されるように、本実施の形態の半導体装置が形成される半導体基板（半導体ウエハ、単結晶シリコン基板）１は、上記ＣＭＩＳＦＥＴ６０ａが形成される領域１０Ａと、上記ＣＭＩＳＦＥＴ６０ｂが形成される領域１０Ｂとを有している。すなわち、領域１０Ａは、ＥＯＴ＝１．８ｎｍのゲート絶縁膜を有するＣＭＩＳＦＥＴ６０ａが形成される領域である。また、領域１０Ｂは、ＥＯＴ＝７．０ｎｍのゲート絶縁膜を有するＣＭＩＳＦＥＴ６０ｂが形成される領域である。従って、領域１０Ｂに形成されるＣＭＩＳＦＥＴを構成するｎチャネル型およびｐチャネル型のＭＩＳＦＥＴの耐圧は、領域１０Ａに形成されるＣＭＩＳＦＥＴを構成するｎチャネル型およびｐチャネル型のＭＩＳＦＥＴの耐圧よりも高い。
【０１０３】
それから、上記実施の形態１と同様にして、半導体基板１の主面に、活性領域を画定する素子分離領域２を形成する。
【０１０４】
次に、フォトリソグラフィ技術およびイオン注入を繰り返すことにより、半導体基板１に２種類のｐ型ウエル３ａ，３ｂと２種類のｎ型ウエル５ａ，５ｂを形成する。なお、ｐ型ウエル３ａおよびｎ型ウエル５ａは領域１０Ａに形成され、ｐ型ウエル３ｂおよびｎ型ウエル５ｂは領域１０Ｂに形成される。
【０１０５】
次に、各ｐ型ウエル３ａ，３ｂに、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧調整用にｐ型の不純物（例えばホウ素（Ｂ）など）をイオン注入することなどにより、ｐ型ウエル３ａ，３ｂ内（表層部分）に不純物濃度を調整した２種類のチャネル領域（ｐ型半導体領域）４ａ，４ｂを形成する。また、各ｎ型ウエル５ａ，５ｂに、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧調整用にｎ型の不純物（例えばリン（Ｐ）など）をイオン注入することなどにより、ｎ型ウエル５ａ，５ｂ内（表層部分）に不純物濃度を調整した２種類のチャネル領域（ｎ型半導体領域）６ａ，６ｂを形成する。
【０１０６】
本実施の形態では、チャネル領域４ａ，４ｂおよびチャネル領域６ａ，６ｂの不純物濃度（基板不純物濃度）が、半導体装置の完成後に１．２×１０１８／ｃｍ３以下となり、なおかつ、短チャネル効果を抑制できるように、チャネル領域４ａ，４ｂおよびチャネル領域６ａ，６ｂ形成時のイオン注入量を調整する。
【０１０７】
次に、希釈フッ酸洗浄などによって半導体基板１の表面の自然酸化膜を除去した後、半導体基板１の主面（ｐ型ウエル３ａ，３ｂおよびｎ型ウエル５ａ，５ｂの表面）に、酸化シリコン膜（シリコン酸化膜）１１ｂを形成する。酸化シリコン膜１１ｂは、半導体基板１の主面を酸化（熱酸化）することにより形成することができ、酸化シリコン膜１１ｂの膜厚は、例えば６ｎｍ程度とすることができる。
【０１０８】
次に、フォトリソグラフィ法を用いて領域１０Ｂ上にだけフォトレジスト膜（図示せず）形成し、このフォトレジスト膜をエッチングマスクとして用いて酸化シリコン膜１１ｂをエッチングする。これにより、領域１０Ａのｐ型ウエル３ａおよびｎ型ウエル５ａ上の酸化シリコン膜１１ｂを除去し、領域１０Ｂのｐ型ウエル３ｂおよびｎ型ウエル５ｂ上に酸化シリコン膜１１ｂを残す。
【０１０９】
次に、希釈フッ酸洗浄などによって半導体基板１の表面の自然酸化膜を除去した後、半導体基板１の主面を酸化（熱酸化）して、酸化シリコン膜を形成する。酸化の条件は、例えば、半導体基板１上に１．８ｎｍ程度の酸化シリコン膜が形成されるような条件で行う。これにより、領域１０Ａのｐ型ウエル３ａおよびｎ型ウエル５ａ上に、例えば１．８ｎｍ程度の膜厚の酸化シリコン膜１１ａが形成されるとともに、領域１０Ｂのｐ型ウエル３ｂおよびｎ型ウエル５ｂ上の酸化シリコン膜１１ｂの膜厚が厚くなって、例えば７．０ｎｍ程度になる。このようにして、図１８の構造が得られる。すなわち、本実施の形態では、酸化シリコン膜１１ｂの膜厚は、酸化シリコン膜１１ａの膜厚よりも厚い。
【０１１０】
次に、図１９に示されるように、上記実施の形態１のステップＳ２と同様にして金属元素堆積処理１２を行って、酸化シリコン膜１１ａ，１１ｂ上に金属元素（金属原子）１２ａを微量堆積する。金属元素堆積処理１２で酸化シリコン膜１１ａ，１１ｂ上に堆積する金属元素１２ａの面密度などは、上記実施の形態１と同様である。すなわち、本実施の形態のおいても、酸化シリコン膜１１ａ，１１ｂ上に堆積する金属元素１２ａの面密度は、１×１０１３〜５×１０１４原子／ｃｍ２範囲内とする。
【０１１１】
次に、上記実施の形態１と同様に、プラズマ窒化処理やアンモニア雰囲気中の熱処理などにより、窒素を酸化シリコン膜１１ａ，１１ｂ中に導入する。これにより、図２０に示されるように、酸化シリコン膜１１ｂは、窒素が導入されて、酸窒化シリコン膜１３ｂとなり、酸化シリコン膜１１ａは、窒素が導入されて、酸窒化シリコン膜１３ａとなる。その後、必要に応じて希釈酸素中で比較的高温の熱処理を行うことなどにより、酸窒化シリコン膜１３ａ，１３ｂの余分な窒素を気化させることもできる。
【０１１２】
このようにして、上面（上部）に金属元素１２ａが微量に堆積した酸窒化シリコン膜１３ａ，１３ｂからなるゲート絶縁膜１４ａ，１４ｂ，１５ａ，１５ｂが形成される。このうち、ゲート絶縁膜１４ａは、上面に金属元素１２ａが微量に堆積した酸窒化シリコン膜１３ａからなり、領域１０Ａのｐ型ウエル３ａ上に形成される。また、ゲート絶縁膜１５ａは、上面に金属元素１２ａが微量に堆積した酸窒化シリコン膜１３ａからなり、領域１０Ａのｎ型ウエル５ａ上に形成される。また、ゲート絶縁膜１４ｂは、上面に金属元素１２ａが微量に堆積した酸窒化シリコン膜１３ｂからなり、領域１０Ｂのｐ型ウエル３ｂ上に形成される。また、ゲート絶縁膜１５ｂは、上面に金属元素１２ａが微量に堆積した酸窒化シリコン膜１３ｂからなり、領域１０Ｂのｎ型ウエル５ｂ上に形成される。上記のように、酸化シリコン膜１１ｂの膜厚は、酸化シリコン膜１１ａの膜厚よりも厚いので、ゲート絶縁膜１４ｂ，１５ｂの膜厚は、ゲート絶縁膜１４ａ，１５ａの膜厚よりも厚い。すなわち、厚みが異なるゲート絶縁膜１４ｂ，１５ｂとゲート絶縁膜１４ａ，１５ａとが同一の半導体基板１上に形成される。
【０１１３】
次に、上記実施の形態１と同様に、半導体基板１の主面（ゲート絶縁膜１４ａ，１４ｂ，１５ａ，１５ｂ）上にシリコン膜２１を形成する。それから、図２１に示されるように、シリコン膜２１をパターニングすることにより、パターニングされたシリコン膜２１からなるゲート電極２３ａ，２３ｂ，２４ａ，２４ｂを形成する。ｐ型ウエル３ａの表面のゲート絶縁膜１４ａ上にゲート電極２３ａが形成され、ｎ型ウエル５ａの表面のゲート絶縁膜１５ａ上にゲート電極２４ａが形成され、ｐ型ウエル３ｂの表面のゲート絶縁膜１４ｂ上にゲート電極２３ｂが形成され、ｎ型ウエル５ｂの表面のゲート絶縁膜１５ｂ上にゲート電極２４ｂが形成される。
【０１１４】
その後の工程は、上記実施の形態１とほぼ同様である。すなわち、上記実施の形態１と同様に、ｐ型ウエル３ａ，３ｂのゲート電極２３ａ，２３ｂの両側の領域にｎ型の不純物をイオン注入することにより、比較的浅いｎ−型半導体領域（ｎ型不純物拡散層）２５ａ，２５ｂを形成し、それから、ｐ型不純物をイオン注入することなどにより、ｎ−型半導体領域２５ａ，２５ｂを包み込むごとく、パンチスルー防止用のｐ型半導体領域（図示せず）を形成する。同様に、ｎ型ウエル５ａ，５ｂのゲート電極２４ａ，２４ｂの両側の領域にｐ型の不純物をイオン注入することにより、比較的浅いｐ−型半導体領域（ｐ型不純物拡散層）２７ａ，２７ｂを形成し、それから、ｎ型不純物をイオン注入することなどにより、ｐ−型半導体領域２７ａ，２７ｂを包み込むごとく、パンチスルー防止用のｎ型半導体領域（図示せず）を形成する。
【０１１５】
次に、上記実施の形態１と同様に、ゲート電極２３ａ，２３ｂ，２４ａ，２４ｂの側壁上にサイドウォール３０を形成する。
【０１１６】
次に、上記実施の形態１と同様に、サイドウォール３０をイオン注入阻止マスクとして半導体基板１の領域１０Ａのｐ型ウエル３ａおよび領域１０Ｂのｐ型ウエル３ｂにｎ型の不純物をイオン注入することにより、ｐ型ウエル３ａ，３ｂのゲート電極２３ａ，２３ｂおよびサイドウォール３０の両側の領域に、ｎ＋型半導体領域３１ａ，３１ｂ（ソース、ドレイン）を形成する。このイオン注入の際に、ゲート電極２３ａ，２３ｂにもｎ型の不純物がイオン注入され、ゲート電極２３ａ，２３ｂは、ｎ型の不純物が導入されたｎ導電型の低抵抗の半導体膜（シリコン膜）となる。同様に、サイドウォール３０をイオン注入阻止マスクとして半導体基板１の領域１０Ａのｎ型ウエル５ａおよび領域１０Ｂのｎ型ウエル５ｂにｐ型の不純物をイオン注入することにより、ｎ型ウエル５ａ，５ｂのゲート電極２４ａ，２４ｂおよびサイドウォール３０の両側の領域に、ｐ＋型半導体領域３２ａ，３２ｂ（ソース、ドレイン）を形成する。このイオン注入の際に、ゲート電極２４ａ，２４ｂにもｐ型の不純物がイオン注入され、ゲート電極２４ａ，２４ｂは、ｐ型の不純物が導入されたｐ導電型の低抵抗の半導体膜（シリコン膜）となる。
【０１１７】
イオン注入後、上記実施の形態１と同様に、導入した不純物の活性化のためのアニール処理を行う。
【０１１８】
ｎ＋型半導体領域３１ａは、ｎ−型半導体領域２５ａよりも不純物濃度が高く、ｐ＋型半導体領域３２ａは、ｐ−型半導体領域２７ａよりも不純物濃度が高い。また、ｎ＋型半導体領域３１ｂは、ｎ−型半導体領域２５ｂよりも不純物濃度が高く、ｐ＋型半導体領域３２ｂは、ｐ−型半導体領域２７ｂよりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域３１ａおよびｎ−型半導体領域２５ａにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域３２ａおよびｐ−型半導体領域２７ａにより形成される。また、高耐圧ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域３１ｂおよびｎ−型半導体領域２５ｂにより形成され、高耐圧ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域３２ａｂよびｐ−型半導体領域２７ｂにより形成される。
【０１１９】
次に、上記実施の形態１と同様にして、ゲート電極２３ａ，２３ｂ，２４ａ，２４ｂ、ｎ＋型半導体領域３１ａ，３１ｂおよびｐ＋型半導体領域３２ａ，３２ｂの表面に、それぞれ金属シリサイド層３３を形成する。
【０１２０】
このようにして、領域１０Ａにおいて、ｐ型ウエル３ａにｎチャネル型のＭＩＳＦＥＴ４０ａが形成され、ｎ型ウエル５ａにｐチャネル型のＭＩＳＦＥＴ４１ａが形成されて、ＣＭＩＳＦＥＴ６０ａが形成される。また、領域１０Ｂにおいて、ｐ型ウエル３ｂにｎチャネル型のＭＩＳＦＥＴ４０ｂが形成され、ｎ型ウエル５ｂにｐチャネル型のＭＩＳＦＥＴ４１ｂが形成されて、ＣＭＩＳＦＥＴ６０ｂが形成される。
【０１２１】
次に、上記実施の形態１と同様に、半導体基板１上にゲート電極２３ａ，２３ｂ，２４ａ，２４ｂを覆うように絶縁膜５１を形成し、絶縁膜５１にコンタクトホール５２を形成し、コンタクトホール５２内にプラグ５３を形成し、プラグ５３が埋め込まれた絶縁膜５１上に、配線５４を形成する。配線５４はプラグ５３を介して、ｎ＋型半導体領域３１ａ，３１ｂ、ｐ＋型半導体領域３２ａ，３２ｂ、ゲート電極２３ａ，２３ｂ，２４ａ，２４ｂなどと電気的に接続される。その後、更に上層の層間絶縁膜や配線層などが形成されて多層配線構造が得られるが、ここではその図示および説明は省略する。
【０１２２】
このようにして、異なるゲート絶縁膜の膜厚を有する２種類のＣＭＩＳＦＥＴを備えた半導体装置が形成される。
【０１２３】
本実施の形態においても、上記実施の形態１と同様に、上面（上部）に金属元素１２ａが微量に堆積した酸窒化シリコン膜１３ａ，１３ｂからなるゲート絶縁膜１４ａ，１４ｂ，１５ａ，１５ｂを形成し、このゲート絶縁膜１４ａ，１４ｂ，１５ａ，１５ｂ上に、シリコン膜２１からなるゲート電極２３ａ，２３ｂ，２４ａ，２４ｂ（Ｓｉゲート電極）を形成している。
【０１２４】
このため、上記実施の形態１と同様に、本実施の形態の半導体装置においても、ｎチャネル型ＭＩＳＦＥＴ４０ａおよびｐチャネル型ＭＩＳＦＥＴ４１ａにより形成されるＣＭＩＳＦＥＴでは、ｎチャネル型ＭＩＳＦＥＴ４０ａのゲート電極２３ａは、ゲート絶縁膜１４ａ上に位置するシリコン膜２１を含み、ゲート絶縁膜１４ａは酸窒化シリコン膜１３ａからなり、このゲート電極２３ａとゲート絶縁膜１４ａとの界面近傍に金属元素１２ａ（例えばＨｆ）が導入された状態となっている。また、ｐチャネル型ＭＩＳＦＥＴ４１ａのゲート電極２４ａは、ゲート絶縁膜１５ａ上に位置するシリコン膜２１を含み、ゲート絶縁膜１５ａは酸窒化シリコン膜１３ａからなり、このゲート電極２４ａとゲート絶縁膜１５ａとの界面近傍に金属元素１２ａ（例えばＨｆ）が導入された状態となっている。
【０１２５】
同様に、ｎチャネル型ＭＩＳＦＥＴ４０ｂおよびｐチャネル型ＭＩＳＦＥＴ４１ｂにより形成されるＣＭＩＳＦＥＴでは、ｎチャネル型ＭＩＳＦＥＴ４０ｂのゲート電極２３ｂは、ゲート絶縁膜１４ｂ上に位置するシリコン膜２１を含み、ゲート絶縁膜１４ｂは酸窒化シリコン膜１３ｂからなり、このゲート電極２３ｂとゲート絶縁膜１４ｂとの界面近傍に金属元素１２ａ（例えばＨｆ）が導入された状態となっている。また、ｐチャネル型ＭＩＳＦＥＴ４１ｂのゲート電極２４ｂは、ゲート絶縁膜１５ｂ上に位置するシリコン膜２１を含み、ゲート絶縁膜１５ｂは酸窒化シリコン膜１３ｂからなり、このゲート電極２４ｂとゲート絶縁膜１５ｂとの界面近傍に金属元素１２ａ（例えばＨｆ）が導入された状態となっている。
【０１２６】
また、ゲート絶縁膜１４ｂ，１５ｂの膜厚は、ゲート絶縁膜１４ａ，１５ａの膜厚よりも厚い。このため、ｎチャネル型ＭＩＳＦＥＴ４０ｂおよびｐチャネル型ＭＩＳＦＥＴ４１ｂは、ｎチャネル型ＭＩＳＦＥＴ４０ａｂおよびｐチャネル型ＭＩＳＦＥＴ４１ａよりも高い耐圧性を有している。
【０１２７】
また、本実施の形態では、ゲート絶縁膜１４ａ，１５ａのＥＯＴが１．８ｎｍ、ゲート絶縁膜１４ｂ，１５ｂのＥＯＴが７．０ｎｍ、ｎチャネル型ＭＩＳＦＥＴ４０ａおよびｐチャネル型ＭＩＳＦＥＴ４１ａに対する電源電圧が１．２Ｖ、ｎチャネル型ＭＩＳＦＥＴ４０ｂおよびｐチャネル型ＭＩＳＦＥＴ４１ｂに対する電源電圧が３．３Ｖである場合を例示して説明した。ゲート絶縁膜とゲート電極との界面近傍への金属元素１２ａの導入量（面密度）は、ゲート絶縁膜厚が最も薄いＭＩＳＦＥＴ（ここではｎチャネル型ＭＩＳＦＥＴ４０ａおよびｐチャネル型ＭＩＳＦＥＴ４１ａ）で、チャネルの不純物濃度を低く抑えることによってメリットが得られるように決定すればよい。つまり、ｎチャネル型ＭＩＳＦＥＴ４０ａおよびｐチャネル型ＭＩＳＦＥＴ４１ａにおいて、チャネル領域４ａ，６ａに導入される不純物濃度を、ｎチャネル、ｐチャネルともに体積密度で１．２×１０１８／ｃｍ３以下とし、ゲート絶縁膜１４ａ，１４ｂ，１５ａ，１５ｂとゲート電極２３ａ，２３ｂ，２４ａ，２４ｂとの界面に面密度が１×１０１３〜５×１０１４原子／ｃｍ２の金属元素１２ａ（例えばＨｆ）を導入することによって、それを達成できる。一方、ゲート絶縁膜が相対的に厚いＭＩＳＦＥＴ（ここではｎチャネル型ＭＩＳＦＥＴ４０ｂおよびｐチャネル型ＭＩＳＦＥＴ４１ｂ）は、しきい電圧Ｖｔｈが高いところで用いられるため、ゲート絶縁膜１４ｂ，１５ｂとゲート電極（Ｓｉゲート電極）との界面への金属元素１２ａ（例えばＨｆ）の導入によるしきい電圧Ｖｔｈのシフトは、ゲート絶縁膜厚が薄いＭＩＳＦＥＴ（ここではｎチャネル型ＭＩＳＦＥＴ４０ａおよびｐチャネル型ＭＩＳＦＥＴ４１ａ）に比べて非常に小さい。従って、チャネルの不純物濃度を減少させる効果も相対的に小さくなる。
【０１２８】
また、最も薄いゲート絶縁膜１４ａ，１５ａのＥＯＴが１．２ｎｍで、ｎチャネル型ＭＩＳＦＥＴ４０ａおよびｐチャネル型ＭＩＳＦＥＴ４１ａに対する電源電圧が０．９Ｖの場合、上記実施の形態１で説明したように、酸化シリコン膜１１ａの膜厚を１．３ｎｍ程度とする。そして、チャネル領域４ａ，６ａに導入される不純物濃度を好ましくは２×１０１７／ｃｍ３〜１．２×１０１８／ｃｍ３、より好ましくは３×１０１７／ｃｍ３〜１×１０１８／ｃｍ３、更に好ましくは４×１０１７／ｃｍ３〜７×１０１７／ｃｍ３の範囲内で調整する。更に、ゲート絶縁膜１４ａ，１５ａとゲート電極２３ａ，２４ａとの界面に導入するＨｆ原子の面密度を１×１０１３〜５×１０１４原子／ｃｍ２とすることで、優れたＦＥＴ特性を有するＣＭＩＳＦＥＴを実現することができる。
【０１２９】
また、更に異なる設計値に対しても、漏れ電流を抑制できる初期酸化シリコン膜（ゲート絶縁膜形成用の酸化シリコン膜）の膜厚を選択し、チャネル領域の不純物濃度として１．２×１０１８／ｃｍ３以下で、しかも、短チャネル効果を抑制できる不純物濃度を選択し、更に、ゲート絶縁膜とＳｉゲート電極との界面に１×１０１３〜５×１０１４原子／ｃｍ２の面密度で金属元素１２ａ（例えばＨｆ）を導入することによって、しきい電圧Ｖｔｈを調整すれば、従来のシリコン酸窒化膜をゲート絶縁膜とするＭＩＳＦＥＴよりも優れたＦＥＴ特性を実現できる。
【０１３０】
また、本実施の形態では、ゲート絶縁膜１４ａ，１４ｂ，１５ａ，１５ｂとゲート電極２３ａ，２３ｂ，２４ａ，２４ｂとの界面近傍に導入する金属元素１２ａとしては、上記実施の形態１と同様に、Ｈｆ、Ｚｒ、Ｐｔ、Ｍｏ、Ｗなど、結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位とアクセプター準位の両レベルを形成する金属元素を用いることができる。
【０１３１】
また、上記実施の形態１と同様に、本実施の形態においても、２種類以上を組み合わせることで結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位とアクセプター準位の両レベルを形成することができる金属元素であれば、２種類以上の金属元素をゲート絶縁膜膜１４ａ，１４ｂ，１５ａ，１５ｂとゲート電極２３ａ，２３ｂ，２４ａ，２４ｂとの界面近傍に金属元素１２ａとして導入することもでき、この場合も、Ｈｆを導入した場合とほぼ同様の効果を得ることができる。すなわち、上記金属元素１２ａが、結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位を形成することができる第１の金属元素と、結晶シリコン（Ｓｉ）のバンドギャップ内にアクセプター準位を形成することができる第２の金属元素の両方を含み、それら第１および第２の金属元素を金属元素１２ａとしてゲート絶縁膜１４ａ，１４ｂ，１５ａ，１５ｂとゲート電極２３ａ，２３ｂ，２４ａ，２４ｂとの界面近傍に導入することもできる。例えば、Ｔｉ（チタン）とＡｌ（アルミニウム）や、Ｔａ（タンタル）とＡｌ（アルミニウム）、Ｔｉ（チタン）とＮｉ（ニッケル）などの組合せを金属元素１２ａとして用いることで、上記Ｈｆの場合とほぼ同様のフラットバンド電圧シフトを得ることができる。
【０１３２】
このように、本実施の形態は、ゲート絶縁膜とゲート電極の界面近傍に導入する金属元素１２ａとして、Ｈｆのみにとどまらず、上記のような他の金属元素を用い、同様の方法で適用することで、同様の効果を得ることができる。
【０１３３】
また、本実施の形態では、２種類の異なる膜厚のゲート絶縁膜を有する半導体装置およびその製造工程について説明したが、３種類以上の異なる膜厚のゲート絶縁膜を有する半導体装置を本実施の形態とほぼ同様の手法を用いて製造することができる。
【０１３４】
（実施の形態３）
本実施の形態では、同一の半導体基板１上に形成された、ゲート絶縁膜の膜厚がほぼ等しく、しきい電圧が異なる２種類のＣＭＩＳＦＥＴについて、ゲート絶縁膜とＳｉゲート電極との界面に導入する金属の量によってしきい電圧を調整する半導体装置の製造方法について説明する。ここでは、ゲート絶縁膜の膜厚が１．８ｎｍで、電源電圧が１．２Ｖであり、しきい電圧の絶対値が０．２５Ｖと０．５Ｖに調整された２種類のＣＭＩＳＦＥＴ６１，６２と、ゲート絶縁膜の膜厚が７．０ｎｍで、電源電圧が３．３ＶのＣＭＩＳＦＥＴ６３との合計３種類のＣＭＩＳＦＥＴ６１，６２，６３を同時に形成する場合を例に挙げて、説明する。
【０１３５】
図２３〜図２９は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１３６】
図２３に示されるように、本実施の形態の半導体装置が形成される半導体基板（半導体ウエハ、単結晶シリコン基板）１は、上記ＣＭＩＳＦＥＴ６１が形成される領域１０Ｃと、上記ＣＭＩＳＦＥＴ６２が形成される領域１０Ｄと、上記ＣＭＩＳＦＥＴ６３が形成される領域１０Ｅとを有している。
【０１３７】
それから、上記実施の形態１と同様にして、半導体基板１の主面に、活性領域を画定する素子分離領域２を形成する。
【０１３８】
次に、フォトリソグラフィ技術およびイオン注入を繰り返すことにより、半導体基板１に３種類のｐ型ウエル３ｃ，３ｄ，３ｅと３種類のｎ型ウエル５ｃ，５ｄ，５ｅを形成する。なお、ｐ型ウエル３ｃおよびｎ型ウエル５ｃは、しきい電圧が０．２Ｖでゲート絶縁膜の膜厚が１．８ｎｍのＣＭＩＳＦＥＴ６１が形成される領域１０Ｃに形成される。また、ｐ型ウエル３ｄおよびｎ型ウエル５ｄは、しきい電圧が０．５Ｖでゲート絶縁膜の膜厚が１．８ｎｍのＣＭＩＳＦＥＴ６２が形成される領域１０Ｄに形成される。また、ｐ型ウエル３ｅおよびｎ型ウエル５ｅは、ゲート絶縁膜の膜厚が７ｎｍのＣＭＩＳＦＥＴ６３が形成される領域１０Ｅに形成される。
【０１３９】
次に、各ｐ型ウエル３ｃ，３ｄ，３ｅに、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧調整用にｐ型の不純物（例えばホウ素（Ｂ）など）をイオン注入することなどにより、ｐ型ウエル３ｃ，３ｄ，３ｅ内（表層部分）に不純物濃度を調整した３種類のチャネル領域（ｐ型半導体領域）４ｃ，４ｄ，４ｅを形成する。また、各ｎ型ウエル５ｃ，５ｄ，５ｅに、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧調整用にｎ型の不純物（例えばリン（Ｐ）など）をイオン注入することなどにより、ｎ型ウエル５ｃ，５ｄ，５ｅ内（表層部分）に不純物濃度を調整した３種類のチャネル領域（ｎ型半導体領域）６ｃ，６ｄ，６ｅを形成する。本実施の形態では、後述するようにチャネル領域４ｄ，４ｅ，６ｄ，６ｅ上に形成する酸化シリコン膜上に微量の金属元素１２ａを堆積するので、完成後に目的のしきい電圧が得られるように、このチャネル領域４ｄ，４ｅ，６ｄ，６ｅの不純物濃度を１．２×１０１８／ｃｍ３以下になるように調整する。チャネル領域４ｃ，６ｃについてのしきい電圧調整は、後述するように、チャネル領域４ｃ，６ｃ上に再度ゲート絶縁膜を形成する直前に行ってもよい。
【０１４０】
次に、希釈フッ酸洗浄などによって半導体基板１の表面の自然酸化膜を除去した後、半導体基板１の主面を酸化（熱酸化）することにより、半導体基板１の主面に酸化シリコン膜１１ｅを形成する。酸化シリコン膜１１ｅの膜厚は、例えば５ｎｍ程度とすることができる。
【０１４１】
次に、フォトリソグラフィ法を用いて領域１０Ｅ上にだけフォトレジスト膜（図示せず）形成し、このフォトレジスト膜をエッチングマスクとして用いて酸化シリコン膜１１ｅをエッチングする。これにより、領域１０Ｃのｐ型ウエル３ｃおよびｎ型ウエル５ｃ上と領域１０Ｄのｐ型ウエル３ｄおよびｎ型ウエル５ｄ上の酸化シリコン膜１１ｅを除去し、領域１０Ｅのｐ型ウエル３ｅおよびｎ型ウエル５ｅ上に酸化シリコン膜１１ｅを残す。
【０１４２】
次に、希釈フッ酸洗浄などによって半導体基板１の表面の自然酸化膜を除去した後、半導体基板１の主面を酸化（熱酸化）して、酸化シリコン膜を形成する。酸化の条件は、例えば、半導体基板１上に１．８ｎｍ程度の酸化シリコン膜が形成されるような条件で行う。これにより、領域１０Ｃのｐ型ウエル３ｃおよびｎ型ウエル５ｃ上と領域１０Ｄのｐ型ウエル３ｄおよびｎ型ウエル５ｄ上に、例えば１．８ｎｍ程度の膜厚の酸化シリコン膜１１ｄが形成されるとともに、領域１０Ｅのｐ型ウエル３ｅおよびｎ型ウエル５ｅ上の酸化シリコン膜１１ｅの膜厚が厚くなって、例えば７．０ｎｍ程度になる。すなわち、本実施の形態では、酸化シリコン膜１１ｅの膜厚は、酸化シリコン膜１１ｄの膜厚よりも厚い。このようにして、図２３の構造が得られる。
【０１４３】
次に、図２４に示されるように、上記実施の形態１のステップＳ２と同様にして金属元素堆積処理１２を行って、酸化シリコン膜膜１１ｄ，１１ｅ上に金属元素（金属原子）１２ａを微量堆積する。金属元素堆積処理１２で酸化シリコン膜１１ｄ，１１ｅに堆積する金属元素１２ａの面密度などは、上記実施の形態１と同様である。すなわち、本実施の形態のおいても、酸化シリコン膜１１ｄ，１１ｅに堆積する金属元素１２ａの面密度は、１×１０１３〜５×１０１４原子／ｃｍ２範囲内とする。
【０１４４】
次に、上記実施の形態１と同様に、プラズマ窒化処理やアンモニア雰囲気中の熱処理などにより、窒素を酸化シリコン膜１１ｄ，１１ｅ中に導入する。これにより、図２５に示されるように、酸化シリコン膜１１ｄは、窒素が導入されて、酸窒化シリコン膜１３ｄとなり、酸化シリコン膜１１ｅは、窒素が導入されて、酸窒化シリコン膜１３ｅとなる。その後、必要に応じて希釈酸素中で比較的高温の熱処理を行うことなどにより、酸窒化シリコン膜１３ｄ，１３ｅの余分な窒素を気化させることもできる。
【０１４５】
このようにして、上面（上部）に金属元素１２ａが微量に堆積した酸窒化シリコン膜１３ｄ，１３ｅからなるゲート絶縁膜１４ｄ，１４ｅ，１５ｄ，１５ｅが形成される。このうち、ゲート絶縁膜１４ｄは、上面に金属元素１２ａが微量に堆積した酸窒化シリコン膜１３ｄからなり、領域１０Ｄのｐ型ウエル３ｄ上に形成される。また、ゲート絶縁膜１５ｄは、上面に金属元素１２ａが微量に堆積した酸窒化シリコン膜１３ｄからなり、領域１０Ｄのｎ型ウエル５ｄ上に形成される。また、ゲート絶縁膜１４ｅは、上面に金属元素１２ａが微量に堆積した酸窒化シリコン膜１３ｅからなり、領域１０Ｅのｐ型ウエル３ｅ上に形成される。また、ゲート絶縁膜１５ｅは、上面に金属元素１２ａが微量に堆積した酸窒化シリコン膜１３ｅからなり、領域１０Ｅのｎ型ウエル５ｅ上に形成される。領域１０Ｃの酸窒化シリコン膜１３ｄは、後で除去される。微量の金属元素１２ａ（例えばＨｆ）を堆積し、窒素を導入したゲート絶縁膜１４ｄ，１５ｄのＥＯＴとゲート絶縁膜１４ｅ，１５ｅのＥＯＴとは、それぞれ１．９ｎｍと７．１ｎｍであり、初期の酸化シリコン膜１１ｄ，１１ｅの膜厚とほぼ等しい。上記のように、酸化シリコン膜１１ｅの膜厚は、酸化シリコン膜１１ｄの膜厚よりも厚いので、ゲート絶縁膜１４ｅ，１５ｅの膜厚は、ゲート絶縁膜１４ｄ，１５ｄの膜厚よりも厚くなる。
【０１４６】
次に、半導体基板１の主面上に、すなわちゲート絶縁膜１４ｄ，１４ｅ，１５ｄ，１５ｅ上に、ゲート電極形成用の導電性膜としてシリコン膜２１ａを形成し、シリコン膜２１ａ上に絶縁膜７１を形成する。シリコン膜２１ａは、上記シリコン膜２１と同様の材料（例えば多結晶シリコン膜）からなり、上記シリコン膜２１とほぼ同様にして形成することができる。シリコン膜２１ａの堆積膜厚は、例えば１００ｎｍ程度とすることができる。絶縁膜７１は、例えば窒化シリコン膜からなる。
【０１４７】
次に、領域１０Ｃ（すなわちｐ型ウエル３ｃおよびｎ型ウエル５ｃ）以外の領域を図示しないレジストマスク（フォトレジスト層）で保護した後、反応性イオンエッチングと洗浄技術を用いて、領域１０Ｃ（すなわちｐ型ウエル３ｃおよびｎ型ウエル５ｃ）の絶縁膜７１、シリコン膜２１ａおよび酸窒化シリコン膜１３ｄを除去する。これによって、領域１０Ｃ（ｐ型ウエル３ｃおよびｎ型ウエル５ｃ）の半導体基板１が開口（露出）する。
【０１４８】
次に、希釈フッ酸洗浄などによって領域１０Ｃの半導体基板１の表面の自然酸化膜を除去した後、半導体基板１の主面を酸化（熱酸化）して、図２６に示されるように、領域１０Ｃのｐ型ウエル３ｃおよびｎ型ウエル５ｃ上に、例えば１．８ｎｍ程度の膜厚の酸化シリコン膜１１ｃを形成する。なお、上述したように、酸化シリコン膜１１ｃの形成前に、領域１０Ｃのｐ型ウエル３ｃおよびｎ型ウエル５ｃにしきい値電圧調整用のイオン注入を行って、不純物濃度を調整したチャネル領域４ｃ，６ｃを形成することもできる。この場合、完成後の領域１０ＣのＭＩＳＦＥＴのしきい電圧の絶対値が０．２５Ｖになるようにチャネル領域４ｃ，６ｃの不純物濃度を調整する必要がある。
【０１４９】
次に、プラズマ窒化処理やアンモニア雰囲気中の熱処理などにより、窒素を酸化シリコン膜１１ｃ中に導入する。これにより、酸化シリコン膜１１ｃは、窒素が導入されて、酸窒化シリコン膜１３ｃとなる。その後、必要に応じて希釈酸素中で比較的高温の熱処理を行うことなどにより、酸窒化シリコン膜１３ｃの余分な窒素を気化させることもできる。
【０１５０】
このようにして、酸窒化シリコン膜１３ｃからなるゲート絶縁膜１４ｃが領域１０Ｃのｐ型ウエル３ｃ上に形成され、酸窒化シリコン膜１３ｃからなるゲート絶縁膜１５ｃが領域１０Ｃのｎ型ウエル５ｃ上に形成される。ゲート絶縁膜１４ｃ，１５ｃのＥＯＴは、１．８ｍｍとなる。
【０１５１】
次に、半導体基板１上に、ゲート電極形成用の導電性膜としてシリコン膜２１ｂを形成する。シリコン膜２１ｂは、上記シリコン膜２１，２１ａと同様の材料（例えば多結晶シリコン膜）からなり、上記シリコン膜２１，２１ａとほぼ同様にして形成することができる。シリコン膜２１ａの堆積膜厚は、例えば１００ｎｍ程度とすることができる。
【０１５２】
次に、図２７に示されるように、フォトリソグラフィ法を用いてシリコン膜２１ｂ上に形成したフォトレジスト層（図示せず）をエッチングマスクとして、シリコン膜２１ｂをドライエッチングすることにより、領域１０Ｃ以外のシリコン膜２１ｂを除去し、領域１０Ｃにシリコン膜２１ｂを残存させる。フォトレジスト層を除去した後、絶縁膜７１を反応性ドライエッチングまたは洗浄処理などによって除去する。
【０１５３】
次に、図２８に示されるように、フォトリソグラフィ法およびドライエッチング法（例えば反応性イオンエッチング）などを用いて、シリコン膜２１ａ，２１ｂをパターニングする。パターニングされたシリコン膜２１ａ，２１ｂにより、ゲート電極２３ｃ，２３ｄ，２ｅ，２４ｃ，２４ｄ，２４ｅが形成される。すなわち、領域１０Ｃにおいて、ｐ型ウエル３ｃの表面のゲート絶縁膜１４ｃ上のシリコン膜２１ｂにより、ゲート電極２３ｃが形成され、ｎ型ウエル５ｃの表面のゲート絶縁膜１５ｃ上のシリコン膜２１ｂにより、ゲート電極２４ｃが形成される。また、領域１０Ｄにおいて、ｐ型ウエル３ｄの表面のゲート絶縁膜１４ｄ上のシリコン膜２１ａにより、ゲート電極２３ｄが形成され、ｎ型ウエル５ｄの表面のゲート絶縁膜１５ｄ上のシリコン膜２１ａにより、ゲート電極２４ｄが形成される。また、領域１０Ｅにおいて、ｐ型ウエル３ｅの表面のゲート絶縁膜１４ｅ上のシリコン膜２１ａにより、ゲート電極２３ｅが形成され、ｎ型ウエル５ｅの表面のゲート絶縁膜１５ｅ上のシリコン膜２１ａにより、ゲート電極２４ｅが形成される。
【０１５４】
その後の工程は、上記実施の形態１，２とほぼ同様である。すなわち、上記実施の形態１と同様に、ｐ型ウエル３ｃ，３ｄ，３ｅのゲート電極２３ｃ，２３ｄ，２３ｅの両側の領域にｎ型の不純物をイオン注入することにより、比較的浅いｎ−型半導体領域（ｎ型不純物拡散層）２５ｃ，２５ｄ，２５ｅを形成し、ｐ型不純物をイオン注入することなどにより、パンチスルー防止用のｐ型半導体領域（図示せず）を形成する。同様に、ｎ型ウエル５ｃ，５ｄ，５ｅのゲート電極２４ｃ，２４ｄ，２４ｅの両側の領域にｐ型の不純物をイオン注入することにより、比較的浅いｐ−型半導体領域（ｐ型不純物拡散層）２７ｃ，２７ｄ，２７ｅを形成し、ｎ型不純物をイオン注入することなどにより、パンチスルー防止用のｎ型半導体領域（図示せず）ｅを形成する。
【０１５５】
次に、上記実施の形態１と同様に、ゲート電極２３ｃ，２３ｄ，２３ｅ，２４ｃ，２４ｄ，２４ｅの側壁上にサイドウォール３０を形成する。
【０１５６】
次に、上記実施の形態１と同様に、サイドウォール３０をイオン注入阻止マスクとして領域１０Ｃ，１０Ｄ，１０Ｅのｐ型ウエル３ｃ，３ｄ，３ｅにｎ型の不純物をイオン注入することにより、ｐ型ウエル３ｃ，３ｄ，３ｅのゲート電極２３ｃ，２３ｄ，２３ｅおよびサイドウォール３０の両側の領域に、ｎ＋型半導体領域３１ｃ，３１ｄ，３１ｅ（ソース、ドレイン）を形成する。このイオン注入の際に、ゲート電極２３ｃ，２３ｄ，２３ｅにもｎ型の不純物がイオン注入され、ゲート電極２３ｃ，２３ｄ，２３ｅは、ｎ型の不純物が導入されたｎ導電型の低抵抗の半導体膜（シリコン膜）となる。同様に、サイドウォール３０をイオン注入阻止マスクとして領域１０Ｃ，１０Ｄ，１０Ｅのｎ型ウエル５ｃ，５ｄ，５ｅにｐ型の不純物をイオン注入することにより、ｎ型ウエル５ｃ，５ｄ，５ｅのゲート電極２４ｃ，２４ｄ，２４ｅおよびサイドウォール３０の両側の領域に、ｐ＋型半導体領域３２ｃ，３２ｄ，３２ｅ（ソース、ドレイン）を形成する。このイオン注入の際に、ゲート電極２４ｃ，２４ｄ，２４ｅにもｐ型の不純物がイオン注入され、ゲート電極２４ｃ，２４ｄ，２４ｅは、ｐ型の不純物が導入されたｐ導電型の低抵抗の半導体膜（シリコン膜）となる。
【０１５７】
イオン注入後、上記実施の形態１と同様に、導入した不純物の活性化のためのアニール処理を行う。
【０１５８】
ｎ＋型半導体領域３１ｃは、ｎ−型半導体領域２５ｃよりも不純物濃度が高く、ｐ＋型半導体領域３２ｃは、ｐ−型半導体領域２７ｃよりも不純物濃度が高い。また、ｎ＋型半導体領域３１ｄは、ｎ−型半導体領域２５ｄよりも不純物濃度が高く、ｐ＋型半導体領域３２ｄは、ｐ−型半導体領域２７ｄよりも不純物濃度が高い。また、ｎ＋型半導体領域３１ｅは、ｎ−型半導体領域２５ｅよりも不純物濃度が高く、ｐ＋型半導体領域３２ｅは、ｐ−型半導体領域２７ｅよりも不純物濃度が高い。これにより、領域１０Ｃにおいて、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域３１ｃおよびｎ−型半導体領域２５ｃにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域３２ｃおよびｐ−型半導体領域２７ｃにより形成される。また、領域１０Ｄにおいて、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域３１ｄおよびｎ−型半導体領域２５ｄにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域３２ｄおよびｐ−型半導体領域２７ｄにより形成される。また、領域１０Ｅにおいて、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域３１ｅおよびｎ−型半導体領域２５ｅにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域３２ｅおよびｐ−型半導体領域２７ｅにより形成される。
【０１５９】
次に、上記実施の形態１と同様にして、ゲート電極２３ｃ，２３ｄ，２３ｅ，２４ｃ，２４ｄ，２４ｅ、ｎ＋型半導体領域３１ｃ，３１ｄ，３１ｅおよびｐ＋型半導体領域３２ｃ，３２ｄ，３２ｅの表面に、それぞれ金属シリサイド層３３を形成する。
【０１６０】
このようにして、領域１０Ｃにおいて、ｐ型ウエル３ｃにｎチャネル型のＭＩＳＦＥＴ４０ｃが形成され、ｎ型ウエル５ｃにｐチャネル型のＭＩＳＦＥＴ４１ｃが形成されて、ＣＭＩＳＦＥＴ６１が形成される。また、領域１０Ｄにおいて、ｐ型ウエル３ｄにｎチャネル型のＭＩＳＦＥＴ４０ｄが形成され、ｎ型ウエル５ｄにｐチャネル型のＭＩＳＦＥＴ４１ｄが形成されて、ＣＭＩＳＦＥＴ６２が形成される。また、領域１０Ｅにおいて、ｐ型ウエル３ｅにｎチャネル型のＭＩＳＦＥＴ４０ｅが形成され、ｎ型ウエル５ｅにｐチャネル型のＭＩＳＦＥＴ４１ｅが形成されて、ＣＭＩＳＦＥＴ６３が形成される。
【０１６１】
次に、上記実施の形態１と同様に、半導体基板１上にゲート電極２３ａ，２３ｂ，２４ａ，２４ｂを覆うように絶縁膜５１を形成し、絶縁膜５１にコンタクトホール５２を形成し、コンタクトホール５２内にプラグ５３を形成し、プラグ５３が埋め込まれた絶縁膜５１上に、配線５４を形成する。配線５４はプラグ５３を介して、ｎ＋型半導体領域３１ｃ，３１ｄ，３１ｅ、ｐ＋型半導体領域３２ｃ，３２ｄ，３２ｅ、ゲート電極２３ｃ，２３ｄ，２３ｅ，２４ｃ，２４ｄ，２４ｅなどと電気的に接続される。このようにして、図２９の構造が得られる。その後、更に上層の層間絶縁膜や配線層などが形成されて多層配線構造が得られるが、ここではその図示および説明は省略する。
【０１６２】
上記実施の形態１と同様に、本実施の形態の半導体装置においても、領域１０Ｄに形成されたＣＭＩＳＦＥＴ６２を構成するｎチャネル型ＭＩＳＦＥＴ４０ｄでは、ゲート電極２３ｄは、ゲート絶縁膜１４ｄ上に位置するシリコン膜２１ａを含み、ゲート絶縁膜１４ｄは酸窒化シリコン膜１３ｄからなり、このゲート電極２３ｄとゲート絶縁膜１４ｄとの界面近傍に金属元素１２ａ（例えばＨｆ）が導入された状態となっている。また、ＣＭＩＳＦＥＴ６２を構成するｐチャネル型ＭＩＳＦＥＴ４１ｄでは、ゲート電極２４ｄは、ゲート絶縁膜１５ｄ上に位置するシリコン膜２１ａを含み、ゲート絶縁膜１５ｄは酸窒化シリコン膜１３ｄからなり、このゲート電極２４ｄとゲート絶縁膜１５ｄとの界面近傍に金属元素１２ａ（例えばＨｆ）が導入された状態となっている。
【０１６３】
また、領域１０Ｅに形成されたＣＭＩＳＦＥＴ６３を構成するｎチャネル型ＭＩＳＦＥＴ４０ｅでは、ゲート電極２３ｅは、ゲート絶縁膜１４ｅ上に位置するシリコン膜２１ａを含み、ゲート絶縁膜１４ｅは酸窒化シリコン膜１３ｅからなり、このゲート電極２３ｅとゲート絶縁膜１４ｅとの界面近傍に金属元素１２ａ（例えばＨｆ）が導入された状態となっている。また、ＣＭＩＳＦＥＴ６３を構成するｐチャネル型ＭＩＳＦＥＴ４１ｅでは、ゲート電極２４ｅは、ゲート絶縁膜１５ｅ上に位置するシリコン膜２１ａを含み、ゲート絶縁膜１５ｅは酸窒化シリコン膜１３ｅからなり、このゲート電極２４ｅとゲート絶縁膜１５ｅとの界面近傍に金属元素１２ａ（例えばＨｆ）が導入された状態となっている。
【０１６４】
一方、領域１０Ｃに形成されたＣＭＩＳＦＥＴ６１を構成するｎチャネル型ＭＩＳＦＥＴ４０ｃでは、ゲート電極２３ｃは、ゲート絶縁膜１４ｃ上に位置するシリコン膜２１ｂを含み、ゲート絶縁膜１４ｃは酸窒化シリコン膜１３ｃからなるが、このゲート電極２３ｃとゲート絶縁膜１４ｃとの界面近傍に金属元素１２ａ（例えばＨｆ）は導入されていない。また、ＣＭＩＳＦＥＴ６１を構成するｐチャネル型ＭＩＳＦＥＴ４１ｃでは、ゲート電極２４ｃは、ゲート絶縁膜１５ｃ上に位置するシリコン膜２１ｂを含み、ゲート絶縁膜１５ｃは酸窒化シリコン膜１３ｃからなるが、このゲート電極２４ｃとゲート絶縁膜１５ｃとの界面近傍に金属元素１２ａ（例えばＨｆ）は導入されていない。
【０１６５】
従って、領域１０ＣのＣＭＩＳＦＥＴ６１と領域１０ＤのＣＭＩＳＦＥＴ６２とは、ゲート絶縁膜の膜厚はほぼ同じであるが、領域１０ＤのＣＭＩＳＦＥＴ６２にだけゲート電極とゲート絶縁膜との界面に金属元素１２ａを導入しているので、領域１０ＤのＣＭＩＳＦＥＴ６２のＭＩＳＦＥＴ４０ｄ，４１ｄのしきい電圧の絶対値を、領域１０ＣのＣＭＩＳＦＥＴ６１のＭＩＳＦＥＴ４０ｃ，４０ｄのしきい電圧の絶対値よりも大きくすることができる。
【０１６６】
このようにして、ゲート絶縁膜の膜厚がほぼ等しく、しきい電圧が異なる２種類のＣＭＩＳＦＥＴ６１，６２と、ゲート絶縁膜の膜厚が異なるＣＭＩＳＦＥＴ６３の合計３種類のＣＭＩＳＦＥＴを同一の半導体基板１上に形成することができる。
【０１６７】
特に、ゲート絶縁膜１４ｄ，１５ｄの膜厚が１．８ｎｍで、しきい電圧が高いＣＭＩＳＦＥＴ６２のＦＥＴ特性を、従来のＳｉＯＮゲート絶縁膜を用いた場合に比べて向上できる。これは、ＣＭＩＳＦＥＴ６２においてゲート絶縁膜１３ｄ，１４ｄとゲート電極２３ｄ，２４ｄ（Ｓｉゲート電極）との界面近傍に面密度が１×１０１３〜５×１０１４原子／ｃｍ２の金属元素１２ａを導入することでしきい電圧を調整し（しきい電圧の絶対値を増大させ）、その分、チャネル領域４ｄ，６ｄの不純物濃度を低くすることができたためである。
【０１６８】
また、本実施の形態では、ＣＭＩＳＦＥＴ６１，６２においてＥＯＴ＝１．８ｎｍのゲート絶縁膜を用いて２種類のしきい電圧を調整する方法について説明した。異なる設計値に対しても、漏れ電流を抑制できる初期酸化シリコン膜（ゲート絶縁膜形成用の酸化シリコン膜）の膜厚を選択し、チャネル領域の不純物濃度として１．２×１０１８／ｃｍ３以下で、しかも、短チャネル効果を抑制できる濃度を選択し、更に、ゲート絶縁膜とＳｉゲート電極との界面に１×１０１３〜５×１０１４原子／ｃｍ２の面密度で金属元素１２ａ（例えばＨｆ）を導入することによって、しきい電圧を調整すれば、従来のシリコン酸窒化膜をゲート絶縁膜とするＭＩＳＦＥＴよりも優れたＦＥＴ特性を実現できる。
【０１６９】
また、本実施の形態では、ゲート絶縁とゲート電極との界面近傍に導入する金属元素１２ａとしては、上記実施の形態１と同様に、Ｈｆ、Ｚｒ、Ｐｔ、Ｍｏ、Ｗなど、結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位とアクセプター準位の両レベルを形成する金属元素を用いることができる。
【０１７０】
また、上記実施の形態１と同様に、本実施の形態においても、２種類以上を組み合わせることで結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位とアクセプター準位の両レベルを形成することができる金属元素であれば、２種類以上の金属元素をゲートとゲート電極との界面近傍に金属元素１２ａとして導入することもでき、この場合も、Ｈｆを導入した場合とほぼ同様の効果を得ることができる。すなわち、上記金属元素１２ａが、結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位を形成することができる第１の金属元素と、結晶シリコン（Ｓｉ）のバンドギャップ内にアクセプター準位を形成することができる第２の金属元素の両方を含み、それら第１および第２の金属元素を金属元素１２ａとしてゲート絶縁膜とゲート電極との界面近傍に導入することもできる。例えば、Ｔｉ（チタン）とＡｌ（アルミニウム）や、Ｔａ（タンタル）とＡｌ（アルミニウム）、Ｔｉ（チタン）とＮｉ（ニッケル）などの組合せたものを金属元素１２ａとして用いることで、上記Ｈｆの場合とほぼ同様のフラットバンド電圧シフトを得ることができる。
【０１７１】
このように、本実施の形態は、ゲート絶縁膜とゲート電極の界面近傍に導入する金属元素１２ａとして、Ｈｆのみにとどまらず、上記のような他の金属元素を用い、同様の方法で適用することで、同様の効果を得ることができる。
【０１７２】
また、本実施の形態の半導体装置では、ゲート絶縁膜の膜厚がほぼ等しい２種類のＣＭＩＳＦＥＴ６１，６２のうち、一方のＣＭＩＳＦＥＴ６２でだけ、ゲート電極とゲート絶縁膜の界面近傍に金属元素１２ａを導入しているが、他方のＣＭＩＳＦＥＴ６１では、ゲート電極とゲート絶縁膜の界面近傍に金属元素１２ａを導入していない。これにより、ＣＭＩＳＦＥＴ６２のしきい電圧を制御し、同じ膜厚のゲート絶縁膜を有するＣＭＩＳＦＥＴ６１，６２のうち、ＣＭＩＳＦＥＴ６２のＭＩＳＦＥＴ４０ｄ，４１ｄのしきい電圧の絶対値を、ＣＭＩＳＦＥＴ６１のＭＩＳＦＥＴ４０ｃ，４０ｄのしきい電圧の絶対値よりも大きくすることができる。
【０１７３】
他の形態として、ゲート絶縁膜の膜厚がほぼ等しい２種類のＣＭＩＳＦＥＴ６１，６２の両方でゲート電極とゲート絶縁膜の界面近傍に金属元素１２ａを導入するが、一方のＣＭＩＳＦＥＴ６１では、他方のＣＭＩＳＦＥＴ６２よりも金属元素１２ａの面密度を少なくすることもできる。すなわち、ＣＭＩＳＦＥＴ６２のゲート電極２３ｄ，２４ｄとゲート絶縁膜１４ｄ，１５ｄの界面近傍における金属元素１２ａの面密度よりも少ない面密度で、ＣＭＩＳＦＥＴ６１のゲート電極２３ｃ，２４ｃとゲート絶縁膜１４ｃ，１５ｃの界面近傍に金属元素１２ａを導入することもできる。このような状態は、例えば、領域１０Ｃに酸化シリコン膜１１ｃを形成した後、酸化シリコン膜１１ｃ上に金属元素１２ａを堆積してから、酸化シリコン膜１１ｃを窒化して酸窒化シリコン膜１３ｃとし、その上にシリコン膜２１を形成することで、実現することができる。この際、酸化シリコン膜１１ｄ，１１ｅ上へ堆積した金属元素１２ａの面密度よりも、酸化シリコン膜１１ｃ上に堆積する金属元素１２ａの面密度を少なくする。これにより、ＣＭＩＳＦＥＴ６２よりも少ない面密度で、ＣＭＩＳＦＥＴ６１のゲート電極２３ｃ，２４ｃとゲート絶縁膜１４ｃ，１５ｃの界面近傍に金属元素１２ａが導入することができる。
【０１７４】
また、本実施の形態では、ゲート絶縁膜の膜厚がほぼ等しい２種類のＣＭＩＳＦＥＴ６１，６２とゲート絶縁膜の膜厚が異なる１種類のＣＭＩＳＦＥＴ６３の合計３種類のＣＭＩＳＦＥＴを同一の半導体基板上に形成する工程について例示したが、ゲート絶縁膜の膜厚がほぼ等しく、しきい電圧が異なる３種類以上のＣＭＩＳＦＥＴや、ゲート絶縁膜の膜厚が３種類以上のＣＭＩＳＦＥＴなどについても同様の手法で形成することができる。
【０１７５】
（実施の形態４）
上記実施の形態１〜３では、ゲート絶縁膜形成用の酸化シリコン膜上に金属元素１２ａを金属酸化物などとして堆積することで、ゲート絶縁膜とＳｉゲート電極との界面に金属元素１２ａ（例えばＨｆ）を導入していた。本実施の形態では、酸化シリコン膜または酸窒化シリコン膜上にＳｉゲート電極を形成した後に、金属元素１２ａをイオン注入法によって導入することにより、ゲート絶縁膜とＳｉゲート電極の界面に金属元素１２ａ（例えばＨｆ）を導入する。
【０１７６】
図３０は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図３１〜図３５は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図３１は上記実施の形態１の図１に対応し、半導体装置の製造工程のうち、ゲート絶縁膜形成用の絶縁膜（酸化シリコン膜１１）の形成工程からゲート電極２３ｆ，２４ｆ形成工程までの工程フローが示されている。また、図２までの工程は、上記実施の形態１とほぼ同様であるので、ここではその説明は省略し、図２に続く工程について説明する。
【０１７７】
上記実施の形態１と同様にして上記図２の構造が得られた後、上記実施の形態１と同様に、半導体基板１の主面（ｐ型ウエル３およびｎ型ウエル５の表面）に、酸化シリコン膜１１を形成する（ステップＳ１）。酸化シリコン膜１１は、半導体基板１の主面を酸化（熱酸化）することにより形成でき、その膜厚は、例えば１．８ｎｍ程度とすることができる。本実施の形態では、上記実施の形態１とは異なり、酸化シリコン膜１１上に金属元素１２ａを堆積しない。すなわち、上記実施の形態１のステップＳ２を行わない。
【０１７８】
次に、プラズマ窒化処理やアンモニア雰囲気中の熱処理などにより、窒素を酸化シリコン膜１１中に導入する。これにより、図３２に示されるように、酸化シリコン膜１１は、窒素が導入されて、酸窒化シリコン膜１３ｆとなる（ステップＳ３）。酸化シリコン膜１１への窒素の導入後、必要に応じて希釈酸素中で比較的高温の熱処理を行うことなどにより、酸窒化シリコン膜１３ｆの窒素濃度を変化させる（余分な窒素を気化させる）こともできる。
【０１７９】
これにより、酸窒化シリコン膜１３ｆからなるゲート絶縁膜１４ｆ，１５ｆが形成される。ゲート絶縁膜１４ｆは、ｎチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜であり、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａのｐ型ウエル３上に形成され、ゲート絶縁膜１５ｆは、ｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜であり、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂのｎ型ウエル５上に形成される。
【０１８０】
次に、半導体基板１の主面上に、すなわちゲート絶縁膜１４ｆ，１５ｆ上に、ゲート電極形成用の導電性膜として、シリコン膜２１を形成する（ステップＳ４）。シリコン膜２１は、例えば多結晶シリコン膜であり、ＣＶＤ法などを用いて形成することができる。例えば、モノシランを原料ガスとして６３０℃程度の温度で膜厚１００ｎｍ程度のシリコン膜２１を堆積することができる。
【０１８１】
次に、図３３に示されるように、半導体基板１の主面に対して金属元素１２ａのイオン注入１２ｃを行う（ステップＳ１１）。例えばハフニウム（Ｈｆ）イオンをイオン注入する。例えば、イオン注入エネルギー（加速エネルギー）が５０〜１００ｋｅＶでイオン注入量が３×１０１４イオン／ｃｍ２の条件で、半導体基板１の主面に対して垂直な方向からハフニウム（Ｈｆ）イオンをイオン注入する。この際、注入されたハフニウム（Ｈｆ）イオン（すなわち金属元素１２ａ）の分布が、シリコン膜２１とゲート絶縁膜１４ｆ，１５ｆの界面付近でピーク（最大濃度）を有するように、イオン注入エネルギーを制御する。これにより、金属元素１２ａとして微量Ｈｆがシリコン膜２１とゲート絶縁膜１４ｆ，１５ｆとの界面近傍に限定して（局在して）導入された状態を形成することができる。
【０１８２】
次に、図３４に示されるように、フォトリソグラフィ法およびドライエッチング法（例えば反応性イオンエッチング）などを用いて、シリコン膜２１をパターニングする（ステップＳ５）。パターニングされたシリコン膜２１により、ゲート電極２３ｆ，２４ｆが形成される。すなわち、ｐ型ウエル３の表面のゲート絶縁膜１４ｆ上のシリコン膜２１により、ｎチャネル型ＭＩＳＦＥＴ用のゲート電極２３ｆが形成され、ｎ型ウエル５の表面のゲート絶縁膜１５ｆ上のシリコン膜２１により、ｐチャネル型ＭＩＳＦＥＴ用のゲート電極２４ｆが形成される。
【０１８３】
上記のように、ステップＳ１１のイオン注入１２ｃによってシリコン膜２１とゲート絶縁膜１４ｆ，１５ｆとの界面近傍に金属元素１２ａ（ここではＨｆ）を導入していたので、ゲート電極２３ｆ（シリコン膜２１）とゲート絶縁膜１４ｆとの界面近傍およびゲート電極２４ｆ（シリコン膜２１）とゲート絶縁膜１５ｆとの界面近傍に、金属元素１２ａ（ここではＨｆ）が導入された状態となっている。
【０１８４】
その後の工程は、上記実施の形態１とほぼ同様にして行うことができる。
【０１８５】
すなわち、上記実施の形態１と同様にして、ｐ型ウエル３のゲート電極２３の両側の領域にｎ−型半導体領域２５を形成し、ｎ−型半導体領域２５を包み込むごとく、パンチスルー防止用のｐ型半導体領域２６を形成する。また、上記実施の形態１と同様にして、ｎ型ウエル５のゲート電極２４の両側の領域にｐ−型半導体領域２７を形成し、ｐ−型半導体領域２７を包み込むごとく、パンチスルー防止用のｎ型半導体領域２８を形成する。
【０１８６】
次に、上記実施の形態１と同様にして、ゲート電極２３ｆ，２４ｆの側壁上にサイドウォール３０を形成する。
【０１８７】
次に、上記実施の形態１と同様に、イオン注入により、ｐ型ウエル３のゲート電極２３ｆおよびサイドウォール３０の両側の領域に、ｎ＋型半導体領域３１（ソース、ドレイン）を形成する。このイオン注入の際に、ゲート電極２３ｆにもｎ型の不純物がイオン注入され、ゲート電極２３ｆは、ｎ型の不純物が導入されたｎ導電型の低抵抗の半導体膜（シリコン膜）となる。また、上記実施の形態１と同様に、イオン注入により、ｎ型ウエル５のゲート電極２４ｆおよびサイドウォール３０の両側の領域に、ｐ＋型半導体領域３２（ソース、ドレイン）を形成する。このイオン注入の際に、ゲート電極２４ｆにもｐ型の不純物がイオン注入され、ゲート電極２４ｆは、ｐ型の不純物が導入されたｐ導電型の低抵抗の半導体膜（シリコン膜）となる。イオン注入後、導入した不純物の活性化のためのアニール処理を行う。
【０１８８】
次に、上記実施の形態１と同様にして、ゲート電極２３ｆ，２４ｆ、ｎ＋型半導体領域３１およびｐ＋型半導体領域３２の表面に、それぞれ金属シリサイド層３３を形成する。
【０１８９】
このようにして、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａのｐ型ウエル３にｎチャネル型のＭＩＳＦＥＴ４０ｆが形成され、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂのｎ型ウエル５にｐチャネル型のＭＩＳＦＥＴ４１ｆが形成されて、ＣＭＩＳＦＥＴが形成される。
【０１９０】
次に、上記実施の形態１と同様に、半導体基板１上にゲート電極２３ｆ，２４ｆを覆うように絶縁膜５１を形成し、絶縁膜５１にコンタクトホール５２を形成し、コンタクトホール５２内にプラグ５３を形成し、プラグ５３が埋め込まれた絶縁膜５１上に、配線５４を形成する。配線５４はプラグ５３を介して、ｎ＋型半導体領域３１、ｐ＋型半導体領域３２、ゲート電極２３ｆ，２４ｆなどと電気的に接続される。このようにして、図３５の構造が得られる。その後、更に上層の層間絶縁膜や配線層などが形成されて多層配線構造が得られるが、ここではその図示および説明は省略する。
【０１９１】
このようにして、ｎチャネル型のＭＩＳＦＥＴ４０ｆおよびｐチャネル型のＭＩＳＦＥＴ４１ｆを有するＣＭＩＳＦＥＴを備えた半導体装置が製造される。これにより、チャネル領域４，６の不純物濃度が１．２×１０１８／ｃｍ３以下になるように調整され、ゲート絶縁膜１４ｆ、１５ｆとゲート電極２３ｆ，２４ｆ（Ｓｉゲート電極）との界面近傍に面密度が１×１０１３〜５×１０１４原子／ｃｍ２の金属元素１２ａ（例えばＨｆ）が導入されたＣＭＩＳＦＥＴを備えた半導体装置が得られる。
【０１９２】
上記実施の形態１と同様に、本実施の形態の半導体装置においても、ＣＭＩＳＦＥＴを構成するｎチャネル型のＭＩＳＦＥＴ４０ｆでは、ゲート電極２３ｆは、ゲート絶縁膜１４ｆ上に位置するシリコン膜２１を含み、ゲート絶縁膜１４ｆは酸窒化シリコン膜１３ｆからなり、このゲート電極２３ｆとゲート絶縁膜１４ｆとの界面近傍に金属元素１２ａ(例えばＨｆ)が導入された状態となっている。また、ＣＭＩＳＦＥＴを構成するｐチャネル型ＭＩＳＦＥＴ４１ｆでは、ゲート電極２４ｆは、ゲート絶縁膜１５ｆ上に位置するシリコン膜２１を含み、ゲート絶縁膜１５ｆは酸窒化シリコン膜１３ｆからなり、このゲート電極２４ｆとゲート絶縁膜１５ｆとの界面近傍に金属元素１２ａ(例えばＨｆ)が導入された状態となっている。
【０１９３】
本発明者は、本実施の形態の手法によって形成されたＭＩＳＦＥＴ４０ｆ，４１ｆにおいても、上記実施の形態１の手法で形成されたＭＩＳＦＥＴ４０，４１と同様のフラットバンド電圧のシフトが観測され、また、金属元素１２ａ（ここではＨｆ）のイオン注入量によって、そのシフト量を制御できることを確認した。従って、本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。すなわち、ゲート絶縁膜１４ｆ，１５ｆとゲート電極２３ｆ，２４ｆとの界面近傍に面密度が１×１０１３〜５×１０１４原子／ｃｍ２の金属元素１２ａ（例えばＨｆ）を導入し、チャネル領域４，６の不純物濃度を１．２×１０１８／ｃｍ３以下に抑制することで、ＣＭＩＳＦＥＴの性能向上を実現できる。
【０１９４】
なお、ステップＳ１１のＨｆ（すなわち金属元素１２ａ）のイオン注入工程では、Ｈｆイオン注入条件が、シリコン膜２１とゲート絶縁膜１４ｆ、１５ｆとの界面付近でＨｆの濃度分布が最大値をもつような条件を選択したが、Ｈｆイオンの濃度分布の最大値が界面よりもシリコン膜２１内部側（すなわちＳｉゲート電極内部側）へ１０ｎｍ程度離れた位置にくるような条件でＨｆ（金属元素１２ａ）のイオン注入行っても、同様の効果を得られることが本発明者の検討によって確認された。これは、不純物の活性化アニール時にＨｆ（金属元素１２ａ）が拡散し、Ｓｉゲート電極（ゲート電極２３ｆ，２４ｆ）とゲート絶縁膜１４ｆ，１５ｆとの界面にＨｆ（金属元素１２ａ）が偏析するためと考えられる。
【０１９５】
また、本実施の形態では、ゲート絶縁膜１４ｆ，１５ｆとシリコン膜２１（ゲート電極２３ｆ，２４ｆ）との界面近傍にイオン注入（導入）する金属元素１２ａ（金属イオン）としてＨｆを用いた場合について説明したが、上記実施の形態１と同様に、Ｈｆの代わりに、Ｚｒ、Ｐｔ、Ｍｏ、Ｗなど、結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位とアクセプター準位の両レベルを形成する金属元素を用いることができる。
【０１９６】
また、上記実施の形態１と同様に、本実施の形態においても、２種類以上を組み合わせることで結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位とアクセプター準位の両レベルを形成することができる金属元素であれば、２種類以上の金属元素をゲート絶縁膜１４ｆ，１５ｆとシリコン膜２１（ゲート電極２３ｆ，２４ｆ）との界面近傍にイオン注入することもできる。すなわち、上記金属元素１２ａが、結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位を形成することができる第１の金属元素と、結晶シリコン（Ｓｉ）のバンドギャップ内にアクセプター準位を形成することができる第２の金属元素の両方を含み、それら第１および第２の金属元素の両方をゲート絶縁膜１４ｆ，１５ｆとシリコン膜２１（ゲート電極２３ｆ，２４ｆ）との界面近傍にイオン注入することもできる。この場合も、Ｈｆをイオン注入した場合とほぼ同様の効果を得ることができる。例えば、Ｔｉ（チタン）とＡｌ（アルミニウム）や、Ｔａ（タンタル）とＡｌ（アルミニウム）、Ｔｉ（チタン）とＮｉ（ニッケル）などの組合せたものを金属元素１２ａとして用いることで、Ｈｆの場合とほぼ同様のフラットバンド電圧シフトを得ることができる。
【０１９７】
このように、本実施の形態は、ゲート絶縁膜とゲート電極の界面近傍に導入する金属元素１２ａとして、Ｈｆのみにとどまらず、上記のような他の金属元素を用い、同様の方法で適用することで、同様の効果が得ることができる。
【０１９８】
また、本実施の形態では、ステップＳ４でゲート絶縁膜１４ｆ，１５ｆ上にシリコン膜２１を形成した後で、かつステップＳ５でシリコン膜２１をパターニングする前に、ステップＳ１１の金属元素１２ａのイオン注入工程を行っている。これにより、半導体基板１中へ不要な金属元素１２ａイオンが導入されるのを防止することができる。他の形態として、ステップＳ４とステップＳ１１の順序を入れ換えることもできる。例えば、シリコン膜２１をパターニングしてゲート電極２３ｆ，２４ｆを形成した後で、ゲート電極２３ｆまたはゲート電極２４ｆ中に不純物イオンを注入する際に、金属元素１２ａ（例えばＨｆ）のイオン注入を行うこともできる。この場合、金属元素１２ａが、ゲート電極２３ｆ，２４ｆのみならず、半導体基板１の高濃度拡散層（ｎ＋型半導体領域３１およびｐ＋型半導体領域３２）やサイドウォール３０にも導入される。
【０１９９】
また、本実施の形態では、ステップＳ１１でシリコン膜２１とゲート絶縁膜１４ｆ，１５ｆとの界面近傍に金属元素１２ａをイオン注入する際に、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａとｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂとで、同じイオン注入量（面密度）で金属元素１２ａをイオン注入している。このため、ｎチャネル型のＭＩＳＦＥＴ４０ｆのゲート電極２３ｆとゲート絶縁膜１４ｆとの界面近傍と、ｐチャネル型のＭＩＳＦＥＴ４１ｆのゲート電極２４ｆとゲート絶縁膜１５ｆとの界面近傍との両方に、同じ面密度で金属元素１２ａイオンが導入される。
【０２００】
他の形態として、ステップＳ１１でシリコン膜２１とゲート絶縁膜１４ｆ，１５ｆとの界面近傍に金属元素１２をイオン注入する際に、シリコン膜２１上へのマスク層（イオン注入阻止マスク層、例えばフォトレジスト層）の形成工程と金属元素１２ａのイオン注入工程とを複数回（例えば２回）繰り返すことで、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａとｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂとに対して、異なるイオン注入量（面密度）で金属元素１２ａをイオン注入することもできる。これにより、ｎチャネル型のＭＩＳＦＥＴ４０ｆのゲート電極２３ｆとゲート絶縁膜１４ｆとの界面近傍と、ｐチャネル型ＭＩＳＦＥＴ４１ｆのゲート電極２４ｆとゲート絶縁膜１５ｆとの界面近傍とに、異なる面密度で金属元素１２ａを導入することができる。この場合、ｎチャネル型のＭＩＳＦＥＴ４０ｆのゲート電極２３ｆとゲート絶縁膜１４ｆとの界面近傍への金属元素１２ａ（例えばＨｆ）の導入量を、ｐチャネル型のＭＩＳＦＥＴ４１ｆのゲート電極２４ｆとゲート絶縁膜１５ｆとの界面近傍への金属元素１２ａ（例えばＨｆ）の導入量に比べて大きくすれば、ｎチャネル型のＭＩＳＦＥＴ４０ｆのチャネル領域４の不純物濃度をｐチャネル型ＭＩＳＦＥＴ４１ｆのチャネル領域６の不純物濃度よりも更に減らす（小さくする）ことができる。これにより、ｎチャネル型のＭＩＳＦＥＴ４０ｆのオン電流をより増大させることができる。
【０２０１】
また、更に他の形態として、ステップＳ１１でシリコン膜２１とゲート絶縁膜１４ｆ，１５ｆとの界面近傍に金属（金属イオン）をイオン注入する際に、シリコン膜２１上へのマスク層（イオン注入阻止マスク層、例えばフォトレジスト層）の形成工程とＨｆのイオン注入工程とを複数回（例えば２回）繰り返すことで、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａとｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂとに対して、異なる金属元素１２ａをイオン注入することもできる。これにより、ｎチャネル型のＭＩＳＦＥＴ４０ｆのゲート電極２３ｆとゲート絶縁膜１４ｆとの界面近傍に導入された金属元素１２ａと、ｐチャネル型のＭＩＳＦＥＴ４１ｆのゲート電極２４ｆとゲート絶縁膜１５ｆとの界面近傍に導入された金属元素１２ａとを、異ならせることができる。この場合、ｎチャネル型のＭＩＳＦＥＴ４０ｆのゲート電極２３ｆとゲート絶縁膜１４ｆとの界面近傍に導入する金属元素１２ａは、結晶シリコン（Ｓｉ）のバンドギャップ内にアクセプター準位を形成することができる金属であり、例えば、Ｈｆ，Ｚｒ，Ｐｔ，Ｍｏ，Ｗ，Ｎｉ，Ａｌなどを用いることができる。一方、ｐチャネル型のＭＩＳＦＥＴ４１ｆのゲート電極２４ｆとゲート絶縁膜１５ｆとの界面近傍に導入する金属元素１２ａは、結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位を形成することができる金属であり、例えば、Ｈｆ，Ｚｒ，Ｐｔ，Ｍｏ，Ｗ、Ｔｉ，Ｔａなどを用いることができる。このような場合においても、イオン注入法によって、Ｓｉゲート電極とゲート絶縁膜との界面近傍に１×１０１３〜５×１０１４原子／ｃｍ２の面密度で上記金属元素を導入し、より好ましくはチャネル領域の不純物濃度を１．２×１０１８／ｃｍ３以下に抑制することによって、Ｈｆの場合と同様の効果を得ることができる。
【０２０２】
（実施の形態５）
本実施の形態では、上記実施の形態４で説明したイオン注入によって金属（例えばＨｆ）を導入する手法を、同一の半導体基板１上に複数種類（２種類以上）の膜厚を有する多水準ゲート絶縁膜を有するＣＭＩＳＦＥＴに適用した場合について説明する。
【０２０３】
図３６〜図３９は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０２０４】
本実施例では、完成後のゲート絶縁膜のＥＯＴが、それぞれ１．８ｎｍ、３．５ｎｍ、７．０ｎｍの３種類で、それぞれの電源電圧が１．２Ｖ、１．８Ｖ、３．３ＶのＣＭＩＳＦＥＴ８１，８２，８３において、最もゲート絶縁膜の膜厚が薄いＥＯＴ＝１．８ｎｍのＣＭＩＳＦＥＴ８１にのみ、ゲート絶縁膜とＳｉゲート電極の界面に微量のＨｆを導入する場合を例として説明する。
【０２０５】
図３６に示されるように、本実施の形態の半導体装置が形成される半導体基板（半導体ウエハ、単結晶シリコン基板）１は、上記ＣＭＩＳＦＥＴ８１が形成される領域１０Ｇと、上記ＣＭＩＳＦＥＴ８２が形成される領域１０Ｈと、上記ＣＭＩＳＦＥＴ８３が形成される領域１０Ｊとを有している。すなわち、領域１０Ｇは、ＥＯＴ＝１．８ｎｍのゲート絶縁膜を有するＣＭＩＳＦＥＴ８１が形成される領域である。また、領域１０Ｈは、ＥＯＴ＝３．５ｎｍのゲート絶縁膜を有するＣＭＩＳＦＥＴ８２が形成される領域である。また、領域１０Ｊは、ＥＯＴ＝７．０ｎｍのゲート絶縁膜を有するＣＭＩＳＦＥＴ６３が形成される領域である。
【０２０６】
それから、上記実施の形態１と同様にして、半導体基板１の主面に、活性領域を画定する素子分離領域２を形成する。
【０２０７】
次に、フォトリソグラフィ技術およびイオン注入を繰り返すことにより、半導体基板１に３種類のｐ型ウエル３ｇ，３ｈ，３ｊと３種類のｎ型ウエル５ｇ，５ｈ，５ｊを形成する。なお、ｐ型ウエル３ｇおよびｎ型ウエル５ｇは、領域１０Ｇに形成され、ｐ型ウエル３ｈおよびｎ型ウエル５ｈは、領域１０Ｈに形成され、ｐ型ウエル３ｊおよびｎ型ウエル５ｊは、領域１０Ｊに形成される。
【０２０８】
次に、各ｐ型ウエル３ｇ，３ｈ，３ｊに、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧調整用にｐ型の不純物（例えばホウ素（Ｂ）など）をイオン注入することなどにより、ｐ型ウエル３ｇ，３ｈ，３ｊ内（表層部分）に不純物濃度を調整した３種類のチャネル領域（ｐ型半導体領域）４ｇ，４ｈ，４ｊを形成する。また、各ｎ型ウエル５ｇ，５ｈ，５ｊに、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧調整用にｎ型の不純物（例えばリン（Ｐ）など）をイオン注入することなどにより、ｎ型ウエル５ｇ，５ｈ，５ｊ内（表層部分）に不純物濃度を調整した３種類のチャネル領域（ｎ型半導体領域）６ｇ，６ｈ，６ｊを形成する。本実施の形態では、後述するようにＨｆを導入してＣＭＩＳＦＥＴ８１が形成される領域１０Ｇのチャネル領域４ｇ，６ｇの不純物濃度は、半導体装置の完成後に１．２×１０１８／ｃｍ３以下になるように、不純物イオンの導入量を調整する。
【０２０９】
次に、希釈フッ酸洗浄などによって半導体基板１の表面の自然酸化膜を除去した後、半導体基板１の主面を酸化（熱酸化）することにより、半導体基板１の主面に酸化シリコン膜１１ｊを形成する。酸化シリコン膜１１ｊの膜厚は、例えば４．０ｎｍ程度とすることができる。
【０２１０】
次に、フォトリソグラフィ法を用いて領域１０Ｊ上にだけフォトレジスト膜（図示せず）形成し、このフォトレジスト膜をエッチングマスクとして用いて酸化シリコン膜１１ｊをエッチングする。これにより、領域１０Ｇのｐ型ウエル３ｇおよびｎ型ウエル５ｇ上と領域１０Ｈのｐ型ウエル３ｈおよびｎ型ウエル５ｈ上の酸化シリコン膜１１ｊを除去し、領域１０Ｊのｐ型ウエル３ｊおよびｎ型ウエル５ｊ上に酸化シリコン膜１１ｊを残す。
【０２１１】
次に、希釈フッ酸洗浄などによって半導体基板１の表面の自然酸化膜を除去した後、半導体基板１の主面を酸化（熱酸化）して、酸化シリコン膜を形成する。酸化の条件は、例えば、半導体基板１上に２．５ｎｍ程度の酸化シリコン膜が形成されるような条件で行う。これにより、領域１０Ｇのｐ型ウエル３ｇおよびｎ型ウエル５ｇ上と領域１０Ｈのｐ型ウエル３ｈおよびｎ型ウエル５ｈ上に、例えば２．５ｎｍ程度の膜厚の酸化シリコン膜１１ｈが形成されるとともに、領域１０Ｊのｐ型ウエル３ｊおよびｎ型ウエル５ｊ上の酸化シリコン膜１１ｊの膜厚が厚くなって、例えば６．５ｎｍ程度になる。
【０２１２】
次に、フォトリソグラフィ法を用いて領域１０Ｈ，１０Ｊ上にだけフォトレジスト膜（図示せず）形成し、このフォトレジスト膜をエッチングマスクとして用いて酸化シリコン膜１１ｈをエッチングする。これにより、領域１０Ｇのｐ型ウエル３ｇおよびｎ型ウエル５ｇ上の酸化シリコン膜１１ｈを除去し、領域１０Ｈのｐ型ウエル３ｈおよびｎ型ウエル５ｈ上の酸化シリコン膜１１ｈと領域１０Ｊのｐ型ウエル３ｊおよびｎ型ウエル５ｊ上の酸化シリコン膜１１ｊとを残存させる。
【０２１３】
次に、希釈フッ酸洗浄などによって半導体基板１の表面の自然酸化膜を除去した後、半導体基板１の主面を酸化（熱酸化）して、酸化シリコン膜を形成する。酸化の条件は、例えば、半導体基板１上に１．８ｎｍ程度の酸化シリコン膜が形成されるような条件で行う。これにより、領域１０Ｇのｐ型ウエル３ｇおよびｎ型ウエル５ｇ上に例えば１．８ｎｍ程度の膜厚の酸化シリコン膜１１ｇが形成されるとともに、領域１０Ｈのｐ型ウエル３ｈおよびｎ型ウエル５ｈ上の酸化シリコン膜１１ｈの膜厚が厚くなって例えば３．３ｎｍ程度となり、領域１０Ｊのｐ型ウエル３ｊおよびｎ型ウエル５ｊ上の酸化シリコン膜１１ｊの膜厚が厚くなって例えば７．０ｎｍ程度になる。このようにして、図３６の構造が得られる。
【０２１４】
次に、プラズマ窒化処理やアンモニア雰囲気中の熱処理などにより、窒素を酸化シリコン膜１１ｇ，１１ｈ，１１ｊ中に導入する。これにより、図３７に示されるように、酸化シリコン膜１１ｇは、窒素が導入されて、酸窒化シリコン膜１３ｇとなり、酸化シリコン膜１１ｈは、窒素が導入されて、酸窒化シリコン膜１３ｈとなり、酸化シリコン膜１１ｊは、窒素が導入されて、酸窒化シリコン膜１３ｊとなる。酸化シリコン膜１１ｇ，１１ｈ，１１ｊへの窒素の導入後、必要に応じて希釈酸素中で比較的高温の熱処理を行うことなどにより、酸窒化シリコン膜１３ｇ，１３ｈ，１３ｊの窒素濃度を変化させる（余分な窒素を気化させる）こともできる。
【０２１５】
これにより、領域１０Ｇのｐ型ウエル３ｇおよびｎ型ウエル５ｇ上に酸窒化シリコン膜１３ｇからなるゲート絶縁膜１４ｇ，１５ｇが形成され、領域１０Ｈのｐ型ウエル３ｈおよびｎ型ウエル５ｈ上に酸窒化シリコン膜１３ｈからなるゲート絶縁膜１４ｈ，１５ｈが形成され、領域１０Ｊのｐ型ウエル３ｊおよびｎ型ウエル５ｊ上に酸窒化シリコン膜１３ｊからなるゲート絶縁膜１４ｊ，１５ｊが形成される。
【０２１６】
次に、上記実施の形態４と同様に、半導体基板１の主面上に、すなわちゲート絶縁膜１４ｇ，１４ｈ，１４ｊ，１５ｇ，１５ｈ，１５ｊ上に、ゲート電極形成用の導電性膜として、シリコン膜２１を形成する。シリコン膜２１は、例えば多結晶シリコン膜であり、ＣＶＤ法などを用いて形成することができ、その膜厚は例えば膜厚１００ｎｍ程度とすることができる。
【０２１７】
次に、フォトリソグラフィ法を用いてシリコン膜２１上に領域１０Ｇに開口部８５ａを有するフォトレジスト層８５を形成する。それから、フォトレジスト層８５をイオン注入阻止マスクとして用いて、半導体基板１の主面に対して金属元素１２ａ、例えばハフニウム（Ｈｆ）のイオン注入１２ｃを行う。例えば、イオン注入エネルギー（加速エネルギー）が５０〜１００ｋｅＶでイオン注入量が３×１０１４イオン／ｃｍ２の条件で、半導体基板１の主面に対して垂直な方向からハフニウム（Ｈｆ）イオンをイオン注入する。この際、注入されたハフニウム（Ｈｆ）イオンの分布が、領域１０Ｇのシリコン膜２１とゲート絶縁膜１４ｇ，１５ｇの界面付近でピーク（最大濃度）を有するように、イオン注入エネルギーを制御する。これにより、金属元素１２ａとして微量Ｈｆが領域１０Ｇのシリコン膜２１とゲート絶縁膜１４ｇ，１５ｇとの界面近傍に限定して（局在して）導入された状態を形成することができる。なお、この金属元素１２ａ（ここではＨｆ）のイオン注入工程では、領域１０Ｇではフォトレジスト層８５の開口部８５ａを介してＨｆがイオン注入されるが、領域１０Ｈ，１０Ｊではフォトレジスト層８５によって阻止されて金属元素１２ａが注入されない。その後、フォトレジスト層８５を除去する。
【０２１８】
次に、図３８に示されるように、フォトリソグラフィ法およびドライエッチング法（例えば反応性イオンエッチング）などを用いて、シリコン膜２１をパターニングする。パターニングされたシリコン膜２１により、ゲート電極２３ｇ，２３ｈ，２３ｊ，２４ｇ，２４ｈ，２４ｊが形成される。すなわち、領域１０Ｇにおいて、ｐ型ウエル３ｇの表面のゲート絶縁膜１４ｇ上のシリコン膜２１により、ｎチャネル型ＭＩＳＦＥＴ用のゲート電極２３ｇが形成され、ｎ型ウエル５ｇの表面のゲート絶縁膜１５ｇ上のシリコン膜２１により、ｐチャネル型ＭＩＳＦＥＴ用のゲート電極２４ｇが形成される。また、領域１０Ｈにおいて、ｐ型ウエル３ｈの表面のゲート絶縁膜１４ｈ上のシリコン膜２１により、ｎチャネル型ＭＩＳＦＥＴ用のゲート電極２３ｈが形成され、ｎ型ウエル５ｈの表面のゲート絶縁膜１５ｈ上のシリコン膜２１により、ｐチャネル型ＭＩＳＦＥＴ用のゲート電極２４ｈが形成される。また、領域１０Ｊにおいて、ｐ型ウエル３ｊの表面のゲート絶縁膜１４ｊ上のシリコン膜２１により、ｎチャネル型ＭＩＳＦＥＴ用のゲート電極２３ｊが形成され、ｎ型ウエル５ｊの表面のゲート絶縁膜１５ｊ上のシリコン膜２１により、ｐチャネル型ＭＩＳＦＥＴ用のゲート電極２４ｊが形成される。
【０２１９】
上記のように、領域１０Ｇにおいては、イオン注入１２ｃによってシリコン膜２１とゲート絶縁膜１４ｇ，１５ｇとの界面近傍に金属元素１２ａ（例えばＨｆ）を導入していたので、ゲート電極２３ｇ（シリコン膜２１）とゲート絶縁膜１４ｇとの界面近傍およびゲート電極２４ｇ（シリコン膜２１）とゲート絶縁膜１５ｇとの界面近傍に、金属元素１２ａが導入された状態となっている。
【０２２０】
その後の工程は、上記実施の形態１〜４とほぼ同様にして行うことができる。
【０２２１】
すなわち、図３９に示されるように、上記実施の形態１と同様にして、ｐ型ウエル３ｇ，３ｈ，３ｊのゲート電極２３ｇ，２３ｈ，２３ｊの両側の領域にｎ型の不純物をイオン注入することにより、比較的浅いｎ−型半導体領域（ｎ型不純物拡散層）２５ｇ，２５ｈ，２５ｊを形成し、ｐ型不純物をイオン注入することなどにより、パンチスルー防止用のｐ型半導体領域（図示せず）を形成する。同様に、ｎ型ウエル５ｇ，５ｈ，５ｊのゲート電極２４ｇ，２４ｈ，２４ｊの両側の領域にｐ型の不純物をイオン注入することにより、比較的浅いｐ−型半導体領域（ｐ型不純物拡散層）２７ｇ，２７ｈ，２７ｊを形成し、ｎ型不純物をイオン注入することなどにより、パンチスルー防止用のｎ型半導体領域（図示せず）を形成する。
【０２２２】
次に、上記実施の形態１と同様に、ゲート電極２３ｇ，２３ｈ，２３ｊ，２４ｇ，２４ｈ，２４ｊの側壁上にサイドウォール３０を形成する。
【０２２３】
次に、上記実施の形態１と同様に、サイドウォール３０をイオン注入阻止マスクとして領域１０Ｇ，１０Ｈ，１０Ｊのｐ型ウエル３ｇ，３ｈ，３ｊにｎ型の不純物をイオン注入することにより、ｐ型ウエル３ｇ，３ｈ，３ｊのゲート電極２３ｇ，２３ｈ，２３ｊおよびサイドウォール３０の両側の領域に、ｎ＋型半導体領域３１ｇ，３１ｈ，３１ｊ（ソース、ドレイン）を形成する。このイオン注入の際に、ゲート電極２３ｇ，２３ｈ，２３ｊにもｎ型の不純物がイオン注入され、ゲート電極２３ｇ，２３ｈ，２３ｊは、ｎ型の不純物が導入されたｎ導電型の低抵抗の半導体膜（シリコン膜）となる。同様に、サイドウォール３０をイオン注入阻止マスクとして領域１０Ｇ，１０Ｈ，１０Ｊのｎ型ウエル５ｇ，５ｈ，５ｊにｐ型の不純物をイオン注入することにより、ｎ型ウエル５ｇ，５ｈ，５ｊのゲート電極２４ｇ，２４ｈ，２４ｊおよびサイドウォール３０の両側の領域に、ｐ＋型半導体領域３２ｇ，３２ｈ，３２ｊ（ソース、ドレイン）を形成する。このイオン注入の際に、ゲート電極２４ｇ，２４ｈ，２４ｊにもｐ型の不純物がイオン注入され、ゲート電極２４ｇ，２４ｈ，２４ｊは、ｐ型の不純物が導入されたｐ導電型の低抵抗の半導体膜（シリコン膜）となる。
【０２２４】
イオン注入後、上記実施の形態１と同様に、導入した不純物の活性化のためのアニール処理を行う。
【０２２５】
ｎ＋型半導体領域３１ｇ，３１ｈ，３１ｊは、ｎ−型半導体領域２５ｇ，２５ｈ，２５ｊよりも不純物濃度が高く、ｐ＋型半導体領域３２ｇ，３２ｈ，３２ｊは、ｐ−型半導体領域２７ｇ，２７ｈ，２７ｊよりも不純物濃度が高い。
【０２２６】
これにより、領域１０Ｇにおいて、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域３１ｇおよびｎ−型半導体領域２５ｇにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域３２ｇおよびｐ−型半導体領域２７ｇにより形成される。また、領域１０Ｈにおいて、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域３１ｈおよびｎ−型半導体領域２５ｈにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域３２ｈおよびｐ−型半導体領域２７ｈにより形成される。また、領域１０Ｊにおいて、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域３１ｊおよびｎ−型半導体領域２５ｊにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域３２ｊおよびｐ−型半導体領域２７ｊにより形成される。
【０２２７】
次に、上記実施の形態１と同様にして、ゲート電極２３ｇ，２３ｈ，２３ｊ，２４ｇ，２４ｈ，２４ｊ、ｎ＋型半導体領域３１ｇ，３１ｈ，３１ｊおよびｐ＋型半導体領域３２ｇ，３２ｈ，３２ｊの表面に、それぞれ金属シリサイド層３３を形成する。
【０２２８】
このようにして、領域１０Ｇにおいて、ｐ型ウエル３ｇにｎチャネル型のＭＩＳＦＥＴ４０ｇが形成され、ｎ型ウエル５ｇにｐチャネル型のＭＩＳＦＥＴ４１ｇが形成されて、ＣＭＩＳＦＥＴ８１が形成される。また、領域１０Ｈにおいて、ｐ型ウエル３ｈにｎチャネル型のＭＩＳＦＥＴ４０ｈが形成され、ｎ型ウエル５ｈにｐチャネル型のＭＩＳＦＥＴ４１ｈが形成されて、ＣＭＩＳＦＥＴ８２が形成される。また、領域１０Ｊにおいて、ｐ型ウエル３ｊにｎチャネル型のＭＩＳＦＥＴ４０ｊが形成され、ｎ型ウエル５ｊにｐチャネル型のＭＩＳＦＥＴ４１ｊが形成されて、ＣＭＩＳＦＥＴ８３が形成される。
【０２２９】
次に、上記実施の形態１と同様に、半導体基板１上にゲート電極２３ｇ，２３ｈ，２３ｊ，２４ｇ，２４ｈ，２４ｊを覆うように絶縁膜５１を形成し、絶縁膜５１にコンタクトホール５２を形成し、コンタクトホール５２内にプラグ５３を形成し、プラグ５３が埋め込まれた絶縁膜５１上に、配線５４を形成する。配線５４はプラグ５３を介して、ｎ＋型半導体領域３１ｇ，３１ｈ，３１ｊ、ｐ＋型半導体領域３２ｇ，３２ｈ，３２ｊ、ゲート電極２３ｇ，２３ｈ，２３ｊ，２４ｇ，２４ｈ，２４ｊなどと電気的に接続される。このようにして、図３９の構造が得られる。その後、更に上層の層間絶縁膜や配線層などが形成されて多層配線構造が得られるが、ここではその図示および説明は省略する。
【０２３０】
このようにして、最もゲート絶縁膜の膜厚が薄い（ＥＯＴ＝１．８ｎｍ）ＣＭＩＳＦＥＴ８１にのみ、ゲート絶縁膜（ゲート絶縁膜１４ｇ，１５ｇ）とＳｉゲート電極（ゲート電極２３ｇ，２４ｇ）との界面近傍に微量のＨｆが導入された、３水準（ゲート絶縁膜の膜厚が３種類）のＣＭＩＳＦＥＴを形成することができる。
【０２３１】
また、本実施の形態では、ゲート絶縁膜とシリコン膜（Ｓｉゲート電極）との界面近傍にイオン注入する金属元素１２ａとしてＨｆを用いた場合について説明したが、上記実施の形態４と同様に、Ｈｆの代わりに、Ｚｒ、Ｐｔ、Ｍｏ、Ｗなど、結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位とアクセプター準位の両レベルを形成する金属元素を用いることができる。
【０２３２】
このように、本実施の形態は、ゲート絶縁膜とゲート電極の界面近傍に導入する金属元素１２ａとして、Ｈｆのみにとどまらず、上記のような他の金属元素を用い、同様の方法で適用することで、同様の効果が得ることができる。
【０２３３】
また、本実施の形態では、ゲート絶縁膜上にシリコン膜２１を形成した後で、かつシリコン膜２１をパターニングする前に、金属元素１２ａ（例えばＨｆ）のイオン注入を行っている。これにより、半導体基板１中へ不要な金属元素１２ａが導入されるのを防止することができる。他の形態として、シリコン膜２１をパターニングしてゲート電極を形成した後で、例えば特定領域のゲート電極中に不純物イオンを注入する際に、金属元素１２ａ（例えばＨｆ）のイオン注入を行うこともできる。この場合、金属元素１２ａが、ゲート電極のみならず、半導体基板１の高濃度拡散層やサイドウォール３０にも導入される。
【０２３４】
また、本実施の形態では、ｎチャネル型のＭＩＳＦＥＴのゲート電極とゲート絶縁膜の界面近傍と、ｐチャネル型ＭＩＳＦＥＴのゲート電極とゲート絶縁膜の界面近傍とで、同じ面密度で金属元素１２ａが導入されているが、他の形態として、ｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴ形成領域とで異なるイオン注入量（面密度）で金属元素１２ａをイオン注入（導入）することもできる。この場合、ｎチャネル型のＭＩＳＦＥＴでの金属元素１２ａの導入量を、ｐチャネル型ＭＩＳＦＥＴでの金属元素１２ａの導入量に比べて大きくすれば、ｎチャネル型のＭＩＳＦＥＴのチャネル領域の不純物濃度をｐチャネル型ＭＩＳＦＥＴのチャネル領域の不純物濃度よりも更に減らす（小さくする）ことができる。これにより、ｎチャネル型のＭＩＳＦＥＴのオン電流をより増大させることができる。
【０２３５】
また、上記実施の形態４の場合と同様、ｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴ形成領域とに対して、異なる金属元素１２ａをイオン注入することもできる。これにより、ｎチャネル型のＭＩＳＦＥＴのゲート電極とゲート絶縁膜との界面近傍と、ｐチャネル型のＭＩＳＦＥＴのゲート電極とゲート絶縁膜との界面近傍とに、異なる金属元素１２ａを導入することができる。この場合、ｎチャネル型ＭＩＳＦＥＴ形成領域では、結晶シリコン（Ｓｉ）のバンドギャップ内にアクセプター準位を形成することができる金属元素、例えば、Ｈｆ，Ｚｒ，Ｐｔ，Ｍｏ，Ｗ，Ｎｉ，Ａｌなどを金属元素１２ａとしてイオン注入する。一方、ｐチャネル型のＭＩＳＦＥＴでは、結晶シリコン（Ｓｉ）のバンドギャップ内にドナー準位を形成することができる金属元素、例えば、Ｈｆ，Ｚｒ，Ｐｔ，Ｍｏ，Ｗ，Ｔｉ，Ｔａなどを金属元素１２ａとしてイオン注入する。このような場合においても、イオン注入法によって、Ｓｉゲート電極とゲート絶縁膜との界面近傍に１×１０１３〜５×１０１４原子／ｃｍ２の面密度で上記金属元素を導入し、より好ましくはチャネル領域の不純物濃度を１．２×１０１８／ｃｍ３以下に抑制することによって、Ｈｆの場合と同様の効果を得ることができる。
【０２３６】
また、本実施の形態の半導体装置では、ＣＭＩＳＦＥＴ８１，８２，８３を同じ半導体基板１に形成するが、領域１０Ｇに開口部８５ａを有するフォトレジスト層８５をイオン注入阻止マスクとして用いてイオン注入１２ｃを行っている。このため、ＣＭＩＳＦＥＴ８１を形成する領域１０Ｇにのみ金属元素１２ａがイオン注入され、ＣＭＩＳＦＥＴ８２，８３を形成する領域１０Ｈ，１０Ｊでは、金属元素１２ａはイオン注入されない。従って、ＣＭＩＳＦＥＴ８１のゲート電極２３ｇ，２４ｇとゲート絶縁膜１４ｇ，１５ｇの界面近傍にのみ、金属元素１２ａが導入された状態となっている。これにより、ＣＭＩＳＦＥＴ８１のしきい電圧を所望の値に制御することができる。
【０２３７】
他の形態として、ＣＭＩＳＦＥＴ８１のゲート電極２３ｇ，２４ｇとゲート絶縁膜１４ｇ，１５ｇの界面近傍における金属元素１２ａの面密度よりも少ない面密度で、ＣＭＩＳＦＥＴ８２およびＣＭＩＳＦＥＴ８３の一方または両方のゲート電極とゲート絶縁膜の界面近傍に金属元素１２ａを導入することもできる。このような状態は、例えば、領域１０Ｇに開口部８５ａを有するフォトレジスト層８５をイオン注入阻止マスクとしたイオン注入１２ｃの前または後で、領域１０Ｈおよび領域１０Ｊの一方または両方に開口部８５ａを有する他のフォトレジスト層をイオン注入阻止マスクとして用いて、イオン注入１２ｃよりも少ないイオン注入量で金属元素１２ａのイオン注入を行うことで、形成することができる。
【０２３８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２３９】
本発明は、相変化メモリを含む半導体装置に適用して好適なものである。
【図面の簡単な説明】
【０２４０】
【図１】本発明の一実施の形態の半導体装置の製造工程を示す工程フロー図である。
【図２】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】酸化シリコン膜上に金属元素を微量堆積した状態を模式的に示す部分拡大断面図である。
【図６】図４に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】酸窒化シリコン膜上にシリコン膜を形成した状態を模式的に示す部分拡大断面図である。
【図９】図７に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】ＣＭＩＳＦＥＴの電気特性を示す表である。
【図１４】ｎチャネル型ＭＩＳＦＥＴのしきい電圧とドレイン電流との関係と、ｐチャネル型ＭＩＳＦＥＴのしきい電圧とドレイン電流との関係を示すグラフである。
【図１５】ゲート絶縁膜とゲート電極の界面近傍でのＨｆの面密度とＯＮ電流の関係を示すグラフである。
【図１６】ゲート絶縁膜への窒素の導入量が、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのしきい電圧に及ぼす影響を示すグラフである。
【図１７】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中における要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３０】本発明の他の実施の形態の半導体装置の製造工程を示す工程フロー図である。
【図３１】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中における要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中における要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中における要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中における要部断面図である。
【図３６】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中における要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中における要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【０２４１】
１  半導体基板
１Ａ  ｎチャネル型ＭＩＳＦＥＴ形成領域
１Ｂ  ｐチャネル型ＭＩＳＦＥＴ形成領域
２  素子分離領域
３，３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｇ，３ｈ，３ｊ  ｐ型ウエル
４，４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｇ，４ｈ，４ｊ  チャネル領域
５，５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｇ，５ｈ，５ｊ  ｎ型ウエル
６，６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｇ，６ｈ，６ｊ  チャネル領域
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｇ，１０Ｈ，１０Ｊ  領域
１１,１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｇ，１１ｈ，１１ｊ  酸化シリコン膜
１２  金属元素堆積処理
１２ａ  金属元素
１２ｂ  元素
１２ｃ  イオン注入
１３，１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇ，１３ｈ，１３ｊ  酸窒化シリコン膜
１４，１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈ，１４ｊ，１５，１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ，１５ｇ，１５ｈ，１５ｊ  ゲート絶縁膜
２１，２１ａ，２１ｂ  シリコン膜
２３，２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｇ，２３ｈ，２３ｊ，２４，２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ，２４ｇ，２４ｈ，２４ｊ  ゲート電極
２５，２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｇ，２５ｈ，２５ｊ  ｎ−型半導体領域
２６  ｐ型半導体領域
２７，２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅ，２７ｇ，２７ｈ，２７ｊ  ｐ−型半導体領域
２８  ｎ型半導体領域
３０  サイドウォール
３１，３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｇ，３１ｈ，３１ｊ  ｎ＋型半導体領域
３２，３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｇ，３２ｈ，３２ｊ  ｐ＋型半導体領域
３３  金属シリサイド層
４０，４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ，４０ｆ，４０ｇ，４０ｈ，４０ｊ  ＭＩＳＦＥＴ
４１，４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ，４１ｆ，４１ｇ，４１ｈ，４１ｊ  ＭＩＳＦＥＴ
５１  絶縁膜
５２  コンタクトホール
５３  プラグ
５３ａ  バリア膜
５３ｂ  高融点金属膜
５４  配線
５４ａ  窒化チタン膜
５４ｂ  アルミニウム膜
５４ｃ  窒化チタン膜
６０ａ，６０ｂ，６１，６２，６３，８１，８２，８３  ＣＭＩＳＦＥＴ
７１  絶縁膜
８５  フォトレジスト層
【図１】
2006332179.tif 000003
【図２】
2006332179.tif 000004
【図３】
2006332179.tif 000005
【図４】
2006332179.tif 000006
【図５】
2006332179.tif 000007
【図６】
2006332179.tif 000008
【図７】
2006332179.tif 000009
【図８】
2006332179.tif 000010
【図９】
2006332179.tif 000011
【図１０】
2006332179.tif 000012
【図１１】
2006332179.tif 000013
【図１２】
2006332179.tif 000014
【図１３】
2006332179.tif 000015
【図１４】
2006332179.tif 000016
【図１５】
2006332179.tif 000017
【図１６】
2006332179.tif 000018
【図１７】
2006332179.tif 000019
【図１８】
2006332179.tif 000020
【図１９】
2006332179.tif 000021
【図２０】
2006332179.tif 000022
【図２１】
2006332179.tif 000023
【図２２】
2006332179.tif 000024
【図２３】
2006332179.tif 000025
【図２４】
2006332179.tif 000026
【図２５】
2006332179.tif 000027
【図２６】
2006332179.tif 000028
【図２７】
2006332179.tif 000029
【図２８】
2006332179.tif 000030
【図２９】
2006332179.tif 000031
【図３０】
2006332179.tif 000032
【図３１】
2006332179.tif 000033
【図３２】
2006332179.tif 000034
【図３３】
2006332179.tif 000035
【図３４】
2006332179.tif 000036
【図３５】
2006332179.tif 000037
【図３６】
2006332179.tif 000038
【図３７】
2006332179.tif 000039
【図３８】
2006332179.tif 000040
【図３９】
2006332179.tif 000041