(57)【要約】【課題】  容量素子と容量素子の下部電極に接続される導電性のプラグとの接続安定性を向上させる。【解決手段】  半導体装置１００は、ＤＲＡＭ部１０２に、シリコン基板１０１内に形成された第１拡散層１０８と、第１拡散層１０８の上部に設けられた第１層間絶縁膜１３０と、第１拡散層１０８上に形成されたＭＩＭ容量１２２と、第１層間絶縁膜１３０を貫通する第１の接続孔（不図示）中に埋設されるとともに、第１拡散層１０８と、ＭＩＭ容量１２２中のメタル下部電極１２４とを電気的に接続する容量コンタクト１５２と、を含む。容量コンタクト１５２は、メタル下部電極１２４と電気的に接続される第１メタルプラグ１５０と、コンタクト底部からコンタクト側壁部にわたって設けられ、第１メタルプラグ１５０と接している第１シリサイド層１４８と、少なくともコンタクト底部に設けられ、第１拡散層１０８と接している第１シリコン層１４６とからなる。【選択図】  図１
2006318992.tif 000002
【特許請求の範囲】
【請求項１】
メモリ領域を含み、
前記メモリ領域に、
シリコン基板内に形成された第１の拡散層と、
前記第１の拡散層上に設けられた第１の層間絶縁膜と、
上部電極と、容量絶縁膜と、下部電極とからなり、前記第１の層間絶縁膜上に形成されたＭＩＭ容量と、
前記第１の層間絶縁膜を貫通する第１の接続孔中に埋設されるとともに、前記第１の拡散層と、前記下部電極とを電気的に接続する容量コンタクトと、
を含み、
前記容量コンタクトが、
前記第１の接続孔中に設けられるとともに、上面が前記下部電極に接続された第１のメタルプラグと、
前記第１の接続孔の底部において、前記第１のメタルプラグと前記第１の拡散層との間に設けられてこれらを電気的に接続する、前記第１の接続孔の底部から側面にわたって設けられた第１の接続層と、
を含み、
前記第１の接続層が、
前記容量コンタクトのコンタクト底部からコンタクト側壁部にわたって設けられ、前記第１のメタルプラグと接している第１のシリサイド層と、
前記容量コンタクトの少なくともコンタクト底部に設けられ、前記第１の拡散層と接している第１のシリコン層と、
からなり、
前記第１のメタルプラグが、前記第１のシリサイド層および前記第１のシリコン層を介して前記第１の拡散層に接続されることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のシリコン層が、前記容量コンタクトのコンタクト側壁部にも設けられていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、前記下部電極が、シリサイド形成金属を含むことを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記メモリ領域に、
前記シリコン基板上に形成されたゲート電極と、
前記ゲート電極を挟んで前記第１の拡散層の反対側に設けられた第２の拡散層と、
前記シリコン基板上に形成されたビット線と、
前記第１の層間絶縁膜を貫通する第２の接続孔中に埋設されるとともに、前記第２の拡散層と前記ビット線とを電気的に接続する第１の下部コンタクトと、
前記第１の下部コンタクトの上部に設けられたビットコンタクトと、
をさらに含み、
前記第１の下部コンタクトが、
前記第２の接続孔中に設けられるとともに、上面が前記ビットコンタクトに接続された第２のメタルプラグと、
前記第２の接続孔の底部において、前記第２のメタルプラグと前記第２の拡散層との間に設けられて、これらを電気的に接続する第２の接続層と、
を含み、
前記第２の接続層が、
前記第１の下部コンタクトのコンタクト底部からコンタクト側壁部にわたって設けられ、前記第２のメタルプラグと接している第２のシリサイド層と、
前記第１の下部コンタクトの少なくともコンタクト底部に設けられ、前記第２の拡散層と接している第２のシリコン層と、
からなり、
前記第２のメタルプラグが、前記第２のシリサイド層および前記第２のシリコン層を介して前記第２の拡散層に接続されることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第２のシリコン層が、前記第１の下部コンタクトのコンタクト側壁部にも設けられていることを特徴とする半導体装置。
【請求項６】
請求項１乃至３いずれかに記載の半導体装置において、
前記メモリ領域に、
前記シリコン基板上に形成されたゲート電極と、
前記ゲート電極を挟んで前記第１の拡散層の反対側に設けられた第２の拡散層と、
前記シリコン基板上に形成されたビット線と、
前記第２の拡散層と前記ビット線とを電気的に接続するビットコンタクトと、
をさらに含むことを特徴とする半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
ロジック領域をさらに含み、
前記ロジック領域に、
前記シリコン基板内に形成された第３の拡散層と、
前記シリコン基板上に形成された配線層と、
前記第３の拡散層と前記配線層中の配線とを接続する配線コンタクトと、
を含み、
前記配線コンタクトが、第３のシリサイド層を介して前記第３の拡散層に接続されることを特徴とする半導体装置。
【請求項８】
請求項１乃至６いずれかに記載の半導体装置において、
ロジック領域をさらに含み、
前記ロジック領域に、
前記シリコン基板内に形成された第３の拡散層と、
前記シリコン基板上に形成された配線層と、
を含み、
前記第１の層間絶縁膜を貫通する第３の接続孔中に埋設されるとともに、前記第３の拡散層と前記配線層中の配線とを電気的に接続する第２の下部コンタクトと、
前記第２の下部コンタクトの上部に設けられた配線コンタクトと、
をさらに含み、
前記第２の下部コンタクトが、
前記第３の接続孔中に設けられるとともに、上面が前記配線コンタクトに接続された第３のメタルプラグと、
前記第３の接続孔の底部において、前記第３のメタルプラグと前記第３の拡散層との間に設けられて、これらを電気的に接続する第３の接続層と、
を含み、
前記第３の接続層が、
前記第２の下部コンタクトのコンタクト底部からコンタクト側壁部にわたって設けられ、前記第３のメタルプラグと接している第４のシリサイド層と、
前記第２の下部コンタクトの少なくともコンタクト底部に設けられ、前記第３の拡散層と接している第３のシリコン層と、
からなり、
前記第３のメタルプラグが、前記第４のシリサイド層および前記第３のシリコン層を介して前記第３の拡散層に接続されることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第３のシリコン層が、前記第２の下部コンタクトのコンタクト側壁部にも設けられていることを特徴とする半導体装置。
【請求項１０】
請求項１乃至９いずれかに記載の半導体装置において、
前記メモリ領域が、ＤＲＡＭセルを含んで構成されたことを特徴とする半導体装置。
【請求項１１】
ＭＩＭ容量を有するメモリ領域を含む半導体装置の製造方法であって、
シリコン基板に素子分離領域を形成し、メモリ形成領域を含む複数の素子形成領域を形成する工程と、
前記メモリ形成領域に、ゲート電極と該ゲート電極の両脇に設けられた第１および第２の拡散層とを含むトランジスタを形成する工程と、
前記シリコン基板の上部に第１の層間絶縁膜を形成する工程と、
前記メモリ形成領域に、前記第１の層間絶縁膜を貫通し、前記第１の拡散層に達する第１の接続孔を形成する工程と、
前記第１の接続孔の側壁および底部を覆う第１のシリコン層を形成する工程と、
前記第１のシリコン層上に金属層を形成し、熱処理によって前記第１のシリコン層と前記金属層とを反応させて、少なくとも前記第１の接続孔の底部において、前記第１のシリコン層の上部に第１のシリサイド層を形成する工程と、
前記第１の接続孔の内部に埋め込まれた第１のメタルプラグを形成する工程と、
前記メモリ形成領域において、前記第１のメタルプラグに接続するように、前記ＭＩＭ容量を構成する下部電極を形成し、前記下部電極上に容量絶縁膜と上部電極とをこの順に形成して前記ＭＩＭ容量を形成する工程と、
を含むことを特徴する半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、第１のシリサイド層を形成する前記工程が、少なくとも前記第１の接続孔の底部において、前記第１のシリコン層を残存させるように前記第１のシリサイド層を形成する工程であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１または１２に記載の半導体装置の製造方法において、
第１の接続孔を形成する前記工程が、前記第１の層間絶縁膜を貫通するとともに、それぞれ、前記第１および第２の拡散層に到達する前記第１の接続孔および第２の接続孔を同時に形成する工程であって、
第１のシリコン層を形成する前記工程が、前記第１のシリコン層と、前記第２の接続孔の側壁および底部を覆う第２のシリコン層とを同時に形成する工程であって、
第１のシリサイド層を形成する前記工程が、前記第１および第２のシリコン層の上部に、それぞれ、前記第１のシリサイド層および第２のシリサイド層を同時に形成する工程であって、
第１のメタルプラグを形成する前記工程が、前記第１のメタルプラグと、前記第２の接続孔の内部に埋め込まれた第２のメタルプラグとを同時に形成する工程であって、
前記ＭＩＭ容量を支持する第２の層間絶縁膜を形成する工程と、
前記ＭＩＭ容量をカバーする第３の層間絶縁膜を形成する工程と、
前記メモリ形成領域に、前記第３の層間絶縁膜と前記第２の層間絶縁膜とを貫通し、前記第２のメタルプラグに接続されるビットコンタクトを形成する工程と、
前記メモリ形成領域において、前記ビットコンタクトに接続されるビット線を形成する工程と、
をさらに含むことを特徴する半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、第１および第２のシリサイド層を同時に形成する前記工程が、少なくとも前記第２の接続孔の底部において、前記第２のシリコン層を残存させるように前記第１および前記第２のシリサイド層を形成する工程であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１または１２に記載の半導体装置の製造方法において、
前記ＭＩＭ容量を支持する第２の層間絶縁膜を形成する工程と、
前記ＭＩＭ容量をカバーする第３の層間絶縁膜を形成する工程と、
前記メモリ形成領域に、前記第３の層間絶縁膜と前記第２の層間絶縁膜と前記第１の層間絶縁膜とを貫通し、前記第２の拡散層に接続されるビットコンタクトを形成する工程と、
前記メモリ形成領域において、前記ビットコンタクトに接続されるビット線を形成する工程と、
をさらに含むことを特徴する半導体装置の製造方法。
【請求項１６】
請求項１３乃至１５いずれかに記載の半導体装置の製造方法において、
前記半導体装置が、ロジック領域をさらに含み、
ロジック形成領域において、前記シリコン基板に第３の拡散層を形成し、前記第３の拡散層の上部をシリサイド化して第３のシリサイド層を形成する工程と、
前記ロジック形成領域において、前記第３の層間絶縁膜と前記第２の層間絶縁膜と前記第１の層間絶縁膜とを貫通し、前記第３のシリサイド層に接続される配線コンタクトを形成する工程と、
前記ロジック形成領域において、前記配線コンタクトに接続する配線を形成する工程と、
を含むことを特徴する半導体装置の製造方法。
【請求項１７】
請求項１３乃至１５いずれかに記載の半導体装置の製造方法において、
前記半導体装置が、ロジック領域をさらに含み、
ロジック形成領域において、前記シリコン基板に第３の拡散層を形成する工程をさらに含み、
第１の接続孔を形成する前記工程が、前記第１の層間絶縁膜を貫通するとともに、それぞれ、前記第１および第３の拡散層に到達する前記第１の接続孔および第３の接続孔を同時に形成する工程であって、
第１のシリコン層を形成する前記工程が、前記第１のシリコン層と、前記第３の接続孔の側壁および底部を覆う第３のシリコン層とを同時に形成する工程であって、
第１のシリサイド層を形成する前記工程が、前記第１および第３のシリコン層の上部に、それぞれ、前記第１のシリサイド層および第４のシリサイド層を同時に形成する工程であって、
第１のメタルプラグを形成する前記工程が、前記第１のメタルプラグと、前記第３の接続孔の内部に埋め込まれた第３のメタルプラグとを同時に形成する工程であって、
前記ロジック形成領域において、前記第３の層間絶縁膜と前記第２の層間絶縁膜とを貫通し、前記第３のメタルプラグに接続される配線コンタクトを形成する工程と、
前記ロジック形成領域において、前記配線コンタクトに接続する配線を形成する工程と、
を含むことを特徴する半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、第１および第３のシリサイド層を同時に形成する前記工程が、少なくとも前記第３の接続孔の底部において、前記第３のシリコン層を残存させるように前記第１および前記第３のシリサイド層を形成する工程であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のＤＲＡＭセルを構成する容量素子の構造としては、特許文献１に示されるようなものがあった。特許文献１には、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量へのコンタクトプラグとして、シリコンプラグを使用する技術が記載されている。この構造をＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量に適用したものを図６に示し、その製造フローを図７（ａ）〜図７（ｃ）に示す。
【０００３】
図６は、容量素子を有する半導体装置の構成を示す断面図である。図６を参照すると、半導体装置２００は、ＤＲＡＭ部２０２とロジック部２０４を有している。
ＤＲＡＭ部２０２において、半導体装置２００は、素子分離領域２１０を有するシリコン基板２０１内に形成された、ＭＩＭ容量２２２に接続される拡散層２０８およびビット線に接続される拡散層２０６と、シリコン基板２０１上に形成されたゲート酸化膜２１６およびゲート電極２１８と、を有する。また、半導体装置２００は、ゲート電極２１８の側壁に形成されたサイドウォール膜２０９と、ゲート電極２１８上に形成されたシリコン窒化膜２２０と、第１層間絶縁膜２３０を貫通し、拡散層２０８および拡散層２０６に接続されているシリコンプラグ２１２と、を有する。また、半導体装置２００は、メタル下部電極２２４と容量絶縁膜２２６とメタル上部電極２２８とからなり、ポリシリコンプラグ２１２を介して拡散層２０８に接続されているＭＩＭ容量２２２と、第２層間絶縁膜２３４を貫通し、シリコンプラグ２１２を介して拡散層２０６に接続されているビットコンタクト２３６と、ビットコンタクト２３６に接続されているビット線２３８を有している。
【０００４】
また、ロジック部２０４において、半導体装置２００は、素子分離領域２１０を有するシリコン基板２０１内に形成された拡散層２１７と、拡散層２１７上に形成されたシリサイド層２１４と、シリコン基板２０１上に形成されたゲート酸化膜２１６およびゲート電極２１８と、を有する。また、半導体装置２００は、ゲート電極２１８の側壁に形成されたサイドウォール膜２０９と、ゲート電極２１８上に形成されたシリコン窒化膜２２０と、第１層間絶縁膜２３０、第２層間絶縁膜２３４および第３層間絶縁膜２３５を貫通し、シリサイド層２１４を介して拡散層２１７に接続されている第１コンタクト２３２と、第４層間絶縁膜２４０を貫通し、第１コンタクト２３２に接続されている第２コンタクト２４２と、第４層間絶縁膜２４０上に形成され、第２コンタクト２４２と接続されている配線２４４とを有している。
【０００５】
次に、図７（ａ）〜図７（ｃ）は、図６に示した半導体装置２００の製造工程を示す断面図である。以下、図７（ａ）〜図７（ｃ）を参照して、図６に示された半導体装置２００の製造フローを説明する。
まず、シリコン基板２０１に、素子分離領域２１０を形成し、素子分離領域２１０で分離された素子領域にゲート酸化膜２１６を形成する。その後、ゲート電極２１８を形成し、ゲート電極２１８の側壁にサイドウォール膜２０９を形成する。次いで、ゲート電極２１８およびサイドウォール膜２０９をマスクにして、イオン注入によって、拡散層２０６、拡散層２０８および拡散層２１７を形成する。さらに、ロジック部２０４の拡散層２１７上にシリサイド層２１４を形成する。そして、エッチングストッパー用に、全面にシリコン窒化膜２２０を形成し、図７（ａ）の構造を得る。
【０００６】
そして、シリコン基板２０１の上面全面に第１層間絶縁膜２３０を形成し、平坦化処理を行った後に、ＤＲＡＭ部２０２の拡散層２０６および拡散層２０８上に開口部を形成し、シリコンプラグ２１２で埋め込み、図７（ｂ）の構造を得る。
【０００７】
つづいて、第１層間絶縁膜２３０の上面全面に第２層間絶縁膜２３４を形成し、平坦化処理を行った後に、拡散層２０８上に形成されたシリコンプラグ２１２上に開口部を形成する。その後、全面にメタル下部電極２２４となる金属層、容量絶縁膜２２６およびメタル上部電極２２８となる金属層を形成し、既知のリソグラフィー技術およびエッチング技術によって、ＭＩＭ容量２２２を形成する。次いで、全面に第３層間絶縁膜２３５を形成し、平坦化処理を行って、図７（ｃ）の構造を得る。
【０００８】
そして、第１層間絶縁膜２３０、第２層間絶縁膜２３４および第３層間絶縁膜２３５を貫通する第１コンタクト２３２用の開口部と、第２層間絶縁膜２３４および第３層間絶縁膜２３５を貫通するビットコンタクト２３６用の開口部を同時に形成し、それぞれメタルプラグを埋込み、第１コンタクト２３２およびビットコンタクト２３６を形成する。その後、第３層間絶縁膜２３５上に、ビットコンタクト２３６に接続されるビット線２３８を形成する。
【０００９】
次いで、全面に第４層間絶縁膜２４０を形成し、平坦化処理を行う。さらに第４層間絶縁膜２４０を貫通し、第１コンタクト２３２と接続される第２コンタクト２４２用の開口部を形成し、メタルプラグを埋込み、第２コンタクト２４２を形成する。そして、第４層間絶縁膜２４０上に、第２コンタクト２４２に接続される配線２４４を含む配線層を形成し、図６の構造を得る。
【特許文献１】特開２０００−１７４２３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、図６に示された従来の構造においては、シリコンプラグ２１２が直接メタル下部電極２２４と接する構造になっている。この構成では、メタル下部電極２２４をなす金属膜とシリコンプラグ２１２とを接触させた際に、熱処理を行わないと接触抵抗が安定しない場合があった。また、熱処理を行った場合には、たとえばメタル下部電極２２４のシリサイド反応が進む等、メタル下部電極２２４とシリコンプラグ２１２との界面において不具合が生じる懸念があった。このため、容量素子であるＭＩＭ容量２２２の容量特性が劣化する懸念があった。
【課題を解決するための手段】
【００１１】
本発明によれば、
メモリ領域を含み、
前記メモリ領域に、
シリコン基板内に形成された第１の拡散層と、
前記第１の拡散層上に設けられた第１の層間絶縁膜と、
上部電極と、容量絶縁膜と、下部電極とからなり、前記第１の層間絶縁膜上に形成されたＭＩＭ容量と、
前記第１の層間絶縁膜を貫通する第１の接続孔中に埋設されるとともに、前記第１の拡散層と、前記下部電極とを電気的に接続する容量コンタクトと、
を含み、
前記容量コンタクトが、
前記第１の接続孔中に設けられるとともに、上面が前記下部電極に接続された第１のメタルプラグと、
前記第１の接続孔の底部において、前記第１のメタルプラグと前記第１の拡散層との間に設けられてこれらを電気的に接続する、前記第１の接続孔の底部から側面にわたって設けられた第１の接続層と、
を含み、
前記第１の接続層が、
前記容量コンタクトのコンタクト底部からコンタクト側壁部にわたって設けられ、前記第１のメタルプラグと接している第１のシリサイド層と、
前記容量コンタクトの少なくともコンタクト底部に設けられ、前記第１の拡散層と接している第１のシリコン層と、
からなり、
前記第１のメタルプラグが、前記第１のシリサイド層および前記第１のシリコン層を介して前記第１の拡散層に接続されることを特徴とする半導体装置が提供される。
【００１２】
本発明の半導体装置においては、第１の拡散層と、下部電極とを接続する容量コンタクトが、第１のメタルプラグと第１の接続層とから構成されており、下部電極が底部において第１のメタルプラグに接続された構成とすることができる。このため、下部電極底部における接続抵抗を低減させることができる。また、背景技術の項で前述した特許文献１に記載の場合には、下部電極がシリコンプラグに接続されていたのに対し、本発明ではメタルプラグに接続される構成とすることにより、下部電極が底部においてシリコンプラグに接触した場合に生じる不具合の発生を抑制し、製造安定性に優れた構成とすることができる。
【００１３】
また、本発明の半導体装置においては、第１のシリコン層を薄くすることができるので、プラグ状のシリコン層を形成した従来の構成に対して、容量コンタクト抵抗に占めるシリコン層の抵抗の割合を小さくすることができる。よって、容量コンタクト抵抗の上昇を抑えることができる。
【００１４】
また、本発明の半導体装置においては、第１の接続層が、第１の接続孔の底部に設けられた第１のシリコン層がシリサイド化された第１のシリサイド層を含み、第１のメタルプラグが、第１のシリサイド層を介して第１の拡散層に接続される。このため、第１の拡散層が製造工程中でシリサイド化されることが抑制されて、第１のメタルプラグと拡散層とを、第１のシリサイド層を介して安定的に接続し、シリコンと第１のメタルプラグとが直接接した場合に生じる不具合を抑制し、接続抵抗を安定化することができる。
【００１５】
また、下部電極と第１の拡散層とが、第１のシリサイド層を介して接続されるため、第１の拡散層からのリーク電流を抑制し、ＭＩＭ容量の保持時間を増加させることができる。
【００１６】
また、本発明によれば、
ＭＩＭ容量を有するメモリ領域を含む半導体装置の製造方法であって、
シリコン基板に素子分離領域を形成し、メモリ形成領域を含む複数の素子形成領域を形成する工程と、
前記メモリ形成領域に、ゲート電極と該ゲート電極の両脇に設けられた第１および第２の拡散層とを含むトランジスタを形成する工程と、
前記シリコン基板の上部に第１の層間絶縁膜を形成する工程と、
前記メモリ形成領域に、前記第１の層間絶縁膜を貫通し、前記第１の拡散層に達する第１の接続孔を形成する工程と、
前記第１の接続孔の側壁および底部を覆う第１のシリコン層を形成する工程と、
前記第１のシリコン層上に金属層を形成し、熱処理によって前記第１のシリコン層と前記金属層とを反応させて、少なくとも前記第１の接続孔の底部において、前記第１のシリコン層の上部に第１のシリサイド層を形成する工程と、
前記第１の接続孔の内部に埋め込まれた第１のメタルプラグを形成する工程と、
前記メモリ形成領域において、前記第１のメタルプラグに接続するように、前記ＭＩＭ容量を構成する下部電極を形成し、前記下部電極上に容量絶縁膜と上部電極とをこの順に形成して前記ＭＩＭ容量を形成する工程と、
を含むことを特徴する半導体装置の製造方法が提供される。
【００１７】
本発明の製造方法によれば、メモリ形成領域において、下部電極を形成する工程の前に、第１の接続孔の内部において、第１の拡散層の上部に、第１のシリコン層を形成した後、第１のシリサイド層を形成する工程を含む。このため、第１の拡散層の上部に直接シリサイド層が形成されることが抑制されて、第１のシリサイド層から第１の拡散層へのジャンクションリークの発生を抑制することができる。また、下部電極の下層において、第１のシリコンプラグの上部が予めシリサイド化されているため、下部電極と第１のシリコンプラグとが直接接することを抑制できる。このため、これらが直接接したときに界面で生じる不具合を防止し、ＭＩＭ容量を安定的に形成することができる。
【００１８】
また、本発明においては、第１の接続孔の側壁および底部を覆う第１のシリコン層を形成するため、第１の接続孔の底部にのみシリコン層を形成する場合に比べて、既存の技術を用いて簡素な方法で安定的にシリコン層を形成することができる。
【００１９】
本発明において、前記下部電極が、シリサイド形成金属を構成元素として含んでもよい。また、下部電極が、シリサイド形成金属の窒化物であってもよい。本明細書において、シリサイド形成金属とは、金属結晶内に、Ｓｉが侵入して合金化する金属のことをいい、このような金属およびその窒化物として、具体的には、Ｔｉ、ＴｉＮ、Ｔａ、Ｗ、Ｎｉ、Ｃｏ、およびＣｕが挙げられる。
【００２０】
また、本発明において、各シリコン層は、ポリシリコン層とすることができる。
【００２１】
本発明において、前記メモリ領域がＤＲＡＭセルを含んで構成されてもよい。こうすることにより、メモリ領域の設計の自由度をより一層向上させることができる。
【００２２】
また、本発明において、さらにロジック領域を含む構成とすることができる。本明細書において、ロジック領域は、種々の回路が設けられた構成を含む広い概念であり、たとえば、メモリ素子のセンスアンプ回路やアドレス選択回路等の、メモリ部の周辺回路が設けられた領域も含む。本発明の半導体装置において、前記ロジック部が前記メモリ部の周辺回路を含む構成とすることができる。
【発明の効果】
【００２３】
以上説明したように、本発明によれば、容量素子の下部電極と拡散層との接続安定性を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について、ＤＲＡＭセルとロジック回路とが混載された半導体装置を例に、図面を用いて説明する。なお、すべての図面において、共通する構成要素には同じ符号を付し、適宜説明を省略する。
【００２５】
（第一の実施形態）
図１は、本実施形態に係る半導体装置の構成を示す断面図である。図１に示した半導体装置１００は、メモリ領域（ＤＲＡＭ部１０２）を含む。半導体装置１００は、ＤＲＡＭ部１０２に、シリコン基板１０１内に形成された第１の拡散層（第１拡散層１０８）と、第１拡散層１０８の上部に設けられた第１の層間絶縁膜（第１層間絶縁膜１３０）と、上部電極（メタル上部電極１２８）と、容量絶縁膜１２６と、下部電極（メタル下部電極１２４）とからなり、第１拡散層１０８上に形成されたＭＩＭ容量１２２と、第１層間絶縁膜１３０を貫通する第１の接続孔（不図示）中に埋設されるとともに、第１拡散層１０８と、メタル下部電極１２４とを電気的に接続する容量コンタクト１５２と、を含む。
容量コンタクト１５２は、第１の接続孔中に設けられるとともに、上面がメタル下部電極１２４に接続された第１のメタルプラグ（第１メタルプラグ１５０）と、第１の接続孔の底部において、第１メタルプラグ１５０と第１拡散層１０８との間に設けられて、これらを電気的に接続する第１の接続層（第１シリコン層１４６、第１シリサイド層１４８）と、を含む。
第１の接続層は、第１の接続孔の底部に接して設けられた第１のシリコン層（第１シリコン層１４６）と、第１シリコン層１４６がシリサイド化された第１のシリサイド層（第１シリサイド層１４８）と、からなる。
第１メタルプラグ１５０は、容量コンタクト１５２の底部において、第１シリサイド層１４８および第１シリコン層１４６を介して第１拡散層１０８に接続されている。
第１の接続層は、第１の接続孔の底部から側面にわたって設けられており、容量コンタクト１５２のコンタクト底部において、第１シリコン層１４６が残存しているとともに、第１シリサイド層１４８が、コンタクト底部からコンタクト側壁部にわたって設けられている。第１シリコン層１４６は、容量コンタクト１５２のコンタクト側壁部にも設けられている。
メタル下部電極１２４は、構成元素としてシリサイド形成金属を含む。
また、半導体装置１００は、ＤＲＡＭ部１０２に、シリコン基板１０１上に形成されたゲート電極１１８と、ゲート電極１１８を挟んで第１拡散層１０８の反対側に設けられた第２の拡散層（第２拡散層１０６）と、シリコン基板１０１上に形成されたビット線１３８と、第１層間絶縁膜１３０を貫通する第２の接続孔（不図示）中に埋設されるとともに、第２拡散層１０６とビット線１３８とを電気的に接続する第１の下部コンタクト（第１下部コンタクト１５４）と、第１下部コンタクト１５４の上部に設けられたビットコンタクト１３６と、をさらに含む。
第１下部コンタクト１５４は、第２の接続孔中に設けられるとともに、上面がビットコンタクト１３６に接続された第２のメタルプラグ（第２メタルプラグ１６０）と、第２の接続孔の底部において、第２メタルプラグ１６０と第２拡散層１０６との間に設けられて、これらを電気的に接続する第２の接続層（第２シリコン層１５６、第２シリサイド層１５８）と、を含む。
第２の接続層は、第２の接続孔の底部に接して設けられた第２シリコン層１５６と、第２シリコン層１５６がシリサイド化された第２シリサイド層１５８と、からなる。第２メタルプラグ１６０は、第１下部コンタクト１５４の底部において、第２シリサイド層１５８および第２シリコン層１５６を介して第２拡散層１０６に接続される。
第２の接続層は、第２の接続孔の底部から側面にわたって設けられており、第１下部コンタクト１５４のコンタクト底部において、第２シリコン層１５６が残存しているとともに、第２シリサイド層１５８が、コンタクト底部からコンタクト側壁部にわたって設けられている。第２シリコン層１５６は、第１下部コンタクト１５４のコンタクト側壁部にも設けられている。
また、半導体装置１００は、ロジック領域（ロジック部１０４）をさらに含み、ロジック部１０４に、シリコン基板１０１内に形成された第３の拡散層（第３拡散層１１７）と、第３拡散層１１７上に形成された配線層（配線１４４を形成する層）と、第３拡散層１１７と配線層中の配線１４４とを接続する配線コンタクト（第１コンタクト１３２、第２コンタクト１４２）と、を含む。
第１コンタクト１３２は、第３拡散層１１７の上部がシリサイド化されてなる第３のシリサイド層（第３シリサイド層１１４）を介して第３拡散層１１７に接続されている。
【００２６】
以下、半導体装置１００の構成をさらに詳細に説明する。
図１を参照すると、半導体装置１００は、ＤＲＡＭ部１０２とロジック部１０４を有している。
【００２７】
ＤＲＡＭ部１０２において、半導体装置１００は、素子分離領域１１０を有するシリコン基板１０１内に形成された、第１拡散層１０８および第２拡散層１０６と、シリコン基板１０１上に形成されたゲート酸化膜１１６およびゲート電極１１８と、を含むトランジスタを有する。また、半導体装置１００は、ゲート電極１１８の側壁に形成されたサイドウォール膜１０９と、ゲート電極１１８上に形成されたシリコン窒化膜１２０と、第１層間絶縁膜１３０を貫通し、第１拡散層１０８に接続される容量コンタクト１５２と、第２拡散層１０６に接続されている第１下部コンタクト１５４と、を有する。また、半導体装置１００は、メタル下部電極１２４と容量絶縁膜１２６とメタル上部電極１２８からなり、容量コンタクト１５２に接続されているＭＩＭ容量１２２と、第２層間絶縁膜１３４を貫通し、第１下部コンタクト１５４を介して第２拡散層１０６に接続されているビットコンタクト１３６と、ビットコンタクト１３６に接続されているビット線１３８を有している。
【００２８】
メタル下部電極１２４は、シリサイド層形成金属を含み、容量コンタクト１５２を介して第１拡散層１０８に接続されている。シリサイド形成金属元素としては、たとえば、Ｔｉ、Ｔａ、Ｗ等の高融点金属や、Ｃｏ、Ｎｉ等の金属が挙げられる。メタル下部電極１２４は、たとえばこうした金属からなる膜や、金属の窒化膜とする。さらに具体的には、メタル下部電極１２４の材料を、Ｔｉ、Ｃｏ、Ｎｉ、またはＴｉＮとすることができる。メタル下部電極１２４は、一つの膜から構成されてもよいし、複数の膜が積層されていてもよい。
【００２９】
また、容量絶縁膜１２６としては、たとえばＴａ2Ｏ5膜等の誘電膜を用いることができる。
【００３０】
また、メタル上部電極１２８の材料は、たとえばメタル下部電極１２４に用いられる材料とすることができる。メタル上部電極１２８の材料は、メタル下部電極１２４と同じ材料としても異なる材料としてもよい。
【００３１】
容量コンタクト１５２は、第１層間絶縁膜１３０中に埋設されており、第１メタルプラグ１５０の上面が、第１層間絶縁膜１３０の上面と同一水準に位置している。容量コンタクト１５２は、コンタクト側壁部およびコンタクト底部に形成された第１シリコン層１４６と、第１シリコン層１４６上に形成された第１シリサイド層１４８と、コンタクト内部に埋め込まれた第１メタルプラグ１５０とからなり、第１シリコン層１４６は第１拡散層１０８とコンタクト底部で接している。第１メタルプラグ１５０の材料は、たとえばＷ等の高融点金属とする。また、高融点金属膜を被覆するバリアメタル膜を有していてもよい。バリアメタル膜の材料は、たとえばＴｉＮ等とする。
【００３２】
図１においては、容量コンタクト１５２のコンタクト側面部には、第１シリコン層１４６が残存しているが、容量コンタクト１５２のコンタクト側面部には第１シリコン層１４６が残存していても、残存していなくてもよい。なお、容量コンタクト１５２のコンタクト側面部に第１シリコン層１４６が残存している場合には、シリコン層を残すことにより、第１シリサイド層１４８が第１層間絶縁膜１３０と直接接しているのではなく、第１シリコン層１４６を介して第１層間絶縁膜１３０と接続されているので、第１シリサイド層１４８と第１層間絶縁膜１３０との密着性が向上するという効果が得られる。
【００３３】
第１シリコン層１４６および第２シリコン層１５６は、同一水準に位置し、いずれもポリシリコン膜により構成されている。容量コンタクト１５２および第１下部コンタクト１５４の底部において、第１シリコン層１４６および第２シリコン層１５６の厚さは、たとえば１０ｎｍ以上、好ましくは３０ｎｍ以上とする。こうすることにより、第１拡散層１０８および第２拡散層１０６のシリサイド化をより一層効果的に抑制することができる。また、これらのシリコン層の厚さは、たとえば１００ｎｍ以下、好ましくは５０ｎｍ以下とする。こうすることにより、接続抵抗をより一層確実に低下させることができる。
【００３４】
第１シリサイド層１４８および第２シリサイド層１５８の厚さは、たとえば１０ｎｍ以上、好ましくは５０ｎｍ以上とする。こうすることにより、メタル下部電極１２４およびビットコンタクト１３６の底面で後工程において生じる不具合をより一層効果的に抑制することができる。
【００３５】
第１メタルプラグ１５０は、メタル下部電極１２４に直接接している。この構成により、第１シリサイド層１４８とメタル下部電極１２４とを、低抵抗の第１メタルプラグ１５０で接続できるので、メタル下部電極１２４と第１拡散層１０８との接続抵抗をより一層効果的に低下させることができる。
【００３６】
第１シリサイド層１４８は、第１メタルプラグ１５０の側面および底面を被覆しており、第１シリサイド層１４８は、第１層間絶縁膜１３０と第１メタルプラグ１５０とを離隔している。
【００３７】
また、ビットコンタクト１３６は、たとえばシリサイド形成金属を含むメタルプラグであり、第１下部コンタクト１５４を介して第２拡散層１０６に接続されている。
【００３８】
第１下部コンタクト１５４は、コンタクト側壁部およびコンタクト底部に形成された第２シリコン層１５６と、第２シリコン層１５６上に形成された第２シリサイド層１５８と、コンタクト内部に埋め込まれた第２メタルプラグ１６０とからなり、第２シリコン層１５６は第２拡散層１０６とコンタクト底部で接している。
【００３９】
図１においては、第１下部コンタクト１５４のコンタクト側面部には、第２シリコン層１５６が残存しているが、第１下部コンタクト１５４のコンタクト側面部には第２シリコン層１５６が残存していても、残存していなくてもよい。なお、第１下部コンタクト１５４のコンタクト側面部に第２シリコン層１５６が残存している場合には、シリコン層を残すことにより、第２シリサイド層１５８が第１層間絶縁膜１３０と直接接しているのではなく、第２シリコン層１５６を介して第１層間絶縁膜１３０と接続されているので、第２シリサイド層１５８と第１層間絶縁膜１３０との密着性が向上するという効果が得られる。
【００４０】
また、ロジック部１０４において、半導体装置１００は、素子分離領域１１０を有するシリコン基板１０１内に形成された第３拡散層１１７と、第３拡散層１１７上に形成された第３シリサイド層１１４と、シリコン基板１０１上に形成されたゲート酸化膜１１６およびゲート電極１１８と、を有するトランジスタを備える。また、半導体装置１００は、ロジック部１０４において、ゲート電極１１８の側壁に形成されたサイドウォール膜１０９と、ゲート電極１１８上に形成されたシリコン窒化膜１２０と、第１層間絶縁膜１３０、第２層間絶縁膜１３４および第３層間絶縁膜１３５を貫通し、第３シリサイド層１１４を介して第３拡散層１１７に接続されている第１コンタクト１３２と、第４層間絶縁膜１４０を貫通し、第１コンタクト１３２に接続されている第２コンタクト１４２と、第４層間絶縁膜１４０上に形成され、第２コンタクト１４２と接続されている配線１４４とを有している。
【００４１】
第１コンタクト１３２は、たとえばシリサイド形成金属を含むメタルプラグであり、第３シリサイド層１１４を介して第３拡散層１１７に接続されている。
【００４２】
次に、図４（ａ）〜図４（ｃ）、図５（ａ）および図５（ｂ）を参照して、図１に示された半導体装置１００の製造フローを説明する。図４（ａ）〜図４（ｃ）、図５（ａ）および図５（ｂ）は、半導体装置１００の製造工程を示す断面図である。
本実施形態の製造方法は、ＭＩＭ容量１２２を有するＤＲＡＭ部１０２を含む半導体装置１００の製造方法であって、以下のステップを含む。
ステップ１０１：シリコン基板１０１に素子分離領域１１０を形成し、メモリ（ＭＩＭ容量１２２）形成領域を含む複数の素子形成領域を形成する工程、
ステップ１０３：ＭＩＭ容量１２２形成領域に、ゲート電極１１８とゲート電極１１８の両脇に設けられた第１拡散層１０８および第２拡散層１０６とを含むトランジスタを形成する工程、
ステップ１０５：シリコン基板１０１の上部に第１層間絶縁膜１３０を形成する工程、
ステップ１０７：ＭＩＭ容量１２２形成領域に、第１層間絶縁膜１３０を貫通し、第１拡散層１０８に達する第１の接続孔（不図示）を形成する工程、
ステップ１０９：第１の接続孔の側壁および底部を覆う第１シリコン層１４６（多結晶シリコン膜１７４）を形成する工程、
ステップ１１１：第１シリコン層１４６上に金属層（不図示）を形成し、熱処理によって第１シリコン層１４６と前記金属層とを反応させて、第１の接続孔の底部において、第１シリコン層１４６の上部に第１シリサイド層１４８（シリサイド層１７６）を形成する工程、
ステップ１１３：第１の接続孔の内部に埋め込まれた第１メタルプラグ１５０を形成する工程、および
ステップ１１５：ＭＩＭ容量１２２形成領域において、第１メタルプラグ１５０に接続するように、ＭＩＭ容量１２２を構成するメタル下部電極１２４を形成し、メタル下部電極１２４上に容量絶縁膜１２６とメタル上部電極１２８とをこの順に形成してＭＩＭ容量１２２を形成する工程。
ステップ１０７の第１の接続孔を形成する工程は、第１層間絶縁膜１３０を貫通するとともに、それぞれ、第１拡散層１０８および第２拡散層１０６に到達する第１の接続孔および第２の接続孔（不図示）を同時に形成する工程である。
ステップ１０９の第１シリコン層１４６を形成する工程は、第１シリコン層１４６と、前記第２の接続孔の側壁および底部を覆う第２シリコン層１５６とを同時に形成する工程である。
ステップ１１１の第１シリサイド層１４８を形成する工程は、第１シリコン層１４６および第２シリコン層１５６の上部に、それぞれ、第１シリサイド層１４８および第２シリサイド層１５８を同時に形成する工程である。また、この工程は、少なくとも第１の接続孔および第２の接続孔の底部に、それぞれ、第１シリコン層１４６および第２シリコン層１５６を残存させるように、それぞれ、第１シリサイド層１４８および第２シリサイド層１５８を形成する工程である。本実施形態では、第１の接続孔および第２の接続孔の側壁上にも、それぞれ、第１シリコン層１４６および第２シリコン層１５６を残存させる。
ステップ１１３の第１メタルプラグ１５０を形成する工程は、第１メタルプラグ１５０と、第２の接続孔の内部に埋め込まれた第２メタルプラグ１６０とを同時に形成する工程である。
上記の説明において、ステップ１０１〜ステップ１０３は図４（ａ）に対応しており、ステップ１０５〜ステップ１０９は図４（ｂ）に対応しており、ステップ１１１は図４（ｃ）に対応しており、ステップ１１３は図５（ａ）に対応しており、ステップ１１５は図５（ｂ）に対応している。
また、半導体装置１００の製造方法は、以下の工程をさらに含む。
ステップ１１７：ＭＩＭ容量１２２を支持する第２層間絶縁膜１３４を形成する工程、
ステップ１１９：ＭＩＭ容量１２２をカバーする第３層間絶縁膜１３５を形成する工程、
ステップ１２１：ＭＩＭ容量１２２形成領域に、第３層間絶縁膜１３５と第２層間絶縁膜１３４とを貫通し、第２メタルプラグ１６０に接続されるビットコンタクト１３６を形成する工程、および
ステップ１２３：ＭＩＭ容量１２２形成領域において、ビットコンタクト１３６に接続されるビット線１３８を形成する工程。
上記の説明において、ステップ１１７〜ステップ１１９は図５（ｂ）に対応しており、ステップ１２１〜ステップ１２３は図１に対応している。
また、半導体装置１００は、ロジック部１０４をさらに含み、半導体装置１００の製造方法は以下の工程を含む。
ステップ１２５：ロジック部１０４形成領域において、シリコン基板１０１に第３拡散層１１７を形成し、第３拡散層１１７の上部をシリサイド化して第３シリサイド層１１４を形成する工程、
ステップ１２９：ロジック部１０４形成領域において、第３層間絶縁膜１３５と第２層間絶縁膜１３４と第１層間絶縁膜１３０とを貫通し、第３シリサイド層１１４に接続される第１コンタクト１３２を形成する工程、および
ステップ１３１：ロジック部１０４形成領域において、第１コンタクト１３２に接続する配線１４４を形成する工程。
上記の説明において、ステップ１２５は図４（ａ）に対応しており、ステップ１２９〜ステップ１３１は図１に対応している。
【００４３】
以下、図４（ａ）〜図４（ｃ）、図５（ａ）および図５（ｂ）を参照して、半導体装置１００の製造方法をさらに詳細に説明する。
まず、図４（ａ）に示すように、シリコン基板１０１に、たとえば、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）等により素子分離領域１１０を形成し、素子分離領域１１０で分離された素子領域にゲート酸化膜１１６を形成する。その後、ゲート電極１１８を形成し、ゲート電極１１８の側壁にサイドウォール膜１０９を形成する。
【００４４】
次いで、ゲート電極１１８およびサイドウォール膜１０９をマスクにして、イオン注入を行うことによって、第２拡散層１０６、ＭＩＭ容量１２２に接続される第１拡散層１０８および第３拡散層１１７を形成する。これらの拡散層は、ＤＲＡＭ部１０２またはロジック部１０４のソース・ドレイン層として機能し、たとえば、ＬＤＤ（ｌｉｇｈｔｌｙ−ｄｏｐｅｄ  ｄｒａｉｎ）構造を適用することができる。
【００４５】
さらに、第３拡散層１１７上に選択的に第３シリサイド層１１４を形成する。そして、エッチングストッパー用に、全面にシリコン窒化膜１２０を形成し、図４（ａ）の構造を得る。
【００４６】
シリコン基板１０１の上全面に第１層間絶縁膜１３０を形成し、平坦化処理を行った後に、ＤＲＡＭ部１０２の第２拡散層１０６およびＭＩＭ容量１２２に接続される第１拡散層１０８上に開口部（不図示）を形成し、次いで、全面に多結晶シリコン膜１７４を形成して、図４（ｂ）の構造を得る。多結晶シリコン膜１７４の厚さは、たとえば１０ｎｍ程度とすることができる。この際、堆積前または後において、必要に応じて、開口部内にイオン注入を行ってもよい。
【００４７】
また、多結晶シリコン膜１７４内の不純物の添加量が所定量以下、たとえば５ｅ１４ａｔｏｍｓ／ｃｍ3以下の場合には、多結晶シリコン膜１７４を形成した後、イオン注入などにより、多結晶シリコン膜１７４に不純物を添加してもよい。その後、ＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）によって、不純物を活性化してもよい。
【００４８】
次に、シリコン基板１０１の上面全面に金属層（不図示）を形成し、熱処理を行って多結晶シリコン膜１７４と金属層とを反応させてシリサイド化し、シリサイド層１７６を形成する。金属層は、シリサイド形成金属を含み、シリサイド形成金属として、たとえば、Ｔｉ、Ｃｏ、およびＮｉが挙げられる。そして、未反応の金属層を除去して、図４（ｃ）の構造を得る。図４（ｃ）においては、開口部側壁部にも多結晶シリコン膜１７４が残っているが、多結晶シリコン膜１７４は開口部底部に残っていればよいので、開口部側壁部の多結晶シリコン膜１７４はすべてシリサイド化されても構わない。
【００４９】
次に、シリコン基板１０１の上面全面に第１メタルプラグ１５０となる金属層（不図示）を形成し、開口部内をこの金属層で埋め込む。この金属層は、例えば、上層がタングステン膜、下層が窒化チタン膜からなる２層構造膜にすることができる。第１層間絶縁膜１３０上に形成された不要な多結晶シリコン膜１７４、シリサイド層１７６、および金属層をＣＭＰなどの平坦化処理によって除去し、図５（ａ）の構造を得る。
【００５０】
つづいて、シリコン基板１０１の上面全面に第２層間絶縁膜１３４を形成し、平坦化処理を行った後に、第１拡散層１０８上に形成された第１メタルプラグ１５０上に開口部を形成する。その後、全面にメタル下部電極１２４となる金属層、容量絶縁膜１２６およびメタル上部電極１２８となる金属層を形成し、既知のリソグラフィー技術およびエッチング技術によって、パターニングを行い、ＭＩＭ容量１２２を形成する。次いで、全面に第３層間絶縁膜１３５を形成し、平坦化処理を行って、図５（ｂ）の構造を得る。
【００５１】
そして、第１層間絶縁膜１３０、第２層間絶縁膜１３４、および第３層間絶縁膜１３５を貫通し、第３拡散層１１７に到達する第１コンタクト１３２用の開口部と、第２層間絶縁膜１３４および第３層間絶縁膜１３５を貫通し、第２拡散層１０６上のメタルプラグに到達するビットコンタクト１３６用の開口部を同時に形成し、それぞれメタルプラグを埋込み、第１コンタクト１３２およびビットコンタクト１３６を形成する。その後、第３層間絶縁膜１３５上に、ビットコンタクト１３６に接続されるビット線１３８を形成する。第１コンタクト１３２およびビットコンタクト１３６の材料は、たとえば、Ｗとする。Ｗ膜の下層に、バリアメタル膜としてＴｉ（上層）／ＴｉＮ（下層）が積層された膜を設けてもよい。
【００５２】
次いで、シリコン基板１０１の上面全面に第４層間絶縁膜１４０を形成し、平坦化処理を行う。さらに第４層間絶縁膜１４０を貫通し、第１コンタクト１３２と接続される第２コンタクト１４２用の開口部を形成し、メタルプラグを埋込み、第２コンタクト１４２を形成する。そして、第４層間絶縁膜１４０上に、第２コンタクト１４２に接続される配線１４４を含む配線層を形成し、図１に示した半導体装置１００を得る。
【００５３】
次に、本実施形態の効果を説明する。
本実施形態においては、シリコン層１４６、コンタクト側壁部およびコンタクト底部に形成された第１シリサイド層１４８、および第１シリサイド層１４８上に形成された第１メタルプラグ１５０からなる容量コンタクト１５２によって、メタル下部電極１２４と第１拡散層１０８とが接続されている。このため、第１メタルプラグ１５０とメタル下部電極１２４との接続が、メタル−メタル接続とし、接触抵抗を低下させることができる。また、第１拡散層１０８のシリサイド化を抑えるとともに、安定した接触抵抗を得ることができる。
【００５４】
また、背景技術の項で前述したシリコンプラグ２１２を有する構成の場合とは異なり、ＭＩＭ容量１２２を形成する時点で、第１拡散層１０８上の接続孔の底部および側壁に予め第１シリサイド層１４８が設けられ、第１シリサイド層１４８上に第１メタルプラグ１５０が形成されている。このため、第１メタルプラグ１５０と第１シリコン層１４６とを第１シリサイド層１４８を介して接続し、第１メタルプラグ１５０およびメタル下部電極１２４の形成後に、これらを構成する金属膜がシリコン層と反応してシリサイド化することが抑制されている。よって、第１メタルプラグ１５０との接続領域の近傍において、メタル下部電極１２４の形状や材質の均質性を向上させることができる。したがって、メタル下部電極１２４の側面と底面とで容量絶縁膜１２６との境界面の状態がばらつくことを抑制することができる。このため、半導体装置１００は、ＭＩＭ容量１２２の製造安定性に優れた構成となっている。
【００５５】
また、従来の構成においては、メタル下部電極のシリサイド反応の影響が及ばないように、メタル下部電極の膜厚を厚くすると、容量部の表面積を減少させることになるため、容量値の減少を引き起こすことになった。これに対し、本実施形態では、上述したように、メタル下部電極１２４形成後の変質を抑制することができるため、メタル下部電極１２４の膜厚を厚くする必要がなく、シリンダ内の表面積を充分に大きく確保することができるため、ＭＩＭ容量１２２の容量をさらに好適に増加させることができる。
【００５６】
また、背景技術の項で前述したシリコンプラグ２１２の厚さに対して、本実施形態では、第１シリサイド層１４８の厚さを顕著に薄くすることができる。このため、容量コンタクト抵抗に占めるシリコン層の抵抗の割合を小さくすることができる。よって、容量コンタクト抵抗の上昇を抑えることができる。
【００５７】
また、図４（ｂ）を参照して前述したように、シリコン基板１０１上に第１層間絶縁膜１３０を形成し、第１層間絶縁膜１３０を貫通する接続孔を形成した後、第１シリコン層１４６を堆積することにより、第２拡散層１０６および第１拡散層１０８がシリサイド化されることを好適に抑制することができる。したがって、半導体装置１００は、ジャンクションリークの抑制効果にさらに優れた構成となっている。また、第１シリサイド層１４８をコンタクト底部だけでなく側壁にわたって設けることにより、メタルプラグとシリサイド層との接触面積が増加するので、接触抵抗をさらに削減させることができる。そして、シリコン基板１０１の上面全面に第１シリコン層１４６を設けることにより、第１メタルプラグ１５０の底面から側面にわたって第１シリコン層１４６が設けられた構成を簡便で安価な方法で安定的に形成することができる。よって、接続孔の底部のみがシリサイド化された構成に比べて接続抵抗の低減効果にさらに優れた構成を安価な方法で形成することができる。
【００５８】
以下の実施形態においては、第一の実施形態と異なる部分を中心に説明する。
【００５９】
（第二の実施形態）
図２は、本実施形態の半導体装置の構成を示す断面図である。図２に示した半導体装置１７０は、ＤＲＡＭ部１０２において、シリコン基板１０１上に形成されたゲート電極１１８と、ゲート電極１１８を挟んで第１拡散層１０８の反対側に設けられた第２拡散層１０６と、シリコン基板１０１上に形成されたビット線１３８と、第２拡散層１０６とビット線１３８とを電気的に接続するビットコンタクト１３７と、を含む。
【００６０】
さらに具体的には、半導体装置１７０は、第一の実施形態に記載の半導体装置１００（図１）と比較して、ビット線１３８が、メタルプラグで埋め込まれたビットコンタクト１３７を介して第２拡散層１０６に電気的に接続されている点が異なる。
【００６１】
ＭＩＭ容量１２２に電気的に接続される第１拡散層１０８は、容量部に蓄積した電荷をできるだけ長く保持する必要があるので、拡散層リーク、つまり第１拡散層１０８からシリコン基板１０１に流れるリーク電流の規格は厳しく、第１拡散層１０８は第１シリコン層に接触することが望ましい。
【００６２】
しかしながら、ビット線１３８に電気的に接続される第２拡散層１０６は、ＭＩＭ容量１２２に電気的に接続される第１拡散層１０８と比較して拡散層リークの規格が緩く、拡散層が直接メタルプラグと接触しても特に問題ない。そこで、ビット線１３８と第２拡散層１０６との間のコンタクト抵抗の低減のために、半導体装置１７０のように、容量コンタクト１５２を有しない構成をとることができる。こうすれば、ビット線１３８と第２拡散層１０６との接続領域の抵抗をさらに効果的に低下させることができる。
【００６３】
半導体装置１７０の製造方法は、以下の工程を含む。
ステップ１４１：ＭＩＭ容量１２２を支持する第２層間絶縁膜１３４を形成する工程、
ステップ１４３：ＭＩＭ容量１２２をカバーする第３層間絶縁膜１３５を形成する工程、
ステップ１４５：ＭＩＭ容量１２２形成領域に、第３層間絶縁膜１３５と第２層間絶縁膜１３４と第１層間絶縁膜１３０とを貫通し、第２拡散層１０６に接続されるビットコンタクト１３７を形成する工程、および
ステップ１４７：ＭＩＭ容量１２２形成領域において、ビットコンタクト１３７に接続されるビット線１３８を形成する工程。
【００６４】
本実施形態の半導体装置１７０の製造工程フローにおいては、ビットコンタクト１３７の形成方法を除いては、第一の実施形態で示した製造工程フローを用いることができる。ビットコンタクト１３７を形成する際は、ビットコンタクト１３７用の開口部を、第１層間絶縁膜１３０、第２層間絶縁膜１３４および第３層間絶縁膜１３５を貫通して第２拡散層１０６に到達するように形成する。そして、この開口部にビットコンタクト１３７を構成する金属膜を埋め込む。
【００６５】
本実施形態においては、第３拡散層１１７に、第１コンタクト１３２が接続されており、第１コンタクト１３２は、ＤＲＡＭ部１０２において、第２拡散層１０６に接続されるビットコンタクト１３６と同層に形成されている。また、これらを同一材料とすることができる。このため、ロジック部１０４のプラグとＤＲＡＭ部１０２のプラグとを同時に形成することができるため、製造工程をさらに簡素化することができる。
【００６６】
（第三の実施形態）
【００６７】
図３は、本実施形態の半導体装置の構成を示す断面図である。図３に示した半導体装置１７２は、ロジック部１０４を含む。ロジック部１０４に、シリコン基板１０１内に形成された第３拡散層１１７と、シリコン基板１０１上に形成された配線１４４形成層と、を含む。
また、半導体装置１７２は、第１層間絶縁膜１３０を貫通する第３の接続孔（不図示）中に埋設されるとともに、第３拡散層１１７と配線層中の配線１４４とを電気的に接続する第２の下部コンタクト（第２下部コンタクト１６８）と、第２下部コンタクト１６８の上部に設けられた配線コンタクト（第１コンタクト１３３、第２コンタクト１４２）と、を含む。
第２下部コンタクト１６８は、第３の接続孔中に設けられるとともに、上面が第１コンタクト１３３に接続された第３のメタルプラグ（第３メタルプラグ１６６）と、第３の接続孔の底部において、第３メタルプラグ１６６と第３拡散層１１７との間に設けられて、これらを電気的に接続する第３の接続層（第３シリコン層１６２、第４シリサイド層１６４）と、を含む。
第３の接続層は、第３の接続孔の底部に設けられた第３シリコン層１６２と、第３シリコン層１６２がシリサイド化された第４シリサイド層１６４と、からなる。
第３メタルプラグ１６６は、第４シリサイド層１６４および第３シリコン層１６２を介して第３拡散層１１７に接続されている。
第３の接続層は、第３の接続孔の底部から側面にわたって設けられており、第２下部コンタクト１６８のコンタクト底部において、第３シリコン層１６２が残存しているとともに、第４シリサイド層１６４が、コンタクト底部からコンタクト側壁部にわたって設けられている。第３シリコン層１６２が、第２下部コンタクト１６８のコンタクト側壁部にも設けられている。
【００６８】
さらに具体的には、半導体装置１７２は、第一の実施形態に記載の半導体装置１００（図１）と比較して、ロジック部１０４において、第１コンタクト１３２が、第２下部コンタクト１６８を介して第３拡散層１１７に電気的に接続されている点が異なる。第２下部コンタクト１６８の構造は、第一の実施形態で説明した容量コンタクト１５２および第１下部コンタクト１５４の構造と同じく、三層構造となっている。具体的には、第２下部コンタクト１６８は、コンタクト側壁部およびコンタクト底部に形成された第３シリコン層１６２と、第３シリコン層１６２上に形成された第４シリサイド層１６４と、コンタクト内部に埋め込まれた第３メタルプラグ１６６とからなり、第３シリコン層１６２は第３拡散層１１７とコンタクト底部で接している。第３シリコン層１６２は、たとえば、第１シリコン層１４６と同一水準に形成された多結晶シリコン層である。
【００６９】
図３においては、第２下部コンタクト１６８のコンタクト側面部には、第３シリコン層１６２が残存しているが、第２下部コンタクト１６８のコンタクト側面部には第３シリコン層１６２が残存していても、残存していなくてもよい。なお、第２下部コンタクト１６８のコンタクト側面部に第３シリコン層１６２が残存している場合には、シリコン層を残すことにより、第４シリサイド層１６４が第１層間絶縁膜１３０と直接接しているのではなく、第３シリコン層１６２を介して第１層間絶縁膜１３０と接続されているので、第４シリサイド層１６４と第１層間絶縁膜１３０との密着性が向上するという効果が得られる。
【００７０】
ロジック部１０４において、第３拡散層１１７が浅くなってきて、拡散層リークが、ロジック部１０４の素子特性に影響が出る場合には、ロジック部１０４の拡散層リーク低減のために、半導体装置１７２のように、ロジック部１０４にも第２下部コンタクト１６８を有する構成をとることができる。こうすれば、拡散層リークをより一層効果的に抑制できる。
【００７１】
半導体装置１７２は、ロジック部１０４をさらに含み、半導体装置１７２の製造方法において、ステップ１０７の第１の接続孔を形成する工程は、第１層間絶縁膜１３０を貫通するとともに、それぞれ、第１拡散層１０８および第３拡散層１１７に到達する第１の接続孔および第３の接続孔（不図示）を同時に形成する工程である。
ステップ１０９の第１シリコン層１４６を形成する工程は、第１シリコン層１４６と、第３の接続孔の側壁および底部を覆う第３シリコン層１６２とを同時に形成する工程である。
ステップ１１１の第１シリサイド層１４８を形成する工程は、第１シリコン層１４６および第３シリコン層１６２の上部に、それぞれ、第１シリサイド層１４８および第４シリサイド層１６４を同時に形成する工程である。
ステップ１１３の第１メタルプラグ１５０を形成する工程は、第１メタルプラグ１５０と、第３の接続孔の内部に埋め込まれた第３メタルプラグ１６６とを同時に形成する工程である。
また、半導体装置１７２の製造方法は、以下の工程を含む。
ステップ１５１：ロジック部１０４において、シリコン基板１０１上に第３拡散層１１７を形成する工程、
ステップ１５３：ロジック部１０４形成領域において、第３層間絶縁膜１３５と第２層間絶縁膜１３４とを貫通し、第３メタルプラグ１６６に接続される第１コンタクト１３３を形成する工程、および
ステップ１５５：ロジック部１０４形成領域において、第１コンタクト１３３に接続する配線１４４を形成する工程。
ステップ１１１の第１および第３のシリサイド層を同時に形成する工程は、少なくとも第３の接続孔の底部において、第３シリコン層１６２を残存させるように、それぞれ、第１および第３のシリサイド層を形成する工程である。本実施形態では、第１の接続孔、第２の接続孔および第３の接続孔の側面にも、それぞれ、第１シリコン層１４６、第２シリコン層１５６および第３シリコン層１６２を残存させる。
【００７２】
本実施形態の製造フローにおいては、第１コンタクト１３３の形成方法を除いては、第一の実施形態で示された製造工程フローを用いることができる。第１コンタクト１３３の形成においては、第１コンタクト用の開口部が、第２層間絶縁膜１３４および第３層間絶縁膜１３５を貫通して第２下部コンタクト１６８に到達するように形成され、開口部に金属膜が埋設されて第１コンタクト１３３が形成される。
【００７３】
本実施形態によれば、第３拡散層１１７に、第２下部コンタクト１６８が接して設けられており、第２下部コンタクト１６８は、それぞれ、ＤＲＡＭ部１０２に設けられた容量コンタクト１５２および第１下部コンタクト１５４と同層に形成されている。また、これらを同一材料とすることができる。このため、ロジック部１０４の下部コンタクトをＤＲＡＭ部１０２の下部コンタクトと同時に形成することができるため、製造工程をさらに簡素化することができる。
【００７４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記の任意の組み合わせや上記以外の様々な構成を採用することもできる。
【００７５】
たとえば、以上の実施形態において、ＭＩＭ容量１２２は、シリンダ構造、スタック構造、ＣＯＢ（Capacitor Over Bitline）構造、ＣＵＢ（Capacitor Under Bitline）構造のいずれであってもよい。また、第３の実施形態において、ビット線１３８と第２拡散層１０６との接続を、第２の実施形態と同様にビットコンタクト１３７のみでおこなってもよい。
【００７６】
また、以上の実施形態においては、第１メタルプラグ１５０を形成した後、メタル下部電極１２４を別の導電膜形成工程により形成したが、これらを一括形成してもよい。また、メタル下部電極１２４と第１メタルプラグ１５０とを連続一体の導電膜としてもよい。このようにすれば、第１メタルプラグ１５０とメタル下部電極１２４との接触抵抗をより一層効果的に低減することができる。
【００７７】
また、第１層間絶縁膜１３０から第４層間絶縁膜１４０までの各絶縁膜は、いずれも積層膜であってもよい。
【００７８】
また、以上の実施形態において、容量絶縁膜１２６の材料としては、たとえば他に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、またはＴａのうち一または二以上の金属元素を含む酸化物またはシリケートとすることができる。
【００７９】
また、エッチングストッパー膜としては、上述のシリコン窒化膜１２０以外にも種々のものを用いることができる。たとえばＳｉＣＮ膜またはＳｉＯＮ膜等の窒素を含む膜を用いることができる。
【００８０】
また、ＤＲＡＭ部１０２の周辺領域にビット線１３８を延長してもよい。たとえば、ロジック部１０４の回路部材としてビット線１３８を用いてもよい。
【００８１】
また、以上においては、メタル下部電極１２４が第１メタルプラグ１５０に直接接している場合を例に説明したが、メタル下部電極１２４の底面が別のメタルプラグの上面に接しており、メタル下部電極１２４が当該別のメタルプラグを介して第１メタルプラグ１５０に接続している構成とすることもできる。
【図面の簡単な説明】
【００８２】
【図１】第一の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第二の実施形態に係る半導体装置の構成を示す断面図である。
【図３】第三の実施形態に係る半導体装置の構成を示す断面図である。
【図４】図１の半導体装置の製造工程を説明する断面図である。
【図５】図１の半導体装置の製造工程を説明する断面図である。
【図６】従来の半導体装置の構成を示す断面図である。
【図７】図６の従来の半導体装置の製造工程を説明する断面図である。
【符号の説明】
【００８３】
１００  半導体装置
１０１  シリコン基板
１０２  ＤＲＡＭ部
１０４  ロジック部
１０６  第２拡散層
１０８  第１拡散層
１０９  サイドウォール膜
１１０  素子分離領域
１１４  第３シリサイド層
１１６  ゲート酸化膜
１１７  第３拡散層
１１８  ゲート電極
１２０  シリコン窒化膜
１２２  ＭＩＭ容量
１２４  メタル下部電極
１２６  容量絶縁膜
１２８  メタル上部電極
１３０  第１層間絶縁膜
１３２  第１コンタクト
１３３  第１コンタクト
１３４  第２層間絶縁膜
１３５  第３層間絶縁膜
１３６  ビットコンタクト
１３７  ビットコンタクト
１３８  ビット線
１４０  第４層間絶縁膜
１４２  第２コンタクト
１４４  配線
１４６  第１シリコン層
１４８  第１シリサイド層
１５０  第１メタルプラグ
１５２  容量コンタクト
１５４  第１下部コンタクト
１５６  第２シリコン層
１５８  第２シリサイド層
１６０  第２メタルプラグ
１６２  第３シリコン層
１６４  第４シリサイド層
１６６  第３メタルプラグ
１６８  第２下部コンタクト
１７０  半導体装置
１７２  半導体装置
１７４  多結晶シリコン膜
１７６  シリサイド層
２００  半導体装置
２０１  シリコン基板
２０２  ＤＲＡＭ部
２０４  ロジック部
２０６  第２拡散層
２０８  第１拡散層
２０９  サイドウォール膜
２１０  素子分離領域
２１２  シリコンプラグ
２１４  シリサイド層
２１６  ゲート酸化膜
２１７  第３拡散層
２１８  ゲート電極
２２０  シリコン窒化膜
２２２  ＭＩＭ容量
２２４  メタル下部電極
２２６  容量絶縁膜
２２８  メタル上部電極
２３０  第１層間絶縁膜
２３２  第１コンタクト
２３４  第２層間絶縁膜
２３５  第３層間絶縁膜
２３６  ビットコンタクト
２３８  ビット線
２４０  第４層間絶縁膜
２４２  第２コンタクト
２４４  配線
【図１】
2006318992.tif 000003
【図２】
2006318992.tif 000004
【図３】
2006318992.tif 000005
【図４】
2006318992.tif 000006
【図５】
2006318992.tif 000007
【図６】
2006318992.tif 000008
【図７】
2006318992.tif 000009