(57)【要約】【課題】  スイッチング電源装置の効率を改善する。【解決手段】  リアクトル５に流れる電流が抗抵抗９に流れ、抵抗９がその電流値に対応する電圧を発生する。抵抗９が発生する電圧がトランジスタ１８の閾値以上であれば、トランジスタ１８がオン状態である。リアクトル５に流れる電流が減少し、抵抗９が発生する電圧がトランジスタ１８の閾値を下回ると、トランジスタ１８がオフし、ＮＭＯＳ１６がオンする。これにより、ＮＭＯＳ７のゲート電圧がダイオード１４により減少し、トランス２の二次巻線２ｂに流れる電流がゼロになる前に、確実にＮＭＯＳ７をオフすることができる。【選択図】  図１
2006149098.tif 000002
【特許請求の範囲】
【請求項１】
一次巻線及び二次巻線を有する変圧器と、
前記一次巻線に流れる電流をオン、オフする主スイッチ素子と、
前記主スイッチ素子の動作を制御するコントローラと、
平滑回路と、
前記二次巻線と前記平滑回路との間をオン、オフする整流用スイッチ素子と、
前記整流用スイッチ素子を駆動する整流素子駆動回路とを備え、
前記整流素子駆動回路は、
前記二次巻線に並列に接続され、前記主スイッチ素子のオン期間にエネルギーを蓄積し、該主スイッチ素子のオフ期間に該蓄積されたエネルギーを放出するリアクトルと、
前記リアクトルに流れる電流の電流値を検出する電流検出手段と、
前記主スイッチ素子のオフ期間でかつ前記リアクトルに流れる電流が所定値以上の時に前記整流用スイッチ素子をオンさせ、該リアクトルに流れる電流が所定値に満たないときに前記整流用スイッチ素子をオフさせる駆動手段と、
を備えることを特徴とするスイッチング電源装置。
【請求項２】
前記電流検出手段は、前記リアクトルに一端が接続されると共に他端が前記二次巻線に接続された電流検出用抵抗と、制御電極と該制御電極に与えられた信号に基づき導通状態が変化する第１の導通電極及び第２の導通電極を有し、前記リアクトルに該制御電極が接続されると共に第１の導通電極が前記二次巻線に接続されたトランジスタとを備え、
前記駆動手段は、前記リアクトルに流れる電流による前記電流検出用抵抗の電圧降下が前記トランジスタの閾値よりも低くなった時に、前記整流用スイッチ素子をオフさせることを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
前記トランジスタは、前記制御電極がベースであり前記第１の導通電極がエミッタであるバイポーラトランジスタであることを特徴とする請求項２に記載のスイッチング電源装置。
【請求項４】
前記トランジスタは、前記制御電極がゲートであり前記第１の導通電極がソースであるＭＯＳトランジスタであることを特徴とする請求項２に記載のスイッチング電源装置。
【請求項５】
前記駆動手段は、
主端子の一端が前記二次巻線に接続され、他端が前記整流用スイッチ素子の制御端子に接続され、前記二次巻線に直列の補助巻線及び前記トランジスタの第２の導通電極に制御端子が接続され、該トランジスタがオフしたときにオンして、前記整流用スイッチ素子の制御端子の電圧を引き抜くオフ制御スイッチを、
備えることを特徴とする請求項２乃至４のいずれか１項に記載のスイッチング電源装置。
【請求項６】
前記駆動手段は、アノードが前記リアクトルに接続され、カソードが前記トランジスタの第２の導通電極に接続された電流バイパス用ダイオードを有することを特徴とする請求項２乃至５のいずれか１項に記載のスイッチング電源装置。
【請求項７】
前記駆動手段は、
抵抗及びダイオードを含み、前記リアクトルと前記オフ制御スイッチの主端子の他端との間に接続され、該オフ制御スイッチのオン期間に、該リアクトルに流れる電流の一部を該オフ制御スイッチに流すヒステリシス回路を備えることを特徴とする請求項５または６に記載のスイッチング電源装置。
【請求項８】
前記駆動手段は、前記補助巻線或いは前記整流用スイッチ素子の制御端子から、抵抗を介して前記電流検出手段に電流を流すバイアス回路を備えることを特徴とする請求項１乃至７のいずれか１項に記載のスイッチング電源装置。
【請求項９】
前記整流素子駆動回路は、前記整流用スイッチ素子の制御端子と前記補助巻線間に接続され、該整流用スイッチ素子の制御端子の電圧を引き抜く電圧引き抜き機能或いは該整流用スイッチ素子を駆動する駆動機能と該電圧引き抜き機能の両機能を持つキャパシタを備えることを特徴とする請求項５乃至８のいずれか１項に記載のスイッチング電源装置。
【請求項１０】
前記駆動手段は、前記整流用スイッチ素子の制御端子にエミッタが接続され、前記オフ制御スイッチの主端子の他端にベースが接続され、前記補助巻線にコレクタが接続され、該ベースとコレクタ間に抵抗とツェナーダイオードの直列回路が接続された駆動トランジスタを備えることを特徴とする請求項５乃至９のいずれか１項に記載のスイッチング電源装置。
【請求項１１】
前記駆動手段は、前記電流検出手段の出力信号を１入力信号として該入力信号に基づき前記整流用スイッチをオン、オフさせるＮＯＲ回路を備えることを特徴とする請求項１に記載のスイッチング電源装置。
【請求項１２】
前記電流検出手段は、
前記リアクトルに一端が接続されると共に他端が前記二次巻線に接続された電流検出用抵抗と、
前記電流検出用抵抗が発生する電圧と所定電圧とを比較する比較器とを備え、
前記駆動手段は、比較器の出力信号に基づき前記整流用スイッチ素子をオン、オフさせることを特徴とする請求項１に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置に関する。
【背景技術】
【０００２】
従来のスイッチング電源装置としては、特許文献１に記載されたものがある。
【特許文献１】特開２００４−１３５４１５号公報
【０００３】
図１３は、従来のスイッチング電源装置を示す回路図であり、特許文献１に掲載されたものである。
このスイッチング電源装置は、変圧器（以下、トランスという）Ｔ１の一次巻線ＬＰに流れる電流をオンオフする主スイッチ素子Ｑ１と、トランスＴの二次巻線ＬＳと負荷との間に接続された同期整流スイッチ素子Ｑ２と、同期整流スイッチ素子Ｑ２に並列に接続された直列回路２６とを備えると共に、ダイオードＤ２、キャパシタＣ５１、トランジスタＱ５等を含む同期整流スイッチング制御回路とを備えている。直列回路２６は、同期整流インダクタンス素子Ｌ１とダイオードＤ１とを含んでいる。
【０００４】
主スイッチ素子Ｑ１のオン期間に、同期整流スイッチ素子Ｑ２をオフにしてトランスＴ１及び同期整流インダクタンス素子Ｌ１に電力を蓄積し、主スイッチ素子Ｑ１のオフ期間に、同期整流スイッチ素子Ｑ２をオンにしてその蓄積電力を放出させる。トランスＴ１に蓄積された電力の放出が完了する前に、ダイオードＤ１の働きにより、同期整流インダクタンス素子Ｌ１は、蓄積電力の放出を完了する。同期整流用制御回路２７中のダイオードＤ２は、同期整流インダクタンス素子Ｌ１とダイオードＤ１との接続点Ａの電圧により、同期整流インダクタンス素子Ｌ１の蓄積電力が放出されたことを検出して同期整流スイッチ素子Ｑ２をオフさせる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述の特許文献１に示されたスイッチング電源装置では、同期整流インダクタンス素子Ｌ１のインダクタンスと同期整流用制御回路２７の持つ容量の影響或いは同期整流インダクタンス素子Ｌ１自体の持つ寄生容量の影響により、接続点Ａの電圧が瞬時に低下しない。この接続点Ａの電圧低下の遅れにより、トランスＴ１の蓄積電力の放出が完了した後も、同期整流スイッチ素子Ｑ２がオンしていることがあった。これにより、効率が悪化すると共に、素子の破損につながることもあった。
【０００６】
本発明は、整流用スイッチを適正なタイミングでオン、オフさせるスイッチング電源装置を実現することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の観点に係るスイッチング電源装置は、
一次巻線及び二次巻線を有する変圧器と、
前記一次巻線に流れる電流をオン、オフする主スイッチ素子と、
前記主スイッチ素子の動作を制御するコントローラと、
平滑回路と、
前記二次巻線と前記平滑回路との間をオン、オフする整流用スイッチ素子と、
前記整流用スイッチ素子を駆動する整流素子駆動回路とを備え、
前記整流素子駆動回路は、
前記二次巻線に並列に接続され、前記主スイッチ素子のオン期間にエネルギーを蓄積し、該主スイッチ素子のオフ期間に該蓄積されたエネルギーを放出するリアクトルと、
前記リアクトルに流れる電流の電流値を検出する電流検出手段と、
前記主スイッチ素子のオフ期間でかつ前記リアクトルに流れる電流が所定値以上の時に前記整流用スイッチ素子をオンさせ、該リアクトルに流れる電流が所定値に満たないときに前記整流用スイッチ素子をオフさせる駆動手段と、
を備えることを特徴とする。
このような構成を採用したことにより、変圧器の二次巻線に並列に接続されたリアクトルに流れる電流が所定値以上のときに、駆動手段により整流用スイッチ素子がオンし、リアクトルに流れる電流が所定値よりも低下したとき整流用スイッチ素子がオフする。そのため、整流用スイッチ素子がオンしているオン期間が必要以上に長くなることを防止できる。
【０００８】
尚、前記電流検出手段は、前記リアクトルに一端が接続されると共に他端が前記二次巻線に接続された電流検出用抵抗と、制御電極と該制御電極に与えられた信号に基づき導通状態が変化する第１の導通電極及び第２の導通電極を有し、前記リアクトルに該制御電極が接続されると共に第１の導通電極が前記二次巻線に接続されたトランジスタとを備え、
前記駆動手段は、前記リアクトルに流れる電流による前記電流検出用抵抗の電圧降下が前記トランジスタの閾値よりも低くなった時に、前記整流用スイッチ素子をオフさせてもよい。
【０００９】
ここで、前記トランジスタは、前記制御電極がベースであり前記第１の導通電極がエミッタであるバイポーラトランジスタであってもよい。また、前記トランジスタは、前記制御電極がゲートであり前記第１の導通電極がソースであるＭＯＳトランジスタであってもよい。
【００１０】
また、前記駆動手段は、
主端子の一端が前記二次巻線に接続され、他端が前記整流用スイッチ素子の制御端子に接続され、前記二次巻線に直列の補助巻線及び前記トランジスタの第２の導通電極に制御端子が接続され、該トランジスタがオフしたときにオンして、前記整流用スイッチ素子の制御端子の電圧を引き抜くオフ制御スイッチを、
備えてもよい。
また、前記駆動手段は、アノードが前記リアクトルに接続され、カソードが前記トランジスタの第２の導通電極に接続された電流バイパス用ダイオードを有してもよい。
【００１１】
また、前記駆動手段は、
抵抗及びダイオードを含み、前記リアクトルと前記オフ制御スイッチの主端子の他端との間に接続され、該オフ制御スイッチのオン期間に、該リアクトルに流れる電流の一部を該オフ制御スイッチに流すヒステリシス回路を備えてもよい。      
【００１２】
また、前記駆動手段は、前記補助巻線或いは前記整流用スイッチ素子の制御端子から、抵抗を介して前記電流検出手段に電流を流すバイアス回路を備えてもよい。
【００１３】
また、前記駆動手段は、前記整流用スイッチ素子の制御端子と前記補助巻線間に接続され、該整流用スイッチ素子の制御端子の電圧を引き抜く電圧引き抜き機能或いは該整流用スイッチ素子を駆動する駆動機能と該電圧引き抜き機能の両機能を持つキャパシタを備えてもよい。
【００１４】
また、前記駆動手段は、前記整流用スイッチ素子の制御端子にエミッタが接続され、前記オフ制御スイッチの主端子の他端にベースが接続され、前記補助巻線にコレクタが接続され、該ベースとコレクタ間に抵抗とツェナーダイオードの直列回路が接続された駆動トランジスタを備えてもよい。
【００１５】
また、前記駆動手段は、前記電流検出手段の出力信号を１入力信号として該入力信号に基づき前記整流用スイッチをオン、オフさせるＮＯＲ回路を備えてもよい。
【００１６】
また、前記電流検出手段は、
前記リアクトルに一端が接続されると共に他端が前記二次巻線に接続された電流検出用抵抗と、
前記電流検出用抵抗が発生する電圧と所定電圧とを比較する比較器とを備え、
前記駆動手段は、比較器の出力信号に基づき前記整流用スイッチ素子をオン、オフさせてもよい。
【発明の効果】
【００１７】
本発明によれば、整流素子駆動回路にリアクトルと電流検出回路を備え、駆動手段でリアクトルに流れる電流が所定値に満たないときに整流用スイッチ素子をオフさせるので、整流用スイッチ素子がオンしている時間が必要以上に伸びるこを防止でき、効率が改善される。
【発明を実施するための最良の形態】
【００１８】
［第１の実施形態］
図１は、本発明の第１の実施形態に係るスイッチング電源装置を示す回路図である。
【００１９】
このスイッチング電源装置は、直流電源１に接続された変圧器(以下、トランスという)２を備えたフライバックコンバータである。
直流電源１の陽極にトランス２の一次巻線２ａのホット側が接続され、一次巻線２ａのコールド側は、主スイッチ素子としてのＮチャネル型ＭＯＳトランジスタ(以下、ＮＭＯＳという)３のドレインに接続されている。ＮＭＯＳ３のゲートには、コントローラ４が接続され、コントローラ４からそのゲートに制御信号が与えられる。ＮＭＯＳ３のソースは、直流電源１の陰極に接続されている。
【００２０】
トランス２は、一次巻線２ａとコアを介して電磁結合する二次巻線２ｂ及び補助巻線２ｃを備えている。二次巻線２ｂのコールド側に補助巻線２ｃが直列に接続されている。
【００２１】
二次巻線２ｂのホット側は、リアクトル５の一端と、平滑キャパシタ６の負極と、グランドＧＮＤとに接続されている。二次巻線２ｂのコールド側は、同期整流用のスイッチ素子としてのＮＭＯＳ７のソースに接続されている。ＮＭＯＳ７のドレインが、キャパシタ６の正極に接続されている。キャパシタ６の正極から図示しない負荷に出力電圧Ｖｏが供給される。
【００２２】
リアクトル５の他端には、逆流防止用のダイオード８のアノードが接続され、ダイオード８のカソードが電流検出用の抵抗９の一端に接続されている。抵抗９の他端は二次巻線２ｂのコールド側に接続され、リアクトル５、ダイオード８及び抵抗９の直列回路が二次巻線２ｂに並列接続された構成になっている。
【００２３】
二次巻線２ｂに接続された補助巻線２ｃのコールド側には、ダイオード１０のアノードが接続され、ダイオード１０のカソードには、抵抗１１の一端と、抵抗１２の一端と、ＮＰＮ型トランジスタ１３のコレクタが接続されている。
【００２４】
抵抗１２の他端は、トランジスタ１３のベースに接続されている。トランジスタ１３のエミッタは、ダイオード１４のアノードと抵抗１５の一端とに接続されている。ダイオード１４のカソードは、トランジスタ１３のベースに接続されている。抵抗１５の他端は、ＮＭＯＳ７のゲートに接続されている。
【００２５】
トランジスタ１３のベースには、さらに、ＮＭＯＳ１６のドレインが接続されている。ＮＭＯＳ１６のソースは、二次巻線２ｂのコールド側に接続されている。
【００２６】
抵抗１１の他端は、ダイオード１７のアノードに接続されている。ダイオード１７のカソードは、ＮＭＯＳ１６のゲートに接続されると共に、ＮＰＮ型トランジスタ１８のコレクタに接続されている。トランジスタ１８のベースは、抵抗９とダイオード８との接続点に接続され、トランジスタ１８のエミッタが、二次巻線２ｂのコールド側に接続されている。ＮＭＯＳ１６の代わりに、バイポーラトランジスタのＮＰＮ型トランジスタを用いることも可能である。この場合、ＮＭＯＳ１６の代わりのＮＰＮ型トランジスタのコレクタがＮＰＮ型トランジスタ１３のベースに接続され、ＮＭＯＳ１６の代わりのＮＰＮ型トランジスタのベースがダイオード１７のカソードに接続され、ＮＭＯＳ１６の代わりのＮＰＮ型トランジスタのエミッタが二次巻線２ｂのコールド側に接続される。
【００２７】
次に、このスイッチング電源装置の動作を説明する。
図２（ａ）〜（ｈ）は、スイッチング電源装置の動作を説明するための波形図である。
【００２８】
コントローラ４から与えられた制御信号に基づき、ＮＭＯＳ３はオン、オフする。ＮＭＯＳ３のオンした期間、つまり、ＮＭＯＳ３のドレイン・ソース間電圧Ｖｄｓが０ボルトのとき（図２（ａ））、トランス２の一次巻線２ａに一次電流Ｉｄが流れる（図２（ｂ））。
【００２９】
ＮＭＯＳ３のオンしているオン期間の長さをＴｏｎ、一次巻線２ａのインダクタンスをＬｐ、直流電源１の発生電圧をＶｉｎとすると、ＮＭＯＳ３がオン期間に、トランス２には（Ｖｉｎ２／２Ｌｐ）Ｔｏｎのエネルギーが蓄積される。
【００３０】
ＮＭＯＳ３がオンしている期間には、二次巻線２ｂは、ホット側から電圧ＶＴ（図２（ｃ））を発生し、コールド側よりもホット側の電圧が高くなる。補助巻線２ｃは、ホット側から電圧を発生し、コールド側よりもホット側の電圧が高くなる。補助巻線２ｃのホット側の電圧が補助巻線２ｃのコールド側の電圧よりも高くなることで、トランジスタ１３はオフ状態に設定され、ＮＭＯＳ７のゲート・ソース間電圧Ｖｇｓが発生せずオフ状態に設定される（図２（ｈ））。
【００３１】
トランス２の一次巻線２ａの巻数をｎｓ、二次巻線２ｂの巻数をｎｐとすると、ＮＭＯＳ３のオン期間に二次巻線２ｂが発生する電圧ＶＴは、
ＶＴ＝（ｎｓ／ｎｐ）Ｖｉｎ
となる。
【００３２】
二次巻線２ｂのホット側の電圧がコールド側の電圧よりも高くなることで、リアクトル５からダイオード８及び抵抗９に電流ＩＬが流れる（図２（ｅ））。電流ＩＬは、ＮＭＯＳ３のオン期間に増加する。
抵抗９に電流ＩＬが流れることによる抵抗９の電圧降下が、トランジスタ１８の閾値を超えると、トランジスタ１８がオン状態になる。ここで、ダイオード８の順方向電圧と、抵抗９での電圧降下或いはトランジスタ１８のベース・エミッタ間電圧との和をΔＶ（ｔ）とすると、リアクトル５にはＶＴ−ΔＶ（ｔ）の電圧が印加される。
【００３３】
コントローラ４からの制御信号に基づきＮＭＯＳ３がオフすると、トランス２の二次巻線２ｂ及び補助巻線２ｃは、ホット側よりも高い電圧をコールド側から発生する。トランス２の二次巻線２ｂの電圧によって、ＮＭＯＳ７の寄生ダイオードを介してキャパシタ６が充電される。
【００３４】
ＮＭＯＳ３がオフした直後には、トランジスタ１８がオン状態で、ＮＭＯＳ１６がオフしているので、補助巻線２ｃのコールド側の電圧が補助巻線２ｃのホット側よりも高くなることにより、抵抗１２を介してトランジスタ１３のベース電圧が上昇してトランジスタ１３がオンする。
【００３５】
トランジスタ１３がオンすると、ＮＭＯＳ７がオンする。ＮＭＯＳ７がオンすることにより、トランス２に蓄積されたエネルギーが、ＮＭＯＳ７を通じて二次電流ＩＴとして放出され、その二次電流ＩＴにより、キャパシタ６が充電される（図２（ｄ））。
【００３６】
二次電流ＩＴは、時間と共に減少する。二次電流ＩＴの減少する傾きは、（Ｖｏ２／２ＬＳ）ｔ２で表すことができる。一次巻線２ａのインダクタンスＬＰ及び二次巻線２ｂのインダクタンスＬＳは、それぞれの巻数ｎｐ，ｎｓにより、
ＬＳ＝（ｎｓ２／ｎｐ２）ＬＰ
の関係を有する。
【００３７】
そのため、二次電流ＩＴが流れなくなるまでの時間ｔは、
ｔ＝（ｎｓＶｉｎ／ｎｐＶｏ）Ｔｏｎ
となる。
【００３８】
一方、リアクトル５は、ＮＭＯＳ３がオフすると、ＮＭＯＳ３のオン期間に蓄積したエネルギーをダイオード８を介して放出する。ＮＭＯＳ３のオン期間の終了時にリアクトル５に流れる電流ＩＬは、ダイオード８の順方向電圧と抵抗９での電圧降下或いはトランジスタ１８のベース・エミッタ間電圧との和をΔＶ（ｔ）ｏｎとし、リアクトル５のインダクタンスをＬとすると、
ＩＬ＝（ＶＴ−ΔＶ（ｔ）ｏｎ）Ｔｏｎ／Ｌ
となる。このリアクトル５に流れる電流ＩＬは、ＮＭＯＳ３のオフするオフ期間に減少する。
【００３９】
ダイオード８の順方向電圧と、抵抗９での電圧降下或いはトランジスタ１８のベース・エミッタ間電圧との和をΔＶ（ｔ）ｏｆｆとすると、リアクトル５に流れる電流ＩＬがゼロになる時間は、
ｔ＝（ＶＴ−ΔＶ（ｔ）ｏｎ）Ｔｏｎ（Ｖｏ＋ΔＶ（ｔ）ｏｆｆ）
＝((ｎｓ／ｎｐ)Ｖｉｎ−ΔＶ(ｔ)ｏｎ）Ｔｏｎ(Ｖｏ＋ΔＶ(ｔ)ｏｆｆ）……（１）
となる。
【００４０】
ここで、ΔＶ(ｔ)ｏｎ及びΔＶ(ｔ)ｏｆｆは、二次巻線２ｂが発生する電圧Ｖ２及び出力電圧Ｖｏに比べて十分に小さい値であるので、リアクトル５に流れる電流ＩＬは、二次電流ＩＴ（図２（ｄ））よりもわずかに早くゼロになる。
【００４１】
リアクトル５に流れる電流ＩＬが減少し、抵抗９における電圧降下が、トランジスタ１８の閾値よりも低くなると、トランジスタ１８がオフし、抵抗１１及びダイオード１７を介してＮＭＯＳ１６のゲートが駆動され、ＮＭＯＳ１６がオンする。ＮＭＯＳ１６がオンすると、トランジスタ１３がオフ状態になり、ＮＭＯＳ７のゲートからダイオード１４を介して電荷が引き抜かれる。これにより、ＮＭＯＳ７のゲート・ソース間電圧Ｖｇｓが下がり、ＮＭＯＳ７がオフする。
ここで、ＮＭＯＳ７をオフするタイミングを決めるリアクトル５に流れる電流ＩＬは、
ＩＬ＝ＶＢＥ／Ｒ９
で設定することができる。但し、ＶＢＥは、トランジスタ１８のベース・エミッタ間電圧であり、Ｒ９は抵抗９の抵抗値である。
【００４２】
抵抗値Ｒ９を大きくすると、リアクトル５の電流ＩＬがゼロになる直前に、ＮＭＯＳ７のオフするタイミングを設定することができる。そのため、（１）式の関係により、二次電流ＩＴがゼロになるよりも早く、ＮＭＯＳ７がオフすることになる。ＮＭＯＳ７がオフした後には、ＮＭＯＳ７に寄生するダイオードを介して整流が行われることになるが、二次電流ＩＴは基本的に三角波なので、そのダイオードで整流されていても、その期間の電流積は全体の数パーセントであり、損失に大きく影響しない。
【００４３】
二次巻線２ｂに図１のように接続されたリアクトル５の両端の電圧は、リアクトル５のエネルギーを放出する期間には（Ｖｏ＋ΔＶ）で、エネルギーを放出し終わるとゼロになる。このリアクトル５の電圧を検出することにより、二次電流ＩＴがゼロになる直前にＮＭＯＳ７をオフすることも可能であるが、リアクトル５のインダクタンス及び電圧検出回路の容量、或いはリアクトル自身の寄生容量により、リアクトル５の両端電圧が瞬時に低下しない。この遅れにより、二次電流ＩＴがゼロになった後も、ＮＭＯＳ７がオンし続ける危険性がある。
【００４４】
このような遅れを考慮して電源装置を設計すると、リアクトル５に直列に接続する抵抗９の抵抗値を大きくしたり、ダイオード８を複数直列に接続する必要がある。また、負荷や温度により、電圧降下が変化するので、同期整流期間を短めに設計しなくてはならない。リアクトル５のインダクタンスＬを小さくすれば、リアクトル５の両端の電圧の低下速度は速くなるが、その分リアクトル５に流れる電流ＩＬが増加し、損失が増加する。
【００４５】
即ち、リアクトル５の両端電圧の変化に基づいてＮＭＯＳ７をオフさせる場合には、損失の増加や実装スペースの増大につながり、コスト低減が困難である。  これに対し、本実施形態のスイッチング電源装置は、抵抗９により、リアクトル５に流れる電流ＩＬの電流値を検出し、その電流値に基づいてＮＭＯＳ７をオフにするので、リアクトル５のインダクタンスによる遅れの影響を受けることなく、確実に、二次電流ＩＴがゼロになる前に、ＮＭＯＳ７をオフにすることができる。従って、低コストであると共に、効率の良いスイッチング電源装置を実現できる。
【００４６】
［第２の実施形態］
図３は、本発明の第２の実施形態に係るスイッチング電源装置を示す回路図であり、第１の実施形態の図１中の要素と共通する要素には、共通の符号を付している。
【００４７】
このスイッチング電源装置は、第１の実施形態のスイッチング電源装置にダイオード２０をさらに設けたものであり、他の構成は、第１の実施形態のスイッチング電源装置と同様である。
ダイオード２０のアノードは、リアクトル５の一端とダイオード８のアノードとの接続点に接続されている。ダイオード２０のカソードは、トランジスタ１８のコレクタに接続されている。
【００４８】
このスイッチング電源装置の基本的動作は、第１の実施形態と同様であるが、ダイオード２０がリアクトル５の一端とトランジスタ１８のコレクタとの間に取付けられているので、トランジスタ１８がオンした後にリアクトル５に流れる電流ＩＬは、トランジスタ１８のベースばかりでなく、トランジスタ１８のコレクタにも流れる。
【００４９】
前述の第１の実施形態のスイッチング電源装置では、リアクトル５に流れる電流ＩＬは、全てトランジスタ１８のベース電流となっていた。一般に、トランジスタのベース電流の絶対最大定格は、コレクタ電流に比べて小さく、制御用の小信号のトランジスタでは、リアクトル５に流れる電流ＩＬを大きくできない。
リアクトル５のインダクタンスＬを大きくすることで、リアクトル５に流れる電流ＩＬの値を規格内に制限することも可能ではあるが、制限しすぎると、トランジスタ１８での十分な電流増幅率が得られないこともある。よって、トランジスタ１８のベースへリアクトル５の電流ＩＬをすべて流すことは、好ましくない。
【００５０】
本実施形態のスイッチング電源装置では、リアクトル５に流れる電流ＩＬの一部がトランジスタ１８のコレクタに流れるので、トランジスタ１８のベース電流が絶対最大定格を超えることを防止できる。尚、この場合、トランジスタ１８のコレクタ・エミッタ間電圧が、ベース・エミッタ間電圧と等しくなるように、Ａ級動作することになるので、ＮＭＯＳ１６の閾値が低い場合や、ＮＭＯＳ１６の代わりにバイポーラトランジスタを用いる場合には、トランジスタ１８のコレクタ電圧を分圧抵抗等を利用して分圧し、分圧した電圧をそのＮＭＯＳ１６のゲートやバイポーラトランジスタのベースに与える必要がある。
【００５１】
［第３の実施形態］
図４は、本発明の第３の実施形態に係るスイッチング電源装置を示す回路図であり、第２の実施形態の図３中の要素と共通する要素には、共通の符号を付している。
【００５２】
このスイッチング電源装置は、第２の実施形態のトランジスタ１８をＮＭＯＳ２１に置換にしたものであり、他の構成は第２の実施形態のスイッチング電源装置と同様である。
【００５３】
ＮＭＯＳ２１のゲートが、ダイオード８のカソード及び抵抗９の接続点に接続され、ＮＭＯＳ２１のドレインが、ダイオード２０のカソード、ダイオード１７のカソード及びＮＭＯＳ１６のゲートに接続されている。ＮＭＯＳ２１のソースがトランス２の二次巻線２ｂのコールド側に接続されている。
【００５４】
このスイッチング電源装置では、リアクトル５から流れる電流ＩＬによる抵抗９の電圧降下が、ＮＭＯＳ２１の閾値よりも高ければ、ＮＭＯＳ２１がオンする。電流ＩＬによる抵抗９の電圧降下が、ＮＭＯＳ２１の閾値よりも低くなれば、ＮＭＯＳ２１がオフする。ＮＭＯＳ２１がオフすると、ＮＭＯＳ１６がオンする。これにより、ＮＭＯＳ７がオフして同期整流が停止する。
【００５５】
ＮＭＯＳ２１のゲート電圧は、トランジスタ１８のベース・エミッタ間電圧と異なり、ＮＭＯＳ２１がオンしていても一定の電圧にクランプされることはない。そのため、（１）式により、リアクトル５から流れる電流ＩＬが増加して抵抗９での電圧降下が大きくなると、二次巻線２ｂに流れる二次電流ＩＴに比べてリアクトル５から流れる電流ＩＬがゼロになるまでの時間が大幅に短くなることになる。ダイオード２０は、ＮＭＯＳ２１がオンした後に、リアクトル５から流れる電流ＩＬをＮＭＯＳ２１のドレインに流すので、電流検出用の抵抗９での電圧降下をＮＭＯＳ２１の閾値近辺の１〜２Ｖ程度に抑えるように機能する。よって、二次電流ＩＴに比べて電流ＩＬがゼロになるまでの時間が大幅に短くなることが防止される。尚、この場合にも、ＮＭＯＳ１６の閾値が低い場合や、ＮＭＯＳ１６の代わりにバイポーラトランジスタを用いる場合には、ＮＭＯＳ２１のドレイン電圧を分圧抵抗等を利用して分圧し、分圧した電圧をそのＮＭＯＳ１６のゲートやバイポーラトランジスタのベースに与える必要がある。
【００５６】
［第４の実施形態］
図５は、本発明の第４の実施形態に係るスイッチング電源装置を示す回路図であり、第２の実施形態を示す図３中の要素と共通する要素には、共通の符号を付している。
【００５７】
このスイッチング電源装置は、第２の実施形態のスイッチング電源装置に、さらに、ダイオード２３と抵抗２４とを設けたものである。他の構成は、第２の実施形態のスイッチング電源装置と同様である。
ダイオード２３のアノードは、リアクトル５の一端、ダイオード８のアノード、及びダイオード２０のアノードに接続されている。ダイオード２３のカソードが抵抗２４の一端に接続され、抵抗２４の他端が、トランジスタ１３のベース及びＮＭＯＳ１６のドレインの接続点に接続されている。
【００５８】
フライバックコンバータでは、主スイッチ素子のオフ時で、トランスのエネルギーが放出し終わったときにリンギングが発生する。第２の実施形態のスイッチング電源装置では、ＮＭＯＳ３がオン時に、トランス２のエネルギーが放出し終わったときにリンギングが発生し、二次巻線２ｂに、出力電圧Ｖｏと等しい正弦波状の電圧が発生する。この正弦波状の電圧によっても、リアクトル５は、エネルギーの蓄積と放出を行う。最大限に同期整流を行うために、抵抗９の抵抗値を、リアクトル５に流れる電流ＩＬがゼロになる直前までＮＭＯＳ７がオンするように設定すると、リンギングの期間にもトランジスタ１８がオンすることがあり、リンギングの期間にもＮＭＯＳ７が駆動されてオンする。
【００５９】
このようなフライバックコンバータとしてのスイッチング電源装置の課題を本実施形態のスイッチング電源装置は、解決できる。
トランス２のエネルギーの放出が終了し、二次巻線２ｂから流れる二次電流ＩＴがゼロになったときには、リアクトル５から流れる電流ＩＬもゼロになっている。これにより、トランジスタ１８がオフし、ＮＭＯＳ１６がオンしている。その後、リンギングの発生により、リンギング電圧でリアクトル５に再び電流ＩＬが流れると、その電流ＩＬは、抵抗９ばかりでなく、ダイオード２３及び抵抗２４を介してＮＭＯＳ１６に流れる。
【００６０】
ＮＭＯＳ１６のオン抵抗を例えば２００ｍΩ、ＮＭＯＳ１６に最大流す電流を５０ｍＡとすると、ＮＭＯＳ１６のドレイン・ソース間電圧は１０ｍＶで、トランジスタ１８のベース・エミッタ間の閾値の約０．６Ｖに比べて十分に小さい。そこで、ＮＭＯＳ１６のドレイン・ソース間電圧を無視し、ダイオード８とダイオード２３の順方向電圧が等しいとすると、抵抗９と抵抗２４との合成抵抗による電圧降下が、トランジスタ１８の閾値以上になったときに、トランジスタ１８がオンすることになる。つまり、抵抗９及び抵抗２４の抵抗値をＲ９，Ｒ２４とすると、リアクトル５に流れる電流ＩＬが、
ＩＬ２＝ＶＢＥ（Ｒ９＋Ｒ２４）／（Ｒ９・Ｒ２４）
になったときに、トランジスタ１８がオンすることになる。
【００６１】
ＮＭＯＳ１６のゲート・ソース間容量により、トランジスタ１８がオンするまで、ＮＭＯＳ１６のゲート電圧が保持されるので、ＩＬ２を、リンギングによりリアクトル５に流れる電流よりも大きくするように、抵抗２４の抵抗値Ｒ２４を設定すれば、リンギング期間にＮＭＯＳ７が駆動されてオンすることがなくなる。
【００６２】
ＮＭＯＳ１６の代わりに、バイポーラトランジスタを用いた場合でも、ダイオード１７のカソードと二次巻線２ｂのコールド側との間にキャパシタを接続してベース電流を流し続けることで、同様の効果が得られる。
【００６３】
主スイッチ素子のＮＭＯＳ３がオンし、リアクトル５にＩＬ２以上の電流ＩＬが流れると、トランジスタ１８がオンしてＮＭＯＳ１６がオフするので、抵抗２４には電流が流れなくなる。そのため、トランジスタ１８のオフ時のリアクトル５に流れる電流ＩＬが抵抗９の抵抗値のみで設定することができ、リアクトル５に流れる電流ＩＬがゼロになる直前に、ＮＭＯＳ７をオフするようにできる。
【００６４】
また、負荷の状態をフィードバックして主スイッチ素子のオン期間の長さを調整するフライバックコンバータの場合、負荷が軽いときには二次巻線２ｂの二次電流ＩＴが減少し、同期整流を行うことによる損失が大きくなることがあり、同期整流を行わない方がよい場合がある。
本実施形態のスイッチング電源装置では、軽負荷でＮＭＯＳ３のオン期間が短い場合、リアクトル５に流れる電流ＩＬも少なくなるので、トランジスタ１８がオンせず、同期整流が行われない。よって、軽負荷時の損失を軽減できるという効果も本実施形態のスイッチング電源装置は奏することになる。
【００６５】
［第５の実施形態］
図６は、本発明の第５の実施形態に係るスイッチング電源装置を示す回路図であり、第２の実施形態の図３と共通する要素には、共通の符号を付している。
このスイッチング電源装置は、第２の実施形態のスイッチング電源装置に、さらに、ダイオード２５と、抵抗２６．２７と、ダイオード２８と、キャパシタ２９とを設けたものであり、他の構成は、第２の実施形態のスイッチング電源装置と同様の構成になっている。
【００６６】
ダイオード２５のアノードは、抵抗１５の一端とトランジスタ１３のエミッタとの接続点に接続され、ダイオード２５のカソードに抵抗２６の一端が接続されている。抵抗２６の他端には、抵抗２７の一端とダイオード２８のアノードとキャパシタ２９の一方の電極とが接続されている。抵抗２７の他端が、トランジスタ１８のベースに接続されている。ダイオード２８のカソードは、トランジスタ１８のコレクタに接続されている。キャパシタ２９の他方の電極は、トランス２の二次巻線２ｂのコールド側に接続されている。
【００６７】
このスイッチング電源装置は、第４の実施形態のスイッチング電源装置と同様の効果を奏し、リンギングが発生したときや軽負荷時にＮＭＯＳ７がオンすることを防止する。
主スイッチ素子であるＮＭＯＳ３がオンしているとき、或いはリンギング期間で同期整流用のＮＭＯＳ７のゲートに電圧が印加されていないとき、抵抗９には、リアクトル５に流れる電流ＩＬのみが流れる。この状態でトランジスタ１８がオンする時のリアクトル５に流れる電流ＩＬの電流値ＩＬ３を、トランジスタ１８のベース・エミッタ間電圧ＶＢＥ及び抵抗９の抵抗値Ｒ９で表すと、
ＩＬ３＝ＶＢＥ／Ｒ９
となる。
【００６８】
そこで、電流値ＩＬ３がリンギング期間や軽負荷時にリアクトル５に流れる電流ＩＬ以上になるように、抵抗９の抵抗値Ｒ９を設定することにより、トランジスタ１８がオンすることが防止され、ＮＭＯＳ７がリンギング期間や軽負荷時にオンすることを防止できる。
【００６９】
これに対し、ＮＭＯＳ７のゲートが駆動されてＮＭＯＳ７がオンしている状態では、ＮＭＯＳ７のゲートからダイオード２５、抵抗２６，２７を介して抵抗９にバイアス電流が流される。
【００７０】
このとき、ダイオード２８により、抵抗２６と抵抗２７の接続点の電圧は、トランジスタ１８のコレクタ・エミッタ間電圧ＶＣＥとダイオード２８の順方向電圧ＶＦの和となる。トランジスタ１８では、前述したように、コレクタ・エミッタ間電圧ＶＣＥが、ベース・エミッタ間電圧ＶＢＥに等しくなるので、抵抗２６と抵抗２７の接続点は、ＶＢＥ＋ＶＦの値にクランプされる。従って、トランジスタ１８がオンしているときには、抵抗２７の抵抗値をＲ２７とすると、抵抗９にＶＦ／Ｒ２７のバイアス電流が流れる。
【００７１】
リアクトル５に流れる電流ＩＬと抵抗２７を通じてバイアスされる電流の和により、抵抗９で発生する電圧が、トランジスタ１８の閾値よりも低くなると、トランジスタ１８はオフする。このトランジスタ１８がオフした時にリアクトル５に流れる電流ＩＬの電流値ＩＬ４とすると、
ＩＬ４＋ＶＦ／Ｒ２７＝ＶＢＥ／Ｒ９
つまり、Ｒ２７＝ＶＦ（ＩＬ３−ＩＬ４）
となるように設定することで、リンギングが発生したときや軽負荷時にＮＭＯＳ７がオンすることが抑えられる。
【００７２】
尚、トランジスタ１８がオフした後、ＮＭＯＳ１６がオンしてＮＭＯＳ７のゲート電圧が下がるまでの短い間に、抵抗２６，２７の接続点の電圧が上昇して抵抗９のバイアス量が増加し、これにより、トランジスタ１８が再度オンすることが懸念されるが、キャパシタ２９が抵抗２６，２７の接続点の電圧上昇を遅らせるので、トランジスタ１８が再度オンすることを防止できる。
【００７３】
尚、抵抗９に流すバイアス電流を一定化せず、ＮＭＯＳ７のゲート或いは補助巻線２ｃから抵抗及びダイオードを用いて直接抵抗９にバイアス電流を流すことは可能であるが、この場合、補助巻線２ｃで発生する電圧の変動や、トランジスタの温度特性を考慮してバイアス量を設定する必要がある。
【００７４】
［第６の実施形態］
図７は、本発明の第６の実施形態に係るスイッチング電源装置を示す回路図であり、第４の実施形態の図５中の要素と共通する要素には、共通の符号を付している。
【００７５】
このスイッチング電源装置は、第５の実施形態のスイッチング電源装置にさらに、ダイオード３０と、キャパシタ３１と、抵抗３２とを設けたものであり、他の構成は、第５の実施形態のスイッチング電源装置と同様である。
【００７６】
ダイオード３０のアノードは、ダイオード１４のカソードに接続され、ダイオード３０のカソードがキャパシタ３１の一方の電極に接続されている。キャパシタ３１の他方の電極は、トランス２の補助巻線２ｃのコールド側に接続されている。キャパシタ３１の両電極間に、抵抗３２が接続されている。
【００７７】
フライバックコンバータでは、起動時などでは連続モードで動作する場合がある。起動時で出力電圧Ｖｏの低いときには補助巻線２ｃのコールド側からＮＭＯＳ１６のゲートを駆動する電圧を発生できないことがある。そのため、リアクトル５に流れる電流がゼロになってトランジスタ１８がオフしても、ＮＭＯＳ１６のゲートに所定の電圧が発生しないことになり、ＮＭＯＳ７のゲート電圧が不確定になる。このように、ＮＭＯＳ７のゲートの電圧が不確定の状態で、主スイッチ素子のＮＭＯＳ３がオンし、ＮＭＯＳ７のドレインに対してＮＭＯＳ７のソースの電圧が低くなると、ＮＭＯＳ７の帰還容量を介して入力容量が充電されてＮＭＯＳ７のゲートに電圧が発生する。このゲート電圧により、ＮＭＯＳ７がオンし、貫通電流が流れてしまう危険性がある。
【００７８】
これに対し、本実施形態のスイッチング電源装置は、ＮＭＯＳ１６がオフ状態でＮＭＯＳ３がオンすると、ＮＭＯＳ７のドレインに対してソースの電圧が低くなるとともに、ＮＭＯＳ７のソースに対して補助巻線２ｃのコールド側がさらに低い電位となる。そのため、ＮＭＯＳ７の帰還容量は、ダイオード１４，ダイオード３０、キャパシタ３１を介して充電される。このときダイオード１４のカソードの電位はＮＭＯＳ７のソースに対してＮＭＯＳ１６の寄生ダイオードの順方向電圧だけ低い電位となるので、ＮＭＯＳ７のゲート電圧は、ほぼ０Ｖになり、オンすることがない。また、負の過電圧が印加されることもない。
【００７９】
［第７の実施形態］
図８は、本発明の第７の実施形態に係るスイッチング電源装置を示す回路図であり、第６の実施形態の図７中と共通する要素には、共通の符号を付している。
【００８０】
このスイッチング電源装置は、第６の実施形態のスイッチング電源装置の抵抗３２の代わりに、ダイオード３３を設けたものである。ダイオードー３３のアノードは、ダイオード３０のカソードとキャパシタ３１の接続点に接続され、ダイオード３０のカソードは、トランジスタ１３のコレクタに接続されている。
【００８１】
前述の第６の実施形態では、ＮＭＯＳ３がオンしている期間にキャパシタ３１に蓄えられた電荷は、抵抗３２で放電されていたが、本実施形態のスイッチング電源装置では、キャパシタ３１に蓄えられた電荷が、トランジスタ１３のコレクタを通じてＮＭＯＳ７のゲートに与えられる。即ち、キャパシタ３１に蓄えられた電荷が、ＮＭＯＳ７の駆動に用いられ、有効利用されたことになる。
【００８２】
［第８の実施形態］
図９は、本発明の第８の実施形態に係るスイッチング電源装置を示す回路図であり、第６の実施形態の図７中と共通する要素には、共通の符号を付している。
このスイッチング電源装置は、第６の実施形態のスイッチング電源装置中のトランジスタ１３及びダイオード１０，１４を削除し、ダイオード３４，３５を設けたものである。
【００８３】
キャパシタ３１の一方の電極が抵抗１５を介してＮＭＯＳ７のゲートに接続され、キャパシタ３１の他方の電極が直接補助巻線２ｃのコールド側に接続されている。キャパシタ３１の一方の電極にダイオード３４のアノードが接続され、ダイオード３４のカソードが、抵抗２４とＮＭＯＳ１６のドレインの接続点に接続されている。ＮＭＯＳ７のソースにダイオード３５のアノードが接続され、ダイオード３５のカソードがＮＭＯＳ７のゲートに接続されている。
【００８４】
このスイッチング電源装置では、キャパシタ３１により、同期整流用のＮＭＯＳ７を駆動するもので、主スイッチ素子のＮＭＯＳ３がオフし、補助巻線２ｃの電圧が反転したときに、ＮＭＯＳ３のオン期間にキャパシタ３１に蓄積された電荷でＮＭＯＳ７をオンさせる。
【００８５】
リアクトル５に流れる電流ＩＬが減少し、ＮＭＯＳ１６がオンすると、ダイオード３４により、ＮＭＯＳ７のゲートから電荷が抜かれてＮＭＯＳ７がオフするとともに、キャパシタ３１の一方の電極が補助巻線２ｃのホット側に接続された状態になり、ＮＭＯＳ３がオンしたときにキャパシタ３１が充電される。キャパシタ３１の充電は、キャパシタ３１の充電電圧が補助巻線２ｃの発生する電圧になるまで行われるが、それ以降は、補助巻線２ｃに電流が流れない。キャパシタ３１に充電した電荷は、ＮＭＯＳ７のゲートを駆動するだけあればよいので、キャパシタ３１の容量は、比較的小さくてよい。
ダイオード３４は、リアクトル５に流れる電流ＩＬがキャパシタ３１の一方の電極に逆流することを防止する。ダイオード３５は、ＮＭＯＳ７に負の過電圧が印加されることを防止する。
【００８６】
以上のような、本実施形態のスイッチング電源装置では、トランジスタ１３を削除でき、トランジスタ１３よりも安価なキャパシタ３１でＮＭＯＳ７を駆動できる。また、ダイオード及び抵抗の素子数を減じることが可能になり、スイッチング電源装置のコストを下げることができる。
【００８７】
［第９の実施形態］
図１０は、本発明の第９の実施形態に係るスイッチング電源装置を示す回路図であり、第７の実施形態の図８中と共通する要素には、共通の符号を付している。
【００８８】
このスイッチング電源装置は、第７の実施形態のスイッチング電源装置に、さらに、ツェナーダイオード３６を設けたものである。
ツェナーダイオード３６のカソードは、ダイオード１０のカソードに接続され、ツェナーダイオード３６のアノードは、抵抗１２の一端に接続され、抵抗１２の他端がトランジスタ１３のベースに接続されている。
【００８９】
このスイッチング電源装置では、起動時等で出力電圧Ｖｏが低く、補助巻線２ｃが発生する電圧が低い場合に、ツェナーダイオード３６がトランジスタ１３にベース電流が流入するのを防ぐ。これにより、起動時等で発生しやすい不安定動作を抑制できる。
【００９０】
［第１０の実施形態］
図１１は、本発明の第１０の実施形態に係るスイッチング電源装置を示す回路図であり、第４の実施形態の図５中と共通する要素には、共通の符号を付している。
このスイッチング電源装置は、直流電源１とトランス２と主スイッチ素子であるＮＭＯＳ３とＮＭＯＳ３のオンオフを制御するコントローラ４とを備えている。トランス２に対し、直流電源１及びＮＭＯＳ３が、第１〜９の実施形態と同様に接続されている。
【００９１】
トランス２の二次巻線２ｂのコールド側は、抵抗１１の一端と、キャパシタ６の一方の電極とに、接続されいる。キャパシタ６の他方の電極は、グランドＧＮＤに接続されている。
【００９２】
二次巻線２ｂのホット側には、抵抗３７の一端と、補助巻線２ｃのコールド側と、同期整流用のＮＭＯＳ７のドレインとが接続されている。抵抗３７の他端に抵抗３８の一端が接続され、抵抗３８の他端が、ＮＭＯＳ７のソースに接続されている。ＮＭＯＳ７のソースがグランドＧＮＤに接続されている。
【００９３】
補助巻線２ｃのホット側には、リアクトル５の一端が接続されている。リアクトル５の他端には、ダイオード８，２０，２３のアノードが接続されている。ダイオード８のカソードは、抵抗９を介してグランドＧＮＤに接続されると共に、トランジスタ１８のベースに接続されている。
【００９４】
ダイオード２０のカソードは、トランジスタ１８のコレクタに接続され、トランジスタ１８のエミッタがグランドＧＮＤに接続されている。抵抗１１の他端にダイオード１７のアノードが接続され、ダイオード１７のカソードが、トランジスタ１８のコレクタに接続されている。
【００９５】
ダイオード１７のカソードには、さらに、ＮＭＯＳ１６のゲートが接続されている。ダイオード２３のカソードに抵抗２４の一端が接続され、抵抗２４の他端が、ＮＭＯＳ１６のドレインに接続されている。ＮＭＯＳ１６のソースがグランドＧＮＤに接続されている。
抵抗３７と抵抗３８の接続点は、２入力ＮＯＲ回路３９の一方の入力端子に接続されている。ＮＯＲ回路３９の他方の入力端子には、トランジスタ１８のコレクタが接続されている。ＮＯＲ回路３９の出力端子が抵抗１５を介してＮＭＯＳ７のゲートに接続されている。
【００９６】
以上のように接続されたスイッチング電源装置は、補助巻線２ｃの発生する電圧に応じてリアクトル５がエネルギーの蓄積と放出を行う。抵抗９により、リアクトル５に流れる電流ＩＬが検出され、第１〜第９の実施形態のスイッチング電源装置と同様に、リアクトル５に流れる電流に基づいてトランジスタ１８がオンオフする。
【００９７】
トランジスタ１８がオンすると、ＮＯＲ回路３９の他方の入力端子に、低レベルの信号が入力される。トランジスタ１８がオフすると、ＮＯＲ回路３９の他方の入力端子に、高レベルの信号が入力される。
【００９８】
トランジスタ１８がオンでかつＮＭＯＳ７のドレイン・ソース間電圧が低レベルのとき、つまり、主スイッチ素子のＮＭＯＳ３がオフのときに、ＮＯＲ回路３９からＮＭＯＳ７のゲートを駆動する信号を出力する。
【００９９】
前述の第１の実施形態から第９の実施形態に係るスイッチング電源装置では、補助巻線２ｃが発生する電圧でＮＭＯＳ７のゲートを駆動するので、補助巻線
２ｃが発生する電圧をあまり低い電圧にできなかったが、本実施形態では、補助巻線２ｃをリアクトル５のエネルギーの蓄積及び放出用として用いるだけなので、巻数ｎｓを少なくできるばかりでなく、これにより、リアクトル５も小型で安価なものに変更できる。
【０１００】
［第１１の実施形態］
図１２は、本発明の第１１の実施形態に係るスイッチング電源装置を示す回路図であり、第１０の実施形態の図１１中と共通する要素には、共通の符号を付している。
このスイッチング電源装置は、第１０の実施形態のスイッチング電源装置のダイオード２０，２７、抵抗１１、トランジスタ１８、ＮＭＯＳ１６、ＮＯＲ回路３９を削除し、比較器４０、基準電圧４１、ダイオード４２、インバータ４３及びＡＮＤ回路４４を設けたものである。
【０１０１】
リアクトル５の他端にアノードが接続されたダイオード８には、第１０の実施形態と同様に抵抗９の一端が接続されると共に、比較器４０の一方の入力端子及びダイオード４２のアノードが接続されている。ダイオード４２のカソードが抵抗９の他端と共にグランドＧＮＤに接続されている。比較器４０の他方の入力には、基準電圧４１が発生する電圧が入力される。基準電圧４１が発生する電圧は、ダイオード４２の順方向電圧よりも低い。
【０１０２】
リアクトル５の他方の電極にアノードが接続されたダイオード２３のカソードに抵抗２４の一端が接続され、抵抗２４の他端は、比較器４０の出力端子に接続されている。
【０１０３】
ＮＭＯＳ７のドレインとソースの間に、第１０の実施形態と同様に、抵抗３７，３８の直列回路が接続されている。抵抗３７と抵抗３８の接続点に、インバータ４３の入力端子が接続され、インバータ４３の出力端子がＡＮＤ回路４３の一方の入力端子に接続されている。ＡＮＤ回路４３の他方の入力端子に、比較器４０の出力端子が接続されている。ＡＮＤ回路４３の出力端子が、抵抗１５を介してＮＭＯＳ７のドレインに接続されている。
【０１０４】
このスイッチング電源装置では、ダイオード４２により、抵抗９の電圧がダイオード４２の順方向電圧にクランプされる。抵抗９での電圧降下と基準電圧４１の発生する電圧とを比較器４０が比較し、この比較結果に基づき同期整流用のＮＭＯＳ７のオン、オフが設定される。トランジスタのベース・エミッタ間電圧に比べて温度変化による変化の少ない基準電圧４１の発生する電圧と比較することにより、比較器４０での比較結果は安定化する。これにより、ＮＭＯＳ７のオン、オフするタイミングが温度変化に応じて変化することが抑制される。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１の実施形態に係るスイッチング電源装置を示す回路図である。
【図２】スイッチング電源装置の動作を示すための波形図である。
【図３】本発明の第２の実施形態に係るスイッチング電源装置を示す回路図である。
【図４】本発明の第３の実施形態に係るスイッチング電源装置を示す回路図である。
【図５】本発明の第４の実施形態に係るスイッチング電源装置を示す回路図である。
【図６】本発明の第５の実施形態に係るスイッチング電源装置を示す回路図である。
【図７】本発明の第６の実施形態に係るスイッチング電源装置を示す回路図である。
【図８】本発明の第７の実施形態に係るスイッチング電源装置を示す回路図である。
【図９】本発明の第８の実施形態に係るスイッチング電源装置を示す回路図である。
【図１０】本発明の第９の実施形態に係るスイッチング電源装置を示す回路図である。
【図１１】本発明の第１０の実施形態に係るスイッチング電源装置を示す回路図である。
【図１２】本発明の第１１の実施形態に係るスイッチング電源装置を示す回路図である。
【図１３】従来のスイッチング電源装置を示す回路図である。
【符号の説明】
【０１０６】
１    直流電源
２    トランス
２ａ  一次巻線
２ｂ  二次巻線
２ｃ  補助巻線
３    ＮＭＯＳ
４    コントローラ
５    リアクトル
６    キャパシタ
７    ＮＭＯＳ
９    抵抗
１３  ＮＰＮ型トランジスタ
１６  ＮＭＯＳ
２０  ダイオード
２１  ＮＭＯＳ
２３  ダイオード
２４  抵抗
２５  ダイオード
２７  抵抗
３１  キャパシタ
３６  ツェナーダイオード
３９  ＮＯＲ回路
４０  比較器
【図１】
2006149098.tif 000003
【図２】
2006149098.tif 000004
【図３】
2006149098.tif 000005
【図４】
2006149098.tif 000006
【図５】
2006149098.tif 000007
【図６】
2006149098.tif 000008
【図７】
2006149098.tif 000009
【図８】
2006149098.tif 000010
【図９】
2006149098.tif 000011
【図１０】
2006149098.tif 000012
【図１１】
2006149098.tif 000013
【図１２】
2006149098.tif 000014
【図１３】
2006149098.tif 000015