(57)【要約】【課題】  フリップフロップ回路の遅延時間を短縮する。【解決手段】  マスター回路１とスレーブ回路２は同一構成のラッチ回路である。Ｑ１，Ｑ２，Ｒ１，Ｒ２から成る第１の上段差動回路は出力端子７，８の電圧レベルを取り込む。Ｑ３，Ｑ４，Ｒ１，Ｒ２から成る第２の上段差動回路は第１の上段差動回路が出力する電圧レベルを保持する。Ｑ６、Ｑ７から成る下段差動回路は入力端子３，４に印加される相補的なクロック信号に応答して第１の上段差動回路または第２の上段差動回路を機能させる。Ｑ５はＱ７がオンとなる保持動作時にはＱ３またはＱ４が流す電流を分流し電圧降下を少なくする。その結果、取込動作に移行する時の遅延時間が短縮される。【選択図】        図１
2006109191.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが同一構成のラッチ回路であるマスター回路とスレーブ回路の２段から成るフリップフロップ回路において、前記ラッチ回路は、
スレーブ回路またはマスター回路の出力に対する取込機能を有する第１の上段差動回路と、
第１の上段差動回路の出力に対する保持機能を有する第２の上段差動回路と、
相補的なクロック信号に応答して前記第１の上段差動回路または前記第２の上段差動回路を機能させる下段差動回路と、
前記第１の上段差動回路および前記第２の上段差動回路の出力を取り出すためのエミッタフォロワとを備え、
前記保持機能時に前記第２の上段差動回路に流れる電流を分流させる回路を設けたことを特徴とするフリップフロップ回路。
【請求項２】
それぞれが同一構成のラッチ回路であるマスター回路とスレーブ回路の２段から成るフリップフロップ回路において、前記ラッチ回路は
ベースがマスター回路ではスレーブ回路の出力、スレーブ回路ではマスター回路の出力、コレクタが論理振幅を発生させるための負荷抵抗器にそれぞれ接続された２つのトランジスタから成る第１の上段差動回路と、
ベースが該マスター回路の出力、コレクタが前記負荷抵抗器にそれぞれ接続された２つのトランジスタから成る第２の上段差動回路と、
前記第１の上段差動回路および前記第２の上段差動回路の各２つのトランジスタのエミッタにコレクタが接続され、ベースに相補的なクロック信号が印加される２つのトランジスタから成る下段差動回路と、
該下段差動回路の２つのエミッタに接続される定電流源回路と、
前記論理振幅を取り出すための２つのトランジスタから成るエミッタフォロワと、
前記負荷抵抗器に対する第１の電圧源にコレクタ、第２の電圧源にベース、前記第２の上段差動回路の２つのトランジスタのエミッタにエミッタがそれぞれ接続された付加トランジスタとを有することを特徴とするフリップフロップ回路。
【請求項３】
前記マスター回路と前記スレーブ回路における各第２の電圧源の電圧値をマスター回路とスレーブ回路の各回路定数によって異なる値とすることを特徴とする請求項２に記載のフリップフロップ回路。
【請求項４】
前記第２の上段差動回路のトランジスタサイズを前記第１の上段差動回路のトランジスタサイズより小さくしたことを特徴とする請求項２または請求項３に記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフリップフロップ回路、特に高速動作に適したマスタースレーブ方式のフリップフロップ回路に関する。
【背景技術】
【０００２】
従来のこの種の最も一般的なフリップフロップ回路の一例を図４に示す（例えば、特許文献１参照）。この回路は、トグルフリップフロップ回路構成としたものであり、入力端子３，４に印加される相補的なクロック信号を２分周して出力端子７，８から出力するものである。このトグルフリップフロップ回路は、マスター回路１Ａとスレーブ回路２Ａとの２段で構成されている。マスター回路１Ａとスレーブ回路２Ａは、出力端子５，６を除いては同構成のラッチ回路である。
【０００３】
マスター回路１Ａでは、ｎｐｎトランジスタＱ１，Ｑ２と抵抗器Ｒ１，Ｒ２とで構成される第１の上段差動回路が、出力端子７，８の電圧レベルをクロック信号に応答して取り込む。そして、ｎｐｎトランジスタＱ３，Ｑ４と抵抗器Ｒ１，Ｒ２とで構成される第２の上段差動回路が、第１の上段差動回路が取り込んだ電圧レベルをクロック信号に応答して保持する。これ以降、「ｎｐｎトランジスタ」は省略し、例えば、ｎｐｎトランジスタＱ１を単にＱ１と記す。ＱＸ（Ｘはアラビヤ数字）はｎｐｎトランジスタであることを表す。
【０００４】
取込動作と保持動作とは、Ｑ１，Ｑ２の共通エミッタにコレクタが接続されたＱ６と、Ｑ３，Ｑ４の共通エミッタにコレクタが接続されたＱ７が、入力端子３，４のクロック信号に応答することにより交互に繰り返される。
【０００５】
Ｑ６とＱ７の共通エミッタにコレクタが接続されたＱ１０と抵抗器Ｒ５は定電流回路を構成する。Ｑ１０のベースには電圧源１０が接続されている。
【０００６】
第２の上段差動回路の出力電圧は、Ｑ８と抵抗器Ｒ６とから成るエミッタフォロワ，Ｑ９と抵抗器Ｒ７とから成るエミッタフォロワを経由してスレーブ回路２Ａに供給される。
【０００７】
スレーブ回路２Ａは、入力端子３，４のクロック信号に応答して、マスター回路１Ａの電圧レベルを取り込み保持する。そして、出力がマスター回路１Ａの入力供給されている。これにより、Ｄ型のフリップフロップ回路を形成している。
【０００８】
図５は入力端子３，４と出力端子５，６と出力端子７，８の各波形を時系列的に示すタイムチャートである。出力端子５，６は、エミッタフォロワを構成するＱ８，Ｑ９の各エミッタから引き出されている。図５において、出力端子７，８からは入力端子３，４のクロック信号の２分周した波形が得られていることが分かる。
【０００９】
【特許文献１】特開平５−２１８８１６（第２頁ー第３頁、図５）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述した従来技術の問題点を指摘するために、出力端子７，８と出力端子５，６の波形をＱ６，Ｑ７の電流波形とともに図６に示す。図６における波形の周期はクロック信号の周期と一致している。
【００１１】
従来の回路では、Ｑ６，Ｑ７がクロック信号に応答してターンオン／ターンオフしてから、第１の上段差動回路が出力端子７，８の電圧レベルを取り込み、出力端子５，６に電圧レベルの変化として現れるまでには、上段差動回路とエミッタフォロワのを経由するため遅れを生じる。
【００１２】
図６の３段目に示すように、この遅延時間Ｔｐｄが小さい場合には大過ないが、図６の４段目に示すように、遅延時間ＴｐｄがトランジスタＱ６，Ｑ７のコレクタ電流の２分の１周期を超えてしまうと、変化する前の電圧レベルをスレーブ回路２Ａが読み取ってしまうため、正常動作が行えなくなるという問題点がある。このような事態は、クロック信号の周期に対して相対的に遅延時間Ｔｐｄが大きい場合に起きる。
【００１３】
そこで、本発明の目的は、遅延時間Ｔｐｄを低減させ回路動作を高速化したフリップフロップ回路を提供することにある。
【課題を解決するための手段】
【００１４】
本発明のフリップフロップ回路は、それぞれが同一構成のラッチ回路であるマスター回路（図１の１）とスレーブ回路（図１の２）の２段から成るフリップフロップ回路において、ラッチ回路は、入力に対する取込機能を有する第１の上段差動回路（図１のＱ１，Ｑ２，Ｒ１，Ｒ２またはＱ１１，Ｑ１２，Ｒ３，Ｒ４）と、第１の上段差動回路の出力に対する保持機能を有する第２の上段差動回路（図１のＱ３，Ｑ４，Ｒ１，Ｒ２またはＱ１３，Ｑ１４，Ｒ３，Ｒ４）と、相補的なクロック信号に応答して第１の上段差動回路または第２の上段差動回路を機能させる下段差動回路（図１のＱ６，Ｑ７またはＱ１６，Ｑ１７）と、第１の上段差動回路および第２の上段差動回路の出力を取り出すためのエミッタフォロワ（図１のＱ８，Ｑ９，Ｒ６，Ｒ７またはＱ１８，Ｑ１９，Ｒ９，Ｒ１０）とを備え、保持機能時に第２の上段差動回路に流れる電流を分流させる回路（図１のＱ５またはＱ１５）を設けたことを特徴とする。
【００１５】
より詳しくは、本発明のフリップフロップ回路は、それぞれが同一構成のラッチ回路であるマスター回路（図１の１）とスレーブ回路（図１の２）の２段から成るフリップフロップ回路において、ラッチ回路は、ベースがマスター回路ではスレーブ回路の出力、スレーブ回路ではマスター回路の出力、コレクタが論理振幅を発生させるための負荷抵抗器（図１のＲ１，Ｒ２またはＲ３，Ｒ４）にそれぞれ接続された２つのトランジスタ（図１のＱ１，Ｑ２またはＱ１１，Ｑ１２）から成る第１の上段差動回路と、ベースが該マスター回路の出力、コレクタが負荷抵抗器にそれぞれ接続された２つのトランジスタ（図１のＱ３，Ｑ４またはＱ１３，Ｑ１４）から成る第２の上段差動回路と、第１の上段差動回路および第２の上段差動回路の各２つのトランジスタのエミッタにコレクタが接続され、ベースに相補的なクロック信号が印加される２つのトランジスタ（図１のＱ６，Ｑ７またはＱ１６，Ｑ１７）から成る下段差動回路と、該下段差動回路の２つのエミッタに接続される定電流源回路（図１のＱ１０，Ｒ５，１０またはＱ２０，Ｒ８，１０）と、論理振幅を取り出すための２つのトランジスタから成るエミッタフォロワ（図１のＱ８，Ｑ９，Ｒ６，Ｒ７またはＱ１８，Ｑ１９，Ｒ９，Ｒ１０）、負荷抵抗器に対する第１の電圧源（図１の９）にコレクタ、第２の電圧源（図１の１１））にベース、第２の上段差動回路の２つのトランジスタのエミッタにエミッタがそれぞれ接続された付加トランジスタ（図１のＱ５またはＱ１５）とを有することを特徴とする。
【００１６】
また、マスター回路とスレーブ回路の各回路定数によって異なる場合には、それに合せてマスター回路とスレーブ回路における各第２の電圧源の電圧値を異なる値とすればよい。
【００１７】
更に、第２の上段差動回路のトランジスタサイズを第１の上段差動回路のトランジスタサイズより小さくすれば一層高速化することができる。
【発明の効果】
【００１８】
本発明によれば、保持機能を有する第２の上段差動回路がオン状態となった時は、第２の上段差動回路および付加トランジスタに電流が流れるため、保持動作時の低レベルが従来と比較して高くる。これにより、低レベルから高レベルに立ち上がるまでの時間が短縮されるので、遅延時間Ｔｐｄが減少するという第１の効果が得られる。
【００１９】
また、保持機能を有する第２の上段差動回路がオン状態となった時は、第２の上段差動回路および付加トランジスタに電流が流れるため、保持機能を有する第２の上段差動回路に流れる電流が少なくなる。これにより、トランジスタサイズを小さくすることが可能となるため、保持機能を有する第２の上段差動回路のコレクタ容量が小さくなるので、さらに遅延時間Ｔｐｄを減少させることが可能になるという第２の効果を得ることができる。
【発明を実施するための最良の形態】
【００２０】
本発明のフリップフロップ回路は、それぞれが同一構成のラッチ回路であるマスター回路とスレーブ回路の２段から成る。ラッチ回路は、スレーブ回路またはマスター回路の出力に対する取込機能を有する第１の上段差動回路と、第１の上段差動回路の出力に対する保持機能を有する第２の上段差動回路と、相補的なクロック信号第１の上段差動回路または第２の上段差動回路を機能させる下段差動回路と、第１の上段差動回路および第２の上段差動回路の出力を取り出すためのエミッタフォロワとを備える。本発明は、このようなフリップフロップ回路において、保持機能時に第２の上段差動回路に流れる電流を分流させる回路を設けたことを特徴とする。
【実施例１】
【００２１】
図１は本発明のフリップフロップ回路の一実施例を示す回路図である。この回路の動作は、図４に示した従来のトグルフリップフロップ回路と同様に入力端子３，４に入力する相補的なクロック信号の周波数を２分の１に分周した出力を出力端子７，８に得るものである。したがって、基本的な構成は図４の従来例と同じである。
【００２２】
このトグルフリップフロップ回路は、マスター回路１とスレーブ回路２との２段で構成されている。マスター回路１とスレーブ回路２は出力端子５，６の存在を除いては同構成である。この例は、図４に示した従来例に対して、マスター回路１ＡにＱ５、スレーブ回路２ＡにＱ１５がそれぞれ設けられ、かつ、これらのベースに電圧を供給する電圧源１１が追加された形になっている。
【００２３】
マスター回路１では、Ｑ１，Ｑ２と抵抗器Ｒ１，Ｒ２とで構成される第１の上段差動回路が、出力端子７，８の電圧レベルをクロック信号に応答して取り込む。そして、Ｑ３，Ｑ４と抵抗器Ｒ１，Ｒ２とで構成される第２の上段差動回路が、第１の上段差動回路が取り込んだ電圧レベルをクロック信号に応答して保持する。
【００２４】
取込動作と保持動作とは、Ｑ１，Ｑ２の共通エミッタにコレクタが接続されたＱ６と、Ｑ３，Ｑ４の共通エミッタにコレクタが接続されたＱ７が、入力端子３，４のクロック信号に応答することにより交互に繰り返される。
【００２５】
Ｑ６とＱ７の共通エミッタにコレクタが接続されたＱ１０と抵抗器Ｒ５は定電流回路を構成する。Ｑ１０のベースには電圧源１０が接続されている。
【００２６】
第２の上段差動回路の出力電圧は、Ｑ８と抵抗器Ｒ６とから成るエミッタフォロワ，Ｑ９と抵抗器Ｒ７とから成るエミッタフォロワを経由してスレーブ回路２に供給される。スレーブ回路２は、入力端子３，４のクロック信号に応答して、マスター回路１の電圧レベルを取り込み保持する。そして、出力がマスター回路１の入力供給されている。これにより、Ｄ型のフリップフロップ回路を形成している。
【００２７】
ここで、追加されたＱ５およびＱ１５が担う役割について、Ｑ５を取り上げて説明する。Ｑ５のコレクタは電圧源９、ベースは電圧源１１、エミッタはＱ７のコレクタにそれぞれ接続されているので、Ｑ７がオン、すなわち保持動作時には常時導通する。したがって、並列してＱ７を電流路とするＱ３またはＱ４が流す電流は、Ｑ５による分流効果により減少する。そのため、保持動作時におけるＱ３またはＱ４のコレクタ電圧の下降度合いが少なくなる。
【００２８】
すなわち、本発明の回路は取込動作時については従来回路と同じ程度の低レベルとなるが、保持動作時には電圧源１１で設定した電圧値に応じて、Ｑ５にも電流が流れため、保持動作時の低レベルは抵抗器Ｒ１，Ｒ２および定電流源回路で決定される電流値からＱ５に流れる電流値を引いた値となる。この結果、取込動作時にＱ３またはＱ４のコレクタ電圧レベルが上昇する場合、高レベルにより速く到達でき、遅延時間Ｔｐｄを減少させることが可能となるのである。
【００２９】
電圧源１１の電圧値は、出力端子５，６の高レベルと低レベル内に設定する。この電圧値は高いほど、遅延時間Ｔｐｄを減少させる効果が顕著になるので回路は高速になっていくが、あまりに高いレベルに設定すると、保持時の低レベルと高レベルの差が小さくなり過ぎて、その差を識別不能となりかねない。
［動作の説明］
先ず、図５のタイムチャートは本実施例にも適用され得るので、本実施例の基本的な動作について図５を参照して説明する。
【００３０】
初期状態として、入力端子３が低レベル、入力端子４が高レベル、出力端子５が高レベル、出力端子６が低レベルであるとする。このとき、Ｑ１６およびＱ１２はオン、Ｑ１７およびＱ１１はオフとなっているため、抵抗器Ｒ４に電流が流れ抵抗器Ｒ３には流れない。Ｑ１８とＱ１９はベースの電圧レベルをレベルシフトしてエミッタに伝えるから、出力端子７は高レベル、出力端子８は低レベルとなる。
【００３１】
したがって、Ｑ１はオン、Ｑ２はオフとなる。この場合、Ｑ６およびＱ４はオフであるため抵抗器Ｒ１に電流が流れることはなく、Ｑ８はベースの電圧レベルをレベルシフトしてエミッタに伝えるから、出力端子５の高レベルが維持される。また、Ｑ３およびＱ７はオンであるため抵抗器Ｒ２には電流が流れ、Ｑ９はベースの電圧レベルをレベルシフトしてエミッタに伝えるから、出力端子６の低レベルが維持される。
【００３２】
図５のタイミングｔ１において、入力端子３が高レベル、入力端子４が低レベルに切り換わったとする。すると、Ｑ６がオン、Ｑ７がオフとなり、Ｑ１はオンであるため抵抗器Ｒ１に電流が流れ、抵抗器Ｒ２の電流は遮断される。この結果、出力端子５は低レベル、出力端子６は高レベルとなる。しかし、Ｑ１６はオフとなっているため、出力端子５，６のレベル遷移がスレーブ回路２に取り込まれることはなく、出力端子７，８は当初のレベル状態を維持している。この一連の動作により、入力端子３，４のクロック信号の電圧レベル遷移が出力端子５，６に逆位相で伝わったことになる。
【００３３】
タイミングｔ２において、入力端子３が低レベル、入力端子４が高レベルに切り換わるると、Ｑ１６がオンとなるので出力端子５，６の電圧レベルがスレーブ回路２に取り込まれる。すなわち、出力端子５は低レベル、出力端子６は高レベルになっているため、抵抗器Ｒ３に電流が流れ抵抗器Ｒ４に電流が流れない。このとき、Ｑ１７はオフであるので上述の動作に影響しない。出力端子７は低レベル、出力端子８は高レベルに切り換る。
【００３４】
しかし、Ｑ６はオフであるため、出力端子７，８の電圧レベルの遷移がＱ１，Ｑ２を経由して出力端子５，６の電圧レベルに影響することはなく、タイミングｔ１〜タイミングｔ２の電圧レベルを維持する。また、Ｑ７がオンとなっているため、出力端子５，６の電圧レベルがＱ３，Ｑ４を介してＱ９，Ｑ８のベースに供給されるので、出力端子５，６の電圧レベルが維持される。
【００３５】
タイミングｔ３において、入力端子３が高レベル、入力端子４が低レベルに切り換わるると、Ｑ６がオン、Ｑ７がオフとなり、Ｑ２はオンであるため抵抗器Ｒ２に電流が流れ、抵抗器Ｒ１の電流は遮断される。この結果、出力端子５は高レベル、出力端子６は低レベルとなる。しかし、Ｑ１６はオフとなっているため、出力端子５，６のレベル遷移がスレーブ回路２に取り込まれることはなく、出力端子７，８は当初のレベル状態を維持している。この一連の動作により、入力端子３，４のクロック信号が２倍のパルス幅に引き伸ばされて出力端子５，６に逆位相で伝わったことになる。
【００３６】
タイミングｔ４において、入力端子３が低レベル、入力端子４が高レベルに切り換わるると、Ｑ１６がオンとなるので出力端子５，６の電圧レベルがスレーブ回路２に取り込まれる。すなわち、出力端子５は高レベル、出力端子６は低レベルになっているため、抵抗器Ｒ３に電流が流れず抵抗器Ｒ４に電流が流れる。このとき、Ｑ１７はオフであるので上述の動作に影響しない。出力端子７は高レベル、出力端子８は低レベルに切り換る。
【００３７】
しかし、Ｑ６はオフであるため、出力端子７，８の電圧レベルの遷移がＱ１，Ｑ２を経由して出力端子５，６の電圧レベルに影響することはなく、タイミングｔ３〜タイミングｔ４の電圧レベルを維持する。また、Ｑ１７がオンとなっているため、出力端子７，８の電圧レベルがＱ１３，Ｑ１４を介してＱ１９，Ｑ１８のベースに供給されるので、出力端子７，８の電圧レベルが維持される。
【００３８】
以上により初期状態に復帰する。以後、このサイクルを繰り返すことにより、マスター回路１の出力端子５，６とスレーブ回路２の出力端子７，８には、入力端子３，４に入力されるクロック信号の周波数を２分の１に分周した出力が得られる。
【００３９】
さて、本発明による回路の高速化動作について説明する。保持動作時、例えば図５のタイミングｔ１前には、Ｑ７はオンであるため、Ｑ３とＱ４の一方（この例ではＱ３）が電流を流し、他方（この例ではＱ４）は流さない。このとき、Ｑ５も同じ電圧源９からＱ７を経由して電流を流す。このため、Ｑ３が流す電流は少なくなり、抵抗器Ｒ２における電圧降下、したがってＱ３のコレクタにおける電圧降下は小さい値に留まる。
【００４０】
取込み時に入力端子３のクロック信号が高レベル、入力端子４のクロック信号が低レベルに遷移するにつれて、Ｑ６がターンオンしＱ７がターンオフする。それにつれて、Ｑ１，Ｑ６の電流路により抵抗器Ｒ１には電流が流れ出してＱ１のコレクタ電圧は下降してくる。同時に、これまでＱ３，Ｑ７の電流路により抵抗器Ｒ２に流れていた電流は減少しＱ３のコレクタ電圧は上昇してくる。したがって、出力端子５の電圧レベルは下降し、出力端子５の電圧レベルは上昇する。
【００４１】
図２は、出力端子５と出力端子６の電圧レベルの微視的な波形のシミュレーション結果を本発明（太い曲線）と従来技術（細い曲線）について示す。曲線が左方で交差する時点付近から、曲線が右方で交差する時点付近までの間が、図５の、例えばタイミングｔ１からタイミングｔ３の間に相当する。
【００４２】
細い曲線が大きく降下している604psec付近と629psec付近を中心とする前後が保持動作期間である。この期間では太線が上方に位置していることが分かる。これにより、太線の交差時点が細線の交差時点より左方へシフトしている。曲線の交差時点は図６における遅延時間Ｔｐｄの指標となるので、遅延時間Ｔｐｄが少なくなっており本発明による改善が見て取れる。なお、617psec付近の交差時点の前後は取込動作期間であり、ここでは太線も大きく降下しているが、次には保持動作が続くため遅延時間が深刻視されることはない。
【実施例２】
【００４３】
また、Ｑ５と同じ機能を持つスレーブ回路２のＱ１５に対する電圧源の電圧値の設定は、マスター回路１とスレーブ回路２の回路定数が同じである場合には、図１に示したように同じに設定するが、回路定数が異なる場合には、それぞれに最適な電圧値を供給するようにすればよい。
【実施例３】
【００４４】
更に、図３に保持機能を有するＱ３，Ｑ４のサイズを取込み側のＱ１，Ｑ２に比べ小さくした時の出力端子５と出力端子６の電圧レベルの微視的な波形のシミュレーション結果（太線）を同サイズとした場合の（細線）と対比して示す。保持側差動回路を構成するＱ３，４は、Ｑ５で電流が引き抜かれるので、取込機能を有するＱ１，Ｑ２と比較し電流が少なくなる。このため、Ｑ３，Ｑ４のサイズを小さくすることが可能となる。これにより、トランジスタのコレクタに負荷される容量が小さくなるので、遅延時間Ｔｐｄが更に減少する。
【図面の簡単な説明】
【００４５】
【図１】本発明のフリップフロップ回路の一実施例を示す回路図
【図２】本発明と従来回路における出力端子のシミュレーション結果を示すは波形図
【図３】本発明において保持回路のトランジスタサイズをかえたときのシミュレーション結果を示す波形図
【図４】従来の最も一般的なフリップフロップ回路の一例を示す回路図
【図５】図１および図４のフリップフロップ回路に共通する一般的なタイムチャート
【図６】図４の従来技術の問題点を説明するための波形図
【符号の説明】
【００４６】
１            マスター回路
２            スレーブ回路
３，４        入力端子
５〜８        出力端子
９〜１１      電圧源
１Ａ〜２Ａ    マスター回路
Ｑ１〜Ｑ１９  ｎｐｎトランジスタ
Ｒ１〜Ｒ９    抵抗器
【図１】
2006109191.tif 000003
【図２】
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【図３】
2006109191.tif 000005
【図４】
2006109191.tif 000006
【図５】
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【図６】
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