(57)【要約】【課題】  単一の電源を有する半導体回路装置において、高い電源電圧を有する電源においても、低い電源電圧を有する電源においても、使用することが可能な半導体回路装置を提供する。つまり、動作回路を駆動させるための電圧よりも低い電圧を有する電源電圧の場合は、昇圧を行い、動作回路における耐圧が、昇圧させたときの電圧よりも低い場合には、昇圧せずに、通常の電源電圧を用いるというような、切替のできる半導体回路装置を提供する。【解決手段】  単一の電源が接続され、電源の電源電圧Ｖｄｄ又は電源電圧Ｖｄｄと異なる電圧を出力する昇圧部１３と、昇圧部１３が電源の電源電圧Ｖｄｄ又は電源電圧Ｖｄｄと異なる電圧のいずれを出力するかを制御する昇圧制御部１１とを有する半導体回路装置。【選択図】  図１
2006332838.tif 000002
【特許請求の範囲】
【請求項１】
単一の電源が接続され、前記電源の電源電圧と前記電源電圧を変換した変換電圧のいずれかを出力する電圧変換部と、
前記電圧変換部が前記電源電圧と前記変換電圧のいずれかを出力するかを制御する電圧変換制御部とを有する半導体回路装置。
【請求項２】
前記電圧変換部が、前記電源電圧と異なる電圧と前記電源電圧との差分に相当する電荷を蓄積するコンデンサを有する、請求項１に記載の半導体回路装置。
【請求項３】
前記電圧変換部は、交互に入力される基準電位と前記電源電圧を使用して前記変換電圧を生成し、
前記電圧変換制御部は、前記電圧変換部に固定電位を供給することによって、前記電圧変換部が前記電源電圧を出力するのを制御する、請求項１又は請求項２に記載の半導体回路装置。
【請求項４】
前記電圧変換部に接続され、入力信号に従って、前記電圧変換部から出力された信号と基準電位とを選択して出力する信号出力部をさらに有し、
前記電圧変換部は、前記変換電圧を出力する場合、前記信号出力部が前記基準電位を出力する間に電圧記憶動作を行い、前記信号出力部が前記変換電圧を出力する間にその変換電圧を前記信号出力部に供給する、請求項１乃至請求項３のいずれか一項に記載の半導体回路装置。
【請求項５】
前記電圧変換部は、交互に入力される基準電位と前記電源電圧を使用して前記変換電圧を生成し、
前記入力信号を反転して前記基準電位と前記電源電圧を電圧変換部に交互に出力する信号反転部をさらに有する、請求項４に記載の半導体回路装置。
【請求項６】
前記電圧変換部が出力する電圧を降圧する降圧部をさらに有し、
前記降圧部は、降圧有無選択信号によって降圧動作の有無を制御される、請求項１乃至請求項５のいずれか一項に記載の半導体回路装置。
【請求項７】
前記降圧部は、前記降圧有無選択信号に従って降圧動作を行う、請求項６に記載の半導体回路装置。
【請求項８】
前記電圧変換制御部は、外部端子から入力される昇圧有無選択信号に従って、前記電圧変換部を制御する請求項１乃至請求項７のいずれか一項に記載の半導体回路装置。
【請求項９】
前記電圧変換制御部は、入力される昇圧有無選択信号に従って、前記電圧変換部を制御し、あらかじめ前記昇圧有無選択信号を記録した記憶媒体をさらに備える、請求項１乃至請求項７のいずれか一項に記載の半導体回路装置。
【請求項１０】
入力された電圧と前記電圧変換部から出力された信号若しくは前記電源電圧との比較を行う比較部をさらに備え、
前記電圧変換制御部は、入力された昇圧有無選択信号に従って、前記電圧変換部を制御し、
前記比較の結果に応じて前記昇圧有無選択信号を作成し、前記電圧変換制御部に与える請求項１乃至請求項７のいずれか一項に記載の半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧を変換する変換回路を備える半導体回路装置にし、特に、その変換回路の動作制御に関する。
【背景技術】
【０００２】
近年、半導体分野において、高集積化とともに電源電圧の低下が進められている。それに伴い、低い電源電圧で動作する装置も開発されている。しかしながら、従来からの電源電圧で動作する装置も多数存在し、システムを構成するために電源系の異なる装置を組み合わせて作成する場合がある。このような場合、供給電圧を昇圧して出力する昇圧回路を設けることがある。
【０００３】
従来の昇圧回路の構成図を図８に示す。入力信号Ｖφが基準電位Ｖｓｓのとき、トランジスタＮ４とＮ５が導通することによって、コンデンサＣｂに電位差Ｖｄｄが印加され、コンデンサＣｂが充電される。その後、入力信号Ｖφが電源電圧Ｖｄｄになると、トランジスタＰ２が導通し、スイッチＮ０とＮ１のゲートにスイッチのターミナル信号電圧Ｖｉｎと電源電圧Ｖｄｄの和の電圧がかかり、トランジスタＮ０とＮ１が導通する。
【非特許文献１】IEEE Circuits and Systems, 1999. ISCAS '99. Proceedings of the 1999 IEEE International Symposium on , Volume:2, 30.May-2.June, 1999, Pages:29-32,vol.2, 「BOOTSTRAPPED LOW-VOLTAGE ANALOG SWITCHES」
【特許文献１】特開平２００１−１１１３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上のように、従来の昇圧回路は、常に電源電圧を昇圧するため、昇圧するか否かを選択したい場合に対応することができないという問題点があった。昇圧するか否かを選択したい場合としては、例えば、通常動作時は電源電圧を回路に供給し、高速な処理が必要な時、電源電圧を昇圧して回路に供給する場合がある。その他の場合として、例えば、電源（例えば充電池）の電圧が十分高い時には昇圧を行わずに、電源の消耗などにより電圧が低下した時に昇圧を行う場合がある。
【０００５】
さらにその他の場合として、例えば、一の半導体装置を複数の異なる電源電圧で用いる場合がある。従来の昇圧回路を搭載した半導体装置が３．３Ｖの電源電圧が供給されることを想定して設計されている場合、この半導体装置に５Ｖの電源電圧を供給して使用することはできない。昇圧された信号の電圧が動作回路の耐圧を越えてしまい、動作回路を破壊してしまうからである。尚、上記の例示は、本発明の用途を限定するものではない。
【課題を解決するための手段】
【０００６】
本発明の一つの態様に係る半導体回路装置は、単一の電源が接続され、前記電源の電源電圧と前記電源電圧を変換した変換電圧のいずれかを出力する電圧変換部と、前記電圧変換部が前記電源電圧と前記変換電圧のいずれかを出力するかを制御する電圧変換制御部とを有するものである。
【発明の効果】
【０００７】
本発明に係る半導体回路装置によれば、高い電源電圧を有する電源においても、低い電源電圧を有する電源においても、対応することができる。このことによって、使用可能な電源の電圧を、幅広い範囲にすることができる。また、本発明に係る半導体回路装置は、少ない素子数で高い電源電圧でも使用できる昇圧回路が実現できるため、面積増加を抑えて広い電源電圧範囲でスイッチ動作が可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。本実施の形態にかかる半導体回路装置の模式図を図１に示す。本実施の形態にかかる半導体回路装置では、単一の電源が接続され、昇圧有無制御信号Ｖｂｏｏｓｔｂによって、電源の電源電圧又は電源電圧より高い電圧である変換電圧のいずれにするかを選択し、出力する昇圧回路を有している。ここでいう、単一の電源とは高電位側の電源Ｖｄｄと基準電位Ｖｓｓの一対のことをいう。
【０００９】
本実施の形態に係る回路を用いることによって、電源電圧を変換する電圧変換回路の動作を制御し、その出力として電源電圧と変換された変換電圧との一方を選択することができる。これによって、異なる電源電圧値の電源を利用することができ、広い範囲の電源電圧を使用することができる半導体回路装置を作成することが可能となる。例えば、高電圧源である５Ｖにおいても使用することが可能であるし、乾電池の１．８Ｖにおいても使用することが可能な半導体回路を提供することができる。詳細な回路構造について、以下に説明する。
【００１０】
本実施の形態に係る半導体回路装置１の構成図を図２に示す。本実施の形態に係る半導体回路装置１は、昇圧制御部１１、信号反転部１２、電圧変換部の一例である昇圧部１３、及び信号出力部１４を有している。
【００１１】
昇圧制御部１１は、昇圧有無選択信号Ｖｂｏｏｓｔｂに従って、昇圧部１３が電源の電源電圧又は電源電圧と異なる電圧のいずれかを出力するかを制御している。信号反転部１２は、入力信号Ｖｉｎを反転して出力している。昇圧部１３は、単一の電源が接続され、電源の電源電圧又は電源電圧より高い電圧である変換電圧を出力する。信号出力部１４は、昇圧部１３から出力された信号か、基準電位Ｖｓｓを選択して出力している。
【００１２】
本実施の形態に係る半導体回路装置１における昇圧制御部１１は、Ｖｏｕｔに変換電圧または、基準電位Ｖｓｓを出力する昇圧モード、または、Ｖｏｕｔに電源電圧Ｖｄｄ又は基準電位Ｖｓｓを出力する通常モードのいずれかのモードでＶｏｕｔより出力するかを制御している。
【００１３】
昇圧制御部１１は、ＰＭＯＳ１１１とＮＭＯＳ１１２から構成される。昇圧制御部１１のＰＭＯＳ１１１のゲートとＮＭＯＳ１１２のゲートには、昇圧有無制御信号Ｖｂｏｏｓｔｂが入力される。上記の制御は、昇圧有無制御信号Ｖｂｏｏｓｔｂによって行われている。
【００１４】
昇圧制御部１１のＰＭＯＳ１１１のソースは、電源電圧Ｖｄｄに接続されている。また、昇圧制御部１１のＰＭＯＳ１１１のドレインが、信号反転部１２のＰＭＯＳ１２１のソースに接続されている。昇圧制御部１１のＮＭＯＳ１１２のソースは、基準電位Ｖｓｓに接続されている。昇圧制御部１１のＮＭＯＳ１１２のドレインは、ノードＮ１につながっている。
【００１５】
本実施の形態に係る半導体回路装置１においては、昇圧有無制御信号Ｖｂｏｏｓｔｂが基準電位Ｖｓｓのときに昇圧モードとなり、昇圧有無制御信号Ｖｂｏｏｓｔｂが電源電圧Ｖｄｄのときに通常モードになる。
【００１６】
入力信号Ｖｉｎを反転出力する信号反転部１２は、ＰＭＯＳ１２１とＮＭＯＳ１２２から構成されている。入力信号Ｖｉｎは、信号反転部１２のＰＭＯＳ１２１のゲートとＮＭＯＳ１２２のゲートとに入力されている。
【００１７】
また、信号反転部１２のＰＭＯＳ１２１のソースは、昇圧制御部１１に接続されている。さらに、信号反転部１２のＮＭＯＳ１２２のソースは、基準電位Ｖｓｓに接続されている。さらにまた、信号反転部１２のＰＭＯＳ１２１のドレインとＮＭＯＳ１２２のドレインが接続され、信号反転部１２のＰＭＯＳ１２１のドレインとＮＭＯＳ１２２のドレインは、ノードＮ１につながっている。
【００１８】
電源電圧よりも高い電圧を出力することができる昇圧部１３は、ＰＭＯＳ１３１とコンデンサ１３２とから構成されている。本実施の形態にかかる半導体回路装置１においては、昇圧部１３が、コンデンサ１３２とＰＭＯＳ１３１で構成されているため、コンデンサによる面積の増加を防ぐことができる。
【００１９】
ノードＮ１からの信号は、昇圧部１３のＰＭＯＳ１３１のゲートに入力されている。また、昇圧部１３のＰＭＯＳ１３１のソースは、電源電圧Ｖｄｄに接続され、ドレインは、昇圧部１３のコンデンサ１３２と信号出力部１４のＰＭＯＳ１４１のソースに接続されている。また、ノードＮ１からの信号は昇圧部１３のコンデンサ１３２に接続されている。
【００２０】
信号出力部１４は、ＰＭＯＳ１４１とＮＭＯＳ１４２から構成されている。入力信号Ｖｉｎは、信号出力部１４のＰＭＯＳ１４１とＮＭＯＳ１４２のゲートに入力されている。信号出力部１４のＰＭＯＳ１４１のソースは、昇圧部１３のＰＭＯＳ１３１のドレインに接続され、昇圧部１３のコンデンサ１３２にも接続されている。信号出力部１４のＮＭＯＳ１４２のソースは、基準電位Ｖｓｓに接続されている。
【００２１】
信号出力部１４のＰＭＯＳ１４１のドレインとＮＭＯＳ１４２のドレインは接続されており、ここからＶｏｕｔへ信号を出力する。
【００２２】
次に、本発明の半導体回路装置における動作を説明する。昇圧モードと通常モードを使用した場合におけるタイミングチャートを図３に示す。
【００２３】
まず、昇圧部１３が昇圧動作を行う場合について説明する。昇圧モードにおいて、昇圧有無選択信号Ｖｂｏｏｓｔｂの電位がＶｓｓであり、昇圧制御部１１のＰＭＯＳ１１１がＯＮ、昇圧制御部のＮＭＯＳ１１２がＯＦＦとなる。このときに、Ｖｉｎの電位がＶｄｄであると、信号反転部１２のＰＭＯＳ１２１がＯＦＦ、信号反転部１２のＮＭＯＳ１２２がＯＮとなる。そして、ノードＮ１の電位は、Ｖｓｓとなる。
【００２４】
このため、昇圧部１３のＰＭＯＳ１３１がＯＮとなり、コンデンサ１３２の両端には電位差Ｖｄｄの電位差が印加されるため、コンデンサ１３２が充電される。
【００２５】
また、ＶｉｎがＶｄｄであるため、信号出力部１４のＰＭＯＳ１４１がＯＦＦ、信号出力部１４のＮＭＯＳ１４２がＯＮとなり、ＶｏｕｔはＶｓｓとなる。
【００２６】
その後、Ｖｉｎの電位をＶｓｓに変化させると、信号反転部１２のＰＭＯＳ１２１がＯＮ、信号反転部１２のＮＭＯＳ１２２がＯＦＦとなり、ノードＮ１の電位は、Ｖｄｄとなる。Ｖｉｎの電位がＶｄｄからＶｓｓに切り替わったときのノードＮ２の電位は、ノードＮ１の電位Ｖｄｄとコンデンサ１３２の電位差Ｖｄｄの和である２Ｖｄｄ−Ｖｔｈとなる。また、昇圧部１３のＰＭＯＳ１３１のゲートにかかる電位は、ノードＮ１と等しいため、Ｖｄｄとなる。ここで、Ｖｔｈとは、昇圧部１３のＰＭＯＳ１３１の閾値電圧である。
【００２７】
従って、昇圧部１３のＰＭＯＳ１３１のドレインにかかる電位が２Ｖｄｄ−Ｖｔｈ、ゲートにかかる電位がＶｄｄとなるため、昇圧部１３のＰＭＯＳ１３１はＯＮになったままである。そのため、コンデンサ１３２は放電される。その後、コンデンサ１３２の両端にかかる電圧がＶｔｈになると、ＰＭＯＳ１３１がＯＦＦになり、ノードＮ２の電位は、Ｖｄｄ＋Ｖｔｈとなる。上述のように、昇圧部１３にＶｄｄとＶｓｓとを交互に入力し、コンデンサ１３２の電源と反対の端子にＶｄｄとＶｓｓと交互に与えるこことによって、昇圧された電圧を生成する。
【００２８】
また、ＶｉｎがＶｓｓであるため、信号出力部１４のＰＭＯＳ１４１がＯＮ、信号出力部１４のＮＭＯＳ１４２がＯＦＦとなるため、ノードＮ２の電位がＶｏｕｔの電位と等しくなる。つまり、Ｖｏｕｔは、２Ｖｄｄ−ＶｔｈからＶｄｄ＋Ｖｔｈまで急激に減少し、その後Ｖｄｄ＋Ｖｔｈ一定となる。
【００２９】
以上の動作が、Ｖｏｕｔに変換電圧または、基準電位Ｖｓｓを出力する昇圧モードにおける、本実施の形態にかかる半導体回路装置の動作である。これは、昇圧有無選択信号ＶｂｏｏｓｔｂがＶｓｓのときにおこるモードである。
【００３０】
次に、昇圧部１３が昇圧動作を停止する、通常モードの場合について説明する。通常モードにおいて、昇圧有無選択信号ＶｂｏｏｓｔｂをＶｄｄにする。このとき、昇圧制御部１１のＰＭＯＳ１１１はＯＦＦ、昇圧制御部１１のＮＭＯＳ１１２はＯＮとなる。昇圧制御部１１のＮＭＯＳ１１２がＯＮとなるため、ノードＮ１の電位は常にＶｓｓとなる。
【００３１】
このように、ノードＮ１に固定電位を供給することによって、昇圧部１３のコンデンサ１３２における昇圧動作を停止することができる。ここで、ノードＮ１の電位がＶｓｓであるため、昇圧部１３のＰＭＯＳ１３１はＯＮとなり、コンデンサ１３２の両端にはＶｄｄの電位差が印加された状態になる。このため、コンデンサ１３２は充電され、ノードＮ２の電位は常にＶｄｄとなる。
【００３２】
入力信号Ｖｉｎは信号出力部１４のＰＭＯＳ１４１と信号出力部１４のＮＭＯＳ１４２のスイッチの切替のみに使われる。入力信号ＶｉｎがＶｓｓの場合、信号出力部１４のＰＭＯＳ１４１がＯＮ、信号出力部１４のＮＭＯＳ１４２がＯＦＦとなるため、ＶｏｕｔはＶｄｄとなる。また、入力信号ＶｉｎがＶｄｄの場合、信号出力部１４のＰＭＯＳ１４１がＯＦＦ、信号出力部１４のＮＭＯＳ１４２がＯＮとなるため、Ｖｏｕｔは、Ｖｓｓとなる。
【００３３】
以上の動作が、Ｖｏｕｔに電源電圧Ｖｄｄ又は基準電位Ｖｓｓを出力する通常モードにおける、本実施の形態にかかる半導体回路装置の動作である。これは、昇圧有無選択信号ＶｂｏｏｓｔｂがＶｄｄのときにおこるモードである。
【００３４】
次に、本実施の形態を用いた例を図４に示す。本実施の形態に係る半導体回路装置のＶｏｕｔによってスイッチ１５を駆動することができる装置である。スイッチ１５は、ＭＯＳトランジスタによって構成されている。ＭＯＳトランジスタのゲートに本実施の形態に係る半導体回路装置のＶｏｕｔが印加されるように接続されている。
【００３５】
この例の場合、昇圧部１３が昇圧モードにセットされ、電源電圧Ｖｄｄが低い場合においても、昇圧された信号を用いることが可能である。従って、電源電圧Ｖｄｄによってスイッチ１５が駆動可能でなくても、昇圧信号によって駆動可能とすることができるようになる。つまり、低い電源電圧Ｖｄｄでのスイッチの使用が可能になる。
【００３６】
つまり、昇圧モードは、昇圧部１３のコンデンサ１３２から電源電圧と昇圧部１３のＰＭＯＳ１３１の閾値の和を出力するため、スイッチ１５のＭＯＳトランジスタの耐圧から昇圧部１３のＰＭＯＳ１３１の閾値を引いた電源電圧を上限として使用することが可能となる。また、スイッチ１５のＭＯＳトランジスタの動作電圧の下限電圧から昇圧部１３のＰＭＯＳ１３１の閾値を引いた電源電圧を下限として使用することが可能となる。
【００３７】
また、通常モードでは、スイッチ１５のＭＯＳトランジスタの耐圧を上限とし、スイッチ１５のＭＯＳトランジスタの動作電圧の下限電圧を下限として使用することが可能となる。これらのことから、昇圧モードと通常モードを切り替える昇圧制御部１１を設けることによって、スイッチ１５のＭＯＳトランジスタの耐圧を上限とし、スイッチ１５のＭＯＳトランジスタの動作電圧の下限電圧から昇圧部１３のＰＭＯＳ１３１の閾値を引いた電源電圧を下限として使用することが可能となる。
【００３８】
これらの半導体回路装置に使用することが可能な電源電圧の範囲は、昇圧回路を用いない場合よりも、下限を広げることができ、また、昇圧回路を用いている場合と比較しても、上限を広げることができる。
【００３９】
以上のことから、昇圧モードと通常モードを切り替える昇圧制御部１１を設けることによって、従来の昇圧回路を用いている半導体回路装置よりも、幅広い範囲の電源電圧対応した半導体回路装置を作成することができる。また、昇圧部１３がひとつのコンデンサとＰＭＯＳから構成することによって、従来の昇圧回路と比較して面積の少ない半導体回路装置を作成することができる。
【００４０】
実施の形態２．
本実施の形態に係る半導体回路装置２の構成図を図５に示す。本実施の形態に係る半導体回路装置２は、昇圧制御部１１、信号反転部１２、昇圧部１３、信号出力部１４、降圧制御部１６から構成されている。構成要素や動作原理で実施の形態１と同様のものは省略する。
【００４１】
本実施の形態に係る半導体回路装置２は、実施の形態１に係る半導体回路装置１に降圧制御部１６を添加したものである。降圧制御部１６は、ＮＭＯＳ１６１から構成されている。降圧制御部１６のＮＭＯＳ１６１のゲートには、降圧制御信号Ｖｒｅｄｕｃｅが入力されている。また、降圧制御部１６のＮＭＯＳ１６１のソースには、基準電位Ｖｓｓと接続され、降圧制御部１６のＮＭＯＳ１６１のドレインは、ノードＮ２、昇圧部１３のＰＭＯＳ１３１のドレイン、及び、コンデンサ１３２に接続されている。
【００４２】
次に、本発明の半導体回路装置における動作を説明する。昇圧モード→降圧モード→通常モードで動作しているときのタイミングチャートを図６に示す。本実施の形態においては、昇圧モードは、昇圧有無選択信号ＶｂｏｏｓｔｂがＶｓｓ、降圧有無選択信号ＶｒｅｄｕｃｅがＶｓｓのときに、通常モードは、昇圧有無選択信号ＶｂｏｏｓｔｂがＶｄｄ、降圧有無選択信号ＶｒｅｄｕｃｅがＶｓｓのときにおこるモードである。また、降圧モードは、昇圧有無選択信号ＶｂｏｏｓｔｂがＶｄｄ、降圧有無選択信号ＶｒｅｄｕｃｅがＶｄｄであるときにおこるモードである。
【００４３】
昇圧モードと通常モードにおける動作は実施の形態１と同様であるため、省略する。降圧モードは、昇圧有無選択信号ＶｂｏｏｓｔｂがＶｄｄ、降圧有無選択信号ＶｒｅｄｕｃｅがＶｄｄとなるため、ノードＮ１における電位はＶｓｓとなる。そのため、昇圧部のＰＭＯＳ１３１はＯＮとなる。
【００４４】
また、降圧モードのときには、ＶｒｅｄｕｃｅがＶｄｄであるため、降圧制御部のＮＭＯＳ１６１がＯＮとなり、昇圧部のＰＭＯＳ１３１と降圧制御部のＮＭＯＳ１６１が導通するようになる。そのため、昇圧部のＰＭＯＳ１３１から降圧制御部のＮＭＯＳ１６１に電流が流れ込むことになる。
【００４５】
この電流はＶＤＤの電位に接続されている昇圧部のＰＭＯＳ１３１のソースからＰＭＯＳ１３１のサブ基板を通ってノードＮ２に流れる。このとき、昇圧部のＰＭＯＳ１３１のソースとサブ基板はＰＮ接合になるため、ＰＮ接合によって生じる電位差Ｖｔｈ分だけ電圧降下が発生する。つまり、ノードＮ２の電位は、Ｖｄｄ−Ｖｔｈとなる。
【００４６】
ここで、入力信号Ｖｉｎは信号出力部１４のＰＭＯＳ１４１と信号出力部１４のＮＭＯＳ１４２のスイッチの切替のみに使われる。ＶｉｎがＶｓｓの場合、信号出力部１４のＰＭＯＳ１４１がＯＮ、信号出力部１４のＮＭＯＳ１４２がＯＦＦとなるため、ＶｏｕｔはＶｄｄ−Ｖｔｈとなる。また、ＶｉｎがＶｄｄの場合、信号出力部１４のＰＭＯＳ１４１がＯＦＦ、信号出力部１４のＮＭＯＳ１４２がＯＮとなるため、Ｖｏｕｔは、Ｖｓｓとなる。
【００４７】
以上のように、通常モード、昇圧モード、降圧モードを切り替える昇圧制御部１１と降圧制御部１６とを設けることによって、実施の形態１よりも幅広い電源電圧範囲でスイッチ動作が可能となる。
【００４８】
実施の形態３．
本実施の形態では、他の態様である電圧変換信号処理装置に本発明を適用したものである。図７に、本実施の形態に係る電圧変換信号処理装置のブロック図を示す。実施の形態１と同様のものについては説明を省略する。
【００４９】
本実施の形態においては、実施の形態１に用いられた半導体回路装置を振幅変換回路２１として用いている。振幅変換回路２１の制御信号としての昇圧有無制御信号Ｖｂｏｏｓｔｂは制御装置３０のＣＰＵ２４が昇圧するか否かを判断している。振幅変換回路２１の制御信号としての昇圧有無制御信号Ｖｂｏｏｓｔｂを作り出すために、電圧変換装置２０と制御装置３０が設けられている。
【００５０】
電圧変換装置２０は、振幅変換回路２１とＡ／Ｄ変換部２２とＡ／Ｄコンバータ制御部２３を有している。Ａ／Ｄコンバータ制御部２３は、Ａ／Ｄ制御信号からＶｂｏｏｓｔｂ信号を作成している。また、制御装置３０は、ＣＰＵ２４とメモリ２５を有している。電圧変換信号処理装置４０は、電圧変換装置２０と制御装置３０と、複数の端子を有している。電圧変換信号処理装置４０の内部または外部に基準電圧源５０が設けられている。
【００５１】
ＣＰＵが昇圧有無制御信号Ｖｂｏｏｓｔｂを作り出す一つ目の方法として、ＣＰＵ２４は、メモリ２５からの信号によって昇圧するか否かを判定している。これは、出荷時に、あらかじめ振幅変換回路２１を昇圧するか否かの情報を記憶させておき、その情報に基づいて、ＣＰＵ２４は、Ａ／Ｄコンバータ制御信号をＡ／Ｄコンバータ制御部２３に出力する。その後、Ａ／Ｄコンバータ制御部２３は、昇圧有無制御信号Ｖｂｏｏｓｔｂを振幅変換回路２１の昇圧制御部１１に出力する。
【００５２】
二つ目の方法としては、電圧変換信号処理装置４０の外部にＶｂｏｏｓｔｂ制御用端子４１を設け、ユーザがＶｂｏｏｓｔｂ制御用端子４１を制御することによって、ＣＰＵ２４は昇圧するか否かを判定している。ユーザからの制御信号はＣＰＵ２４に送信され、その制御信号に基づいてＣＰＵ２４は、Ａ／Ｄコンバータ制御信号をＡ／Ｄコンバータ制御部２３に出力する。その後、Ａ／Ｄコンバータ制御部２３は、昇圧有無制御信号Ｖｂｏｏｓｔｂを振幅変換回路２１の昇圧制御部１１に出力する。
【００５３】
三つ目の方法としては、電圧変換信号変換装置４０に設けられた、第１のＡ／Ｄ変換用アナログ信号端子４２、及び第２のＡ／Ｄ変換用アナログ信号端子４３、電源電圧端子４４、外部基準電圧源入力端子４５、内部基準入力端子４６、振幅変換回路２１から出力されるＶｏｕｔをそれぞれＡ／Ｄ変換部２２で変換している。
【００５４】
この変換結果が、Ａ／Ｄコンバータ変換結果としてＡ／Ｄコンバータ制御部２３を通して、ＣＰＵ２４に出力される。ＣＰＵ２４は、Ａ／Ｄコンバータ変換結果に基づいて、基準電圧源５０の出力電圧と電源電圧を比較し、振幅変換回路２１を昇圧させるか否かの判定を行い、Ａ／Ｄコンバータ制御信号を作成する。
【００５５】
その後、ＣＰＵ２４からＡ／Ｄコンバータ制御信号がＡ／Ｄコンバータ制御部２３に送信され、Ａ／Ｄコンバータ制御部２３が昇圧有無制御信号Ｖｂｏｏｓｔｂを振幅変換回路２１の昇圧制御部１１に出力している。
【００５６】
以上のようにして、適切な時に、振幅変換回路２１によって信号を昇圧するか否かの制御を行うことができる。
【図面の簡単な説明】
【００５７】
【図１】実施の形態１に係る半導体回路装置の模式図
【図２】実施の形態１に係る半導体回路装置１の構成図
【図３】昇圧モードと通常モードを使用した場合におけるタイミングチャート
【図４】実施の形態１に係る半導体回路装置の実施例
【図５】実施の形態２に係る半導体回路装置２の構成図
【図６】昇圧モード→降圧モード→通常モードで動作しているときのタイミングチャート
【図７】実施の形態３に係る電圧変換信号処理装置のブロック図
【図８】従来の昇圧回路の構成図
【符号の説明】
【００５８】
１１  昇圧制御部  １２  信号反転部  １３  昇圧部  １４  信号出力部
１５  スイッチ  １６  降圧制御部
２０  電圧変換装置  ２１  振幅変換回路  ２２  Ａ／Ｄ変換部
２３  Ａ／Ｄコンバータ制御部  ２４  ＣＰＵ  ２５  メモリ  
３０  制御装置  ４０  電圧変換信号処理装置  ４１  Ｖｂｏｏｓｔｂ制御用端子
４２  電源電圧端子  ４３  第１のＡ／Ｄ変換用アナログ信号端子
４４  第２のＡ／Ｄ変換用アナログ信号端子  ５０  基準電圧源
１１１  昇圧制御部のＰＭＯＳ  １１２  昇圧制御部のＮＭＯＳ
１２１  信号反転部のＰＭＯＳ  １２２  信号反転部のＮＭＯＳ
１３１  昇圧部のＰＭＯＳ  １３２  コンデンサ
１４１  信号出力部のＰＭＯＳ  １４２  信号出力部のＮＭＯＳ
１６１  降圧制御部のＮＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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