(57)【要約】【課題】半導体基板上に絶縁状態で形成された回路素子に対して、その周辺回路ブロックで発生し半導体基板を経由して伝播するノイズの侵入をさらに低減することができ、そのノイズの影響をより低く抑えて回路の特性劣化を防止することができる半導体集積回路を提供する。【解決手段】半導体基板１０４において、その表面上の回路ブロック間もしくは回路ブロックとボンディングパッド間を接続する配線１０２の直下領域に、配線１０２の側周面に近接しかつ平行で配線１０２の直下方向に壁状に伸びるトレンチ１０１を形成し、トレンチ１０１で囲まれた内側に配線領域１０３を形成することにより、その配線領域１０３をトレンチ１０１で形成された壁によって周囲の領域から分離する。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一の半導体基板の表面上に複数の回路素子とそれらの回路素子間を接続する複数の配線を形成した半導体集積回路であって、前記複数の配線のうちの任意配線をその他の配線および回路素子に対する被分離素子として、前記半導体基板における前記被分離素子の直下領域に、前記被分離素子の側面に近接しかつ平行で前記被分離素子の直下方向に伸びるトレンチを形成し、前記トレンチで囲まれた各内側に被分離素子領域を形成して、その被分離素子領域を前記トレンチによって周囲の領域から分離するよう構成したことを特徴とする半導体集積回路。
【請求項２】
同一の半導体基板の表面上に複数の回路素子とそれらの回路素子間を接続する複数の配線を形成した半導体集積回路であって、前記複数の配線のうちの任意配線をその他の配線および回路素子に対する被分離素子として、前記半導体基板における前記被分離素子の直下領域に、前記被分離素子の側面に近接しかつ平行で前記被分離素子の直下方向に伸びる第１のトレンチと、前記被分離素子と交錯させて前記被分離素子の直下方向に伸びる第２のトレンチとを形成し、前記第１のトレンチおよび前記第２のトレンチで囲まれた各内側に被分離素子領域を形成して、その被分離素子領域を前記第１のトレンチおよび前記第２のトレンチによって周囲の領域から分離するよう構成したことを特徴とする半導体集積回路。
【請求項３】
同一の半導体基板の表面上に複数の回路素子を形成した半導体集積回路であって、前記複数の回路素子のうちの任意回路素子をその他の回路素子に対する被分離素子として、前記半導体基板における前記被分離素子の直下領域に、前記被分離素子の側周面に近接しかつ平行で前記被分離素子の直下方向に伸びるトレンチを形成し、前記トレンチで囲まれた内側に被分離素子領域を形成して、その被分離素子領域を前記トレンチによって周囲の領域から分離するよう構成したことを特徴とする半導体集積回路。
【請求項４】
請求項１または請求項２または請求項３記載の半導体集積回路であって、前記被分離素子領域に高抵抗層を形成し、前記被分離素子を前記高抵抗層によって前記半導体基板から分離するよう構成したことを特徴とする半導体集積回路。
【請求項５】
請求項４記載の半導体集積回路であって、前記トレンチの近傍に、前記高抵抗層、もしくは前記半導体基板に対して、電気的に接続するとともに、外部からバイアス電源の印加が可能なように形成した電極を設けたことを特徴とする半導体集積回路。
【請求項６】
請求項１から請求項５のいずれかに記載の半導体集積回路であって、前記被分離素子領域に、その領域における前記半導体基板の表面域のサリサイド化による低抵抗化への防止機能を有するサリサイドブロック層を形成したことを特徴とする半導体集積回路。
【請求項７】
請求項１から請求項６のいずれかに記載の半導体集積回路であって、前記半導体基板として、基板抵抗１００Ωｃｍ以上の高抵抗基板を用いたことを特徴とする半導体集積回路。
【請求項８】
請求項１から請求項７のいずれかに記載の半導体集積回路であって、前記トレンチは、前記被分離素子の直下方向に形成した溝と、前記溝の内部の半導体基板表面に形成した絶縁膜と、前記絶縁膜上に前記溝の内部を充填するように形成した充填物とを具備するよう構成したことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に絶縁された状態で回路素子を集積化して形成した半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路においては、半導体基板上での形成回路の微細化による高集積化が進んでおり、そのような高集積化に伴って半導体回路の高機能化かつチップ面積の大幅な削減が可能となるという長所があるが、その一方で、複数の回路ブロックを１つの半導体基板上に搭載しているために、それぞれの回路ブロックの発生するノイズが同一半導体基板上の他の回路ブロックに伝播し、回路全体としての特性劣化等の悪影響を及ぼす可能性が大きくなってくるという短所を有している。
【０００３】
そのような短所への対策（例えば、特許文献１あるいは非特許文献１を参照）として、半導体集積回路に搭載される複数の回路ブロック領域に対して、それぞれの領域周辺に半導体基板へのコンタクト層（所謂、ガードリング）を形成する分離技術や、溝（トレンチ）形成による分離技術、また、半導体基板として高抵抗基板を使用することにより、その基板を経由したノイズ伝播を抑制する技術が提案されている。
【０００４】
更に、上記の高抵抗基板を使用し、その高抵抗基板上で、ノイズ発生源となる回路領域とそのノイズを受信する回路領域との距離を離すことにより、それら回路領域間のノイズ伝達を抑制する技術も提案されている。
【特許文献１】特開２００４−１７９２５５号公報
【非特許文献１】“Ａｎ  Ｅｘｐｅｒｉｍｅｎｔａｌ  Ｓｔｕｄｙ  ｏｎ  Ｓｕｂｓｔｒａｔｅ  Ｃｏｕｐｌｉｎｇ  ｉｎ  Ｂｉｐｏｌａｒ／ＢｉＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｉｅｓ”、ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  ｓｏｌｉｄ−ｓｔａｔｅ  ｃｉｒｃｕｉｔｓ，ｖｏｌ．３９，ｐｐ．１７５５−１７６３，Ｏｃｔｏｂｅｒ  ２００４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら上記のような従来の半導体集積回路では、その高性能化が進むにつれ、回路の高集積化により集積度が増大し、このように回路の集積度が増大すると、上記技術によるノイズ抑制機能では効果が不十分となり、また、これを避けるため、回路間の十分な分離を得る目的で回路間の距離を大きくとることとなるが、結果的にチップ面積の増加につながり回路の高集積化を阻害するという問題点を有していた。
【０００６】
更に、回路ブロック間に存在するインダクタ素子、抵抗素子、Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ（ＭＩＭ）容量素子、線間容量素子、チップ外とのコンタクトを行うためのボンディングパッド素子、半導体チップの耐湿性向上のために半導体チップの周縁と配線パッドの間の領域に搭載される所謂シールリング等の素子が、半導体基板を経由してノイズが伝播するとそのノイズの伝播経路となってしまい、結果として、分離手段により回路ブロック間の分離を行ったとしても、ある回路ブロックで発生したノイズが他ブロックへ侵入し、回路の特性劣化を招いてしまうという問題点も有していた。
【０００７】
本発明は、上記従来の問題点を解決するもので、半導体基板上に絶縁状態で形成された回路素子に対して、その周辺回路ブロックで発生し半導体基板を経由して伝播するノイズの侵入をさらに低減することができ、そのノイズの影響をより低く抑えて回路の特性劣化を防止することができる半導体集積回路を提供する。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明の請求項１記載の半導体集積回路は、同一の半導体基板の表面上に複数の回路素子とそれらの回路素子間を接続する複数の配線を形成した半導体集積回路であって、前記複数の配線のうちの任意配線をその他の配線および回路素子に対する被分離素子として、前記半導体基板における前記被分離素子の直下領域に、前記被分離素子の側面に近接しかつ平行で前記被分離素子の直下方向に伸びるトレンチを形成し、前記トレンチで囲まれた各内側に被分離素子領域を形成して、その被分離素子領域を前記トレンチによって周囲の領域から分離するよう構成したことを特徴とする。
【０００９】
また、本発明の請求項２記載の半導体集積回路は、同一の半導体基板の表面上に複数の回路素子とそれらの回路素子間を接続する複数の配線を形成した半導体集積回路であって、前記複数の配線のうちの任意配線をその他の配線および回路素子に対する被分離素子として、前記半導体基板における前記被分離素子の直下領域に、前記被分離素子の側面に近接しかつ平行で前記被分離素子の直下方向に伸びる第１のトレンチと、前記被分離素子と交錯させて前記被分離素子の直下方向に伸びる第２のトレンチとを形成し、前記第１のトレンチおよび前記第２のトレンチで囲まれた各内側に被分離素子領域を形成して、その被分離素子領域を前記第１のトレンチおよび前記第２のトレンチによって周囲の領域から分離するよう構成したことを特徴とする。
【００１０】
また、本発明の請求項３記載の半導体集積回路は、同一の半導体基板の表面上に複数の回路素子を形成した半導体集積回路であって、前記複数の回路素子のうちの任意回路素子をその他の回路素子に対する被分離素子として、前記半導体基板における前記被分離素子の直下領域に、前記被分離素子の側周面に近接しかつ平行で前記被分離素子の直下方向に伸びるトレンチを形成し、前記トレンチで囲まれた内側に被分離素子領域を形成して、その被分離素子領域を前記トレンチによって周囲の領域から分離するよう構成したことを特徴とする。
【００１１】
以上により、半導体基板上に形成された配線または回路素子に対して、その周辺回路ブロックで発生したノイズをトレンチで抑制することにより、そのトレンチ周辺でのノイズ量を低減し、配線または回路素子と周囲領域との分離効果を更に向上させ、半導体基板を経由した他の配線または回路素子へのノイズの伝播を抑制することを可能にする。
【００１２】
また、本発明の請求項４記載の半導体集積回路は、請求項１または請求項２または請求項３記載の半導体集積回路であって、前記被分離素子領域に高抵抗層を形成し、前記被分離素子を前記高抵抗層によって前記半導体基板から分離するよう構成したことを特徴とする。
【００１３】
以上により、配線または回路素子と周囲領域との分離効果を更に向上させ、半導体基板を経由した他の配線または回路素子へのノイズの伝播を抑制することを可能にする。
また、本発明の請求項５記載の半導体集積回路は、請求項４記載の半導体集積回路であって、前記トレンチの近傍に、前記高抵抗層、もしくは前記半導体基板に対して、電気的に接続するとともに、外部からバイアス電源の印加が可能なように形成した電極を設けたことを特徴とする。
【００１４】
以上により、トレンチの前後におけるノイズ量を抑制することにより、配線または回路素子と周囲領域との分離効果を更に向上させ、半導体基板を経由した他の配線または回路素子へのノイズの伝播を抑制することを可能にする。
【００１５】
また、本発明の請求項６記載の半導体集積回路は、請求項１から請求項５のいずれかに記載の半導体集積回路であって、前記被分離素子領域に、その領域における前記半導体基板の表面域のサリサイド化による低抵抗化への防止機能を有するサリサイドブロック層を形成したことを特徴とする。
【００１６】
以上により、トレンチで分離された被分離素子領域内外の半導体基板表面が、半導体集積回路の製造工程において不用意にサリサイド化されるのを防いで、半導体基板に低抵抗層が形成されることを排除することにより、配線または回路素子と周囲領域との分離効果を更に向上させ、半導体基板を経由した他の配線または回路素子へのノイズの伝播を抑制することを可能にする。
【００１７】
また、本発明の請求項７記載の半導体集積回路は、請求項１から請求項６のいずれかに記載の半導体集積回路であって、前記半導体基板として、基板抵抗１００Ωｃｍ以上の高抵抗基板を用いたことを特徴とする。
【００１８】
また、本発明の請求項８記載の半導体集積回路は、請求項１から請求項７のいずれかに記載の半導体集積回路であって、前記トレンチは、前記被分離素子の直下方向に形成した溝と、前記溝の内部の半導体基板表面に形成した絶縁膜と、前記絶縁膜上に前記溝の内部を充填するように形成した充填物とを具備するよう構成したことを特徴とする。
【００１９】
以上により、配線または回路素子と周囲領域との分離効果を更に向上させ、半導体基板を経由した他の配線または回路素子へのノイズの伝播を抑制することを可能にする。
【発明の効果】
【００２０】
以上のように本発明によれば、半導体基板上に形成された配線または回路素子に対して、その周辺回路ブロックで発生したノイズをトレンチで抑制することにより、そのトレンチ周辺でのノイズ量を低減し、配線または回路素子と周囲領域との分離効果を更に向上させ、半導体基板を経由した他の配線または回路素子へのノイズの伝播を抑制することができる。
【００２１】
また、トレンチで分離された被分離素子領域内外の半導体基板表面が、半導体集積回路の製造工程において不用意にサリサイド化されるのを防いで、半導体基板に低抵抗層が形成されることを排除することにより、配線または回路素子と周囲領域との分離効果を更に向上させ、半導体基板を経由した他の配線または回路素子へのノイズの伝播を抑制することができる。
【００２２】
以上の結果、半導体基板上に形成された配線または回路素子に対して、その周辺回路ブロックで発生し半導体基板を経由して伝播するノイズの侵入をさらに低減することができ、そのノイズの影響をより低く抑えて回路の特性劣化を防止することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を示す半導体集積回路について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体集積回路を説明する。
【００２４】
図１は本実施の形態１の半導体集積回路の構成を示す配線周辺の上面図（ａ）およびそのＡ−Ａ’断面図（ｂ）である。図３は本実施の形態の半導体集積回路における素子周辺の断面図である。図４は本実施の形態の半導体集積回路における素子周辺の他の断面図である。
【００２５】
まず、図１（a）、図１（ｂ）に示すように、半導体基板１０４において、その表面上に絶縁層１０５を介して形成され回路ブロック間もしくは回路ブロックとボンディングパッド間を接続する被分離素子としての配線１０２の直下領域に、配線１０２の両側面に近接しかつ平行で配線１０２の直下方向に壁状に伸びるトレンチ１０１を形成し、トレンチ１０１で挟まれた内側に被分離素子領域としての配線領域１０３を形成することにより、その配線領域１０３をトレンチ１０１で形成された壁によって周囲の領域から分離するように構成している。
【００２６】
ここで、トレンチ１０１は、図１（ｂ）に示すように、半導体基板１０４にその表面からエッチング等により形成した溝と、溝中の半導体基板表面に形成したトレンチ表面絶縁膜１０８と、溝中のトレンチ表面絶縁膜１０８上に溝内を充填するように形成した例えばポリシリコン等のトレンチ内部充填物１０７とを具備するように構成している。
【００２７】
また、図３に示すように、半導体基板３０４において、その表面上に絶縁層３０５を介して形成され回路ブロック間もしくは回路ブロックとボンディングパッド間を接続する被分離素子としての配線３０２の直下領域に、配線３０２の両側面に近接しかつ平行で配線３０２の直下方向に壁状に伸びるトレンチ３０１を形成し、更にトレンチ３０１で挟まれた内側に高抵抗のエピタキシャル層３０６を含んで被分離素子領域としての配線領域３０３を形成することにより、その配線領域３０３をトレンチ３０１で形成された壁によって周囲の領域から分離するように構成している。
【００２８】
この場合、配線３０２と半導体基板３０４との間にエピタキシャル層３０６による高抵抗を挿入することができるため、更なる分離効果を得ることが可能である。
ここでも、図１の場合と同様に、トレンチ３０１は、図３に示すように、半導体基板３０４にその表面からエッチング等により形成した溝と、溝中の半導体基板表面に形成したトレンチ表面絶縁膜３０８と、溝中のトレンチ表面絶縁膜３０８上に溝内を充填するように形成した例えばポリシリコン等のトレンチ内部充填物３０７とを具備するように構成している。
【００２９】
また、図４に示すように、半導体基板４０４において、その表面上に絶縁層４０５を介して形成され回路ブロック間もしくは回路ブロックとボンディングパッド間を接続する被分離素子としての配線４０２の直下領域に、配線４０２の両側面に近接しかつ平行で配線４０２の直下方向に壁状に伸びるトレンチ４０１を形成し、更にトレンチ４０１で挟まれた内側に高抵抗のエピタキシャル層４０６を含んで被分離素子領域としての配線領域４０３を形成することにより、その配線領域４０３をトレンチ４０１で形成された壁によって周囲の領域から分離するように構成している。
【００３０】
ここでも、図１および図３の場合と同様に、トレンチ４０１は、図４に示すように、半導体基板４０４にその表面からエッチング等により形成した溝と、溝中の半導体基板表面に形成したトレンチ表面絶縁膜４０８と、溝中のトレンチ表面絶縁膜４０８上に溝内を充填するように形成した例えばポリシリコン等のトレンチ内部充填物４０７とを具備するように構成している。
【００３１】
さらに、トレンチ４０１の近傍において、半導体基板４０４、エピタキシャル層４０６に対して、それぞれ電気的にコンタクトをとる基板バイアス印加電極４０９−ａ、エピタキシャル層バイアス印加電極４０９−ｂを形成し、外部バイアス接続用パッド４１０−ａ、４１０−ｂを通じて外部電源よりバイアスを印加することにより、エピタキシャル層４０６を含む配線領域４０３を周囲の領域から分離し、かつトレンチ４０１周辺でのノイズ量を抑制することができ、半導体基板４０４を経由して伝播するノイズが配線４０２に及ぼす影響をさらに低減することができる。
【００３２】
なお、上記の各トレンチ１０１、３０１、４０１により分離された配線領域１０３、３０３、４０３について、半導体集積回路製造工程により半導体基板表面が不要にサリサイド化され低抵抗となるのを防ぐ所謂サリサイドブロック層を用いたサリサイドブロック技術や、半導体基板１０４、３０４、４０４として、基板抵抗が１００Ωｃｍ以上となる高抵抗半導体基板を併用しても良い。
【００３３】
以上により、トレンチ１０１、３０１、４０１で分離された配線領域１０３、３０３、４０３内外の半導体基板表面が、半導体集積回路の製造工程において不用意にサリサイド化されるのを防いで、半導体基板１０４、３０４、４０４に低抵抗層が形成されることを排除することにより、配線１０２、３０２、４０２と周囲領域との分離効果を更に向上させ、半導体基板１０４、３０４、４０４を経由した他の配線や回路素子へのノイズの伝播を抑制することを可能にする。
【００３４】
以上のように本実施の形態１によると、半導体基板上に絶縁状態で形成された配線に対して、その周辺回路ブロックで発生したノイズをトレンチで抑制することにより、そのトレンチ周辺でのノイズ量を低減し、配線と周囲領域との分離効果を更に向上させ、半導体基板を経由した他の配線や回路素子へのノイズの伝播を抑制することができる。
【００３５】
ここでは、半導体集積回路に搭載される配線に対して、半導体基板を経由して伝播するノイズを低減することが可能となる。
以上の結果、半導体基板上に絶縁状態で形成された配線に対して、その周辺回路ブロックで発生し半導体基板を経由して伝播するノイズの侵入をさらに低減することができ、そのノイズの影響をより低く抑えて回路の特性劣化を防止することができる。
（実施の形態２）
本発明の実施の形態２の半導体集積回路を説明する。
【００３６】
図２は本実施の形態２の半導体集積回路の構成を示す配線周辺の上面図（ａ）およびそのＢ−Ｂ’断面図（ｂ）である。図３は本実施の形態の半導体集積回路における素子周辺の断面図である。図４は本実施の形態の半導体集積回路における素子周辺の他の断面図である。
【００３７】
まず、図２（a）、図２（ｂ）に示すように、上記実施の形態１で説明した構成に従って第１のトレンチ２０１−ａにより周囲の領域と分離された配線領域（図１では符号１０３に対応）を、さらに複数の領域２０３−ａ、２０３−ｂ、２０３−ｃに分割するように、第２のトレンチ２０１−ｂを配線２０２と交錯する方向（ここでは、配線２０２と略直交する方向）に形成し、配線領域（図１では符号１０３に対応）を細分化することにより、実施の形態１の場合に比べて更なる分離効果を得ることが可能である。
【００３８】
ここでも、上記実施の形態１の場合と同様に、第１のトレンチ２０１−ａおよび第２のトレンチ２０１−ｂは、図２（ｂ）に示すように、半導体基板２０４にその表面からエッチング等により形成した溝と、溝中の半導体基板表面に形成したトレンチ表面絶縁膜２０８と、溝中のトレンチ表面絶縁膜２０８上に溝内を充填するように形成した例えばポリシリコン等のトレンチ内部充填物２０７とを具備するように構成している。
【００３９】
また、図３に示すように、半導体基板３０４において、その表面上に絶縁層３０５を介して形成され回路ブロック間もしくは回路ブロックとボンディングパッド間を接続する被分離素子としての配線３０２の直下領域に、配線３０２の両側面に近接しかつ平行で配線３０２の直下方向に壁状に伸びるトレンチ３０１を形成し、更にトレンチ３０１で挟まれた内側に高抵抗のエピタキシャル層３０６を含んで被分離素子領域としての配線領域３０３を形成することにより、その配線領域３０３をトレンチ３０１で形成された壁によって周囲の領域から分離するように構成している。
【００４０】
この場合、配線３０２と半導体基板３０４との間にエピタキシャル層３０６による高抵抗を挿入することができるため、更なる分離効果を得ることが可能である。
ここでも、図２の場合と同様に、トレンチ３０１は、図３に示すように、半導体基板３０４にその表面からエッチング等により形成した溝と、溝中の半導体基板表面に形成したトレンチ表面絶縁膜３０８と、溝中のトレンチ表面絶縁膜３０８上に溝内を充填するように形成した例えばポリシリコン等のトレンチ内部充填物３０７とを具備するように構成している。
【００４１】
また、図４に示すように、半導体基板４０４において、その表面上に絶縁層４０５を介して形成され回路ブロック間もしくは回路ブロックとボンディングパッド間を接続する被分離素子としての配線４０２の直下領域に、配線４０２の両側面に近接しかつ平行で配線４０２の直下方向に壁状に伸びるトレンチ４０１を形成し、更にトレンチ４０１で挟まれた内側に高抵抗のエピタキシャル層４０６を含んで被分離素子領域としての配線領域４０３を形成することにより、その配線領域４０３をトレンチ４０１で形成された壁によって周囲の領域から分離するように構成している。
【００４２】
ここでも、図２および図３の場合と同様に、トレンチ４０１は、図４に示すように、半導体基板４０４にその表面からエッチング等により形成した溝と、溝中の半導体基板表面に形成したトレンチ表面絶縁膜４０８と、溝中のトレンチ表面絶縁膜４０８上に溝内を充填するように形成した例えばポリシリコン等のトレンチ内部充填物４０７とを具備するように構成している。
【００４３】
さらに、トレンチ４０１の近傍において、半導体基板４０４、エピタキシャル層４０６に対して、それぞれ電気的にコンタクトをとる基板バイアス印加電極４０９−ａ、エピタキシャル層バイアス印加電極４０９−ｂを形成し、外部バイアス接続用パッド４１０−ａ、４１０−ｂを通じて外部電源よりバイアスを印加することにより、エピタキシャル層４０６を含む配線領域４０３を周囲の領域から分離し、かつトレンチ４０１周辺でのノイズ量を抑制することができ、半導体基板４０４を経由して伝播するノイズが配線４０２に及ぼす影響をさらに低減することができる。
【００４４】
なお、上記の各トレンチ２０１−ａ、２０１−ｂ、３０１、４０１により分離された配線領域２０３−ａ、２０３−ｂ、２０３−ｃ、３０３、４０３について、半導体集積回路製造工程により半導体基板表面が不要にサリサイド化され低抵抗となるのを防ぐ所謂サリサイドブロック層を用いたサリサイドブロック技術や、半導体基板２０４、３０４、４０４として、基板抵抗が１００Ωｃｍ以上となる高抵抗半導体基板を併用しても良い。
【００４５】
以上により、トレンチ２０１−ａ、２０１−ｂ、３０１、４０１で分離された配線領域２０３−ａ、２０３−ｂ、２０３−ｃ、３０３、４０３内外の半導体基板表面が、半導体集積回路の製造工程において不用意にサリサイド化されるのを防いで、半導体基板２０４、３０４、４０４に低抵抗層が形成されることを排除することにより、配線２０２、３０２、４０２と周囲領域との分離効果を更に向上させ、半導体基板２０４、３０４、４０４を経由した他の配線や回路素子へのノイズの伝播を抑制することを可能にする。
【００４６】
以上のように本実施の形態２によると、半導体基板上に絶縁状態で形成された配線に対して、その周辺回路ブロックで発生したノイズをトレンチで抑制することにより、そのトレンチ周辺でのノイズ量を低減し、配線と周囲領域との分離効果を更に向上させ、半導体基板を経由した他の配線や回路素子へのノイズの伝播を抑制することができる。
【００４７】
ここでは、半導体集積回路に搭載される配線直下の領域に対して、ノイズレベルの高い回路ブロックに近接する部分とノイズレベルの高い回路ブロックに近接しない部分とに分割することができ、半導体集積回路に搭載される配線に対して、半導体基板を経由して伝播するノイズ量を、実施の形態１と比較して更に低減することが可能となる。
【００４８】
以上の結果、半導体基板上に絶縁状態で形成された配線に対して、その周辺回路ブロックで発生し半導体基板を経由して伝播するノイズの侵入をさらに低減することができ、そのノイズの影響をより低く抑えて回路の特性劣化を防止することができる。
（実施の形態３）
本発明の実施の形態３の半導体集積回路を説明する。
【００４９】
図３は本実施の形態の半導体集積回路における素子周辺の断面図である。図４は本実施の形態の半導体集積回路における素子周辺の他の断面図である。図５は本実施の形態３の半導体集積回路の構成を示すインダクタ素子周辺の上面図である。図６は本実施の形態３の半導体集積回路の構成を示す抵抗素子周辺の上面図である。図７は本実施の形態３の半導体集積回路の構成を示すＭＩＭ容量素子周辺の上面図である。図８は本実施の形態３の半導体集積回路の構成を示す配線間容量周辺の上面図である。図９は本実施の形態３の半導体集積回路の構成を示すワイヤボンディングパッド周辺の上面図である。図１０は本実施の形態３の半導体集積回路の構成を示すシールリング周辺の上面図である。
【００５０】
まず、図５〜図１０に示すように、被分離素子としてのインダクタ素子（図５の符号５０２）、抵抗素子（図６の符号６０３）、ＭＩＭ容量素子（図７の符号７０２）、配線間容量（図８の符号８０２）、ワイヤボンディングパッド（図９の符号９０２）、シールリング（図１０の符号１００２）等の素子（以下、各素子のすべてを総称して「素子」と記す）について、半導体基板において、素子５０２、６０３、７０２、８０２、９０２、１００２の直下領域に、素子５０２、６０３、７０２、８０２、９０２、１００２の側周面である外周部に近接しかつ平行で素子５０２、６０３、７０２、８０２、９０２、１００２の直下方向に壁状に伸びるトレンチ５０１、６０１、７０１、８０１、９０１、１００１を形成し、それぞれトレンチ５０１、６０１、７０１、８０１、９０１、１００１で囲まれた内側に被分離素子領域としての素子領域を形成することにより、その素子領域をトレンチ５０１、６０１、７０１、８０１、９０１、１００１で形成された壁によって周囲の領域から分離するように構成している。
【００５１】
ここでも、上記実施の形態１および実施の形態２の場合と同様に、トレンチ５０１、６０１、７０１、８０１、９０１、１００１は、半導体基板にその表面からエッチング等により形成した溝と、溝中の半導体表面に形成したトレンチ表面絶縁膜と、溝中のトレンチ表面絶縁膜上に溝内を充填するように形成した例えばポリシリコン等のトレンチ内部充填物とを具備するように構成している。
【００５２】
また、図３に示すように、半導体基板３０４において、その表面上に絶縁層３０５を介して形成された被分離素子としての素子（実施の形態１および実施の形態２では配線）３０２の直下領域に、素子３０２の側周面に近接しかつ平行で素子３０２の直下方向に壁状に伸びるトレンチ３０１を形成し、更にトレンチ３０１で囲まれた内側に高抵抗のエピタキシャル層３０６を含んで被分離素子領域としての素子領域（実施の形態１および実施の形態２では配線領域）３０３を形成することにより、その素子領域３０３をトレンチ３０１で形成された壁によって周囲の領域から分離するように構成している。
【００５３】
この場合、素子３０２と半導体基板３０４との間にエピタキシャル層３０６による高抵抗を挿入することができるため、更なる分離効果を得ることが可能である。
ここでも、図５〜図１０の場合と同様に、トレンチ３０１は、図３に示すように、半導体基板３０４にその表面からエッチング等により形成した溝と、溝中の半導体基板表面に形成したトレンチ表面絶縁膜３０８と、溝中のトレンチ表面絶縁膜３０８上に溝内を充填するように形成した例えばポリシリコン等のトレンチ内部充填物３０７とを具備するように構成している。
【００５４】
また、図４に示すように、半導体基板４０４において、その表面上に絶縁層４０５を介して形成された被分離素子としての素子（実施の形態１および実施の形態２では配線）４０２の直下領域に、素子４０２の側周面に近接しかつ平行で素子４０２の直下方向に壁状に伸びるトレンチ４０１を形成し、更にトレンチ４０１で囲まれた内側に高抵抗のエピタキシャル層４０６を含んで被分離素子領域としての素子領域（実施の形態１および実施の形態２では配線領域）４０３を形成することにより、その素子領域４０３をトレンチ４０１で形成された壁によって周囲の領域から分離するように構成している。
【００５５】
ここでも、図５〜図１０および図３の場合と同様に、トレンチ４０１は、図４に示すように、半導体基板４０４にその表面からエッチング等により形成した溝と、溝中の半導体基板表面に形成したトレンチ表面絶縁膜４０８と、溝中のトレンチ表面絶縁膜４０８上に溝内を充填するように形成した例えばポリシリコン等のトレンチ内部充填物４０７とを具備するように構成している。
【００５６】
さらに、トレンチ４０１の近傍において、半導体基板４０４、エピタキシャル層４０６に対して、それぞれ電気的にコンタクトをとる基板バイアス印加電極４０９−ａ、エピタキシャル層バイアス印加電極４０９−ｂを形成し、外部バイアス接続用パッド４１０−ａ、４１０−ｂを通じて外部電源よりバイアスを印加することにより、エピタキシャル層４０６を含む素子領域４０３を周囲の領域から分離し、かつトレンチ４０１周辺でのノイズ量を抑制することができ、半導体基板４０４を経由して伝播するノイズが素子４０２に及ぼす影響をさらに低減することができる。
【００５７】
なお、上記の各トレンチにより分離された素子領域について、半導体集積回路製造工程により半導体表面が不要にサリサイド化され低抵抗となるのを防ぐ所謂サリサイドブロック層を用いたサリサイドブロック技術や、半導体基板として、基板抵抗が１００Ωｃｍ以上となる高抵抗半導体基板を併用しても良い。
【００５８】
以上により、トレンチで分離された素子領域内外の半導体基板表面が、半導体集積回路の製造工程において不用意にサリサイド化されるのを防いで、半導体基板に低抵抗層が形成されることを排除することにより、素子と周囲領域との分離効果を更に向上させ、半導体基板を経由した他の配線や回路素子へのノイズの伝播を抑制することを可能にする。
【００５９】
以上のように本実施の形態３によると、半導体基板上に絶縁状態で形成された回路素子に対して、その周辺回路ブロックで発生したノイズをトレンチで抑制することにより、そのトレンチ周辺でのノイズ量を低減し、回路素子と周囲領域との分離効果を更に向上させ、半導体基板を経由した他の配線や回路素子へのノイズの伝播を抑制することができる。
【００６０】
ここでは、半導体集積回路に搭載されるインダクタ素子、抵抗素子、ＭＩＭ容量素子、配線間容量、ワイヤボンディングパッド、シールリングに対して、半導体基板を経由して伝播するノイズを低減することが可能となる。
【００６１】
以上の結果、半導体基板上に絶縁状態で形成された回路素子に対して、その周辺回路ブロックで発生し半導体基板を経由して伝播するノイズの侵入をさらに低減することができ、そのノイズの影響をより低く抑えて回路の特性劣化を防止することができる。
【産業上の利用可能性】
【００６２】
本発明の半導体集積回路は、半導体基板上に絶縁状態で形成された回路素子に対して、その周辺回路ブロックで発生し半導体基板を経由して伝播するノイズの侵入をさらに低減
することができ、そのノイズの影響をより低く抑えて回路の特性劣化を防止することができるもので、半導体基板上に形成した回路素子間のノイズ抑制技術に適用できる。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１の半導体集積回路の構成を示す配線周辺の上面図および断面図
【図２】本発明の実施の形態２の半導体集積回路の構成を示す配線周辺の上面図および断面図
【図３】本発明の実施の形態の半導体集積回路における素子周辺の断面図
【図４】同実施の形態の半導体集積回路における素子周辺の他の断面図
【図５】本発明の実施の形態３の半導体集積回路の構成を示すインダクタ素子周辺の上面図
【図６】同実施の形態３の半導体集積回路の構成を示す抵抗素子周辺の上面図
【図７】同実施の形態３の半導体集積回路の構成を示すＭＩＭ容量素子周辺の上面図
【図８】同実施の形態３の半導体集積回路の構成を示す配線間容量周辺の上面図
【図９】同実施の形態３の半導体集積回路の構成を示すワイヤボンディングパッド周辺の上面図
【図１０】同実施の形態３の半導体集積回路の構成を示すシールリング周辺の上面図
【符号の説明】
【００６４】
１０１、２０１、３０１、４０１    トレンチ
５０１、６０１、７０１、８０１、９０１、１００１    トレンチ
１０２、２０２、３０２、４０２、６０２    配線（被分離素子）
１０３、２０３、３０３、４０３    配線領域（被分離素子領域）
１０４、２０４、３０４、４０４    半導体基板
１０５、２０５、３０５、４０５    絶縁層
３０６、４０６    エピタキシャル層
１０７、２０７、３０７、４０７    トレンチ内部充填物
１０８、２０８、３０８、４０８    トレンチ表面絶縁膜
４０９−ａ    基板バイアス印加電極
４０９−ｂ    エピタキシャル層バイアス印加電極
４１０    外部バイアス接続パッド
５０２    インダクタ素子
６０３    抵抗素子
７０２    ＭＩＭ容量素子
８０２    配線間容量
９０２    ワイヤボンディングパッド
１００２    シールリング
１００３    半導体回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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