(57)【要約】【課題】トランジスタのＮ型領域が負電位となる半導体集積回路において、寄生電流の影響を効果的に防止できるとともに、チップ面積の増大を防ぐことができる半導体集積回路を提供することを目的とする。【解決手段】Ｎ領域が負電位となるトランジスタＱ１と、そのトランジスタＱ１に隣接するトランジスタＱ２との間のＰ型分離領域１２中に、Ｎ型島領域としてのコンタクト領域１１を電源電位とした抵抗領域のＰ型領域１０を配置する。また、Ｐ型分離領域１２をトランジスタＱ１の周囲を取り囲むように配置し、さらにコンタクト領域１１を、トランジスタＱ１の外側を取り巻くように配置することにより、チップ面積の増加を伴わずに、寄生トランジスタＱ３，Ｑ４による影響を低減する。【選択図】図３
2006332214.tif 000002
【特許請求の範囲】
【請求項１】
接地されたＰ型分離領域により電気的に分離してＰ型基板上に複数のトランジスタが形成され、前記トランジスタのうちＮ型領域が入力端子に接続された第一のトランジスタとこれに隣接する第二のトランジスタを電気的に分離する前記Ｐ型分離領域中に、電源に接続されたＮ型島領域およびＰ型拡散領域を含む抵抗領域を形成した
半導体集積回路。
【請求項２】
前記抵抗領域が、第一のトランジスタの周囲を取り囲むように形成した
請求項１記載の半導体集積回路。
【請求項３】
前記抵抗領域中のＮ型島領域を電源に接続するためのコンタクト領域を、前記第一のトランジスタの外側を取り囲むように形成した
請求項２記載の半導体集積回路。
【請求項４】
前記第一のトランジスタを半導体チップのコーナーに配置され、前記第一のトランジスタの周囲のうち前記半導体チップの端に面していない部分をガードするようにＬ字型に抵抗領域を形成した
請求項１記載の半導体集積回路。
【請求項５】
接地されたＰ型分離領域により電気的に分離してＰ型基板上に複数のトランジスタが形成され、前記トランジスタのうちＮ型領域が入力端子に接続された第一のトランジスタとこれに隣接する第二のトランジスタを電気的に分離する前記Ｐ型分離領域中に、電源に接続されたＮ型島領域およびＰ型拡散領域を含む抵抗領域を形成し、
Ｐ型分離領域により電気的に分離してＰ型基板上に形成された複数のトランジスタと、前記Ｐ型分離領域中に形成した抵抗領域の抵抗とで電気回路の少なくとも一部を構築した
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の構造に関し、特に負電圧入力となる回路素子を含む半導体集積回路での寄生電流による回路誤動作の防止に好適な構造に関するものである。
【背景技術】
【０００２】
リニア回路などを構築した集積回路では、図５に示すように半導体チップとしてのＰ型基板２の半導体形成領域４０に複数のトランジスタを形成し、この半導体形成領域４０に隣接して抵抗形成領域４１が設けられ、この抵抗形成領域４１に形成された抵抗と前記半導体形成領域に形成されたトランジスタとでリニア回路が形成されている。抵抗形成領域４１の各抵抗は、Ｐ型基板２の上に形成されたＮ型島領域２８の中にＰ型領域１０を形成して構成されている。３０は抵抗領域の島電位をとるためのコンタクト領域である。
【０００３】
例えば、図６に示すようにラテラルＰＮＰトランジスタＱ１と、ＮＰＮトランジスタＱ２などを図７のようにＰ型基板２の半導体形成領域４０に形成して差動増幅回路を構築する場合には、トランジスタＱ１とＮＰＮトランジスタＱ２との間に、接地されたＰ型分離領域１を形成して分離することが行われている。
【０００４】
トランジスタＱ１は、Ｎ型島領域１８にベース領域１５，コレクタ領域１６，エミッタ領域１７を横方向に形成して構成されている。３，１４はＮ型埋め込み領域、２５は絶縁膜である。トランジスタＱ２は、Ｎ型島領域７にＮ＋のコレクタ領域６とＰ＋のベース領域５を形成し、ベース領域５の中にＮ＋のエミッタ領域４が形成されている。
【０００５】
このように、接地されたＰ型分離領域１によって分離されたトランジスタＱ１，Ｑ２を有する半導体集積回路では、トランジスタＱ１のベース領域１５をエミッタ、Ｐ型分離領域１およびＰ型基板２をベース、トランジスタＱ２のコレクタ領域をコレクタとしたＮＰＮ型の寄生トランジスタＱ５が発生している。トランジスタＱ１のベースが正電圧の場合には、寄生トランジスタＱ５があっても正常な増幅動作を得ることができるが、トランジスタＱ１のベースが負電圧になる下記の使用形態においては、寄生トランジスタＱ５の影響によって異常動作が発生する。
【０００６】
具体的には、図６と図７に示すようにこの差動増幅回路の出力信号は、トランジスタＱ２のエミッタを接地し、トランジスタＱ２のコレクタに電流源４２を接続し、トランジスタＱ２のコレクタに接続された出力端子４３から信号が出力される。
【０００７】
ここで、トランジスタＱ１のベースが負電圧になる使用形態とは、例えば半導体集積回路のＧＮＤレベルが、それ以外の回路のＧＮＤレベルより高い場合を例に挙げることができる。このような使用形態において、トランジスタＱ２がオフ状態で前記出力端子４３がハイレベルになる状態であっても、入力端子４４，４５のうちの入力端子４４に負電圧が印加されてトランジスタＱ１のベースが負電圧になった場合には、寄生トランジスタＱ５のコレクタ−エミッタを通して電流吸い込み動作が生じ、前記出力端子４３のレベルが下がるという誤動作を起こす。
【０００８】
そこで、上記のような半導体集積回路において寄生トランジスタによる影響を低減させることを目的として、（特許文献１）などでは図８（ａ），図８（ｂ）に示すように構成されている。
【０００９】
図８（ａ）は図８（ｂ）のＡ−Ｂ断面図で、Ｐ型基板２の上に、Ｎ型ベース領域１５、Ｐ型コレクタ領域１６、Ｐ型エミッタ領域１７を持つラテラルＰＮＰトランジスタＱ１と、Ｎ型コレクタ領域６、Ｐ型ベース領域５、Ｎ型エミッタ領域４を持つＮＰＮトランジスタＱ２が形成されており、トランジスタＱ１とＮＰＮトランジスタＱ２を電気的に分離するＰ型分離領域１、およびこれらのトランジスタの間に配置された電位的にフローティングであるＮ型島領域１２から成る。
【００１０】
この構成において、トランジスタＱ１のベース領域１５に負電圧が加えられることがある上記のような使用形態では、トランジスタＱ１のベース領域１５をエミッタ、Ｐ分離領域１およびＰ型基板２をベース、トランジスタＱ２のコレクタ領域６をコレクタとしたＮＰＮ型の寄生トランジスタＱ３が発生するが、トランジスタＱ１，Ｑ２の間に電位的にフローティングであるＮ型島領域１２が設けられているため、Ｎ型島領域１２がない図７の場合と比較して、Ｐ型基板２、すなわち寄生トランジスタＱ３のベース幅はＮ型島領域１２の幅の分だけ大きくなり、その結果、寄生トランジスタＱ３のｈＦＥは低下し、寄生トランジスタＱ３がトランジスタＱ２のコレクタ領域６より吸い込む電流量を低減させることができ、回路の異常動作を防止できる。
【特許文献１】特公平６−９１１９３号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記従来技術によれば、寄生トランジスタＱ３による寄生電流を低減するためにフローティング電位のＮ型島領域１２を設けることになるが、このことはチップ面積の増大を招く。また、チップ面積の増大を抑えようとして、フローティング電位のＮ型島領域１２の面積を小さくすると、寄生トランジスタＱ３のベース幅が充分に大きくならないため、寄生トランジスタＱ３のｈＦＥは充分に低下せず、寄生電流防止の効果が低くなるため、Ｎ型島領域１２はある程度の面積を確保しなければならない。
【００１２】
本発明はトランジスタのＮ型領域が負電位となる半導体集積回路において、寄生電流の影響を効果的に防止できるとともに、チップ面積の増大を防ぐことができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の請求項１記載の半導体集積回路は、接地されたＰ型分離領域により電気的に分離してＰ型基板上に複数のトランジスタが形成され、前記トランジスタのうちＮ型領域が入力端子に接続された第一のトランジスタとこれに隣接する第二のトランジスタを電気的に分離する前記Ｐ型分離領域中に、電源に接続されたＮ型島領域およびＰ型拡散領域を含む抵抗領域を形成したことを特徴とする。
【００１４】
本発明の請求項２記載の半導体集積回路は、請求項１において、前記抵抗領域が、第一のトランジスタの周囲を取り囲むように形成したことを特徴とする。
本発明の請求項３記載の半導体集積回路は、請求項２において、前記抵抗領域中のＮ型島領域を電源に接続するためのコンタクト領域を、前記第一のトランジスタの外側を取り囲むように形成したことを特徴とする。
【００１５】
本発明の請求項４記載の半導体集積回路は、請求項１において、前記第一のトランジスタを半導体チップのコーナーに配置され、前記第一のトランジスタの周囲のうち前記半導体チップの端に面していない部分をガードするようにＬ字型に抵抗領域を形成したことを特徴とする。
【００１６】
本発明の請求項５記載の半導体集積回路は、接地されたＰ型分離領域により電気的に分離してＰ型基板上に複数のトランジスタが形成され、前記トランジスタのうちＮ型領域が入力端子に接続された第一のトランジスタとこれに隣接する第二のトランジスタを電気的に分離する前記Ｐ型分離領域中に、電源に接続されたＮ型島領域およびＰ型拡散領域を含む抵抗領域を形成し、Ｐ型分離領域により電気的に分離してＰ型基板上に形成された複数のトランジスタと、前記Ｐ型分離領域中に形成した抵抗領域の抵抗とで電気回路の少なくとも一部を構築したことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、Ｐ型基板上にＰ型分離領域で分離された複数のトランジスタが存在して、そのうちの一つのトランジスタのＮ型領域が負電位となる半導体集積回路において、チップ面積を不必要に増大させることなく効率的に寄生電流を低減し、回路の異常動作を防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の半導体集積回路を図１〜図４に基づいて説明する。
なお、図８（ａ）（ｂ）と同様の作用を成すものには同一の符号を付けて説明する。また、リニア回路を構築した集積回路の場合を例に挙げて説明する。
【００１９】
（実施の形態１）
図１は本発明の（実施の形態１）を示す。
図１（ｂ）は平面図、図１（ａ）は図１（ｂ）のＡ−Ｂ線に沿った断面図であり、ラテラルＰＮＰトランジスタＱ１とＮＰＮトランジスタＱ２との間に形成されたＮ型島領域１２の中にＰ型領域１０を形成して抵抗を形成している点だけが、図８（ａ）（ｂ）に示した従来例とは異なっている。１１は抵抗領域の島電位をとるためのコンタクト領域である。
【００２０】
詳しくは、図６に示した差動増幅回路を構築した半導体集積回路は、Ｐ型基板２の上に、Ｎ型ベース領域１５、Ｐ型コレクタ領域１６、Ｐ型エミッタ領域１７を持つラテラルＰＮＰトランジスタＱ１と、Ｎ型コレクタ領域６、Ｐ型ベース領域５、Ｎ型エミッタ領域４を持つＮＰＮトランジスタＱ２が形成されており、ラテラルＰＮＰトランジスタＱ１とＮＰＮトランジスタＱ２のそれぞれの素子の周囲はＰ型分離領域１で電気的に分離されている。Ｎ型島領域１２には抵抗Ｒ１を形成するＰ型領域１０とこのＰ型領域１０を介して導通するコンタクト領域４６，４７を形成すると共に、Ｎ型島領域１２はコンタクト領域１１を介して電源に接続されている。９はＮ型埋め込み領域である。
【００２１】
この構成によると、トランジスタＱ１のベース領域１５に負電圧が加えられることがある使用形態では、ベース領域１５が負電位となると、ベース領域１５に隣接するＰ型分離領域１およびＰ型基板２は接地されているので、ベース領域１５をエミッタ、Ｐ型分離領域１およびＰ型基板２をベース、コンタクト領域３をコレクタとする寄生トランジスタＱ３に加えて、Ｎ型ベース領域１５をエミッタ、Ｐ型分離領域１およびＰ型基板２をベース、コンタクト領域１１およびＮ型島領域１２をコレクタとする寄生トランジスタＱ４が発生する。
【００２２】
寄生トランジスタＱ３がトランジスタＱ２のＮ型コレクタ領域６より電流を吸い込むと回路は異常動作を起こすが、Ｐ型領域１０によって形成された抵抗が配置されていることによって、寄生トランジスタＱ３のベース幅は大きくなっているため、寄生トランジスタＱ３のｈＦＥは低下しており、寄生トランジスタＱ３がトランジスタＱ２のコレクタ領域６より吸い込む電流は低減されており、寄生電流による回路の異常動作を防止できる。
【００２３】
また、コンタクト領域１１を介してＮ型島領域１２を電源に接続されておりかつ寄生トランジスタＱ４のベース幅は寄生トランジスタＱ３のベース幅に比べて小さいため、寄生トランジスタＱ４によって電源から負電源に供給される電流は多くなり、寄生トランジスタＱ３がトランジスタＱ２のコレクタ領域６から吸い込む電流をさらに低減することができ、寄生電流による異常動作の防止効果を高めることができる。
【００２４】
Ｎ型島領域１２に形成した抵抗Ｒ１は、図６に示した差動増幅回路を構築した半導体集積回路の内部において、抵抗分割によるバイアス電圧や各種の基準電圧の設定用に使用されている。
【００２５】
さらに、この実施の形態では、従来では図５に示したように半導体形成領域４０とは隣接した抵抗形成領域４１に形成されていた抵抗を、その少なくとも一部を、半導体形成領域４０のＮ型島領域１２に形成しているので、抵抗形成領域４１を従来よりも縮小でき、チップ面積を抑えることができる。
【００２６】
（実施の形態２）
図２は本発明の（実施の形態２）を示す。
図２（ｂ）は平面図、図２（ａ）は図２（ｂ）のＡ−Ｂ線に沿った断面図であり、ラテラルＰＮＰトランジスタＱ１とＮＰＮトランジスタＱ２との間に形成されたＮ型島領域１２が、ラテラルＰＮＰトランジスタＱ１とＮＰＮトランジスタＱ２との間だけでなくラテラルＰＮＰトランジスタＱ１の周囲を取り巻くように形成されている点だけが（実施の形態１）とは異なっている。さらに、ラテラルＰＮＰトランジスタＱ１の周囲を取り巻いているＮ型島領域１２には、ラテラルＰＮＰトランジスタＱ１の周囲に複数のＰ型領域１０を形成して複数の抵抗を形成している。それぞれのＰ型領域１０の近傍に設けられているコンタクト領域１１は電源に接続されている。２０はＮ型埋め込み領域である。
【００２７】
この構成によると、寄生トランジスタＱ４のコレクタ・ベース間の接合面積を増大させ、寄生トランジスタＱ４のコレクタ抵抗を小さくすることができ、それによって寄生トランジスタＱ４が流す電流を大きくできるため、寄生トランジスタＱ３が流す電流をさらに低減させることができ、寄生電流による回路の異常動作を防ぐ効果を高めることができる。また、配置できる抵抗Ｒ１の面積が限られる場合でも、上記の形状で抵抗を配置することにより、高い寄生電流の低減効果を得ることが可能である。
【００２８】
（実施の形態３）
図３は本発明の（実施の形態３）を示す。
図３（ｂ）は平面図、図３（ａ）は図３（ｂ）のＡ−Ｂ線に沿った断面図であり、抵抗Ｒ１のＮ型島領域１２の電位をとるためのコンタクト領域１１を、ラテラルＰＮＰトランジスタＱ１の周囲を取り巻くように形成されている点だけが（実施の形態２）とは異なっている。
【００２９】
この構造によると、寄生トランジスタＱ４のコレクタ領域の不純物濃度が高くなり、寄生トランジスタＱ４のコレクタ抵抗を小さくできるため、それによって寄生トランジスタＱ４が流す電流を大きくできるため、寄生トランジスタＱ３が流す電流をさらに低減させることができ、寄生電流による回路の異常動作を防ぐ効果を高めることができる。また、配置できる抵抗Ｒ１の面積が限られる場合でも、上記の形状で抵抗を配置することにより、高い寄生電流の低減効果を得ることが可能である。
【００３０】
（実施の形態４）
図４は本発明の（実施の形態４）を示す。
図４（ｂ）は平面図、図４（ａ）は図４（ｂ）のＡ−Ｂ線に沿った断面図であり、仮想線３１はスクライブレーンを表している。
【００３１】
ラテラルＰＮＰトランジスタＱ１はチップのコーナーに配置されており、ラテラルＰＮＰトランジスタＱ１の周囲４辺のうち２辺はチップの端に面している場合の具体例を示している。
【００３２】
このような場合には、ラテラルＰＮＰトランジスタＱ１とＮＰＮトランジスタＱ２との間に形成されたＮ型島領域１２が、ラテラルＰＮＰトランジスタＱ１とＮＰＮトランジスタＱ２との間だけでなく、チップ端に面している２辺には素子が存在しないので、チップ端に面している２辺を除く残りの２辺をガードするようにＬ字型にＮ型島領域１２を形成し、ここに抵抗を形成するＰ型領域１０ならびにコンタクト領域１１を設けている。
【００３３】
このように、他の２辺方向にのみ抵抗領域Ｒ１を配置することで、寄生トランジスタＱ３による寄生電流を低減することができる。その他は上記の各実施の形態と同じである。
【産業上の利用可能性】
【００３４】
回路の構築に抵抗を必要とするリニア回路などの半導体集積回路の信頼性の向上に有効である。
【図面の簡単な説明】
【００３５】
【図１】本発明の（実施の形態１）による半導体集積回路の断面図と平面図
【図２】本発明の（実施の形態２）による半導体集積回路の断面図と平面図
【図３】本発明の（実施の形態３）による半導体集積回路の断面図と平面図
【図４】本発明の（実施の形態４）による半導体集積回路の断面図と平面図
【図５】従来の半導体集積回路における半導体形成領域と抵抗形成領域を示す平面図
【図６】寄生素子による異常動作が起こる回路例を示す図
【図７】寄生素子による異常動作が起こる場合の構成を示す断面図
【図８】従来の半導体集積回路の断面図と平面図
【符号の説明】
【００３６】
Ｑ１    ラテラルＰＮＰトランジスタ
Ｑ２    ＮＰＮトランジスタ
Ｑ３，Ｑ４    寄生トランジスタ
１    Ｐ型分離領域
２    Ｐ型基板
４    Ｎ型エミッタ領域
５    Ｐ型ベース領域
６    Ｎ型コレクタ領域
９    Ｎ型埋め込み領域
１０    Ｐ型領域
１１    コンタクト領域
１２    Ｎ型島領域
１５    Ｎ型ベース領域
１６    Ｐ型コレクタ領域
１７    Ｐ型エミッタ領域
３１    スクライブレーン
【図１】
2006332214.tif 000003
【図２】
2006332214.tif 000004
【図３】
2006332214.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2006332214.tif 000009
【図８】
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