(57)【要約】【課題】  チップ面積及び消費電流を削減可能な定電流駆動装置を提供する。【解決手段】  基準電流Ｉｒｅｆ１が入力される基準電流入力端子１００の電圧Ｖ１及び基準電圧Ｖ２との電位差に応じた電圧を出力する演算増幅器１２と、演算増幅器１２の出力電圧により基準電流Ｉｒｅｆ１を制御する基準トランジスタＲＴｒ１と、演算増幅器１２の出力に制御電極が接続された駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）をそれぞれ備え、基準電流Ｉｒｅｆ１に対応した駆動電流Ｉ１〜Ｉｎをそれぞれ出力する複数の駆動回路１４＿１〜１４＿（ｎ＋１）とを備える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基準電流入力端子の電圧と基準電圧との電位差に応じた電圧を出力する演算増幅器と、
前記演算増幅器の出力電圧を基準電極に入力し、前記基準電流入力端子に入力される基準電流を制御する基準トランジスタと、
前記演算増幅器の出力に制御電極が接続された駆動トランジスタをそれぞれ備え、前記基準電流に対応した駆動電流により複数の負荷をそれぞれ駆動する複数の駆動回路
とを備えることを特徴とする定電流駆動装置。
【請求項２】
前記駆動電流の電流値を前記駆動回路毎に制御する制御回路を更に備え、
前記複数の駆動回路のそれぞれは、前記制御回路により導通・非導通が制御される複数の駆動トランジスタを備えることを特徴とする請求項１に記載の定電流駆動装置。
【請求項３】
前記複数の駆動トランジスタの各制御電極の電位を電流により調整する調整回路を更に備えることを特徴とする請求項１又は２に記載の定電流駆動装置。
【請求項４】
前記複数の駆動トランジスタのいずれかが出力した駆動電流に応じて前記基準電流に等しい電流を生成する基準電流生成回路を更に備えることを特徴とする請求項１〜３のいずれか１項に記載の定電流駆動装置。
【請求項５】
前記基準電圧を前記演算増幅器に伝達するか否か切替えるスイッチ回路を更に備えることを特徴とする請求項１〜４のいずれか１項に記載の定電流駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の負荷を一定電流で駆動する定電流駆動装置に関する。
【背景技術】
【０００２】
有機エレクトロ・ルミネッセンス（ＥＬ）パネル等の表示パネル内の複数の負荷を電流値一定の駆動電流で駆動する定電流駆動装置においては、表示パネルのサイズに応じて、相互に接続された複数の定電流ドライバ集積回路（ＩＣ）が用いられる。各定電流ドライバＩＣは、基準電流を制御する制御用トランジスタと、基準電流を一定の倍率で増幅して複数の出力端子から駆動電流を出力するカレントミラー回路とを具備する。更に、カレントミラー回路は、制御トランジスタからの基準電流が流れる基準トランジスタと、基準トランジスタとゲート同士がそれぞれ接続され、基準電流に対応した駆動電流をドレインからそれぞれ出力する複数の駆動トランジスタにより構成される（例えば、特許文献１参照。）。尚、基準トランジスタのドレインとゲートは互いに接続される。
【０００３】
上述した定電流ドライバＩＣにおいて、駆動電流の電流値の設定を変更する際、駆動トランジスタのドレイン電位が変化し、ゲート・ドレイン間容量により、ドレイン電位の変化に応答してゲート電位が変動する。この結果、各駆動トランジスタのゲート間を接続する配線（以下において「ゲートライン」という。）にノイズが生じる。ゲートラインに混入するノイズ対策としては、ゲートラインのインピーダンスを低下させるために、基準トランジスタのサイズを増大させて、基準電流を駆動電流の１０倍〜２０倍程度とする必要がある。基準トランジスタ及び基準電流の増加と比例して、定電流ドライバＩＣのチップ面積及び消費電流が増大する。
【特許文献１】特開平２０００−２９３２４５号公報（第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、チップ面積及び消費電流を削減可能な定電流駆動装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様は、基準電流入力端子の電圧と基準電圧との電位差に応じた電圧を出力する演算増幅器と、演算増幅器の出力電圧を基準電極に入力し、基準電流入力端子に入力される基準電流を制御する基準トランジスタと、演算増幅器の出力に制御電極が接続された駆動トランジスタをそれぞれ備え、基準電流に対応した駆動電流により複数の負荷をそれぞれ駆動する複数の駆動回路とを備える定電流駆動装置であることを要旨とする。
【発明の効果】
【０００６】
本発明によれば、チップ面積及び消費電流を削減可能な定電流駆動装置を提供できる。
【発明を実施するための最良の形態】
【０００７】
次に、図面を参照して、本発明の実施形態を説明する。以下の実施形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００８】
本発明の実施形態に係る表示システムは、図１に示すように、複数の定電流ドライバＩＣ１ａ，２ａ，・・・・・及び基準抵抗Ｒ１を具備する定電流駆動装置と、複数の定電流ドライバＩＣ１ａ，２ａ，・・・・・に接続された表示パネル３ａとを備える。複数の定電流ドライバＩＣ１ａ，２ａ，・・・・・においては、定電流ドライバＩＣ１ａをマスタ、定電流ドライバＩＣ２ａをスレーブとするマスタ・スレーブ接続がなされている。定電流ドライバＩＣ２ａの後段以降にも、図示を省略する複数の定電流ドライバＩＣが更に接続される。スレーブ側の定電流ドライバＩＣ２ａの構成は、マスタ側の定電流ドライバＩＣ１ａの構成と同様であるため、以下においては主にマスタ側の定電流ドライバＩＣ１ａについて説明し、重複する説明を省略する。定電流ドライバＩＣ１ａの複数の出力端子１０＿１〜１０＿ｎは、表示パネル３ａの内部の複数の負荷３１＿１〜３１＿ｎにそれぞれ接続される（ｎ；２以上の整数）。定電流ドライバＩＣ１ａは、基準電圧生成回路１１、演算増幅器１２、基準トランジスタＲＴｒ１、複数の駆動回路１４＿１〜１４＿（ｎ＋１）、及び基準電流生成回路１６ａを備える。演算増幅器１２は、基準電流入力端子１００の電圧Ｖ１及び基準電圧Ｖ２との電位差に応じた電圧を出力する。基準トランジスタＲＴｒ１は、演算増幅器１２の出力電圧を制御電極に入力し、基準電流Ｉｒｅｆ１が入力される基準電流Ｉｒｅｆ１を制御する。複数の駆動回路１４＿１〜１４＿（ｎ＋１）は、基準電流Ｉｒｅｆ１に対応した駆動電流Ｉ１〜Ｉｎにより複数の負荷３１＿１〜３１＿ｎをそれぞれ駆動する。複数の駆動回路１４＿１〜１４＿（ｎ＋１）は、演算増幅器１２の出力に制御電極が接続された駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）をそれぞれ備える。
【０００９】
ここで、「制御電極」とは、複数の駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）として金属・酸化膜・半導体（ＭＯＳ）トランジスタ等の電界効果型トランジスタ（ＦＥＴ）を使用する場合はゲート（電極）を意味し、バイポーラトランジスタ等を使用する場合はベース（電極）を意味する。以下においては、基準トランジスタＲＴｒ１及び複数の駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）としてｎ型チャネルのＭＯＳトランジスタ（以下において「ｎＭＯＳトランジスタ」という。）を使用する場合について説明する。基準トランジスタＲＴｒ１のサイズは、各駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）のサイズの例えば１倍〜２倍程度に設計される。即ち、基準電流Ｉｒｅｆ１は、各駆動電流Ｉ１〜Ｉｎの１倍〜２倍程度となる。
【００１０】
また、表示パネル３ａとしては、例えば有機ＥＬパネルが使用できる。この場合、表示パネル３ａの内部の複数の負荷３１＿１〜３１＿ｎ，３２＿１，・・・・・は有機ＥＬ素子等に相当する。表示パネル３ａとして有機ＥＬパネルを使用する場合、定電流ドライバＩＣ１ａの複数の出力端子１０＿１〜１０＿ｎにおけるｎの値、即ち複数の出力端子１０＿１〜１０＿ｎの個数は例えば１２８程度である。
【００１１】
尚、各負荷３１＿１〜３１＿ｎ，３２＿１，・・・・・としての有機ＥＬ素子は、微少電流で駆動可能である。このため、表示パネル３ａとして有機ＥＬパネルを使用する場合、発光ダイオード（ＬＥＤ）パネルを使用する場合よりも各駆動電流Ｉ１〜Ｉｎの電流値が低く設定される。
【００１２】
したがって、表示パネル３ａとして有機ＥＬパネルを使用する場合、各駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）は、例えば図２に示すようなドレイン電位−ドレイン電流特性を有する。これに対して、表示パネル３ａとしてＬＥＤパネルを使用する場合の各駆動トランジスタは、有機ＥＬパネルを使用する場合よりもドレイン電流の電流値が大きい。よって、図２の破線に示すようなドレイン電流の誤差を生じ易くなる。
【００１３】
本発明の実施の形態に係る定電流ドライバＩＣ１ａにおいては、演算増幅器１２の出力を各駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）のゲートに直接接続する構成であっても、有機ＥＬパネル等の微少電流で駆動可能な表示パネル３ａに対し、高精度に各駆動電流Ｉ１〜Ｉｎを供給できる。
【００１４】
更に、基準抵抗Ｒ１は、定電流ドライバＩＣ１ａの基準電流入力端子１００と（外部）高位電源ＶＣＣとの間に接続（外付け）される。演算増幅器１２の正入力端子＋は基準電流入力端子１００に接続され、負入力端子−は基準電圧Ｖ２を生成する基準電圧生成回路１１に接続される。基準電圧生成回路１１としては、出力電圧値が可変であるデジタル／アナログ（Ｄ／Ａ）変換器等が使用できるが、出力電圧値が固定である定電圧回路を使用しても良い。基準トランジスタＲＴｒ１は、演算増幅器１２の出力にゲートが接続され、基準電流入力端子１００にドレインが接続され、低位電源ＧＮＤにソースが接続される。
【００１５】
また、演算増幅器１２は、電圧Ｖ１と基準電圧Ｖ２とが等しくなるように基準トランジスタＲＴｒ１のゲート電位を制御する。即ち、基準電流Ｉｒｅｆ１の電流値を調整することにより、電圧Ｖ１を基準電圧Ｖ２の値に等しくする。ここで、（外部）高位電源ＶＣＣの電圧値をＶＣＣ［Ｖ］、基準抵抗Ｒ１の抵抗値をＲ１［Ω］、基準電流入力端子１００の電圧値をＶ１［Ｖ］とすると、基準電流Ｉｒｅｆ１［Ａ］は、
Iref1=(VCC-V1)/R1                          ・・・（１）
となる。式１において、電圧Ｖ１は基準電圧Ｖ２に等しくなるため、基準抵抗Ｒ１及び基準電圧Ｖ２により基準電流Ｉｒｅｆ１を設定可能となる。
【００１６】
第１駆動回路１４＿１の内部の第１駆動トランジスタＤＴｒ１は、第１出力端子１０＿１にドレインが接続され、演算増幅器１２の出力にゲートが接続され、低位電源ＧＮＤにソースが接続される。同様に、第ｎ駆動回路１４＿ｎの内部の第ｎ駆動トランジスタＤＴｒｎは、第ｎ出力端子１０＿ｎにドレインが接続され、演算増幅器１２の出力にゲートが接続され、低位電源ＧＮＤにソースが接続される。第（ｎ＋１）駆動回路１４＿（ｎ＋１）の内部の第（ｎ＋１）駆動トランジスタＤＴｒ（ｎ＋１）は、基準電流生成回路１６ａにドレインが接続され、演算増幅器１２の出力にゲートが接続され、低位電源ＧＮＤにソースが接続される。この結果、第１駆動トランジスタＤＴｒ１〜第（ｎ＋１）駆動トランジスタＤＴｒ（ｎ＋１）は、基準トランジスタＲＴｒ１と共にカレントミラー回路を構成する。尚、第１駆動トランジスタＤＴｒ１〜第（ｎ＋１）駆動トランジスタＤＴｒ（ｎ＋１）間のノードｎ1（ゲート配線）が、上述したゲートラインに相当する。
【００１７】
このように、ゲートラインのノイズ対策として、出力インピーダンスの低い演算増幅器１２によりゲートラインを低インピーダンスとするため、基準トランジスタＲＴｒ１を極端に大きくする必要がなく、チップ面積を削減可能となる。
【００１８】
比較例として、背景技術に係る定電流ドライバＩＣの構成の場合、ゲートラインに混入するノイズを回避するためには、カレントミラー回路を構成する基準トランジスタのサイズを駆動トランジスタのサイズの１０倍〜２０倍程度とする必要がある。一方、図１に示す基準トランジスタＲＴｒ１のサイズは、各駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）のサイズの例えば１倍〜２倍程度で済み、比較例よりも大幅に基準トランジスタＲＴｒ１のサイズを削減できる。更に、基準電流の制御だけに用いられる制御トランジスタを不要とすることができる。
【００１９】
また、基準電流生成回路１６ａは、図３に示すように、第（ｎ＋１）駆動回路１４＿（ｎ＋１）からの駆動電流Ｉ（ｎ＋１）に応じて、基準電流Ｉｒｅｆ１に等しい電流Ｉｒｅｆ２を生成する。基準電流生成回路１６ａからの電流Ｉｒｅｆ２は、図１に示す基準電流出力端子１０１を介して、スレーブ側の定電流ドライバＩＣ２ａの基準電流入力端子２００に入力される。即ち、基準抵抗Ｒ１が接続されるのはマスタ側の定電流ドライバＩＣ１ａのみであり、スレーブ側の定電流ドライバＩＣ２ａには、マスタ側の定電流ドライバＩＣ１ａで生成された基準電流が供給される。
【００２０】
図３に示す基準電流生成回路１６ａは、例えば、第１ミラートランジスタＭＴｒ１ａ〜第４ミラートランジスタＭＴｒ４ａ備える。第１ミラートランジスタＭＴｒ１ａ〜第４ミラートランジスタＭＴｒ４ａとしては、例えばｐＭＯＳトランジスタが使用できる。第１ミラートランジスタＭＴｒ１ａと第２ミラートランジスタＭＴｒ２ａによりカレントミラー回路が、第３ミラートランジスタＭＴｒ３ａと第４ミラートランジスタＭＴｒ４ａによりカレントミラー回路がそれぞれ構成される。
【００２１】
よって、第１ミラートランジスタＭＴｒ１ａ及び第３ミラートランジスタＭＴｒ３ａに流れる電流Ｉ（ｎ＋１）に対応して、第２ミラートランジスタＭＴｒ２ａ及び第４ミラートランジスタＭＴｒ４ａは、図１に示すスレーブ側の定電流ドライバＩＣ２ａの基準電流Ｉｒｅｆ２を出力する。ここで、スレーブ側の基準電流Ｉｒｅｆ２は、マスタ側の基準電流Ｉｒｅｆ１と等しいことが要求されるため、基準電流Ｉｒｅｆ２を電流Ｉ（ｎ＋１）の１倍〜２倍程度とする。即ち、第２ミラートランジスタＭＴｒ２ａ及び第４ミラートランジスタＭＴｒ４ａのそれぞれのサイズは、第１ミラートランジスタＭＴｒ１ａ及び第３ミラートランジスタＭＴｒ３ａのそれぞれのサイズの１倍〜２倍程度に設計される。
【００２２】
ここで、比較例として、背景技術に係る定電流ドライバＩＣの場合、基準電流が駆動電流の１０倍〜２０倍程度であるため、第２ミラートランジスタＭＴｒ２ａ及び第４ミラートランジスタＭＴｒ４ａのそれぞれのサイズは、第１ミラートランジスタＭＴｒ１ａ及び第３ミラートランジスタＭＴｒ３ａのそれぞれのサイズの１０倍〜２０倍程度となる。
【００２３】
したがって、図１に示す定電流ドライバＩＣ１ａによれば、基準トランジスタＲＴｒ１を小型化できるのみでなく、基準電流生成回路１６ａも小型化・低消費電流化できる。
【００２４】
図１に示す第１駆動回路１４＿１は、図４に示すように、複数の第１駆動トランジスタＤＴｒ１＿１，ＤＴｒ１＿２，ＤＴｒ１＿３，・・・・・を含むことが可能である。複数の第１駆動トランジスタＤＴｒ１＿１，ＤＴｒ１＿２，ＤＴｒ１＿３，・・・・・のうちで導通状態となる駆動トランジスタの個数により、駆動電流Ｉ１の電流値が制御される。よって、図１に示す表示パネル３ａの負荷（例えば有機ＥＬ素子）毎に階調を制御できる。制御回路１３は、各第１駆動トランジスタＤＴｒ１＿１，ＤＴｒ１＿２，ＤＴｒ１＿３，・・・・・に駆動電流Ｉ１を流すか否か制御する制御データを出力する。
【００２５】
複数の第１駆動トランジスタＤＴｒ１＿１，ＤＴｒ１＿２，ＤＴｒ１＿３，・・・・・は、例えば、同一サイズ又はそれぞれ異なるサイズに設計される。図３に示す例において、複数の第１駆動トランジスタＤＴｒ１＿１，ＤＴｒ１＿２，ＤＴｒ１＿３，・・・・・の各ドレインと第１出力端子１０＿１との間に、制御データによりオン・オフする複数のスイッチ回路ＳＷ１，ＳＷ２，ＳＷ３，・・・・・がそれぞれ接続されているが、各第１駆動トランジスタＤＴｒ１＿１，ＤＴｒ１＿２，ＤＴｒ１＿３，・・・・・のソース又はゲートにスイッチ回路を接続する構成でも良い。
【００２６】
更に、制御回路１３は、図５に示すように、例えば、シフトレジスタ１３１、サンプリングレジスタ１３２、及びロードレジスタ１３３等を備える。シフトレジスタ１３１は、クロックＣＬＫに同期して、シリアルデータとして入力される入力データＤＩ／Ｏを順次シフトする。サンプリングレジスタ１３２の内部には、例えば複数のラッチ回路が備えられ、シフトレジスタ１３１のシフト出力によって、階調データＤ０，Ｄ１，・・・・・をサンプリングする。ロードレジスタ１３３は、ロード信号ＬＯＡＤと同期して、サンプリングレジスタ１３２が出力する階調データを取り込んで、図１に示す各駆動回路１４＿１〜１４＿（ｎ＋１）の制御データとして出力する。
【００２７】
このように、本発明の実施形態に係る定電流駆動装置によれば、基準トランジスタＲＴｒ１のサイズを増大させることなく、ゲートラインの電位変動（ノイズ）の発生を防止できる。また、基準電流Ｉｒｅｆ１の電流値を小さく保つことが可能となるため、定電流ドライバＩＣ１ａの消費電流を削減できる。また、基準トランジスタＲＴｒ１と各駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）の出力電流比が小さいので、プロセスばらつきが生じても、ミラー比等の回路定数の誤差により出力電流値に大幅な誤差が生じることがない。
【００２８】
（第１変形例）
本発明の実施形態の第１変形例に係る定電流ドライバＩＣ１ｂとして、図６に示すように、複数の駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）の各ゲートに接続された調整回路１７を更に備える構成でも良い。調整回路１７は、複数の駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）のプロセスばらつき、特に閾値電圧Ｖｔｈのばらつきを補正するために、複数の駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）のそれぞれのゲート電位を電流により調整（補正）する。
【００２９】
基準トランジスタＲＴｒ１及び複数の駆動回路１４＿１〜１４＿ｎにより多出力のカレントミラー回路を構成した場合、第１出力端子１０＿１及び第ｎ出力端子１０＿ｎ間の距離が増大し、半導体ウェハ内の閾値電圧Ｖｔｈのばらつきによる駆動電流値の誤差が無視できなくなってくる。
【００３０】
図６に示す調整回路１７は、ゲートラインの寄生抵抗（配線抵抗）を利用して、ゲートラインに電流を流すことにより、各駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）のゲート電位を調整する。調整回路１７は、例えば、各駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）の最終段側に配置される。尚、調整回路１７は、閾値電圧Ｖｔｈの誤差に対応して電流可変機能を有する
一例として、第１駆動トランジスタＤＴｒ１を基準として第（ｎ＋１）駆動トランジスタＤＴｒ（ｎ＋１）の閾値電圧Ｖｔｈが１０［ｍＶ］プラス側に誤差を生じているとした場合、ゲートライン両端間の寄生抵抗を５００［Ω］と仮定して、調整回路１７は、ゲートラインに−２０［μＡ］の電流ＩＢを流す。この結果、
-20μA×500Ω=-10mV              ・・・（２）
となり、閾値電圧Ｖｔｈの誤差が補正される。
【００３１】
各駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）の閾値電圧Ｖｔｈは、図７の“ａ”及び“ｃ”に示すように、第１駆動トランジスタＤＴｒ１側を基準とすると、最終段側、即ち第ｎ＋１駆動トランジスタＤＴｒ（ｎ＋１）側であるほど誤差が大きくなる。この結果、各駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）の閾値電圧Ｖｔｈのドレイン電位が同一であっても閾値電圧Ｖｔｈのばらつきに起因してドレイン電流にばらつきが生じる。図７の“ａ”は、最終段側であるほど閾値電圧Ｖｔｈが低下する場合を示している。図７の“ｂ”は、閾値電圧Ｖｔｈのばらつきが生じていない理想的な駆動電流（ドレイン電流）の特性を示している。図７の“ｃ”は、最終段側であるほど閾値電圧Ｖｔｈが増加する場合を示している。
【００３２】
定電流ドライバＩＣ１ｂのドレイン電流特性が図７の“ａ”の特性を示した場合、調整回路１７がプラスの電流ＩＡをゲートラインに流すことで、図７の“ｂ”の特性に補正可能となる。これに対して定電流ドライバＩＣ１ｂのドレイン電流特性が図７の“ｃ”の特性を示した場合、調整回路１７がマイナスの電流ＩＢをゲートラインに流すことで、図７の“ｂ”の特性に補正可能となる。
【００３３】
本発明の実施形態の第１変形例に係る定電流ドライバＩＣ１ｃによれば、ゲートラインに電流でトリミングを掛ける調整回路１７を接続しているので、電流誤差を補正可能となる。
【００３４】
（第２変形例）
本発明の実施形態の第２変形例に係る定電流ドライバＩＣ１ｃとして、図８に示すように、基準トランジスタＲＴｒ１及び複数の駆動トランジスタＤＴｒ１〜ＤＴｒ（ｎ＋１）として、ｐＭＯＳトランジスタを使用する構成でも良い。この場合、定電流ドライバＩＣ１ｃが駆動する複数の負荷３１＿１〜３１＿ｎは、定電流ドライバＩＣ１ｃの複数の出力端子１０＿１〜１０＿ｎと（外部）低位電源ＧＮＤとの間に接続される。
【００３５】
この場合、図９に示すように、基準電流生成回路１６ｂの第１ミラートランジスタＭＴｒ１ｂ〜第４ミラートランジスタＭＴｒ４ｂとしては、例えばｎＭＯＳトランジスタが使用される。また、図１０に示すように、各第１駆動トランジスタＤＴｒ１＿１，ＤＴｒ１＿２，ＤＴｒ１＿３，・・・・・としてｐＭＯＳトランジスタが使用される。
【００３６】
本発明の実施形態の第２変形例に係る定電流ドライバＩＣ１ｃによれば、（外部）低位電源ＧＮＤ側に各負荷３１＿１〜３１＿ｎ，３２＿１，・・・・・が接続される構成の表示パネル３ｂに対しても対応可能となる。
【００３７】
（第３変形例）
本発明の実施形態の第３変形例に係る定電流ドライバＩＣ１ｄとして、図１１に示すように、基準電圧生成回路１１と演算増幅器１２との間に接続されたスイッチ回路ＳＷ１００を更に備える構成でも良い。スイッチ回路ＳＷ１００は、基準電圧入力端子１１０及び基準電圧生成回路１１のいずれかを選択する。図１１にておいては、マスタ側の定電流ドライバＩＣ１ｄのスイッチ回路ＳＷ１００は基準電圧生成回路１１を選択し、スレーブ側の定電流ドライバＩＣ２ｃのスイッチ回路ＳＷ２００は基準電圧入力端子２１０を選択している。
【００３８】
本発明の実施形態の第３変形例に係る定電流ドライバＩＣ１ｄによれば、スイッチ回路ＳＷ１００を備えることにより、同一構成の定電流ドライバＩＣをマスタ側及びスレーブ側のいずれにも利用可能となる。
【００３９】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００４０】
上述した実施形態においては、各トランジスタとしてＭＯＳトランジスタを使用する一例を説明したが、ＭＯＳトランジスタに限らずバイポーラトランジスタ等の他のトランジスタを使用可能である。
【００４１】
また、表示パネルとして有機ＥＬパネルを使用する場合について説明したが、微少電流で駆動可能な表示パネルであれば、有機ＥＬパネルに限定されることなく様々な表示パネルに対して本発明の実施形態に係る定電流駆動装置を適用できる。
【００４２】
このように本発明は、ここでは記載していない様々な実施形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態に係る表示システムの構成例を示す回路ブロック図である。
【図２】本発明の実施形態に係る駆動トランジスタの特性を示すグラフである。
【図３】本発明の実施形態に係る基準電流生成回路の構成例を示す回路ブロック図である。
【図４】本発明の実施形態に係る駆動回路の構成例を示す回路ブロック図である。
【図５】本発明の実施形態に係る制御回路の構成例を示す回路ブロック図である。
【図６】本発明の実施形態の第１変形例に係る定電流ドライバＩＣの構成例を示す回路ブロック図である。
【図７】本発明の実施形態の第１変形例に係る駆動トランジスタの閾値電圧ばらつきを示すグラフである。
【図８】本発明の実施形態の第２変形例に係る表示システムの構成例を示す回路ブロック図である。
【図９】本発明の実施形態の第２変形例に係る基準電流生成回路の構成例を示す回路ブロック図である。
【図１０】本発明の実施形態の第２変形例に係る駆動回路の構成例を示す回路ブロック図である。
【図１１】本発明の実施形態の第３変形例に係る定電流駆動装置の構成例を示す回路ブロック図である。
【符号の説明】
【００４４】
１２…演算増幅器
１３…制御回路
１４＿１〜１４＿（ｎ＋１）…複数の駆動回路
１７…調整回路
３１＿１〜３１＿ｎ…複数の負荷
１００，２００…基準電流入力端子
ＤＴｒ１〜ＤＴｒ（ｎ＋１）…複数の駆動トランジスタ
ＲＴｒ１…基準トランジスタ
ＳＷ１００，ＳＷ２００…スイッチ回路
【図１】
2006318183.tif 000003
【図２】
2006318183.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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