(57)【要約】【課題】第１の極性のウェル領域の周囲に第１の極性とは逆極性の第２の極性のウェル領域が配置された半導体装置及びその製造方法に関し、簡単な製造工程で、第１の極性のウェル領域上に第１の極性とは逆の第２の極性の領域が形成された半導体装置及びその製造方法を提供することを目的とする。【解決手段】本発明は、第１の極性のウェル領域（１２１）の周囲に第２の極性のウェル領域（１３１、１４１）が配置された半導体装置において、第１の極性のウェル領域上に設けられ、第２の極性のウェル領域（１３１、１４１）を第１の極性のウェル領域（１２１）上で重ね合わせることにより形成された領域を有することを特徴とする。【選択図】図１
2006332371.tif 000002
【特許請求の範囲】
【請求項１】
第１の極性のウェル領域の周囲に該第１の極性とは逆極性の第２の極性のウェル領域が配置された半導体装置において、
前記第１の極性のウェル領域上に設けられ、前記第２の極性のウェル領域を前記第１の極性のウェル領域上で重ね合わせることにより形成された領域を有することを特徴とする半導体装置。
【請求項２】
前記領域は、ディプリーション型ＭＯＳトランジスタのチャネル領域であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記前記第２の極性のウェル領域には、エンハンスメント型ＭＯＳトランジスタが形成されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
第１の極性のウェル領域の周囲に第２の極性のウェル領域が配置された半導体装置の製造方法において、
前記第２の極性のウェル領域を前記第１の極性のウェル領域上で重ね合わせることにより、前記第１の極性のウェル領域上に第１の極性の領域を形成することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の極性のウェル領域の周囲に前記第２の極性のウェル領域を形成する第１の工程と、
前記第２の極性のウェル領域が前記第１の極性の領域上で重なり合うように、ウェル領域を拡散させる第２の工程とを有することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、特に、第１の極性のウェル領域の周囲に第１の極性とは逆極性の第２の極性のウェル領域が配置された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタには、主に、エンハンスメント型及びディプリーション型がある。
【０００３】
エンハンスメント型ＭＯＳトランジスタは、ゲート電圧をかけない状態でドレイン電流が流れない構造とされたＭＯＳトランジスタである。また、ディプリーション型ＭＯＳトランジスタは、ゲート電圧をかけない状態でドレイン電流が流れる構造とされたＭＯＳトランジスタである。
【０００４】
このうち、ディプリーション型ＭＯＳトランジスタは、ゲートに低濃度不純物領域から構成されるチャネル領域を有する（特許文献１参照）。
【０００５】
図５は従来のディプリーション型ｎチャネルＭＯＳトランジスタの一例の断面図を示す。
【０００６】
ディプリーション型ｎチャネルＭＯＳトランジスタを製造する場合、まず、図５（Ａ）に示すように半導体基板１上にｐ型ウェル領域２を形成し、素子を形成する部分が開口されるようにフィールド酸化膜３及びフォトレジスト４を形成する。次に、開口部５に低濃度で不純物をイオン注入することにより、チャネル領域６を形成する。チャネル領域６は、フォトリソグラフ工程により開口し、開口にリンやヒ素などのｎ型の不純物を低濃度でイオン注入し、フォトレジスト４を剥離した後、アニーリングを行なうことにより、ｐ型ウェル領域２の表面の不純物濃度を薄くすることにより、浅いｎ型領域を形成したものである。
【０００７】
チャネル領域６を形成した後、図５（Ｂ）に示すようにゲート領域にゲート領域に酸化膜１３及びポリシリコンゲート１４を積層する。さらに、ドレーン及びソースを構成する高濃度不純物領域１１、１２を形成する。
【０００８】
以上により、ディプリーション型ｍチャネルＭＯＳトランジスタが形成される。
【特許文献１】特開昭６４−１８２６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかるに、従来の半導体装置では、ディプリーション型ＭＯＳトランジスタのチャネル領域６は、フォトリソグラフ工程により開口し、開口にリンやヒ素などのｎ型の不純物を低濃度でイオン注入し、フォトレジスト４を剥離した後、アニーリングを行なうことにより、ｐ型ウェル領域２の表面の不純物濃度を薄くすることにより、浅いｎ型領域を形成するため、チャネル領域専用の工程が必要となり、工程が長くなるなどの課題があった。
【００１０】
本発明は上記の点に鑑みてなされたもので、簡単な製造工程で、第１の極性のウェル領域上に第１の極性とは逆の第２の極性の領域が形成された半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、第１の極性のウェル領域（１２１）の周囲に第２の極性のウェル領域（１３１、１４１）が配置された半導体装置において、第１の極性のウェル領域（１２１）上に設けられ、第２の極性のウェル領域（１３１、１４１）を第１の極性のウェル領域（１２１）上で重ね合わせることにより形成された領域（１２４）を有することを特徴とする。
【００１２】
領域（１２４）は、ディプリーション型ＭＯＳトランジスタ（１１１）のチャネル領域であることを特徴とする。
【００１３】
第２の極性のウェル領域（１３１、１４１）には、エンハンスメント型ＭＯＳトランジスタ（１１２、１１３）が形成されていることを特徴とする。
【００１４】
第１の極性のウェル領域（１２１）の周囲に第２の極性のウェル領域（１３１、１４１）が配置された半導体装置の製造方法において、第２の極性のウェル領域（１３１、１４１）を第１の極性のウェル領域（１２１）上で重ね合わせることにより、第１の極性のウェル領域（１２１）上に第１の極性の領域（１２４）を形成することを特徴とする。
【００１５】
第１の極性のウェル領域（１２１）の周囲に第２の極性のウェル領域（１３１、１４１）を形成する第１の工程と、第２の極性のウェル領域（１３１、１４１）が第１の極性の領域（１２１）上で重なり合うように、ウェル領域を拡散させる第２の工程とを有することを特徴とする。
【００１６】
なお、上記参照符号はあくまでも参考であり、これによって、特許請求の範囲の記載が限定されるものではない。
【発明の効果】
【００１７】
本発明によれば、第２の極性のウェル領域が第１の極性の領域上で重なり合うように、ウェル領域を拡散させることにより、第２の極性の領域を形成することにより、第１の極性の領域を形成するための専用の工程が不要となるので、製造工程を簡略化できる。
【発明を実施するための最良の形態】
【００１８】
〔構成〕
図１は本発明の一実施例の断面図を示す。
【００１９】
本実施例の半導体装置１００は、少なくともディプリーション型ｎチャネルＭＯＳトランジスタ１１１、エンハンスメント型ｐチャネルＭＯＳトランジスタ１１２、１１３、並びに、エンハンスメント型ｎチャネルＭＯＳトランジスタ１１４を半導体基板１１５上に近接して配置した構成とされており、いわゆる、セルフ・アライン・ツイン・ウェル（self-align-twin-well）構造とされている。
【００２０】
ディプリーション型ｎチャネルＭＯＳトランジスタ１１１は、ｐ型ウェル領域１２１、高濃度ｎ型領域１２２、１２３、チャネル領域１２４、ゲート酸化膜１２５、ポリシリコンゲート１２６から構成され、エンハンスメント型ｐチャネルＭＯＳトランジスタ１１２とエンハンスメント型ｐチャネルＭＯＳトランジスタ１１３との間に隣接して配置されている。ディプリーション型ｎチャネルＭＯＳトランジスタ１１１は、エンハンスメント型ｐチャネルＭＯＳトランジスタ１１２、１１３、及び、エンハンスメント型ｎチャネルＭＯＳトランジスタ１１４を製造する工程を用いて、エンハンスメント型ｐチャネルＭＯＳトランジスタ１１２、１１３、及び、エンハンスメント型ｎチャネルＭＯＳトランジスタ１１４と同時に形成される。
【００２１】
また、エンハンスメント型ｐチャネルＭＯＳトランジスタ１１２は、ｎ型ウェル領域１３１、高濃度ｐ型領域１３２、１３３、ゲート酸化膜１３４、ポリシリコンゲート１３５から構成されおり、ディプリーション型ｎチャネルＭＯＳトランジスタ１１１とエンハンスメント型ｎチャネルＭＯＳトランジスタ１１４との間に隣接して配置されている。
【００２２】
さらに、エンハンスメント型ｐチャネルＭＯＳトランジスタ１１３は、ｎ型ウェル領域１４１、高濃度ｐ型領域１４２、１４３、ゲート酸化膜１４４、ポリシリコンゲート１４５から構成されている。エンハンスメント型ｎチャネルＭＯＳトランジスタ１１４は、ｐ型ウェル領域１５１、高濃度ｎ型領域１５２、１５３、ゲート酸化膜１５４、ポリシリコンゲート１５５から構成されている。
【００２３】
なお、ディプリーション型ｎチャネルＭＯＳトランジスタ１１１のチャネル領域１２４は、ｐ型ウェル領域１２１及びエンハンスメント型ｐチャネルＭＯＳトランジスタ１１２のｎ型ウェル領域１３１、並びに、エンハンスメント型ｐチャネルＭＯＳトランジスタ１１３のｎ型ウェル領域１４１を重ね合わせた領域に形成されている。
【００２４】
〔製造方法〕
図２及び図３は半導体装置１００の製造方法を説明するための図を示す。
【００２５】
まず、図２（Ａ）に示すようにシリコンウェハ全面に渡って、酸化膜１６１及び窒化膜１６２を成膜し、ｎ型ウェル領域１３１、１４１を作成する領域が開口するように、フォトリソグラフ及びエッチングによりフォトレジスト１６３を形成し、さらに、形成したｎ型ウェル１３１、１４１を形成する領域にドナーであるリンをイオン注入などによってドーピングする。酸化膜１６１は、二酸化シリコン（ＳｉＯ2）からなる薄いシリコン酸化膜により構成されている。
【００２６】
次に、半導体基板１１５をアニーリングすることにより、ｎ型ウェル領域１３１、１４１を形成する領域にドーピングされたドナーが拡散し、図２（Ｂ）に示すようにｎ型ウェル領域１３１、１４１が形成される。このとき、深さ方向である矢印Ｚ方向の拡散距離を「１」としたとき、周囲方向である矢印Ｘ方向への拡散距離は略「０．８」となる。さらに、このとき、図２（Ｂ）に示すようにｎ型ウェル領域１３１、１４１の開口部に厚い酸化膜１７１が形成される。
【００２７】
次に、図２（Ｃ）に示すように半導体基板１１５の全面にアクセプタであるボロンがイオン注入などによってドーピングされる。
【００２８】
次に、半導体基板１１５をアニーリングすることにより、ドナーが図３（Ａ）に一点鎖線で示す程度まで拡散するとともに、アクセプタが図３（Ａ）に破線で示す程度まで拡散する。ドナーが図３（Ａ）に一点鎖線で示す程度まで拡散し、アクセプタが図３（Ａ）に破線で示す程度まで拡散することにより、アクセプタによりｐ型ウェル領域１２１、１５１が形成される。また、ドナーが図３（Ａ）に一点鎖線で示す程度まで拡散することによりｎ型ウェル領域１３１の矢印Ｘ１方向の端部とｎ型ウェル領域１４１の矢印Ｘ２方向の端部とがより重なり合いｐ型ウェル領域１２１の表面、略中央に低濃度ｎ型領域１９１が形成される。なお、この低濃度ｎ型領域１９１が図１に示すディプリーション型ｎチャネルＭＯＳトランジスタ１１１のチャネル領域１２４となる。また、このとき、図３（Ａ）に示すように全面に渡って厚い酸化膜２０１が形成される。
【００２９】
次に、図３（Ｂ）に示すようにゲート酸化膜１２５、１３４、１４４、１５４及びポリシリコンゲート１２６、１３５、１５５が形成される。
【００３０】
次に、ｐ型ウェル領域１２１の低濃度ｎ型領域１９１の矢印Ｘ２方向側に高濃度ｎ型領域１２２を形成し、低濃度ｎ型領域１９１の矢印Ｘ１方向側に高濃度ｎ型領域１２３を形成するとともに、ｐ型ウェル領域１５１に高濃度ｎ型領域１５２、１５３を形成する。さらに、ｎ型ウェル領域１３１に高濃度ｐ型領域１３２、１３３を形成するとともに、ｎ型ウェル領域１４１に高濃度ｎ型領域１４２、１４３を形成する。なお、高濃度ｐ型領域１３２、１３３、１４２、１４３を形成した後に、高濃度ｎ型領域１２２、１２３、１５２、１５３を形成するようにしてもよい。
【００３１】
以上のような工程により、図１に示すような半導体装置１００が形成される。
【００３２】
〔効果〕
本実施例によれば、ディプリーション型ｎチャネルＭＯＳトランジスタ１１１のチャネル領域１２４をｐ型ウェル領域１２１及びエンハンスメント型ｐチャネルＭＯＳトランジスタ１１２のｎ型ウェル領域１３１、並びに、エンハンスメント型ｐチャネルＭＯＳトランジスタ１１３のｎ型ウェル領域１４１を重ね合わせて構成することにより、専用の工程を設定することなく、チャネル領域１２４を形成することが可能となる。よって、製造工程を簡略化できる。また、ディプリーション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタとが混在するような半導体装置においては製造工程が簡単なエンハンスメント型ＭＯＳトランジスタの製造工程で、ディプリーション型ＭＯＳトランジスタを合わせて形成することができる。
【００３３】
〔変形例〕
なお、本実施例では、ディプリーション型ｎチャネルＭＯＳトランジスタ１１１を製造場合について説明したが、拡散抵抗を構成する場合に適用することも可能である。
【００３４】
図４は本発明の他の実施例の構成図を示す。同図中、図１と同一構成部分には、同一符号を付し、その説明は省略する。図４（Ａ）は断面図、図４（Ｂ）は要部の平面図を示す。
【００３５】
本実施例の半導体装置２００は、ディプリーション型ｎチャネルＭＯＳトランジスタ１１１に代えて、拡散抵抗２０１を設けた構成とされている。拡散抵抗２０１は、図１に示すディプリーション型ｎチャネルＭＯＳトランジスタ１１１のチャネル領域１２４の両端に電極２１１、２１２を設けた構成とされている。
【００３６】
〔その他〕
また、上記実施例では、ディプリーション型ｎチャネルＭＯＳトランジスタ１１１を例に説明を行なったが、周囲のウェル領域の極性をｐ型とすることにより、ディプリーション型ｐチャネルＭＯＳトランジスタも同様な工程で製造することもできる。
【００３７】
さらに、上記実施例では、周囲のウェル領域にエンハンスメント型ＭＯＳトランジスタを搭載した構成について説明したが、周囲のウェル領域には、ＭＯＳトランジスタ以外の他の素子を搭載するようにしてもよい。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施例の断面図である。
【図２】半導体装置１００の製造方法を説明するための図である。
【図３】半導体装置１００の製造方法を説明するための図である。
【図４】本発明の他の実施例の構成図である。
【図５】従来のディプリーション型ｎチャネルＭＯＳトランジスタの一例の断面図である。
【符号の説明】
【００３９】
１００、２００  半導体装置
１１１  ディプリーション型ｎチャネルＭＯＳトランジスタ
１１２、１１３  エンハンスメント型ｐチャネルＭＯＳトランジスタ
１１４  エンハンスメント型ｎチャネルＭＯＳトランジスタ
１２１、１５１  ｐ型ウェル領域、１３１、１４１  ｎ型ウェル領域
１２２、１２３、１５２、１５３  高濃度ｎ型領域
１３２、１３３、１４２、１４３  高濃度ｐ型領域
１２４  チャネル領域
１２５、１３４、１４４、１５４  酸化膜
１２６、１３５、１５５、１４５  ポリシリコンゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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