(57)【要約】【課題】  プロセッサの多重化構成により実現されている高信頼性制御装置において、記憶装置のソフトエラーまたは固定エラーによる記憶装置のエラーの潜在を防止すること、多ビットエラーに関するエラー検出方法を提供する。【解決手段】  プロセッサ２と記憶装置３との処理系統を服す備え、複数系統で同じ処理を行う高信頼性制御装置において、自己チェック機能を有する比較装置１を設け、制御サイクル内のアイドル時間に記憶装置をアクセスし、比較動作させることにより、エラー検知を行う。【選択図】        図１
2006011576.tif 000002
【特許請求の範囲】
【請求項１】
同一動作周波数で同一の処理を行う複数のプロセッサと、前記複数のプロセッサから独立に書き込み／読み出しを受ける記憶装置と、前記プロセッサの演算経過／演算結果を逐次比較し、同一の場合に処理は正当と診断する比較装置を備えた制御装置において、
複数の記憶装置内の内容を比較することによって、記憶装置のエラー検知を行うことを特徴とする多重化処理装置を有する高信頼性制御装置。
【請求項２】
請求項１記載の高信頼性制御装置において、制御サイクル内のアイドル時間を利用し、上記記憶装置内の内容を順次読み出し、他系の記憶装置内の内容と比較し、記憶装置のエラー検知を行なうことを特徴とする多重化処理装置を有する高信頼性制御装置。
【請求項３】
請求項１または２の高信頼性制御装置において、自己チェック回路を内蔵した比較装置によって比較を行うことを特徴とする多重化処理装置を有する高信頼性制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセッサの多重化構成により実現する高信頼性および高安全性を求められる高信頼性制御装置に関するものである。
【背景技術】
【０００２】
近年、システムの高信頼性が要求されてきており、プロセッサを多重化構成した高信頼性制御装置が開発されている。高信頼性の例として、例えば、鉄道保安システム等誤った演算によって誤制御を行ったときに直接人命等に関わる事故に結びつく危険性を持ったシステムでは、障害発生により人命に関わる危険側動作を行わない、フェールセーフ性が強く要求されている。そのため、従来から様々な方式による高信頼性システムが開発、実用化されてきた。
【０００３】
その中の一つの方法として、プロセッサを多重化して、演算経過／演算結果を常時比較して故障を検知する方法がある。その一例として、プロセッサを二重化し、それぞれのプロセッサから独立に書き込み／読み出しを受ける記憶装置と、プロセッサの異常を検出するためのバス比較装置で構成される制御装置が提案されている（例えば、特許文献１参照）。
【０００４】
本発明を適用する情報処理装置システムでは、主記憶装置におけるメモリ素子の内容が宇宙線、放射線等の影響によりビット反転を起こすソフトエラーが間欠的に発生する。このソフトエラーとメモリ素子の不良による固定エラーはシステムの誤制御に直接的に影響する。適用する高信頼性システムにおいては、誤制御が人命に関わることから、エラーをできる限り潜在させず、早くエラー検知することが望ましい。
【０００５】
従来技術の例として、書き込み時に各記憶装置への書き込み内容にパリティビットを付加し、読み出し時に記憶装置の内容とパリティビットからソフトエラーや固定エラーを検出する方法が挙げられる。しかし、パリティビットでは１ビットエラーに関しては確実に検出できるが、多ビットエラーに関しては検知できない可能性があった。
【０００６】
このような問題点に関し、多ビットエラー時におけるエラー検知を可能とすることが望まれる。すなわち、パリティビットによっても、検知できないおそれがある多ビットエラーについても、比較装置を使用することにより、エラー検知することが望まれる。
【０００７】
よって、図１に示すようにプロセッサと記憶装置からなるシステムを複数並列に設けその出力を比較装置で比較する構成の制御装置では、ソフトエラーや固定エラーが発生した場合には当該メモリのアクセス時に各系の比較動作を行うことによって、検知が可能となる。しかし、当該メモリへアクセスするまで、エラーが潜在することとなる。
【０００８】
そこで、図１に示す構成の高信頼性制御装置において、ソフトエラー、または固定エラーの潜在を防ぐため、通常の記憶装置へのアクセスとは独立して記憶装置へアクセスを行い、積極的に比較を動作させ、不一致発生時にはシステムを停止させることで安全性を確保することが望まれる。
【特許文献１】特開２０００−２７６２０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
パリティビットを使用していた従来技術では、多ビットエラーを検出できない可能性があるという問題があった。また、記憶装置のソフトエラー、又は固定エラー発生時には、当該メモリにアクセスするまで、エラーを検知できず、エラーが潜在する可能性があるという問題があった。
【００１０】
これに鑑み、本発明は、高信頼性が要求される制御装置において、多ビットエラー時におけるエラー検知を可能とし、ソフトエラーまたは固定エラーの潜在を防ぐため、通常の記憶装置へのアクセスとは独立して記憶装置へアクセスを行い、積極的に比較を動作させ、不一致発生時にはシステムを停止させて、不一致時にシステムを停止させることを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は、同一動作周波数で同一の処理を行う複数のプロセッサと、前記複数のプロセッサから独立に書き込み／読み出しを受ける記憶装置と、前記プロセッサの演算経過／演算結果を逐次比較し、同一の場合に処理は正当と診断する比較装置を備えた制御装置において、複数の記憶装置内の内容を比較することによって、記憶装置のエラー検知を行うようにした。
【００１２】
本発明は、上記高信頼性制御装置において、制御サイクル内のアイドル時間を利用し、上記記憶装置内の内容を順次読み出し、他系の記憶装置内の内容と比較し、記憶装置のエラー検知を行なうようにした。
【００１３】
さらに、本発明は、上記高信頼性制御装置において、自己チェック回路を内蔵した比較装置によって比較を行うようにした。
【００１４】
本発明では、記憶装置への読み出し時に比較装置によって、バリティビットでは検出できない可能性があった多ビットエラーに関しても、エラー検出することができる。
【００１５】
また、本発明では、制御サイクルのアイドル時間において、記憶装置の情報を順次読み出すことによって、比較装置を動作させ、各系の記憶装置の情報の健全性のチェックを行う。比較不一致の場合は記憶装置の情報が異常と判断し、システムを停止させることによって、システムの安全性を担保する。
【００１６】
上記比較装置では比較装置自身が正常かどうかを判定する自己チェック回路を内蔵している。本発明では、アイドル時間における記憶装置へのアクセスにより、比較装置を積極的に動作させることができ、比較装置自身の故障の潜在も防ぐことができる。
【発明の効果】
【００１７】
従来技術では、記憶装置のソフトエラー、又は固定エラーが発生した場合に、多ビットエラーでもエラー検出ができない可能性があった。また、当該メモリへアクセスするまでエラーを検出できなかった。本発明では、多ビットエラーについても、検出が可能となり、また制御サイクルのアイドル時間において積極的に記憶装置へアクセスし、記憶装置間の情報を比較することにより、できる限り記憶装置のエラーの潜在を防ぐと共に、比較装置の故障の潜在も防ぐ。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の実施例について図面を参照して説明する。図１は、比較装置と複数のプロセッサとの構成図である。図２は、二重化プロセッサにおける記憶装置の読み出し時におけるデータの流れを表す。
【００１９】
図１に示すシステムの比較装置では、複数のプロセッサの演算経過／演算結果を比較し、同一の場合に処理は正当と、異なる場合は処理が不当であると診断する。
【００２０】
本発明は、図１に示す構成の高信頼性が要求される制御装置に適用する。制御装置は、比較装置１と、プロセッサ２と記憶装置３からなる処理装置を複数系統備えて構成される。比較装置１は、制御サイクルのアイドル時間を利用して、ある系統の記憶装置内の内容を順次読み出し他系統の記憶装置内の内容と比較する働きを有している。
【００２１】
図２を用いて、記憶装置の比較読み出し時のデータの流れを説明する。系統１のプロセッサ２−１および系統２のプロセッサ２−２の制御サイクルのアイドリングが確認されると、各プロセッサ２−１，２−２はそれぞれの記憶装置３−１，３−２の同一アドレスにアクセスしてデータを読み出す。データの流れＤ−１，Ｄ−２は比較装置１に送られ、１ビットずつ比較される。比較の結果、全てのビットが一致したときには、記憶の内容は正常と判断する。比較の結果一致しないビットがあったときには、記憶の内容に誤りがあるとしてシステムの安全側以外への動作を停止させる。
【００２２】
このように、ソフトエラーや固定エラーが発生した場合は、比較不一致で検出することができる。
【００２３】
本発明に用いる比較装置１は、比較動作の信頼性を保証させるために、自己チェック機能を備えている。すなわち、図３に示すように、比較装置１は、比較回路１１の前段に自己チェック回路１２を付加している。比較回路１１は、図示のように、ＯＲ回路とＸＯＲ回路を接続して構成される。それぞれのＸＯＲ回路には、系統１（ａ）と系統２（ｂ）のアドレスやデータ、コントロールの信号が入力される。自己チェック回路１２は、フォールトのパターンを発生するテストパターン発生回路１２１と、自己チェックを行うための複数のフォールト注入回路１２２を備えている。テストパターン発生回路１２１はフリップフロップを従属接続して構成され最も後端のフリップフロップの出力が最も先端のフリップフロップの入力に接続される。テストパターン発生回路１２１の１段おきのフリップフロップの出力がフォールト注入回路１２２にそれぞれ供給され、２クロックに１回エラー注入を行う。
【００２４】
この自己チェック回路１２を備えた比較装置１２の比較結果の出力が、正常と異常を常に繰り返すことにより比較装置１は正常であると判定する。比較結果が正常→正常または異常→異常と同一結果が繰り返されたときには、比較不一致または比較装置故障と判断する。
【００２５】
このように、比較装置１の正常性を自己チェックすることによって、比較装置１の信頼性を確保することができる。
【００２６】
本発明では、比較装置１を使用することにより、パリティビットでは検出できなかったソフトエラー、固定エラーによる多ビットエラーに関してもエラー検出することができる。
【００２７】
また、制御サイクル内のアイドル時間に記憶装置の情報を順次読み出すことによって、比較装置は記憶装置の内容を比較する。本発明により、ソフトエラーや固定エラーが発生した場合も、エラーの潜在を防ぐことができる。
【図面の簡単な説明】
【００２８】
【図１】比較装置と多重化されたプロセッサの構成図。
【図２】二重化プロセッサにおける記憶装置の読み出し時のデータの流れを説明する図。
【図３】比較装置の回路構成を説明する図。
【符号の説明】
【００２９】
１  比較装置
１１  比較回路
１２  自己チェック回路
１２１  テストパターン発生回路
１２２  フォールト注入回路
２  プロセッサ
３  記憶装置
Ｄ  読み出し時におけるバス上のデータの流れ
【図１】
2006011576.tif 000003
【図２】
2006011576.tif 000004
【図３】
2006011576.tif 000005