(57)【要約】【課題】  画像表示システムのシステム規模を増大させることなく、複数の表示装置に互いに異なる画像を表示する。【解決手段】  読出部１３０ａ〜１３０ｄは、画像記憶部１１４から複数の画像データを読み出してそれぞれ出力する。表示先指定部１２６は、読出部からの画像データ毎に、表示先となる画像表示部１１８、１２０を指定する。分割期間設定部１２２は、画像表示部の単位表示期間を分割して画像表示部にそれぞれ対応する複数（２個）の分割期間を設定する。合成部１３８ａ〜１３８ｄは、画像表示部にそれぞれ表示する画像データを多重化するために、分割期間毎に、読出部からの画像データを表示先指定部による表示先の指定に応じて合成して順次出力する。分離部１１６は、画像表示部の単位表示期間中に、合成部から出力される画像データを分割期間毎に分離して、分割期間に対応する画像表示部に出力する。【選択図】    図２
2006003721.tif 000002
【特許請求の範囲】
【請求項１】
複数（Ｎ個）の画像表示部と、
複数の画像データを格納する画像記憶部と、
前記画像記憶部から前記複数の画像データを読み出してそれぞれ出力する読出部と、
前記読出部からの画像データ毎に、表示先となる画像表示部を指定する表示先指定部と、
前記画像表示部の単位表示期間を分割して、前記画像表示部にそれぞれ対応するＮ個の分割期間を設定する分割期間設定部と、
前記画像表示部にそれぞれ表示する画像データを多重化するために、前記分割期間毎に、前記読出部からの画像データを前記表示先指定部による表示先の指定に応じて合成して順次出力する合成部と、
前記単位表示期間中に、前記合成部から出力される画像データを前記分割期間毎に分離して、分割期間に対応する画像表示部に出力する分離部を備えていることを特徴とする画像表示システム。
【請求項２】
請求項１記載の画像表示システムにおいて、
前記読出部は、前記複数の画像データにそれぞれ対応し、対応する画像データを読み出して、画像データの有効・無効を示す画像有効信号とともに出力する複数の読出回路を備え、
前記表示先指定部は、前記複数の読出回路からの画像データ毎に、表示先となる画像表示部を示す表示先信号を出力し、
前記分割期間設定部は、現在の分割期間を示す分割期間信号を出力し、
前記合成部は、
前記複数の読出回路にそれぞれ対応し、対応する表示先信号および前記分割期間信号に基づいて、対応する読出回路からの画像データを表示すべき画像表示部に対応する分割期間を除く期間に、対応する読出回路からの画像有効信号をマスクする複数のマスク回路と、
前記複数のマスク回路にそれぞれ対応し、かつ直列に接続され、対応するマスク回路によりマスクされた画像有効信号が有効を示すときに、対応する読出回路からの画像データを選択して出力し、対応するマスク回路によりマスクされた画像有効信号が無効を示すときに、前段からの画像データを選択して出力する複数の合成回路とを備えていることを特徴とする画像表示システム。
【請求項３】
請求項２記載の画像表示システムにおいて、
前記表示先指定部は、前記複数の読出回路からの画像データ毎に、前記画像表示部にそれぞれ対応するＮ個のビットを有し、前記Ｎ個の表示先ビットのビット値を前記各表示先信号として出力することを特徴とする画像表示システム。
【請求項４】
請求項２記載の画像表示システムにおいて、
前記Ｎは、２であり、
前記表示先指定部は、前記複数の読出回路からの画像データ毎に、前記画像表示部の一方に対応するビットを有し、前記ビットのビット値とその反転値とを前記各表示先信号として出力することを特徴とする画像表示システム。
【請求項５】
請求項１記載の画像表示システムにおいて、
動画像を構成する画像データを順次出力する動画像供給部と、
前記動画像供給部から順次出力される画像データを前記画像記憶部に書き込む書込部とを備えていることを特徴とする画像表示システム。
【請求項６】
複数の画像データを格納する画像記憶部から前記複数の画像データを読み出してそれぞれ出力する読出部と、
前記読出部からの画像データ毎に、複数（Ｎ個）の画像表示部のうち表示先となる画像表示部を指定する表示先指定部と、
前記画像表示部の単位表示期間を分割して、前記画像表示部にそれぞれ対応するＮ個の分割期間を設定する分割期間設定部と、
前記画像表示部にそれぞれ表示する画像データを多重化するために、前記分割期間毎に、前記読出部からの画像データを前記表示先指定部による表示先の指定に応じて合成して順次出力する合成部とを備えていることを特徴とする画像処理装置。
【請求項７】
請求項６記載の画像表示処理装置において、
前記読出部は、前記複数の画像データにそれぞれ対応し、対応する画像データを読み出して、画像データの有効・無効を示す画像有効信号とともに出力する複数の読出回路を備え、
前記表示先指定部は、前記複数の読出回路からの画像データ毎に、表示先となる画像表示部を示す表示先信号を出力し、
前記分割期間設定部は、現在の分割期間を示す分割期間信号を出力し、
前記合成部は、
前記複数の読出回路にそれぞれ対応し、対応する表示先信号および前記分割期間信号に基づいて、対応する読出回路からの画像データを表示すべき画像表示部に対応する分割期間を除く期間に、対応する読出回路からの画像有効信号をマスクする複数のマスク回路と、
前記複数のマスク回路にそれぞれ対応し、かつ直列に接続され、対応するマスク回路によりマスクされた画像有効信号が有効を示すときに、対応する読出回路からの画像データを選択して出力し、対応するマスク回路によりマスクされた画像有効信号が無効を示すときに、前段からの画像データを選択して出力する複数の合成回路とを備えていることを特徴とする画像処理装置。
【請求項８】
請求項７記載の画像処理装置において、
前記表示先指定部は、前記複数の読出回路からの画像データ毎に、前記画像表示部にそれぞれ対応するＮ個のビットを有し、前記Ｎ個のビットのビット値を前記各表示先信号として出力することを特徴とする画像処理装置。
【請求項９】
請求項７記載の画像処理装置において、
前記Ｎは、２であり、
前記表示先指定部は、前記複数の読出回路からの画像データ毎に、前記画像表示部の一方に対応するビットを有し、前記ビットのビット値とその反転値とを前記各表示先信号として出力することを特徴とする画像処理装置。
【請求項１０】
請求項１記載の画像処理装置において、
動画像を構成する画像データを順次出力する動画像供給部からの画像データを前記画像記憶部に書き込む書込部を備えていることを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示システムおよび画像処理装置に関し、特に、複数の表示装置（表示画面）に互いに異なる画像を表示させる画像表示システムおよびその画像表示システムで用いられる画像処理装置に関する。
【背景技術】
【０００２】
カーナビゲーションシステムや携帯ゲーム機などのように、グラフィックス表示機能を有する電子機器（画像表示システム）では、レイヤと称される画像を載せる仮想的な複数のシートを重ねたり取り替えたりすることで、表示装置に表示される画像に要素を追加したり変化を加えたりしている。例えば、特許文献１には、メモリに格納されている複数の画像データを読み出し、読み出した画像データを所定の順序で合成して出力する画像処理装置およびその画像処理装置を用いた画像表示システムが開示されている。
【特許文献１】特開２００３−２８８０７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の画像処理装置では、例えば、２個の表示装置に互いに異なる画像を表示させる画像表示システムを構成する場合、画像処理装置（メモリから画像データを読み出すための回路、読み出した画像データを合成するための回路を含む）と画像データを格納するメモリとを表示装置に対応させて２系統設けなければならない。このため、画像表示システムのシステム規模が著しく増大し、製品コストも増大してしまう。
【０００４】
本発明は、このような従来の問題点に鑑みてなされたものであり、画像表示システムのシステム規模を増大させることなく、複数の表示装置に互いに異なる画像を表示することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一形態では、画像表示システムは、複数（Ｎ個）の画像表示部、画像記憶部、読出部、表示先指定部、分割期間設定部、合成部および分離部を備えて構成される。また、例えば、読出部、表示先指定部、分割期間設定部および合成部は、画像処理処置として構成される。画像記憶部は、複数の画像データを格納する。読出部は、画像記憶部から複数の画像データを読み出してそれぞれ出力する。表示先指定部は、読出部からの画像データ毎に、表示先となる画像表示部を指定する。分割期間設定部は、画像表示部の単位表示期間を分割して画像表示部にそれぞれ対応するＮ個の分割期間を設定する。合成部は、画像表示部にそれぞれ表示する画像データを多重化するために、分割期間設定部により設定された分割期間毎に、読出部からの画像データを表示先指定部による表示先の指定に応じて合成して順次出力する。分離部は、画像表示部の単位表示期間中に、合成部から出力される画像データを分割期間毎に分離して、分割期間に対応する画像表示部に出力する。
【０００６】
このような構成の画像表示システムでは、分割期間毎に、読出部からの画像データを表示先指定部による表示先の指定に応じて合成することで、画像表示部にそれぞれ表示する画像データが画像表示部の単位表示期間毎に多重化されるため、従来の画像処理装置を用いた場合のように、画像記憶部から画像データを読み出すための回路および読み出した画像データを合成するための回路（画像処理装置）と画像記憶部とを、画像表示部にそれぞれ対応して複数系統設けなくてもよい。このため、画像表示システムのシステム規模を増大させることなく、複数の画像表示部に互いに異なる画像を表示させることができる。この結果、画像表示システムの製品コストを低減できる。
【０００７】
また、例えば、読出部、表示先指定部、分割期間設定部および合成部を有する画像処理処置では、画像表示部にそれぞれ表示する画像データは、画像表示部の単位表示期間内で分割期間毎に分かれて出力されるため、合成部から出力される画像データを画像表示部毎に容易に分離することができる。さらに、この画像処理装置は、画像表示部にそれぞれ表示する画像データを多重化するため、画像データの出力端子の数を増加させることなく、画像表示部にそれぞれ表示する画像データを出力できる。従って、画像表示システムの製品コストの低減に寄与できる。
【０００８】
本発明の前記一形態の好ましい例では、読出部における複数の読出回路は、画像記憶部に格納されている複数の画像データにそれぞれ対応する。各読出回路は、対応する画像データを読み出して、画像データの有効・無効を示す画像有効信号とともに出力する。表示先指定部は、複数の読出回路からの画像データ毎に、表示先となる画像表示部を示す表示先信号を出力する。分割期間設定部は、現在の分割期間を示す分割期間信号を出力する。合成部における複数のマスク回路は、複数の読出回路にそれぞれ対応する。各マスク回路は、対応する表示先信号および分割期間信号に基づいて、対応する読出回路からの画像データを表示すべき画像表示部に対応する分割期間を除く期間に、対応する読出回路からの画像有効信号をマスクする。合成部における複数の合成回路は、複数のマスク回路にそれぞれ対応し、かつ直列に接続される。各合成回路は、対応するマスク回路によりマスクされた画像有効信号が有効を示すときに、対応する読出回路からの画像データを選択して出力し、対応するマスク回路によりマスクされた画像有効信号が無効を示すときに、前段からの画像データを選択して出力する。以上のような構成により、読出部および合成部を容易に形成することができる。
【０００９】
本発明の前記一形態の好ましい例では、表示先指定部は、複数の読出回路からの画像データ毎に、画像表示部にそれぞれ対応するＮ個のビットを有し、Ｎ個のビットのビット値を各表示先信号として出力する。これにより、表示先指定部を簡易な回路構成で形成できる。
本発明の前記一形態の好ましい例では、画像表示部の個数Ｎは、２である。表示先指定部は、複数の読出回路からの画像データ毎に、画像表示部の一方に対応するビットを有し、ビットのビット値とその反転値とを各表示先信号として出力する。各読出回路からの画像データを画像表示部の双方に表示させる必要がない場合、表示先指定部が複数の読出回路からの画像データ毎に、画像表示部にそれぞれ対応する２個のビットを有する場合に比べて、ビット数を半減させることができる。このため、表示先指定部の回路規模を低減できる。
【００１０】
本発明の前記一形態の好ましい例では、動画像供給部は、動画像を構成する画像データを順次出力する。書込部は、動画像供給部から順次出力される画像データを画像記憶部に書き込む。書込部が継続的に画像記憶部の画像データを書き換えることで、画像表示部に動画像を表示させることができる。このような構成の画像表示システムは、例えば、自動車の運転手席側に設けられる表示画面と後部座席側に設けられる表示画面とを有するカーナビゲーションシステムに適用することで、経路誘導に関する画像を運転手席側の表示画面に表示するとともに、後部座席側の表示画面に動画像（ＤＶＤ再生画像やテレビ放送受信画像など）を表示させることができる。
【発明の効果】
【００１１】
本発明では、画像表示システムのシステム規模を増大させることなく、互いに異なる画像を複数の画像表示部に表示させることができる。このため、互いに異なる画像を複数の画像表示部に表示させる画像表示システムの省スペース化および低コスト化を実現できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の第１の実施形態を示している。ラスタスキャン方式を採用した画像表示システム１００（グラフィックス表示システム）は、ホストＣＰＵ１０２、ＲＯＭ１０４、ＲＡＭ１０６、入力装置１０８、グラフィックスＬＳＩ１１０（画像処理装置）、バス１１２、グラフィックスメモリ１１４（画像記憶部）、分離回路１１６（分離部）、表示装置１１８、１２０（画像表示部）を有している。ホストＣＰＵ１０２は、ＲＯＭ１０４あるいはＲＡＭ１０６に格納されているプログラムに従って各部を制御するとともに、各種演算処理を実施する。ＲＯＭ１０４は、ホストＣＰＵ１０２が実行するプログラムや各種データを格納している。ＲＡＭ１０６は、ホストＣＰＵ１０２が実行するプログラムや各種データを一時的に格納する。入力装置１０８は、例えば、ポインティングデバイスによって構成され、ユーザの操作に応じたデータを生成して出力する。
【００１３】
グラフィックスＬＳＩ１１０は、グラフィックスメモリ１１４から画像データを読み出し、読み出した画像データを適宜合成して分離回路１１６に出力する。グラフィックスＬＳＩ１１０の詳細については、図２で説明する。バス１１２は、ホストＣＰＵ１０２、ＲＯＭ１０４、ＲＡＭ１０６、入力装置１０８およびグラフィックスＬＳＩ１１０を相互に接続し、これらの間でデータの授受を可能にする。グラフィックスメモリ１１４は、ホストＣＰＵ１０２によりグラフィックスＬＳＩ１１０を介して画像データが書き込まれる。また、グラフィックスメモリ１１４は、グラフィックスＬＳＩ１１０からの要求に応じて画像データをグラフィックスＬＳＩ１１０に出力する。
【００１４】
分離回路１１６は、グラフィックスＬＳＩ１１０から出力される画像データを、表示装置１１８に表示する画像データと表示装置１２０に表示する画像データとに分離して、表示装置１１８、１２０にそれぞれ出力する。分離回路１１６の詳細については、グラフィックスＬＳＩ１１０と共に、図２で説明する。表示装置１１８、１２０は、例えば、ＬＣＤ（Liquid Crystal Display）によってそれぞれ構成され、分離回路１１６から出力される画像データをそれぞれ表示する。
【００１５】
図２は、図１のグラフィックスＬＳＩ１１０および分離回路１１６の詳細を示している。図３は、図２のグラフィックスメモリ１１４に格納された画像データの一例を示している。図４は、図２の表示先指定レジスタ１２６のレジスタ構成を示している。図５は、図２のメモリ読出回路１３０ａを示している。図６は、図２の位相選択回路１３４ａおよび合成回路１３８ａを示している。
【００１６】
グラフィックスメモリ１１４の領域Ａ〜Ｄには、例えば、図３（ａ）〜（ｄ）に示す画像データがそれぞれ格納されている。グラフィックスＬＳＩ１１０は、クロックジェネレータ１２２（分割期間設定部）、ビデオタイミング発生回路１２４、表示先指定レジスタ１２６（表示先指定部）、ホストアクセス回路１２８、メモリ読出回路１３０ａ〜１３０ｄ（読出部）、グラフィックスメモリインタフェース１３２、位相選択回路１３４ａ〜１３４ｄ（マスク回路、合成部）、背景色レジスタ１３６、合成回路１３８ａ〜１３８ｄ（合成部）を有している。
【００１７】
クロックジェネレータ１２２は、例えば、ＰＬＬ回路およびプログラマブル分周器（図示せず）を用いて、グラフィックスＬＳＩ１１０の画素出力速度を規定するクロックＤＣＬＫを生成してビデオタイミング発生回路１２４に出力する。すなわち、クロックＤＣＬＫの周期は、表示装置１１８、１２０における１画素の表示期間（単位表示期間）に対応する。クロックジェネレータ１２２は、クロックＤＣＬＫの遷移エッジに同期して変化する位相信号ＰＨＡＳＥ（分割期間信号）を位相選択回路１３４ａ〜１３４ｄに出力する。位相信号ＰＨＡＳＥの立ち上がりエッジ間（または立ち下がりエッジ間）の期間は、表示装置１１８、１２０における１画素の表示期間に対応する。従って、表示装置１１８、１２０における１画素の表示期間は、位相信号ＰＨＡＳＥが”１”である期間と、位相信号ＰＨＡＳＥが”０”である期間との２つの期間で構成される。また、クロックジェネレータ１２２は、クロックＤＣＬＫと同一周波数のクロックＤＬＣＫｄｄｒを生成して、分離回路１１６に出力する。
【００１８】
ビデオタイミング発生回路１２４は、クロックジェネレータ１２２から出力されるクロックＤＣＬＫに基づいて、画像表示で一般的に必要とされる垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣおよびその他の付随信号を生成する。表示先指定レジスタ１２６は、グラフィックスメモリ１１４の領域Ａ〜Ｄにそれぞれ格納された画像データの表示先（表示装置１１８、１２０）を指定するためのレジスタであり、ホストＣＰＵ１０２によりバス１１２を介してレジスタ値を設定可能である。
【００１９】
例えば、図４に示すように、表示先指定レジスタ１２６は、グラフィックスメモリ１１４の領域Ａに対応するビットＡｄｉｓｐ１、Ａｄｉｓｐ２、領域Ｂに対応するビットＢｄｉｓｐ１、Ｂｄｉｓｐ２、領域Ｃに対応するビットＣｄｉｓｐ１、Ｃｄｉｓｐ２、領域Ｄに対応するビットＤｄｉｓｐ１、Ｄｄｉｓｐ２を有する８ビットレジスタであり、ビット値を表示先信号Ａｄｉｓｐ１およびＡｄｉｓｐ２、表示先信号Ｂｄｉｓｐ１およびＢｄｉｓｐ２、表示先信号Ｃｄｉｓｐ１およびＣｄｉｓｐ２、表示先信号Ｄｄｉｓｐ１およびＤｄｉｓｐ２として位相選択回路１３４ａ〜１３４ｄにそれぞれ出力する。例えば、グラフィックスメモリ１１４の領域Ａの画像データを表示装置１１８のみに表示させる場合、ビットＡｄｉｓｐ１、Ａｄｉｓｐ２をそれぞれ”１”、“０”に設定する。グラフィックスメモリ１１４の領域Ａの画像データを表示装置１２０のみに表示させる場合、ビットＡｄｉｓｐ１、Ａｄｉｓｐ２をそれぞれ”０”、“１”に設定する。グラフィックスメモリ１１４の領域Ａの画像データを表示装置１１８、１２０の双方に表示させる場合、ビットＡｄｉｓｐ１、Ａｄｉｓｐ２を共に”１”に設定する。グラフィックスメモリ１１４の領域Ｂと表示先指定レジスタ１２６のビットＢｄｉｓｐ１、Ｂｄｉｓｐ２との関係、領域ＣとビットＣｄｉｓｐ１、Ｃｄｉｓｐ２との関係、領域ＤとビットＤｄｉｓｐ１、Ｄｄｉｓｐ２との関係も同様である。
【００２０】
図２において、ホストアクセス回路１２８は、ホストＣＰＵ１０２がグラフィックスメモリ１１４にアクセスするための回路であり、主として、表示装置１１８、１２０に表示させる画像データをグラフィックスメモリ１１４に書き込むために使用される。メモリ読出回路１３０ａ〜１３０ｂは、グラフィックスメモリインタフェース１３２を介してグラフィックスメモリから各レイヤ（各領域Ａ〜Ｄ）の画像データを読み出し、高速なバースト転送により一時的に蓄積し、画像表示に適したタイミングで出力する。
【００２１】
例えば、図５に示すように、メモリ読出回路１３０ａは、先頭アドレスレジスタ１４４、ストライドレジスタ１４６、加算回路１４８、選択回路１５０、ラスタアドレスレジスタ１５２、画素アドレスカウンタ１５４、制御回路１５６、ＦＩＦＯ（First In First Out）１５８を有している。先頭アドレスレジスタ１４４は、図１に示したバス１１２経由でホストＣＰＵ１０２からレジスタ値が設定されるレジスタであり、表示対象の画像データが格納されている領域Ａの先頭アドレスを保持する。ストライドレジスタ１４６は、バス１１２経由でホストＣＰＵ１０２からレジスタ値が設定されるレジスタであり、次ラスタのアドレス計算時に加算する定数値を保持する。
【００２２】
加算回路１４８は、ストライドレジスタ１４６のレジスタ値とラスタアドレスレジスタ１５２のレジスタ値とを加算し、加算結果を選択回路１５０に出力する。選択回路１５０は、領域Ａの先頭を読み出す際には、先頭アドレスレジスタ１４４の出力を選択し、それ以外の場合には加算回路１４８の出力を選択してラスタアドレスレジスタ１５２に出力する。ラスタアドレスレジスタ１５２は、表示しようとする各ラスタの先頭アドレスを保持するレジスタであり、図２に示したビデオタイミング発生回路１２４から出力される垂直同期信号ＶＳＹＮＣに同期して先頭アドレスレジスタ１４４のレジスタ値がロードされる。また、ラスタアドレスレジスタ１５２は、図２に示したビデオタイミング発生回路１２４から出力される水平同期信号ＨＳＹＮＣに同期してストライドレジスタ１４６のレジスタ値が加算される。
【００２３】
画素アドレスカウンタ１５４は、ラスタを構成する各画素のアドレスを計算するカウンタである。水平同期信号ＨＳＹＮＣに同期してラスタアドレスレジスタ１５２からラスタの先頭アドレスをロードする。そして、画素アドレスカウンタ１５４は、その値を１ずつインクリメントさせる。この画素アドレスカウンタ１５４のカウンタ値がグラフィックスメモリ１１４へ出力するアドレス出力となる。制御回路１５６は、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣおよびＦＩＦＯ１５８の状態に応じて、グラフィックスメモリインタフェース１３２にアクセス要求信号ＲＥＱを出力するとともに、その結果として応答されるアクセス受理信号ＡＣＫを受理する。制御回路１５６は、ビデオタイミング発生回路１２４から出力され、表示装置１１８、１２０における画像の表示タイミングを示すウィンドウ信号ＷＩＮに基づいて画像有効信号ＰＶを出力する。画像有効信号ＰＶは、メモリ読出回路１３０ａから出力される画像データが表示装置１１８、１２０に表示すべき画像データであるときに”０”から”１”に活性化する。また、制御回路１５６は、選択回路１５０、ラスタアドレスレジスタ１５２および画素アドレスカウンタ１５４を制御する。
【００２４】
ＦＩＦＯ１５８は、グラフィックスメモリ１１４から読み出された画像データを順番に格納し、格納した順番に読み出して出力する。グラフィックスメモリ１１４から読み出されたデータは高速のバースト転送モードにより転送されるが、間欠的にしか転送されない。従って、それをそのまま表示させると、画像表示がとぎれとぎれになってしまう。そこで、ＦＩＦＯ１５８に一時的に記憶させ、画像表示に同期したタイミングで出力する。なお、メモリ読出回路１３０ｂ〜１３０ｄも、メモリ読出回路１３０ａと同様に構成されている。
【００２５】
図２において、グラフィックスメモリインタフェース１３２は、メモリ読出回路１３０ａ〜１３０ｄおよびホストアクセス回路１２８からのアクセス（読み出しまたは書き込み）要求を調停し、１つずつ順番に許可してグラフィックスメモリ１１４へのアクセスを実施する。位相選択回路１３４ａ〜１３４ｄは、表示先指定レジスタ１２６から出力される画像有効信号をマスクする。背景色レジスタ１３６は、背景色のコードを保持しており、そのコードを合成回路１３８ｄに出力する。合成回路１３８ａ〜１３８ｄは、カスケード接続されている。各合成回路１３８ａ〜１３８ｄは、メモリ読出回路１３０ａ〜１３８ｄから出力される画像データと前段（合成回路１３８ｂ〜１３８ｄおよび背景色レジスタ１３６）から出力される画像データとを適宜合成して出力する。
【００２６】
例えば、図６に示すように、位相選択回路１３４ａは、選択回路１６０およびＡＮＤ回路１６２を有している。選択回路１６０は、図２に示したクロックジェネレータ１２２から出力される位相信号ＰＨＡＳＥが”１”であるとき、図２に示した表示先指定レジスタ１２６から出力される表示先信号Ａｄｉｓｐ１をＡＮＤ回路１６２に出力する。選択回路１６０は、位相信号ＰＨＡＳＥが”０”であるとき、表示先信号Ａｄｉｓｐ２をＡＮＤ回路１６２に出力する。ＡＮＤ回路１６２は、メモリ読出回路１３０ａから出力される画像有効信号ＰＶを選択回路１６０の出力信号が”１”であるときに、メモリ読出回路１３０ａから出力される画像有効信号ＰＶを画像有効信号ＰＶＭとして合成回路１３８ａに出力する。ＡＮＤ回路１６２は、メモリ読出回路１３０ａから出力される画像有効信号ＰＶを選択回路１６０の出力信号が”０”であるときに、画像有効信号ＰＶＭを“０”に固定して画像有効信号ＰＶをマスクする。なお、位相選択回路１３４ｂ〜１３４ｄも、位相選択回路１３４ａと同様に構成されている。
【００２７】
合成回路１３８ａは、選択回路１６４で構成されている。選択回路１６４は、位相選択回路１３４ａから出力される画像有効信号ＰＶＭが”０”であるときに、合成回路１３８ｂからの画像データを選択して出力する。選択回路１６４は、画像有効信号ＰＶＭが”１”であるときに、メモリ読出回路１３０ａから出力される画像データを選択して出力する。なお、合成回路１３８ｂ〜１３８ｄも、合成回路１３８ａと同様に構成されている。
【００２８】
図７は、位相選択回路１３４ａおよび合成回路１３８ａの動作を示している。位相選択回路１３４ａは、表示先信号Ａｄｉｓｐ１、Ａｄｉｓｐ２がそれぞれ”１”、”０”である場合（すなわち、メモリ読出回路１３０ａから出力される画像データの表示装置１１８への表示が指示されている場合）、位相信号ＰＨＡＳＥが”０”である期間、画像有効信号ＰＶＭを”０”に固定してメモリ読出回路１３０ａから出力される画像有効信号ＰＶをマスクする。一方で、位相信号ＰＨＡＳＥが”１”であるときには、画像有効信号ＰＶはマスクされない。このため、位相信号ＰＨＡＳＥが”１”であるときにのみ、画像有効信号ＰＶＭが”１”となり、合成回路１３８ａは、メモリ読出回路１３０ａから出力される画像データを合成した画像データＤＡＴＡとして出力する。
【００２９】
位相選択回路１３４ａは、表示先信号Ａｄｉｓｐ１、Ａｄｉｓｐ２がそれぞれ”０”、”１”である場合（すなわち、メモリ読出回路１３０ａから出力される画像データの表示装置１２０への表示が指示されている場合）、位相信号ＰＨＡＳＥが”１”である期間、画像有効信号ＰＶＭを”０”に固定してメモリ読出回路１３０ａから出力される画像有効信号ＰＶをマスクする。一方で、位相信号ＰＨＡＳＥが”０”であるときには、画像有効信号ＰＶはマスクされない。このため、位相信号ＰＨＡＳＥが”０”であるときにのみ、画像有効信号ＰＶＭが”１”となり、合成回路１３８ａは、メモリ読出回路１３０ａから出力される画像データを合成した画像データＤＡＴＡとして出力する。
【００３０】
位相選択回路１３４ａは、表示先信号Ａｄｉｓｐ１、Ａｄｉｓｐ２が共に”１”である場合（すなわち、メモリ読出回路１３０ａから出力される画像データの表示装置１１８、１２０の双方への表示が指示されている場合）、メモリ読出回路１３０ａから出力される画像有効信号ＰＶをマスクすることなく、画像有効信号ＰＶＭとして出力する。このため、位相信号ＰＨＡＳＥの信号値に拘わらず、画像有効信号ＰＶＭが”１”となり、合成回路１３８ａは、メモリ読出回路１３０ａから出力される画像データを合成した画像データＤＡＴＡとして出力する。
【００３１】
図２において、分離回路１１６は、出力レジスタ１４０、１４２を有している。出力レジスタ１４０は、グラフィックスＬＳＩ１１０の合成回路１３８ａから出力される画像データを、クロックジェネレータ１２２から出力されるクロックＤＣＬＫｄｄｒの立ち上がりエッジに同期して取り込み、取り込んだ画像データを表示装置１１８に出力する。出力レジスタ１４２は、合成回路１３８ａから出力される画像データを、クロックジェネレータ１２２から出力されるクロックＤＣＬＫｄｄｒの立ち下がりエッジに同期して取り込み、取り込んだ画像データを表示装置１２０に出力する。
【００３２】
図８は、分離回路１１６の動作を示している。出力レジスタ１４０は、クロックＤＣＬＫｄｄｒの立ち上がりエッジに同期して、合成回路１３８ａから出力される画像データＤＡＴＡを取り込む。このため、位相信号ＰＨＡＳＥが”１”であるときに合成回路１３８ａから出力される画像データＤＡＴＡ、すなわち、データ値Ｘ１〜Ｘ３の画像データＤＡＴＡが出力レジスタ１４０に順次取り込まれて表示装置１１８に出力される。出力レジスタ１４２は、クロックＤＣＬＫｄｄｒの立ち下がりエッジに同期して、合成回路１３８ａから出力される画像データＤＡＴＡを取り込む。このため、位相信号ＰＨＡＳＥが”０”であるときに合成回路１３８ａから出力される合成画像データＤＡＴＡ、すなわち、データ値Ｙ１〜Ｙ３の画像データＤＡＴＡが出力レジスタ１４２に順次取り込まれて表示装置１２０に出力される。
【００３３】
図９は、図１の画像表示システム１００の画像表示例を示している。この画像表示例は、表示先指定レジスタ１２６において、グラフィックスメモリ１１４の領域Ａに対応するビットＡｄｉｓｐ１、Ａｄｉｓｐ２をそれぞれ”０”、”１”に設定し、領域Ｂに対応するビットＢｄｉｓｐ１、Ｂｄｉｓｐ２をそれぞれ”０”、”１”に設定し、領域Ｃに対応するビットＣｄｉｓｐ１、Ｃｄｉｓｐ２をそれぞれ”１”、”０”に設定し、領域Ｄに対応するビットＤｄｉｓｐ１、Ｄｄｉｓｐ２をそれぞれ”１”、”０”に設定した場合を示している。すなわち、図３（ａ）、（ｂ）に示した領域Ａ、Ｂの画像データを表示装置１２０のみに表示し、図３（ｃ）、（ｄ）に示した領域Ｃ、Ｄの画像データを表示装置１１８のみに表示した例である。
【００３４】
このような画像表示では、図１０に太線矢印で示すように、グラフィックスメモリ１１４の領域Ａの画像データは、メモリ読出回路１３０ａ、位相選択回路１３４ａを介して合成回路１３８ａに供給される。グラフィックスメモリ１１４の領域Ｂの画像データは、メモリ読出回路１３０ｂ、位相選択回路１３４ｂを介して合成回路１３８ｂに供給される。そして、グラフィックスメモリ１１４の領域Ａ、Ｂの画像データは、クロックジェネレータ１２２から出力される位相信号ＰＨＡＳＥが”０”であるときに、合成回路１３８ｂ、１３８ａにより合成され、分離回路１１６の出力レジスタ１４２により取り込まれて表示装置１２０に出力される。
【００３５】
また、図１１に太線矢印で示すように、グラフィックスメモリ１１４の領域Ｃの画像データは、メモリ読出回路１３０ｃ、位相選択回路１３４ｃを介して合成回路１３８ｃに供給される。グラフィックスメモリ１１４の領域Ｄの画像データは、メモリ読出回路１３０ｄ、位相選択回路１３４ｄを介して合成回路１３８ｄに供給される。そして、グラフィックスメモリ１１４の領域Ｃ、Ｄの画像データは、位相信号ＰＨＡＳＥが”１”であるときに、合成回路１３８ｃ、１３８ｄにより合成され、分離回路１１６の出力レジスタ１４０により取り込まれて表示装置１１８に出力される。
【００３６】
図１２は、図１の画像表示システム１００の別の画像表示例を示している。この画像表示例は、表示先指定レジスタ１２６において、グラフィックスメモリ１１４の領域Ａに対応するビットＡｄｉｓｐ１、Ａｄｉｓｐ２をそれぞれ”０”、”１”に設定し、領域Ｂに対応するビットＢｄｉｓｐ１、Ｂｄｉｓｐ２をそれぞれ”０”、”１”に設定し、領域Ｃに対応するビットＣｄｉｓｐ１、Ｃｄｉｓｐ２をそれぞれ”１”、”０”に設定し、領域Ｄに対応するビットＤｄｉｓｐ１、Ｄｄｉｓｐ２をそれぞれ”１”、”１”に設定した場合を示している。すなわち、図３（ａ）、（ｂ）に示した領域Ａ、Ｂの画像データを表示装置１２０のみに表示し、図３（ｃ）に示した領域Ｃの画像を表示装置１１８のみに表示し、図３（ｄ）に示した領域Ｄの画像を表示装置１１８、１２０の双方に表示した例である。
【００３７】
このような画像表示では、図１３に太線矢印で示すように、グラフィックスメモリ１１４の領域Ａの画像データは、メモリ読出回路１３０ａ、位相選択回路１３４ａを介して合成回路１３８ａに供給される。グラフィックスメモリ１１４の領域Ｂの画像データは、メモリ読出回路１３０ｂ、位相選択回路１３４ｂを介して合成回路１３８ｂに供給される。グラフィックスメモリ１１４の領域Ｄの画像データは、メモリ読出回路１３０ｄ、位相選択回路１３４ｄを介して合成回路１３８ｄに供給される。そして、グラフィックスメモリ１１４の領域Ａ、Ｂ、Ｄの画像データは、クロックジェネレータ１２２から出力される位相信号ＰＨＡＳＥが”０”であるときに、合成回路１３８ａ、１３８ｂ、１３８ｄにより合成され、分離回路１１６の出力レジスタ１４２により取り込まれて表示装置１２０に出力される。また、図９の画像表示例に対応するデータフロー（図１０）と同様に、グラフィックスメモリ１１４の領域Ｃの画像データは、メモリ読出回路１３０ｃ、位相選択回路１３４ｃを介して合成回路１３８ｃに供給される。そして、グラフィックスメモリ１１４の領域Ｃ、Ｄの画像データは、位相信号ＰＨＡＳＥが”１”であるときに、合成回路１３８ｃ、１３８ｄにより合成され、分離回路１１６の出力レジスタ１４０により取り込まれて表示装置１１８に出力される。
【００３８】
以上のような構成の画像表示システム１００では、位相信号ＰＨＡＳＥのレベル毎に、メモリ読出回路１３０ａ〜１３０ｄからの画像データを表示先指定レジスタ１２６の設定に応じて合成することで、表示装置１１８、１２０にそれぞれ表示する画像データが表示装置１１８、１２０における１画素の表示期間毎に多重化される。このため、グラフィックスメモリ１１４から画像データを読み出すための回路および読み出した画像データを合成するための回路（グラフィックスＬＳＩ）とグラフィックスメモリ１１４とを、表示装置１１８、１２０にそれぞれ対応して２系統設けなくてもよい。この結果、画像表示システム１００のシステム規模を増大させることなく、表示装置１１８、１２０に互いに異なる画像が表示される。この結果、画像表示システム１００の製品コストが低減する。
【００３９】
また、表示装置１１８、１２０にそれぞれ表示する画像データは、表示装置１１８、１２０における１画素の表示期間内で位相信号ＰＨＡＳＥのレベル毎に分かれて出力されるため、合成回路１３８ａから出力される画像データは、表示装置１１８、１２０毎に容易に分離される。さらに、グラフィックスＬＳＩ１１０は、表示装置１１８、１２０にそれぞれ表示する画像データを多重化するため、画像データの出力端子の数を増加させることなく、表示装置１１８、１２０にそれぞれ表示する画像データが出力される。従って、画像表示システム１００の製品コストの低減に寄与する。
【００４０】
これに対して、従来の画像処理装置（グラフィックスＬＳＩ）では、表示装置１１８、１２０に互いに異なる画像を表示させる場合、図１４に示すように、表示装置１１８、１２０に対応させて２系統のグラフィックスＬＳＩ５１０２−１、５１０−２およびグラフィックスメモリ１１４−１、１１４−２を設けなければならない。このため、画像表示システム５００のシステム規模が著しく増大し、製品コストも増大してしまう。
【００４１】
以上、第１の実施形態では、画像表示システム１００のシステム規模を増大させることなく、表示装置１１８、１２０に互いに異なる画像が表示でき、画像表示システム１００の製品コストを低減できる。また、合成回路１３８ａから出力される画像データを表示装置１１８、１２０毎に容易に分離することができる。さらに、グラフィックスＬＳＩ１１は、画像データの出力端子の数を増加させることなく、表示装置１１８、１２０にそれぞれ表示する画像データを出力できる。このため、画像表示システム１００の製品コストの低減に寄与できる。
【００４２】
図１５は、本発明の第２の実施形態を示している。なお、第２の実施形態を説明するにあたって、第１の実施形態で説明した要素と同一の要素については、図中で同一の符号を付し、詳細な説明を省略する。画像表示システム２００は、第１の実施形態の画像表示システム１００（図１）にビデオソース２０２（動画像供給部）を加えて構成され、第１の実施形態のグラフィックスＬＳＩ１１０に代えてグラフィックスＬＳＩ２１０を有している。ビデオソース２０２は、ＤＶＤ再生画像などの動画像を構成する画像データをグラフィックスＬＳＩ２１０に順次出力する。
【００４３】
図１６は、図１５のグラフィックスＬＳＩ２１０および分離回路１１６を示している。グラフィックスＬＳＩ２１０は、第１の実施形態のグラフィックスＬＳＩ１１０（図２）にメモリ書込回路２０４（書込部）を加えて構成されている。メモリ書込回路２０４は、ビデオソース２０２から順次出力される画像データを、グラフィックスＬＳＩ１１４（例えば、領域Ｂ）に継続的に書き込む。
【００４４】
図１７は、図１６のメモリ書込回路２０４を示している。メモリ書込回路２０４は、第１の実施形態の制御回路１５６（図５）に代えて制御回路２５６を有していることを除いて、メモリ読出回路１３０ａ〜１３０ｄと同一である。制御回路２５６は、図１５に示したビデオソース２０２から出力される垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣおよびＦＩＦＯ１５８の状態に応じて、グラフィックスメモリインタフェース１３２にアクセス要求信号ＲＥＱを出力するとともに、その結果として応答されるアクセス受理信号ＡＣＫを受理する。また、制御回路２５６は、第１の実施形態の制御回路１５６と同様に、選択回路１５０、ラスタアドレスレジスタ１５２および画素アドレスカウンタ１５４を制御する。メモリ書込回路２０４が、ビデオソース２０２から順次出力される画像データを、グラフィックスメモリ１１４に継続的に書き込むことで、表示装置１１８、１２０への動画像の表示が可能になる。
【００４５】
以上、第２の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、例えば、自動車の運転手席側に設けられる表示装置１１８と後部座席側に設けられる表示装置１２０とを有するカーナビゲーションシステムに適用することで、経路誘導に関する画像を表示運転手席側の表示装置１１８に表示するとともに、後部座席側の表示装置１２０にＤＶＤ再生画像やテレビ放送受信画像などの動画像を表示させることができる。
【００４６】
なお、第１および第２の実施形態では、表示先指定レジスタ１２６が、８ビット（Ａｄｉｓｐ１、Ａｄｉｓｐ２、Ｂｄｉｓｐ１、Ｂｄｉｓｐ２、Ｃｄｉｓｐ１、Ｃｄｉｓｐ２、Ｄｄｉｓｐ１、Ｄｄｉｓｐ２）で構成された例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、グラフィックスメモリ１１４に格納されている各画像データを表示装置１１８、１２０の双方に表示させる必要がない場合には、図１８に示す表示先指定レジスタ１２７のように、４ビット（Ａｄｉｓｐ１、Ｂｄｉｓｐ１、Ｃｄｉｓｐ１、Ｄｄｉｓｐ１）のみを設け、各ビット値を表示先信号Ａｄｉｓｐ１、Ｂｄｉｓｐ１、Ｃｄｉｓｐ１、Ｄｄｉｓｐ１として出力するとともに、各ビット値をインバータＡＩ、ＢＩ、ＣＩ、ＤＩをそれぞれ介して表示先信号Ａｄｉｓｐ２、Ｂｄｉｓｐ２、Ｃｄｉｓｐ２、Ｄｄｉｓｐ２として出力させてもよい。このようなレジスタ構成により、表示先指定レジスタ１２６に比べてビット数を半減できるため、表示先先指定レジスタの回路規模を低減できる。
【００４７】
第１および第２の実施形態では、本発明を２個の表示装置を有する画像表示システムに適用した例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、本発明を３個以上の表示装置を有する画像表示システムに適用してもよい。
第１および第２の実施形態では、グラフィックスＬＳＩおよび分離回路が個別に形成された例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、グラフィックスＬＳＩおよび分離回路を１チップで形成してもよい。
【００４８】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１のグラフィックスＬＳＩおよび分離回路を示すブロック図である。
【図３】図２のグラフィックスメモリに格納された画像データの一例を示す説明図である。
【図４】図２の表示先指定レジスタのレジスタ構成を示す説明図である。
【図５】図２のメモリ読出回路を示すブロック図である。
【図６】図２の位相選択回路および合成回路を示すブロック図である。
【図７】図５の位相選択回路および合成回路の動作を示すタイミングチャートである。
【図８】図２の分離回路の動作を示すタイミングチャートである。
【図９】図１の画像表示システムの画像表示例を示す説明図である。
【図１０】図９の画像表示例に対応するデータフローを示す説明図である。
【図１１】図９の画像表示例に対応するデータフローを示す説明図である。
【図１２】図１の画像表示システムの別の画像表示例を示す説明図である。
【図１３】図１２の画像表示例に対応するデータフローを示す説明図である。
【図１４】従来の画像処理装置を用いた画像表示システムを示すブロック図である。
【図１５】本発明の第２の実施形態を示すブロック図である。
【図１６】図１５のグラフィックスＬＳＩおよび分離回路を示すブロック図である。
【図１７】図１６のメモリ書込回路を示すブロック図である。
【図１８】図４の表示先レジスタの変形例を示す説明図である。
【符号の説明】
【００５０】
１００、２００  画像表示システム
１０２  ホストＣＰＵ
１０４  ＲＯＭ
１０６  ＲＡＭ
１０８  入力装置
１１０、２１０  グラフィックスＬＳＩ
１１２  バス
１１４  グラフィックスメモリ
１１６  分離回路
１１８、１２０  表示装置
１２２  クロックジェネレータ
１２４  ビデオタイミング発生回路
１２６、１２７  表示先指定レジスタ
１２８  ホストアクセス回路
１３０ａ〜１３０ｄ  メモリ読出回路
１３２  グラフィックスメモリインタフェース
１３４ａ〜１３４ｄ  位相選択回路
１３６  背景色レジスタ
１３８ａ〜１３８ｄ  合成回路
１４０、１４２  出力レジスタ
１４４  先頭アドレスレジスタ
１４６  ストライドレジスタ
１４８  加算回路
１５０  選択回路
１５２  ラスタアドレスレジスタ
１５４  画像アドレスカウンタ
１５６、２５６  制御回路
１５８  ＦＩＦＯ
１６０  選択回路
１６２  ＡＮＤ回路
１６４  選択回路
２０２  ビデオソース
２０４  メモリ書込回路
Ａｄｉｓｐ１、Ａｄｉｓｐ２  表示先信号
ＡＣＫ  アクセス受理信号
ＡＩ、ＢＩ、ＣＩ、ＤＩ  インバータ
Ｂｄｉｓｐ１、Ｂｄｉｓｐ２  表示先信号
Ｃｄｉｓｐ１、Ｃｄｉｓｐ２  表示先信号
Ｄｄｉｓｐ１、Ｄｄｉｓｐ２  表示先信号
ＤＣＬＫ、ＤＣＬＫｄｄｒ  クロック
ＨＳＹＮＣ  水平同期信号
ＰＨＡＳＥ  位相信号
ＰＶ、ＰＶＭ  画像有効信号
ＲＥＱ  アクセス要求信号
ＶＳＹＮＣ  垂直同期信号
ＷＩＮ  ウィンドウ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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