(57)【要約】【課題】ＤＡＣ等電圧選択出力回路とＳＣＦとを有する電子回路において、直列接続されるスイッチの数を少なくするとともに、クロックフィードスルーの増大やバッファアンプのリニアリティエラーによる出力誤差の増加を避けること。【解決手段】ＤＡＣ等の電圧選択出力回路とＳＣＦを有し、電圧選択出力回路の選択スイッチの選択条件に、ＳＣＦ等の入力側スイッチの駆動条件を加える。これにより、選択スイッチを入力側スイッチとして兼用させて、ＭＯＳトランジスタなどのスイッチの直列数を少なくする。したがって、スイッチのオン抵抗を低くできる。【選択図】      図１
2006109059.tif 000002
【特許請求の範囲】
【請求項１】
複数の異なる電圧のうちの１つの電圧を、複数の選択スイッチによって選択して選択電圧として出力する電圧選択出力回路と、前記選択電圧が入力されるスイッチドキャパシタフィルタ回路とを備えた電子回路であって、
前記複数の選択スイッチの選択条件に、前記スイッチドキャパシタフィルタ回路の入力側スイッチの駆動条件を加えて、前記複数の選択スイッチを前記入力側スイッチとして兼用することを特徴とする、電子回路。
【請求項２】
前記電圧選択出力回路は、抵抗分圧回路を有し、該抵抗分圧回路の各分圧電圧を前記複数の異なる電圧とすることを特徴とする、請求項１に記載の電子回路。
【請求項３】
ディジタル信号に基づいて、複数の選択スイッチの内の１つの選択スイッチを選択してディジタル信号に応じたアナログ信号を出力するディジタル・アナログ変換回路と、前記アナログ信号が入力されるスイッチドキャパシタフィルタ回路とを備えた電子回路であって、
前記ディジタル・アナログ変換回路は、前記ディジタル信号に、前記スイッチドキャパシタフィルタ回路の入力側スイッチの駆動条件を加えて、前記複数の選択スイッチを前記入力側スイッチとして兼用することを特徴とする、電子回路。
【請求項４】
前記ディジタル・アナログ変換回路は、抵抗分圧回路を有し、該抵抗分圧回路の各分圧電圧を前記複数の選択スイッチをそれぞれ介して前記アナログ電圧とすることを特徴とする、請求項３に記載の電子回路。
【請求項５】
前記ディジタル信号をデコードしてデコード信号を出力するデコーダと、前記デコード信号と前記スイッチドキャパシタフィルタ回路の入力側スイッチの駆動条件となるべきクロック信号とを入力し、前記複数の選択スイッチへの選択信号とする複数の論理回路とを含む選択スイッチ駆動回路を有することを特徴とする、請求項３または４に記載の電子回路。
【請求項６】
抵抗分圧回路の各分圧電圧をディジタル信号に基づいて、第１選択スイッチ群の内の１つの選択スイッチを選択して前記ディジタル信号に応じたアナログ信号を入力側スイッチを持つ第１回路への入力信号として出力すると共に、第２選択スイッチ群の内の１つの選択スイッチを選択して前記ディジタル信号に応じたアナログ信号を入力側スイッチを持つ第２回路への入力信号として出力するディジタル・アナログ変換回路を備えた電子回路であって、
ディジタル・アナログ変換回路は、前記ディジタル信号に前記第１回路の入力側スイッチの駆動条件を加えて前記第１選択スイッチ群を前記第１回路の入力側スイッチとして兼用すると共に、前記ディジタル信号に前記第２回路の入力側スイッチの駆動条件を加えて前記第２選択スイッチ群を前記第２回路の入力側スイッチとして兼用することを特徴とする、電子回路。
【請求項７】
前記ディジタル・アナログ変換回路は、前記ディジタル信号をデコードしてデコード信号を出力するデコーダと、前記デコード信号と前記第１回路の入力側スイッチの駆動条件となるべき第１クロック信号とを入力し、前記第１選択スイッチ群への選択信号とする第１論理回路群と、前記デコード信号と前記第２回路の入力側スイッチの駆動条件となるべき第２クロック信号とを入力し、前記第２選択スイッチ群への選択信号とする第２論理回路群とを含む選択スイッチ駆動回路を有することを特徴とする、請求項６に記載の電子回路。
【請求項８】
２次ΔΣＡ／Ｄ変換装置用変調器の第１次スイッチドキャパシタ積分器と、第２次スイッチドキャパシタ積分器と、抵抗分圧回路の各分圧電圧をディジタル信号に基づいて、第１選択スイッチ群の内の１つの選択スイッチを選択して前記ディジタル信号に応じたアナログ信号を前記第１次スイッチドキャパシタ積分器への第１帰還信号として出力すると共に、第２選択スイッチ群の内の１つの選択スイッチを選択して前記ディジタル信号に応じたアナログ信号を前記第２次スイッチドキャパシタ積分器への第２帰還信号として出力する帰還用ディジタル・アナログ変換回路と、を含む電子回路であって、
前記帰還ディジタル・アナログ変換回路は、前記ディジタル信号に前記第１次スイッチドキャパシタ積分器の駆動条件を加えて前記第１選択スイッチ群を前記第１次スイッチドキャパシタ積分器の帰還用入力側スイッチとして兼用すると共に、前記ディジタル信号に前記第２次スイッチドキャパシタ積分器の駆動条件を加えて前記第２選択スイッチ群を前記第２次スイッチドキャパシタ積分器の帰還用入力側スイッチとして兼用することを特徴とする、電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル・アナログ変換器（以下、ＤＡＣ）とスイッチドキャパシタフィルタ回路（以下、ＳＣＦ）を備えた電子回路に関する。
【背景技術】
【０００２】
従来から、各種の電子機器の信号処理回路において、ディジタル信号をアナログ信号に変換するＤＡＣと、このＤＡＣから出力されるアナログ信号をフィルタリングするＳＣＦが用いられることが多い（特許文献１、２）。
【０００３】
これらのＤＡＣ１０とＳＣＦ２０は、例えば図６のように構成される。図６では、ＤＡＣ１０は、電源電圧Ｖｃｃ点とグランド間に抵抗分圧回路が接続され、分圧抵抗１１−０〜１１−Ｎの各接続点にそれぞれ選択スイッチ１２−１〜１２−Ｎの一端が接続される。これらの選択スイッチ１２−１〜１２−Ｎの他端は共通に接続される。
【０００４】
選択スイッチ１２−１〜１２−Ｎの各々は、選択スイッチ駆動回路３０に入力されるディジタル信号Ｄｎの値に応じて、いずれか１つがオン状態にされる。選択スイッチ１２−１〜１２−Ｎで選択された電圧が、バッファアンプ１３、この例ではボルテージフォロア、を介して出力される。したがって、ＤＡＣ１０からは、ディジタル信号Ｄｎが変換されたアナログ信号Ｓａが出力される。
【０００５】
ＳＣＦ２０は、第１キャパシタ２１と、演算増幅器２７と、この演算増幅器２７の反転入力端−と出力端間に接続された第２キャパシタ２２と、入力側と第１キャパシタ２１の一端との間に設けられた入力側スイッチである第１スイッチ２３と、第１キャパシタ２１の他端と基準電圧Ｖｓｓ点（例えば、グランド）との間に接続された第２スイッチ２４と、基準電圧Ｖｓｓ点と第１キャパシタ２１の一端との間に設けられた第３スイッチ２５と、第１キャパシタ２１の他端と演算増幅器２７の反転入力端−間に接続された出力側スイッチである第４スイッチ２６とを備えている。なお、演算増幅器２７の非反転入力端は、基準電圧Ｖｓｓ点に接続されている。
【０００６】
第１クロック信号φ１と第２クロック信号φ２は、一方が高（Ｈ）レベルのときに他方が低（Ｌ）レベルにある２相クロック信号であり、両方ともＬレベルの期間を持つようにされている。
【０００７】
第１、第２スイッチ２３、２４は、第１クロック信号φ１によって同時にオン（例、φ１；Ｈレベル）、オフ（例、φ１；Ｌレベル）され、オンされたときに第１キャパシタ２１をアナログ信号Ｓａにしたがって充電する。また、第３、第４スイッチ２５、２６は、第２クロック信号φ２によって同時にオン（例、φ２；Ｈレベル）、オフ（例、φ２；Ｌレベル）され、オンされたときに第１キャパシタ２１の電荷を放電する。
【０００８】
この第１〜第４スイッチ２３〜２６のオン、オフにより、ＳＣＦ２０は、入力されるアナログ信号Ｓａをフィルタリングして、出力信号Ｓｏｕｔを出力する。
【０００９】
図６の従来の信号処理回路では、ＤＡＣ１０に設けられるバッファアンプ１３の出力インピーダンスは、きわめて低いから、第１キャパシタ２１の充電動作に支障を来すようなことは、避けられる。
【００１０】
しかし、バッファアンプ１３を設けることによって、バッファアンプ自体のリニアリティエラー（非直線性誤差）の分だけＳＣＦ２０の出力誤差が生じたり、また、バッファアンプ１３の動作に要する電流分だけ消費電流が増加する、という問題がある。
【００１１】
また、バッファアンプ１３を省略することも、考えられる。しかし、この場合には、２つのスイッチ、即ち、選択スイッチ１２−１〜１２−Ｎのいずれかと第１スイッチ（入力側スイッチ）２３とが、直列に接続されることになる。
【００１２】
これらのスイッチは、通常ＭＯＳトランジスタなどで構成されるが、信号処理回路用に用いられるＭＯＳトランジスタはその構成上、オン抵抗値が高いものが使用される。例えば、そのＭＯＳトランジスタのオン抵抗値は１〜２ｋΩである。このＭＯＳトランジスタのオン抵抗値は、分圧抵抗１１−０〜１１−Ｎの抵抗値（例えば、数１０〜数１００Ω）に比しても十分に高い値である。
【００１３】
これら高抵抗値のＭＯＳトランジスタが直列に接続される場合には、第１キャパシタ２１の充電動作に支障を来してしまうことにもなるから、ＭＯＳトランジスタのオン抵抗をその分だけ低くする必要がある。
【００１４】
しかし、ＭＯＳトランジスタのオン抵抗をＷ／Ｌ比を大きくすることによって、オン抵抗値を低くする場合には、そのゲートの浮遊容量がＷ／Ｌ比に応じて増大するから、クロックフィードスルーが大きくなる。このクロックフィードスルーの増大によって、ＳＣＦ２０の出力誤差が大きくなってしまうという、別の問題が生じてくる。
【特許文献１】特開平１１−３０８１０８号公報
【特許文献２】特開平０６−２０４８６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
そこで、本発明は、ＤＡＣ等電圧選択出力回路とＳＣＦとを有する電子回路において、直列接続されるスイッチの数を少なくするとともに、バッファアンプのリニアリティエラーによる出力誤差の増加や、クロックフィードスルーの増大を避けることを目的とする。
【課題を解決するための手段】
【００１６】
請求項１の電子回路は、複数の異なる電圧のうちの１つの電圧を、複数の選択スイッチによって選択して選択電圧として出力する電圧選択出力回路と、前記選択電圧が入力されるスイッチドキャパシタフィルタ回路とを備えた電子回路であって、
前記複数の選択スイッチの選択条件に、前記スイッチドキャパシタフィルタ回路の入力側スイッチの駆動条件を加えて、前記複数の選択スイッチを前記入力側スイッチとして兼用することを特徴とする。
【００１７】
請求項２の電子回路は、請求項１に記載の電子回路において、前記電圧選択出力回路は、抵抗分圧回路を有し、該抵抗分圧回路の各分圧電圧を前記複数の異なる電圧とすることを特徴とする。
【００１８】
請求項３の電子回路は、ディジタル信号に基づいて、複数の選択スイッチの内の１つの選択スイッチを選択してディジタル信号に応じたアナログ信号を出力するディジタル・アナログ変換回路と、前記アナログ信号が入力されるスイッチドキャパシタフィルタ回路とを備えた電子回路であって、
前記ディジタル・アナログ変換回路は、前記ディジタル信号に、前記スイッチドキャパシタフィルタ回路の入力側スイッチの駆動条件を加えて、前記複数の選択スイッチを前記入力側スイッチとして兼用することを特徴とする。
【００１９】
請求項４の電子回路は、請求項３に記載の電子回路において、前記ディジタル・アナログ変換回路は、抵抗分圧回路を有し、該抵抗分圧回路の各分圧電圧を前記複数の選択スイッチをそれぞれ介して前記アナログ電圧とすることを特徴とする。
【００２０】
請求項５の電子回路は、請求項３または４に記載の電子回路において、前記ディジタル信号をデコードしてデコード信号を出力するデコーダと、前記デコード信号と前記スイッチドキャパシタフィルタ回路の入力側スイッチの駆動条件となるべきクロック信号とを入力し、前記複数の選択スイッチへの選択信号とする複数の論理回路とを含む選択スイッチ駆動回路を有することを特徴とする。
【００２１】
請求項６の電子回路は、抵抗分圧回路の各分圧電圧をディジタル信号に基づいて、第１選択スイッチ群の内の１つの選択スイッチを選択して前記ディジタル信号に応じたアナログ信号を入力側スイッチを持つ第１回路への入力信号として出力すると共に、第２選択スイッチ群の内の１つの選択スイッチを選択して前記ディジタル信号に応じたアナログ信号を入力側スイッチを持つ第２回路への入力信号として出力するディジタル・アナログ変換回路を備えた電子回路であって、
ディジタル・アナログ変換回路は、前記ディジタル信号に前記第１回路の入力側スイッチの駆動条件を加えて前記第１選択スイッチ群を前記第１回路の入力側スイッチとして兼用すると共に、前記ディジタル信号に前記第２回路の入力側スイッチの駆動条件を加えて前記第２選択スイッチ群を前記第２回路の入力側スイッチとして兼用することを特徴とする。
【００２２】
請求項７の電子回路は、請求項６に記載の電子回路において、前記ディジタル・アナログ変換回路は、前記ディジタル信号をデコードしてデコード信号を出力するデコーダと、前記デコード信号と前記第１回路の入力側スイッチの駆動条件となるべき第１クロック信号とを入力し、前記第１選択スイッチ群への選択信号とする第１論理回路群と、前記デコード信号と前記第２回路の入力側スイッチの駆動条件となるべき第２クロック信号とを入力し、前記第２選択スイッチ群への選択信号とする第２論理回路群とを含む選択スイッチ駆動回路を有することを特徴とする。
【００２３】
請求項８の電子回路は、２次ΔΣＡ／Ｄ変換装置用変調器の第１次スイッチドキャパシタ積分器と、第２次スイッチドキャパシタ積分器と、抵抗分圧回路の各分圧電圧をディジタル信号に基づいて、第１選択スイッチ群の内の１つの選択スイッチを選択して前記ディジタル信号に応じたアナログ信号を前記第１次スイッチドキャパシタ積分器への第１帰還信号として出力すると共に、第２選択スイッチ群の内の１つの選択スイッチを選択して前記ディジタル信号に応じたアナログ信号を前記第２次スイッチドキャパシタ積分器への第２帰還信号として出力する帰還用ディジタル・アナログ変換回路と、を含む電子回路であって、
前記帰還ディジタル・アナログ変換回路は、前記ディジタル信号に前記第１次スイッチドキャパシタ積分器の駆動条件を加えて前記第１選択スイッチ群を前記第１次スイッチドキャパシタ積分器の帰還用入力側スイッチとして兼用すると共に、前記ディジタル信号に前記第２次スイッチドキャパシタ積分器の駆動条件を加えて前記第２選択スイッチ群を前記第２次スイッチドキャパシタ積分器の帰還用入力側スイッチとして兼用することを特徴とする。
【発明の効果】
【００２４】
本発明によれば、ＤＡＣ等の電圧選択出力回路とＳＣＦ等の他回路を有し、ＤＡＣなどの複数の選択スイッチの選択条件に、ＳＣＦ等の入力側スイッチへの駆動条件を加えて、その複数の選択スイッチを入力側スイッチとして兼用させる。このように、ＳＣＦ等の入力側スイッチを、単独に設けなくして、ＭＯＳトランジスタなどのスイッチの直列数を少なくする。したがって、スイッチのオン抵抗を低くできる。これにより、より小さいサイズのスイッチを使用できるので、スイッチングに伴うクロックフィードスルーを低減することができる。よって、回路システムにおける誤差を小さくできる。
【００２５】
また、スイッチ間にバッファアンプを用いる必要がないので、バッファアンプを設けることによる、リニアリティエラーによる出力誤差をなくすことができるし、そのバッファアンプ分の消費電流を少なくでき且つＩＣ（ＬＳＩ）の所要面積を削減できる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の電子回路の実施例について、図を参照して説明する。なお、本発明の電子回路は、ＬＳＩに作り込まれるので、半導体装置と言い換えてもよい。
【００２７】
図１は、本発明の第１実施例に係る電子回路の構成を示す図である。
【００２８】
図１において、ディジタル信号Ｄｎをアナログ信号（即ち、アナログ電圧）Ｓａに変換するＤＡＣ１０Ａと、このＤＡＣ１０Ａから出力されるアナログ信号ＳａをフィルタリングするＳＣＦ２０Ａが設けられている。これらのＤＡＣ１０ＡとＳＣＦ２０Ａは、各種の電子機器の信号処理回路に用いられる。ＤＡＣ１０Ａは、複数の異なる電圧のうちの１つの電圧を、複数の選択スイッチによって選択して選択電圧として出力する電圧選択出力回路であればよい。
【００２９】
図１では、従来の図６と比して、まずバッファアンプ１３が省略されており、また選択スイッチ１２−１〜１２−ＮがＳＣＦ２０Ａの入力側スイッチ（図６の２３に相当）と兼用されている。したがって、選択スイッチ１２−１〜１２−Ｎは、機能的に見ると、図１のように、ＤＡＣ１０ＡとＳＣＦ２０Ａとの双方に含まれることになる。また、ＳＣＦ２０Ａの入力側スイッチ（図６の２３に相当）は、単独では設けられていないので、省略されている、とも言える。この点は、他の実施例でも同様である。
【００３０】
選択スイッチ駆動回路３０Ａは、複数ｎビット（例えば、４ビット）のディジタル信号Ｄｎと、ＳＣＦ２０Ａの入力側スイッチの駆動条件である第１クロック信号φ１とを入力し、選択スイッチ１２−１〜１２−Ｎの選択信号（駆動信号）をディジタル信号Ｄｎと第１クロック信号φ１とに基づいて形成する。
【００３１】
選択スイッチ駆動回路３０Ａの内部構成例が、図２に示されている。選択スイッチ駆動回路３０Ａは、ディジタル信号Ｄｎをデコードしてデコード信号を出力するデコーダ３１と、そのデコード信号の１つと第１クロック信号φ１とによって、選択スイッチ１２−１〜１２−Ｎへの選択信号を得る複数の論理回路３２−１〜３２−Ｎとを含んでいる。ここでは、論理回路３２−１〜３２−Ｎはアンド回路で構成されている。デコード信号は、デコーダ３１のいずれか１つの出力端から出力される。
【００３２】
選択スイッチ駆動回路３０Ａでは、ディジタル信号Ｄｎに応じていずれか１つのデコード信号がデコーダ３１から出力され、その１つのデコード信号が入力されるアンド回路３２−１〜３２−Ｎから第１クロック信号φ１に応じたタイミングで選択スイッチ１２−１〜１２−Ｎへの選択信号が出力される。これにより、選択スイッチ１２−１〜１２−Ｎが接続された抵抗分圧回路１１−０〜１１−Ｎからの分圧電圧が選択されて、アナログ信号Ｓａとして第１クロック信号φ１に同期してＳＣＦ２０Ａに入力される。
【００３３】
ＳＣＦ２０Ａは、入力側と第１キャパシタ２１の一端との間に設けられた入力側スイッチである第１スイッチ（即ち、図６のスイッチ２３に相当）が選択スイッチ１２−１〜１２−Ｎと兼用されている。即ち、ＳＣＦ２０Ａの入力側スイッチは、単独では設けられていないから、アナログ信号Ｓａが選択スイッチ１２−１〜１２−Ｎから直接に第１キャパシタ２１に印加される。図１は、その他の点では従来の図６と同様であり、対応する構成要素には同一の符号を付している。
【００３４】
このように、ディジタル信号Ｄｎに、ＳＣＦ２０Ａの入力側スイッチの駆動条件（即ち、第１クロック信号φ１）を加えて、複数の選択スイッチ１２−１〜１２−Ｎを、ＳＣＦ２０Ａの入力側スイッチとして兼用させ、ＳＣＦ２０Ａの入力側スイッチ（即ち、図６のスイッチ２３に相当）を省略する。
【００３５】
この図１では、選択スイッチ１２−１〜１２−Ｎの各々は、ＤＡＣ１０Ａの選択スイッチ駆動回路３０Ａに入力されるディジタル信号Ｄｎの値と第１クロック信号φ１とに応じて、いずれか１つが第１クロック信号φ１と同期してオン・オフ状態にされる。したがって、ＤＡＣ１０Ａからは、ディジタル信号Ｄｎが変換されたアナログ信号Ｓａが第１クロック信号φ１と同期して出力される。
【００３６】
ＳＣＦ２０Ａでは、入力側スイッチである第１スイッチ（即ち、図６のスイッチ２３に相当）が省略されているが、入力されるアナログ信号Ｓａが第１クロック信号φ１に同期して入力される。したがって、第２スイッチ２４が、第１クロック信号φ１によってオン（例、φ１；Ｈレベル）、オフ（例、φ１；Ｌレベル）され、オンされたときに第１キャパシタ２１をアナログ信号Ｓａにしたがって充電する。また、第３、第４スイッチ２５、２６は、第２クロック信号φ２によって同時にオン（例、φ２；Ｈレベル）、オフ（例、φ２；Ｌレベル）され、オンされたときに第１キャパシタ２１の電荷を放電する。この第２〜第４スイッチのオン、オフにより、ＳＣＦ２０Ａは、入力されるアナログ信号Ｓａをフィルタリングして、出力信号Ｓｏｕｔを出力する。
【００３７】
このように、ＤＡＣ１０Ａの複数の選択スイッチ１２−１〜１２−Ｎの選択条件に、ＳＣＦ２０Ａの入力側スイッチを駆動するべき第１クロック信号φ１を加えて、その複数の選択スイッチ１２−１〜１２−ＮをＳＣＦ２０Ａの入力側スイッチとして兼用させる。即ち、ＳＣＦ２０Ａの入力側スイッチを省略して、ＤＡＣ１０ＡとＳＣＦ２０ＡとにおけるＭＯＳトランジスタなどのスイッチの直列数を少なくしている。したがって、スイッチのオン抵抗を低くできる。
【００３８】
これにより、本発明では、ＭＯＳトランジスタなどのスイッチとして小さいサイズのものを使用できるので、スイッチングに伴うクロックフィードスルーを低減することができる。よって、回路システムにおける誤差を小さくできる。
【００３９】
また、本発明の電子回路はＬＳＩなどのＩＣに作り込まれるが、従来のようにスイッチ間にバッファアンプ１３を用いる必要がないので、バッファアンプを設けることによる、リニアリティエラーによる出力誤差をなくすことができるし、そのバッファアンプ分の消費電流を少なくでき且つＩＣ（ＬＳＩ）の所要面積を削減できる。
【００４０】
なお、選択スイッチ駆動回路３０Ａは、図１ではＤＡＣ１０Ａに設けることとして説明したが、これに限らず、別に設けてもよいし、またＳＣＦ２０Ａに設けてもよい。
【００４１】
図３は、本発明の電子回路の第２実施例に係り、２次ΔΣＡ／Ｄ変換装置内の変調器の構成を示す図である。図４は、図３の第２実施例に用いるクロック信号φ１〜φ３のタイミングチャートを示す図であり、図５は、図３の第２実施例に用いる帰還用のＤＡＣ９０の構成を示す図である。
【００４２】
図３において、２次ΔΣＡ／Ｄ変換装置内の変調器は、第１次スイッチドキャパシタ積分器４０と、第２次スイッチドキャパシタ積分器６０と、アナログ・ディジタル変換回路（ＡＤＣ）８０と、帰還用のＤＡＣ９０とを備えている。
【００４３】
第１次スイッチドキャパシタ積分器４０は、第１キャパシタ４１と、演算増幅器４７と、この演算増幅器４７の反転入力端−と出力端間に接続された第２キャパシタ４２と、入力信号Ｓｉｎが入力される入力側と第１キャパシタ４１の一端との間に設けられた入力側スイッチである第１スイッチ４３と、第１キャパシタ４１の他端と基準電圧Ｖｓｓ点間に接続された第２スイッチ４４と、基準電圧Ｖｓｓ点と第１キャパシタ４１の一端との間に設けられた第３スイッチ４５と、第１キャパシタ４１の他端と演算増幅器４７の反転入力端−間に接続された出力側スイッチである第４スイッチ４６とを備えている。なお、演算増幅器４７の非反転入力端は、基準電圧Ｖｓｓ点に接続されている。
【００４４】
また、第１次スイッチドキャパシタ積分器４０は、帰還用回路として、帰還信号がスイッチングされて入力される第３キャパシタ５１と、この第３キャパシタ５１の他端と基準電圧Ｖｓｓ点間に接続された第６スイッチ５４と、基準電圧Ｖｓｓ点と第３キャパシタ５１の一端との間に設けられた第７スイッチ５５と、第３キャパシタ５１の他端と演算増幅器４７の反転入力端−間に接続された出力側スイッチである第８スイッチ５６とを備えている。この帰還用回路では、帰還信号が入力される帰還用入力側と第３キャパシタ５１の一端との間に設けられるべき帰還用入力側スイッチである第６スイッチが省略されている。
【００４５】
第２次スイッチドキャパシタ積分器６０には、第１次スイッチドキャパシタ積分器４０の出力信号が入力される。第２次スイッチドキャパシタ積分器６０は、第１キャパシタ６１と、演算増幅器６７と、この演算増幅器６７の反転入力端−と出力端間に接続された第２キャパシタ６２と、第１次スイッチドキャパシタ積分器４０の出力信号が入力される入力側と第１キャパシタ６１の一端との間に設けられた入力側スイッチである第１スイッチ６３と、第１キャパシタ６１の他端と基準電圧Ｖｓｓ点間に接続された第２スイッチ６４と、基準電圧Ｖｓｓ点と第１キャパシタ６１の一端との間に設けられた第３スイッチ６５と、第１キャパシタ６１の他端と演算増幅器６７の反転入力端−間に接続された出力側スイッチである第４スイッチ６６とを備えている。なお、演算増幅器６７の非反転入力端は、基準電圧Ｖｓｓ点に接続されている。
【００４６】
また、第２次スイッチドキャパシタ積分器６０は、帰還用回路として、帰還信号がスイッチングされて入力される第３キャパシタ７１と、この第３キャパシタ７１の他端と基準電圧Ｖｓｓ点間に接続された第６スイッチ７４と、基準電圧Ｖｓｓ点と第３キャパシタ７１の一端との間に設けられた第７スイッチ７５と、第３キャパシタ７１の他端と演算増幅器６７の反転入力端−間に接続された出力側スイッチである第８スイッチ７６とを備えている。この帰還用回路では、帰還信号が入力される帰還用入力側と第３キャパシタ７１の一端との間に設けられるべき帰還用入力側スイッチである第６スイッチが省略されている。
【００４７】
これら第１次スイッチドキャパシタ積分器４０、第２次スイッチドキャパシタ積分器６０の各スイッチは、周期Ｔの３相のクロック信号φ１〜φ３によって駆動される。３相のクロック信号φ１〜φ３は、図４に示されるように、いずれかのクロック信号がＨレベルのときに他方がＬレベルにある３相クロック信号であり、全てがＬレベルの期間を持つようにされている。
【００４８】
第１次スイッチドキャパシタ積分器４０の各スイッチ４３、４４、５４は第１クロック信号φ１で駆動され、各スイッチ４５、４６、５５，５６は第２クロック信号φ２で駆動される。第２次スイッチドキャパシタ積分器６０の各スイッチ６３、６４、７４は第２クロック信号φ２で駆動され、各スイッチ６５、６６、７５，７６は第３クロック信号φ３で駆動される。なお、スイッチドキャパシタ積分器４０、６０の動作は、図１や図６における動作と同様であるので、再度の説明は省略する。
【００４９】
ＡＤＣ８０は、第２次スイッチドキャパシタ積分器６０から出力されるアナログ信号を複数ｎビット（例えば、４ビット）のディジタル信号に変換して、出力信号Ｓｏｕｔとして出力する。
【００５０】
帰還用のＤＡＣ９０は、出力信号Ｓｏｕｔをアナログ信号に変換すると共に、第１クロック信号φ１に同期した第１帰還信号Ｓａ１を第１次スイッチドキャパシタ積分器４０に帰還信号として帰還させ、第２クロック信号φ２に同期した第２帰還信号Ｓａ２を第２次スイッチドキャパシタ積分器６０に帰還信号として帰還させる。
【００５１】
図５に、ＤＡＣ９０の構成例が示されている。電源電圧Ｖｃｃ点とグランド間に抵抗分圧回路が接続され、分圧抵抗９１−０〜９１−Ｎの各接続点に、第１選択スイッチ群９２−１〜９２−Ｎのそれぞれの一端が接続され、また第２選択スイッチ群９３−１〜９３−Ｎのそれぞれの一端が接続される。これらの第１選択スイッチ群９２−１〜９２−Ｎの他端は共通に接続され、その共通接続点から第１帰還信号Ｓａ１が出力される。また第２選択スイッチ群９３−１〜９３−Ｎの他端は共通に接続され、その共通接続点から第２帰還信号Ｓａ２が出力される。
【００５２】
デコーダ９６は、ディジタル信号である出力信号Ｓｏｕｔをデコードしてデコード信号を出力する。このデコード信号は、ディジタル信号値に応じて、デコーダ９６のいずれか１つの出力端から出力される。
【００５３】
第１論理回路群の各論理回路９４−１〜９４−Ｎは、デコード信号と、帰還用入力側スイッチの駆動条件となるべき第１クロック信号とが入力され、第１選択スイッチ群９２−１〜９２−Ｎへの選択信号を出力する。また、第２論理回路群の各論理回路９５−１〜９５−Ｎは、デコード信号と、帰還用入力側スイッチの駆動条件となるべき第２クロック信号とが入力され、第２選択スイッチ群９３−１〜９３−Ｎへの選択信号を出力する。これらの各論理回路９４−１〜９４−Ｎ、９５−１〜９５−Ｎは、アンド回路でよい。
【００５４】
このように、ディジタル信号である出力信号Ｓｏｕｔに、第１次スイッチドキャパシタ積分器４０及び第２次スイッチドキャパシタ積分器６０の帰還用入力側スイッチの駆動条件、即ち、第１クロック信号φ１及び第２クロック信号φ２、を加えて、第１選択スイッチ群９２−１〜９２−Ｎ及び第２選択スイッチ群９３−１〜９３−Ｎを、第１次スイッチドキャパシタ積分器４０及び第２次スイッチドキャパシタ積分器６０の帰還用入力側スイッチとして兼用させる。
【００５５】
この図３、図５では、第１選択スイッチ群９２−１〜９２−Ｎ及び第２選択スイッチ群９３−１〜９３−Ｎの各選択スイッチの各々は、ＤＡＣ９０に入力される出力信号Ｓｏｕｔのディジタル値と第１クロック信号φ１及び第２クロック信号φ２とに応じて、いずれか１つが第１クロック信号φ１及び第２クロック信号φ２と同期してオン・オフ状態にされる。したがって、ＤＡＣ９０からは、出力信号Ｓｏｕｔが変換されたアナログ信号が第１クロック信号φ１、第２クロック信号φ２と同期して、第１帰還信号Ｓａ１、第２帰還信号Ｓａ２として出力される。
【００５６】
なお、図３の第２実施例においては、２次のΔΣＡ／Ｄ変換装置内の変調器について示したが、３次以上の高次の場合にも同様の適用することができる。
【００５７】
これにより、図３の第２実施例においても、図１の第１実施例におけると同様の効果を得ることができる。
【００５８】
また、ΔΣＡ／Ｄ変換装置内の変調器への摘要に限ることなく、他のスイッチドキャパシタ回路を用いる電子回路にも同様に適用することができる。この場合には、第１次スイッチドキャパシタ積分器４０に代えて入力側スイッチを持つ第１回路が用いられ、また、第２次スイッチドキャパシタ積分器６０に代えて入力側スイッチを持つ第２回路が用いられることになる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１実施例に係るＤＡＣとＳＣＦを備えた電子回路の構成を示す図
【図２】図１の選択スイッチ駆動回路の内部構成例を示す図
【図３】本発明の第２実施例に係るＤＡＣとＳＣＦを備えた電子回路の構成を示す図
【図４】図３のクロック信号のタイミングチャートを示す図
【図５】図３の帰還用のＤＡＣの構成を示す図
【図６】ＤＡＣとＳＣＦを備えた従来の電子回路の構成を示す図
【符号の説明】
【００６０】
１０、１０Ａ  ＤＡＣ
１１−０〜１１−Ｎ  分圧抵抗
１２−１〜１２−Ｎ  選択スイッチ
２０、２０Ａ  ＳＣＦ
３０、３０Ａ  選択スイッチ駆動回路
３１  デコーダ
３２−１〜３２−Ｎ  アンド回路
４０  第１次スイッチドキャパシタ積分器
６０  第２次スイッチドキャパシタ積分器
８０  ＡＤＣ
９０  ＤＡＣ
９１−０〜９１−Ｎ  分圧抵抗
９２−１〜９２−Ｎ  第１選択スイッチ群
９３−１〜９３−Ｎ  第２選択スイッチ群
９４−１〜９４−Ｎ  第１論理回路群
９５−１〜９５−Ｎ  第２論理回路群
Ｓａ  アナログ信号
Ｄｎ  ディジタル信号
Ｓａ１  第１帰還信号
Ｓａ２  第２帰還信号
Ｓｏｕｔ  出力信号
φ１  第１クロック信号
φ２  第２クロック信号
φ３  第３クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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