(57)【要約】【課題】  Ｈｉｇｈ−ｋ膜を用いてヒステリシスの増加の小さい半導体装置の製造方法を提供する。【解決手段】  シリコン基板上に第１の絶縁膜および第２の絶縁膜を形成した後、０．２体積％以上の濃度の酸素を含む雰囲気中で熱処理を行う。第２の絶縁膜は、高誘電率絶縁膜であるとともに、第１の絶縁膜と第２の絶縁膜との界面で酸化還元反応が起こるのを抑制できる量の酸素を透過する膜厚で形成される。第２の絶縁膜は、膜厚３．０ｎｍ以下、好ましくは２．４ｎｍ以下のＨｆＡｌＯｘ膜とすることができる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
シリコン基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
０．２体積％以上の濃度の酸素を含む雰囲気中で、前記第２の絶縁膜に対して熱処理を行う工程とを備え、
前記第２の絶縁膜は、高誘電率絶縁膜であるとともに、前記第１の絶縁膜と前記第２の絶縁膜との界面で酸化還元反応が起こるのを抑制できる量の酸素を透過する膜厚で形成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜はＨｆＡｌＯｘ膜であって、該ＨｆＡｌＯｘ膜の膜厚は３．０ｎｍ以下である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜はＨｆＡｌＯｘ膜であって、該ＨｆＡｌＯｘ膜の膜厚は２．４ｎｍ以下である請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜はＳｉＯＮ膜である請求項１〜３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、より詳しくは、比誘電率がシリコン酸化膜よりも高い絶縁膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置ではトランジスタ等の素子の高速動作と低消費電力化とが要求されている。
【０００３】
素子の高速動作を実現するには、ゲート容量を増やして駆動電流を増加させる必要がある。そこで、シリコン酸化膜（ＳｉＯ２膜）またはシリコン酸窒化膜（ＳｉＯＮ膜）をゲート絶縁膜として用いる従来の構造では、ゲート容量を増加させるためにゲート絶縁膜の膜厚を薄くすることが行われていた。しかし、膜厚が１．５ｎｍ以下になると、キャパシタに流れるリーク電流が増加してしまう。このため、高速動作の実現は可能となるものの、その一方で低消費電力化を図ることが困難になり、また、電荷を蓄積するというキャパシタ本来の動作もできなくなるという問題があった。
【０００４】
こうした問題に対しては、シリコン酸化膜（ｋ＝３．９）よりも高い比誘電率を有する材料からなる膜（以下、Ｈｉｇｈ−ｋ膜という。）をゲート絶縁膜として用いることが提案されている。Ｈｉｇｈ−ｋ膜としては、例えば、アルミニウム酸化膜（Ａｌ２Ｏ３膜，ｋ＝９）、ジルコニウム酸化膜（ＺｒＯ２膜，ｋ＝２０）、ハフニウム酸化膜（ＨｆＯ２膜，ｋ＝２０）、タンタル酸化膜（ＴａＯｘ膜，ｋ＝２５）およびチタン酸化膜（ＴｉＯｘ膜，ｋ＝４０）などの金属酸化膜が挙げられる。一般に、比誘電率が高くなると電荷蓄積量が多くなるので、ゲート容量が同じである場合には、Ｈｉｇｈ−ｋ膜を用いることによってシリコン酸化膜よりも物理的膜厚を厚くすることが可能になる。すなわち、Ｈｉｇｈ−ｋ膜をゲート絶縁膜として用いることによって、キャパシタのリーク電流が増加するのを抑制することができる（例えば、非特許文献１参照。）。
【０００５】
【非特許文献１】Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ（応用物理学会誌）、２００１年、第８９巻、ｐ．５２４３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、Ｈｉｇｈ−ｋ膜を用いた場合、Ｃ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ）曲線におけるヒステリシスの増加が顕著になるという問題があった。ヒステリシスが増加すると信頼性が低下するだけでなく、これに伴って閾値電圧Ｖｔｈのシフトも起こり得る。また、ヒステリシスの存在は、膜中にトラップがあることを示しているので、移動度などの他のトランジスタ特性にも悪影響を与える場合が多い。したがって、良好なトランジスタ特性を得るためには、ヒステリシスの増加を抑制することが必要となる。
【０００７】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、Ｈｉｇｈ−ｋ膜を用いてヒステリシスの増加の小さい半導体装置の製造方法を提供することにある。
【０００８】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、シリコン基板上に第１の絶縁膜を形成する工程と、この第１の絶縁膜の上に第２の絶縁膜を形成する工程と、０．２体積％以上の濃度の酸素を含む雰囲気中で、第２の絶縁膜に対して熱処理を行う工程とを備え、第２の絶縁膜が、高誘電率絶縁膜であるとともに、第１の絶縁膜と第２の絶縁膜との界面で酸化還元反応が起こるのを抑制できる量の酸素を透過する膜厚で形成されることを特徴とするものである。
【００１０】
本発明の半導体装置の製造方法では、第２の絶縁膜を膜厚３．０ｎｍ以下のＨｆＡｌＯｘ膜とすることができる。この場合、ＨｆＡｌＯｘ膜の膜厚は２．４ｎｍ以下であることが好ましい。
【００１１】
また、本発明の半導体装置の製造方法において、第１の絶縁膜はＳｉＯＮ膜とすることができる。
【発明の効果】
【００１２】
この発明は以上説明したように、第２の絶縁膜が、第１の絶縁膜と第２の絶縁膜との界面で酸化還元反応が起こるのを抑制できる量の酸素を透過する膜厚であり、また、０．２体積％以上の濃度の酸素を含む雰囲気中で熱処理を行うので、第２の絶縁膜中に新たに欠陥が発生するのを防いで、Ｃ−Ｖ曲線におけるヒステリシスの増大を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
従来より、ゲート絶縁膜の形成後には、ＰＤＡ（Ｐｏｓｔ  Ｄｅｐｏｓｉｔｉｏｎ  Ａｎｎｅａｌｉｎｇ）と呼ばれる高温熱処理が行われる。ＰＤＡを施すことによって、Ｈｉｇｈ−ｋ膜に含まれる欠陥や不純物の量を減少させることができる。具体的には、酸素の存在によって欠陥が埋められたり、不純物が酸素と反応してＨｉｇｈ−ｋ膜の外に出て行ったりする。
【００１４】
図１は、ＰＤＡの際の酸素濃度を変えたときのシリコン酸化膜換算膜厚（または、等価酸化膜厚（ＥＯＴ，ｅｑｕｉｖａｌｅｎｔ  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ））に対するヒステリシスの変化を示したものである。図から分かるように、シリコン酸化膜換算膜厚が減少するとヒステリシスは増加する。これは、ヒステリシスの測定における電圧幅が一定である場合、シリコン酸化膜換算膜厚が小さいほど高い電圧が印加されることになるからである。
【００１５】
また、図１より、酸素濃度が低いほどヒステリシスの増加量が大きいことが分かる。この理由は、次のように考えることができる。すなわち、ＰＤＡによって、Ｈｉｇｈ−ｋ膜中の欠陥や不純物を低減させるには、Ｈｉｇｈ−ｋ膜中に相当量の酸素が含まれていることを必要とする。雰囲気中の酸素濃度が低い場合には、Ｈｉｇｈ−ｋ膜中の酸素が不足した状態になるので、Ｈｉｇｈ−ｋ膜と下地膜との界面で反応（酸化還元反応）が起こる。例えば、Ｈｉｇｈ‐ｋ膜としてＨｆＯ２膜を用いた場合、ＨｆＯ２膜が下地膜から酸素を奪うことによって酸化される（下地膜は還元される。）。このように、Ｈｉｇｈ−ｋ膜が酸化されることによって、Ｈｉｇｈ−ｋ膜中に新たな欠陥が生じるために、ヒステリシスの増加が見られるようになる。そこで、雰囲気中の酸素濃度を高くすることによって、Ｈｉｇｈ−ｋ膜中、特にＨｉｇｈ−ｋ膜と下地膜との界面における酸素濃度が所定の値以上になれば、界面で反応が起こるのを抑制して、Ｈｉｇｈ−ｋ膜中に欠陥が生じるのを防ぐことができる。
【００１６】
本発明においては、ＰＤＡの際の雰囲気中の酸素濃度が０．２体積％以上であることが好ましい。但し、雰囲気中の酸素が下地膜とシリコン基板との界面に到達すると、シリコン基板が酸化されてゲート絶縁膜全体の膜厚が増大するようになる。したがって、ゲート絶縁膜の膜厚が所定値以下となるように、酸素濃度を制御することが必要となる。
【００１７】
上述したように、ヒステリシスの増加は、Ｈｉｇｈ−ｋ膜とその下地膜との界面に所定量の酸素を供給することによって抑制することができる。しかしながら、単に雰囲気中の酸素濃度を増加させただけでは、必ずしも界面での酸素濃度を高くすることはできない。そこで、本発明においては、Ｈｉｇｈ−ｋ膜の膜厚を所定値以下とすることによって、界面での酸素濃度が高くなるようにする。例えば、Ｈｆの含有量が３０％であるＨｆＡｌＯｘ膜の場合、膜厚を３．０ｎｍ以下、好ましくは２．４ｎｍ以下とすることによって、界面に供給される酸素の濃度を大きく増加させることができる。
【００１８】
図２は、ＨｆＡｌＯｘ膜をゲート絶縁膜として用いた場合のＣ−Ｖ曲線の一例である。図より、ＨｆＡｌＯｘ膜の膜厚が３ｎｍから２．４ｎｍになると、キャパシタンスが略同じであるにもかかわらずヒステリシスは大きく低下することが分かる。具体的には、ＨｆＡｌＯｘ膜の膜厚が３ｎｍではヒステリシスは７０ｍＶであるのに対して、膜厚が２．４ｎｍではヒステリシスは１５ｍＶになる。
【００１９】
図２の例では、ＰＤＡの際の酸素濃度は０．２体積％であり、シリコン基板が酸化されることによってゲート絶縁膜全体の膜厚は０．１５ｎｍ増加する。通常、この程度の厚膜化では、ヒステリシスが図２の例のように小さくなることはない。したがって、図２の結果は、ＨｆＡｌＯｘ膜の膜厚を薄くすることによって、酸素がＨｆＡｌＯｘ膜を透過しやすくなったことによると考えられる。すなわち、下地膜との界面に十分な酸素が供給されることによって、下地膜との反応が抑制されて、Ｈｉｇｈ−ｋ膜中に新たに生じる欠陥の量を低減することができたといえる。
【００２０】
実施の形態
以下、本発明の実施の形態を図面を参照しながら説明する。
【００２１】
図３〜図７は、本実施の形態における半導体装置の製造方法を説明する図である。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【００２２】
まず、図３に示すように、シリコン基板１の所定領域にシリコン酸化膜を埋め込み、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域２を形成する。尚、シリコン基板１に代えて、シリコンゲルマニウム（ＳｉＧｅ）基板またはガリウムヒ素（ＧａＡｓ）基板などの他の半導体基板を用いてもよい。また、ＳＴＩ構造に代えて、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）構造などを適用してもよい。
【００２３】
次に、シリコン基板１に不純物を注入した後、熱拡散を行うことによってＮ型またはＰ型の拡散層４を形成する。次いで、フッ酸と水を１：１００の割合で混合した希フッ酸（Ｄｉｌｕｔｅｄ  Ｈｙｄｒｏｆｌｕｏｒｉｃ  Ａｃｉｄ，ＤＨＦ）水溶液を用いて自然酸化膜３を除去する。これにより、活性領域のシリコン基板１の表面が露出する（図４）。
【００２４】
次に、シリコン基板１の上に第１の絶縁膜５を形成する（図５）。第１の絶縁膜５は、後工程で形成する第２の絶縁膜（Ｈｉｇｈ−ｋ膜）の下地膜である。
【００２５】
第１の絶縁膜５としては、例えば、シリコン酸窒化膜（ＳｉＯＮ膜）およびシリコン酸化膜（ＳｉＯ２膜）などのシリコンを含む酸化膜を用いることができる。ＳｉＯＮ膜は、例えば、二酸化窒素（ＮＯ２）、水素（Ｈ２）および窒素（Ｎ２）の混合ガスを用いて、ＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ）法により形成することができる。また、ＳｉＯＮ膜は、ＳｉＯ２膜を形成した後にプラズマ窒化処理を行うことによって形成することもできる。ＳｉＯＮ膜の膜厚は、例えば、０．７ｎｍ程度とすることができる。尚、第１の絶縁膜５はシリコンを含む酸化膜に限られるものではなく、セリウム酸化膜（ＣｅＯ２膜）などを用いてもよい。
【００２６】
次に、第１の絶縁膜５の上に第２の絶縁膜６を形成する（図６）。第２の絶縁膜６はＨｉｇｈ−ｋ膜であり、例えば、ＨｆＡｌＯｘ膜、Ａｌ２Ｏ３膜、ＺｒＯ２膜またはＨｆＯ２膜などを用いることができる。これらの膜は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＶＤ（Ｐｈｙｓｉｃｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などによって形成することができる。
【００２７】
本発明においては、第２の絶縁膜６が、ＰＤＡ処理の際に、所定量の雰囲気中の酸素を透過可能な膜厚を有していることを特徴とする。ここで、所定量の酸素とは、第１の絶縁膜５と第２の絶縁膜６との界面で酸化還元反応が起こるのを抑制できる量の酸素をいう。例えば、Ｈｆの含有量が３０％であるＨｆＡｌＯｘ膜の場合、３．０ｎｍ以下の膜厚、特に、２．４ｎｍ以下の膜厚であることが好ましい。
【００２８】
次に、所定量の酸素濃度を有する雰囲気中でＰＤＡ処理を行う（図７）。例えば、全圧が１ａｔｍで０．２体積％の酸素を含む窒素雰囲気中において、１，０５０℃で１秒間の熱処理を行うことができる。尚、加熱圧力、酸素濃度、加熱温度および加熱時間は、必要に応じて適宜変更することが可能である。
【００２９】
本発明によれば、第２の絶縁膜６が、第１の絶縁膜５との反応を抑制できる量の酸素を透過できる。換言すると、第２の絶縁膜６中には、第２の絶縁膜６中に存在する欠陥および不純物の量を十分に低減可能な量の酸素が含まれる。したがって、第２の絶縁膜６中に新たに欠陥が発生するのを防いで、Ｃ−Ｖ曲線におけるヒステリシスの増大を抑制することが可能となる。
【００３０】
ＰＤＡ処理を終えた後は、第２の絶縁膜６の上に、ゲート電極材料としてのポリシリコン膜７を形成する（図８）。ポリシリコン膜７の膜厚は、例えば１５０ｎｍ程度とすることができる。尚、ポリシリコン膜７に代えてアモルファスシリコン膜を成膜してもよい。また、（ポリまたはアモルファス）シリコン膜に代えて、シリコンゲルマニウム膜などを用いてもよい。
【００３１】
次いで、ポリシリコン膜７中にＮ型またはＰ型の不純物を注入した後、リソグラフィ法およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いて、ポリシリコン膜７、第２の絶縁膜６および第１の絶縁膜５を順次加工する。これにより、図９に示すように、ゲート電極８およびゲート絶縁膜９が形成される。図９では、パターニングされた第１の絶縁膜５と第２の絶縁膜６とでゲート絶縁膜９が構成される。
【００３２】
次に、ゲート電極８をマスクとしてシリコン基板１に不純物を注入し、Ｐ型またはＮ型のエクステンション領域１０を形成する。その後、ゲート電極８の側壁部にサイドウォール１１を形成する。そして、サイドウォール１１の形成されたゲート電極８をマスクとしてシリコン基板１に不純物を注入した後、熱処理による活性化を行い、Ｐ型またはＮ型のソース・ドレイン領域１２を形成する。さらに、層間絶縁膜１３を設けることによって、図１０に示す構造が得られる。
【００３３】
尚、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々変形して実施することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明において、酸素濃度によるＥＯＴとＣ−Ｖヒステリシスとの関係を示す図の一例である。
【図２】本発明において、ＨｆＡｌＯｘ膜の膜厚によるＣ−Ｖ曲線の変化を示す図の一例である。
【図３】本実施の形態における半導体装置の製造方法を示す断面図である。
【図４】本実施の形態における半導体装置の製造方法を示す断面図である。
【図５】本実施の形態における半導体装置の製造方法を示す断面図である。
【図６】本実施の形態における半導体装置の製造方法を示す断面図である。
【図７】本実施の形態における半導体装置の製造方法を示す断面図である。
【図８】本実施の形態における半導体装置の製造方法を示す断面図である。
【図９】本実施の形態における半導体装置の製造方法を示す断面図である。
【図１０】本実施の形態における半導体装置の製造方法を示す断面図である。
【符号の説明】
【００３５】
１  シリコン基板
２  素子分離領域
３  自然酸化膜
４  拡散層
５  第１の絶縁膜
６  第２の絶縁膜
７  ポリシリコン膜
８  ゲート電極
９  ゲート絶縁膜
１０  エクステンション領域
１１  サイドウォール
１２  ソース・ドレイン領域
１３  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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