(57)【要約】【課題】  トンネル酸化膜の信頼性を向上させた不揮発性メモリセルを有する半導体装置およびその製造方法を提供する。【解決手段】  半導体装置１は、半導体基板４０と、半導体基板４０の主表面上に形成された電荷蓄積用のフローティングゲート電極１１（ＦＧ）と、半導体基板４０の主表面上におけるフローティングゲート電極１１の両側に形成された複数のアシストゲート電極１２（ＡＧ）と、フローティングゲート電極１１およびアシストゲート電極１２間に設けられたＯＮＯ膜９０と、フローティングゲート電極１１上から複数のアシストゲート電極１２上にＯＮＯ膜１１０を介して設けられ、複数のアシストゲート電極１２と交差する方向に延びるコントロールゲート電極１３（ＣＧ）とを備える。３種のゲート電極１１，１２，１３は、ＦＧ−ＡＧ−ＣＧの順に形成される。【選択図】        図２
2006332098.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に第１絶縁膜を介して第１ゲート電極形成用の第１導電膜を形成する工程と、
前記第１導電膜および前記第１絶縁膜をパターニングする工程と、
前記半導体基板の主表面上からパターニングされた前記第１導電膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜をエッチバックして前記第２絶縁膜の側壁上にサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を覆うように前記第２絶縁膜上に第２ゲート電極形成用の第２導電膜を形成する工程と、
前記第２導電膜より上方に前記サイドウォール絶縁膜を残存させながら前記第２導電膜の厚みを減じる工程と、
前記第２導電膜よりも上方に位置する部分に残存した前記サイドウォール絶縁膜を除去する工程と、
前記第２導電膜上から前記第１導電膜上に第４絶縁膜を形成する工程と、
前記第４絶縁膜上に第３ゲート電極形成用の第３導電膜を形成する工程と、
前記第３導電膜をパターニングする工程とを備えた半導体装置の製造方法。
【請求項２】
前記第２絶縁膜は、酸化膜−窒化膜−酸化膜の積層構造を有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１導電膜上に前記第２絶縁膜が形成された後に、前記第１導電膜をパターニングして前記第１ゲート電極とは別に他のゲート電極を形成する工程と、
前記半導体基板における前記他のゲート電極の両側に不純物領域を形成する工程とをさらに備えた、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２導電膜をパターニングして前記第２ゲート電極とは別に他のゲート電極を形成する工程と、
前記半導体基板における前記他のゲート電極の両側に不純物領域を形成する工程とをさらに備えた、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板の主表面上における前記第１導電膜が除去された領域に形成された前記第２絶縁膜を露出させるように前記第２導電膜の一部を除去する工程と、
前記半導体基板の主表面上における前記第２導電膜が除去された領域に前記第３導電膜を形成する工程と、
前記第３導電膜をパターニングして前記第３ゲート電極とは別に他のゲート電極を形成する工程と、
前記半導体基板における前記他のゲート電極の両側に不純物領域を形成する工程とをさらに備えた、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項６】
不揮発性メモリセルを有する半導体装置であって、
半導体基板と、
前記半導体基板の主表面上に形成された電荷蓄積用の第１ゲート電極と、
前記半導体基板の主表面上における前記第１ゲート電極の両側に形成された複数の第２ゲート電極と、
前記第１と第２ゲート電極間に設けられた絶縁膜と、
前記第１ゲート電極上から複数の前記第２ゲート電極上に他の絶縁膜を介して設けられ、複数の前記第２ゲート電極と交差する方向に延びる第３ゲート電極とを備え、
前記第１と第２ゲート電極間に位置する前記絶縁膜は、酸化膜−窒化膜−酸化膜の積層構造を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリセルを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリセルを有する半導体装置が従来から知られている。
たとえば、特開２００５−８５９０３号公報においては、フローティングゲート電極およびコントロールゲート電極とともに、アシストゲート電極を有する不揮発性メモリセルを有する半導体装置が開示されている。ここで、フローティングゲート電極は、電荷蓄積用の電極である。
【特許文献１】特開２００５−８５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特開２００５−８５９０３号公報においては、アシストゲート電極を形成した後にフローティングゲート電極のゲート酸化膜を形成している。したがって、アシストゲート電極のパターニング時にエッチングされた領域上にトンネル酸化膜が形成されることになる。
【０００４】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、トンネル酸化膜の信頼性を向上させた不揮発性メモリセルを有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置の製造方法は、半導体基板の主表面上に第１絶縁膜を介して第１ゲート電極形成用の第１導電膜を形成する工程と、第１導電膜および第１絶縁膜をパターニングする工程と、半導体基板の主表面上からパターニングされた第１導電膜上に第２絶縁膜を形成する工程と、第２絶縁膜上に第３絶縁膜を形成する工程と、第３絶縁膜をエッチバックして第２絶縁膜の側壁上にサイドウォール絶縁膜を形成する工程と、サイドウォール絶縁膜を覆うように第２絶縁膜上に第２ゲート電極形成用の第２導電膜を形成する工程と、第２導電膜より上方にサイドウォール絶縁膜を残存させながら第２導電膜の厚みを減じる工程と、第２導電膜よりも上方に位置する部分に残存したサイドウォール絶縁膜を除去する工程と、第２導電膜上から第１導電膜上に第４絶縁膜を形成する工程と、第４絶縁膜上に第３ゲート電極形成用の第３導電膜を形成する工程と、第３導電膜をパターニングする工程とを備える。
【０００６】
本発明に係る半導体装置は、不揮発性メモリセルを有する半導体装置であって、半導体基板と、半導体基板の主表面上に形成された電荷蓄積用の第１ゲート電極と、半導体基板の主表面上における第１ゲート電極の両側に形成された複数の第２ゲート電極と、第１と第２ゲート電極間に設けられた絶縁膜と、第１ゲート電極上から複数の第２ゲート電極上に他の絶縁膜を介して設けられ、複数の第２ゲート電極と交差する方向に延びる第３ゲート電極とを備え、第１と第２ゲート電極間に位置する絶縁膜は、酸化膜−窒化膜−酸化膜の積層構造を有する。
【発明の効果】
【０００７】
本発明によれば、不揮発性メモリセルにおけるトンネル酸化膜の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
以下に、本発明に基づく半導体装置およびその製造方法の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。
【０００９】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置を示す上面図である。図１を参照して、本実施の形態に係る半導体装置１は、ＡＧ（Ａｓｓｉｓｔ  Ｇａｔｅ）−ＡＮＤ型のフラッシュメモリ（不揮発性半導体記憶装置）であって、メモリセルアレイ部１０を有するメモリセル領域（図１に示される領域）と、メモリセル領域の周辺に配置された周辺回路部とを備える。メモリセルアレイ部１０は、電荷蓄積用の孤立パターンであるフローティングゲート電極１１と、半導体基板上に反転層を形成するためのアシストゲート電極１２と、ワード線としてのコントロールゲート電極１３とを有する。アシストゲート電極１２は、フローティングゲート電極１１の両側に形成されている。コントロールゲート電極１３は、フローティングゲート電極１１上からアシストゲート電極１２上に形成されている。そして、アシストゲート電極１２と、コントロールゲート電極１３とは、互いにほぼ直交するように形成されている。
【００１０】
アシストゲート電極１２に電圧が印加されると、半導体基板上におけるアシストゲート電極１２の直下にソース／ドレインとしての反転層（図示せず）が形成される。メモリセルアレイ部１０の周辺には、共通ドレインおよびスイッチングＭＯＳ部（図示せず）が設けられており、スイッチングＭＯＳ部がＯＮ状態になることにより、共通ドレインとアシストゲート電極１２下部の反転層とが電気的に接続される。アシストゲート電極１２と、コントロールゲート電極１３とは、それぞれコンタクト部２０，３０を介して上層配線（図示せず）と接続されている。
【００１１】
図２，図３は、それぞれ、図１中のII−II断面，III−III断面を示す。図２を参照して、シリコン基板である半導体基板４０上にｎ型埋込み領域５０およびｐウエル６０が形成される。フローティングゲート電極１１は、「ゲート絶縁膜」としてのＳｉＯ2（酸化シリコン）膜７０を介してｐウエル６０上に形成されている。また、アシストゲート電極１２は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層構造を有するＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜９０を介してｐウエル６０上に形成されている。フローティングゲート電極１１とアシストゲート電極１２とは、ＯＮＯ膜９０および絶縁膜１００を介装する。そして、フローティングゲート電極１１上からアシストゲート電極１２上に、ＯＮＯ膜１１０が形成されている。ＯＮＯ膜１１０上に、ポリシリコン膜１３Ａおよびシリサイド膜１３Ｂを含むコントロールゲート電極１３が形成され、コントロールゲート電極１３上に、絶縁膜１２０が形成されている。図３を参照して、アシストゲート電極１２の延在方向に並ぶ複数のコントロールゲート電極１３の間には、絶縁膜１３０が埋め込まれている。絶縁膜１２０，１３０を覆うように層間絶縁膜１４０が形成されている。層間絶縁膜上には上層配線（図示せず）が設けられる。
【００１２】
次に、図２，図３に示される構造（メモリセル構造）の形成プロセスについて、図４〜図１０を用いて説明する。
【００１３】
図４を参照して、よく用いられるイオン注入法などを用いて半導体基板４０上にたとえばリン（Ｐ）が選択的に注入されることにより、ｎ型埋込み領域５０が形成される。そして、よく用いられるイオン注入法などにより、たとえばホウ素（Ｂ）が選択的に注入されることにより、ｐウエル６０が形成される。ｐウエル６０上に、たとえば８．５ｎｍ程度の膜厚を有するＳｉＯ2膜７０が形成される。ＳｉＯ2膜７０は、たとえばＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法などの熱酸化法により形成される。そして、ＳｉＯ2膜７０上に、５０ｎｍ程度の厚さになるように、フローティングゲート電極１１形成用のポリシリコン膜１１００がＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成される。そして、ポリシリコン膜１１００上に、７０ｎｍ程度の厚みを有するＳｉＮ膜８０が形成される。ＳｉＮ膜８０は、ＣＶＤ法などにより形成される。ＳｉＮ膜８０上には、所定のパターンでレジスト膜８００が形成される。
【００１４】
図５を参照して、ＳｉＮ膜８０と、ポリシリコン膜１１００と、ＳｉＯ2膜７０とがパターニングされる。次に、図６に示すように、ｐウエル６０上からフローティングゲート電極１１（ポリシリコン膜１１００）上にＯＮＯ膜９０が堆積される。図７を参照して、ＯＮＯ膜９０上にＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）などを含む絶縁膜１００が形成され、絶縁膜１００がエッチバックされる。これにより、絶縁膜１００が、フローティングゲート電極１１の側壁上に形成されたサイドウォール絶縁膜となる。ここで、ＯＮＯ膜９０は、絶縁膜１００のエッチバック時のエッチングストッパになる。
【００１５】
図８を参照して、サイドウォール絶縁膜１００を覆うように、ＯＮＯ膜９０上にアシストゲート電極１２形成用のポリシリコン膜１２００が形成される。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって、ＳｉＮ膜８０と同等の高さ（図８中の破線）になるようにポリシリコン膜１２００の厚みが減じられる。このとき、ＳｉＮ膜８０上のＯＮＯ膜９０も除去される。さらに、ポリシリコン膜１２００にウエットエッチングまたはドライエッチングが施される。これにより、図９に示すように、ポリシリコン膜１２００からなるアシストゲート電極１２が形成される。そして、図１０に示すように、ウエットエッチングを用いて、ポリシリコン膜１２００よりも上方に残存するＯＮＯ膜９０および絶縁膜１００と、フローティングゲート電極１１上のＳｉＮ膜８０とが除去される。
【００１６】
再び図２，図３を参照して、アシストゲート電極１２上からフローティングゲート電極１１上にＯＮＯ膜１１０が形成される。次に、ＯＮＯ膜１１０上にコントロールゲート電極１３形成用のポリシリコン膜１３Ａおよびシリサイド膜１３Ｂが形成される。そして、シリサイド膜１３Ｂ上にＴＥＯＳなどからなる絶縁膜１２０が形成される。その後、ポリシリコン膜１３Ａおよびシリサイド膜１３Ｂと、絶縁膜１２０とがパターニングされる。そして、ＯＮＯ膜１１０およびフローティングゲート電極１１（ポリシリコン膜１１００）がパターニングされ、フローティングゲート電極が孤立パターンになる。さらに、コントロールゲート電極１３間に絶縁膜１３０が埋め込まれ、絶縁膜１２０，１３０上に層間絶縁膜１４０が形成される。以上の工程により、図２，図３に示される構造が得られる。
【００１７】
本実施の形態に係るメモリセル構造は、３種のゲート電極が、フローティングゲート電極１１、アシストゲート電極１２、コントロールゲート電極１３の順に形成されることを１つの特徴としている。このようにして得られたメモリセル構造においては、エッチングが施されていない部分に形成されたＳｉＯ2膜７０がフローティングゲート電極１１のゲート絶縁膜となるので、ゲート絶縁膜の信頼性が向上する。ここで、フローティングゲート電極１１は電荷蓄積用のゲート電極であり、フローティングゲート電極１１のゲート絶縁膜はトンネル酸化膜となるので、その信頼性を向上させることは重要である。また、本メモリセル構造においては、フローティングゲート電極１１（ＦＧ）とアシストゲート電極１２（ＡＧ）との間にＯＮＯ膜９０が配設されているため、ＦＧ−ＡＧ間の耐圧が向上する。
【００１８】
ところで、半導体装置１の周辺回路部においても、半導体基板４０の主表面上にＭＯＳトランジスタが形成される。このＭＯＳトランジスタは、上述したメモリセル構造の形成工程と共通の工程により形成することが可能である。図１１〜図１７を用いて、周辺回路部の形成工程について説明する。
【００１９】
図１１を参照して、周辺回路部においては、半導体基板４０上にｐウエル６０が形成される。そして、ｐウエル６０上にＳｉＯ2膜７０が形成される。さらに、ＳｉＯ2膜７０上にポリシリコン膜１１００が形成され、ポリシリコン膜１１００上にＳｉＮ膜８０が形成され、ＳｉＮ膜８０上にレジスト膜８００が形成される。なお、図１１に示されるＳｉＯ2膜７０、ポリシリコン膜１１００、ＳｉＮ膜８０およびレジスト膜８００は、図４に示されるＳｉＯ2膜７０、ポリシリコン膜１１００、ＳｉＮ膜８０およびレジスト膜８００と同じ工程で形成される。また、周辺回路部においては、その全域にレジスト膜８００が設けられる。これにより、メモリセル領域においてポリシリコン膜１１００およびＳｉＯ2膜７０がパターニングされた（図５参照）後も、周辺回路部においては全域に亘ってポリシリコン膜１１００およびＳｉＯ2膜７０が残存する。
【００２０】
図１２を参照して、メモリセル領域においてＯＮＯ膜９０が堆積される（図６参照）とともに、周辺回路部にもＯＮＯ膜９０が堆積される。その後、メモリセル領域において絶縁膜１００が形成されるとともに、周辺回路部においても絶縁膜１００が堆積される。そして、メモリセル領域において絶縁膜１００がエッチバックされる（図７参照）とともに、周辺回路部においても絶縁膜１００が除去される。その後、メモリセル領域においてポリシリコン膜１２００が形成される（図８参照）とともに、周辺回路部においてもポリシリコン膜１２００が形成される。その後、メモリセル領域においてポリシリコン膜１２００の厚みがＣＭＰ法によって減じられるとともに、周辺回路部においてもポリシリコン膜１２００が除去される。このとき、図１３に示すように、ＳｉＮ膜８０上のＯＮＯ膜９０も除去される。なお、メモリセル領域においてポリシリコン膜１２００にウエットエッチングまたはドライエッチングを施してアシストゲート電極１２を形成する（図９参照）際には、周辺回路部はカバーされる。
【００２１】
図１４を参照して、メモリセル領域においてアシストゲート電極１２よりも上方に残存するＯＮＯ膜９０および絶縁膜１００と、フローティングゲート電極１１上のＳｉＮ膜８０とがウエットエッチングにより除去される（図１０参照）とともに、周辺回路部においても、ポリシリコン膜１１００上のＳｉＮ膜８０が除去される。
【００２２】
図１５を参照して、メモリセル領域においてＯＮＯ膜１１０が形成される（図２，図３参照）とともに、周辺回路部においてもＯＮＯ膜１１０が形成される。次に、メモリセル領域においてポリシリコン膜１３Ａ、シリサイド膜１３Ｂおよび絶縁膜１２０が形成される（図２参照）とともに、周辺回路部においても、ＯＮＯ膜１１０上にポリシリコン膜１３Ａ、シリサイド膜１３Ｂおよび絶縁膜１２０が形成される。その後、メモリセル領域においてポリシリコン膜１３Ａおよびシリサイド膜１３Ｂと、絶縁膜１２０とがパターニングされる（図２，図３参照）とともに、周辺回路部においてポリシリコン膜１３Ａおよびシリサイド膜１３Ｂと、絶縁膜１２０とが除去される。なお、メモリセル領域においてＯＮＯ膜１１０およびフローティングゲート電極１１がパターニングされ、フローティングゲート電極が孤立パターンになる（図２，図３参照）際には、周辺回路部はカバーされる。その後、周辺回路部においてＯＮＯ膜１１０およびポリシリコン膜１１００がパターニングされ、図１６に示すように、ゲート電極１１Ｇが形成される。
【００２３】
図１７を参照して、メモリセル領域において、コントロールゲート電極１３間に絶縁膜１３０が埋め込まれる（図２，図３参照）とともに、周辺回路部においてサイドウォール絶縁膜としての絶縁膜１３０が形成される。そして、ゲート電極１１Ｇおよび絶縁膜１３０をマスクとしてソース／ドレイン領域６０Ｓ，６０Ｄが注入される。
【００２４】
以上の工程により、フローティングゲート電極１１形成用のポリシリコン膜１１００を利用して、周辺回路部におけるＭＯＳトランジスタのゲート電極１１Ｇを形成することができる。このようにして得られたＭＯＳトランジスタにおいては、エッチングが施されていない部分に形成されたＳｉＯ2膜７０がゲート絶縁膜となるので、ゲート絶縁膜の信頼性が向上する。
【００２５】
次に、上記フラッシュメモリの書込み、読み出しおよび消去の動作について、図１〜図３を参照しながら説明する。
【００２６】
データ書込み時には、所定のアシストゲート電極１２に電圧が印加される。これにより所定のメモリセル（選択メモリセル）が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“００”／“０１”／“１０”／“１１”などのような４つ以上の値が記憶可能である。したがって、１つのメモリセルで２つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
【００２７】
データ書込み動作においては、選択メモリセルが接続されるコントロールゲート電極１３に、たとえば１５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極１３に、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極１２に、たとえば５Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲート電極１２（典型的には、たとえば、ソース形成用のアシストゲート電極１２に隣接するアシストゲート電極１２）に、たとえば８Ｖ程度の電圧が印加される。これにより、これらのアシストゲート電極１２に対向する半導体基板４０の主表面上（ｐウエル６０上）にソース／ドレインとなる反転層（図示せず）が形成される。一方で、上記以外のアシストゲート電極１２には、たとえば−２Ｖ程度の電圧が印加されており、これらのアシストゲート電極１２に対向する半導体基板４０の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線に、たとえば４．５Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷が、ゲート絶縁膜であるＳｉＯ2膜７０を介してフローティングゲート電極１１に注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極１１への電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。
【００２８】
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるコントロールゲート電極１３に、たとえば２〜５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極１３に、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極１２に、たとえば４Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるソース／ドレインが形成される。一方、非選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極１２に、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース／ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば１Ｖ程度の電圧が印加される。一方、他のビット線に、たとえば０Ｖ程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば０Ｖ程度の電圧が印加される。ここで、フローティングゲート電極１１の蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【００２９】
データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板４０（ｐウエル６０）に正の電圧が印加される。なお、アシストゲート電極１２には０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極１１から半導体基板４０に電荷が放出される。該放出は、Ｆ−Ｎ（Ｆｏｗｌｏｒ  Ｎｏｒｄｈｅｉｍ）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【００３０】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置１におけるメモリセルアレイ部１０の作製方法は、半導体基板４０の主表面上に「第１絶縁膜」としてのＳｉＯ2膜７０を介して「第１ゲート電極」としてのフローティングゲート電極１１形成用のポリシリコン膜１１００（第１導電膜）を形成する工程（図４）と、ポリシリコン膜１１００およびＳｉＯ2膜７０をパターニングする工程（図５）と、半導体基板４０の主表面上からパターニングされたポリシリコン膜１１００上に「第２絶縁膜」としてのＯＮＯ膜９０を形成する工程（図６）と、ＯＮＯ膜９０上に「第３絶縁膜」としての絶縁膜１００を形成する工程と、絶縁膜１００をエッチバックしてＯＮＯ膜９０の側壁上にサイドウォール絶縁膜を形成する工程（以上、図７）と、サイドウォール絶縁膜である絶縁膜１００を覆うようにＯＮＯ膜９０上に「第２ゲート電極」としてのアシストゲート電極１２形成用のポリシリコン膜１２００（第２導電膜）を形成する工程（図８）と、ポリシリコン膜１２００より上方に絶縁膜１００を残存させながらポリシリコン膜１２００の厚みを減じてアシストゲート電極１２を形成する工程（図９）と、アシストゲート電極１２よりも上方に位置する部分に残存した絶縁膜１００を除去する工程（図１０）と、アシストゲート電極１２上からフローティングゲート電極１１上に「第４絶縁膜」としてのＯＮＯ膜１１０を形成する工程と、ＯＮＯ膜１１０上に「第３ゲート電極」としてのコントロールゲート電極１３形成用のポリシリコン膜１３Ａおよびシリサイド膜１３Ｂ（第３導電膜）を形成する工程（以上、図２）と、ポリシリコン膜１３Ａおよびシリサイド膜１３Ｂをパターニングする工程（図２，図３）とを備える。
【００３１】
そして、半導体装置１における周辺回路部の作製方法は、ポリシリコン膜１１００上にＯＮＯ膜９０が形成された後に、ポリシリコン膜１１００をパターニングして、周辺回路部に「他のゲート電極」としてのゲート電極１１Ｇを形成する工程（図１１〜図１６）と、半導体基板４０におけるゲート電極１１Ｇの両側に「不純物領域」であるソース／ドレイン領域６０Ｓ，６０Ｄを形成する工程（図１７）とを備える。
【００３２】
上記方法により作製された、不揮発性メモリセルを有する半導体装置１は、半導体基板４０と、半導体基板４０の主表面上に形成された電荷蓄積用の「第１ゲート電極」としてのフローティングゲート電極１１と、半導体基板４０の主表面上におけるフローティングゲート電極１１の両側に形成された「第２ゲート電極」としての複数のアシストゲート電極１２と、フローティングゲート電極１１およびアシストゲート電極１２間に設けられた「絶縁膜」であるＯＮＯ膜９０と、フローティングゲート電極１１上から複数のアシストゲート電極１２上に「他の絶縁膜」であるＯＮＯ膜１１０を介して設けられ、複数のアシストゲート電極１２と交差する方向に延びる「第３ゲート電極」としてのコントロールゲート電極１３とを備える。ここで、フローティングゲート電極１１（ＦＧ）とアシストゲート電極１２（ＡＧ）との間に位置する「絶縁膜」として、酸化膜−窒化膜−酸化膜の積層構造を有するＯＮＯ膜９０が用いられることで、ＦＧ−ＡＧ間の耐圧を向上させることができる。
【００３３】
なお、半導体装置１において、フローティングゲート電極１１は、半導体基板４０上に、「ゲート絶縁膜」としてのＳｉＯ2膜７０を介して形成されている。また、アシストゲート電極１２は、半導体基板４０上に、「他のゲート絶縁膜」としてのＯＮＯ膜９０を介して形成されている。
【００３４】
（実施の形態２）
図１８〜図２３は、実施の形態２に係る半導体装置の周辺回路部の形成工程における各ステップを示す図である。
【００３５】
本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の変形例であって、アシストゲート電極１２形成用のポリシリコン膜１２００を用いて周辺回路部のゲート電極を形成することを特徴とする。
【００３６】
図１８を参照して、メモリセル領域においてポリシリコン膜１１００およびＳｉＯ2膜７０がパターニングされる（図５参照）とともに、周辺回路部においては全面にエッチングが施され、全域に亘ってポリシリコン膜１１００およびＳｉＯ2膜７０が除去される。
【００３７】
図１９を参照して、メモリセル領域においてＯＮＯ膜９０が堆積される（図６参照）とともに、周辺回路部にもＯＮＯ膜９０が堆積される。その後、メモリセル領域において絶縁膜１００が形成されるとともに、周辺回路部においても絶縁膜１００が堆積される。そして、メモリセル領域において絶縁膜１００がエッチバックされる（図７参照）とともに、周辺回路部においても絶縁膜１００が除去される。
【００３８】
図２０を参照して、メモリセル領域においてポリシリコン膜１２００が形成される（図８参照）とともに、周辺回路部においてもポリシリコン膜１２００が形成される。その後、メモリセル領域においてポリシリコン膜１２００の厚みがＣＭＰ法によって減じられるとともに、周辺回路部においてもポリシリコン膜１２００が削られてその厚みが減じられる（矢印ＣＭＰ）。その後、メモリセル領域においてポリシリコン膜１２００にウエットエッチングまたはドライエッチングを施してアシストゲート電極１２を形成する（図９参照）際には、周辺回路部はカバーされる。その後、メモリセル領域においてアシストゲート電極１２よりも上方に残存するＯＮＯ膜９０および絶縁膜１００と、フローティングゲート電極１１上のＳｉＮ膜８０とがウエットエッチングにより除去される（図１０参照）が、周辺回路部のポリシリコン膜１２００はそのまま残存する。
【００３９】
図２１を参照して、メモリセル領域においてＯＮＯ膜１１０が形成される（図２，図３参照）とともに、周辺回路部においてもＯＮＯ膜１１０が形成される。次に、メモリセル領域においてポリシリコン膜１３Ａ、シリサイド膜１３Ｂおよび絶縁膜１２０が形成される（図２参照）とともに、周辺回路部においても、ＯＮＯ膜１１０上にポリシリコン膜１３Ａ、シリサイド膜１３Ｂおよび絶縁膜１２０が形成される。その後、メモリセル領域においてポリシリコン膜１３Ａおよびシリサイド膜１３Ｂと、絶縁膜１２０とがパターニングされる（図２，図３参照）とともに、周辺回路部においてポリシリコン膜１３Ａおよびシリサイド膜１３Ｂと、絶縁膜１２０とが除去される。なお、メモリセル領域においてＯＮＯ膜１１０およびフローティングゲート電極１１がパターニングされ、フローティングゲート電極が孤立パターンになる（図２，図３参照）際には、周辺回路部はカバーされる。その後、周辺回路部においてＯＮＯ膜１１０およびポリシリコン膜１２００がパターニングされ、図２２に示すように、ゲート電極１２Ｇが形成される。
【００４０】
図２３を参照して、メモリセル領域において、コントロールゲート電極１３間に絶縁膜１３０が埋め込まれる（図２，図３参照）とともに、周辺回路部においてサイドウォール絶縁膜としての絶縁膜１３０が形成される。そして、ゲート電極１２Ｇおよび絶縁膜１３０をマスクとしてソース／ドレイン領域６０Ｓ，６０Ｄが注入される。
【００４１】
以上の工程により、アシストゲート電極１２形成用のポリシリコン膜１２００を利用して、周辺回路部におけるＭＯＳトランジスタのゲート電極１２Ｇを形成することができる。このようにして得られたＭＯＳトランジスタにおいては、ＯＮＯ膜９０がゲート絶縁膜となるので、耐圧が向上する。
【００４２】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置１における周辺回路部の作製方法は、フローティング電極１１形成用のポリシリコン膜１１００を除去する工程（図１８）と、半導体基板４０の主表面上におけるポリシリコン膜１１００が除去された領域にＯＮＯ膜９０を形成する工程（図１９）と、ＯＮＯ膜９０上にアシストゲート電極１２形成用のポリシリコン膜１２００を形成する工程（図２０，図２１）と、ポリシリコン膜１２００をパターニングして、周辺回路部に「他のゲート電極」としてのゲート電極１２Ｇを形成する工程（図２２）と、半導体基板４０におけるゲート電極１２Ｇの両側に「不純物領域」であるソース／ドレイン領域６０Ｓ，６０Ｄを形成する工程（図２３）とを備えている。
【００４３】
（実施の形態３）
図２４〜図２７は、実施の形態３に係る半導体装置の周辺回路部の形成工程における各ステップを示す図である。
【００４４】
本実施の形態に係る半導体装置は、実施の形態１，２に係る半導体装置の変形例であって、コントロールゲート電極１３形成用のポリシリコン膜１３Ａおよびシリサイド膜１３Ｂを用いて周辺回路部のゲート電極を形成することを特徴とする。
【００４５】
本実施の形態においても、実施の形態２と同様に、メモリセル領域においてポリシリコン膜１１００およびＳｉＯ2膜７０がパターニングされる（図５参照）とともに、周辺回路部においては全面にエッチングが施され、全域に亘ってポリシリコン膜１１００およびＳｉＯ2膜７０が除去される（図１８参照）。そして、メモリセル領域においてＯＮＯ膜９０が堆積される（図６参照）とともに、周辺回路部にもＯＮＯ膜９０が堆積される（図１９参照）。さらに、メモリセル領域において絶縁膜１００が形成されるとともに、周辺回路部においても絶縁膜１００が堆積される。そして、メモリセル領域において絶縁膜１００がエッチバックされる（図７参照）とともに、周辺回路部においても絶縁膜１００が除去される。
【００４６】
図２４を参照して、メモリセル領域においてポリシリコン膜１２００が形成される（図８参照）とともに、周辺回路部においてもポリシリコン膜１２００が形成される。その後、メモリセル領域においてポリシリコン膜１２００の厚みがＣＭＰ法によって減じられるとともに、周辺回路部においてもポリシリコン膜１２００が削られてその厚みが減じられる（矢印ＣＭＰ）。さらに、メモリセル領域においてポリシリコン膜１２００にウエットエッチングまたはドライエッチングが施されてアシストゲート電極１２が形成される（図９参照）とともに、周辺回路部におけるポリシリコン膜１２００が、ＯＮＯ膜９０が露出するまで除去される（矢印ＥＣＨ１）。そして、メモリセル領域においてアシストゲート電極１２よりも上方に残存するＯＮＯ膜９０および絶縁膜１００と、フローティングゲート電極１１上のＳｉＮ膜８０とがウエットエッチングにより除去される（図１０参照）とともに、周辺回路部におけるＯＮＯ膜９０が、ｐウエル６０が露出するまで除去される（矢印ＥＣＨ２）。
【００４７】
図２５を参照して、メモリセル領域においてＯＮＯ膜１１０が形成される（図２，図３参照）とともに、周辺回路部においてもＯＮＯ膜１１０が形成される。次に、メモリセル領域においてポリシリコン膜１３Ａ、シリサイド膜１３Ｂおよび絶縁膜１２０が形成される（図２参照）とともに、周辺回路部においても、ＯＮＯ膜１１０上にポリシリコン膜１３Ａ、シリサイド膜１３Ｂおよび絶縁膜１２０が形成される。その後、メモリセル領域においてポリシリコン膜１３Ａおよびシリサイド膜１３Ｂと、絶縁膜１２０とがパターニングされる（図２，図３参照）とともに、周辺回路部においてもポリシリコン膜１３Ａおよびシリサイド膜１３Ｂと、絶縁膜１２０とがパターニングされて、図２６に示すように、ゲート電極１３Ｇが形成される。なお、メモリセル領域においてＯＮＯ膜１１０およびフローティングゲート電極１１がパターニングされ、フローティングゲート電極が孤立パターンになる（図２，図３参照）際には、周辺回路部はカバーされる。
【００４８】
図２７を参照して、メモリセル領域において、コントロールゲート電極１３間に絶縁膜１３０が埋め込まれる（図２，図３参照）とともに、周辺回路部においてサイドウォール絶縁膜としての絶縁膜１３０が形成される。そして、ゲート電極１３Ｇおよび絶縁膜１３０をマスクとしてソース／ドレイン領域６０Ｓ，６０Ｄが注入される。
【００４９】
以上の工程により、コントロールゲート電極１３形成用のポリシリコン膜１３Ａおよびシリサイド膜１３Ｂを利用して、周辺回路部におけるＭＯＳトランジスタのゲート電極１３Ｇを形成することができる。このようにして得られたＭＯＳトランジスタにおいては、ＯＮＯ膜１１０がゲート絶縁膜となるので、耐圧が向上する。また、ゲート電極１３Ｇがポリシリコン膜１３Ａおよびシリサイド膜１３Ｂにより構成されることで、ゲート抵抗が低減される。
【００５０】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置１における周辺回路部の作製方法は、半導体基板４０の主表面上におけるポリシリコン膜１１００が除去された領域に形成されたＯＮＯ膜９０を露出させるように、アシストゲート電極１２形成用のポリシリコン膜１２００を除去する工程（図２４）と、半導体基板４０の主表面上におけるポリシリコン膜１２００が除去された領域にコントロールゲート電極１３形成用のポリシリコン膜１３Ａおよびシリサイド膜１３Ｂを形成する工程（図２５）と、ポリシリコン膜１３Ａおよびシリサイド膜１３Ｂをパターニングして、周辺回路部に「他のゲート電極」としてのゲート電極１３Ｇを形成する工程（図２６）と、半導体基板４０におけるゲート電極１３Ｇの両側に「不純物領域」であるソース／ドレイン領域６０Ｓ，６０Ｄを形成する工程（図２７）とを備えている。このようにすることで、メモリセルアレイ部１０におけるコントロールゲート電極１３形成用のポリシリコン膜１３Ａおよびシリサイド膜１３Ｂを用いて、周辺回路部におけるゲート電極を形成することができる。
【００５１】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態１に係る半導体装置を示した上面図である。
【図２】図１におけるII−II断面図である。
【図３】図１におけるIII−III断面図である。
【図４】本発明の実施の形態１に係る半導体装置におけるメモリセル構造の作製ステップにおける第１ステップを示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置におけるメモリセル構造の作製ステップにおける第２ステップを示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置におけるメモリセル構造の作製ステップにおける第３ステップを示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置におけるメモリセル構造の作製ステップにおける第４ステップを示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置におけるメモリセル構造の作製ステップにおける第５ステップを示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置におけるメモリセル構造の作製ステップにおける第６ステップを示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置におけるメモリセル構造の作製ステップにおける第７ステップを示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置における周辺回路構造の作製ステップにおける第１ステップを示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置における周辺回路構造の作製ステップにおける第２ステップを示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置における周辺回路構造の作製ステップにおける第３ステップを示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置における周辺回路構造の作製ステップにおける第４ステップを示す断面図である。
【図１５】本発明の実施の形態１に係る半導体装置における周辺回路構造の作製ステップにおける第５ステップを示す断面図である。
【図１６】本発明の実施の形態１に係る半導体装置における周辺回路構造の作製ステップにおける第６ステップを示す断面図である。
【図１７】本発明の実施の形態１に係る半導体装置における周辺回路構造の作製ステップにおける第７ステップを示す断面図である。
【図１８】本発明の実施の形態２に係る半導体装置における周辺回路構造の作製ステップにおける第１ステップを示す断面図である。
【図１９】本発明の実施の形態２に係る半導体装置における周辺回路構造の作製ステップにおける第２ステップを示す断面図である。
【図２０】本発明の実施の形態２に係る半導体装置における周辺回路構造の作製ステップにおける第３ステップを示す断面図である。
【図２１】本発明の実施の形態２に係る半導体装置における周辺回路構造の作製ステップにおける第４ステップを示す断面図である。
【図２２】本発明の実施の形態２に係る半導体装置における周辺回路構造の作製ステップにおける第５ステップを示す断面図である。
【図２３】本発明の実施の形態２に係る半導体装置における周辺回路構造の作製ステップにおける第６ステップを示す断面図である。
【図２４】本発明の実施の形態３に係る半導体装置における周辺回路構造の作製ステップにおける第１ステップを示す断面図である。
【図２５】本発明の実施の形態３に係る半導体装置における周辺回路構造の作製ステップにおける第２ステップを示す断面図である。
【図２６】本発明の実施の形態３に係る半導体装置における周辺回路構造の作製ステップにおける第３ステップを示す断面図である。
【図２７】本発明の実施の形態３に係る半導体装置における周辺回路構造の作製ステップにおける第４ステップを示す断面図である。
【符号の説明】
【００５３】
１  半導体装置、１０  メモリセルアレイ部、１１  フローティングゲート電極、１２  アシストゲート電極、１３  コントロールゲート電極、１３Ａ  ポリシリコン膜、１３Ｂ  シリサイド膜、１１Ｇ，１２Ｇ，１３Ｇ  ゲート電極（周辺回路部）、２０，３０
コンタクト部、４０  半導体基板、５０  ｎ型埋込み領域、６０  ｐウエル、６０Ｓ，６０Ｄ  ソース／ドレイン領域、７０  ＳｉＯ2膜、８０  ＳｉＮ膜、９０，１１０  ＯＮＯ膜、１００，１２０，１３０  絶縁膜、１４０  層間絶縁膜、８００  レジスト膜、１１００，１２００  ポリシリコン膜。
【図１】
2006332098.tif 000003
【図２】
2006332098.tif 000004
【図３】
2006332098.tif 000005
【図４】
2006332098.tif 000006
【図５】
2006332098.tif 000007
【図６】
2006332098.tif 000008
【図７】
2006332098.tif 000009
【図８】
2006332098.tif 000010
【図９】
2006332098.tif 000011
【図１０】
2006332098.tif 000012
【図１１】
2006332098.tif 000013
【図１２】
2006332098.tif 000014
【図１３】
2006332098.tif 000015
【図１４】
2006332098.tif 000016
【図１５】
2006332098.tif 000017
【図１６】
2006332098.tif 000018
【図１７】
2006332098.tif 000019
【図１８】
2006332098.tif 000020
【図１９】
2006332098.tif 000021
【図２０】
2006332098.tif 000022
【図２１】
2006332098.tif 000023
【図２２】
2006332098.tif 000024
【図２３】
2006332098.tif 000025
【図２４】
2006332098.tif 000026
【図２５】
2006332098.tif 000027
【図２６】
2006332098.tif 000028
【図２７】
2006332098.tif 000029