(57)【要約】【課題】  電流書き込み方式の発光表示装置でデータ書き込み時間を減少させる。【解決手段】  本発明の発光表示装置の駆動装置は，第１整数個の第１パルスを有する第１信号を第１期間だけシフトしながら順次出力する第１駆動部と，第２パルスを有する第２信号を第２期間だけシフトしながら順次出力する第２駆動部と，前記第１信号と前記第２信号から，前記第１整数個の第１パルスの少なくとも１つにそれぞれ対応する第２整数個の第３パルス及び前記第２パルスに対応する第４パルスを有する前記選択信号を順次出力する第３駆動部とを含む。【選択図】    図２
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【特許請求の範囲】
【請求項１】
選択信号を伝達する複数の走査線を含む発光表示装置を駆動する装置において，
第１整数個の第１パルスを有する第１信号を第１期間だけシフトしながら順次出力する第１駆動部と，
第２パルスを有する第２信号を第２期間だけシフトしながら順次出力する第２駆動部と，
前記第１信号と前記第２信号から，前記第１整数個の第１パルスの少なくとも１つにそれぞれ対応する第２整数個の第３パルス及び前記第２パルスに対応する第４パルスを有する前記選択信号を順次出力する第３駆動部とを含むことを特徴とする，発光表示装置の駆動装置。
【請求項２】
前記第２期間は前記第１期間と同一であることを特徴とする，請求項１に記載の発光表示装置の駆動装置。
【請求項３】
前記第２信号の前記第２パルスの開始時点は，前記第１信号の前記第１パルスの開始時点に対して前記第１期間の前記第１整数倍だけ移動したことを特徴とする，請求項１または２のいずれかに記載の発光表示装置の駆動装置。
【請求項４】
前記第１期間は前記第１パルスの周期と同一であることを特徴とする，請求項１〜３のいずれかに記載の発光表示装置の駆動装置。
【請求項５】
前記第２整数は前記第１整数と同一であることを特徴とする，請求項１〜４のいずれかに記載の発光表示装置の駆動装置。
【請求項６】
前記第２整数は前記第１整数より１小さいことを特徴とする，請求項１〜４のいずれかに記載の発光表示装置の駆動装置。
【請求項７】
前記第２信号の第２パルスの開始時点が前記第１信号の最後の前記第１パルスの開始時点と重なることを特徴とする，請求項６に記載の発光表示装置の駆動装置。
【請求項８】
前記第１駆動部は，
前記第１整数個の前記第１パルスを有する第３信号を第３期間だけシフトしながら順次出力する第４駆動部と，
前記第４駆動部から順次出力される第３信号の中の一つに対して前記第３期間の第３整数倍である前記第１期間だけ順次シフトされた第３信号を前記第１信号として選択する第５駆動部とを含むことを特徴とする，請求項１に記載の発光表示装置の駆動装置。
【請求項９】
前記第３期間は前記第１パルスの幅と同一であることを特徴とする，請求項８に記載の発光表示装置の駆動装置。
【請求項１０】
前記第４駆動部は，シフトレジスタを含み，前記シフトレジスタで使用されるクロックの周期が前記第１パルスの幅の２倍に相当することを特徴とする，請求項８に記載の発光表示装置の駆動装置。
【請求項１１】
前記第１駆動部は，シフトレジスタを含み，前記シフトレジスタで使用されるクロックの周期が前記第１パルスの幅と同一であることを特徴とする，請求項８に記載の発光表示装置の駆動装置。
【請求項１２】
前記第４駆動部は，前記第３信号を順次出力するシフトレジスタを含み，
前記第５駆動部は，前記シフトレジスタから順次出力される複数の第３信号の中から，前記第３整数間隔で前記第１信号を選択することを特徴とする，請求項８に記載の発光表示装置の駆動装置。
【請求項１３】
前記第１駆動部は，
第３整数個の第５パルスを有する第３信号を前記第１期間だけシフトしながら順次出力する第４駆動部と，
前記少なくとも一つの第５パルスが第３期間だけ移動した第６パルスを有する第４信号を前記第１期間だけシフトしながら順次出力する第５駆動部と，
前記第１信号と前記第２信号のレベルが異なる期間で，前記第１パルスを有する第１信号を出力する第６駆動部とを含むことを特徴とする，請求項１に記載の発光表示装置の駆動装置。
【請求項１４】
前記第３期間は前記第１パルスの幅と同一であることを特徴とする，請求項１３に記載の発光表示装置の駆動装置。
【請求項１５】
前記第５パルスが複数個の場合，隣接した２つの前記第５パルス間の幅が前記第５パルスの幅と同一であることを特徴とする，請求項１４に記載の発光表示装置の駆動装置。
【請求項１６】
前記第３期間は前記第５パルスの幅より短いことを特徴とする，請求項１５に記載の発光表示装置の駆動装置。
【請求項１７】
前記第３整数は前記第１整数の２倍に相当することを特徴とする，請求項１３に記載の発光表示装置の駆動装置。
【請求項１８】
前記第２駆動部，第４駆動部及び第５駆動部は，それぞれシフトレジスタを含み，前記第２駆動部で使用されるクロックの周期が，前記第４駆動部及び前記第５駆動部で使用されるクロックの周期の２倍に相当することを特徴とする，請求項１３に記載の発光表示装置の駆動装置。
【請求項１９】
前記第２駆動部，第４駆動部及び第５駆動部は，それぞれシフトレジスタを含み，前記第２駆動部で使用されるクロックの周期が，前記第４駆動部及び前記第５駆動部で使用されるクロックの周期と同一であることを特徴とする，請求項１３に記載の発光表示装置の駆動装置。
【請求項２０】
前記第１駆動部は，
第５パルスを有する第３信号を前記第１期間だけシフトしながら順次出力する第４駆動部と，
第６パルスが一定の周期で繰り返される第４信号と前記第３信号を受信し，前記第５パルスと前記第６パルスが重なり合う期間の間，前記第１パルスを有する前記第１信号を出力する第５駆動部とを含むことを特徴とする，請求項１に記載の発光表示装置の駆動装置。
【請求項２１】
前記第６パルスの幅は前記第１パルスの幅と同一であることを特徴とする，請求項２０に記載の発光表示装置の駆動装置。
【請求項２２】
前記第５パルスの幅は前記第１整数個以上の前記第６パルスを含む長さであることを特徴とする，請求項２０に記載の発光表示装置の駆動装置。
【請求項２３】
前記第６パルスの周期は前記第１期間と同一であることを特徴とする，請求項２０に記載の発光表示装置の駆動装置。
【請求項２４】
前記第４駆動部は，シフトレジスタを含み，前記第４駆動部で使用されるクロックの周期が前記第６パルスの周期の２倍に相当することを特徴とする，請求項２０に記載の発光表示装置の駆動装置。
【請求項２５】
前記第４駆動部は，シフトレジスタを含み，前記第４駆動部で使用されるクロックの周期が前記第６パルスの周期と同一であることを特徴とする，請求項２０に記載の発光表示装置の駆動装置。
【請求項２６】
データ信号を伝達する複数のデータ線，前記データ線と交差する方向に伸びている複数の走査線，及び前記データ線と前記走査線にそれぞれ接続される複数の画素を含む表示領域と，
前記複数の走査線に少なくとも１つの第１レベルの第１パルスと，前記第１パルスより狭い幅を有する前記第１レベルの第２パルスを有する選択信号を順次印加する走査駆動部とを含むことを特徴とする，発光表示装置。
【請求項２７】
前記第１パルスが所定の個数だけ繰り返された後，前記第２パルスが出力されることを特徴とする，請求項２６に記載の発光表示装置。
【請求項２８】
前記複数の走査線の中の第１走査線に，前記第２パルスを有する選択信号が印加される期間中の一部期間の間，前記複数の走査線の中の前記第１走査線とは異なる少なくとも一つの第２走査線に，前記第１パルスを有する選択信号が印加されることを特徴とする，請求項２７に記載の発光表示装置。
【請求項２９】
隣接した２つの前記第１パルスの開始時点間の期間が，前記第２パルスの開始時点と前記第２パルスに隣接した前記第１パルスの開始時点間の期間と同一であることを特徴とする，請求項２７に記載の発光表示装置。
【請求項３０】
前記走査駆動部は，
所定個数の第３パルスを有する第１信号を第１期間だけシフトしながら順次出力する第１駆動部と，
前記順次出力される第１信号の中の一つに対して，前記第１期間の整数倍である第２期間の間隔でシフトされた第１信号を第２信号として出力する第２駆動部と，
前記第２信号の前記所定個数の前記第３パルスの少なくとも一つに応答して前記選択信号の前記第１パルスを生成する第３駆動部とを含むことを特徴とする，請求項２６に記載の発光表示装置。
【請求項３１】
前記第２期間は前記第３パルスの周期と同一であることを特徴とする請求項３０に記載の発光表示装置。
【請求項３２】
前記走査駆動部は，
所定個数の第３パルスを有する第１信号を第１期間だけシフトしながら順次出力する第１駆動部と，
前記所定個数の第３パルスが第２期間だけ移動した第４パルスを有する第２信号を前記第１期間だけシフトながら順次出力する第２駆動部と，
前記第１信号と前記第２信号のレベルが異なる期間で，第５パルスを有する第３信号を出力する第３駆動部と，
前記第３信号の前記第５パルスの少なくとも一つに応答して前記選択信号の前記第１パルスを生成する第４駆動部とを含むことを特徴とする，請求項２６に記載の発光表示装置。
【請求項３３】
前記第１信号で前記第３パルスが複数の場合，
隣接した２つの前記第３パルス間の期間が前記第３パルスの幅と同一であることを特徴とする，請求項３２に記載の発光表示装置。
【請求項３４】
前記第２期間は前記第１期間より短いことを特徴とする，請求項３３に記載の発光表示装置。
【請求項３５】
前記走査駆動部は，
前記第３パルスが一定の周期で繰り返される第１信号を受信し，所定個数の第３パルスを有する第２信号を第１期間だけシフトしながら順次出力する第１駆動部と，
前記第２信号の前記所定個数の第３パルスの少なくとも一つに応答して前記選択信号の前記第１パルスを生成する第２駆動部とを含むことを特徴とする，請求項２６に記載の発光表示装置。
【請求項３６】
前記一定の周期は前記第１期間と同一であることを特徴とする，請求項３５に記載の発光表示装置。
【請求項３７】
前記第１駆動部は，前記所定個数の第３パルスを含む期間を幅として有する第４パルスを有する第２信号を生成し，前記第２信号の前記第４パルスとして前記第３パルスを選択することを特徴とする，請求項３５に記載の発光表示装置。
【請求項３８】
前記走査駆動部は，前記第２信号の前記第４パルスに対応する第５パルスを有する第３信号を生成し，
前記第５パルスに応答して，前記画素は発光を中断することを特徴とする，請求項３７に記載の発光表示装置。
【請求項３９】
前記画素は，
前記走査線に印加される選択信号の前記第１レベルに応答して前記データ線からのデータ信号を伝達する少なくとも一つの第１スイッチング素子と，
前記伝達されるデータ信号に対応する電圧を充電するキャパシタと，
前記キャパシタに充電された電圧に応じて電流を出力するトランジスタと，
前記トランジスタからの電流に応じて光を発光する発光素子とを含むことを特徴とする，請求項２６に記載の発光表示装置。
【請求項４０】
前記データ信号は，電流形態の信号であり，
前記複数の走査線の中の第１走査線に前記第２パルスの選択信号が印加され，前記第１走査線とは異なる少なくとも一つの第２走査線に前記第１パルスの選択信号が印加される第１期間の間，前記データ線には第１電流が印加され，
前記第１走査線に前記第２パルスの選択信号が印加され，前記第２走査線に前記第１レベルとは異なる第２レベルの選択信号が印加される第２期間の間，前記データ線には，前記第１走査線に接続された前記画素に対応するデータ信号が印加されることを特徴とする，請求項３９に記載の発光表示装置。
【請求項４１】
前記第１電流は，前記第１期間で前記第１パルスの選択信号が印加される前記第２走査線の個数に１を加えた値と，前記データ信号に対応する電流との積と同一であることを特徴とする，請求項４０に記載の発光表示装置。
【請求項４２】
前記第１電流によって，前記第１期間で前記第１走査線及び前記第２走査線にそれぞれ接続された画素に，前記データ信号に対応する電流が伝達されることを特徴とする，請求項４０に記載の発光表示装置。
【請求項４３】
選択信号を伝達する複数の走査線を含む発光表示装置を駆動する方法において，
少なくとも一つの第１レベルの第１パルスを有する第１信号を前記第１間隔だけシフトしながら順次出力する段階と，
前記順次出力される第１信号のうち，前記第１間隔の整数倍である第２間隔だけ順次シフトされた第１信号を第２信号として選択する段階と，
前記第２信号の前記第１パルスに対応する第３パルスを有する第３信号を出力する段階と，
前記第３信号の前記少なくとも一つの第３パルスに応答して少なくとも一つの第４パルスを生成し，前記少なくとも一つの第４パルスを有する前記選択信号を出力する段階とを含むことを特徴とする，発光表示装置の駆動方法。
【請求項４４】
前記選択信号は，前記少なくとも一つの第４パルス以後に，前記第４パルスより幅が長い第５パルスをさらに有することを特徴とする，請求項４３に記載の発光表示装置の駆動方法。
【請求項４５】
前記第１パルスの周期は前記第２間隔と同一であることを特徴とする，請求項４３に記載の発光表示装置の駆動方法。
【請求項４６】
前記第１パルスの幅は前記第１間隔と同一であることを特徴とする，請求項４３に記載の発光表示装置の駆動方法。
【請求項４７】
選択信号を伝達する複数の走査線を含む発光表示装置を駆動する方法において，
第１レベルの第１パルスを少なくとも１つ有する第１信号を出力する段階と，
前記第１レベルの第２パルスを少なくとも一つ有し，前記第２パルスの開始時点が前記第１パルスの開始時点に対して所定の期間だけ移動した第２信号を出力する段階と，
前記第１信号と前記第２信号のレベルが異なる少なくとも一つの期間で，第３レベルの第３パルスをそれぞれ有する第３信号を出力する段階と，
前記第３信号の前記少なくとも一つの第３パルスにそれぞれ応答して少なくとも一つの第４パルスを生成し，前記少なくとも一つの第４パルスを有する前記選択信号を出力する段階とを含むことを特徴とする，発光表示装置の駆動方法。
【請求項４８】
前記選択信号は，前記第４パルス以後に，前記第４パルスより幅の長い第５パルスをさらに有し，前記第５パルスの開始時点と前記第５パルスに隣接した第４パルスの開始時点間の間隔は，隣接した２つの前記第４パルスの開始時点間の間隔と同一であることを特徴とする，請求項４７に記載の発光表示装置の駆動方法。
【請求項４９】
前記第１パルスと前記第２パルスの幅が同一であり，前記所定の期間が前記第１パルスの幅より短いことを特徴とする，請求項４７に記載の発光表示装置の駆動方法。
【請求項５０】
前記第１信号において前記第１パルスが少なくとも２つ存在する場合，隣接した２つの前記第１パルスの間で第４レベルの期間が前記第１パルスの幅と同一であり，前記第２信号において前記第２パルスが少なくとも２つ存在する場合，隣接した２つの前記第２パルスの間で前記第４レベルの期間が前記第２パルスの幅と同一であることを特徴とする，請求項４７に記載の発光表示装置の駆動方法。
【請求項５１】
選択信号を伝達する複数の走査線を含む発光表示装置を駆動する方法において，
第１レベルの第１パルスが一定の周期で繰り返される第１信号を出力する段階と，
少なくとも一つの第１パルスを含む幅を有する第２レベルの第２パルスを有する第２信号を出力する段階と，
前記第２信号の前記第２パルスとして少なくとも一つの前記第１パルスを選択し，前記選択された第１パルスに対応する第３パルスを有する第３信号を出力する段階と，
前記第３信号の前記少なくとも一つの第３パルスに応答して少なくとも一つの第４パルスを生成し，前記少なくとも一つの第４パルスを有する前記選択信号を出力する段階とを含むことを特徴とする，発光表示装置の駆動方法。
【請求項５２】
前記選択信号は，前記第４パルス以後に，前記第４パルスより幅の長い第５パルスをさらに有することを特徴とする，請求項５１に記載の発光表示装置の駆動方法。
【請求項５３】
前記第５パルスの開始時点と前記第５パルスに隣接した第４パルスの開始時点間の間隔は前記一定の周期と同一であることを特徴とする，請求項５１に記載の発光表示装置の駆動方法
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，発光表示装置，発光表示装置の駆動装置及び発光表示装置の駆動方法に係り，特に有機物質の発光を用いた発光表示装置，発行表示装置の駆動装置及び発光表示装置の駆動方法に関するものである。
【背景技術】
【０００２】
一般に，有機発光表示装置は，蛍光性有機化合物を電気的に励起させて発光させる表示装置であって，複数の有機発光セルを電圧駆動或いは電流駆動して画像を表現することができるようになっている。このような有機発光セルは，アノード，有機薄膜，カソードレーヤの構造をもっている。
【０００３】
このような有機発光セルを駆動する方式は，パッシブマトリックス方式と，薄膜トランジスタを用いたアクティブマトリックス方式に大別される。パッシブマトリックス方式は，陽極と陰極を直交するように配置し，ラインを選択して駆動するが，これに対し，アクティブマトリックス方式は，薄膜トランジスタを各画素電極に接続し，薄膜トランジスタのゲートに接続されたキャパシタの容量によって維持された電圧に応じて駆動する方式である。このようなアクティブマトリックス方式は，キャパシタに電圧を設定するために印加される信号の形態によって，電圧書き込み方式と電流書き込み方式に分けられる。
【０００４】
従来の電圧書き込み方式の画素回路では，製造工程の不均一性により生ずる薄膜トランジスタのしきい値電圧及びキャリアの移動度の偏差により高諧調を得ることが難しいという問題点がある。例えば，３Ｖで画素の薄膜トランジスタを駆動する場合，８ビット（２５６）諧調を表現するためには，１２ｍＶ（＝３Ｖ／２５６）以下の間隔で薄膜トランジスタのゲートに電圧を印加しなければならないが，もし製造工程の不均一による薄膜トランジスタのしきい値電圧のばらつきが１００ｍＶの場合には高諧調を表現することが難しくなる。
【０００５】
これに反し，電流書き込み方式の画素回路は，画素回路に電流を供給する電流源がパネル全体をわたって均一であれば，各画素内の駆動トランジスタが不均一な電圧−電流特性を有しても，均一なディスプレイ特性を得ることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら，電流書き込み方式の画素回路では，データ線に存在する寄生キャパシタンスのため，データ書き込み時間が長くかかるという問題点があった。具体的に，以前の画素ラインのデータによるデータ線の電圧状態から，現在の画素ラインにデータを書き込む時間（データ書き込み時間）が影響される。特にデータ線が目標電圧（現在データに該当する電圧）と差の大きい電圧で充電されている場合，データ書き込み時間がさらに長くなる。このような現象は，諧調レベルが低いほど（ブラックレベル近く）さらに大きく現れる。図１は従来の発光表示装置における諧調別データ書き込み時間の変化を示すグラフである。図１において，時間ｔ１〜ｔ７はデータ書き込み時間を示し，グラフの右側にある凡例は以前の画素ラインに接続された画素回路に書き込んだデータの諧調レベルを示す。
【０００７】
例えば，以前の画素ラインに接続された画素回路に書き込んだデータの諧調レベルが「８」の場合，現在の画素ラインに接続された画素回路に書き込むデータの諧調レベルが８（曲線が横軸と接する点）であれば，データ線の電圧状態は目標電圧とは差がないので，データ書き込みに必要な時間がほぼ「０」になる。
【０００８】
ところが，現在書き込もうとするデータの諧調レベルが８から遠くなるほど，データ線の電圧状態は目標電圧との差が大きくなるので，データの書き込みに必要な時間が増加する。一方，データの書き込みに必要な時間はデータ線を駆動するデータ電流の大きさに反比例する。したがって，諧調レベルが低くなると，データ線を駆動するデータ電流も小さくなるので，データ書き込み時間が急激に増加する。すなわち，図１から分かるように，諧調レベルが低レベル（ブラックレベル近く）であるほど，低い電流でデータ線の電圧を大きい電圧範囲に変化させるため，データ書き込み時間が増加する。
【０００９】
そこで，本発明は，このような問題点に鑑みてなされたもので，その目的とするところは，電流書き込み方式により，データ書き込み時間を減少させることが可能な，新規かつ改良された発光表示装置，発行表示装置の駆動装置及び発光表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために，本発明のある観点によれば，選択信号を伝達する複数の走査線を含む発光表示装置を駆動する装置が提供される。発光表示装置の第１駆動部は，第１整数個の第１パルスを有する第１信号を第１期間だけシフトしながら順次出力し，第２駆動部は，第２パルスを有する第２信号を第２期間だけシフトしながら順次出力する。第３駆動部は，第１信号と第２信号から，第１整数個の第１パルスの少なくとも１つにそれぞれ対応する第２整数個の第３パルス，及び第２パルスに対応する第４パルスを有する選択信号を順次出力する。
【００１１】
本発明によれば，第１駆動部の第４駆動部は，第１整数個の第１パルスを有する第３信号を第３期間だけシフトしながら順次出力する。第１駆動部の第５駆動部は，第４駆動部から順次出力される第３信号の一つに対して第３期間の第３整数倍である第１期間だけ順次シフトされた第３信号を第１信号として選択する。
【００１２】
本発明によれば，第１駆動部の第４駆動部は，第３整数個の第５パルスを有する第３信号を第１期間だけシフトしながら順次出力し，第５駆動部は，少なくとも一つの第５パルスが第３期間だけ移動した第６パルスを有する第４信号を第１期間だけシフトしながら順次出力する。第１駆動部の第６駆動部は，第１信号と第２信号のレベルが異なる期間で，第１パルスを有する第１信号を出力する。
【００１３】
本発明によれば，第１駆動部の第４駆動部は，第５パルスを有する第３信号を第１期間だけシフトしながら順次出力する。第１駆動部の第５駆動部は，第６パルスが一定の周期で繰り返される第４信号と前記第３信号を受信して，第５パルスと第６パルスとが重なり合う期間の間，第１パルスを有する第１信号を出力する。
【００１４】
上記課題を解決するために，本発明の別の観点によれば，表示領域と走査駆動部を含む発光表示装置が提供される。表示領域は，データ信号を伝達する複数のデータ線，データ線と交差する方向に伸びている複数の走査線，及びデータ線と走査線にそれぞれ接続される複数の画素を含む。走査駆動部は，複数の走査線に，少なくとも一つの第１レベルの第１パルスと第１パルスより狭い幅を有する第１レベルの第２パルスとを有する選択信号を順次印加する。
【００１５】
上記課題を解決するために，本発明の別の観点によれば，選択信号を伝達する複数の走査線を含む発光表示装置を駆動する方法が提供される。
【００１６】
本発明によれば，少なくとも一つの第１レベルの第１パルスを有する第１信号が第１間隔だけシフトしながら順次出力される。順次出力される第１信号のうち，第１間隔の整数倍である第２間隔だけ順次シフトされた第１信号が第２信号として選択される。第２信号の第１パルスに対応する第３パルスを有する第３信号が出力される。そして，第３信号の少なくとも一つの第３パルスに応答して少なくとも一つの第４パルスが生成され，少なくとも一つの第４パルスを有する選択信号が出力される。
【００１７】
本発明によれば，第１レベルの第１パルスを少なくとも一つ有する第１信号が出力される。第１レベルの第２パルスを少なくとも一つ有し，第２パルスの開始時点が第１パルスの開始時点に対して所定の期間だけ移動した第２信号が出力される。第１信号と第２信号のレベルが異なる少なくとも一つの期間で，第３レベルの第３パルスをそれぞれ有する第３信号が出力される。そして，第３信号の前記少なくとも一つの第３パルスにそれぞれ応答して少なくとも一つの第４パルスが生成され，少なくとも一つの第４パルスを有する前記選択信号が出力される。
【００１８】
本発明によれば，第１レベルの第１パルスが一定の周期で繰り返される第１信号が出力される。少なくとも一つの第１パルスを含む幅を有する第２レベルの第２パルスを有する第２信号が出力される。第２信号の第２パルスとして少なくとも一つの第１パルスが選択され，選択された第１パルスに対応する第３パルスを有する第３信号が出力される。そして，第３信号の少なくとも一つの第３パルスに応答して少なくとも一つの第４パルスが生成され，少なくとも一つの第４パルスを有する選択信号が出力される。
【発明の効果】
【００１９】
以上説明したように本発明によれば，データ線の充電にかかる時間を減少させることができるので，データ書き込みが速く行われるとともに諧調表現が正確になる。
【発明を実施するための最良の形態】
【００２０】
以下に添付図面を参照しながら，本発明の好適な実施形態を詳細に説明する。なお，本明細書および図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２１】
図面において，本発明を明確に説明するために，説明と関係のない部分は省略した。ある部分が他の部分に接続されているとするとき，これは直接に接続されている場合のみならず，その間に他の素子を挟んで間接に接続されている場合も含む。
【００２２】
次に，本発明の実施形態に係る発光表示装置およびその駆動方法を添付図面に基づいて詳細に説明する。本発明の実施形態では，発光表示装置として有機発光表示装置を例として説明するが，本発明はこれに限定されない。
【００２３】
まず，図２を参照して，本発明の第１実施形態に係る発光表示装置について詳細に説明する。図２は本発明の第１実施形態に係る発光表示装置の概略平面図である。
【００２４】
図２に示すように，本発明の第１実施形態に係る発光表示装置は，表示パネル１００，データ駆動部２００，走査駆動部３００及び発光制御駆動部４００を含む。
【００２５】
表示パネル１００は，縦方向に伸びている複数のデータ線Ｙ１〜Ｙｎ，横方向に伸びている複数の選択信号線Ｘ１〜Ｘｍ及び複数の発光走査線Ｚ１〜Ｚｍ，複数の画素回路１１０を含む。選択走査線Ｘ１〜Ｘｍは画素を選択するための選択信号を伝達し，発光走査線Ｚ１〜Ｚｍ は有機発光素子の発光期間を制御するための発光信号を伝達する。画素回路１１０は，データ線Ｙ１〜Ｙｎと選択走査線Ｘ１〜Ｘｍによって定義される画素領域に形成されている。
【００２６】
データ駆動部２００は，データ線Ｙ１〜Ｙｎにデータ電流ＩＤＡＴＡを印加し，かつ，データ電流ＩＤＡＴＡを印加する前に，データ線Ｙ１〜Ｙｎをプリチャージするために，データ電流ＩＤＡＴＡよりＮ倍大きいプリチャージ電流ＮＩＤＡＴＡをデータ線Ｙ１〜Ｙｎに印加する。このために，データ駆動部２００は，データ電流ＩＤＡＴＡの生成のための電流源とプリチャージ電流ＮＩＤＡＴＡの生成のための電流源とを含む。プリチャージ電流ＮＩＤＡＴＡは電流ミラー回路などを介してデータ電流ＩＤＡＴＡから生成できる。このような電流生成過程は，当業者には自明な技術なので，その詳細な説明を省略する。一方，このようなデータ駆動部２００は，外部の制御部（図示せず）から印加される制御信号に基づいてプリチャージ電流ＮＩＤＡＴＡとデータ電流ＩＤＡＴＡを選択的にデータ線Ｙ１〜Ｙｎに供給する。
【００２７】
走査駆動部３００は，画素回路１１０を選択するための選択信号を選択走査線Ｘ１〜Ｘｍに順次印加し，発光制御駆動部４００は，画素回路１１０の発光を制御するための発光信号を発光走査線Ｚ１〜Ｚｍに順次印加する。
【００２８】
走査駆動部３００，発光制御駆動部４００及び／またはデータ駆動部２００は，表示パネル１００に電気的に接続でき，または表示パネル１００に接着されて電気的に接続されているテープキャリアパッケージＴＣＰ（ｔａｐｅ
ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）などにチップなどの形態で装着できる。あるいは，表示パネル１００に接着されて電気的に接続されている可撓性プリント回路ＦＰＣ（ｆｌｅｘｉｂｌｅ
ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）またはフィルムなどにチップなどの形態で装着できる。これとは異なり，走査駆動部３００，発光制御駆動部４００及び／またはデータ駆動部２００は，表示パネルのガラス基板上に直接装着されてもよく，またはガラス基板上に走査線，データ線及び薄膜トランジスタと同一の層に形成されている駆動回路で代替されてもよい。
【００２９】
本発明の第１実施形態では，データ線Ｙｊと選択走査線Ｘｉに接続された画素回路にデータ電流ＩＤＡＴＡを印加する前に，データ電流ＩＤＡＴＡのＮ倍に相当するプリチャージ電流ＮＩＤＡＴＡをデータ線Ｙｊに印加する。プリチャージ電流ＮＩＤＡＴＡがデータ線Ｙｊに印加されるときは，選択走査線Ｘｉに接続された画素回路及びこの画素回路に縦方向に隣り合う（Ｎ−１）個の画素回路の選択走査線Ｘｉ＋１〜Ｘｉ＋Ｎ−１に低レベルの選択信号を同時に印加する。次に，選択走査線Ｘｉに印加される選択信号のみが低レベルに維持され，データ線Ｙｊにデータ電流ＩＤＡＴＡが印加される。このようにすると，データ電流ＩＤＡＴＡより大きいプリチャージ電流ＮＩＤＡＴＡによって，データ線Ｙｊが所望の電圧まで速くプリチャージされた後，データ線Ｙｊにデータ電流ＩＤＡＴＡが印加されるので，データ電流ＩＤＡＴＡに該当する電圧が画素回路に速く伝達及び充電できる。
【００３０】
次に，図３，図４，図５Ａ及び図５Ｂを参照して，本発明の第１実施形態に係る発光表示装置の動作について詳細に説明する。説明の便宜上，Ｎを５，すなわちプリチャージ電流をデータ電流の５倍と仮定する。
【００３１】
まず，図３を参照しながら本発明の第１実施形態に係る発光表示装置の画素回路１１０について詳細に説明する。
【００３２】
図３を本発明の第１実施形態に係る画素回路の回路図である。図３ではｊ番目のデータ線Ｙｊ，ｉ番目の選択走査線Ｘｉ及び発光走査線Ｚｉに接続された画素回路を示す。
【００３３】
図３に示すように，本発明の第１実施形態に係る画素回路１１０は，有機発光素子ＯＬＥＤ，４つのトランジスタＴ１〜Ｔ４及びキャパシタＣを含む。図３ではトランジスタＴ１〜Ｔ４をＰＭＯＳトランジスタで示したが，これに限定されない。このようなトランジスタは，表示パネル１００のガラス基板上に形成されるゲート電極，ドレイン電極及びソース電極をそれぞれ制御電極及び２つの主電極として有する薄膜トランジスタで形成できる。
【００３４】
具体的に，トランジスタＴ１は，その３つの端子が選択走査線Ｘｉ，データ線Ｙｊ及びトランジスタＴ３のゲートにそれぞれ接続され，選択走査線Ｘｉからの選択信号に応答してデータ線Ｙｊ からのデータ電流ＩＤＡＴＡをトランジスタＴ３のゲートに伝達する。トランジスタＴ３は，ソースが電源電圧ＶＤＤに接続されており，ゲートとソースとの間に，電圧を蓄えるキャパシタＣが接続されている。トランジスタＴ２はトランジスタＴ３のドレインとデータ線Ｙｊとの間に接続され，トランジスタＴ１，Ｔ２は選択走査線Ｘｉからの選択信号に応答してトランジスタＴ３をダイオード接続する。このようなトランジスタＴ２はトランジスタＴ３のゲートとドレインとの間に直接接続されることもできる。
【００３５】
この際，データ線Ｙｊにデータ電流ＩＤＡＴＡが印加され，選択走査線Ｘｉからの選択信号（図４のｓｅｌｅｃｔ［１］）が低レベルになってトランジスタＴ１，Ｔ２がターンオンされると，トランジスタＴ３はダイオード接続状態になる。すると，キャパシタＣに電流が流れて電圧が充電され，トランジスタＴ３のゲート電位が低下してソースからドレインへ電流が流れる。時間経過に伴ってキャパシタＣの充電電圧が高くなってトランジスタＴ３のドレイン電流がデータ電流ＩＤＡＴＡと同一になると，キャパシタＣの充電電流が停止して充電電圧が安定になる。したがって，データ線Ｙｊからのデータ電流ＩＤＡＴＡに対応する電圧がキャパシタＣに蓄えられる。
【００３６】
次に，選択走査線Ｘｉからの選択信号（図４のｓｅｌｅｃｔ［１］）が高レベルになり，発光走査線Ｚｉからの発光信号（図４のｅｍｉｔ［１］）が低レベルになる。すると，トランジスタＴ１，Ｔ２がターンオフされ，トランジスタＴ３と有機発光素子ＯＬＥＤとの間に接続されたトランジスタＴ４がターンオンされて，トランジスタＴ３からの電流を有機発光素子ＯＬＥＤへ伝達する。有機発光素子ＯＬＥＤは，カソードが電源電圧ＶＤＤより低い電圧ＶＳＳに接続されており，トランジスタＴ４を経て供給される電流に対応して発光する。このような有機発光素子ＯＬＥＤに伝達される電流ＩＯＬＥＤはトランジスタＴ３のキャパシタＣに充電された電圧に応じて数式１のようになる。
【００３７】
【数１】
2006011368.tif 000003
式中，ＶＧＳはトランジスタＴ３のゲートとソース間の電圧，ＶＴＨはトランジスタＴ３のしきい値電圧，βは定数値をそれぞれ示す。
【００３８】
次に，図４，図５Ａ及び図５Ｂを参照して本発明の第１実施形態に係る発光表示装置の動作について詳細に説明する。
【００３９】
図４は本発明の第１実施形態に係る発光表示装置の駆動タイミング図である。図５Ａはプリチャージ段階で電流が供給される状態を示す図，図５Ｂはデータ書き込み段階で電流が供給される状態を示す図である。図５Ａ及び図５Ｂでは，説明の便宜上，１番目〜５番目の選択走査線Ｘ１〜Ｘ５及び発光走査線Ｚ１〜Ｚ５に接続された５つの画素回路のみを示す。図４，図５Ａおよび図５Ｂでは，選択走査線Ｘｉに印加される選択信号をｓｅｌｅｃｔ［１］で表示し，発光走査線Ｚｉに印加される発光信号をｅｍｉｔ［１］で表示し，選択走査線及び発光走査線に該当する図面符号Ｘｉ，Ｚｉの図示を省略した。
【００４０】
図４に示すように，１番目の選択走査線Ｘ１に接続された画素回路にデータを書き込もうとする場合，１番目〜５番目の選択走査線Ｘ１〜Ｘ５に低レベルの選択信号ｓｅｌｅｃｔ［１］〜ｓｅｌｅｃｔ［５］が供給されると同時に，データ駆動部２００は，データ線Ｙｊにプリチャージ電流５ＩＤＡＴＡを印加してプリチャージ期間Ｔｐにプリチャージ動作を行う。
【００４１】
低レベルの選択信号ｓｅｌｅｃｔ［１］〜ｓｅｌｅｃｔ［５］に応答して，選択走査線Ｘ１〜Ｘ５に接続された画素回路１１０のトランジスタＴ１，Ｔ２がターンオンされ，トランジスタＴ３がダイオード接続状態になる。これにより，図５Ａに示すように，プリチャージ電流５ＩＤＡＴＡがデータ線Ｙｊに沿って流れる。この際，５つの画素回路のトランジスタＴ３のチャネル幅Ｗとチャネル長さＬの比（Ｗ／Ｌ，以下「トランジスタの大きさ」という）が同一であれば，データ線Ｙｊからのプリチャージ電流５ＩＤＡＴＡは１／５ずつ各画素回路に伝達される。すなわち，５つの画素回路にはそれぞれデータ電流ＩＤＡＴＡが伝達される。すると，数式１に対応する電圧ＶＧＳがキャパシタＣに充電される。すなわち，トランジスタＴ３のゲート−ソース電圧ＶＧＳの中のゲート電圧ＶＧに該当するプリチャージ電圧がデータ線Ｙｊにかかる。このようなプリチャージ電圧は，プリチャージ期間Ｔｐの長さが短ければ，データ電流ＩＤＡＴＡによって実際データ線Ｙｊにかかるべき電圧にならないこともある。ところが，プリチャージ電流５ＩＤＡＴＡの大きさがデータ電流ＩＤＡＴＡに比べて大きいため，プリチャージ期間Ｔｐが短くても，データ電流ＩＤＡＴＡに該当する電圧に近い電圧がデータ線Ｙｊにかかる可能性もある。
【００４２】
次に，図４に示すように，１番目の選択走査線Ｘ１に印加される選択信号ｓｅｌｅｃｔ［１］のみが低レベルに維持され，残りの選択信号ｓｅｌｅｃｔ［２］〜ｓｅｌｅｃｔ［５］は高レベルに変わる。これと同時に，データ駆動部２００は，データ電流ＩＤＡＴＡ，すなわちプリチャージ電流５ＩＤＡＴＡの１／５倍に相当する電流をデータ線Ｙｊに印加する。すると，図５Ｂに示すように，１番目の選択走査線Ｘ１に接続された画素回路のトランジスタＴ１，Ｔ２のみがターンオンされ，トランジスタＴ３へデータ電流ＩＤＡＴＡが伝達される。したがって，１番目の選択走査線Ｘ１に接続された画素回路のキャパシタＣにデータ電流ＩＤＡＴＡに対応する電圧が充電され，データ書き込み動作が行われる。この際，データ線Ｙｊには直前のプリチャージ動作に応じてプリチャージ電圧（データ電流ＩＤＡＴＡに該当する電圧に近い電圧）がかかっているので，データ電流ＩＤＡＴＡに該当する電圧がキャパシタＣに速く充電できる。
【００４３】
その後，データ書き込みが完了すると，選択信号ｓｅｌｅｃｔ［１］も高レベルになってトランジスタＴ１，Ｔ２がターンオフされ，発光走査線Ｚ１から印加される低レベルの発光信号ｅｍｉｔ［１］によってトランジスタＴ４がターンオンされる。すると，トランジスタＴ４を介してトランジスタＴ３からの電流ＩＯＬＥＤが有機発光素子ＯＬＥＤに供給され，この電流ＩＯＬＥＤに対応して有機発光素子ＯＬＥＤが発光する。
【００４４】
このように１番目の選択走査線Ｘ１に接続された画素回路の発光動作が行われると同時に，選択走査線Ｘ２〜Ｘ６に低レベルの選択信号ｓｅｌｅｃｔ［２］〜ｓｅｌｅｃｔ［６］が印加され，選択走査線Ｘ２に接続された画素回路に対応するデータ電流ＩＤＡＴＡの５倍に相当するプリチャージ電流５ＩＤＡＴＡがデータ線Ｙｊに印加され，２番目の選択走査線Ｘ２に接続された画素回路に対してプリチャージ動作が行われる。プリチャージ動作以後，選択信号ｓｅｌｅｃｔ［３］〜ｓｅｌｅｃｔ［６］が高レベルになり，選択走査線Ｘ２に接続された画素回路に対応するデータ電流ＩＤＡＴＡがデータ線Ｙｊに印加され，２番目の選択走査線Ｘ２に接続された画素回路に対してデータ書き込み動作が行われる。
【００４５】
このような方式で，本発明の第１実施形態では，ｉ番目の選択走査線Ｘｉに接続された画素回路にデータを書き込む前に，ｉ番目〜（ｉ＋Ｎ−１）番目の選択走査線Ｘｉ〜Ｘｉ＋Ｎ−１に選択信号を印加しながら，データ電流ＩＤＡＴＡのＮ倍に相当するプリチャージ電流ＮＩＤＡＴＡを印加する。すると，縦方向に隣接した画素回路のトランジスタＴ３の大きさが同一であれば，プリチャージ電流ＮＩＤＡＴＡの１／Ｎに相当する電流がｉ番目〜（ｉ＋Ｎ−１）番目の選択走査線（Ｘｉ〜Ｘｉ＋Ｎ−１）に接続されたＮ個の画素回路へ伝達されてプリチャージ動作が行われる。次に，ｉ番目の選択走査線Ｘｉの選択信号は低レベルにした状態で（ｉ＋１）番目〜（ｉ＋Ｎ−１）番目の選択走査線Ｘｉ＋１〜Ｘｉ＋Ｎ−１の選択信号を高レベルにしながら，データ電流ＩＤＡＴＡをデータ線Ｙｊに印加してデータ書き込み動作を行う。
【００４６】
上述したように，本発明の第１実施形態では，データを書き込む前に，データ線をデータ電流より大きいプリチャージ電流でプリチャージすることにより，与えられた時間内にデータを書き込むことができる。
【００４７】
以下，図４の選択信号ｓｅｌｅｃｔ［ｉ］において，プリチャージ期間の間のみ低レベルを有するパルスを「プリチャージパルス」といい，プリチャージ期間及びデータ書き込み期間の間低レベルを有するパルスを「選択パルス」という。すると，図４に示すように，選択走査線Ｘｉに印加される選択信号ｓｅｌｅｃｔ［ｉ］は１周期当たり一つの選択パルスと少なくとも一つのプリチャージパルスを有する。選択信号ｓｅｌｅｃｔ［ｉ］において，隣接した２つのプリチャージパルスの開始時点の間隔と，選択パルスとこの選択パルスに隣接したプリチャージパルスとの開始時点の間隔は同一である。また，データが書き込まれる画素以外に，プリチャージに用いられる画素の個数だけ選択信号ｓｅｌｅｃｔ［ｉ］がプリチャージパルスを有する。プリチャージ期間Ｔｐはプリチャージパルスの幅と同一である。
【００４８】
次に，このような駆動波形を生成する駆動部について図６〜図２５を参照して詳細に説明する。
【００４９】
本発明の実施形態では，プリチャージパルスを生成するシフトレジスタの出力信号と選択パルスを生成するシフトレジスタの出力信号とを結合して選択信号を生成する。特に，プリチャージパルスを生成するシフトレジスタについて詳細に説明する。
【００５０】
また，本発明の実施形態では，選択走査線Ｘ１〜Ｘｍがｍ個であり，特に言及しない限り，選択信号ｓｅｌｅｃｔ［ｉ］が４つのプリチャージパルスを有する。すなわち，データ書き込みのための画素回路のプリチャージの際に，隣り合う４つの画素回路が使用される。
【００５１】
図６は本発明の第２実施形態に係る走査駆動部３００を示す図，図７は本発明の第２実施形態に係る走査駆動部の信号タイミング図である。
【００５２】
図６に示すように，本発明の第２実施形態に係る走査駆動部３００は，２つのシフトレジスタ３１０，３２０とｍ個のＮＯＲゲートＮＯＲ１１〜ＮＯＲ１ｍを含む。本実施形態のシフトレジスタ３１０は本発明の第１駆動部として，本実施形態のシフトレジスタ３２０は本発明の第２駆動部として，本実施形態のＮＯＲゲートＮＯＲ１１〜ＮＯＲ１ｍは本発明の第３駆動部として機能する。また，本発明の第１信号は信号ｓｃａｎ１１［ｉ］として，本発明の第２信号は信号ｓｃａｎ１２［ｉ］として説明する。
【００５３】
図６及び図７に示すように，シフトレジスタ３１０は，クロックＶＣＬＫ１１と開始信号ＶＳＰ１１を受信し，出力信号ｏｕｔ１１［１］〜ｏｕｔ１１［４ｍ−３］を半クロックＶＣＬＫ１１だけシフトしながら順次出力する。出力信号ｏｕｔ１１［ｉ］は，１周期の間に高レベルパルスを４回有する。ここで，高レベルパルスの幅は半クロックＶＣＬＫ１１と同一であり，高レベルパルスの周期はクロックＶＣＬＫ１１の周期の２倍である。この際，高レベルパルスの幅によってプリチャージ期間Ｔｐが決定される。そして，出力信号ｏｕｔ１１［１］〜ｏｕｔ１１［４ｍ−３］のうち（４ｉ−３）番目の出力信号ｏｕｔ１１［４ｉ−３］がｉ番目のＮＯＲゲートＮＯＲ１ｉの入力信号ｓｃａｎ１１［ｉ］になる（ここで，ｉは１〜ｍの整数）。
【００５４】
シフトレジスタ３２０は，クロックＶＣＬＫ１２と開始信号ＶＳＰ１２を受信し，１周期の間に高レベルパルスを１回有する出力信号ｓｃａｎ１２［１］〜ｓｃａｎ１２［ｍ］を半クロックＶＣＬＫ１２だけシフトしながら順次出力する。出力信号ｓｃａｎ１２［ｉ］の高レベルパルスの幅は半クロックＶＣＬＫ１２に相当し，クロックＶＣＬＫ１２の周期はクロックＶＣＬＫ１１の周期の４倍である。出力信号ｓｃａｎ１２［ｉ］の高レベルパルスの開始時点は出力信号Ｓｃａｎ１１［ｉ］の最後高レベルパルスの開始時点から半クロックＶＣＬＫ１２だけ離れている。
【００５５】
ＮＯＲゲートＮＯＲ１ｉは，シフトレジスタ３１０の出力信号ｓｃａｎ１１［ｉ］とシフトレジスタ３２０の出力信号ｓｃａｎ１２［ｉ］をＮＯＲ演算して選択信号ｓｅｌｅｃｔ［ｉ］を出力する。ＮＯＲゲートＮＯＲ１ｉの出力信号ｓｅｌｅｃｔ［ｉ］は，ＮＯＲ演算によって，２つの出力信号ｓｃａｎ１１[ｉ]，ｓｃａｎ１２［ｉ］のいずれか一つでも高レベルであれば，低レベルを有する。したがって，出力信号ｓｅｌｅｃｔ［ｉ］は，図７に示すように，１周期の間に低レベルパルス（プリチャージパルス）を４回有し，以後低レベルパルス（選択パルス）を１回有する。したがって，図４及び図７に示すように，ＮＯＲゲートＮＯＲ１ｉの出力信号として選択走査線Ｘｉに印加される選択信号ｓｅｌｅｃｔ［ｉ］を生成することができる。
【００５６】
次に，図６及び図７で説明した出力信号ｏｕｔ１１［ｉ］，ｓｃａｎ１１［ｉ］，ｓｃａｎ１２［ｉ］を生成することが可能なシフトレジスタ３１０，３２０について図８Ａ〜図１３Ｂを参照して説明する。
【００５７】
図８Ａは図６のシフトレジスタ３１０の概略回路図，図８Ｂは図８Ａのシフトレジスタに使用されるフリップフロップの概略図である。図９は図８Ａのシフトレジスタに使用されるフリップフロップの出力信号及びＮＯＲゲートの出力信号のタイミング図である。図８Ａおよび図８Ｂにおいて，クロックＶＣＬＫ１１の反転信号はＶＣＬＫ１１ｂで表示する。また，図７及び図９の信号タイミング図において，ＶＣＬＫ１１ｂの図示は省略した。
【００５８】
図８Ａを参照すると，シフトレジスタ３１０は，（４ｍ−２）個のフリップフロップＦＦ１１〜ＦＦ１（４ｍ−２）と（４ｍ−３）個のＮＯＲゲートＮＯＲ２１〜ＮＯＲ２（４ｍ−３）を含む。各ＮＯＲゲートＮＯＲ２ｋの出力信号がシフトレジスタ３１０の出力信号ｏｕｔ１１［ｋ］になる（ここで，ｋは１〜（４ｍ−３）の整数）。
【００５９】
図８Ａにおいて，１番目のフリップフロップＦＦ１１の入力信号は，図７及び図９の開始信号ＶＳＰ１１であり，ｋ番目のフリップフロップＦＦ１ｋの出力信号ＳＲｋが（ｋ＋１）番目のフリップフロップＦＦ１（ｋ＋１）の入力信号になる。ｋ番目のＮＯＲゲートＮＯＲ２ｋはｋ番目のフリップフロップＦＦ１ｋの出力信号ＳＲｋと（ｋ＋１）番目のフリップフロップＦＦ１（ｋ＋１）の出力信号ＳＲｋ＋１をＮＯＲ演算して出力信号ｏｕｔ１１［ｋ］を出力する。
【００６０】
フリップフロップＦＦ１ｋは，クロックｃｌｋが高レベルであれば，入力信号ｉｎをそのまま出力し，クロックｃｌｋが低レベルであれば，高レベル時の入力信号ｉｎをラッチして出力する。また，隣接した２つのフリップフロップＦＦ１ｋ，ＦＦ１（ｋ＋１）でクロックｃｌｋが反転されて使用されるので，フリップフロップＦＦ１（ｋ＋１）の出力信号ＳＲｋ＋１はフリップフロップＦＦ１ｋの出力信号ＳＲｋに対して半クロックＶＣＬＫ１１だけシフトされて出力される。すなわち，２つのフリップフロップＦＦ１ｋ，ＦＦ１（ｋ＋１）にはクロックＶＣＬＫ１１，ＶＣＬＫ１１ｂが反対に入力される。
【００６１】
具体的に，図８Ａにおいて，縦方向に奇数番目に位置するフリップフロップＦＦ１ｋは，クロックＶＣＬＫ１１，ＶＣＫ１１ｂをそれぞれ内部クロックｃｌｋ，ｃｌｋｂとして受信し，偶数番目に位置するフリップフロップＦＦ１ｋは，クロックＶＣＬＫ１１ｂ，ＶＣＬＫ１１をそれぞれ内部クロックｃｌｋ，ｃｌｋｂとして受信する。フリップフロップＦＦ１１の入力信号ｉｎである開始信号ＶＳＰ１１は，１周期の間に低レベルパルスを４回有する。この低レベルパルスは，２つのクロックＶＣＬＫ１１間隔でクロックＶＣＬＫ１１の高レベルに対応する。すると，フリップフロップＦＦ１１〜ＦＦ１（４ｍ−２）は，１周期の間に低レベルパルスを４回有する出力信号ＳＲ１〜ＳＲ４ｍ−２を半クロックＶＣＬＫ１１だけシフトしながら順次出力することができる。
【００６２】
ｋ番目のＮＯＲゲートＮＯＲ２ｋは，フリップフロップＦＦ１ｋ，ＦＦ１（ｋ＋１）の出力信号ＳＲｋ，ＳＲｋ＋１をＮＯＲ演算するので，出力信号ＳＲｋ，ＳＲｋ＋１が共通に低レベルの場合に高レベルパルスを出力する。出力信号ＳＲｋ＋１は出力信号ＳＲｋに対して半クロックＶＣＬＫ１１だけ移動した信号なので，図９に示すように，ＮＯＲゲートＮＯＲ２ｋの出力信号ｏｕｔ１１［ｋ］は半クロックＶＣＬＫ１１の間高レベルパルスを有する。そして，ＮＯＲゲートＮＯＲ２（ｋ＋１）の出力信号ｏｕｔ１１［ｋ＋１］はＮＯＲゲートＮＯＲ２ｋの出力信号ｏｕｔ１１［ｋ］に対して半クロックＶＣＬＫ１１だけ移動した信号になる。このようなＮＯＲゲートＮＯＲ２１〜ＮＯＲ２（４ｍ−３）の出力信号ｏｕｔ１１［１］〜ｏｕｔ１１［４ｍ−３］のうち（４ｉ−３）番目の出力信号ｏｕｔ１１[４ｉ−３]がシフトレジスタ３１０の最後出力信号ｓｃａｎ１１［ｉ］として選択される（ｉは１〜ｍの整数）。
【００６３】
次に，図８Ｂを参照して，図８Ａのシフトレジスタ３１０に使用されるフリップフロップＦＦ１ｋの一例について説明する。
【００６４】
図８Ｂを参照すると，フリップフロップＦＦ１ｋは，入力端に位置する３相インバータ３１１ａ，ラッチを形成するインバータ３１１ｂ，及び３相インバータ３１１ｃを含む。クロックｃｌｋが高レベルになると，３相インバータ３１１ａは入力信号ｉｎを反転して出力し，インバータ３１１ｂは３相インバータ３１１ａの出力信号を反転して出力する。クロックｃｌｋが低レベルになると，３相インバータ３１１ａの出力は遮断され，インバータ３１１ｂの出力は３相インバータ３１１ｃに入力され，３相インバータ３１１ｃの出力はインバータ３１１ｂに入力されるラッチが形成される。インバータ３１１ｂの出力信号がフリップフロップＦＦ１ｋの出力信号ｏｕｔになる。このように，フリップフロップＦＦ１ｋは，クロックｃｌｋが高レベルであれば，入力信号ｉｎをそのまま出力し，クロックｃｌｋが低レベルであれば，高レベル時の入力信号ｉｎをラッチして出力することができる。
【００６５】
次に，図１０を参照して，図６のシフトレジスタ３２０の構造及び動作について説明する。図１０は図６のシフトレジスタ３２０の概略回路図である。図１０において，クロックＶＣＬＫ１２の反転信号はＶＣＬＫ１２ｂで表示した。また，図７の信号タイミング図において，ＶＣＬＫ１２ｂの図示は省略した。
【００６６】
図７に示すように，シフトレジスタ３２０は，シフトレジスタ３１０と同様に，半クロックＶＣＬＫ１２の幅を有する高レベルパルスを半クロックＶＣＬＫ１２だけシフトしながら出力するので，シフトレジスタ３１０と同一の機能を有するシフトレジスタが使用できる。したがって，下記では２つのシフトレジスタ３１０，３２０の差異点を中心に説明する。図７に示すように，クロックＶＣＬＫ１２の周期はクロックＶＣＬＫ１１の周期の４倍である。
【００６７】
図１０に示したように，シフトレジスタ３２０は，フリップフロップとＮＯＲゲートの個数及び使用される開始信号とクロック以外は，シフトレジスタ３１０と同様の構造を有する。
【００６８】
具体的に，シフトレジスタ３２０は，（ｍ＋１）個のフリップフロップＦＦ２１〜ＦＦ２（ｍ＋１）とｍ個のＮＯＲゲートＮＯＲ３１〜ＮＯＲ３ｍを含む。各ＮＯＲゲートＮＯＲ３ｉの出力信号がシフトレジスタ３２０の出力信号ｓｃａｎ１２［ｉ］になる（ここで，ｉは１〜ｍの整数）。１番目のフリップフロップＦＦ２１の入力信号は図７の開始信号ＶＳＰ１２であり，ｉ番目のフリップフロップＦＦ１ｉの出力信号は（ｉ＋１）番目のフリップフロップＦＦ２（ｉ＋１）の入力信号になる。ｉ番目のＮＯＲゲートＮＯＲ３ｉはｉ番目のフリップフロップＦＦ２ｉの出力信号と（ｉ＋１）番目のフリップフロップＦＦ２（ｉ＋１）の出力信号をＮＯＲ演算して出力信号ｓｃａｎ１２［ｉ］を出力する。
【００６９】
図１０において，縦方向に奇遇番目に位置するフリップフロップＦＦ２ｉは，クロックＶＣＬＫ１２，ＶＣＬＫ１２ｂをそれぞれ内部クロックｃｌｋ，ｃｌｋｂとして受信し，偶数番目に位置するフリップフロップＦＦ２ｉは，反転されたクロックＶＣＬＫ１２ｂ，ＶＣＬＫ１２をそれぞれ内部クロックｃｌｋ，ｃｌｋｂとして受信する。開始信号ＶＳＰ１２は，クロックＶＣＬＫ１２が高レベルのとき，低レベルパルスを１回有すればよい。また，出力信号ｓｃａｎ１２［ｉ］の高レベルパルスの開始時点がシフトレジスタ３１０の出力信号ｓｃａｎ１１［ｉ］の最後高レベルパルスの開始時点から半クロックＶＣＬＫ１２だけ離れるよう，開始信号ＶＳＰ１２のタイミングが設定される。このようにすると，シフトレジスタ３２０は，半クロックＶＣＬＫ１２の間に高レベルパルスを有する出力信号ｓｃａｎ１２［１］〜ｓｃａｎ１２［ｍ］を半クロックＶＣＬＫ１２だけシフトしながら出力することができる。
【００７０】
走査駆動部３００のｉ番目のＮＯＲゲートＮＯＲ１ｉは，シフトレジスタ３１０のｉ番目の最後出力信号ｓｃａｎ１１［ｉ］とシフトレジスタ３２０のｉ番目の出力信号ｓｃａｎ１２［ｉ］をＮＯＲ演算して出力するので，選択信号ｓｅｌｅｃｔ［ｉ］は４つのプリチャージパルスと選択パルスを有することができる。
【００７１】
このように，図６〜図１０では，選択パルスの幅がプリチャージパルスの幅の４倍であると説明したが，図６〜図１０の走査駆動部３００から，別の幅のプリチャージパルスを有する選択信号を生成することもできる。
【００７２】
上述したように，プリチャージパルスの幅は，フリップフロップＦＦ１ｋの出力によって決定されるので，クロックＶＣＬＫ１１の周波数を低めるために，フリップフロップＦＦ１ｋの出力信号ＳＲｋの低レベルパルスが最小幅を有すると仮定する。すなわち，フリップフロップＦＦ１ｋの出力信号ＳＲｋの低レベルパルスの幅が１クロックＶＣＬＫ１１と同一であると仮定する。
【００７３】
このような仮定の下で，フリップフロップＦＦ１ｋの出力信号ＳＲｋの低レベルパルスの周期は，常時幅のｎ倍になる（ここで，ｎは２以上の整数）。すると，ＮＯＲゲートＮＯＲ２ｋの出力信号ｏｕｔ１１［ｋ］において，高レベルパルスの周期は幅の２ｎ倍（すなわち，４以上の偶数倍）になるので，出力信号ｓｃａｎ１１［ｉ］において，プリチャージパルスの幅は常時周期の１／２ｎ倍になる。クロックＶＣＬＫ１２の周期をクロックＶＣＬＫ１１の周期に対して２ｎ倍にすると，選択パルスの幅をプリチャージパルスの幅に対して２ｎ倍にすることができると同時に，プリチャージパルスの周期間隔で選択パルスをシフトすることができる。
【００７４】
シフトレジスタ３１０の出力信号ｏｕｔ１１［ｋ］は，半クロックＶＣＬＫ１１だけシフトされて出力されるので，総［２ｎ×ｍ−（２ｎ−１）］個の出力信号ｏｕｔ１１［ｋ］が必要である。この中でも，［２ｎ×ｉ−（２ｎ−１）］番目の出力信号ｏｕｔ１１［２ｎ×ｉ−（２ｎ−１）］がシフトレジスタ３１０の最後出力信号ｓｃａｎ１１［ｉ］として選択される。
【００７５】
次に，選択パルスの幅をプリチャージパルスの幅に対して奇数倍または３倍以下にすることが可能な実施形態について，図１１及び図１２を参照して詳細に説明する。
【００７６】
図１１は本発明の第３実施形態に係るシフトレジスタ３１０’の概略回路図，図１２は本発明の第３実施形態に係る走査駆動部の信号タイミング図である。図１１において，クロックＶＣＬＫ１１’の反転信号はＶＣＬＫ１１ｂ’で表示した。また，図１２の信号タイミング図において，ＶＣＬＫ１１ｂ’の図示は省略した。本発明の第３実施形態では，説明の便宜上，プリチャージパルスの周期を幅の３倍にした。シフトレジスタ３２０とＮＯＲゲートＮＯＲ１１〜ＮＯＲ１ｍの構造と動作は第２実施形態と同様なので，その説明を省略する。
【００７７】
図１１に示すように，第３実施形態に係るシフトレジタ３１０’は（３ｍ−２）個のフリップフロップＦＦ３１〜ＦＦ３（３ｍ−２）を含み，フリップフロップＦＦ３１〜ＦＦ３（３ｍ−２）の出力信号がそれぞれシフトレジスタ３１０’の出力信号ｏｕｔ１１［１］’〜ｏｕｔ１１［３ｍ−２］’になる。
【００７８】
フリップフロップＦＦ３ｋはクロックＶＣＬＫ１１’，ＶＣＬＫ１１ｂ’をそれぞれ内部クロックｃｌｋ，ｃｌｋｂとして受信する。フリップフロップＦＦ３ｋは，クロックｃｌｋが低レベルであれば，入力信号を受信すると同時に直前クロックｃｌｋタイミングでラッチされた入力信号を出力し，クロックｃｌｋが高レベルであれば，低レベルのときに入力された信号をラッチして出力する。したがって，フリップフロップＦＦ３ｋは，クロックｃｌｋが低レベルのときに入力された信号を半クロックｃｌｋだけ遅延させた後，１クロックｃｌｋの間出力する。
【００７９】
図１２に示すように，フリップフロップＦＦ３１の出力信号ｏｕｔ１１［１］’は，１周期の間に，高レベルパルスを４回有する。この高レベルのパルスは，幅がクロックＶＣＬＫ１１’の周期と同一であり，周期が幅の３倍である。フリップフロップＦＦ ３１ の入力信号ｉｎである開始信号ＶＳＰ１１’は，１周期の間に高レベルパルスを３回有する。この高レベルパルスは，３クロックＶＣＬＫ１１’の間隔でクロックＶＣＬＫ１１’の低レベルに対応する。すると，フリップフロップＦＦ３ｋは１周期の間に高レベルパルスを４回有する出力信号ｏｕｔ１１［ｋ］’を１クロックＶＣＬＫ１１’だけシフトしながら順次出力することができる。フリップフロップＦＦ３ｋの出力信号ｏｕｔ１１［ｋ］’のうち（３ｉ−２）番目の出力信号ｏｕｔ１１［３ｉ−２］’が最後出力信号ｓｃａｎ１１［ｉ］’として選択される（ｉは１〜ｍの整数）。
【００８０】
このように，シフトレジスタ３１０’の出力信号ｓｃａｎ１１［ｉ］’において高レベルパルスの幅を１クロックＶＣＬＫ１１’として設定すると，高レベルパルスの周期を高レベルパルスの幅に対して２以上の整数倍（図１２では３倍）にすることができる。出力信号ｓｃａｎ１１［ｉ］’において，高レベルパルスはプリチャージパルスに対応するので，プリチャージパルスの幅Ｔｐは常時周期の１／ｎ倍（図１１では１／３倍）になる（ここで，ｎは２以上の整数）。シフトレジスタ３２０のクロックＶＣＬＫ１２の周期をシフトレジスタ３１０’のクロックＶＣＬＫ１１’の２ｎ倍（図１１では６倍）にすると，選択パルスの幅をプリチャージパルスの幅に対してｎ倍（図１１では３倍）にすることができると同時に，プリチャージパルスの周期間隔で選択パルスをシフトすることができる。
【００８１】
シフトレジスタ３１０’の出力信号ｏｕｔ１１［ｋ］’において，高レベルパルスの周期が幅に対してｎ倍の場合には，シフトレジスタ３１０’で総［ｎ×ｍ−（ｎ−１）］個の出力信号ｏｕｔ１１［ｋ］’が必要である。この中でも，［ｎ×ｉ−（ｎ−１）］番目の出力信号ｏｕｔ１１［ｎ×ｉ−（ｎ−１）］’がシフトレジスタ３１０’の最後出力信号ｓｃａｎ１１［ｉ］になる。
【００８２】
このように，プリチャージパルスの周期を幅に対して奇数倍または３倍以下にする場合には，第３実施形態に係るシフトレジスタ３１０’を使用することができる。勿論，第３実施形態のシフトレジスタ３１０’を，プリチャージパルスの周期が幅に対して４倍以上の偶数倍になる場合にも使用することができるが，第２実施形態で説明したシフトレジスタ３１０に比べて構造が複雑になり，クロックＶＣＬＫ１１’の周波数も増加する。
【００８３】
次に，図１３Ａ及び図１３Ｂを参照して，図１１のシフトレジスタに使用されるフリップフロップの一例について説明する。
【００８４】
図１３Ａ及び図１３Ｂはそれぞれ図１１のシフトレジスタに使用されるフリップフロップの概略図である。図１３Ａ及び図１３Ｂに示したフリップフロップＦＦ３ｋはマスタ／スレーブ型ラッチで形成されている。フリップフロップＦＦ３ｋの内部クロックｃｌｋ，ｃｌｋｂにそれぞれクロックＶＣＬＫ１１’，ＶＣＬＫ１１ｂ’が入力される。
【００８５】
図１３Ａを参照すると，マスタラッチ３１３において，入力端に位置するＰＭＯＳトランジスタ３１３ａはクロックｃｌｋの低レベルに応答して入力信号ｉｎをインバータ３１３ｂに伝達し，インバータ３１３ｂはＰＭＯＳトランジスタ３１３ａの出力信号を反転してマスタラッチ３１３の出力信号として出力する。また，インバータ３１３ｃはインバータ３１３ｂの出力を反転して出力し，ＰＭＯＳトランジスタ３１３ｄはクロックｃｌｋｂの低レベル，すなわちクロックｃｌｋｂの高レベルに応答してインバータ３１３ｃの出力信号をインバータ３１３ｂへ伝達する。すなわち，マスタラッチ３１３はクロックｃｌｋが低レベルの時の入力信号ｉｎを反転して１クロックｃｌｋの間出力する。
【００８６】
次に，スレーブラッチ３１４において，入力端に位置するＰＭＯＳトランジスタ３１４ａは，反転されたクロックｃｌｋｂの低レベルに応答してマスタラッチ３１３の出力信号をインバータ３１４ｂへ伝達し，インバータ３１４ｂは，ＰＭＯＳトランジスタ３１４ａの出力信号を反転してスレーブラッチ３１４の出力信号として出力する。インバータ３１４ｃはインバータ３１４ｂの出力を反転して出力し，ＰＭＯＳトランジスタ３１４ｄはクロックｃｌｋの低レベルに応答してインバータ３１４ｃの出力信号をインバータ３１４ｂに伝達する。すなわち，スレーブラッチ３１４は，クロックｃｌｋが高レベルのときのマスタラッチ３１３の出力信号を反転して１クロックＶＣＬＫ１の間出力する。
【００８７】
したがって，図１３ＡのフリップフロップＦＦ ３ｋは，クロックＶＣＬＫ１１’が低レベルのときの入力信号ｉｎを半クロックＶＣＬＫ１１’だけ遅延させた後，１クロックＶＣＬＫ１１’の間出力することができる。
【００８８】
図１３Ａとは異なり，図１３Ｂに示したように，フリップフロップＦＦ３ｋのマスタラッチ３１５及びスレーブラッチ３１６をそれぞれ図８Ｂのフリップフロップと同一の構造で形成することができる。この際，マスタラッチ３１５は図８Ｂのフリップフロップに対してクロックｃｌｋ，ｃｌｋｂを逆に使用し，スレーブラッチ３１６は図８Ｂのフリップフロップとクロックｃｌｋ，ｃｌｋｂを同一に使用する。
【００８９】
すると，マスタラッチ３１５は，クロックｃｌｋが低レベルのときの入力信号ｉｎを１クロックｃｌｋの間出力し，スレーブラッチ３１６は，クロックｃｌｋが高レベルのときのマスタラッチ３１５の出力信号を１クロックｃｌｋの間出力する。したがって，図１３ＢのフリップフロップＦＦ３ｋは，クロックＶＣＬＫ１１’が低レベルのときの入力信号ｉｎを半クロックＶＣＬＫ１１’だけ遅延させた後，１クロックＶＣＬＫ１１’の間出力することができる。
【００９０】
以上説明したように，本発明の第２及び第３実施形態に係る走査駆動部３００は，プリチャージパルスに対応する高レベルパルスを有する第１出力信号を高レベルパルスの幅に対応する間隔だけシフトしながら順次出力する。走査駆動部３００は，このような第１出力信号のうち一定の間隔（高レベルパルスの周期に対応する間隔）でシフトされて出力される信号を選択してプリチャージパルスとして使用する。
【００９１】
図１４は本発明の第４実施形態に係る走査駆動部３００’を示す図，図１５は本発明の第４実施形態に係る走査駆動部の信号タイミング図である。
【００９２】
図１４に示すように，本発明の第４実施形態に係る走査駆動部３００’は，３つのシフトレジスタ３３０，３４０，３５０，複数のＸＯＲゲートＸＯＲ１１〜ＸＯＲ１ｍ及び複数のＮＯＲゲートＮＯＲ４１〜ＮＯＲ４ｍを含む。本実施形態のシフトレジスタ３３０，３４０は本発明の第１駆動部として，本実施形態のシフトレジスタ３５０は本発明の第２駆動部として，本実施形態のＮＯＲゲートＮＯＲ４１〜ＮＯＲ４ｍは本発明の第３駆動部として機能する。また，本発明の第１信号は信号ｓｃａｎ２１［ｉ］として，本発明の第２信号は信号ｓｃａｎ２２［ｉ］として説明する。
【００９３】
図１４及び図１５に示すように，シフトレジスタ３３０は，クロックＶＬＣＫ２１と開始信号ＶＳＰ２１を受信し，出力信号ｏｕｔ２１［１］〜ｏｕｔ２１［ｍ］を１クロックＶＣＫ２１だけシフトしながら順次出力する。出力信号ｏｕｔ２１［ｉ］は１周期の間高レベルパルスを２回有する。ここで，高レベルパルスは，幅がクロックＶＣＬＫ２１の周期Ｔｃ１と同一であり，周期がクロックＶＣＬＫ２１の周期Ｔｃ１の２倍と同一である（ここで，ｉは１〜ｍの整数）。
【００９４】
シフトレジスタ３３０は，クロックＶＣＬＫ２２と開始信号ＶＳＰ２２を受信し，出力信号ｏｕｔ２２［１］〜ｏｕｔ２２［ｍ］を１クロックＶＣＬＫ２２だけシフトしながら順次出力する。クロックＶＣＬＫ２２は，クロックＶＣＬＫ２１と同一の周期Ｔｃ１を有し，クロックＶＣＬＫ２１に対してプリチャージ期間Ｔｐだけシフトされている。出力信号ｏｕｔ２２［ｉ］も１周期の間高レベルパルスを２回有する。この高レベルパルスは，幅がクロックＶＣＬＫ２２の周期と同一であり，周期がクロックＶＣＬＫ２２の周期の２倍と同一である（ここで，ｉは１〜ｍの整数）。シフトレジスタ３４０の出力信号ｏｕｔ２２［ｉ］はシフトレジスタ３３０の出力信号ｏｕｔ２１［ｉ］に対してプリチャージ期間Ｔｐだけシフトされた信号である。
【００９５】
各ＸＯＲゲートＸＯＲ１ｉは，シフトレジスタ３３０の出力信号ｏｕｔ２１［ｉ］とシフトレジスタ３４０の出力信号ｏｕｔ２２［ｉ］をＸＯＲ演算して出力信号ｓｃａｎ２１［ｉ］を出力する。出力信号ｓｃｎａ２１［ｉ］は，ＸＯＲ演算によって，２つの出力信号ｏｕｔ２１［ｉ］，ｏｕｔ２２［ｉ］の一方のみが高レベルの場合に高レベルになる。出力信号ｏｕｔ２２［ｉ］が出力信号ｏｕｔ２１［ｉ］に対してプリチャージ期間Ｔｐだけ移動しているので，プリチャージ期間Ｔｐが１クロックＶＣＬＫ２１より短ければ，出力信号ｓｃａｎ２１［ｉ］は１周期の間高レベルパルスを４回有する。このようなＸＯＲゲートＸＯＲ１（ｉ＋１）の出力信号ｓｃａｎ２１［ｉ＋１］は，直前出力信号ｓｃａｎ２１［ｉ］に対して１クロックＶＣＬＫ２１だけ移動した信号になり，４つの高レベルパルスのうち３つが出力信号ｓｃａｎ２１［ｉ］の高レベルパルスと一致する。
【００９６】
シフトレジスタ３５０は，図６のシフトレジスタ３２０と同様にクロックＶＣＬＫ２３と開始信号ＶＳＰ２３を受信し，高レベルのパルスを有する出力信号ｓｃａｎ２２［１］〜ｓｃａｎ２２［ｍ］を半クロックＶＣＬＫ２３だけシフトしながら順次出力する。出力信号ｓｃａｎ２２［ｉ］の高レベルパルスの幅はクロックＶＣＬＫ２３の半周期に該当し，クロックＶＣＬＫ２３の周期はクロックＶＣＬＫ２１の周期の２倍である。出力信号ｓｃａｎ２２［ｉ］の高レベルパルスの開始時点は，出力信号ｓｃａｎ２１［ｉ］の最後高レベルパルスの開始時点から１クロックＶＣＬＫ２１だけ離れている。
【００９７】
ＮＯＲゲートＮＯＲ４ｉは，図６のＮＯＲゲートＮＯＲ１ｉと同様に，２つの出力信号ｓｃａｎ２１［ｉ］，ｓｃａｎ２２［ｉ］をＮＯＲ演算して選択信号ｓｅｌｅｃｔ［ｉ］を出力する。ここで，プリチャージパルスの幅及び周期は，それぞれ出力信号ｓｃａｎ２１［ｉ］の高レベルパルスの幅及び周期と同一であり，選択パルスの幅は，出力信号ｓｃａｎ２２［ｉ］の高レベルパルスの幅と同一である。したがって，図４及び図１５に示すように，ＮＯＲゲートＮＯＲ４ｉの出力信号として，選択走査線Ｘｉに印加される選択信号ｓｅｌｅｃｔ［ｉ］を生成することができる。
【００９８】
次に，図１４及び図１５で説明した出力信号ｏｕｔ２１［ｉ］，ｏｕｔ２２［ｉ］，ｓｃａｎ２２［ｉ］を生成することが可能なシフトレジスタ３３０，３４０，３５０について，図１６を参照して詳細に説明する。
【００９９】
図１６は図１４のシフトレジスタ３３０の概略回路図である。図１６において，クロックＶＣＬＫ２１の反転信号をＶＣＬＫ２１ｂで表示した。シフトレジスタ３３０，３４０は，出力信号の形態が同一なので，同一構造のシフトレジスタを使用することができるので，下記ではシフトレジスタ３３０を中心に説明する。
【０１００】
図１６を参照すると，図１４のシフトレジスタ３３０は，ｍ個のフリップフロップＦＦ４１〜ＦＦ４ｍを含み，各フリップフロップＦ４ｉの出力信号がシフトレジスタ３３０の出力信号ｏｕｔ２１［ｉ］になる（ここで，ｉはｌ〜ｍの整数）。
【０１０１】
図１６において，１番目のフリップフロップＦＦ ４１ の入力信号は，図１５の開始信号ＶＳＰ２１であり，ｉ番目のフリップフロップＦＦ４ｉの出力信号ｏｕｔ２１［ｉ］が（i＋１）番目のフリップフロップＦＦ４（ｉ＋１）の入力信号ｉｎになる。フリップフロップＦＦ４ｉはクロックＶＣＬＫ２１，ＶＣＬＫ２１ｂをそれぞれ内部クロックｃｌｋ，ｃｌｋｂとして受信する。フリップフロップＦＦ ４ｉは，図１１，図１３Ａ及び図１３Ｂで説明したフリップフロップと同様に，クロックｃｌｋが低レベルのときに入力された信号を半クロックｃｌｋだけ遅延させた後，１クロックｃｌｋの間出力する。
【０１０２】
図１５に示すように，フリップフロップＦＦ４ｉの出力信号ｏｕｔ２１［ｉ］は，１周期の間高レベルパルスを２回有する。この高レベルパルスは，幅がクロックＶＣＬＫ２１の周期と同一であり，周期がクロックＶＣＬＫ２１の周期の２倍である。フリップフロップＦＦ４１の入力信号ｉｎである開始信号ＶＳＰ２１は，１周期の間に高レベルパルスを２回有する，この高レベルパルスは２つのクロックＶＣＬＫ２１間隔でクロックＶＣＬＫ２１の低レベルに対応する。すると，フリップフロップＦＦ４１〜ＦＦ４ｍは，高レベルパルスを２回有する出力信号ｏｕｔ２１［１］〜ｏｕｔ２１［ｍ］を１クロックＶＣＬＫ２１だけシフトしながら順次出力することができる。
【０１０３】
また，シフトレジスタ３４０は，シフトレジスタ３３０と同一の構造を有する状態で，クロックＶＣＬＫ２２と開始信号ＶＳＰ２２がそれぞれクロックＶＣＬＫ２１と開始信号ＶＳＰ２１に対してプリチャージ期間Ｔｐだけシフトされて入力される。すると，図１５に示すような出力信号ｏｕｔ２１［ｉ］に対してプリチャージ期間Ｔｐだけ移動した出力信号ｏｕｔ２２［ｉ］がシフトレジスタ３４０から順次出力される。
【０１０４】
図７及び図１４に示すように，シフトレジスタ３５０の出力信号ｓｃａｎ２２［ｉ］は，図１０のシフトレジスタ３２０の出力信号ｓｃａｎ１２［ｉ］と同一である。したがって，図１０のシフトレジスタ３２０に図１４のクロックＶＣＬＫ２３と開始信号ＶＳＰ２３を入力すると，シフトレジスタ３５０の出力信号ｓｃａｎ２２［ｉ］を生成することができる。
【０１０５】
また，４つ以外の個数のプリチャージパルスを生成する場合にも，第４実施形態の走査駆動部３００’を適用することができる。
【０１０６】
たとえば，プリチャージパルスが２ｎ個の場合には，シフトレジスタ３３０，３４０の出力信号ｏｕｔ２１［ｉ］，ｏｕｔ２２［ｉ］において高レベルパルスをｎ個生成し，高レベルパルスの周期を幅の２倍にすればよい。特に，２つのプリチャージパルスを生成する場合には，図１０のシフトレジスタで走査駆動部３００’を実現することができる。次に，図１７及び図１８を参照して，このような実施形態について詳細に説明する。
【０１０７】
図１７は本発明の第５実施形態に係るシフトレジスタ３３０’の概略回路図である。図１８は本発明の第５実施形態に係る走査駆動部の信号タイミング図である。図１７及び図１８では，シフトレジスタ３３０’の出力信号，クロック及び開始信号をそれぞれｏｕｔ２１［ｉ］’，ＶＣＬＫ２１’及びＶＳＰ２１’で示し，シフトレジスタ３４０’の出力信号，クロック及び開始信号をそれぞれｏｕｔ２２［ｉ］’，ＶＬＣＫ２２’及びＶＳＰ２２’で示した（ここで，ｉは１〜ｍの整数）。
【０１０８】
図１７に示すように，シフトレジスタ３３０’は，フリップフロップＦＦ５１〜ＦＦ５（ｍ＋１）とｍ個のＮＯＲゲートＮＯＲ５１〜ＮＯＲ５ｍを含む。フリップフロップＦＦ５１〜ＦＦ５（ｍ＋１）とＮＯＲゲートＮＯＲ５１〜ＮＯＲ５ｍとの接続関係は，図１０と同様なので，その説明を省略する。また，シフトレジスタ３４０’は，シフトレジスタ３３０’と同様の構造を有し，クロックと開始信号としてＶＣＬＫ２２’とＶＳＰ２２’がそれぞれ入力される。
【０１０９】
シフトレジスタ３３０’，３４０’に入力されるクロックＶＣＬＫ２１’，ＶＣＬＫ２２’は，シフトレジスタ３５０のクロックＶＣＬＫ２３と同一の周期を有する。シフトレジスタ３３０’，３４０’の開始信号ＶＳＰ２１’，ＶＳＰ２２’はクロックＶＣＬＫ２１’，ＶＣＬＫ２２’が高レベルの間に低レベルパルスを１回有すればよい。
【０１１０】
すると，図１８に示すように，幅が半クロックＶＣＬＫ２３に該当する高レベルパルスを有する出力信号ｏｕｔ２１［ｉ］’，ｏｕｔ２２［ｉ］’が半クロックＶＣＬＫ２３だけシフトされながら出力できる。このような走査駆動部の構造及び動作は，上述の説明から容易に分かるので，その詳細な説明を省略する。
【０１１１】
このように走査駆動部のシフトレジスタ３３０’，３４０’，３５０としていずれも図１０のシフトレジスタを使用すれば，走査駆動部の構造が簡単になる。また，クロックＶＣＬＫ２１’，ＶＣＬＫ２２’の周期も図１５のクロック周期より長くなるので，周波数を減らすこともできる。
【０１１２】
以上説明したように，本発明の第４及び第５実施形態に係る走査駆動部３００’は，プリチャージパルスの個数の半分（またはプリチャージパルスの半分より１大きい数）だけの高レベルパルスを有する第１出力信号を順次出力する。ここで，高レベルパルスの周期は，幅の２倍である。走査駆動部３００’は，第１出力信号からプリチャージ期間だけシフトされた第２出力信号を順次出力し，第１出力信号と第２出力信号がお互い異なるレベルを有する期間で，プリチャージパルスに対応するパルスを生成する。
【０１１３】
図１９は本発明の第６実施形態に係る走査駆動部３００”を示す図，図２０は本発明の第６実施形態に係る走査駆動部の信号タイミング図である。
【０１１４】
図１９に示すように，本発明の第６実施形態に係る走査駆動部３００”は２つのシフトレジスタ３６０，３７０と複数のＮＯＲゲートＮＯＲ６１〜ＮＯＲ６ｍ，ＮＯＲ７１〜ＮＯＲ７ｍを含む。本実施形態のシフトレジスタ３６０は本発明の第１駆動部として，本実施形態のシフトレジスタ３７０は本発明の第２駆動部として，本実施形態のＮＯＲゲートＮＯＲ７１〜ＮＯＲ７ｍは本発明の第３駆動部として機能する。また，本発明の第１信号は信号ｓｃａｎ３１［ｉ］として，本発明の第２信号は信号ｓｃａｎ３２［ｉ］として説明する。
【０１１５】
図１８及び図１９に示したように，シフトレジスタ３６０は，クロックＶＣＬＫ３１と開始信号ＶＳＰ３１を受信し，出力信号ｏｕｔ３１［１］〜ｏｕｔ３１［ｍ］を半クロックＶＣＬＫ３１だけシフトしながら順次出力する。出力信号ｏｕｔ３１［ｉ］は，１周期の間に低レベルパルスを１回有し，この低レベルパルスの幅はクロックＶＣＬＫ３１の周期の２倍である（ここで，ｉは１〜ｍの整数）。
【０１１６】
ＮＯＲゲートＮＯＲ６ｉは，プリチャージ制御信号ＰＣとシフトレジスタ３６０の出力信号ｏｕｔ３１［ｉ］をＮＯＲ演算して出力信号ｓｃａｎ３１［ｉ］を出力する。図１９に示すように，プリチャージ制御信号ＰＣは，一定の周期で低レベルパルスを有する。低レベルパルスの幅Ｔｐはプリチャージ期間と同一であり，プリチャージ制御信号ＰＣの周期は半クロックＶＣＬＫ３１に該当する。こうすると，出力信号ｏｕｔ３１［ｉ］の低レベルパルスの幅がプリチャージ制御信号ＰＣの周期の４倍になり，出力信号ｏｕｔ３１［ｉ］にプリチャージ制御信号ＰＣの低レベルパルスが４つ対応する。
【０１１７】
また，ＮＯＲゲートＮＯＲ６ｉは，プリチャージ制御信号ＰＣと出力信号ｏｕｔ３１［ｉ］が全て低レベルであれば高レベルパルスを出力するので，ＮＯＲゲートＮＯＲ６ｉの出力信号ｓｃａｎ３１［ｉ］は，１周期の間に高レベルパルスを４回有する。ここで，高レベルパルスの幅及び周期はそれぞれプリチャージ制御信号ＰＣの幅及び周期と同一であり，高レベルパルスによってプリチャージパルスが生成される。また，出力信号ｏｕｔ３１［ｉ＋１］が出力信号ｏｕｔ３１［ｉ］に対して半クロックＶＣＬＫ３１だけ移動しているので，ＮＯＲゲートＮＯＲ６（ｉ＋１）の出力信号ｓｃａｎ３１［ｉ＋１］は，出力信号ｓｃａｎ３１［ｉ］に対して半クロックＶＣＬＫ３１だけ移動した信号である。すなわち，出力信号ｓｃａｎ３１［ｉ＋１］の４つの高レベルパルスのうち３つが出力信号ｓｃａｎ３１［ｉ］の高レベルパルスと一致する。
【０１１８】
シフトレジスタ３７０は，クロックＶＣＬＫ３２と開始信号ＶＳＰ３２を受信し，１周期の間に高レベルパルスを１回有する出力信号ｓｃａｎ３２［１］〜ｓｃａｎ３２［ｍ］を半クロックＶＣＬＫ３１だけシフトしながら順次出力する。出力信号ｓｃａｎ３２［ｉ］の高レベルパルスの幅は半クロックＶＣＬＫ３２に該当し，クロックＶＣＬＫ３２の周期はクロックＶＣＬＫ３１の周期と同一である。出力信号ｓｃａｎ３２［ｉ］の高レベルパルスの開始時点は，出力信号ｓｃａｎ３１［ｉ］の最後高レベルパルスの開始時点から半クロックＶＣＬＫ３２だけ離れている。
【０１１９】
ＮＯＲゲートＮＯＲ７ｉは，シフトレジスタ３６０の出力信号ｓｃａｎ３２［ｉ］とＮＯＲゲートＮＯＲ６ｉの出力信号ｓｃａｎ３１［ｉ］をＮＯＲ演算して選択信号ｓｅｌｅｃｔ［ｉ］を出力する。ここで，プリチャージパルスの幅及び周期は，それぞれ出力信号ｓｃａｎ３１［ｉ］の高レベルパルスの幅及び周期と同一であり，選択パルスの幅は，出力信号ｓｃａｎ３２［ｉ］の高レベルパルスの幅と同一である。
【０１２０】
次に，図１９及び図２０で説明した出力信号ｏｕｔ３１［ｉ］，ｓｃａｎ３２［ｉ］を生成することが可能なシフトレジスタ３６０，３７０について，図２１〜図２５を参照して詳細に説明する。
【０１２１】
図２１は図１９のシフトレジスタ３６０の概略回路図である。図２１において，クロックＶＣＬＫ３１の反転信号はＶＣＬＫ３１ｂで表示した。また，図２０の信号タイミング図において，ＶＣＬＫ３１ｂの図示は省略した。
【０１２２】
図２１を参照すると，シフトレジスタ３６０は，ｍ個のフリップフロップＦＦ６１〜ＦＦ６ｍを含み，各フリップフロップＦＦ６iの出力信号がシフトレジスタ３６０の出力信号ｏｕｔ３１［ｉ］になる（ここで，ｉは１〜ｍの整数）。図２０において，１番目のフリップフロップＦＦ６ｉの入力信号は図１９の開始信号ＶＳＰ３１であり，ｉ番目のフリップフロップＦＦ６ｉの出力信号ｏｕｔ３１［ｉ］は（ｉ＋１）番目のフリップフロップＦＦ６（ｉ＋１）の入力信号になる。
【０１２３】
フリップフロップＦＦ６ｉは，図８Ａ及び図８Ｂのフリップフロップと同様に，クロックｃｌｋが高レベルであれば入力信号ｉｎをそのまま出力し，クロックｃｌｋが低レベルであれば高レベル時の入力信号ｉｎをラッチして出力する。また，図８Ａのシフトレジスタと同様に，隣接した２つのフリップフロップＦＦ６ｉ，ＦＦ６（ｉ＋１）でクロックｃｌｋが反転されて使用される。
【０１２４】
具体的に，図２１において，縦方向に奇数番目に位置するフリップフロップＦＦ６ｉは，クロックＶＣＬＫ１，ＶＣＬＫ３１ｂをそれぞれ内部クロックｃｌｋ，ｃｌｋｂとして受信し，偶数番目に位置するフリップフロップＦＦ６ｉは，クロックＶＣＬＫ３１ｂ，ＶＣＬＫ３１をそれぞれ内部クロックｃｌｋ，ｃｌｋｂとして受信する。フリップフロップＦＦ６１の入力信号ｉｎである開始信号ＶＳＰ３１は，２クロックＶＣＬＫ３１の間，クロックＶＣＬＫ３１が高レベルのときに低レベルを有すればよい。すると，フリップフロップＦＦ６１〜ＦＦ６ｍは２クロックＶＣＬＫ３１の間に低レベルパルスを有する出力信号ｏｕｔ３１［１］〜ｏｕｔ３１［ｍ］を半クロックＶＣＬＫ３１だけシフトしながら順次出力することができる。
【０１２５】
図７及び図２０に示すように，シフトレジスタ３７０の出力信号ｓｃａｎ３２［ｉ］は，図１０のシフトレジスタ３２０の出力信号ｓｃａｎ１２［ｉ］と同一である。したがって，図１０のシフトレジスタ３２０に図１９のクロックＶＣＬＫ３２と開始信号ＶＳＰ３２を入力すると，シフトレジスタ３７０の出力信号ｓｃａｎ３２［ｉ］を生成することができる。
【０１２６】
このように，図１９〜図２１で説明した走査駆動部３００”から，図４に示した選択信号ｓｅｌｅｃｔ［ｉ］を生成することができる。図１９〜図２１では選択信号が４つのプリチャージパルスを有すると説明したが，図１９〜図２１の走査駆動部３００”から，異なる個数のプリチャージパルスを有する選択信号を生成することもできる。
【０１２７】
例えば，プリチャージパルスが２ｎ個の場合には，シフトレジスタ３６０の出力信号ｏｕｔ３１［ｉ］において高レベルパルスの幅をプリチャージ制御信号ＰＣの周期の２ｎ倍にすればよい。すると，ＮＯＲゲートＮＯＲ５ｉの出力信号ｓｃａｎ３１［ｉ］は２ｎ個の高レベルパルスを有する。
【０１２８】
偶数個のプリチャージパルス以外に奇数個のプリチャージパルスを生成する場合にも，図１９の走査駆動部３００”を適用することができる。次に，図２２を参照して，奇数個のプリチャージパルスを生成する場合について説明する。図２２は本発明の第７実施形態に係る走査駆動部３００”の信号タイミング図である。
【０１２９】
図２２の信号タイミングは，開始信号ＶＳＰ３２’，クロックＶＣＬＫ３２’，出力信号ｓｃａｎ３２［ｉ］のタイミング以外は，図２０の信号タイミングと同様である。
【０１３０】
具体的に，ＮＯＲゲートＮＯＲ６ｉの出力信号ｓｃａｎ３１［ｉ］の最後高レベルパルスとシフトレジスタ３７０の出力信号ｓｃａｎ３２［ｉ］’の高レベルパルスとの開始時点が同一となるようにする。すると，ＮＯＲゲートＮＯＲ６ｉの出力信号ｓｃａｎ３１［ｉ］の最後高レベルパルスとシフトレジスタ３７０の出力信号ｓｃａｎ３２［ｉ］’の高レベルパルスとのＮＯＲ演算が行われるので，プリチャージパルスを奇数個生成することができる。
【０１３１】
以上，図２１で説明した方法は，上述した第２〜第５実施形態にも適用することができる。すなわち，第２〜図５実施形態でも出力信号ｓｃａｎ１１［ｉ］，ｓｃａｎ１１［ｉ］’，ｓｃａｎ２１［ｉ］の最後高レベルパルスの開始時点と出力信号ｓｃａｎ１２［ｉ］，ｓｃａｎ１２［ｉ］’，ｓｃａｎ２２［ｉ］の高レベルパルスの開始時点とを一致させると，選択信号ｓｅｌｅｃｔ［ｉ］においてプリチャージパルスの個数を高レベルパルスの個数より１つ少なくすることができる。
【０１３２】
図１９〜図２２では半クロックシフト機能を有するシフトレジスタ３６０を例として説明したが，これとは異なり，１クロックシフト機能を有するシフトレジスタ３６０’を使用することもできる。次に，このような実施形態について図２３及び図２４を参照して詳細に説明する。
【０１３３】
図２３は本発明の第８実施形態に係る走査駆動部のシフトレジスタ３６０’の概略回路図，図２４は本発明の第８実施形態に係る走査駆動部の信号タイミング図である。
【０１３４】
図２３を参照すると，シフトレジスタ３６０’は，ｍ個のフリップフロップＦＦ７１〜ＦＦ７ｍを含み，フリップフロップＦＦ７ｉの出力信号がシフトレジスタ３６０’の出力信号ｏｕｔ３１［ｉ］’になる（ここで，ｉは１〜ｍの整数）。
【０１３５】
フリップフロップＦＦ７ｉは，クロックＶＣＬＫ３１’，ＶＣＬＫ３１ｂ’をそれぞれ内部クロックｃｌｋ，ｃｌｋｂとして受信し，図１１，図１３Ａ及び図１３Ｂで説明したフリップフロップと同様に，クロックｃｌｋが低レベルのときに入力された信号を半クロックｃｌｋだけ遅延させた後，１クロックｃｌｋの間出力する。したがって，図２４に示すように，フリップフロップＦＦ７１〜ＦＦ７ｍは出力信号ｏｕｔ３１［１］’〜ｏｕｔ３１［ｍ］’を１クロックＶＣＬＫ３１’だけシフトしながら順次出力することができる。
【０１３６】
フリップフロップＦＦ７ｉが出力信号を１クロックＶＣＬＫ３１’だけシフトするので，図１９とは異なり，クロックＶＣＬＫ３１’の周期は，クロックＶＣＬＫ３２の周期の１／２倍であり，プリチャージ制御信号ＰＣの周期と同一である。また，出力信号ｏｕｔ３１［ｉ］’は，幅がプリチャージ制御信号ＰＣの周期の４倍である低レベルパルスを持たなければならないので，出力信号ｏｕｔ３１［ｉ］’の低レベルパルスの幅は，クロックＶＣＬＫ３１’の周期の４倍と同一である。また，フリップフロップＦＦ７１の入力信号ｉｎである開始信号ＶＳＰ３１’は，４クロックＶＣＬＫ３１’の間クロックＶＣＬＫ３１’が低レベルのときに高レベルを有する。すると，フリップフロップＦＦ ７１〜ＦＦ ７ｍは，４クロックＶＣＬＫ３１’の間低レベルパルスを有する出力信号ｏｕｔ３１［１］’〜ｏｕｔ３１［ｍ］’を１クロックＶＣＬＫ３１’だけシフトしながら順次出力することができる。したがって，図２４のように，高レベルパルスを４つ有する出力信号ｓｃａｎ３１［ｉ］’が出力できる。
【０１３７】
図２３及び図２４で説明した走査駆動部でも，シフトレジスタ３７０’の出力信号ｓｃａｎ３２［ｉ］’の高レベルパルスとＮＯＲゲートＮＯＲ６ｉの出力信号ｓｃａｎ３１［ｉ］’の最後高レベルパルスとを一致させると，奇数個のプリチャージパルスを生成することができる。また，この走査駆動部では，ＮＯＲゲートＮＯＲ６ｉの出力信号ｓｃａｎ３１［ｉ］’の高レベルパルスの個数を奇数個にすることもできる。すなわち，シフトレジスタ３６０’の出力信号ｏｕｔ３１［ｉ］’の低レベルパルスの幅をプリチャージ制御信号ＰＣの周期の奇数倍，すなわちクロックＶＣＬＫ３１’の奇数倍にすればよい。
【０１３８】
図２３及び図２４で説明した走査駆動部３００”を用いれば，図４の発光信号ｅｍｉｔ［ｉ］を生成することもできる。次に，このような実施形態について図２５を参照して説明する。
【０１３９】
図２５は本発明の第９実施形態に係る走査駆動部の信号タイミング図である。
【０１４０】
図２５に示すように，シフトレジスタ３７０は，出力信号ｓｃｎａ３２［ｉ］’の高レベルパルスの開始時点がＮＯＲゲートＮＯＲ６ｉの出力信号ｓｃａｎ３１［ｉ］’の最後高レベルパルスの開始時点と一致するように，出力信号ｓｃａｎ３１［ｉ］’を出力する。このようにすると，ＮＯＲゲートＮＯＲ６ｉの出力信号ｓｃａｎ３１［ｉ］’が高レベルパルスである期間と，シフトレジスタ３７０の出力信号ｓｃａｎ３２［ｉ］’が高レベルパルスである期間とが，シフトレジスタ３６０’の出力信号ｏｕｔ３１［ｉ］’が低レベルパルスである期間に含まれる。すなわち，選択信号ｓｅｌｅｃｔ［ｉ］’が選択パルスとプリチャージパルスを有する間，シフトレジスタ３６０’の出力信号ｏｕｔ３１［ｉ］’は低レベルなので，シフトレジスタ３６０’の出力信号ｏｕｔ３１［ｉ］’の反転信号を発光信号ｅｍｉｔ［ｉ］として使用することができる。
【０１４１】
以上説明したように，本発明の第６〜第８実施形態に係る走査駆動部３００”は，プリチャージパルスに対応する幅の第１パルスが一定の周期だけ繰り返されるプリチャージ制御信号を用いる。このようなプリチャージ制御信号において第１パルスがプリチャージパルスの個数だけ選択されてプリチャージパルスが生成される。ここで，走査駆動部３００”は，プリチャージパルスの個数に対応する個数の第１パルスを含む幅を有する第２パルスを用いて第１パルスを選択する。
【０１４２】
本発明の第１〜第８実施形態では，走査駆動部から出力される選択信号を直接選択走査線に印加すると説明したが，走査駆動部と表示領域との間に形成されるバッファを介して入力してもよい。また，場合によっては，選択信号と発光信号のレベルを変更するために，走査駆動部と表示領域との間にレベルシフタを形成してもよい。
【０１４３】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかなであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１４４】
本発明は，発光表示装置と，その駆動装置及び駆動方法に適用可能であり，特に有機物質の発光を用いた表示装置に適用可能である。
【図面の簡単な説明】
【０１４５】
【図１】従来の発光表示装置における諧調別データ書き込み時間の変化を示すグラフである。
【図２】本発明の第１実施形態に係る発光表示装置の概略平面図である。
【図３】本発明の第１実施形態に係る発光表示装置の画素の回路図である。
【図４】本発明の第１実施形態に係る発光表示装置の駆動タイミング図である。
【図５Ａ】プリチャージ段階で電流が供給される状態を示す図である。
【図５Ｂ】データ書き込み段階で電流が供給される状態を示す図である。
【図６】本発明の第２実施形態に係る発光表示装置の走査駆動部を示す図である。
【図７】本発明の第３実施形態に係る走査駆動部の信号タイミング図である。
【図８Ａ】図６の走査駆動部における１番目のシフトレジスタの概略回路図である。
【図８Ｂ】図８Ａのシフトレジスタに使用されるフリップフロップの概略図である。
【図９】図８Ａのシフトレジスタに使用されるフリップフロップの出力信号及びＮＯＲゲートの出力信号のタイミング図である。
【図１０】図６の走査駆動部における２番目のシフトレジスタの概略回路図である。
【図１１】本発明の第３実施形態に係る走査駆動部における１番目のシフトレジスタの概略回路図である。
【図１２】本発明の第３実施形態に係る走査駆動部の信号タイミング図である。
【図１３Ａ】図１１のシフトレジスタに使用されるフリップフロップの概略図である。
【図１３Ｂ】図１１のシフトレジスタに使用されるフリップフロップの概略図である。
【図１４】本発明の第４実施形態に係る走査駆動部を示す図である。
【図１５】本発明の第４実施形態に係る走査駆動部の信号タイミング図である。
【図１６】図１４の走査駆動部における１番目のシフトレジスタの概略回路図である。
【図１７】本発明の第５実施形態に係る走査駆動部における１番目のシフトレジスタの概略回路図である。
【図１８】本発明の第５実施形態に係る走査駆動部の信号タイミング図である。
【図１９】本発明の第６実施形態に係る走査駆動部を示す図である。
【図２０】本発明の第６実施形態に係る走査駆動部の信号タイミング図である。
【図２１】図１９の走査駆動部における１番目のシフトレジスタの概略回路図である。
【図２２】本発明の第７実施形態に係る走査駆動部の信号タイミング図である。
【図２３】本発明の第８実施形態に係る走査駆動部における１番目のシフトレジスタの概略回路図である。
【図２４】本発明の第８実施形態に係る走査駆動部の信号タイミング図である。
【図２５】本発明の第９実施形態に係る走査駆動部の信号タイミング図である。
【符号の説明】
【０１４６】
１００    表示パネル
１１０    画素回路
２００    データ駆動部
３００，３００’，３００”    走査駆動部
３１０，３２０    シフトレジスタ
３１０’    シフトレジスタ
３１１ａ，３１１ｂ，３１１ｃ    インバータ
３１３，３１５    マスタラッチ
３１３ａ，３１３ｄ    ＰＭＯＳトランジスタ
３１３ｂ，３１３ｃ    インバータ
３１４，３１６    スレーブラッチ
３３０，３４０，３５０，３６０，３７０    シフトレジスタ
３３０’，３４０’，３６０’    シフトレジスタ
４００    発光制御駆動部
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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