(57)【要約】【課題】  機能評価テストにおける期待値の自由度を確保し、且つ、装置構成を簡略化することができる自己診断機能を内蔵する半導体記憶装置を提供する。【解決手段】    メモリセルアレイ１５に記憶されているデータの読み出し動作に対する内部診断機能を備えた半導体記憶装置１であって、アドレス入力によってメモリセルアレイ１５から同時に出力される出力データΦ１５を、一定のクロック周期の間保持するデータ保持回路１７と、出力データΦ１５とデータ保持回路から出力された保持データΦ１６とを比較し、その一致不一致を判定する判定回路１８と、を備える。【選択図】        図１
2006318552.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイに記憶されているデータの読み出し動作に対する内部診断機能を備えた半導体記憶装置であって、
アドレス入力によって前記メモリセルアレイから同時に出力される出力データを、一定のクロック周期の間保持するデータ保持回路と、
前記出力データと前記データ保持回路から出力された保持データとを比較し、その一致不一致を判定する判定回路と、を備えることを特徴とする半導体記憶装置。
【請求項２】
外部クロックを逓倍したテスト用の内部クロックを生成するテストクロック生成回路と、
前記メモリセルアレイのクロック入力を、前記外部クロックから前記内部クロックに切り替えるクロック切替回路と、
前記内部クロックに同期して、前記読み出し動作のためのアドレスを生成するアドレス生成回路と、
前記判定回路から出力される判定結果データに基づいて、前記外部クロックに同期して所定の判定結果信号を出力する出力回路と、を備え、
前記データ保持回路は、前記出力データを、前記内部クロックの前記一定の周期の間保持し、
前記判定回路は、前記内部クロックに同期して前記出力データの判定を行うことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記アドレス生成回路は、前記内部クロックに同期して動作するカウンタ回路を有し、前記カウンタ回路の出力を前記アドレスとすることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記出力回路は、前記判定結果データを保持可能なＲＳフリップフロップ回路を有し、
前記ＲＳフリップフロップ回路は、前記判定回路から出力される前記判定結果データをＳｅｔ入力とし、前記外部クロックをＲｅｓｅｔ入力とすることを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
前記出力回路は、Ｄフリップフロップ回路を備え、当該Ｄフリップフロップ回路のデータ入力に、前記判定回路から出力される前記判定結果データの全ビットのＯＲ演算若しくはＮＯＲ演算が入力されることを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項６】
前記判定回路は、前記出力データのビット数と同じ数の２入力排他的論理回路を備えることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
【請求項７】
前記判定回路は、連続して入力する２つのアドレスによって特定される２つのメモリ領域毎に、前記判定結果データを出力することを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
【請求項８】
請求項１〜７の何れか１項に記載の半導体記憶装置を用いた半導体記憶装置のテスト方法であって、
前記メモリセルアレイへ入力データを書き込む際に、連続して入力する２つのアドレスによって特定される２つのメモリ領域に対して、対応するビット夫々が互いに相補なデータ、または、同じデータを書き込むことを特徴とする半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、半導体記憶装置のテスト方法に関する。
【背景技術】
【０００２】
近年、マイクロプロセッサ等の高速化に伴い、半導体記憶装置における動作速度の高速化が要望されるようになっている。そこで、通常のランダムアクセスを高速化するとともに、外部バスインターフェイスがクロック信号に同期して高速に動作するシンクロナスバーストモードを有する半導体記憶装置（ＳＤＲＡＭ）が開発されている。半導体記憶装置において、読み出し速度を高速化できるのは、システムクロックに同期して１クロック毎に一定長のデータを転送するバーストモードである。近年、システムクロックの高速化に伴い、バーストモードを有する半導体記憶装置の動作クロックも高速化している。このため、製品仕様を保証するための機能評価テストを行うＬＳＩテスタについても高速化が進んでいる。尚、比較的高速で動作する半導体記憶装置の機能評価テストを行うためのＬＳＩテスタは、比較的低速で動作する半導体記憶装置の機能評価テストを行うためのＬＳＩテスタと比較して、価格が大幅に高く、半導体記憶装置の機能評価テストにかかるコストを押し上げる要因になっている。
【０００３】
ここで、図１７は、従来の半導体記憶装置２０の機能評価テストを行うＬＳＩテスタ２の概略構成を示している。このＬＳＩテスタ２は、テスト用入力パターン生成回路２１、期待値データ格納用メモリ２２、出力結果正誤判定回路２３及びクロック発生回路２４を備えている。ここでは、同期型半導体記憶装置の機能評価テストを行う場合について説明する。
【０００４】
テスト用入力パターン生成回路２１は、クロック発生回路２４によって生成されたクロックφ２０に同期して、半導体記憶装置２０に対しテスト用入力信号を生成し印加する。テスト用入力信号は、データの読み出しを行う半導体記憶装置２０のメモリセルアレイのメモリ領域を特定するアドレス信号φ２１、アドレス信号φ２１を半導体記憶装置２０に取り込むタイミングを指定するアドレス取り込み制御信号φ２２、及び、半導体記憶装置２０の読み出し動作を活性化させるデバイス活性化制御信号φ２３等がある。
【０００５】
テスト用入力信号が入力されると、半導体記憶装置２０は、クロックφ２０に同期して、アドレス信号φ２１によって特定されるメモリ領域に記憶されているデータを出力データφＤｏｕｔｘとしてＬＳＩテスタ２に出力する。
【０００６】
出力結果正誤判定回路２３は、半導体記憶装置２０から出力データφＤｏｕｔｘが出力されると、期待値データ格納用メモリ２２から予め格納されている期待値φＴＤｘを読み出し、出力データφＤｏｕｔｘと期待値φＴＤｘとを比較して一致／不一致の判定を行い、出力判定結果出力としてφＰＦｏｕｔを出力する。ここでは、出力データφＤｏｕｔｘと期待値φＴＤｘが一致した場合、出力データφＤｏｕｔｘは正常出力されていると判断する。
【０００７】
図１８は、上述したＬＳＩテスタ２による半導体記憶装置２０の機能評価テストにおけるタイミングチャートの一例を示している。尚、図１８中の出力データφＤｏｕｔｘの黒色部分は、不良ビットを含むデータ出力であることを示している。半導体記憶装置２０は、アドレス取り込み制御信号φ２２がＬｏｗ（接地電位）になった後、最初のクロックφ２０の立ち上がりでアドレス信号φ２１を取り込む。続いて、半導体記憶装置２０は、アドレス信号φ２１によって特定されるメモリ領域からデータを読み出し、アドレス信号φ２１を取り込んだクロックφ２０の立ち上がりから２周期後のクロックφ２０の立ち上がりをトリガとして、半導体記憶装置２０から読み出した出力データφＤｏｕｔｘを出力する。このとき、ＬＳＩテスタ２は、出力データφＤｏｕｔｘが出力結果正誤判定回路２３に入力されるのと同じタイミングで、期待値データ格納用メモリ２２から期待値φＴＤｘを読み出し、出力結果正誤判定回路２３に入力する。続いて、出力結果正誤判定回路２３は、入力された出力データφＤｏｕｔｘと期待値φＴＤｘとを比較し、その判定結果を判定結果出力信号φＰＦｏｕｔとして出力する。この一連の動作を半導体記憶装置２０の全アドレス空間に対して行うことにより、不良メモリセルの特定や良品／不良品等の判別を行う。
【０００８】
しかし、上述したＬＳＩテスタ２における従来の半導体記憶装置２０のテスト方法では、機能評価テストを行う半導体記憶装置２０に入力する外部クロックの周波数の最大値が、ＬＳＩテスタ２の動作スピードによって制限される。高速動作可能な半導体記憶装置２０に対し仕様とされている高速クロックを入力して機能評価テストを行うためには、高速クロックを入力可能な高価なＬＳＩテスタ２が必要となるが、高速動作可能なＬＳＩテスタ２は、比較的低速で動作する半導体記憶装置２０の機能評価テストを行うＬＳＩテスタ２より大幅に価格が高い。更に、半導体記憶装置２０の出荷数量及び記憶容量の増加に伴うテスト時間の増大による機能評価テストにかかるコストの増大が問題となっている。加えて、半導体記憶装置２０のインターフェースは、ＬＳＩテスタ２のインターフェースよりも高速化が進展しているため、従来のＬＳＩテスタ２では、高速動作可能な半導体記憶装置２０の内部回路動作を正しく評価できないといった問題も顕在化しつつある。更に、出力データφＤｏｕｔｘの正誤判定のための期待値φＴＤｘを格納する期待値データ格納用メモリ２２についても、高速アクセス可能なメモリであることが必要とされる。同様に、読み出し出力結果正誤判定回路２３についても高速判定が要求される。
【０００９】
半導体記憶装置に対する機能評価テストにかかる技術として、自己診断機能を内蔵する半導体記憶装置が開示されている（例えば、特許文献１参照）。この半導体記憶装置は、ＬＳＩテスタが持つテスト機能の一部を内部に備えることにより、半導体記憶装置に応じたＬＳＩテスタを必要とせず、半導体記憶装置の機能評価テストに係るコストを低減できる。しかし、この半導体記憶装置では、自己診断機能を内蔵するため、半導体記憶装置そのものの回路規模が大きくなり、チップ面積の増大を招くといった問題点があった。
【００１０】
これに対し、半導体記憶装置に対する機能評価テストの速度を高速化する技術として、外部クロックの周波数を逓倍する回路と自己診断機能とを有する半導体記憶装置が開示されている（例えば、特許文献２参照）。この半導体記憶装置は、外部クロックの周波数を逓倍する回路を備えるため、外部クロックの逓倍の速度でメモリセルアレイの自己診断を行うことができ、機能評価テストの高速化を図ることができる。また、期待値発生回路を備えることで自己診断機能を簡略化し、これによってチップ面積の増大を押さえることができる。
【００１１】
【特許文献１】特開昭６３−１８４９８９号公報
【特許文献２】特開平７−７８４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、特許文献２に記載の半導体記憶装置では、期待値発生回路が、内部カウンタからの出力を期待値としていることから、期待値の自由度に欠け、これによって、書き込みパターン依存等のアクセス不良モードの検出が困難であるといった問題がある。
【００１３】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、機能評価テストにおける期待値の自由度を確保し、且つ、装置構成を簡略化することができる自己診断機能を内蔵する半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明に係る半導体記憶装置は、メモリセルアレイに記憶されているデータの読み出し動作に対する内部診断機能を備えた半導体記憶装置であって、アドレス入力によって前記メモリセルアレイから同時に出力される出力データを、一定のクロック周期の間保持するデータ保持回路と、前記出力データと前記データ保持回路から出力された保持データとを比較し、その一致不一致を判定する判定回路と、を備えることを第１の特徴とする。
【００１５】
上記特徴の本発明に係る半導体記憶装置は、更に、外部クロックを逓倍したテスト用の内部クロックを生成するテストクロック生成回路と、前記メモリセルアレイのクロック入力を、前記外部クロックから前記内部クロックに切り替えるクロック切替回路と、前記内部クロックに同期して、前記読み出し動作のためのアドレスを生成するアドレス生成回路と、前記判定回路から出力される判定結果データを、前記外部クロックに同期して出力する出力回路と、を備え、前記データ保持回路は、前記出力データを、前記内部クロックの前記一定の周期の間保持し、前記判定回路は、前記内部クロックに同期して前記出力データの判定を行うことを第２の特徴とする。
【００１６】
また、上記特徴の本発明に係る半導体記憶装置は、前記アドレス生成回路が、前記内部クロックに同期して動作するカウンタ回路を有し、前記カウンタ回路の出力を前記アドレスとすることを第３の特徴とする。
【００１７】
更に、上記第２または第３の特徴の本発明に係る半導体記憶装置は、前記出力回路は、前記判定結果データを保持可能なＲＳフリップフロップ回路を有し、前記ＲＳフリップフロップ回路は、前記判定回路から出力される前記判定結果データをＳｅｔ入力とし、前記外部クロックをＲｅｓｅｔ入力とすることを特徴とする。
【００１８】
更に、他の上記第２または第３の特徴の本発明に係る半導体記憶装置は、前記出力回路は、Ｄフリップフロップ回路を備え、当該Ｄフリップフロップ回路のデータ入力に、前記判定回路から出力される前記判定結果データの全ビットのＯＲ演算若しくはＮＯＲ演算が入力されることを特徴とする。
【００１９】
上記何れかの特徴の本発明に係る半導体記憶装置は、更に、前記判定回路が、前記出力データのビット数と同じ数の２入力排他的論理回路を備えることを特徴とする。
【００２０】
また、上記何れかの特徴の本発明に係る半導体記憶装置は、前記判定回路が、連続して入力する２つのアドレスによって特定される２つのメモリ領域毎に、前記判定結果データを出力することを特徴とする。
【００２１】
上記目的を達成するための本発明に係る半導体記憶装置のテスト方法は、上記何れかの特徴の半導体記憶装置を用いた半導体記憶装置のテスト方法であって、前記メモリセルアレイへ入力データを書き込む際に、連続して入力する２つのアドレスによって特定される２つのメモリ領域に対して、対応するビット夫々が互いに相補なデータ、または、同じデータを書き込むことを特徴とする。
【００２２】
上記特徴の本発明に係る半導体記憶装置によれば、メモリセルアレイからの出力データを保持するデータ保持回路を備え、メモリセルアレイからの出力データ（連続して入力する２つのアドレスによって特定される２つのメモリ領域の内の一方のデータ）とデータ保持回路からの保持データ（連続して入力する２つのアドレスによって特定される２つのメモリ領域の内の他方のデータ）とが判定回路に入力されるので、連続して入力する２つのアドレスによって特定される２つのメモリ領域のデータを比較することが可能になる。即ち、連続して入力する２つのアドレスによって特定される２つのメモリ領域の内の一方のメモリ領域のデータに対し、他方のメモリ領域のデータが期待値となるようにデータを書き込むことにより、期待値を格納するためのメモリ領域が必要なくなり、回路構成を比較的小規模にすることができ、従来構成と比較してチップサイズの増大を押さえることができる。更に、従来技術のように内部カウンタの値を期待値とする場合に比べ、装置を複雑化することなく機能評価テストにおける期待値の自由度を確保することができる。
【００２３】
また、上記第２の特徴の本発明に係る半導体記憶装置によれば、外部クロックを逓倍するテストクロック生成回路を備えるので、半導体記憶装置の読み出し動作の確認を、従来の比較的低速で動作する半導体記憶装置をテストするＬＳＩテスタで行うことができる。
【００２４】
更に、また、ＲＳフリップフロップを備え、判定回路の判定を、一致（全て期待値通り）、若しくは、不一致（１ビット以上の誤り）の２通りに限定することにより、判定結果データの出力端子数を１端子にすることができる。これによって、出力データのビット数が増大した場合においても、較的低速で動作する従来のＬＳＩテスタにおいても、高速な機能評価テストの実施が可能となる。
【００２５】
上記特徴の本発明に係る半導体記憶装置のテスト方法によれば、上記特徴の半導体記憶装置を用いることで、連続して入力する２つのアドレスによって特定される２つのメモリ領域のデータを比較することができる。これによって、２つのメモリ領域に対し、対応するビット夫々が互いに相補なデータを書き込む場合には、保持データと出力データとの比較において、対応するビットが同じになるデータを含むデバイスは、不良であることが分かる。同様に、２つのメモリ領域に対し、対応するビット夫々が同じデータを書き込む場合には、保持データと出力データとの比較において、対応するビットが異なるデータを含むデバイスは、不良であることが分かる。即ち、連続して入力する２つのアドレスによって特定される２つのメモリ領域の一方のデータが、他方のデータの所謂期待値となるように書き込むことにより、装置を複雑化することなく機能評価テストにおける期待値の自由度を確保することができ、チップサイズの増大を押さえることができる。
【発明の効果】
【００２６】
本発明によると、半導体記憶装置の更なる高速化、多ビット化が進んだ場合でも、新規に高速ＬＳＩテスタの導入を図る必要性がなく、機能評価テストにかかるコストの増大を抑制することができる。また、本発明によれば、機能評価テストを行う半導体記憶装置の動作周波数の最大値がＬＳＩテスタのテスト可能周波数を上回った場合であっても、半導体記憶装置の動作周波数の最大値でのテストが可能となる。また、本発明によれば、機能評価テストのＰａｓｓ／Ｆａｉｌ確認に必要な出力結果データの出力端子数を１端子にすることができる。また、半導体記憶装置の内部診断機能において期待値データを持つ必要がないため、ＬＳＩテスタ内の期待値データ格納用メモリを削減できる。従って、本発明によれば、既存の比較的低速及び安価なＬＳＩテスタを使用して、高速動作可能な半導体記憶装置の高速機能評価テストが可能となり、機能評価テストに係るコストの大幅な増大を抑制することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る半導体記憶装置及びそのテスト方法（以下、適宜「本発明装置」及び「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００２８】
〈第１実施形態〉
本発明装置及び本発明方法の第１実施形態について、図１〜図９に基づいて説明する。ここで、図１は、本発明装置１の回路構成を示しており、メモリセルアレイ１５に記憶されているデータの読み出し動作に対する内部診断機能として、データ保持回路としてのデータラッチ回路１７、及び、判定回路１８を備えている。本実施形態では、更に、テストクロック生成回路１１、クロック切替回路１２、及び、アドレス生成回路としてのカウンタ回路１３を備えている。尚、本発明装置１は、機能評価テストの際、ＬＳＩテスタ（図示せず）から外部クロック、クロック制御信号Ｃ＿ＣＴＬ及び出力制御信号ＯＥが入力され、判定結果データΦ１３をＬＳＩテスタに出力する。
【００２９】
尚、本実施形態では、機能評価テストにおいて、外部クロックの２倍の周波数を持つ内部クロックΦ１２を用いる場合について説明する。このため、本実施形態では、内部クロックΦ１２の２周期毎に、連続して入力する２つのアドレスによって特定される２つのメモリ領域に対する判定を行い、判定結果データΦ１３を出力する。
【００３０】
メモリセルアレイ１５は、図１に示すように、デコーダ回路１４及びデータ読み出し回路１６を備えており、内部クロックΦ１２に同期して動作する。デコーダ回路１４は、カウンタ回路１３から出力される内部アドレスΦ１４の入力を受けて、メモリ領域の選択を行う。データ読み出し回路１６は、デコーダ回路１４によって選択されたメモリ領域のデータを、出力データΦ１５として出力する。
【００３１】
テストクロック生成回路１１は、外部クロックを逓倍したテスト用の内部クロックΦ１１を生成する。本実施形態では、外部クロックの２倍の周波数を持つ内部クロックΦ１１を生成する。
【００３２】
図２は、テストクロック生成回路１１の一例を示すブロック図であり、図３は、外部クロック及び内部クロックΦ１１の信号波形図である。詳細には、このテストクロック生成回路１１は、外部クロックの立ち上がりエッジ及び立ち下がりエッジで、信号遅延用インバータＩＮＶ３１、ＩＮＶ３２及びＩＮＶ３３によって遅延した遅延時間分のパルス幅を持つ内部クロックΦ１１を生成する。
【００３３】
クロック切替回路１２は、外部クロックと内部クロックΦ１１の何れかを選択して、メモリセルアレイ１５の同期用の内部クロックΦ１２とする。具体的には、クロック切替回路１２は、通常のデータ読み出し動作時は、内部クロックΦ１２として外部クロックを選択し、機能評価テスト時は、内部クロックΦ１２として、テストクロック生成回路１１によって生成された内部クロックΦ１１を選択する。
【００３４】
カウンタ回路１３は、内部クロックΦ１２に同期して、読み出し動作のための内部アドレスΦ１４を生成する。具体的には、カウンタ回路１３は、クロック切替回路１２から出力された内部クロックΦ１２に同期して、１クロック毎に内部アドレスΦ１４を変化させる。尚、カウンタ回路１３は、機能評価テストの際、メモリセルアレイ１５内の全てのメモリセルが選択されるように、内部アドレスΦ１４を生成する。
【００３５】
データラッチ回路１７は、機能評価テスト時、アドレス入力によってメモリセルアレイ１５から出力される出力データΦ１５を、内部クロックΦ１２の一定のクロック周期の間保持する。本実施形態では、データラッチ回路１７は、メモリセルアレイ１５から出力される出力データΦ１５を内部クロックΦ１２に同期して取り込み、内部クロックΦ１２の１周期の間ラッチする。更に、データラッチ回路１７は、出力データΦ１５を、内部クロックΦ１２に同期して、判定回路１８に出力する。ここで、図４は、データラッチ回路１７の一実施例を示している。図４に示すように、本実施形態のデータラッチ回路１７は、同時に読み出される出力データΦ１５のビット数に応じた数のＤフリップフロップを備えて構成される。
【００３６】
尚、本実施形態のデータラッチ回路１７は、通常動作時、出力データΦ１５をそのまま出力制御信号ＯＥによって制御される出力バッファ１０に出力する。
【００３７】
判定回路１８は、内部クロックΦ１２に同期して、出力データΦ１５とデータラッチ回路１７から出力された保持データΦ１６とを比較し、その一致不一致を判定する。本実施形態の判定回路１８は、出力データΦ１５のビット数と同じ数の２入力排他的論理回路を備えている。
【００３８】
ここで、図５は、判定回路１８のビット当たりの構成例を示しており、図６は、図５に示す２入力排他的論理回路ＥＸＮＯＲ０の真理値表である。詳細には、２入力排他的論理回路には、メモリセルアレイ１５から出力される出力データΦ１５と、データラッチ回路１７から出力される保持データΦ１６とが入力されている。これによって、判定回路１８は、連続して入力する２つのアドレスによって特定されるメモリ領域に格納されているデータの排他的論理和演算を行う。また、出力データΦ１５及び保持データΦ１６が内部クロックΦ１２に同期して出力されることから、結果として、判定回路１８における排他的論理和演算も内部クロックΦ１２に同期して行われる。
【００３９】
更に、本実施形態の判定回路１８は、内部クロックΦ１２の２周期毎に、カウンタ回路１３から連続して出力される２つの内部アドレスΦ１４によって特定される２つのメモリ領域に対する判定を行う。判定回路１８は、内部クロックΦ１２の２周期毎に、判定結果データΦ１３を出力する。ここでの判定回路１８は、２入力排他的論理回路の出力がＨｉｇｈ（電源電位）の場合はＦａｉｌ、Ｌｏｗ（接地電位）の場合はＰａｓｓと判定し、２入力排他的論理回路の出力を判定結果データΦ１３として出力する。
【００４０】
本実施形態では、更に、判定回路１８の後段に、出力回路としての出力判定結果ラッチ回路１９を備える。出力判定結果ラッチ回路１９は、判定回路１８から出力される判定結果データΦ１３を、外部クロックに同期して出力する。
【００４１】
出力判定結果ラッチ回路１９は、例えば、判定回路１８から出力される判定結果データΦ１３を保持可能なＲＳフリップフロップ回路を有し、判定回路１８から出力される判定結果データΦ１３をＳｅｔ入力とし、外部クロックをＲｅｓｅｔ入力とする。より詳細には、判定結果データΦ１３のビット数と同じ数のＲＳフリップフロップ回路を用い、判定結果データΦ１３の各ビットを各ＲＳフリップフロップ回路のＳｅｔ入力に入力する。ＲＳフリップフロップのＲｅｓｅｔ入力に外部クロックを入力することで、判定結果信号Ｊｏｕｔを外部クロックに同期させる。更に、全ＲＳフリップフロップ回路の出力の論理和演算を行い、その結果を判定結果信号Ｊｏｕｔとすることで、判定結果信号Ｊｏｕｔを１ビットとすることができる。これによって、出力判定結果ラッチ回路１９は、判定結果信号Ｊｏｕｔを外部クロック１周期間出力する。
【００４２】
また、図７は、出力判定結果ラッチ回路１９の他の構成例を示すブロック図である。この出力判定結果ラッチ回路１９は、論理和演算を行った後に、フリップフロップ回路を用いて判定結果信号Ｊｏｕｔを外部クロックに同期させる。具体的には、判定結果データΦ１３のビット数に応じたＮＯＲ回路を用いて判定結果データΦ１３の全ビットの論理和演算を行い、その結果をＤフリップフロップに入力する。更に、Ｄフリップフロップ回路の出力を判定結果信号Ｊｏｕｔとすることで、判定結果信号Ｊｏｕｔを１ビットとすることができる。尚、図７は、判定結果データΦ１３が２ビット（信号Φ１３＿０及びΦ１３＿１）で構成される場合を示している。
【００４３】
以下、本発明装置１のテスト方法について、図８及び図９を基に説明する。ここで、図８は、本発明装置１における各信号の機能評価テスト時の波形を示している。尚、図８中の出力データΦ１５及び保持データΦ１６の黒色部分は、不良ビットを含むデータ出力であることを示している。
【００４４】
先ず、本発明方法による機能評価テストの際のメモリセルアレイ１５への書き込み動作について説明する。本発明方法では、メモリセルアレイ１５へ入力データを書き込む際に、連続して入力する２つのアドレスによって特定される２つのメモリ領域に対して、対応するビット夫々が互いに相補なデータ、または、同じデータを書き込む。ここでは、対応するビット夫々が互いに相補な関係のデータを書き込む場合について説明する。
【００４５】
ここで、図９は、本実施形態における書き込みデータの一例を示しており、ここでは、１つのアドレスによって特定されるメモリ領域のビット数が４ビットである場合について説明する。図９から分かるように、連続して入力される２つのアドレス、即ち、Ｅｖｅｎａｄｄ０（奇数アドレス）及びＯｄｄａｄｄ１（偶数アドレス）によって特定されるメモリ領域に書き込まれるデータは、対応するビットが互いに相補となっている。つまり、一方が“０”の場合、他方は“１”である。同様に、連続して入力される２つのアドレスＥｖｅｎａｄｄ２（奇数アドレス）及びＯｄｄａｄｄ３（偶数アドレス）によって特定されるメモリ領域に書き込まれるデータが互いに相補なデータとなっている。尚、パターン２〜５に示すように、Ｏｄｄａｄｄ１及びＥｖｅｎａｄｄ２が互いに相補なデータである必要は無い。また、Ｅｖｅｎａｄｄ０及びＯｄｄａｄｄ１によって特定されるメモリ領域に書き込まれるデータと、Ｅｖｅｎａｄｄ０及びＯｄｄａｄｄ１に続いて入力される２つのアドレスＥｖｅｎａｄｄ２及びＯｄｄａｄｄ３によって特定されるメモリ領域に書き込まれるデータとは、必ずしも同一データとする必要はない。
【００４６】
次に、本発明方法によるメモリセルアレイ１５に記憶されているデータの読み出し動作について説明する。
【００４７】
本発明装置１は、クロック制御信号Ｃ＿ＣＴＬがＬｏｗのとき、通常動作モードが設定され、クロック制御信号Ｃ＿ＣＴＬがＨｉｇｈのとき、機能評価テストモードが設定される。尚、本発明装置１は、クロック制御信号Ｃ＿ＣＴＬがＬｏｗの場合、通常動作モードが設定されているときは、外部クロックＣＬＫを内部クロックΦ１２とし、外部クロックＣＬＫに同期して動作する。
【００４８】
クロック制御信号Ｃ＿ＣＴＬがＨｉｇｈとなり、機能評価テストモードが設定されると、クロック切替回路１２が、メモリセルアレイ１５のクロック入力を、外部クロックから、テストクロック生成回路１１において生成された外部クロックの２倍の周波数を持つテスト用の内部クロックΦ１１に切り替える。
【００４９】
更に、クロック制御信号Ｃ＿ＣＴＬがＨｉｇｈになると同時に、カウンタ回路１３がリセットされ、カウンタ回路１３の初期値が、初期アドレスとしてメモリセルアレイ１５に対して出力される。更に、カウンタ回路１３は、内部クロックΦ１２の立ち上がりエッジをトリガとして、一周期毎に既知のアドレッシングの順序で内部アドレスΦ１４を生成する。
【００５０】
メモリセルアレイ１５は、カウンタ回路１３からデコーダ回路１４に内部アドレスΦ１４が入力されると、内部アドレスΦ１４によって特定されるメモリ領域を選択し、選択されたメモリ領域のデータを、データ読み出し回路１６から出力データΦ１５として出力する。尚、図８から分かるように、ここでのメモリセルアレイ１５は、内部アドレスΦ１４がカウンタ回路１３から出力されてから、内部クロックΦ１２の４周期後に、出力データΦ１５がデータ読み出し回路１６から出力されるように構成されている。メモリセルアレイ１５からデータ読み出し回路１６を通じて読み出された出力データΦ１５は、データラッチ回路１７及び判定回路１８に入力される。
【００５１】
データラッチ回路１７は、出力データΦ１５が入力されると、内部クロックΦ１２の１周期分、出力データΦ１５を保持し、保持データΦ１６として、判定回路１８及び出力バッファ１０に対して出力する。
【００５２】
尚、本実施形態では、機能評価テスト時は、出力データＤ０〜Ｄｘが出力されないように出力制御信号ＯＥを非出力状態にする。これは、本実施形態の本発明装置１が、機能評価テスト時、外部クロックの２倍の周波数を持つ内部クロックΦ１２によって動作していることから、出力データＤ０〜Ｄｘも内部クロックΦ１２のタイミングで切り替わり、内部クロックΦ１２の周波数より遅い動作周波数（外部クロックの周波数）で動作するＬＳＩテスタでは出力データＤ０〜Ｄｘを計測できないためである。
【００５３】
判定回路１８は、出力データΦ１５及び保持データΦ１６が入力されると、内部クロックΦ１２に同期して、出力データΦ１５及び保持データΦ１６を比較し、一致不一致を判定する。詳細には、本実施形態の判定回路１８は、出力データΦ１５及び保持データΦ１６をビット毎に比較し、これらのビット全ての排他的論理和を判定結果データΦ１３とする。これによって、判定結果データΦ１３を１ビットにし、出力端子数の増加をおさえることができる。
【００５４】
判定回路１８は、排他的論理和演算の結果、同一極性のビットが存在した場合には、Ｆａｉｌと判定し、Ｈｉｇｈ（電源電位）の判定結果出力Ｊｏｕｔを外部クロックの１周期の間出力する。これによって、外部クロックの一周期前に判定回路１８において判定された出力データΦ１５または保持データΦ１６の何れかで期待値とは異なる値が出力がされたと判断することができる。
【００５５】
〈第２実施形態〉
次に、本発明装置１及び本発明方法の第２実施形態について、図１０及び図１１に基づいて説明する。本実施形態では、上記第１実施形態とは、テストクロック生成回路１１の回路構成が異なる場合について説明する。
【００５６】
本実施形態のテストクロック生成回路１１は、図１０に示すように、外部クロックとして、１／４周期の位相差を持つ２本の外部クロックＣＬＫ１及びＣＬＫ２をＬＳＩテスタから入力するように構成し、この外部クロックＣＬＫ１及びＣＬＫ２から、外部クロックの２倍の周期を持つ内部クロックΦ１１を生成するように構成してある。尚、図１１は、図１０に示すテストクロック生成回路１１の各信号の波形図である。
【００５７】
〈第３実施形態〉
次に、本発明装置１及び本発明方法の第３実施形態について、図１２〜図１４に基づいて説明する。上記第１及び第２実施形態では、機能評価テストの際、外部クロックの２倍の周波数を持つ内部クロックを用いる場合について説明したが、本実施形態では、外部クロックの４倍の周波数を持つ内部クロックを用いる場合について説明する。
【００５８】
本実施形態のテストクロック生成回路１１は、外部クロックの４倍の周波数を持つ内部クロックΦ１１を生成する。ここで、図１２は、本実施形態のテストクロック生成回路１１の回路構成を示しており、図２の回路と図１０の回路を組み合わせて構成されている。図１３は、図１２に示すテストクロック生成回路１１における各信号の波形図である。
【００５９】
本実施形態の判定回路１８は、図１４に示すように、２つのＤフリップフロップＤＦＦ７１、ＤＦＦ７２を備えている。詳細には、本実施形態の判定回路１８は、データラッチ回路１７からの保持データΦ１６が、判定回路１８内のＤフリップフロップ回路ＤＦＦ７１に入力され、このＤフリップフロップＤＦＦ７１の出力が、ＤフリップフロップＤＦＦ７２に入力されている。このように２つのＤフリップフロップＤＦＦ７１、ＤＦＦ７２をシフトレジスタ的に接続することで、メモリセルアレイ１５からの出力データΦ１５、データラッチ回路１７からの保持データΦ１６、判定回路１８内のＤフリップフロップＤＦＦ７１の出力信号Φ７１、及び、ＤフリップフロップＤＦＦ７２の出力信号Φ７１を同一タイミングでモニタすることができる。これによって、内部クロックΦ１１の４周期毎に、カウンタ回路１３から連続して出力される４つのアドレスによって特定される４つのメモリ領域に対する判定を同時に行うことができる。言い換えると、２つのアドレスによって特定される２つのメモリ領域に対する判定を、２組同時に行うことが可能になる。
【００６０】
更に、本実施形態の判定回路１８は、内部クロックΦ１２の４周期毎に、判定結果データΦ１３を出力する。判定結果データΦ１３は、第１及び第２実施形態と同様に、２入力排他的論理回路の出力であり、Ｆａｉｌの場合はＨｉｇｈ、Ｐａｓｓの場合はＬｏｗが出力される。
【００６１】
このように、図１２に示すテストクロック生成回路１１を用いて外部クロックの４倍の周波数を持つ内部クロックΦ１１を生成し、図１４に示す判定回路１８を用いることにより、カウンタ回路１３から連続して出力される４つのアドレスによって特定される４つのメモリ領域に対する判定を、内部クロックΦ１２に同期して行うことが可能となる。そして、判定結果信号Ｊｏｕｔを外部クロックに同期させて出力することにより、外部クロックの４倍の速度で機能評価テストを行うことが可能になる。
【００６２】
〈第４実施形態〉
次に、本発明装置１及び本発明方法の第４実施形態について、図１５及び図１６に基づいて説明する。上記第１〜第３実施形態では、機能評価テストの際のメモリセルアレイ１５への書き込み動作について、対応するビット夫々が互いに相補なデータを書き込む場合について説明したが、本実施形態では、対応するビット夫々が同じデータを書き込む場合について説明する。
【００６３】
本実施形態の判定回路１８は、第１及び第２実施形態の判定回路１８（図５参照）を構成しているＥＸＮＯＲ０、または、第３実施形態の判定回路１８（図１４参照）を構成しているＥＸＮＯＲ１及びＥＸＮＯＲ２を、図１５に示すＥＸＯＲロジックに置き換えて構成される。これによって、対応するビット夫々が同じデータを書き込む場合の判定が可能になる。
【００６４】
本実施形態の本発明方法では、機能評価テストの際、連続して入力する２つのアドレスによって特定される２つのメモリ領域に対して、対応するビット夫々が互いに同じデータを書き込む。
【００６５】
ここで、図１６は、本実施形態における書き込みデータの一例であり、第１〜第３実施形態と同様に、１つのアドレスによって特定されるメモリ領域のビット数が４ビットである場合を示している。図１６から分かるように、連続して入力される２つのアドレス、即ち、Ｅｖｅｎａｄｄ０及びＯｄｄａｄｄ１によって特定されるメモリ領域には、同じデータが書き込まれる。同様に、連続して入力される２つのアドレスＥｖｅｎａｄｄ２及びＯｄｄａｄｄ３によって特定されるメモリ領域に、同じデータが書き込まれる。尚、第１〜第３実施形態と同様に、連続して入力する４つのアドレスで見た場合、Ｅｖｅｎａｄｄ０及びＯｄｄａｄｄ１によって特定されるメモリ領域に書き込まれるデータと、Ｅｖｅｎａｄｄ０及びＯｄｄａｄｄ１に続いて入力される２つのアドレスＥｖｅｎａｄｄ２及びＯｄｄａｄｄ３によって特定されるメモリ領域に書き込まれるデータとは、必ずしも同一データとする必要はない。逆に、全テストデータを同一極性でそろえたテストパターンでのテストも可能となる。
【００６６】
〈別実施形態〉
次に、本発明装置１及び本発明方法の別実施形態について説明する。
【００６７】
〈１〉上記第１〜第３実施形態では、機能評価テストにおいて、連続して入力される２つのアドレスによって特定される２つのメモリ領域に対し、相補なデータを書き込む場合について、上記第４実施形態では、連続して入力される２つのアドレスによって特定される２つのメモリ領域に対し、同じデータを書き込む場合について説明したが、連続して入力される２つのアドレスによって特定される２つのメモリ領域に対し、相補なデータを書き込む場合と、同じデータを書き込む場合とを組み合わせて実施するようにしても良い。
【００６８】
尚、２つのメモリ領域が同じ方向の不良を含む場合、連続して入力される２つのアドレスによって特定される２つのメモリ領域に対し、同じデータを書き込むときは該不良を検出できないが、相補な関係のデータを書き込むときは前記不良を検出することが可能である。同様に、２つのメモリ領域が夫々異なる方向の不良を含む場合、連続して入力される２つのアドレスによって特定される２つのメモリ領域に対し、相補なデータを書き込むときは該不良を検出できないが、同じデータを書き込むときは前記不良を検出することが可能である。従って、機能評価テストを、連続して入力される２つのアドレスによって特定される２つのメモリ領域に対し、相補なデータを書き込む場合と、同じデータを書き込む場合とを組み合わせて実施することにより、より確実に不良を検出することができる。
【００６９】
〈２〉上記各実施形態では、１ビットの判定結果信号Ｊｏｕｔを出力し、半導体記憶装置１の良否のみを判定したが、不良ビットを含むメモリ領域のアドレスを特定するように構成しても良い。具体的には、連続して入力するアドレスを１つずらした場合と組み合わせて機能評価テストを実施する、例えば、Ｅｖｅｎａｄｄ２とＯｄｄａｄｄ３によって特定される２つのメモリ領域のデータを比較するようにアドレス入力を行うことにより、何れのアドレスによって特定されるメモリ領域が不良であるかを検出することが可能になる。
【産業上の利用可能性】
【００７０】
本発明は、半導体記憶装置、特に、高速で動作する同期型半導体記憶装置に有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明に係る半導体記憶装置の第１実施形態の概略構成を示すブロック図
【図２】本発明に係る半導体記憶装置の第１実施形態におけるテストクロック生成回路の構成例を示すブロック図
【図３】本発明に係る半導体記憶装置の第１実施形態におけるテストクロック生成回路の動作を説明するタイミングチャート
【図４】本発明に係る半導体記憶装置のデータラッチ回路の構成例を示すブロック図
【図５】本発明に係る半導体記憶装置の判定回路の構成例を示すブロック図
【図６】本発明に係る半導体記憶装置の第１実施形態における判定回路を構成する排他的論理和回路の動作を示す真理値表
【図７】本発明に係る半導体記憶装置の出力判定結果ラッチ回路の構成例を示すブロック図
【図８】本発明に係る半導体記憶装置の機能評価テスト時の動作を示すタイミングチャート
【図９】本発明に係る半導体記憶装置のテスト方法の第１実施形態において用いるテストパターンの一例を示す図
【図１０】本発明に係る半導体記憶装置の第２実施形態におけるテストクロック生成回路の構成例を示すブロック図
【図１１】本発明に係る半導体記憶装置の第２実施形態におけるテストクロック生成回路の動作を説明するタイミングチャート
【図１２】本発明に係る半導体記憶装置の第３実施形態におけるテストクロック生成回路の構成例を示すブロック図
【図１３】本発明に係る半導体記憶装置の第３実施形態におけるテストクロック生成回路の動作を説明するタイミングチャート
【図１４】本発明に係る半導体記憶装置の第３実施形態における判定回路の構成例を示すブロック図
【図１５】本発明に係る半導体記憶装置の第４実施形態における判定回路を構成する排他的論理和回路の動作を示す真理値表
【図１６】本発明に係る半導体記憶装置のテスト方法の第４実施形態において用いるテストパターンの一例を示す図
【図１７】従来技術に係るＬＳＩテスタ及び半導体記憶装置の構成例を示すブロック図
【図１８】従来技術に係るＬＳＩテスタ及び半導体記憶装置の機能評価テスト時の動作を示すタイミングチャート
【符号の説明】
【００７２】
１：    本発明に係る半導体記憶装置
２：    ＬＳＩテスタ
１０：  出力バッファ
１１：  テストクロック生成回路
１２：  クロック切替回路
１３：  カウンタ回路
１４：  デコーダ回路
１５：  メモリセルアレイ
１６：  データ読み出し回路
１７：  データラッチ回路
１８：  判定回路
１９：  出力判定結果ラッチ回路
２０：  従来技術に係る半導体記憶装置
２１：  テスト用入力パターン生成回路
２２：  期待値データ格納用メモリ
２３：  出力結果正誤判定回路
２４：  クロック発生回路
ＩＮＶ３１〜３８、ＩＮＶ７１、ＩＮＶ８１：  インバータ
ＮＡＮＤ３１〜３４：  ＮＡＮＤゲート
ＮＯＲ３１、ＮＯＲ３２、ＮＯＲ７１、ＮＯＲ８１：  ＮＯＲゲート
ＤＦＦ５１、ＤＦＦ７１〜７２、ＤＦＦ８１：  Ｄ型フリップフロップ回路
ＥＸＮＯＲ０〜２：  ＥＸＮＯＲゲート
ＥＸＮＯＲ０〜１：  ＥＸＯＲゲート
Φ１１：  内部クロック
Φ１２：  内部クロック
Φ１３：  判定結果データ
Φ１４：  内部アドレス
Φ１５：  出力データ
Φ１６：  保持データ
φ２０：  クロック
φ２１：  アドレス信号
φ２２：  アドレス取り込み制御信号
φ２３：  デバイス活性化制御信号
Φ７１、Φ７２：  出力信号
φＴＤｘ：  期待値
φＤｏｕｔｘ：  出力データ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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