(57)【要約】【課題】複数の画素出力保持回路の画素出力電圧を共通信号線上で混合し、より高い出力電圧を得る。【解決手段】複数の光電変換素子からの信号をそれぞれ保持キャパシタで保持し画素出力電圧を発生する。複数の画素出力電圧を共通信号線で混合し、その電圧を積分増幅回路で積分して、加算された出力電圧を出力する。【選択図】      図１
2006109377.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子から出力される信号を保持し画素出力電圧を発生する保持キャパシタを持つ複数の画素出力保持回路と、
前記複数の画素出力保持回路の出力側が接続され得る共通信号線と、
前記共通信号線に入力側が接続され、入出力間に積分キャパシタが接続され、出力側から出力電圧を発生する積分増幅回路を有することを特徴とする、イメージセンサ。
【請求項２】
前記複数の画素出力保持回路の内の少なくとも２つの画素出力保持回路の出力側を同時期に前記共通信号線に接続して、前記共通信号線に接続された画素出力保持回路の画素出力電圧が加算された前記出力電圧を出力可能であることを特徴とする、請求項１に記載のイメージセンサ。
【請求項３】
前記積分増幅回路は、前記共通信号線に接続された第１入力端と基準電圧が入力される第２入力端と出力端とを持つ差動増幅器と、前記第１入力端と前記出力端との間に接続された積分キャパシタとを有することを特徴とする、請求項１または２に記載のイメージセンサ。
【請求項４】
前記積分増幅回路は、前記積分キャパシタと並列に接続された第１リセットスイッチと、前記第１入力端と第２入力端との間に接続された第２リセットスイッチを有し、積分開始前に前記第１リセットスイッチおよび前記第１リセットスイッチをオンする初期設定動作を行うことを特徴とする、請求項３に記載のイメージセンサ。
【請求項５】
前記画素出力保持回路の各々は、前記保持キャパシタと、この保持キャパシタの一端と入力側との間に設けられた入力スイッチと、前記保持キャパシタの一端と出力側との間に設けられた出力スイッチとを有することを特徴とする、請求項１乃至４のいずれかに記載のイメージセンサ。
【請求項６】
前記積分増幅回路は、前記共通信号線に接続された第１入力端と基準電圧が入力される第２入力端と出力端とを持つ差動増幅器と、前記第１入力端と前記出力端との間に接続された積分キャパシタとを有し、
前記画素出力保持回路の各々は、前記保持キャパシタと、この保持キャパシタの一端と入力側との間に設けられた入力スイッチと、前記保持キャパシタの一端と出力側との間に設けられた出力スイッチとを有することを特徴とする、請求項１または２に記載のイメージセンサ。
【請求項７】
前記保持キャパシタの他端は、前記差動増幅器の第２入力端に接続されていることを特徴とする、請求項６に記載のイメージセンサ。
【請求項８】
請求項１乃至７のいずれかに記載のイメージセンサと、該イメージセンサを制御する制御装置を備えたことを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる光電変換素子からの画素出力を加算可能なイメージセンサ及びそのイメージセンサを備えた画像処理装置に関する。
【背景技術】
【０００２】
図４は、イメージセンサ及びその制御装置を備えた画像処理装置の一般的な概略の構成図である。この図４において、光電変換素子（光センサ）が所定の領域にアレイ状に配列された変換素子群１００は、垂直走査部２００及び水平走査部３００によってテレビジョン走査（ラスター走査）が行なわれる。水平走査部３００から出力された出力電圧Ｖｏは、処理回路４００を通して標準テレビジョン信号ＮＴＳＣとして出力される。垂直走査部２００および水平走査部３００の駆動パルス等はドライバ５００によって供給される。またドライバ５００はコントローラ６００によって制御される。
【０００３】
イメージセンサの使用方法として、通常の走査線毎に順次読みとる標準の読み取り解像度の他に、読み取り解像度を２分の１や３分の１にして、標準の速度より速い速度で読みとる方法が用いられることも多い。
【０００４】
解像度を２分の１にするだけなら、例えば６００ｄｐｉピッチで並んでいる画像出力の奇数番目の光電変換素子の画素出力だけを抜き出せば３００ｄｐｉピッチの画像出力が得られる。しかし、イメージセンサにおける光電変換素子は、ホトダイオードやフォトトランジスタ等が用いられ、読み取り時間はほぼデータ蓄積時間に対応する。例えば２倍の速度での読み出しは、データ蓄積時間が半分になることを意味する。したがって、上述の抜き取り方法で２分の１の解像度を得ると、出力レベルもほぼ２分の１になってしまう。
【０００５】
この問題を解決するために、特許文献１に示される共通信号線上で信号を混合する方法を利用することができる。この特許文献１では、インターレース動作をフィールド毎に異なる行で行うために行うものであり、図５のように構成されている。
【０００６】
図５では、画素出力保持回路１１〜１Ｎに、光電変換素子１〜Ｎからの蓄積データが入力され、画素出力電圧Ｖ１〜Ｖｎを保持する。
【０００７】
画素出力保持回路１１についてみると、保持キャパシタ１１１に、入力スイッチ１１２がオンしているときに変換素子１からの蓄積データが入力されて充電され、画素出力電圧Ｖ１が発生する。保持キャパシタ１１１の画素出力電圧Ｖ１は、出力スイッチ１１３がオンしたときに共通信号線Ｌ１に印加される。入力スイッチ１１２、出力スイッチ１１３は、画素出力制御ロジック６０からの制御信号によって、オン状態あるいはオフ状態に制御される。他の出力保持回路１２〜１Ｎも同様であり、対応する要素には対応する記号を付している。
【０００８】
ボルテージフォロア５１の入力に共通信号線Ｌ１上の電圧が入力され、その出力端から出力電圧Ｖｏが出力される。浮遊キャパシタ３１は、共通信号線Ｌ１やボルテージフォロア５１の入力側の浮遊キャパシタンスＣｓを表したものである。
【０００９】
この図５で、画素出力保持回路１１の画素出力電圧Ｖ１を出力すると、出力電圧Ｖｏは式１のようになる。但し、浮遊キャパシタ３１のキャパシタンスをＣｓとし、保持キャパシタ１１１、１２１のキャパシタンスをＣ１、Ｃ２とする。
Ｖｏ＝Ｖ１×Ｃ１／（Ｃ１＋Ｃｓ）                            ・・・（１）
【００１０】
また、共通信号線Ｌ１上で画素出力電圧Ｖ１、Ｖ２を信号を混合する場合には、出力スイッチ１１３と１２３とを同時にオンする。この場合、出力電圧Ｖｏは次の式２で表される。また、Ｖ１＝Ｖ２、及びＣ１＝Ｃ２と仮定すると、出力電圧Ｖｏは次の式３になる。
Ｖｏ＝Ｖ１×Ｃ１／（Ｃ１＋Ｃｓ）＋Ｖ２×Ｃ２／（Ｃ２＋Ｃｓ）  ・・・（２）
Ｖｏ＝Ｖ１×２・Ｃ１／（２・Ｃ１＋Ｃｓ）                      ・・・（３）
【００１１】
式３の出力電圧Ｖｏは、式１の出力電圧Ｖｏよりも大きくなることから、共通信号線Ｌ１上での混合処理が行われている。特許文献１では、この混合処理を加算と、称している。
【特許文献１】特許第２９１５４８３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１の混合処理の方法では、具体例として、Ｃ１＝Ｃ２、Ｃｓ＝３Ｃ１、Ｖ１＝Ｖ２と仮定すると、式１では、Ｖｏ＝０．２５Ｖ１になり、式３では、Ｖｏ＝０．４Ｖ１になる。即ち、２画素加算をした場合でも出力電圧Ｖｏは２倍にならない。また、出力電圧Ｖｏとしては、画素出力電圧Ｖ１、Ｖ２よりも低い電圧しか出力できない。
【００１３】
そこで、本発明は、異なる光電変換素子からの画素出力電圧を加算可能なイメージセンサにおいて、複数の画素出力保持回路の画素出力電圧を共通信号線上で混合し、より高い出力電圧を出力することができるイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【００１４】
請求項１のイメージセンサは、光電変換素子から出力される信号を保持し画素出力電圧を発生する保持キャパシタを持つ複数の画素出力保持回路と、
前記複数の画素出力保持回路の出力側が接続され得る共通信号線と、
前記共通信号線に入力側が接続され、入出力間に積分キャパシタが接続され、出力側から出力電圧を発生する積分増幅回路を有することを特徴とする。
【００１５】
請求項２のイメージセンサは、請求項１に記載のイメージセンサにおいて、前記複数の画素出力保持回路の内の少なくとも２つの画素出力保持回路の出力側を同時期に前記共通信号線に接続して、前記共通信号線に接続された画素出力保持回路の画素出力電圧が加算された前記出力電圧を出力可能であることを特徴とする。
【００１６】
請求項３のイメージセンサは、請求項１または２に記載のイメージセンサにおいて、前記積分増幅回路は、前記共通信号線に接続された第１入力端と基準電圧が入力される第２入力端と出力端とを持つ差動増幅器と、前記第１入力端と前記出力端との間に接続された積分キャパシタとを有することを特徴とする。
【００１７】
請求項４のイメージセンサは、請求項３に記載のイメージセンサにおいて、前記積分増幅回路は、前記積分キャパシタと並列に接続された第１リセットスイッチと、前記第１入力端と第２入力端との間に接続された第２リセットスイッチを有し、積分開始前に前記第１リセットスイッチおよび前記第１リセットスイッチをオンする初期設定動作を行うことを特徴とする。
【００１８】
請求項５のイメージセンサは、請求項１乃至４のいずれかに記載のイメージセンサにおいて、前記画素出力保持回路の各々は、前記保持キャパシタと、この保持キャパシタの一端と入力側との間に設けられた入力スイッチと、前記保持キャパシタの一端と出力側との間に設けられた出力スイッチとを有することを特徴とする。
【００１９】
請求項６のイメージセンサは、請求項１または２に記載のイメージセンサにおいて、前記積分増幅回路は、前記共通信号線に接続された第１入力端と基準電圧が入力される第２入力端と出力端とを持つ差動増幅器と、前記第１入力端と前記出力端との間に接続された積分キャパシタとを有し、
前記画素出力保持回路の各々は、前記保持キャパシタと、この保持キャパシタの一端と入力側との間に設けられた入力スイッチと、前記保持キャパシタの一端と出力側との間に設けられた出力スイッチとを有することを特徴とする。
【００２０】
請求項７のイメージセンサは、請求項６に記載のイメージセンサにおいて、前記保持キャパシタの他端は、前記差動増幅器の第２入力端に接続されていることを特徴とする。
【００２１】
請求項８の画像処理装置は、請求項１乃至７のいずれかに記載のイメージセンサと、該イメージセンサを制御する制御装置を備えたことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、光電変換素子から得られた画素出力を保持キャパシタに保持し、それら複数の画素出力の加算を、共通信号線を用い且つ電流伝達による加算を行うから、加算画素数に応じた倍数の出力電圧を得ることができる。また、保持キャパシタの画素出力を有効に利用できるから、その出力電圧のレベルは各画素出力電圧を加算したものになり、従来例に比してより大きくすることができる。
【００２３】
また、本発明では、電流伝達による加算を行うから、従来の電圧伝達による加算とは異なって、加算結果に共通信号線などの浮遊キャパシタの影響を受け難くなる。したがって、浮遊キャパシタの大きさに影響されることなく、正確に加算された出力電圧を出力することができる。
【００２４】
また、加算された出力電圧は、浮遊キャパシタ３１の影響を受けにくいので、各画素に対応するキャパシタのキャパシタンスを小さくできる。これにより、これらが作り込まれるＩＣの面積を小さくできる。
【００２５】
また、保持キャパシタの他端と差動増幅器の第２入力端とを接続することにより、基準電圧の変動等に起因する出力電圧の誤差分を減少することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明のイメージセンサの実施例について、図を参照して説明する。本発明のイメージセンサは、固体撮像装置、光電変換装置、画像入力装置、ファクシミリ装置、ディジタル複写機などの画像処理を行う各装置に適用される。
【００２７】
図１は、本発明の第１実施例に係るイメージセンサの構成を示す図であり、例えば、図４で説明した水平走査部３００の内部に設けられる。
【００２８】
図１において、複数の画素出力保持回路１１〜１Ｎが設けられており、それらの各出力側が共通信号線Ｌ１に接続されている。
【００２９】
画素出力保持回路１１は、光電変換素子１から出力される信号を保持し画素出力電圧Ｖ１を発生するキャパシタンスＣ１の保持キャパシタ１１１と、この保持キャパシタ１１１の一端と入力側との間に設けられた入力スイッチ１１２と、保持キャパシタ１１１の一端と出力側との間に設けられた出力スイッチ１１３とを有している。保持キャパシタ１１１の他端はグランドに接続されている。また、入力スイッチ１１２は制御信号Ｓ１−１によってオンあるいはオフに制御され、出力スイッチ１１３は制御信号Ｓ１−２によってオンあるいはオフに制御される。
【００３０】
他の画素出力保持回路１２〜１Ｎは、画素出力保持回路１１と同様の構成であり、対応する構成要素に対応する符号を付している。
【００３１】
積分増幅回路は、共通信号線Ｌ１に接続された第１入力端（−）と、基準電圧源２５の基準電圧Ｖｂが入力される第２入力端（＋）と、出力端とを持つ差動増幅器２１と、この差動増幅器２１の第１入力端（−）と出力端との間に接続されたキャパシタンスＣｏの積分キャパシタ２２とを有している。なお、基準電圧Ｖｂを零、即ちグランド電圧、にしてもよい。
【００３２】
この積分キャパシタ２２と並列に第１リセットスイッチ２３が接続されており、また差動増幅器２１の入力端（−）と出力端との間に第２リセットスイッチ２４が接続されている。これら第１、第２リセットスイッチ２３、２４は、制御信号Ｓ３、Ｓ４によってオンあるいはオフに制御される。
【００３３】
浮遊キャパシタ３１は、共通信号線Ｌ１の浮遊キャパシタンスや差動増幅器２１の入力回路の浮遊キャパシタンスなどを表している。
【００３４】
画素出力制御ロジック４０は、画素出力保持回路１１〜１Ｎへの制御信号Ｓ１−１〜Ｓｎ−２や、積分増幅回路への制御信号Ｓ３、Ｓ４を、適時のタイミングでそれぞれ発生する。
【００３５】
図２は、図１のイメージセンサを動作させるタイミングチャートを示すものである。この例では、２画素分の画素出力電圧（例えば、Ｖ１とＶ２）を加算することとしている。勿論、２画素分に限ることなく、３画素分以上の画素出力電圧を加算することとしてもよい。また、当然のことではあるが、１画素分の画素出力電圧を出力しても良い。
【００３６】
保持キャパシタ１１１〜１Ｎ１には、入力スイッチ１１２〜１Ｎ２がオンしている期間に、変換素子１〜Ｎからの出力が供給され、電荷が蓄積されている。それら保持キャパシタ１１１〜１Ｎ１には、その蓄積電荷により、それぞれ画素出力電圧Ｖ１〜Ｖｎが発生している。
【００３７】
図２において、時点ｔ０〜ｔ１の短時間だけ、制御信号Ｓ３、Ｓ４がＨ（高）レベルになり、リセットスイッチ２３、２４がオンする。リセットスイッチ２３のオンにより、積分キャパシタ２２の充電電荷が放電されて零になる。また、リセットスイッチ２４のオンにより、差動増幅器２１の第１，第２入力端間がショートされ、共通信号線Ｌ１や浮遊キャパシタ３１の電圧が基準電圧Ｖｂにイニシャライズされる。
【００３８】
時点ｔ１で、リセットスイッチ２３、２４がオフする。同時に、時点ｔ１で、制御信号Ｓ１−２、Ｓ２−２がＨレベルになり、画素出力保持回路１１の出力スイッチ１１３及び画素出力保持回路１２の出力スイッチ１２３がともにオンする。
【００３９】
これにより、保持キャパシタ１１１と保持キャパシタ１２１が、共に共通信号線Ｌ１に接続される。そして、時点ｔ１〜時点ｔ２の間に積分増幅回路で積分動作が行われて、加算された結果の出力電圧Ｖｏが出力される。
【００４０】
この時の出力電圧Ｖｏは、次のように計算される。ΔＶ１＝｜Ｖ１−Ｖｂ｜、ΔＶ２＝｜Ｖ２−Ｖｂ｜とすると、式４となる。
Ｖｏ＝（Ｃ１・ΔＶ１／Ｃｏ）＋（Ｃ２・ΔＶ２／Ｃｏ）     ・・・（４）
【００４１】
Ｃ１＝Ｃ２、及びΔＶ１＝ΔＶ２と仮定すると、出力電圧Ｖｏは、式５となる。
Ｖｏ＝２・Ｃ１・ΔＶ１／Ｃｏ                             ・・・（５）
ちなみに、１画素分だけが共通信号線Ｌ１に接続された場合には出力電圧Ｖｏは、Ｖｏ＝Ｃ１・ΔＶ１／Ｃｏ、であるから、加算する画素数に応じた倍数の大きさの出力電圧Ｖｏが得られる。
【００４２】
本発明における出力電圧と、従来のものにおける出力電圧とを具体的数値で検証すると、次のようになる。その前提として、Ｃ１＝Ｃ２＝１ｐＦ、Ｃｓ＝３ｐＦ、Ｃｏ＝１ｐＦ、とし、１画素分のみの出力電圧「Ａ」と、２画素分加算したときの出力電圧「Ｂ」とを比較する。
【００４３】
「Ａ」                      「Ｂ」                「Ｂ／Ａ」
本発明      Ｖｏ＝ΔＶ１                Ｖｏ＝２・ΔＶ１         ２．０倍
従来        Ｖｏ＝０．２５・ΔＶ１      Ｖｏ＝０．４・ΔＶ１     １．６倍
【００４４】
この本発明の加算された出力電圧Ｖｏの結果は、従来の加算された出力電圧と比較すると、その差は明白である。即ち、本発明は、２個加算した時の倍率はより大きく２倍になり、また、出力電圧Ｖｏの絶対値においても従来より著しく高くなる。
【００４５】
時点ｔ２〜時点ｔ３において、再び、制御信号Ｓ３、Ｓ４がＨ（高）レベルになり、リセットスイッチ２３、２４がオンし、共通信号線Ｌ１や浮遊キャパシタ３１の電圧が基準電圧Ｖｂにイニシャライズされる。
【００４６】
時点ｔ３で、制御信号Ｓ３−２、Ｓ４−２がＨレベルになり、画像出力保持回路１３、１４（図示を省略している）からの画素出力電圧Ｖ３、Ｖ４が加算されて、加算された結果の出力電圧Ｖｏが出力される。
【００４７】
このような加算動作が、２画素分毎に順次行われて、時点ｔｎで画像出力保持回路１Ｎ−１、１Ｎからの出力電圧Ｖｏが出力される。
【００４８】
時点ｔ１から時点ｔｎまでの１周期Ｔ２は、画素出力電圧Ｖ１〜Ｖｎを１画素分毎に読み出す場合の１周期を周期Ｔ１とすると、Ｔ２＝Ｔ１／２、である。
【００４９】
したがって、イメージセンサの読み取り解像度を２分の１にして、標準の速度より２倍の速い速度で読みとる使用方法とした場合にも、光電変換素子のデータ蓄積時間がほぼ２分の１に短くなる分を、加算された出力電圧Ｖｏが２倍の割合で得られる。よって、２分の１の解像度を得る場合でも、十分な出力電圧レベルを得ることができる。
【００５０】
また、本発明では、積分増幅回路を用いて電流伝達による加算を行うから、従来の電圧伝達による加算とは異なって、加算結果に共通信号線Ｌ１などの浮遊キャパシタ３１の影響を受けることがない。したがって、浮遊キャパシタ３１の大きさに影響されることなく、正確な加算された出力電圧Ｖｏを出力することができる。
【００５１】
また、加算された出力電圧Ｖｏは、浮遊キャパシタ３１の影響を受けにくいので、各画素に対応するキャパシタのキャパシタンスを小さくできる。これにより、これらが作り込まれるＩＣの面積を小さくできる。
【００５２】
図３は、本発明の第２実施例に係るイメージセンサの構成を示す図である。図３では、保持キャパシタ１１１、１２１、・・・、１Ｎ１の他端が、基準電圧Ｖｂになるように、基準電圧源２５に、共通接続線Ｌ２を介して接続されている。その他の構成は、図１と同様である。
【００５３】
この図３においては、差動増幅器２１の第２入力端（＋）の電圧と、保持キャパシタ１１１、１２１、・・・、１Ｎ１の他端の電圧とが常に等しくなる。したがって、図１において、基準電圧Ｖｂが変動したり、あるいはグランド電圧が何らかの影響で変動した場合には、その変動の影響が出力電圧Ｖｏに現れることも考えられる。しかし、図３においては、それらの変動があったとしても、出力電圧Ｖｏに影響を与えることはない。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施例に係るイメージセンサの構成を示す図
【図２】図１のイメージセンサを動作させるタイミングチャート
【図３】本発明の第２実施例に係るイメージセンサの構成を示す図
【図４】イメージセンサの一般的な概略の構成図
【図５】従来のイメージセンサの構成を示す図
【符号の説明】
【００５５】
１１〜１Ｎ  画素出力保持回路
１１１〜１Ｎ１  保持キャパシタ
１１２〜１Ｎ２  入力スイッチ
１１３〜１Ｎ３  出力スイッチ
Ｌ１  共通信号線
Ｌ２  共通接続線
２１  差動増幅器
２２  積分キャパシタ
２３、２４  リセットスイッチ
２５  基準電圧源
３１  浮遊キャパシタ
４０  画素出力制御ロジック
Ｓ１−１〜Ｓ４  制御信号
Ｖ１〜Ｖｎ  画素出力電圧
Ｖｏ  出力電圧
【図１】
2006109377.tif 000003
【図２】
2006109377.tif 000004
【図３】
2006109377.tif 000005
【図４】
2006109377.tif 000006
【図５】
2006109377.tif 000007