(57)【要約】【課題】光近接効果によるゲート長のばらつきを抑制する半導体集積回路の設計手法、及びセルの特性を保証するライブラリ設計方法を提供する。【解決手段】半導体集積回路の設計方法は、各ゲートの両側に隣接するゲートのパターンを考慮に入れて、ゲートと活性領域とを有する複数の活性領域／ゲートパターンとダミーゲートとで構成される基本パターンを設定するステップ（ａ）と、基本パターンを組み合わせて、複数の組み合わせられた活性領域／ゲートパターンを作成するステップ（ｂ）と、複数の組み合わせられた活性領域／ゲートパターンを組み合わせて標準セルを作成するステップ（ｃ）とを備えている。複数の活性領域／ゲートパターンの例としては、シングルトランジスタ（大）５１、シングルトランジスタ（Ｗ小）５３、Ｎ個並列接続されたトランジスタ（Ｗ大）５５などが挙げられる。【選択図】    図３
2006332348.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲートと活性領域とを有する標準セルを用いた半導体集積回路の設計方法であって、
前記複数のゲートの各ゲートの両側に隣接するゲートのパターンを考慮に入れて、ゲートと活性領域とを有する複数の活性領域／ゲートパターンと少なくとも１つのダミーゲートとで構成される基本パターンを設定するステップ（ａ）と、
前記工程（ａ）で設定された基本パターンを組み合わせて、前記複数のゲートの各ゲートの両側に隣接するゲートのパターンが相異なる複数の組み合わせられた活性領域／ゲートパターンを作成するステップ（ｂ）と、
前記複数の組み合わせられた活性領域／ゲートパターンを組み合わせて前記標準セルを作成するステップ（ｃ）と、
前記標準セルを用いて前記半導体集積回路の設計を行うステップ（ｄ）と
を備えていることを特徴とする半導体集積回路の設計方法。
【請求項２】
前記ステップ（ａ）では、前記複数のゲートの各ゲートの両側に隣接するゲートのパターンのみを考慮に入れて前記基本パターンを設定することを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項３】
前記複数の活性領域／ゲートパターンは、
コンタクト領域となる凸状のパッド部を有するストレート形状のゲートを含む第１の活性領域／ゲートパターンと、
Ｎを２以上の自然数とする場合、Ｎ個の互いに平行な同一のストレート形状のゲートと前記Ｎ個の互いに平行なゲートを接続する橋渡し用ゲートとを有する第２の活性領域／ゲートパターンとを少なくとも有していることを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項４】
前記複数の活性領域／ゲートパターンは、前記凸状のパッド部を有するストレート形状のゲートと同一形状のゲートを有し、前記第１の活性領域／ゲートパターンとはゲート幅が異なる第３の活性領域／ゲートパターンをさらに有していることを特徴とする請求項３に記載の半導体集積回路の設計方法。
【請求項５】
前記半導体集積回路は、論理回路と、順序回路部と前記順序回路部からの出力を受ける論理回路部とを含む順序回路とを有しており、
前記ステップ（ｄ）は、
前記半導体集積回路から、前記論理回路を含み、面積の縮小よりも設計通りに形成することを重視する部分を抽出するステップ（ｄ１）と、
前記半導体集積回路から前記論理回路部を抽出するステップ（ｄ２）と、
前記標準セルを用いて前記論理回路および前記論理回路部の設計を行うステップ（ｄ３）とを有していることを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項６】
前記半導体集積回路はクロックラインに使用される論理回路を有しており、
前記ステップ（ｄ）は、
前記半導体集積回路から前記論理回路を抽出するステップ（ｄ４）と、
前記標準セルを用いて前記論理回路の設計を行うステップ（ｄ５）とを有していることを特徴とする半導体集積回路の設計方法。
【請求項７】
前記標準セルにおいて、前記複数のゲートの各ゲート間のピッチが配線ピッチと異なる場合、前記基本パターンは互いにゲート長の異なるダミーゲートを含むことを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項８】
ゲートを有する複数のトランジスタを含むセルを用いて設計された半導体集積回路についてのライブラリの設計方法であって、
前記複数のトランジスタの各々について、前記ゲートの両側に隣接するゲートのパターンごとにパラメータを抽出するステップ（ａ）と、
前記ステップ（ａ）で抽出されたパラメータを用いて実際の特性を反映したライブラリを作成するステップ（ｂ）と
を備えていることを特徴とするライブラリの設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化されたトランジスタを有する半導体集積回路の設計方法に係り、特に、光近接効果対策に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）の設計における、伝搬遅延時間のばらつきの主な要因としては、動作電源電圧、温度、プロセス上のばらつきなどがある。ＬＳＩは、上記のばらつきの要因のすべてが最も悪い条件となった場合でもその動作を保障するように設計されていなければならない。トランジスタの要素の中でも特にゲート長はトランジスタの動作を規定する重要な要素であり、ゲート長のばらつきの影響は、プロセス上のばらつきの中で非常に大きな割合を占めている。さらに近年、トランジスタの微細化の進展に伴ってゲート長はますます短くなり、ゲート長のばらつきが増大している。このため、伝搬遅延時間のばらつきが増大して設計マージンを大きくする必要が生じており、高性能なＬＳＩを提供することが困難になっている。
【０００３】
また、一般に、半導体製造プロセスでは、レジスト塗布、露光、現像を含むフォトリソグラフィ工程と、レジストマスクを用いて要素のパターニングを行うためのエッチング工程と、レジスト除去工程とを繰り返すことにより、半導体基板上に集積回路が形成される。トランジスタのゲートを形成する際にも、フォトリソグラフィ工程、エッチング工程、レジスト除去工程が行なわれる。このフォトリソグラフィ工程の露光の際に、パターン寸法が露光波長以下になると、回折光の影響による光近接効果によって、設計時のレイアウト寸法と半導体基板上のパターン寸法との誤差が大きくなる。
【０００４】
このような問題を解決する技術として、マスクに描かれた回路パターンを修正することにより、光近接効果の影響を補正するＯＰＣ（Optical Proximity Correction）技術がある。
【０００５】
また、ＯＰＣ補正をかけると同時に、その仕上り寸法を回路素子の接続情報をネットリストにフィードバックする手法も有効である。その代表的な手法が特開２００４−３０３８２号公報（特許文献１）に示されている。
【０００６】
図８は、特許文献１に記載された半導体装置の設計方法の代表例を示す図である。この方法は、半導体装置を製造する際に露光により発生する優角（９０°を超える角）の丸まりに起因する素子値の誤差を求めることを目的としている。検出手段１５１は、半導体基板上に形成される素子パターンを示す物理データから優角を有する素子パターンを検出する。誤差算出手段１５２は、優角を有する部分が露光の際に丸まることにより生ずる誤差を算出する。素子値算出手段１５３は、誤差算出手段１５２によって算出された誤差に基づいて当該素子の素子値の変化を算出する。
【特許文献１】特開２００４−３０３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
先に述べたように、トランジスタの微細化の進展に伴いゲート長は短くなり、ゲートを露光する際、回折光による光近接効果の影響が大きくなる。ＯＰＣ技術は、光近接効果の影響によるゲート長Ｌｇの仕上り寸法のパターン依存性を大きく改善するが、その依存性を完全に補正することは不可能である。そのため、従来のＯＰＣ技術を用いてスタンダードセルで使われているような全てのパターンに対して正確な補正を行うことは困難である。
【０００８】
一方、仕上り寸法を回路素子の接続情報であるネットリストにフィードバックする従来の設計手法を用いても、スタンダードセルで使われているような全てのパターンに対して正確な予測を行うことは非常に困難である。
【０００９】
図９は、０．１３μｍプロセス世代における各標準セルのゲート長の仕上がり寸法の、ＬＳＩにおける使用頻度に対する分布を示す図であり、図１０は、０．１３μｍプロセス世代における各標準セルの遅延ライブラリ誤差（シミュレーション値と実測値との差異）の、ＬＳＩにおける使用頻度に対する分布を示す図である。なお、ゲート長の設計寸法は１００ｎｍである。
【００１０】
図９および図１０に示す例から、ゲート長のセルレイアウト依存性は非常に大きく、セルによっては遅延ライブラリ（標準セルの遅延情報）の精度が非常に低くなっていることが分かる。
【００１１】
図１１（ａ）、（ｂ）は、０．１３μｍプロセス世代における従来のライブラリ例を示す図である。同図に示すように、従来のライブラリは、活性領域（ＯＤ）１０１やゲート１０２の形状などが異なる様々なパターンの組合せで設計されている。そのため、セルの仕上り寸法を全てのセルに対して、ＳＥＭ写真を用いて評価することは非常に困難である。
【００１２】
本発明の目的は、光近接効果によるゲート長のばらつきを抑制することができる半導体集積回路の設計方法およびセルの特性を保証するライブラリ設計方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の半導体集積回路の設計方法は、複数のゲートと活性領域とを有する標準セルを用いた半導体集積回路の設計方法であって、前記複数のゲートの各ゲートの両側に隣接するゲートのパターンを考慮に入れて、ゲートと活性領域とを有する複数の活性領域／ゲートパターンと少なくとも１つのダミーゲートとで構成される基本パターンを設定するステップ（ａ）と、前記工程（ａ）で設定された基本パターンを組み合わせて、前記複数のゲートの各ゲートの両側に隣接するゲートのパターンが相異なる複数の組み合わせられた活性領域／ゲートパターンを作成するステップ（ｂ）と、前記複数の組み合わせられた活性領域／ゲートパターンを組み合わせて前記標準セルを作成するステップ（ｃ）と、前記標準セルを用いて半導体集積回路の設計を行うステップ（ｄ）とを備えている。
【００１４】
この方法により、標準セルに用いられるＯＤ／ＧＡパターンの組み合わせ数を減らすことができるので、レイアウトの電気特性をＴＥＧ（Test Element Group)で事前評価するなどして標準セルの特性を保証することが可能になる。また、ＯＤ／ＧＡパターンの数が制限されているので、ＯＰＣの最適化を容易に図ることができるようになる。
【００１５】
複数の活性領域／ゲートパターンは、コンタクト領域となる凸状のパッド部を有するストレート形状のゲートを含む第１の活性領域／ゲートパターンと、Ｎを２以上の自然数とする場合、Ｎ個の互いに平行な同一のストレート形状のゲートと前記Ｎ個の互いに平行なゲートを接続する橋渡し用ゲートとを有する第２の活性領域／ゲートパターンとを少なくとも有している。
【００１６】
また、前記複数の活性領域／ゲートパターンは、前記凸状のパッド部を有するストレート形状のゲートと同一形状のゲートを有し、前記第１の活性領域／ゲートパターンとはゲート幅が異なる第３の活性領域／ゲートパターンをさらに有していてもよい。
【００１７】
本発明の設計方法は、論理回路や順序回路の出力部分にある論理回路部に好ましく適用される。これらの回路では、面積を増加させずに設計精度を向上させることができる。
【００１８】
本発明のライブラリの設計方法は、ゲートを有する複数のトランジスタを含むセルを用いて設計された半導体集積回路についてのライブラリの設計方法であって、前記複数のトランジスタの各々について、前記ゲートの両側に隣接するゲートのパターンごとにパラメータを抽出するステップ（ａ）と、前記ステップ（ａ）で抽出されたパラメータを用いて実際の特性を反映したライブラリを作成するステップ（ｂ）とを備えている。
【００１９】
この方法によれば、ステップ（ａ）でパラメータが抽出されるパターン数を従来よりも減らすことができるので、より高精度な評価を短時間で行うことが可能となり、精度の良いライブラリを設計することが可能となる。
【発明の効果】
【００２０】
本発明によれば、各種ＭＩＳトランジスタにおけるフォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきを抑制し、セルの実際の特性を反映させたライブラリを設計できるので、設計マージンを小さくすることが可能であり、それによって高性能なＬＳＩを提供することができる。
【発明を実施するための最良の形態】
【００２１】
−周辺レイアウトの影響についての検討−
本願発明者らは、半導体集積回路の設計方法を開発するにあたって、１つのゲートに注目した場合に周辺レイアウトが該ゲートの仕上がり寸法に与える影響について検討した。ゲートの仕上がり寸法に影響を与える周辺レイアウトの範囲が分かれば、その結果を用いて標準セルを簡略化することができる可能性があるためである。
【００２２】
まず、本願発明者らは、光学シミュレーションを用いて評価対象となるゲートからみて考慮すべき周辺レイアウトの範囲を調べた。
【００２３】
図１は、評価対象となるゲートを有するトランジスタから見て２つ以上先のゲートの影響、縦方向の影響を、光学シミュレーションを用いて調べるためのパターンを示す図である。本測定に用いられたパターンは、基板上に設けられた評価対象となる評価ゲート１１と、評価ゲートに対して平行に設けられ、評価ゲート１１を挟んで配置された第１の隣接ゲート１２および第２の隣接ゲート１３と、評価ゲート１１から見て第１の隣接ゲート１２を挟んで評価ゲート１１と平行に配置された（評価ゲート１１から見て２つ隣りに配置された）第３の隣接ゲート１４と、評価ゲート１１から見て第２の隣接ゲート１３を挟んで評価ゲート１１と平行に配置された（評価ゲート１１から見て２つ隣りに配置された）第４の隣接ゲート１５と、基板のうち評価ゲート１１の両側方に位置する領域の一部に形成された活性領域（ＯＤ）１と、評価ゲート１１と間隔ＤＹを空けて配置され、評価ゲート１１に対して直行方向に延びる第５の隣接ゲート１６と、評価ゲート１１と間隔ＤＹ２を空けて配置され、評価ゲート１１に対して直行方向に延びる第６の隣接ゲート１７とを含んでいる。図１中に示すＤＸ１は第３の隣接ゲート１４のゲート長であり、ＤＸ２は第４の隣接ゲート１５のゲート長である。評価ゲート１１のうち平面的に見て活性領域１に挟まれた部分をゲート（ＧＡ）２とする。
【００２４】
この検討においては、図１に示す点線で囲まれた部分（すなわち、評価ゲート１１、第１の隣接ゲート１２、第２の隣接ゲート１３および活性領域１）の形状や位置は固定した。また、第３の隣接ゲート１４および第４の隣接ゲート１５の長手方向の中心位置と、第５の隣接ゲート１６および第６の隣接ゲート１７の幅（短手方向の長さ）とを固定した。
【００２５】
図２は、評価ゲート１１の２つ隣りに配置された第３の隣接ゲート１４および第４の隣接ゲート１５が、ゲート２と活性領域１とを有する評価トランジスタに与える影響を調べるためのパラメータ振りを示す図である。
【００２６】
図２に示すように、ＤＸ１、ＤＸ２、ＤＹ１およびＤＹ２をそれぞれ変化させた場合のゲート２の仕上がり後のゲート長のばらつき幅は、３σ換算で１ｎｍ強となった。この結果から、注目するゲートから見て２つ隣りに配置されたゲートの形状や位置の影響は非常に小さく、半導体集積回路の設計を行う際には、注目するゲートの１つ隣りに配置された隣接ゲートの影響まで考慮すればいいことが分かった。この知見をもとに、本願発明者らが想到した半導体集積回路の設計方法について以下に説明する。
【００２７】
（第１の実施形態）
本実施形態の半導体集積回路の設計方法は、標準セルにおいて、活性領域およびゲートのパターン（以下、「ＯＤ／ＧＡパターン」と略記）を、注目ゲートの両隣のゲートまでを含んだパターンの組合せに限定することを特徴とする。これによって、有限な組合せのレイアウトの電気特性をＴＥＧ（Test Element Group)で事前評価し、標準セルの特性を保証することが可能になる。さらに、ＯＤ／ＧＡパターンをシンプルな有限パターンに制限していることで、ＯＰＣの最適化が図りやすくなっている。
【００２８】
図３は、本実施形態の設計方法で用いられるレイアウトが限定されたＯＤ／ＧＡパターンの例およびセルの境界に配置されるダミーゲートの平面形状を示す図である。なお、図３に示すパターンを本明細書中では「基本パターン」と呼ぶものとする。
【００２９】
図３は、それぞれ大きい活性領域１を有するシングルトランジスタ（大）５１、シングルトランジスタ（Ｗ大）５１の約１／２の大きさの幅の活性領域１を有するシングルトランジスタ（Ｗ小）５３、大きい活性領域１を有し、Ｎ個並列接続されたトランジスタ（Ｗ大）５５、およびダミーゲート５７を示している（Ｎは２以上の自然数）。ただし、後述するように、トランジスタの評価を行うには、Ｎ個並列接続されたトランジスタ（Ｗ大）５５をＮ＝４の場合で代表させることができる。シングルトランジスタ（Ｗ大）５１およびシングルトランジスタ（Ｗ小）５３は、コンタクト領域となる凸状のパッド部５２を有するストレート形状のゲート（ＧＡ）２を有しており、これらのパターンにはパッド部５２を挟んでＰチャネル型トランジスタとＮチャネル型トランジスタとが含まれている。ゲート２は、電源線Ｖｄｄと接地線Ｖｓｓとの間に配置されている。また、Ｎ個並列接続されたシングルトランジスタ（Ｗ大）５５は、互いに平行に配置された同一のストレート形状のゲート２が橋渡し用ゲートで接続されたパターンで構成される。セルの駆動能力は、シングルトランジスタ（Ｗ大）５１がシングルトランジスタ（小）５３よりも大きく、Ｎ個並列接続されたトランジスタ（Ｗ大）５５では、トランジスタの並列数Ｎに応じて大きくなる。また、これらのパターンをＸ軸（パターンの中心線）で反転させたパターンも存在する。また、図３に示すダミーゲート５７は、ゲート２同士のピッチが配線ピッチと一致するときは単一の形状とするが、後に説明するように、ゲート２同士のピッチが配線ピッチと一致しないときは太さ（ゲート長）を変えたものも用意する。図３に示す例では、ダミーゲートのゲート長はシングルトランジスタのゲート２のゲート長と等しくなっている。図３に示す基本パターンを組み合わせれば、標準セルに用いられるパターンを作成できる。なお、シングルトランジスタのパターンに含まれるゲート幅Ｗは２種類に限定されているが、この場合でも論理回路などの設計は精度良く行うことができる。
【００３０】
図４は、図３に示す基本パターンを用いて標準セルを実現する例を示す図である。同図に示すように、図３に示す基本パターンを組み合わせてＯＤ／ＧＡパターン６１、６３、６５、６７、６９、７１が作成できる。なお、評価されるトランジスタには丸印を付している。なお、図４においてシングルトランジスタ（Ｗ大）５１ｂは、シングルトランジスタ（Ｗ大）５１をゲートの中心線を軸にして反転させたものである。
【００３１】
また、図４に示すのはＯＤ／ＧＡパターンの組み合わせの一部であり、基本パターンには
図３に示すシングルトランジスタ（小）５３も含まれる。そのため、シングルトランジスタ（Ｗ大）５１、シングルトランジスタ（小）５３、およびＮ個並列接続されたトランジスタ（Ｗ大）５５の３種類のトランジスタの両隣りに図３に示す４つの基本パターンのいずれが配置されるかによって全部で２３種類の組み合わせが得られる。この組み合わせでは、例えば互いに隣接するゲートのパッド部５２同士が向き合っている場合といない場合とで別の組み合わせとするなど、パッド部５２の位置も考慮に入れるが、セルの中心線を軸にして互いに対称となるパターンの組み合わせは同じパターンとして扱う。
【００３２】
そして、図４に示すように、ＯＤ／ＧＡパターン６１、６３、６５、６７、６９、７１を含む２３種類のＯＤ／ＧＡパターンから任意に選択したＯＤ／ＧＡパターンを組み合わせて標準セルを作成する。標準セルを作成するステップや作成された標準セルを用いて半導体集積回路の設計を行うステップは、マニュアル操作で行うこともできるし、設計ツールを組み込んだコンピュータを用いて行うこともできる。このように、３種類のＯＤ／ＧＡパターンとセル境界に配置されるダミーゲートとを含む基本パターンのみを用いて、注目するゲートに隣接するゲートのパターンを作成し、全ての論理セルを実現することができる。
【００３３】
ここで、Ｎ個並列接続されたトランジスタ（Ｗ大）５５を評価する際に、Ｎ＝４のＯＤ／ＧＡパターンでＮが２以上の場合すべてを代表できる理由について簡単に説明する。図４に示すようなＮ個並列接続されたトランジスタ（Ｗ大）５５において、左側に隣接するゲートの影響を受けるのはＮ個並列接続されたトランジスタ（Ｗ大）５５のうち左端のゲートを含むパターンのみである。一方、Ｎ個並列接続されたトランジスタ（Ｗ大）５５の右側に配置されたゲートの影響を受ける右端のパターンは、左端に配置されたゲートを含むパターンを反転させたものと同じになる。また、両端に位置するゲートを有するトランジスタを除くトランジスタを評価する場合には、当該トランジスタに隣接するゲートの影響を考慮するが２つ隣り以上離れたゲートの影響は考慮しないので、左右の両端に配置されたトランジスタを除くトランジスタはＮが２以上の場合でも全て同じパターンとみなせる。従って、Ｎが２以上である場合でもＮ＝４であるパターンで代表させることが可能になる。Ｎ＝４を選択する理由は、４並列のトランジスタが集積回路において平均的なサイズであるためである。
【００３４】
以上のようにして作成された標準セルでは、隣接するゲートのみを考慮に入れてＯＤ／ＧＡパターンの組み合わせ数を従来よりも著しく減少させているので、評価したいゲートを有するトランジスタの形状や電気特性の評価を容易かつ精度良く行うことができるようになる。そのため、フォトリソグラフィ工程で生じる光近接効果の発生に起因するＭＩＳトランジスタのゲート長のばらつきを抑制し、精度の良い回路設計を行うことが可能となる。
【００３５】
なお、本実施形態では、ゲート長のみに着目して効果の説明を行ったが、活性領域の形状や活性領域端部とゲートとの距離など他のレイアウトに起因した効果に関しても本実施形態の設計方法は有効である。
【００３６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体集積回路の設計方法およびライブラリの設計方法について図面を参照して説明する。
【００３７】
図５は、セルのレイアウトを制限することによって半導体集積回路を高精度に設計する手順を示すフローチャートである。なお、以下に示す各ステップは、設計ツールを組み込んだコンピュータによって行われる。
【００３８】
図５に示すように、本実施形態の半導体集積回路の設計方法では、まず、ステップＳ２１で設計する半導体集積回路の面積と性能とのトレードオフを選択する。本ステップでは、半導体集積回路のうち、ゲートおよびトランジスタが設計通りに仕上がること（すなわち、性能）が重視される部分と面積が小さいことがより重視される部分とを判別し、設計通りに仕上がることが重視される部分を抽出する。ここで、半導体集積回路は順序回路部と論理回路部とを有する順序回路セルと、論理回路セルとを含んでいる。本ステップで抽出されるのは、例えば論理回路セルである。
【００３９】
次に、ステップＳ２２では、順序回路セル内の論理回路部を抽出する。
【００４０】
次いで、ステップＳ２３では、論理回路セルと順序回路セル内の論理回路部に対して第１の実施形態で説明したレイアウト限定を適用する。
【００４１】
続いて、ステップＳ２４では、基本パターンを組み合わせた２３種類のＯＤ／ＧＡパターンのＳＰＩＣＥパラメータをＳＰＩＣＥパラメータ抽出ツールを用いて抽出する。具体的には、２３種類のパターンで設計寸法のゲート長Ｌ、ゲート幅Ｗ及び、設計寸法から微小に変化したパターンにおいてＳＰＩＣＥパラメータを抽出する。このＳＰＩＣＥパラメータは、ＤＣ特性と容量特性とから抽出される。
【００４２】
次いで、ステップＳ２５では、トランジスタ等の実際の特性を反映させた遅延ライブラリを作成する。この遅延ライブラリは、ゲートレベルシミュレーション等に用いられ、各ゲートにおける遅延がゲートの入力波形の傾きと出力容量のテーブルの関数になっているものである。この遅延ライブラリは、各ゲートにおいて、ゲートの入力波形の傾きと出力容量とをパラメータとしてＳＰＩＣＥシミュレーションを行うことで作成される。本ステップでは、ステップＳ２４で抽出されたＳＰＩＣＥパラメータを、リングオシレータを用いて全てのセルで遅延を評価し、抽出したＳＰＩＣＥパラメータの検証を行う。なお、作成された遅延ライブラリはメモリ等の記憶手段に記憶させて利用できる状態にしておく。
【００４３】
本実施形態の設計方法によれば、ステップＳ２４でパラメータが抽出されるＯＤ／ＧＡパターンに応じてパラメータを個々に抽出するため、ステップＳ２５において従来よりも精度の良い遅延ライブラリを作成することが可能になる。そのため、回路の性能評価を従来よりも短時間で精度良く行うことができるようになる。
【００４４】
なお、レイアウトの制限を適用する回路は特に限定されないが、図５に示す例のように、論理回路セルや順序回路セル内の論理回路部に対してレイアウトの制限を適用することがより好ましい。論理回路は順序回路に比べて比較的レイアウトが単純であり、第１の実施形態で説明したレイアウトの制限を適用して設計を行っても面積の増加を来しにくいためである。実際に、従来のセルと本実施形態の方法で用いられるセルとを用いてそれぞれ約８０セルの論理回路の面積を見積もった結果、本実施形態の方法によって設計された論理回路は従来の論理回路に比べて面積が全く増加しないことが分かった。なお、本実施形態の方法が適用される論理回路の例としては、クロックラインに使用される論理回路などが挙げられる。
【００４５】
一方、順序回路セルに関しては、ＬＳＩでの遅延パスを考えた場合、２５段程度の論理セルに対して１セルしか使用されないため、本実施形態のレイアウト限定を適用しなくても遅延への影響度は軽微であると考えられる。
【００４６】
図６は、本実施形態の設計方法が適用される順序回路セルの例を示す図である。同図に示す順序回路セル４０は、順序回路部３１と順序回路部からの出力を受けて外部に信号を出力する論理回路部３２とを有している。順序回路部３１は例えばクロックトインバータ３３と、クロックト２ＮＡＮＤ３５と、複数の２ＮＡＮＤ３４と、トランスファゲート３６とを有している。論理回路部３２は順序回路セル４０の出力部分に設けられ、バッファ３７を有している。
【００４７】
順序回路の中でも出力部分に配置されるバッファ部は遅延の影響が順序回路内部のラッチ部よりは大きいので、論理回路部３２を構成するバッファ３７のみレイアウトの限定を適用している。
【００４８】
本実施形態の半導体集積回路の設計方法によれば、論理回路セルと順序回路セルの中の論理回路部が約２３種類のＯＤ／ＧＡパターンの組合せで構成されるようにレイアウトが限定されているため、ステップＳ２４でＳＰＩＣＥパラメータを抽出することで、ステップＳ２４で全ての標準セルの特性を作成することを可能にし、実特性を反映した高精度遅延ライブラリの実現を可能にする。
【００４９】
なお、実際のＬＳＩでは、１つのセルの隣りにどのセルが配置されるかで、注目ゲートの隣接ゲートのゲート長が異なる場合がある。そのような場合には、隣接するセルの組合せ毎に複数個のライブラリを作成して、チップレイアウトに応じて、適宜適用することが好ましい。
【００５０】
図７（ａ）〜（ｄ）は、本実施形態の半導体集積回路の設計方法において、隣接セルの組み合わせに応じてライブラリ設計する例を示す図である。 図７（ａ）〜（ｄ）は、それぞれインバータ、２ＮＡＮＤ、両隣りに２ＮＡＮＤが配置された２ＮＡＮＤ、両隣りにインバータが配置された２ＮＡＮＤを示す。
【００５１】
図７（ｃ）に示す両隣りに２ＮＡＮＤが配置された２ＮＡＮＤと両隣りにインバータが配置された２ＮＡＮＤとでは注目ゲートからみた場合の隣接セルのパターンが異なっている。例えば、両隣りに２ＮＡＮＤが配置された２ＮＡＮＤにおいてセルの境界に設けられるダミーゲートのゲート長Ｄ１は、両隣りにインバータが配置された２ＮＡＮＤにおいてセルの境界に設けられるダミーゲートのゲート長Ｄ２と異なっている。
【００５２】
このような場合には、図７（ｃ）と図７（ｄ）に示す隣接セルのパターンが異なり、特性が異なってくるので、それぞれ別個にライブラリを作成すればよい。なお、配線ピッチがゲートピッチに一致しない場合、ダミーゲートのゲート長を変化させることがあるが、その場合には、異なるゲート長を有するダミーゲートを基本パターンとして数種類用意しておけば、セルに応じたゲート長を有するダミーゲートを配置できるので、ゲート長の仕上がり精度を向上させ、遅延精度を向上させることが可能となる。
【産業上の利用可能性】
【００５３】
本発明の半導体集積回路は、各種電子機器に搭載されるＭＩＳトランジスタを有するＬＳＩ等に利用することができる。
【図面の簡単な説明】
【００５４】
【図１】評価対象となるゲートを有するトランジスタから見て２つ以上先のゲートの影響、縦方向の影響を、光学シミュレーションを用いて調べるためのパターンを示す図である。
【図２】評価ゲート１１の２つ隣りに配置された第３の隣接ゲート１４および第４の隣接ゲート１５が、ゲート２と活性領域１とを有する評価トランジスタに与える影響を調べるためのパラメータ振りを示す図である。
【図３】本発明の第１の実施形態に係る設計方法で用いられるレイアウトが限定されたＯＤ／ＧＡパターンの例およびセルの境界に配置されるダミーゲートの平面形状を示す図である。
【図４】図３に示す基本パターンを用いて標準セルを実現する例を示す図である。
【図５】セルのレイアウトを制限することによって半導体集積回路を高精度に設計する手順を示すフローチャートである。
【図６】本発明の第２の実施形態の設計方法が適用される順序回路セルの例を示す図である。
【図７】（ａ）〜（ｄ）は、第２の実施形態の半導体集積回路の設計方法において、隣接セルの組み合わせに応じてライブラリ設計を行う例を示す図である。
【図８】従来の半導体装置の設計方法の例を示す図である。
【図９】０．１３μｍプロセス世代における各標準セルのゲート長の仕上がり寸法の、ＬＳＩにおける使用頻度に対する分布を示す図である。
【図１０】０．１３μｍプロセス世代における各標準セルの遅延ライブラリ誤差（シミュレーション値と実測値との差異）の、ＬＳＩにおける使用頻度に対する分布を示す図である。
【図１１】（ａ）、（ｂ）は、０．１３μｍプロセス世代における従来のライブラリ例を示す図である。
【符号の説明】
【００５５】
１        活性領域
２        ゲート
１１      評価ゲート
１２      第１の隣接ゲート
１３      第２の隣接ゲート
１４      第３の隣接ゲート
１５      第４の隣接ゲート
１６      第５の隣接ゲート
１７      第６の隣接ゲート
３１      順序回路部
３２      論理回路部
３３      クロックトインバータ
３４      ２ＮＡＮＤ
３５      クロックト２ＮＡＮＤ
３６      トランスファゲート
３７      バッファ
４０      順序回路セル
５２      パッド部
５７      ダミーゲート
６１、６３、６５、６７、６９、７１      ＯＤ／ＧＡパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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