(57)【要約】【課題】  微細化とソース拡散層の低抵抗化が可能な不揮発性半導体記憶装置を提供する。【解決手段】  基板４に形成されたＰ型のウェル２上にＮ型のソース拡散層１０４およびＮ型のドレイン拡散層が形成された不揮発性半導体記憶装置であって、各ソース拡散層１０４をその延伸方向に沿った直線と基板４の法線とを含む平面で切った断面が凹凸形状となっており、凸部の上壁層３０６および凹部の下壁層３０７が側壁層３０８を介して連続することでソース拡散層１０４をなすとともにこの上下壁層３０６・３０７および側壁層３０８を覆うようにシリサイド２０４ａが形成され、かつ該シリサイド２０４ａを覆うように絶縁層２０５が形成され、上壁層３０６上に位置するシリサイド２０４ａと絶縁層２０５との界面および下壁層３０７上に位置するシリサイド２０４ａと絶縁膜２０５との界面の距離ｄが１０００Å以下である。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板にソース拡散層およびドレイン拡散層が形成された半導体記憶装置であって、
各ソース拡散層をその延伸方向に沿った直線と半導体基板の法線とを含む平面で切った断面が凹凸形状となっており、凸部の上壁層および凹部の下壁層が側壁層を介して連続することでソース拡散層をなすとともにこの上下壁層および側壁層を覆うようにシリサイドが形成され、
上壁層およびシリサイドの界面と、下壁層およびシリサイドの界面との間隔が１０００Å以下であることを特徴とする半導体記憶装置。
【請求項２】
半導体基板にソース拡散層およびドレイン拡散層が形成された半導体記憶装置であって、
各ソース拡散層をその延伸方向に沿った直線と半導体基板の法線とを含む平面で切った断面が凹凸形状となっており、凸部の上壁層および凹部の下壁層が側壁層を介して連続することでソース拡散層をなすとともにこの上下壁層および側壁層を覆うようにシリサイドが形成され、かつ該シリサイドを覆うように絶縁層が形成され、
上壁層上に位置するシリサイドおよび絶縁層の界面と、下壁層上に位置するシリサイドおよび絶縁膜の界面との間隔が１０００Å以下であることを特徴とする半導体記憶装置。
【請求項３】
半導体基板にソース拡散層およびドレイン拡散層が形成された半導体記憶装置であって、
各ソース拡散層をその延伸方向に沿った直線と半導体基板の法線とを含む平面で切った断面が凹凸形状となっており、凸部の上壁層および凹部の下壁層が側壁層を介して連続することでソース拡散層をなすとともにこの上下壁層および側壁層を覆うようにシリサイドが形成され、
上壁層およびシリサイドの界面と、下壁層およびシリサイドの界面との間隔をｄ、隣り合う２つの下壁層における上記延伸方向について同じ側に位置する端部同士間の距離をＷとしたとき、ｄ≦Ｗ／２の関係があることを特徴とする半導体記憶装置。
【請求項４】
半導体基板にソース拡散層およびドレイン拡散層が形成された半導体記憶装置であって、
各ソース拡散層をその延伸方向に沿った直線と半導体基板の法線とを含む平面で切った断面が凹凸形状となっており、凸部の上壁層および凹部の下壁層が側壁層を介して連続することでソース拡散層をなすとともにこの上下壁層および側壁層を覆うようにシリサイドが形成され、かつ該シリサイドを覆うように絶縁層が形成され、
上壁層上に位置するシリサイドおよび絶縁層の界面と、下壁層上に位置するシリサイドおよび絶縁膜の界面との間隔をｄ’、シリサイドと絶縁層との界面を上記延伸方向に走査して隣り合う立ち上がり部同士間の距離をＷとしたとき、ｄ’≦Ｗ／２の関係があることを特徴とする半導体記憶装置。
【請求項５】
上記ドレイン拡散層上にもシリサイドが形成されていることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項６】
側壁層と下壁層の法線との角度が２０°以上であることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項７】
各ドレイン拡散層をその延伸方向に沿った直線と半導体基板の法線とを含む平面で切った断面も凹凸形状となっており、
該ドレイン拡散層の凹部分に素子分離層が形成される一方で、上記ソース拡散層の凹部分には素子分離領層が形成されていないことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項８】
上記ソース拡散層にＡｓまたはＰが含まれることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項９】
上記シリサイドはＣｏであることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項１０】
上記素子分離層がＳｉＯ２であることを特徴とする請求項７記載の半導体記憶装置。
【請求項１１】
上記ドレイン拡散層にＡｓまたはＰが含まれることを特徴とする請求項７記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置（例えば、不揮発性メモリ）に関するものであり、特に、そのソース拡散層の構造およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性半導体記憶装置の素子分離構造としてはトレンチ素子分離構造が一般的である。しかし、該構造は、製造時に異方性ドライエッチングによるセルフアラインソースエッチングを用い、注入によるソース拡散層を形成した場合、ソース拡散層が高抵抗になるという問題があった。加えて、上記のトレンチ分離構造ではトレンチ側壁がほぼ０°に近い急峻な傾斜となるため、イオン注入によってこの側壁に低抵抗のソース拡散層配線を形成することも困難であった。
【０００３】
そこで、特許文献１（特開２００３−３７１９３）には、素子分離層に凹凸をつけ、ソース拡散層をその凹部底面より深い場所に形成することでソース拡散層の低抵抗を実現する方法が開示されている。
【０００４】
しかし、深い部分にソース拡散層を形成するためには不純物のイオン注入エネルギーを高く設定する必要がある。本文献では、イオン注入エネルギーを１２０ＫｅＶとし４５°の角度をつけて２方向から注入する方法が示されていが、イオン注入により拡散層を形成する場合にはイオン注入する方向の垂直方向に対しても注入エネルギーに依存して広がりを持つ。とすれば、１２０ＫｅＶという高いエネルギーを用いてソース領域を形成すると、ソース拡散層の延伸方向の垂直方向へもソース領域が広がってしまう。こうなると、短チャネル効果によるゲート線幅縮小が難しくなり、半導体記憶装置の微細化ができない。
【０００５】
また、特許文献２（特開２０００−３６５４６０）には、イオン注入角度よりも大きな角度を有するトレンチ側壁を形成することで低抵抗のソース拡散層とする構造が示されている。本文献には、イオンの突き抜けを防止して注入効率を向上させるためにイオン注入角度を７°に設定することが記載されている。しかしながら、注入角度が大きくなるにしたがって左右のトレンチ側壁層に注入されるイオン数に差ができてしまい、濃度の薄い側壁が高抵抗となり、結果としてソース拡散層が高抵抗となってしまう。
【特許文献１】特開２００３−３７１９３公報（公開日：２００３年２月１７日）
【特許文献２】特開２０００−３６５４６公報（公開日：２０００年７月１１日）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体記憶装置の微細化とソース拡散層の低抵抗化を実現する点にある。
【課題を解決するための手段】
【０００７】
本発明の不揮発性半導体記憶装置は、上記課題を解決するために、半導体基板にソース拡散層およびドレイン拡散層が形成された半導体記憶装置であって、各ソース拡散層をその延伸方向に沿った直線と半導体基板の法線とを含む平面で切った断面が凹凸形状となっており、凸部の上壁層および凹部の下壁層が側壁層を介して連続することでソース拡散層をなすとともにこの上下壁層および側壁層を覆うようにシリサイドが形成され、上壁層とシリサイドとの界面および下壁層とシリサイドとの界面の距離が１０００Å以下であることを特徴としている。
【０００８】
上記構成のように、上壁層とシリサイドとの界面および下壁層とシリサイドとの界面の距離が１０００Å以下とし、ソース拡散層の凹部（トレンチ）を浅くすることで、ソース拡散層に占める側壁層の割合を低減できる。これにより、ソース拡散層の経路が短くなり、その抵抗値を下げることができる。また、シリサイド化で低抵抗化を図るため、不純物注入によるソース拡散層形成時に低抵抗化をする必要がなく、低いエネルギー、少ない注入量で注入を行うことができる。これにより、ソース拡散層の幅（延伸方向に垂直な方向の長さ）が広がってしまうことを抑制でき、半導体記憶装置の微小化を実現できる。さらに、シリサイド化を行うときに、金属膜（例えば、Ｃｏ膜）をカバレッジ良く堆積でき、シリサイドの形成不良による高抵抗化や断線を防ぐことができる。また、素子分離層を形成せずにソース拡散層を連続して設けるため、不純物注入によりソース拡散層を形成する際に（素子分離層を設けたときより）低い注入エネルギーで済み、ソース拡散層の微細化が可能となる。以上から、半導体記憶装置の微細化およびソース拡散層の低抵抗化が実現される。
【０００９】
また、本発明の不揮発性半導体記憶装置は、半導体基板に帯状のソース拡散層およびドレイン拡散層が形成された半導体記憶装置であって、各ソース拡散層をその延伸方向に沿った直線と半導体基板の法線とを含む平面で切った断面が凹凸形状となっており、凸部の上壁層および凹部の下壁層が側壁層を介して連続することでソース拡散層をなすとともに、この上下壁層および側壁層を覆うようにシリサイドが形成され、かつ該シリサイドを覆うように絶縁層が形成され、上壁層上に位置するシリサイドと絶縁層との界面および下壁層上に位置するシリサイドと絶縁膜との界面の距離が１０００Å以下であると表現することもできる。このように、ソース拡散層の凹部（トレンチ）を浅くすることで、ソース拡散層に占める側壁層の割合を低減できる。これにより、ソース拡散層の経路が短くなり、その抵抗値を下げることができる。また、シリサイド化で低抵抗化を図るため不純物注入によるソース拡散層形成時に低抵抗化をする必要がなく、低いエネルギー、少ない注入量で注入を行うことができる。これにより、ソース拡散層の幅（延伸方向に垂直な方向の長さ）が広がってしまうことを抑制でき、半導体記憶装置の微小化を実現できる。さらに、シリサイド化を行うときに、金属膜（例えば、Ｃｏ膜）をカバレッジ良く堆積でき、シリサイドの形成不良による高抵抗化や断線を防ぐことができる。以上から、半導体記憶装置の微細化およびソース拡散層の低抵抗化が実現される。
【００１０】
また、本発明の不揮発性半導体記憶装置は、上記課題を解決するために、半導体基板にソース拡散層およびドレイン拡散層が形成された半導体記憶装置であって、各ソース拡散層をその延伸方向に沿った直線と半導体基板の法線とを含む平面で切った断面が凹凸形状となっており、凸部の上壁層および凹部の下壁層が側壁層を介して連続することでソース拡散層をなすとともにこの上下壁層および側壁層を覆うようにシリサイドが形成され、上壁層とシリサイドとの界面および下壁層とシリサイドとの界面間の距離ｄと、隣り合う２つの下壁層における上記延伸方向に対して同じ側に位置する端部同士間の距離Ｗとの間に、ｄ≦Ｗ／２の関係があることを特徴としている。
【００１１】
上記構成のように、上壁層およびシリサイドの界面と、下壁層およびシリサイドの界面との間隔をｄ、隣り合う２つの下壁層における上記延伸方向について同じ側に位置する端部同士間の距離をＷとしたとき、ｄ≦Ｗ／２となるように設定し、ソース拡散層の凹部（トレンチ）を浅くすることで、ソース拡散層に占める側壁層の割合を低減できる。これにより、ソース拡散層の経路が短くなり、その抵抗値を下げることができる。また、シリサイド化で低抵抗化を図るため、不純物注入によるソース拡散層形成時に低抵抗化をする必要がなく、低いエネルギー、少ない注入量で注入を行うことができる。これにより、ソース拡散層の幅（延伸方向に垂直な方向の長さ）が広がってしまうことを抑制でき、半導体記憶装置の微小化を実現できる。さらに、シリサイド化を行うときに、金属膜（例えば、Ｃｏ膜）をカバレッジ良く堆積でき、シリサイドの形成不良による高抵抗化や断線を防ぐことができる。以上から、半導体記憶装置の微細化およびソース拡散層の低抵抗化が実現される。
【００１２】
また、本発明の不揮発性半導体記憶装置は、上記課題を解決するために、半導体基板にソース拡散層およびドレイン拡散層が形成された半導体記憶装置であって、各ソース拡散層をその延伸方向に沿った直線と半導体基板の法線とを含む平面で切った断面が凹凸形状となっており、凸部の上壁層および凹部の下壁層が側壁層を介して連続することでソース拡散層をなすとともにこの上下壁層および側壁層を覆うようにシリサイドが形成され、かつ該シリサイドを覆うように絶縁層が形成され、上壁層上に位置するシリサイドおよび絶縁層の界面と、下壁層上に位置するシリサイドおよび絶縁膜の界面との間隔をｄ’、シリサイドおよび絶縁層の界面を上記延伸方向に走査して隣り合う立ち上がり部同士間の距離をＷとしたときに、ｄ’≦Ｗ／２の関係があることを特徴とする。
【００１３】
このように、ソース拡散層の凹部（トレンチ）を浅くすることで、ソース拡散層に占める側壁層の割合を低減できる。これにより、ソース拡散層の経路が短くなり、その抵抗値を下げることができる。また、シリサイド化で低抵抗化を図るため、不純物注入によるソース拡散層形成時に低抵抗化をする必要がなく、低いエネルギー、少ない注入量で注入を行うことができる。これにより、ソース拡散層の幅（延伸方向に垂直な方向の長さ）が広がってしまうことを抑制でき、半導体記憶装置の微小化を実現できる。さらに、シリサイド化を行うときに、金属膜（例えば、Ｃｏ膜）をカバレッジ良く堆積でき、シリサイドの形成不良による高抵抗化や断線を防ぐことができる。以上から、半導体記憶装置の微細化およびソース拡散層の低抵抗化が実現される。
【００１４】
また、本半導体記憶装置においては、上記ドレイン拡散層上にもシリサイドが形成されていることが好ましい。こうすれば、ドレイン拡散層の抵抗を低減することができる。
【００１５】
また、本半導体記憶装置においては、側壁層と下壁層の法線との角度が２０°以上であることが好ましい。上記構成によれば、ソース拡散層の経路（連続するソース拡散層の長さ）をより短くすることができ、その抵抗値を下げることができる。加えて、シリサイド時に金属膜（例えば、Ｃｏ膜）をカバレッジ良く堆積でき、シリサイドの形成不良による高抵抗化や断線を防ぐことができる。
【００１６】
また、本半導体記憶装置においては、各ドレイン拡散層をその延伸方向に沿った直線と半導体基板の法線とを含む平面で切った断面も凹凸形状となっており、該ドレイン拡散層の凹部分に素子分離層が形成される一方で、上記ソース拡散層の凹部分には素子分離層が形成されていないことが好ましい。
【００１７】
また、本半導体記憶装置においては、上記ソース拡散層にＡｓまたはＰが含まれていることが好ましい。
【００１８】
また、本半導体記憶装置においては、上記シリサイドがＣｏであることが好ましい。
【００１９】
また、本半導体記憶装置においては、上記素子分離層がＳｉＯ２であることが好ましい。
【００２０】
また、本半導体記憶装置においては、上記ドレイン拡散層にＡｓまたはＰが含まれることが好ましい。
【発明の効果】
【００２１】
以上のように、本発明によれば、ソース拡散層の経路が短くなり、その抵抗値を下げることができる。また、シリサイド化で低抵抗化を図るため、不純物注入によるソース拡散層形成時に低抵抗化をする必要がなく、低いエネルギー、少ない注入量で注入を行うことができる。これにより、ソース拡散層の幅（延伸方向に垂直な方向の長さ）が広がってしまうことを抑制でき、半導体記憶装置の微小化を実現できる。さらに、シリサイド化するために金属膜（例えば、Ｃｏ膜）を堆積させる時、該金属膜をカバレッジ良く堆積でき、シリサイドの形成不良による高抵抗化や断線を防ぐことができる。以上により、半導体記憶装置の微細化とソース拡散層の低抵抗化を実現できる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施の一形態を図１〜図９に基づいて説明すれば、以下のとおりである。
【００２３】
図１は、本実施の形態に係る不揮発性半導体記憶装置を示す透視平面図であり、図２〜図６は本不揮発性半導体記憶装置の断面図である。
【００２４】
図１〜図６に示されるように、本発明の不揮発性半導体記憶装置１は、基板４上に形成されたＰ型のウェル２、制御ゲート１０３、Ｎ型のソース拡散層１０４、Ｎ型のドレイン拡散層１０５、浮遊ゲート２１０、素子分離層２１３、シリサイド２０４（２０４ａ〜２０４ｃ）、層間絶縁膜２０５、コンタクトプラグ２０６（２０６ａ・２０６ｂ）およびメタル配線２０７（２０７ａ・２０７ｂ）を備える。
【００２５】
ここで、不揮発性半導体記憶装置１を上面からみて、ソース領域５、ドレイン領域６およびゲート領域７を、図１に示すように設定する。すなわち、帯状のソース領域５と帯状のドレイン領域６とが帯状のゲート領域７を介して交互に配される。なお、ドレイン領域６の幅はソース領域５およびゲート領域７の幅より広い。ソース領域５およびゲート領域７の幅はどちらが大きくても同じでも構わない。
【００２６】
この場合、ソース領域５を取り囲む線およびこの線上の各点を通る基板の法線によって囲まれた第１空間に、ソース拡散層１０４、シリサイド２０４ａ、コンタクトプラグ２０６ａ等が形成されている。また、ドレイン領域６を取り囲む線およびこの線上の各点を通る基板の法線によって囲まれた第２空間に、ドレイン拡散層１０５、素子分離層２１３、シリサイド２０４ｂおよびコンタクトプラグ２０６ｂ等が形成されている。また、ゲート領域７を取り囲む線およびこの線上の各点を通る基板の法線によって囲まれた第３空間に、浮遊ゲート２１０並びに制御ゲート１０３およびシリサイド２０４ｃが形成されている。
【００２７】
図２は、ソース領域５のＡ−Ａ破線（ソース拡散層１０４の延伸方向に沿った直線）と基板の法線とを含む平面で、不揮発性半導体記憶装置１を、その表面から基板４へ切断したときの断面図である。この断面には、切断開始順に、層間絶縁膜２０５およびメタル配線２０７ａ（順不同）と、コンタクトプラグ２０６ａと、シリサイド２０４ａと、ソース拡散層１０４と、ウェル２と、基板４とが含まれる。
【００２８】
この断面において、ウェル２部分の片側（表面側）が凹凸（凸凹）形状となり、その上部にソース拡散層１０４が形成されている。したがって、この断面におけるソース拡散層１０４部分も凹凸形状となっており、凸部分の上壁層３０６および凹部分の下壁層３０７が側壁層３０８を介して繰り返されることでソース拡散層１０４をなしている。換言すれば、ソース拡散層１０４は、その上壁層３０６、下壁層３０７および側壁層３０８によって延伸方向に凸凹を繰り返しつつ連続する構成である。
【００２９】
また、シリサイド２０４ａは、ソース拡散層１０４の上壁層３０６および下壁層３０７並びに側壁層３０８を覆うように形成され、上記断面におけるシリサイド２０４ａの部分も凹凸形状をなす。なお、シリサイド２０４ａは、コンタクトプラグ２０６ａを介してメタル配線２０７ａに接続される。このソース拡散層１０４は、半導体基板への不純物イオン注入によって形成される。
【００３０】
なお、図２において、上記した、メタル配線２０７ａ、コンタクトプラグ２０６ａ、シリサイド２０４ａ、ソース拡散層１０４、ウェル２および基板４以外の部分は層間絶縁膜２０５となっている。
【００３１】
ここで、本不揮発性半導体記憶装置１のソース拡散層１０４においては、図２に示すように、上壁層３０６およびシリサイド２０４ａの界面と、下壁層３０７およびシリサイド２０４ａの界面との間隔ｄが１０００Å以下とされている。また、上壁層３０６上に位置するシリサイド２０４ａおよび層間絶縁膜２０５の界面と、下壁層３０７上に位置するシリサイド２０４ａおよび層間絶縁膜２０５の界面との間隔ｄ’も１０００Å以下とされている。すなわち、ソース拡散層１０４上に形成されたシリサイド２０４ａの凹凸深さｄ’が１０００Å以下である。
【００３２】
さらに見方を変えれば、隣り合う２つの下壁層３０７・３０７における延伸方向（図中、矢印方向）について同じ側（図中、右側）に位置する端部同士（Ｌｐ・Ｌｑ）間の間隔、すなわち、シリサイド２０４ａおよび層間絶縁膜２０５の界面を上記延伸方向に走査して隣り合う立ち上がり部同士（Ｌｘ・Ｌｙ）間の距離（間隔）をＷとしたとき、ｄ≦Ｗ／２、およびｄ’≦Ｗ／２の関係があるともいえる。
【００３３】
このように、ソース拡散層１０４の凹部（トレンチ）を浅くすることで、ソース拡散層１０４に占める側壁層３０８の割合を低減できる。これにより、ソース拡散層１０４の経路が短くなり、その抵抗値を下げることができる。また、シリサイド化で低抵抗化を図るため、不純物注入によるソース拡散層１０４形成時に低抵抗化をする必要がなく、低いエネルギー、少ない注入量で注入を行うことができる。これにより、ソース拡散層１０４形成時に、その幅が広がってしまうことを抑制でき、不揮発性半導体記憶装置１の微小化を実現できる。さらに、シリサイド化を行うときに、金属膜（例えば、Ｃｏ膜）をカバレッジ良く堆積でき、シリサイド２０４ａの形成不良による高抵抗化や断線を防ぐことができる。また、素子分離層を形成せずにソース拡散層１０４を連続して設けるため、不純物注入によりソース拡散層１０４を形成する際に（素子分離層を設けたときより）低い注入エネルギーで済み、ソース拡散層１０４の微細化が可能となる。以上から、不揮発性半導体記憶装置１の微細化およびソース拡散層１０４の低抵抗化が実現される。
【００３４】
また、側壁層３０８と下壁層３０７の法線（基板４の法線）とがなす角θが２０°以上とされている。これにより、ソース拡散層１０４の経路（連続するソース拡散層の長さ）をより短くすることができ、その抵抗値を下げることができる。加えて、シリサイド時に金属膜（例えば、Ｃｏ膜）をカバレッジ良く堆積でき、シリサイド２０４ａの形成不良による高抵抗化や断線を防ぐことができる。
【００３５】
図３は、ゲート領域７のＢ−Ｂ破線（制御ゲート１０３の延伸方向に沿った直線）と基板４の法線とを含む平面で、不揮発性半導体記憶装置１を、その表面から基板底面へ切ったときの断面図である。この断面には、切断開始順に、層間絶縁膜２０５と、シリサイド２０４ｃと、制御ゲート１０３と、ＯＮＯ絶縁膜２１１と、浮遊ゲート２１０と、素子分離層２１３と、ゲート酸化膜２０９と、チャネル層２０１と、ウェル２と、基板４とが含まれる。
【００３６】
この断面において、ウェル２部分の片側（基板表面側）が凹凸（凸凹）形状となり、その凸部上層にチャネル層２０１が形成される一方で、凹部を埋めるように素子分離層２１３が形成されている。すなわち、チャネル層２０１は素子分離層２１３によって物理的かつ電気的に分断される。各チャネル層２０１上層にはそれぞれゲート酸化膜２０９が配され、さらに各ゲート酸化膜２０９を覆うように浮遊ゲート２１０が形成されている。この浮遊ゲート２１０も素子分離層２１３によって分断される。各浮遊ゲート２１０の上層にはＯＮＯ絶縁膜２１１が連続して形成され、その上層に制御ゲート１０３が連続して形成されている。さらに、この制御ゲート１０３上にシリサイド２０４ｃが連続して形成され、このシリサイド２０４ｃ上には層間絶縁膜２０５が連続して形成されている。
【００３７】
図４は、ドレイン領域６のＣ−Ｃ破線（ドレイン拡散層１０５の延伸方向に沿った直線）と基板４の法線とを含む平面で、不揮発性半導体記憶装置１を、その表面から基板底面へ切ったときの断面図である。この断面には、切断開始順に、メタル配線２０７ｂおよび層間絶縁膜２０５と、コンタクトプラグ２０６ｂと、シリサイド２０４ｂおよび素子分離層２１３と、ドレイン拡散層１０５と、ウェル２と、基板４とが含まれる。
【００３８】
この断面において、ウェル２部分の片側（基板表面側）が凹凸（凸凹）形状となり、その凸部上層にドレイン拡散層１０５が形成される一方で、凹部を埋めるように素子分離層２１３が形成されている。すなわち、ドレイン拡散層１０５は素子分離層２１３によって物理的かつ電気的に分断されている。各ドレイン拡散層１０５上層にはシリサイド２０４ｂが形成され、このシリサイド２０４ｂも素子分離層２１３によって分断される。なお、各シリサイド２０４ｂはコンタクトプラグ２０６ｂを介してメタル配線２０７ｂに接続されている。
【００３９】
なお、図４に示すシリサイド２０４ｂおよび素子分離層２１３の上層において、コンタクトプラグ２０６ｂおよびメタル配線２０７ｂ以外の部分は層間絶縁膜２０５となっている。
【００４０】
図５は、不揮発性半導体記憶装置１を、ソース領域５、ドレイン領域６およびゲート領域７を横切るＤ−Ｄ破線と基板４の法線とを含む平面で、ドレイン拡散層１０５を通るようにその表面から基板底面へ切ったときの断面図である。この断面には、切断開始順に、メタル配線２０７ｂおよび層間絶縁膜２０５（順不同）と、コンタクトプラグ２０６ｂと、シリサイド２０４ｃと、制御ゲート１０３およびサイドウォール２１９（順不同）と、ＯＮＯ絶縁膜２１１と、浮遊ゲート２１０と、シリサイド２０４ａ・２０４ｂと、ゲート酸化膜２０９と、ソース拡散層１０４およびドレイン拡散層１０５（順不同）と、ウェル２と、基板４とが含まれる。
【００４１】
この断面において、ウェル２部分の片側（基板表面側）が凹凸（凸凹）形状となり、その凹部を埋めるようにソース拡散層１０４とドレイン拡散層１０５とが交互に形成されている一方、凸部上（基板４の、ソース拡散層１０４及びドレイン拡散層１０５に挟まれた部分の上層）に、ゲート酸化膜２０９が形成されている。ソース拡散層１０４上にはシリサイド２０４ａが形成される。ただし、その（ソース拡散層１０４の）両端部上にサイドウォール２１９が形成される。同様に、ドレイン拡散層１０５上にはシリサイド２０４ｂが形成される。ただし、その（ドレイン拡散層１０５の）両端部上にサイドウォール２１９が形成される。
【００４２】
上記のゲート酸化膜２０９上には、浮遊ゲート部２１０が形成され、この浮遊ゲート部２１０上にはＯＮＯ絶縁膜２１１を介して制御ゲート１０３が形成されている。ここで、上記サイドウォール２１９は、この制御ゲート１０３、ＯＮＯ絶縁膜２１１、浮遊ゲート部２１０およびゲート酸化膜２０９の両側面を覆っている。また、制御ゲート１０３上にもシリサイド２０４ｃが形成される。
【００４３】
以上から、ソース拡散層１０４とドレイン拡散層１０５との間に、ゲート酸化膜２０９、浮遊ゲート２１０、ＯＮＯ絶縁膜２１１および制御ゲート２１２から成るメモリセルトランジスタが形成される。このメモリセルトランジスタの両脇に形成された、サイドウォール２１９（絶縁膜）は、シリサイド２０４ａ・２０４ｂとともに各メモリセルトランジスタを分離している。また、シリサイド２０４ｂは、コンタクトプラグ２０６ｂを介してメタル配線２０７ｂに接続されている。
【００４４】
なお、図５において、上記した、メタル配線２０７ｂ、コンタクトプラグ２０６ｂ、制御ゲート１０３、サイドウォール２１９、ＯＮＯ絶縁膜２１１、浮遊ゲート２１０、シリサイド２０４ａ〜２０４ｃ、ゲート酸化膜２０９、ソース拡散層１０４およびドレイン拡散層１０５、ウェル２および基板４以外の部分は層間絶縁膜２０５となっている。
【００４５】
図６は、不揮発性半導体記憶装置１を、各領域５〜７を横切るＥ−Ｅ破線と基板４の法線とを含む平面で、素子分離層２１３を通る（ドレイン拡散層１０５を通らない）ようにその表面から基板底面へ切ったときの断面図である。この断面には、切断開始順に、層間絶縁膜２０５と、シリサイド２０４ｃと、制御ゲート１０３およびサイドウォール２１９（順不同）と、ＯＮＯ絶縁膜２１１と、浮遊ゲート２１０と、ゲート酸化膜２０９と、素子分離層２１３と、シリサイド２０４ａと、ソース拡散層１０４と、ウェル２と、基板４とが含まれる。
【００４６】
この断面において、ウェル２部分の片側（基板表面側）は、間隔（ソース領域４同士の間隔）をおいて凹部が形成された形状となり、その凹部を埋めるようにソース拡散層１０４が形成される一方、凹部以外の領域上に素子分離層２１３が形成されている。また、このソース拡散層１０４上にはシリサイド２０４ａが形成される。このシリサイド２０４ａの厚さは素子分離層２１３の厚さ（基板の法線方向の厚み）より小さい。これにより、各素子分離層２１３が間隔をおいて形成され、その間隔にシリサイド２０４ａを落とし込んだ構成となっている。また、シリサイド２０４ａの幅（ソース拡散層１０４の延伸方向の幅）は、ソース拡散層１０４幅（ソース拡散層１０４の延伸方向の幅）より小さい。これにより、シリサイド２０４ａとウェル２とを電気的に分離できる。
【００４７】
また、この各素子分離層２１３の両端部にはゲート酸化膜２０９が形成される。このゲート酸化膜２０９上には浮遊ゲート部２１０が形成され、この浮遊ゲート部２１０上にはＯＮＯ絶縁膜２１１を介して制御ゲート１０３が形成されている。ここで、ゲート酸化膜２０９、浮遊ゲート部２１０、ＯＮＯ絶縁膜２１１および制御ゲート部１０３の両側面を覆うように、サイドウォール２１９が形成されている。また、この制御ゲート１０３上にはシリサイド２０４ｃが形成される。さらに、シリサイド２０４ａは、コンタクトプラグ２０６ａを介してメタル配線２０７ａに接続されている。
【００４８】
なお、図６において、上記した、制御ゲート１０３、サイドウォール２１９、ＯＮＯ絶縁膜２１１、浮遊ゲート２１０、ゲート酸化膜２０９、素子分離層２１３、シリサイド２０４ａ・２０４ｃ、ソース拡散層１０４、ウェル２および基板４以外の部分は層間絶縁膜２０５となっている。
【００４９】
以上により、素子分離層２１３上に図５で示したものと同様のメモリセルトランジスタが形成される。なお、ソース拡散層１０４およびシリサイド２０４は、素子分離層２１３をエッチング除去した後に形成される。
【００５０】
不揮発性半導体記憶装置１は、制御ゲート１０３をワード線に、ドレイン拡散層１０５をコンタクトプラグ２０６ｂを介してビット線に接続し、ソース拡散層１０４をコンタクトプラグ２０６ａを介して接地し、ウェル２も接地することでフラッシュメモリとして利用することができる。すなわち、情報「１」を書き込むときは、ソース拡散層１０４とウェル２とを接地し、ドレイン拡散層１０５と制御ゲート１０３に高電圧を印加する。また、消去時には、ウェル２に高電圧（正電位）を印加し、ソース拡散層１０４およびドレイン拡散層１０５をオープンにし、制御ゲート１０３に負電圧を印加あるいはＧＮＤ電位を与える（基板消去）。なお、この消去時に、ウェル２を接地して、制御ゲート１０３に負電圧を印加し、ドレイン拡散層１０５をオープンにしてソース拡散層１０４に高電圧を印加しても構わない（ソース消去）。
【００５１】
なお、本不揮発性半導体記憶装置１における各部の構成材料は以下のとおりである。基板４はＰ型基板であり、ウェル２はＰ型シリコン、ソース拡散層１０４はＡｓ（砒素）またはＰ（リン）を不純物とするＮ型シリコン、ドレイン拡散層１０５もＡｓ（砒素）またはＰ（リン）を不純物とするＮ型シリコン、制御ゲート１０３はＰｏｌｙＳｉ（ポリシリコン）、浮遊ゲートはＰｏｌｙＳｉ（ポリシリコン）、素子分離層２１３はＳｉＯ２、ゲート酸化膜２０９はＳｉＯ２、シリサイド２０４（２０４ａ・２０４ｂ）はＣｏ（コバルト）、層間絶縁膜２０５はＳｉＯ２、ＯＮＯ絶縁膜２１１はＳｉＯ２およびＳｉＮ並びにＳｉＯ２（２層のＳｉＯ２でＳｉＮをサンドしたもの）、サイドウォールはＳｉＯ２、コンタクトプラグ２０６（２０６ａ・２０６ｂ）はＷ（タングステン）、メタル配線２０７（２０７ａ・２０７ｂ）はＡｌ（アルミニウム）である。
【００５２】
本発明の不揮発性半導体記憶装置１は、ウェル２の凸部分に形成された上壁層３０６上のシリサイド２０４ａの表面からウェル２の凹部分に形成された下壁層３０７の底面までの距離を１０００Å以下とし、ソース拡散層１０４をシリサイド化している。このようにウェル２の凹部（トレンチ）を浅くすれば、ソース拡散層１０４に占める側壁層３０８の割合が低減する。これにより、ソース拡散層１０４の経路が短くなり、その抵抗値を下げることができる。加えて、シリサイド化するために金属膜（Ｃｏ膜）を堆積させる時、該金属膜をカバレッジ良く堆積でき、シリサイドの形成不良による断線を防ぐ効果がある。
【００５３】
また、側壁層３０８の傾斜角度を、基板４の法線（垂直方向）に対して２０°以上傾けることで、ソース拡散層１０４の経路を短くし、その抵抗値を下げる効果がある。加えて、シリサイド化するために金属膜（Ｃｏ膜）を堆積させる時、該金属膜をカバレッジ良く堆積でき、シリサイドの形成不良による断線を防ぐ効果がある。なお、不純物イオンの注入角度および注入回数には特に制限はない。
【００５４】
以下に、図７（ａ）〜（ｄ）および図８（ａ）〜（ｃ）を参照して不揮発性半導体記憶装置１の製造方法を説明する。
【００５５】
まず、シリコン基板４上にハードマスク用ＳｉＮ４０２を積層する。次いで公知のフォトリソグラフィー技術を用い、レジストマスク４０３（素子分離用トレンチを形成するためのマスク）を形成する。次いで、レジストマスク４０３をマスクとしてドライエッチによりＳｉＮ４０２をエッチングしてパターン形成する。次いで、ＳｉＮ４０２をハードマスクとしてドライエッエッチングを行い、シリコン基板４をエッチングしてトレンチ（凹部）４０４を形成する（図７（ａ）〜（ｃ）参照）。
【００５６】
ここでは、図８（ａ）に示すように凸部上面と凹部底面の高さの差（トレンチ深さ）Ｄを例えば１０２０〔Å〕、トレンチ角度αを例えば２０〔°〕に形成する。なお、この工程では、後の工程（ゲート酸化等）でＳｉが目減りしてトレンチが浅くなり、あるいはＣｏシリサイドによって形状が変わることを考慮して、図１に示す最終形状のトレンチ深さｄ（図２参照）が１０００Å以下、トレンチ角度θが２０°以上となるように上記Ｄおよびαを設定する。また、該工程では、Ｓｉエッチングで通常用いられるＨＢｒ／Ｃｌ２／Ｏ２の混合ガスの代わりにＨＢｒ／Ｏ２の混合ガスを用い、処理時の圧力を一般的な設定よりも高めに設定し、バイアスパワーを低めに設定している。これにより、Ｓｉのトレンチを浅くかつそのトレンチ角度を寝かせる（２０°以下にする）ことが可能となる。
【００５７】
その後、犠牲トレンチ酸化を行ってエッチングダメージを除去した後、ＳｉＯ２膜を堆積させ、さらにＣＭＰによって平坦化させる。次いで、ＳｉＮを除去して素子分離層２１３を完成させる（図７（ｄ））。なお、Ｐ型シリコン基板上ではなく、エピ層基板上に同様の方法で素子分離を形成しても良い。次いで、公知の技術を用いて、ウェル（図１参照）、ゲート酸化膜２０９、浮遊ゲート２１０、ＯＮＯ絶縁膜２１１および制御ゲート１０３を形成する。ここでウェルは図９に示すようなトリプルウェル構造にしても良い。すなわち、図９のように、Ｐ型の基板４上に、Ｐ型ウェル２とこれを取り囲むＮ型のディープウェル６およびウェル３ａ・３ｂとを形成する。これにより、Ｐ型のウェル２が基板４から分離され、上記した基板消去を行うことが可能となる。
【００５８】
次に、ソース拡散層１０４を以下の方法で形成する。
【００５９】
まず、公知の技術であるフォトリソグラフィー技術を用いてソース拡散層形成領域以外の領域を、図８（ｃ）に示すようにレジストマスク５０７により覆い隠す。そして、ソース領域５（図１参照）下に位置する素子分離層２１３をドライエッチングによって除去し、レジストマスク５０７を取り除く。
【００６０】
次に公知の技術であるフォトリソグラフィー技術を用いてソース拡散層形成領域およびドレイン拡散層形成領域以外の領域を覆い隠すようなレジストマスクを形成した後、イオン注入機を用いて砒素イオン注入を行う。ここでは、注入エネルギーを１５Ｋ[ｅＶ]、注入量を４．０×１０１４[個／ｃｍ２]、注入角度０[°]として注入を行い、ソース拡散層１０４およびドレイン拡散層１０５の形成を行った後、レジストマスクを取り除く。
【００６１】
次にメモリセルトランジスタの両脇にサイドウォールを形成する。なお、この時ソース拡散層にもサイドウォール形成に用いた絶縁膜が堆積する。そこで、図８（ｃ）で示した方法と同様に、フォトリソグラフィー技術を用いてソース拡散層以外の領域をレジストマスク５０７により覆い隠し、ソース拡散層５０９に堆積した絶縁膜をドライエッチングで除去した後、レジストマスク５０７を取り除く。
【００６２】
次いで、スパッタ技術によりＣｏを２００Å堆積させＲＴＡ技術を用いて加熱を行った後、Ｃｏ膜を除去することで、ソース拡散層１０４、ドレイン拡散層１０５および制御ゲート１０３をシリサイド化（シリサイド２０４ａ・２０４ｂを形成）する。最後に、公知の技術を用いて金属配線２０７を形成することで不揮発性半導体記憶装置１を完成させる。
【００６３】
以上により、図２〜図６に示すような不揮発性半導体記憶装置１が形成される。
【００６４】
なお、トレンチを浅くすることによって素子分離耐圧が低下するのを防ぐべく、素子分離層下のウェル（例えば、図４に示すＸ領域のウェル）の不純物濃度を濃くすることが好ましい。本実施の形態では、ウェル形成時にボロンを２回注入する。１回目は注入エネルギーを２００Ｋ[ｅＶ]、注入量を７．６×１０１２[個／ｃｍ２]とする。２回目は、注入エネルギーを１００Ｋ〔ｅＶ〕、注入量を７．０×１０１２とする。これにより、表面から約８０００Å位の深さまでがウェル領域となる。ウェルは深さによって濃度が異なり、図４のＸ領域（素子分離層２１３の基板側領域）の濃度を上げると、素子分離層２１３を挟んだドレイン間の耐圧（素子分離耐圧）が上がる。もっとも、濃度を高くし過ぎるとドレイン・ウェル間の耐圧（ジャンクション耐圧）が低くなる。そこで、素子分離耐圧とジャンクション耐圧とが最適な値になるように上記注入エネルギーや注入量を調整する。なお、素子分離層２１３の幅を広げたり、ソース・ドレイン拡散層１０４・１０５の形成位置を浅くしても構わない。
【００６５】
また、本発明の半導体記憶装置は、半導体表面に連続して形成されたソース拡散領域を有する不揮発性半導体記憶装置において、前記ソース拡散領域は、前記ソース拡散領域の延伸方向と平行な方向の断面において、凹部および凸部が連続的に交互に繰り返される形状を成しており、前記凸部上面から凹部底面の深さが１０００Å以下となり、前記ソース領域をシリサイド化することを特徴としていると表現することが可能である。
【産業上の利用可能性】
【００６６】
本発明の半導体記憶装置は、低抵抗のソース拡散領域を有しており、例えば、フラッシュメモリ等の不揮発性半導体記憶装置に好適である。
【図面の簡単な説明】
【００６７】
【図１】本発明の不揮発性半導体記憶装置の平面図である。
【図２】上記不揮発性半導体記憶装置を、図１に示すＡ−Ａ破線と基板の法線とを含む平面で切断したときの断面図である。
【図３】上記不揮発性半導体記憶装置を、図１に示すＢ−Ｂ破線と基板の法線とを含む平面で切断したときの断面図である。
【図４】上記不揮発性半導体記憶装置を、図１に示すＣ−Ｃ破線と基板の法線とを含む平面で切断したときの断面図である。
【図５】上記不揮発性半導体記憶装置を、図１に示すＤ−Ｄ破線と基板の法線とを含む平面で切断したときの断面図である。
【図６】上記不揮発性半導体記憶装置を、図１に示すＥ−Ｅ破線と基板の法線とを含む平面で切断したときの断面図である。
【図７】（ａ）〜（ｄ）は本揮発性半導体記憶装置の製造プロセスを示す工程図である。
【図８】（ａ）〜（ｃ）は上記製造プロセスの一部をより詳細に示す工程図である。
【図９】上記不揮発性半導体記憶装置で実施可能なウェル構造を示す断面図である。
【符号の説明】
【００６８】
１  不揮発性半導体記憶装置
２  （Ｐ型）ウェル
４  （Ｐ型）基板
５  ソース領域
６  ドレイン領域
７  ゲート領域
１０３  制御ゲート
１０４  ソース拡散層
１０５  ドレイン拡散層
２０１  チャネル層
２０４（２０４ａ〜２０４ｃ）  シリサイド
２０５  層間絶縁膜
２０６  コンタクトプラグ
２０７  メタル配線
２０９  ゲート酸化膜
２１０  浮遊ゲート
２１１  ＯＮＯ絶縁膜
２１３  素子分離層
２１９  サイドウォール
４０２  （ハードマスク用）ＳｉＮ
４０３  レジストマスク
４０４  トレンチ
５０７  レジストマスク
ｄ’  ｄ  トレンチ深さ
θ  トレンチ角度
Ｌｘ・Ｌｙ  立ち上がり部
Ｌｐ・Ｌｑ  下壁層およびシリサイド界面の端部
【図１】
2006318985.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006318985.tif 000008
【図７】
2006318985.tif 000009
【図８】
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【図９】
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