(57)【要約】【課題】半導体素子の製造方法を提供する。【解決手段】活性領域が定義された半導体基板２１０上にゲート電極パターンを形成した後、その上に層間絶縁膜を形成してから、層間絶縁膜のうち活性領域上に置かれた部分をエリアタイプでエッチングしてゲート電極パターン両側に自己整列方式でコンタクトホールを形成し、次いで、このコンタクトホールを通じてイオン注入を実施してソース／ドレイン領域２４０を形成する半導体素子の製造方法。これにより、熱的負担によりソース／ドレイン領域プロファイルが影響される問題がなく、イオン注入マスク用のフォトレジストパターン形成工程の回数を減らして工程の単純化を図れ、プラグ効果によるトランジスタの特性変動を減少させうる。【選択図】図１０
2006332651.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に活性領域を定義する素子分離膜を形成するステップと、
前記活性領域を横切るゲート電極パターンを形成するステップと、
前記ゲート電極パターン上に層間絶縁膜を形成するステップと、
前記層間絶縁膜の一部をエッチングして前記活性領域の表面全体を露出することによって、前記ゲート電極パターンの側壁及び上面に連結されて自己整列方式でコンタクトホールを形成するステップと、
前記コンタクトホールを通じて第１濃度でイオン注入を実施して前記半導体基板内にソース／ドレイン領域を形成するステップと、を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記ゲート電極パターンは、前記半導体基板の周辺回路領域に形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記コンタクトホールを通じて前記第１濃度よりさらに高い第２濃度でイオン注入を実施して前記ソース／ドレイン領域内に高濃度の不純物領域を形成するステップをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記コンタクトホールを形成するステップは、
前記層間絶縁膜上に前記層間絶縁膜のうち、前記活性領域上に置かれた部分をエリアタイプで露出させるためのフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをエッチングマスクとして前記半導体基板が露出されるまで前記層間絶縁膜をエッチングするステップと、を含み、
前記ソース／ドレイン領域を形成するステップは、
前記フォトレジストパターンをイオン注入マスクとして前記第１濃度でイオン注入を実施することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記フォトレジストパターンを前記ソース／ドレイン領域形成のためのイオン注入マスクとして前記第１濃度よりさらに高い第２濃度でイオン注入を実施して、前記ソース／ドレイン領域内に高濃度の不純物領域を形成するステップをさらに含むことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記コンタクトホールを充填する導電膜を蒸着するステップと、
前記導電膜をパターニングして、前記コンタクトホールを充填するコンタクトプラグ及び前記コンタクトプラグと一体に連結されたビットラインを形成するステップと、をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
活性領域が定義された半導体基板の周辺回路領域にゲート電極パターンを形成するステップと、
前記ゲート電極パターン上に層間絶縁膜を形成するステップと、
前記層間絶縁膜のうち前記周辺回路領域のＮＭＯＳ領域を定義する活性領域上に置かれた部分をエリアタイプでエッチングして前記ＮＭＯＳ領域のゲート電極パターンを露出させつつ前記ＮＭＯＳ領域のゲート電極パターンの両側に自己整列方式で第１コンタクトホールを形成するステップと、
前記第１コンタクトホールを通じて第１濃度でＮ型ドープ剤イオン注入を実施して前記半導体基板内にＮ型ソース／ドレイン領域を形成するステップと、
前記層間絶縁膜のうち前記周辺回路領域のＰＭＯＳ領域を定義する活性領域上に置かれた部分をエリアタイプでエッチングして前記ＰＭＯＳ領域のゲート電極パターンを露出させつつ、前記ＰＭＯＳ領域のゲート電極パターン両側に自己整列方式で第２コンタクトホールを形成するステップと、
前記第２コンタクトホールを通じて前記第１濃度でＰ型ドープ剤イオン注入を実施して前記半導体基板内にＰ型ソース／ドレイン領域を形成するステップと、を含むことを特徴とする半導体素子の製造方法。
【請求項８】
前記Ｎ型ソース／ドレイン領域を形成するステップに後続して、
前記第１コンタクトホールを通じて前記第１濃度よりさらに高い第２濃度でＮ型ドープ剤イオン注入を実施して前記Ｎ型ソース／ドレイン領域内に高濃度のＮ＋不純物領域を形成するステップをさらに含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記第１コンタクトホールを形成するステップ、前記Ｎ型ソース／ドレイン領域を形成するステップ、及び前記高濃度のＮ＋不純物領域を形成するステップは、同じフォトレジストパターンを用いることを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記Ｐ型ソース／ドレイン領域を形成するステップに後続して、
前記第２コンタクトホールを通じて前記第１濃度よりさらに高い第２濃度でＰ型ドープ剤イオン注入を実施して前記Ｐ型ソース／ドレイン領域内に高濃度のＰ＋不純物領域を形成するステップをさらに含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１１】
前記第２コンタクトホールを形成するステップ、前記Ｐ型ソース／ドレイン領域を形成するステップ、及び前記高濃度のＰ＋不純物領域を形成するステップは、同じフォトレジストパターンを用いることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記第１及び第２コンタクトホールを充填する導電膜を蒸着するステップと、
前記導電膜をパターニングして、前記第１及び第２コンタクトホールを充填する第１及び第２コンタクトプラグと前記第１及び第２コンタクトプラグと一体に連結されたビットラインを形成するステップと、をさらに含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１３】
前記ゲート電極パターンは、ゲート絶縁膜、ゲート導電膜、及びゲートハードマスクが積層された構造で形成し、
前記第２コンタクトホールを形成するステップの間に前記層間絶縁膜と前記ゲートハードマスクとをエッチングして前記ゲート導電膜を露出させる第３コンタクトホールをさらに形成することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１４】
前記第１ないし第３コンタクトホールを充填する導電膜を蒸着するステップと、
前記導電膜をパターニングして、前記第１ないし第３コンタクトホールを充填する第１ないし第３コンタクトプラグ及び前記第１ないし第３コンタクトプラグと一体に連結されたビットラインを形成するステップと、をさらに含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
セル領域と周辺回路領域とに分けられ、活性領域が定義された半導体基板上にゲート絶縁膜、ゲート導電膜、及びゲートハードマスクが積層された構造のゲート電極パターンを形成するステップと、
前記ゲート電極パターン間の半導体基板内にセル領域のソース／ドレイン領域を形成するステップと、
前記ゲート電極パターン間の空間を埋め込む第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜をエッチングして前記セル領域のソース／ドレイン領域を露出させるコンタクトホールを形成し、前記コンタクトホール内に各々ランディングパッドを形成するステップと、
前記第１層間絶縁膜とランディングパッド及びゲート電極パターン上に第２層間絶縁膜を形成するステップと、
前記第２層間絶縁膜上に前記ランディングパッドを露出させて前記第２層間絶縁膜のうち前記周辺回路領域のＮＭＯＳ領域を定義する活性領域上に置かれた部分をエリアタイプで出させるための第１フォトレジストパターンを形成するステップと、
前記第１フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜をエッチングして前記ランディングパッドを露出させるビットラインコンタクトホールを形成し、前記第１及び第２層間絶縁膜をエッチングして前記ＮＭＯＳ領域のゲート電極パターンを露出させつつ、前記ＮＭＯＳ領域のゲート電極パターンの両側に自己整列方式で第１コンタクトホールを形成するステップと、
前記第１フォトレジストパターンをイオン注入マスクとして第１濃度でＮ型ドープ剤イオン注入を実施して前記周辺回路領域のうちＮＭＯＳ領域にＮ型ソース／ドレイン領域を形成した後、前記第１濃度よりさらに高い第２濃度でＮ型ドープ剤イオン注入を実施して前記Ｎ型ソース／ドレイン領域内に高濃度のＮ＋不純物領域を形成するステップと、
前記第１フォトレジストパターンを除去するステップと、を含むことを特徴とする半導体素子の製造方法。
【請求項１６】
前記第２層間絶縁膜上に前記周辺回路領域のゲート導電膜を露出させて前記第２層間絶縁膜のうち前記周辺回路領域のＰＭＯＳ領域を定義する活性領域上に置かれた部分をエリアタイプで露出させるための第２フォトレジストパターンを形成するステップと、
前記第２フォトレジストパターンをエッチングマスクとして前記第１及び第２層間絶縁膜をエッチングして前記ＰＭＯＳ領域のゲート電極パターンを露出させつつ、前記ゲート電極パターンの両側に自己整列方式で第２コンタクトホールを形成し、前記第２層間絶縁膜とゲートハードマスクをエッチングして前記ゲート導電膜を露出させる第３コンタクトホールを形成するステップと、
前記第２フォトレジストパターンをイオン注入マスクとして第１濃度でＰ型ドープ剤イオン注入を実施して前記周辺回路領域のうちＰＭＯＳ領域にＰ型ソース／ドレイン領域を形成した後、前記第１濃度よりさらに高い第２濃度でＰ型ドープ剤イオン注入を実施して前記Ｐ型ソース／ドレイン領域内に高濃度のＰ＋不純物領域を形成するステップと、
前記第２フォトレジストパターンを除去するステップと、をさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記ビットラインコンタクトホールと第１ないし第３コンタクトホールを充填する導電膜を蒸着するステップと、
前記導電膜をパターニングして、前記ビットラインコンタクトホールを充填するビットラインコンタクトプラグ、前記第１ないし第３コンタクトホールを充填する第１ないし第３コンタクトプラグ、及び前記ビットラインコンタクトプラグ、第１ないし第３コンタクトプラグと一体に連結されたビットラインを形成するステップと、をさらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記ビットラインを形成するステップは、前記ゲートハードマスクが露出されるまで前記導電膜をエッチングすることを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記第１コンタクトホールを形成する前に、
前記第１層間絶縁膜をリフローさせるステップと前記第２層間絶縁膜をリフローさせるステップとをさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２０】
前記第１コンタクトホールを形成する前に、
前記ランディングパッドをアニーリングするステップをさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに具体的には、ビットラインコンタクトプラグ及びビットラインを有する半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子のパターンが微細化されつつ、従来は、ビットラインに連結されるコンタクト形成工程をセル領域と周辺回路領域とで各々分離して進めていた。これは、セル領域のコンタクトホールの形成は、層間絶縁膜として使われる酸化膜のみをエッチングするためにエッチングターゲットが少ない一方、周辺回路領域のコンタクトホール形成は、ゲートハードマスクとして使われる窒化膜と活性領域である半導体基板のレベルまで層間絶縁膜をエッチングするためにエッチングターゲットの差が大きいからである。ところが、このような工程は、セル領域及び周辺回路領域でのビットラインコンタクトのために実施する複数のフォトレジストパターン形成工程により工程が複雑で製造コストが高まる問題がある。
【０００３】
したがって、高いエッチング選択比を有する条件を開発してセル領域のビットラインコンタクトと周辺回路領域のＮＭＯＳソース／ドレイン領域とに連結されるコンタクト形成工程をマージ（ｍｅｒｇｅ）して進行させた後、周辺回路領域のゲート導電膜に連結されるコンタクト及びＰＭＯＳソース／ドレイン領域に連結するコンタクトを形成する次のような方法が提案された。
【０００４】
図１ないし図７は、従来技術によるビットラインコンタクトプラグ及びビットライン形成工程を示す断面図であって、これを参照して従来のセル領域及び周辺回路領域でのビットラインコンタクトプラグ及びビットライン形成工程を説明する。
【０００５】
まず、図１を参照すれば、半導体基板１０に素子分離膜１５を形成した後、ゲート絶縁膜２０、ゲート導電膜２５、及びゲートハードマスク３０が積層された構造のゲート電極パターンを形成する。次いで、ゲート電極パターンの両側壁にゲートスペーサ３５を形成する。セル領域のゲート電極パターン間の半導体基板１０内にドープ剤イオン注入を実施してセル領域のソース／ドレイン領域４０を形成する。
【０００６】
次いで、半導体基板１０上に周辺回路領域のＮＭＯＳ領域をオープンする第１フォトレジストパターン４５を形成する。第１フォトレジストパターン４５をイオン注入マスクとしてＮ型ドープ剤イオン注入を実施し、Ｎ型ソース／ドレイン領域５０を形成する。次いで、第１フォトレジストパターン４５を除去する。
【０００７】
図２を参照して、半導体基板１０上に周辺回路領域のＰＭＯＳ領域をオープンする第２フォトレジストパターン５５を形成する。第２フォトレジストパターン５５をイオン注入マスクとしてＰ型ドープ剤イオン注入を実施し、Ｐ型ソース／ドレイン領域６０を形成する。次いで、第２フォトレジストパターン５５を除去する。
【０００８】
図３を参照すれば、半導体基板１０上に隣接するゲート電極パターン間の空間を埋め込む第１層間絶縁膜６５を形成した後、その上面を平坦化する。次いで、セル領域のソース／ドレイン領域４０を露出させるコンタクトホールを自己整列方式で形成し、コンタクトホールを完全に埋め込むドープトポリシリコン膜を形成する。次いで、ゲートハードマスク３０の上面が露出されるようにドープトポリシリコン膜を平坦化する。このようにして、セル領域のソース／ドレイン領域４０に接するランディングパッド７０を形成する。
【０００９】
次いで、図４のように半導体基板１０上に第２層間絶縁膜７５を形成（必要ならば、平坦化工程まで進行）し、第２層間絶縁膜７５上にセル領域のランディングパッド７０を露出させて、周辺回路領域のＮ型ソース／ドレイン領域５０をコンタクトタイプで露出させるための第３フォトレジストパターン８０を形成する。この第３フォトレジストパターン８０をエッチングマスクとして第２層間絶縁膜７５をエッチングしてランディングパッド７０を露出させるビットラインコンタクトホール８２を形成する。そして、第１及び第２層間絶縁膜６５、７５をエッチングしてＮ型ソース／ドレイン領域５０を露出させる第１コンタクトホール８４を形成する。このように、ビットラインコンタクトと周辺回路領域のＮＭＯＳソース／ドレイン領域とに連結されるコンタクト形成工程をマージして進行させる。
【００１０】
次いで、第３フォトレジストパターン８０を、今回はイオン注入マスクとして、半導体基板１０にＮ＋ドープ剤を高濃度で注入し、Ｎ型ソース／ドレイン領域５０内に高濃度のＮ＋不純物領域５２を形成してコンタクト抵抗の減少を図る。次いで、第３フォトレジストパターン８０を除去する。
【００１１】
図５を参照したステップで、第２層間絶縁膜７５上に周辺回路領域のゲート導電膜２５を露出させて、Ｐ型ソース／ドレイン領域６０をコンタクトタイプで露出させるための第４フォトレジストパターン９０を形成する。この第４フォトレジストパターン９０をエッチングマスクとして第２層間絶縁膜７５とゲートハードマスク３０をエッチングしてゲート導電膜２５を露出させる第２コンタクトホール９２を形成する。また、第１及び第２層間絶縁膜６５，７５をエッチングしてＰ型ソース／ドレイン領域６０を露出させる第３コンタクトホール９４を形成する。
【００１２】
次いで、第４フォトレジストパターン９０を、今回はイオン注入マスクとして、半導体基板１０にＰ＋ドープ剤を高濃度で注入して、Ｐ型ソース／ドレイン領域６０内に高濃度のＰ＋不純物領域６２を形成する。次いで、第４フォトレジストパターン９０を除去する。
【００１３】
図６を参照して、ビットラインコンタクトホール８２と第１ないし第３コンタクトホール８４，９２，９４を充填する導電膜９５を蒸着する。次いで、図７のようにパターニングして、ビットラインコンタクトホール８２を充填するビットラインコンタクトプラグ９５ａと、第１ないし第３コンタクトホール８４，９２，９４を充填する第１ないし第３コンタクトプラグ９５ｂ，９５ｃ，９５ｄと、そして、このようなコンタクトプラグ９５ａ，９５ｂ，９５ｃ，９５ｄと一体に連結されたビットライン９５ｅとを形成する。
【００１４】
ところで、この方法では、周辺回路領域のソース／ドレイン領域５０，６０を形成した後、第１及び第２層間絶縁膜６５，７５を形成するので、第１及び第２層間絶縁膜６５，７５としてＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を使用する場合、平坦化のためにＢＰＳＧのリフロー温度を過度に高めれば、ソース／ドレイン領域５０，６０のドープ剤拡散が激しくなってプロファイルが変化する。そして、ソース／ドレイン領域５０，６０を形成した後、セル領域にランディングパッド７０を形成するので、ランディングパッド７０のアニーリング温度を過度に高める場合にも、ソース／ドレイン領域５０，６０のドープ剤拡散が激しくなってプロファイルが変化する。したがって、ソース／ドレイン領域５０，６０のプロファイルに影響を与えない程度で第１及び第２層間絶縁膜６５、７５のリフロー工程及びランディングパッド７０のアニーリング工程での熱的負担（ｈｅａｔ  ｂｕｄｇｅｔ）を考慮せねばならない。ところが、第１及び第２層間絶縁膜６５、７５のリフロー温度が低ければ、平坦化がよくなされず、ランディングパッド７０のアニーリング温度が低ければ、セル領域トランジスタの漏れ電流が増加する問題がある。漏れ電流は、半導体素子の電気的性能（ｐｅｒｆｏｒｍａｎｃｅ）を低下させ、製造工程では収率（ｙｉｅｌｄ）を落とす原因の１つである。
【００１５】
また、この方法は、セル領域のソース／ドレイン領域４０を形成する時、ＮＭＯＳ領域にＮ型ソース／ドレイン領域５０を形成する時、ＰＭＯＳ領域にＰ型ソース／ドレイン領域６０を形成する時、Ｎ型ソース／ドレイン領域５０内にＮ＋不純物領域５２を形成する時、およびＰ型ソース／ドレイン領域６０内にＰ＋不純物領域６２を形成する時に、各々別個のイオン注入マスク用のフォトレジストパターン形成工程が必要である。総５回のフォトレジストパターン形成工程が必要なので、全体工程が相変らず複雑であり、製造コストが高い。
【００１６】
また、第３及び／または第４フォトレジストパターン８０、９０の誤整列が発生する場合、Ｎ＋不純物領域５２及び／またはＰ＋不純物領域６２とゲートスペーサ３５間の距離が一定しておらず、非対称的になるので、プラグ効果による周辺回路領域のトランジスタの特性変動が激しい。前記プラグ効果とは、過度にまたは非対称的にインプラント（ｉｍｐｌａｎｔ）を行なうことによって、スレショルド電圧が所望値以下に急に落ちるか、オフ電流（ｏｆｆ  ｃｕｒｒｅｎｔ）が流れる現象をいう。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、熱的負担によりソース／ドレイン領域プロファイルが影響する問題がなく、イオン注入マスク用のフォトレジストパターン形成工程の回数を減らして工程の単純化を期することができ、プラグ効果によるトランジスタの特性変動を減少させうる半導体素子の製造方法を提供する。
【課題を解決するための手段】
【００１８】
本発明による半導体素子の製造方法では、活性領域が定義された半導体基板上にゲート電極パターンを形成した後、前記ゲート電極パターン上に層間絶縁膜を形成し、前記層間絶縁膜のうち前記活性領域上に置かれた部分をエリアタイプでエッチングして前記ゲート電極パターンを露出させつつ、前記ゲート電極パターンの両側に自己整列方式でコンタクトホールを形成する。次いで、前記コンタクトホールを通じてイオン注入を実施して前記半導体基板内にソース／ドレイン領域を形成する。
【００１９】
このように層間絶縁膜を形成した後、ソース／ドレイン領域を形成するので、層間絶縁膜をＯＢＰＳＧなどを使用して高温でリフローさせるとしても、このリフロー工程での熱的負担によりソース／ドレイン領域のプロファイルが影響される問題がない。
【００２０】
一方、本明細書で’エリアタイプでエッチング／露出“させるということは、活性領域の一部のみをエッチング／露出させること、すなわち、コンタクトタイプでエッチング／露出させることではなく、活性領域の形状通り活性領域に該当する部位全体をエッチング／露出させるということを意味する。
【００２１】
本発明による半導体素子の他の製造方法では、活性領域が定義された半導体基板の周辺回路領域にゲート電極パターンを形成した後、前記ゲート電極パターン上に層間絶縁膜を形成する。前記層間絶縁膜のうち、前記周辺回路領域のＮＭＯＳ領域を定義する活性領域上に置かれた部分をエリアタイプでエッチングして前記ＮＭＯＳ領域のゲート電極パターンを露出させつつ、前記ＮＭＯＳ領域のゲート電極パターンの両側に自己整列方式で第１コンタクトホールを形成する。前記第１コンタクトホールを通じて第１濃度でＮ型ドープ剤イオン注入を実施して前記半導体基板内にＮ型ソース／ドレイン領域を形成した後、前記層間絶縁膜のうち、前記周辺回路領域のＰＭＯＳ領域を定義する活性領域上に置かれた部分をエリアタイプでエッチングして前記ＰＭＯＳ領域のゲート電極パターンを露出させつつ、前記ＰＭＯＳ領域のゲート電極パターン両側に自己整列方式で第２コンタクトホールを形成する。前記第２コンタクトホールを通じて前記第１濃度でＰ型ドープ剤イオン注入を実施して前記半導体基板内にＰ型ソース／ドレイン領域を形成する。
【００２２】
この際、前記Ｎ型ソース／ドレイン領域を形成するステップに後続して、前記第１コンタクトホールを通じて前記第１濃度よりさらに高い第２濃度でＮ型ドープ剤イオン注入を実施して前記Ｎ型ソース／ドレイン領域内に高濃度のＮ＋不純物領域を形成するステップをさらに含みうるが、この時、前記第１コンタクトホールを形成するステップで形成して用いるフォトレジストパターンを前記Ｎ型ソース／ドレイン領域を形成するステップ及び前記高濃度のＮ＋不純物領域を形成するステップでそのまま利用しうる。これにより、イオン注入マスク用のフォトレジストパターン形成工程の回数を減らして工程の単純化を図り得る。
【００２３】
このような、前記Ｐ型ソース／ドレイン領域を形成するステップに後続して、前記第２コンタクトホールを通じて前記第１濃度よりさらに高い第２濃度でＰ型ドープ剤イオン注入を実施して前記Ｐ型ソース／ドレイン領域内に高濃度のＰ＋不純物領域を形成するステップをさらに含むことができ、同様に、前記第２コンタクトホールを形成するステップで形成して用いるフォトレジストパターンを前記Ｐ型ソース／ドレイン領域を形成するステップ及び前記高濃度のＰ＋不純物領域を形成するステップとしてそのまま利用しうる。
【００２４】
この方法によれば、前記層間絶縁膜をエリアタイプでエッチングして前記ソース／ドレイン領域及び不純物領域を形成するので、プラグ効果による周辺回路領域のトランジスタの特性変動を減少させうる。
【００２５】
本発明による半導体素子のさらに他の製造方法では、セル領域と周辺回路領域とに分けられ、活性領域が定義された半導体基板上にゲート絶縁膜、ゲート導電膜及びゲートハードマスクが積層された構造のゲート電極パターンを形成する。前記セル領域の半導体基板内にセル領域ソース／ドレイン領域を形成する。前記ゲート電極パターン間の空間を埋め込む第１層間絶縁膜を形成した後、前記第１層間絶縁膜をエッチングして前記セル領域ソース／ドレイン領域を露出させるコンタクトホールを形成して、前記コンタクトホール内に各々ランディングパッドを形成する。前記第１層間絶縁膜とランディングパッド及びゲート電極パターン上に第２層間絶縁膜を形成した後、前記第２層間絶縁膜上に前記ランディングパッドを露出させて前記第２層間絶縁膜のうち前記周辺回路領域のＮＭＯＳ領域を定義する活性領域上に置かれた部分をエリアタイプで露出させるための第１フォトレジストパターンを形成する。前記第１フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜をエッチングして前記ランディングパッドを露出させるビットラインコンタクトホールを形成し、前記第１及び第２層間絶縁膜をエッチングして前記ＮＭＯＳ領域のゲート電極パターンを露出させつつ、前記ＮＭＯＳ領域のゲート電極パターンの両側に自己整列方式で第１コンタクトホールを形成する。前記第１フォトレジストパターンをイオン注入マスクとして第１濃度のＮ型ドープ剤イオン注入を実施して、前記周辺回路領域のうちＮＭＯＳ領域にＮ型ソース／ドレイン領域を形成した後、前記第１濃度よりさらに高い第２濃度のＮ型ドープ剤イオン注入を実施して前記Ｎ型ソース／ドレイン領域内に高濃度のＮ＋不純物領域を形成する。前記第１フォトレジストパターンを除去する。
【００２６】
この方法では、第１及び第２層間絶縁膜、そしてランディングパッドを形成した後に周辺回路領域のソース／ドレイン領域を形成する。したがって、第１及び第２層間絶縁膜リフロー工程及びランディングパッドアニーリング工程での熱的負担によりソース／ドレイン領域プロファイルが影響されることはない。そして、ソース／ドレイン領域形成と不純物領域の形成工程をマージすることによって、イオン注入マスク用のフォトレジストパターン形成工程の回数を減らして工程の単純化を図り得る。また、第１及び第２層間絶縁膜をエリアタイプでエッチングしてソース／ドレイン領域及び不純物領域を形成するので、プラグ効果による周辺回路領域のトランジスタの特性変動を減少させうる。
【発明の効果】
【００２７】
本発明によれば、周辺回路領域でのＮ型ソース／ドレイン領域の形成工程とＮ＋不純物領域の形成工程とをマージし、Ｐ型ソース／ドレイン領域の形成工程とＰ＋不純物領域の形成工程とをマージすることによって、従来に比べてフォトレジストパターンの形成工程の回数を減らすことができ、工程の単純化が図れて、製造コストを低減しうる。
【００２８】
また、Ｎ＋不純物領域とＰ＋不純物領域とを形成する時、エリアタイプでオープンした後、イオン注入を実施するので、プラグ効果がトランジスタごとに同一であり、特性散布を減らすことができる。
【発明を実施するための最良の形態】
【００２９】
以下、添付した図面に基づいて本発明の望ましい実施形態を説明する。しかし、本発明の実施形態は、多様な形態に変形でき、本発明の範囲が後述する実施形態によって限定されると解釈されてはならない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状はさらに明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。
【００３０】
図８ないし図１３は、本発明による半導体素子の製造方法を示す断面図である。
【００３１】
図８を参照すれば、半導体基板２１０に浅いトレンチ素子分離膜（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ：ＳＴＩ）のような素子分離膜２１５を形成して活性領域を定義する。次いで、半導体基板２１０上にゲート絶縁膜２２０、ゲート導電膜２２５、及びゲートハードマスク２３０が積層された構造のゲート電極パターンを形成する。次いで、ゲート電極パターンの両側壁にゲートスペーサ２３５を形成する。次いで、セル領域のゲート電極パターン間の半導体基板２１０内にドープ剤イオン注入を実施してセル領域のソース／ドレイン領域２４０を形成する。
【００３２】
ゲート絶縁膜２２０は、主に酸化膜系列を使用し、ゲート導電膜２２５はポリシリコン、タングステン、タングステンシリサイド、タングステンナイトライドなどの単独または組み合わせられた構造を用いる。ゲートハードマスク２３０は、コンタクトホールの形成など後続工程でゲート導電膜２２５がアタック（ａｔｔａｃｋ）されることを防止し、またゲート導電膜２２５と後続のコンタクトプラグとの電気的短絡（ｓｈｏｒｔ）を防止する役割を果たす。このためにシリコン酸化窒化膜、シリコン酸化膜、またはシリコン窒化膜をゲートハードマスク２３０の物質として使用する。ゲートスペーサ２３５は、このようなゲート電極パターンが形成されたプロファイルに沿って絶縁膜を薄く蒸着した後、全面エッチング（ｂｌａｎｋｅｔ  ｅｔｃｈ）を実施して形成する。ゲートスペーサ２３５は、コンタクトホール形成など後続工程でゲート電極パターン側面のアタックを防止するためのものである。したがって、ゲートスペーサ２３５は、窒化膜の単独、シリコン酸化膜と窒化膜とが積層された構造、または窒化膜／酸化膜／窒化膜構造など多様な構造で形成し、ここで使われる窒化膜は、シリコン酸化窒化膜またはシリコン窒化膜を含む。
【００３３】
次いで、図９を参照すれば、隣接するゲート電極パターン間の空間を埋め込む第１層間絶縁膜２４５を形成した後、第１層間絶縁膜２４５の上面を平坦化する。第１層間絶縁膜２４５はＢＰＳＧ膜、ＢＳＧ（Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ−Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜、またはＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）膜などのシリコン酸化膜系列の物質で形成する。平坦化方法は、リフローまたはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）が可能である。この際、周辺回路領域にまだソース／ドレイン領域が形成される前であるために、リフローを高温で進行しても良い。次いで、セル領域のソース／ドレイン領域２４０を露出させるコンタクトホールを自己整列方式で形成し、コンタクトホールを完全に埋め込む導電膜を形成する。次いで、ゲートハードマスク２３０の上面が露出されるように導電膜を平坦化する。これにより、コンタクトホール内に各々セル領域のソース／ドレイン領域２４０に接するランディングパッド２５０を形成する。ランディングパッド２５０は、主にドープトポリシリコン膜で形成し、ドープトポリシリコン膜以外にもタングステン膜、Ｔｉ膜、ＴｉＮ膜などを使用しうる。ランディングパッド２５０のうち、一部（真中にあるもの）は、後続工程によりビットラインコンタクトプラグと接続されて他の一部（縁部にあるもの）は、ストレージノードコンタクトプラグと接続される。ランディングパッド２５０を形成した後には、アニーリング工程を実施する。この際、周辺回路領域にまだソース／ドレイン領域が形成される前であるために、ランディングパッド２５０のアニーリングを高温で行っても良い。したがって、セル領域トランジスタの漏れ電流を減少させるのに十分な高温でランディングパッド２５０のアニーリング工程を実施しうる。例えば、８５０℃程度の高温工程が可能になることで、セル領域トランジスタの漏れ電流が大きく改善される。したがって、漏れ電流特性が優れた半導体素子を製造しうる。
【００３４】
図１０を参照すれば、図９の結果物の上に、すなわち、第１層間絶縁膜２４５とランディングパッド２５０及びゲート電極パターン上に第２層間絶縁膜２５５を形成する。第２層間絶縁膜２５５もＢＰＳＧ膜、ＢＳＧ膜、ＰＳＧ膜、ＰＥ−ＴＥＯＳ膜、またはＨＤＰ膜などの酸化膜系列の物質で形成しうる。必要である場合、第２層間絶縁膜２５５の平坦化のためのリフロー工程を実施できるが、周辺回路領域にまだソース／ドレイン領域が形成される前であるために、リフローを高温で行っても良い。次いで、第２層間絶縁膜２５５上にセル領域のランディングパッド２５０を露出させて第２層間絶縁膜２５５のうち、周辺回路領域のＮＭＯＳ領域を定義する活性領域上に置かれた部分をエリアタイプで露出させるための第１フォトレジストパターン２６０を形成する。前述したように、’エリアタイプでエッチング／露出“させるということは、活性領域の一部のみをエッチング／露出させること、すなわち、コンタクトタイプでエッチング／露出させることではなく、活性領域の形状通り活性領域に該当する部位全体をエッチング／露出させるということを意味する。
【００３５】
この第１フォトレジストパターン２６０をエッチングマスクとして第２層間絶縁膜２５５をエッチングしてランディングパッド２５０を露出させるビットラインコンタクトホール２６２を形成する。そして、半導体基板２１０が露出されるまで第１及び第２層間絶縁膜２４５，２５５をエッチングしてＮＭＯＳ領域のゲート電極パターンを露出させつつ、ＮＭＯＳ領域のゲート電極パターンの両側に自己整列方式で第１コンタクトホール２６４を形成する。次いで、第１フォトレジストパターン２６０を、今回はイオン注入マスクとして第１濃度のＮ型ドープ剤イオン注入を実施し、周辺回路領域のＮＭＯＳ領域にＮ型ソース／ドレイン領域２７０を形成する。前記第１濃度は、約Ｅ×１０１１〜Ｅ×１０１３ａｔｏｍｓ／ｃｍ３範囲内であり得る。次いで、この第１フォトレジストパターン２６０を続けてイオン注入マスクとして前記第１濃度よりさらに高い第２濃度でＮ型ドープ剤を注入してＮ型ソース／ドレイン領域２７０内に高濃度のＮ＋不純物領域２７２を形成する。Ｎ＋不純物領域２７２は、約Ｅ×１０１５〜Ｅ×１０１６ａｔｏｍｓ／ｃｍ３濃度で、エネルギーは約３０〜４０ｋｅＶで形成しうる。次いで、第１フォトレジストパターン２６０は除去する。
【００３６】
このように、本発明では、従来は他のステップで進行したＮ型ソース／ドレイン領域２７０の形成工程とＮ＋不純物領域２７２の形成工程とをマージする。これにより、イオン注入マスク用のフォトレジストパターン形成工程の回数を減らして工程単純化を図り得る。
【００３７】
また、第１及び第２層間絶縁膜２４５，２５５を形成した後、第１コンタクトホール２６４を形成してからＮ型ソース／ドレイン領域２７０を形成するので、第１コンタクトホール２６４の形成時に発生するエッチングダメージとは関係なくＮ型ソース／ドレイン領域２７０を形成するだけでなく、エッチング時にドープ剤の損失を防止できてコンタクト抵抗を改善させうる長所もある。
【００３８】
次いで、図１１を参照すれば、第２層間絶縁膜２５５上に周辺回路領域のゲート導電膜２２５を露出させて第２層間絶縁膜２５５のうち、周辺回路領域のＰＭＯＳ領域を定義する活性領域上に置かれた部分をエリアタイプで露出させるための第２フォトレジストパターン２８０を形成する。この第２フォトレジストパターン２８０をエッチングマスクとして第１及び第２層間絶縁膜２４５，２５５をエッチングしてＰＭＯＳ領域のゲートパターンを露出させつつ、その両側に自己整列方式で第２コンタクトホール２８２を形成する。そして、第２層間絶縁膜２５５とゲートハードマスク２３０とをエッチングしてゲート導電膜２２５を露出させる第３コンタクトホール２８４も形成する。
【００３９】
次いで、第２フォトレジストパターン２８０をイオン注入マスクとしてＰ型ドープ剤イオン注入を実施し、周辺回路領域のＰＭＯＳ領域にＰ型ソース／ドレイン領域２９０を形成する。次いで、第２フォトレジストパターン２８０を再びイオン注入マスクとして前記第２濃度のＰ型ドープ剤を注入して高濃度のＰ＋不純物領域２９２をＰ型ソース／ドレイン領域２９０内に形成する。Ｐ＋不純物領域２９２は、約Ｅ×１０１５〜Ｅ×１０１６ａｔｏｍｓ／ｃｍ３濃度で、エネルギーは、約３０〜４０ｋｅｖで形成しうる。次いで、第２フォトレジストパターン２８０を除去する。
【００４０】
このように、本発明では、従来は他のステップで進行したＰ型ソース／ドレイン領域２９０の形成工程とＰ＋不純物領域２９２の形成工程とをマージする。これにより、イオン注入マスク用のフォトレジストパターン形成工程の回数を減らし、工程単純化を図り得る。
【００４１】
また、第１及び第２層間絶縁膜２４５、２５５を形成した後、第２コンタクトホール２８２を形成してから、Ｐ型ソース／ドレイン領域２９０を形成するので、第２コンタクトホール２８２の形成時に発生するエッチングダメージとは関係なく、Ｐ型ソース／ドレイン領域２９０を形成できるだけでなく、エッチング時のドープ剤の損失を防止できてコンタクト抵抗を改善させうる。
【００４２】
図１２を参照して、ビットラインコンタクトホール２６２と第１ないし第３コンタクトホール２６４、２８２、２８４を充填する導電膜２９５を蒸着する。導電膜２９５は、ドープトポリシリコン、タングステン、またはタングステン窒化膜であり得る。次いで、図１３のようにパターニングして、ビットラインコンタクトホール２６２を充填するビットラインコンタクトプラグ２９５ａ、第１ないし第３コンタクトホール２６４、２８２、２８４を充填する第１ないし第３コンタクトプラグ２９５ｂ、２９５ｃ、２９５ｄを形成する。ビットラインコンタクトプラグ２９５ｅは、トランジスタの配置または印加電圧によって第１ないし第３コンタクトプラグ２９５ｂ、２９５ｃ、２９５ｄのうち、一部または全部と一体に連結されうる。この際、導電膜２９５をゲートハードマスク２３０が露出されるまでエッチングすることが必要である。
【００４３】
このように、本発明では第１及び第２層間絶縁膜２４５、２５５を形成した後、周辺回路領域のソース／ドレイン領域２７０、２９０を形成するので、ＢＰＳＧなどを第１及び第２層間絶縁膜２４５、２５５として使用する場合、平坦化のためのリフロー温度によりソース／ドレイン領域２７０、２９０のプロファイルが変化する恐れがない。したがって、第１及び第２層間絶縁膜２４５、２５５のリフロー温度に制限がないので、所望の平坦化が得られる程度に高温のリフロー工程を進行させうる。また、セル領域にランディングパッド２５０を形成した後、ソース／ドレイン領域２７０、２９０を形成するので、ランディングパッド２５０のアニーリング温度を高めてもソース／ドレイン領域２７０、２９０のプロファイルに影響を及ぼさない。したがって、ランディングパッド２５０のアニーリング温度に制限がないので、セル領域トランジスタの漏れ電流を減少させるのに十分な高温でランディングパッド２５０アニーリング工程を実施しうる。したがって、漏れ電流特性が優れた半導体素子を製造しうる。
【００４４】
そして、本発明ではＮ型ソース／ドレイン領域２７０の形成工程とＮ＋不純物領域２７２の形成工程とをマージし、Ｐ型ソース／ドレイン領域２９０の形成工程とＰ＋不純物領域２９２の形成工程とをマージするために、セル領域のソース／ドレイン領域２４０を形成するまで含めば、総３回のフォトレジストパターン形成工程が含まれる。したがって、従来に比べてフォトレジストパターン形成工程の回数を減らすことができるので、工程の単純化を図り得る。
【００４５】
また、Ｎ＋不純物領域２７２とＰ＋不純物領域２９２とを形成する時、エリアタイプでオープンした後、イオン注入を実施するので、プラグ効果がトランジスタごとに同一なので特性散布を減らすことができる。
【００４６】
前述した本発明によれば、第１及び第２層間絶縁膜、そして、ランディングパッドを形成した後、周辺回路領域のソース／ドレイン領域を形成するので、第１及び第２層間絶縁膜として使われるＢＰＳＧのリフロー温度により周辺回路領域のソース／ドレイン領域のプロファイルが変化する恐れがない。したがって、第１及び第２層間絶縁膜のリフロー温度に制限がないので、所望の平坦化が得られる程度に高温のリフロー工程を進行させうる。また、ランディングパッドのアニーリング温度に制限がないので、セル領域トランジスタの漏れ電流を減少させるのに十分な高温でランディングパッドのアニーリング工程を実施しうる。したがって、漏れ電流特性が優れた半導体素子を製造しうる。
【００４７】
以上、本発明を詳細に説明したが、本発明は、前記実施形態に限定されず、当業者により多くの変形及び改良が可能である。当業者ならば、本発明がその技術的思想や必須な特徴を変更せずとも、他の具体的な形で実施できるということを理解できるであろう。したがって、前述した実施形態は、あらゆる面で例示的なものであり、限定的なものと理解してはならない。
【産業上の利用可能性】
【００４８】
本発明は、半導体素子の製造関連の技術分野に好適に適用されうる。
【図面の簡単な説明】
【００４９】
【図１】従来の技術によるビットラインコンタクトプラグ及びビットライン形成工程を示す断面図である。
【図２】従来の技術によるビットラインコンタクトプラグ及びビットライン形成工程を示す断面図である。
【図３】従来の技術によるビットラインコンタクトプラグ及びビットライン形成工程を示す断面図である。
【図４】従来の技術によるビットラインコンタクトプラグ及びビットライン形成工程を示す断面図である。
【図５】従来の技術によるビットラインコンタクトプラグ及びビットライン形成工程を示す断面図である。
【図６】従来の技術によるビットラインコンタクトプラグ及びビットライン形成工程を示す断面図である。
【図７】従来の技術によるビットラインコンタクトプラグ及びビットライン形成工程を示す断面図である。
【図８】本発明による半導体素子の製造方法を示す断面図である。
【図９】本発明による半導体素子の製造方法を示す断面図である。
【図１０】本発明による半導体素子の製造方法を示す断面図である。
【図１１】本発明による半導体素子の製造方法を示す断面図である。
【図１２】本発明による半導体素子の製造方法を示す断面図である。
【図１３】本発明による半導体素子の製造方法を示す断面図である。
【符号の説明】
【００５０】
２１０    半導体基板、
２２５    ゲート導電膜、
２３０    ゲートハードマスク、
２３５    ゲートスペーサ、
２４０    ソース／ドレイン領域、
２５０    ランディングパッド、
２６０    第１フォトレジストパターン、
２６２    ビットラインコンタクトホール、
２６４    第１コンタクトホール、
２７０    Ｎ型ソース／ドレイン領域、
２７２    Ｎ＋不純物領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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