(57)【要約】【課題】半導体チップが封入されたパッケージが実装されるボードにおける配線性を向上させること。【解決手段】本発明に係る半導体チップ１は、リファレンスクロックＣＬＫに基づいて動作する複数のハードマクロ２と、複数のハードマクロ２のうち一のハードマクロ２Ａに外部からリファレンスクロックＣＬＫを供給するためのクロック用パッドＰＡＤ−ＣＬＫとを備える。上記一のハードマクロＡに供給されるリファレンスクロックＣＬＫは、複数のハードマクロ２の他のハードマクロ２Ｂ〜２Ｄに順番にリレーされる。【選択図】      図３
2006318976.tif 000002
【特許請求の範囲】
【請求項１】
リファレンスクロックに基づいて動作する複数のハードマクロと、
前記複数のハードマクロのうち一のハードマクロに外部から前記リファレンスクロックを供給するためのクロック用パッドと
を具備し、
前記一のハードマクロに供給される前記リファレンスクロックは、前記複数のハードマクロの他のハードマクロに順番に伝達される
半導体チップ。
【請求項２】
請求項１に記載の半導体チップであって、
前記リファレンスクロックの伝達にのみ用いられる専用配線を更に具備し、
前記複数のハードマクロは、前記専用配線により接続された
半導体チップ。
【請求項３】
請求項１又は２に記載の半導体チップであって、
前記複数のハードマクロ中の電源配線及びグランド配線は、チップ上において、他のロジック回路の電源配線及びグランド配線から切り離されている
半導体チップ。
【請求項４】
請求項３に記載の半導体チップであって、
前記複数のハードマクロの各々は、前記リファレンスクロックを逓倍し前記逓倍されたリファレンスクロックを出力するＰＬＬ回路を備える
半導体チップ。
【請求項５】
請求項４に記載の半導体チップであって、
前記複数のハードマクロの各々は、ＳｅｒＤｅｓ（Serializer/Deserializer）マクロである
半導体チップ。
【請求項６】
請求項４又は５に記載の半導体チップであって、
前記複数のハードマクロの各々は、
チップ外部から供給される前記リファレンスクロックを受け取るための外部入力バッファと、
他のハードマクロから伝達される前記リファレンスクロックを受け取るためのリレー入力バッファと、
更に他のハードマクロに前記リファレンスクロックを伝達するためのリレー出力バッファと、
前記外部入力バッファと前記リレー入力バッファのいずれかを選択入力バッファとして選択し、前記選択入力バッファから供給される前記リファレンスクロックを前記ＰＬＬ回路及び前記リレー出力バッファに出力するセレクタと
を更に備える
半導体チップ。
【請求項７】
請求項６に記載の半導体チップであって、
前記複数のハードマクロは、
第１のハードマクロと、
第２のハードマクロと
を含み、
前記第１のハードマクロの前記外部入力バッファは、前記クロック用パッドに接続され、
前記第１のハードマクロの前記リレー出力バッファは、前記第２のハードマクロの前記リレー入力バッファに接続され、
前記第１のハードマクロの前記セレクタは、前記第外部入力バッファを前記選択入力バッファとして選択し、
前記第２のハードマクロの前記セレクタは、前記第リレー入力バッファを前記選択入力バッファとして選択する
半導体チップ。
【請求項８】
請求項４又は５に記載の半導体チップであって、
前記複数のハードマクロの各々は、
チップ外部から供給される前記リファレンスクロックを受け取るための外部入力バッファと、
他のハードマクロから伝達される前記リファレンスクロックを受け取るための第１及び第２のリレー入力バッファと、
更に他のハードマクロに前記リファレンスクロックを伝達するための第１及び第２のリレー出力バッファと、
前記外部入力バッファ、前記第１及び第２のリレー入力バッファのうちいずれかを選択入力バッファとして選択し、前記選択入力バッファから供給される前記リファレンスクロックを前記ＰＬＬ回路、前記第１及び第２のリレー出力バッファに出力するセレクタと
を更に備える
半導体チップ。
【請求項９】
請求項８に記載の半導体チップであって、
前記第１のリレー入力バッファは、前記各々のハードマクロの辺のうち第１の辺に設けられた第１のリレー入力端子から前記リファレンスクロックを受け取り、
前記第１のリレー出力バッファは、前記第１の辺に設けられた第１のリレー出力端子から前記リファレンスクロックを出力し、
前記第２のリレー入力バッファは、前記各々のハードマクロの辺のうち第２の辺に設けられた第２のリレー入力端子から前記リファレンスクロックを受け取り、
前記第２のリレー出力バッファは、前記第２の辺に設けられた第２のリレー出力端子から前記リファレンスクロックを出力する
半導体チップ。
【請求項１０】
請求項９に記載の半導体チップであって、
前記第１の辺と前記第２の辺は対向する位置にある
半導体チップ。
【請求項１１】
請求項９又は１０に記載の半導体チップであって、
前記複数のハードマクロは、
第１のハードマクロと、
前記第１のハードマクロの鏡像となるように配置される第２のハードマクロと
を含み、
前記第１のハードマクロの前記第２のリレー出力端子は、前記第２のハードマクロの前記第２のリレー入力端子に接続され、
前記第２のハードマクロの前記セレクタは、前記第２のリレー入力バッファを前記選択入力バッファとして選択する
半導体チップ。
【請求項１２】
請求項１１に記載の半導体チップであって、
前記第１のハードマクロの前記外部入力バッファは、前記クロック用パッドに接続され、
前記第１のハードマクロの前記セレクタは、前記外部入力バッファを前記選択入力バッファとして選択する
半導体チップ。
【請求項１３】
請求項３乃至１２のいずれかに記載の半導体チップであって、
バッファを有するリレー用マクロを更に具備し、
前記リレー用マクロは、前記複数のハードマクロのうち第１及び第２のハードマクロとの間に介在し、
前記バッファは、前記第１のハードマクロから出力される前記リファレンスクロックを、前記第２のハードマクロに供給し、
前記リレー用マクロ中の電源配線及びグランド配線は、チップ上において、他のロジック回路の電源配線及びグランド配線から切り離されている
半導体チップ。
【請求項１４】
ボードに実装された請求項１乃至１３のいずれかに記載の半導体チップと、
前記ボードに実装されたクロックドライバと
を具備し、
前記クロックドライバは、一のリファレンスクロック配線を介して、前記半導体チップの前記クロック用パッドに前記リファレンスクロックを供給する
半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ及び半導体集積回路装置に関する。特に、本発明は、半導体チップ及び半導体集積回路装置におけるクロック供給技術に関する。
【背景技術】
【０００２】
高度ＩＴ化社会の基幹となる次世代ブロードバンドネットワークを実現するために、コンピュータサーバやネットワーク機器の高性能化への要求がますます高まってきている。コンピュータサーバやネットワーク機器の高性能化には、ＬＳＩ間で高速にデータ転送を行うことが不可欠である。高速通信方式としては、データ間のタイミング調整の煩わしさを回避するため、一本の伝送路を用いてデータをまとめて伝送するシリアル通信方式が主流となっている。
【０００３】
シリアル通信には、パラレルデータをシリアルビットストリームに変換するデバイス、及び、その逆の変換処理を実行するデバイスが必要である。このシリアル／パラレル変換処理を行うデバイスは、シリアライザ／デシリアライザ（SerDes: Serializer/Deserializer）と呼ばれている。高速シリアル伝送通信を行う半導体チップ（ＬＳＩチップ）においては、このＳｅｒＤｅｓがハードマクロとしてチップ上に配置され、例えば数Ｇｂｉｔ／ｓのビットレートでのシリアル通信が実現されている。１つの半導体チップに、複数のＳｅｒＤｅｓハードマクロ、例えば１６個のＳｅｒＤｅｓハードマクロが搭載されることもある。
【０００４】
図１は、従来の半導体チップの構成を概略的に示している。図１に示された半導体チップ１０１には、複数のＳｅｒＤｅｓハードマクロ１０２がチップの四辺に隣接して配置されている。各ＳｅｒＤｅｓハードマクロ１０２は、チップ外部からリファレンスクロックＣＬＫを入力するための外部入力バッファ１０４と、そのリファレンスクロックＣＬＫを逓倍するＰＬＬ（Phase Lock Loop）回路１０３を備えている。ＰＬＬ回路１０３は、リファレンスクロックＣＬＫからシリアルデータ送受信用の高速クロックを生成し、その高速クロックをシリアライザ及びデシリアライザに出力する。
【０００５】
高速データ通信の品質を維持するためには、ＰＬＬ回路１０３により生成される高速クロックを安定化する必要がある。その高速クロックの特性は、外部入力バッファ１０４からＰＬＬ回路１０３に供給されるリファレンスクロックＣＬＫの特性にも依存する。もし、リファレンスクロックＣＬＫにノイズやジッタ成分などが混入すると、エラーレートが増加する等の要因によりデータ通信の信頼性が低下してしまう。そのため、リファレンスクロックＣＬＫが半導体チップ１０１内のノイズに影響されないように、半導体チップ１０１のレイアウトを行う必要がある。
【０００６】
例えば、ＳｅｒＤｅｓハードマクロ１０２の電源・グランド配線が、半導体チップ１０１上で、他のロジック回路の電源・グランド配線から切り離される。外部入力バッファ１０４もＳｅｒｄｅｓハードマクロ１０２の内部に配置されており、その電源・グランド配線は、他のロジック回路の電源・グランド配線から切り離されている。これにより、ＳｅｒＤｅｓハードマクロ１０２内のリファレンスクロックＣＬＫは、半導体チップ１０１内の他のロジック回路からの電源・グランド配線を経由したノイズの影響を受けなくなる。
【０００７】
尚、半導体集積回路におけるクロック供給に関連する技術として、以下のものが知られている。
【０００８】
特許文献１に開示された半導体集積回路は、チップの内部回路にクロック信号を配給するクロックバッファセルに電源を専用に供給する専用電源供給線を有する。クロックバッファセルの一部又は全部は、内部回路と外部とのインターフェースとなる入出力回路が配置されたチップ周辺部に配置される。専用電源供給線は、チップ周辺部に配置された入出力回路ならびにクロックバッファセル上に配線される。
【０００９】
特許文献２に開示されたマクロブロックは、各辺に少なくとも一つのクロック入力端子を備える。また、そのマクロブロックは選択回路を備え、その選択回路の入力端には、複数のクロック入力端子にそれぞれ接続される複数の信号配線が接続される。また、選択回路の出力端は、クロック信号供給先の回路素子の入力端に接続される。複数のクロック入力端子のうち選択されたクロック入力端子からのクロック信号が、選択回路を通してクロック信号供給先の回路素子へ選択的に供給される。
【００１０】
【特許文献１】特開平１１−２０４６４９号公報
【特許文献２】特開２０００−２６９３４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図２は、図１に示された半導体チップ１０１が搭載された半導体集積回路装置の構成を概略的に示している。上記半導体チップ１０１は、パッケージ１１０に封入されており、そのパッケージ１１０がボード上に実装されている。ＳｅｒＤｅｓハードマクロ１０２の外部入力バッファ１０４の入力は、チップのＩ／Ｏパッドを通してパッケージピン１１１のいずれかに接続されている。そのパッケージピン１１１、すなわち、リファレンスクロックＣＬＫをＳｅｒＤｅｓハードマクロ１０２に供給するためのパッケージピン１１１は、リファレンスクロック配線１１２を介してクロックドライバＩＣ１１３に接続されている。
【００１２】
ここで、図１に示された半導体チップ１０１は４個のＳｅｒｄｅｓハードマクロ１０２を有するため、リファレンスクロック入力用に４個のパッケージピン１１１が必要となる。それら４個のパッケージピン１１１のそれぞれとクロックドライバＩＣ１１３を接続するために、４本のリファレンスクロック配線１１２がボード上に必要となる。このように、従来技術によれば、同一の半導体チップ１０１に対する同一周波数のクロック供給にも拘わらず、ボード上に複数のリファレンスクロック配線１１２を設ける必要がある。
【課題を解決するための手段】
【００１３】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明に係る半導体チップ（１）は、リファレンスクロック（ＣＬＫ）に基づいて動作する複数のハードマクロ（２）と、それら複数のハードマクロ（２）のうち一のハードマクロ（２Ａ）に外部からリファレンスクロック（ＣＬＫ）を供給するためのクロック用パッド（ＰＡＤ−ＣＬＫ）とを備える。上記一のハードマクロ（Ａ）に供給されるリファレンスクロック（ＣＬＫ）は、複数のハードマクロ（２）の他のハードマクロ（２Ｂ〜２Ｄ）に順番にリレー（伝達）される。
【００１５】
従って、半導体チップ（１）が封入されたパッケージ（１０）がボードに実装される場合、リファレンスクロック入力用に１個のパッケージピン（１１）が割り当てられると十分である。その１個のパッケージピン（１１）が、半導体チップ（１）のクロック用パッド（ＰＡＤ−ＣＬＫ）に接続される。リファレンスクロック（ＣＬＫ）は、ボード上の１本のリファレンスクロック配線（１２）から、その１個のパッケージピン（１１）及びクロックパッド（ＰＡＤ−ＣＬＫ）を介して、上記一のハードマクロ（２Ａ）に供給される。このように本発明によれば、１つの半導体チップ（１）に複数のハードマクロ（２）が設けられた場合、ボード上のリファレンスクロック配線（１２）の本数を削減することが可能となる。従って、配線性が向上し、また、配線容量が低減する。
【発明の効果】
【００１６】
本発明によれば、１つの半導体チップに複数のハードマクロが設けられた場合、ボード上のリファレンスクロック配線の本数を削減することが可能となる。従って、配線性が向上し、また、配線容量が低減する。
【発明を実施するための最良の形態】
【００１７】
添付図面を参照して、本発明による半導体チップ及び半導体集積回路装置を説明する。
【００１８】
１．第１の実施の形態
（回路構成）
図３は、本発明の第１の実施の形態に係る半導体チップ１の構成を概略的に示す回路ブロック図である。図３に示された半導体チップ１において、複数のハードマクロ２Ａ〜２Ｄが、チップの四辺にそれぞれ隣接するように配置されている。
【００１９】
ハードマクロ２Ａ〜２Ｄの各々は、半導体チップ１に外部から供給されるリファレンスクロックＣＬＫに基づいて動作するように構成されている。具体的には、各ハードマクロ２は、入力されたリファレンスクロックＣＬＫを逓倍することにより高速クロックを生成するＰＬＬ回路３を含んでいる。ＰＬＬ回路３により生成された高速クロックは、図示されない信号処理回路に供給される。その信号処理回路は、その高速クロックに基づいて所定の動作を実行する。
【００２０】
例えば、各ハードマクロ２は、データのシリアル／パラレル変換を行うためのシリアライザ／デシリアライザ（SerDes: Serializer/Deserializer）マクロである。この場合、ＰＬＬ回路３は、リファレンスクロックＣＬＫから生成される高速クロックを、シリアライザ及びデシリアライザに出力する。半導体チップ１は、高速シリアル通信を行うためのＬＳＩチップとして機能する。
【００２１】
各ハードマクロ２は、クロック入力端子ＩＮ、リレー入力端子Ｒ１、リレー出力端子Ｒ２を備えている。クロック入力端子ＩＮは、外部から半導体チップ１に供給されるリファレンスクロックＣＬＫを受け取るための端子である。リレー入力端子Ｒ１は、後述されるように、他のハードマクロ２から伝達されるリファレンスクロックＣＬＫを受け取るための端子である。リレー出力端子Ｒ２は、後述されるように、他のハードマクロ２にリファレンスクロックＣＬＫを伝達するための端子である。図３において、リレー入力端子Ｒ１とリレー出力端子Ｒ２は、ハードマクロ２の辺のうち、対向する二辺にそれぞれ設けられている。
【００２２】
また、各ハードマクロ２は、外部入力バッファ４、リレー入力バッファ６、リレー出力バッファ７、及びセレクタ５を内部に有している。セレクタ５は、外部入力バッファ４、リレー入力バッファ６、リレー出力バッファ７、及びＰＬＬ回路３に接続されている。外部入力バッファ４の入力は、クロック入力端子ＩＮに接続されている。外部入力バッファ４は、外部からリファレンスクロックＣＬＫを受け取った場合、そのリファレンスクロックＣＬＫをセレクタ５に出力する。リレー入力バッファ６の入力は、リレー入力端子Ｒ１に接続されている。リレー入力バッファ６は、他のハードマクロ２からリファレンスクロックＣＬＫを受け取った場合、そのリファレンスクロックＣＬＫをセレクタ５に出力する。セレクタ５は、外部入力バッファ４とリレー入力バッファ６のいずれかを「選択入力バッファ」として選択する。そして、セレクタ５は、選択入力バッファから供給されるリファレンスクロックＣＬＫを、ＰＬＬ回路３とリレー出力バッファ７に出力する。リレー出力バッファ７の出力は、リレー出力端子Ｒ２に接続されている。リレー出力バッファ７は、セレクタ５からリファレンスクロックＣＬＫを受け取ると、そのリファレンスクロックＣＬＫをリレー出力端子Ｒ２に出力する。
【００２３】
図３に示される半導体チップ１上において、複数のハードマクロ２Ａ〜２Ｄは、リレー用配線８を介して直列に接続されている。具体的には、ハードマクロ２Ａのリレー出力端子Ｒ２が、リレー用配線８を介して、ハードマクロ２Ｂのリレー入力端子Ｒ１に接続されている。また、ハードマクロ２Ｂのリレー出力端子Ｒ２が、リレー用配線８を介して、ハードマクロ２Ｃのリレー入力端子Ｒ１に接続されている。更に、ハードマクロ２Ｃのリレー出力端子Ｒ２が、リレー用配線８を介して、ハードマクロ２Ｄのリレー入力端子Ｒ１に接続されている。このリレー用配線８は、あるハードマクロ２から他のハードマクロ２へリファレンスクロックＣＬＫを伝送するための専用配線である。
【００２４】
また、半導体チップ１は、外部から供給されるリファレンスクロックＣＬＫを受け取るためのクロック用パッドＰＡＤ−ＣＬＫを有している。そのクロック用パッドＰＡＤ−ＣＬＫは、ハードマクロ２Ａのクロック入力端子ＩＮ（外部入力バッファ４）に接続されている。これにより、複数のハードマクロ２のうちハードマクロ２Ａには、チップ外部からクロック用パッドＰＡＤ−ＣＬＫを介して、リファレンスクロックＣＬＫが供給される。他のハードマクロ２Ｂ〜２Ｄのクロック入力端子ＩＮは、クロック用パッドＰＡＤ−ＣＬＫには接続されない。
【００２５】
尚、複数のハードマクロ２Ａ〜２Ｄ中の電源配線・グランド配線は、半導体チップ１上において、他のロジック回路の電源配線・グランド配線から切り離されている。外部入力バッファ４、セレクタ５、リレー入力バッファ６、及びリレー出力バッファ７も、各ハードマクロ２の内部に配置されており、それらの電源配線・グランド配線は、半導体チップ１上において、他のロジック回路の電源配線・グランド配線から切り離されている。これにより、各ハードマクロ２内のリファレンスクロックＣＬＫは、半導体チップ１内の他のロジック回路からの電源・グランド配線を経由したノイズの影響を受けなくなる。
【００２６】
（動作）
以上に示された構成を有する半導体チップ１において、セレクタ５は次のように設定される。ハードマクロ２Ａのセレクタ５は、外部入力バッファ４を選択入力バッファとして選択するようにチップ上で制御される。一方、ハードマクロ２Ｂ〜２Ｄのセレクタ５は、リレー入力バッファ６を選択入力バッファとして選択するようにチップ上で制御される。よって、ハードマクロ２Ｂ〜２Ｄの外部入力バッファ４は使用されない。この場合の半導体チップ１の動作は、次の通りである。
【００２７】
まず、リファレンスクロックＣＬＫが、チップ外部からクロック用パッドＰＡＤ−ＣＬＫを介して、ハードマクロ２Ａのクロック入力端子ＩＮに供給される。ハードマクロ２Ａにおいて、外部入力バッファ４は、クロック入力端子ＩＮからリファレンスクロックＣＬＫを受け取り、そのリファレンスクロックＣＬＫをセレクタ５に出力する。セレクタ５は、外部入力バッファ４から供給されるリファレンスクロックＣＬＫを、ＰＬＬ回路３及びリレー出力バッファ７に出力する。リレー出力バッファ７は、受け取ったリファレンスクロックＣＬＫを、リレー出力端子Ｒ２に出力する。
【００２８】
ハードマクロ２Ａのリレー出力端子Ｒ２から出力されたリファレンスクロックＣＬＫは、リレー用配線８を通して、ハードマクロ２Ｂのリレー入力端子Ｒ１に伝達される。ハードマクロ２Ｂにおいて、リレー入力バッファ６は、リレー入力端子Ｒ１からリファレンスクロックＣＬＫを受け取り、そのリファレンスクロックＣＬＫをセレクタ５に出力する。セレクタ５は、リレー入力バッファ６から供給されるリファレンスクロックＣＬＫを、ＰＬＬ回路３及びリレー出力バッファ７に出力する。リレー出力バッファ７は、受け取ったリファレンスクロックＣＬＫを、リレー出力端子Ｒ２に出力する。
【００２９】
同様に、ハードマクロ２Ｂのリレー出力端子Ｒ２から出力されたリファレンスクロックＣＬＫは、リレー用配線８を通して、ハードマクロ２Ｃのリレー入力端子Ｒ１に伝達される。ハードマクロ２Ｃのリレー出力端子Ｒ２から出力されたリファレンスクロックＣＬＫは、リレー用配線８を通して、ハードマクロ２Ｄのリレー入力端子Ｒ１に伝達される。このように、本実施の形態によれば、リファレンスクロックＣＬＫは、リレー用配線８を経由しながら、ハードマクロ２Ａ、２Ｂ、２Ｃ、及び２Ｄへと順番に伝達される。すなわち、本実施の形態によれば、クロック用パッドＰＡＤ−ＣＬＫから一のハードマクロ２Ａに供給されるリファレンスクロックＣＬＫが、他のハードマクロ２Ｂ、２Ｃ、及び２Ｄに順番にリレーされる。他の信号による影響を抑えるために、リレー用配線８は、リファレンスクロックＣＬＫをリレーするためだけに用いられる専用配線であることが好ましい。
【００３０】
（効果）
図４は、図３に示された半導体チップ１が搭載された半導体集積回路装置の構成を概略的に示している。上記半導体チップ１は、パッケージ１０に封入されており、そのパッケージ１０がボード上に実装されている。クロック用パッドＰＡＤ−ＣＬＫは、パッケージピン１１のいずれかに接続されている。その１個のパッケージピン１１は、１本のリファレンスクロック配線１２を介してクロックドライバＩＣ１３に接続されている。クロックドライバＩＣ１３は、その１本のリファレンスクロック配線１２を介して、半導体チップ１のクロック用パッドＰＡＤ−ＣＬＫにリファレンスクロックＣＬＫを供給する。半導体チップ１内部において、リファレンスクロックＣＬＫは、複数のハードマクロ２へ順番にリレーされる。
【００３１】
このように、本実施の形態によれば、リファレンスクロック入力用に１個のパッケージピン１１が割り当てられると十分である。また、ボード上には、１本のリファレンスクロック配線１２が設けられると十分である。つまり、１つの半導体チップ１に複数のハードマクロ２が設けられた場合、ボード上のリファレンスクロック配線１２の本数を削減することが可能となる。従って、配線性が向上し、また、配線容量が低減する。
【００３２】
ハードマクロ２中の電源配線及びグランド配線は、チップ上において、他のロジック回路の電源配線及びグランド配線から切り離されていると好ましい。また、複数のハードマクロ２は、リファレンスクロックＣＬＫの伝送にのみ用いられる専用配線８により接続されると好適である。これにより、リファレンスクロックＣＬＫは、半導体チップ１内の他のロジック回路からの電源・グランド配線を経由したノイズの影響を受けなくなる。ハードマクロ２が、リファレンスクロックＣＬＫを逓倍し高速クロックを信号処理回路に供給するＰＬＬ回路３を備える場合、上記構成は特に好ましい。それは、リファレンスクロックＣＬＫがノイズを受けなくなることにより、高速クロックが安定し、その高速クロックに基づく信号処理回路の動作も安定化するからである。例えば、ハードマクロ２がＳｅｒＤｅｓマクロである場合、本発明に係る構成によって、高信頼性・高品質のシリアル通信が実現される。
【００３３】
２．第２の実施の形態
（回路構成）
図５は、本発明の第２の実施の形態に係る半導体チップ１’の構成を概略的に示す回路ブロック図である。図５において、第１の実施の形態に係る構成と同様の構成には同じ符号が付され、その説明は適宜省略される。図５に示された半導体チップ１’において、複数のハードマクロ２Ｅ〜２Ｈが、チップの四辺にそれぞれ隣接するように配置されている。
【００３４】
各ハードマクロ２は、クロック入力端子ＩＮ、第１のリレー入力端子Ｒ１ａ、第２のリレー入力端子Ｒ１ｂ、第１のリレー出力端子Ｒ２ａ、及び第２のリレー出力端子Ｒ２ｂを備えている。第１のリレー入力端子Ｒ１ａと第１のリレー出力端子Ｒ２ａは、ハードマクロ２の同じ辺（第１の辺）に設けられている。また、第２のリレー入力端子Ｒ１ｂと第２のリレー出力端子Ｒ２ｂは、ハードマクロ２の同じ辺（第２の辺）に設けられている。図５において、第１の辺と第２の辺は、対向する位置にある。その場合、第１のリレー入力端子Ｒ１ａと第２のリレー入力端子Ｒ１ｂは、互い対向するように設けられる。また、第１のリレー出力端子Ｒ２ａと第２のリレー出力端子Ｒ２ｂは、互いに対向するように設けられる。
【００３５】
また、各ハードマクロ２は、外部入力バッファ４、第１のリレー入力バッファ６ａ、第２のリレー入力バッファ６ｂ、第１のリレー出力バッファ７ａ、第２のリレー出力バッファ７ｂ、セレクタ５ａ、及びセレクタ５ｂを内部に有している。外部入力バッファ４の入力は、クロック入力端子ＩＮに接続されている。外部入力バッファ４は、外部からリファレンスクロックＣＬＫを受け取った場合、そのリファレンスクロックＣＬＫをセレクタ５ａに出力する。第１のリレー入力バッファ６ａの入力は、第１のリレー入力端子Ｒ１ａに接続されている。また、第２のリレー入力バッファ６ｂの入力は、第２のリレー入力端子Ｒ１ｂに接続されている。第１及び第２のリレー入力バッファ６ａ、６ｂは、他のハードマクロ２からリファレンスクロックＣＬＫを受け取った場合、そのリファレンスクロックＣＬＫをセレクタ５ｂに出力する。
【００３６】
セレクタ５ｂは、第１のリレー入力バッファ６ａと第２のリレー入力バッファ６ｂのいずれかからの出力を、セレクタ５ａに出力する。セレクタ５ａは、外部入力バッファ４とセレクタ５ｂのいずれかからの出力を選択する。つまり、セレクタ５ａ及び５ｂによって、外部入力バッファ４、第１及び第２のリレー入力バッファ６ａ、６ｂのいずれかが「選択入力バッファ」として選択される。セレクタ５ａは、選択入力バッファから供給されるリファレンスクロックＣＬＫを、ＰＬＬ回路３、第１及び第２のリレー出力バッファ７ａ、７ｂに出力する。第１のリレー出力バッファ７ａの出力は、第１のリレー出力端子Ｒ２ａに接続されている。第２のリレー出力バッファ７ｂの出力は、第２のリレー出力端子Ｒ２ｂに接続されている。第１及び第２のリレー出力バッファ７ａ、７ｂは、セレクタ５ａからリファレンスクロックＣＬＫを受け取ると、そのリファレンスクロックＣＬＫを第１及び第２のリレー出力端子Ｒ２ａ、Ｒ２ｂのそれぞれに出力する。
【００３７】
図５に示される半導体チップ１’上において、ハードマクロ２Ｆは、ハードマクロ２Ｅの鏡像となるように配置されている。つまり、マクロ内における各要素の配位が、ハードマクロ２Ｅとハードマクロ２Ｆとで反転している。このような配置関係は、以下「ミラー関係」と参照される。ハードマクロ２Ｇとハードマクロ２Ｅとの間にも、ミラー関係が存在する。ハードマクロ２Ｈとハードマクロ２Ｅに関しては、マクロ内の要素の配位は同じであり、ミラー関係は存在しない。また、ハードマクロ２Ｆとハードマクロ２Ｇに関しても、マクロ内の要素の配位は同じである。
【００３８】
それら複数のハードマクロ２Ｅ〜２Ｈは、半導体チップ１’上において、リレー用配線８を介して直列に接続されている。具体的には、ハードマクロ２Ｅの第２のリレー出力端子Ｒ２ｂが、リレー用配線８を介して、ハードマクロ２Ｆの第２のリレー入力端子Ｒ１ｂに接続されている。また、ハードマクロ２Ｆの第１のリレー出力端子Ｒ２ａが、リレー用配線８を介して、ハードマクロ２Ｇの第２のリレー入力端子Ｒ１ｂに接続されている。更に、ハードマクロ２Ｇの第１のリレー出力端子Ｒ２ａが、リレー用配線８を介して、ハードマクロ２Ｈの第１のリレー入力端子Ｒ１ａに接続されている。
【００３９】
また、ハードマクロ２Ｅのクロック入力端子ＩＮ（外部入力バッファ４）は、クロック用パッドＰＡＤ−ＣＬＫに接続されている。これにより、複数のハードマクロ２のうちハードマクロ２Ｅには、チップ外部からクロック用パッドＰＡＤ−ＣＬＫを介して、リファレンスクロックＣＬＫが供給される。他のハードマクロ２Ｆ〜２Ｈのクロック入力端子ＩＮは、クロック用パッドＰＡＤ−ＣＬＫには接続されない。
【００４０】
尚、ハードマクロ２Ｅ〜２Ｈ中の電源配線・グランド配線は、半導体チップ１’上において、他のロジック回路の電源配線・グランド配線から切り離されている。外部入力バッファ４、セレクタ５ａ、５ｂ、リレー入力バッファ６ａ、６ｂ、及びリレー出力バッファ７ａ、７ｂも、各ハードマクロ２の内部に配置されており、それらの電源配線・グランド配線は、他のロジック回路の電源配線・グランド配線から切り離されている。これにより、各ハードマクロ２内のリファレンスクロックＣＬＫは、半導体チップ１’内の他のロジック回路からの電源・グランド配線を経由したノイズの影響を受けなくなる。
【００４１】
（動作）
以上に示された構成を有する半導体チップ１’において、セレクタ５ａ及び５ｂは以下のように設定される。ハードマクロ２Ｅにおいて、セレクタ５ａは外部入力バッファ４からの出力を選択するように制御され、セレクタ５ｂは任意に制御される。ハードマクロ２Ｆ及び２Ｇにおいて、セレクタ５ａはセレクタ５ｂからの出力を選択するように制御され、セレクタ５ｂは第２のリレー入力バッファ６ｂからの出力を選択するように制御される。ハードマクロ２Ｈにおいて、セレクタ５ａはセレクタ５ｂからの出力を選択するように制御され、セレクタ５ｂは第１のリレー入力バッファ６ａからの出力を選択するように制御される。ハードマクロ２Ｆ〜２Ｈの外部入力バッファ４は使用されない。この場合の半導体チップ１’の動作は、次の通りである。
【００４２】
まず、リファレンスクロックＣＬＫが、チップ外部からクロック用パッドＰＡＤ−ＣＬＫを介して、ハードマクロ２Ｅのクロック入力端子ＩＮに供給される。ハードマクロ２Ｅにおいて、外部入力バッファ４は、クロック入力端子ＩＮからリファレンスクロックＣＬＫを受け取り、そのリファレンスクロックＣＬＫをセレクタ５ａに出力する。セレクタ５ａは、外部入力バッファ４から供給されるリファレンスクロックＣＬＫを、ＰＬＬ回路３及びリレー出力バッファ７ａ、７ｂに出力する。第２のリレー出力バッファ７ｂは、受け取ったリファレンスクロックＣＬＫを第２のリレー出力端子Ｒ２ｂに出力する。
【００４３】
ハードマクロ２Ｅの第２のリレー出力端子Ｒ２ｂから出力されたリファレンスクロックＣＬＫは、リレー用配線８を通して、ハードマクロ２Ｆの第２のリレー入力端子Ｒ１ｂに伝達される。ハードマクロ２Ｆにおいて、第２のリレー入力バッファ６ｂは、第２のリレー入力端子Ｒ１ｂからリファレンスクロックＣＬＫを受け取り、そのリファレンスクロックＣＬＫをセレクタ５ｂに出力する。セレクタ５ｂは、そのリファレンスクロックＣＬＫをセレクタ５ａに出力する。セレクタ５ａは、第２のリレー入力バッファ６ｂから供給されたリファレンスクロックＣＬＫを、ＰＬＬ回路３及びリレー出力バッファ７ａ、７ｂに出力する。第１のリレー出力バッファ７ａは、受け取ったリファレンスクロックＣＬＫを第１のリレー出力端子Ｒ２ａに出力する。
【００４４】
同様に、ハードマクロ２Ｆの第１のリレー出力端子Ｒ２ａから出力されたリファレンスクロックＣＬＫは、リレー用配線８を通して、ハードマクロ２Ｇの第２のリレー入力端子Ｒ１ｂに伝達される。ハードマクロ２Ｇの第１のリレー出力端子Ｒ２ａから出力されたリファレンスクロックＣＬＫは、リレー用配線８を通して、ハードマクロ２Ｈの第１のリレー入力端子Ｒ１ａに伝達される。このように、本実施の形態によれば、リファレンスクロックＣＬＫは、リレー用配線８を経由しながら、ハードマクロ２Ｅ、２Ｆ、２Ｇ、及び２Ｈへと順番に伝達される。すなわち、本実施の形態によれば、クロック用パッドＰＡＤ−ＣＬＫから一のハードマクロ２Ｅに供給されるリファレンスクロックＣＬＫは、他のハードマクロ２Ｆ、２Ｇ、及び２Ｈに順番にリレーされる。
【００４５】
（効果）
上述の半導体チップ１’をボードに実装する際のレイアウトは、図４に示されたレイアウトと同様である。従って、本実施の形態によれば、第１の実施の形態と同様の効果が得られる。つまり、１つの半導体チップ１’に複数のハードマクロ２が設けられた場合、ボード上のリファレンスクロック配線１２の本数を削減することが可能となる。従って、配線性が向上し、また、配線容量が低減する。
【００４６】
追加的な効果として、本実施の形態によれば、複数のハードマクロ２を半導体チップ１’内で「ミラー関係」を有するように配置することが可能となる。それは、図５に示されたように、本実施の形態に係るハードマクロ２が、２個のリレー入力端子Ｒ１ａ、Ｒ１ｂを異なる辺に有し、また、２個のリレー出力端子Ｒ２ａ、Ｒ２ｂを異なる辺に有しているからである。比較として、第１の実施の形態に係るハードマクロ２がミラー関係を有するように配置される場合を考える。この場合、ミラー関係を有するハードマクロ２間を接続するリレー用配線８は冗長となり、その配線長は最短とならない。リレー用配線８の長さが増加するため、リファレンスクロックＣＬＫの波形がなまってしまう。しかしながら、本実施の形態によれば、複数のリレー入力端子Ｒ１及び複数のリレー出力端子Ｒ２が設けられているので、リレー用配線８の配線長を増大させることなくミラー配置が可能となる。よって、リファレンスクロックＣＬＫの波形なまりが防止される。リレー用配線８の長さを短縮するためには、図５に示されるように、複数のリレー入力端子Ｒ１及び複数のリレー出力端子Ｒ２が対向する辺に設けられることが好適である。
【００４７】
３．第３の実施の形態
（回路構成）
図６は、本発明の第３の実施の形態に係る半導体チップ１’’の構成を概略的に示す回路ブロック図である。図６において、第１の実施の形態に係る構成と同様の構成には同じ符号が付され、その説明は適宜省略される。また、図６において、第１の実施の形態と同じハードマクロ２が用いられているが、第２の実施の形態と同じハードマクロ２が用いられてもよい。
【００４８】
図６に示された半導体チップ１’’において、ハードマクロ２Ａとハードマクロ２Ｃとの間には、リレー用ハードマクロ２０が介在している。このリレー用ハードマクロ２０は、ハードマクロ２間でリファレンスクロックＣＬＫを中継する役割を果たす。具体的には、リレー用ハードマクロ２０は、リレー入力端子Ｒ１、リレー出力端子Ｒ２、及びリレー用バッファ２１を含んでいる。リレー用バッファ２１の入力は、リレー入力端子Ｒ１に接続され、その出力はリレー出力端子Ｒ２に接続されている。このリレー用バッファ２１は、リレー入力端子Ｒ１から供給されるリファレンスクロックＣＬＫを、リレー出力端子Ｒ２に出力する。
【００４９】
また、リレー用ハードマクロ２０中の電源配線・グランド配線は、半導体チップ１’’上において、他のロジック回路の電源配線・グランド配線から切り離されている。これにより、リレー用ハードマクロ２０内のリファレンスクロックＣＬＫは、半導体チップ１’’内の他のロジック回路からの電源・グランド配線を経由したノイズの影響を受けなくなる。
【００５０】
図６に示される半導体チップ１’’上において、ハードマクロ２Ａ、リレー用ハードマクロ２０、及びハードマクロ２Ｃは、リレー用配線８を介して直列に接続されている。具体的には、ハードマクロ２Ａのリレー出力端子Ｒ２が、リレー用配線８を介して、リレー用ハードマクロ２０のリレー入力端子Ｒ１に接続されている。また、リレー用ハードマクロ２０のリレー出力端子Ｒ２が、リレー用配線８を介して、ハードマクロ２Ｃのリレー入力端子Ｒ１に接続されている。また、ハードマクロ２Ａのクロック入力端子ＩＮ（外部入力バッファ４）は、クロック用パッドＰＡＤ−ＣＬＫに接続されている。
【００５１】
（動作）
以上に示された構成を有する半導体チップ１’’の動作は、次の通りである。まず、リファレンスクロックＣＬＫが、チップ外部からクロック用パッドＰＡＤ−ＣＬＫを介して、ハードマクロ２Ａのクロック入力端子ＩＮに供給される。ハードマクロ２Ａは、リファレンスクロックＣＬＫをリレー出力端子Ｒ２から出力する。ハードマクロ２Ａのリレー出力端子Ｒ２から出力されたリファレンスクロックＣＬＫは、リレー用配線８を通して、リレー用ハードマクロ２０のリレー入力端子Ｒ１に伝達される。リレー用バッファ２１は、リレー入力端子Ｒ１からリファレンスクロックＣＬＫを受け取り、そのリファレンスクロックＣＬＫをリレー出力端子Ｒ２に出力する。リレー用ハードマクロ２０のリレー出力端子Ｒ２から出力されたリファレンスクロックＣＬＫは、リレー用配線８を通して、ハードマクロ２Ｃのリレー入力端子Ｒ１に伝達される。
【００５２】
このように、本実施の形態によれば、リファレンスクロックＣＬＫは、リレー用配線８及びリレー用ハードマクロ２０を経由しながら、ハードマクロ２Ａからハードマクロ２Ｃへとリレーされる。
【００５３】
（効果）
上述の半導体チップ１’’をボードに実装する際のレイアウトは、図４に示されたレイアウトと同様である。従って、本実施の形態によれば、第１の実施の形態と同様の効果が得られる。つまり、１つの半導体チップ１’’に複数のハードマクロ２が設けられた場合、ボード上のリファレンスクロック配線１２の本数を削減することが可能となる。従って、配線性が向上し、また、配線容量が低減する。また、第２の実施の形態に係るハードマクロ２が用いられる場合、第２の実施の形態による効果も得られる。
【００５４】
追加的な効果として、本実施の形態によれば、リファレンスクロックＣＬＫの波形の劣化が防止される。それは、ハードマクロ２間を接続するリレー用配線８上に、リレー用バッファ２１（リレー用ハードマクロ２０）が設けられているからである。チップに搭載されるハードマクロ２の数が少ない場合、リレー用配線８の配線長は増加し、リファレンスクロックＣＬＫの波形がなまる傾向にある。そのような場合、本実施の形態に係るリレー用ハードマクロ２０は特に有効である。
【図面の簡単な説明】
【００５５】
【図１】図１は、従来の半導体チップの構成を概略的に示す回路ブロック図である。
【図２】図２は、図１に示された半導体チップが搭載された半導体集積回路装置の構成を概略的に示すブロック図である。
【図３】図３は、本発明の第１の実施の形態に係る半導体チップの構成を概略的に示す回路ブロック図である。
【図４】図４は、本発明の実施の形態に係る半導体チップが搭載された半導体集積回路装置の構成を概略的に示すブロック図である。
【図５】図５は、本発明の第２の実施の形態に係る半導体チップの構成を概略的に示す回路ブロック図である。
【図６】図６は、本発明の第３の実施の形態に係る半導体チップの構成を概略的に示す回路ブロック図である。
【符号の説明】
【００５６】
１    半導体チップ
２    ハードマクロ
３    ＰＬＬ回路
４    外部入力バッファ
５    セレクタ
６    リレー入力バッファ
７    リレー出力バッファ
８    リレー用配線
１０    パッケージ
１１    パッケージピン
１２    リファレンスクロック配線
１３    クロックドライバＩＣ
２０    リレー用ハードマクロ
２１    リレー用バッファ
ＩＮ    クロック入力端子
Ｒ１    リレー入力端子
Ｒ２    リレー出力端子
ＣＬＫ    リファレンスクロック
ＰＡＤ−ＣＬＫ  クロック用パッド
【図１】
2006318976.tif 000003
【図２】
2006318976.tif 000004
【図３】
2006318976.tif 000005
【図４】
2006318976.tif 000006
【図５】
2006318976.tif 000007
【図６】
2006318976.tif 000008