(57)【要約】【課題】  電気的特性が均一なトランジスタを設計可能な自動設計システムを提供する。【解決手段】  複数のトランジスタのレイアウトデータから複数のトランジスタのそれぞれの拡散領域の面積を計算する面積計算部101と、拡散領域のゲート長方向の寸法が最も小さいレイアウトデータを基準レイアウトデータとして定義する基準データ定義部102と、拡散領域のゲート長方向の寸法、面積、イオン注入条件及び熱処理条件に基づいて、実効チャネル長を予測する構造予測部201と、複数のトランジスタの総ての実効チャネル長と、基準レイアウトデータに基づく実効チャネル長との有意差がなくなるよう、複数のトランジスタのレイアウトデータに含まれる複数のゲート電極のレイアウトパターンのそれぞれのゲート長を補正する補正部400とを備える。【選択図】    図１
2006054346.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタのレイアウトデータから前記複数のトランジスタのそれぞれの拡散領域の面積を計算する面積計算部と、
前記拡散領域のゲート長方向の寸法が最も小さいレイアウトデータを基準レイアウトデータとして定義する基準データ定義部と、
前記拡散領域のゲート長方向の寸法、前記面積、イオン注入条件及び熱処理条件に基づいて、実効チャネル長を予測する構造予測部と、
前記複数のトランジスタの総ての前記実効チャネル長と、前記基準レイアウトデータに基づく実効チャネル長との有意差がなくなるよう、前記複数のトランジスタのレイアウトデータに含まれる複数のゲート電極のレイアウトパターンのそれぞれのゲート長を補正する補正部
とを備えることを特徴とする自動設計システム。
【請求項２】
前記複数のゲート電極のレイアウトパターンのそれぞれを光近接効果補正する光近接効果補正部を更に備えることを特徴とする請求項１記載の自動設計システム。
【請求項３】
面積計算部が、複数のトランジスタのレイアウトデータから前記複数のトランジスタのそれぞれの拡散領域の面積を計算し、データ記憶装置に格納するステップと、
基準データ定義部が、前記拡散領域のゲート長方向の寸法が最も小さいレイアウトデータを基準レイアウトデータとして定義し、前記データ記憶装置に格納するステップと、
構造予測部が、前記拡散領域のゲート長方向の寸法、イオン注入条件、熱処理条件、及び前記データ記憶装置に格納された前記拡散領域の面積に基づいて、前記複数のトランジスタのそれぞれの実効チャネル長を予測するステップと、
補正部が、前記複数のトランジスタの総ての前記実効チャネル長と、前記データ記憶装置に格納された前記基準レイアウトデータに基づく実効チャネル長との有意差がなくなるよう、前記複数のトランジスタのレイアウトデータに含まれる複数のゲート電極のレイアウトパターンのそれぞれのゲート長を補正し、前記データ記憶装置に格納するステップ
とを含むことを特徴とする自動設計方法。
【請求項４】
光近接効果補正部が、前記データ記憶装置に格納された前記複数のゲート電極のレイアウトパターンのそれぞれを光近接効果補正し、マスクデータ記憶装置に格納するステップを更に含むことを特徴とする請求項３記載の自動設計方法。
【請求項５】
それぞれの拡散領域のゲート長方向の寸法及び表面積を基に、複数のトランジスタの総ての実効チャネル長の有意差がなくなるよう、それぞれのゲート長が補正された複数のゲート電極のマスクパターンを有するフォトマスクを用意するステップと、
表面にゲート絶縁膜が形成された半導体基板上に導電層を堆積するステップと、
前記フォトマスクの像を投影したエッチングマスクを前記導電層上にパターニングするステップと、
前記エッチングマスクを用いて前記導電層をエッチングし、複数のゲート電極を形成するステップと、
前記複数のゲート電極をマスクの一部として用いて、不純物イオンを前記半導体基板に選択的に注入するステップと、
熱処理により、前記不純物イオンを活性化し、前記拡散領域を形成し、それぞれの実効チャネル長の有意差がない前記複数のトランジスタを前記半導体基板に形成するステップ
とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の自動設計技術に係り、特に自動設計システム、自動設計方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程においては、個々のトランジスタの電気的特性を均一に保つことが歩留まり向上にとって重要となる。更にMOSトランジスタ等の絶縁ゲート型のトランジスタの電気的特性を均一にするには、個々のトランジスタのゲート電極の製造工程における光近接効果(OPE)、ローディング効果等による寸法ばらつきを抑制し、ゲート長を一定に保つことが必要となる。そのため、半導体装置製造工程のリソグラフィー工程においては、レチクル上のマスクパターンにおけるゲート電極パターンの配置の疎密に応じてゲート電極パターンの寸法調整を行なう方法や、ゲート電極パターンの周囲にダミーパターンを配置することによりゲート電極の寸法変動を抑制する方法が提案されていた（例えば特許文献1参照。）。
【特許文献１】特開平10-200109号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、マスクレベルにおけるゲート長の寸法ばらつきを抑制しても、不純物イオンの注入工程で形成される高濃度不純物領域の表面積が異なると、その後のアニール処理による不純物の拡散によって決定される実効チャネル長にばらつきが生じる。そのため、個々のトランジスタの単位チャネル幅換算の電気的特性等が均一にならないという問題があった。この問題は、高濃度不純物領域が形成される領域の表面積に応じて注入される不純物イオンの全量及び発生する点欠陥の量が異なったり、素子分離領域と接する等の理由により発生した点欠陥の消滅速度が変調を受けることにより、注入された不純物イオンのアニール処理による拡散現象が半導体基板内部において不均一となるためと考えられている。
【０００４】
本発明は上記問題点を鑑み、個々のトランジスタの単位チャネル幅換算の電気的特性等の物性を均一にすることが可能な自動設計システム、自動設計方法及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明の第1の特徴は、（イ）複数のトランジスタのレイアウトデータから複数のトランジスタのそれぞれの拡散領域の面積を計算する面積計算部と、（ロ）拡散領域のゲート長方向の寸法が最も小さいレイアウトデータを基準レイアウトデータとして定義する基準データ定義部と、（ハ）拡散領域のゲート長方向の寸法、面積、イオン注入条件及び熱処理条件に基づいて、実効チャネル長を予測する構造予測部と、（ニ）複数のトランジスタの総ての実効チャネル長と、基準レイアウトデータに基づく実効チャネル長との有意差がなくなるよう、複数のトランジスタのレイアウトデータに含まれる複数のゲート電極のレイアウトパターンのそれぞれのゲート長を補正する補正部とを備える自動設計システムであることを要旨とする。
【０００６】
本発明の第2の特徴は、（イ）面積計算部が、複数のトランジスタのレイアウトデータから複数のトランジスタのそれぞれの拡散領域の面積を計算し、データ記憶装置に格納するステップと、（ロ）基準データ定義部が、拡散領域のゲート長方向の寸法が最も小さいレイアウトデータを基準レイアウトデータとして定義し、データ記憶装置に格納するステップと、（ハ）構造予測部が、拡散領域のゲート長方向の寸法、イオン注入条件、熱処理条件、及びデータ記憶装置に格納された拡散領域の面積に基づいて、複数のトランジスタのそれぞれの実効チャネル長を予測するステップと、（ニ）補正部が、複数のトランジスタの総ての実効チャネル長と、データ記憶装置に格納された基準レイアウトデータに基づく実効チャネル長との有意差がなくなるよう、複数のトランジスタのレイアウトデータに含まれる複数のゲート電極のレイアウトパターンのそれぞれのゲート長を補正し、データ記憶装置に格納するステップとを含む自動設計方法であることを要旨とする。
【０００７】
本発明の第3の特徴は、（イ）それぞれの拡散領域のゲート長方向の寸法及び表面積を基に、複数のトランジスタの総ての実効チャネル長の有意差がなくなるよう、それぞれのゲート長が補正された複数のゲート電極のマスクパターンを有するフォトマスクを用意するステップと、（ロ）表面にゲート絶縁膜が形成された半導体基板上に導電層を堆積するステップと、（ハ）フォトマスクの像を投影したエッチングマスクを導電層上にパターニングするステップと、（ニ）エッチングマスクを用いて導電層をエッチングし、複数のゲート電極を形成するステップと、（ホ）複数のゲート電極をマスクの一部として用いて、不純物イオンを半導体基板に選択的に注入するステップと、（ヘ）熱処理により、不純物イオンを活性化し、拡散領域を形成し、それぞれの実効チャネル長の有意差がない複数のトランジスタを半導体基板に形成するステップとを含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、個々のトランジスタの単位チャネル幅換算の電気的特性等の物性を均一にすることが可能な自動設計システム、自動設計方法及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
また以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
【００１１】
図1に示すように、実施の形態に係るマスク設計データシステムは、中央演算処理装置(CPU)100、レイアウトデータ記憶装置305、マスクデータ記憶装置306、プロセスレシピ記憶装置307、構造予測部201、リソグラフィー検証装置251、入力装置301、出力装置302、プログラム記憶装置303及びデータ記憶装置304を備える。CPU100はデータ取得部111、面積計算部101、基準データ定義部102、補正部400、及び光近接効果補正部120を更に備える。
【００１２】
ここで、レイアウトデータ記憶装置305は複数のトランジスタのレイアウトデータを含む半導体装置のレイアウトデータを保存する。レイアウトデータ記憶装置305に保存されているトランジスタのレイアウトデータの一例を図2及び図4に示す。図2にレイアウトデータを示す第1のn型チャネルトランジスタは、ゲート電極32及びゲート電極32を挟んで配置された第1のn+型拡散領域12及び第2のn+型拡散領域22を備える。第１のn+型拡散領域12及び第2のn+型拡散領域22の周囲は素子分離絶縁層60により囲まれており、ゲート電極32の側壁には側壁絶縁層61が配置されている。また図4にレイアウトデータを示す第2のn型チャネルトランジスタは、ゲート電極34A及びゲート電極34Aを挟んで配置された第1のn+型拡散領域14A及び第2のn+型拡散領域24Aを備える。第１のn+型拡散領域14A及び第2のn+型拡散領域24Aの周囲は素子分離絶縁層62により囲まれており、ゲート電極34Aの側壁には側壁絶縁層63が配置されている。
【００１３】
図2及び図4のレイアウトデータに示す第1及び第2のn型チャネルトランジスタのそれぞれのゲート電極32, 34Aのゲート長はaで等しい。また、図2に示した第1のn+型拡散領域12及び第2のn+型拡散領域22と図4に示した第1のn+型拡散領域14A及び第2のn+型拡散領域24Aのそれぞれのゲート電極32, 34Aの長手方向に平行のゲート幅はeで等しい。ただし、第1のn型チャネルトランジスタの第1のn+型拡散領域12及び第2のn+型拡散領域22のそれぞれのレイアウトデータにおけるゲート長方向の寸法d1に対し、第2のn型チャネルトランジスタの第1のn+型拡散領域14A及び第2のn+型拡散領域24Aのそれぞれのレイアウトデータにおけるゲート長方向の寸法d2はd1よりも長い。
【００１４】
図1に示したデータ取得部111は、レイアウトデータ記憶装置305に保存されている複数のトランジスタのレイアウトデータを読み出す。面積計算部101は、データ取得部111が読み出したレイアウトデータから、複数のトランジスタのそれぞれの拡散領域の面積を計算する。例えば、図2に示した第1のn型チャネルトランジスタの第1のn+型拡散領域12及び第2のn+型拡散領域22のそれぞれの表面積はd1×eであり、図4に示した第2のn型チャネルトランジスタの第1のn+型拡散領域14A及び第2のn+型拡散領域24Aのそれぞれの表面積はd2×eである。
【００１５】
図1に示した基準データ定義部102は、複数のレイアウトデータを、拡散領域のゲート長方向の寸法によって分類し、拡散領域のゲート長方向の寸法が最も小さいトランジスタのレイアウトデータを基準レイアウトデータと定義する。例えば、レイアウトデータ記憶装置305に図2に示した第1のn型チャネルトランジスタのレイアウトデータと図4に示した第2のn型チャネルトランジスタのレイアウトデータが保存されている場合は、図2に示した第1のn型チャネルトランジスタのレイアウトデータを基準レイアウトデータと定義する。
【００１６】
図1に示したプロセスレシピ記憶装置307は、トランジスタを実際に製造する際のイオン注入の加速エネルギEac、ドーズ量Φ及びイオン注入後の熱処理条件等のプロセス条件（レシピ）を保存する。
【００１７】
構造予測部201は、レイアウトデータ記憶装置305に保存されているトランジスタのレイアウトデータ及びプロセスレシピ記憶装置307に保存されているプロセスレシピに基づき、製造されるトランジスタの構造を、モンテカルロ法による注入モデル及び動力学モンテカルロ法による拡散モデル等のプロセス解析法を用いて予測する。
【００１８】
ここで、図2に示した第1のn型チャネルトランジスタのレイアウトデータに基づき、構造予測部201でイオン注入及びその後の熱処理後の構造として予測された第1のn型チャネルトランジスタの図2のA-A方向から見た断面図を図3に示す。また、図4に示した第2のn型チャネルトランジスタのレイアウトデータに基づき構造予測部201で同様に構造として予測された第2のn型チャネルトランジスタの図4のB-B方向から見た断面図を図5に示す。
【００１９】
図3に示す第1のn型チャネルトランジスタは半導体基板70、半導体基板70表面近傍内部に設けられた素子分離絶縁層60、半導体基板70の素子分離絶縁層60に囲まれた領域に設けられたpウェル82、pウェル82上に配置されたゲート絶縁膜64、ゲート絶縁膜64上に配置されたゲート電極32、ゲート電極32の側壁に配置された側壁絶縁層61、pウェル82の表面近傍内部にゲート電極32を中心に対に配置された第１のn+型拡散領域12及び第2のn+型拡散領域22を備える。
【００２０】
図5に示す第2のn型チャネルトランジスタは半導体基板70、半導体基板70表面近傍内部に設けられた素子分離絶縁層62、半導体基板70の素子分離絶縁層62に囲まれた領域に設けられたpウェル84、pウェル84上に配置されたゲート絶縁膜66A、ゲート絶縁膜66A上に配置されたゲート電極34A、ゲート電極34Aの側壁に配置された側壁絶縁層63、pウェル84の表面近傍内部にゲート電極34Aを中心に対に配置された第１のn+型拡散領域14A及び第2のn+型拡散領域24Aを備える。
【００２１】
図3及び図5に示すように、第1のn型チャネルトランジスタのゲート電極32と第2のn型チャネルトランジスタのゲート電極34Aのそれぞれのマスクレベルにおけるゲート長はaで等しい。ただし、燐(P+)やヒ素(As+)等のn型不純物イオンが注入される図3に示した第1のn型チャネルトランジスタのpウェル82表面の面積は、図5に示した第2のn型チャネルトランジスタのpウェル84表面の面積と比較して小さい。このため、第1のn型チャネルトランジスタのpウェル82に注入されるイオンの全量および点欠陥量が第2のn型チャネルトランジスタのpウェル84に比し、抑制されることとなる。
【００２２】
したがって、第1のn型チャネルトランジスタのpウェル82におけるn型不純物イオンの拡散が第2のn型チャネルトランジスタのpウェル84におけるn型不純物イオンの拡散に比して抑制される。そのため、図3に示す第1のn型チャネルトランジスタの実効チャネル長は、図5に示す第2のn型チャネルトランジスタの実効チャネル長をbとした場合に、この実効チャネル長bに対し両側で(Δb)/2ずつ長くなり、b+Δbとなる。結果として、第1のn型チャネルトランジスタ及び第2のn型チャネルトランジスタのそれぞれの電気的特性は、例えば図8に示すように閾値電圧に差が生じ、短チャネル効果に差が生じることとなる。
【００２３】
図1に示した補正部400は、構造予測部201が基準レイアウトデータに基づいてイオン注入及びその後の熱処理による拡散工程を経た後の構造を予測したトランジスタの実効チャネル長と、その他のトランジスタのレイアウトデータに基づいて同様に構造を予測したトランジスタの実効チャネル長との差をそれぞれ比較する。さらに補正部400は、例えば実効チャネル長の差が5%以上であれば実効チャネル長の個体差が有意差であると判断し、基準レイアウトデータと比較されたトランジスタのレイアウトデータに含まれるゲート電極パターンのゲート長を例えば5%から10%広げる補正をする。更に補正部400は補正後のレイアウトパターンを構造予測部201に送り、補正後のレイアウトデータを反映して構造を予測したトランジスタの実効チャネル長と、基準レイアウトデータに基づいて構造を予測したトランジスタの実効チャネル長との差が有意差であるか否かを判断する。有意差であればさらにゲート長の補正を繰り返す。
【００２４】
補正部400が図5に示した第2のn型チャネルトランジスタのレイアウトデータを補正して作成した第2のn型チャネルトランジスタの補正レイアウトデータを図7に示す。第2のn型チャネルトランジスタの補正レイアウトデータは、ゲート電極34B、ゲート電極34Bを挟んで配置された第1のn+型拡散領域14B及び第2のn+型拡散領域24Bを有する。第１のn+型拡散領域14B及び第2のn+型拡散領域24Bの周囲は素子分離絶縁層62により囲まれており、ゲート電極34Bの側壁には側壁絶縁層63が配置されている。ここで、補正により図4に示したゲート電極34Aのゲート長は第1のn+型拡散領域14A及び第2のn+型拡散領域24Aのそれぞれの方向に(Δa)/2ずつ拡張され、図7に示すようにゲート電極34Bはa+Δaのゲート長を有する。一方、第1のn+型拡散領域14B及び第2のn+型拡散領域24Bのそれぞれはd2-(Δa)/2の寸法となる。
【００２５】
さらに図1に示した構造予測部201が図7に示した第2のn型チャネルトランジスタの補正レイアウトデータに基づき、イオン注入及びその後の熱処理後の構造として予測された補正後の第2のn型チャネルトランジスタの構造を図7のB-B方向から見た断面図である図8に示す。ここで、補正後の第2のn型チャネルトランジスタは半導体基板70、半導体基板70表面近傍内部に設けられた素子分離絶縁層62、半導体基板70の素子分離絶縁層62に囲まれた領域に設けられたpウェル84、pウェル84上に配置されたゲート絶縁膜66B、ゲート絶縁膜66B上に配置されたゲート電極34B、ゲート電極34Bの側壁に配置された側壁絶縁層63、pウェル84の表面近傍内部にゲート電極34Bを中心に対に配置された第１のn+型拡散領域14B及び第2のn+型拡散領域24Bを備える。
【００２６】
ここで、補正後の第2のn型チャネルトランジスタの実効チャネル長はゲート電極34Bのゲート長を広げたことにより、素子分離絶縁層62側にそれぞれ(Δb)/2長くなり、図3に示した第1のn型チャネルトランジスタの実効チャネル長と有意差がなくなる。したがって、図9に示すように閾値電圧が第1のn型チャネルトランジスタとほぼ等しくなる。
【００２７】
図1に示したリソグラフィー検証装置251は、補正部400が補正したゲート電極のレイアウトパターンを用いて露光装置によって形成されるマスクパターンのウェハ上の投影像形状を予測し、光近接効果等の検証を行う。
【００２８】
光近接効果補正部120は、リソグラフィー検証装置251の結果に基づいてゲート電極のレイアウトパターンの光近接効果補正を行う。例えば、図10に示したゲート電極のレイアウトパターン234Aの露光投影像が、ゲート長方向にそれぞれ(Δo)/2ずつ寸法減少することが図1に示したリソグラフィー検証装置251で予想された場合は、図11に示すようにゲート長をa+Δa+Δoに補正したゲート電極のレイアウトパターン234Bを作成する。
【００２９】
図1に示したマスクデータ記憶装置306は、光近接効果補正部120で適宜補正されたレイアウトパターンを保存する。
【００３０】
なお、入力装置301にはキーボード、プロッタ、あるいはフレキシブルドライブ、CD-ROMドライブ、DVD-ROMドライブ及びMOドライブ等のデータ読み取り装置等が使用可能である。出力装置302にはディスプレイ等の画像表示装置、あるいはLANポート等のネットワーク接続装置等が使用可能である。プログラム記憶装置303は、CPU100に接続された装置間のデータ送受信の制御等をCPU100に実行させるためのプログラムを保存している。データ記憶装置304は、CPU100の演算過程でのデータを一時的に保存する。
【００３１】
次に、図12を用いて実施の形態に係る自動設計方法を説明する。
【００３２】
(a) まずステップS101で、図1に示したデータ取得部111はレイアウトデータ記憶装置305に含まれる複数のトランジスタのレイアウトデータを読み出す。あるいは、入力装置301から複数のトランジスタのレイアウトデータをデータ取得部111に入力しても良い。次にステップS102で面積計算部101は、データ取得部111が読み込んだ複数のトランジスタのそれぞれの拡散領域の面積を計算し、データ記憶装置304に保存する。さらにステップS103で基準データ定義部102は、拡散領域のゲート長方向の寸法が最も小さいトランジスタのレイアウトデータを基準レイアウトデータと定義し、データ記憶装置304に保存する。
【００３３】
(b) 次にステップS104で、補正部400はステップS101で読み出した複数のトランジスタのレイアウトデータを構造予測部201に送る。構造予測部201は、レイアウトデータ記憶装置305に保存されている拡散領域のゲート長方向の寸法と、データ記憶装置304に保存された拡散領域の面積を基に、イオン注入及びその後の熱処理後の複数のトランジスタのそれぞれの実効チャネル長を予測する。
【００３４】
(c) ステップS105で、補正部400はステップS103で構造予測部201が基準レイアウトデータに基づいて予測したトランジスタの実効チャネル長と、その他のトランジスタのレイアウトデータに基づいて予測したトランジスタの実効チャネル長との差が有意差であるか否かをそれぞれ判断する。有意差があると判断した場合はステップS106に進み、ステップS105で基準レイアウトデータと比較されたトランジスタのレイアウトデータのゲート電極パターンのゲート長を補正し、補正されたゲート電極のレイアウトパターンをデータ記憶装置304に保存する。一方、ステップS105で有意差がないと判断された場合はステップS107に進む。
【００３５】
(d) ステップS107で、リソグラフィー検証装置251は補正されたゲート電極のレイアウトパターンを基にマスクを作製し露光した場合の光近接効果による線幅変化を予測し、線幅変化が予測される場合は光近接効果補正部120はゲート電極のレイアウトパターンの寸法補正をする。最後に、光近接効果補正部120は光近接効果補正して得られたレイアウトパターンをマスクデータ記憶装置306に保存する。
【００３６】
以上説明した図1に示した自動設計システム及び図12に示した自動設計方法によれば、半導体装置のレイアウトデータに含まれる複数のトランジスタの拡散領域のゲート長方向の寸法及び面積に応じてそれぞれのゲート電極のゲート長を変更することにより、半導体基板に形成される複数のトランジスタの実効チャネル長が均一となる半導体装置のレイアウトパターンデータ及びマスクパターンデータの作成が可能となる。そのため、個々のトランジスタの閾値電圧、駆動力及びリーク電流等の単位チャネル幅換算の電気的特性等が均一なものとなる。よって、半導体装置の回路設計時においても、半導体装置の製造時に生じる個々のトランジスタの不均一性を見込む必要がなくなり、半導体装置の微細化及び高速化が可能となる。
【００３７】
次に、実施の形態に係る半導体装置を図13及び図13のA-A方向から見た断面図である図14に示す。図13及び図14に示す半導体装置は、半導体基板1、半導体基板1に配置された互いに拡散領域のゲート長方向の寸法が異なるn型チャネルトランジスタQ1及びn型チャネルトランジスタQ2、n型チャネルトランジスタQ1及びn型チャネルトランジスタQ2のそれぞれの周囲に配置された素子分離絶縁層5を備える。
【００３８】
n型チャネルトランジスタQ1は半導体基板1に設けられたpウェル6、pウェル6上に設けられたゲート絶縁膜23、ゲート絶縁膜23上に設けられたゲート電極75、pウェル6の表面近傍内部にゲート電極75を中心に対に配置されたソース領域3及びドレイン領域4を備える。
【００３９】
n型チャネルトランジスタQ2は半導体基板1に設けられたpウェル16、pウェル16上に設けられたゲート絶縁膜123、ゲート絶縁膜123上に設けられたゲート電極76、pウェル16の表面近傍内部にゲート電極76を中心に対に配置されたソース領域13及びドレイン領域214を備える。
【００４０】
図13に示すように、n型チャネルトランジスタQ1のソース領域3及びドレイン領域4と、n型チャネルトランジスタQ2のソース領域13及びドレイン領域214のそれぞれは、いずれもゲート幅がWである。一方、n型チャネルトランジスタQ1のゲート長方向の寸法はL1であるのに対し、n型チャネルトランジスタQ2のゲート長方向の寸法はL1の2倍であるL2である。
【００４１】
また、n型チャネルトランジスタQ1のゲート電極75のゲート長がAであるのに対し、n型チャネルトランジスタQ2のゲート電極76のゲート長はゲート電極75よりゲート長方向に(ΔA)/2ずつ長いA+ΔAである。一方、n型チャネルトランジスタQ1とn型チャネルトランジスタQ2のそれぞれは、互いに有意差のない実効チャネル長Bを有する。そのため、n型チャネルトランジスタQ1及びn型チャネルトランジスタQ2のそれぞれは、単位チャネル幅換算の電気的特性が等しくなる。
【００４２】
次に、図15乃至図20を用いて図13及び図14に示した半導体装置の製造方法を説明する。
【００４３】
(a) ステップS201で、図12に示した自動設計方法によりゲート長を補正されたゲート電極を含む半導体装置製造用マスクパターンを作成し、作成されたマスクパターンを有するフォトマスクを準備する。次にステップS202で、図16に示すように、周囲を素子分離絶縁層5で囲まれたpウェル6及びpウェル16をそれぞれ表面近傍に有する半導体基板1を準備する。
【００４４】
(b) ステップS203で、図17に示すように熱酸化法によりpウェル6の表面にゲート絶縁膜23を、pウェル16の表面にゲート絶縁膜123をそれぞれ形成させ、さらに化学気相成長(CVD)法により導電層として多結晶シリコン膜55を半導体基板1上の全面に堆積させる。次にステップS204で、多結晶シリコン膜55表面にレジスト膜を塗布し、さらにステップS201で準備されたフォトマスクを用いてレジスト膜をリソグラフィ法により露光、現像してパターニングし、図18に示すエッチングマスク90, 91を多結晶シリコン膜55上に形成させる。ここで、エッチングマスク90のゲート長方向の寸法はAである。またエッチングマスク91の寸法は、ゲート長方向にエッチングマスク90より(ΔA)/2ずつ長いA+ΔAである。
【００４５】
(c) ステップS205で、図19に示すようにエッチングマスク90, 91をマスクにして反応性イオンエッチング(RIE)法等により多結晶シリコン膜55を選択的除去し、ゲート電極75, 76をそれぞれ形成する。ここで、pウェル6の表面に形成されたゲート電極75のゲート長はAである。一方、pウェル16の表面に形成されたゲート電極76のゲート長は、ゲート長方向にゲート電極75より(ΔA)/2ずつ長いA+ΔAである。
【００４６】
(d) ステップS206で、図20に示すように半導体基板1にレジスト膜43を塗布し、リソグラフィー法により開口143, 144を形成させ、開口143, 144よりpウェル6, 16のそれぞれに燐(P+)やヒ素(As+)等のn型不純物イオンをゲート電極75, 76をマスクとして自己整合的に注入後、レジスト膜43を剥離剤等で除去する。最後にステップS207で熱処理により不純物イオンを活性化し、かつ拡散させて図13及び図14に示した半導体装置を得る。
【００４７】
以上示した半導体装置の製造方法によれば、拡散領域のゲート長方向の寸法が異なるトランジスタが混在する半導体集積回路においても、個々のトランジスタの実効チャネル長を均一に形成すること可能となる。従来においては、光近接効果補正により、製造される半導体装置に配置される複数のゲート電極のゲート長を均一に形成する試みはなされていたが、拡散領域のゲート長方向の寸法がそれぞれ異なる複数のトランジスタの実効チャネル長を揃えることは困難であった。これに対し、実施の形態に係る半導体装置の製造方法によれば、拡散領域のゲート長方向の寸法が異なる複数のトランジスタのそれぞれの実効チャネル長を均一に形成することが可能となり、個々のトランジスタの単位チャネル幅換算の電気的特性等の物性を均一にすることが可能となる。
【００４８】
（その他の実施の形態）
上記のように、本発明を実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。例えば実施の形態では、図4に示した1本のゲート電極34Aを有する第2のn型チャネルトランジスタのレイアウトデータを例に図1に示した自動設計システム及び図12に示した自動設計方法を用いてゲート長を補正する方法を説明したが、図21に示すように、複数のゲート電極40A, 41, 42Aを有するトランジスタのレイアウトデータにも本発明は適応可能である。
【００４９】
ここで図21に示すトランジスタのレイアウトデータには、互いに平行に配置されたゲート電極40A, 41, 42A、ゲート電極40Aに隣接して配置された第1のn+型拡散領域10A、ゲート電極40A, 41の間に配置された第1のn+型共通拡散領域11、ゲート電極41, 42Aの間に配置された第2のn+型共通拡散領域212及びゲート電極42Aに隣接して配置された第2のn+型拡散領域213Aが示されている。
【００５０】
マスクレベルにおいて、ゲート電極40A, 41, 42Aのそれぞれのゲート長はLで等しい。第1及び第2のn+型拡散領域10A, 213Aのそれぞれのゲート長方向の寸法はd4であり、第1及び第2のn+型共通拡散領域11, 12のそれぞれのゲート長方向の寸法はd4よりも短いd3である。
【００５１】
この場合、図1に示した構造予測部201は図21に示したトランジスタのレイアウトデータに基づいて、ソース・ドレイン領域となる第1のn+型拡散領域10A、第1のn+型共通拡散領域11、第2のn+型共通拡散領域212及び第2のn+型拡散領域213Aに対して不純物拡散した後のトランジスタのゲート電極40A, 41, 42Aのそれぞれに対応する実効チャネル長を予測する。予測する際には、第1のn+型拡散領域10Aの場合はゲート長方向の一方が素子分離絶縁層に、他方がゲート電極40Aに対向していることを考慮する。第1のn+型共通拡散領域11の場合には、ゲート長方向の一方がゲート電極40Aに、他方がゲート電極41に対向していることを考慮する。第2のn+型共通拡散領域212の場合には、ゲート長方向の一方がゲート電極41に、他方がゲート電極42Aに対向していることを考慮する。第2のn+型拡散領域213Aの場合には、ゲート長方向の一方がゲート電極42Aに、他方が素子分離絶縁層に対向していることを考慮する。ここで、例えばゲート電極40A, 42Aのそれぞれに対応する実効チャネル長が、ゲート電極41に対応する実効チャネル長より狭いと予測された場合、図1に示した補正部400は図22に示すトランジスタの補正レイアウトデータを作成する。補正レイアウトデータに示されたトランジスタは、ゲート電極40B, 41, 42B、第1のn+型拡散領域10B、第1のn+型共通拡散領域11、第2のn+型共通拡散領域212及び第2のn+型拡散領域213Bを有する。
【００５２】
ここで、ゲート電極40B, 42Bのそれぞれのゲート長は実効チャネル長を考慮した補正によりL+Δlに広げられ、第1及び第2のn+型拡散領域10B, 213Bのそれぞれのゲート長方向の寸法はd4-Δlに狭められており、トランジスタの補正レイアウトデータに基づいてトランジスタを製造した場合にゲート電極40A, 41, 42Aのそれぞれに対応する実効チャネル長の有意差がなくなる。
【００５３】
以上示したように、この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。したがって、本発明の技術的範囲は上記の説明からは妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態に係る自動設計システムを示すブロック図である。
【図２】本発明の実施の形態に係るトランジスタのレイアウト図（その1）である。
【図３】本発明の実施の形態に係るトランジスタの断面図（その1）である。
【図４】本発明の実施の形態に係るトランジスタのレイアウト図（その2）である。
【図５】本発明の実施の形態に係るトランジスタの断面図（その2）である。
【図６】本発明の実施の形態に係るトランジスタの閾値電圧を示すグラフ（その1）である。
【図７】本発明の実施の形態に係るトランジスタのレイアウト図（その3）である。
【図８】本発明の実施の形態に係るトランジスタの断面図（その3）である。
【図９】本発明の実施の形態に係るトランジスタの閾値電圧を示すグラフ（その2）である。
【図１０】本発明の実施の形態に係るゲート電極のマスクパターン図（その1）である。
【図１１】本発明の実施の形態に係るゲート電極のマスクパターン図（その2）である。
【図１２】本発明の実施の形態に係る自動設計方法を示すフローチャートである。
【図１３】本発明の実施の形態に係る半導体装置の平面図である。
【図１４】本発明の実施の形態に係る半導体装置の断面図である。
【図１５】本発明の実施の形態に係る半導体装置の製造方法を示すフローチャートである。
【図１６】本発明の実施の形態に係る半導体装置の工程断面図（その1）である。
【図１７】本発明の実施の形態に係る半導体装置の工程断面図（その2）である。
【図１８】本発明の実施の形態に係る半導体装置の工程断面図（その3）である。
【図１９】本発明の実施の形態に係る半導体装置の工程断面図（その4）である。
【図２０】本発明の実施の形態に係る半導体装置の工程断面図（その5）である。
【図２１】本発明のその他の実施の形態に係るトランジスタのレイアウト図（その1）である。
【図２２】本発明のその他の実施の形態に係るトランジスタのレイアウト図（その2）である。
【符号の説明】
【００５５】
101…面積計算部
102…基準データ定義部
201…構造予測部
400…補正部
【図１】
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【図２】
2006054346.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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