(57)【要約】【課題】  アナログ回路をパワーダウン状態にしたときに、“Ｌ”，“Ｈ”のいずれのレベルをも後段のロジック回路に与えることができる半導体集積回路を提供する。【解決手段】  パワーダウン信号ＰＤで動作が制御されるアナログ回路１０の出力側と、ロジック回路２０の入力側との間にラッチ回路３０を設け、このラッチ回路３０をパワーダウン信号ＰＤで制御する。パワーダウン信号ＰＤを“Ｈ”にしてアナログ回路１０を動作状態に設定し、所望レベルの信号Ｓ１０を出力させた状態で、このパワーダウン信号ＰＤを“Ｌ”に切り替える。これにより、アナログ回路１０の動作は停止して信号Ｓ１０は常に“Ｈ”となるが、ラッチ回路３０にはパワーダウン信号ＰＤが“Ｌ”になる直前のアナログ回路１０の信号Ｓ１０が保持され、信号Ｓ３０としてロジック回路２０に与えられる。【選択図】      図１
2006322726.tif 000002
【特許請求の範囲】
【請求項１】
通常動作モードが指定されたときにはアナログ入力信号に従って“Ｈ”または“Ｌ”の論理レベルを出力し、パワーダウンモードが指定されたときには動作を停止して“Ｈ”または“Ｌ”の固定レベルを出力するアナログ回路と、
前記アナログ回路の出力側に接続され、通常動作モードが指定されたときには該アナログ回路の出力信号をそのまま出力し、パワーダウンモードが指定されたときにはそのパワーダウンモードが指定される直前の該アナログ回路の出力信号を保持して出力するラッチ回路と、
前記ラッチ回路から出力される信号に基づいて論理動作を行うロジック回路とを、
備えたことを特徴とする半導体集積回路。
【請求項２】
通常動作モードまたはパワーダウンモードの動作モードを指定するパワーダウン信号を所定時間だけ遅延させて遅延パワーダウン信号を出力する遅延回路と、
前記遅延パワーダウン信号によって通常動作モードが指定されたときにはアナログ入力信号に従って“Ｈ”または“Ｌ”の論理レベルを出力し、該遅延パワーダウン信号によってパワーダウンモードが指定されたときには動作を停止して“Ｈ”または“Ｌ”の固定レベルを出力するアナログ回路と、
前記アナログ回路の出力側に接続され、前記パワーダウン信号によって通常動作モードが指定されたときには該アナログ回路の出力信号をそのまま出力し、該パワーダウン信号によってパワーダウンモードが指定されたときにはそのパワーダウンモードが指定される直前の該アナログ回路の出力信号を保持して出力するラッチ回路と、
前記ラッチ回路から出力される信号に基づいて論理動作を行うロジック回路とを、
備えたことを特徴とする半導体集積回路。
【請求項３】
通常動作モード時にはアナログ入力信号に従った論理レベルを出力し、パワーダウンモード時には動作を停止して固定の論理レベルを出力するアナログ回路と、前記アナログ回路の出力側に接続され、通常動作モード時には該アナログ回路の出力信号をそのまま出力し、パワーダウンモード時にはその直前の該アナログ回路の出力信号を保持して出力するラッチ回路と、前記ラッチ回路から出力される信号に基づいて論理動作を行うロジック回路とを備えた半導体集積回路の静止時消費電流を測定するテスト方法であって、
通常動作モードを設定して前記アナログ入力信号に前記アナログ回路が第１の論理レベルを出力するような信号を入力する第１入力処理と、
前記アナログ回路が第１の論理レベルを出力している状態でパワーダウンモードに切り替え、その状態で該アナログ回路と前記ロジック回路に流れる電流を測定する第１測定処理と、
通常動作モードを設定して前記アナログ入力信号に前記アナログ回路が第２の論理レベルを出力するような信号を入力する第２入力処理と、
前記アナログ回路が第２の論理レベルを出力している状態でパワーダウンモードに切り替え、その状態で該アナログ回路と前記ロジック回路に流れる電流を測定する第２測定処理と、
前記第１及び第２測定処理で測定した電流に基づいて半導体集積回路の良否を判定する判定処理とを、
順次行うことを特徴とする半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路を含む半導体集積回路における静止時消費電流測定技術に関するものである。
【背景技術】
【０００２】
半導体集積回路の製造時のテストでは、回路を動作させない状態（静止状態）で消費電流を測定し、良品と不良品の選別を行う静止時消費電流測定試験が行われる。ＣＭＯＳで構成される一般的な半導体集積回路では、クロック信号が与えられておらず、かつ入力信号が“Ｈ”または“Ｌ”の一定レベルに固定された静止状態では、電源電流は流れない。もしも静止状態で電源電流が流れたとすれば、トランジスタの故障や配線の短絡等が原因であるから、不良品と判定することができる。
【０００３】
しかし、入力側にアナログ増幅器やアナログ／ディジタル変換器等のアナログ回路を含む半導体集積回路の場合、このアナログ回路には静止状態でも消費電流が流れるので、単に消費電流の有無のみでは良否を判定することができない。このため、静止時消費電流測定試験時に、アナログ回路をパワーダウン状態にする回路が組み込まれることがある。
【０００４】
図２は、従来のアナログ回路を含む半導体集積回路の概略の構成図である。
この半導体集積回路は、入力側に設けられた差動増幅器１０と、この差動増幅器１０から出力される信号Ｓ１０に基づいてディジタル処理を行うロジック回路２０を有している。
【０００５】
差動増幅器１０は、入力信号ＩＮ１，ＩＮ２がそれぞれゲートに与えられるＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１１，１２を有し、これらのＮＭＯＳ１１，１２のドレインは、それぞれＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１３，１４を介して電源電位ＶＤＤに接続されるようになっている。ＰＭＯＳ１３，１４のゲートは、ＮＭＯＳ１２のドレインに接続されている。
【０００６】
ＮＭＯＳ１１，１２のソースは、ＮＭＯＳ１５のドレインに接続され、このＮＭＯＳ１５のソースが接地電位ＧＮＤに接続されている。ＮＭＯＳ１５のゲートにはパワーダウン信号ＰＤが与えられるようになっている。また、ＮＭＯＳ１１のドレインからは信号Ｓ１０が出力され、ロジック回路部２０に与えられるようになっている。
【０００７】
次に、このような半導体集積回路における製造時の、静止時消費電流測定試験を説明する。
【０００８】
半導体集積回路のウエハ状態でのプロービング・テストにおいて、まず、差動増幅器１０とロジック回路２０の静止時消費電流Ｉ１０，Ｉ２０を切り分けて測定するために、それぞれ電流計を介して電源電位ＶＤＤに接続する。
【０００９】
次に、差動増幅器１０のＮＭＯＳ１５に与えるパワーダウン信号ＰＤを“Ｌ”に設定する。これにより、ＮＭＯＳ１５はオフ状態となり、信号Ｓ１０は“Ｈ”となる。この状態で、静止時消費電流Ｉ１０，Ｉ２０を測定し、予め設定された許容値以下であることを確認する。もしも許容値を越えていれば不良品と判定する。
【００１０】
【特許文献１】特開平１０−３００８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記半導体集積回路では、パワーダウン信号ＰＤを“Ｌ”に設定して差動増幅器１０をパワーダウン状態にすると、この差動増幅器１０から出力される信号Ｓ１０は常に“Ｈ”となる。従って、ロジック回路２０では、入力信号（Ｓ１０）が“Ｈ”の場合についてのみ、静止時消費電流測定試験が行われ、入力信号を“Ｌ”にした場合の静止時消費電流測定試験を行うことができない。このため、入力信号が“Ｌ”の場合にのみ現れる欠陥を検出することができないという課題があった。
【００１２】
本発明は、アナログ回路をパワーダウン状態にしたときに、“Ｌ”，“Ｈ”のいずれのレベルをも後段のロジック回路に与えることができる半導体集積回路とそのテスト方法を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明の半導体集積回路は、通常動作モードが指定されたときにはアナログ入力信号に従って“Ｈ”または“Ｌ”の論理レベルを出力し、パワーダウンモードが指定されたときには動作を停止して“Ｈ”または“Ｌ”の固定レベルを出力するアナログ回路と、前記アナログ回路の出力側に接続され、通常動作モードが指定されたときには該アナログ回路の出力信号をそのまま出力し、パワーダウンモードが指定されたときにはそのパワーダウンモードが指定される直前の該アナログ回路の出力信号を保持して出力するラッチ回路と、前記ラッチ回路から出力される信号に基づいて論理動作を行うロジック回路とを備えたことを特徴としている。
【発明の効果】
【００１４】
本発明では、アナログ回路とロジック回路の間にラッチ回路を設け、パワーダウンモードが指定されたときに、そのパワーダウンモードが指定される直前のアナログ回路の出力信号を保持してロジック回路に出力するようにしている。これにより、パワーダウンモード時に、“Ｈ”または“Ｌ”の任意の論理レベルの信号をロジック回路に与えることができるので、“Ｈ”及び“Ｌ”の任意の論理レベルを与えて、ロジック回路の静止時消費電流測定試験を行うことができるという効果がある。
【発明を実施するための最良の形態】
【００１５】
通常動作モードまたはパワーダウンモードの動作モードを指定するパワーダウン信号を所定時間だけ遅延させて遅延パワーダウン信号を出力する遅延回路を設け、アナログ回路の動作モードを、この遅延パワーダウン信号で制御する。一方、ラッチ回路は、遅延されていないパワーダウン信号で制御する。
【００１６】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１７】
図１は、本発明の実施例１を示す半導体集積回路の概略の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００１８】
この半導体集積回路は、差動増幅器１０、ロジック回路２０、及びラッチ回路３０を有している。
【００１９】
差動増幅器１０は、入力信号ＩＮ１，ＩＮ２がそれぞれゲートに与えられるＮＭＯＳ１１，１２を有し、これらのＮＭＯＳ１１，１２のドレインは、それぞれＰＭＯＳ１３，１４を介して電源電位ＶＤＤに接続されるようになっている。ＰＭＯＳ１３，１４のゲートは、ＮＭＯＳ１２のドレインに接続されている。
【００２０】
ＮＭＯＳ１１，１２のソースは、ＮＭＯＳ１５のドレインに接続され、このＮＭＯＳ１５のソースが接地電位ＧＮＤに接続されている。ＮＭＯＳ１５のゲートにはパワーダウン信号ＰＤが与えられるようになっている。また、ＮＭＯＳ１１のドレインからは信号Ｓ１０が出力され、ラッチ回路３０のデータ端子Ｄに与えられるようになっている。
【００２１】
ラッチ回路３０は、ゲート端子Ｇに与えられる信号が“Ｈ”であれば、データ端子Ｄに与えられた入力信号をそのまま出力端子Ｑから出力し、ゲート端子Ｇに与えられる信号が“Ｌ”になると、入力信号の変化にかかわらず直前に出力端子Ｑから出力していた出力信号を維持するものである。
【００２２】
ラッチ回路３０のゲート端子Ｇにはパワーダウン信号ＰＤが与えられ、このラッチ回路３０の出力端子Ｑから出力される信号Ｓ３０が、ロジック回路２０に与えられるようになっている。
【００２３】
次に、このような半導体集積回路における製造時の、静止時消費電流測定試験を説明する。
【００２４】
半導体集積回路のウエハ状態でのプロービング・テストにおいて、差動増幅器１０とロジック回路２０の静止時消費電流Ｉ１０，Ｉ２０を切り分けて測定するために、それぞれ電流計を介して電源電位ＶＤＤに接続する。
【００２５】
まず、差動増幅器１０のＮＭＯＳ１５に与えるパワーダウン信号ＰＤを“Ｈ”に設定して差動増幅器１０を動作状態にすると共に、この差動増幅器１０から出力される信号Ｓ１０が“Ｌ”となるような入力信号ＩＮ１，ＩＮ２を与える。これにより、“Ｌ”の信号Ｓ１０は、そのまま信号Ｓ３０としてロジック回路２０に与えられる。この状態で、パワーダウン信号ＰＤを“Ｌ”に切り替える。
【００２６】
パワーダウン信号ＰＤが“Ｌ”に切り替えられると、差動増幅器１０のＮＭＯＳ１５はオフ状態となり、信号Ｓ１０は“Ｈ”となる。一方、ラッチ回路３０の出力信号Ｓ３０は、パワーダウン信号ＰＤが“Ｌ”に切り替えられる直前の“Ｌ”に維持される。この状態で、静止時消費電流Ｉ１０，Ｉ２０を測定し、予め設定された許容値以下であることを確認する。もしも許容値を越えていれば不良品と判定する。
【００２７】
更に、パワーダウン信号ＰＤを再び“Ｈ”に設定して差動増幅器１０を動作状態にすると共に、今度は、この差動増幅器１０から出力される信号Ｓ１０が“Ｈ”となるような入力信号ＩＮ１，ＩＮ２を与える。これにより、“Ｈ”の信号Ｓ１０は、そのまま信号Ｓ３０としてロジック回路２０に与えられる。この状態で、パワーダウン信号ＰＤを“Ｌ”に切り替える。
【００２８】
パワーダウン信号ＰＤが“Ｌ”に切り替えられると、信号Ｓ１０は“Ｈ”となる。一方、信号Ｓ３０は、パワーダウン信号ＰＤが“Ｌ”に切り替えられる直前の“Ｈ”に維持される。この状態で、静止時消費電流Ｉ１０，Ｉ２０を測定し、予め設定された許容値以下であることを確認する。もしも許容値を越えていれば不良品と判定する。
【００２９】
以上のように、この実施例１の半導体集積回路は、差動増幅器１０の出力信号Ｓ１０をパワーダウン信号ＰＤによってラッチしてロジック回路２０に与えるラッチ回路３０を有している。これにより、差動増幅器１０がパワーダウン状態であっても、ロジック回路２０に与える信号をパワーダウン直前のレベルに維持することができるので、“Ｈ”及び“Ｌ”の両方の状態で静止時消費電流測定試験を行うことができるという利点がある。
【００３０】
なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  パワーダウン信号ＰＤによってパワーダウン状態に制御されるアナログ回路として、差動増幅器１０を例にして説明したが、その他のアナログ回路（例えば、アナログ／ディジタル変換器等）に対しても同様に適用可能である。
（２）  ロジック回路２０では、１つにまとめた静止時消費電流Ｉ２０を測定するようにしているが、このロジック回路２０を複数のブロックに分けてブロック毎に静止時消費電流を測定するように構成しても良い。
（３）  アナログ回路とロジック回路との間の信号は、１つに限らず複数の信号に対しても同様に適用可能である。
【実施例２】
【００３１】
図３は、本発明の実施例２を示す半導体集積回路の概略の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３２】
この半導体集積回路は、差動増幅器１０、ロジック回路２０、及びラッチ回路３０，３１を有している。
【００３３】
差動増幅器１０、ロジック回路２０、及びラッチ回路３０は、この差動増幅器１０のＮＭＯＳ１５のゲートに与えられる信号が、パワーダウン信号ＰＤそのものではなく、新たに設けられたラッチ回路３１で遅延された遅延パワーダウン信号ＰＤＤであることを除き、図１と同一である。
【００３４】
ラッチ回路３１は、ラッチ回路３０と同様に、ゲート端子Ｇに与えられる信号が“Ｈ”であれば、データ端子Ｄに与えられた入力信号をそのまま出力端子Ｑから出力し、ゲート端子Ｇに与えられる信号が“Ｌ”になると、入力信号の変化にかかわらず直前に出力端子Ｑから出力していた出力信号を維持するものである。このラッチ回路３１のデータ端子Ｄにはパワーダウン信号ＰＤが与えられ、ゲート端子Ｇは電源電位ＶＤＤに固定接続され、出力端子ＱがＮＭＯＳ１５のゲートに接続されている。
【００３５】
次に、このような半導体集積回路における製造時の、静止時消費電流測定試験を説明する。
【００３６】
半導体集積回路のウエハ状態でのプロービング・テストにおいて、差動増幅器１０とロジック回路２０の静止時消費電流Ｉ１０，Ｉ２０を切り分けて測定するために、それぞれ電流計を介して電源電位ＶＤＤに接続する。
【００３７】
まず、パワーダウン信号ＰＤを“Ｈ”に設定する。これにより、ラッチ回路３０はスルー状態となる。また、ラッチ回路３１のゲート端子Ｇは電源電位ＶＤＤに固定接続されているので、遅延パワーダウン信号ＰＤＤは“Ｈ”となり、差動増幅器１０は動作状態になる。ここで、差動増幅器１０から出力される信号Ｓ１０が“Ｌ”となるような入力信号ＩＮ１，ＩＮ２を与える。これにより、“Ｌ”の信号Ｓ１０は、ラッチ回路３０を通して、そのまま信号Ｓ３０としてロジック回路２０に与えられる。この状態で、パワーダウン信号ＰＤを“Ｌ”に切り替える。
【００３８】
パワーダウン信号ＰＤが“Ｌ”に切り替えられると、ラッチ回路３０の出力信号Ｓ３０は、パワーダウン信号ＰＤが“Ｌ”に切り替えられる直前の“Ｌ”に維持される。更に、パワーダウン信号ＰＤは、ラッチ回路３１の遅延時間だけ遅れて、遅延パワーダウン信号ＰＤＤとして差動増幅器１０に与えられる。これにより、差動増幅器１０のＮＭＯＳ１５はオフ状態となり、信号Ｓ１０は“Ｈ”となる。この時点では、ラッチ回路３０の出力信号Ｓ３０は、既に“Ｌ”に維持されているので変化しない。この状態で、静止時消費電流Ｉ１０，Ｉ２０を測定し、予め設定された許容値以下であることを確認する。もしも許容値を越えていれば不良品と判定する。
【００３９】
更に、パワーダウン信号ＰＤを再び“Ｈ”に設定して差動増幅器１０を動作状態にすると共に、今度は、この差動増幅器１０から出力される信号Ｓ１０が“Ｈ”となるような入力信号ＩＮ１，ＩＮ２を与える。これにより、“Ｈ”の信号Ｓ１０は、そのまま信号Ｓ３０としてロジック回路２０に与えられる。この状態で、パワーダウン信号ＰＤを“Ｌ”に切り替える。
【００４０】
パワーダウン信号ＰＤが“Ｌ”に切り替えられると、所定時間遅れて遅延パワーダウン信号ＰＤＤも“Ｌ”に変化し、信号Ｓ１０は“Ｈ”となる。一方、信号Ｓ３０は、パワーダウン信号ＰＤが“Ｌ”に切り替えられる直前の“Ｈ”に維持される。この状態で、静止時消費電流Ｉ１０，Ｉ２０を測定し、予め設定された許容値以下であることを確認する。もしも許容値を越えていれば不良品と判定する。
【００４１】
以上のように、この実施例２の半導体集積回路は、差動増幅器１０の出力信号Ｓ１０をパワーダウン信号ＰＤによってラッチしてロジック回路部２０に与えるラッチ回路３０を有している。更に、パワーダウン信号ＰＤを所定時間だけ遅延させて差動増幅器１０をパワーダウン制御するラッチ回路３１を有している。これにより、実施例１と同様の利点に加えて、ラッチ回路３０による差動増幅器１０の出力信号Ｓ１０のラッチ動作をより確実なタイミングで行うことができるという利点がある。
【００４２】
なお、ラッチ回路３１は、単にパワーダウン信号ＰＤを所定時間だけ遅延させて遅延パワーダウン信号ＰＤＤを生成するためのもので、ラッチ機能は必要としない。従って、ラッチ回路３１に代えて、論理ゲートやインバータを縦続接続した遅延回路等を使用することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施例１を示す半導体集積回路の概略の構成図である。
【図２】従来のアナログ回路を含む半導体集積回路の概略の構成図である。
【図３】本発明の実施例２を示す半導体集積回路の概略の構成図である。
【符号の説明】
【００４４】
１０    差動増幅器
２０    ロジック回路
３０，３１    ラッチ回路
【図１】
2006322726.tif 000003
【図２】
2006322726.tif 000004
【図３】
2006322726.tif 000005