(57)【要約】【課題】複数の変調方式に応じて、高速に、かつトラッキングエラーを抑えて受信信号を変換するようにLNAおよびVGAを制御する自動利得制御回路および方法を提供【解決手段】AGC回路11は、受信信号102を、LNA 28およびVGA 30を制御するLNA制御信号138およびVGA制御信号144を生成する際に、ADC部16で変換したディジタル信号から演算機能部18でパワー値を算出してスケーリング処理部20でスケーリング処理し、さらに加算器22およびレジスタ24を介して制御信号生成部26に供給してLNA制御信号138およびVGA制御信号144を生成するもので、特にスケーリング処理部でパワー値を所定の目標値と比較し、その比較値の符号に応じたスケーリング係数でスケーリング処理を行うことにより、トラッキングエラーの増加を防ぎ、AGCが発振して収束しない現象を防いで最適なAGC処理をすることができる。【選択図】図１
2006109200.tif 000002
【特許請求の範囲】
【請求項１】
低雑音増幅器および可変利得増幅器を有し、それぞれ、調整制御信号として入力される低雑音増幅制御信号および可変利得増幅制御信号に応じて受信信号を増幅調整する調整手段と、複数の変調方式のそれぞれに対応して前記調整結果を復調する複数の復調部とを含む受信装置に適用可能な自動利得制御回路において、該回路は、
前記調整手段による調整結果を所定の目標値と比較し、該比較結果とスケーリング係数とを用いて演算してスケーリング処理するスケーリング処理手段と、
該スケーリング処理手段によるスケーリング処理結果と、遅延された一つ前の制御電圧とを加算して制御電圧を生成する加算手段と、
更新タイミング信号を発生するタイミング発生手段を有して、前記更新タイミング信号に応じて前記制御電圧から前記低雑音増幅制御信号および前記可変利得増幅制御信号を生成する制御信号生成手段とを含み、
前記スケーリング処理手段は、前記複数の変調方式のそれぞれに対応して前記スケーリング係数として正値用スケーリング係数および負値用スケーリング係数を決定し、前記比較結果の符合を判定して、前記符号が正である場合、前記正値用スケーリング係数を用いて演算し、前記符号が負である場合、前記負値用スケーリング係数を用いて演算することを特徴とする自動利得制御回路。
【請求項２】
請求項１に記載の自動利得制御回路において、前記加算手段は、前記更新タイミング信号が発生してから所定の停止期間、前記加算を停止して前記スケーリング処理結果のみから前記制御電圧を生成することを特徴とする自動利得制御回路。
【請求項３】
請求項１または２に記載の自動利得制御回路において、前記制御信号生成手段は、前記制御電圧を蓄積し、前記更新タイミングに応じて、前記制御電圧を出力する蓄積手段と、
該蓄積手段から出力された前記制御電圧を、前記所定の比較値と比較して前記低雑音増幅制御信号を生成する比較手段と、
前記低雑音増幅制御信号を判定し、その判定結果に応じた第１の演算係数を出力する判定手段と、
前記蓄積手段から出力された前記制御電圧から第１の演算係数を減算して前記可変利得増幅制御信号を算出する演算手段とを含むことを特徴とする自動利得制御回路。
【請求項４】
請求項３に記載の自動利得制御回路において、前記比較手段は、前記蓄積手段から出力された前記制御電圧が、前記所定の比較値以上である場合、前記低雑音増幅制御信号をオンにし、それ以外の場合、オフにし、
前記判定手段は、前記低雑音増幅制御信号がオンの場合、第１の演算係数として前記所定の比較値を出力し、オフの場合、第１の演算係数として０を示すデータを出力することを特徴とする自動利得制御回路。
【請求項５】
請求項３または４に記載の自動利得制御回路において、前記比較手段は、前記蓄積手段から出力された前記制御電圧と、遅延された一つ前のフィルタ結果とを用いてフィルタリング処理するフィルタ手段を有し、該フィルタ手段の処理結果と前記所定の比較値とを比較して低雑音増幅制御信号を生成することを特徴とする自動利得制御回路。
【請求項６】
請求項５に記載の自動利得制御回路において、前記フィルタ手段は、IIRフィルタであることを特徴とする自動利得制御回路。
【請求項７】
請求項６に記載の自動利得制御回路において、前記IIRフィルタは、前記タイミング発生手段が前記更新タイミング信号の発生を起動するとき、その起動のときから上位レイヤから設定される所定のフィルタ処理停止期間は、IIRフィルタ処理を停止することを特徴とする自動利得制御回路。
【請求項８】
請求項５ないし７のいずれかに記載の自動利得制御回路において、前記比較手段は、前記低雑音増幅制御信号に対して、前記該フィルタ手段の処理結果、上限しきい値および下限しきい値を用いてヒステリシス処理を施すヒステリシス手段を含むことを特徴とする自動利得制御回路。
【請求項９】
請求項８に記載の自動利得制御回路において、前記ヒステリシス手段は、前記タイミング発生手段が前記更新タイミング信号の発生を起動するとき、その起動のときから上位レイヤから設定される所定のヒステリシス処理停止期間は、ヒステリシス処理を停止することを特徴とする自動利得制御回路。
【請求項１０】
請求項９に記載の自動利得制御回路において、前記ヒステリシス手段は、前記低雑音増幅制御信号がオフで、かつ前記該フィルタ手段の処理結果が前記上限しきい値より大きい場合、前記低雑音増幅制御信号をオンに変更して出力し、前記低雑音増幅制御信号がオンで、かつ前記該フィルタ手段の処理結果が前記下限しきい値より小さい場合、前記低雑音増幅制御信号をオフに変更して出力し、それ以外の場合、前記低雑音増幅制御信号をそのまま出力することを特徴とする自動利得制御回路。
【請求項１１】
請求項８ないし１０のいずれかに記載の自動利得制御回路において、前記制御信号生成手段は、前記ヒステリシス手段から出力された前記低雑音増幅制御信号と、遅延された一つ前の前記低雑音増幅制御信号との変化を判定し、その判定結果に応じて第２の演算係数を出力する補正手段を含み、
前記演算手段は、前記蓄積手段から出力された前記制御電圧から第１の演算係数を減算し、さらに第２の演算係数を加算して前記可変利得増幅制御信号を算出することを特徴とする自動利得制御回路。
【請求項１２】
請求項１１に記載の自動利得制御回路において、前記補正手段は、前記低雑音増幅制御信号がオンからオフに変化する場合に限り、所定の補正データを第２の演算係数として出力し、それ以外の場合、０を示すデータを第２の演算係数として出力することを特徴とする自動利得制御回路。
【請求項１３】
請求項１ないし１２のいずれかに記載の自動利得制御回路において、該回路は、
前記複数の復調部の電源のオン／オフを制御する復調部電源管理手段と、
前記低雑音増幅器から供給されるRSSI信号を、所定の期待値を用いて判定して、該所定の期待値以上の前記RSSI信号が検出されたか否かを示すRSSI判定信号を生成するRSSI信号判定手段と、
前記複数の復調部のいずれかに対応するAGC設定を決定して、該AGC設定に応じて前記タイミング発生手段および前記復調部電源管理手段を制御し、かつ前記RSSI判定信号に応じたタイミング発生制御信号を生成して、該タイミング発生制御信号に応じて前記タイミング発生手段を制御するAGC設定制御手段とを含み、
前記タイミング発生手段は、前記タイミング発生制御信号および前記AGC設定に応じて更新タイミング信号を発生し、前記RSSI信号判定手段において前記所定の期待値以上のRSSI信号が検出された場合に限り、前記AGC設定に対応する復調部の変調方式に対応して固定周期信号である更新タイミング信号を生成して出力することを特徴とする自動利得制御回路。
【請求項１４】
請求項１３に記載の自動利得制御回路において、前記AGC設定制御手段は、加算停止期間を前記タイミング発生手段に供給し、
該タイミング発生手段は、前記更新タイミング信号が発生してから前記加算停止期間は加算処理を停止させる前記加算停止信号を生成して、前記加算手段に供給し、
前記加算手段は、前記加算停止信号に応じて前記加算を停止することを特徴とする自動利得制御回路。
【請求項１５】
請求項１３または１４の記載の自動利得制御回路において、前記RSSI信号判定手段は、前記RSSI信号が前記所定の期待値以上の場合、前記RSSI判定信号をオンにし、それ以外の場合、RSSI判定信号をオフにして前記AGC設定制御手段に出力し、
該AGC設定制御手段は、前記RSSI判定信号がオンの場合、前記タイミング発生制御信号をオンにし、前記RSSI判定信号がオフの場合、前記タイミング発生制御信号をオフにし、前記AGC設定としてシンボル時間およびシンボル数を前記タイミング発生手段に供給し、
該タイミング発生手段は、前記タイミング発生制御信号がオンの場合、基準動作クロック信号の積分処理を前記シンボル時間に応じた時間間隔で前記シンボル数分行うことにより前記更新タイミング信号を発生し、前記タイミング発生制御信号がオフの場合、前記更新タイミング信号の発生を停止することを特徴とする自動利得制御回路。
【請求項１６】
請求項１５の記載の自動利得制御回路において、前記AGC設定制御手段は、前記複数の復調部のいずれかに対応して前記更新タイミング信号の発生を有限または無限にするAGC設定を決定し、有限にする場合、前記対応する復調部に対応した有限のシンボル数およびシンボル時間からなる有限AGC設定を前記AGC設定とし、無限にする場合、無限の値を示すシンボル数、および前記複数の復調部に対応した有限シンボル時間の平均値、もしくは前記複数の復調部のいずれかに対応した有限シンボル時間からなる無限AGC設定を前記AGC設定とすることを特徴とする自動利得制御回路。
【請求項１７】
請求項１６の記載の自動利得制御回路において、前記AGC設定制御手段は、前記複数の復調部のそれぞれに対応する複数の復調モード、ならびに前記複数の復調部から供給される複数の同期情報および非同期情報に応じて前記AGC設定を決定することを特徴とする自動利得制御回路。
【請求項１８】
請求項１３ないし１７のいずれかに記載の自動利得制御回路において、前記RSSI信号判定手段は、前記タイミング発生手段が前記更新タイミング信号の発生を起動するとき、すべての復調部から非同期情報を受け取る場合に、上位レイヤからの設定に応じてエラー情報をオンにして前記AGC設定制御手段に供給するエラー判定手段を含み、
該エラー判定手段は、上位レイヤからの設定に応じて強制的にエラー情報をオンにし、
前記AGC設定制御手段は、前記エラー情報がオンの場合に限り、前記更新タイミング信号の発生を無限にするAGC設定を決定することを特徴とする自動利得制御回路。
【請求項１９】
請求項１８の記載の自動利得制御回路において、前記エラー判定手段は、前記RSSI信号を平均処理したエネルギー値が所定のしきい値より小さい場合、前記エラー情報をオフにし、それ以外の場合、エラーと判定して前記エラー情報をオンとするエラー情報を前記AGC設定制御手段に供給し、
該AGC設定制御手段は、前記エラー情報がオンの場合に限り、前記無限AGC設定を前記AGC設定とすることを特徴とする自動利得制御回路。
【請求項２０】
請求項１８または１９の記載の自動利得制御回路において、前記スケーリング処理手段は、前記AGC設定制御手段から供給される前記複数の復調モードおよび前記エラー情報に応じて、前記所定の目標値および前記スケーリング係数を変更する状態設定手段を含むことを特徴とする自動利得制御回路。
【請求項２１】
低雑音増幅器および可変利得増幅器を有し、それぞれ、調整制御信号として入力される低雑音増幅制御信号および可変利得増幅制御信号に応じて受信信号を増幅調整する調整工程と、複数の変調方式のそれぞれに対応して前記調整結果を復調する複数の復調部とを含む受信装置に適用可能な自動利得制御方法において、該方法は、
前記調整工程による調整結果を所定の目標値と比較し、該比較結果とスケーリング係数とを用いて演算してスケーリング処理するスケーリング処理工程と、
該スケーリング処理工程によるスケーリング処理結果と、遅延された一つ前の制御電圧とを加算して制御電圧を生成する加算工程と、
更新タイミング信号を発生するタイミング発生工程を有して、前記更新タイミング信号に応じて前記制御電圧から前記低雑音増幅制御信号および前記可変利得増幅制御信号を生成する制御信号生成工程とを含み、
前記スケーリング処理工程は、前記複数の変調方式のそれぞれに対応して前記スケーリング係数として正値用スケーリング係数および負値用スケーリング係数を決定し、前記比較結果の符合を判定して、前記符号が正である場合、前記正値用スケーリング係数を用いて演算し、前記符号が負である場合、前記負値用スケーリング係数を用いて演算することを特徴とする自動利得制御方法。
【請求項２２】
請求項２１に記載の自動利得制御方法において、前記加算工程は、前記更新タイミング信号が発生してから所定の停止期間、前記加算を停止して前記スケーリング処理結果のみから前記制御電圧を生成することを特徴とする自動利得制御方法。
【請求項２３】
請求項２１または２２に記載の自動利得制御方法において、前記制御信号生成工程は、前記制御電圧を蓄積し、前記更新タイミングに応じて、前記制御電圧を出力する蓄積工程と、
該蓄積工程から出力された前記制御電圧を、前記所定の比較値と比較して前記低雑音増幅制御信号を生成する比較工程と、
前記低雑音増幅制御信号を判定し、その判定結果に応じた第１の演算係数を出力する判定工程と、
前記蓄積工程から出力された前記制御電圧から第１の演算係数を減算して前記可変利得増幅制御信号を算出する演算工程とを含むことを特徴とする自動利得制御方法。
【請求項２４】
請求項２３に記載の自動利得制御方法において、前記比較工程は、前記蓄積工程から出力された前記制御電圧が、前記所定の比較値以上である場合、前記低雑音増幅制御信号をオンにし、それ以外の場合、オフにし、
前記判定工程は、前記低雑音増幅制御信号がオンの場合、第１の演算係数として前記所定の比較値を出力し、オフの場合、第１の演算係数として０を示すデータを出力することを特徴とする自動利得制御方法。
【請求項２５】
請求項２３または２４に記載の自動利得制御方法において、前記比較工程は、前記蓄積工程から出力された前記制御電圧と、遅延された一つ前のフィルタ結果とを用いてフィルタリング処理するフィルタ工程を有し、該フィルタ工程の処理結果と前記所定の比較値とを比較して低雑音増幅制御信号を生成することを特徴とする自動利得制御方法。
【請求項２６】
請求項２５に記載の自動利得制御方法において、前記フィルタ工程は、IIRフィルタを用いて行うことを特徴とする自動利得制御方法。
【請求項２７】
請求項２６に記載の自動利得制御方法において、前記IIRフィルタを用いる前記フィルタ工程は、前記タイミング発生工程で前記更新タイミング信号の発生が起動されるとき、その起動のときから上位レイヤから設定される所定のフィルタ処理停止期間は、IIRフィルタ処理を停止することを特徴とする自動利得制御方法。
【請求項２８】
請求項２５ないし２７に記載の自動利得制御方法において、前記比較工程は、前記低雑音増幅制御信号に対して、前記該フィルタ工程の処理結果、上限しきい値および下限しきい値を用いてヒステリシス処理を施すヒステリシス工程を含むことを特徴とする自動利得制御方法。
【請求項２９】
請求項２８に記載の自動利得制御方法において、前記ヒステリシス工程は、前記タイミング発生工程で前記更新タイミング信号の発生が起動されるとき、その起動のときから上位レイヤから設定される所定のヒステリシス処理停止期間は、ヒステリシス処理を停止することを特徴とする自動利得制御方法。
【請求項３０】
請求項２９に記載の自動利得制御方法において、前記ヒステリシス工程は、前記低雑音増幅制御信号がオフで、かつ前記該フィルタ工程の処理結果が前記上限しきい値より大きい場合、前記低雑音増幅制御信号をオンに変更して出力し、前記低雑音増幅制御信号がオンで、かつ前記該フィルタ工程の処理結果が前記下限しきい値より小さい場合、前記低雑音増幅制御信号をオフに変更して出力し、それ以外の場合、前記低雑音増幅制御信号をそのまま出力することを特徴とする自動利得制御方法。
【請求項３１】
請求項２８ないし３０に記載の自動利得制御方法において、前記制御信号生成工程は、前記ヒステリシス工程から出力された前記低雑音増幅制御信号と、遅延された一つ前の前記低雑音増幅制御信号との変化を判定し、その判定結果に応じて第２の演算係数を出力する補正工程を含み、
前記演算工程は、前記蓄積工程から出力された前記制御電圧から第１の演算係数を減算し、さらに第２の演算係数を加算して前記可変利得増幅制御信号を算出することを特徴とする自動利得制御方法。
【請求項３２】
請求項３１に記載の自動利得制御方法において、前記補正工程は、前記低雑音増幅制御信号がオンからオフに変化する場合に限り、所定の補正データを第２の演算係数として出力し、それ以外の場合、０を示すデータを第２の演算係数として出力することを特徴とする自動利得制御方法。
【請求項３３】
請求項２１ないし３２のいずれかに記載の自動利得制御方法において、該方法は、
前記複数の復調部の電源のオン／オフを制御する復調部電源管理工程と、
前記低雑音増幅器から供給されるRSSI信号を、所定の期待値を用いて判定して、該所定の期待値以上の前記RSSI信号が検出されたか否かを示すRSSI判定信号を生成するRSSI信号判定工程と、
前記複数の復調部のいずれかに対応するAGC設定を決定して、該AGC設定に応じて前記タイミング発生工程および前記復調部電源管理工程を制御し、かつ前記RSSI判定信号に応じたタイミング発生制御信号を生成して、該タイミング発生制御信号に応じて前記タイミング発生工程を制御するAGC設定制御工程とを含み、
前記タイミング発生工程は、前記タイミング発生制御信号および前記AGC設定に応じて更新タイミング信号を発生し、前記RSSI信号判定工程において前記所定の期待値以上のRSSI信号が検出された場合に限り、前記AGC設定に対応する復調部の変調方式に対応して固定周期信号である更新タイミング信号を生成して出力することを特徴とする自動利得制御方法。
【請求項３４】
請求項３３に記載の自動利得制御方法において、前記AGC設定制御工程は、加算停止期間を前記タイミング発生工程に供給し、
該タイミング発生工程は、前記更新タイミング信号が発生してから前記加算停止期間は加算処理を停止させる前記加算停止信号を生成して、前記加算工程に供給し、
前記加算工程は、前記加算停止信号に応じて前記加算を停止することを特徴とする自動利得制御方法。
【請求項３５】
請求項３３または３４に記載の自動利得制御方法において、前記RSSI信号判定工程は、前記RSSI信号が前記所定の期待値以上の場合、前記RSSI判定信号をオンにし、それ以外の場合、RSSI判定信号をオフにして前記AGC設定制御工程に出力し、
該AGC設定制御工程は、前記RSSI判定信号がオンの場合、前記タイミング発生制御信号をオンにし、前記RSSI判定信号がオフの場合、前記タイミング発生制御信号をオフにし、前記AGC設定としてシンボル時間およびシンボル数を前記タイミング発生工程に供給し、
該タイミング発生工程は、前記タイミング発生制御信号がオンの場合、基準動作クロック信号の積分処理を前記シンボル時間に応じた時間間隔で前記シンボル数分行うことにより前記更新タイミング信号を発生し、前記タイミング発生制御信号がオフの場合、前記更新タイミング信号の発生を停止することを特徴とする自動利得制御方法。
【請求項３６】
請求項３５の記載の自動利得制御方法において、前記AGC設定制御工程は、前記複数の復調部のいずれかに対応して前記更新タイミング信号の発生を有限または無限にするAGC設定を決定し、有限にする場合、前記対応する復調部に対応した有限のシンボル数およびシンボル時間からなる有限AGC設定を前記AGC設定とし、無限にする場合、無限の値を示すシンボル数、および前記複数の復調部に対応した有限シンボル時間の平均値、もしくは前記複数の復調部のいずれかに対応した有限シンボル時間からなる無限AGC設定を前記AGC設定とすることを特徴とする自動利得制御方法。
【請求項３７】
請求項３６の記載の自動利得制御方法において、前記AGC設定制御工程は、前記複数の復調部のそれぞれに対応する複数の復調モード、ならびに前記複数の復調部から供給される複数の同期情報および非同期情報に応じて前記AGC設定を決定することを特徴とする自動利得制御方法。
【請求項３８】
請求項３３ないし３７のいずれかに記載の自動利得制御方法において、前記RSSI信号判定工程は、前記タイミング発生工程で前記更新タイミング信号の発生が起動されるとき、すべての復調部から非同期情報が供給される場合に、上位レイヤからの設定に応じてエラー情報をオンにして前記AGC設定制御工程に供給するエラー判定工程を含み、
該エラー判定工程は、上位レイヤからの設定に応じて強制的にエラー情報をオンにし、
前記AGC設定制御工程は、前記エラー情報がオンの場合に限り、前記更新タイミング信号の発生を無限にするAGC設定を決定することを特徴とする自動利得制御方法。
【請求項３９】
請求項３８の記載の自動利得制御方法において、前記エラー判定工程は、前記RSSI信号を平均処理したエネルギー値が所定のしきい値より小さい場合、前記エラー情報をオフにし、それ以外の場合、エラーと判定して前記エラー情報をオンとするエラー情報を前記AGC設定制御工程に供給し、
該AGC設定制御工程は、前記エラー情報がオンの場合に限り、前記無限AGC設定を前記AGC設定とすることを特徴とする自動利得制御方法。
【請求項４０】
請求項３８または３９の記載の自動利得制御方法において、前記スケーリング処理工程は、前記AGC設定制御工程から供給される前記複数の復調モードおよび前記エラー情報に応じて、前記所定の目標値および前記スケーリング係数を変更する状態設定工程を含むことを特徴とする自動利得制御方法。
【請求項４１】
請求項３８の記載の自動利得制御方法において、前記AGC設定制御工程は、前記エラー情報がオンの場合でも、AGC調整値が、上位レイヤから設定される所定の範囲に収まっている場合は、該AGC調整値が過渡なレベルに変更されるまでは、復調部の電源をOFFに保つことを特徴とする自動利得制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信信号の振幅が、復調部のビット誤り率（Bit Error Rate：BER）特性から求められるベースバンド信号レベルになるように、起動モードに応じ受信信号を調整する自動利得制御（Automatic Gain Control：AGC）回路および方法に関するものである。
【背景技術】
【０００２】
従来から、パケット無線通信方式などの変調方式による信号を受信する受信装置に適用可能である、受信信号の振幅が、復調部のBER特性から求められるベースバンド信号レベルになるように、この受信信号を調整することができるAGC処理回路および方法が知られている。
【０００３】
たとえば、図11に示すように、受信装置10は、低雑音増幅器（Low Noise Amplifier：LNA）28および可変利得増幅器（Variable Gain Amplifier：VGA）30において、アンテナ12から入力される受信信号102をAGC調整するもので、この調整結果をI成分およびQ成分アナログ・ディジタル変換器（A/D Converter：ADC）32および34でアナログ・ディジタル変換したディジタル信号が生成される。このディジタル信号に基づいて自動利得制御回路700でAGC調整を制御することにより、ディジタル信号をベースバンド部が期待するような振幅レベルにすることができる。
【０００４】
このとき、LNA 28およびVGA 30では、受信信号102を調整して、I成分106およびQ成分108として、それぞれI成分ADC 32およびQ成分ADC 34に供給され、I成分およびQ成分ディジタル受信信号110および112が生成されて、自動利得制御回路700に供給される。
【０００５】
AGC回路700では、演算機能部18でディジタル受信信号110および112をパワー演算し、たとえば、I成分ディジタル受信信号110をIとし、Q成分ディジタル受信信号112をQとするとき、計算式（I2+Q2）1/2によりパワー値である入力信号114を算出する。
【０００６】
この入力信号114は、演算器36および乗算器702を含むスケーリング処理部20に供給され、まず演算器36において目標値146を減算し、次に乗算器702においてスケーリング係数712が乗算されて、スケーリング処理結果714が出力される。このとき、乗算器702は、入力信号114の符号に係わらず同一なスケーリング処理を行い、たとえば、スケーリング係数712が、2-1である場合、入力信号114の値が８ならばスケーリング結果714は４となり、入力信号114の値が−８ならばスケーリング結果714は−４となる。
【０００７】
通常、AGC回路700では、１つの変調方式を想定してAGC処理を行うが、このスケーリング処理部20では、複数の変調方式に対応してAGCトラッキングエラーを抑えるために、スケーリング係数をいずれかの変調方式に合わせることができ、または、たとえば２つの変調方式に対応するとき、それぞれに最適な２つのスケーリング係数の中間点に合わせてスケーリング係数を決定することができる。
【０００８】
次に、このスケーリング処理結果714は、加算器22に供給されて、レジスタ24に記録された一つ前の過去データ128と加算され、この加算結果130は、制御信号生成部26に供給される。
【０００９】
制御信号生成部26には、レジスタ46、タイミング発生器48、比較器50、セレクタ52および演算器54が含まれる。加算結果130は、まずレジスタ46に記憶されて、タイミング発生器48からの更新タイミング信号132に応じて、制御データ134として出力され、比較器50および演算器54に供給される。比較器50において、この制御データ134は、所定の比較値136と比較され、この比較値136以上か否かを示すLNA制御信号138がLNA 28およびセレクタ52に供給される。セレクタ52では、LNA制御信号138に応じて、ゼロデータ140および比較値136のいずれか一つが選択データ142をして演算器54に出力される。演算器54では、制御データ134から選択データ142を減算して、VGA制御信号144が生成されてVGA 30に出力される。
【００１０】
このように、AGC回路700は、受信信号の変調方式に合わせたスケーリング係数を用いることによって、受信信号をLNAおよびVGA処理してAGC処理を行うことができる。
【００１１】
また、特許文献１に記載の受信機は、通信方式（CDMA方式またはTDMA方式）に応じて、切り替えスイッチを切り替えて、CDMA信号受信時は可変利得アンプ部からの出力信号を選択し、TDMA信号受信時は第２の直交ミキサ部のから出力信号を選択するもので、この第２の直交ミキサ部は、可変利得アンプ部からの出力信号をベースバンド信号に変換するものである。これにより、受信機は、特別なオフセット電圧除去回路を備える必要なく、複数の通信方式に適宜対応することができる
【特許文献１】特開2003-046401号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図11に示すようなAGC回路700では、スケーリング処理部20においてスケーリング係数712をいずれに合わせても、変調方式ごとに見ると、IおよびQ成分ADC 32および34の精度を最大限生かすことができない。
【００１３】
また、特許文献１に記載の受信機では、受信信号のAGC処理に対して、複数の変調方式に対応すると、多数の回路や配線が複雑に配置されることになる。
【００１４】
また、連続信号およびパケット信号などの受信信号は、従来、長いAGCトレーニング時間を有していたが、最近の高速パケット通信では、その高速通信を目的としてトレーニング時間が短くなるため、短時間でAGCトラッキング処理をし、I/Q成分ADCにおける出力レベル調整をする必要がある。このとき、スケーリング係数を小さくすることにより、高速なAGC収束が期待できるが、一方でAGCトラッキングエラーが増加し、特に、LNAとVGAの制御がダイナミックに変化する領域では、AGCが収束方向に向かわず、短時間で見ると発振する場合が発生する。
【００１５】
たとえば、図12に示すように、ベースバンド信号を０レベルにするとき、受信入力レベルが-30dBmから-20dBmに変化する場合、LNA制御信号がオンからオフに切り替わってLNA利得値が30dBから0dBに変化し、VGA利得値が0dBから20dBに変化して、LNAおよびVGAの制御がダイナミックに変化している。この変化点の過渡期においては、他の変化点よりも、大きなゲイン変化が生じることがわかる。
【００１６】
図11に示すような受信装置10において、LNA 28およびVGA 30を含むRF回路14では、受信信号102を処理するとき、LNA 28で処理した後、VGA 30で処理する前にファーストミキサ（図示せず）で周波数変換するが、ここで、ファーストミキサにおける歪みを防ぐためにLNA 28のオン／オフを切り替えている。しかし、LNA 28でオン／オフを切り替えるとゲイン変動が生じるため、LNA 28の制御が変動するレベルの受信信号が入力されると、トラッキングエラーが大きくなる。
【００１７】
また、ベースバンド信号は、受信入力レベル＋LNA利得値＋VGA利得値の計算式で算出されるが、このベースバンド信号を想定された受信レベル範囲内で一定になるように、LNA利得値およびVGA利得値を調整する必要がある。ベースバンド信号は、特に、ファーストミキサにおける歪みによりその特性が劣化するが、歪まないようにLNAを調整することは難しい。
【００１８】
また、従来技術によるAGC回路では、受信状態において、常にAGC処理が動作する必要があり、これにより多量の電流を消費することになる。特に、パケット通信の場合、受信信号のない区間でも、AGC処理が動作することになり、消費電流が増大している。
【００１９】
本発明はこのような従来技術の欠点を解消し、復調部のBER特性から求められるベースバンド信号レベルに応じて、複数の変調方式に応じてIおよびQ成分ADCの精度を最大限に生かし、特に、RF回路のLNAおよびVGAにおける制御がダイナミックに変動する場合の振幅レベルを保つようにして、高速に、かつトラッキングエラーを抑えて受信信号を変換する自動利得制御（Automatic Gain Control：AGC）回路および方法を提供することを目的とする。
【００２０】
また、本発明は、消費電力を減少して動作する自動利得制御回路および方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明は上述の課題を解決するために、低雑音増幅器および可変利得増幅器を有し、それぞれ、調整制御信号として入力される低雑音増幅制御信号および可変利得増幅制御信号に応じて受信信号を増幅調整する調整手段と、複数の変調方式のそれぞれに対応してこの調整結果を復調する複数の復調部とを含む受信装置に適用可能な自動利得制御回路は、この調整手段による調整結果を所定の目標値と比較し、この比較結果とスケーリング係数とを用いて演算してスケーリング処理するスケーリング処理手段と、このスケーリング処理手段によるスケーリング処理結果と、遅延された一つ前の制御電圧とを加算して制御電圧を生成する加算手段と、更新タイミング信号を発生するタイミング発生手段を有して、この更新タイミング信号に応じてこの制御電圧からこの低雑音増幅制御信号およびこの可変利得増幅制御信号を生成する制御信号生成手段とを含み、このスケーリング処理手段は、この複数の変調方式のそれぞれに対応してこのスケーリング係数として正値用スケーリング係数および負値用スケーリング係数を決定し、この比較結果の符合を判定して、この符号が正である場合、この正値用スケーリング係数を用いて演算し、この符号が負である場合、この負値用スケーリング係数を用いて演算することを特徴とする。
【００２２】
また、低雑音増幅器および可変利得増幅器を有し、それぞれ、調整制御信号として入力される低雑音増幅制御信号および可変利得増幅制御信号に応じて受信信号を増幅調整する調整手段と、複数の変調方式のそれぞれに対応してこの調整結果を復調する複数の復調部とを含む受信装置に適用可能な自動利得制御方法は、この調整手段による調整結果を所定の目標値と比較し、この比較結果とスケーリング係数とを用いて演算してスケーリング処理するスケーリング処理工程と、このスケーリング処理工程によるスケーリング処理結果と、遅延された一つ前の制御電圧とを加算して制御電圧を生成する加算工程と、更新タイミング信号を発生するタイミング発生工程を有して、この更新タイミング信号に応じてこの制御電圧からこの低雑音増幅制御信号およびこの可変利得増幅制御信号を生成する制御信号生成工程とを含み、このスケーリング処理工程は、この複数の変調方式のそれぞれに対応してこのスケーリング係数として正値用スケーリング係数および負値用スケーリング係数を決定し、この比較結果の符合を判定して、この符号が正である場合、この正値用スケーリング係数を用いて演算し、この符号が負である場合、この負値用スケーリング係数を用いて演算することを特徴とする。
【００２３】
また、更新タイミング信号周期が短い場合、LNAとVGAのレベル変化過渡期の変動レベルが補正値に大きく影響するため、前記更新タイミング信号を発生する時間から、上位レイヤから設定される所定の停止期間は、加算工程を停止する機能を特徴とする。
【発明の効果】
【００２４】
本発明の自動利得制御回路によれば、スケーリング処理において、受信信号と目標値との比較結果の符号に応じて、スケーリング係数を変更してLNA制御信号およびVGA制御信号を算出することにより、特にLNAおよびVGAにおける制御がダイナミックに変化する領域において高速なAGC収束を行う場合でも、すべての入力レンジで、トラッキングエラーの増加を防ぎ、AGCが発振して収束しない現象を防いで、より最適なAGC処理をすることができる。
【００２５】
また、本発明の自動利得制御回路によれば、制御信号発生部においてヒステリシス回路やIIRフィルタを備えることにより、LNAのオン／オフによるゲイン変動で生じるトラッキングエラーを減少して、パケット通信での高速なAGC収束動作を実現でき、制御信号発生部において補正回路を備えることにより、LNA制御信号がオンからオフに変化する場合の信号ロスを補正することができる。
【００２６】
また、本発明の自動利得制御回路によれば、AGC設定制御部において複数の復調部を順次選択してAGC処理することにより、消費電流を削減することができ、復調部に応じたAGC設定を行うために特性の改善効果を得ることができる。また、RSSI信号判定やエラー判定を行うことにより、妨害ノイズが発生するような悪影響を及ぼす周辺環境において、不正な受信信号を受信した場合に、AGC処理およびその他の回路を停止し、受信装置全体として消費電力を削減することができる。
【００２７】
また、本発明の自動利得制御回路によれば、スケーリング処理部において復調部に応じた目標値およびスケーリング係数を設定することにより、トラッキングエラーを減少することができる。
【００２８】
また、更新タイミング信号を発生する時間から所定の停止期間、加算処理を停止することで、LNAおよびVGAの補正精度が上がる。
【発明を実施するための最良の形態】
【００２９】
次に添付図面を参照して、本発明によるAGC回路の実施例を詳細に説明する。たとえば、本発明のAGC回路11は、図１に示すように、アンテナ部12で受信した受信信号102を、LNA 28およびVGA 30を有するRF回路14において調整してADC部16でディジタル信号に変換する受信装置10に適用されるもので、このディジタル信号を演算機能部18に供給してパワー値を算出し、スケーリング処理部20においてスケーリング処理し、さらに加算器22およびレジスタ24を介して制御信号生成部26に供給してLNA制御信号138およびVGA制御信号144を生成し、これらのLNA制御信号138およびVGA制御信号144でLNA 28およびVGA 30を制御することによって、受信信号102を図示しないベースバンド部が期待するような振幅レベルにするものである。なお、本発明の理解に直接関係のない部分は、図示を省略し、冗長な説明を避ける。
【００３０】
本実施例において、RF回路14におけるLNA 28は、供給されるLNA制御信号138に応じて、受信信号102を増幅してLNA増幅信号104を出力する機能を有し、たとえば、LNA制御信号138がオンの場合、受信信号102を増加させ、オフの場合、受信信号102を減少させる。たとえば、LNA 28は、オン状態のとき25dB分増加させ、オフ状態のとき３dB分減少させる。
【００３１】
また、RF回路14におけるVGA 30は、可変の増幅利得を有して、VGA制御信号144に応じてこの増幅利得を制御するもので、制御された利得でLNA増幅信号104を増幅して、I成分増幅信号106およびQ成分増幅信号108を出力するものである。
【００３２】
本実施例のADC部16は、I成分ADC 32およびQ成分ADC 34を有して、それぞれI成分増幅信号106およびQ成分増幅信号108をA/D変換して、I成分ディジタル信号110およびQ成分ディジタル信号112を生成するものである。
【００３３】
また、本実施例の演算機能部18は、これらのディジタル信号110および112をパワー演算してスケーリング入力信号114を算出するもので、ディジタル信号110および112をそれぞれIおよびQとするとき、計算式（I2+Q2）1/2により演算してよい。
【００３４】
スケーリング処理部20は、スケーリング入力信号114に対してスケーリング処理を行うもので、演算器36、セレクタ38および乗算部40を有する。演算器36は、入力信号114を所定の目標値146と比較して、たとえば入力信号114から目標値146を減算してその差分を比較値116として出力するものでよく、セレクタ38は、この比較値116を判定し、その判定結果に応じて乗算部40に出力するものでよい。
【００３５】
本実施例において、乗算部40は、正値用乗算器42および負値用乗算器44を有し、セレクタ38は、いずれの乗算器が比較値116を最適にスケーリング処理するかを判定する。セレクタ38は、比較値116が０以上であるか否かを判定するものでよく、比較値116がプラスの場合、比較値118として正値用乗算器42に供給し、比較値116がマイナスの場合、比較値120として負値用乗算器44に供給するものでよい。このとき、セレクタ38は、比較値116の符号ビットを判定して、プラス／マイナスを判定してもよい。
【００３６】
乗算部40の正値用乗算器42および負値用乗算器44は、それぞれ、比較値118および120を、正値用スケーリング係数122および負値用スケーリング係数124と乗算して、スケーリング処理結果126を出力するものである。
【００３７】
本実施例において、乗算器40は、変調方式ごとに、特にその方式のプリアンブル時間規定および伝搬特性に応じて、AGCの収束時間およびフェージング、白色時間を考慮して、正値用スケーリング係数122および負値用スケーリング係数124を設定し、演算器36が入力信号114から目標値146を減算するものである場合、正値用スケーリング係数122＞負値用スケーリング係数124となるように設定し、演算器36が目標値146から入力信号114を減算するものである場合、正値用スケーリング係数122＞負値用スケーリング係数124となるように設定する。
【００３８】
本実施例では、正値用スケーリング係数122および負値用スケーリング係数124をこのように設定することにより、所定の入力レベル領域、たとえば、LNA 28およびVGA 30における利得値がダイナミックに変化するダイナミックレベルを超える入力レベルに対しては、トラッキングエラーが多少増えるが、全ての入力レンジで、同様なトラッキングエラーの増加を防げることができ、また、このダイナミックレベルにおいても、トラッキングエラーが多少増えるが、AGCが発振して収束しないレベルにはならない。
【００３９】
たとえば、乗算器40は、20、2-1、2-2・・・なる値の正値用スケーリング係数122および負値用スケーリング係数124を設定するとよく、たとえば、（比較値116）＝+511 (DEC)の場合、（正値用スケーリング係数122）＝2-1ならば、+255と1ビットシフトする動きになり、（比較値116）＝-127 (DEC)の場合、（負値用スケーリング係数124）＝2-2ならば、-15と3ビットシフトする動きになる。
【００４０】
また、乗算器40は、ベースバンド部で処理すべき変調方式が変更するごとに、正値用スケーリング係数122および負値用スケーリング係数124を変更してもよく、またベースバンド部での検知結果に応じてその変調信号に合ったものに変更してもよい。さらに、乗算器40は、アナログ特性、たとえば、アナログのLNA 28やVGA 30における制御による過渡特性などにより、スケーリング値を変更する場合もある。
【００４１】
この乗算器40における正値用スケーリング係数122および負値用スケーリング係数124の設定では、期待する振幅レベルへの収束を早くする場合、スケーリング係数を小さくするが、小さくし過ぎるとAGC制御精度が劣化し、すなわちAGC制御設定値が荒い波のような設定値となることがある。また、白色ノイズにおいて、スケーリング係数を大きくすると、通常、振幅値を安定に保てるが、安定するまでに要する時間が長く、短時間の振幅収束は望めないことがある。
【００４２】
また、本実施例の加算器22は、スケーリング処理部20からのスケーリング処理結果126と、レジスタ24から読み出した一つ前の過去データ128とを加算するもので、この加算結果を制御信号130として制御信号生成部26に出力し、また過去データとしてレジスタ24に記憶する。また、加算器22は、オーバーフロー処理およびアンダーフロー処理を含むとよい。
【００４３】
また、加算器22およびレジスタ24は、LNA 28およびVGA 30における利得値を変更してからアナログ信号が期待するレベルになるまでの過度特性期間は、スケーリング処理結果126は、加算器22における加算を行わず、レジスタ24により記憶手段としてのみ機能するとよい。
【００４４】
制御信号生成部26は、レジスタ46、タイミング発生器48、比較器50、セレクタ52および演算器54を有し、加算器22からの制御信号130を入力して、LNA制御信号138およびVGA制御信号144を出力するものである。
【００４５】
このレジスタ46は、加算器22からの制御信号130を記憶し、タイミング発生器48からの更新タイミング信号132に応じて、制御データ134として比較器50および演算器54に出力するものである。このタイミング発生器48は、LNA制御信号138およびVGA制御信号144の更新タイミングとして、更新タイミング信号132を発生するものである。
【００４６】
比較器50は、この制御データ134を、所定の比較値136と比較し、その結果をLNA制御信号138としてLNA 28に供給するもので、本実施例では、制御データ134が比較値136以上である場合、LNA制御信号138をオンにし、制御データ134が比較値136より小さい場合、LNA制御信号138をオフにする。また、比較器50は、このLNA制御信号138をセレクタ52にも出力する。
【００４７】
セレクタ52は、LNA制御信号138に応じて、所定の比較値136、または０を示すゼロデータ140のいずれかを選択して選択データ142として出力するもので、本実施例では、LNA制御信号138がオンの場合、所定の比較値136を選択し、LNA制御信号138がオフの場合、ゼロデータ140を選択する。
【００４８】
また、演算器54は、レジスタ46からの制御データ134からセレクタ52からの選択データ142を減算するもので、その演算結果をVGA制御信号144としてVGA 30に供給する。
【００４９】
次に、本実施例におけるAGC回路11の動作について、以下のように説明する。
【００５０】
本実施例では、まず、受信装置10のアンテナ部12において、受信信号102が受信されてRF回路14におけるLNA 28に供給される。ここで、LNA 28に供給されるLNA制御信号138がオンであるとき、受信信号102は、低雑音増幅処理されてLNA増幅信号104が生成され、LNA増幅信号104は、RF回路14におけるVGA 30に供給される。VGA 30において、LNA増幅信号104は、VGA制御信号144に応じて可変利得増幅処理され、I成分増幅信号106およびQ成分増幅信号108として、それぞれADC部16におけるI成分ADC 32およびQ成分ADC 34に供給される。
【００５１】
I成分増幅信号106およびQ成分増幅信号108は、それぞれI成分ADC 32およびQ成分ADC 34においてA/D変換されてI成分ディジタル信号110およびQ成分ディジタル信号112が生成される。
【００５２】
ここで、本回路11では、RF回路14によるAGC調整結果がベースバンド部で期待される振幅レベルになるように、I成分およびQ成分ディジタル信号110および112を用いて、次のAGC調整のためのLNA制御信号138およびVGA制御信号144を生成する。
【００５３】
本実施例のAGC回路11では、まずこれらのディジタル信号110および112が演算機能部18に供給されてパワー演算され、その演算結果であるスケーリング入力信号114が、スケーリング処理部20に供給される。
【００５４】
スケーリング処理部20において、スケーリング入力信号114は、まず演算器36に供給され、目標値146と比較されて比較値116が算出される。このとき、比較値116は、スケーリング入力信号114から目標値146を減算した値でよい。また、目標値146は、ベースバンド部が期待するような振幅レベルに応じた値でよく、予め設定されたしきい値でよい。
【００５５】
次に、比較値116は、セレクタ38に供給されて、正の値か、または負の値かが判定され、正値の場合、比較値118として乗算部40における正値用乗算器42に供給され、負値の場合、比較値120として負値用乗算器44に供給される。
【００５６】
正値用乗算器42および負値用乗算器44において、比較値118および120は、それぞれ正値用スケーリング係数122および負値用スケーリング係数124を用いて乗算され、その乗算結果であるスケーリング処理結果126が出力される。
【００５７】
このスケーリング処理結果126は、加算器22に供給され、このとき、一つ前の過去データ128がレジスタ24から読み出されて加算器22に供給される。加算器22において、スケーリング処理結果126および過去データ128は加算され、その加算結果は制御信号130として制御信号生成部26に入力する。また、この制御信号130は、加算器22における次の加算処理のために、レジスタ24に記憶される。
【００５８】
また、加算器22では、たとえば、タイミング発生器48から最初に更新タイミング信号が発生されてから、上位レイヤから設定される所定の加算停止期間、加算処理を停止してもよく、この加算停止期間では、スケーリング処理結果126が、過去データ128と加算されずに、そのまま制御信号130とされる。
【００５９】
制御信号生成部26に入力した制御信号130は、まずレジスタ46に記憶される。このレジスタ46に記憶された制御信号は、タイミング発生器48からの更新タイミング信号132に応じて、制御データ134として比較器50に供給される。また、この制御データ134は、演算器54にも供給される。
【００６０】
次に、比較器50において、制御データ134は、所定の比較値136と比較され、制御データ134＞所定の比較値136の場合、オンであるLNA制御信号138が生成され、制御データ134＜所定の比較値136の場合、オフであるLNA制御信号138が生成されてLNA 28に供給される。また、このLNA制御信号138は、セレクタ52にも供給される。この所定の比較値136は、セレクタ52にも供給される。所定の比較値136は、予め設定されるものでもよく、ユーザにより設定可能なものでもよい。
【００６１】
セレクタ52では、LNA制御信号138がオンの場合には所定の比較値136が、オフの場合には値０のゼロデータ140が選択データ142として出力される。
【００６２】
この選択データ142は、演算器54に供給され、ここで、レジスタ46からの制御データ134から選択データ142を減算してVGA制御信号144が算出され、VGA 30に供給される。
【００６３】
このように、本実施例では、スケーリング処理において、入力信号と目標値146との差分である比較値116の符号に応じて、スケーリング係数を変更してLNA制御信号138およびVGA制御信号144を算出するため、より最適なAGC処理をすることができる。
【００６４】
また、他の実施例として、AGC回路11は、図２に示すように、制御信号生成部26において、無限インパルス応答（Infinite Impulse Response：IIR）フィルタ60を備えて制御データ134をIIR処理して、より効果的にトラッキングエラーを抑えることができる。
【００６５】
このIIRフィルタ60は、無限に持続するインパルス応答を持つディジタルフィルタであり、急峻な遮断特性を得るもので、本実施例では、レジスタ46から入力する制御データ134を、タイミング発生器48からの更新タイミング信号132に応じてIIR処理部62でIIR処理して、フィルタ出力データ202を比較器50に出力するものである。このIIR処理によって、LNA 28のオン／オフ切り替えによるゲイン変動を抑えることができる。
【００６６】
本実施例のIIRフィルタ60は、IIR処理部62において、現時点xで処理する制御データ134をB_Data(x)とし、フィルタ出力データ202をB_Data_Out(x)とするとき、一つ前のフィルタ出力データB_Data_Out(x−1)を用いて、今回の制御データB_Data(x)からB_Data_Out(x)を算出して、たとえば、以下の（1）式を用いて算出する。
【００６７】
B_Data_Out(x)=B_Data_Out(x-1)-(B_Data_Out(x-1)-B_Data(x))>>1…(1)
IIRフィルタ60では、たとえば、更新タイミング信号132が、１サイクル目を示す場合、IIR処理部62では、制御データ134をそのままフィルタ出力データ202とし、他方、更新タイミング信号132が、２サイクル以降を示す場合、IIR処理部62では、(1)式の算出結果をフィルタ出力データ202として出力する。これは、パケット信号の先頭では、ある程度のAGC調整値を設定し、そこから精度を上げてAGC調整を実施する動作であり、これにより、パケット通信での高速なAGC収束動作を実現し、また、LNA 28の制御信号変化点でのトラッキングエラーを抑えることができる。
【００６８】
また、IIRフィルタ60では、このように求めたフィルタ出力データ202を所定の比較値、たとえば０や所定の最大値Maxと比較して、０より小さい場合、フィルタ出力データ202を０とし、最大値Maxより大きい場合、フィルタ出力データ202を最大値Maxとして出力するとよい。
【００６９】
IIRフィルタ60から出力されるフィルタ出力データ202は、比較器50において所定の比較値136と比較され、LNA制御信号138が生成されてLNA 28およびセレクタ52に供給される。この実施例において、比較器50、セレクタ52および演算器54における機能および動作は、上述の実施例と同様でよい。
【００７０】
また、IIRフィルタ60では、タイミング発生器48で更新タイミング信号の発生が起動するとき、その起動のときから上位レイヤから設定される所定のフィルタ処理停止期間は、図２に示すようなIIRフィルタ60におけるIIRフィルタ処理を停止してもよく、このとき、IIRフィルタ60に入力する制御データ134をそのままフィルタ出力データ202として出力してよい。
【００７１】
また、他の実施例として、AGC回路11は、図３に示すように、制御信号生成部26において、ヒステリシス回路72を備えてIIRフィルタ60からのフィルタ出力データ202、比較器50からのLNA制御信号138、上限しきい値302および下限しきい値304に応じて、LNA制御信号138を変更するか否かを判断するヒステリシス処理を施すことにより、トラッキングエラーを改善することができる。
【００７２】
本実施例の制御信号生成部26では、比較器50およびヒステリシス回路72を有して比較部70が構成され、この比較部70は、タイミング発生器48からの更新タイミング信号132に応じて動作するものでよい。
【００７３】
比較器50は、上述の実施例と同様に、フィルタ出力データ202を所定の比較値136と比較し、フィルタ出力データ202が比較値136以上である場合、LNA制御信号138をオンにし、フィルタ出力データ202が比較値136より小さい場合、LNA制御信号138をオフにするもので、本実施例では、特に、LNA制御信号138をヒステリシス回路72に出力する。
【００７４】
ヒステリシス回路72は、比較器50からのLNA制御信号138を判定し、かつフィルタ出力データ202と、上限しきい値302または下限しきい値304とを比較する。このとき、LNA制御信号138がオフで、かつフィルタ出力データ202が上限しきい値302より大きい場合、LNA制御信号をオンに変更し、LNA制御信号がオンで、かつフィルタ出力データ202が下限しきい値304より小さい場合、LNA制御信号をオフに変更してLNA制御信号306として出力するもので、これらの条件以外ではLNA制御信号138をそのままLNA制御信号306として出力してよい。
【００７５】
また、ヒステリシス回路72は、パケット通信信号を認識した場合から所定のサイクル数までは、ヒステリシス処理を行わずにLNA制御信号138をそのままLNA制御信号306として出力し、所定のサイクル数からヒステリシス処理を行うとよい。たとえば、ヒステリシス回路72は、タイミング発生器48からの更新タイミング信号132に応じてヒステリシス処理を行うが、このタイミング信号132を、所定のサイクル数分入力するまではヒステリシス処理を行わず、このサイクル数以上入力する場合にヒステリシス処理を行うようにする。このサイクル数は、１以上の整数でよく、１サイクル目からヒステリシス処理が動作してもよい。
【００７６】
本実施例の比較部70において、このようなヒステリシス処理を用いて生成したLNA制御信号306は、LNA 28およびセレクタ52に供給されて、上述の動作と同様に処理される。
【００７７】
また、ヒステリシス回路72は、タイミング発生器48で更新タイミング信号の発生が起動するとき、その起動のときから上位レイヤから設定される所定のヒステリシス処理停止期間は、図３に示すようなヒステリシス回路72におけるヒステリシス処理を停止してもよく、このとき、ヒステリシス回路72に入力するLNA制御信号138をそのままLNA制御信号306として出力してよい。
【００７８】
また、他の実施例として、AGC回路11は、図４に示すように、制御信号生成部26において、補正回路80を備えて、LNA制御信号306の変化に応じて補正データ412を生成し、この補正データ412を用いてVGA制御信号144を生成することにより、AGC収束時間を短くすることができる。たとえば、この補正回路80では、LNA制御信号402がオフで、かつ一つ前のLNA制御信号404がオンの場合、所定の補正データ408を補正データ412とし、それ以外の場合、値０のゼロデータ410を補正データ412として出力する。
【００７９】
ところで、図５に示すように、RF回路14のLNA 28は、LNA制御信号306に応じてスイッチ92および94を切り替えて、LNA回路90を介して利得をかける信号路420と、利得をかけない信号路422とが切り替わる。このとき、信号路422を通る場合、すなわちLNA制御信号306がオフの場合に信号の配線ロスが生じる。LNA制御信号306が変化する場合のAGCトラッキング処理においては、AGC収束時間が長くなることになる。たとえば、LNA 28のゲイン特性として、LNA制御信号306がオンの場合は、20dBの利得値、LNA制御信号306がオフの場合は、-3dBの利得値とする。
【００８０】
本実施例では、この配線ロスを補うために、LNA制御信号306がオンからオフに変化した場合のみ、補正回路80により補正を実施する。なお、この変化時のみ補正を行なわないと、VGA 30の設定値としてこの補正データよりも、永遠に０に設定されなくなることがある。
【００８１】
たとえば、本実施例の補正回路80は、比較部70からのLNA制御信号306をインバータ（INV）82およびレジスタ84に入力し、このINV 82は、LNA制御信号306を反転して反転信号402をAND回路84に出力し、他方、レジスタ84では、LNA制御信号306を記憶し、タイミング発生器48からの更新タイミング信号132に応じて、一つ前のLNA制御信号404をAND回路86に出力する。AND回路86では、反転信号402がオフで、かつ一つ前のLNA制御信号404がオンであることを判定して、その真偽を示すフラグ406をセレクタ88に出力する。セレクタ88では、フラグ406がTrueの場合、補正データ412として所定の補正データ408を、また、Falseの場合、補正データ412としてゼロデータ410を出力する。
【００８２】
本実施例の制御信号生成部26において、補正回路80からの補正データ412は、演算器54に出力され、演算器54では、この補正データ408と、レジスタ46からの制御データ134と、セレクタ52からの選択データ142とを用いて、計算式（制御データ134）−（選択データ142）＋（補正データ408）によりVGA制御信号144を算出してVGA 30に供給する。
【００８３】
このように、本実施例の制御信号生成部26では、LNA 28がオン状態のとき、VGA 30では、所定の比較値136が増加分の利得値となり、LNA 28がオフ状態のとき、VGA 30では、所定の補正データ408が減少分の利得値となる。
【００８４】
AGC処理動作としては、LNA 28がオフ状態のとき、補正調整をしなくてもいずれは収束するが、高速に収束することを期待する場合、本実施例の補正回路80を用いてLNA 28がオフ状態の場合にも補正することにより、高速に収束して、AGC収束時間を短くすることができる。
【００８５】
また、他の実施例として、AGC回路11は、図６に示すように、受信電界強度（Receiving Signal Strength Indicator：RSSI）信号判定部502を備えて、RSSI信号のレベルを判定し、この判定結果に応じてAGC設定制御部504を制御することにより、AGC処理のタイミングを確立させるタイミング発生器48の動作を制御し、また、ADC部16の動作を制御するものである。RSSI信号判定部502はRSSIレベル検出器510を含み、ここで所望の信号が検出されない場合に、AGCトラッキング動作を停止して、AGC処理における各回路の消費電力を削減することができる。また、RF回路14におけるVGA 30、および図示しない復調部などの回路動作をも停止して消費電力を削減することができる。
【００８６】
AGC回路11のAGCトラッキング制御では、AGC設定制御部504によりタイミング発生器48および受信復調部電源管理部506を制御して、固定周期信号および復調部電源制御信号を生成している。このAGC設定制御部504では、上位レイヤから入力する復調モード、ならびに復調部から入力する同期情報、非同期情報およびAGCループ停止情報に応じてタイミング発生器48および受信復調部電源管理部506を制御する。本実施例のAGC設定制御部504は、複数の復調部のいずれかに対応するAGC設定をタイミング発生器48に施して、タイミング発生器48がその復調部に応じた更新タイミング信号132を発生するように制御するものである。
【００８７】
ところで、受信装置10は、たとえばOFDM方式やDSSS方式などの複数の変調方式にそれぞれ対応して複数の復調部を備えることができ、各復調部では、上位レイヤによって復調モードのオン／オフを初期段階で予め設定する。たとえば、DSSS方式に対応する第１の復調部、およびOFDM方式に対応する第２の復調部を有する受信装置10に対して、“dsss only”という仕様の802.11b、および“ofdm only”という仕様の802.11aを適用するとき、ユーザが802.11bでの使用を所望するときには、立ち上げ時に、第１の復調部の復調モード552をオンに、第２の復調部の復調モード554をオフに設定する。また、ユーザが802.11aに再設定する場合、第１の復調モード552をオフに、第２の復調モード554をオンに再設定する。AGC設定制御部504では、２つの復調部に対する復調モード552および554しか入力しないが、実際には、複数の復調部に対応する複数の復調モードを入力してよい。
【００８８】
また、AGC設定制御部504では、第１の復調部および第２の復調部において、それぞれ受信信号と同期が得られたか否かを示す第１の復調モード同期情報556および第２の復調モード同期情報558を入力し、さらに、AGC設定制御部504は、第１の復調部において非同期が確立したことを示す第１の復調モード非同期情報560を入力する。AGC設定制御部504は、第１の復調モード非同期情報560がオンになるタイミングで、第２の復調部に対するAGC設定および同期検出を実行してよい。
【００８９】
AGC設定制御部504では、変調方式に応じて、すなわち、復調モード552および554、同期情報556および558ならびに非同期情報560に応じて、第１の復調部または第２の復調部のどちらに対応してAGC設定するかを判定し、タイミング発生器48におけるAGC処理を無限もしくは有限のどちらにするかを判定する。本実施例のAGC設定制御部504は、たとえば、第１の復調部に対応する有限の第１の有限AGC設定モード、第２の復調部に対応する有限の第２の有限AGC設定モード、ならびに第１および第２の復調部に共用で無限の無限AGC設定モードを有し、それぞれのAGC設定モードのオン／オフを切り替えて設定するものでよく、これらのAGC設定モードの内いずれかを選択して設定するものでもよい。
【００９０】
AGC設定制御部504は、復調モード552および554、同期情報556および558、ならびに非同期情報560に応じて、たとえば図７に示すようにこれらのAGC設定モードを選択する。図７において、Ｘで示される欄は、オンまたはオフのどちらでもよいことを示し、復調モードに関しては、０は第１の復調モード552および第２の復調モード554がともにオンの状態を、１は第１の復調モード552のみがオンの状態を２は、第２の復調モード554のみがオンの状態を示し、Ｘで示される欄は、０、１または２のいずれでもよいことを示す。たとえば、第１の復調モード552および第２の復調モード554がともにオンのとき、第１の復調モード非同期情報560がオフの場合には第１の有限AGC設定モードをオンにするが、第１の復調モード非同期情報560がオンで、かつ第１の復調モード同期情報556がオフの場合には第２の有限AGC設定モードをオンにする。また、第１の復調モード552のみがオンである場合、同期情報および非同期情報に係わらず第１の有限AGC設定モードをオンにし、第２の復調モード554のみがオンである場合、同期情報および非同期情報に係わらず第２の有限AGC設定モードをオンにする。
【００９１】
本実施例のAGC設定制御部504は、AGC設定モードに応じてシンボル時間出力566およびシンボル数出力568を変更してタイミング発生器48に設定する。AGC設定制御部504は、たとえば、第１の有限AGC設定モードがオンの場合には、第１の復調部に対応する第１のシンボル時間および第１のシンボル数を、第２の有限AGC設定モードがオンの場合には、第２の復調部に対応する第２のシンボル時間および第２のシンボル数を、それぞれシンボル時間出力566およびシンボル数出力568として設定する。また、無限AGC設定モードがオンの場合、第１のシンボル時間と同じか、もしくは第１のシンボル時間と第２のシンボル時間との平均値をシンボル時間出力566として出力し、無限値を示すシンボル数出力568を出力する。これにより、無限AGC設定モードがオンの場合には、AGC処理が連続的に実施される。
【００９２】
また、AGC設定制御部504は、通常はオンであるエンコード564をタイミング発生器48に出力し、シンボル時間出力566およびシンボル数出力568を変更する場合や、AGCトラッキング制御を停止させる場合にエンコード564をオフに設定する。
【００９３】
さらに、本実施例のAGC設定制御部504は、復調モード552および554、同期情報556および558ならびに非同期情報560に応じて、たとえば図８に示すように、第１および第２の復調部のそれぞれに対する第１および第２の電源設定を含む制御情報570を生成し、受信復調部電源管理部506に出力する。図８において、Ｘで示される欄は、オンまたはオフのどちらでもよいことを示し、復調モードに関しては、０は第１の復調モード552および第２の復調モード554がともにオンの状態を、１は第１の復調モード552のみがオンの状態を２は、第２の復調モード554のみがオンの状態を示し、Ｘで示される欄は、０、１または２のいずれでもよいことを示す。たとえば、第１の復調モード552および第２の復調モード554がともにオンのとき、第１の復調モード非同期情報560がオフの場合には第１の電源設定をオンにし、第１の復調モード非同期情報560がオンの場合には第２の電源設定をオンにする。また、第１の復調モード552のみがオンである場合、同期情報および非同期情報に係わらず第１の電源設定をオンにし、第２の復調モード554のみがオンである場合、同期情報および非同期情報に係わらず第２の電源設定をオンにする。
【００９４】
ところで、本実施例におけるタイミング発生器48は、シンボルカウンタ514、カウンタ516およびAND回路518を有し、AGC設定制御部504におけるAGC設定モードに応じて、すなわちAGC設定制御部504からのエンコード564、シンボル時間出力566およびシンボル数出力568に応じて、固定周期信号として更新タイミング信号132を生成して出力するものである。
【００９５】
タイミング発生器48は、シンボル時間出力566に応じた時間間隔で、シンボル数出力568が示す回数の積分処理を行うものでよい。このとき、シンボル時間出力566は、変調方式によって異なる１シンボル時間を示すもので、本実施例では、シンボル信号のエネルギーを測定するAGC調整において、シンボル時間と同じ時間分に対して測定をするとその測定の精度が上がり、設定モードに応じて固定周期信号発生を行うことにより最適なエネルギー計算処理を行うことができる。また、シンボル数出力568は、タイミング発生器48におけるAGC調整シンボル回数を示すもので、本実施例では、調整回数を増やすと、AGC調整値が安定する一方で処理時間が増加するので、設定モードに応じてシンボル数出力568を設定することにより処理時間を調整する。
【００９６】
シンボルカウンタ514は、エンコード564およびシンボル時間出力566を入力して、タイミング周期を示すパルス信号572をカウンタ516およびAND回路518に出力するもので、たとえば、時間間隔Intを示すシンボル時間出力566を入力するとき、図示しない基準動作クロック信号のIntサイクルごとの周期を有するパルス信号572を生成して出力する。このとき、基準動作クロック信号をIntサイクルごとに出力してパルス信号572としてもよい。また、シンボルカウンタ514は、エンコード564がオンである場合に限りこのパルス信号572を発生させ、オフの場合には発生させない。すなわち、エンコード564がオフでない場合、永遠にパルス信号572を出力する。
【００９７】
カウンタ516は、エンコード564、シンボル数出力568およびパルス信号572を入力して、パルス信号572のパルス回数をカウントして、シンボル数出力568が示すシンボル回数分、エンコード574をオンにし、それ以外ではエンコード574をオフにするもので、このエンコード574をAND回路518に出力する。また、カウンタ516は、エンコード564がオンである場合に限りこの判定をし、他方、オフの場合にはしなくてもよい。また、カウンタ516は、エンコード574の出力タイミングで、エンコード564のオン／オフをAGCループ動作情報576として受信復調部電源管理部506に出力する。
【００９８】
AND回路518は、カウンタ516からのエンコード574と、シンボルカウンタ514からのパルス信号572とのAND演算結果を更新タイミング信号132として出力するものである。
【００９９】
このように構成されるタイミング発生器48の動作は、たとえば図９のタイミングチャートを参照して以下のように説明できる。
【０１００】
まず、本実施例のタイミング発生器48では、シンボルカウンタ514に基準動作クロック信号clkが入力する。この基準動作クロック信号clkは、受信装置10において共通のものでよく、タイミング発生器48に入力する他の信号も基準動作クロック信号clkに同期してよい。このとき、AGC設定制御部504では、0x2のシンボル数および0x3のシンボル時間が設定可能な値となっている。
【０１０１】
次に、時刻t1でOnになるRSSI判定信号584が、タイミング発生器48に入力する。タイミング発生器48では、このRSSI判定信号584に応じて、時刻t2でシンボル時間出力566およびシンボル数出力568が入力し、時刻t3で立ち上がるエンコード564が入力する。
【０１０２】
ここで、シンボルカウンタ514では、シンボル時間出力566が示す時間0x3だけ基準動作クロック信号clkが経過した時刻t4で立ち上がるパルス信号572が発生してカウンタ516に出力される。
【０１０３】
このとき、カウンタ516では、パルス信号572がカウントされて、シンボル数出力568が示す数0x2が経過する時刻t5までは、パルス信号572がエンコード574としてAND回路518に出力され、AND回路518において更新タイミング信号132が出力される。また、時刻t5において、エンコード574出力が停止されると、AGCループ動作情報576がオンにされて出力される。
【０１０４】
また、本実施例において、受信復調部電源管理部506は、AGC設定制御部504からの制御情報570、およびカウンタ２からのAGCループ動作情報576に応じて、第１の復調部電源制御信号578および第２の復調部電源制御信号580のオン／オフを制御して出力するものである。受信復調部電源管理部506は、制御情報570を判定して、第１の電源設定がオンの場合、第１の復調部電源制御信号578をオンにして出力し、第２の電源設定がオンの場合、第２の復調部電源制御信号580をオンにして出力するものでよく、このとき、AGCループ動作情報576がオフの場合、制御情報570に係わらず第１および第２の復調部電源制御信号578および580をともにオフにして出力する。
【０１０５】
ところで、本実施例において、RSSI信号判定部502は、ADC回路508およびRSSIレベル検出器510を有し、ADC回路508でLNA 28からのRSSI信号104をA/D変換してディジタルRSSI信号582を生成し、RSSIレベル検出器510でこのディジタル信号582を所定の期待値と比較してRSSI判定信号584を出力する。たとえば、RSSIレベル検出器510は、ディジタル信号582をパワー演算して、そのパワー値を所定の期待値と比較し、パワー値が所定の期待値以上である場合、RSSI判定信号584をオンにし、それ以外の場合、RSSI判定信号584をオフにする。
【０１０６】
本実施例のRSSIレベル検出器510は、このRSSI判定信号584を、ADC部16およびAGC設定制御部504に供給して、RSSI判定信号584がオンの場合に限り、AGCトラッキング処理を動作させ、オフの場合には、AGCトラッキング処理を停止させる。このとき、AGC設定制御部504では、RSSI判定信号584がオンの場合にはエンコード564をオンにし、オフの場合にはエンコード564をオフにする。また、ADC部16では、RSSI判定信号584がオンの場合にはA/D変換を実行してディジタル信号を出力し、オフの場合にはA/D変換を停止してディジタル信号の出力を停止する。
【０１０７】
たとえば、このようなRSSIレベル検出器510を備えたAGC回路11の動作では、次のように動作する。まず、AGC設定制御部504において、第１および第２の復調モード552および554がともにオンのとき、RSSI信号検出として期待するエネルギーが確認された場合、すなわちRSSI判定信号584がオンの場合に、第１の有限AGC設定モードをオンにして、第１の復調部に対応するシンボル時間出力566およびシンボル数出力568を設定して生成されるタイミング信号によりAGC処理が動作する。次に、第１の有限AGC設定モードでのAGC処理が停止すると、第１の電源設定をオンにして、第１の復調部からの同期確立信号を待つ。
【０１０８】
ここで、第１の復調部における同期が確立せずに、第１の復調モード非同期情報560がオンにされた場合、第１の電源設定をオフにすると同時に第２の有限AGC設定モードをオンにして、第２の復調部に対応するシンボル時間出力566およびシンボル数出力568を設定して生成されるタイミング信号によりAGC処理が動作する。次に、第２の有限AGC設定モードでのAGC調整が停止すると、第２の電源設定をオンにして、第２の復調部からの同期確立信号を待つ。
【０１０９】
また、RSSI信号判定部502は、エラー判定部512を備えてもよく、このとき、RSSIレベル検出器510は、ディジタルRSSI信号582を平均処理したエネルギー値586をこのエラー判定部512に出力する。また、エラー判定部512は、RSSI判定信号584がオンになり、タイミング発生器48で更新タイミング信号の発生が起動するとき、すべての復調部から非同期情報を受け取る場合に、上位レイヤからの設定に応じてエラー情報をオンにしてAGC設定制御部504に供給するものでよい。
【０１１０】
本実施例のエラー判定部512では、このエネルギー値586をエラー判定し、たとえば予め設定された所定のしきい値より小さい場合、エラー情報588をオンにし、それ以外の場合エラー情報588をオフにしてAGC設定制御部504に出力する。また、上位レイヤにおいて、パケット誤り率（Packet Error Rate：PER）が悪いとき、このエラー情報588を強制的にOnにしてもよい。なお、同期信号が確立された場合には、このエラー判定を停止する。
【０１１１】
これにより、RSSI信号判定部502では、受信信号をRSSIレベル検出器510で判断できる場合は、RSSIレベル検出器510のトリガによりAGC処理を起動させるが、RSSIレベル検出器510で判断できない周辺環境の場合は、エラー判定部512においてエラー情報588がオンとなり、図示しない各復調部は、常時、同期検出モードとなる。
【０１１２】
なお、エラー情報588がオンの場合において、AGC処理が無限に連続して動作するとき、RSSI信号検出のように先頭が解らないため、本実施例では、第１の復調部が、第１の復調モード同期情報556をオンにしてから、所定の時間後にAGCループ停止信号562をAGC設定制御部504に出力するとよい。
【０１１３】
また、AGC設定制御部504は、オンであるエラー情報588を入力すると無限AGC設定モードとなる。このとき、AGC設定制御部504は、エンコード564をオンにしてタイミング発生器48に出力し、タイミング発生器48では、エンコード564がオンである限りAGCトラッキング処理を無限に動作させる。AGC設定制御部504は、入力のAGCループ停止情報562がオンになったときにエンコード564をオフにしてタイミング発生器48に出力し、この無限動作を停止させる。
【０１１４】
また、AGC設定制御部504は、エンコード564をオンにする場合、第１および第２の有限AGC設定モードにおけるシンボル時間の平均値をシンボル時間出力566として設定しておき、復調モード同期情報556または558がオンになった場合に、その情報に対応する復調モードのシンボル時間およびシンボル数の設定を行うこともできる。
【０１１５】
AGC設定制御部504では、たとえば図７に示すように、エラー情報588がオンで、かつ第１の復調モード552および第２の復調モード554がともにオンのとき、無限AGC設定モードはオンとなり、なおかつ第２の復調モード同期情報558がオフの場合、第１の有限AGC設定モードはオンとなる。ここで、第１の復調モード同期情報556がオンの場合でも、特に設定は変更されない。また、図７において、無限AGC設定モードが♯で示される欄に関しては、無限AGC設定モードが１の場合には、AGCループ停止情報に応じて無限状態を解除し、無限AGC設定モードが０の場合には、AGCループ停止情報を無視してよい。
【０１１６】
また、AGC設定制御部504は、たとえば図８に示すように、エラー情報588に応じて各復調部の電源設定を決定することができる。ここで、エラー情報588がオンで、かつ第１の復調モード552および第２の復調モード554がともにオンのとき、第１の復調モード同期情報556および第２の復調モード同期情報558がともにオフの場合には、制御情報570における第１の電源設定および第２の電源設定をともにオンにし、第１の復調モード同期情報556のみがオンの場合には、第１の復調部電源設定のみをオンにする。
【０１１７】
本実施例のAGC設定制御部504では、復調部における同期が得られた場合、AGC処理動作を停止してもよい。また、RSSIレベル検出器510からのRSSI判定信号584がオフの場合、AGC処理機能が完全停止することになるため、パケット信号が終了した場合や、途中でエラーが発生した場合に、RSSI判定信号584をオフに設定してもよい。また、エラー判定部512におけるエラー情報588がオンの場合、このエラー情報588をRSSIレベル検出器510に出力して、RSSI判定信号584をオンに設定させてもよい。
【０１１８】
また、本実施例のAGC回路11は、エラー情報588がオンで、かつ、AGC調整値、すなわちLNA 28およびVGA 30の利得値が一定値を保っている場合に、復調部電源をオフにする機能を有してよく、このとき、この一定値に対してAGC調整値が過渡に上昇した場合に、復調部電源をオンにするとよい。
【０１１９】
また、AGC設定制御部504は、エラー情報588がオンの場合でも、AGC調整値が、上位レイヤから設定される所定の範囲に収まっている場合は、このAGC調整値が過渡なレベルに変更されるまでは、復調部の電源をオフに保つことができる。
【０１２０】
このように、本実施例のAGC設定制御部504では、復調モードに応じた振幅レベルへのAGC処理を行い、かつ復調モードごとに時系列に同期検出することができ、受信装置10における各回路の消費電流の効果および振幅レベルが、各復調モードに合っているため、より効果的な同期検出が可能になる。
【０１２１】
また、他の実施例として、AGC回路11は、図10に示すように、スケーリング処理部20において状態設定部602を備えて、AGC設定制御部504からの設定に応じて演算器36に入力する目標値616、および乗算部40に入力するスケーリング係数618を変更することができ、これにより、トラッキングエラーを減少させることができる。
【０１２２】
本実施例の状態設定部602は、変調方式に合わせてトラッキング特性に応じた目標値616およびスケーリング係数618を有し、AGC設定制御部504から入力される復調モード設定612に応じて目標値616およびスケーリング係数618を決定して出力する。また、状態設定部602は、AGC設定制御部504から入力されるエラー情報614を判断して、目標値616およびスケーリング係数618を決定してもよい。
【０１２３】
目標値616は、たとえば、ADC部16におけるA/D変換時のビット幅に応じて決定してよい。AGC調整では、信号のピークがA/D変換時の最大振幅値に収まる必要があり、このピーク値が収まるための平均エネルギーを設定するが、その平均エネルギーとピーク値とは、変調方式によって異なるため、本実施例では、変調方式に応じた振幅レベルにするように目標値616を変更して設定する。状態設定部602は、AGC設定制御部504からの復調モード設定612に応じてこの目標値616の設定を行う。このように、復調モード設定612およびエラー情報614を、AGC設定制御部504から変更することにより、より精度の高いトラッキング特性が得ることができる。
【０１２４】
また、AGC設定制御部504から供給される復調モード設定612は、上述の実施例のAGC設定制御部504において第１および第２の復調モード552および554で示される復調モードに応じて設定されてよく、また、第１の有限AGC設定モード、第２の有限AGC設定モード、および無限AGC設定モードで示されるAGC設定モードに応じて設定されてもよい。他方、AGC設定制御部504から供給されるエラー情報614は、上述の実施例のAGC設定制御部504におけるエラー情報588に応じて設定されてよい。
【０１２５】
また、本実施例のタイミング発生器48は、図13に示すように、停止信号発生器802を備えて加算停止信号814をレジスタ24に出力してもよい。この停止信号発生器802は、AND回路518からの更新タイミング信号134、ならびにAGC設定制御部504からのエンコード564および停止時間出力812に応じて、加算器22における加算処理を停止する加算停止信号814を出力するものである。
【０１２６】
本実施例では、レジスタ24が、この加算停止信号814に応じて制御信号130を過去データとして記憶することを停止することにより、加算器22が加算処理を実質的に停止して、スケーリング処理結果126をそのまま制御信号130として出力するものでよい。
【０１２７】
また、停止信号発生器802における動作は、たとえば図14のタイミングチャートを参照して以下のように説明できる。
【０１２８】
この停止信号発生器802では、時刻t11におけるエンコード564の立ち上がりに応じて加算停止信号814は時刻t12でオンにされて出力される。次に、停止信号発生器802では、時刻t13で最初に発振する更新タイミング信号132が供給され、これに応じて時刻t14で加算停止信号814はオフにされて出力される。このとき、加算停止信号814は、停止時間出力が0x2であるため２クロック経過後の時刻t15で再度オンにされる。
【０１２９】
このように、停止信号発生器802では、更新タイミング信号132の発振に応じて加算停止信号814をオフにし、さらに停止時間経過後に再度オンにする動作を繰り返すものでよい。
【図面の簡単な説明】
【０１３０】
【図１】本発明に係るAGC回路を受信装置に適用した実施例を示すブロック図である。
【図２】本発明に係るAGC回路の他の実施例における制御信号発生部を示すブロック図である。
【図３】本発明に係るAGC回路の他の実施例における制御信号発生部を示すブロック図である。
【図４】本発明に係るAGC回路の他の実施例における制御信号発生部を示すブロック図である。
【図５】図１に示す実施例の受信装置における低雑音増幅器の構成例を示すブロック図である。は、
【図６】本発明に係るAGC回路の他の実施例におけるAGC設定制御部を示すブロック図である。
【図７】図６に示す実施例のAGC設定制御部におけるAGC設定モードの関係を示す例図である。
【図８】図６に示す実施例のAGC設定制御部における第１および第２の復調部の電源設定の関係を示す例図である。
【図９】図６に示す実施例のAGC回路における動作を説明するタイミングチャートである。
【図１０】本発明に係るAGC回路の他の実施例におけるスケーリング処理部を示すブロック図である。
【図１１】従来のAGC回路を受信装置に適用した実施例を示すブロック図である。
【図１２】受信装置におけるLNAおよびVGAでの利得値の関係を示す例図である。
【図１３】本発明に係るAGC回路の他の実施例における停止信号発生器を示すブロック図である。
【図１４】図１３に示す実施例のAGC回路における動作を説明するタイミングチャートである。
【符号の説明】
【０１３１】
10  受信装置
11  AGC回路
12  アンテナ部
14  RF回路
16  アナログ・ディジタル変換部
18  演算機能部
20  スケーリング処理部
22  加算器
24、46  レジスタ
26  制御信号生成部
28  低雑音増幅部
30  可変利得増幅部
32  I成分ADC
34  Q成分ADC
36、54  演算器
38、52  セレクタ
40  乗算部
42  正値用乗算器
44  負値用乗算器
48  タイミング発生器
50  比較器
【図１】
2006109200.tif 000003
【図２】
2006109200.tif 000004
【図３】
2006109200.tif 000005
【図４】
2006109200.tif 000006
【図５】
2006109200.tif 000007
【図６】
2006109200.tif 000008
【図７】
2006109200.tif 000009
【図８】
2006109200.tif 000010
【図９】
2006109200.tif 000011
【図１０】
2006109200.tif 000012
【図１１】
2006109200.tif 000013
【図１２】
2006109200.tif 000014
【図１３】
2006109200.tif 000015
【図１４】
2006109200.tif 000016