(57)【要約】【課題】インバータ装置を使用する電流レベル調整型駆動回路の動作遅延時間を簡便な手段及び方法により調整する。【解決手段】第１の直流電源(1)と負荷(2)とに直列に接続された絶縁ゲート型トランジスタ(3)と、ドライバ回路(a1,a2,a3)とを駆動回路に設ける。ドライバ回路(a1,a2,a3)は、絶縁ゲート型トランジスタ(3)のベース端子に駆動信号を付与するインバータ回路(4)と、第１のトランジスタ(81)及び第２のトランジスタ(82)を有する定電流回路(6)とを備えている。定電流回路(6)の第１のトランジスタ(81)は、第２の直流電源(1a)と調整抵抗(5a)との間に接続され、定電流回路(6)の第２のトランジスタ(82)は、第２の直流電源(1a,1a’)とインバータ回路(4)との間に接続される。第１のトランジスタ(81)と第２のトランジスタ(82)の各ベース端子又はゲート端子とを互いに且つ調整抵抗(5a)とに接続し、調整抵抗(5a)の出力電流値を変更することにより、定電流回路(6)からインバータ回路(4)に流れる電流のレベルを調整する。【選択図】図１
2006109586.tif 000002
【特許請求の範囲】
【請求項１】
第１の直流電源と負荷とに直列に接続されたスイッチング素子と、ドライバ回路とを備え、
該ドライバ回路は、前記スイッチング素子の制御端子に駆動信号を付与するインバータ回路と、第１の増幅回路及び第２の増幅回路を有する定電流回路とを備え、
第２の直流電源と電流値設定手段との間に前記定電流回路の第１の増幅回路を接続し、
前記第２の直流電源と前記インバータ回路との間に前記定電流回路の第２の増幅回路を接続し、
前記第１の増幅回路と第２の増幅回路の各制御端子とを互いに且つ前記電流値設定手段とに接続し、
前記電流値設定手段の出力電流値を変更することにより、前記定電流回路から前記インバータ回路に流れる電流のレベルを調整することを特徴とする駆動回路。
【請求項２】
直流電源と負荷とに直列に接続されたスイッチング素子と、ドライバ回路とを備え、
該ドライバ回路は、多段に直列接続される複数のインバータを備えて該複数のインバータの最終段のインバータから出力する駆動信号を前記スイッチング素子に付与するインバータ回路と、第２の直流電源にそれぞれ接続された入力端子並びに電流値設定手段及び前記複数のインバータに順次接続された出力端子を有する第１の増幅回路乃至第ｎの増幅回路を含む定電流回路とを備え、
前記第１の増幅回路乃至第ｎの増幅回路の各制御端子とを互いに且つ前記電流値設定手段とに接続し、
前記電流値設定手段の出力電流値を変更することにより、前記定電流回路から前記インバータ回路に流れる電流のレベルを調整することを特徴とする駆動回路。
【請求項３】
トリミングにより抵抗値を設定する調整抵抗により前記電流値設定手段を構成し、
前記電流値設定手段に流れる電流の所期電流値をＩ、前記インバータ回路の電源電圧及び閾値をそれぞれＶDD、ＶTHとすると、前記調整抵抗の抵抗値Ｒtrimを下式：
Ｒtrim＝(ＶDD−ＶTH)／Ｉ
の関係に調整して、前記インバータ回路の応答遅延時間を調整する請求項１又は２に記載の駆動回路。
【請求項４】
制御回路により、請求項１〜３の何れか１項に記載された複数の前記駆動回路の各インバータ回路を所定のタイミングで駆動して、複数の前記スイッチング素子を交互にオン・オフさせて、前記負荷に共振電流を供給することを特徴とする電源装置。
【請求項５】
請求項１〜３の何れか１項に記載された複数の前記駆動回路を前記負荷に対して２段並列に接続し、
前記駆動回路の一方及び他方をそれぞれハイサイド駆動回路とローサイド駆動回路として、制御回路に接続し、
前記ハイサイド駆動回路とローサイド駆動回路を前記制御回路により交互に且つデッドタイムをもって駆動して、前記負荷に共振電流を供給することを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作遅延時間を調整できるインバータ装置を使用する電流レベル調整型駆動回路及びその駆動回路を使用する電源装置に関するものである。
【背景技術】
【０００２】
例えば、下記特許文献１に示されるように、ハイサイド側のデッドタイムコントロール回路の出力信号のパルス幅が狭く、パルス発生回路のリセット出力信号を出力されないときに、パルスフィルタ回路でセット出力信号を通過させずに、メインスイッチング素子が同時オンになることを防止するドライブ回路を備えたハーフブリッジ形インバータ回路は、公知である。このハーフブリッジ形インバータ回路は、ドライブ回路を制御回路から入力される入力信号からデッドタイム期間を作るハイサイド側とローサイド側のデッドタイムコントロール回路と、ハイサイド側のデッドタイムコントロール回路の出力信号からセット出力信号及びリセット出力信号を発生するパルス発生回路と、セット出力信号及びリセット出力信号を昇圧するレベルシフト回路と、セット出力信号及びリセット出力信号のうち一定のパルス幅以上のものを通過させるパルスフィルタ回路と、パルスフィルタ回路からのセット出力信号及びリセット出力信号でセットリセットされる記憶回路と、記憶回路からの出力でハイサイド出力信号を出力する出力回路と、ローサイド側のデッドタイムコントロール回路の出力でローサイド出力信号を出力する出力回路とを備えている。ハイサイド側のデッドタイムコントロール回路の出力信号のパルス幅が狭く、パルス発生回路のリセット出力信号を出力されないときに、パルスフィルタ回路でセット出力信号を通過させずに、メインスイッチング素子の同時オンを防止することができる。
【０００３】
また、下記特許文献２は、高耐圧ｎチャネル型ＭＯＳデバイスにより形成されるトーテムポール回路を内蔵する高耐圧パワー集積回路の動作信頼性を向上させる高耐圧パワー集積回路を示す。この高耐圧パワー集積回路は、レベルシフタ回路と、２個の高耐圧ｎチャネル型ＭＯＳデバイスにより形成されるトーテムポール回路と、一方のＭＯＳＦＥＴを駆動する上アーム側駆動回路と、他方のＭＯＳＦＥＴを駆動する下アーム側駆動回路とで構成される従来の高耐圧パワー集積回路にオフ制御回路を付加し、トーテムポール回路の他方のＭＯＳＦＥＴをオンさせるときに、オフ制御回路を動作させて、トーテムポール回路に設けられた一方のＭＯＳＦＥＴの誤オンを阻止する。
【０００４】
【特許文献１】特開２００１−２５８２６８公報
【特許文献２】特開２０００−１８３７０９公報
【０００５】
図７は、代表的なパワーデバイスを駆動する電源装置を示す。この電源装置は、第１の直流電源(1)と負荷(2)とに直列に接続されたスイッチング素子(3)と、ハイサイド出力端子(HS1〜HS3)及びローサイド出力端子(LS1〜LS3)を有する制御回路(10)と、制御回路(10)のハイサイド出力端子(HS1〜HS3)にそれぞれ接続された３つのドライバ回路(a1〜a3)を有するハイサイド駆動回路(A)と、制御回路(10)のローサイド出力端子(LS1〜LS3)に接続されたローサイド駆動回路(B)と、各ハイサイド駆動回路(A)のドライバ回路(a1〜a3)の出力によりオン・オフ制御されるスイッチング素子としてのハイサイド絶縁ゲート型トランジスタ(3h1〜3h3)と、ローサイド駆動回路(B)の出力によりオン・オフ制御されるスイッチング素子としてのローサイド絶縁ゲート型トランジスタ(3l1〜3l3)と、ハイサイド絶縁ゲート型トランジスタ(3h1〜3h3)及びローサイド絶縁ゲート型トランジスタ(3l1〜3l3)にハーフブリッジ接続された負荷(21〜23)とを備えている。各ドライバ回路(a1〜a3)には、安定電位を有する第２の直流電源(1a)又は第２の直流電源(1a)からブートストラップで形成される第２の直流電源(1a)を構成する個別の直流電源(1a’)から電力が供給される。ハイサイド絶縁ゲート型トランジスタ(3h1〜3h3)の各コレクタ端子は、第１の直流電源(1)に接続され、各エミッタ端子は、負荷(21〜23)に接続される。ローサイド絶縁ゲート型トランジスタ(3l1〜3l3)の各コレクタ端子は、負荷(21〜23)に接続され、各エミッタ端子は、接地される。
【０００６】
負荷(21〜23)の各々は、ハイサイド絶縁ゲート型トランジスタ(3h1〜3h3)及びローサイド絶縁ゲート型トランジスタ(3l1〜3l3)にハーフブリッジ接続される大型静電容量により構成される。例えば、大面積を有する一対の電極を対向して配置して大静電容量を構成するプラズマディスプレイパネル（ＰＤＰ）は、コンデンサを構成する負荷(21〜23)と等価とみることができる。負荷(21〜23)の後段に、コイル(11)と、切換回路(12)と、第１の直流電源(1)から発生する電圧ＶBの１／２の電圧レベルに充電されるコンデンサから成る第３の直流電源(1c)とが直列に接続される。コイル(11)と第３の直流電源(1c)との間に接続される切換回路(12)は、直列に接続されたダイオード(24)及びスイッチ(25)と、直列に接続されたダイオード(26)及びスイッチ(27)との並列回路を有する。
【０００７】
ハイサイド駆動回路(A)のドライバ回路(a1〜a3)の各々は、例えば、図８に示すように、制御回路(10)に接続されてドライバ回路(a1〜a3)の遅延時間を調整する遅延調整ドライバ(31)と、遅延調整ドライバ(31)の出力を受信して電圧レベルを調整するレベルシフト回路(32)と、レベルシフト回路の出力を受信して、トランジスタ(3h1〜3h3)の各々に駆動信号を付与するドライバ(33)とを備えている。図８に示す回路は、図９に示すように、遅延調整ドライバ(31)とドライバ(33)とを入れ替えたり、図１０に示すように、遅延調整ドライバ(31)を他形式のドライバに変更する場合もある。図示しないが、ローサイド駆動回路(B)もハイサイド駆動回路(A)のドライバ回路(a1〜a3)と同様の構成を有する３個のドライバ回路が内蔵される。
【０００８】
負荷(21)に電力を供給する際に、スイッチ(25)、トランジスタ(3h1)、トランジスタ(3l1)をオフとし、スイッチ(27)をオンとして、プラズマディスプレイパネルである未充電の負荷(21)に第３の直流電源(1c)からパルス波形を印加すると、スイッチ(27)、ダイオード(26)、コイル(11)、負荷(21)の容量に第３の直流電源(1c)から電流が流れ、コイル(11)のインダクタンス分と負荷(21)の静電容量とによる直列共振を発生し、図１１(I)に示すように、共振周波数の１周期の１／２の時間でピーク電圧となる。負荷(21)に蓄積される電荷によるピーク電圧は、第１の直流電源(1)の電源電圧ＶBに等しくなる時点で、スイッチ(27)をオフし、トランジスタ(3h1)をオンに切り換えて、第１の直流電源(1)の電源電圧ＶBを負荷(21)に印加して、図１１(II)に示すように、負荷(21)に蓄積される電圧を電源電圧と同一レベルに保持する。
【０００９】
図１１(II)に示すように、負荷(21)の電圧を一定時間保持した後に、トランジスタ(3h1)をオフに切り換えると共に、スイッチ(25)をオンすると、負荷(21)に蓄積されたエネルギにより、負荷(21)からダイオード(24)、スイッチ(25)を通り、第３の直流電源(1c)に電流が流れ、共振動作が行われる。その結果、図１１(III)に示すように、負荷(21)の端子電圧は、共振周波数の１周期の１／２の時間で接地電圧である最低電圧に達し（図１１(IV)）、その瞬間にスイッチ(25)をオフし、トランジスタ(3l1)をオンに切り換えて、ゼロ電圧、ゼロ電流のスイッチングを達成することができる。
【００１０】
負荷(22)とトランジスタ(3h2,3l2)並びに負荷(23)とトランジスタ(3h3,3l3)も負荷(21)とトランジスタ(3h1,3l1)と同様に動作される。また、トランジスタ(3h1,3l1,3h2,3l2,3h3,3l3)のオン・オフを交互に切り換える場合に、トランジスタ(3h1〜3h3)とトランジスタ(3l1〜3l3)とを同時にオンとしないように、オフ動作とオン動作との間にデッドタイムが設けられる。また、スイッチ(27)をオンにして負荷(21〜23)にパルスを印加するとき、第３の直流電源(1c)からコイル(11)に移したエネルギを負荷(21〜23)に移し、次に、パルスを遮断するとき、コイル(11)を介して負荷(21〜23)に蓄積されたエネルギを第３の直流電源(1c)に回生させて、電力損失を抑制することができる。負荷(21〜23)に１パルスを供給するために、スイッチのオン切換タイミングの重複を厳密に回避しながら、一連のスイッチのオン・オフ動作を高速で継続的に行う必要がある。そのため、各スイッチの遅れを厳密に管理する必要がある。更に、高周波数の方形波パルスを負荷(21〜23)に印加して、負荷(21〜23)のプラズマディスプレイパネル容量に電圧を印加して、画像を表現すると、大電流が流れる負荷の充放電による消費電力も膨大な量に達する。そこで、コイル(11)を接続し、共振により迅速に電圧波形を立ち上げると共に、消費電力を低減する種々の電力回収回路が提案されている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、前記電源装置では、使用する電子素子特性のばらつきにより、ハイサイドのトランジスタ(3h1,3h2,3h3)、ローサイドのトランジスタ(3l1,3l2,3l3)、スイッチ(25)及びスイッチ(27)の出力信号の入力信号に対する遅延時間が異なるため、所定のタイミングでコンデンサ(12)の充放電を達成できない難点がある。複数個のパワーディバイスを正確に駆動するには、入出力間の遅れ時間が均一に揃わなければならないが、近年、プラズマディスプレイパネルに代表されるフラットパネル型テレビジョンでは、高速で大電力を正確に制御する技術が要求される。特に、電力を回収しながら高速度で大電流を流すハーフブリッジ型駆動装置は、各パワーデバイスのバランスが非常に重要となる。少しでもバランスが崩れると、ゼロ電圧スイッチング（ＺＶＳ）やゼロ電流スイッチング（ＺＣＳ）が行われず、短絡電流が流れて電力損失が発生し、デバイスが破壊される危険がある。このため、遅延調整ドライバ(31)を挿入して、遅延時間を補正するのが一般的である。しかしながら、遅延調整ドライバ(31)の調整は煩瑣であり、製造に長時間を要するのみならず、回路が複雑化する欠点がある。
【００１２】
本発明は、簡便な手段及び方法により動作遅延時間を調整できるインバータ装置を使用する電流レベル調整型駆動回路及びその駆動回路を使用する電源装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明による第１の駆動回路は、第１の直流電源(1)と負荷(2)とに直列に接続されたスイッチング素子(3)と、ドライバ回路(a1,a2,a3)とを備えている。ドライバ回路(a1,a2,a3)は、スイッチング素子(3)の制御端子に駆動信号を付与するインバータ回路(4)と、第１の増幅回路(81)及び第２の増幅回路(82)を有する定電流回路(6)とを備えている。第２の直流電源(1a又は1a’)と電流値設定手段(5)との間に定電流回路(6)の第１の増幅回路(81)を接続し、第２の直流電源(1a又は1a’)とインバータ回路(4)との間に定電流回路(6)の第２の増幅回路(82)を接続する。第１の増幅回路(81)と第２の増幅回路(82)の各制御端子とを互いに且つ電流値設定手段(5)とに接続するので、第１の増幅回路(81)と電流値設定手段(5)とに流れる電流と、第２の増幅回路(82)とインバータ回路(4)とに流れる電流とが同一となる。このため、電流値設定手段(5)の出力電流値を変更することにより、定電流回路(6)からインバータ回路(4)に流れる電流のレベルを調整することができる。従って、電流値設定手段(5)の出力電流値を正確に設定して駆動回路を設計すれば、インバータ回路(4)の入力信号に対する出力信号の応答遅延時間を正確に決定できるので、インバータ回路(4)の不測の遅延動作に伴う誤動作を防止しつつ、インバータ回路(4)に並列に接続した他の回路の動作に同期させて、インバータ回路(4)を所定のタイミングで正確に動作させることが可能となる。
【００１４】
本発明の第２の駆動回路は、第１の直流電源(1)と負荷(2)とに直列に接続されたスイッチング素子(3)と、ドライバ回路(a1,a2,a3)とを備えている。ドライバ回路(a1,a2,a3)は、多段に直列接続される複数のインバータ(41〜4n)を備えて複数のインバータ(41〜4n)の最終段のインバータ(4n)から出力する駆動信号をスイッチング素子(3)に付与するインバータ回路(4)と、第２の直流電源(1a,1a’)にそれぞれ接続された入力端子並びに電流値設定手段(5)及び複数のインバータ(41〜4n)に順次接続された出力端子を有する第１の増幅回路(81)乃至第ｎの増幅回路(8n)を含む定電流回路(6)とを備えている。第１の増幅回路(81)乃至第ｎの増幅回路(8n)の各制御端子とを互いに且つ電流値設定手段(5)とに接続し、電流値設定手段(5)の出力電流値を変更することにより、定電流回路(6)からインバータ回路(4)に流れる電流のレベルを調整する。多段に直列接続される複数のインバータ(41〜4n)の各々に電流値設定手段(5)とに流れる電流と同一レベルの電流が流れるので、複数のインバータ(41〜4n)を多段に直接に接続しても、電流値設定手段(5)の出力電流値を正確に設定して駆動回路を設計すれば、インバータ回路(4)の入力信号に対する出力信号の応答遅延時間を正確に決定できる。このため、インバータ回路(4)の不測の遅延動作に伴う駆動回路の誤動作を防止しつつ、インバータ回路(4)に並列に接続した他の回路の動作に同期させて、インバータ回路(4)を所定のタイミングで正確に動作させることが可能となる。
【００１５】
また、本発明の電源装置は、駆動回路を複数段並列に接続し、制御回路(10)により駆動回路の各インバータ回路(4)を所定のタイミングで駆動して、複数のスイッチング素子(3)を交互にオン・オフさせて、負荷(2)に共振電流を供給することができる。
【発明の効果】
【００１６】
インバータ回路を使用して負荷を制御する場合に、インバータ回路の遅延時間を予め設計し、製造時にインバータ回路の遅延時間を正確に調整して、駆動装置を製造できるので、駆動回路の誤動作を回避しつつ、正確なタイミングでの駆動装置の動作が可能であり、動作信頼性を向上することができる。また、複雑な遅延調整回路を設ける必要がなく、容易に遅延時間を調整することができる。更に、電流値設定手段の電流値を調整した後に、電流値設定手段を含めて、駆動装置又は電源装置を樹脂モールドにより封止することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明による電流レベル調整型駆動回路及びその駆動回路を使用する電源装置を図１〜図６について説明する。これらの図面では、図７〜図１１に示す箇所と同一の部分には同一の符号を付して説明を省略する。
【００１８】
図１に示す本発明による第１の実施の形態の駆動回路は、図７に示すドライバ回路(a1〜a3)を構成する。３つのドライバ回路(a1〜a3)は、何れも同一の電気的構成を有するので、代表的にドライバ回路(a1)の詳細を図１に示す。ドライバ回路(a1)は、スイッチング素子(3)を構成する絶縁ゲート型トランジスタ(3h1)のベース端子に駆動信号を付与するインバータ回路(4)と、カレントミラー回路を構成する第１〜第５の増幅回路を構成する第１〜第５のトランジスタ(81〜85)を有する定電流回路(6)とを備えている。
定電流回路(6)の第１のトランジスタ(81)は、第２の直流電源(1a,1a’)と電流値設定手段(5)との間に接続される。第２のトランジスタ(82)乃至第５のトランジスタ(85)は、第２の直流電源(1a,1a’)と、インバータ回路(4)を構成する第１のインバータ(41)乃至第４のインバータ(44)との間に接続される。第１乃至第５のトランジスタ(81〜85)は、何れも直列に接続された一対のＭＯＳＦＥＴ(91,92)により構成される。上段のＭＯＳＦＥＴ(91)の各ソース端子は、第２の直流電源(1a,1a’)に接続され、上段のＭＯＳＦＥＴ(91)の各ゲート端子は、導線(93)により互いに接続される。下段のＭＯＳＦＥＴ(92)の各ソース端子は、対応する上段のＭＯＳＦＥＴ(91)のドレイン端子に接続され、下段のＭＯＳＦＥＴ(92)の各ドレイン端子は、電流値設定手段(5)又はインバータ装置(4)の各インバータ(41〜44)の各入力端子に接続される。下段のＭＯＳＦＥＴ(92)の各ゲート端子も、導線(94)により互いに接続される。
【００１９】
インバータ装置(4)は、互いに直列に接続され且つ何れも同一の電気的構成を有する第１〜第４のインバータ(41〜44)を備えている。図５に示すように、第１のインバータ(41)の構成は、直列に接続された一対のＣＭＯＳ(101,102)を有し、第２乃至第４のインバータ(42〜44)も図５に示す同一の構成を有する。ＣＭＯＳ(101,102)の各ゲート端子は、制御回路(10)に接続され、上段のＣＭＯＳ(101)のドレイン端子と下段のＣＭＯＳ(102)のドレイン端子との接続点とグランドとの間にコンデンサ(103)が接続される。コンデンサ(103)は、インバータ自体の出力容量である。上段のＣＭＯＳ(101)のソース端子は、対応する第２乃至第５のトランジスタ(82〜85)のドレイン端子に接続され、上段のＣＭＯＳ(101)のドレイン端子は、下段のＣＭＯＳ(102)のドレイン端子及び図示しないが、次段、即ち第２のトランジスタ(82)の上段のＣＭＯＳ(101)と下段のＣＭＯＳ(102)のゲート端子に接続される。下段のＣＭＯＳ(102)のソース端子は、接地される。また、第２〜第５のインバータ(42〜45)も同様に順次直列に接続され、第５のインバータ(45)の出力端子は、絶縁ゲート型トランジスタ(3h1)のベース端子に接続される。
【００２０】
複数の上段のＭＯＳＦＥＴ(91)のゲート端子は、導線(93)により互いに接続され、複数の下段のＭＯＳＦＥＴ(92)のゲート端子も、導線(94)により接続されるので、動作の際に、複数の上段のＭＯＳＦＥＴ(91)のゲート端子には、共通に同一レベルの電圧が印加され、複数の下段のＭＯＳＦＥＴ(92)のゲート端子にも、共通に同一レベルの電圧が印加される。従って、各ＭＯＳＦＥＴ(91,92)の電気的特性にばらつき又は特性変動がない限り、理想的には第１〜第５のトランジスタ(81〜85)を構成する上段のＭＯＳＦＥＴ(91)と下段のＭＯＳＦＥＴ(92)との全てに同一レベルの電流が流れる。実際に不可避的に存在する各素子の特性ばらつきによって実用上問題となるほどの電流値差は生じない。そこで、電流値設定手段(5)を構成する調整抵抗(5a)の抵抗値を調整することにより、定電流回路(6)を通じてインバータ装置(4)の各インバータ(41〜44)に同一レベルの出力電流が流れる。
【００２１】
図５に示す一段構成のインバータでは、出力容量、即ち、コンデンサ(103)の容量をＣLとし、上段のＣＭＯＳ(101)のソース端子に印加される電源電圧をＶDDとし、上段のＣＭＯＳ(101)のソース・ドレイン間に流れる電流をＩDDとすると、上段のＣＭＯＳ(101)の出力抵抗Ｒは、Ｒ＝ＶDD／ＩDDとなり、インバータの入出力遅延時間は、式(1)により表される。
ｔpd＝０.７５ＣL×Ｒ                          (1)
電流ＩDDは、μを移動度、Ｃoxを、インバータを構成するＣＭＯＳ素子のゲート膜圧、（Ｗ／Ｌ）を、ゲート長と幅の比率、ＶTHを閾値とすると、電流ＩDDは、下式で表される。
ＩDD＝（１／２）×μ×Ｃox×（Ｗ／Ｌ）×(ＶDD−ＶTH)2
従って、ｉをインバータの出力までの段数とすると、ドライバ全体の遅延時間ＴPDは、下式で示される。
ＴPD＝Σｔpd(ｉ＝１〜ｎ)
各インバータの遅延時間が同等であれば、下記のように上式を変形できる。
ＴPD＝Σｔpd＝ｎ×ｔpd＝０.７５×Ｃｌ×ＶDD／ＩDD
【００２２】
即ち、遅延時間は、電流値ＩDDのばらつきに大きく依存する。一般に、電流値ＩDDは、プロセスに依存するが、±３０％程度のばらつきがあり、インバータの全遅延時間は、インバータの段数分のばらつきとして積算されるため、このようなばらつきを調整することが必要となる。そこで、インバータ回路の入力側に定電流回路を接続し、定電流回路の電流値を所望値に調整すれば、電流値ＩDD及び遅延時間を設計通りに設定することができる。電流値の設定は、レーザトリミング、ツェナーザップ方式等のトリミングにより抵抗値を調整することにより行うことができる。(1)式のＲは、Ｒ＝ＶDD／Ｉconstより、
ｔPD＝０.７５×ＣL×ＶDD／Ｉconst
Ｉconstは、定電流回路の電流値である。この電流値は、定電流回路とトリミング回路とを組み合わせることにより、容易に調整することができる。
Ｉconst＝(ＶDD−ＶTH)／Ｒtrim
Ｒtrimは、トリミングにより任意に変更できる。従って、本発明の実施の形態では、トリミングにより抵抗値を設定する調整抵抗(5a)により電流値設定手段(5)を構成し、調整抵抗(5a)に流れる電流の所期電流値をＩ、インバータ回路(4)の電源電圧及び２つのトランジスタの閾値をそれぞれＶDD、ＶTHとすると、調整抵抗(5a)の抵抗値Ｒtrimを下式：
Ｒtrim＝（ＶDD−ＶTH）／Ｉ
の関係に調整して、インバータ回路(4)の応答遅延時間を調整することができる。
【００２３】
図２は、第１のトランジスタ(81)乃至第５のトランジスタ(85)をバイポーラトランジスタにより構成した実施の形態を示す。各トランジスタ(81〜85)のエミッタは、第２の直流電源(1a)に接続され、コレクタは、調整抵抗(5a)及び第１乃至第４のインバータ(41〜44)に接続される。図３は、第１のカレントミラー回路を構成する第１のトランジスタ(81)乃至第３のトランジスタ(83)とを設ける実施の形態を示す。この実施の形態では、電流値設定手段(5)により電流値を設定する第２のカレントミラー回路(111)に第１のトランジスタ(81)の出力電流を供給し、電流設定手段(5)を通じて第４の直流電源(1c)から第２のカレントミラー回路(111)を構成するトランジスタ(112)のコレクタ端子及びベース端子並びにトランジスタ(113)のベース端子に電流を供給する。また、トランジスタ(113)のコレクタ端子に第１のトランジスタ(81)から電流を供給し、第２及び第３のトランジスタ(82,83)の出力電流を第１及び第２のインバータ(41,42)に供給する。図３に示す例では、第２のカレントミラー回路(111)に流れる電流値を電流設定回路(5)の調整抵抗(5a)によって調整すると共に、トランジスタ(112)とトランジスタ(113)とに流れる電流を一定とすることにより、第２の直流電源(1a,1a’)の電源電圧が変化しても、インバータ(41,42)に流れる電流値が変化しない。図４は、第２の直流電源(1a,1a’)の電源電圧が下がると、定電流回路(6)の電流値が大きくなる例を示す。この例では、全てのトランジスタの特性が全く同一であると仮定すると、Ｉ1＝Ｉ2、Ｉ3＝Ｉ4、Ｉ2＝Ｉ5−Ｉ3、Ｉ4＝(ＶDD-ＶBE)／Ｒ5の関係があり、ＶDDが小さくなると、Ｉ4も小さくなり、Ｉ3が小さくなるため、Ｉ2が大きくなり、Ｉ1が大きくなる。
【００２４】
前記の通り、本発明では、第１のトランジスタ(81)乃至第３のトランジスタ(83)又は第１のトランジスタ(81)乃至第５のトランジスタ(85)の上段のＭＯＳＦＥＴ(91)のゲート端子を互いに接続し、下段のＭＯＳＦＥＴ(92)のＭＯＳＦＥＴ(92)のゲート端子を互いに且つ電流値設定手段(5)とに接続するので、上段のＭＯＳＦＥＴ(91)及び下段のＭＯＳＦＥＴ(92)により構成される第１のトランジスタ(81)と電流値設定手段(5)とに流れる電流と、第２及び第３のトランジスタ(82,83)又は第２〜第５のトランジスタ(82〜85)とインバータ回路(4)の各インバータ(41〜44)とに流れる電流とが同一となるため、調整抵抗(5a)の抵抗値を正確に設定して駆動回路を設計すれば、インバータ回路(4)の入力信号に対する出力信号の応答遅延時間を正確に決定できる。このため、インバータ回路(4)に並列に接続した他の回路の動作に同期させて、インバータ回路(4)を所定のタイミングで正確に動作させることが可能となり、インバータ回路(4)の不測の遅延動作に伴う駆動回路の誤動作を防止することができる。
【００２５】
前記の実施の形態から本発明の着想を敷衍すれば、第１の直流電源(1)と負荷(2)とに直列に接続されたスイッチング素子(3)と、多段に直列接続される複数のインバータ(41〜4n)を備えて調整抵抗複数のインバータ(41〜4n)の最終段のインバータ(4n)から出力する駆動信号をスイッチング素子(3)に付与するインバータ回路(4)と、第２の直流電源(1a,1a’)と調整抵抗(5a)及び複数のインバータ(41〜4n)に接続された第１の増幅回路(81)乃至第ｎの増幅回路(8n)を含む定電流回路(6)とを備えた本発明の駆動回路を構成することができる。この場合、第１の増幅回路(81)乃至第ｎの増幅回路(8n)の各制御端子を互いに且つ調整抵抗(5a)とに接続し、調整抵抗(5a)の抵抗値を変更することにより、定電流回路(6)からインバータ回路(4)に流れる電流のレベルを調整する。多段に直列接続される複数のインバータ(41〜4n)の各々に調整抵抗(5a)とに流れる電流と同一レベルの電流が流れるので、複数のインバータ(41〜4n)を多段に直接に接続しても、調整抵抗(5a)の抵抗値を正確に設定して駆動回路を設計すれば、インバータ回路(4)の入力信号に対する出力信号の応答遅延時間を正確に決定できる。このため、インバータ回路(4)に並列に接続した他の回路の動作に同期させて、インバータ回路(4)を所定のタイミングで正確に動作させることが可能となり、インバータ回路(4)の不測の遅延動作に伴う誤動作を防止することができる。また、本発明の電源装置では、駆動回路を複数段並列に接続し、制御回路(10)により駆動回路の各インバータ回路(4)を所定のタイミングで駆動して、複数のスイッチング素子(3)を交互にオン・オフさせて、負荷(2)に共振電流を供給することができる。
【００２６】
本発明による実施の形態の作用効果を列挙すれば下記の通りである。
［１］  デジタル信号を処理する回路間に遅延調整回路を挿入する必要がない。
［２］  従って、デジタル回路に対して遅延時間を調整する回路を独立して扱うことができる。
［３］  種々のトリミング方式を抵抗に適用することができる。
［４］  アナログ方式によりトリミングを行うため、遅延時間を任意の調整値に設定できる。
［５］  ＣＭＯＳによる簡素な回路構成で、集積回路に占める面積効率が高い。
［６］  トリミング自体も簡単で迅速に処理することができる。
［７］  電源電圧側だけでなく、グランド電位側にこの回路を挿入しても、同じ動作が得られ、利用範囲が広い。
［８］  複数個のドライバ時間を独立して調整することも可能であり、定電流回路をまとめて構成すれば、複数個の遅延時間を連動して調整することもできる。
［９］  インバータの奇数段又は偶数段に挿入することにより、遅延時間の立ち上がり又は立下りの波形部分のみの調整も可能である。
【００２７】
本発明による駆動回路でシュミレーションを行った場合の遅延時間値を示す図６では、横軸に調整抵抗値の変化を示し、縦軸に遅延時間の変化を示す。任意の抵抗に対して、遅延時間が直線的（一次的）に変化し、抵抗値の変更により、遅延時間を任意に調整し且つ設定できることが理解できよう。即ち、駆動回路の応答遅延時間をアナログ的に任意に且つ所定の値に変更し且つ設定することができ、デジタル信号の波形を変更する必要がない。また、比較的小規模の回路で遅延時間の調整を達成できる。また、インバータ等のデジタル回路の特性に依存せず、ＣＭＯＳ素子のみで実現できる。定電流に対する抵抗値の調整のみで、立ち上がり時間、立ち下がり時間又はこれらの両方の時間で同時等の数々の調整が可能となる。本発明の駆動回路を用いることにより、ばらつきが非常に少なく且つ高精度の遅延時間で駆動されるドライバＩＣ回路の作成及び最適なドライバＩＣのＰＤＰ等への適用が可能となる。このように、調整抵抗(5a)の抵抗値を変更により、定電流回路(6)からインバータ回路(4)に流れる電流のレベルを微細に調整することができる。
【００２８】
図１では、第１の増幅回路(81)乃至第５の増幅回路(85)の５つの増幅回路を設ける例を示したが、増幅回路は、第１の増幅回路(81)と第２の増幅回路(82)の少なくとも２つでも本発明の目的を達成することができる。また、図７に示すように、本発明により構成した電源装置では、ハイサイド駆動回路(A)のドライバ回路(a1〜an)及びハイサイドスイッチング素子(3h1〜3h3)とローサイド駆動回路(B)のドライバ回路及びローサイドスイッチング素子(3l1〜3l3)の単一又は複数の組を負荷(2)に対して並列に接続し、ドライバ回路(a1〜an)の一方及び他方をそれぞれハイサイド駆動回路とローサイド駆動回路として、制御回路(10)に接続することもできる。この場合に、ハイサイド駆動回路とローサイド駆動回路を制御回路(10)により交互に且つデッドタイムをもって駆動して、負荷(2)に共振電流を供給することができる。
【００２９】
定電流回路は、Ｐチャンネル型ＭＯＳＦＥＴを使用するが、Ｎチャンネル型ＭＯＳＦＥＴを使用して構成することもできる。
【産業上の利用可能性】
【００３０】
インバータ回路の遅延時間を予め設計し、製造時にインバータ回路の遅延時間を正確に調整して、駆動装置を製造できるので、駆動回路の誤動作を抑制し、動作信頼性を向上することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施の形態による駆動回路の回路図
【図２】本発明の第２の実施の形態による駆動回路の回路図
【図３】本発明の第３の実施の形態による駆動回路の回路図
【図４】本発明の第４の実施の形態による駆動回路の回路図
【図５】図１に示すインバータの詳細を示す回路図
【図６】抵抗値の変化と遅延時間の変化との関係を示すグラフ
【図７】パワーデバイスを駆動する従来の電源装置の回路図
【図８】図７の電源装置に使用するドライバ回路の詳細を示す回路図
【図９】他のドライバ回路の詳細を示す回路図
【図１０】更に別のドライバ回路の詳細を示す回路図
【図１１】負荷に印加される電圧の変化を示すグラフ
【符号の説明】
【００３２】
(1)・・直流電源、  (2)・・負荷、  (3)・・スイッチング素子、  (4)・・インバータ回路、  (5)・・電流設定手段、  (6)・・定電流回路、  (81)・・第１の増幅回路、  (82)・・第２の増幅回路、
【図１】
2006109586.tif 000003
【図２】
2006109586.tif 000004
【図３】
2006109586.tif 000005
【図４】
2006109586.tif 000006
【図５】
2006109586.tif 000007
【図６】
2006109586.tif 000008
【図７】
2006109586.tif 000009
【図８】
2006109586.tif 000010
【図９】
2006109586.tif 000011
【図１０】
2006109586.tif 000012
【図１１】
2006109586.tif 000013