(57)【要約】【課題】  半導体記憶装置及び半導体記憶装置を有する電子機器のアドレス、データバス、システムバスの検証に乱数で作成したアドレス、データを使用することで、クロストーク、ノイズの影響によるデータ化けを精度よく検出する。【解決手段】  半導体記憶装置Ａー１、Ａー２、Ａ―ＸＸＸ，Ｂ−１、Ｂ−２、Ｂ―ＸＸＸ，Ｘ−１、Ｘ−２、Ｘ−ＸＸＸに擬似乱数発生器２で書込まれた乱数アドレスのデータを書込むと共に半導体記憶装置Ａー１、Ａー２、Ａ―ＸＸＸ，Ｂ−１、Ｂ−２、Ｂ―ＸＸＸ，Ｘ−１、Ｘ−２、Ｘ−ＸＸＸに書き込まれた乱数アドレスのデータを読出し、書込みデータと読出しデータは比較手段を介して比較することで特定のビット配列で生ずる機能障害を検出する半導体記憶装置及び半導体記憶装置機能検査方法並びに半導体記憶装置を有する電子機器を提供する。【選択図】    図１
2006318115.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサからのアドレス或いはデータが乱数生成手段を通じてランダムにシステムバス或いはメモリバスを介して半導体記憶装置に書込み或いは読出される半導体記憶装置において、
前記システムバス或いはメモリバスで発生するクロストーク等で生ずるアドレス或いはデータを検出する様に成したことを特徴とする半導体記憶装置。
【請求項２】
プロセッサからのアドレス或いはデータが乱数生成手段を通じてランダムにシステムバス或いはメモリバスを介して半導体記憶装置に書込み或いは読出される半導体記憶装置において、
前記半導体記憶装置に前記乱数生成装置で書込まれた乱数アドレスのデータを書込むと共に該半導体記憶装置に書き込まれた乱数アドレスのデータを読出し、該書込みデータと該読出しデータは比較手段を介して比較することで特定のビット配列で生ずる機能障害を検出することを特徴とする半導体記憶装置。
【請求項３】
プロセッサからのアドレス或いはデータが乱数生成手段を通じてランダムにシステムバス或いはメモリバスを介して半導体記憶装置に書込み或いは読出される半導体記憶装置機能検査方法において、
前記半導体記憶装置に前記乱数生成装置で書込まれた乱数アドレスのデータを書込むと共に該半導体記憶装置に書き込まれた乱数アドレスのデータを読出し、該書込みデータと該読出しデータは比較手段を介して比較することで特定のビット配列で生ずる機能障害を検出することを特徴とする半導体記憶装置機能検査方法。
【請求項４】
プロセッサからのアドレス或いはデータが乱数生成手段を通じてランダムにシステムバス或いはメモリバスを介して半導体記憶装置に書込み或いは読出される導体記憶装置を有する電子機器において、
前記半導体記憶装置に前記乱数生成装置で書込まれた乱数アドレスのデータを書込むと共に該半導体記憶装置に書き込まれた乱数アドレスのデータを読出し、該書込みデータと該読出しデータは比較手段を介して比較することで特定のビット配列で生ずる機能障害を検出することを特徴とする半導体記憶装を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アドレスのランダム化に係わり、特に、擬似乱数発生手段からの乱数を用いてアドレスやデータをランダムに指定し、特定のビット配列で生じる欠陥やデータ化け等の機能障害を検出するように成した半導体記憶装置及び半導体記憶装置機能検査方法並びに半導体記憶装置を有する電子機器に関する。
【背景技術】
【０００２】
従来から、通常動作モード時にはマイクロシーケンサでマイクロプログラムに従って生成された実行マイクロ命令のアドレス（実行命令アドレス）をプログラムカンタに入力し、試験モードでは擬似乱数発生器で生成された乱数をアドレスとしてプログラムカウンタに入力することで、試験モードにおいてマイクロシーケンスからの命令がランダムに読み出されることにより、加速試験時にあらゆるインストラクション間の遷移が可能となり、これらの遷移における故障モードの検出を可能にし、故障検出率を向上させることができる様にした集積回路が特許文献１に開示されている。
【０００３】
図４は特許文献１に開示の集積回路（ＬＳＩ）を示すものである。図４はマイクロプログラムに従って機能するようなＬＳＩの命令制御部の機能的系統図である。図４の回路ではマイクロ命令は１６ビットで構成されていて、８ビットのアドレスを指定することで、インストラクションＲＯＭ１２から読み出される。
【０００４】
通常の動作では、マイクロシーケンサ１４がプログラムに従って次の実行命令のアドレスを破線の様にプログラムカウンタ１３に与え、このプログラムカウンタ１３の値が示すインストラクションＲＯＭ１２のアドレス領域から次の実行命令が読出され、命令レジスタ１１に書込まれた後、実際に命令が実行される。試験時においては、コントロール信号入力線２１からコントロール信号を入力することで、マイクロシーケンサ１４はマイクロプログラムに関係なく単純に出力を１つずつカウントしていくインクリメンタとして動作するようになる。従って、インストラクションＲＯＭ１２には連続したアドレスが与えられるので、アドレスの順番に従って命令が実行される。このような実行モードで回路を動作させることでダイナミックな加速試験を行う。
【０００５】
この様に、マイクロシーケンサの命令をインストラクションＲＯＭ１２のアドレス順に実行させているが、実際の通常動作時においてＬＳＩがマイクロプログラムによって動作しているときには、命令はアドレス順に実行されるのではなく、ジャンプ命令やサブルーチン呼び出し等の命令のときには、不連続なアドレスの命令が実行されている。このようにアドレスが不連続に変わるようなインストラクション遷移の際に起こる故障モードに対しては、上述の従来回路では加速試験で十分に検出することができない問題があった。
【０００６】
そこで、加速試験時にアドレスが不連続な命令を続けて実行されるようなダイナミック動作をＬＳＩに行わせることで、インストラクション間の遷移に特有の故障モードの検出を容易にし、故障検出率を向上させるために、図４において、動作モード制御信号入力端子２２にアドレス選択セレクタ１５を接続し、マイクロシーケンサ１４のアドレス出力と擬似乱数発生器１６の乱数出力をアドレス選択セレクタ１５の入力に供給し、アドレス選択セレクタ１５の出力をプログラムカウンタ１３の入力に供給している。
【０００７】
図４の機能的系統図において、通常の動作を行うときは動作モード制御信号入力端子２２に通常動作モードに対応したコントロール信号が入力され、アドレス選択セレクタ１５はプログラムカウンタ１３へのデータ入力として、図示しないマイクロプログラムに従って生成されるマイクロシーケンサ１４のアドレス出力を選択する。これに対し、試験時においては動作モード制御信号入力端子２２に試験モードに対応するコントロール信号が入力され、アドレス選択セレクタ１５はプログラムカウンタ１３の入力として擬似乱数発生器１６の出力を選択する。これにより、プログラムカウンタ１３には擬似乱数発生回路１６で発生した乱数が読み込まれ、インストラクションＲＯＭ１２からはその乱数値をアドレスとしてもつようなマイクロ命令が読み出され、実行される。
【０００８】
従って、次にどの命令が読み出されるかは擬似乱数発生器１６により全くランダムであり、アドレス値（アドレスの順番）に関係なくランダムに命令が実行される。この試験モードで動作させることにより、ＬＳＩの内部状態を、命令のアドレスの順番に関係なくダイナミックに変化させることができ、単純にアドレスがインクリメントされるような従来の試験モードではありえなかった命令間の遷移も行うことができる。ＬＳＩの加速試験のときにこのような試験モードで回路を動作させることで、従来の試験法では検出できなかったＬＳＩ内部状態の遷移に対する特有な故障モードを検出することが可能となる旨の技術が開示されている。
【０００９】
上述の特許文献１に開示されている技術は、ＬＳＩの加速試験における故障検出率を向上させるためにプログラムカウンタ１３への入力を選択するセレクタ１５と、セレクタ１５に接続された擬似乱数発生回路１６を設けて、ＬＳＩの加速試験時に、プログラムカウンタ１３に擬似乱数発生器１６で発生した乱数を入力することで、マイクロプログラムをアドレスの順番に関係なくランダムに実行させ、命令間の遷移時に特有の故障モードを検出する様にしたＬＳＩに関するものである。
【００１０】
又、半導体記憶装置への書き込みデータとして、擬似乱数発生器の出力を乱数或いはその反対のデータで選択することで０から１、１から０への書換え、読出しを容易にし、テストパターン数を削減する様にしたテスト機能付半導体集積回路が特許文献２に開示されている。
【００１１】
特許文献２の構成を図５に示す。図５において、２３はメモリ、２４はメモリ２３に対する書込み或いは読出しアドレス、２５は書込み或いは読出しアドレス２４となる乱数信号を生成する擬似乱数発生器、２６は乱数信号、２７は乱数信号２６を生成する擬似乱数発生器、２８は乱数信号２６の反転信号、２９は乱数信号２６を入力して乱数信号の反転信号２８を出力する反転回路、３０はメモリ２３に書込む書込みデータ、３１は乱数信号２６と乱数信号の反転信号２８のうちの一方を書込みデータ３０として選択するための選択回路、３２はメモリ２３からの読み出しデータ、３３はメモリ２６から読出される読出しデータ３２を順次圧縮するデータ圧縮器、３４はデータ圧縮器３３から出力される圧縮結果、３５は各回路動作を制御するための制御信号、３６は制御信号３５を出力する制御回路である。
【００１２】
上述のテスト機能付半導体集積回路の動作は、まず、メモリ２３への書込みデータ３０として擬似乱数発生器２７の出力信号２６を選択するか、その反転信号２８を選択するかのテストモード設定を行う第１の手順でメモリ２３への書き込みデータ３０として擬似乱数発生器２７の出力信号２６を選択する場合をテストモード１、その反転信号２８を選択する場合をテストモード２とする。次の第２の手順においてはメモリ２３のセルフテスト動作を開始すると、擬似乱数発生器２５、２７とデータ圧縮器３３の内容を初期化する。その後、アドレス２４が示すメモリ２３の領域のデータを読出し、読出しデータ３２をデータ圧縮器３３で圧縮し、アドレス２４が示すメモリ２３の領域に、テストモード設定に従った書込み信号３０を書き込み、擬似乱数発生器２５、２７の内容を更新する。第３の手順ではこの読出し、データ圧縮、書込み、更新の動作を繰り返して全メモリセルに書き込む。その後、第４の手順としてデータ圧縮器３３の内容により故障診断を行う。以上の手順１から手順４までを、テストモードをかえて４回行うことにより、全メモリセルに対して１から０の書換え、０から１の書換え、並びに０、１の読み出し動作確認ができる。この時の所要テストパターン数（全書き込みデータの数と全読み出しデータの数の和）は、メモリ２３のワード数の約５〜８倍程度となる旨の開示がある。
【００１３】
上述の特許文献２に開示されているメモリ２３のセルフテスト回路は、書込みデータとして擬似乱数発生器２７の出力である乱数データ２６或いはその乱数データの反転データ２８のどちらかを選択できる構成とし、メモリ２３に対する書込みデータとして乱数データ２６を選択する場合と、乱数データの反転データ２８を選択する場合とを設けて、擬似乱数データの書込みデータ２６として書込んだ場合のテストと、乱数データの反転信号を書込みデータ２８として書き込んだ場合のテストを行ない、全メモリセルに対して１から０の書換え、０から１の書換え、並びに０、１の読み出し動作確認が容易に行えて所要テストパターン数の少ないセルフテスト回路が実現しようとするものである。従来のシステムバス（アドレス、データ）や半導体メモリのアドレス、データバスで発生するクロストークによる機能課題（欠陥、データ化け）の検出は、連続した長時間動作検査でも発見しにくく、状態が時間と共に変化するような信頼性に関しては現状、検出は不可能な場合が多い。
【特許文献１】特開平６−１９４４２２号公報
【特許文献２】特開５−２５０９００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は上述の課題を解決するために成されたもので、本発明はこれらシステムバスやメモリバスで発生する機能課題を簡単に検出可能な半導体記憶装置及び半導体記憶装置機能検査方法並びに半導体記憶装置を有する電子機器を提案することを目的とする
【課題を解決するための手段】
【００１５】
第１の本発明の半導体記憶装置は、プロセッサからのアドレス或いはデータが乱数生成手段を通じてランダムにシステムバス或いはメモリバスを介して半導体記憶装置に書込み或いは読出される半導体記憶装置において、システムバス或いはメモリバスで発生するクロストーク等で生ずるアドレス或いはデータを検出する様にしたものである。
【００１６】
第２の本発明の半導体記憶装置は、プロセッサからのアドレス或いはデータが乱数生成手段を通じてランダムにシステムバス或いはメモリバスを介して半導体記憶装置に書込み或いは読出される半導体記憶装置において、半導体記憶装置に乱数生成装置で書込まれた乱数アドレスのデータを書込むと共に半導体記憶装置に書込まれた乱数アドレスのデータを読出し、書込みデータと読出しデータは比較手段を介して比較することで特定のビット配列で生ずる機能障害を検出する様にしたものである。
【００１７】
第３の本発明の半導体記憶装置機能検査方法は、プロセッサからのアドレス或いはデータが乱数生成手段を通じてランダムにシステムバス或いはメモリバスを介して半導体記憶装置に書込み或いは読出される半導体記憶装置機能検査方法において、半導体記憶装置に乱数生成装置で書込まれた乱数アドレスのデータを書込むと共に半導体記憶装置に書き込まれた乱数アドレスのデータを読出し、書込みデータと読出しデータは比較手段を介して比較することで特定のビット配列で生ずる機能障害を検出する様にしたものである。
【００１８】
第４の本発明の半導体記憶装置を有する電子装置は、プロセッサからのアドレス或いはデータが乱数生成手段を通じてランダムにシステムバス或いはメモリバスを介して半導体記憶装置に書込み或いは読出される導体記憶装置を有する電子機器において、半導体記憶装置に乱数生成装置で書込まれた乱数アドレスのデータを書込むと共に半導体記憶装置に書き込まれた乱数アドレスのデータを読出し、書込みデータと読出しデータは比較手段を介して比較することで特定のビット配列で生ずる機能障害を検出する様にしたものである。
【発明の効果】
【００１９】
本発明の半導体記憶装置及び半導体記憶装置機能検出方法並びに半導体記憶装置を有する電子機器によると、半導体記憶装置や半導体記憶装置を搭載した電子機器の製造工程や設計検証時に特定のビット配列で起きるシステムバス（アドレス、データ）、メモリーバス（アドレス、データ）で発生するプリント配線板やデバイス（ＣＰＵ,メモリコントローラ、メモリ）或いは電子機器上のクロストークなどのノイズやデータ化け等の機能課題を短時間で検出することが出来る効果を生ずる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の１形態例を図１乃至図３によって説明する。図１は本発明の半導体記憶装置の１形態例を示す系統図、図２は本発明の半導体記憶装置の１形態例のフローチャート、図３は本発明の半導体記憶装置を有する電子機器の１形態例を示す系統図である。
【００２１】
以下、本発明を図１によって説明する。図１は半導体記憶装置に適用したものであり、図で、１はコンピュータのプロセッサを示し、プロセッサ１には操作部４から入力データや制御データが与えられる。操作部４の操作によりプロセッサ１は擬似乱数発生器２から所定の乱数アドレス及び／又は所定の乱数データを読出す、この擬似乱数発生器２は図１に示す様ウにハードウエア構成でも或いはコンピュータを構成するプロセッサ１内のＲＯＭ等に格納したソフトウエアで構成しても良い。
【００２２】
プロセッサ１から出力される乱数アドレス及び／又は乱数データはシステムバスＳＢを介して、半導体記憶装置制御手段（以下メモリコントローラと記す）３に供給される。メモリコントローラ３からの乱数アドレス及び／又は乱数データはメモリバスＭＢを介して、半導体記憶装置（以下メモリと記す）Ａー１、Ａー２、Ａ―ＸＸＸ，Ｂ−１、Ｂ−２、Ｂ―ＸＸＸ，Ｘ−１、Ｘ−２、Ｘ−ＸＸＸに供給されている。
【００２３】
又、メモリＡー１、Ａー２、Ａ―ＸＸＸ，Ｂ−１、Ｂ−２、Ｂ―ＸＸＸ，Ｘ−１、Ｘ−２、Ｘ−ＸＸＸとシステムバスＳＢがメモリコンコントローラ３を介さずにプロセッサ１に直接接続する様にしても良い。この様なメモリ１、Ａー２、Ａ―ＸＸＸ，Ｂ−１、Ｂ−２、Ｂ―ＸＸＸ，Ｘ−１、Ｘ−２、Ｘ−ＸＸＸ上では、いくつかの異なったオペレーティングシステムが動作している。
【００２４】
上述構成の所定のオペレーティングシステムから図２に示すアルゴリズムに基づき実行可能なプログラムが作成される。このプログラムの動作を図２のフローチャートについて説明する。第１ステップＳ１では、プロセッサ１はメモリＡー１、Ａー２、Ａ―ＸＸＸ，Ｂ−１、Ｂ−２、Ｂ―ＸＸＸ，Ｘ−１、Ｘ−２、Ｘ−ＸＸＸが配置されているアドレス空間内（ＹＹＹＹＹＹＹＹｈからＸＸＸＸＸＸＸＸh、ここでｈはヘキサデシマル表記）の任意のバス幅のアドレス及びバス幅のデータを擬似乱数発生器２からの乱数を使用して作成する。
【００２５】
次の、第２ステップＳ２では生成した任意のアドレスに乱数を使用して作成した任意のデータはメモリコントローラ３を介し例えば、メモリＡ−１に書込む。第３ステップＳ３ではメモリに書込んだデータを読出す。
【００２６】
第４ステップＳ４では書込みデータと読出しデータが互いに等しいかの比較を行ない、等しくなければ第５ステップＳ５に進みエラー処理に入る。第４ステップＳ４が等しければ第６ステップＳ６を介して第１ステップＳ１に戻るループにより、必要な回数と時間ループさせることで、特定のビット配列で発生するクロストークやノイズの影響によるデータ化け等の機能課題を精度よく即座を検出する。
【００２７】
又、必要に応じて、メモリＡー１、Ａ−２、ＡーＸＸＸ，Ｂ−１、Ｂ−２、Ｂ−ＸＸＸ，Ｃ−１、Ｃ−２、Ｃ−ＸＸＸ，Ｘ−１、Ｘ−２、Ｘ−ＸＸＸの様に入れ換えることも可能である。更に、アドレス、データの片方で乱数を使用することも出来る。
【００２８】
図３は、本発明の半導体記憶装置を有する電子機器の１形態例の機能的系統図である。図３に於いて、電子機器１０は図１と同様にコンピュータを構成するプロセッサ１、メモリコントローラ３、半導体のメモリＡ，Ｂ、プロセッサ１のメモリ内に格納した擬似乱数発生器２等の基本ブロックを搭載した携帯用電話機１０Ａ、ＰＡＤ１０Ｂ、ディスク記録再生装置１０Ｃ、デジタルカメラ、ハンデーカム、或いは等で構成されている。
【００２９】
メモリＡ、Ｂは、アドレス及びデータメモリバスＭＢを介してメモリコントローラ３に接続され、アドレス及びデータシステムバスＳＢを通して、プロセッサ１に接続されている。システムバスＳＢには、電子機器（１０Ａ、１０Ｂ、１０Ｃ・・・１０Ｎ）が接続されている。又、メモリＡ，Ｂとアドレス及び、データシステムバスＳＢが直接接続する場合もある。これらの電子装置上では、いくつかの異なったオペレーティングシステムが動作している。
【００３０】
図３で説明したオペレーティングシステムは図２のアルゴリズムに基づき作成された実行可能なプログラムとして実施される。プロセッサ１上にて、メモリＡ、ＢとシステムバスＳＢに接続されている電子機器(１０Ａ，１０Ｂ、１０Ｃ・・・１０Ｎ)が配置されているアドレス空間内（ＹＹＹＹＹＹＹＹｈからＸＸＸＸＸＸＸＸh）の任意のアドレスは乱数を使用して作成し、その任意のアドレスに乱数を使用して作成した任意のデータを書込み、書いたデータを読出し、比較を行う。これを必要な回数、時間ループさせることで、特定のビット配列で発生するシステムバスＳＢに接続されている各電子機器(１０Ａ，１０Ｂ、１０Ｃ・・・１０Ｎ)の上のクロストークやノイズによるデータ化け等の機能課題を短時間で検出する、又、アドレス又はデータの片方で乱数を使用するようにしても良い。
【図面の簡単な説明】
【００３１】
【図１】本発明の半導体記憶装置及び論理回路機能検査方法並びに半導体記憶装置を有する電子機器の１形態例を示す系統図である。
【図２】本発明の半導体記憶装置及び論理回路機能検査方法並びに半導体記憶装置を有する電子機器の他の構成を示す系統図である。
【図３】本発明の半導体記憶装置及び論理回路機能検査方法並びに半導体記憶装置を有する電子機器フローチャートである。
【図４】従来の集積回路の系統図である。
【図５】従来のテスト機能付集積回路の系統図である。
【符号の説明】
【００３２】
１・・・プロセッサ、  ２、１６、２５、２７・・・擬似乱数発生器、３・・・半導体記憶装置制御手段８メモリコントローラ）、４・・・操作部、１０Ａ・・・携帯電話機、１０Ｂ・・・ＰＤＡ、１０Ｃ・・・ディスク記録再生装置、ＳＢ・・・システムバス、ＭＢ・・・メモリバス、Ａ，Ｂ、Ａー１、Ａ−２、ＡーＸＸＸ，Ｂ−１、Ｂ−２、Ｂ−ＸＸＸ，Ｃ−１、Ｃ−２、Ｃ−ＸＸＸ，Ｘ−１、Ｘ−２、Ｘ−ＸＸＸ・・・メモリ
【図１】
2006318115.tif 000003
【図２】
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【図３】
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【図４】
2006318115.tif 000006
【図５】
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