(57)【要約】【課題】スキャンテスト機能を備え複数の論理ブロックから構成されたＣＭＯＳ集積回路において、スキャンチェーンを用いて内部の様々な電位状態を設定してＩＤＤＱ検査を実施する際に、不良箇所の絞り込みを容易にする。【解決手段】論理ブロック１２０に対して選択的にクロックを供給するゲート部１３０を設け、外部から与えられるゲート制御信号によりゲート部１３０のゲートを制御する。ＬＳＩ全体を動作させてＩＤＤＱ値に異常が見られた場合に、論理ブロック１２０を選択的に動作させつつＩＤＤＱの測定を繰り返すことで、異常なＩＤＤＱ値が測定される論理ブロック１２０を特定する。さらに、スキャンチェーンに沿って複数に分割した回路ブロックを選択的に動作可能に構成することで、異常なＩＤＤＱ値が測定される回路ブロックを狭く絞り込むことができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
スキャンテスト機能を備え複数の論理ブロックから構成された集積回路において、スキャンチェーンを用いて内部の様々な電位状態を設定し静止電源電流（ＩＤＤＱ）を測定して異常判定を行うＩＤＤＱ検査方法であって、選択的に回路部分を動作させることにより異常なＩＤＤＱが測定される回路部分を特定するＩＤＤＱ検査方法。
【請求項２】
前記選択的に動作させる回路部分は前記論理ブロック単位である請求項１記載のＩＤＤＱ検査方法。
【請求項３】
前記選択的に動作させる回路部分は前記論理ブロックをスキャンチェーンに沿って複数に分割した回路ブロック単位である請求項２記載のＩＤＤＱ検査方法。
【請求項４】
前記回路部分に対するクロックの供給をゲート制御することにより、前記回路部分を選択的に動作させる請求項１記載のＩＤＤＱ検査方法。
【請求項５】
前記回路部分に対するスキャンデータの供給をゲート制御することにより、前記回路部分を選択的に動作させる請求項１記載のＩＤＤＱ検査方法。
【請求項６】
前記ゲート制御は外部から与えられるゲート制御信号による請求項４または５記載のＩＤＤＱ検査方法。
【請求項７】
前記ゲート制御は外部から与えられるコード化されたゲート制御信号をＬＳＩ内部でデコードした信号による請求項４または５記載のＩＤＤＱ検査方法。
【請求項８】
前記ゲート制御は外部からシリアル信号で与えられるゲート制御信号をＬＳＩ内部でパラレル信号に変換した信号による請求項４または５記載のＩＤＤＱ検査方法。
【請求項９】
前記ゲート制御はＬＳＩ内部でカウンタ等を用いて生成されるシーケンス信号による請求項４または５記載のＩＤＤＱ検査方法。
【請求項１０】
前記回路部分に対して外部から個別にクロックを供給することにより、前記回路部分を選択的に動作させる請求項１記載のＩＤＤＱ検査方法。
【請求項１１】
請求項１から１０の何れか一項に記載のＩＤＤＱ検査方法を実施可能に構成したＣＭＯＳ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスキャンチェーンを用いて内部の電位状態を設定して行うＩＤＤＱ（静止電源電流）検査において、不良箇所の絞り込みを容易にすることができるＩＤＤＱ検査方法に関する。
【背景技術】
【０００２】
静止時の電流がごく僅かなリーク電流のみであるというＣＭＯＳ集積回路（ＬＳＩ）の構造上の特性を利用し、製造過程におけるゲート酸化膜のショート等の欠陥を検出する静止電源電流（ＩＤＤＱ）検査は、スキャンテストでは検出が難しい製造不良を検出することができる検査手法として普及しており、特に近年の微細化、高集積化に伴いテストが困難化しているＬＳＩ内部の不良を検出する有力な手段となっている。
【０００３】
従来のＬＳＩの検査工程では、ＩＤＤＱ検査における検査精度を向上させるために、スキャンチェーンを用いてテストパターンを設定することで回路のトグル率を高くして回路の様々な電位状態を実現し、ＩＤＤＱ測定を多数回実施し、リーク電流が多いチップを不良チップとして選別している（例えば、特許文献１参照）。
【特許文献１】特開２００１-２９６３３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来のＩＤＤＱ検査では、スキャンパターンを用いることで検査精度の向上を図っているが、不良箇所を特定する方法が無く、不良箇所の絞り込みを行うためのＩＤＤＱ測定用パターン発生には時間がかかるため、検査工程で後戻りが多く発生するという問題があった。
【０００５】
本発明は、スキャンテスト機能を備えたＣＭＯＳ集積回路（ＬＳＩ）において、スキャンチェーンを用いて内部の様々な電位状態を設定してＩＤＤＱ検査を行う際に、不良箇所の絞り込みを容易にすることができるＩＤＤＱ検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
第1の発明のＩＤＤＱ検査方法は、スキャンテスト機能を備え複数の論理ブロックから構成されたＣＭＯＳ集積回路（ＬＳＩ）において、スキャンチェーンを用いて内部の様々な電位状態を設定し静止電源電流（ＩＤＤＱ）を測定して異常判定を行うＩＤＤＱ検査方法であって、選択的に回路部分を動作させることにより異常なＩＤＤＱが測定される回路部分を特定するものである。
【０００７】
上記構成によれば、ＬＳＩ全体を動作させてＩＤＤＱ値に異常が見られた場合に、回路部分を選択的に動作させつつＩＤＤＱの測定を繰り返すことで、異常なＩＤＤＱ値が測定される回路部分を容易に特定することができる。
【０００８】
第２の発明のＩＤＤＱ検査方法は、第1の発明のＩＤＤＱ検査方法において、前記選択的に動作させる回路部分は前記論理ブロック単位で決定されるものである。
【０００９】
上記構成によれば、ＬＳＩ全体を動作させてＩＤＤＱ値に異常が見られた場合に、論理ブロックを選択的に動作させつつＩＤＤＱの測定を繰り返すことで、異常なＩＤＤＱ値が測定される論理ブロックを容易に特定することができる。
【００１０】
第3の発明のＩＤＤＱ検査方法は、第２の発明のＩＤＤＱ検査方法において、前記選択的に動作させる回路部分は前記論理ブロックをスキャンチェーンに沿って複数に分割した回路ブロック単位で決定されるものである。
【００１１】
上記構成によれば、ＬＳＩ全体を動作させてＩＤＤＱ値に異常が見られた場合に、まず論理ブロックを選択的に動作させることで異常なＩＤＤＱ値が測定される論理ブロックを特定し、次にスキャンチェーンに沿って複数に分割した回路ブロックを選択的に動作させることで回路ブロックを分離して診断することができるため、より狭く異常なＩＤＤＱ値が測定される回路ブロックを絞り込むことができる。
【００１２】
第4の発明のＩＤＤＱ検査方法は、第1の発明のＩＤＤＱ検査方法において、前記回路部分に対するクロックの供給をゲート制御することにより、前記回路部分を選択的に動作させるものである。
【００１３】
上記構成によれば、周知のゲート制御手法により回路部分に対するクロックの供給あるいは停止を行うことで、容易に回路部分を選択的に動作あるいは停止させることができる。
【００１４】
第5の発明のＩＤＤＱ検査方法は、第1の発明のＩＤＤＱ検査方法において、前記回路部分に対するスキャンデータの供給をゲート制御することにより、前記回路部分を選択的に動作させるものである。
【００１５】
上記構成によれば、周知のゲート制御手法により回路部分に対するスキャンデータの供給あるいは遮断を行うことで、容易に回路部分の電位状態を選択的に制御することができ、回路部分を選択的に動作あるいは停止させた場合と同等の効果を得ることができる。
【００１６】
第6の発明のＩＤＤＱ検査方法は、第4または第５の発明のＩＤＤＱ検査方法において、前記ゲート制御は外部から与えられるゲート制御信号によるものである。
【００１７】
上記構成によれば、外部からゲート制御信号を与えることでクロックあるいはスキャンデータに対するゲート制御を任意に制御することができるため、ＩＤＤＱ検査を効率よく実施することができる。
【００１８】
第７の発明のＩＤＤＱ検査方法は、第4または第５のＩＤＤＱ検査方法において、前記ゲート制御は外部から与えられるコード化されたゲート制御信号をＬＳＩ内部でデコードした信号によるものである。
【００１９】
上記構成によれば、外部から与えるゲート制御信号がコード化されていることにより、ＩＤＤＱ検査のためにのみ必要となる外部端子数を削減することができ、コスト削減に寄与する。
【００２０】
第８の発明に係るＩＤＤＱ検査方法は、第４または第５の発明のＩＤＤＱ検査方法において、前記ゲート制御は外部からシリアル信号で与えられるゲート制御信号をＬＳＩ内部でパラレル信号に変換した信号によるものである。
【００２１】
上記構成によれば、外部から与えるゲート制御信号がシリアル信号で与えられることにより、ＩＤＤＱ検査のためにのみ必要となる外部端子数を削減することができ、コスト削減に寄与する。
【００２２】
第9の発明のＩＤＤＱ検査方法は、第４または第５の発明のＩＤＤＱ検査方法において、前記ゲート制御はＬＳＩ内部でカウンタ等を用いて生成されるシーケンス信号によるものである。
【００２３】
上記構成によれば、ＬＳＩ内部で生成されるシーケンス信号をゲート制御信号として使用するため、ＩＤＤＱ検査のためにのみ必要となる外部端子数を削減することができ、コスト削減に寄与する。
【００２４】
第１０の発明のＩＤＤＱ検査方法は、第１の発明のＩＤＤＱ検査方法において、前記回路部分に対して外部から個別にクロックを供給することにより、前記回路部分を選択的に動作させるものである。
【００２５】
上記構成によれば、外部から回路部分毎に供給するクロックを用いてＩＤＤＱ検査を行うため、タイミング等を任意に制御することができ、ＩＤＤＱ検査を効率よく実施することができる。
【発明の効果】
【００２６】
本発明によれば、ＬＳＩ全体を動作させてＩＤＤＱ値に異常が見られた場合に、論理ブロックあるいは論理ブロックをスキャンチェーンに沿って複数に分割した回路ブロックを選択的に動作させつつＩＤＤＱの測定を繰り返すことで、異常なＩＤＤＱ値が測定される回路部分を容易にかつ木目細かく特定することができる。
【発明を実施するための最良の形態】
【００２７】
図１は本発明の第１の実施形態に係るＩＤＤＱ検査方法を実施する半導体集積回路の構成を示す図である。図１において、１２０は各種の論理ブロック、１１０は各論理ブロック１２０に必要なクロックを生成するクロックジェネレータ、１３０はクロックジェネレータ１１０が出力するクロックをゲートして各論理ブロックにクロックを供給するゲート部、１９０はゲート部１３０にゲート制御信号を供給するゲート制御信号端子である。
【００２８】
クロックジェネレータ１１０から出力されるクロックをゲート部１３０でゲート制御することにより、ゲート制御信号端子１９０から入力されるゲート制御信号に応じて論理ブロック１２０へのクロックの供給を選択的に停止することができ、そのスキャンチェーンに連なるフリップフロップの状態を保つことが可能である。
【００２９】
以上のように構成された半導体集積回路について、以下その動作を説明する。各論理ブロックにはスキャンチェーンが張られており、図示されない外部端子からランダムデータを入力して内部の様々な電位状態を実現し、高いトグル率でＩＤＤＱ測定を複数回実施することにより、検査精度の向上が図られる。
【００３０】
半導体集積回路内の全論理ブロック１２０にクロックが供給された状態でＩＤＤＱ値に異常が見られた場合は、ゲート制御信号により論理ブロック１２０へのクロックの供給を選択的に停止させ、そのスキャンチェーンに挿入されているフリップフロップの状態を保った状態でＩＤＤＱ値を測定する。ここで正常値が測定できれば、このスキャンチェーンに挿入されているフリップフロップの間に不良箇所が存在することになり、不良箇所を絞り込むことができる。
【００３１】
このように、ゲート制御信号端子１９０からゲート部１３０を制御することにより、特定の論理ブロックを個別に指定してクロックを供給したり停止したりすることが可能である。これにより、ＩＤＤＱ値に異常が発生する論理ブロックを特定することができ、容易に不良箇所を絞り込むことができる。
【００３２】
図２は本発明の第２の実施形態に係るＩＤＤＱ検査方法を実施する半導体集積回路の構成を示す図であり、図１に示した第１の実施形態の構成に対して、ゲート制御信号端子１９０とゲート部１３０の間にデコード部１４０を挿入した構成となっている。
【００３３】
デコード部１４０では、ゲート制御信号端子１９０から入力されるゲート制御信号をデコードして論理ブロックを選択する信号を生成する。これにより、クロックを供給あるいは停止する論理ブロック指定をコード化することができ、ゲート制御信号端子１９０の端子数を減らすことができる。
【００３４】
図３は本発明の第３の実施形態に係るＩＤＤＱ検査方法を実施する半導体集積回路の構成を示す図であり、図２に示した第２の実施形態の構成に対して、論理ブロック１２０を論理ブロック１２１で、デコード部１４０をデコード部１４１でそれぞれ置き換えた構成となっている。
【００３５】
論理ブロック１２１はスキャンチェーンの途中以降のフリップフロップに供給されるクロックを停止することができるゲート１２２を備えている。デコード部１４１はゲート制御信号端子１９０から入力されるゲート制御信号をデコードし、ゲート部１３０において論理ブロックを選択する信号を生成するとともに、論理ブロック１２１の部分選択をする信号を生成する。この部分選択信号によりゲート１２２をゲート制御する。
【００３６】
これにより、第１の実施形態と同様にしてＩＤＤＱ値に異常が発生する論理ブロックを特定した後に、その論理ブロックのスキャンチェーンの途中以前に連なる回路ブロックとスキャンチェーンの途中以降に連なる回路ブロックとを分離して診断することができるため、より狭く不良箇所を絞り込むことができる。
【００３７】
図４は本発明の第４の実施形態に係るＩＤＤＱ検査方法を実施する半導体集積回路の構成を示す図であり、図３に示した第３の実施形態の構成に対して、論理ブロック１２１を論理ブロック１２３で置き換えた構成となっている。
【００３８】
論理ブロック１２３はスキャンチェーンの途中以降のフリップフロップに供給されるスキャンチェーン入力を遮断することができるゲート１２４を備えている。デコード部１４１で生成される部分選択信号によりゲート１２４をゲート制御することで、ゲート１２４以降のスキャンチェーンに連なるフリップフロップの状態を保つことができる。
【００３９】
これにより、第１の実施形態と同様にしてＩＤＤＱ値に異常が発生する論理ブロックを特定した後に、その論理ブロックのスキャンチェーンの途中以前に連なる回路ブロックとスキャンチェーンの途中以降に連なる回路ブロックとを分離して診断することができるため、より狭く不良箇所を絞り込むことができる。
【００４０】
図５は本発明の第５の実施形態に係るＩＤＤＱ検査方法を実施する半導体集積回路の構成を示す図であり、図２に示した第２の実施形態の構成に対して、論理ブロック１２０を論理ブロック１２５で、ゲート部１３０をゲート部１３１で、デコード部１４０をデコード部１４１でそれぞれ置き換え、さらに擬似ランダムパターン発生器（ＰＲＰＧ）１５０を追加した構成となっている。デコード部１４１は第３の実施形態のデコード部１４１と同様の働きをする。
【００４１】
スキャンチェーンにはランダムデータがＰＲＰＧ１５０から供給される。論理ブロック１２５は、全体を動作させるか、あるいはスキャンチェーンの途中以降のフリップフロップに連なる回路ブロックのみを動作させるかを選択することができるように、スキャンチェーンの途中からクロックを供給するＯＲ回路１２６およびランダムデータを供給するＯＲ回路１２７を備えている。
【００４２】
ゲート部１３１は、クロックジェネレータ１１０から出力されるクロックに対して論理ブロックを選択するためのゲート制御を行うとともに、そのクロックおよびＰＲＰＧ１５０から供給されるランダムデータをスキャンチェーンの先頭から供給するか、あるいはスキャンチェーンの途中から供給するかを選択するために、デコード部１４１で生成される部分選択信号とその反転極性で制御される１組のゲートを論理ブロック毎に備えている。
【００４３】
すなわち、部分選択信号でゲート制御されたクロックおよびランダムデータは論理ブロックのスキャンチェーンの先頭から供給され、部分選択信号の反転極性でゲート制御されたクロックおよびランダムデータは論理ブロックのスキャンチェーンの途中からＯＲ回路１２６およびＯＲ回路１２７を介して供給される。
【００４４】
これにより、第１の実施形態と同様にしてＩＤＤＱ値に異常が発生する論理ブロックを特定した後に、その論理ブロックのスキャンチェーンの途中以前に連なる回路ブロックと、スキャンチェーンの途中以降に連なる回路ブロックとを分離して診断することができるため、より狭く不良箇所を絞り込むことができる。
【００４５】
図６は本発明の第６の実施形態に係るＩＤＤＱ検査方法を実施する半導体集積回路の構成を示す図であり、図５に示した第５の実施形態の構成に対して、論理ブロック１２５を論理ブロック１２６で置き換えた構成となっている。
【００４６】
論理ブロック１２６は、第５の実施形態における論理ブロック１２５の構成に対して、さらに第３の実施形態における論理ブロック１２１の機能を持たせるために、スキャンチェーンの途中以降のフリップフロップに供給されるクロックを停止することができるゲート１２２が追加された構成となっている。
【００４７】
そのためデコード部１４１では、クロックに対して論理ブロックを選択するためのゲート制御を行う信号とともに、第３の実施形態と同様にゲート１２２をゲート制御する部分選択信号と、第５の実施形態と同様にクロックおよびＰＲＰＧ１５０から供給されるランダムデータをスキャンチェーンの先頭から供給するか、あるいはスキャンチェーンの途中から供給するかを選択する部分選択信号とが生成される。
【００４８】
これにより、第１の実施形態と同様にしてＩＤＤＱ値に異常が発生する論理ブロックを特定した後に、その論理ブロックにおけるスキャンチェーンのＯＲ回路１２６挿入点以前に連なる回路ブロックと、スキャンチェーンのＯＲ回路１２６挿入点以降でゲート１２２挿入点以前に連なる回路ブロックと、スキャンチェーンのゲート１２２挿入点以降に連なる回路ブロックとを分離して診断することができるため、一層狭く不良箇所を絞り込むことができる。
【００４９】
図７は本発明の第７の実施形態に係るＩＤＤＱ検査方法を実施する半導体集積回路の構成を示す図であり、図３に示した第３の実施形態の構成に対して、デコード部１４１をシリアル／パラレル変換回路１６０で置き換えた構成となっている。
【００５０】
ゲート制御信号端子１９０から入力されるゲート制御信号はシリアル信号であり、シリアル／パラレル変換回路１６０では、このシリアル信号をパラレル信号に変換することでデコード部１４１と同様の制御信号を生成する。
【００５１】
これにより、不良箇所を絞り込むための論理ブロックの選択および論理ブロックの部分選択を行うためのゲート制御信号を入力するゲート制御信号端子１９０を１端子に絞ることができ、外部端子を減らすことでコストダウンを図ることができる。
【００５２】
図８は本発明の第８の実施形態に係るＩＤＤＱ検査方法を実施する半導体集積回路の構成を示す図であり、図３に示した第３の実施形態の構成に対して、デコード部１４１をカウンタ部１７０で置き換えた構成となっている。このカウンタ部１７０のカウント値によりデコード部１４１と同様の制御信号を生成して出力する。
【００５３】
これにより、不良箇所を絞り込むための論理ブロックの選択および論理ブロックの部分選択を行うためのゲート制御信号を入力するゲート制御信号端子が不要となり、特定のテストモードにおいてＩＤＤＱ検査を自動的に行うようにすることができる。
【００５４】
図９は本発明の第９の実施形態に係るＩＤＤＱ検査方法を実施する半導体集積回路の構成を示す図であり、図３に示した第３の実施形態の構成に対して、ゲート部１３０をゲート部１３２で置き換え、デコード部１４１を削除した構成となっている。
【００５５】
ゲート部１３０では、ＩＤＤＱ検査を行う際のクロックとして、クロックジェネレータ１１０が生成するクロックの代わりに、外部クロック端子１９１からクロック信号を各論理ブロックに直接供給することができるようにしている。これにより、特定の論理ブロックに対して直接制御でＩＤＤＱ検査を行うことができる。
【００５６】
図１０は本発明の第１０の実施形態に係るＩＤＤＱ検査方法を実施する半導体集積回路の構成を示す図である。図１０において、１２０は各種の論理ブロック、１５０は擬似ランダムパターン発生器（ＰＲＰＧ）、１３３はＰＲＰＧ１５０が出力するランダムデータをゲートして各論理ブロックのスキャンチェーン入力に供給するゲート部、１９０はゲート部１３３にゲート制御信号を供給するゲート制御信号端子、１８０は論理ブロックからの出力データを論理圧縮する多入力シフトレジスタ（ＭＩＳＲ）である。
【００５７】
ＰＲＰＧ１５０から出力されるランダムデータをゲート部１３３でゲート制御することにより、ゲート制御信号端子１９０から入力されるゲート制御信号に応じて特定の論理ブロック１２０へのスキャンデータの供給を停止することができ、そのスキャンチェーンに連なるフリップフロップの状態を保つことが可能である。図１０においては、クロック系統は省略されている。
【００５８】
半導体集積回路内の全論理ブロック１２０にスキャンデータが供給された状態でＩＤＤＱ値に異常が見られた場合は、ゲート制御信号により論理ブロック１２０へのスキャンデータの供給を選択的に停止させ、そのスキャンチェーンに挿入されているフリップフロップの状態を保った状態でＩＤＤＱ値を測定する。ここで正常値が測定できれば、スキャンデータの供給が停止されたスキャンチェーンに挿入されているフリップフロップの間に不良箇所が存在することになり、不良箇所を絞り込むことができる。
【００５９】
このように、ゲート制御信号端子１９０からゲート部１３３を制御することにより、特定の論理ブロックを個別に指定してスキャンデータを供給したり遮断したりすることが可能である。これにより、ＩＤＤＱ値に異常が発生する論理ブロックを特定することができ、容易に不良箇所を絞り込むことができる。
【００６０】
なお、本実施形態は、第１の実施形態におけるクロックに対するゲート制御に代えて、スキャンデータに対するゲート制御を行い、選択的に論理ブロックを動作させるようにしたものである。個々の説明は省略するが、この方法は第２の実施形態以降についても同様に適用することができることは明らかである。
【産業上の利用可能性】
【００６１】
本発明のＩＤＤＱ検査方法は、ＬＳＩ全体を動作させてＩＤＤＱ値に異常が見られた場合に、論理ブロックあるいは論理ブロックをスキャンチェーンに沿って複数に分割した回路ブロックを選択的に動作させつつＩＤＤＱの測定を繰り返すことで、異常なＩＤＤＱ値が測定される回路部分を容易にかつ木目細かく特定することができるという効果を有し、スキャンチェーンを用いて内部の電位状態を設定して行うＩＤＤＱ検査において、不良箇所の絞り込みを容易にすることができるＩＤＤＱ検査方法等として有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係るＩＤＤＱ検査方法を実施するＬＳＩの構成図。
【図２】本発明の第２の実施形態に係るＩＤＤＱ検査方法を実施するＬＳＩの構成図。
【図３】本発明の第３の実施形態に係るＩＤＤＱ検査方法を実施するＬＳＩの構成図。
【図４】本発明の第４の実施形態に係るＩＤＤＱ検査方法を実施するＬＳＩの構成図。
【図５】本発明の第５の実施形態に係るＩＤＤＱ検査方法を実施するＬＳＩの構成図。
【図６】本発明の第６の実施形態に係るＩＤＤＱ検査方法を実施するＬＳＩの構成図。
【図７】本発明の第７の実施形態に係るＩＤＤＱ検査方法を実施するＬＳＩの構成図。
【図８】本発明の第８の実施形態に係るＩＤＤＱ検査方法を実施するＬＳＩの構成図。
【図９】本発明の第９の実施形態に係るＩＤＤＱ検査方法を実施するＬＳＩの構成図。
【図１０】本発明の第１０の実施形態に係るＩＤＤＱ検査方法を実施するＬＳＩの構成図。
【符号の説明】
【００６３】
１１０  クロックジェネレータ
１２０、１２１、１２３、１２５、１２８  論理ブロック
１２２、１２４  ゲート
１２６、１２７  ＯＲ回路
１３０、１３１  ゲート部
１４０、１４１  デコード部
１５０  擬似ランダムパターン発生器（ＰＲＰＧ）
１６０  シリアル／パラレル変換回路
１７０  カウンタ部
１８０  多入力シフトレジスタ（ＭＩＳＲ）
１９０  ゲート制御信号端子
【図１】
2006322904.tif 000003
【図２】
2006322904.tif 000004
【図３】
2006322904.tif 000005
【図４】
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【図５】
2006322904.tif 000007
【図６】
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【図７】
2006322904.tif 000009
【図８】
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【図９】
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【図１０】
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