(57)【要約】【課題】  有機ＥＬ駆動回路におけるリセット回路の消費電力を低減することで有機ＥＬ回路の消費電力の低減を図り、かつ、短時間に有機ＥＬ素子あるいはピクセル回路のコンデンサ等をリセットすることができる有機ＥＬ駆動回路を提供することにある。【解決手段】  この発明は、定電圧リセットのための所定の定電圧を発生する増幅回路を設けて、動作電流切換回路がこの増幅回路の動作電流を表示期間には、アイドリング状態の電流値にしておき、リセット期間にはリセット動作をするときに必要とされる電流値（定常動作の状態の電流値）に切換えるようにする。これにより、増幅回路は、アイドリング状態から定常動作の状態に入る立ち上がり時間が短くて済み、リセット期間の初期において早期に定電圧リセットのための定電圧を発生することができる。【選択図】      図１
2006011402.tif 000002
【特許請求の範囲】
【請求項１】
水平１ラインの走査期間に相当する表示期間と水平走査の帰線期間に相当するリセット期間とを切り分ける所定の周波数のタイミングコントロール信号における前記リセット期間において有機ＥＬパネルの端子ピンを介して有機ＥＬ素子あるいはピクセル回路のコンデンサを定電圧リセットする有機ＥＬ駆動回路において、
前記定電圧リセットのための所定の定電圧を発生する増幅回路と、
前記増幅回路の出力端子と前記端子ピンとの間に設けられ前記タイミングコントロール信号、このタイミングコントロール信号と同様なリセットコントロール信号、リセットパルスそしてこれら信号あるいはパルスに同期して前記リセット期間に発生するその他のパルスのうちのいずれか１つの信号を受けてＯＮ／ＯＦＦするリセットスイッチと、
前記いずれか１つの信号を受けて前記表示期間に前記増幅回路の動作電流をアイドリング状態の電流値にし、前記リセット期間、あるいは前記リセットパルスおよび前記その他のパルスのいずれかが発生している期間に前記動作電流を、リセット動作をするときに必要とされる電流値にする動作電流切換回路とを備える有機ＥＬ駆動回路。
【請求項２】
前記動作電流切換回路は、前記動作電流を流すための定電流回路を有し、前記いずれか１つの信号に応じて前記定電流回路の電流値を前記アイドリング状態の電流値から前記定常動作の状態の電流値にあるいはその逆に切り換える請求項１記載の有機ＥＬ駆動回路。
【請求項３】
前記いずれか１つの信号は、ロウレベル，ハイレベル，ロウレベルと変化し、あるいはその逆にハイレベル、ロウレベル，ハイレベルと変化する信号であり、前記動作電流切換回路は、前記いずれか１つの信号のハイレベルからロウレベルへの変化のタイミングあるいはこの変化の手前のタイミングで前記アイドリング状態の電流値と前記定常動作の状態の電流値とのうちのいずれか一方を選択し、前記いずれか１つの信号のロウレベルからハイレベルへの変化のタイミングあるいはこの変化の手前のタイミングでいずれか他方を選択する請求項２記載の有機ＥＬ駆動回路。
【請求項４】
前記有機ＥＬパネルは、前記端子ピンを多数有し、前記増幅回路は、前記定電流回路の前記電流値によりその動作電流が決定されるオペアンプであって、前記リセットスイッチは、前記多数の前記端子ピンうちの少なくとも複数のそれぞれに対応して設けられ、これらの複数のリセットスイッチが同時にＯＮにされる請求項３記載の有機ＥＬ駆動回路。
【請求項５】
前記リセットスイッチは、前記出力端子と各前記端子ピンとの間にそれぞれ設けられ、前記定電流回路は、前記オペアンプの動作電流源となる複数の出力側トランジスタを有するカレントミラー回路と、前記複数の出力側トランジスタの少なくとも１つに対応して設けられたスイッチ回路とを有し、前記スイッチ回路が前記いずれか１つの信号に応じてＯＮ／ＯＦＦされることで前記オペアンプの動作電流値が前記アイドリング状態の電流値と前記定常動作の状態の電流値とのいずれかに切換えられる請求項４記載の有機ＥＬ駆動回路。
【請求項６】
前記いずれか１つの信号はプリチャージパルスであり、前記複数の出力側トランジスタの１つは、前記カレントミラー回路の入力側トランジスタに対して１：Ｎ（ただしＮは１か、それ以上の数）の動作電流比を有し、前記スイッチ回路は、この１つの出力側トランジスタに直列に接続され、前記プリチャージパルスを受けて前記リセットスイッチとともにＯＮにされる請求項５記載の有機ＥＬ駆動回路。
【請求項７】
さらに、第１および第２のＤ／Ａ変換回路を有し、前記第１のＤ／Ａ変換回路と前記オペアンプと前記動作電流切換回路とによりリセット電圧発生回路が構成され、前記オペアンプは、前記１のＤ／Ａ変換回路により変換された電圧を入力電圧として受け、前記リセット電圧発生回路は、前記所定の定電圧を前記有機ＥＬ素子あるいは前記ピクセル回路のコンデンサをリセットするリセット電圧として発生し、前記第２のＤ／Ａ変換回路は、前記端子ピンに接続され、表示データを受けてこれをＤ／Ａ変換して前記有機ＥＬ素子あるいは前記ピクセル回路のコンデンサに駆動電流を出力する請求項６記載の有機ＥＬ駆動回路。
【請求項８】
前記いずれか１つの信号はプリチャージパルスであり、前記複数の出力側トランジスタの１つは、前記カレントミラー回路の入力側トランジスタに対して１：１／Ｎ（ただしＮは１か、それ以上の数）の動作電流比を有し、他の１つは、前記入力側トランジスタに対して１：１の動作電流比を有し、前記スイッチ回路は、この他の１つの出力側トランジスタに直列に接続され、前記プリチャージパルスを受けて前記リセットスイッチとともにＯＮにされる請求項５記載の有機ＥＬ駆動回路。
【請求項９】
前記有機ＥＬパネルは、アクディブマトリックス型であり、前記リセット電圧発生回路は、前記ピクセル回路のコンデンサの電圧をリセットする請求項７記載の有機ＥＬ駆動回路。
【請求項１０】
前記有機ＥＬパネルは、パッシブマトリックス型であり、前記リセット電圧発生回路は、前記有機ＥＬ素子の端子電圧をリセットする請求項７記載の有機ＥＬ駆動回路。
【請求項１１】
水平１ラインの走査期間に相当する表示期間と水平走査の帰線期間に相当するリセット期間とを切り分ける所定の周波数のタイミングコントロール信号における前記リセット期間において有機ＥＬパネルの端子ピンを介して有機ＥＬ素子あるいはピクセル回路のコンデンサを定電圧リセットする有機ＥＬ駆動回路を有する有機ＥＬ表示装置において、
前記有機ＥＬ駆動回路は、前記定電圧リセットのための所定の定電圧を発生する増幅回路と、前記増幅回路の出力端子と前記端子ピンとの間に設けられ前記タイミングコントロール信号、このタイミングコントロール信号と同様なリセットコントロール信号、リセットパルスそしてこれら信号あるいはパルスに同期して前記リセット期間に発生するその他のパルスのうちのいずれか１つの信号を受けてＯＮ／ＯＦＦするリセットスイッチと、前記いずれか１つの信号を受けて前記表示期間に前記増幅回路の動作電流をアイドリング状態の電流値にし、前記リセット期間、あるいは前記リセットパルスおよび前記その他のパルスのいずれかが発生している期間に前記動作電流を、リセット動作をするときに必要とされる電流値にする動作電流切換回路とを備える有機ＥＬ表示装置。
【請求項１２】
前記動作電流切換回路は、前記動作電流を流すための定電流回路を有し、前記いずれか１つの信号に応じて前記定電流回路の電流値を前記アイドリング状態の電流値から前記定常動作の状態の電流値にあるいはその逆に切り換える請求項１１記載の有機ＥＬ表示装置。
【請求項１３】
前記いずれか１つの信号は、ロウレベル，ハイレベル，ロウレベルと変化し、あるいはその逆にハイレベル、ロウレベル，ハイレベルと変化する信号であり、前記動作電流切換回路は、前記いずれか１つの信号のハイレベルからロウレベルへの変化のタイミングあるいはこの変化の手前のタイミングで前記アイドリング状態の電流値と前記定常動作の状態の電流値とのうちのいずれか一方を選択し、前記いずれか１つの信号のロウレベルからハイレベルへの変化のタイミングあるいはこの変化の手前のタイミングでいずれか他方を選択する請求項１２記載の有機ＥＬ表示装置。
【請求項１４】
前記有機ＥＬパネルは、前記端子ピンを多数有し、前記増幅回路は、前記定電流回路の前記電流値によりその動作電流が決定されるオペアンプであって、前記リセットスイッチは、前記多数の前記端子ピンうちの少なくとも複数のそれぞれに対応して設けられ、これらの複数のリセットスイッチが同時にＯＮにされる請求項１３記載の有機ＥＬ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、有機ＥＬ駆動回路および有機ＥＬ表示装置に関し、詳しくは、アクディブマトリックス型有機ＥＬ表示パネルにおけるピクセル回路のコンデンサを定電圧リセットするリセット回路の消費電力を低減することで有機ＥＬ回路の消費電力の低減を図り、かつ、短時間にピクセル回路のコンデンサをリセットすることができるような有機ＥＬ駆動回路の改良に関する。
【背景技術】
【０００２】
マトリックス状に配置された有機ＥＬ素子を電流駆動し、かつ、有機ＥＬ素子の陽極と陰極をグランドに落としてリセットするパッシブマトリックス型の有機ＥＬ素子の駆動回路が特開平９−２３２０７４号公報に記載されすでに公知である。
一方、液晶表示装置では、デジタル信号をアナログ信号に変換するＤ／Ａを設けてこのＤ／Ａでデータ線を駆動する駆動回路が知られている。これをアクディブマトリックス型有機ＥＬ表示パネルにおけるピクセル回路に適用し、表示パネルに内蔵しようとした場合には小型化し難いという問題があって、この点が特開２０００−２７６１０８号公報に記載されている。
【特許文献１】特開平９−２３２０７４号公報
【特許文献２】特開２０００−２７６１０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、このアクディブマトリックス型有機ＥＬ表示パネルを駆動する有機ＥＬ駆動回路を表示パネルの外部回路として設ければ、その分、有機ＥＬ表示パネルを小型化することができる。この場合、駆動電流値の書込みは、通常、数百ｐＦのピクセル回路のコンデンサを０．１μＡ〜１０μＡ程度の電流で充電することになる。しかし、アクディブマトリックス型有機ＥＬ表示パネルの表示輝度を階調制御する場合には、駆動電流の最小電流が１ｎＡ〜３０ｎＡ程度と、精度の高い電流値が要求される。その電流の方向は、シンク型とソース型の２種類があって、電源電圧＋Ｖccは、アクディブマトリックス型有機ＥＬ表示パネルでもパッシブマトリックス型有機ＥＬパネルでも、現在のところ１０Ｖ〜２０Ｖ程度である。
電流シンク型は、ピクセル回路のコンデンサをリセットする電圧が電源電圧＋Ｖccあるいはその近傍になる関係からＤ／Ａを比較的高い耐圧の素子で構成することが必要になる。そのため、各素子の占有面積が大きくなり、有機ＥＬ表示パネルの端子ピン対応あるいはカラムピン対応に設けられるＤ／Ａ全体の、ＩＣにおける占有面積が増加する問題がある。
【０００４】
また、発光輝度を確保する関係から発光期間はできるだけ長いものにしたいので、水平走査の帰線期間に相当するリセット期間は短くなる。そのため、リセット回路は、高速なリセットが要求される。しかも、リセット回路は、水平走査方向に相当する水平表示１ライン分あるいは多数のピクセル回路のコンデンサを同時にリセットしなければならない。後者は、水平表示１ラインを複数のカラムドライバが受け持つときであり、各カラムドライバが受け持つ端子ピン数（カラー表示の場合にはＲ，Ｇ，Ｂごとの端子ピン数）に相当する多数のピクセル回路のコンデンサが同時にリセットされる。そこで、このようなリセット回路には大きな駆動電流が必要になる。
このようなリセット回路をリセット期間に動作させようとすると、リセット動作に入るまでに時間がかかり、リセット期間全体が延びる問題がある。この問題を回避するために、リセット回路は、リセット期間以外の表示期間の間も動作状態に設定される。その結果、同時にリセットしなければならないピクセル回路のコンデンサや有機ＥＬ素子の数が増加すればするほどリセット回路の消費電力が大きくなる欠点がある。
この発明の目的は、このような従来技術の問題点を解決するものであって、有機ＥＬ駆動回路におけるリセット回路の消費電力を低減することで有機ＥＬ回路の消費電力の低減を図り、かつ、短時間に有機ＥＬ素子あるいはピクセル回路のコンデンサ等をリセットすることができる有機ＥＬ駆動回路あるいは有機ＥＬ表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
このような目的を達成するためのこの発明の有機ＥＬ駆動回路あるいは有機ＥＬ表示装置の構成は、水平１ラインの走査期間に相当する表示期間と水平走査の帰線期間に相当するリセット期間とを切り分ける所定の周波数のタイミングコントロール信号におけるリセット期間において有機ＥＬパネルの端子ピンを介して有機ＥＬ素子あるいはピクセル回路のコンデンサを定電圧リセットする有機ＥＬ駆動回路において、
前記定電圧リセットのための所定の定電圧を発生する増幅回路と、
前記増幅回路の出力端子と前記端子ピンとの間に設けられ前記タイミングコントロール信号、このタイミングコントロール信号と同様なリセットコントロール信号、リセットパルスそしてこれら信号あるいはパルスに同期して前記リセット期間に発生するその他のパルスのうちのいずれか１つの信号を受けてＯＮ／ＯＦＦするリセットスイッチと、
前記いずれか１つの信号を受けて前記表示期間に前記増幅回路の動作電流をアイドリング状態の電流値にし、前記リセット期間、あるいは前記リセットパルスおよび前記その他のパルスのいずれかが発生している期間に前記動作電流を、リセット動作をするときに必要とされる電流値にする動作電流切換回路とを備えるものである。
【発明の効果】
【０００６】
この発明は、定電圧リセットのための所定の定電圧を発生する増幅回路を設けて、動作電流切換回路がこの増幅回路の動作電流を表示期間には、アイドリング状態の電流値にしておき、リセット期間にはリセット動作をするときに必要とされる電流値（以下定常動作の状態の電流値）に切換えるようにする。これにより、増幅回路は、アイドリング状態から定常動作の状態に入る立ち上がり時間が短くて済み、リセット期間の初期において早期に定電圧リセットのための定電圧を発生することができる。
その結果、この発明は、水平１ライン分の定電圧リセットあるいは水平表示１ラインを複数のカラムドライバが受け持つときには、自己（各カラムドライバ）が受け持つ端子ピン数（カラー表示の場合にはＲ，Ｇ，Ｂごとの端子ピン数）の多数の有機ＥＬ素子あるいは多数のピクセル回路のコンデンサ等に対する定電圧リセットを同時にかつ高速に行うことができる。表示期間には、増幅回路にアイドリング状態の電流しか流れないので、リセット回路の消費電力を抑えることができ、有機ＥＬ回路の消費電力を低減させることができる。
【発明を実施するための最良の形態】
【０００７】
図１は、この発明の有機ＥＬ駆動回路を適用した一実施例のアクディブマトリックス型有機ＥＬパネルにおける有機ＥＬ駆動回路のブロック図、そして、図２は、定電圧リセットのタイミングチャートである。
図１において、１０は、アクディブマトリックス型有機ＥＬパネルであって、１は、１個のドライバＩＣとしてＩＣ化された有機ＥＬ駆動回路であって、有機ＥＬパネルのデータ線対応に設けられた電流駆動回路１ａ，…，１ｉ，…，１ｎを有している。２は、Ｄ／Ａ１１を構成するトランジスタセル回路である。
３は、有機ＥＬパネル１０にマトリックス状に設けられたピクセル回路（表示セル）、４は、ピクセル回路３に設けられた有機ＥＬ素子（ＯＥＬ素子）であり、５は、書込制御回路、６ａ，…，６ｉ，…，６ｎは、それぞれ電流駆動回路１ａ，…，１ｉ，…，１ｎの出力端子、７は、ロー側走査回路、そして７ａは、ロー側走査回路７のスイッチ回路である。８は、表示データを記憶する表示データレジスタであり、電流駆動回路１ａ，…，１ｉ，…，１ｎに対応してそれぞれ設けられている。９は、電圧データレジスタである。
また、２０は、有機ＥＬ駆動回路１のＩＣ外部に設けられたコントロール回路、２１は、有機ＥＬ駆動回路２のＩＣ外部に同様に設けられたＭＰＵである。
有機ＥＬ駆動回路１のＩＣに内蔵された電流駆動回路１ａ，…，１ｉ，…，１ｎは、同一の回路構成であって、各電流駆動回路１ｉ（ｉ＝１〜ｎ）は、それぞれＤ／Ａ１１、基準駆動電流Ｉrを発生する定電流源１２、そしてリセットスイッチ１３とを有している。有機ＥＬ駆動回路１のＩＣにおいて、リセット電圧発生回路１４は、電流駆動回路１ａ，…，１ｉ，…，１ｎに共通の回路として１個設けられている。
なお、ここでの定電圧リセット回路は、リセット電圧発生回路１４と各リセットスイッチ１３とコントロール回路２０から出力されるプリチャージパルスＰＲとにより構成される。各電流駆動回路１ａ，…，１ｉ，…，１ｎのリセットスイッチ１３は、それぞれ高耐圧のアナログスイッチで構成されている。これにより、Ｄ／Ａ１１を構成する各トランジスタは、耐圧の低いトランジスタにすることができる。
なお、以下では、電流駆動回路１ａについて説明し、これ以外の電流駆動回路についての説明は同様であるので割愛する。
【０００８】
Ｄ／Ａ１１は、入力側トランジスタセル回路ＴNaと出力側トランジスタセル回路ＴNb〜ＴNnとからなるカレントミラー回路で構成されている。
各トランジスタセル回路ＴNa〜ＴNnは、ドレイン端子Ｄとゲート端子Ｇ1，Ｇ2、入力端子Ｄin、そしてソース端子Ｓとを有する３個のＮチャネルトランジスタが電源ラインとグランドラインとの間で縦方向に直列に接続されたトランジスタセル回路２によりそれぞれ構成されている。なお、トランジスタセル回路２の３個のうち、グランドＧＮＤ側のトランジスタは、図示するように、スイッチ回路になっている。
それぞれのトランジスタセル回路２のソース端子Ｓは、共通にグランドＧＮＤに接続されている。トランジスタセル回路ＴNaの入力端子Ｄinは、バイアスラインＶaに接続されてＯＮ状態にされている。各トランジスタセル回路ＴNb〜ＴNnの各入力端子Ｄinは、各電流駆動回路１ａ，…，１ｉ，…，１ｎに対応して設けられた各表示データレジスタ８からそれぞれのＤ／Ａ１１が表示データＤ0〜Ｄn-1をそれぞれに受ける。各トランジスタセル回路ＴNb〜ＴNnのスイッチ回路ＳＷは、それぞれ表示データＤ0〜Ｄn-1に応じてＯＮ／ＯＦＦされる。表示データＤ0〜Ｄn-1は、コントロール回路２０のラッチパルスＬPに応じてＭＰＵ２１から各表示データレジスタ８にそれぞれセットされる。
【０００９】
各トランジスタセル回路ＴNa〜ＴNnのゲート端子Ｇ1，Ｇ2はそれぞれが共通に接続され、さらに、トランジスタセル回路ＴNaのセル回路２のドレインＤとゲート端子Ｇ2がＤ／Ａ１１の入力端子１１ａに接続されている。これにより、トランジスタセル回路ＴNaのセル回路２の真ん中のトランジスタがダイオード接続されて、このトランジスタがカレントミラー回路の入力側トランジスタとなって、定電流源１２から駆動電流Ｉrを受けて駆動される。
定電流源１２は、バイアスラインＶｂに接続され、基準電流分配回路の出力電流源に対応している。基準電流分配回路は、カレントミラー回路で構成される入力側トランジスタが基準電流を受けて、有機ＥＬ駆動回路（カラムドライバ）１の出力端子６ａ，…，６ｉ，…，６ｎ対応に並列に設けられた多数の出力側トランジスタにミラー電流として基準電流を生成する。これにより、有機ＥＬパネルのカラムピン（出力端子ピン）対応に基準電流あるいは基準駆動電流を分配する。
【００１０】
各トランジスタセル回路ＴNb〜ＴNnのドレイン端子Ｄは、Ｄ／Ａ１１の出力端子１１ｂにそれぞれ接続されている。この出力端子１１ｂは有機ＥＬパネルのカラムピンに接続される出力端子６ａに接続され、出力端子６ａは、リセットスイッチ１３を介して定電圧リセット回路１４の出力端子１４０に接続されている。
リセット電圧発生回路１４は、図２（ａ）に示すリセットコントロールパルスＲＳの表示期間Ｄにはアイドリング状態にあって、リセット期間ＲＴにはこのアイドリング状態から動作状態に復帰し、定電圧リセットのための電圧ＶRSを発生する。これにより、リセット電圧発生回路１４は、有機ＥＬ駆動回路（カラムドライバ）１の６ａ，…，６ｉ，…，６ｎ（あるいは水平１ライン分）のコンデンサを同時に定電圧リセットする。そして、リセット期間ＲＴが終了して次の表示期間Ｄに入ったときには、また、アイドリング状態に戻る。なお、ここでのリセットコントロールパルスＲＳ号は、水平１ラインの走査期間に相当する表示期間と水平走査の帰線期間に相当するリセット期間とを切り分ける所定の周波数のタイミングコントロール信号に相当するもので、タイミングコントロール信号そのものが用いられてもよい。パッシブマトリックス型ではタイミングコントロール信号がリセットコントロールパルスＲＳとなるので、ここではこれを含めてタイミングコントロール信号ではなく、リセットコントロールパルスＲＳで説明する。
このリセット電圧発生回路１４は、増幅回路としてのオペアンプ（ＯＰ）１４１と、ＯＰ１４１の動作電流を切換える動作電流切換回路１４２、Ｄ／Ａ変換回路（Ｄ／Ａ）１４３、そして定電流源１４４とで構成されている。
【００１１】
ＯＰ１４１は、電源ライン＋Ｖccから電力供給を受けて動作する非反転形のアンプであって、Ｄ／Ａ１ｂの出力電圧を(+)入力に受けて所定の増幅率で増幅して定電圧リセットのための定電圧の出力電圧ＶRSを出力端子１４０に出力する。電源ライン＋Ｖccの電圧は、５Ｖ〜２０Ｖ程度であり、このときの所定の電圧ＶRSは、電源ライン＋Ｖccの電圧に対して数Ｖ低い電圧である。しかも、図示するように、ＯＰ１４１は、基準抵抗と帰還抵抗の直列回路が電源ライン＋Ｖccに接続され、その動作基準電位は、グランド電位ではなく、電源ライン＋Ｖccになっている。
Ｄ／Ａ１４３は、ラッチパルスＬPに応じてデータレジスタ９にＭＰＵ２１から設定されたデータを受けて、それをＤ／Ａ変換して(+)入力に加える出力電圧を発生する。その結果、ＯＰ１ａがリセットに必要な出力電圧ＶRSを発生するので、ここので出力電圧ＶRSは、プログラマブルに調整できる。なお、ＭＰＵ２１は、電源投入時にデータレジスタ９にリセットのためのデータを設定する。このデータは、ＭＰＵ２１の内部の不揮発性メモリに記憶されている。また、リセットコントロールパルスＲＳのリセット期間ＲＴ（図２（ａ））に入ると、定電圧リセットの対象となるＯＥＬ素子の陰極側は、ロー側の走査線の走査に応じてグランドＧＮＤに接続される。
【００１２】
動作電流切換回路１４２は、定電流源１４４からアイドリング電流値ｉに相当する定電流ｉをカレントミラーの入力側トランジスタＴN1が受けてＯＰ１４１の動作電流を生成する。動作電流切換回路１４２が生成する電流は、カレントミラーの出力側トランジスタＴN2に発生するアイドリング状態の電流値ｉとカレントミラーの出力側トランジスタＴN3に発生する定常動作の状態の電流値Ｎ×ｉとの２つである。リセットコントロールパルスＲＳ（図２（ａ）参照）の立上がりに同期して発生するプリチャージパルスＰＲ（リセットパルスに相当）に応じてＯＰ１４１の動作電流をアイドリング状態の電流値ｉから定常動作の状態の電流値Ｎ×ｉに切換えあるいはその立下がりに同期してその逆に動作電流値を切換える。すなわち、プリチャージパルスＰＲが“Ｈ”（ハイレベル，ＨＩＧＨレベル）の期間以外は、ＯＰ１４１の動作電流がアイドリング状態の電流値ｉとなり、リセット電圧発生回路１４はアイドリング状態になる。
なお、アクディブマトリックス型の有機ＥＬパネルの駆動では、プリチャージパルスＰＲは、図２（ｃ）に示すように、リセットコントロールパルスＲＳと同時に立ち上がり、これより少し短い期間発生するリセット本来のリセットパルスである。そして、リセット期間ＲＴにおいては、ピクセル回路３のコンデンサＣに駆動電流値を書込むための書込み開始パルス（あるいは書込みパルス）ＷＲ（第２図（ｄ）参照）がその後発生して書込み開始パルスＷＲによる駆動電流値の、コンデンサの電圧値としての書込みが行われ、これの終了時点でリセット期間ＲＴが終了する。
【００１３】
ところで、パッシブ型の有機ＥＬパネルでは、駆動電流値を書込みが不要であるので、リセットコントロールパルスＲＳがリセットパルスとして使用される。そこで、リセットスイッチ１３は、通常はリセットコントロールパルスＲＳに応じてリセット期間ＲＴの間、ＯＮとなり、各出力端子を多数のＯＥＬ素子を介してぞれぞれにリセットする。リセット電圧発生回路１４は、リセット期間ＲＴの間、定常動作の状態の電流値Ｎ×ｉが流れて動作し、表示期間Ｄの間、アイドリング状態の電流値ｉが流れ、アイドリング状態になる。
前記した動作電流切換回路１４２は、カレントミラー回路１４５とアナログスイッチ１４６で構成されている。カレントミラー回路１４５は、Ｎチャネルの入力側トランジスタＴN1と出力側トランジスタＴN2、ＴN3とからなり、ＯＰ１４１の動作電流源となっている。しかも、このカレントミラー回路１４５は、入力側トランジスタＴN1が定電流源１４４から定電流を受けることにより定電流回路になっている。カレントミラー回路１４５の各トランジスタのソースは接地され、トランジスタＴN1は、ダイオード接続されてそのドレインが定電流源１４４から電流値ｉの電流を受けて駆動される。
出力側トランジスタＴN2のドレインは、動作電流切換回路１４２の出力端子１４７に接続され、出力側トランジスタＴN3のドレインは、アナログスイッチ１４６を介して動作電流切換回路１４２のＯＰ１４１の動作電流の電流流出端子１４７に接続されている。電流流出端子１４７は、ＯＰ１４１の動作電流（グランド電流）をグランドへと吐き出す端子である。
【００１４】
アナログスイッチ１４６は、コントロール回路２０からプリチャージパルスＰＲを受けてこれが“Ｌ”から“Ｈ”になるとＯＮして、“Ｈ”の期間の間、ＯＮになり、プリチャージパルスＰＲが“Ｈ”から“Ｌ”（ロウレベル，ＬＯＷレベル）になるとＯＦＦする。したがって、リセット期間ＲＴのうちの書込期間と表示期間ＤにはＯＦＦしている。
入力側トランジスタＴN1と出力側トランジスタＴN2とは、チャネル幅比（ゲート幅比）が１：１であり、入力側トランジスタＴN1と出力側トランジスタＴN3とは、チャネル幅比（ゲート幅比）が１：Ｎである。ただし、Ｎは２以上の整数である。したがって、入力側トランジスタＴN1と出力側トランジスタＴN3との動作電流比（厳密には動作電流密度比）は１：Ｎになる。なお、この場合のＮは、セルトランジスタをＮ個パラレルに接続して実現されてもよい。
その結果、アナログスイッチ１４６がＯＦＦしている表示期間Ｄには、ＯＰ１４１の動作電流が電流値ｉとなり、ＯＰ１４１はアイドリング状態となる。そして、アナログスイッチ１４６がＯＮしているリセット期間ＲＴ（そのうち少なくともプリチャージ期間）には、ＯＰ１４１の動作電流が（Ｎ＋１）×ｉとなり、アイドリング電流ｉに対して、（Ｎ＋１）倍の電流がプリチャージパルスＰＲ“Ｈ”の期間の間、定常動作の状態の動作電流値（Ｎ＋１）×ｉとして流れる。
【００１５】
以上は、リセット電圧発生回路１４が定電流源１４４からアイドリング電流値ｉに相当する定電流ｉを受けて動作する例である。しかし、定電流源１４４の電流値は、定常動作の状態の動作電流値Ｎ×ｉとしてもよい。この場合には、入力側トランジスタＴN1と出力側トランジスタＴN3のチャネル幅比（ゲート幅比）を１：１とし、入力側トランジスタＴN1と出力側トランジスタＴN2のチャネル幅比（ゲート幅比）を１：１／Ｎとする。なお、この場合の定常動作の状態の電流値は、Ｎ×ｉ＋ｉ／Ｎとなる。
これにより表示期間Ｄの間は、ＯＰ１４１は、アイドリング電流だけの動作となるので、ＯＰ１４１の消費電力が低減され、リセット期間ＲＴになったときには即座に動作状態に入ることができる。
図１において、出力電圧ＶRSを出力端子６aに伝送するリセットスイッチ１３は、アナログスイッチ１４６と同期して、コントロール回路２０からプリチャージパルスＰＲを受けてこれが“Ｌ”から“Ｈ”になるとＯＮして、“Ｈ”の期間の間（リセットコントロールパルスＲＳを受けてリセット期間ＲＴの間でも可）、ＯＮになる。プリチャージパルスＰＲが“Ｈ”から“Ｌ”になるとＯＦＦし、表示期間ＤにはＯＦＦになっている。
このように、ＯＰ１４１がアイドリング状態でのロー側走査の水平１ライン分の走査（表示期間Ｄ）の終了時点において、アイドリング状態から定常動作の状態に移ってリセット期間ＲＴに入ることにより、高速な立上がり動作を行うことができる。表示期間ＤにはＯＰ１４１がアイドリング状態にあることにより、アイドリング電流ｉだけで済むので、その分、消費電力が低減される。
【００１６】
図２は、定電圧リセットのタイミングチャートである。
図２（ａ）は、コントロール回路２０から出力されるリセットコントロールパルスＲＳ（タイミングコントロール信号）であり、図２（ｂ）は、リセットコントロールパルスＲＳに応じて決定さるＯＥＬ素子４の発光期間を示す。そして、図２（ｃ）がコントロール回路２０から出力されるプリチャージパルスＰＲ、図２（ｄ）がプリチャージパルスＰＲによる定電圧リセットが終了した後にコントロール回路２０から書込制御回路５へ出力される書込み開始パルスＷＲである。そして、この書込み開始パルスＷＲに応じて書込制御回路５が走査線Ｙ1をＬＯＷレベル（以下“Ｌ”）にする（後述）。図２（ｅ）は、Ｄ／Ａ１１の駆動電流（シンク出力電流）である。
【００１７】
さて、図１のＤ／Ａ１１に戻り、各トランジスタセル回路ＴNa〜ＴNnの共通に接続されたゲート端子Ｇ1は、定電圧バイアス回路１５に接続されている。定電圧バイアス回路１５により設定されるゲート電圧ＶGでセル回路２の上流側のトランジスタが所定の抵抗値を以てＯＮ状態に設定される。これにより、各トランジスタセル回路ＴNa〜ＴNnのドレイン端子Ｄの電圧を実質的に等しい値に設定することができ、Ｄ／Ａ変換精度を向上させることができる。
その結果、有機ＥＬ駆動回路（カラムドライバ）１は、Ｄ／Ａの変換特性のばらつきが減少してカラムピン（あるいはデータ線端子）相互の出力電流のばらつきが低減される。それにより表示画面の輝度むら、輝度ばらつきが抑えられる。
ところで、各トランジスタセル回路に対応して示す、×１，×２，×４…の数字は、パラレルに接続されたトランジスタセル回路２の数を示している。×１の場合にパラレル接続はない。このセル回路数に応じて出力側トランジスタセル回路ＴNb〜ＴNnは、それぞれの出力に桁重みが付けられている。
【００１８】
３は、ピクセル回路（表示セル）であって、有機ＥＬパネルの表示画素対応に設けられていて、データ線Ｘ，接続端子３ａを介して出力端子６ａに接続され、出力端子６ａは、Ｄ／Ａ１１の出力端子１１ｂ，リセットスイッチ１３を介してリセット電圧発生回路１４の出力端子１４０にそれぞれ接続されている。ピクセル回路３は、Ｘ，Ｙのマトリックス配線（データ線Ｘ，走査線Ｙ1，Ｙ2…）の交点に対応して設けられている。このピクセル回路３内には各データ線Ｘと各走査線Ｙとの各交点にドレイン側とゲートが接続されたＰチャネルＭＯＳトランジスタＴP1，ＴP2が配置されている。ＯＥＬ素子４は、ピクセル回路３に設けられたＰチャネルＭＯＳの駆動トランジスタＴP3，ＴP4により駆動される。トランジスタＴP3のソース−ゲート間にはコンデンサＣが接続されている。
トランジスタＴP1のソースは、トランジスタＴP3のゲートに接続され、トランジスタＴP2のソースは、トランジスタＴP3のドレインに接続されている。書込み開始パルスＷＲに応じて、これらトランジスタＴP1，ＴP2がＯＮしたときにはトランジスタＴP3のゲートとドレインとがダイオード接続されて、Ｄ／Ａ１１から出力された駆動電流（シンク電流）がトランジスタＴP3に流されて駆動電流に対応した電圧値がコンデンサＣに高い精度で記憶される。
【００１９】
トランジスタＴP3のソースは、電源ライン＋Ｖccに接続され、そのドレイン側は、トランジスタＴP4のソース−ドレインを介してＯＥＬ素子４の陽極に接続されている。
ロー側走査対象となるＯＥＬ素子４の陰極は、リセット期間ＲＴに入ると、ロー側走査回路７のスイッチ回路７ａに接続され、このスイッチ回路７ａを介してグランドＧＮＤに接続されている。
トランジスタＴP1，ＴP2のゲートは、走査線Ｙ1（書込線）を介して書込制御回路５に接続され、図２（ｄ）の書込み開始パルスＷＲに応じて書込制御回路５によりそれが走査されて走査線Ｙ1が“Ｌ”になることでトランジスタＴP1，ＴP2がＯＮになる。これにより電源ライン＋ＶccからトランジスタＴP3、コンデンサＣ，トランジスタＴP1，ＴP2、データ線Ｘ，端子３ａ、出力端子６ａを経てＤ／Ａ１１がシンクする所定の駆動電流が流れ、コンデンサＣには駆動電流値に対応する電圧値が書き込まれ、記憶される。そして、走査線Ｙ1がＨＩＧＨレベル（以下“Ｈ”）になり、トランジスタＴP1，ＴP2がＯＦＦになる。
【００２０】
トランジスタＴP4のゲートは、走査線Ｙ2を介して書込制御回路５に接続され、書込制御回路５によりそれが走査されてこれら走査線Ｙ2（駆動線）が“Ｌ”になることでトランジスタＴ4がＯＮになる。書き込み開始パルスＷＲの立下がりに応じてトランジスタＴP3，ＴP4がＯＮ状態に維持されて、ＯＥＬ素子４の陽極に駆動電流が供給される。この走査線Ｙ2は、発光期間Ｄに対応して“Ｈ”になる図２（ｂ）に示すパルス信号に対応している。
なお、このときには、走査線Ｙ1は“Ｈ”になっていて、トランジスタＴP1，ＴP2はＯＦＦである。
トランジスタＴP3，ＴP4の駆動終了時点で、走査線Ｙ2が“Ｈ”になり、トランジスタＴP4がＯＦＦし、そのタイミングで走査線Ｙ1が“Ｌ”になり、これによりＯＮしたトランジスタＴP1，ＴP2と、プリチャージパルスＰＲによりＯＮしたリセットスイッチ１３によりリセット電圧発生回路１４の出力電圧ＶRSに出力端子１４０が設定され、出力端子６ａを介してトランジスタＴPaによりコンデンサＣの電圧が出力電圧ＶRSに定電圧リセットされる。
なお、このとき、プリチャージパルスＰＲによりＯＮするリセットスイッチ１３は、電流駆動回路２ａ，…，１ｉ，…，１ｎのそれぞれに対応して設けられ、それぞれが有機ＥＬパネル１０の端子ピンに対応している。これにより、リセットされるコンデンサＣは、水平１ライン分のコンデンサあるいは水平表示１ラインを複数のカラムドライバが受け持つときには、自己（各カラムドライバ）が受け持つ端子ピン数分のコンデンサになる。各カラムドライバが受け持つ端子ピン数は、Ｒ，Ｇ，Ｂのカラー表示の場合にはＲ，Ｇ，Ｂのそれぞれに対応させてリセット電圧発生回路１４を設けてもよい。このような場合にはリセットする端子数は３０ピン以上になる。
【００２１】
ところで、スイッチ回路７ａは、ロー側の１水平ラインの走査に対応して順次ＯＮ／ＯＦＦされるスイッチであるが、図では、その１つのみしか示していない。パッシブマトリックス型の有機ＥＬ駆動回路ではこのようなロー側走査回路７が必要とされるが、アクティブマトリックス型の有機ＥＬ駆動回路においては、図１のピクセル回路３の駆動トランジスタＴP4をスイッチ回路７ａに換え、スイッチ回路７ａを削除することができる。これは、ＯＥＬ素子４の上流（あるいは下流可）に直列に駆動トランジスタＴP4が設けられていて、さらにこのトランジスタＴP4が表示期間ＤにＯＮになり、リセット期間ＲＴにＯＦＦになって、スイッチ回路７ａと同様な動作をするからである。
また、図１には図示していないが、Ｄ／Ａ１１の入力側トランジスタセル回路ＴNaのセル１のスイッチ回路ＳＷは、コンデンサＣの電圧がリセットされるリセット期間にＯＦＦすることができる。これは、トランジスタセル回路ＴNaにおけるバイアスラインＶaの入力端子ＤinにリセットコントロールパルスＲＳの反転信号を加えて“Ｌ”にすることで可能である。スイッチ回路ＳＷがＯＦＦすると各トランジスタセル回路ＴNb〜ＴNnもＯＦＦする。これによりリセットコントロールパルスＲＳによりリセットスイッチ１３がＯＮしたときにはＤ／Ａ１１の各トランジスタセル回路ＴNa〜ＴNnに流れる電流を阻止して消費電流を低減することができる。
【産業上の利用可能性】
【００２２】
以上説明してきたが、実施例では、アイドリング状態から定常動作の状態への切換えをリセット期間ＲＴが開始するタイミングで行っているが、リセット電圧発生回路１４の立上がり動作を考慮して、リセット期間ＲＴが開始する少し手前のタイミングで行ってもよいことはもちろんである。このようにすれば、リセット期間ＲＴが開始した時点では、リセット電圧発生回路１４は、確実に定常動作の状態になっている。
実施例では、リセットコントロールパルスＲＳが“Ｈ”になったときにオペアンプがアイドリング状態からの定常動作の状態に移るが、リセットコントロールパルスＲＳが“Ｌ”のときにリセット期間ＲＴに入る場合には、“Ｌ”になったときにアイドリング状態からの定常動作の状態に移ることになる。リセットコントロールパルスＲＳの“Ｈ”、“Ｌ”は動作タイミングを示す論理信号であって、アイドリング状態からの定常動作の状態に移る切換わる条件ではない。リセット期間ＲＴに入る時点か、それより以前に切換が行われればよい。
【００２３】
実施例では、アクディブマトリックス型有機ＥＬ表示パネルにおけるピクセル回路のコンデンサをリセットする場合の例を挙げているが、この発明は、パッシブマトリックス型有機ＥＬ表示パネルのＯＥＬ素子の端子電圧を定電圧リセットする場合にも適用できる。この場合には、リセット電圧発生回路１４は、グランドＧＮＤから例えば、数Ｖ高い一定電圧を発生することになる。
さらに、実施例では、所定の増幅率のＯＰを用いて定電圧リセットのための電圧を発生しているが、ＯＰは、増幅器一般でよく、増幅率１のボルテージフォロア等のアンプが用いられてもよい。
また、実施例では、出力段電流源にＤ／Ａを用いているが、この発明は、カレントミラー回路等の電流源を出力段としてさらに設けてもよい。この場合には、Ｄ／Ａの出力電流でこの出力段電流源を電流駆動するようにすることができる。このような場合、出力段電流源からの吐き出し電流によりピクセル回路あるいはＯＥＬ素子が駆動されることになる。
さらに、実施例では、ＮチャネルＭＯＳトランジスタを主体とした回路を示しているが、この発明は、ＰチャネルＭＯＳトランジスタあるいはこれとＮチャネルＭＯＳトランジスタとを組み合わせた回路であってもよいことはもちろんである。
実施例では、ＭＯＳトランジスタを用いているが、この発明は、ＭＯＳトランジスタに換えてバイポーラトランジスタを用いてもよいことはもちろんである。
【図面の簡単な説明】
【００２４】
【図１】図１は、この発明の有機ＥＬ駆動回路を適用した一実施例のアクディブマトリックス型有機ＥＬパネルにおける有機ＥＬ駆動回路のブロック図である。
【図２】図２は、定電圧リセットのタイミングチャートである。
【符号の説明】
【００２５】
１…トランジスタセル回路、
２…有機ＥＬ駆動回路、３…ピクセル回路（表示セル）、
４…有機ＥＬ素子（ＯＥＬ素子）、５…書込制御回路、
６，１１ｂ…出力端子、７…ロー側走査回路、
７ａ…スイッチ回路、８…表示データレジスタ、
９…電圧データレジスタ、
１０…アクディブマトリックス型有機ＥＬパネル、
１１，１４３…Ｄ／Ａ変換回路（Ｄ／Ａ）、
１１ａ…入力端子、１２，１４４…定電流源、
１３…リセットスイッチ、１４…リセット電圧発生回路、
１５…定電圧バイアス回路、２０…コントロール回路、
２１…ＭＰＵ、１４１…ＯＰ、
１４２…動作電流切換回路、
Ｑ1〜Ｑ3…ＭＯＳトランジスタ、
Ｔr1〜Ｔr7…ＭＯＳトランジスタ、
ＴNa〜TNn-1…ＭＯＳトランジスタ。
【図１】
2006011402.tif 000003
【図２】
2006011402.tif 000004