(57)【要約】【課題】表示品位の低下を抑制しつつ画素回路と接続する配線構造の数を低減した表示装置を実現する。【解決手段】画素回路１ａは、有機ＥＬ素子３ａと、有機ＥＬ素子３ａに流れる電流を規定する薄膜トランジスタ４ａと、コンデンサ５ａと、薄膜トランジスタ４ａの駆動状態を制御する第１スイッチング素子６ａと、電荷蓄積工程および閾値電圧検出工程の際に機能する第２スイッチング素子７ａ、第３スイッチング素子８ａとを備える。有機ＥＬ素子３ａの陰極側と接続する陰極電位線１７ａは前段の画素回路１ｂと共用する一方、第２スイッチング素子７ａ、第３スイッチング素子８ａの駆動状態を制御する第１制御線１８ａおよび第２制御線１９ａは後段の画素回路１ｃと共用する構成を有する。【選択図】        図１
2006003744.tif 000002
【特許請求の範囲】
【請求項１】
行列状に複数配置され、それぞれが注入電流に応じた輝度で発光する発光素子と、該発光素子に流れる電流値を制御するトランジスタ素子とを備え、前記発光素子の発光に先立って、所定の静電容量に対して電荷を蓄積することによって前記トランジスタ素子のゲート・ソース間電圧の値を駆動閾値電圧よりも高い値に変化させる電荷蓄積動作と、ゲート・ソース間電圧を調整することによって前記トランジスタ素子のゲート・ソース間に駆動閾値電圧に対応した電圧の検出・供給動作とを行うよう形成された画素回路と、少なくとも該画素回路における電荷蓄積および駆動閾値電圧に対応した電圧の検出・供給のタイミングを制御するドライバ回路とを備えた表示装置であって、
前記ドライバ回路は、前記行列の第１行に対して一方の列方向に隣接した第２行に配置された画素回路に対して、前記電荷蓄積および前記電圧の検出・供給を前記第１行に配置された画素回路と同時に開始するよう制御し、前記第１行に対して他方の列方向に隣接した第３行に配置された画素回路に対して、前記電荷蓄積および前記電圧の検出・供給を前記第１行に配置された画素回路と同時に終了するよう制御することを特徴とする表示装置。
【請求項２】
前記ドライバ回路は、前記第１行に配置された画素回路と前記第２行に配置された画素回路との間における前記電荷蓄積および前記電圧の検出・供給の終了タイミングの時間差と、前記第１行に配置された画素回路と前記第３行に配置された画素回路との間における前記電荷蓄積及び前記電圧の検出・供給の開始タイミングの時間差とが同一の値となるよう制御を行うことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記発光素子は、順方向に電圧を供給することによって電流が流れて発光し、逆方向に電圧を供給することによって供給電圧に応じた電荷を蓄積される特性を有し、前記電荷蓄積および前記電圧の検出・供給時に前記静電容量として機能することを特徴とする請求項１または２に記載の表示装置。
【請求項４】
注入電流に応じた輝度で発光する発光素子と、該発光素子に流れる電流値を制御するトランジスタ素子とを備え、前記発光素子の発光に先立って、所定の静電容量に対して電荷を蓄積し、蓄積された電荷を用いて前記トランジスタ素子のゲート・ソース間に駆動閾値電圧に対応した電圧の検出・供給を行うよう形成され、行列状に配置された複数の画素回路を備えた表示装置の駆動方法であって、
前記行列の第１行に対して一方の列方向に隣接した第２行に配置された画素回路に対して、前記電荷蓄積および前記電圧の検出・供給を前記第１行に配置された画素回路と同時に開始し、
前記第１行に対して他方の列方向に隣接した第３行に配置された画素回路に対して、前記電荷蓄積および前記電圧の検出・供給を前記第１行に配置された画素回路と同時に終了することを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、注入電流に応じた輝度で発光する発光素子と、該発光素子に流れる電流値を制御するトランジスタ素子とを備え、前記発光素子の発光に先立って、所定の静電容量に対して電荷を蓄積し、蓄積された電荷を用いて前記トランジスタ素子のゲート・ソース間に駆動閾値電圧に対応した電圧の検出および供給を行うよう形成され、行列状に配置された複数の画素回路を備えた表示装置および表示装置の駆動方法に関するものである。
【背景技術】
【０００２】
自ら発光する有機エレクトロルミネッセンス（ＥＬ）素子を用いた有機ＥＬ表示装置は、液晶表示装置で必要なバックライトが不要で装置の薄型化に最適であるとともに、視野角にも制限がない。このため、液晶表示装置に替わる次世代の表示装置として実用化が期待されている。
【０００３】
有機ＥＬ素子を用いた画像表示装置として、単純（パッシブ）マトリックス型とアクティブマトリックス型とが知られている。前者は構造が単純であるものの大型かつ高精細のディスプレイの実現が困難であるとの問題がある。このため、近年、画素内部の発光素子に流れる電流を、同時に画素内に設けた能動素子、たとえば、薄膜トランジスタ（Thin Film Transistor）からなるドライバ素子によって制御する、アクティブマトリックス型の表示装置の開発が盛んに行われている（例えば、特許文献１参照。）。
【０００４】
図７は、従来の画像表示装置における単一画素（カラー表示の場合には１画素中のＲ、Ｇ、Ｂのいずれかに対応した副画素、以下同様とする。）に対応した画素回路の構成を示す回路図である。図７に示すように、画素回路１００は、発光素子として機能する有機ＥＬ素子１０１と、有機ＥＬ素子１０１に流れる電流値を規定するためのドライバ素子１０２と、ドライバ素子１０２の駆動状態を制御するための第１スイッチング素子１０３と、後述する閾値電圧検出の際に機能する第２スイッチング素子１０４および第３スイッチング素子１０５と、ドライバ素子１０２のゲート電極とソース電極との間に配置されたコンデンサ１０６とを備える。また、従来の表示装置は、これらの回路素子に対して、図７にも示すように低電位供給線１０７、高電位供給線１０８、走査線１０９および第１制御線１１０第２制御線１１１および信号線１１３を介してドライバ回路１１２から駆動制御用の電気信号が供給される構成を有する。
【０００５】
ドライバ回路１１２は、画素回路１００に備わる回路素子の駆動状態を制御する電気信号を供給するためのものである。具体的には、画素回路１００に備わる各回路素子は、ドライバ素子１０２の駆動閾値電圧をあらかじめ供給する機能と、駆動閾値電圧の供給に先立ち有機ＥＬ素子１０１に対して所定の電荷を蓄積する機能と、ドライバ素子１０２に対して、有機ＥＬ素子１０１の表示階調に応じた電位を供給する機能と、有機ＥＬ素子１０１の陽極・陰極間に電圧を供給して有機ＥＬ素子１０１を表示階調に応じた輝度で発光させる機能とを有する。これらの機能を実現するにあたって、ドライバ回路１１２は、低電位供給線１０７等を介して所定の電気信号を供給している。
【０００６】
【特許文献１】特開２００２−１９６３５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の有機ＥＬ素子を用いた表示装置は、ドライバ回路１１２から延伸する配線構造の本数が多いために、各画素の開口率を向上させることが困難であるという問題を有する。以下、かかる問題点について詳細に説明する。
【０００８】
従来の表示装置は、行列状に複数の画素回路１００が配列された構成を有し、かかる複数の画素回路１００のそれぞれにおいて、ドライバ素子１０２の駆動閾値電圧の供給等が行われることとなる。ここで、従来の表示装置は、同一列に配置された画素回路に対して同一の信号線１１３を介して順次データ電圧の供給を行う構成を有する関係上、同一行に配置された画素回路１００に対しては同時に駆動閾値電圧の供給等を行う一方で、異なる行に配置された画素回路１００に対しては、データ電圧の供給に対応して互いに異なるタイミングで駆動閾値電圧の供給等を行う構成を有する。
【０００９】
従って、従来の表示装置では、異なる行に配置された画素回路１００に対してそれぞれ別個独立に電気信号を供給する構造を採用する必要があり、具体的には、複数の画素回路１００によって構成される行列の行数に応じた本数の低電位供給線１０７〜第２制御線１１１が必要となる。そして、低電位供給線１０７〜第２制御線１１１のそれぞれは、同一列に配置されたすべての画素回路１００に対して電気信号を供給するために、画素回路１００が行列状に配置されるアレイ基板の一方の端部から他方の端部まで列方向に延伸した構成を有する。
【００１０】
このため、アレイ基板上におけるこれらの配線構造の占有面積は非常に大きなものとなり、配線構造の占有面積が増加するにつれて、各画素回路１００が備える有機ＥＬ素子１０１の発光面の占有面積が相対的に減少することから、開口率を増加させることが困難となる。一方で、異なる列に配置された画素回路１００に対して電気信号を供給する低電位供給線１０７等を単純に共通化した場合には開口率の向上が可能であるが、ドライバ素子１０２に供給される駆動閾値電圧の値がばらつく等により表示画像の画質が低下するという問題が新たに生じることとなる。
【００１１】
本発明は、上記に鑑みてなされたものであって、表示品位の低下を抑制しつつ画素回路と接続する配線構造の数を低減した表示装置を実現することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するために、請求項１にかかる表示装置は、行列状に複数配置され、それぞれが注入電流に応じた輝度で発光する発光素子と、該発光素子に流れる電流値を制御するトランジスタ素子とを備え、前記発光素子の発光に先立って、所定の静電容量に対して電荷を蓄積することによって前記トランジスタ素子のゲート・ソース間電圧の値を駆動閾値電圧よりも高い値に変化させる電荷蓄積動作と、蓄積された前記電荷の量を調整することによって前記トランジスタ素子のゲート・ソース間に駆動閾値電圧に対応した電圧の検出・供給動作を行うよう形成された画素回路と、少なくとも該画素回路における電荷蓄積および駆動閾値電圧に対応した電圧の検出・供給のタイミングを制御するドライバ回路とを備えた表示装置であって、前記ドライバ回路は、前記行列の第１行に対して一方の列方向に隣接した第２行に配置された画素回路に対して、前記電荷蓄積および前記電圧の検出・供給を前記第１行に配置された画素回路と同時に開始するよう制御し、前記第１行に対して他方の列方向に隣接した第３行に配置された画素回路に対して、前記電荷蓄積および前記電圧の検出・供給を前記第１行に配置された画素回路と同時に終了するよう制御することを特徴とする。
【００１３】
この請求項１の発明によれば、第１行に配置された画素回路と第２行に配置された画素回路との間で電荷蓄積の開始タイミングおよび閾値電圧に対応した電圧の検出・供給の開始タイミングを同時にし、第１行に配置された画素回路と第３行に配置された画素回路との間で電荷蓄積の終了タイミングおよび閾値電圧に対応した電圧の検出・供給の終了タイミングを同時にすることで、画素回路に対して各工程の開始、終了タイミングを規定する電気信号を伝送する配線構造を低減することが可能である。また、かかる態様でタイミングを規定することによって、隣接画素回路間で、一方の画素回路における電荷蓄積に要する時間長の増減と、電圧の検出・供給に要する時間長の増減が等しくなる。従って、例えば電荷蓄積に要する時間長の増加または減少に起因したトランジスタ素子のソース電位の変化量と、電圧の検出・供給に要する時間長の増加または減少に起因したトランジスタ素子のソース電位の変化量とが相殺されることとなり、全体としてゲート・ソース間電圧の変動幅を抑制することが可能である。
【００１４】
また、請求項２にかかる表示装置は、上記の発明において、前記ドライバ回路は、前記第１行に配置された画素回路と前記第２行に配置された画素回路との間における前記電荷蓄積および前記電圧の検出・供給の終了タイミングの時間差と、前記第１行に配置された画素回路と前記第３行に配置された画素回路との間における前記電荷蓄積及び前記電圧の検出・供給の開始タイミングの時間差とが同一の値となるよう制御を行うことを特徴とする。
【００１５】
また、請求項３にかかる表示装置は、上記の発明において、前記発光素子は、順方向に電圧を供給することによって電流が流れて発光し、逆方向に電圧を供給することによって供給電圧に応じた電荷を蓄積される特性を有し、前記電荷蓄積および前記電圧の検出・供給時に前記静電容量として機能することを特徴とする。
【００１６】
また、請求項４にかかる表示装置の駆動方法は、注入電流に応じた輝度で発光する発光素子と、該発光素子に流れる電流値を制御するトランジスタ素子とを備え、前記発光素子の発光に先立って、所定の静電容量に対して電荷を蓄積し、蓄積された電荷を用いて前記トランジスタ素子のゲート・ソース間に駆動閾値電圧に対応した電圧の検出・供給を行うよう形成され、行列状に配置された複数の画素回路を備えた表示装置の駆動方法であって、前記行列の第１行に対して一方の列方向に隣接した第２行に配置された画素回路に対して、前記電荷蓄積および前記電圧の検出・供給を前記第１行に配置された画素回路と同時に開始し、前記第１行に対して他方の列方向に隣接した第３行に配置された画素回路に対して、前記電荷蓄積および前記電圧の検出・供給を前記第１行に配置された画素回路と同時に終了することを特徴とする。
【発明の効果】
【００１７】
本発明にかかる表示装置および表示装置の駆動方法は、第１行に配置された画素回路と第２行に配置された画素回路との間で電荷蓄積の開始タイミングおよび閾値電圧に対応した電圧の検出・供給の開始タイミングを同時にし、第１行に配置された画素回路と第３行に配置された画素回路との間で電荷蓄積の終了タイミングおよび閾値電圧に対応した電圧の検出・供給の終了タイミングを同時にすることで、画素回路に対して各工程の開始、終了タイミングを規定する電気信号を伝送する配線構造を低減することが可能である。また、かかる態様でタイミングを規定することによって、隣接画素回路間で、一方の画素回路における電荷蓄積に要する時間長の増減と、電圧の検出・供給に要する時間長の増減が等しくなる。従って、例えば電荷蓄積に要する時間長の増加または減少に起因したトランジスタ素子のソース電位の変化量と、電圧の検出・供給に要する時間長の増加または減少に起因したトランジスタ素子のソース電位の変化量とが相殺されることとなり、全体としてゲート・ソース間電圧の変動幅を抑制することが可能である。従って、請求項１の発明によれば、画素回路に対して電気信号を供給する配線構造の本数を低減したにもかかわらず、異なる行に配置された画素回路間におけるゲート・ソース間電圧の変動幅を抑制し、表示品位の低下を抑制できるという効果を奏する。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明にかかる表示装置を実施するための最良の形態（以下、単に「実施の形態」と称する）について図面を参照しつつ説明を行う。なお、図面は模式的なものであって現実のものとは異なることに留意すべきであり、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。また、以下で言及する薄膜トランジスタは、ｎチャンネルのものとして説明するが、ｐチャンネルのものに本発明を適用可能なことは言うまでもない。さらに、以下の説明においては、薄膜トランジスタについて、ゲート電極以外の電極構造は、ソース電極およびドレイン電極のいずれとしても機能させることが可能である場合には、ソース／ドレイン電極と称することとする。
【００１９】
本実施の形態にかかる表示装置は、画素回路が行列状に配置された表示装置であって、異なる行に配置された画素回路に供給される電気信号を供給する配線構造のいくつかを共用した構成を有し、配線構造の共用態様等を工夫することによって、表示画像の品位の低下を視認不可能な程度に抑制しつつ、開口率を向上させた表示装置である。図１は、本実施の形態にかかる表示装置の構成を示す模式図である。なお、図１に示した画素回路は、表示画像の画素数に対応して行列状に多数配置されるものであって、画素回路の個数等について、図１に示すものに限定して解釈する必要はない。
【００２０】
本実施の形態にかかる表示装置は、図１に示すように、行列状に複数配置された画素回路１と、画素回路１に対して所定の電気信号を供給するドライバ回路２とを備える。なお、図１においては、Ｍ行Ｎ列（Ｍ，Ｎ：整数）の行列状に配置された多数の画素回路１のうち、ｍ行ｎ列（ｍ：１＜ｎ≦Ｍを満たす整数、ｎ：Ｎ以下の整数）に位置する画素回路１ａと、（ｍ−１）行ｎ列に位置する画素回路１ｂと、（ｍ＋１）行ｎ列に位置する画素回路１ｃとについて示している。
【００２１】
次に、画素回路１の構造について説明する。本実施の形態において、画素回路１ａ〜画素回路１ｃはそれぞれ同一の構造を有することから、以下では画素回路１ａを例に説明する。画素回路１ａは、注入電流に応じて発光する有機ＥＬ素子３ａと、ソース電極が有機ＥＬ素子３ａの陽極と接続され、有機ＥＬ素子３ａに流れる電流量を制御するドライバ素子として機能する薄膜トランジスタ４ａと、薄膜トランジスタ４ａのゲート電極およびソース電極と接続されたコンデンサ５ａとを備える。また、画素回路１ａは、薄膜トランジスタ４ａの駆動状態を制御する第１スイッチング素子６ａと、後述する電荷蓄積工程および閾値電圧検出工程の際に機能する第２スイッチング素子７ａおよび第２スイッチング素子８ａとを備える。
【００２２】
有機ＥＬ素子３ａは、特許請求の範囲における発光素子および静電容量として機能するものであり、順方向に電圧が印加されることによって電流が流れて発光するとともに、逆方向に電圧が印加された際にコンデンサとして機能するものである。有機ＥＬ素子３ａは、具体的にはアノード層、発光層およびカソード層が順次積層された構造を有する。発光層は、カソード層側から注入された電子と、アノード層側から注入された正孔とが発光再結合するためのものであり、具体的にはフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成され、必要に応じて所定の不純物が添加された構造を有する。なお、発光層に対してアノード側に正孔輸送層を設け、発光層に対してカソード側に電子輸送層を設けた構造としても良い。
【００２３】
薄膜トランジスタ４ａは、ドライバ素子として機能するものであり、特許請求の範囲におけるトランジスタ素子として機能するものである。薄膜トランジスタ４ａは、図１に示すようにソース電極が有機ＥＬ素子３ａの陽極と接続されており、ゲート電極に印加される電圧に応じて有機ＥＬ素子３ａに流れる電流値を制御することによって、有機ＥＬ素子３ａの発光輝度を制御している。
【００２４】
第１スイッチング素子６ａは、薄膜トランジスタ４ａのゲート電極とデータ電圧供給回路１５（後述）との間の電気的接続状態を制御するためのものである。具体的には、第１スイッチング素子６ａは、後述するデータ電圧書込工程の際にデータ電圧供給回路１５と薄膜トランジスタ４ａのゲート電極とを電気的に接続し、データ電圧供給回路１５から出力されるデータ電圧が薄膜トランジスタ４ａのゲート電極に供給されるよう制御する。なお、第１スイッチング素子６ａは、具体的には例えば薄膜トランジスタによって形成され、ゲート電極は、後述する走査線駆動回路１２と電気的に接続されている。かかる構成を有することによって、第１スイッチング素子６ａは、走査線駆動回路１２から供給される電気信号によって導通状態を制御する構成を備えている。
【００２５】
第２スイッチング素子７ａは、薄膜トランジスタ４ａのゲート電極と陽極電位供給回路１１（後述）との間の電気的接続状態を制御するためのものであり、第３スイッチング素子８ａは、薄膜トランジスタ４ａのドレイン電極と陽極電位供給回路１１との間の電気的接続状態を制御するためのものである。第２スイッチング素子７ａおよび第２スイッチング素子８ａは、具体的には、後述する電荷蓄積工程および閾値電圧工程において機能するものであり、それぞれ後述する第１制御回路１３および第２制御回路１４の制御によって動作する。なお、第２スイッチング素子７ａおよび第３スイッチング素子８ａは、第１スイッチング素子６ａと同様に例えば薄膜トランジスタによって形成され、ゲート電極に対して第１制御回路１３等からの電気信号を供給されることによって動作する構成を有する。
【００２６】
次に、ドライバ回路２について説明する。ドライバ回路２は、画素回路１に対して所定の電気信号を供給することによって、画素回路１に備わる有機ＥＬ素子３の発光状態等を制御するためのものである。ドライバ回路２は、複数の回路によって構成されており、具体的には、有機ＥＬ素子３の陰極側の電位を供給する陰極電位供給回路１０と、有機ＥＬ素子３の陽極側の電位を供給する陽極電位供給回路１１と、画素回路１に備わる第１スイッチング素子６の駆動状態を制御する走査線駆動回路１２と、第２スイッチング素子７の駆動状態を制御する第１制御回路１３と、第３スイッチング素子８の駆動状態を制御する第２制御回路１４と、表示階調に応じたデータ電圧を供給するデータ電圧供給回路１５とを備える。
【００２７】
陰極電位供給回路１０は、有機ＥＬ素子３の陰極側の電位を制御するためのものである。陰極電位供給回路１０は、陽極電位供給回路１１から供給される電位よりも低い電位を有機ＥＬ素子３の陰極に供給することによって有機ＥＬ素子３に対して順方向の電圧を供給して発光させる機能を有する他に、後述する電荷蓄積工程および閾値電圧検出工程において供給電位を変化させることによって所定の役割を果たしている。電荷蓄積工程等の際における機能については後に説明する。
【００２８】
陽極電位供給回路１１は、有機ＥＬ素子３の陽極側の電位を制御するためのものである。具体的には、陽極電位供給回路１１は、薄膜トランジスタ４および第３スイッチング素子８を介して有機ＥＬ素子３の陽極と電気的に接続され、薄膜トランジスタ４および第３スイッチング素子８がオン状態の際に有機ＥＬ素子３の陽極に対して電位を供給している。なお、本実施の形態においては、陽極電位供給回路１１は、ドライバ回路２に備わる他の回路と異なり、常に一定電位を供給するよう構成されている。
【００２９】
走査線駆動回路１２は、画素回路１に備わる第１スイッチング素子６の駆動を制御するためのものである。具体的には、走査線駆動回路１２は、画素回路１に備わる第１スイッチング素子６に対して、所定の走査用の電気信号を出力することによって、第１スイッチング素子６のオン・オフを制御している。
【００３０】
第１制御回路１３は、画素回路１に備わる第２スイッチング素子７の駆動を制御するためのものであり、第２制御回路１４は、第３スイッチング素子８の駆動を制御するためのものである。後述するように、第２スイッチング素子７および第３スイッチング素子８は、電荷蓄積工程および閾値電圧検出工程において所定の機能を果たすべく動作するものであり、第１制御回路１３および第２制御回路１４は、所定の電気信号を出力することによって、第２スイッチング素子７および第３スイッチング素子８のオン・オフのタイミングを制御する機能を有する。
【００３１】
データ電圧供給回路１５は、画素回路１に備わる有機ＥＬ素子３の発光輝度に対応したデータ電圧を出力するためのものである。すなわち、有機ＥＬ素子３は、ドライバ素子として機能する薄膜トランジスタ４によって注入電流値が制御されるのであるが、薄膜トランジスタ４は、ゲート・ソース間電圧の値に応じてドレイン・ソース間に流れる電流値が決定される特性を有する。有機ＥＬ素子３には薄膜トランジスタ４のドレイン・ソース間を通過した電流が供給されることから、薄膜トランジスタ４のゲート・ソース間電圧を制御することによって、有機ＥＬ素子３に流れる電流値を制御することが可能であり、電流値を制御することによって有機ＥＬ素子３の発光輝度を制御することが可能である。データ電圧供給回路１５は、かかる薄膜トランジスタ４のゲート・ソース間電圧を規定するデータ電圧を出力する機能を有する。
【００３２】
次に、画素回路１に備わる構成要素と、ドライバ回路２との電気的な接続態様について説明する。すなわち、ドライバ回路２に備わる各回路と、画素回路１に備わる各構成要素との関係は上述したとおりであって、例えば第１スイッチング素子６に関しては、画素回路１ａ〜画素回路１ｃのそれぞれに備わる第２スイッチング素子７ａ〜第２スイッチング素子７ｃのいずれに関しても、第１制御回路１３から供給される電気信号によって駆動状態が制御され、画素回路１ａ〜画素回路１ｃにおいてそれぞれ同様の機能を果たすべく動作するものである。
【００３３】
しかしながら、画素回路１に備わる各構成要素は、機能は同一であっても動作タイミングに関しては同一となるとは限らず、異なる画素回路１において同一の電気信号が供給される場合もあれば、異なる電気信号が供給される場合もある。具体的には、図１に示す態様によって画素回路１ａ〜画素回路１ｃとドライバ回路２とを電気的に接続する構成とすることで、後述するように表示画像の品位の低下を視認不可能な程度に抑制しつつ、画素回路１と接続する配線構造の本数を低減することとしている。以下、ドライバ回路２に備わる各回路に関して、画素回路１ａ〜画素回路１ｃとの接続態様を具体的に説明する。
【００３４】
陰極電位供給回路１０は、画素回路１ａ、画素回路１ｂとは同一の配線構造を介して接続する一方で、画素回路１ｃに対しては異なる配線構造を介して電気的に接続している。すなわち、図１にも示すように、陰極電位供給回路１０からは互いに異なる電気信号を伝送する陰極電位線１７ａおよび陰極電位線１７ｂが延伸しており、陰極電位線１７ａは、画素回路１ａに備わる有機ＥＬ素子３ａの陰極と、画素回路１ｂに備わる有機ＥＬ素子３ｂの陰極と接続されている。これに対して、陰極電位線１７ｂは、画素回路１ｃに備わる有機ＥＬ素子３ｃの陰極と接続されており、画素回路１ａ、画素回路１ｂに備わる有機ＥＬ素子３ａ、有機ＥＬ素子３ｂの陰極に供給される電気信号と、画素回路１ｃに備わる有機ＥＬ素子３ｃの陰極に供給される電気信号とは異なるものとなる。
【００３５】
一方で、第１制御回路１３は、陰極電位供給回路１０とは異なる接続態様を有する。具体的には、第１制御回路１３は、画素回路１ａ、画素回路１ｃとは同一の配線構造を介して接続する一方で、画素回路１ｂに対しては異なる配線構造を介して電気的に接続している。すなわち、第１制御回路１３からは、互いに異なる電気信号を伝送する第１制御線１８ａと第１制御線１８ｂとが延伸しており、第１制御線１８ａは、画素回路１ａに備わる第２スイッチング素子７ａのゲート電極および画素回路１ｃに備わる第２スイッチング素子７ｃのゲート電極に接続されている。これに対して、第１制御線１８ｂは、画素回路１ｂに備わる第２スイッチング素子７ｂのゲート電極に接続されており、画素回路１ａおよび画素回路１ｃに備わる第２スイッチング素子７ａおよび第２スイッチング素子７ｃのゲート電極に供給される電気信号と、画素回路１ｂに備わる第２スイッチング素子７ｂのゲート電極に供給される電気信号とは異なるものとなる。
【００３６】
第２制御回路１４は、第１制御回路１３と同様の接続態様を有し、陰極電位供給回路１０と異なる接続態様を有する。すなわち、第２制御回路１４からは第２制御線１９ａおよび第２制御線１９ｂが延伸し、第２制御線１９ａは、画素回路１ａに備わる第３スイッチング素子８ａのゲート電極および画素回路１ｃに備わる第３スイッチング素子８ｃのゲート電極と接続し、第２制御線１９ｂは、画素回路１ｂに備わる第３スイッチング素子８ｂのゲート電極と接続する。
【００３７】
陽極電位供給回路１１および走査線駆動回路１２は、上記の回路と異なる接続態様を有する。すなわち、陽極電位供給回路１１は、単一の陽極電位線２０を介して画素回路１ａ〜画素回路１ｃにそれぞれ備わる第３スイッチング素子８ａ〜第３スイッチング素子８ｃのドレイン電極と接続する。かかる接続態様としたのは、陽極電位供給回路１１が本実施の形態において電位変化のない一定電位を供給する構成を有するためである。また、走査線駆動回路１２に関しては、画素回路１ａ〜１ｃに対するデータ電圧の供給は、同一の信号線２２を介して行う構成を有するため、画素回路１ａ〜１ｃのそれぞれに対して異なるデータ電圧を供給するためには第１スイッチング素子６ａ〜６ｃをそれぞれ異なるタイミングでオン状態にする必要があるためである。
【００３８】
次に、本実施の形態にかかる表示装置の動作について説明する。以下では、まず画素回路１ａを例にして、個々の画素回路１とドライバ回路２に備わる各回路との関係に注目した単一画素回路の動作について説明した後、ドライバ回路２との接続態様の相違に基づく画素回路１ａ〜画素回路１ｃの動作の相互の関係について説明する。
【００３９】
まず、画素回路１の動作について、画素回路１ａを例に説明する。図２は、画素回路１ａに対してドライバ回路２に備わるから供給される電気信号の時間変化と、かかる電気信号の供給に基づく薄膜トランジスタ４ａのソース電極（有機ＥＬ素子３ａの陽極と接続する電極）の電位の時間変化を示すタイミングチャートである。以下、図２を参照しつつ画素回路１ａの動作を説明する。
【００４０】
画素回路１の動作は、具体的には有機ＥＬ素子３ａに対して逆電圧を供給して電荷を蓄積させる電荷蓄積工程と、蓄積された電荷を用いて、薄膜トランジスタ４ａのゲート・ソース間の駆動閾値電圧の検出・書込を行う閾値電圧検出工程と、薄膜トランジスタ４ａのゲート・ソース間に表示輝度に対応したデータ電圧の書込を行うデータ電圧書込工程と、書き込まれたデータ電圧に応じた電流を有機ＥＬ素子３ａに供給し、所定の輝度で発光させる発光工程とによって構成される。具体的は、図２に示すように、時間長ｔ1に渡って電荷蓄積工程が行われ、時間長ｔ2に渡って閾値電圧検出工程が行われ、時間長ｔ3に渡ってデータ電圧書込工程が行われ、時間長ｔ4に渡って発光工程が行われる。以下、各工程について簡単に説明する。
【００４１】
電荷蓄積工程は、有機ＥＬ素子３ａに対して逆電圧を供給することによって、有機ＥＬ素子３ａをコンデンサとして機能させ、所定量の電荷を蓄積する工程である。具体的には、陰極電位線１７ａの電位が陽極電位線２０の電位よりも高い値に変化することによって有機ＥＬ素子３ａに対して逆電圧が供給され、電荷蓄積工程が開始される。また、本工程では第２制御線１９ａの電位がＨｉｇｈに変化することによって第３スイッチング素子８ａがオン状態に変化し、第１制御線１８ａの電位がＬｏｗを維持することによって第２スイッチング素子７ａがオフ状態を維持する。また、走査線２１ａの電位はＬｏｗを維持するため、第１スイッチング素子６ａもオフ状態を維持する。
【００４２】
かかる状態を維持することによって、有機ＥＬ素子３ａの陰極側には正電荷が蓄積される一方、陽極側には負電荷が蓄積され、薄膜トランジスタ４ａのソース電位は図２に示す通り徐々に低下する。
【００４３】
電荷蓄積工程完了時においては、薄膜トランジスタ４ａのゲート・ソース間電圧は、駆動閾値電圧よりも高い値となっており、薄膜トランジスタ４ａはオン状態となっている。そして、第１制御線１８ａの電位がＨｉｇｈに変化することによって、電荷蓄積工程は完了することとなり、時間長ｔ1に渡って行われた電荷の蓄積が終了する。
【００４４】
そして、閾値電圧検出工程が行われる。閾値電圧検出工程は、薄膜トランジスタ４ａのゲート・ソース間における駆動閾値電圧の検出・供給を行う工程である。具体的には、図２に示すように、陰極電位線１７ａの電位が０電位に低下することによって、閾値電圧検出工程が開始される。また、本工程では、第１制御線１８ａおよび第２制御線１９ａの電位はＨｉｇｈに維持され、第２スイッチング素子７ａおよび第３スイッチング素子８ａはオン状態に維持されている。また、走査線２１ａの電位はＬｏｗに維持されていることから、第１スイッチング素子６ａはオフ状態に維持されている。
【００４５】
従って、薄膜トランジスタ４ａのゲート電極は、信号線２２と電気的に絶縁される一方で、第２スイッチング素子７ａ、第３スイッチング素子８ａを介して薄膜トランジスタ４ａのドレイン電極と接続される。そして、薄膜トランジスタ４ａはオン状態となっていることから、薄膜トランジスタ４ａのドレイン・ソース間は形成されるチャンネルによって導通している。結果として、薄膜トランジスタ４ａのゲート電極とソース電極との間が導通し、ゲート電極に蓄積された正電荷がソース電極（＝有機ＥＬ素子３ａの陽極）に対して徐々に供給され、電荷蓄積工程において蓄積された負電荷が相殺されることによって、ソース電極の電位が徐々に上昇する。従って、薄膜トランジスタ４ａのゲート・ソース間電圧は徐々に低下し、駆動閾値電圧に徐々に近づくこととなり、具体的にはゲート・ソース間電圧は、Ｖ2（＜０）だけ変化する。
【００４６】
かかる閾値電圧検出工程は、第１制御線１８ａおよび第２制御線１９ａの電位がＬｏｗに変化することによって終了する。すなわち、第１制御線１８ａおよび第２制御線１９ａの電位がＬｏｗに変化することによって、第２スイッチング素子７ａおよび第３スイッチング素子８ａがオフ状態に変化し、薄膜トランジスタ４ａのゲート電極と陽極電位線２０との間が電気的に絶縁され、正電荷の供給が停止する。従って、ゲート・ソース間電圧の変化が停止され、かかる時点におけるゲート・ソース間電圧が駆動閾値電圧として薄膜トランジスタ４ａのゲート・ソース間に保持される。
【００４７】
その後、データ電圧書込工程および発光工程が行われる。すなわち、第１制御線１８ａおよび第２制御線１９ａの電位がＬｏｗに維持された状態で、走査線２１ａの電位がＨｉｇｈに変化する。従って、薄膜トランジスタ４ａのゲート電極は、第１スイッチング素子６ａを介して信号線２２と接続される一方、第２スイッチング素子７ａ等がオフ状態であることによって、信号線２２以外とは絶縁された状態となる。このため、薄膜トランジスタ４ａのゲート電極には、新たにデータ電圧供給回路１５から出力されたデータ電圧が供給されることとなる。従って、薄膜トランジスタ４ａのゲート・ソース間には、閾値電圧検出工程で供給された閾値電圧と、新たに加えられたデータ電圧との加算値に対応した電圧が書き込まれることとなる。そして、発光工程において、かかる電圧が書き込まれた薄膜トランジスタ４ａによって制御された電流が有機ＥＬ素子３ａに流れ、有機ＥＬ素子３ａが所定の輝度で発光する。
【００４８】
以上のように、画素回路１ａでは、陰極電位線１７ａの電位変化によって電荷蓄積工程および閾値電圧検出工程の開始タイミングが制御され、第１制御線１８ａおよび第２制御線１９ａの電位変化によって電荷蓄積工程および閾値電圧検出工程の終了タイミングが制御されている。かかる制御によって、時間長ｔ1に渡って電荷蓄積工程が行われ、時間長ｔ2に渡って閾値電圧検出工程が行われる。そして、電荷蓄積工程においては、薄膜トランジスタ４ａのソース電位Ｖ1は所定値だけ変化し、閾値電圧検出工程においては、薄膜トランジスタ４ａのソース電位Ｖ2も所定値だけ変化している。
【００４９】
次に、電荷蓄積工程および閾値電圧検出工程に関する、画素回路１ａ〜画素回路１ｃのそれぞれの関係について説明する。図３は、画素回路１ａ〜画素回路１ｃに関する電荷蓄積工程および閾値電圧検出工程における電位変動を示すタイミングチャートであり、具体的には、陰極電位線１７ａ、１７ｂと、第１制御線１８ａ、１８ｂと、第２制御線１９ａ、１９ｂと、画素回路１ａ〜画素回路１ｃのそれぞれに備わる薄膜トランジスタ４ａ〜薄膜トランジスタ４ｃのソース電極との電位変化を示している。
【００５０】
画素回路１ａと画素回路１ｂは、図１にも示したように共通の陰極電位線１７ａによって陰極電位供給回路１０からの電気信号が供給される構成を有する。一方で、第１制御回路１３および第２制御回路１４からは、それぞれ異なる第１制御線１８ａ、１８ｂおよび第２制御線１９ａ、１９ｂからの異なる電気信号が供給される。
【００５１】
これに対して、画素回路１ａと画素回路１ｃは、図１にも示したように共通の第１制御線１８ａおよび第２制御線１９ａによって第１制御回路１３および第２制御回路１４からの電気信号が供給される構成を有する。一方で、陰極電位供給回路１０からは、それぞれ異なる陰極電位線１７ａ、１７ｂによって異なる電気信号が供給される。
【００５２】
また、既に図２を参照しつつ説明したように、電荷蓄積工程および閾値電圧検出工程の開始タイミングは、陰極電位線１７を介して供給される電気信号によって制御される一方で、電荷蓄積工程および閾値電圧検出工程の終了タイミングは、第１制御線１８および第２制御線１９を介して供給される電気信号によって制御されることとなる。
【００５３】
具体的には、図３にも示すように、画素回路１ｂは、画素回路１ａと比較して、電荷蓄積工程および閾値電圧検出工程の開始タイミングが一致する一方で、電荷蓄積工程および閾値電圧検出工程の終了タイミングがΔｔだけ早まることとなる。このため、画素回路１ｂは、電荷蓄積工程に要する時間長ｔ1bおよび閾値電圧検出工程に要する時間長ｔ2bに関して、画素回路１ａにおける時間長ｔ1a、ｔ2aと比較して、それぞれΔｔだけ少ないこととなる。
【００５４】
画素回路１ｃについても同様である。すなわち、画素回路１ｃは、画素回路１ａと比較して、電荷蓄積工程および閾値電圧検出工程の終了タイミングが一致する一方で、電荷蓄積工程および閾値電圧検出工程の開始タイミングがΔｔだけ遅れることとなる。従って、画素回路１ｃは、電荷蓄積工程に要する時間長ｔ1cおよび閾値電圧検出工程に要する時間長ｔ2cに関して、画素回路１ａにおける時間長ｔ1a、ｔ2aと比較して、それぞれΔｔだけ少ないこととなる。
【００５５】
ここで、電荷蓄積工程に要する時間長ｔ1および閾値電圧検出工程に要する時間長ｔ2と、各工程におけるソース電位Ｖ1の変化量、Ｖ2の変化量との関係について説明する。すなわち、既に説明したように電荷蓄積工程は、有機ＥＬ素子３に対して逆電圧を供給し、有機ＥＬ素子３を蓄電容量として機能させている。そして、図２における時間長ｔ1の期間におけるソース電位の変化からも明らかなように、電荷蓄積工程終了時における薄膜トランジスタ４のソース電位は、時間長ｔ1の値に依存することとなる。すなわち、電荷蓄積工程に要する時間長ｔ1が異なる場合にはソース電位Ｖ1の変化量も異なることとなる。
【００５６】
このことは、閾値電圧検出工程の場合も同様である。すなわち、閾値電圧検出工程は、薄膜トランジスタ４のゲート・ソース間電圧が駆動閾値よりも高い状態で開始され、徐々にゲート・ソース間電圧を低下させて駆動閾値に近接させることを目的としている。そして、図２における時間長ｔ2におけるソース電位の変化からも明らかなように、閾値電圧検出工程では、薄膜トランジスタ４のゲート・ソース間電圧は、時間の経過と共に単調減少しており、閾値電圧検出工程終了時における薄膜トランジスタ４のゲート・ソース間電圧の値は、時間長ｔ2の値に依存することとなる。従って、閾値電圧検出工程に要する時間長ｔ2が異なる場合には、ソース電位Ｖ2の変化量の値も異なることとなる。
【００５７】
また、各画素回路１において、電荷蓄積工程開始時におけるゲート・ソース間電圧の絶対値および電荷蓄積工程終了から閾値検出工程開始までの期間におけるゲート・ソース間電圧の変化量がほぼ一定であるとみなすことが可能である。このため、時間長ｔ1、ｔ2が互いに異なる場合には、閾値電圧検出工程を終了した時点における薄膜トランジスタ４のゲート・ソース間電圧が異なる値となり、具体的には、Ｖ1の変化量とＶ2の変化量に応じた異なる電圧が画素回路１ａ〜画素回路１ｃに備わる薄膜トランジスタ４ａ〜薄膜トランジスタ４ｃの間に生じることとなる。
【００５８】
そして、本実施の形態では、各画素回路１では、閾値電圧検出工程の完了時に与えられているゲート・ソース間電圧にデータ電圧を加算することによって画像表示を行うこととしている。従って、例えば画素回路１ａ〜画素回路１ｃに対して同じ値のデータ電圧を供給して同一色を表示しようとした場合であっても、閾値電圧検出工程の完了時における電圧差が無視できないような場合には、それぞれ異なる色を表示することとなり、使用者に違和感を与えることとなる。
【００５９】
これに対して、本実施の形態のように陰極電位線１７、第１制御線１８および第２制御線１９に関して、隣接する画素回路１間で共用する構成とした場合には、電荷蓄積工程の時間長ｔ1とソース電位Ｖ1の変化量および閾値電圧検出工程の時間長ｔ2とソース電位Ｖ2の変化量の値を各画素回路１において同一とすることは困難である。従って、本実施の形態では、Ｖ1、Ｖ2の変化量が異なる値になることを前提としつつ、異なる値をとることによる表示色の変化を、使用者が認識し得ない程度に低減することとしている。
【００６０】
まず、本実施の形態では、隣接する行に配置された画素回路１の一方の対（例えば、画素回路１ａと画素回路１ｃ）において陰極電位線１７、第１制御線１８および第２制御線１９のすべてを共用し、他方の対（例えば、画素回路１ａと画素回路１ｃ）とで陰極電位線１７等のすべてを別個とする構成を採用していない。すなわち、図１にも示したように一方の対で一部の配線構造を共用し、他方の対で残りを共用した構成としている。
【００６１】
かかる構成によって、配線構造の本数を低減できると共に、列方向における表示色の変化を一様にすることが可能である。図３にも示したように、本実施の形態では、画素回路１ａと画素回路１ｂ、および画素回路１ａと画素回路１ｃとの間において、電荷蓄積工程の時間長の差は、隣接する画素回路間でいずれも一定の値Δｔとなる。このことは閾値電圧検出工程でも同様であって、隣接する画素回路の間、すなわち画素回路１ｂと画素回路１ａの間および画素回路１ａと画素回路１ｃの間における閾値電圧検出工程の時間長の差は、図３に示すように一定の値Δｔとなる。
【００６２】
このため、本実施の形態では、隣接行に属する画素回路間における各工程の時間長の差が一定となり、同一のデータ電圧を供給したにもかかわらず時間長差に起因して表示色が変動した場合であっても、各画素回路間において表示色の変動が一様に生じることとなる。すなわち、本実施の形態にかかる表示装置では、一部画素回路間において表示色が顕著に生じる、といったことがないため、使用者が違和感を生じる可能性を低減することが可能である。
【００６３】
また、本実施の形態では、画素回路１ａと画素回路１ｂは、陰極電位線１７ａを共用し、画素回路１ａと画素回路１ｃは、第１制御線１８ａおよび第２制御線１９ａを共用することとしている。かかる共用態様によって、本実施の形態では、画素回路１ａと画素回路１ｂの間および画素回路１ａと画素回路１ｃの間において生じる表示色の変動幅を抑制することを可能としている。
【００６４】
すなわち、電荷蓄積工程においては、薄膜トランジスタ４のソース電位は時間経過に対して単調増加することから、電荷蓄積工程に要する時間長ｔ1が増加するにつれて、ソース電位の値が増加する。一方で、閾値電圧検出工程においては、ソース電位は時間経過に対して単調減少することから、閾値電圧検出工程に要する時間長ｔ2が増加するにつれて、薄膜トランジスタ４のソース電位の値は減少することとなる。
【００６５】
このような関係に鑑みて、本実施の形態では、一方の隣接画素回路間（例えば、画素回路１ａと画素回路１ｂ）とで陰極電位線を共用することによって電荷蓄積工程および閾値電圧検出工程の開始タイミングを同一とし、他方の隣接画素回路間（例えば、画素回路１ａと画素回路１ｃ）とで第１制御線および第２制御線を共用することによって電荷蓄積工程及び閾値電圧検出工程の終了タイミングを同一としている。
【００６６】
かかる構成とした場合、基準とする画素回路に隣接する画素回路における各工程の時間長は、電荷蓄積工程の時間長が基準となる画素回路よりも増加すると、閾値電圧検出工程でも増加することとなる。すなわち、図３の例で言えば、例えば画素回路１ｂを基準とした場合、隣接する行に配置された画素回路１ａの電荷蓄積工程の時間長は、画素回路１ｂの場合よりも増加するとともに、閾値電圧検出工程における時間長も増加している。上記したように、画素回路１は、電荷蓄積工程では時間長が増加するにつれてソース電位が増加する傾向を有し、閾値電圧検出工程では時間長が増加するにつれてソース電位が減少する特性を有する。このため、ある画素回路１において、隣接する画素回路１と比較して電荷蓄積工程および閾値電圧検出工程の双方の時間長が増加する構成では、電荷蓄積工程の長時間化によるソース電位の増加量を、閾値電圧検出工程の長時間化によるソース電位の減少量が相殺することとなり、全体としてソース電位の変動幅を低減することが可能である。そして、最終的な薄膜トランジスタ４のゲート・ソース間電圧の値は、全工程を通じたソース電位の変化量に対応することとなるため、異なる画素回路間におけるソース電位の変化量の差が減少することによって各画素回路に備わる薄膜トランジスタのゲート・ソース間電圧の差も減少し、異なる画素回路における表示色の違いを減少させることができるという利点を有することとなる。
【００６７】
さらに、本実施の形態では、隣接する画素回路間における電荷蓄積工程の時間長の差と、当該画素回路間における閾値電圧検出工程の時間長の差が同一になるようにドライバ回路２および陰極電位線１７等の配線構造が構成されている。かかる構成を採用することによって、電荷蓄積工程等における時間長の差が生じた場合であっても表示色の変動を抑制することが可能である。
【００６８】
すなわち、図２のタイミングチャートにも示したように、電荷検出工程および閾値電圧検出工程における薄膜トランジスタ４ａのソース電位は、工程が終了する近傍の時刻において、いずれの工程においても電位変化率が低くなると共に、両工程における変化率の絶対的な値がほぼ等しいものとなっている。従って、隣接画素回路間の電荷検出工程における時間長の差と、閾値電圧検出工程における時間長の差が等しい場合には、各工程におけるソース電位の変動値の絶対値もほぼ等しいものとなり、隣接する行に配置された画素回路間における電荷蓄積工程および閾値電圧検出工程を通じたゲート・ソース間電圧の差を減少させることが可能であり、この結果、表示色の変動を抑制することが可能である。
【００６９】
さらに、本実施の形態では、隣接画素回路間におけるＶ1、Ｖ2の変化量の差の許容範囲を定め、Ｖ1、Ｖ2の変化量によって定まる薄膜トランジスタ４のゲート・ソース間電圧の差が許容範囲内に抑制される構成を採用することによって、表示色の変化を、使用者が認識し得ない程度にまで抑制している。以下、隣接画素回路間におけるＶ1、Ｖ2の具体的な値の違いによって生ずる薄膜トランジスタ４のゲート・ソース間電圧差の許容範囲について詳細に説明する。なお、以下では隣接画素回路間において同一色を表示する場合を例に説明を行うこととし、閾値電圧検出工程完了時におけるゲート・ソース間電圧の違いのみによって表示色の変動が生じるものとする。また、以下の議論では表示装置はモノトーン表示を行うこととし、表示色の違いは各画素回路１における有機ＥＬ素子３の発光輝度の違いを意味することとする。さらに、有機ＥＬ素子３の発光輝度の違いの指標として、有機ＥＬ素子３に流れる電流値を用いることとする。
【００７０】
隣接する一方の画素回路１（例えば、画素回路１ｂ）を基準とし、基準となる画素回路に備わる有機ＥＬ素子３（例えば、有機ＥＬ素子３ｂ）に流れる電流Ｉと、比較対象となる画素回路（例えば画素回路１ａ）に備わる有機ＥＬ素子３（例えば、有機ＥＬ素子３ａ）に流れる電流と電流Ｉとの差分値をΔＩとする。これらの文字を用いて許容範囲を表現すると、
【数１】
2006003744.tif 000003
・・・（１）
と表される。ここで、ｋは使用者の表示色変化の認識限界に対応した値であり、例えば、（ｋ＝０．０１）で与えられる。
【００７１】
ここで、発光工程時に有機ＥＬ素子３に流れる電流Ｉは、薄膜トランジスタ４の駆動閾値電圧Ｖthに依存して変化し、具体的には、隣接行に位置する画素回路に備わる薄膜トランジスタ４で検出される駆動閾値電圧の差分値ΔＶthを用いて、
【数２】
2006003744.tif 000004
・・・（２）
の関係が成立する。なお、（２）式の導出において、一般の薄膜トランジスタにおいて電流値I、駆動閾値Ｖthおよびゲート・ソース間電圧Ｖgsの間で成立する、
【数３】
2006003744.tif 000005
・・・（３）
【数４】
2006003744.tif 000006
・・・（４）
の２式を用いている。（４）式において、μは薄膜トランジスタに形成されるチャンネル領域における電子の移動度であり、Ｃoxは薄膜トランジスタの単位面積あたりの静電容量であり、Ｗは薄膜トランジスタに形成されるチャンネルの幅であり、Ｌはチャンネル長である。（２）式を用いることによって、（１）式は、
【数５】
2006003744.tif 000007
・・・（５）
と変形することが可能である。従って、許容しうる表示色の変動範囲を導出するにあたっては、電荷蓄積工程および閾値電圧検出工程によって導出される駆動閾値電圧Ｖthの値の変化量が（５）式を満たせば良いことになる。
【００７２】
ところで、電荷蓄積工程においては薄膜トランジスタ４のドレイン電位は０電位に維持され、ゲート・ソース間電圧は、コンデンサ５の作用により前フレーム表示の際に供給されたデータ電圧Ｖdata’と駆動閾値Ｖthの和に維持されている。このため、電荷蓄積工程においては、薄膜トランジスタ４はいわゆる線形領域にて動作することとなり、電荷蓄積工程の際に薄膜トランジスタ４のソース・ドレイン間に流れる電流Ｉchargeに関して、
【数６】
2006003744.tif 000008
・・・（６）
という一般式が成立する。そして、かかる電流Ｉchargeは、容量値ＣOLEDの静電容量として機能する有機ＥＬ素子３によって供給されることから、
【数７】
2006003744.tif 000009
・・・（７）
が成立し、（６）式および（７）式に基づいて、時間長ｔ1だけ電荷蓄積工程が行われた場合の薄膜トランジスタ４のソース電位Ｖ1（ｔ1）は、
【数８】
2006003744.tif 000010
・・・（８）
と表されることになる。
【００７３】
次に、閾値電圧検出工程の終了時における薄膜トランジスタ４のソース電位Ｖ2について説明する。閾値電圧検出工程においては、薄膜トランジスタ４のゲート電位およびドレイン電位は０電位に維持されることから、薄膜トランジスタ４は飽和領域で動作することになり、閾値電圧検出工程の際に薄膜トランジスタ４のドレイン・ソース間に流れる電流ＩVthは、コンデンサ５の静電容量値Ｃsを用いた、
【数９】
2006003744.tif 000011
・・・（９）
の関係を満たすこととなり、（９）式に示す微分方程式を解くことによって、ソース電位Ｖ2は、
【数１０】
2006003744.tif 000012
・・・（１０）
と表されることになる。そして、本実施の形態にかかる表示装置において、閾値電圧検出工程によって実際に検出される駆動閾値電圧の値はＶ2（ｔ2）であることから、（５）式等における隣接行に配置された画素回路間における駆動閾値電圧Ｖthの差分値ΔＶthの値は、（１０）式に基づき閾値電圧検出工程に要する時間長ｔ2およびソース電位Ｖ2の初期値Ｖ2（０）を用いて、
【数１１】
2006003744.tif 000013
・・・（１１）
と表される。ここで、初期値Ｖ2（０）は、閾値電圧検出工程開始時における陰極電位線１７の電位変動に起因したソース電位の変化量（定数）ΔＶpowを用いて、
【数１２】
2006003744.tif 000014
・・・（１２）
と表されることから、（１２）式を（１１）式に代入して所定の式変形を行うことによって、
【数１３】
2006003744.tif 000015
・・・（１３）
が成立する。そして、（１３）式に（８）式および（１０）式を代入することによって、
【数１４】
2006003744.tif 000016
・・・（１４）
という関係が導出される。本実施の形態にかかる表示装置において、（１４）式に示すΔＶthの値が任意のＶdata’の値に関して（５）式を満たすようコンデンサ５の容量値や薄膜トランジスタ４の具体的構造等を定めることによって、陰極電位線１７、第１制御線１８および第２制御線１９を隣接行の画素回路同士で共用した場合であっても、例えば画面全体で同一色を表示した場合に、互いに隣接した行に配置された画素回路１間における表示色の変動が視認不可能な程度にまで抑制することが可能である。
【００７４】
（変形例１）
なお、異なる行に配置された複数の画素回路が陰極電位線等の配線構造を共用する表示装置において、画素回路の具体的な構成としては図１に示すものに限定されないことは言うまでもない。例えば、図４に示す画素回路２３を用いて表示装置を構成した場合であっても、図１と同様の態様で配線構造を共用しつつ、表示色の変動を視認不可能な程度にまで抑制することが可能である。
【００７５】
すなわち、図４に示す画素回路２３は、画素回路１と異なり、薄膜トランジスタ４のゲート・ドレイン間に配置された第２スイッチング素子２５と、薄膜トランジスタ４と第１スイッチング素子６との間に配置された第３スイッチング素子２６と、第１スイッチング素子６の一方のソース／ドレイン電極（データ電圧供給回路１５と電気的に接続していない側のソース／ドレイン電極）と、有機ＥＬ素子３の陽極との間に配置されたコンデンサ２４とを備えた構成を有する。かかる画素回路２３に関しても、具体的な条件として、図１の回路におけるコンデンサ５をコンデンサ２４に置き換えた上で（１０）式を満たすよう設計することによって、配線構造を共用しつつ表示色の変動を視認不可能な程度に抑制することが可能である。
【００７６】
（変形例２）
また、図５に示す画素回路２８においても、配線構造を共用しつつ表示色の変動を視認不可能な程度に抑制することが可能である。具体的には、図５に示す画素回路２８においは、有機ＥＬ素子３の陽極側が薄膜トランジスタ４を介さずに陽極電位供給回路１１と電気的に接続されると共に、有機ＥＬ素子３の陰極側と薄膜トランジスタ４のドレイン電極との間に配置された第２スイッチング素子２９と、薄膜トランジスタ４のゲート・ドレイン間に配置された第３スイッチング素子３０と、薄膜トランジスタ４のゲート電極と第１スイッチング素子６の一方のソース／ドレイン電極（データ電圧供給回路１５と接続するソース／ドレイン電極と反対側のソース／ドレイン電極）との間に配置されたコンデンサ３１とを備える。かかる画素回路２８では、（１０）式において（Ｃs＋ＣOLED）の部分が、コンデンサ３１の静電容量値Ｃ1とＣsの和に置き換わることになる。そして、駆動閾値検出工程の際に薄膜トランジスタ４に流れる電流値ＩVthに関して、陽極電位線から供給される電位ＶDDおよび所定の比例係数αを用いて、
【数１５】
2006003744.tif 000017
・・・（１５）
と近似すると、
【数１６】
2006003744.tif 000018
・・・（１６）
が成立する。（１６）式に示す微分方程式の解を用いて、実施の形態１と同様に表示色の変動が視認不可能な程度にまで抑制された表示装置を実現することが可能である。
【００７７】
（変形例３）
さらに、図６に示す画素回路３３についても同様である。すなわち、画素回路３３は、第１スイッチング素子の一方のソース／ドレイン電極（データ電圧供給回路１５と接続したソース／ドレイン電極と反対側のソース／ドレイン電極）と陰極電位供給回路１０との間の電気的接続を制御する第２スイッチング素子３４と、薄膜トランジスタ４のゲート・ドレイン間に配置された第３スイッチング素子３５と、薄膜トランジスタ４と第１スイッチング素子６との間に配置されたコンデンサ３６とを新たに備えた構成を有する。かかる画素回路３３を備えた表示装置では、ドレイン電位に関して実施の形態１および変形例１と同様の計算を行うことによって、表示色の変動が視認不可能な程度まで抑制された表示装置を実現することが可能である。
【００７８】
以上、本発明について実施の形態および変形例を用いて説明したが、本発明は上記の例に限定して解釈するべきではなく、当業者であれば、様々な実施例、変形例等に想到することが可能である。例えば、実施の形態等においては、特許請求の範囲におけるトランジスタ素子の例としてｎチャンネルの薄膜トランジスタ４を用いることとしたが、トランジスタの構成としてはかかるものに限定して解釈する必要はなく、ｐ型の薄膜トランジスタ等を用いることが可能である。
【００７９】
また、発光素子に関しても、有機ＥＬ素子以外に無機ＥＬ素子等を用いることが可能である。さらに、発光素子が特許請求の範囲における静電容量としての機能をも併せ持つことは必然のことではなく、コンデンサとしての機能を有さない発光素子と、電荷蓄積工程において電荷を蓄積するための静電容量とを別個独立に形成することとしても良い。
【図面の簡単な説明】
【００８０】
【図１】実施の形態にかかる表示装置の全体構成を示す模式図である。
【図２】単一の画素回路に備わる薄膜トランジスタのソース電位および画素回路に対して供給される電気信号の時間変動を示すタイミングチャートである。
【図３】複数の画素回路におけるソース電位の時間変動および供給される電気信号の供給タイミングの関係を示すタイミングチャートである。
【図４】実施の形態の変形例における画素回路の構成を示す回路図である。
【図５】実施の形態の他の変形例における画素回路の構成を示す回路図である。
【図６】実施の形態の他の変形例における画素回路の構成を示す回路図である。
【図７】従来の表示装置の構成を示す模式図である。
【符号の説明】
【００８１】
１ａ〜１ｃ  画素回路
２  ドライバ回路
３ａ〜３ｃ  有機ＥＬ素子
４ａ〜４ｃ  薄膜トランジスタ
５ａ〜５ｃ  コンデンサ
６ａ〜６ｃ  第１スイッチング素子
７ａ〜７ｃ  第２スイッチング素子
８ａ〜８ｃ  第３スイッチング素子
１０  陰極電位供給回路
１１  陽極電位供給回路
１２  走査線駆動回路
１３  第１制御回路
１４  第２制御回路
１５  データ電圧供給回路
１７ａ、１７ｂ  陰極電位線
１８ａ、１８ｂ  第１制御線
１９ａ、１９ｂ  第２制御線
２０      陽極電位線
２１ａ〜２１ｃ  走査線
２２  信号線
２３  画素回路
２４  コンデンサ
２５  第２スイッチング素子
２６  第３スイッチング素子
２８  画素回路
２９  第２スイッチング素子
３０  第３スイッチング素子
３１  コンデンサ
３３  画素回路
３４  第２スイッチング素子
３５  第３スイッチング素子
３６  コンデンサ
１００  画素回路
１０１  素子
１０２  ドライバ素子
１０３  第１スイッチング素子
１０４  第２スイッチング素子
１０５  第３スイッチング素子
１０６  コンデンサ
１０７  低電位供給線
１０８  高電位供給線
１０９  走査線
１１０  制御線
１１１  制御線
１１２  ドライバ回路
１１３  信号線
【図１】
2006003744.tif 000019
【図２】
2006003744.tif 000020
【図３】
2006003744.tif 000021
【図４】
2006003744.tif 000022
【図５】
2006003744.tif 000023
【図６】
2006003744.tif 000024
【図７】
2006003744.tif 000025