(57)【要約】【目的】  配線抵抗を低減させながら歩留まりを向上させたバリアメタル膜を形成することを目的とする。【構成】  基体上に絶縁膜を形成する絶縁膜形成工程（Ｓ１０２〜Ｓ１０８）と、前記絶縁膜に開口部を形成する開口部形成工程（Ｓ１１０）と、ＰＶＤ法を用いて、前記絶縁膜上と開口部内とに第１のバリアメタル膜を形成する第１のバリアメタル膜形成工程（Ｓ１１６）と、その上に、ＣＶＤ法を用いて第２のバリアメタル膜を形成する第２のバリアメタル膜形成工程（Ｓ１１８）と、その上に、ＰＶＤ法を用いて第３のバリアメタル膜を形成する第３のバリアメタル膜形成工程Ｓ１２０）と、その上に、導電性材料を堆積させる堆積工程（Ｓ１１２，Ｓ１２４）と、を備え、前記絶縁膜上に形成された前記第１と第２と第３のバリアメタル膜の合計膜厚が、８ｎｍより小さくなるように形成することを特徴とする。【選択図】        図１
2006054326.tif 000002
【特許請求の範囲】
【請求項１】
基体上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に開口部を形成する開口部形成工程と、
物理気相成長（ＰＶＤ）法を用いて、前記絶縁膜上と開口部内とに第１のバリアメタル膜を形成する第１のバリアメタル膜形成工程と、
前記第１のバリアメタル膜上に、化学気相成長（ＣＶＤ）法を用いて第２のバリアメタル膜を形成する第２のバリアメタル膜形成工程と、
前記第２のバリアメタル膜上に、ＰＶＤ法を用いて第３のバリアメタル膜を形成する第３のバリアメタル膜形成工程と、
前記第３のバリアメタル膜上に、導電性材料を堆積させる堆積工程と、
を備え、
前記絶縁膜上に形成された前記第１と第２と第３のバリアメタル膜の合計膜厚が、８ｎｍより小さくなるように形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のバリアメタル膜形成工程において、前記絶縁膜上に形成された前記第２のバリアメタル膜の膜厚が、２ｎｍより小さくなるように形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２のバリアメタル膜の膜厚が、前記第１と第３のバリアメタル膜のいずれの膜厚よりも薄くなるように形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１と第２と第３のバリアメタル膜は、それぞれ、材料として、タンタル（Ｔａ）とチタン（Ｔｉ）とタングステン（Ｗ）とＴａ化合物とＴｉ化合物とＷ化合物とのいずれかを用いたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記半導体装置の形成方法は、さらに、前記第１のバリアメタル膜形成工程前に、前記開口部の壁面に拡散防止膜を形成する拡散防止膜形成工程を備えたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記拡散防止膜形成工程において、前記拡散防止膜の膜厚が、２０ｎｍ以下になるように形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記拡散防止膜形成工程において、前記拡散防止膜の材料として、シリコン化合物を用いたことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記シリコン化合物として、炭化シリコン（ＳｉＣ）と炭窒化シリコン（ＳｉＣＮ）と炭酸化シリコン（ＳｉＯＣ）と窒化シリコン（ＳｉＮ）との内、少なくとも１つを用いたことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜は、比誘電率２．５以下の低誘電率膜を用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
導電性材料を用いた第１の導電膜と、
前記第１の導電膜上に形成された前記導電性材料を用いた第２の導電膜と、
前記第２の導電膜の側面側に配置される、絶縁性材料を用いた絶縁膜と、
バリアメタル材料を用いて、前記第２の導電膜と前記絶縁膜との間と、前記第１と第２の導電膜の間とに形成された、化学気相成長（ＣＶＤ）法を用いて形成されたＣＶＤ膜と物理気相成長（ＰＶＤ）法を用いて前記ＣＶＤ膜を挟むように形成された２つのＰＶＤ膜とを有するバリアメタル膜と、
を備え、
前記バリアメタル膜は、前記第１と第２の導電膜の間において、前記ＣＶＤ膜と前記２つのＰＶＤ膜との合計膜厚が、６．２ｎｍより小さく形成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に係り、特に、半導体集積回路における金属配線層構造に関する。
【背景技術】
【０００２】
低抵抗で高いエレクトロマイグレーション（ＥＭ）耐性を有する銅（Ｃｕ）配線は、高集積化し微細化されたＬＳＩ配線用の高信頼性材料として期待されている。
【０００３】
半導体集積回路の高集積化・高動作速度化に伴い、半導体素子間の配線を伝播する信号の遅延が集積回路の動作速度を律則するようになってきた。
特に、最近は、かかるＬＳＩの高速性能化を達成するために、配線技術を従来のアルミ（Ａｌ）合金から低抵抗のＣｕ或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜を化学機械研磨（ＣＭＰ）により除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。
【０００４】
また、Ｃｕは、Ｓｉ系絶縁膜中へ容易に拡散するために、Ｃｕの周囲は拡散防止膜で覆わなければならない。そのため、上述したように、ダマシンプロセスを用いてＣｕ配線を形成する場合には、絶縁膜中に形成した溝または孔といった開口部パターンに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、或いはその窒化物、またはその合金といった高融点金属膜を成膜する。そして高融点金属膜を成膜した後に、Ｃｕ埋め込みを行い、Ｃｕ配線の周囲にＣｕ拡散防止を目的とした高融点金属膜によるバリアメタル膜を配置することが一般的である。
【０００５】
さらに、最近は層間絶縁膜として比誘電率の低い低誘電率（ｌｏｗ−ｋ）膜を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ２膜）から比誘電率ｋが例えば３．５以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。このようなｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法は次のようなものである。
【０００６】
図２８は、従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
図２８では、デバイス部分等の形成方法は省略している。
図２８（ａ）において、シリコン基板による基体２００上にＣＶＤ（化学気層成長）等の方法により第１の絶縁膜２２１を成膜する。
図２８（ｂ）において、フォトリソグラフィ工程及びエッチング工程により、Ｃｕ金属配線或いはＣｕコンタクトプラグを形成するための溝構造（開口部Ｈ）を第１の絶縁膜２２１に形成する。
図２８（ｃ）において、第１の絶縁膜２２１上にバリアメタル膜２４０、Ｃｕシード膜及びＣｕ膜２６０をかかる順序で形成して、１５０℃から４００℃の温度で約３０分間アニール処理する。
図２８（ｄ）において、Ｃｕ膜２６０とバリアメタル膜２４０をＣＭＰにより除去し、平坦化を行なうことにより、溝である開口部ＨにＣｕ配線を形成する。
図２８（ｅ）において、前記Ｃｕ膜２６０表面に還元性プラズマ処理を施した後に第２の絶縁膜２８１を成膜する。
さらに、多層Ｃｕ配線を形成する場合は、これらの工程を繰り返して積層していくのが一般的である。ここで、第１の絶縁膜２２１と第２の絶縁膜２８１の大半がｌｏｗ−ｋ膜となる。
【０００７】
ここで、かかるバリアメタル膜は、従来、物理気層成長（ＰＶＤ）法により形成されてきたため、溝または孔パターン側壁部における成膜速度が著しく低下する。その結果、側壁部でも拡散防止をおこなうことができる側壁部での成膜膜厚を確保するには、基板表面において１５ｎｍ程度以上の膜厚を成膜する必要があった。
【０００８】
次世代デバイスにおいては層間絶縁膜として低誘電率膜、特に誘電率を下げるために、空孔を有する多孔質低誘電率（ｐ−ｌｏｗｋ）膜の使用が検討されている。言い換えれば、比誘電率ｋが２．５以下のｌｏｗ−ｋ膜材料の開発も進められており、これらは材料中に空孔が入ったポーラス材料となっているものが多い。今後さらにＣｕ配線の微細化が進むにつれて、Ｃｕに比べて高抵抗であるバリアメタルの薄膜化は必須となってくる。極薄膜のバリアメタルを成膜するために、検討されている手法として、ＣＶＤ原子層気相成長（ＡＬＤ：Atomic Layer
Deposition）法がある（例えば、非特許文献１，２参照）。この手法は原料ガスを交互に供給し、原子層レベルでの成膜を行う手法である。
【０００９】
図２９は、ＡＬＤ法によるバリアメタルの成膜例を示すガスの供給フロー図である。
まず、タンタル（Ｔａ）原料の供給を行う。例えば、塩化タンタル（ＴａＣｌ５）を用いて説明する。この時、セルフリミッティング効果により、ある一定量以上は吸着しない。次にアルゴン（Ａｒ）によりパージを行う。つづいて、アンモニア（ＮＨ３）の供給を行うことにより、バリアメタルとしての窒化タンタル（ＴａＮ）を形成する。最後にＡｒによりパージを行う。この一連の作業を１サイクルとして、必要な膜厚分サイクルを繰り返すことで成膜を行う。
図３０は、ＡＬＤ法において、ＴａＮ膜が形成される様子を説明するための概念図である。
図３０（ａ）において、ＴａＲ２０（Ｔａ化合物）を供給することにより、基体１０にＴａＲ２０（Ｔａ化合物）が吸着する。また、基体１０の周辺には、吸着していないＴａＲ２０が浮遊する。
図３０（ｂ）において、Ａｒを供給することにより、浮遊するＴａＲ２０が置換される。
図３０（ｃ）において、ＮＨ３を供給することにより基体１０に吸着されたＴａＲ２０を還元してＴａＮ膜２２が形成される。
【００１０】
その他、バリアメタル膜に関連する技術として、化学気層成長（ＣＶＤ）法によりバリアメタル膜を成膜する場合に、多孔質低誘電率（ｐ−ｌｏｗｋ）膜中にバリアメタル膜の成膜ガスが拡散しないように、ＰＶＤ法により一端、第１のバリアメタル膜を形成した後にＣＶＤ法による第２のバリアメタル膜を形成する。そして、さらに、ＰＶＤ法による第３のバリアメタル膜を形成するとする技術が開示されている（例えば、特許文献１参照）。
【特許文献１】特開２００４−６５４１号公報
【非特許文献１】“Atomic layerdeposition of metal and nitride thin films: Current research efforts andapplications for semiconductor device processing" ,J. Vac. Sci. Technol.B21(6), 2003, p2231-2261
【非特許文献２】“Atomic layerdeposition for nanoscale Cu metallization" ,Advanced Metallization Conference 2003Conference Proceedings AMC XIX 2004 Materials Research Society p713-722
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したように、ＰＶＤ法により、ＣｕがＳｉ系絶縁膜中に拡散することを防止する高融点金属を用いたバリアメタル膜を形成する場合、溝または孔パターン側壁部における成膜速度が著しく低下する。その結果、側壁部でも拡散防止をおこなうことができる側壁部での成膜膜厚を確保するには、基板表面において１５ｎｍ程度以上の膜厚を成膜する必要があった。同様に、側壁部での膜厚を確保するため、側壁部成膜速度より大きい速度で成膜される、溝または孔の底部にも必要以上に厚く成膜されることになる（底部成膜速度＞＞側壁部成膜速度）。かかる高融点金属を用いたバリアメタル膜の抵抗値は、Ｃｕと比較して著しく高いために、溝部と孔部の接続面となるそれぞれの底部にバリアメタル膜が厚く成膜されることは、接続抵抗の増加を招くといった問題があった。
【００１２】
一方、ＡＬＤ法を含むＣＶＤ法により成膜する場合、ＰＶＤ法により成膜する場合と比較して底部成膜速度と側壁部成膜速度との差が小さい。よって、ＣＶＤ法によるバリアメタル膜の薄膜成膜が検討されている。しかし、ＣＶＤ法により成膜した高融点金属を用いたバリアメタル膜は、Ｃｕとの濡れ性が悪い。
図３１は、ＣＶＤ法により高融点金属を用いたバリアメタル膜を成膜した半導体装置の断面図である。
図３１では、下層配線（Ｍ１）と上層配線（Ｍ２）とを接続するヴィアの上部と、上層配線（Ｍ２）の下部との間にＣＶＤ法により成膜したバリアメタルが存在するために、ヴィアが、上層配線（Ｍ２）側から分離して密着していない様子が写し出されている。このように、ＣＶＤ法により成膜した高融点金属を用いたバリアメタル膜は、Ｃｕとの濡れ性が悪いため、密着性が悪く溝部（上層配線）と孔部（ヴィア）の接続歩留まりが得られないといった問題があった。
【００１３】
ここで、前記特許文献１には、上述したようにＰＶＤ法により形成された第１と第３のバリア膜でＣＶＤ法により形成された第２のバリア膜を挟む技術が開示されている。ＰＶＤ膜でＣＶＤ膜を挟むことによりＣｕとの濡れ性の問題を解決できるようにも思えるが、単に、ＰＶＤ膜でＣＶＤ膜を挟むだけでは、バリアメタル膜を薄膜化することはできない。
図３２は、ＰＶＤ法により１０ｎｍ形成されたバリアメタル膜を通してＣｕが拡散している様子を示す図である。
図３２では、ＴａＮとＴａの積層膜を基板上での値として１０ｎｍ形成した場合でも絶縁膜側壁ではＣｕが絶縁膜中に拡散している様子を示している。めっき法によりＣｕを堆積させるが、めっき液の分子の大きさでは、ＴａＮとＴａの積層膜を１０ｎｍ形成した場合でもＣｕが絶縁膜中に拡散してしまうことがわかる。上述したように、ＰＶＤ膜を用いて側壁部でも拡散防止をおこなうためには、基板表面において１５ｎｍ程度以上の膜厚を成膜する必要がある。前記特許文献１では、ＣＶＤ法による成膜ガスを絶縁膜中に拡散しないようにＰＶＤ膜を成膜するとしている。ここで、成膜ガスよりも分子が大きいめっき液が拡散する程度のバリアメタル膜の膜厚では、めっき液よりも分子が小さい成膜ガスも拡散するため、前記特許文献１では、さらに、厚い膜厚のバリアメタル膜をＰＶＤ法により形成することを前提としていることがわかる。よって、前記特許文献１の技術では、バリアメタル膜を薄膜化し、配線抵抗を低減することはできない。
【００１４】
本発明は、上述した問題点を克服し、配線抵抗を低減させながら歩留まりを向上させたバリアメタル膜を形成することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体装置の製造方法は、
基体上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に開口部を形成する開口部形成工程と、
物理気相成長（ＰＶＤ）法を用いて、前記絶縁膜上と開口部内とに第１のバリアメタル膜を形成する第１のバリアメタル膜形成工程と、
前記第１のバリアメタル膜上に、化学気相成長（ＣＶＤ）法を用いて第２のバリアメタル膜を形成する第２のバリアメタル膜形成工程と、
前記第２のバリアメタル膜上に、ＰＶＤ法を用いて第３のバリアメタル膜を形成する第３のバリアメタル膜形成工程と、
前記第３のバリアメタル膜上に、導電性材料を堆積させる堆積工程と、
を備え、
前記絶縁膜上に形成された前記第１と第２と第３のバリアメタル膜の合計膜厚が、８ｎｍより小さくなるように形成することを特徴とする。
【００１６】
後述するように、ＰＶＤ膜でＣＶＤ膜を挟んだ場合に、前記第１と第２と第３のバリアメタル膜の合計膜厚を８ｎｍ以上とすると、長い時間が経過した後では配線間の歩留まりが著しく低下してしまうことを発明者等は見出した。
そこで、前記第１と第２と第３のバリアメタル膜の合計膜厚が、８ｎｍより小さくなるように形成することにより、長い時間が経過した後でも配線間の歩留まりを維持させることができる。
【００１７】
さらに、前記第２のバリアメタル膜形成工程において、前記絶縁膜上に形成された前記第２のバリアメタル膜の膜厚が、２ｎｍより小さくなるように形成することを特徴とする。
【００１８】
後述するように、ＣＶＤ膜を２ｎｍ以上とすると配線抵抗（特に、ヴィア抵抗）が高くなることを発明者等は見出した。
そこで、第２のバリアメタル膜の膜厚が、２ｎｍより小さくなるように形成することにより、配線抵抗（特に、ヴィア抵抗）を低く抑えることができる。
【００１９】
さらに、前記第２のバリアメタル膜の膜厚が、前記第１と第３のバリアメタル膜のいずれの膜厚よりも薄くなるように形成することを特徴とする。
【００２０】
前記第２のバリアメタル膜の膜厚が、前記第１と第３のバリアメタル膜のいずれの膜厚よりも薄くなるように形成することにより、薄膜化を図りながら実効性のあるＰＶＤ膜を形成することができる。
【００２１】
前記第２のバリアメタル膜形成工程において、前記ＣＶＤ法として、原子層気相成長（ＡＬＤ）法を用いると２ｎｍ未満の膜形成において特に有効である。
【００２２】
また、前記第１と第２と第３のバリアメタル膜は、それぞれ、材料として、タンタル（Ｔａ）とチタン（Ｔｉ）とタングステン（Ｗ）とＴａ化合物とＴｉ化合物とＷ化合物とのいずれかを用いると特に有効である。
【００２３】
前記半導体装置の形成方法は、さらに、前記第１のバリアメタル膜形成工程前に、前記開口部の壁面に拡散防止膜を形成する拡散防止膜形成工程を備えたことを特徴とする。
【００２４】
開口部の壁面に前記拡散防止膜を形成することにより、壁面におけるＣｕ及びＣＶＤバリアメタル膜の拡散を防止することができる。
【００２５】
さらに、前記拡散防止膜形成工程において、前記拡散防止膜の膜厚が、２０ｎｍ以下になるように形成すると特に有効である。
【００２６】
そして、前記拡散防止膜形成工程において、ＣＶＤ法を用いて前記拡散防止膜を形成すると容易に形成しやすく特に有効である。
【００２７】
さらに、前記拡散防止膜形成工程において、前記拡散防止膜の材料として、シリコン化合物を用いると特に有効である。
【００２８】
前記シリコン化合物として、炭化シリコン（ＳｉＣ）と炭窒化シリコン（ＳｉＣＮ）と炭酸化シリコン（ＳｉＯＣ）と窒化シリコン（ＳｉＮ）との内、少なくとも１つを用いると有効である。
【００２９】
さらに、前記絶縁膜は、比誘電率２．５以下の低誘電率膜を用いると微細配線化を進める上でなおよい。
【００３０】
そして、前記導電性材料として、銅（Ｃｕ）を用いることで、低抵抗化させることができる。
【００３１】
本発明の半導体装置は、
導電性材料を用いた第１の導電膜と、
前記第１の導電膜上に形成された前記導電性材料を用いた第２の導電膜と、
前記第２の導電膜の側面側に配置される、絶縁性材料を用いた絶縁膜と、
バリアメタル材料を用いて、前記第２の導電膜と前記絶縁膜との間と、前記第１と第２の導電膜の間とに形成された、化学気相成長（ＣＶＤ）法を用いて形成されたＣＶＤ膜と物理気相成長（ＰＶＤ）法を用いて前記ＣＶＤ膜を挟むように形成された２つのＰＶＤ膜とを有するバリアメタル膜と、
を備え、
前記バリアメタル膜は、前記第１と第２の導電膜の間において、前記ＣＶＤ膜と前記２つのＰＶＤ膜との合計膜厚が、６．２ｎｍより小さく形成されることを特徴とする。
【００３２】
前記第２の導電膜は、前記絶縁膜に設けられた開口部に前記導電性材料を堆積させる。また、後述するように、バリアメタル膜の合計膜厚が絶縁膜表面で８ｎｍ未満、ＣＶＤ膜が２ｎｍ未満に形成されると配線抵抗を低く抑えながら時間が経過した後でも導電膜間の歩留まりを維持させることができることを発明者等は見出した。すなわち、２つのＰＶＤ膜の合計膜厚が絶縁膜表面で６ｎｍ以下である場合には特に有効であると言える。ここで、ＰＶＤ膜は、開口部底部では、絶縁膜表面の７０％程度の膜厚が形成される。よって、第２の導電膜の開口部底部にあたる前記第１と第２の導電膜の間において、前記ＣＶＤ膜と前記２つのＰＶＤ膜との合計膜厚が、６．２ｎｍより小さく形成されると時間が経過した後でも導電膜間の歩留まりを維持させることができ、特に有効となる。
【００３３】
さらに、前記バリアメタル膜において、前記ＣＶＤ膜は、前記２つのＰＶＤ膜のいずれよりも膜厚が薄く形成されることを特徴とする。
【００３４】
前記ＣＶＤ膜は、前記２つのＰＶＤ膜のいずれよりも膜厚が薄く形成されることにより、薄膜化を図りながら実効性のあるＰＶＤ膜を形成することができる。
【００３５】
前記半導体装置は、さらに、前記バリアメタル膜と前記絶縁膜との間に形成された拡散防止膜を備えたことを特徴とする。
【００３６】
上述したように、前記バリアメタル膜と前記絶縁膜との間に拡散防止膜を備えることにより壁面におけるＣｕ及びＣＶＤバリアメタル膜の拡散を防止することができる。
【発明の効果】
【００３７】
本発明によれば、前記第１と第２と第３のバリアメタル膜の合計膜厚が、成膜時基板上において８ｎｍより小さくなるように形成することにより、従来よりも薄膜化することができる。薄膜化することができるので、配線抵抗を低減することができる。さらに、バリアメタル膜の合計膜厚が、８ｎｍより小さくなるように形成することにより、時間が経過した後でも配線間の歩留まりを維持させることができる。
【発明を実施するための最良の形態】
【００３８】
実施の形態１．
実施の形態１では、下層配線上にヴィアを形成する場合について説明する。
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図１において、本実施の形態では、下層配線層上にヴィアを形成する場合にヴィア用の層間絶縁膜形成工程として、ＳｉＣ膜を形成するＳｉＣ膜形成工程（Ｓ１０２）、多孔質の絶縁性材料を用いたｐ−ｌｏｗｋ膜を形成するｐ−ｌｏｗｋ膜形成工程（Ｓ１０４）、ｐ−ｌｏｗｋ膜表面をプラズマ処理するヘリウム（Ｈｅ）プラズマ処理工程（Ｓ１０６）、ＳｉＯ２膜を形成するＳｉＯ２膜形成工程（Ｓ１０８）と、開口部を形成する開口部形成工程（Ｓ１１０）と、拡散防止膜形成工程としてのポアシーリング工程（Ｓ１１２）と、エッチバック工程（Ｓ１１４）と、バリアメタル膜形成工程として、ＰＶＤ法による第１のバリアメタル膜形成工程（Ｓ１１６）、ＣＶＤ法による第２のバリアメタル膜形成工程（Ｓ１１８）、ＰＶＤ法による第３のバリアメタル膜形成工程（Ｓ１２０）と、ヴィア形成工程となる導電性材料を堆積させる導電性材料堆積工程として、シード膜形成工程（Ｓ１２２）、めっき工程（Ｓ１２４）と、平坦化工程（Ｓ１２６）という一連の工程を実施する。
【００３９】
図２は、ＡＬＤ法によるＴａＮ膜の膜厚の違いによるヴィア抵抗と累積確立との関係を示す図である。
ここで、まず、発明者等は、ＣＶＤ法、ここでは特にＡＬＤ法を用いて成膜したＴａＮ膜の膜厚の違いによるヴィア抵抗（Ｖｉａ  Ｒｅｓｉｓｔａｎｃｅ）と累積確立（Ｃｕｍｕｌａｔｉｖｅ  Ｐｒｏｂａｂｉｌｉｔｙ）との関係を調べた。サンプル構造として、上下の配線幅が１６０ｎｍのものを用いた。比較対象として、ＰＶＤ法により成膜時基板上においてＴａＮ膜を１０ｎｍ、Ｔａ膜を１５ｎｍ成膜した場合も測定した。図２に示すように、ヴィア抵抗は、ＡＬＤ膜が成膜時基板上において２ｎｍ（２ｎｍ以上３ｎｍ未満の値）では、膜厚の大きいＰＶＤ膜よりもヴィア抵抗が高いのに対し、ＡＬＤ膜が成膜時基板上において１ｎｍ（１ｎｍ以上２ｎｍ未満の値）では、膜厚の大きいＰＶＤ膜よりもヴィア抵抗が低い値であることがわかる。言い換えれば、ＡＬＤ膜をバリアメタル膜として用いる場合には、成膜時基板上において２ｎｍより小さい（２ｎｍ未満）膜厚で用いるとヴィア抵抗の上昇を抑えることができることを発明者等は見出した。
【００４０】
さらに、発明者等は、ＣＶＤ法によるバリアメタル膜をＰＶＤ法によるバリアメタル膜で挟み込むことによりヴィア抵抗の上昇を低減させることができることを見出した。ここでは、サンプル構造として、上下の配線幅が５ｕｍのものを用いた。また、この抵抗値は１５０００個のチェーンパターンの総抵抗を接続ヴィア数で割った値を示している。
図３は、バリアメタル膜の構成の違いによるヴィア抵抗と累積確立との関係を示す図である。
図３（ａ）では、ＣＶＤ（ここでは、特に、ＡＬＤ）法によるＴａＮ膜とＰＶＤ法によるＴａ膜との積層膜において、溝に埋め込まれるＣｕ側（ｕｐｐｅｒ側）にＰＶＤ法によるＴａ膜を形成した場合を示している。
図３（ｂ）では、ＣＶＤ（ここでは、特に、ＡＬＤ）法によるＴａＮ膜とＰＶＤ法によるＴａ膜との積層膜において、下層配線側（ｌｏｗｅｒ側）にＰＶＤ法によるＴａ膜を形成した場合を示している。
図３（ｃ）では、ＣＶＤ（ここでは、特に、ＡＬＤ）法によるＴａＮ膜とＰＶＤ法によるＴａ膜との積層膜において、ＡＬＤ法によるＴａＮをＰＶＤ法による２つのＴａ膜で挟み込んだ場合（サンドウィッチ（ｓａｎｄｗｉｃｈ）構造）を示している。
図３（ｄ）では、図３（ａ）の構成の場合、図３（ｂ）の構成の場合、図３（ｃ）の構成の場合、さらに、ＰＶＤ法による膜のみの場合（ＰＶＤ）、ＡＬＤ法による膜のみの場合（ＡＬＤｏｎｌｙ）とで、ヴィア抵抗と累積確立との関係を比較している。
図３（ｄ）で示すように、ＡＬＤ法によるＴａＮをＰＶＤ法によるＴａ膜で挟み込んだサンドウィッチ構造の場合が、ヴィア抵抗がＡＬＤ法による膜のみの場合よりも小さく、さらに、一方だけＰＶＤ膜を設けるより変化が少ないことがわかる。
【００４１】
ここで、図２で説明したサンプル構造は、上下の配線幅が１６０ｎｍであった。この場合には、配線側からヴィアに発生するストレスが小さいために、ＡＬＤ単独の１ｎｍでも接続歩留が得られており、界面抵抗の低減によってヴィア抵抗の低減効果が得られている。しかしながら、配線側からヴィアに発生するストレスが大きくなる上下接続配線幅が例えば５ｕｍの場合には、配線／ヴィア間の密着性がＡＬＤ単独では低いために接続歩留が確保できないといった問題が発生する。よって、図３（ｄ）では、ＡＬＤ法による膜のみの場合（ＡＬＤｏｎｌｙ）、ヴィア抵抗が急激に大きくなっていく。そこで、発明者等は、密着性低下の原因がＡＬＤ−ＴａＮ／Ｃｕ材料間の濡れ性に起因すると考えたため、ウエッティングレイヤーとしてのＰＶＤ−Ｔａで挟むことで解決することを見出した。ＰＶＤ膜で挟むことで、配線側からヴィアに発生するストレスが大きい場合はもちろんのこと、上下の配線幅が小さく配線側からヴィアに発生するストレスが小さい場合でもヴィア抵抗を低減させることができる。
【００４２】
また、上述したように、図３では、ヴィアチェーンパターンを形成する上下の接続配線幅が図２の場合より太くなっている。そして、図３では、この抵抗値は１５０００個のチェーンパターンの総抵抗を接続ヴィア数で割った値を示している。そのため、ヴィア抵抗には、若干の配線付加抵抗が含まれた値となっている。よって、図３（ｄ）では、図２と比べ、抵抗の値が相違しているが、これは上下配線幅に起因した配線抵抗の差である。
【００４３】
図４は、サンドウィッチ構造にしたバリアメタル膜のヴィア歩留まりとストレス時間との関係を示す図である。
さらに、発明者等は、サンドウィッチ構造にしたバリアメタル膜のヴィア歩留まり（Ｖｉａ  Ｙｉｅｌｄ）とストレス時間（Ｓｔｒｅｓｓ  Ｔｉｍｅ）との関係を調べた。図４では、ＡＬＤ法によるＴａＮ膜を１ｎｍ（１ｎｍ以上２ｎｍ未満の値）の膜厚とした。溝に埋め込まれるＣｕ側（ｕｐｐｅｒ側）に５ｎｍ（５ｎｍ以上６ｎｍ未満の値）のＰＶＤ−Ｔａ膜と下層配線側（ｌｏｗｅｒ側）に２ｎｍ（２ｎｍ以上３ｎｍ未満の値）のＰＶＤ−Ｔａ膜とで前記１ｎｍのＡＬＤ−ＴａＮ膜を挟んだ場合（合計膜厚が８ｎｍ以上）と、溝に埋め込まれるＣｕ側（ｕｐｐｅｒ側）に２ｎｍ（２ｎｍ以上３ｎｍ未満の値）のＰＶＤ−Ｔａ膜と下層配線側（ｌｏｗｅｒ側）に５ｎｍ（５ｎｍ以上６ｎｍ未満の値）のＰＶＤ−Ｔａ膜とで前記１ｎｍのＡＬＤ−ＴａＮ膜を挟んだ場合（合計膜厚が８ｎｍ以上）とでは、ストレスをかける時間が経過するにつれてヴィア歩留まりが著しく低下していくことがわかる。これらに対し、溝に埋め込まれるＣｕ側（ｕｐｐｅｒ側）に２ｎｍ（２ｎｍ以上３ｎｍ未満の値）のＰＶＤ−Ｔａ膜と下層配線側（ｌｏｗｅｒ側）に２ｎｍ（２ｎｍ以上３ｎｍ未満の値）のＰＶＤ−Ｔａ膜とで前記１ｎｍのＡＬＤ−ＴａＮ膜を挟んだ場合（合計膜厚が５ｎｍ（５ｎｍ以上８ｎｍ未満の値となる））では、ストレスをかける時間が経過してもヴィア歩留まりが安定していることがわかる。言い換えれば、溝に埋め込まれるＣｕ側（ｕｐｐｅｒ側）のＰＶＤ−Ｔａ膜と下層配線側（ｌｏｗｅｒ側）のＰＶＤ−Ｔａ膜と中間のＡＬＤ−ＴａＮ膜との合計膜厚が、成膜時基板上において８ｎｍより小さい場合には、ヴィア歩留まりの低下を抑制することができることを発明者等は見出した。
【００４４】
よって、ＰＶＤ法とＣＶＤ法とを併用して形成される高融点金属膜の積層構造は、ＣＶＤ法を用いて形成される成膜時基板上において２ｎｍより小さい薄膜高融点金属膜を、ＰＶＤ法を用いて形成される薄膜高融点金属で挟み込んだ３層積層構造とし、成膜時基板上において合計膜厚を８ｎｍより小さくすることで、ＣＶＤ法による高融点金属を用いたバリアメタル膜とＣｕとの濡れ性を改善し、溝部（下層配線）と孔部（ヴィア）との接続歩留まりを確保することができる。
【００４５】
図５は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図５では、図１のＳｉＣ膜形成工程（Ｓ１０２）からＳｉＯ２膜形成工程（Ｓ１０８）までを示している。それ以降の工程は後述する。
【００４６】
図５（ａ）において、ＳｉＣ膜形成工程として、下層配線層が形成された基体２００上に、ＣＶＤ法によって、ＳｉＣを用いた膜厚５０ｎｍの下地炭化シリコン（ＳｉＣ）膜を堆積し、ＳｉＣ膜２７５を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。ＳｉＣ膜２７５は、エッチングストッパとしての機能も有する。ＳｉＣ膜を生成するのは難しいためＳｉＣ膜の代わりに炭酸化シリコン（ＳｉＯＣ）膜を用いても構わない。或いは、炭窒化シリコン（ＳｉＣＮ）膜、窒化シリコン（ＳｉＮ）膜を用いることができる。基体２００として、例えば、直径３００ミリのシリコンウェハ等の基板を用いる。下層配線層は、デバイス層２１０上に、下地ＳｉＣ膜２１２とｐ−ｌｏｗｋ膜２２０とキャップＳｉＯ２膜２２２とが形成された下層配線用層間絶縁膜に、バリアメタル膜２４０とシード膜２５０とＣｕ膜２６０とが形成されている。デバイス層２１０には、コンタクトプラグ、或いは、その他の層が形成されていても構わない。
【００４７】
図５（ｂ）において、ポーラスｌｏｗ−ｋ（ｐ−ｌｏｗｋ）膜形成工程として、基体２００の上に形成された前記ＳｉＣ絶縁膜形成工程により形成されたＳｉＣ膜２７５の上に多孔質の絶縁性材料を用いたｐ−ｌｏｗｋ膜２８０を２５０ｎｍの厚さで形成する。ｐ−ｌｏｗｋ膜２８０を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ｐ−ｌｏｗｋ膜２８０の材料としては、例えば、多孔質のメチルシルセスキオキサン（ｍｅｔｈｙｌ  ｓｉｌｓｅｑｕｉｏｘａｎｅ：ＭＳＱ）を用いることができる。また、その形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ  ｏｎ  ｄｉｅｌｅｃｔｉｃ  ｃｏａｔｉｎｇ号と氏名又は名称、代理人の氏名、）法を用いることができる。例えば、スピナーの回転数は９００ｍｉｎ−１（９００ｒｐｍ）で成膜する。このウェハをホットプレート上で窒素雰囲気中２５０℃の温度でベークを行い、最終的にホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行なう。ＭＳＱの材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。例えば、密度が０．７ｇ／ｃｍ３で比誘電率ｋが１．８となる。ｌｏｗ−ｋ膜のＳｉとＯとＣの組成比は、Ｓｉが２５から３５％の範囲、Ｏが４５から５７％の範囲、Ｃが１３から２４％の範囲にある物性値を有するｐ−ｌｏｗｋ膜２８０が得られる。
【００４８】
そして、Ｈｅプラズマ処理工程として、このｐ−ｌｏｗｋ膜２８０表面をヘリウム（Ｈｅ）プラズマ照射によって表面改質する。Ｈｅプラズマ照射によって表面が改質されることで、ｐ−ｌｏｗｋ膜２８０とｐ−ｌｏｗｋ膜２８０上に形成する後述するキャップ膜としてのＣＶＤ−ＳｉＯ２膜２８４との接着性を改善することができる。ガス流量は、例えば、１．７Ｐａ・ｍ３／ｓ（１０００ｓｃｃｍ）、ガス圧力は１０００Ｐａ、高周波パワーは５００Ｗ、低周波パワーは４００Ｗ、温度は４００℃とする。キャップＣＶＤ膜をｐ−ｌｏｗｋ膜上に成膜する際は、ｐ−ｌｏｗｋ膜表面にプラズマ処理を施すことがキャップＣＶＤ膜との接着性を改善する上で有効である。プラズマガスの種類としてはアンモニア（ＮＨ３）、亜酸化窒素（Ｎ２Ｏ）、水素（Ｈ２）、Ｈｅ、酸素（Ｏ２）、シラン（ＳｉＨ４）、アルゴン（Ａｒ）、窒素（Ｎ２）などがあり、これらの中でもＨｅプラズマはｐ−ｌｏｗｋ膜へのダメージが少ないために特に有効である。また、プラズマガスはこれらのガスを混合したものでも良い。例えば、Ｈｅガスは他のガスと混合して用いると効果的である。
【００４９】
図５（ｃ）において、ＳｉＯ２膜形成工程として、前記Ｈｅプラズマ処理を行った後、キャップ膜として、ＣＶＤ法によってｐ−ｌｏｗｋ膜２８０上にＳｉＯ２を膜厚５０ｎｍ堆積することで、ＳｉＯ２膜２８４を形成する。ＳｉＯ２膜２８４を形成することで、直接リソグラフィを行うことができないｐ−ｌｏｗｋ膜２８０を保護し、ｐ−ｌｏｗｋ膜２８０にパターンを形成することができる。かかるキャップＣＶＤ膜は、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＯＣ膜、ＳｉＣＮ膜などがあるが、ダメージ低減の観点からはＳｉＯ２膜が優れ、低誘電率化の観点からはＳｉＯＣ膜が、耐圧向上の観点からはＳｉＣ膜やＳｉＣＮ膜が優れている。さらに、ＳｉＯ２膜とＳｉＣ膜の積層膜、もしくはＳｉＯ２膜とＳｉＣＯ膜の積層膜、もしくはＳｉＯ２膜とＳｉＣＮ膜の積層膜を用いることができる。さらにキャップＣＶＤ膜の一部、もしくは全てが後述する平坦化工程において化学機械研磨（ケミカル・メカニカル・ポリッシング：chemical mechanical polishing：ＣＭＰ）により除去されても良い。キャップ膜を除去することで誘電率をさらに低減することができる。キャップ膜の厚さとしては１０ｎｍから１５０ｎｍが良く、１０ｎｍから５０ｎｍが実効的な比誘電率を低減する上で効果的である。
【００５０】
以上の説明において、層間絶縁膜は、比誘電率が３．５以下のｌｏｗ−ｋ膜でなくても構わないが、ｌｏｗ−ｋ膜、特に、比誘電率ｋが２．５以下、空孔率が３０％以上の多孔質のｐ−ｌｏｗｋ膜を含む場合に特に有効である。
【００５１】
図６は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図６では、図１の開口部形成工程（Ｓ１１０）からエッチバック工程（Ｓ１１４）までを示している。それ以降の工程は後述する。
【００５２】
図６（ａ）において、開口部形成工程として、リソグラフィ工程とドライエッチング工程でダマシン配線を作製するための配線溝構造である開口部１５０をＳｉＯ２膜２８４とｐ−ｌｏｗｋ膜２８０内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＳｉＯ２膜２８４の上にレジスト膜が形成された基体２００に対し、露出したＳｉＯ２膜２８４とその下層に位置するｐ−ｌｏｗｋ膜２８０を、下地ＳｉＣ膜２７５をエッチングストッパとして異方性エッチング法により除去して開口部１５０を形成すればよい。異方性エッチング法を用いることで、基体２００の表面に対し、略垂直に開口部１５０を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５０を形成すればよい。
【００５３】
図６（ｂ）において、拡散防止膜形成工程の一例であるポアシーリング工程として、前記開口部形成工程により形成された開口部１５０及びＳｉＯ２膜２８４表面に、ＣＶＤ法によって、ＳｉＣを用いた開口部壁面での膜厚が５ｎｍとなるまでＳｉＣ膜を堆積し、ＳｉＣ膜２３０を形成する。ここでは、形成のし易さの観点から高密度プラズマを用いたＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。後述するバリアメタル膜、特に、ＰＶＤ法による第１のバリアメタル膜の膜厚を薄くするため、ＣＶＤ法（ＡＬＤ法）による第２のバリアメタル膜形成の際の成膜ガスのｐ−ｌｏｗｋ膜２８０への拡散を防止することが困難となる。また、ＰＶＤ法及びＣＶＤ法によるバリアメタル膜の積層膜合計膜厚を８ｎｍ未満とするため、バリアメタル膜だけではその後堆積させるＣｕのｐ−ｌｏｗｋ膜２８０への拡散を防止することが困難となる。そこで、ｐ−ｌｏｗｋ膜２８０壁面にサイドウォールとなるＳｉＣ膜２３０を形成することで、バリアメタル膜と共に、ＣＶＤ成膜ガスのｐ−ｌｏｗｋ膜２８０への拡散、及びＣｕのｐ−ｌｏｗｋ膜２８０への拡散を防止することができる。
【００５４】
図７は、ＣＶＤ装置の概念図である。
図７において、装置３５０では、チャンバ３００の内部にて、基体２００上、さらに言えば、基板上に前工程までの処理が施された基体１０を下部電極３１０を兼ねた所定の温度に制御された基板ホルダの上に設置する。そして、チャンバ３００の内部に上部電極３２０内部から成膜ガスを供給する。真空ポンプ３３０により所定の成膜圧力になるように真空引きされたチャンバ３００の内部の上記上部電極３２０と下部電極３１０との間に高周波電源を用いてプラズマを生成させる。そして、基体１０をガスのプラズマの雰囲気に晒し、化学気相成長させることで開口部１５０内面及び基体１０の上面にＳｉＣを成膜し、ＳｉＣ膜２３０を形成する。前記ＳｉＣ膜２３０の膜厚を５ｎｍで形成することで、その後に形成される配線やビアの断面積を大きくすることができる。配線やビアの断面積を大きくすることができるので、配線抵抗やビア抵抗の増加を防ぐことができる。よって、配線抵抗やビア抵抗が増加して、半導体装置の動作速度を低下させてしまうことを防ぐことができる。さらに、配線抵抗やビア抵抗の増加を防ぐことにより半導体装置の動作に高い電源電圧が必要となることを防ぎ、消費電力の増加を防止することができる。薄く形成することで層間絶縁膜としての誘電率の上昇を防ぐことができる。
【００５５】
特に、比誘電率ｋが２．５以下の場合、ヴィア部に露出したｐ−ｌｏｗｋ膜の側壁が、ＣＶＤ膜で被覆されていることが望ましい。その理由は、比誘電率が２．５以下の場合はポーラス膜であることが多く、ポアシーリングをＣｕ配線の側壁で行うことが有効だからである。特に、ＡＬＤ法を含むＣＶＤ法によってバリアメタル膜を成膜する場合は有効である。ＣＶＤ膜の膜厚は、ここでは、壁面で５ｎｍとしているが、基体上で２０ｎｍ以下になるように形成することが望ましい。厚すぎると壁面での膜厚が厚くなり配線幅が狭くなる。その結果、配線抵抗に影響するため、配線や接続配線となるビアの断面積を大きくして配線抵抗やビア抵抗（接続抵抗）を下げることが望ましい。ポアシーリング用のＣＶＤ膜の種類としては、シリコン化合物、特に窒化膜或いは炭化膜であるＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜が望ましい。特に、低誘電率の観点からＳｉＣ膜が最適である。
【００５６】
図６（ｃ）において、エッチバック工程として、開口部１５０の底面に形成されて残っていたＳｉＣ膜２３０とＳｉＯ２膜２８４上のＳｉＣ膜２３０とをエッチバックにより除去する。そして、ＳｉＣ膜２３０をエッチバックにより除去する際、同時に、開口部１５０の底面に形成されて残っていたＳｉＣ膜２７５をエッチバックにより除去する。開口部１５０の底面に形成されて残っていたＳｉＣ膜２７５を除去することで、開口部１５０の底面には、ＳｉＣ膜２７５及びＳｉＣ膜２３０が堆積しないため、その後形成される導電性材料と下層の導電性材料との導電性を低下させることを防ぐことができる。
【００５７】
図８は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図８では、図１の第１のバリアメタル膜形成工程（Ｓ１１６）から第３のバリアメタル膜形成工程（Ｓ１２０）までを示している。それ以降の工程は後述する。
図８（ａ）において、第１のバリアメタル膜形成工程として、側壁にＳｉＣ膜２３０が形成された開口部１５０及びＳｉＯ２膜２４８表面にバリアメタル材料を用いたバリアメタル膜２４１を形成する。物理気相成長法（physical vapor deposition：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内で窒化タンタル（ＴａＮ）を基体上において平均膜厚が２．５ｎｍになるように堆積し、バリアメタル膜２４１を形成する。
【００５８】
図９は、スパッタリング装置の概念図である。
チャンバ７００内を真空ポンプ７３０により真空引きして、高真空を形成し、高真空中で陰極に接続されたターゲット７２０にアルゴンイオンを衝突させ、ターゲット７２０を構成する分子（ここでは、ＴａＮ）をスパッタリング現象によりたたき出し、対向する位置において陽極に接続された、基体２００上、さらに言えば、基板上に前工程までの処理が施された基体１０に堆積させる。Ｔａターゲットを用いて窒素（Ｎ２）ガスを含む雰囲気中でスパッタリングしてもよい。
【００５９】
ＰＶＤ膜であるバリアメタル膜２４１を下層配線となるＣｕ膜２６０上に形成することにより濡れ性を改善し、下層配線とヴィアとの密着性を向上させることができる。
ここで、第１のバリアメタル膜として、バリアメタル膜２４１の基体上に堆積させる膜厚（トップ膜厚）は、３ｎｍ以下が望ましい。特に、２．５ｎｍ程度（例えば、２〜３ｎｍ）にするとなお良い。ここで、上述したように、次工程で形成されるＡＬＤ膜を挟むＰＶＤ膜の合計は６ｎｍ以下が望ましい。一方で、ＰＶＤ法を用いて制御可能な薄膜化を図るには限界がある。よって、基体上に堆積させる膜厚を片側３ｎｍ以下とすることで、ＰＶＤ法を用いた制御可能な薄膜を形成することができる。基体上に３ｎｍ以下のバリアメタル膜２４１を堆積させることで、下層配線となるＣｕ膜２６０上（すなわち、開口部１５０の底部）の膜厚（ボトム膜厚）は、トップ膜厚の６０〜７０％となり、すなわち、開口部１５０の底部には１．８〜２．１ｎｍの膜厚のバリアメタル膜２４１が形成される。よって、バリアメタル膜２４１の開口部１５０の底部に堆積させる膜厚（ボトム膜厚）は、２．１ｎｍ以下が望ましい。
【００６０】
図８（ｂ）において、第２のバリアメタル膜形成工程として、第１のバリアメタル膜２４１上にバリアメタル材料を用いたバリアメタル膜２４２を形成する。ここでは、原子層気相成長（atomic layer deposition：ＡＬＤ法、あるいは、atomic layer chemical vapor deposition：ＡＬＣＶＤ法）を含むＣＶＤ法を用いて装置内でＴａＮを基体上において平均膜厚が２ｎｍより小さくなるように堆積し、バリアメタル膜２４２を形成する。特に、１ｎｍ（１ｎｍ以上２ｎｍ未満の値）にするとなお良い。
【００６１】
図１０は、ＴａＮ膜形成工程における各ガスの供給フローを示す図である。
ここでは、バリアメタル膜２４２として、ＴａＮ膜を成膜する。まず、第２のバリアメタル膜成膜のためのメタル原料として、ペンタジエチルタンタル（Ｔａ［Ｎ（Ｃ２Ｈ５）２］５）を用い、メタル原料と反応する反応種の一例である、前記メタル原料の還元ガスとして、アンモニア（ＮＨ３）を用い、パージガスとして、水素（Ｈ２）を用いる。パージガスとして、Ｈ２を用いることで、次の反応性を高めることができる。さらに、Ｈ２は純度を高めることができるので、クリーニングに適している。
Ｔａ［Ｎ（Ｃ２Ｈ５）２］５供給工程として、Ｔａ［Ｎ（Ｃ２Ｈ５）２］５を１ｓ供給する。その後、Ｈ２供給工程として、Ｈ２を１ｓ供給してパージする。そして、ＮＨ３供給工程として、ＮＨ３を１ｓ供給する。そしてＨ２供給工程として、Ｈ２を１ｓ供給してパージする。かかる工程を１サイクルとして、成膜温度３００℃にて、１０サイクルの供給を行なう。
【００６２】
図１１は、ＡＬＤ装置の概要構成を示す図である。
図１１において、チャンバ６００の内部にて、基体２００上、さらに言えば、基板上に前工程までの処理が施された基体１０を所定の温度に制御された基板ホルダ（ウェハステージ）６１０の上に設置する。そして、チャンバ６００の内部に上部からガスを供給する。また、真空ポンプ６３０によりチャンバ６００の内部が所定の圧力になるように真空引きされる。容器６５０に入った固体のＴａ［Ｎ（（Ｃ２Ｈ５）２］５を５０〜７０℃に加熱して暖める。暖められ溶融したＴａ［Ｎ（Ｃ２Ｈ５）２］５内にキャリアガスとしてＨ２ガスを供給することで、Ｈ２と共にガス化したＴａ［Ｎ（Ｃ２Ｈ５）２］５を一種のバブリング法によりチャンバ６００に供給することができる。
【００６３】
ここで、ガス量は、Ｔａ［Ｎ（Ｃ２Ｈ５）２］５について、０．５Ｐａ・ｍ３／ｓ（３００ｓｃｃｍ）〜１．６８Ｐａ・ｍ３／ｓ（１０００ｓｃｃｍ）が望ましい。ＮＨ３について、１．６８Ｐａ・ｍ３／ｓ（１０００ｓｃｃｍ）〜３．３６Ｐａ・ｍ３／ｓ（２０００ｓｃｃｍ）が望ましい。パージガスであるＨ２について、１．６８Ｐａ・ｍ３／ｓ（１０００ｓｃｃｍ）〜３．３６Ｐａ・ｍ３／ｓ（２０００ｓｃｃｍ）が望ましい。成膜圧力は、６６５Ｐａ（５Ｔｏｒｒ）以下が望ましい。成膜温度は、２５０〜３００℃が望ましい。
【００６４】
また、ＴａＮ膜形成にあたり、メタル原料として、塩化タンタル（ＴａＣｌ５）や、ペンタジエメルタンタル（Ｔａ［Ｎ（ＣＨ３）２］５）等を用いてもよい。
【００６５】
また、メタル原料の還元ガスとして、ヒドラジン（Ｈ２ＮＮＨ２）或いは、１−１ジメチルヒドラジンや１−２ジメチルヒドラジン等のヒドラジン化合物を用いても構わない。ヒドラジン或いはヒドラジン化合物を用いることによりＮＨ３より還元作用を強くすることができる。
【００６６】
さらに、パージガスとして、アルゴン（Ａｒ）や窒素（Ｎ２）やヘリウム（Ｈｅ）を用いても構わない。Ａｒを用いることで、安価でかつ扱い易くすることができる。
【００６７】
図１２は、複数のチャンバを備えた装置の概要を説明するための概念図である。
図１２において、装置５００は、複数のチャンバ５１０，５２０，５３０を有している。カセット室５５０にウェハをセットし、搬送室５４０において、搬送ロボットが、各チャンバにウェハを搬送或いは搬出する。前記第１のバリアメタル膜成膜と前記第２のバリアメタル膜成膜と後述する第３のバリアメタル膜成膜とを真空搬送可能な同一装置内において行なうことでプロセスを安定化させることができる。或いはいずれか２つの成膜を真空搬送可能な同一装置内において行なうことでプロセスを安定化させることができる。また、外気にウェハを晒すことなく処理するため、パーティクルの付着を防止することができる。例えば、第１のバリアメタル膜成膜をチャンバ５１０にて行ない、第１のバリアメタル膜成膜をチャンバ５２０にて行なう。
【００６８】
図１３は、ＡＬＤ装置の他の概要構成例を示す図である。
図１１における装置では、チャンバ６００上部から基体１０の大きさに関わらず、また、ガスの進行方向に関わらずガスを供給しているが、図１３に示すように、基体１０と平行する平板となるシャワーヘッド６２０から基体１０全面に向けて均一にガスを供給するように構成するとなお良い。その他の構成は、図１１と同様であるので省略する。
【００６９】
図８（ｃ）において、第３のバリアメタル膜形成工程として、第２のバリアメタル膜２４２上にバリアメタル材料を用いたバリアメタル膜２４３を形成する。物理気相成長法（physical vapor deposition：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内で窒化タンタル（ＴａＮ）を基体上において平均膜厚が２．５ｎｍになるように堆積し、バリアメタル膜２４３を形成する。装置構成は、図８（ａ）における第１のバリアメタル膜形成工程と同様で構わないため省略する。
【００７０】
ＰＶＤ膜であるバリアメタル膜２４３をＡＬＤ膜であるバリアメタル膜２４２上に形成することにより、バリアメタル膜２４３上に形成される後述するＣｕヴィアとの濡れ性を改善し、下層配線とヴィアとの密着性を向上させることができる。
ここで、第３のバリアメタル膜として、バリアメタル膜２４３の基体上に堆積させる膜厚（トップ膜厚）は、３ｎｍ以下が望ましい。特に、２．５ｎｍ程度（例えば、２〜３ｎｍ）にするとなお良い。上述したように、ＡＬＤ膜を挟むＰＶＤ膜の合計は６ｎｍ以下が望ましい。一方で、ＰＶＤ法を用いて制御可能な薄膜化を図るには限界がある。よって、基体上に堆積させる膜厚を片側３ｎｍ以下とすることで、ＰＶＤ法を用いた制御可能な薄膜を形成することができる。基体上に３ｎｍ以下のバリアメタル膜２４３を堆積させることで、開口部１５０の底部の膜厚（ボトム膜厚）は、トップ膜厚の６０〜７０％となり、すなわち、開口部１５０の底部には１．８〜２．１ｎｍの膜厚のバリアメタル膜２４３が形成される。よって、バリアメタル膜２４３の開口部１５０の底部に堆積させる膜厚（ボトム膜厚）は、２．１ｎｍ以下が望ましい。
【００７１】
以上のように、第１と第２と第３のバリアメタル膜のトップ膜厚の合計は、８ｎｍより小さいことが望ましい。さらに、ＡＬＤ膜では、形成位置における膜厚変化が小さいことから、第２のバリアメタル膜のボトム膜厚も２ｎｍより小さいことが望ましく、第１と第２と第３のバリアメタル膜のボトム膜厚の合計は、６．２ｎｍより小さいことが望ましい。
【００７２】
また、前記第２のバリアメタル膜２４２の膜厚が、前記第１と第３のバリアメタル膜のいずれの膜厚よりも薄くなるように形成することより、薄膜化を図りながらＰＶＤ法を用いた制御可能な実効性のあるＰＶＤ膜を形成することができる。
【００７３】
以上の説明において、バリアメタル材料として、ＴａＮを用いているが、これに限るものではなく、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）とその窒化膜、またはその合金あっても構わない。例えば、ＴａＮの他、炭化窒化タンタル（ＴａＣＮ）、窒化タングステン（ＷＮ）、炭化窒化タングステン（ＷＣＮ）、窒化チタン（ＴｉＮ）等の高融点金属の窒化膜或いは窒化炭素膜、或いは、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）単体であっても構わない。或いは、タンタルシリサイド（ＴａＳｉ）、チタンシリサイド（ＴｉＳｉ）、或いは、ＷＳｉＮ等であっても構わない。或いはジルコニウム（Ｚｒ）系のバリアメタル膜であっても構わない。或いは、これらの複数の材料による積層膜であっても構わない。例えば、Ｔｉ系のバリアメタル膜のメタル原料として、テトラジエチルチタン（Ｔｉ［Ｎ（Ｃ２Ｈ５）２］４）やテトラジメチルチタン（Ｔｉ［Ｎ（ＣＨ３）２］４）や塩化チタン（ＴｉＣｌ４）を用いても構わない。Ｗ系のバリアメタル膜のメタル原料として、ＷＦ６を用いても構わない。
【００７４】
図１４は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図１４では、図１の第１のシード膜形成工程（Ｓ１２２）からめっき工程（Ｓ１２４）までを示している。それ以降の工程は後述する。
図１４（ａ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５２としてバリアメタル膜２４３が形成された開口部１５０内壁及び基体表面に堆積（形成）させる。ここでは、シード膜２５２を膜厚７５ｎｍ堆積させた。
【００７５】
ここで、第１のバリアメタル膜形成工程からシード膜形成工程までは、連続、不連続処理（大気暴露）のいずれであっても構わない。
【００７６】
図１４（ｂ）において、めっき工程として、シード膜２５２をカソード極として、電解めっき等の電気化学成長によりＣｕ膜２６２を開口部１５０及び基体表面に堆積させる。ここでは、膜厚３００ｎｍのＣｕ膜２６２を堆積させ、堆積させた後にアニール処理を４００℃の温度で３０分間行った。
【００７７】
図１５は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図１５では、図１の平坦化工程（Ｓ１２６２）を示している。
平坦化工程として、ＣＭＰ法によってＳｉＯ２膜２８４の表面に堆積された導電部としてのヴィア層となるＣｕ膜２６２、シード膜２５２、バリアメタル膜２４１、バリアメタル膜２４２及びバリアメタル膜２４３を研磨除去することにより、図１５に示したような埋め込み構造を形成する。ＣＭＰ装置は、例えば、オービタル方式で、ノベラスシステムズ社のＭｏｍｅｎｔｕｍ３００を用いればよい。例えば、ＣＭＰ荷重は１．０３×１０４Ｐａ（１．５ｐｓｉ）、オービタル回転数は６００ｍｉｎ−１（６００ｒｐｍ）、ヘッド回転数は２４ｍｉｎ−１（２４ｒｐｍ）、スラリー供給速度は０．３Ｌ／ｍｉｎ（３００ｃｃ／分）、研磨パッドは発泡ポリウレタン製の単層パッド（ロデール社のＩＣ１０００）、ＣＭＰスラリーはＣｕ用に砥粒フリースラリー（日立化成工業製のＨＳ−Ｃ４３０−ＴＵ）、バリアメタル用にコロイダルシリカ砥粒スラリー（日立化成工業製のＨＳ−Ｔ６０５−８）を用いればよい。上述の条件でＣＭＰを行い、溝外部のＣｕ膜とバリアメタル膜を除去してダマシンＣｕ配線を形成する。
【００７８】
図１６乃至図１８は、本実施の形態において形成されるＳｉＣ膜２３０の効果を説明するための模式図である。すなわち、図１６は、比較例としてＳｉＣ膜２３０が設けられていない場合の多孔質絶縁膜（ＭＳＱ）とバリアメタル膜と配線層となるシード層及びＣｕとの接合界面を表す断面図である。同図に例示した如く、層間絶縁膜となる多孔質絶縁膜には、その誘電率を効果的に下げるために、空孔Ｖが形成されている。
【００７９】
しかし、このように多孔質の層間絶縁膜とバリアメタル層とが直接的に接触していると、図１７に表したように、バリアメタルが空孔を介して層間絶縁膜の中に拡散する。その結果として、バリアメタル層の膜厚が薄くなり、さらに連続的な薄膜状態を維持できなくなる場合もある。すると、配線層（Ｃｕ）のメタルも層間絶縁膜に拡散し、さらには半導体基板に拡散することよりトランジスタなどの信頼性が低下する。また、バリアメタルやＣｕなどの金属が入り込むことによって、層間絶縁膜の絶縁耐圧等の絶縁耐性も低下し、隣接する配線間での電流リーク等が生じ、配線による信号伝搬の信頼性が低下する。
【００８０】
これに対して、本実施の形態によれば、図１８に示すように、層間絶縁膜の表面にＳｉＣ膜２３０を設けることにより、まずはバリアメタルの層間絶縁膜への拡散を防止することができる。バリアメタルの層間絶縁膜への拡散を防止することができることにより、バリアメタル層の膜厚が薄くならず、ひいては配線材料の層間絶縁膜への拡散を防止することができる。
【００８１】
図１９は、ＴａＮとＣｕの密着性を説明するための図である。
図１９（ｂ）では、ＡＬＤ法により成膜されたＴａＮ上にＣｕを成膜した様子を示している。図１９（ｂ）では、ＡＬＤ法により成膜されたＴａＮとＣｕとの濡れ性が悪くＣｕが密着していない様子がわかる。これに対し、図１９（ａ）では、ＰＶＤ法により成膜されたＴａＮ上にＣｕを成膜した様子を示している。ここでは、撮影する際のピントを合わせるために、あえて異物（パーティクル）が付着した箇所を撮影しているが、その他の表面は平らになっていることがわかる。よって、バリアメタル膜として、ＡＬＤ膜をＰＶＤ膜で挟むことにより、下層配線側のＣｕとヴィア側のＣｕとのその間のバリアメタル膜との密着性を向上させることができる。
【００８２】
図２０は、本実施の形態におけるヴィア抵抗と累積確立との関係を示す図である。
図２０からバリアメタル膜の構成の違いによる孔パターン（ヴィア）と上下溝パターン（上層配線或いは下層配線）との間での接続抵抗と接続歩留を比較することができる。従来のＰＶＤ法を用いた高融点金属膜を成膜した場合、ヴィアの底部（トレンチ底部）の成膜膜厚が厚いため、接続抵抗値が高い（大きい）。一方、ＣＶＤ法を用いた場合には、トレンチ底部の高融点金属膜の膜厚を薄膜化することができるため、接続抵抗値は低い（小さい）が、Ｃｕとの濡れ性が劣るため、接続歩留が劣化する。本実施の形態（図２０における「ｄｅｖｅｌｏｐｍｅｎｔ」）におけるＰＶＤ／ＣＶＤ法を用いた３層の積層高融点金属膜構造を用いた場合、接続抵抗の低減と接続歩留の確保が可能となる。
【００８３】
実施の形態２．
実施の形態２では、実施の形態１に引き続き、ヴィア上に上層配線を形成する場合について説明する。
図２１は、実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。
図２１において、本実施の形態では、ヴィア上に上層配線を形成する場合に上層配線用の層間絶縁膜形成工程として、ＳｉＣ膜を形成するＳｉＣ膜形成工程（Ｓ５０２）、多孔質の絶縁性材料を用いたｐ−ｌｏｗｋ膜を形成するｐ−ｌｏｗｋ膜形成工程（Ｓ５０４）、ｐ−ｌｏｗｋ膜表面をプラズマ処理するヘリウム（Ｈｅ）プラズマ処理工程（Ｓ５０６）、ＳｉＯ２膜を形成するＳｉＯ２膜形成工程（Ｓ５０８）と、開口部を形成する開口部形成工程（Ｓ５１０）と、拡散防止膜形成工程としてのポアシーリング工程（Ｓ５１２）と、エッチバック工程（Ｓ５１４）と、バリアメタル膜形成工程として、ＰＶＤ法による第１のバリアメタル膜形成工程（Ｓ５１６）、ＣＶＤ法による第２のバリアメタル膜形成工程（Ｓ５１８）、ＰＶＤ法による第３のバリアメタル膜形成工程（Ｓ５２０）と、上層配線形成工程となる導電性材料を堆積させる導電性材料堆積工程として、シード膜形成工程（Ｓ５２２）、めっき工程（Ｓ５２４）と、平坦化工程（Ｓ５２６）という一連の工程を実施する。
【００８４】
図２２は、図２１のフローチャートに対応して実施される工程を表す工程断面図である。
図２２では、図２１のＳｉＣ膜形成工程（Ｓ５０２）からｐ−ｌｏｗｋ膜形成工程（Ｓ５０４）までを示している。それ以降の工程は後述する。
【００８５】
図２２（ａ）において、ＳｉＣ膜形成工程として、ヴィア層が形成された基体上に、ＣＶＤ法によって、ＳｉＣを用いた膜厚５０ｎｍの下地炭化シリコン（ＳｉＣ）膜を堆積し、ＳｉＣ膜２８６を形成する。その他は、図５（ａ）において説明した内容と同様で構わないため省略する。
【００８６】
図２２（ｂ）において、ポーラスｌｏｗ−ｋ（ｐ−ｌｏｗｋ）膜形成工程として、基体２００の上に形成された前記ＳｉＣ絶縁膜形成工程により形成されたＳｉＣ膜２８６の上に多孔質の絶縁性材料を用いたｐ−ｌｏｗｋ膜２８５を２５０ｎｍの厚さで形成する。ｐ−ｌｏｗｋ膜２８５を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。その他は、図５（ｂ）において説明した内容と同様で構わないため省略する。
【００８７】
そして、図５（ｂ）において説明した内容と同様、Ｈｅプラズマ処理工程として、このｐ−ｌｏｗｋ膜２８５表面をヘリウム（Ｈｅ）プラズマ照射によって表面改質する。Ｈｅプラズマ照射によって表面が改質されることで、ｐ−ｌｏｗｋ膜２８５とｐ−ｌｏｗｋ膜２８５上に形成する後述するキャップ膜としてのＣＶＤ−ＳｉＯ２膜２９０との接着性を改善することができる。
【００８８】
図２３は、図２１のフローチャートに対応して実施される工程を表す工程断面図である。
図２３では、図２１のＳｉＯ２膜形成工程（Ｓ５０８）から開口部形成工程（Ｓ５１０）までを示している。それ以降の工程は後述する。
【００８９】
図２３（ａ）において、ＳｉＯ２膜形成工程として、前記Ｈｅプラズマ処理を行った後、キャップ膜として、ＣＶＤ法によってｐ−ｌｏｗｋ膜２８５上にＳｉＯ２を膜厚５０ｎｍ堆積することで、ＳｉＯ２膜２９０を形成する。ＳｉＯ２膜２９０を形成することで、直接リソグラフィを行うことができないｐ−ｌｏｗｋ膜２８５を保護し、ｐ−ｌｏｗｋ膜２８５にパターンを形成することができる。その他は、図５（ｃ）において説明した内容と同様で構わないため省略する。
【００９０】
以上の説明において、層間絶縁膜は、比誘電率が３．５以下のｌｏｗ−ｋ膜でなくても構わないが、ｌｏｗ−ｋ膜、特に、比誘電率ｋが２．５以下、空孔率が３０％以上の多孔質のｐ−ｌｏｗｋ膜を含む場合に特に有効である点は上述した通りである。
【００９１】
図２３（ｂ）において、開口部形成工程として、リソグラフィ工程とドライエッチング工程でダマシン配線を作製するための配線溝構造である開口部１５４をＳｉＯ２膜２９０とｐ−ｌｏｗｋ膜２８５内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＳｉＯ２膜２９０の上にレジスト膜が形成された基体に対し、露出したＳｉＯ２膜２９０とその下層に位置するｐ−ｌｏｗｋ膜２８５を、下地ＳｉＣ膜２８６をエッチングストッパとして異方性エッチング法により除去して開口部１５４を形成すればよい。その他は、図６（ａ）において説明した内容と同様で構わないため省略する。
【００９２】
図２４は、図２１のフローチャートに対応して実施される工程を表す工程断面図である。
図２４では、図２１のポアシーリング工程（Ｓ５１２）からエッチバック工程（Ｓ５１４）までを示している。それ以降の工程は後述する。
【００９３】
図２４（ａ）において、拡散防止膜形成工程の一例であるポアシーリング工程として、前記開口部形成工程により形成された開口部１５０及びＳｉＯ２膜２９０表面に、ＣＶＤ法によって、ＳｉＣを用いた開口部壁面での膜厚が５ｎｍとなるまでＳｉＣ膜を堆積し、ＳｉＣ膜２３２を形成する。その他は、図６（ｂ）において説明した内容と同様で構わないため省略する。
【００９４】
図２４（ｂ）において、エッチバック工程として、開口部１５０の底面に形成されて残っていたＳｉＣ膜２３２とＳｉＯ２膜２９０上のＳｉＣ膜２３２とをエッチバックにより除去する。そして、ＳｉＣ膜２３２をエッチバックにより除去する際、同時に、開口部１５４の底面に形成されて残っていたＳｉＣ膜２８６をエッチバックにより除去する。開口部１５４の底面に形成されて残っていたＳｉＣ膜２８６を除去することで、開口部１５４の底面には、ＳｉＣ膜２８６及びＳｉＣ膜２３２が堆積しないため、その後形成される導電性材料とヴィア層の導電性材料との導電性を低下させることを防ぐことができる。
【００９５】
図２５は、図２１のフローチャートに対応して実施される工程を表す工程断面図である。
図２５では、図２１の第１のバリアメタル膜形成工程（Ｓ５１６）から第２のバリアメタル膜形成工程（Ｓ５１８）までを示している。それ以降の工程は後述する。
【００９６】
図２５（ａ）において、第１のバリアメタル膜形成工程として、側壁にＳｉＣ膜２３２が形成された開口部１５４及びＳｉＯ２膜２９０表面にバリアメタル材料を用いたバリアメタル膜２４６を形成する。ＰＶＤ法を用いてＴａＮを基体上において平均膜厚が３ｎｍ以下になるように堆積し、バリアメタル膜２４６を形成する。特に、２．５ｎｍ程度（例えば、２〜３ｎｍ）にするとなお良い。基体上に３ｎｍ以下のバリアメタル膜２４６を堆積させることで、ヴィアとなるＣｕ膜２６２上（すなわち、開口部１５４の底部）の膜厚（ボトム膜厚）は、トップ膜厚の６０〜７０％となり、すなわち、開口部１５４の底部には１．８〜２．１ｎｍの膜厚のバリアメタル膜２４６が形成される。よって、バリアメタル膜２４６の開口部１５４の底部に堆積させる膜厚（ボトム膜厚）は、２．１ｎｍ以下が望ましい。その他は、図８（ａ）において説明した内容と同様で構わないため省略する。
【００９７】
図２５（ｂ）において、第２のバリアメタル膜形成工程として、第１のバリアメタル膜２４６上にバリアメタル材料を用いたバリアメタル膜２４７を形成する。ＡＬＤ法、あるいは、ＡＬＣＶＤ法を含むＣＶＤ法を用いて装置内でＴａＮを基体上において平均膜厚が２ｎｍより小さくなるように堆積し、バリアメタル膜２４７を形成する。特に、１ｎｍ（１ｎｍ以上２ｎｍ未満の値）にするとなお良い。その他は、図８（ｂ）において説明した内容と同様で構わないため省略する。
【００９８】
図２６は、図２１のフローチャートに対応して実施される工程を表す工程断面図である。
図２６では、図２１の第３のバリアメタル膜形成工程（Ｓ５２０）からシード膜形成工程（Ｓ５２２）までを示している。それ以降の工程は後述する。
【００９９】
図２６（ａ）において、第３のバリアメタル膜形成工程として、第２のバリアメタル膜２４７上にバリアメタル材料を用いたバリアメタル膜２４８を形成する。ＰＶＤ法を用いて装置内でＴａＮを基体上において平均膜厚が３ｎｍ以下になるように堆積し、バリアメタル膜２４８を形成する。特に、２．５ｎｍ程度（例えば、２〜３ｎｍ）にするとなお良い。基体上に３ｎｍ以下のバリアメタル膜２４８を堆積させることで、開口部１５４の底部の膜厚（ボトム膜厚）は、トップ膜厚の６０〜７０％となり、すなわち、開口部１５４の底部には１．８〜２．１ｎｍの膜厚のバリアメタル膜２４８が形成される。よって、バリアメタル膜２４８の開口部１５４の底部に堆積させる膜厚（ボトム膜厚）は、２．１ｎｍ以下が望ましい。その他は、図８（ｃ）において説明した内容と同様で構わないため省略する。
【０１００】
以上のように、第１と第２と第３のバリアメタル膜のトップ膜厚の合計は、８ｎｍより小さいことが望ましい。さらに、ＡＬＤ膜では、形成位置における膜厚変化が小さいことから、第２のバリアメタル膜のボトム膜厚も２ｎｍより小さいことが望ましく、第１と第２と第３のバリアメタル膜のボトム膜厚の合計は、６．２ｎｍより小さいことが望ましい。
【０１０１】
また、前記第２のバリアメタル膜２４７の膜厚が、前記第１と第３のバリアメタル膜のいずれの膜厚よりも薄くなるように形成することより、薄膜化を図りながらＰＶＤ法を用いた制御可能な実効性のあるＰＶＤ膜を形成することができる。
【０１０２】
以上の説明において、バリアメタル材料として、ＴａＮを用いているが、これに限るものではない点は、実施の形態１と同様であるため説明を省略する。
【０１０３】
図２６（ｂ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５４としてバリアメタル膜２４８が形成された開口部１５４内壁及び基体表面に堆積（形成）させる。その他は、図１４（ａ）において説明した内容と同様で構わないため省略する。
【０１０４】
ここで、第１のバリアメタル膜形成工程からシード膜形成工程までは、連続、不連続処理（大気暴露）のいずれであっても構わない点も上述した通りである。
【０１０５】
図２７は、図２１のフローチャートに対応して実施される工程を表す工程断面図である。
図２７では、図２１のめっき工程（Ｓ５２４）から平坦化工程（Ｓ５２６）までを示している。
【０１０６】
図２７（ａ）において、めっき工程として、シード膜２５４をカソード極として、電解めっき等の電気化学成長によりＣｕ膜２６４を開口部１５４及び基体表面に堆積させ、堆積させた後にアニール処理を行なう。その他は、図１４（ｂ）において説明した内容と同様で構わないため省略する。
【０１０７】
図２７（ｂ）において、平坦化工程として、ＣＭＰ法によってＳｉＯ２膜２９０の表面に堆積された導電部としてのヴィア層となるＣｕ膜２６４、シード膜２５４、バリアメタル膜２４６、バリアメタル膜２４７及びバリアメタル膜２４８を研磨除去することにより、図２７（ｂ）に示したような埋め込み構造を形成する。その他は、図１５において説明した内容と同様で構わないため省略する。
【０１０８】
以上にように、ヴィア上に上層配線を形成する場合にも、バリアメタル膜形成において、ＣＶＤ膜をＰＶＤ膜で挟み込むサンドウィッチ構造とし、膜厚を規定することで、従来よりも薄膜化することができ、かつ、長い時間が経過した後でも低抵抗のまま配線間の歩留まりを維持させることができる。
【０１０９】
実施の形態３．
実施の形態１では、下層配線（溝パターン）上にヴィア（孔パターン）を形成し、実施の形態２では、ヴィア（孔パターン）上に上層配線（溝パターン）を形成するといった、共にシングルダマシン法を用いているが、ヴィア（孔パターン）と上層配線（溝パターン）とを一括して成膜するデュアルダマシン法を用いても有効である。
【０１１０】
以上の説明において、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いて同様の効果が得られる。
【０１１１】
また、本発明は、特に、今後、微細化が進んだ場合に特に有効となる。例えば、６５〜４５ノードの世代に特に有効である。例えば、配線ピッチが２００ｎｍ以下の世代に特に有効である。例えば、ヴィア径が１００ｎｍ以下の世代に特に有効である。例えば、低誘電率膜の比誘電率ｋが２．５以下の世代に特に有効である。例えば、低誘電率膜のポーラス径が２ｎｍ以上の世代に特に有効である。例えば、低誘電率膜の空孔率が３０％以上の世代に特に有効である。例えば、最小配線幅１００ｎｍに対し、第２配線（上層配線）とその下層に位置するヴィアとを合わせたアスペクト比が１．５以上の世代に特に有効である。
【０１１２】
以上、具体例を参照しつつ各実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【０１１３】
例えば、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【０１１４】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【０１１５】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。
【図面の簡単な説明】
【０１１６】
【図１】実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
【図２】ＡＬＤ法によるＴａＮ膜の膜厚の違いによるヴィア抵抗と累積確立との関係を示す図である。
【図３】バリアメタル膜の構成の違いによるヴィア抵抗と累積確立との関係を示す図である。
【図４】サンドウィッチ構造にしたバリアメタル膜のヴィア歩留まりとストレス時間との関係を示す図である。
【図５】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図６】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図７】ＣＶＤ装置の概念図である。
【図８】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図９】スパッタリング装置の概念図である。
【図１０】ＴａＮ膜形成工程における各ガスの供給フローを示す図である。
【図１１】ＡＬＤ装置の概要構成を示す図である。
【図１２】複数のチャンバを備えた装置の概要を説明するための概念図である。
【図１３】ＡＬＤ装置の他の概要構成例を示す図である。
【図１４】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図１５】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図１６】本実施の形態において形成されるＳｉＣ膜２３０の効果を説明するための模式図である。
【図１７】本実施の形態において形成されるＳｉＣ膜２３０の効果を説明するための模式図である。
【図１８】本実施の形態において形成されるＳｉＣ膜２３０の効果を説明するための模式図である。
【図１９】ＴａＮとＣｕの密着性を説明するための図である。
【図２０】本実施の形態におけるヴィア抵抗と累積確立との関係を示す図である。
【図２１】実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。
【図２２】図２１のフローチャートに対応して実施される工程を表す工程断面図である。
【図２３】図２１のフローチャートに対応して実施される工程を表す工程断面図である。
【図２４】図２１のフローチャートに対応して実施される工程を表す工程断面図である。
【図２５】図２１のフローチャートに対応して実施される工程を表す工程断面図である。
【図２６】図２１のフローチャートに対応して実施される工程を表す工程断面図である。
【図２７】図２１のフローチャートに対応して実施される工程を表す工程断面図である。
【図２８】従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
【図２９】ＡＬＤ法によるバリアメタルの成膜例を示すガスの供給フロー図である。
【図３０】ＡＬＤ法において、ＴａＮ膜が形成される様子を説明するための概念図である。
【図３１】ＣＶＤ法により高融点金属を用いたバリアメタル膜を成膜した半導体装置の断面図である。
【図３２】ＰＶＤ法により１０ｎｍ形成されたバリアメタル膜を通してＣｕが拡散している様子を示す図である。
【符号の説明】
【０１１７】
１０，２００  基体
２０  ＴａＲ
２２  ＴａＮ
１５０，１５４  開口部
２１０  デバイス層
２１２，２３０，２３２，２７５，２８６  ＳｉＣ膜
２２０，２８０，２８５  ｐ−ｌｏｗｋ膜
２２１，２８１  絶縁膜
２２２，２８４，２９０  ＳｉＯ２膜
２４０，２４１，２４２，２４３，２４６，２４７，２４８  バリアメタル膜
２５０，２５２，２５４  シード膜
２６０，２６２，２６４  Ｃｕ膜
３００，５１０，５２０，５３０，６００，７００  チャンバ
３１０  下部電極
３２０  上部電極
３３０，６３０，７３０  真空ポンプ
３５０，５００  装置
５４０  搬送室
５５０  カセット室
６１０  基板ホルダ
６２０  シャワーヘッド
６５０  容器
７２０  ターゲット
【図１】
2006054326.tif 000003
【図２】
2006054326.tif 000004
【図４】
2006054326.tif 000005
【図５】
2006054326.tif 000006
【図６】
2006054326.tif 000007
【図７】
2006054326.tif 000008
【図８】
2006054326.tif 000009
【図９】
2006054326.tif 000010
【図１０】
2006054326.tif 000011
【図１１】
2006054326.tif 000012
【図１２】
2006054326.tif 000013
【図１３】
2006054326.tif 000014
【図１４】
2006054326.tif 000015
【図１５】
2006054326.tif 000016
【図２０】
2006054326.tif 000017
【図２１】
2006054326.tif 000018
【図２２】
2006054326.tif 000019
【図２３】
2006054326.tif 000020
【図２４】
2006054326.tif 000021
【図２５】
2006054326.tif 000022
【図２６】
2006054326.tif 000023
【図２７】
2006054326.tif 000024
【図２８】
2006054326.tif 000025
【図２９】
2006054326.tif 000026
【図３０】
2006054326.tif 000027
【図３】
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【図１６】
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【図１７】
2006054326.tif 000030
【図１８】
2006054326.tif 000031
【図１９】
2006054326.tif 000032
【図３１】
2006054326.tif 000033
【図３２】
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