(57)【要約】【課題】プレーナ型ＭＯＳＦＥＴではオン状態での電流経路の抵抗を低減するため、ゲート電極下方のπ部の不純物濃度を高くしている。しかし、ボディ領域間が十分ピンチオフする不純物濃度では、低抵抗化が進まない問題があった。また不純物濃度が高すぎると空乏層が十分ピンチオフせず、耐圧が劣化する問題がある。【解決手段】チャネル領域間に不純物濃度の高い第１ｎ型不純物領域を設け、その下方のボディ領域間に不純物濃度の低い第２ｎ型不純物領域を設ける。それぞれの不純物濃度は空乏層が十分ピンチオフする濃度とする。チャネル領域間は間隔が狭いため、第１ｎ型不純物領域の濃度を高めることができ、低抵抗化が図れる。【選択図】    図１
2006332232.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
前記基板上に一導電型半導体層を積層したドレイン領域と、
前記半導体層表面に複数設けられた逆導電型のチャネル領域と、
前記チャネル領域内で該チャネル領域より深く設けられた逆導電型のボディ領域と、
隣り合う前記チャネル領域間に設けられた第１の一導電型領域と、
隣り合う前記ボディ領域間に設けられた第２の一導電型領域と、
前記第１の一導電型領域上方の前記半導体層表面に絶縁膜を介して設けられたゲート電極と、
前記チャネル領域表面に設けられた一導電型のソース領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１の一導電型不純物領域の底部と前記チャネル領域の底部はほぼ同一深さに位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の一導電型不純物領域の底部と前記ボディ領域の底部はほぼ同一深さに位置することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の一導電型不純物領域の幅は、前記第２の一導電型不純物領域の幅より狭いことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２の一導電型不純物領域の不純物濃度は、前記第１の一導電型不純物領域の不純物濃度より低いことを特徴とする請求項１に記載の半導体装置。
【請求項６】
オフ状態でドレイン−ソース電圧を印加時に、前記第２の一導電不純物領域に広がる空乏層がピンチオフすることを特徴とする請求項１に記載の半導体装置。
【請求項７】
一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、逆導電型のボディ領域を形成する工程と、
全面に第１絶縁膜を形成し、該第１絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側に位置し、前記ボディ領域を含む前記ドレイン領域表面に逆導電型のチャネル領域を形成する工程と、
隣り合う前記チャネル領域間の前記ドレイン領域表面に第１の一導電型不純物領域を形成する工程と、
隣り合う前記ボディ領域間に第２の一導電型不純物領域を形成する工程と、
前記チャネル領域表面に一導電型のソース領域を形成する工程と、
前記一導電型不純物領域の上方の前記ゲート電極を被覆する第２絶縁膜を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項８】
一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、逆導電型のボディ領域を形成する工程と、
前記ドレイン領域表面に第１の一導電型不純物をイオン注入する工程と、
前記ドレイン領域表面に第２の一導電型不純物をイオン注入する工程と、
全面に第１絶縁膜を形成し、該第１絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ドレイン領域表面に逆導電型不純物をイオン注入する工程と、
熱処理を行い、前記ゲート電極の両側に位置し、前記ボディ領域を含む前記ドレイン領域表面に逆導電型のチャネル領域を形成する工程と、
隣り合う前記チャネル領域間の前記ドレイン領域表面に第１の一導電型不純物領域を形成する工程と、
隣り合う前記ボディ領域間に第２の一導電型不純物領域を形成する工程と、
前記チャネル領域表面に一導電型のソース領域を形成する工程と、
前記一導電型不純物領域の上方の前記ゲート電極を被覆する第２絶縁膜を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記第１の一導電型不純物領域と前記第２の一導電型不純物領域は、同一の熱処理工程により異なる深さに形成することを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記チャネル領域と、前記第１および第２の一導電型不純物領域は、同一の熱処理工程により形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の一導電型不純物は、前記第２の一導電型不純物より拡散係数が遅いことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記第２の一導電不純物領域は、オフ状態でドレイン−ソース電圧を印加時に前記チャネル領域から広がる空乏層がピンチオフする不純物濃度に形成されることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特にＶＤＳＳ耐圧を向上させた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
いわゆるプレーナ構造のＭＯＳＦＥＴでは、隣り合うチャネル領域間のｎ−型エピタキシャル層表面にエピタキシャル層より不純物濃度の高いｎ型不純物層を配置する技術が知られている。ｎ型不純物層は、ＭＯＳＦＥＴがオン状態でのソース―ドレイン間抵抗を低減させる効果がある（例えば特許第２６２２３７８号参照。）。
【０００３】
図９および図１０を参照して、従来の半導体装置及びその製造方法を、ＭＯＳＦＥＴを例に説明する。
【０００４】
図９の如く、ｎ＋型のシリコン半導体基板２１の上にｎ−型のエピタキシャル層を積層するなどしてドレイン領域２２を設け、その表面に複数のｐ型のチャネル領域２４を設ける。隣り合うチャネル領域２４間のｎ−型エピタキシャル層表面にはゲート絶縁膜３１を介してゲート電極３３が設けられる。ゲート電極３３はその周囲を層間絶縁膜３６で被覆される。また、チャネル領域２４表面にはｎ＋型のソース領域３５が設けられ、ソース電極３８とコンタクトする。
【０００５】
チャネル領域２４内には、寄生バイポーラトランジスタ動作を抑制するため、チャネル領域２４より深いボディ領域２３が設けられ、チャネル領域２４およびボディ領域２３間のドレイン領域２２表面（以下この領域をπ部４５と称する）にはｎ型不純物層４０を配置する。
【０００６】
図１０を参照し、上記のＭＯＳＦＥＴの製造方法の一例を説明する。
【０００７】
ｎ＋型基板２１上のｎ−型のエピタキシャル層２２にｐ型のボディ領域２３を形成し、全面にｎ型の不純物（例えばリン：Ｐ）をイオン注入する（図１０（Ａ））。その後、ゲート酸化膜３１およびゲート電極３３を形成し、ゲート電極３３をマスクとしてｐ型不純物（例えばボロン：Ｂ）をイオン注入する（図１０（Ｂ））。その後熱処理によりｎ型不純物およびｐ型不純物を拡散して、ｎ型不純物層４０およびチャネル領域２４を形成する。チャネル領域２４表面にはソース領域を形成する（図１０（Ｃ））。その後、ゲート電極３３を層間絶縁膜３６で被覆し、ソース電極３８を形成して、図９の構造を得る。
【特許文献１】特許第２６２２３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のＭＯＳＦＥＴにおいて、ゲート電極３３下方のドレイン領域２２はＭＯＳＦＥＴがオン状態のときは基板垂直方向に電流を流す領域として働く。つまり、オン状態ではドレイン領域２２の抵抗が低い方が望ましいため、隣合うチャネル領域間のドレイン領域２２表面（以下この領域をπ部４５と称する）に不純物濃度の高いｎ型不純物層４０を配置している。
【０００９】
図１１は、オフ状態のＭＯＳＦＥＴを示す。尚、層間絶縁膜３６およびソース電極３８は省略する。
【００１０】
図１１（Ａ）の如く、ＭＯＳＦＥＴがオフ状態のときはドレイン−ソース電圧が印加され逆バイアスとなる。つまり、チャネル領域２４とｎ型不純物層４０のｐｎ接合から、図１２（Ａ）の破線の如く空乏層５０が拡張して空乏化し耐圧を高める。つまり、ドレイン領域２２の低抵抗化を図るためにはπ部４５（ｎ型不純物層４０）の不純物濃度が高い方が良いが、オフ状態で空乏層５０をピンチオフする程度が限界である。そこで、ｎ型不純物層４０の不純物濃度は、例えば１×１０１６ｃｍ−３以下としている。しかし、図１１（Ａ）の如く、ｎ型不純物層４０がチャネル領域２４と同等の深さの場合には、π部４５の低抵抗化が不十分である。
【００１１】
図１１（Ｂ）は、π部４５の抵抗を低減するため、ｎ型不純物層４０をチャネル領域２４より深くした構造である。ｎ型不純物層４０の不純物濃度を高めると抵抗は低減できるが、チャネル領域２４間のピンチオフが不十分となる。したがって、チャネル領域２４間で十分ピンチオフする程度の不純物濃度（１×１０１６ｃｍ−３以下）とし、ｎ型不純物層４０をチャネル領域２４より深く形成することで、π部４５の抵抗を低減することが考えられる。
【００１２】
しかし、ボディ領域２３はチャネル領域２４の中央付近に設けられるため、ボディ領域２３の底部ではその距離がチャネル領域２４間より広くなる。つまり、空乏層５０はチャネル領域２４間では十分ピンチオフするが、ボディ領域間２３でのピンチオフが不十分となり、耐圧の劣化を引き起こす。
【００１３】
また、このように空乏層５０が広がった場合には、例えばａ点において空乏層５０が電界集中しやすくなる。つまりこれによっても耐圧が劣化する問題がある。
【００１４】
更に、ｎ型不純物層４０の深さをボディ領域２３と同等とし（図１１（Ｂ））、ｎ型不純物層４０の不純物濃度を、ボディ領域２３間が十分ピンチオフする程度の不純物濃度にする方法も考えられる。
【００１５】
しかし、前述の如くボディ領域２３の間隔はチャネル領域２４の間隔より広い。従って、例えばチャネル領域２４間が前述の如く１×１０１６ｃｍ−３以下でピンチオフする場合には、それよりｎ型不純物層４０の不純物濃度を低減することになる。従って、オン状態においてπ部４５の低抵抗化が不十分となってしまう問題がある。
【課題を解決するための手段】
【００１６】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板と、前記基板上に一導電型半導体層を積層したドレイン領域と、前記半導体層表面に複数設けられた逆導電型のチャネル領域と、前記チャネル領域内で該チャネル領域より深く設けられた逆導電型のボディ領域と、隣り合う前記チャネル領域間に設けられた第１の一導電型領域と、隣り合う前記ボディ領域間に設けられた第２の一導電型領域と、前記第１の一導電型領域上方の前記半導体層表面に絶縁膜を介して設けられたゲート電極と、前記チャネル領域表面に設けられた一導電型のソース領域と、を具備することにより解決するものである。
【００１７】
第２に、一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、逆導電型のボディ領域を形成する工程と、全面に第１絶縁膜を形成し、該第１絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側に位置し、前記ボディ領域を含む前記ドレイン領域表面に逆導電型のチャネル領域を形成する工程と、隣り合う前記チャネル領域間の前記ドレイン領域表面に第１の一導電型不純物領域を形成する工程と、隣り合う前記ボディ領域間に第２の一導電型不純物領域を形成する工程と、前記チャネル領域表面に一導電型のソース領域を形成する工程と、前記一導電型不純物領域の上方の前記ゲート電極を被覆する第２絶縁膜を形成する工程と、を具備することにより解決するものである。
【００１８】
第３に、一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、逆導電型のボディ領域を形成する工程と、前記ドレイン領域表面に第１の一導電型不純物をイオン注入する工程と、前記ドレイン領域表面に第２の一導電型不純物をイオン注入する工程と、全面に第１絶縁膜を形成し、該絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記ドレイン領域表面に逆導電型不純物をイオン注入する工程と、熱処理を行い、前記ゲート電極の両側に位置し、前記ボディ領域を含む前記ドレイン領域表面に逆導電型のチャネル領域を形成する工程と、隣り合う前記チャネル領域間の前記ドレイン領域表面に第１の一導電型不純物領域を形成する工程と、隣り合う前記ボディ領域間に第２の一導電型不純物領域を形成する工程と、前記チャネル領域表面に一導電型のソース領域を形成する工程と、前記一導電型不純物領域の上方の前記ゲート電極を被覆する第２絶縁膜を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１９】
本発明によれば、第１に、π部に不純物濃度の異なる第１および第２ｎ型不純物領域を設けることにより、π部の低抵抗化と耐圧の確保を実現できる。すなわち、チャネル領域間はボディ領域間より間隔が狭く、空乏層の拡張幅が狭くてもピンチオフすることができる。従って、チャネル領域と同等の深さの第１ｎ型不純物領域を設け、第１ｎ型不純物領域の下方でボディ領域間にボディ領域と同等の深さの第２ｎ型不純物領域を設ける。そして、第１ｎ型不純物領域の不純物濃度を、第２ｎ型不純物領域の不純物濃度より高くする。第２ｎ型不純物領域は、ボディ領域間の空乏層が十分ピンチオフする不純物濃度（１．０×１０１６ｃｍ−３以下）とする。これにより、π部の低抵抗化を実現し、且つ耐圧の劣化を防止できる。
【００２０】
第２に、第１ｎ型不純物領域は拡散速度が遅い不純物（例えばヒ素）をイオン注入し、第２ｎ型不純物領域は、それよりも拡散速度が速い不純物（例えばリン）をイオン注入する。そして、１度の熱処理工程でこれらの不純物を同時に拡散し、第１ｎ型不純物領域と第２ｎ型不純物領域を同時に形成できる。従って、製造工程を複雑にすることなく、第１および第２ｎ型不純物領域を形成できる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施の形態を、ｎチャネル型のＭＯＳＦＥＴを例に図１から図８を参照して説明する。  
【００２２】
図１は、本実施形態のＭＯＳＦＥＴの構造を示す断面図である。図は１つのセルを示す断面図であり、これが複数配置されてＭＯＳＦＥＴを構成する。
【００２３】
ＭＯＳＦＥＴは、半導体基板１と、半導体層２と、ボディ領域３と、チャネル領域４と、ゲート絶縁膜１１と、ゲート電極１３と、第１の一導電型不純物領域１２と、第２の一導電型不純物領域１４と、ソース領域１５とを有する。
【００２４】
ｎ＋型のシリコン半導体基板１の上に、例えばｎ−型エピタキシャル層２を積層するなどしてドレイン領域を設ける。ｎ−型エピタキシャル層２表面にはｐ型のチャネル領域４が設けられる。チャネル領域４は、イオン注入及び拡散によりエピタキシャル層２表面に複数設けられたｐ型不純物領域である。また、チャネル領域４のほぼ中央付近のドレイン領域２表面には、寄生バイポーラ動作を防止するボディ領域３が設けられる。ボディ領域３は、チャネル領域４より高濃度のｐ型不純物領域であり、チャネル領域４より深く設けられる。尚、半導体基板２に不純物拡散によって低抵抗層１を形成する場合もある。
【００２５】
ｎ−型エピタキシャル層２表面にゲート酸化膜１１が設けられゲート酸化膜１１上にゲート電極１３を配置する。ゲート電極１３の少なくとも側面は層間絶縁膜１６により被覆される。ゲート電極１３は例えば平面パターンにおいてストライプ状に配置され、チャネル領域４もその両側にストライプ状に配置される。
【００２６】
ソース領域１５はチャネル領域４に設けられた高濃度のｎ型の不純物領域であり、ゲート電極１３の下方の一部と外側に配置される。層間絶縁膜１６間のコンタクトホールＣＨを介してソース電極１８とコンタクトする。
【００２７】
ゲート電極１３下方のｎ−型エピタキシャル層２表面には、第１ｎ型不純物領域１２および第２ｎ型不純物領域１４を設ける。第１ｎ型不純物領域１２は、例えばヒ素（Ａｓ）をイオン注入および拡散して隣り合うチャネル領域２間に設けられ、その底部とチャネル領域４の底部はほぼ同一深さに位置する。そして、第１ｎ型不純物領域１２の不純物濃度は１．８×１０１６ｃｍ−３程度である。
【００２８】
第２ｎ型不純物領域１４は、例えばリン（Ｐ）をイオン注入および拡散して隣り合うボディ領域３間に設けられ、その底部とボディ領域３の底部はほぼ同一深さに位置する。そして、第２ｎ型不純物領域１４の不純物濃度は、１．０×１０１６ｃｍ−３以下である。
【００２９】
また、図示は省略するが基板１裏面にはドレイン電極が形成される。
【００３０】
図１（Ｂ）は、オフ状態でドレイン−ソース電圧を印加した場合の空乏層５０の様子を示す断面図である。尚、層間絶縁膜１６およびソース電極１８は省略している。
【００３１】
本実施形態では、第１ｎ型不純物領域１２および第２ｎ型不純物領域１４内に図の破線の如く空乏層５０が広がり、ピンチオフする。
【００３２】
ここで、最も離間しているチャネル領域４底部の距離ｄ１＝４２μｍ程度とし、最も離間しているボディ領域３底部の距離ｄ２＝７６μｍ程度とする。
【００３３】
チャネル領域４間はその距離ｄ１が狭いため、第１ｎ型不純物領域１２は、１．８×１０１６ｃｍ−３程度の不純物濃度で十分ピンチオフする。一方ボディ領域３の距離ｄ２はｄ１より広く、第２ｎ型不純物領域１４は、１．０×１０１６ｃｍ−３以下の不純物濃度で十分ピンチオフする。
【００３４】
つまり、ボディ領域３底部まで、第１および第２ｎ型不純物領域１２、１４を配置でき、π部４５の抵抗を低減できる。また、従来のｎ型不純物層４０（不純物濃度：１．０×１０１６ｃｍ−３、ボディ底部まで形成した場合）の場合と比較して、第１ｎ型不純物濃度１２の不純物濃度が高い分、π部４５の抵抗をより低減できる。
【００３５】
更に、ボディ領域３底部まで十分ピンチオフするので、第２ｎ型不純物領域１４とドレイン領域２の界面において、空乏層５０が電界集中するポイント（図１１（Ｂ）ａ点）の発生を抑制でき、耐圧の劣化を回避できる。
【００３６】
図２から図８を参照し、上記のＭＯＳＦＥＴの製造方法について説明する。
【００３７】
第１工程（図２参照）：一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、逆導電型のボディ領域を形成する工程。
ｎ＋型シリコン半導体基板１にｎ−型のエピタキシャル層を積層するなどしてドレイン領域２を形成する。ｐ型不純物をイオン注入し、熱処理（例えば１１５０℃、４８０分）により拡散し、ボディ領域３を形成する。
【００３８】
第２工程（図３参照）：ドレイン領域表面に第１の一導電型不純物および第２の一導電型不純物をイオン注入する工程。
【００３９】
全面にダミー酸化膜５を形成し、ダミー酸化膜５を介して全面に第１ｎ型不純物である例えばヒ素（Ａｓ）をイオン注入する。注入条件は、加速エネルギー：２００ｋｅＶ、ドーズ量：１．４×１０１２ｃｍ−２である。これにより、第１ｎ型不純物注入領域６が形成される（図３（Ａ））。引き続き第２ｎ型不純物である例えばリン（Ｐ）をイオン注入する。注入条件は、加速エネルギー：１１０ｋｅＶ、ドーズ量：８．０×１０１１ｃｍ−２であるこれにより第２ｎ型不純物注入領域７が形成される（図３（Ｂ））。
【００４０】
第３工程（図４参照）：全面に絶縁膜を形成し、絶縁膜上にゲート電極を形成する工程。
【００４１】
ダミー酸化膜５をフッ酸（ＨＦ）等により除去する。その後、全面を熱酸化（１０００℃程度）し、ゲート酸化膜１１を閾値に応じて例えば厚み約数百Åに形成する。
【００４２】
ＬＰＣＶＤ法により全面にノンドープのポリシリコン層を堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。所望のパターンのレジスト膜をマスクとしてドライエッチし、ゲート電極１３を形成する。尚、不純物がドープされたポリシリコンを全面に堆積後、パターンニングしてゲート電極１３を形成してもよい。
【００４３】
第４工程（図５参照）：ゲート電極をマスクとしてドレイン領域表面に逆導電型不純物をイオン注入する工程。
【００４４】
ゲート電極１３をマスクとしてｎ−型エピタキシャル層２表面にチャネル領域を形成するｐ型の不純物（例えばボロン：Ｂ）をイオン注入し、ｐ型不純物注入領域１０を形成する。注入条件は、例えば加速エネルギー：８０ＫｅＶ、ドーズ量：２×１３ｃｍ−２である。
【００４５】
第５工程（図６参照）：熱処理を行い、逆導電型のチャネル領域と、第１の一導電型不純物領域および第２の一導電型不純物領域を形成する工程。
【００４６】
熱処理（１１５０℃、１８０分）を行い、ｎ型不純物およびｐ型不純物を拡散する。第１ｎ型不純物注入領域６が拡散により第１ｎ型不純物領域１２となり、第２ｎ型不純物注入領域７が拡散により第２ｎ型不純物領域１４となる。又同時に、ｐ型不純物注入領域１０が拡散によりチャネル領域４となる。
【００４７】
第１ｎ型不純物領域１２および第２ｎ型不純物領域１４は、ヒ素がリンより拡散速度が遅いため、一度の熱処理で異なる深さに形成される。
【００４８】
これにより、ゲート電極１３の両側に位置するチャネル領域４が形成され、チャネル領域４のほぼ中央にボディ領域３が配置される。
【００４９】
そして、隣り合うチャネル領域４間のドレイン領域２には、チャネル領域４と同程度の深さの第１ｎ型不純物領域１２が設けられる。第１ｎ型不純物領域１２の不純物濃度は、１．８×１０１６ｃｍ−３程度である。
【００５０】
また、隣り合うボディ領域３間のドレイン領域２には、ボディ領域３と同程度の深さの第２ｎ型不純物領域１４が設けられる。第２ｎ型不純物領域１２の不純物濃度は、１．０×１０１６ｃｍ−３程度である。
【００５１】
ここでは、一例としてチャネル領域４が最も離間する底部の間隔ｄ１を４２μｍ程度とし、ボディ領域３の底部の間隔ｄ２を７６μｍ程度とする。そして、本実施形態の注入条件で第１ｎ型不純物領域１２および第２ｎ型不純物領域１４を形成することにより、π部４５に延びる空乏層を十分ピンチオフさせることができる。
【００５２】
第６工程（図７参照）：チャネル領域表面に一導電型のソース領域を形成する工程。
【００５３】
新たなレジスト膜ＰＲによりチャネル領域４の一部が露出するマスクを形成し、ｎ型不純物（例えばヒ素：Ａｓ）をイオン注入する。注入エネルギー１００ＫｅＶ程度、ドーズ量５×１０１５ｃｍ−２程度とする。（図７（Ａ））。
【００５４】
その後全面に、層間絶縁膜となるＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜１６’をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃未満、６０分程度）により、ｎ型不純物を拡散し、ソース領域１５を形成する（図７（Ｂ））。
【００５５】
第７工程（図８参照）：一導電型不純物領域の上方のゲート電極を被覆する第２絶縁膜を形成する工程。
【００５６】
新たなレジスト膜（不図示）をマスクにして絶縁膜１６’をエッチングし、ゲート電極１３を被覆する層間絶縁膜１６を残すと共に、コンタクトホールＣＨを形成する。
【００５７】
その後、全面にバリアメタル層（不図示）を形成し、アルミニウム合金を２００００〜５００００Å程度の膜厚にスパッタする。合金化熱処理を行い所望の形状にパターンニングしたソース電極１８を形成し、図１に示す最終構造を得る。
【００５８】
以上、本発明の実施の形態ではｎチャネル型のＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施できる。またこれに限らず、ＩＧＢＴをはじめ絶縁ゲート型の半導体素子であれば同様に実施でき同様の効果が得られる。
【図面の簡単な説明】
【００５９】
【図１】本発明の半導体装置を説明する断面図である。
【図２】本発明の半導体装置の製造方法を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】従来の半導体装置を説明する断面図である。
【図１０】従来の半導体装置の製造方法を説明する断面図である。
【図１１】従来の半導体装置を説明する断面図である。
【符号の説明】
【００６０】
１    ｎ＋型半導体基板
２    ｎ−型エピタキシャル層（ドレイン領域）
３    ボディ領域
４    チャネル領域
１１  ゲート酸化膜
１２  第１ｎ型不純物領域
１３  ゲート電極
１４  第２ｎ型不純物領域
１５  ソース領域
１６  層間絶縁膜
１８  ソース電極
２１  ｎ＋半導体基板
２２  ｎ−型エピタキシャル層（ドレイン領域）
２４  チャネル領域
３１  ゲート酸化膜
３３  ゲート電極
３５  ソース領域
３６  層間絶縁膜
３８  ソース電極
４０  ｎ型不純物層
４５  π部
５０  空乏層
【図１】
2006332232.tif 000003
【図２】
2006332232.tif 000004
【図３】
2006332232.tif 000005
【図４】
2006332232.tif 000006
【図５】
2006332232.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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