(57)【要約】【課題】  ＰＷＭ信号の量子化処理時の量子化精度を向上した量子化装置及び量子化方法を提供する。【解決手段】  量子化装置（１）は、ＰＷＭ信号を入力し、入力したＰＷＭ信号を時間軸方向に所定数倍した信号を生成する増幅器（１６）と、増幅器（１６）からの出力信号を受け、出力信号の”Ｈ”または”Ｌ”区間の時間幅を量子化し、デジタル信号として出力する量子化回路（６）とを備える。【選択図】  図１
2006109294.tif 000002
【特許請求の範囲】
【請求項１】
ＰＷＭ信号を入力し、その入力したＰＷＭ信号を時間軸方向に所定数倍した信号を生成する増幅器と、
該増幅器からの出力信号を受け、その出力信号のパルス幅を量子化する量子化回路と
を備えたことを特徴とする量子化装置。
【請求項２】
さらに、前記増幅器からの出力信号を受け、その出力信号のパルス幅を量子化する第２の量子化回路と、前記２つの量子化回路を制御する制御回路とを備え、
前記制御回路は、前記増幅器へ入力されるＰＷＭ信号または前記増幅器からの出力信号に基づいて前記２つの量子化回路を制御する
ことを特徴とする請求項１記載の量子化装置。
【請求項３】
前記量子化回路において量子化する際に参照されるクロック信号を生成する発振器をさらに備え、前記増幅器は遅延素子を含み、該遅延素子と前記発振器とが同じ半導体構造で生成されることを特徴とする請求項１記載の量子化装置。
【請求項４】
前記量子化回路において量子化する際に参照されるクロック信号を生成する発振器をさらに備え、前記増幅器は遅延素子を含み、該遅延素子と前記発振器とが同じ回路特性を持つよう生成されることを特徴とする請求項１記載の量子化装置。
【請求項５】
前記増幅器はＲＳラッチ型遅延回路を備え、該ＲＳラッチ型遅延回路は遅延素子とＲＳラッチ回路を有し、前記ＲＳラッチ回路の出力信号は前記遅延素子の遅延時間だけ遅延させて前記ＲＳラッチ回路のリセット入力へ伝達されることを特徴とする請求項１記載の量子化装置。
【請求項６】
アナログ信号の時間軸方向の幅を量子化しデジタル信号に変換する量子化回路の前段に配置され、ＰＷＭ信号を入力し、その入力したＰＷＭ信号を時間軸方向に所定数倍した信号を生成する
ことを特徴とする量子化用増幅器。
【請求項７】
複数段の回路系と、各段の回路系の出力の論理和を演算する加算手段とを含み、
各段の回路系は、
前記ＰＷＭ信号のオン期間またはオフ期間の幅を検出する信号幅検出回路と、
該信号幅検出回路により検出された信号幅に比例した幅を持つ信号を生成する遅延チェーン回路とを含み、
前記加算手段は、各段の回路系の出力の論理和を演算することにより前記入力したＰＷＭ信号の時間軸方向において所定数倍に増幅された信号を生成する
ことを特徴とする請求項６記載の量子化用増幅器。
【請求項８】
ＰＷＭ信号を入力し、その入力したＰＷＭ信号を時間軸方向に所定数倍した信号を生成するステップと、該所定数倍した信号のパルス幅を量子化し、デジタル信号として出力するステップと
を含むことを特徴とする量子化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログ信号をデジタル値に変換する量子化技術に関し、特に、ＰＷＭ信号のパルス幅をデジタル値に量子化するための装置及び方法に関する。
【背景技術】
【０００２】
図１０（ａ）は、ＰＷＭ信号のオン期間（”Ｈ”の区間）またはオフ期間（”Ｌ”の区間）の時間幅を量子化（デジタル化）する、従来の量子化回路の構成図である。なお、ＰＷＭ信号とは、一定周期におけるオン（”Ｈ”）期間またはオフ（”Ｌ”）期間の時間幅をアナログ信号の振幅に応じて変化させた信号である。図１０（ｂ）は従来の量子化回路の動作タイミングを説明した図である。図１０（ｂ）は、ＰＷＭ信号の区間Ｔｘの時間幅を量子化する例を示している。
【０００３】
従来、このＰＷＭ信号の時間幅を量子化（デジタル化）する場合には、ＰＷＭ信号と、所定の周期を持つ量子化クロックとの論理和（ＯＲ演算）をとり、ＰＷＭ信号の時間幅（Ｔｘ）に応じて現れるクロックの数を求めていた（図１０（ｂ）参照）。すなわち、ＯＲゲート４にてＰＷＭ信号と量子化クロックとの論理和演算を行い、ＰＷＭ信号の一周期においてＯＲゲート４の出力に現れるクロックパルスの数をカウンタ３にて計数していた。
【０００４】
量子化回路５の量子化精度（すなわち、どれくらいまで小さなＰＷＭ信号の時間幅変動を検出できるかを示す値）は量子化クロックの周期に反比例する。量子化精度より小さいアナログ値は、量子化の際に切捨てもしくは切り上げされるため、量子化結果には、量子化精度以下の誤差（量子化誤差）が含まれてしまう。以下、量子化誤差について詳細に説明する。
【０００５】
図１１(ａ)〜(ｃ)は、ＰＷＭ信号が“Ｌ”の区間（Ｔｘ）の時間幅を量子化する際の量子化誤差を説明するための図である。なお、以下の説明では、カウンタ３は量子化クロックの立ち上がりタイミングで計数するものとする。
【０００６】
図１１(ａ)を用いて、ＰＷＭ信号が”Ｈ”から“Ｌ”になった瞬間、つまり、量子化開始時に生じる量子化誤差について説明する。
【０００７】
図１１(ａ)中、量子化クロックの一周期の区間ΔＴＡ中においてＰＷＭ信号が”Ｈ”から”Ｌ”になったとする。ΔＴＡの区間であれば、ＰＷＭ信号が“L”になるタイミングが、どのタイミングであっても、カウンタ３の出力は変化しない。この場合、量子化を始める際の誤差は、最大で量子化クロックの１周期分となる。
【０００８】
図１１（ｂ）、（ｃ）は、ＰＷＭ信号が”Ｌ”から“Ｈ”になった瞬間、つまり、量子化終了時に発生する誤差を説明するための図である。図１１（ｂ）は、量子化クロックが“Ｈ”の区間においてＰＷＭ信号が”Ｌ”から“Ｈ”になる場合を示しており、ΔＴＢの区間であれば、ＰＷＭ信号が“Ｈ”になるタイミングが、どのタイミングであってもカウンタ３の出力は変更されない（「６」のままである）。また、図１１（ｃ）は、量子化クロックの“Ｌ”の区間においてＰＷＭ信号が“Ｈ”になる場合を示しており、ΔＴＣの区間であれば、ＰＷＭ信号が“Ｈ”になるタイミングが、どのタイミングであってもカウンタ３の出力は変りはない（“７”のままである）。
【０００９】
よって、量子化終了時の誤差は、最大で量子化クロックの±０．５周期となる。つまり、図１０に示す構成の量子化回路で量子化した場合、量子化結果には、量子化クロックの＋１．５〜−０．５周期分の量子化誤差が含まれる可能性がある。
【００１０】
また、量子化回路を用いた一例として、デジタルＰＬＬ（非特許文献参照）がある。デジタルＰＬＬは、従来からのアナログＰＬＬと比較して、省チップサイズ化、耐ノイズ性、プロセス変更時の置き換えが容易であるなどのメリットがある。
【非特許文献１】“A Digitally Controlled PLL for SoC Applications（Ｓｏｃアプリケーションのためのデジタル制御されたＰＬＬ）”, IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL39.NO.5,MAY 2004）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上のように量子化精度は量子化クロックの周期に反比例するため、量子化精度を上げるためには、量子化クロックの周波数を上昇させることが考えられる。しかし、量子化クロックの周波数を上げると消費電流で不利になってしまう。また、クロックの数をかぞえるカウンタ３の許容動作周波数上限による制約で、量子化クロックの周波数の上限が制限され、量子化精度が上げられない場合もあった。
【００１２】
また、ＰＬＬの重要な特性であるジッタ特性の改善には、ＰＷＭ信号である位相比較器（ＰＤ）の出力信号を量子化する際の分解能（量子化精度）を上げる必要があり、この点においても、量子化回路の量子化精度の向上が望まれる。
【００１３】
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、ＰＷＭ信号の量子化処理時の量子化精度を向上した量子化装置及び量子化方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係る量子化装置は、ＰＷＭ信号を入力し、その入力したＰＷＭ信号を時間軸方向に所定数倍した信号を生成する増幅器と、その増幅器からの出力信号を受け、その出力信号のパルス幅を量子化する量子化回路とを備える。
【００１５】
本発明に係る量子化用増幅器はアナログ信号の時間軸方向の幅を量子化しデジタル信号に変換する量子化回路の前段に配置されて使用される。量子化用増幅器はＰＷＭ信号を入力し、その入力したＰＷＭ信号を時間軸方向に所定数倍した信号を生成する。
【００１６】
本発明に係る量子化方法は、ＰＷＭ信号を入力し、入力したＰＷＭ信号を時間軸方向に所定数倍した信号を生成するステップと、所定数倍した信号のパルス幅を量子化し、デジタル信号として出力するステップとを含む。
【発明の効果】
【００１７】
本発明によれば、入力したＰＷＭ信号を時間軸方向に増幅した後に量子化回路にて量子化を行うことにより、ＰＷＭ信号に対する量子化クロックの大きさを相対的に小さくでき、実質的に量子化クロックを小さくしたのと同様に作用し、量子化精度を向上することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付の図面を参照して本発明の量子化装置及び量子化方法の実施の形態を説明する。
【００１９】
実施の形態１
（量子化装置の構成）
図１に本発明に係る量子化装置の構成を示す。量子化装置１は、ＰＷＭ信号を反転するインバータゲート２と、反転されたＰＷＭ信号を時間軸方向に増幅する遅延増幅器（量子化用増幅器）１６と、時間軸方向に増幅されたＰＷＭ信号の量子化を行う量子化回路６と、量子化クロックを生成する発振器７とを含む。
【００２０】
量子化回路６はＯＲゲート４とカウンタ３とを含む。ＯＲゲート４は遅延増幅器１６からの遅延増幅出力信号と、発振器７からの量子化クロックとの論理和を演算する。カウンタ３は、ＰＷＭ信号の一周期毎に、ＯＲゲート４の出力中に現れるパルスの数をカウントする。
【００２１】
遅延増幅器１６は量子化精度を向上させるために量子化回路６の前段に配置され、入力したＰＷＭ信号を時間軸方向に増幅する機能を有する。すなわち、遅延増幅器１６は入力したＰＷＭ信号の時間軸方向の幅を所定数倍に拡大する。
【００２２】
本実施形態では、遅延増幅器１６により元のＰＷＭ信号を時間軸方向に所定数倍し、その信号を用いて量子化回路６により量子化を行う。このように、量子化の前段においてＰＷＭ信号の時間幅を所定数倍することにより、ＰＷＭ信号に対する量子化クロックの大きさを相対的に小さくでき、実質的に量子化クロックを小さくしたのと同様の効果が得られるため、量子化精度を向上できる。
【００２３】
図２に遅延増幅器１６の詳細な構成を示す。遅延増幅器１６はＮ段（Ｎは整数、Ｎ＝１、２、３…）の回路系を含む。各段の回路系には、信号幅検出回路９、１１、１３…と、ＲＳラッチ型遅延回路１７、１８、１９…と、遅延チェーン回路１０、１２、１４…とがそれぞれ含まれる。具体的には、第１段目の回路系には、第１の信号幅検出回路９と、第１のＲＳラッチ型遅延回路１７と、第１の遅延チェーン回路１０とが含まれる。第２段目の回路系には、第２の信号幅検出回路１１と、第２のＲＳラッチ型遅延回路１８と、第２の遅延チェーン回路１２とが含まれる。第３段目の回路系には、第３の信号幅検出回路１３と、第３のＲＳラッチ型遅延回路１９と、第３の遅延チェーン回路１４とが含まれる。なお、図２は、説明の便宜上、３段目までの構成を示している。各段からの出力はＮＯＲゲート（加算器）１５で連結される。
【００２４】
信号幅検出回路９、１１、１３…は、ＰＷＭ信号のオン区間（”Ｈ”区間）またはオフ区間（”Ｌ”区間）の時間幅を検出する回路である。ＲＳラッチ型遅延回路１７、１８、１９…は、入力した信号の”Ｈ”区間のパルス幅の最小値を保証するための回路である。これらの回路の詳細は後述する。
【００２５】
遅延チェーン回路１０、１２、１４…は、信号幅検出回路９、１１、１３…による検出結果に基づき、その検出結果を反映した時間的に連続的な信号を生成する。ｎ段目の遅延チェーン回路は（ｎ−１）個の遅延素子を含む。各遅延素子は遅延時間ＴＤを持つ。例えば、第２の遅延チェーン回路１２は１個の遅延素子２０を、第３の遅延チェーン回路１４は２個の遅延素子２０を含む。
【００２６】
各段の遅延チェーン回路１０、１２、１４…からの出力及びインバータ２を介して入力したＰＷＭ信号はＮＯＲゲート１５に入力され、それらの信号の論理和が演算され、遅延増幅出力信号として出力される。遅延増幅出力信号は元のＰＷＭ信号を時間軸方向に所定倍増幅した信号となっている。
【００２７】
（信号幅検出回路）
信号幅検出回路９、１１、１３…の詳細を説明する。信号幅検出回路９、１１、１３…は、入力されたＰＷＭ信号の信号幅（パルス幅）が、遅延素子２０の遅延時間ＴＤを基準とし、その何倍であるかを検出している。例えば、第１の信号幅検出回路９は、ＰＷＭ信号の信号幅が遅延時間ＴＤの１倍以上であることを検出し、第２の信号幅検出回路１１は、ＰＷＭ信号の信号幅が遅延時間ＴＤの２倍以上であることを検出し、第３の信号幅検出回路１３はＰＷＭ信号の信号幅が遅延時間ＴＤの３倍以上であることを検出する。同様にして、ｎ段目の信号幅検出回路はＰＷＭ信号の信号幅が遅延時間ＴＤのｎ倍以上であることを検出する。
【００２８】
図４に、信号幅検出回路９、１１、１３…の具体的な構成を示す。図４に示した信号幅検出回路では、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタのドレイン、ソースを共通接続して１つのスイッチを構成している。このスイッチを２つ用いて、ＰＷＭ信号に基づき、いずれか一方のスイッチのみをオンさせることで遅延素子２０からの信号またはグランド電位を出力するようになっている。これにより、図２に示す信号幅検出回路の構成に用いられている３端子スイッチを実現できる。なお、図５に信号幅検出回路９、１１、１３…の別の構成を示す。図５では、ＡＮＤゲートを用いて信号幅検出回路を構成している。この構成によっても、図４の構成のものと論理的に同様の結果が得られる。
【００２９】
（ＲＳラッチ型遅延回路）
ＲＳラッチ型遅延回路１７、１８、１９…の構成、動作の詳細を説明する。
【００３０】
図２に示すように、第１のＲＳラッチ型遅延回路１７はＲＳラッチ１７ａと遅延素子２０を含む。第２、第３…第ｎのＲＳラッチ型遅延回路も同様の構成を有する。図６に、ＲＳラッチ型遅延回路に含まれるＲＳラッチ回路１７ａの３つの具体的な構成例を示す。図６（ａ）はＯＲゲートとＡＮＤゲートを組み合わせた例であり、図６（ｂ）は２つのＯＲゲートを組み合わせた例であり、図６（ｃ）は２つのＮＡＮＤゲートを組み合わせた例を示している。図７に、ＲＳラッチ回路１７ａの動作タイミングを示す。
【００３１】
図７に示すように、ＲＳラッチ回路１７ａは、入力Ｓが“Ｈ”となる時間幅が時間ＴＤ以下である場合、その時間幅を時間ＴＤと等しい幅に変換して出力する（同図「Ａ」で示す部分参照）。入力Ｓが“Ｈ”となる時間幅が時間ＴＤより大きい場合は、ＲＳラッチ回路１７ａは入力Ｓをそのまま出力Ｙとして出力する（同図「Ｂ」で示す部分参照）。
【００３２】
ＲＳラッチ回路１７ａの目的は、図３（ｉ）に示す第３の信号幅検出回路１３の出力信号のように、遅延時間ＴＤ以下の信号幅を、図３（ｊ）に示すような時間ＴＤの時間幅を持った信号に変換することである。このように変換するのは次の理由による。
【００３３】
第３の遅延チェーン回路１４に遅延時間ＴＤ以下の時間幅の信号が入力されると、第３の遅延チェーン回路１４の出力と遅延増幅器１６の最終出力に、遅延時間ＴＤ以下の幅のひげパルスが発生し、後段の量子化回路６が誤動作するおそれがある。これを防止するために、ＲＳラッチ回路１７ａにより、ＲＳラッチ型遅延回路の出力の最低時間幅を確保している。
【００３４】
（量子化装置の動作）
図３を参照して、図１に示す量子化装置１の動作を説明する。図３は、遅延増幅器１６の動作タイミングを示した図である。ここでは、例として時間軸方向への増幅率は２倍としている。
【００３５】
今、図３（ａ）に示すように、３．５×ＴＤ分の時間幅を持つＰＷＭ信号が入力されたとする。量子化装置１は３．５×ＴＤ分の時間幅の区間（Ｔｘ）を量子化する。ここで、ＴＤは１つの遅延素子２０の遅延時間である。
【００３６】
第１の信号幅検出回路９、第２の信号幅検出回路１１、第３の信号幅検出回路１３、…は、入力されたＰＷＭ信号が遅延時間ＴＤの何倍分の時間幅を持っているかを検出している。
【００３７】
各段の信号幅検出回路の出力は次の段の信号幅検出回路に順次入力されるため、図３（ｂ）、（ｅ）、（ｉ）に示すように、各段の信号幅検出回路の出力信号の”Ｈ”区間の開始はＰＷＭ信号の区間Ｔｘの開始を順次遅延させたタイミングとなる。また、各段の信号幅検出回路の出力信号の”Ｈ”区間の終了は、ＰＷＭ信号の区間Ｔｘの終了タイミングと一致する。つまり、各段の信号幅検出回路の出力は順次遅延されていき、出力される信号の信号幅は徐々に小さくなる。
【００３８】
本例では、ＰＷＭ信号のパルス幅が３．５×ＴＤであるため、第４の信号幅検出回路（図示せず）の出力に、信号幅（”Ｈ”の区間）が現れることはない。これは、入力信号であるＰＷＭ信号が“Ｈ”の区間だけ、第１の信号幅検出回路９、第２の信号幅検出回路１１、第３の信号幅検出回路１３の順に信号が伝達され、かつ各信号幅検出回路を経由する際に、時間ＴＤだけ信号を遅延させて伝達されるからである。この結果、入力信号であるＰＷＭ信号が、第Ｎの信号幅検出回路（Ｎは整数値）の出力まで現れた場合、その信号幅は、Ｎ×ＴＤから(Ｎ＋１)×ＴＤの間であると判断できる。本例では、図３（ｉ）に示すように、第３の信号幅検出回路１３の出力まで信号（”Ｈ”の区間）が現れているため、入力されたＰＷＭ信号の幅が３×ＴＤから４×ＴＤの間にあることを検出できる。
【００３９】
第１の信号幅検出回路９、第２の信号幅検出回路１１、第３の信号幅検出回路１３等で検出された信号（図３（ｂ）、（ｅ）、（ｉ）参照）は、第１のＲＳラッチ型遅延回路１７、第２のＲＳラッチ型遅延回路１８、第３のＲＳラッチ型遅延回路１９と、第１の遅延チェーン回路１０、第２の遅延チェーン回路１２、第３の遅延チェーン回路１４とによってそれぞれ時間軸方向に増幅される（図３（ｄ）、（ｈ）、（ｍ）参照）。
【００４０】
図３に示した例では、第３の信号幅検出回路１３まで検出された信号は、第３のＲＳラッチ型遅延回路１９を経由して第３の遅延チェーン回路１４の出力に現れるまでに、遅延素子を３つ（１９ｂ、１４ａ、１４ｂ）経由する。また、第３の遅延チェーン回路１４の出力は、各遅延素子１９ｂ、１４ａ、１４ｂの出力の論理和がとられて得られる。よって、第３の遅延チェーン回路１４の出力は、検出された３×ＴＤの時間幅に、３×ＴＤ分の遅延が加算されたのと等価な信号になる（図３（ｍ）参照）。
【００４１】
最終出力である遅延増幅出力信号は、入力信号であるＰＷＭ信号と、前述の第１の遅延チェーン回路１０、第２の遅延チェーン回路１２、第３の遅延チェーン回路１４の各出力との論理和をとるため、入力されたＰＷＭ信号を時間軸方向へ２倍に増幅したのと等価な信号になる（図３（ｎ）参照）。
【００４２】
ここで、遅延増幅器１６の誤差について考察する。上述のように、上記の量子化装置の信号幅検出回路により、３．５×ＴＤの幅を持つ入力ＰＷＭ信号の幅が３×ＴＤから４×ＴＤの間であることが検出された。このことは、±０．５×ＴＤ分の検出誤差が発生する可能性があることを意味している。さらに、ＲＳラッチ型遅延回路及び遅延チェーン回路にて、信号幅検出回路の出力信号を増幅率（本例では２）倍だけ時間軸方向へ増幅している。つまり、遅延増幅器１６の出力には、（±０．５×ＴＤ×増幅率）分の誤差が含まれる可能性がある。このことより、上記量子化装置によって高い量子化精度を得るためには、量子化回路６の量子化クロックの周期に対して、遅延増幅器１６の誤差｛±０．５×ＴＤ×増幅率｝を十分に小さくすることが必要である。例えば、量子化クロックを１００ＭＨｚ(周期＝１０ｎｓｅｃ)とすると、遅延増幅器１６の誤差｛±０．５×ＴＤ×増幅率｝が２ｎｓｅｃ未満となるように、遅延時間ＴＤ、増幅率を設定する。
【００４３】
なお、時間軸方向への増幅率を大きくするには、各段の遅延チェーン回路に含まれる遅延素子の個数を増加させることで対応できる。
【００４４】
また、遅延素子を用いた遅延増幅器１６は、半導体プロセスや、電源電圧、温度等の変動に弱いという特性を持っている。この課題を克服するため、図１に示した量子化装置の構成では、遅延素子２０と量子化クロックを生成する発振器７のプロセス上の半導体構造（バイポーラまたはＣＭＯＳ）を共通化している。また、遅延素子２０と発振器７の回路特性（ＣＲ遅延時間、インバータ遅延時間、回路定数等）が同じになるよう構成されるのが好ましい。
【００４５】
また、ＰＷＭ信号の量子化について述べてきたが、本発明は、量子化回路においてアナログ信号の時間軸方向の幅を量子化する場合であれば、ＰＷＭ信号に限られず、他のアナログ信号に対しても同様に適用できる。
【００４６】
実施の形態２
図８に本発明のＰＷＭ信号の量子化装置の別の構成例を示す。本例の量子化装置１ｂは、図１に示す構成に加えて、第２の量子化回路２１と、２つの量子化回路６、２１を制御する量子化回路制御回路２２とをさらに備える。
【００４７】
図１に示した量子化装置１では、ＰＷＭ信号のデューティ比と遅延増幅器１６の増幅率との大小関係によっては、遅延増幅出力信号を量子化回路６で量子化し終わる前に、次のＰＷＭ信号の量子化を開始しなくてはならないことがある。例えば、遅延増幅器１６の増幅率がＮの場合に、ＰＷＭ信号のデューティ比が（１００／Ｎ）％より大きい場合、遅延増幅出力信号を量子化回路６で量子化し終わる前に、次のＰＷＭ信号の量子化を開始しなくてはならず、不具合を生じる。
【００４８】
この問題を解決するため、遅延増幅器１６の後段の量子化回路を複数にして、各量子化回路に順に量子化を行わせるようにする。制御回路２２は、遅延増幅出力信号（またはＰＷＭ信号）により量子化を開始すべきタイミング情報を得て、そのタイミングに基づいて量子化回路６、第２の量子化回路２１をそれぞれ初期化するための第１の制御信号、第２の制御信号を出力する。これにより、一方の量子化回路が処理中であっても、他方の量子化回路で次のＰＷＭ信号の量子化を実行できるため、上記不具合を解消できる。
【００４９】
実施の形態３
上記の各実施形態の量子化装置１、１ｂをＰＬＬに適用した際の構成を、図９を用いて説明する。ＰＬＬ１００は、位相比較器１０１、量子化装置１０３、デジタルフィルタ１０５、発振器１０７及び分周器１０９で構成される。量子化装置１０１の部分に、図１または図８に示す本発明の量子化装置１、１ｂを適用している。
【００５０】
分周期１０９は発振器１０７の出力信号の周波数を所定数（Ｎ）分の１に分周する。位相比較器１０１は基準信号ＲＥＦの周波数と分周器１０９からの入力信号の周波数とを比較し、その位相差に比例したオン区間（またはオフ区間）を持つＰＷＭ信号を出力する。量子化装置１０３はＰＷＭ信号を量子化し、その結果を出力する。デジタルフィルタ１０５は量子化装置１０３からの量子化結果を積分してスムージングする。発振器１０７はデジタルフィルタ１０５の出力に応じた周波数（基準信号ＲＥＦの周波数のＮ倍の周波数）を持つ信号ＣＬＫを出力する。
【００５１】
上記ＰＬＬは量子化装置１０１の部分に本発明の量子化装置１、１ｂを適用しているため、位相比較器の出力信号を量子化する際の分解能（量子化精度）を向上でき、ＰＬＬのジッタ特性を改善できる。
【産業上の利用可能性】
【００５２】
本発明は、アナログ信号の時間軸方向の幅を量子化する際の量子化誤差を低減できるため、例えば、ＰＷＭ信号の量子化装置に有用である。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態におけるＰＷＭ信号の量子化装置の構成を示す図
【図２】遅延増幅器の構成を示す図
【図３】遅延増幅器の動作タイミング図、（ａ）入力ＰＷＭ信号、（ｂ）第１の信号幅検出回路の出力、（ｃ）第１のＲＳラッチ型遅延回路の出力、（ｄ）第１の遅延チェーン回路の出力、（ｅ）第２の信号幅検出回路の出力、（ｆ）第２のＲＳラッチ型遅延回路の出力、（ｇ）第２の遅延チェーン回路内の遅延素子の出力、（ｈ）第２の遅延チェーン回路の出力、（ｉ）第３の信号幅検出回路の出力、（ｊ）第３のＲＳラッチ型遅延回路の出力、（ｋ）第３の遅延チェーン回路内の第１段の遅延素子の出力、（ｌ）第３の遅延チェーン回路内の第２段の遅延素子の出力、（ｍ）第３の遅延チェーン回路の出力、（ｎ）遅延増幅出力信号
【図４】信号幅検出回路の構成例を示す図
【図５】信号幅検出回路の別の構成例を示す図
【図６】ＲＳラッチ回路の３つの構成例を示す図
【図７】ＲＳラッチ回路の動作タイミング図
【図８】本発明の第２の実施形態におけるＰＷＭ信号の量子化装置の構成を示す図
【図９】本発明に係る量子化装置をＰＬＬに適用した場合の構成を示す図
【図１０】（ａ）従来のＰＷＭ信号の量子化回路の構成図、（ｂ）その動作タイミング図
【図１１】従来のＰＷＭ信号の量子化回路の量子化誤差を説明するための図
【符号の説明】
【００５４】
１、１ｂ  量子化装置
３  カウンタ
４  ＯＲゲート
６  量子化回路
９、１１、１３  信号幅検出回路
１０、１２、１４  遅延チェーン回路
１５  ＮＯＲゲート（加算器）
１６  遅延増幅器（量子化用増幅器）
１７、１８、１９  ＲＳラッチ型遅延回路
１７ａ  ＲＳラッチ回路
２０  遅延素子
２１  第２の量子化回路
２２  量子化回路の制御回路
２６  量子化回路
２７  リング発振器
１００  ＰＬＬ
１０１  位相比較器
１０３  量子化装置
１０５  デジタルフィルタ
１０７  発振器
１０９  分周期
【図１】
2006109294.tif 000003
【図２】
2006109294.tif 000004
【図３】
2006109294.tif 000005
【図４】
2006109294.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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