(57)【要約】    【課題】  ラインディザシーケンスを用いた場合における入力データに対する発光輝度の総合的なリニアリティの向上を図ることができる表示パネルの駆動装置及び駆動方法を提供する。    【解決手段】  １フィールド内の連続した所定数のサブフィールド各々をＭ個の分割サブフィールドで構成し、ｎ個の表示ラインを複数ライン毎にＭ個の表示ライン群に分け、Ｍ個の表示ライン群の各々に対応する画素データに対して互いに異なる変換特性でデータ変換を行い、データ変換された画素データに対して多階調化処理を行い、Ｍ個の分割サブフィールド各々において互いに異なる表示ライン群を対象として画素セル各々を多階調化処理された画素データに基づいて点灯モードから消灯モードに推移させるアドレス走査を行う。【選択図】  図１
2006003553.tif 000002
【特許請求の範囲】
【請求項１】
映像信号における１フィールドの表示期間を複数のサブフィールドで構成し、ｎ（ｎは自然数）個の表示ライン各々に画素を担う画素セルが配列されてなる表示パネルを前記映像信号に基づく画素データに応じていずれか１のサブフィールドで画素セル各々を点灯モードから消灯モードに推移させるアドレス走査を行い階調駆動する表示パネルの駆動装置であって、
１フィールド内の連続した所定数のサブフィールド各々をＭ個の分割サブフィールドで構成し、前記ｎ個の表示ラインを複数ライン毎にＭ個の表示ライン群に分け、
前記Ｍ個の表示ライン群の各々に対応する画素データに対して互いに異なる変換特性でデータ変換を行うデータ変換手段と、
前記データ変換された画素データに対して多階調化処理を行う多階調化処理部と、
前記Ｍ個の分割サブフィールド各々において互いに異なる表示ライン群を対象として前記画素セル各々を前記多階調化処理された画素データに基づいて点灯モードから消灯モードに推移させるアドレス走査を行う階調駆動部と、を備えたことを特徴とする表示パネルの駆動装置。
【請求項２】
１フィールド内の先頭のサブフィールド及び最後尾のサブフィールドを除くサブフィールド各々を前記Ｍ個の分割サブフィールドで構成することを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
前記Ｍ個の表示ライン群は、第〔Ｍ・（ｋ−１）＋１〕番目の表示ライン（Ｍは自然数、ｋはｎ／Ｍ以下の自然数）からなる第１表示ライン群、第〔Ｍ・（ｋ−１）＋２〕番目の表示ラインからなる第２表示ライン群、…、第〔Ｍ・（ｋ−１）＋Ｍ〕番目の表示ラインからなる第Ｍ表示ライン群で構成されることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項４】
映像信号における１フィールドの表示期間を複数のサブフィールドで構成し、ｎ（ｎは自然数）個の表示ライン各々に画素を担う画素セルが配列されてなる表示パネルを前記映像信号に基づく画素データに応じていずれか１のサブフィールドで画素セル各々を点灯モードから消灯モードに推移させるアドレス走査を行い階調表示する表示パネルの駆動方法であって、
１フィールド内の連続した所定数のサブフィールド各々をＭ個の分割サブフィールドで構成し、前記ｎ個の表示ラインを複数ライン毎にＭ個の表示ライン群に分け、
Ｍ個の表示ライン群の各々に対応する画素データに対して互いに異なる変換特性でデータ変換を行う行程と、
前記データ変換された画素データに対して多階調化処理を行う行程と、
前記Ｍ個の分割サブフィールド各々において互いに異なる表示ライン群を対象として前記画素セル各々を前記多階調化処理された画素データに基づいて点灯モードから消灯モードに推移させるアドレス走査を行う行程とを有することを特徴とする表示パネルの駆動方法。
【請求項５】
１フィールド内の先頭のサブフィールド及び最後尾のサブフィールドを除くサブフィールド各々を前記Ｍ個の分割サブフィールドで構成することを特徴とする請求項４記載の表示パネルの駆動方法。
【請求項６】
前記Ｍ個の表示ライン群は、第〔Ｍ・（ｋ−１）＋１〕番目の表示ライン（Ｍは自然数、ｋはｎ／Ｍ以下の自然数）からなる第１表示ライン群、第〔Ｍ・（ｋ−１）＋２〕番目の表示ラインからなる第２表示ライン群、…、第〔Ｍ・（ｋ−１）＋Ｍ〕番目の表示ラインからなる第Ｍ表示ライン群で構成されることを特徴とする請求項４記載の表示パネルの駆動方法。
【請求項７】
複数の表示ライン各々に画素を担う画素セルが配列されている表示パネルを映像信号に基づく画素データに応じて階調駆動する表示パネルの駆動装置であって、
互いに隣接するｐ（ｐは２以上の自然数）の表示ラインからなる表示ライン群毎にその表示ライン群に属するｐ個の表示ライン各々に対応した画素データに対して、表示ライン毎に互いに異なる変換特性でデータ変換を行うデータ変換部と、
前記データ変換された画素データに対して多階調化処理を行う多階調化処理部と、
前記表示ライン群各々に互いに異なる輝度の重み付けを持たせて前記多階調化処理された画素データに応じて前記画素セルを発光させる発光駆動手段とを備えたことを特徴とする表示パネルの駆動装置。
【請求項８】
複数の表示ライン各々に画素を担う画素セルが配列されている表示パネルを映像信号に基づく画素データに応じて階調駆動する表示パネルの駆動方法であって、
互いに隣接するｐ（ｐは２以上の自然数）の表示ラインからなる表示ライン群毎にその表示ライン群に属するｐ個の表示ライン各々に対応した画素データに対して、表示ライン毎に互いに異なる変換特性でデータ変換を行う行程と、
前記データ変換された画素データに対して多階調化処理を行う多階調化処理行程と、
前記表示ライン群各々に互いに異なる輝度の重み付けを持たせて前記多階調化処理された画素データに応じて前記画素セルを発光させる発光駆動行程とを備えたことを特徴とする表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル等の表示パネルの駆動装置及び駆動方法に関する。
【背景技術】
【０００２】
最近、薄型、軽量の２次元画像表示パネルとして、プラズマディスプレイパネル(以下、ＰＤＰと称する)が注目されている。ＰＤＰは、ディジタル映像信号によって直接駆動され、その表現し得る輝度の階調数は、上記ディジタル映像信号に基づく各画素毎の画素データのビット数によって決まる。
【０００３】
ＰＤＰを階調駆動させる方法として、単位画面表示期間、例えば１フィールド（１画面）の表示期間を、夫々が、画素データ(Ｎビット)の各ビット桁の重み付けに対応した時間だけ発光するＮ個のサブフィールドに分割して駆動する、いわゆるサブフィールド法が知られている。なお、ここでいうフィールドはＮＴＳＣ方式等のインターレース方式の映像信号を考慮した場合であって、ノンイーターレース方式の映像信号ではフレーム（画面）に該当する。
【０００４】
例えば、画素データが８ビットの場合には、１フィールドの表示期間を重み付けの順に、サブフィールドＳＦ８、ＳＦ７、・・・・、ＳＦ１なる８個のサブフィールドに分割する。各サブフィールドでは、画素データに応じた点灯画素及び消灯画素の設定をＰＤＰの表示ライン毎に行うアドレス期間と、上記点灯画素のみをそのサブフィールドの重み付けに対応した時間だけ発光させるサスティン期間とを実行する。すなわち、各サブフィールド毎に独立して、そのサブフィールド内において発光を実施するか否かの発光駆動制御がなされるのである。従って、１フィールド内には、"発光"状態となるサブフィールドと、"非発光"状態となるサブフィールドが混在することになる。この際、１フィールド内の各サブフィールドにて実施された発光時間の総和によって中間調の輝度が表現される。
【０００５】
ＰＤＰを採用したディスプレイ装置では、このような階調駆動に、ディザ処理を併用させることにより、視覚上における階調数を増加させて画質向上を図るようにしている。
【０００６】
ディザ処理では、表示画面上の互いに隣接する複数の画素により、１つの中間輝度を表現させるものである。例えば、上下、左右に互いに隣接する４つの画素を１組とし、この１組の画素各々に対応した画素データに対して、互いに異なる値（加算値）からなる４つのディザ値(例えば、０、１、２、３)を割り当てて、各画素データに加算する。
【０００７】
ディザ処理を施した画像は、静止画の場合には視覚の積分効果により原画像と変わらず、質の高い画像として見ることができる。しかしながら、動画の場合には、画像の動きに目が追従するためディザ特有のノイズ（模様）が目立ち易くなるという問題がある。そこで、そのノイズ感を抑制するために、表示ラインをＭ個の表示ライン群に分けると共に各表示ライン群に対応してサブフィールド各々をＭ分割し、分割サブフィールド各々において対応する表示ライン群についてのアドレス走査を行う４ラインディザシーケンスことが考えられている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、かかる４ラインディザシーケンスでは、表示ライン群間で同一階調に対する輝度差が生じるため、ディザ処理ではその輝度差を補うためにディザ値の他に表示ライン群毎のラインオフセットデータを加算しても、総合的な入出力特性において輝度のリニアリティが悪化するという問題があった。
【０００９】
本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、ラインディザシーケンスを用いた場合における入力データに対する発光輝度の総合的なリニアリティの向上を図ることができる表示パネルの駆動装置及び駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１に係る発明による表示パネルの駆動装置は、映像信号における１フィールドの表示期間を複数のサブフィールドで構成し、ｎ（ｎは自然数）個の表示ライン各々に画素を担う画素セルが配列されてなる表示パネルを前記映像信号に基づく画素データに応じていずれか１のサブフィールドで画素セル各々を点灯モードから消灯モードに推移させるアドレス走査を行い階調駆動する表示パネルの駆動装置であって、１フィールド内の連続した所定数のサブフィールド各々をＭ個の分割サブフィールドで構成し、前記ｎ個の表示ラインを複数ライン毎にＭ個の表示ライン群に分け、前記Ｍ個の表示ライン群の各々に対応する画素データに対して互いに異なる変換特性でデータ変換を行うデータ変換手段と、前記データ変換された画素データに対して多階調化処理を行う多階調化処理部と、前記Ｍ個の分割サブフィールド各々において互いに異なる表示ライン群を対象として前記画素セル各々を前記多階調化処理された画素データに基づいて点灯モードから消灯モードに推移させるアドレス走査を行う階調駆動部と、を備えたことを特徴としている。
【００１１】
請求項４に係る発明による表示パネルの駆動方法は、映像信号における１フィールドの表示期間を複数のサブフィールドで構成し、ｎ（ｎは自然数）個の表示ライン各々に画素を担う画素セルが配列されてなる表示パネルを前記映像信号に基づく画素データに応じていずれか１のサブフィールドで画素セル各々を点灯モードから消灯モードに推移させるアドレス走査を行い階調表示する表示パネルの駆動方法であって、１フィールド内の連続した所定数のサブフィールド各々をＭ個の分割サブフィールドで構成し、前記ｎ個の表示ラインを複数ライン毎にＭ個の表示ライン群に分け、Ｍ個の表示ライン群の各々に対応する画素データに対して互いに異なる変換特性でデータ変換を行う行程と、前記データ変換された画素データに対して多階調化処理を行う行程と、前記Ｍ個の分割サブフィールド各々において互いに異なる表示ライン群を対象として前記画素セル各々を前記多階調化処理された画素データに基づいて点灯モードから消灯モードに推移させるアドレス走査を行う行程とを有することを特徴としている。
【００１２】
請求項７に係る発明による表示パネルの駆動装置は、複数の表示ライン各々に画素を担う画素セルが配列されている表示パネルを映像信号に基づく画素データに応じて階調駆動する表示パネルの駆動装置であって、互いに隣接するｐ（ｐは２以上の自然数）の表示ラインからなる表示ライン群毎にその表示ライン群に属するｐ個の表示ライン各々に対応した画素データに対して、表示ライン毎に互いに異なる変換特性でデータ変換を行うデータ変換部と、前記データ変換された画素データに対して多階調化処理を行う多階調化処理部と、前記表示ライン群各々に互いに異なる輝度の重み付けを持たせて前記多階調化処理された画素データに応じて前記画素セルを発光させる発光駆動手段とを備えたことを特徴としている。
【００１３】
請求項８に係る発明による表示パネルの駆動方法は、複数の表示ライン各々に画素を担う画素セルが配列されている表示パネルを映像信号に基づく画素データに応じて階調駆動する表示パネルの駆動方法であって、互いに隣接するｐ（ｐは２以上の自然数）の表示ラインからなる表示ライン群毎にその表示ライン群に属するｐ個の表示ライン各々に対応した画素データに対して、表示ライン毎に互いに異なる変換特性でデータ変換を行う行程と、前記データ変換された画素データに対して多階調化処理を行う多階調化処理行程と、前記表示ライン群各々に互いに異なる輝度の重み付けを持たせて前記多階調化処理された画素データに応じて前記画素セルを発光させる発光駆動行程とを備えたことを特徴としている。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１５】
図１は、本発明によるプラズマディスプレイ装置の概略構成を示している。
【００１６】
かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１を有し、これを駆動するための同期検出回路２、駆動制御回路３、Ａ／Ｄ変換器４、データ変換回路５、多階調化処理回路６、ＳＦデータ変換回路７、フレームメモリ８、アドレスドライバ９、第１サスティンドライバ１０及び第２サスティンドライバ１１を備えている。
【００１７】
ＰＤＰ１は、アドレス電極としての列電極Ｄ1〜Ｄmと、これら列電極と直交して配列されている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤＰ１では、これら行電極Ｘ及び行電極Ｙの一対にて１行分に対応した行電極を形成している。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて画素に対応した放電セルが形成される構造となっている。すなわち、ＰＤＰ１には、(第１行・第１列)〜(第ｎ行・第ｍ列)各々に対応したｎ×ｍ個の画素が形成されている。
【００１８】
ｎの表示ラインについては４つの表示ライン群が形成されている。第１表示ライン群は４ｋ−３番目のラインからなり、第２表示ライン群は４ｋ−２番目のラインからなり、第３表示ライン群は４ｋ−１番目のラインからなり、第４表示ライン群は４ｋ番目のラインからなる。ｋは１以上の整数てある。
【００１９】
同期検出回路２は、１画面分毎に連続して供給されてくる単位画面情報信号としての映像信号中から垂直同期信号を検出したときに垂直同期信号Ｖを発生する。更に、同期検出回路２は、かかる映像信号中から水平同期信号を検出した場合には水平同期信号Ｈを発生する。同期検出回路２は、これら垂直同期信号Ｖ及び水平同期信号Ｈの各々を、駆動制御回路３及びデータ変換回路５に供給する。Ａ／Ｄ変換器４は、駆動制御回路３から供給されたクロック信号に応じて上記映像信号をサンプリングし、これを画素毎に"０"〜"２５５"までの輝度を示す８ビットの画素データＤに変換してデータ変換回路５に供給する。
【００２０】
データ変換回路５は、図２に示すように、第１〜第４データ変換回路５１〜５４及びセレクタ５５からなる。第１〜第４データ変換回路５１〜５４各々には画素データＤが供給される。第１〜第４データ変換回路５１〜５４は図３に示すように互いに異なる変換特性を有し、その各々が画素データＤを"０"〜"２５５"までの８ビットの変換画素データＤHに変換する。第１データ変換回路５１は第１表示ライン群４ｋ−３用であり、第２データ変換回路５２は第２表示ライン群４ｋ−２用であり、第３データ変換回路５１は第３表示ライン群４ｋ−１用であり、第４データ変換回路５２は第４表示ライン群４ｋ用である。
【００２１】
第１〜第４データ変換回路５１〜５４各々の変換特性は実際の視覚特性を考慮して決定され、後述のサブフィールド間をγ補正（２．２乗）した特性を有している。第１〜第４データ変換回路５１〜５４各々の入力値ｘと出力値ｙとは関係は次式によって示すことができる。
ｘi≦ｘ≦ｘi+1の場合
ｙ＝[(ｘγ−ｘiγ)×(ｙi+1−ｙi)/(ｘi+1γ−ｘiγ)]＋ｙi
なお、γはガンマ値、ｉは０，１，２，……である。
【００２２】
セレクタ５５は駆動制御回路３の指令に応じて第１〜第４データ変換回路５１〜５４の出力画素データＤHのうちの１の出力データを選択して出力する。かかるデータ変換回路５により、多階調化処理回路６での表示階調数、多階調化による圧縮ビット数に合わせたデータ変換が為される。つまり、多階調化処理回路６の多階調化処理による輝度飽和、並びに表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）が防止される。
【００２３】
多階調化処理回路６は、図４に示すように、誤差拡散処理回路６１、ディザ処理回路６２及び上位ビット抽出回路６３からなる。ディザ処理回路６２はディザ値生成回路６４及び加算器６５からなる。
【００２４】
多階調化処理回路６は、上記８ビットの変換画素データＤHに対して誤差拡散処理及びディザ処理を施すことにより、現階調数を維持しつつもそのビット数を３ビットに削減した多階調化処理画素データＤSを生成する。誤差拡散処理回路６１では、先ず、画素データＤHの上位６ビット分を表示データ、残りの下位２ビット分を誤差データと捉える。そして、周辺画素各々に対応した上記画素データＤHの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理回路６２では、互いに隣接する複数の画素を１画素群とし、この１画素群内の各画素に対応した上記誤差拡散処理画素データ各々に対して、互いに異なる値からなるディザ値がディザ値生成回路６４にて生成され、そのディザ値と誤差拡散処理画素データとが加算器６５にて加算されてディザ加算画素データが得られる。かかるディザ値の加算によれば、１画素群で眺めた場合には、ディザ加算画素データの上位３ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、上位ビット抽出回路６３は、ディザ加算画素データの上位３ビット分を多階調化画素データＤSとしてＳＦデータ変換回路７に供給する。
【００２５】
ＳＦデータ変換回路７は、上位３ビット分の多階調化画素データＤSを図５に示されるが如き変換テーブルに従って８ビットからなる表示駆動画素データＧＤに変換する。これら８ビットの各々は、ビット順に後述するサブフィールドＳＦ０〜ＳＦ７に対応している。
【００２６】
メモリ８は、駆動制御回路３から供給されてくる書込信号に従って上記表示駆動画素データＧＤを順次書き込んで記憶する。かかる書込動作により、１画面（ｎ行、ｍ列）分の表示駆動画素データとしてＧＤ11〜ＧＤnmの書き込みが行われ、それが終了すると、メモリ８は、駆動制御回路３から供給されてくる読出信号に応じて、表示駆動画素データＧＤ11〜ＧＤnmを同一ビット桁同士にて１行分毎に順次読み出してアドレスドライバ９に供給する。すなわち、メモリ８は、各々が８ビットからなる１画面分の駆表示駆動画素データＧＤ11〜ＧＤnmを、
ＤＢ１11〜ＤＢ１nm：表示駆動画素データＧＤ11〜ＧＤnmの第１ビット目
ＤＢ２11〜ＤＢ２nm：表示駆動画素データＧＤ11〜ＧＤnmの第２ビット目
ＤＢ３11〜ＤＢ３nm：表示駆動画素データＧＤ11〜ＧＤnmの第３ビット目
ＤＢ４11〜ＤＢ４nm：表示駆動画素データＧＤ11〜ＧＤnmの第４ビット目
ＤＢ５11〜ＤＢ５nm：表示駆動画素データＧＤ11〜ＧＤnmの第５ビット目
ＤＢ６11〜ＤＢ６nm：表示駆動画素データＧＤ11〜ＧＤnmの第６ビット目
ＤＢ７11〜ＤＢ７nm：表示駆動画素データＧＤ11〜ＧＤnmの第７ビット目
ＤＢ８11〜ＤＢ８nm：表示駆動画素データＧＤ11〜ＧＤnmの第８ビット目
の如く８分割した表示駆動画素データビットＤＢ１11〜ＤＢ８nmとして読み出すことを行う。これらＤＢ１11〜ＤＢ１nm、ＤＢ２11〜ＤＢ２nm、・・・・、ＤＢ８11〜ＤＢ８nm各々は、駆動制御回路３から供給された読出信号に従って１行分毎に順次読み出してアドレスドライバ９に供給される。
【００２７】
駆動制御回路３は、上記水平同期信号Ｈ及び垂直同期信号Ｖに同期して、上記Ａ／Ｄ変換器４に対するクロック信号、及びメモリ８に対する書込・読出信号を発生する。
【００２８】
更に、駆動制御回路３は、図６に示されるが如き発光駆動フォーマットに従って、ＰＤＰ１を駆動させるべき各種タイミング信号をアドレスドライバ９、第１サスティンドライバ１０及び第２サスティンドライバ１１各々に供給する。
【００２９】
図６に示す発光駆動シーケンスにおいては、１フィールドの表示期間をサブフィールドＳＦ０〜ＳＦ８に分割し、更に、サブフィールドＳＦ２〜ＳＦ７は、各々、図６に示す如く４つのサブフィールドＳＦ２１〜ＳＦ２４、ＳＦ３１〜ＳＦ３４、………、ＳＦ７１〜ＳＦ７４からなる。そのサブフィールド毎に次のように各種駆動行程が実施される。
【００３０】
先ず、先頭のサブフィールドＳＦ０では、ＰＤＰ１の全ての放電セルを点灯モード（所定量の壁電荷が形成された状態）に初期化するリセット行程Ｒが実行され、その終了後、上記画素駆動データに応じて全表示ラインに対して選択的に各放電セルを消灯モード（壁電荷が消去された状態）に推移せしめるアドレス行程Ｗ０が実行される。
【００３１】
サブフィールドＳＦ１では、サブフィールドＳＦ０のアドレス行程Ｗ０の結果、点灯モードにある放電セルのみを放電発光せしめるサスティン行程Ｉが実行され、その終了後、上記画素駆動データに応じて全表示ラインに対して選択的に各放電セルを消灯モードに推移せしめるアドレス行程Ｗ０が実行される。
【００３２】
サブフィールドＳＦ２１では、サブフィールドＳＦ１のアドレス行程Ｗ０の結果により点灯モードにある放電セルのみを放電発光せしめるサスティン行程Ｉが実行され、その終了後、画素駆動データに応じて第４ｋ番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ１が実行される。
【００３３】
サブフィールドＳＦ２２では、第４ｋ番目の表示ラインについてのサブフィールドＳＦ２１のアドレス行程Ｗ１と、それ以外の表示ラインについてはサブフィールドＳＦ１のアドレス行程Ｗ０との各結果により点灯モードにある放電セルのみを放電発光せしめるサスティン行程Ｉが実行され、その終了後、画素駆動データに応じて第４ｋ−１番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ２が実行される。
【００３４】
サブフィールドＳＦ２３では、第４ｋ−１番目の表示ラインについてのサブフィールドＳＦ２２のアドレス行程Ｗ２の結果と、第４ｋ番目の表示ラインについてはサブフィールドＳＦ２１のアドレス行程Ｗ１と、それら以外の４ｋ−２及び４ｋ−３の各表示ラインについてはサブフィールドＳＦ１のアドレス行程Ｗ０との各結果により点灯モードにある放電セルのみを放電発光せしめるサスティン行程Ｉが実行され、その終了後、画素駆動データに応じて第４ｋ−２番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ３が実行される。
【００３５】
サブフィールドＳＦ２４では、第４ｋ−２番目の表示ラインについてのサブフィールドＳＦ２２のアドレス行程Ｗ３の結果と、第４ｋ−１番目の表示ラインについてのサブフィールドＳＦ２２のアドレス行程Ｗ２の結果と、第４ｋ番目の表示ラインについてはサブフィールドＳＦ２１のアドレス行程Ｗ１と、第４ｋ−３表示ラインについてはサブフィールドＳＦ１のアドレス行程Ｗ０との各結果により点灯モードにある放電セルのみを放電発光せしめるサスティン行程Ｉが実行され、その終了後、画素駆動データに応じて第４ｋ−３番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ４が実行される。
【００３６】
サブフィールドＳＦ３１では、サブフィールドＳＦ２１〜ＳＦ２４のアドレス行程Ｗ１〜Ｗ４の結果により点灯モードにある放電セルのみを放電発光せしめるサスティン行程Ｉが実行され、その終了後、画素駆動データに応じて第４ｋ番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ１が実行される。
【００３７】
これ以降、サブフィールドＳＦ３２，ＳＦ４２，……，ＳＦ７２についてはサブフィールドＳＦ２２と同様のサスティン行程Ｉとアドレス行程Ｗ２とが実行される。サブフィールドＳＦ３３，ＳＦ４３，……，ＳＦ７３についてはサブフィールドＳＦ２３と同様のサスティン行程Ｉとアドレス行程Ｗ３とが実行される。サブフィールドＳＦ３４，ＳＦ４４，……，ＳＦ７４についてはサブフィールドＳＦ２４と同様のサスティン行程Ｉとアドレス行程Ｗ４とが実行される。サブフィールドＳＦＳＦ４１，……，ＳＦ７１についてはサブフィールドＳＦ３１と同様のサスティン行程Ｉとアドレス行程Ｗ１とが実行される。
【００３８】
１フィールドの最後のサブフィールドＳＦ８では、サブフィールドＳＦ７１〜ＳＦ７４のアドレス行程Ｗ１〜Ｗ４の結果により点灯モードにある放電セルのみを放電発光せしめるサスティン行程Ｉが実行される。
【００３９】
かかる発光駆動フォーマットに従った駆動制御回路３の制御によってアドレスドライバ９、第１サスティンドライバ１０及び第２サスティンドライバ１１各々が、ＰＤＰ１の行電極及び列電極にリセットパルス、走査パルス、データパルス及びサスティンパルス等の駆動パルスを印加する。
【００４０】
リセット行程Ｒでは、第１サスティンドライバ１０がリセットパルスＲＰxを行電極Ｘ1〜Ｘnに印加する。かかるリセットパルスＲＰxの印加と同時に、第２サスティンドライバ１１が、リセットパルスＲＰYを行電極Ｙ1〜Ｙ2に印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１における全ての放電セルがリセット放電され、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全放電セルは一旦、"発光セル"に設定される。
【００４１】
アドレス行程Ｗ０，Ｗ１〜Ｗ４各々では、アドレスドライバ９が、上記メモリ８から供給された表示駆動画素データビットＤＢの論理レベルに対応した電圧を有する画素データパルスを発生する。この際、アドレスドライバ９は、１行分の画素データパルスからなる画素データパルス群ＤＰを列電極Ｄ1〜Ｄmに印加して行く。第２サスティンドライバ１１が、画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、リセット行程Ｒにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。一方、低電圧の画素データパルスが印加された"列"に形成されている放電セルには放電が生起されず、現状が保持される。つまり、"非発光セル"の放電セルは"非発光セル"の状態を維持し、そして"発光セル"の放電セルは"発光セル"の状態をそのまま維持するのである。このように、各サブフィールド毎のアドレス行程Ｗ０，Ｗ１〜Ｗ４によって、その直後のサスティン行程Ｉで維持放電を生起される"発光セル"と、生起させない"非発光セル"とを設定する。
【００４２】
次に、各サブフィールドのサスティン行程Ｉでは、第１サスティンドライバ１０及び第２サスティンドライバ１１各々が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に維持パルスＩＰX及びＩＰYを印加する。維持パルスＩＰの印加回数は、各サブフィールドＳＦ１〜ＳＦ８毎に輝度重み付けに対応した回数となっている。維持パルスＩＰX及びＩＰYの印加によりサスティン放電が生じ、この放電に伴う発光状態を維持させる。
【００４３】
各サブフィールド内のアドレス行程Ｗにおいて"発光セル"に設定された放電セルのみが、その直後のサスティン行程Ｉにて発光を繰り返す。この際、１フィールド内での各サブフィールドＳＦ１〜ＳＦ８において実施された発光の総数によって中間調の輝度が表現される。
【００４４】
ここで、各放電セルが"発光セル"、"非発光セル"のいずれに設定されるのかは、図５に示されるが如き表示駆動画素データＧＤによって決まる。すなわち、表示駆動画素データＧＤの各ビットの論理レベルが論理レベル"１"である場合には、そのビット桁に対応したサブフィールドのアドレス行程Ｗにおいて選択消去放電が生起され、放電セルは"非発光セル"に設定される。一方、そのビットの論理レベルが論理レベル"０"である場合には、上記選択消去放電は生起されないので、現状を維持する。つまり、"非発光セル"の放電セルは"非発光セル"のまま、"発光セル"の放電セルは"発光セル"の状態をそのまま維持するのである。この際、サブフィールドＳＦ０，ＳＦ１，ＳＦ２１，……，ＳＦ７４の内で、放電セルを"非発光セル"の状態から"発光セル"に推移させることが出来る機会は、先頭のサブフィールドＳＦ１でのリセット行程Ｒのみである。つまり、このリセット行程Ｒの終了後、サブフィールドＳＦ０，ＳＦ１，ＳＦ２１，……，ＳＦ７４のいずれか１のアドレス行程にて一旦"非発光セル"に推移した放電セルが、この１フィールド内で再び"発光セル"に推移することはない。従って、図５に示される表示駆動画素データＧＤによれば、各放電セルは図５中の黒丸に示されるサブフィールドにて選択消去放電が生起されるまでの間、"発光セル"となる。そして、その間に存在する白丸にて示されるサブフィールド各々のサスティン行程Ｉにて上述した如き回数だけ発光を行うのである。
【００４５】
入力映像信号に基づいて得られた画素データＤは８ビット、すなわち、２５６段階の中間調を表現し得るものである。そこで、上記１３段階の階調駆動によっても擬似的に２５６段階近傍の中間調表示を実現させるべく、上記の多階調化処理回路６による多階調化処理が実施されているのである。
【００４６】
かかる本発明によるプラズマディスプレイ装置においては、第１〜第４表示ライン群各々でデータ変換回路５によるデータ変換後の画素データ"０"〜"２５５"に対して図７に示すように、発光輝度を得ることができる。これは、誤差拡散処理回路６１及びディザ処理回路６２の処理ではリニア特性を有しているので、アドレスドライバ９、第１サスティンドライバ１０及び第２サスティンドライバ１１からなる駆動部分の特性である。これに対して、上記したように、データ変換回路５によって表示ライン群毎に異なる変換特性を有しているので、データ変換回路５への入力データに対する発光輝度、すなわち総合入出力特性は図８に示すようになる。この結果、図９に示すように、理想的な入出力特性Ｙ＝Ｘ2.2とほぼ等しい特性を得ることができる。
【００４７】
なお、上記した実施例においては、本発明をプラズマディスプレイ装置に適用した場合について説明したが、液晶ディスプレイ装置等の他のディスプレイ装置にも本発明を適用することができる。
【００４８】
また、上記した実施例においては、４ラインディザシーケンスについて説明したが、ライン数Ｍ及び隣接するライン数ｐは４ラインに限定されない。８ラインの如きライン数のディザシーケンスにも本発明を適用することができる。
【００４９】
更に、上記した実施例においては、ＰＤＰ１を階調駆動させる駆動方法として、全表示セルを壁電荷による対となる行電極間の電位が所定値未満になるように初期化し（リセット行程Ｒ）、入力映像信号に基づき選択的に各表示セル内に壁電荷を形成させる、すなわち、対となる行電極間の電位が所定値以上になるように壁電荷を形成させる（アドレス行程Ｗ）、いわゆる選択書込アドレス法を採用した場合について説明した。しかしながら、ＰＤＰ１を階調駆動させる駆動方法としては、全表示セル内に壁電荷を形成させ、すなわち、対となる行電極間の電位が所定値以上になるように壁電荷を形成させ（リセット行程Ｒ）、画素データに応じて選択的に各表示セル内に形成されている壁電荷を消去させる、すなわち、壁電荷による対となる行電極間の電位が所定値未満になるようにする（アドレス行程Ｗ）、いわゆる選択消去アドレス法を採用しても良い。
【００５０】
以上のように、本発明によれば、Ｍ個の表示ライン群の各々に対応する画素データに対して互いに異なる変換特性でデータ変換を行うデータ変換手段を備えているので、入力データに対する発光輝度の総合的なリニアリティの向上を図ることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明を適用したプラズマディスプレイ装置の概略構成を示す図である。
【図２】データ変換回路の内部構成を示すブロック図である。
【図３】第１〜第４データ変換特性を示す図である。
【図４】多階調化処理回路の内部構成を示すブロック図である。
【図５】ＳＦ変換テーブル及び発光駆動パターンを示す図である。
【図６】図１のプラズマディスプレイ装置の発光駆動フォーマットを示す図である。
【図７】第１〜第４データ変換後の画素データに対する発光輝度特性を示す図である。
【図８】画素データに対する発光輝度の総合的な入出力特性を示す図である。
【図９】理想的な入出力特性に対する誤差特性を示す図である。
【主要部分の符号の説明】
【００５２】
１  ＰＤＰ
２  同期検出回路
３  駆動制御回路
５  データ変換回路
６  多階調化処理回路
７  ＳＦデータ変換回路
６１  誤差拡散処理回路
６２  ディザ処理回路
６３  上位ビット抽出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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