(57)【要約】  【課題】  アナログ回路とディジタル回路とがチップ内に混在する半導体集積回路のレイアウトを設計する際に、アナログ回路の品質を一定に保ちながら設計期間を短縮することができるレイアウト設計システム及びレイアウト設計方法を提供する。  【解決手段】  このレイアウト設計システムは、複数の領域の大きさ及び位置に従ってそれぞれ定められた複数のグループの各々に属する複数のアナログＩＰを規定する第１のデータベース１３と、複数のアナログＩＰのレイアウトデータを格納する第２のデータベース１４と、各々のグループから所望のアナログＩＰを選択するために用いられる操作端末２０と、選択されたアナログＩＰのレイアウトを表すレイアウトデータを第２のデータベースから読み出して対応する所定数の領域に配置することによりレイアウト設計を行う処理部１１とを具備する。【選択図】  図１
2006133835.tif 000002
【特許請求の範囲】
【請求項１】
所定数のアナログ回路ブロック又はメモリ回路ブロックがそれぞれ配置される所定数の領域と少なくとも１つのディジタル回路ブロックが配置される少なくとも１つのディジタル回路領域とを有する半導体集積回路のレイアウト設計を行うためのシステムであって、
複数の領域の大きさ及び位置に従ってそれぞれ定められた複数のグループの各々に属する複数のアナログ回路ブロック又はメモリ回路ブロックを規定するグループ分けデータを格納する第１のデータベースと、
前記複数のアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを格納する第２のデータベースと、
前記第１のデータベースに格納されているグループ分けデータによって規定される各々のグループの複数のアナログ回路ブロック又はメモリ回路ブロックの内から所望のアナログ回路ブロック又はメモリ回路ブロックを選択するために用いられる操作手段と、
前記操作手段を用いて前記複数のグループ毎に選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを前記第２のデータベースから読み出して、前記選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを、対応する所定数の領域に配置することにより、前記半導体集積回路に含まれている前記所定数のアナログ回路ブロック又はメモリ回路ブロックのレイアウト設計を行う処理手段と、
を具備するレイアウト設計システム。
【請求項２】
前記第１のデータベースに格納されているグループ分けデータによって表されるアナログ回路ブロック又はメモリ回路ブロックの内から選択された回路ブロックに、複数の領域に跨ってレイアウトされる回路ブロックが含まれている場合に、前記処理手段が、該複数の領域の各々について定められた他の回路ブロックの使用を禁止する、請求項１記載のレイアウト設計システム。
【請求項３】
アナログ回路ブロック又はメモリ回路ブロックが形成されない領域が存在する場合に、前記処理手段が、該領域に、配線又はディジタル回路のレイアウトを配置する、請求項１又は２記載のレイアウト設計システム。
【請求項４】
任意の数のアナログ回路ブロック又はメモリ回路ブロックがそれぞれ配置される複数の領域と少なくとも１つのディジタル回路ブロックが配置される少なくとも１つのディジタル回路領域とを有する半導体集積回路のレイアウト設計を行うためのシステムであって、
使用可能な複数のアナログ回路ブロック又はメモリ回路ブロックを規定する候補データを格納する第１のデータベースと、
第１の方向に一定の長さを有する領域に合わせて設計された前記複数のアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを格納する第２のデータベースと、
前記第１のデータベースに格納されている候補データによって規定されるアナログ回路ブロック又はメモリ回路ブロックの内から所望のアナログ回路ブロック又はメモリ回路ブロックを選択するために用いられる操作手段と、
前記操作手段を用いて選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを前記第２のデータベースから読み出して、前記選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを、前記少なくとも１つのディジタル回路領域に続けて前記第１の方向と直交する第２の方向に一列に並べることにより、前記半導体集積回路に含まれている前記任意の数のアナログ回路ブロック又はメモリ回路ブロックのレイアウト設計を行う処理手段と、
を具備するレイアウト設計システム。
【請求項５】
前記処理手段が、半導体基板のレイアウト領域の対向する２辺に沿って、入出力セルを配置するための領域を確保しながら、前記選択されたアナログ回路ブロック又はメモリ回路ブロックをそれぞれの領域に配置する、請求項１〜４のいずれか１項記載のレイアウト設計システム。
【請求項６】
前記処理手段が、回路図面に基づいて、前記少なくとも１つのディジタル回路ブロックのレイアウトを前記少なくとも１つのディジタル回路領域に配置する、請求項１〜５のいずれか１項記載のレイアウト設計システム。
【請求項７】
前記処理手段が、ハードウェアの構成を規定するプログラムに基づいて、前記少なくとも１つのディジタル回路ブロックのレイアウトを前記少なくとも１つのディジタル回路領域に配置する、請求項１〜５のいずれか１項記載のレイアウト設計システム。
【請求項８】
前記処理手段が、真理値表に基づいて、前記少なくとも１つのディジタル回路ブロックのレイアウトを前記少なくとも１つのディジタル回路領域に配置する、請求項１〜５のいずれか１項記載のレイアウト設計システム。
【請求項９】
所定数のアナログ回路ブロック又はメモリ回路ブロックがそれぞれ配置される所定数の領域と少なくとも１つのディジタル回路ブロックが配置される少なくとも１つのディジタル回路領域とを有する半導体集積回路のレイアウト設計を行う方法であって、
複数の領域の大きさ及び位置に従ってそれぞれ定められた複数のグループの各々に属する複数のアナログ回路ブロック又はメモリ回路ブロックを規定するグループ分けデータを格納する第１のデータベースにアクセスし、前記第１のデータベースに格納されているグループ分けデータによって規定される各々のグループの複数のアナログ回路ブロック又はメモリ回路ブロックの内から所望のアナログ回路ブロック又はメモリ回路ブロックを選択するステップと、
前記複数のグループ毎に選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを、前記複数のアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを格納する第２のデータベースから読み出して、前記選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを、対応する所定数の領域に配置することにより、前記半導体集積回路に含まれている前記所定数のアナログ回路ブロック又はメモリ回路ブロックのレイアウト設計を行うステップと、
を具備するレイアウト設計方法。
【請求項１０】
任意の数のアナログ回路ブロック又はメモリ回路ブロックがそれぞれ配置される複数の領域と少なくとも１つのディジタル回路ブロックが配置される少なくとも１つのディジタル回路領域とを有する半導体集積回路のレイアウト設計を行う方法であって、
使用可能な複数のアナログ回路ブロック又はメモリ回路ブロックを規定する候補データを格納する第１のデータベースにアクセスし、前記第１のデータベースに格納されている候補データによって規定されるアナログ回路ブロック又はメモリ回路ブロックの内から所望のアナログ回路ブロック又はメモリ回路ブロックを選択するステップと、
前記操作手段を用いて選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを、第１の方向に一定の長さを有する領域に合わせて設計された前記複数のアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを格納する第２のデータベースから読み出して、前記選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを、前記少なくとも１つのディジタル回路領域に続けて前記第１の方向と直交する第２の方向に一列に並べることにより、前記半導体集積回路に含まれている前記任意の数のアナログ回路ブロック又はメモリ回路ブロックのレイアウト設計を行うステップと、
を具備するレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路とディジタル回路とがチップ内に混在するマイクロコントローラ等の半導体集積回路のレイアウト設計を行うためのレイアウト設計システム及びレイアウト設計方法に関する。
【背景技術】
【０００２】
従来、アナログ回路領域とディジタル回路領域とがチップ内に混在するマイクロコントローラの設計は、ＩＰ（intellectual property：インテレクチュアル・プロパティ）化されたアナログ回路ブロック及びディジタル回路ブロックの配置を、マイクロコントローラ毎に変更して行われている。ここで、ＩＰとは、所定の機能を実現する電子回路の機能ブロックをいう。以下では、説明の簡単のため、ＩＰ化されたアナログ回路ブロックを「アナログマクロセル」又は「アナログＩＰ」と称し、ＩＰ化されたディジタル回路ブロックを「ディジタルマクロセル」又は「ディジタルＩＰ」と称する。
【０００３】
しかしながら、マイクロコントローラ毎にアナログマクロセル及びディジタルマクロセルの配置を変更する設計方法では、チップ内におけるアナログマクロセルの位置が変わり、アナログマクロセルの動作精度が悪くなる場合がある。また、アナログマクロセルが、隣に配置されるアナログマクロセルの影響により誤動作を生じる場合もある。さらに、ディジタルマクロセルに高機能なロジックを組み込む場合には、アナログマクロセルがディジタルマクロセルからのノイズに影響されたり、消費電力が大きくなったりするという問題がある。
【０００４】
関連する技術として、下記の特許文献１には、アナログ・ディジタル混在ＬＳＩにおいて、ディジタル回路がアナログ回路に及ぼすノイズの影響を低く抑えつつ、チップ面積の縮小化を図るために、ディジタル部に含まれる回路や回路素子のうちノイズ発生量が相対的に小さいものを、アナログ部に相対する低ノイズ領域に配置した半導体集積回路装置が開示されている。
【０００５】
下記の特許文献２には、アナログ・ディジタル混在マスタにおけるアナログ部とディジタル部をそれぞれハードマクロ化することにより、これらアナログ部とディジタル部との間の自動配線を可能として、作業の簡略化及び作業時間の短縮を図る半導体集積回路の自動レイアウト方法が開示されている。
【０００６】
下記の特許文献３には、ディジタル回路より発するノイズの影響を抑圧し、ディジタル回路を動作させつつ良好な受信感度を実現するために、アナログ部で最も信号の周波数が高く小さな回路の集積回路上のパターン、電源及び接地端子部分を、ディジタル回路の集積回路上のパターン、電源及び接地端子から離れた場所に配置した半導体集積回路が開示されている。
【特許文献１】特開平９−１８１２５７号公報（段落０００４から０００７）
【特許文献２】特開平６−２６８０６４号公報（段落０００４から０００５）
【特許文献３】特開２０００−１０１０２１号公報（段落０００５から０００６）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、上記の点に鑑み、本発明は、アナログ回路とディジタル回路とがチップ内に混在する半導体集積回路のレイアウトを設計する際に、アナログ回路の品質を一定に保ちながら設計期間を短縮することができるレイアウト設計システム及びレイアウト設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の第１の観点に係るレイアウト設計システムは、所定数のアナログ回路ブロック又はメモリ回路ブロックがそれぞれ配置される所定数の領域と少なくとも１つのディジタル回路ブロックが配置される少なくとも１つのディジタル回路領域とを有する半導体集積回路のレイアウト設計を行うためのシステムであって、複数の領域の大きさ及び位置に従ってそれぞれ定められた複数のグループの各々に属する複数のアナログ回路ブロック又はメモリ回路ブロックを規定するグループ分けデータを格納する第１のデータベースと、複数のアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを格納する第２のデータベースと、第１のデータベースに格納されているグループ分けデータによって規定される各々のグループの複数のアナログ回路ブロック又はメモリ回路ブロックの内から所望のアナログ回路ブロック又はメモリ回路ブロックを選択するために用いられる操作手段と、操作手段を用いて複数のグループ毎に選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを第２のデータベースから読み出して、選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを、対応する所定数の領域に配置することにより、半導体集積回路に含まれている所定数のアナログ回路ブロック又はメモリ回路ブロックのレイアウト設計を行う処理手段とを具備する。
【０００９】
ここで、第１のデータベースに格納されているグループ分けデータによって表されるアナログ回路ブロック又はメモリ回路ブロックの内から選択された回路ブロックに、複数の領域に跨ってレイアウトされる回路ブロックが含まれている場合に、処理手段が、該複数の領域の各々について定められた他の回路ブロックの使用を禁止するようにしても良い。
【００１０】
また、アナログ回路ブロック又はメモリ回路ブロックが形成されない領域が存在する場合に、処理手段が、該領域に、配線又はディジタル回路のレイアウトを配置するようにしても良い。
【００１１】
本発明の第２の観点に係るレイアウト設計システムは、任意の数のアナログ回路ブロック又はメモリ回路ブロックがそれぞれ配置される複数の領域と少なくとも１つのディジタル回路ブロックが配置される少なくとも１つのディジタル回路領域とを有する半導体集積回路のレイアウト設計を行うためのシステムであって、使用可能な複数のアナログ回路ブロック又はメモリ回路ブロックを規定する候補データを格納する第１のデータベースと、第１の方向に一定の長さを有する領域に合わせて設計された複数のアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを格納する第２のデータベースと、第１のデータベースに格納されている候補データによって規定されるアナログ回路ブロック又はメモリ回路ブロックの内から所望のアナログ回路ブロック又はメモリ回路ブロックを選択するために用いられる操作手段と、操作手段を用いて選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを第２のデータベースから読み出して、選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを、少なくとも１つのディジタル回路領域に続けて第１の方向と直交する第２の方向に一列に並べることにより、半導体集積回路に含まれている任意の数のアナログ回路ブロック又はメモリ回路ブロックのレイアウト設計を行う処理手段とを具備する。
【００１２】
本発明の第１又は第２の観点に係るレイアウト設計システムにおいて、処理手段が、半導体基板のレイアウト領域の対向する２辺に沿って、入出力セルを配置するための領域を確保しながら、選択されたアナログ回路ブロック又はメモリ回路ブロックをそれぞれの領域に配置するようにしても良い。
【００１３】
また、処理手段が、少なくとも１つのディジタル回路ブロックのレイアウトを少なくとも１つのディジタル回路領域に配置する際に、回路図面に基づいてレイアウト設計しても良いし、ハードウェアの構成を規定するプログラムに基づいてレイアウト設計しても良いし、真理値表に基づいてレイアウト設計しても良い。
【００１４】
本発明の第１の観点に係るレイアウト設計方法は、所定数のアナログ回路ブロック又はメモリ回路ブロックがそれぞれ配置される所定数の領域と少なくとも１つのディジタル回路ブロックが配置される少なくとも１つのディジタル回路領域とを有する半導体集積回路のレイアウト設計を行う方法であって、複数の領域の大きさ及び位置に従ってそれぞれ定められた複数のグループの各々に属する複数のアナログ回路ブロック又はメモリ回路ブロックを規定するグループ分けデータを格納する第１のデータベースにアクセスし、第１のデータベースに格納されているグループ分けデータによって規定される各々のグループの複数のアナログ回路ブロック又はメモリ回路ブロックの内から所望のアナログ回路ブロック又はメモリ回路ブロックを選択するステップと、複数のグループ毎に選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを、複数のアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを格納する第２のデータベースから読み出して、選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを、対応する所定数の領域に配置することにより、半導体集積回路に含まれている所定数のアナログ回路ブロック又はメモリ回路ブロックのレイアウト設計を行うステップとを具備する。
【００１５】
本発明の第２の観点に係るレイアウト設計方法は、任意の数のアナログ回路ブロック又はメモリ回路ブロックがそれぞれ配置される複数の領域と少なくとも１つのディジタル回路ブロックが配置される少なくとも１つのディジタル回路領域とを有する半導体集積回路のレイアウト設計を行う方法であって、使用可能な複数のアナログ回路ブロック又はメモリ回路ブロックを規定する候補データを格納する第１のデータベースにアクセスし、第１のデータベースに格納されている候補データによって規定されるアナログ回路ブロック又はメモリ回路ブロックの内から所望のアナログ回路ブロック又はメモリ回路ブロックを選択するステップと、操作手段を用いて選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを、第１の方向に一定の長さを有する領域に合わせて設計された複数のアナログ回路ブロック又はメモリ回路ブロックのレイアウトを表すレイアウトデータを格納する第２のデータベースから読み出して、選択されたアナログ回路ブロック又はメモリ回路ブロックのレイアウトを、少なくとも１つのディジタル回路領域に続けて第１の方向と直交する第２の方向に一列に並べることにより、半導体集積回路に含まれている任意の数のアナログ回路ブロック又はメモリ回路ブロックのレイアウト設計を行うステップとを具備する。
【発明の効果】
【００１６】
本発明の第１の観点によれば、一定のサイズを有する半導体基板内の個々のアナログ回路領域の大きさ及び位置に従って、そこに配置されるアナログ回路ブロック又はメモリ回路ブロックの種類が予め定められているので、アナログ回路の品質を一定に保ちながら設計期間を短縮することができる。また、本発明の第２の観点によれば、複数のアナログ回路ブロック又はメモリ回路ブロックのレイアウトが、半導体基板内の第１の方向に一定の長さを有するアナログ回路領域に合わせて設計されているので、必要なアナログ回路ブロック又はメモリ回路ブロックを選択することにより、アナログ回路の品質を一定に保ちながら、比較的自由度の高い設計を短期間で行うことができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係るレイアウト設計システムの構成を示す図である。図１に示すように、レイアウト設計システム１は、レイアウト設計装置１０と、レイアウト設計装置１０に接続された操作端末２０とを含んでいる。レイアウト設計装置１０は、処理部１１と、処理部１１に内部バスを介して接続されたハードディスク等の記録部１５とによって構成される。
【００１８】
記録部１５には、配置図データを格納する配置図データベース（ＤＢ）１２と、ＩＰグループ表データを格納するＩＰグループ表データベース（ＤＢ）１３と、レイアウトデータを格納するレイアウトデータベース（ＤＢ）１４とが記録されている。第１の実施形態においては、半導体集積回路に含まれている所定数のアナログＩＰ及びディジタルＩＰを、一定のサイズを有する半導体基板（チップ）に形成するためのレイアウト設計を行う。
【００１９】
図２は、第１の実施形態において、配置図データベースに格納されている配置図データによって表されるチップ内のレイアウト領域の区分けを示す配置図である。図２に示すように、チップ内のレイアウト領域には、複数のアナログＩＰが配置される第１〜第４のアナログ領域３１〜３４と、少なくとも１つのディジタルＩＰが配置される少なくとも１つのディジタル領域４０と、複数の入出力セルが配置される第１〜第４の入出力セル領域５１〜５４とが設けられている。
【００２０】
第１〜第４のアナログ領域３１〜３４には、第１〜第４のアナロググループAnalog1〜Analog4に属するアナログＩＰが配置される。但し、第５のアナロググループAnalogLargeに属するアナログＩＰが選択された場合には、第５のアナロググループAnalogLargeに属するアナログＩＰは、第１、第３及び第４のアナログ領域３１、３３及び３４に渡って形成される。従って、この場合には、第１、第３及び第４のアナロググループAnalog1、Analog3及びAnalog4に属するアナログＩＰ等の使用は禁止される。
【００２１】
なお、これらのアナログ領域３１〜３４には、アナログＩＰを配置しない場合に、フラッシュメモリ又はＥＥＰＲＯＭ等のメモリ回路ブロック（メモリＩＰ）を配置するようにしても良い。ディジタル領域４０には、ディジタルＩＰとして、ロジック（Logic）グループに属するロジック回路ブロック、又は、ＣＰＵグループに属するＣＰＵが配置される。
【００２２】
第１の入出力セル領域５１には、第１のアナログ領域３１に配置されるアナログＩＰ用の入出力セル群が形成される。第２の入出力セル領域５２には、第２のアナログ領域３２に配置されるアナログＩＰ用の入出力セル群が形成される。第３の入出力セル領域５３には、第３及び第４のアナログ領域３３及び３４に配置されるアナログＩＰ用の入出力セル群が形成される。第４の入出力セル領域５４には、ディジタル領域４０に配置されるディジタルＩＰ用の入出力セル群が形成される。
【００２３】
図３は、第１の実施形態に係るレイアウト設計システムにおいて、ＩＰグループ表データベース１３に格納されているＩＰグループ表データによって表されるアナログＩＰ及びディジタルＩＰのグループ分けを表すＩＰグループ表である。図３に示すＩＰグループ表において、アナログＩＰは、それらが配置される領域の大きさ及び位置に従って、第１〜第４のアナロググループAnalog1〜Analog4、及び、第５のアナロググループAnalogLargeに分けられている。これらのアナロググループには、以下に示すようなアナログＩＰが属している。
【００２４】
（１）第１のアナロググループAnalog1には、４ビットＡ／Ｄ変換器、４ビットＤ／Ａ変換器、ＳＶＤ（supply voltage detector：電源電圧検出）回路等のアナログＩＰが属する。
（２）第２のアナロググループAnalog2には、８ビットＡ／Ｄ変換器、８ビットＤ／Ａ変換器、ＳＶＤ回路、ＬＣＤ（液晶表示装置）ドライバ等のアナログＩＰが属する。
（３）第３のアナロググループAnalog3には、１０ビットＡ／Ｄ変換器、１０ビットＤ／Ａ変換器、ＳＶＤ回路、ＰＬＬ（フェーズロックドループ）回路、５０個の１ｐＦのコンデンサと２０個の１０ｋΩの抵抗等のアナログＩＰが属する。
（４）第４のアナロググループAnalog4には、ＳＶＤ回路等のアナログＩＰが属する。
（５）第５のアナロググループAnalogLargeには、１２ビットＡ／Ｄ変換器等のアナログＩＰが属する。
【００２５】
同じグループのＩＰにおいては、電源パッドやグランドパッドを同じ位置に配置することにより、チップの評価治具や評価に用いる各種の設定を共通化することができるので、評価のための期間やコストを低減することが可能である。なお、以上のアナロググループの各々において、アナログＩＰの替わりに、フラッシュメモリ又はＥＥＰＲＯＭのメモリＩＰを選択することができる。また、「Ｎｏｎｅ」を選択することにより、空いた領域に配線又はディジタル回路のレイアウト等を配置するようにしても良い。
【００２６】
図３に示すＩＰグループ表において、ディジタルグループは、３種類のロジック回路が属するロジック（Logic）グループと、４種類のＣＰＵが属するＣＰＵグループとに分かれている。ロジック（Logic）グループには、回路図面に基づいてレイアウト設計が行われる回路図入力（Ｓｃｈｅｍａｔｉｃ（スケマティック））の設計手法によるロジック回路と、ハードウェアの構成を記述する言語であるＨＤＬ（ハードウェアデスクリプションランゲージ）を用いる設計手法によるロジック回路と、真理値表に基づいてレイアウト設計が行われるＰＬＡ（プログラマブルロジックアレイ）の設計手法によるロジック回路とが属している。これにより、ユーザの希望に応じて、多様なファンクションロジック回路を実現することが可能となる。また、ＣＰＵグループには、４ビット、８ビット、１６ビット、３２ビットのＣＰＵが属している。ここでも、「Ｎｏｎｅ」を選択することにより、空いた領域に配線等を配置するようにしても良い。
【００２７】
再び図１を参照すると、レイアウトデータベース１４には、図３に示すＩＰグループ表に含まれているアナログＩＰ、メモリＩＰ、ＣＰＵ等のレイアウトを表すレイアウトデータが格納されている。
【００２８】
処理部１１は、オペレータの指示に従って、図２に示す配置図を表す配置図データを格納している配置図データベース１２にアクセスし、配置図データベース１２から配置図データを読み出すと共に、図３に示すＩＰグループ表を表すＩＰグループ表データを格納しているＩＰグループ表データベース１３にアクセスし、ＩＰグループ表データベース１３からＩＰグループ表データを読み出して、読み出した配置図データ及びＩＰグループ表データに基づく画像を表す画像データを操作端末２０に送信する。
【００２９】
操作端末２０は、この画像データに基づいて、配置図及びＩＰグループ表を同時にあるいは別個に表示部に表示する。オペレータは、表示部に表示されたＩＰグループ表に基づいて、各アナロググループに含まれている複数のアナログＩＰの内から１つのアナログＩＰ又はメモリＩＰを選択し、ディジタルグループに含まれている複数のディジタルＩＰの内から１つのディジタルＩＰを選択する。
【００３０】
このようにして選択されたＩＰを示すＩＰデータは、操作端末２０からレイアウト設計装置１０に送信される。レイアウト設計装置１０の処理部１１は、ＩＰデータに基づいて、選択されたアナログＩＰ又はメモリＩＰのレイアウトを表すレイアウトデータをレイアウトデータベース１４から読み出して、それらのＩＰのレイアウトを、図２に示す対応する第１〜第４のアナログ領域３１〜３４に配置することにより、半導体集積回路に含まれている所定数のアナログＩＰ又はメモリＩＰのレイアウト設計を行う。
【００３１】
さらに、ディジタルＩＰとしてＣＰＵが選択されている場合には、処理部１１が、選択されたＣＰＵのレイアウトを表すレイアウトデータをレイアウトデータベース１４から読み出して、そのＣＰＵのレイアウトを、図２に示すディジタル領域４０に配置することにより、半導体集積回路に含まれているＣＰＵのレイアウト設計を行う。
【００３２】
一方、ディジタルＩＰとしてロジック回路が選択されている場合には、処理部１１が、オペレータの操作に基づき、選択された設計手法に従って、図２に示すディジタル領域４０におけるロジック回路のレイアウト設計を行うと共に、第１〜第４の入出力セル領域５１〜５４にアナログＩＰ及びディジタルＩＰ用の入出力セル群を形成し、必要な配線を形成する。
【００３３】
次に、本実施形態に係るレイアウト設計システムの動作について、各種のマイクロコントローラのレイアウトを設計する場合を例として説明する。
まず、４ビットＡ／Ｄ変換器と、８ビットＤ／Ａ変換器と、ＰＬＬ回路と、ＳＶＤ回路と、ＰＬＡロジック回路とを有するマイクロコントローラのレイアウトを設計する場合について説明する。
【００３４】
オペレータは、操作端末２０を操作することにより、レイアウト設計装置１０にアクセスする。レイアウト設計装置１０の処理部１１は、図２に示す配置図を表す配置図データを配置図データベース１２から読み出すと共に、図３に示すＩＰグループ表を表すＩＰグループ表データをＩＰグループ表データベース１３から読み出す。その後、処理部１１は、読み出した配置図データ及びＩＰグループ表データに基づく画像を表す画像データを操作端末２０に送信する。これにより、配置図及びＩＰグループ表が操作端末２０の表示部に表示される。
【００３５】
オペレータは、操作端末２０の表示部に表示された配置図において示されている第１〜第４のアナログ領域３１〜３４の位置を確認しながら、操作端末２０の表示部に表示されたＩＰグループ表に基づいて、設計するマイクロコントローラに使用するアナログＩＰ及びディジタルＩＰを以下のようにして選択する。
【００３６】
オペレータは、ＩＰグループ表のグループ欄及び使用可能アナログ・ディジタルＩＰ欄を参照して、第１のアナロググループAnalog1において４ビットＡ／Ｄ変換器のチェックボックスをクリックして選択し、第２のアナロググループAnalog2において８ビットＤ／Ａ変換器のチェックボックスをクリックして選択し、第３のアナロググループAnalog3においてＰＬＬ回路のチェックボックスをクリックして選択し、第４のアナロググループAnalog4においてＳＶＤ回路のチェックボックスをクリックして選択し、ディジタルグループ（Logic及びＣＰＵ）においてＰＬＡロジック回路のチェックボックスをクリックして選択する。
【００３７】
オペレータにより選択されたＩＰを示すＩＰデータは、操作端末２０からレイアウト設計装置１０に送信される。レイアウト設計装置１０の処理部１１は、受信したＩＰデータに基づいて、それらのＩＰのレイアウトデータをレイアウトデータベース１４から読み出し、それらのＩＰのレイアウトを対応する領域に配置する。その結果、図４に示すように、チップ内の第１〜第４のアナログ領域３１〜３４に、４ビットＡ／Ｄ変換器と、８ビットＤ／Ａ変換器と、ＰＬＬ回路と、ＳＶＤ回路のレイアウトがそれぞれ配置される。
【００３８】
さらに、処理部１１は、オペレータの操作に基づいて、ディジタル領域４０にＰＬＡロジック回路のレイアウトを形成し、第１〜第４の入出力セル領域５１〜５４にアナログＩＰ及びディジタルＩＰ用の入出力セル群を形成すると共に、必要な配線を形成する。
【００３９】
このマイクロコントローラにおいては、４ビットＡ／Ｄ変換器と、８ビットＤ／Ａ変換器と、ＰＬＬ回路と、ＳＶＤ回路に、それぞれの入力信号が外部から供給され、それらの回路の出力信号がロジック回路に集結されて、ロジック回路が、どの出力信号をどのタイミングで出力するかを決定する。
【００４０】
次に、４ビットＡ／Ｄ変換器と、８ビットＤ／Ａ変換器と、ＳＶＤ回路と、フラッシュメモリと、ＰＬＡロジック回路とを有するマイクロコントローラのレイアウトを設計する場合について説明する。
オペレータは、ＩＰグループ表のグループ欄及び使用可能アナログ・ディジタルＩＰ欄を参照して、第１のアナロググループAnalog1において４ビットＡ／Ｄ変換器のチェックボックスをクリックして選択し、第２のアナロググループAnalog2において８ビットＤ／Ａ変換器のチェックボックスをクリックして選択し、第３のアナロググループAnalog3においてＳＶＤ回路のチェックボックスをクリックして選択し、第４のアナロググループAnalog4においてフラッシュメモリのチェックボックスをクリックして選択し、ディジタルグループ（Logic及びＣＰＵ）においてＰＬＡロジック回路のチェックボックスをクリックして選択する。
【００４１】
オペレータにより選択されたＩＰを示すＩＰデータは、操作端末２０からレイアウト設計装置１０に送信される。レイアウト設計装置１０の処理部１１は、受信したＩＰデータに基づいて、それらのＩＰのレイアウトデータをレイアウトデータベース１４から読み出し、それらのＩＰのレイアウトを対応する領域に配置する。その結果、図５に示すように、チップ内の第１〜第４のアナログ領域３１〜３４に、４ビットＡ／Ｄ変換器と、８ビットＤ／Ａ変換器と、ＳＶＤ回路と、フラッシュメモリのレイアウトがそれぞれ配置される。
【００４２】
さらに、処理部１１は、オペレータの操作に基づいて、ディジタル領域４０にＰＬＡロジック回路のレイアウトを形成し、第１〜第４の入出力セル領域５１〜５４にアナログＩＰ、メモリＩＰ及びディジタルＩＰ用の入出力セル群を形成すると共に、必要な配線を形成する。
【００４３】
このマイクロコントローラにおいては、４ビットＡ／Ｄ変換器と、８ビットＤ／Ａ変換器と、ＳＶＤ回路に、それぞれの入力信号が外部から供給され、それらの回路の出力信号がロジック回路に集結され、ロジック回路の判断によって、アナログＩＰから供給されたデータがフラッシュメモリに書き込まれる。さらに、ロジック回路は、フラッシュメモリに書き込んだデータを外部に出力するか、あるいは、新たに外部から信号を入力するかの判断を行う。
【００４４】
次に、３個のＳＶＤ回路と、ＰＬＡロジック回路とを有するマイクロコントローラのレイアウトを設計する場合について説明する。
オペレータは、ＩＰグループ表のグループ欄及び使用可能アナログ・ディジタルＩＰ欄を参照して、第１〜第３のアナロググループAnalog1〜Analog3においてＳＶＤ回路のチェックボックスをクリックして選択し、第４のアナロググループAnalog4において「Ｎｏｎｅ」のチェックボックスをクリックして選択すると共に、ディジタルグループ（Logic及びＣＰＵ）においてＰＬＡロジック回路のチェックボックスをクリックして選択する。
【００４５】
オペレータにより選択されたＩＰを示すＩＰデータは、操作端末２０からレイアウト設計装置１０に送信される。レイアウト設計装置１０の処理部１１は、受信したＩＰデータに基づいて、それらのＩＰのレイアウトデータをレイアウトデータベース１４から読み出し、それらのＩＰのレイアウトを対応する領域に配置する。その結果、図６に示すように、チップ内の第１〜第３のアナログ領域３１〜３３に、３個のＳＶＤ回路のレイアウトがそれぞれ配置される。
【００４６】
さらに、処理部１１は、オペレータの操作に基づいて、第４のアナログ領域３４及びディジタル領域４０にＰＬＡロジック回路のレイアウトを形成し、第１〜第４の入出力セル領域５１〜５４にアナログＩＰ及びディジタルＩＰ用の入出力セル群を形成すると共に、必要な配線を形成する。
【００４７】
このマイクロコントローラにおいては、電源電圧が１．８Ｖ、２．５Ｖ及び４．０Ｖ等の複数電源を備え、設定した電圧を超えた場合又は下った場合にフラッグをそれぞれ出力する３個のＳＶＤ回路を常に動作させることにより、外部に接続される複数のチップの電源電圧をモニターし、これらのＳＶＤ回路の出力信号に基づいて、ロジック回路が、どのチップからフラッグが出力されたかを判断し、フラッグを出力したチップにその結果を出力する。さらに、ロジック回路は、フラッグを出力したチップに対して、データの保存や動作の停止等を制御するための制御信号を出力する。あるいは、１つのチップからフラッグが出力されたら、全てのチップに対して制御信号を出力するようにしても良い。
【００４８】
次に、１２ビットＡ／Ｄ変換器を有するマイクロコントローラのレイアウトを設計する場合について説明する。
オペレータは、ＩＰグループ表のグループ欄及び使用可能アナログ・ディジタルＩＰ欄を参照して、第５のアナロググループAnalogLargeにおいて１２ビットＡ／Ｄ変換器のチェックボックスをクリックして選択して選択し、第２のアナロググループAnalog2において「Ｎｏｎｅ」のチェックボックスをクリックして選択すると共に、ディジタルグループ（Logic及びＣＰＵ）においてＰＬＡロジック回路のチェックボックスをクリックして選択する。このとき、第５のアナロググループAnalogLargeが選択されたので、第１、第３、第４のアナロググループAnalog1、Analog3、Analog4に属するアナログＩＰ又はメモリＩＰの選択が禁止される。
【００４９】
オペレータにより選択されたＩＰを示すＩＰデータは、操作端末２０からレイアウト設計装置１０に送信される。レイアウト設計装置１０の処理部１１は、受信したＩＰデータに基づいて、それらのＩＰのレイアウトデータをレイアウトデータベース１４から読み出し、それらのＩＰのレイアウトを対応する領域に配置する。その結果、図７に示すように、チップ内の第１、第３、第４のアナログ領域３１、３３、３４に、１２ビットＡ／Ｄ変換器のレイアウトが配置される。
【００５０】
さらに、処理部１１は、オペレータの操作に基づいて、第２のアナログ領域３２及びディジタル領域４０にＰＬＡロジック回路のレイアウトを形成し、第１〜第４の入出力セル領域５１〜５４にアナログＩＰ及びディジタルＩＰ用の入出力セル群を形成すると共に、必要な配線を形成する。
【００５１】
このマイクロコントローラにおいては、１２ビットＡ／Ｄ変換器に常に信号が入力されており、１２ビットＡ／Ｄ変換器の出力データが、ロジック回路に入力される。ロジック回路は、所定の制御信号が活性化されたときに、１２ビットＡ／Ｄ変換器の出力データを外部に出力する。なお、マイクロコントローラの出力ピン数が少ない場合には、ロジック回路は、１２ビットＡ／Ｄ変換器の出力データを時分割多重して出力するようにしても良い。
【００５２】
次に、４ビットＡ／Ｄ変換器と、８ビットＤ／Ａ変換器と、２個のＳＶＤ回路と、１６ビットＣＰＵとをそれぞれ単独で動作させるマイクロコントローラのレイアウトを設計する場合について説明する。
オペレータは、ＩＰグループ表のグループ欄及び使用可能アナログ・ディジタルＩＰ欄を参照して、第１のアナロググループAnalog1において４ビットＡ／Ｄ変換器のチェックボックスをクリックして選択し、第２のアナロググループAnalog2において８ビットＤ／Ａ変換器のチェックボックスをクリックして選択し、第３及び第４のアナロググループAnalog3及びAnalog4においてＳＶＤ回路のチェックボックスをクリックして選択すると共に、ディジタルグループ（Logic及びＣＰＵ）において１６ビットＣＰＵのチェックボックスをクリックして選択する。
【００５３】
オペレータにより選択されたＩＰを示すＩＰデータは、操作端末２０からレイアウト設計装置１０に送信される。レイアウト設計装置１０の処理部１１は、受信したＩＰデータに基づいて、それらのＩＰのレイアウトデータをレイアウトデータベース１４から読み出し、それらのＩＰのレイアウトを対応する領域に配置する。その結果、図８に示すように、チップ内の第１〜第４のアナログ領域３１〜３４に、４ビットＡ／Ｄ変換器と、８ビットＤ／Ａ変換器と、２個のＳＶＤ回路のレイアウトが配置され、ディジタル領域４０に、１６ビットＣＰＵのレイアウトが配置される。
【００５４】
さらに、処理部１１は、オペレータの操作に基づいて、第１〜第４の入出力セル領域５１〜５４にアナログＩＰ及びディジタルＩＰ用の入出力セル群を形成すると共に、必要な配線を形成する。
【００５５】
次に、ＥＥＰＲＯＭと、ＬＣＤドライバ回路と、１０ビットＡ／Ｄ変換器と、ＳＶＤ回路と、ＰＬＡロジック回路によって構成されるリアルタイムクロック（ＲＴＣ）とを有するマイクロコントローラのレイアウトを設計する場合について説明する。
オペレータは、ＩＰグループ表のグループ欄及び使用可能アナログ・ディジタルＩＰ欄を参照して、第１のアナロググループAnalog1においてＥＥＰＲＯＭのチェックボックスをクリックして選択し、第２のアナロググループAnalog2においてＬＣＤドライバ回路のチェックボックスをクリックして選択し、第３のアナロググループAnalog3において１０ビットＡ／Ｄ変換器のチェックボックスをクリックして選択し、第４のアナロググループAnalog4においてＳＶＤ回路のチェックボックスをクリックして選択すると共に、ディジタルグループ（Logic及びＣＰＵ）においてＰＬＡロジック回路のチェックボックスをクリックして選択する。
【００５６】
オペレータにより選択されたＩＰを示すＩＰデータは、操作端末２０からレイアウト設計装置１０に送信される。レイアウト設計装置１０の処理部１１は、受信したＩＰデータに基づいて、それらのＩＰのレイアウトデータをレイアウトデータベース１４から読み出し、それらのＩＰのレイアウトを対応する領域に配置する。その結果、図９に示すように、チップ内の第１〜第４のアナログ領域３１〜３４に、ＥＥＰＲＯＭと、ＬＣＤドライバ回路と、１０ビットＡ／Ｄ変換器と、ＳＶＤ回路のレイアウトが配置される。
【００５７】
さらに、処理部１１は、オペレータの操作に基づいて、ディジタル領域４０にＰＬＡロジック回路によって構成されるＲＴＣのレイアウトを形成し、第１〜第４の入出力セル領域５１〜５４にアナログＩＰ及びディジタルＩＰ用の入出力セル群を形成すると共に、必要な配線を形成する。
【００５８】
このマイクロコントローラの機能は、以下のとおりである。
（１）ＰＬＡロジック回路によって構成されるＲＴＣが、所定の時間になったらＥＥＰＲＯＭ、ＬＣＤドライバ回路、１０ビットＡ／Ｄ変換器、ＳＶＤ回路、及び、外部にフラッグ信号を出力する。
（２）ＰＬＡロジック回路からフラッグ信号が入力されると、ＥＥＰＲＯＭは、ＬＣＤドライバ回路にデータを転送する。
（３）ＰＬＡロジック回路からフラッグ信号が入力されると、１０ビットＡ／Ｄ変換器は、アナログ入力信号をディジタル信号に変換して外部に出力する。
（４）ＰＬＡロジック回路からフラッグ信号が入力されると、ＳＶＤ回路は、外部に接続されたチップの電源電圧又は自己の電源電圧をモニターして、その結果を示すデータを外部に出力する。
【００５９】
次に、３個の所望のアナログ回路と、コンデンサ及び抵抗と、ロジック回路とを有するマイクロコントローラのレイアウトを設計する場合について説明する。
オペレータは、ＩＰグループ表のグループ欄及び使用可能アナログ・ディジタルＩＰ欄を参照して、第１及び第２のアナロググループAnalog1及びAnalog2において所望のアナログＩＰのチェックボックスをクリックして選択し、第３のアナロググループAnalog3において５０個の１ｐＦのコンデンサと２０個の１０ｋΩの抵抗のチェックボックスをクリックして選択し、第４のアナロググループAnalog4において所望のアナログＩＰのチェックボックスをクリックして選択すると共に、ディジタルグループ（Logic及びＣＰＵ）においてＳｃｈｅｍａｔｉｃ、ＨＤＬ及びＰＬＡのいずれかのチェックボックスをクリックして選択する。
【００６０】
オペレータにより選択されたＩＰを示すＩＰデータは、操作端末２０からレイアウト設計装置１０に送信される。レイアウト設計装置１０の処理部１１は、受信したＩＰデータに基づいて、それらのＩＰのレイアウトデータをレイアウトデータベース１４から読み出し、それらのＩＰのレイアウトを対応する領域に配置する。その結果、図１０に示すように、チップ内の第１、第２及び第４のアナログ領域３１、３２及び３４に、オペレータによって選択された３個の所望のアナログＩＰのレイアウトが配置され、第３のアナログ領域３３に、５０個の１ｐＦのコンデンサと２０個の１０ｋΩの抵抗のアナログＩＰのレイアウトが配置される。
【００６１】
さらに、処理部１１は、オペレータの操作に基づいて、ディジタル領域４０に、オペレータによって選択されたロジック回路のレイアウトを形成し、第１〜第４の入出力セル領域５１〜５４にアナログＩＰ及びディジタルＩＰ用の入出力セル群を形成すると共に、必要な配線を形成する。
【００６２】
このマイクロコントローラにおいては、コンデンサ及び抵抗は、所望のアナログ回路内でのアナログ信号の精度を調整したり、所望のアナログ回路内でのタイミングを調整したり、消費電流を調整したりするために使用される。３個の所望のアナログ回路の出力信号は、ロジック回路に入力されて所定の処理を施される。ロジック回路の出力信号は、外部に出力される。
【００６３】
次に、本発明の第２の実施形態について説明する。
図１１は、本発明の第２の実施形態に係るレイアウト設計システムの構成を示す図である。図１１に示すように、レイアウト設計システム２は、レイアウト設計装置３０と、レイアウト設計装置３０に接続された操作端末２０とを含んでいる。レイアウト設計装置３０は、処理部３１と、処理部３１に内部バスを介して接続されたハードディスク等の記録部３５とによって構成される。
【００６４】
記録部３５には、配置図データを格納する配置図データベース（ＤＢ）３２と、半導体集積回路を構成するためのアナログＩＰ及びディジタルＩＰの候補を示す候補ＩＰ表データを格納する候補ＩＰ表データベース（ＤＢ）３３と、レイアウトデータを格納するレイアウトデータベース（ＤＢ）３４とが記録されている。第２の実施形態においては、半導体集積回路に含まれるアナログＩＰ及びディジタルＩＰの数及びサイズに合わせて、半導体基板（チップ）のサイズを変更しながらレイアウト設計を行う。
【００６５】
図１２は、第２の実施形態に係るレイアウト設計システムにおいて、配置図データベース３２に格納されている配置図データによって表されるチップ内のレイアウト領域の区分けを示す配置図である。図１２に示すように、チップ内のレイアウト領域には、複数のアナログＩＰの内から選択されたアナログＩＰが配置される複数のアナログ領域（ここでは、第１〜第３のアナログ領域６１〜６３を示す）と、少なくとの１つのディジタルＩＰが配置される少なくとの１つのディジタル領域７０と、データ用のバスラインが配置されるデータバス領域８０と、複数の入出力セルが配置される複数の入出力セル領域（ここでは、第１〜第６の入出力セル領域９１〜９６を示す）とが設けられている。
【００６６】
なお、これらのアナログ領域には、アナログＩＰを配置しない場合に、フラッシュメモリ又はＥＥＰＲＯＭ等のメモリ回路ブロック（メモリＩＰ）を配置するようにしても良い。ディジタル領域７０には、ディジタルＩＰとして、ロジック（Logic）グループに属するロジック回路ブロック、又は、ＣＰＵグループに属するＣＰＵが配置される。
【００６７】
第１の入出力セル領域９１には、第１のアナログ領域６１に配置されるアナログＩＰ用の入出力セル群が形成される。第２の入出力セル領域９２には、第２のアナログ領域６２に配置されるアナログＩＰ用の入出力セル群が形成される。第３の入出力セル領域９３には、第３のアナログ領域６３に配置されるアナログＩＰ用の入出力セル群が形成される。第４及び第５の入出力セル領域９４及び９５には、ディジタル領域７０に配置されるディジタルＩＰ用の入出力セル群が形成される。第６の入出力セル領域９６には、制御信号用の入出力セル群が形成される。
【００６８】
ここで、複数の入出力セル領域を、チップのレイアウト領域の上下又は左右にのみ（即ち、対向する２辺に沿って）設けることにより、チップの横方向又は縦方向（即ち、これらの入出力セル領域が設けられた２辺に沿った方向）に、容易にチップサイズを変えることができるようにしている。
【００６９】
図１３は、第２の実施形態に係るレイアウト設計システムにおいて、候補ＩＰ表データベース３３に格納されている候補ＩＰ表データによって表される、候補となるアナログＩＰ及びディジタルＩＰを示す候補ＩＰ表である。例えば、第１のアナログＩＰ（Analog1）として４ビットＡ／Ｄ変換器が設定され、第２のアナログＩＰ（Analog2）として４ビットＤ／Ａ変換器が設定され、第３のアナログＩＰ（Analog3）としてＳＶＤ回路が設定され、第４のアナログＩＰ（Analog4）として８ビットＡ／Ｄ変換器が設定され、第５のアナログＩＰ（Analog5）として８ビットＤ／Ａ変換器が設定され、第ＮのアナログＩＰ（AnalogN）としてＬＣＤドライバ回路が設定されている。なお、アナログＩＰの替わりに、フラッシュメモリ又はＥＥＰＲＯＭ等のメモリＩＰを設定することもできる。
【００７０】
図１３に示す候補ＩＰ表において、ディジタルグループは、３種類のロジック回路が属するロジック（Logic）グループと、４種類のＣＰＵが属するＣＰＵグループとに分かれている。ロジック（Logic）グループには、回路図面に基づいてレイアウト設計が行われる回路図入力（Ｓｃｈｅｍａｔｉｃ（スケマティック））の設計手法によるロジック回路と、ハードウェアの構成を記述する言語であるＨＤＬ（ハードウェアデスクリプションランゲージ）を用いる設計手法によるロジック回路と、真理値表に基づいてレイアウト設計が行われるＰＬＡ（プログラマブルロジックアレイ）の設計手法によるロジック回路とが属している。これにより、ユーザの希望に応じて、多様なファンクションロジック回路を実現することが可能となる。また、ＣＰＵグループには、４ビット、８ビット、１６ビット、３２ビットのＣＰＵが属している。ここで、「Ｎｏｎｅ」を選択することにより、空いた領域に配線等を配置するようにしても良い。
【００７１】
再び図１１を参照すると、レイアウトデータベース３４には、図１３に示す候補ＩＰ表に含まれているアナログＩＰ、メモリＩＰ、ＣＰＵ等のレイアウトを表すレイアウトデータが格納されている。ここで、アナログＩＰ又はメモリＩＰは、第１の方向（図１２における縦方向）に一定の長さを有する領域に合わせて設計されているので、任意の数のアナログＩＰ又はメモリＩＰを横方向に自由に連結することが可能であり、また、アナログＩＰにおいて一定の特性を有することが保証される。
【００７２】
処理部３１は、オペレータの指示に従って、図１２に示す配置図を表す配置図データを格納している配置図データベース３２にアクセスし、配置図データベース３２から配置図データを読み出すと共に、図１３に示す候補ＩＰ表を示す候補ＩＰ表データを格納している候補ＩＰ表データベース３３にアクセスし、候補ＩＰ表データベース３３から候補ＩＰ表データを読み出して、読み出した配置図データ及び候補ＩＰ表データに基づく画像を表す画像データを操作端末２０に送信する。
【００７３】
操作端末２０は、この画像データに基づいて、配置図及び候補ＩＰ表を同時にあるいは別個に表示部に表示する。オペレータは、表示部に表示された候補ＩＰ表に基づいて、候補ＩＰ表データベース３３に格納されている候補データによって規定されるアナログＩＰ又はメモリＩＰの内から所望のアナログＩＰ又はメモリＩＰを選択すると共に、ディジタルグループに含まれている複数のディジタルＩＰの内から、所望のディジタルＩＰを選択する。
【００７４】
このようにして選択されたＩＰを示すＩＰデータは、操作端末２０からレイアウト設計装置３０に送信される。レイアウト設計装置３０の処理部３１は、ＩＰデータに基づいて、選択されたＩＰのレイアウトを表すレイアウトデータをレイアウトデータベース３４から読み出して、選択されたＩＰのレイアウトを、チップ内のレイアウト領域に配置する。
【００７５】
図１４は、第２の実施形態に係るレイアウト設計システムにおいて、選択されたＩＰの配置例を示す配置図である。この例においては、アナログＩＰとして、第１のアナログＩＰ（Analog1）である４ビットＡ／Ｄ変換器と、第３のアナログＩＰ（Analog3）であるＳＶＤ回路と、第４のアナログＩＰ（Analog4）である８ビットＡ／Ｄ変換器とが選択され、ディジタルＩＰとして８ビットＣＰＵが選択されている。
【００７６】
その場合に、処理部３１は、８ビットＣＰＵのレイアウトを表すレイアウトデータをレイアウトデータベース３４から読み出して、８ビットＣＰＵのレイアウトをディジタル領域７０に配置する。一方、ディジタルＩＰとしてロジック回路が選択されている場合には、処理部３１が、オペレータの操作に基づき、選択された設計手法に従って、少なくとも１つのディジタル領域７０におけるロジック回路のレイアウト設計を行う
【００７７】
次に、処理部３１は、選択されたアナログＩＰ又はメモリＩＰのレイアウトを、少なくとも１つのディジタル回路領域７０に続けて、第１の方向（図１２における縦方向）と直交する第２の方向（図１２における横方向）に一列に並べて、アナログ回路領域６１〜６３を決定する。図１４に示すように、アナログ回路領域６１〜６３には、第１のアナログＩＰ（Analog1）である４ビットＡ／Ｄ変換器のレイアウトと、第３のアナログＩＰ（Analog3）であるＳＶＤ回路のレイアウトと、第４のアナログＩＰ（Analog4）である８ビットＡ／Ｄ変換器のレイアウトとが配置される。このようにして、半導体集積回路に含まれている任意の数のアナログＩＰ又はメモリＩＰのレイアウト設計が行われる。
さらに、処理部３１は、第１〜第６の入出力セル領域９１〜９６にアナログＩＰ及びディジタルＩＰ用の入出力セル群を形成すると共に、必要な配線を形成する。
【００７８】
以上の実施形態に係るレイアウト設計システム及び方法によれば、一定のサイズ（縦横一定、又は、縦のみ一定）を有するチップを使用することができる。これにより、実績のあるアナログＩＰをチップ内の一定の位置に配置することができるので、一定の品質を保つことができる。また、短い納期で設計することができるので、設計納期の短ＴＡＴ（turn around time）化、及び、顧客への迅速な対応が可能となる。
【００７９】
なお、以上の実施形態においては、マイクロコントローラのレイアウトを設計する場合について説明したが、本発明によれば、ＣＰＵのみを搭載したチップや、モジュール（基板）上の部品（抵抗やコンデンサ等）のみを搭載したチップや、アナログＩＰのみを搭載したチップや、ロジック回路のみを内蔵する半導体集積回路のレイアウトも、これと同様に設計することができる。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態に係るレイアウト設計システムの構成を示す図。
【図２】第１の実施形態におけるレイアウト領域の区分けを示す配置図。
【図３】第１の実施形態におけるＩＰグループ表を示す図。
【図４】第１の実施形態の第１の例におけるＩＰの配置を示す図。
【図５】第１の実施形態の第２の例におけるＩＰの配置を示す図。
【図６】第１の実施形態の第３の例におけるＩＰの配置を示す図。
【図７】第１の実施形態の第４の例におけるＩＰの配置を示す図。
【図８】第１の実施形態の第５の例におけるＩＰの配置を示す図。
【図９】第１の実施形態の第６の例におけるＩＰの配置を示す図。
【図１０】第１の実施形態の第７の例におけるＩＰの配置を示す図。
【図１１】本発明の第２の実施形態におけるレイアウト設計システムの構成を示す図。
【図１２】第２の実施形態におけるレイアウト領域の区分けを示す配置図。
【図１３】第２の実施形態における候補ＩＰ表を示す図。
【図１４】第２の実施形態におけるＩＰの配置例を示す配置図。
【符号の説明】
【００８１】
１、２  レイアウト設計システム、１０、３０  レイアウト設計装置、１１、３１  処理部、１２、３２  配置図データベース、１３  ＩＰグループ表データベース、１４、３４  レイアウトデータベース、１５、３５  記録部、２０  操作端末、３３  候補ＩＰ表データベース、３１〜３３、６１〜６３  アナログ領域、４０、７０  ディジタル領域、５１〜５４、９１〜９６  入出力セル領域、８０  データバス領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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