(57)【要約】【課題】  Ａ／Ｄ変換器を構成する各ステージにおいて、補正値を求めるために、増幅回路のゲインを２としなくてもよいデジタル補正アナログ／デジタル変換器を提供する。【解決手段】  各アナログ／デジタル変換ステージ１，８は、各ステージに入力されたアナログ入力と、外部アナログ入力とを切り替えるアナログ入力切替スイッチ６，１３と、比較器２，９からの信号と、デジタル補正回路１５からの信号とを切り替えるデジタル入力切替スイッチ７，１４とを備える。ステージ１，８のアナログ／デジタル変換回路２，９から出力されるデジタル出力値を補正する補正係数は、既知の外部アナログ入力信号と、デジタル補正回路１５からのデジタル信号とを用いて、デジタル補正回路１５からのデジタル信号ごとに得られ、デジタル補正回路１５からのデジタル信号ごとに、上記補正係数を用いて、ステージ１，８の直線性誤差とオフセットを補正するものである。【選択図】  図１
2006109403.tif 000002
【特許請求の範囲】
【請求項１】
パイプライン構成された複数のアナログ／デジタル変換ステージと、デジタル補正回路とを含むデジタル補正アナログ／デジタル変換器であって、
前記各アナログ／デジタル変換ステージは、
各ステージに入力されたアナログ入力と、外部アナログ入力とを切り替えるアナログ入力切替スイッチと、
比較器からのデジタル信号と、前記デジタル補正回路からのデジタル信号とを切り替えるデジタル入力切替スイッチとを備え、
アナログ／デジタル変換ステージのアナログ／デジタル変換回路から出力されるデジタル出力値を補正する補正係数は、既知の外部アナログ入力信号と、前記デジタル補正回路からのデジタル信号とを用いて、前記デジタル補正回路からのデジタル信号ごとに得られ、
デジタル補正回路からのデジタル信号ごとに、前記補正係数を用いて、アナログ／デジタル変換ステージの直線性誤差を補正することを特徴とするデジタル補正アナログ／デジタル変換器。
【請求項２】
請求項１に記載のデジタル補正アナログ／デジタル変換器であって、
前記直線性誤差に加えて、オフセットによる誤差も補正することを特徴とするデジタル補正アナログ／デジタル変換器。
【請求項３】
請求項１または２に記載のデジタル補正アナログ／デジタル変換器であって、
前記デジタル補正回路からのデジタル信号は、００、０１、１０あるいは１１の１．５ビットであることを特徴とするデジタル補正アナログ／デジタル変換器。
【請求項４】
請求項１または２に記載のデジタル補正アナログ／デジタル変換器であって、
補正係数の算出を要するアナログ／デジタル変換ステージにおける
外部アナログ入力電圧がＶref／４で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値と、
外部アナログ入力電圧がＶref／４で、デジタル補正回路からの信号が１０あるいは１１であるときの出力を以降のステージでＡ／Ｄ変換した値と、
外部アナログ入力電圧が−Ｖref／４で、デジタル補正回路からの信号が００であるときの出力を以降のステージでＡ／Ｄ変換した値と、
外部アナログ入力電圧が−Ｖref／４で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値と、
外部アナログ入力電圧が０で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値と、
のいずれかを組み合わせて算出された補正係数を用いて、前記デジタル補正を行うことを特徴とするデジタル補正アナログ／デジタル変換器。
【請求項５】
請求項４に記載のデジタル補正アナログ／デジタル変換器であって、
前記外部アナログ入力電圧の±Ｖref／４は正確な値でなくてもよいことを特徴とするデジタル補正アナログ／デジタル変換器。
【請求項６】
請求項４に記載のデジタル補正アナログ／デジタル変換器であって、
前記外部アナログ入力電圧０は容量の両端に同じ電圧を印加することにより作られることを特徴とするデジタル補正アナログ／デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にデジタル回路を用いて補正を行うデジタル補正アナログ／デジタル変換器に関するものであり、より特定的には、直線性誤差に加えてオフセットによる誤差も補正することができるように改良されたデジタル補正アナログ／デジタル変換器に関する。
【背景技術】
【０００２】
パイプライン型Ａ／Ｄ変換器は、小ビットのＡ／Ｄ変換ステージを複数段縦続接続させ、これらの各ステージをパイプライン動作することで、所定ビット数のデジタル信号を得る。このようなパイプライン型Ａ／Ｄ変換器を高性能化していくと、Ａ／Ｄ変換器を構成する素子の製造誤差などにより、性能が抑制されるという問題がある。Ａ／Ｄ変換器では、基本的に構成素子の大きさの比を用いる。従来は、製造誤差などの影響を減ずるために、構成素子を大きくして、必要とされる性能が得られるようにしている。
【０００３】
しかし、構成素子を大きくすると、回路面積が大きくなると共に、消費電力が大きくなるという問題がある。この問題を解決するために、構成素子を小さくし、素子の製造誤差などにより生じた影響を、デジタル補正回路で補正することが提案されている（例えば、特許文献１、２参照）。
【０００４】
特許文献１では、パイプライン型Ａ／Ｄ変換器の各ステージで生ずる直線性誤差をデジタル補正回路で補正するパイプライン型Ａ／Ｄ変換器が提案されている。図７は、特許文献１に開示されているパイプライン型Ａ／Ｄ変換器の一部を表した図である。また、図８は、各Ａ／Ｄ変換ステージからのアナログ入出力を示す図である。
【０００５】
図７は、Ａ／Ｄ変換ステージ１１（３０）と、Ａ／Ｄ変換ステージ１２→１７（３２）とデジタル補正回路４０とからなる補正システム（５０）と、Ａ／Ｄ変換ステージ１０（５２）と、デジタル補正回路５４とから構成されている。まず、Ａ／Ｄ変換ステージ１１（３０）の補正値Ｓ１（１１）とＳ２（１１）とを、Ａ／Ｄ変換ステージ１２→１７（３２）から出力されるデジタル値を用いて求める。Ａ／Ｄ変換ステージ１１（３０）のアナログ入力を０にして、Ａ／Ｄ変換ステージ１１（３０）のデジタル入力を０または１にすると、図８のＳ１’、Ｓ２’の値が求まる。ここで、Ｓ１’、Ｓ２’は、アナログ入力が０からずれたときに求まる値である。Ｓ１’−Ｓ１＝Ｓ２’−Ｓ２という関係から、補正値Ｓ１’−Ｓ２’＝Ｓ１−Ｓ２が得られる。Ａ／Ｄ変換ステージ１０（５２）の補正値は、Ａ／Ｄ変換ステージ１１（３０）およびＡ／Ｄ変換ステージ１２→１７（３２）から出力されるデジタル値、Ａ／Ｄ変換ステージ１１（３０）の補正値Ｓ１（１１）とＳ２（１１）とを用いて求める。同様にして、Ａ／Ｄ変換ステージまでの各ステージの補正値を求めることができる。
【０００６】
Ａ／Ｄ変換ステージ１２→１７（３２）から出力されるデジタル値と、各ステージの補正値を、後のステージから順に用いて補正することで、Ａ／Ｄ変換器の入力に対応する補正されたデジタル値を算出することができる。
【０００７】
また、特許文献２では特許文献１を１．５ビットに拡張した回路を提案している。図９は、特許文献２に開示されているパイプライン型Ａ／Ｄ変換器の一部を表した図である。パイプライン型Ａ／Ｄ変換器は、Ａ／Ｄ変換ステージ（１４−４、１４−５、３２）とエラーコレクション回路（４１）とメモリ（４２Ａ，４２Ｂ）とデジタル補正回路（４０Ａ，４０Ｂ）から構成されている。まず、ステージ４，５に（Ｖin、Ｄin）= 〔＋１／4Ｖref、１１〕、〔＋１／４Ｖref、１０〕、〔−１／４Ｖref、１０〕、(−１／４Ｖref、００) をそれぞれ順に入力することにより、補正値Ｓ１−Ｓ２、Ｓ３−Ｓ４を求めておく。信号変換時には、エラーコレクション回路からの出力に、ステージ４、５からのデジタル出力によって選択されたメモリ出力を用いてデジタル補正回路において補正を行うことで、入力に対応する補正されたデジタル値を算出する。
【０００８】
図１０は、補正の効果を表すアナログ入出力を示した図である。入力が−１／４Ｖref以下のときにはＥＲＲＯＲ１〔＝Ｓ３−Ｓ４〕をエラーコレクション回路出力から減算し、＋１／４Ｖref以上の時にはＥＲＲＯＲ２〔＝Ｓ１−Ｓ２〕をエラーコレクション回路出力に加算し、入力が−１／４Ｖrefと＋１／４Ｖrefの間のときはそのまま出力する。そうすることで、直線ＣＤのようにアナログ入力に対するデジタル出力を一次関数にすることができ、デジタルコードが重複するのを防ぐことができる。
【０００９】
【特許文献１】米国特許第５，４９９，０２７号
【００１０】
【特許文献２】米国特許第６，３６９，７４４号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、特許文献１に記載のＡ／Ｄ変換器では、Ａ／Ｄ変換ステージ１１（３０）以前のステージの補正値を求めるため、Ａ／Ｄ変換ステージ１２→１７（３２）の増幅回路のゲインを２としている。すなわち、Ａ／Ｄ変換ステージ１２→１７（３２）については構成素子を大きくするため、消費電力が大きくなるという問題がある。
【００１２】
また、図８から、Ａ／Ｄ変換ステージ１１（３０）以前のステージにおいては、増幅回路のゲインが２を越えるまたはオフセットが大きいと、補正値を求める点が変換可能な範囲内にないので補正値を求めることができない。このため、Ａ／Ｄ変換ステージ１１（３０）以前のステージにおいては、増幅回路のゲインが２を越えないようにし、オフセットの影響を小さくするよう設計する必要がある。
【００１３】
逆に、特許文献２に記載のＡ／Ｄ変換器では、増幅回路のゲインが２を超えていないと補正ができない。これは、増幅回路のゲインが２よりも小さくなった場合、特許文献のステージ数では補正値の精度を保てないためである。
【００１４】
また、ゲインエラーのみを補正するため、図３のようにそれぞれの変換直線にオフセットを持っているとき、これらのオフセットによるエラーを補正できないため、オフセットが許容範囲内に収まるように慎重に設計する必要がある。
【００１５】
すなわち、本発明は、上記問題に鑑みなされたものであり、その目的は、Ａ／Ｄ変換器を構成する各ステージにおいて、増幅回路のゲインが２以上でも２以下でも補正を行えるデジタル補正アナログ／デジタル変換器を提供することにある。
【００１６】
また、他の目的は、Ａ／Ｄ変換器を構成する各ステージにおいて、オフセットによるエラーも補正することができるデジタル補正アナログ／デジタル変換器を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明のデジタル補正アナログ／デジタル変換器は、パイプライン構成された複数のアナログ／デジタル変換ステージと、デジタル補正回路とを含み構成されるデジタル補正アナログ／デジタル変換器であって、上記各アナログ／デジタル変換ステージは、各ステージに入力されたアナログ入力と、外部アナログ入力とを切り替えるアナログ入力切替スイッチと、比較器からの信号と、上記デジタル補正回路からの信号とを切り替えるデジタル入力切替スイッチとを備え、アナログ／デジタル変換ステージのアナログ／デジタル変換回路から出力されるデジタル出力値を補正する補正係数は、既知の外部アナログ入力信号と、上記デジタル補正回路からのデジタル信号とを用いて、上記デジタル補正回路からのデジタル信号ごとに得られ、デジタル補正回路からのデジタル信号ごとに、上記補正係数を用いて、アナログ／デジタル変換ステージの直線性誤差を補正するものである。
【００１８】
この構成によれば、補正係数は、既知の外部アナログ入力信号と、上記デジタル補正回路からのデジタル信号とを用いて、上記デジタル補正回路からのデジタル信号ごとに得られる。また、デジタル補正回路からのデジタル信号ごとに、上記補正係数を用いて、アナログ／デジタル変換ステージの直線性誤差を補正する。この結果、素子の製造誤差などにより、素子の性能にばらつきがあっても、有効に誤差を補正することができる。
【００１９】
この発明の好ましい実施態様によれば、上記補正は、直線性誤差に加えて、オフセットによる誤差も補正することができるように構成される。
【００２０】
上記デジタル補正回路からのデジタル信号は、００、０１、１０あるいは１１の１．５ビットであればよい。
【００２１】
上記／デジタル変換器は、補正係数の算出を要するアナログ／デジタル変換ステージにおける外部アナログ入力電圧がＶref／４で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値と、外部アナログ入力電圧がＶref／４で、デジタル補正回路からの信号が１０あるいは１１であるときの出力を以降のステージでＡ／Ｄ変換した値と、外部アナログ入力電圧が−Ｖref／４で、デジタル補正回路からの信号が００であるときの出力を以降のステージでＡ／Ｄ変換した値と、外部アナログ入力電圧が−Ｖref／４で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値と、外部アナログ入力電圧が０で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値と、のいずれかを組み合わせて算出された補正係数を用いて、上記デジタル補正を行えばよい。
【００２２】
上記デジタル補正アナログ／デジタル変換器であって、上記外部アナログ入力電圧の±Ｖref／４は正確な値でなくてもよい。
【００２３】
上記デジタル補正アナログ／デジタル変換器であって、上記外部アナログ入力電圧０は容量の両端に同じ電圧を印加することにより作られる。
【発明の効果】
【００２４】
本発明のデジタル補正アナログ／デジタル変換器は、Ａ／Ｄ変換器を構成する各ステージにおいて、増幅回路のゲインが２以上でも２以下でも補正を行うことができる。
【００２５】
また、本発明のデジタル補正アナログ／デジタル変換器は、Ａ／Ｄ変換器を構成する各ステージにおいて、オフセットによるエラーも補正することができる。
【００２６】
このような本発明のデジタル補正アナログ／デジタル変換器は、従来のアナログ／デジタル変換器に比べて、消費電力、構成素子を小さくすることができる。
【発明を実施するための最良の形態】
【００２７】
以下に、本発明を実施するための最良の形態を、図面を参照しながら説明する。なお、本発明は、これらによって限定されるものではない。
【００２８】
[アナログ／デジタル変換器]
【００２９】
図１は、本実施の形態のデジタル補正アナログ／デジタル変換器の一部を示す構成図である。この図に示すアナログ／デジタル変換器は、パイプライン構成された複数のアナログ／デジタル変換ステージ１、８と、デジタル補正回路１５とを含む。アナログ／デジタル変換ステージ１、８は、それぞれ、アナログ入力値をデジタル値に変換する比較器２、９、デジタル信号をアナログ値に変換するデジタル／アナログ変換回路３、１０、アナログ入力値と変換されたアナログ値との差分を取る入力差分回路４、１１と、得られた差分を増幅する増幅回路５、１２とを備える。また、ステージ１、２は、各ステージに入力されたアナログ入力と、外部アナログ入力とを切り替えるアナログ入力切替スイッチ６、１３と、比較器２、９からの信号と、デジタル補正回路１５からの信号とを切り替えるデジタル入力切替スイッチ７、１４とを備える。
【００３０】
図示しないデジタル部は、デジタル補正回路１５以外に、各ステージで変換されたデジタル値を保管する保管部、各ステージからのデジタル値を演算してデジタル変換データを出力する演算部などを含む。
【００３１】
なお、ステージ１のアナログ入力切替スイッチ６に関しては、別途アナログ入力切替スイッチを設けなくても、ステージ１に所定のアナログ入力を行うことによっても、同様のことを行うことができる。
【００３２】
以下の説明において、簡単のために、３ステージのデジタル補正アナログ／デジタル変換器を用いて、補正係数の求め方を説明する。しかし、ステージ数の異なるデジタル補正アナログ／デジタル変換器においても、同様の方法で、補正係数を求めることができる。
［３ステージデジタル補正アナログ／デジタル変換器］
【００３３】
図２は、３ステージデジタル補正アナログ／デジタル変換器を示す構成図である。図２においてステージ３は比較器のみである。下記式（１）は、ステージ１、２のアナログ入出力の関係を示す式である。Ｖoutは出力であり、Ｖinは入力である。
【数１】
2006109403.tif 000003
【００３４】
ここで、Ｇはステージ１、２の増幅回路５，１２のゲイン、ｇはデジタル／アナログ変換回路（ＤＡＣ）３，１０のゲイン、Ｄは各ステージ１、２から出力されるデジタル値と一対一に対応する値、ε(Ｄ)はＤの値に依存するオフセットの値であり、図３のεp、εc、εmのいずれかの値をとる。
【００３５】
数式（１）から、ステージ１からの出力（Ｖ1 out＝Ｇ1(Ｖin−ｇ1Ｄ1Ｖref)＋ε(Ｄ1)）をステージ２の入力とすると、ステージ２の出力は、下記式（２）で表される。
【数２】
2006109403.tif 000004
【００３６】
式（２）におけるアナログ値ＶAの量子化値をＱ(ＶA)で表わすとすると、デジタル補正アナログ／デジタル変換器の入力Ａ／Ｄ変換結果は下記式（３）で表される。
【数３】
2006109403.tif 000005
【００３７】
ここで、Ｄ1、Ｄ2と、図２のＤ01、Ｄ02との関係は、（Ｄ、Ｄ0）＝（−１、００）、
（０、０１）、（１、１０）である。つまり、数式（１）におけるＤが取り得る値は、−１、０、１のいずれかである。また、図２におけるＤ0が取り得る値は、００、０１、１０のいずれかである。図２のＤ0は２ビットのデジタル値であるので、Ｄ0から数式（１）を計算しようとすると、Ｄ0をＤに変換する必要がある。この対応関係が上述のように示される。すなわち、Ｄ0が００のときは、Ｄを−１に設定し、Ｄ0が０１のときは、Ｄを０に設定し、Ｄ0が１０のときは、Ｄを１に設定する。
【００３８】
また、Ｄ03＝Ｑ（Ｖout2）である。
【００３９】
式（３）から、Ｑ（Ｇ2Ｇ1ｇ1Ｖref）Ｄ1−Ｑ（Ｇ2ε(Ｄ1) ）、Ｑ（Ｇ2ｇ2Ｖref）Ｄ2−Ｑ（ε(Ｄ2) ）をＱC1（Ｄ1）、ＱC2（Ｄ2）とする。これらをステージ１、２の補正係数と呼ぶことにすると、Ｄ1、Ｄ2のそれぞれの値に対してＱC1（Ｄ1）、ＱC2（Ｄ2）を計算しておくことで、信号変換時にこれらを用いて補正された出力を得ることができる。
［ステージ２の補正係数の算出］
【００４０】
図３は、アナログ入出力の関係を示す概略図である。ステージ２の外部アナログ入力Ｖin2を＋Ｖref／４とし、ＤＡＣに入力するデジタル値Ｄi2を０１（Ｄ＝０）にすると、ステージ２の入出力関係は、下記式（４）で表される。Ｖ2-1は出力を表す。
【数４】
2006109403.tif 000006
【００４１】
同様に、ステージ２の外部アナログ入力Ｖin2を＋Ｖref／４とし、ＤＡＣに入力するデジタル値Ｄi2を１０（Ｄ＝１）にすると、ステージ２の入出力関係は、下記式（５）で表される。Ｖ2-2は出力を表す。
【数５】
2006109403.tif 000007
【００４２】
式（４）−式（５）は、下記式（６）となる。
【数６】
2006109403.tif 000008
【００４３】
Ｖ2-1とＶ2-2とは、ステージ３で量子化される。すなわち、Ｖ2-1とＶ2-2とは、デジタル値が実測できる。このＶ2-1とＶ2-2の量子化された値を用いて、ステージ２のデジタル値１０に対する補正係数ＱC2（１０）＝Ｑ（Ｇ2ｇ2Ｖref＋ε2c−ε2p）を求めることができる。
【００４４】
同様にして、ステージ２の外部アナログ入力Ｖin2を０とし、ＤＡＣに入力するデジタル値Ｄi2を０１（Ｄ＝０）にすると、ステージ２のデジタル値０１に対する補正係数ＱC2（０１）を求めることができる。同様にして、ステージ２の外部アナログ入力Ｖin2を−Ｖref／４とし、ＤＡＣに入力するデジタル値Ｄi2を００（Ｄ＝−１）、０１（Ｄ＝０）にすると、ステージ２のデジタル値００に対する補正係数ＱC2（００）を求めることができる。
【００４５】
ここで、ステージ２の外部アナログ入力Ｖin2として０を入力するときには、できるだけ正確な値を入力する必要がある。それは、入力が０からずれたときにはその値が補正値に対するエラーとなるからである。そこで、図４のような回路を用いて、サンプルモード時に容量２１、２２の両端に同じ電圧をかけると、容量に蓄えられる有意な電荷は０となる。これは正確な０を入力したことと等価である。図中、２３はスイッチ、２４は増幅器を表す。
【００４６】
ここで、図４の回路について説明しておく。サンプルモード、ホールドモードは同じ回路で、スイッチを切り替えて回路構成を変える。図４（Ａ）を使って回路の動作を説明する。なお、実際の回路は図４（Ｂ）のようにフル差動となっており、図４（Ａ）は図４（Ｂ）のフル差動の回路を簡略化して、片側だけ描いたものである。
【００４７】
サンプルモードではスイッチｓ１がオン、スイッチｓ２がオフになる。このとき、ＶinとＶｃの差に対応する電荷が容量Ｃｆ、Ｃｓに蓄積される。図４（Ａ）においてＶinとしてＶｃを入力すると、容量Ｃｆ、Ｃｓの両端に同じ電圧がかかるため有意な電荷は蓄積されない。
【００４８】
ホールドモードではスイッチｓ１がオフ、スイッチｓ２がオンになる。このとき、容量ＣｆはＶoutにつながり、容量ＣｓはＶrefにつながる。このとき、基本的にはサンプルモードで容量に蓄積された電荷とＶrefにより、Ｖoutが決まるため、Ｖout＝Ｖrefとなる。
［ステージ１の補正係数の算出］
【００４９】
次に、ステージ１のデジタル値１０に対する補正係数を求める方法について説明する。ステージ１の外部アナログ入力Ｖin1を＋Ｖref／４とし、ＤＡＣに入力するデジタル値Ｄi1を０１（Ｄ＝０）にすると、ステージ２の出力Ｖ2-1は、下記式（７）で表される。
【数７】
2006109403.tif 000009
【００５０】
ここで、ε2-1は、Ｄ2-1の値に応じて、εm、εc、εpのいずれかの値をとる。
【００５１】
このとき、Ｖ1-1＝Ｇ1Ｖref／４は、ほぼＶref／２に等しいため、Ｄ2-1＝＋１、ε2-1＝ε2pとなる。これから、式(７)は、下記式（８）のようになる。
【数８】
2006109403.tif 000010
【００５２】
同様に、ステージ１の外部アナログ入力Ｖin2を＋Ｖref／４とし、ＤＡＣに入力するデジタル値Ｄi2を１０（Ｄ＝１）にすると、ステージ２の出力Ｖ2-2は、下記式（９）で表される。
【数９】
2006109403.tif 000011
【００５３】
このとき、Ｖ1-2＝Ｇ1(Ｖref／４−ｇ1Ｖref)はほぼ−Ｖref／２に等しいため、Ｄ2-2＝−１、ε2-2＝ε2mとなる。これから、式（９）は、下記式（１０）のようになる。
【数１０】
2006109403.tif 000012
【００５４】
式（７）−式（９）は、上記式（８）、（１０）を用いると、下記式（１１）となる。
【数１１】
2006109403.tif 000013
【００５５】
なお、ここでは、ε2c−ε2c＝０を加えている。
【００５６】
Ｖ2-1とＶ2-2とは、ステージ３で量子化され、Ｇ2ｇ2Ｖref＋ε2c−ε2p、Ｇ2ｇ2Ｖｒｅｆ＋ε2m−ε2cはステージ２の補正係数であり、すでに求められている。したがって、式（１１）から、ステージ１のデジタル値１０に対する補正係数ＱC1（１０）＝Ｑ(Ｇ2Ｇ1ｇ2Ｖref＋Ｇ2(ε1c−ε1p))を求めることができる。
【００５７】
同様にして、ステージ１の外部アナログ入力Ｖin1を０とし、ＤＡＣに入力するデジタル値Ｄi1を０１（Ｄ＝０）にすると、ステージ１のデジタル値０１に対する補正係数ＱC1（０１）を求めることができる。同様にして、ステージ１の外部アナログ入力Ｖin1を−Ｖref／４とし、ＤＡＣに入力するデジタル値Ｄi1を００（Ｄ＝−１）、０１（Ｄ＝０）にすると、ステージ１のデジタル値００に対する補正係数ＱC1（００）を求めることができる。
【００５８】
アナログ入力±Ｖref／４は正確でなくてもよい。これは、上記したように、本発明のアナログ／デジタル変換器では、補正値がアナログ入力に依存しないためである。
【００５９】
上記の補正方法を用いると、増幅回路の利得が２でなくても、デジタル補正を行うことができる。これは、補正係数を算出する際に、アナログ入力±Ｖref／４、０を用いることによる。図３から明らかなように、アナログ入力±Ｖref／４、０の場合には、Ｖrefを超えることがないからである。
【００６０】
なお、増幅回路の利得がほぼ２とみなせる場合、つまり、ゲイン補正が必要ない場合、本発明の方法で、オフセット誤差の補正だけ行っても良い。
【００６１】
実際に本発明のデジタル補正アナログ／デジタル変換器においてステージ１、２のデジタル補正係数はメモリに格納される。好ましくは、増幅回路の利得が２である理想的な状態のデジタル補正係数を予め計算して、理想的な状態の補正係数からの差としてメモリに格納するほうが、メモリ量が少なくてすむ。
【００６２】
最終ステージの後段に比較器を設けるだけでは、デジタル補正係数に必要な精度がえられない場合がある。この場合には、比較器だけでなく、ステージそのものを複数追加してもよい。デジタル補正係数の算出は、上記と同様に行う。
【００６３】
[補正係数の適用]
【００６４】
信号変換時に上記で算出した補正係数の適用方法について述べる。式（３）に対する議論から、入力に対するデジタル出力は下記式（１２）のようになる。
【数１２】
2006109403.tif 000014
【００６５】
補正係数ＱC1（Ｄ1）、ＱC2（Ｄ2）はすでに求まっているため、図５に示すように信号変換時における各ステージの比較器からの出力を式（１２）に当てはめ、Ｑ（Ｖin）を計算することにより入力に対する補正されたデジタル値を得ることができる。
【００６６】
図５は補正を行う順序を示した概略図である。ＶinがＳｔａｇｅ１に入力されるとＤ1とＶout1(Ｓｔａｇｅ１からＳｔａｇｅ２に向かう矢印に対応)を出力する。Ｖout1がＳｔａｇｅ２に入力されるとＤ2とＶout2(Ｓｔａｇｅ２からｃｏｍｐに向かう矢印に対応)を出力する。ｃｏｍｐはＶout2を受けてＤ3を出力する。Ｄ1、Ｄ2、Ｄ3は、図１のデジタル補正回路に入力される。その中での処理は、Ｄ1、Ｄ2からＱC1(Ｄ1)、ＱC2(Ｄ2)が計算される。Ｄ3＝Ｑ(Ｖout2)であるので、数式（１２）のようにこれらを足し合わせることで、Ｑ(Ｖin)を計算することができる。実際にはＤ1、Ｄ2、Ｄ3が出力されるタイミングが半クロックづつずれているため、シフトレジスタでタイミングを合わせているが図示されていない。なお、図５中、２５，２６はステージ、２７は比較器、２８，２９はメモリ、３０は演算回路である。
【００６７】
ステージ数の多いシステムでは、補正を行うべきステージは上記のように補正を行い、補正を行わないステージ（補正を行わなくても精度を保てるステージ）では、特許文献１、２と同じように通常のパイプラインＡ／Ｄで用いられているエラーコレクション回路を用いることにより、これらから補正されたデジタル出力を得ることができる。
【００６８】
また、増幅回路の利得が２である理想的な状態のデジタル補正係数からの差をメモリに蓄えている場合、特許文献２と同じように、通常のパイプラインＡ／Ｄ変換器のデジタル出力であるエラーコレクション回路からの出力に対して、補正すべきステージからのデジタル出力によって選択されたメモリ出力により補正を行うこともできる。
【００６９】
図６はステージ１の補正に関する概念を簡単に表した図である。本発明で示した補正を行うことで、比較器の出力が切り替わる点におけるコードの損失もしくは重複とオフセットによるコードの変位を正すことができる。すなわち、図６を参照して、点線のデータを矢印の方向に直線性誤差とオフセットの双方を補正し、実線のように正すことができる。
【００７０】
今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７１】
本発明のデジタル補正アナログ／デジタル変換器は、従来のアナログ／デジタル変換器に比べて、消費電力、構成素子を小さくすることができる。
【図面の簡単な説明】
【００７２】
【図１】本実施の形態のアナログ／デジタル変換器の一部を示す構成図である。
【図２】３ステージデジタル補正アナログ／デジタル変換器を示す構成図である。
【図３】Ａ／Ｄ変換ステージのアナログ入出力の関係を示す概略図である。
【図４】正確な０入力を生成する回路の概略図である。
【図５】補正を行う順序を示した概略図である。
【図６】アナログ入力とデジタル出力の関係を示す図である。
【図７】特許文献１に開示されているパイプライン型Ａ／Ｄ変換器の構成一部を表した図である。
【図８】特許文献１に開示されているパイプライン型Ａ／Ｄ変換器の各Ａ／Ｄ変換ステージからのアナログ入出力を示す図である。
【図９】特許文献２に開示されているパイプライン型Ａ／Ｄ変換器の一部を表した図である。
【図１０】特許文献２に開示されているパイプライン型Ａ／Ｄ変換器のアナログ入力とデジタル出力の関係を示す図である。
【符号の説明】
【００７３】
１、８  アナログ／デジタル変換ステージ
２、９  比較器
３、１０  デジタル／アナログ変換回路
４、１１  入力差分回路
５、１２  増幅回路
６、１３  アナログ入力切替スイッチ
７、１４  デジタル入力切替スイッチ
１５  デジタル補正回路
【図１】
2006109403.tif 000015
【図２】
2006109403.tif 000016
【図３】
2006109403.tif 000017
【図４】
2006109403.tif 000018
【図５】
2006109403.tif 000019
【図６】
2006109403.tif 000020
【図７】
2006109403.tif 000021
【図８】
2006109403.tif 000022
【図９】
2006109403.tif 000023
【図１０】
2006109403.tif 000024