(57)【要約】【課題】ゲート絶縁膜の破壊耐圧よりも低い接合耐圧を有するｐｎ接合ダイオードを形成し、これを用いた保護回路によりＭＯＳトランジスタのゲート絶縁膜破壊を防止する。【解決手段】回路保護用のｐｎ接合ダイオード素子は、ｐ型半導体基板２１に形成されたｐウェル領域２３と、ｐウェル領域２３に接してｐ型半導体基板２１の上部に設けられたｎ型拡散層２４とから構成されている。ｐウェル領域２３は、基板表面において、隣接するｎ型拡散層２４との間でｐｎ接合界面を形成する。このｐｎ接合界面でのｐ型、ｎ型の不純物濃度は各々Ｃ２，Ｃ１であり、これらはｎ型拡散層２４の底面におけるｐウェル領域２３の不純物濃度Ｃ３よりも高いため、接合耐圧は通常のｐｎ接合に比べて低下する。このｐｎ接合ダイオード素子を保護素子として入出力回路に接続することで、保護素子として用いることができる。【選択図】図１
2006332259.tif 000002
【特許請求の範囲】
【請求項１】
ｐｎ接合ダイオード素子を有する半導体装置であって、
前記ｐｎ接合ダイオード素子は、
半導体基板上に形成された拡散層領域と、
前記拡散層領域の少なくとも一部の側面および底面に隣接して形成された、前記拡散層領域の導電型とは異なる導電型を有する半導体領域とを備え、
前記半導体基板表面上の少なくとも一部で前記拡散層領域と前記半導体領域とが接し、
前記半導体基板表面における前記半導体領域の不純物濃度が前記拡散層領域の底面における前記半導体領域の不純物濃度よりも高くされている半導体装置。
【請求項２】
前記拡散層領域の最表面の少なくとも一部に金属元素と前記半導体領域の主たる構成元素とからなる化合物層がさらに形成され、前記化合物層は前記拡散層領域が前記半導体領域と接する部分には形成されていない請求項１に記載の半導体装置。
【請求項３】
前記半導体領域の主たる構成元素はシリコンであり、前記金属元素は、チタン、コバルト、ニッケル、タングステンおよびモリブデンの中から選択された少なくとも一つである請求項２に記載の半導体装置。
【請求項４】
前記半導体基板上に素子分離領域を有し、前記拡散層領域の少なくとも一部が前記素子分離領域と接しておらず、前記半導体基板表面の少なくとも一部で、前記拡散層領域と前記素子分離領域との間に前記半導体領域が設けられている請求項１から請求項３までのいずれかに記載の半導体装置。
【請求項５】
前記半導体基板上に設けられたＭＩＳトランジスタのソース・ドレイン領域におけるゲート端不純物濃度よりも、前記半導体基板表面における前記拡散層領域の不純物濃度の最大値の方が高くされている請求項１から請求項４までのいずれかに記載の半導体装置。
【請求項６】
前記ｐｎ接合ダイオード素子が半導体素子の入力端子、出力端子、入出力端子の少なくとも一つに接続されている請求項１から請求項５までのいずれかに記載の半導体装置。
【請求項７】
ｐｎ接合ダイオード素子を有する半導体装置を製造する方法であって、
半導体基板の上に素子分離領域を形成する工程と、
前記半導体基板のうちの少なくとも一部の領域に、前記半導体基板の導電型と同じ導電型を有する半導体領域を形成する工程と、
前記半導体基板のうちの少なくとも一部の領域に、少なくともその一部が前記素子分離領域と接しない状態で、前記半導体領域の導電型とは異なる導電型を有する拡散層領域を形成する工程とを含み、
前記半導体基板表面上の少なくとも一部で前記拡散層領域と前記半導体領域とが接するように形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体領域を形成する工程において、基板表面における不純物濃度が基板内部よりも高くなる条件で不純物を導入する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記拡散層領域を形成する工程において、異なるマスクを用いて複数回の不純物導入を行う工程を有し、導入する不純物濃度が最も高い工程での不純物導入領域が前記半導体領域と接するようにする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記拡散層領域を形成する工程において、異なるマスクを用いて複数回の不純物導入を行う工程を有し、導入する不純物濃度が最も高い工程以外での不純物導入領域が、導入する不純物濃度が最も高い工程での不純物導入領域よりも内側もしくは同等の領域であり、導入する不純物濃度が最も高い工程以外の不純物導入領域のみで前記半導体領域と接することのないようにする請求項７から請求項９までのいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板に少なくとも２種類のトランジスタを形成する半導体装置の製造方法において、
前記半導体基板のうちの少なくとも一部の領域に、前記半導体基板の導電型と同じ導電型を有する半導体領域を形成するための不純物導入工程を複数回有し、
前記複数回の不純物導入工程の中で最適な工程のみを前記ｐｎ接合ダイオード素子形成領域に選択的に実施する請求項７から請求項１０までのいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記半導体領域を形成する工程において、前記ｐｎ接合ダイオード素子形成領域にのみ選択的に実施する工程を追加する請求項７から請求項１１までのいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板に少なくとも２種類のトランジスタを形成する半導体装置の製造方法において、
前記拡散層領域を形成するための不純物導入工程を複数回有し、
前記複数回の不純物導入工程の中で最適な工程のみを前記ｐｎ接合ダイオード素子形成領域に選択的に実施する請求項７から請求項１２までのいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記拡散層領域を形成する工程において、前記ｐｎ接合ダイオード素子形成領域にのみ選択的に実施する工程を追加する請求項７から請求項１３までのいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を静電破壊から保護するためのｐｎ接合ダイオード素子を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、静電破壊を防止するため入力パッドや入出力パッドに保護用回路を設置することで静電破壊耐圧を向上している。保護用回路は、ｐｎ接合を有するダイオードや常時ＯＦＦのトランジスタで構成される。
【０００３】
例えば、保護用回路としてｐｎ接合を用いた場合の従来例を図８に示す。図８は、保護用素子としてダイオードＤ１，Ｄ２を用いて形成した入力保護回路を示す。入力パッドに接続された信号入力端子５１に保護抵抗Ｒ１の一端を接続し、信号入力端子５１よりサージ電圧が内部に伝播するのを遅らせ、過大な電流が流れるのを防いでいる。また、電源端子５２と接地端子５３との間に電荷を逃すための放電素子として、ｐｎ接合ダイオードＤ１，Ｄ２を直列に設けている。ここで、ｐｎ接合ダイオードＤ１のカソードが電源端子５２に接続され、ｐｎ接合ダイオードＤ２のアノードが接地端子５３に接続されている。したがって、ｐｎ接合ダイオードＤ１，Ｄ２は電源端子５２，５３間を逆方向に接続されている。サージ電圧が信号入力端子５１に印加された場合には、ｐｎ接合ダイオードＤ１，Ｄ２の逆方向アバランシェ降伏あるいは順方向電流により、速やかに電荷を電源端子５２または接地端子５３に放電させ、被保護回路５４を保護する。さらに、保護抵抗Ｒ１と被保護回路５４との間に内部抵抗Ｒ２を挿入することにより、被保護回路５４へサージ電圧が伝播しにくいようにしている（例えば、特許文献１参照）。
【０００４】
図９に、典型的な被保護回路の一つであるインバータ回路を示す。図９に示すように、電源端子５２、接地端子５３間にＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２が直列に接続され、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２のゲートが共通に入力信号端子５５に接続され、ドレインが共通に出力信号端子５６に接続されている。図８に示す構成の入出力保護回路は、入力信号端子５５に接続された場合は入力保護回路として機能し、出力信号端子５６に接続された場合は出力保護回路として機能する。保護回路の機能、動作は入力部、出力部とも同様であるので、以下、「入出力保護回路」として述べる。但し、出力保護回路として使用する場合は抵抗を付加しないことが多い。
【０００５】
図１０は、図８に示したダイオード型の入出力保護回路のｐｎ接合ダイオードＤ２の部分拡大断面図である。ｐ型半導体基板６１上に、１０17／ｃｍ3 程度のｐ型の不純物が導入されたｐウェル領域６２が形成されている。ｐウェル領域６２の上部の一部に１０20／ｃｍ3程度のｎ型の不純物が導入されたｎ型拡散層６３が形成されている。ｎ型拡散層６３は素子分離酸化膜６５に囲まれ、他の素子と電気的に分離されている。また、ｎ型拡散層６３の上にはシリサイド層６４が形成されている。シリサイド層６４は、層間絶縁膜６６中に設けられたコンタクトホール６７中のタングステン６８を介して金属配線６９と接続されている。
【０００６】
図１０には示していないが、ｐｎ接合ダイオードＤ１もｐｎ接合ダイオードＤ２と同様の構造をしている。ｐｎ接合ダイオードＤ１の場合、図１０のｐウェル領域６２をｎウェル領域に、ｎ型拡散層６３をｐ型拡散層に置き換えた構造となる。この場合、ｎウェル領域、ｐ型拡散層の不純物濃度は各々１０17／ｃｍ3 程度、１０20／ｃｍ3 程度となる。
【特許文献１】特開平１１−１２１７５０号公報（第３−５頁、第３１−３５図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の従来例では微細化が進むにつれて、半導体装置に使用されるＭＯＳ（MetalOxide Semiconductor）トランジスタのゲート絶縁膜の膜厚が薄膜化し、これにより入出力保護回路を構成するｐｎ接合ダイオードよりも、被保護回路のＭＯＳトランジスタのゲート絶縁膜の耐圧の方が低くなり、ｐｎ接合ダイオードが保護回路として役に立たなくなるという課題が発生している。
【０００８】
図８において、入力パッドに接続された信号入力端子５１から保護抵抗Ｒ１と内部抵抗Ｒ２とを介して接続されたＭＯＳトランジスタのゲート絶縁膜の膜厚は、従来、１０ｎｍ程度であり、約１２Ｖの破壊耐圧を有していた。一方、入出力保護回路を構成するｐｎ接合ダイオードＤ１，Ｄ２の接合は、約１０Ｖ程度の耐圧であった。よって、ゲート絶縁膜の耐圧の方がｐｎ接合耐圧よりも高いために、ゲート絶縁膜が破壊される前にｐｎ接合に電流が流れ、結果的に半導体装置の破壊が防止されていた。
【０００９】
ところが、半導体装置の微細化に伴い、ゲート絶縁膜も従来の１０ｎｍ程度から７ｎｍ程度へ薄膜化が進んでいる。７ｎｍまで薄膜化が進むと、ゲート絶縁膜の破壊耐圧は８．４Ｖ程度まで低下する。一方、ｐｎ接合耐圧は約１０Ｖ程度のままであり、ｐｎ接合耐圧がゲート絶縁膜の耐圧を上回るようになった。これにより、ｐｎ接合ダイオードを用いた入出力保護回路を設けても、ゲート絶縁膜が破壊されてしまうようになり、ｐｎ接合ダイオードが保護回路として役に立たなくなっている。
【００１０】
本発明は、このような事情に鑑み、薄膜化されたゲート絶縁膜を保護できるｐｎ接合ダイオードを簡便に形成することにより、静電破壊に強い高信頼性の半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明によるｐｎ接合ダイオード素子を有する半導体装置は、そのｐｎ接合ダイオード素子において、半導体基板に、ある導電型の半導体領域（ｐウェル領域またはｎウェル領域）が形成され、さらに、前記半導体基板の表面側に前記半導体領域とは異なる導電型（ｐ型またはｎ型）の拡散層領域が形成されている。拡散層領域の底面は半導体領域に接している。一方、半導体領域は拡散層領域の側面において半導体基板の表面にまで延在している。半導体基板表面上の少なくとも一部で、拡散層領域と半導体領域とが接し、ｐｎ接合を形成している。半導体基板表面における半導体領域の不純物濃度は、拡散層領域の底面（拡散層領域の半導体領域に対する接合深さ位置）における半導体領域の不純物濃度よりも高くされている。
【００１２】
すなわち、本発明はｐｎ接合ダイオード素子を有する半導体装置であって、前記ｐｎ接合ダイオード素子は、半導体基板上に形成された拡散層領域と、前記拡散層領域の少なくとも一部の側面および底面に隣接して形成された、前記拡散層領域の導電型とは異なる導電型を有する半導体領域とを備え、
前記半導体基板表面上の少なくとも一部で前記拡散層領域と前記半導体領域とが接し、
前記半導体基板表面における前記半導体領域の不純物濃度が前記拡散層領域の底面における前記半導体領域の不純物濃度よりも高くされている。
【００１３】
この構成において、拡散層領域と半導体領域とは半導体基板表面上の少なくとも一部で接し、ｐｎ接合を形成している。一方、半導体基板表面における半導体領域の不純物濃度が、拡散層領域の底面における半導体領域の不純物濃度よりも高い。したがって、半導体基板表面でのｐｎ接合は、拡散層領域底面でのｐｎ接合よりも高い不純物濃度となっている。ｐｎ接合ダイオードの耐圧は、ｐ型、ｎ型各々の不純物濃度で決定され、不純物濃度が高いほど耐圧が低下する。このため、半導体基板表面にｐｎ接合をもつｐｎ接合ダイオード素子では、その接合耐圧が、被保護回路のトランジスタのゲート絶縁膜の耐圧よりも低くなる。すなわち、ゲート絶縁膜の耐圧よりも低い接合耐圧を有するｐｎ接合ダイオード素子が形成されている。したがって、ｐｎ接合ダイオード素子は薄膜化されたゲート絶縁膜を効果的に保護することができる。
【００１４】
上記において、前記拡散層領域の最表面の少なくとも一部に金属元素と前記半導体領域の主たる構成元素とからなる化合物層（シリサイド層）がさらに形成され、前記化合物層は前記拡散層領域が前記半導体領域と接する部分には形成されないようにするという態様である。
【００１５】
これによれば、拡散層領域上の化合物層が接触抵抗を下げるため、保護素子としての性能を向上することができる。
【００１６】
また、上記において、前記半導体領域の主たる構成元素はシリコンであり、前記金属元素は、チタン、コバルト、ニッケル、タングステンおよびモリブデンの中から選択された少なくとも一つであるとする好ましい態様がある。
【００１７】
また、上記において、前記半導体基板上に素子分離領域を有している態様もある。この場合、前記拡散層領域の少なくとも一部が前記素子分離領域と接しておらず、前記半導体基板表面の少なくとも一部で、前記拡散層領域と前記素子分離領域との間に前記半導体領域が設けられる。
【００１８】
ここで、拡散層領域と素子分離領域との間に半導体領域が設けられた部分では耐圧を低くすることができ、保護素子として機能を向上するが、通常動作において接合リーク電流を増大させる場合がある。一方、拡散層領域と素子分離領域とが接した部分では耐圧は低くできないが、接合リーク電流は小さい。よって、保護素子としての電流許容能力を勘案して、拡散層領域と素子分離領域とが接した部分の周辺長と、拡散層領域と素子分離領域とが接していない周辺長を自由に設計すればよい。
【００１９】
また、上記において、前記半導体基板上に設けられた被保護回路のＭＩＳ（MetalInsulator Semiconductor）トランジスタのソース・ドレイン領域におけるゲート端不純物濃度よりも、前記半導体基板表面における前記拡散層領域の不純物濃度の最大値の方を高くするという態様がある。
【００２０】
これによれば、通常のトランジスタのソース・ドレイン領域に形成されるｐｎ接合の耐圧よりもｐｎ接合ダイオード素子の耐圧を低くすることで、保護素子としての性能を確保する。
【００２１】
また、上記において、前記ｐｎ接合ダイオード素子を半導体素子の入力端子、出力端子、入出力端子の少なくとも一つに接続することにより、保護回路が形成される。
【００２２】
本発明による半導体装置の製造方法は、ｐｎ接合ダイオード素子を有する半導体装置を製造する方法であって、
半導体基板の上に素子分離領域を形成する工程と、
前記半導体基板のうちの少なくとも一部の領域に、前記半導体基板の導電型と同じ導電型を有する半導体領域を形成する工程と、
前記半導体基板のうちの少なくとも一部の領域に、少なくともその一部が前記素子分離領域と接しない状態で、前記半導体領域の導電型とは異なる導電型を有する拡散層領域を形成する工程とを含み、
前記半導体基板表面上の少なくとも一部で前記拡散層領域と前記半導体領域とが接するように形成することを特徴とするものである。
【００２３】
これによれば、半導体基板表面上の少なくとも一部で、拡散層領域と半導体領域とが接してｐｎ接合を形成するようになり、その部分の接合耐圧が低くなるため、保護素子として作用させることができる。
【００２４】
上記の製造方法において、前記半導体基板の導電型と同じ導電型を有する半導体領域を形成する工程では、基板表面における不純物濃度が基板内部よりも高くなる条件で不純物を導入するものとする。
【００２５】
これは、基板表面における不純物濃度を高くすることで、基板表面に形成されるｐｎ接合の耐圧を低くし、保護素子として作用させることができる。
【００２６】
また、上記の製造方法において、前記半導体領域の導電型とは異なる導電型を有する拡散層領域を形成する工程では、異なるマスクを用いて複数回の不純物導入を行う工程を有し、導入する不純物濃度が最も高い工程での不純物導入領域が前記半導体領域と接するようにするのが好ましい。
【００２７】
これは、基板表面における拡散層領域の不純物濃度を高くすることで、基板表面に形成されるｐｎ接合の耐圧を低くし、保護素子としての作用をより有効化する。
【００２８】
また、上記の製造方法において、前記半導体領域の導電型とは異なる導電型を有する拡散層領域を形成する工程において、異なるマスクを用いて複数回の不純物導入を行う工程を有し、導入する不純物濃度が最も高い工程以外での不純物導入領域が、導入する不純物濃度が最も高い工程での不純物導入領域よりも内側もしくは同等の領域であり、導入する不純物濃度が最も高い工程以外の不純物導入領域のみで前記半導体領域と接することのないようにすることが好ましい。
【００２９】
これは、導入する不純物濃度が最も高い工程以外の不純物導入領域のみで半導体領域と接した場合、接合部での拡散層領域の不純物濃度が低いため、耐圧を低くできず、保護素子としての性能を確保できない場合があるからである。これを回避することにより、保護素子としての機能を確保する。
【００３０】
また、上記の製造方法において、前記半導体基板に少なくとも２種類のトランジスタを形成する場合に、前記半導体基板のうちの少なくとも一部の領域に、前記半導体基板の導電型と同じ導電型を有する半導体領域を形成するための不純物導入工程を複数回有し、前記複数回の不純物導入工程の中で最適な工程のみを前記ｐｎ接合ダイオード素子形成領域に選択的に実施することができる。
【００３１】
例えば、１．２Ｖ系のトランジスタと３．３Ｖ系のトランジスタを両方搭載する場合、一般に１．２Ｖ系のトランジスタの閾値制御用注入の方が高い不純物濃度となる。よって、３．３Ｖ系トランジスタ領域に形成されたｐｎ接合ダイオード素子にも、１．２Ｖ系のトランジスタの閾値制御用注入を施すことにより、低い耐圧を実現することができる。また、より低い耐圧が必要な場合は、１．２Ｖ系のトランジスタ用と３．３Ｖ系のトランジスタと２つの閾値制御用注入の両方を施すこともできる。
【００３２】
また、上記の製造方法において、前記半導体基板のうちの少なくとも一部の領域に前記半導体領域を形成する工程において、前記ｐｎ接合ダイオード素子形成領域にのみ選択的に実施する工程を追加することができる。この工程により最適化された特性を有するｐｎ接合ダイオード素子を実現できる。
【００３３】
また、上記の製造方法において、前記半導体基板に少なくとも２種類のトランジスタを形成する場合に、前記半導体領域の導電型とは異なる導電型を有する拡散層領域を形成するための不純物導入工程を複数回有し、前記複数回の不純物導入工程の中で最適な工程のみを前記ｐｎ接合ダイオード素子形成領域に選択的に実施することができる。
【００３４】
例えば、１．２Ｖ系のトランジスタと３．３Ｖ系のトランジスタを両方搭載する場合、一般に１．２Ｖ系のトランジスタの不純物導入工程の方が高い不純物濃度を実現する。よって、３．３Ｖ系トランジスタ領域に形成されたｐｎ接合ダイオード素子にも、１．２Ｖ系のトランジスタの拡散層領域を形成するための不純物導入工程を施すことにより、低い耐圧を実現することができる。また、より低い耐圧が必要な場合は、１．２Ｖ系のトランジスタ用と３．３Ｖ系のトランジスタと２つの拡散層領域を形成するための不純物導入工程の両方を施すこともできる。
【００３５】
また、上記の製造方法において、前記半導体領域の導電型とは異なる導電型を有する拡散層領域を形成する工程において、前記ｐｎ接合ダイオード素子形成領域にのみ選択的に実施する工程を追加することができる。この工程により最適化された特性を有するｐｎ接合ダイオード素子を実現できる。
【発明の効果】
【００３６】
本発明の半導体装置によれば、ｐｎ接合ダイオード素子において導電型を互いに異にする拡散層領域と半導体領域とが半導体基板表面上で接してｐｎ接合を形成し、半導体基板表面における半導体領域の不純物濃度が、拡散層領域の底面における半導体領域の不純物濃度よりも高いため、ｐｎ接合ダイオード素子の接合耐圧が被保護回路のトランジスタのゲート絶縁膜の耐圧より低くなり、ｐｎ接合ダイオード素子は薄膜化されたゲート絶縁膜を効果的に保護することができる。
【００３７】
また、本発明の半導体装置の製造方法によれば、被保護回路のトランジスタのゲート絶縁膜の耐圧より低い接合耐圧をもち、薄膜化されたゲート絶縁膜を効果的に保護する機能のｐｎ接合ダイオード素子をもった半導体装置を簡単に製造することができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明にかかわる半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。
【００３９】
（実施の形態１）
本発明の実施の形態１における半導体装置およびその製造方法を図１〜図３に基づいて説明する。
【００４０】
まず、本実施の形態における半導体装置の構成について、図１（ａ）〜（ｃ）を用いて説明する。
【００４１】
図１（ａ）は半導体装置における回路保護用のｐｎ接合ダイオード素子の概要を示す平面図、図１（ｂ）は図１（ａ）におけるＡ−Ｂ線に沿った断面図、図１（ｃ）は図１（ｂ）におけるＣ−Ｄ線、Ｅ−Ｆ線に沿った断面での基板内不純物濃度分布図である。
【００４２】
図１（ａ）に示すように、回路保護用のｐｎ接合ダイオード素子の形成のためのマスクレイアウトは、活性領域１１と、活性領域１１の内側に設けられたｎ型拡散層注入領域１２と、少なくとも活性領域１１の外周を含む非シリサイド化領域１３と、ｎ型拡散層注入領域１２より内側の領域に設けられたコンタクトホール１４と、コンタクトホール１４と接続するための金属配線１５とで構成されている。
【００４３】
図１（ｂ）に示すように、回路保護用のｐｎ接合ダイオード素子は、ｐ型半導体基板２１に形成されたｐウェル領域２３と、ｐウェル領域２３に接してｐ型半導体基板２１の上部に設けられたｎ型拡散層２４と、ｎ型拡散層２４の少なくとも一部の上に形成されたシリサイド層２６と、ｐウェル領域２３に接してｐ型半導体基板２１の上部に設けられた素子分離酸化膜２２と、非シリサイド領域形成用絶縁膜２５から構成されている。ｎ型拡散層２４と素子分離酸化膜２２とは半導体基板２１の表面で接しておらず、また、シリサイド層２６はｎ型拡散層２４の一部のみに形成され、少なくともｎ型拡散層２４の最外周部には形成されていない。非シリサイド領域形成用絶縁膜２５は、ｎ型拡散層２４の最外周部と、ｐウェル領域２３のうちｎ型拡散層２４と素子分離酸化膜２２との間の部分と、素子分離酸化膜２２の一部との上方とにわたって形成されている。
【００４４】
なお、ここでは、シリサイド層２６やｐウェル領域２３を他の領域と短絡させることなく電気的に所望の接続をするための層間絶縁膜２７、コンタクトホール２８、コンタクトホール２８内に充填されたタングステン２９、タングステン２９と電気的に接続された金属配線層３０が設けられている。
【００４５】
図１（ｃ）のＣ−Ｄ線断面においては、基板の深いところではｐ型半導体基板２１の不純物濃度Ｃ４で一定であり、ｐウェル領域２３においてはＣ４よりも高いＣ３の濃度になる。さらに基板表面では、トランジスタの閾値制御のためさらに高濃度となり、Ｃ２の濃度となる。一方、Ｅ−Ｆ線断面においては、ｎ型拡散層２４がソース・ドレイン領域と同じ構造となるため、最表面のｎ型不純物濃度はＣ１という高濃度になる。ｎ型拡散層２４のｎ型不純物濃度は表面からＸｊの深さでｐウェル領域２３の濃度Ｃ３と等しくなり、これより深い領域ではＣ−Ｄ線断面と同じｐ型となる。一般に、０．２５μｍ以細のＣＭＯＳトランジスタで形成される半導体素子においては、Ｃ４は５×１０14〜５×１０15（ｃｍ-3）、Ｃ３は１×１０17〜３×１０18（ｃｍ-3）、Ｃ２は１×１０18〜１×１０19（ｃｍ-3）、Ｃ１は１×１０20〜５×１０21（ｃｍ-3）の濃度が使用されるが、本発明はこれに限定させるものではない。
【００４６】
本実施の形態における半導体装置は、ｐウェル中にｎ型拡散層を設けたｐｎ接合ダイオード素子を用いたが、逆にｎウェル中にｐ型拡散層を設けたｐｎ接合ダイオード素子や、これらの両方を組み合わせて用いても良い。また、本実施の形態における半導体装置は、ｎ型拡散層の低抵抗化のためにシリサイド層２６を設けたが、シリサイド層２６を設けなくても電気的な接続ができれば、このシリサイド層２６を設けなくても良い。
【００４７】
上記をより上位概念で記述すると、半導体装置におけるｐｎ接合ダイオード素子は、半導体基板２１上に形成された拡散層領域２２と、拡散層領域２２の少なくとも一部の側面および底面に隣接して形成された、拡散層領域２２の導電型とは異なる導電型を有する半導体領域２３とを備え、半導体基板２１の表面上の少なくとも一部で、拡散層領域２２と半導体領域２３とが接し、半導体基板２１の表面における半導体領域２３の不純物濃度が、拡散層領域２２の底面における半導体領域２３の不純物濃度よりも高くされている。
【００４８】
本実施の形態における半導体装置によると、薄膜化されたゲート絶縁膜を保護できるｐｎ接合ダイオードを簡便に形成することにより、静電破壊に強い高信頼性の半導体素子を提供するこができる。これについて、以下説明する。
【００４９】
ｐｎ接合ダイオードの耐圧は、ｐ型、ｎ型各々の不純物濃度で決定され、不純物濃度が高いほど耐圧が低下する。通常のｎ型拡散層は図１０に示す通り、素子分離酸化膜６５とｎ型拡散層６３とが互いに接しており、半導体基板６１の表面でのｐｎ接合界面は形成されていない。ｐｎ接合界面は、図１（ｂ）のＥ−Ｆ線断面と同様、ｎ型拡散層６３の底面であり、図１（ｃ）に示す通り、この場合のｐ型、ｎ型各々の不純物濃度はＣ３となる。
【００５０】
一方、本実施の形態における半導体装置によると、図１（ｂ）のＣ−Ｄ線断面に示す通り、基板表面におけるｐウェル領域２３の不純物濃度Ｃ２はＣ３よりも高くなっている。ｐウェル領域２３は、基板表面において、隣接するｎ型拡散層２４との間でｐｎ接合界面を形成する。このｐｎ接合界面でのｐ型、ｎ型の不純物濃度は図１（ｃ）に示す通り各々Ｃ２，Ｃ１であり、これらはＣ３よりも高いため接合耐圧は低下する。
【００５１】
図２に、従来と本実施の形態のｐｎ接合ダイオードの特性を示す。従来のｐｎ接合の接合耐圧が約９．８Ｖであるのに対して、本実施の形態のｐｎ接合ダイオードの接合耐圧は約７．７Ｖであり、上記の通り耐圧が低くなっている。前述の通り、半導体装置に使用されるＭＯＳトランジスタのゲート絶縁膜が７ｎｍまで薄膜化が進むと、ゲート絶縁膜の破壊耐圧は８．４Ｖ程度まで低下する。保護回路として従来のｐｎ接合を用いた場合は、ｐｎ接合耐圧の方が高いため、ゲート絶縁膜の破壊は防止できない。一方、本実施の形態のｐｎ接合ダイオードの接合耐圧は約７．７Ｖであり、ゲート絶縁膜の破壊耐圧８．４Ｖよりも低いため、先にｐｎ接合に電流が流れ、結果的にゲート絶縁膜の破壊を防止することができる。
【００５２】
次に、本実施の形態における半導体装置の製造方法について、図３〜図５を用いて説明する。
【００５３】
図３〜図５は、本実施の形態における半導体装置を構成するｐｎ接合ダイオード素子の製造工程を説明するための要部工程断面図である。
【００５４】
まず、図３（ａ）に示すように、ｐ型半導体基板２１の主面上にＳＴＩ（ShallowTrench Isolation）法等を用いて素子分離酸化膜２２を形成する。
【００５５】
次に、図３（ｂ）に示すように、ｐ型半導体基板２１の少なくとも一部に対して、ボロンイオンを２５０ｋｅＶの加速エネルギーで、１×１０13ドーズ注入してｐウェル領域２３を形成する。これに加えて、ｎチャネルストッパとして、同じくボロンイオンを１００ｋｅＶの加速エネルギーで、１×１０13ドーズ注入する。これらの注入エネルギーやドーズ量は上記に限定されるものではなく、所望の濃度、深さのｐウェル領域２３を形成するために、一般的に１００〜５００ｋｅＶ、１×１０12〜１×１０14ドーズの間で選択することができる。また、これらのイオン注入はチルト角７°前後が望ましいが、これに限定されるものではない。さらに、必要に応じてツイスト角が異なる注入条件で分割して行うことができるし、トランジスタの閾値制御用注入を追加することもできる。この工程においては、多くの場合、リソグラフィを用いて一部の領域にフォトレジストを形成し（図示せず）、ｐ型半導体基板２１の少なくとも一部にｐウェル領域２３を形成しない場合が多い。この場合は、ｐウェル領域２３を形成しない領域に、リソグラフィとイオン注入を用いてｎウェル領域を作る場合がある。ｎウェル領域形成条件としては、まず、６００ｋｅＶの加速エネルギーで、３×１０13ドーズのリンイオンを注入する。これに加えて、ｐチャネルストッパとして、同じくリンイオンを２５０ｋｅＶの加速エネルギーで、３×１０13ドーズ注入する。これらの注入エネルギーやドーズ量は上記に限定されるものではなく、所望の濃度、深さのｎウェル領域２２を形成するために、一般的に３００〜９００ｋｅＶ、１×１０12〜５×１０14ドーズの間で選択することができる。これらのイオン注入はチルト角７°前後が望ましいが、これに限定されるものではない。さらに、必要に応じてツイスト角が異なる注入条件で分割して行うことができるし、トランジスタの閾値制御用注入を追加することもできる。
【００５６】
次に、図３（ｃ）に示すように、ｐ型半導体基板２１上にゲート絶縁膜３１およびゲート電極３２を形成する。ゲート絶縁膜３１としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Ｈｆ（ハフニウム）酸化物等の高誘電体材料のうち一つもしくはそれらの組み合わせを用いることができる。ここでは、約７ｎｍ厚のシリコン酸窒化膜を用いたが、材料や厚さはこれに限定されるものではない。一方、ゲート電極３２としては、多結晶シリコン、シリサイド、金属のうち一つもしくはそれらの組み合わせを用いることができる。ここでは、２００ｎｍ厚の多結晶シリコンを用い、パターン形成前に、少なくとも一部にリンを１５ｋｅＶで約８×１０15ドーズ注入したが、材料やイオン注入の加速エネルギー、ドーズ量は上記に限定されるものではない。
【００５７】
次に、図３（ｄ）に示すように、通常のリソグラフィによるレジストパターン形成と、イオン注入とを組み合わせて、ｐ型半導体基板２１の一部にｎ型ＬＤＤ（Lightly Doped Drain）層３３を形成する。ｎ型ＬＤＤ層３３の形成のためのフォトレジスト３４は、素子分離酸化膜２２に対して距離Ａだけ離れたｐウェル領域２３内のみを開口部として形成される。但し、このとき同時に形成されるＭＯＳトランジスタにおいては、従来通り、ｎ型ＬＤＤ層３３が素子分離酸化膜２２に対して自己整合的に形成されるパターンとなっている。ｎ型ＬＤＤ層３３の形成のためのイオン注入条件としては、Ａｓイオンを４５ｋｅＶの加速エネルギーで、４×１０12ドーズを主面から３８°傾けて注入し、注入が完了する度にウエハを基板ノッチに対して９０°ずつ回転させ合計４回注入を行う。これに加えて、Ｐイオンを４５ｋｅＶの加速エネルギーで、４×１０12ドーズを主面から３８°傾けて注入し、注入が完了する度にウエハを基板ノッチに対して９０°ずつ回転させ合計４回注入を行う。これらの注入エネルギーやドーズ量は上記に限定されるものではなく、所望の濃度、深さのｎ型ＬＤＤ層３３を形成するために、一般的に３〜６０ｋｅＶ、１×１０12〜１×１０14ドーズの間で選択することができる。また、これらのイオン注入はチルト角３０°〜４５°前後が望ましいが、これに限定されるものではない。ｎ型ＬＤＤ層３３の形成のためのフォトレジスト３４と素子分離酸化膜２２との距離Ａは、リソグラフィの合せずれを考慮して決定すれば良く、制限はない。合せずれの精度と、集積度との兼ね合いで、１００ｎｍ以上、１０００ｎｍ以下程度が好ましい。
【００５８】
次に、ｐ型トランジスタのためのＬＤＤ層形成の注入を行った後（本素子には注入されないため図示せず）、図４（ａ）に示すように、ゲート絶縁膜３１およびゲート電極３２の側壁にサイドウォール３５を形成する。サイドウォール３５は約１０ｎｍ厚のシリコン酸化膜と、約６０ｎｍ厚のシリコン窒化膜をＣＶＤ（Chemical Vapor Deposition）で順に堆積し、ドライエッチングを用いてゲート絶縁膜３１およびゲート電極３２の側壁のみに形成する。
【００５９】
次に、図４（ｂ）に示すように、通常のリソグラフィによるレジストパターン形成とイオン注入とを組み合わせて、ｐ型半導体基板２１の一部にｎ型拡散層２４を形成する。ｎ型拡散層２４の形成のためのフォトレジスト３６は、素子分離酸化膜２２に対して距離Ｂだけ離れたｐウェル領域２３内のみを開口部として形成される。但し、このとき同時に形成されるＭＯＳトランジスタにおいては、従来通り、ｎ型拡散層２４が素子分離酸化膜２２に対して自己整合的に形成されるパターンとなっている。ｎ型拡散層２４の形成のためのイオン注入条件としては、まず、Ａｓイオンを２０ｋｅＶの加速エネルギーで、４×１０14ドーズを主面から７°傾けて注入する。次に、Ａｓイオンを５０ｋｅＶの加速エネルギーで、１×１０15ドーズを主面から７°傾けて注入した後、注入が完了する度にウエハを基板ノッチに対して９０°ずつ回転させ合計４回注入を行う。これに加えて、Ｐイオンを４５ｋｅＶの加速エネルギーで、８×１０12ドーズを主面から７°傾けて注入し、注入が完了する度にウエハを基板ノッチに対して９０°ずつ回転させ合計４回注入を行う。これらの注入エネルギーやドーズ量は上記に限定されるものではなく、所望の濃度、深さのｎ型拡散層２４を形成するために、一般的に３〜６０ｋｅＶ、１×１０14〜１×１０16ドーズの間で選択することができる。また、これらのイオン注入はチルト角７°前後が望ましいが、これに限定されるものではない。ｎ型拡散層２４の形成のためのフォトレジスト３６と素子分離酸化膜２２との距離Ｂは、前述のｎ型ＬＤＤ層３３の形成のためのフォトレジスト３４と素子分離酸化膜２２との距離Ａに比較して等しいかもしくは小さく、Ｂ≦Ａを満足することが望ましい。後はリソグラフィの合せずれを考慮して決定すれば良く、制限はない。合せずれの精度と、集積度との兼ね合いで、５０ｎｍ以上、９５０ｎｍ以下程度が好ましい。
【００６０】
次に、ｐ型トランジスタのためのｐ型拡散層形成の注入を行う（本素子には注入されないため図示せず）。ｐ型拡散層は、ボロンイオンを３ｋｅＶの加速エネルギーで、４×１０15ドーズ注入することで形成される。これに加えて、ボロンイオンを１５ｋｅＶの加速エネルギーで、１×１０13ドーズ程度注入しても良い。これらの注入エネルギーやドーズ量は、ｎ型拡散層２４の形成時におけるＡｓやリン注入と同様に、上記条件に限定されるものではなく、所望の深さ、濃度のｐ型拡散層を形成するために、自由に選択することが可能である。
【００６１】
次に、図４（ｃ）に示すように、通常のリソグラフィとエッチングによって約５０ｎｍ厚のシリコン酸化膜による非シリサイド領域形成用絶縁膜２５を形成する。非シリサイド領域形成用絶縁膜２５は、ｎ型拡散層２４の最外周部と、ｎ型拡散層２４と素子分離酸化膜２２との間に設けられた基板表面のｐウェル領域２３と、素子分離酸化膜２２の一部との上方に設けられている。素子分離酸化膜２２と非シリサイド領域形成用絶縁膜２５との幅Ｃは、前述のｎ型ＬＤＤ層３３の形成のためのフォトレジスト３４と素子分離酸化膜２２との距離Ａ、ｎ型拡散層２４の形成のためのフォトレジスト３６と素子分離酸化膜２２との距離Ｂよりも大きければリソグラフィの合せずれを考慮して決定すれば良く、制限はない。合せずれの精度と、集積度との兼ね合いで、２００ｎｍ以上、２０００ｎｍ以下程度が好ましい。
【００６２】
次に、図５（ａ）に示すように、ＣｏやＴｉ、Ｎｉ等を用いた自己整合的なシリサイド工程を行い、ｎ型拡散層２４上やゲート電極３２上、ｐ型拡散層（図示せず）上にシリサイド層２６を形成する。例えば、Ｃｏシリサイドの形成の場合は、Ｃｏ金属薄膜を約１０ｎｍ厚形成後、連続してＴｉＮ薄膜を１０〜２０ｎｍ厚形成し、４００〜５００℃で熱処理後、未反応のＣｏを酸で除去し、さらに７００℃〜８００℃の熱処理を施すことで、約３０〜８０ｎｍ厚のシリサイド層２６を形成することができる。
【００６３】
次に、図５（ｂ）に示すように、プラズマＣＶＤ法等を用いて、ｐ型半導体基板２１上に層間絶縁膜２７を形成する。層間絶縁膜２７としては、シリコン酸化膜やシリコン酸化膜にフッ素を導入したＳｉＯＦ、またはシリコン窒化膜、ポリイミド等の有機薄膜を用いることができる。
【００６４】
次に、図５（ｃ）に示すように、通常のリソグラフィによるレジストパターン形成とドライエッチングとを組み合わせて、層間絶縁膜２７の一部をエッチングし、必要な領域にコンタクトホール２８を設け、コンタクトホール２８の内部をタングステン２９で充填する。充填後、必要に応じてＣＭＰ(Chemical Mechanical Polishing)等で平坦化を行い、余剰のタングステンを除去する。次に、金属配線層３０を形成し、ｎ型拡散層２４がシリサイド層２６や、コンタクトホール２８の内部のタングステン２９を介して電気的に接続を行えるようにする。図示はしていないが、コンタクトホール２８はｎ型拡散層２４以外にも、ｐ型拡散層やゲート電極上にも設けられ、各々が必要に応じて電気的に接続を行えるようにされる。
【００６５】
本実施の形態では、ｐ型半導体基板を用いたが、ｎ型半導体基板を用いても良いのは言うまでもない。また、ｐ型ウェルを形成してｎ型拡散層を設けたが、逆に、ｎ型ウェルを形成してｐ型拡散層を設けても良い。また、これらを同時に同じ半導体基板上に形成しても良い。
【００６６】
（実施の形態２）
本発明の実施の形態２における半導体装置およびその製造方法を図６に基づいて説明する。
【００６７】
近年、ＬＳＩは微細化が進む一方、外部との接続を行う部分での電圧はあまり変っていない。そこで、被保護回路は微細化して低電圧（現在は１．２Ｖ動作）で動作するトランジスタで形成し、外部との入出力回路は高い電圧（現在は３．３Ｖ動作）で動作するトランジスタで形成することが一般的である。よって、同一の基板上に低電圧で動作するトランジスタと高い電圧で動作するトランジスタとを作り込む必要があり、各々のトランジスタのための工程が必要となる。
【００６８】
図６は、１．２Ｖ系トランジスタ、３．３Ｖ系トランジスタ、本発明のｐｎ接合ダイオード素子の各々の注入実施工程を表したものである。図６に示すようにｎ型トランジスタを例に考えた場合、ｐウェル形成用のイオン注入やｎ型拡散層形成用注入は１．２Ｖ系トランジスタ用と３．３Ｖ系トランジスタ用とを共用することが多いが、トランジスタの閾値制御用注入やＬＤＤ層形成用注入は各々別々に必要となる。本発明の実施の形態１における半導体装置およびその製造方法では、図６のｐｎ接合１に示すように、３．３Ｖ系トランジスタの注入工程のみを使用した。一方、前述の通り、トランジスタの閾値制御用注入やＬＤＤ層形成用注入に関しては、各々１．２Ｖ系トランジスタ用と３．３Ｖ系トランジスタ用との工程を施す必要がある。通常、１．２Ｖ系トランジスタ用の注入工程においては、３．３Ｖ系トランジスタ領域はフォトレジストでマスクされて注入されず、逆に３．３Ｖ系トランジスタ用の注入工程においては、１．２Ｖ系トランジスタ領域はフォトレジストでマスクされて注入されないが、ｐｎ接合ダイオード素子においてはそのような制約はない。
【００６９】
よって、図６のｐｎ接合２の欄に示す通り、本実施の形態における半導体装置を構成するｐｎ接合ダイオード素子においては、接合耐圧を最適化するために、３．３Ｖ系のトランジスタの閾値制御用注入に代えて、１．２Ｖ系のトランジスタの閾値制御用注入を施しても良い。また、３．３Ｖ系トランジスタ用と１．２Ｖ系トランジスタ用の両方の閾値制御用注入を施しても良い。さらに、マスク枚数は増加するが、これらに代えてｐｎ接合ダイオード素子に最適な条件での専用注入を行うために、ｐｎ接合ダイオード素子領域のみ注入されるマスクを作成して、最適条件で注入を行っても良いし、この注入と３．３Ｖ系のトランジスタの閾値制御用注入や、１．２Ｖ系のトランジスタの閾値制御用注入を組み合わせて使用しても良い。
【００７０】
同様のことが、ＬＤＤ層形成用注入工程にも当てはめられる。本発明の実施の形態１における半導体装置およびその製造方法では、図６のｐｎ接合１に示すように、３．３Ｖ系トランジスタのＬＤＤ層形成用注入工程のみを使用した。この代わりに、図６のｐｎ接合３の欄に示す通り、３．３Ｖ系トランジスタのＬＤＤ層形成用注入に代えて、１．２Ｖ系トランジスタ用のＬＤＤ層形成用注入を施しても良い。また、３．３Ｖ系トランジスタ用と１．２Ｖ系トランジスタ用の両方のＬＤＤ層形成用注入を施しても良い。さらに、マスク枚数は増加するが、これらに代えて、ｐｎ接合ダイオード素子に最適な条件での専用注入を行うために、ｐｎ接合ダイオード素子領域のみ注入されるマスクを作成して、最適条件で注入を行っても良いし、この注入と３．３Ｖ系のトランジスタのＬＤＤ層形成用注入や、１．２Ｖ系のトランジスタのＬＤＤ層形成用注入を組み合わせて使用しても良い。
【００７１】
また、本発明の実施の形態１における半導体装置およびその製造方法では、図３〜図５を用いて説明した通り、ｎ型拡散層２４の形成のためのフォトレジスト３６と素子分離酸化膜２２との距離Ｂは、前述のｎ型ＬＤＤ層３３の形成のためのフォトレジスト３４と素子分離酸化膜２２との距離Ａに比較して等しいかもしくは小さく、Ｂ≦Ａを満足することが望ましい。ところが、前述の通り、ＬＤＤ層形成用注入を組み合わせて従来の３．３Ｖ系トランジスタ用ＬＤＤ層形成用注入のみよりも高濃度の注入を行った場合は、Ｂ＞Ａでも所望の耐圧を得ることができる場合がある。この場合は、Ｂ＞Ａでマスクを設計しても良いことは言うまでもない。
【００７２】
本発明の実施の形態１における半導体装置の変形例について、図７を用いて説明する。
【００７３】
本発明の実施の形態１のｐｎ接合ダイオード素子においては、図２に示すように従来のｐｎ接合に比べてリーク電流が大きくなる場合がある。リーク電流は、半導体装置の消費電力を増大させる場合があるため、できるだけ小さくすることが望ましい。一方、このリーク電流はｎ型拡散層の底面ではなく、周辺で流れている。図７にその解析結果を示す。
【００７４】
ｎ型拡散層の面積と周辺長を変えた種々のパターンを形成し、３．６Ｖ印加時の各々のリーク電流値を測定した。図７（ａ）にｎ型拡散層の面積と、３．６Ｖ印加時のリーク電流Ｍｅｄｉａｎ値の関係を示す。また、図７（ｂ）にｎ型拡散層の周辺長と、３．６Ｖ印加時のリーク電流Ｍｅｄｉａｎ値の関係を示す。図７（ａ），（ｂ）から明らかなように、リーク電流はｎ型拡散層の周辺長と良い相関を示す。このことは、リーク電流がｎ型拡散層周辺で流れていることを示す。よって、リーク電流を抑制するためには、できるだけｎ型拡散層周辺長を小さくすることが好ましい。
【００７５】
一方、図２に示す通り、接合耐圧付近では大きな電流を流すことが可能であり、半導体装置の規格によっては、周辺長を短くしても保護回路としての性能を満足する。そこで、図７（ｃ）に示す通り、ｎ型拡散層２４の周辺の一部を従来のｐｎ接合と同様素子分離酸化膜２２で自己整合的に形成されるようなレイアウトとして、接合リーク電流を低減し、かつ保護素子として必要な性能は確保することができる。
【００７６】
上記の実施の形態において、半導体基板２１を構成する半導体としては、シリコンやゲルマニウム、それらの化合物、ＧａＡｓ、ＧａＮ、ＧａＰなどのIII−Ｖ族半導体、ＺｎＳｅ等のII−VI族半導体などを用いることができる。
【産業上の利用可能性】
【００７７】
本発明における半導体装置およびその製造方法は、薄膜化されたゲート絶縁膜を保護できるｐｎ接合ダイオードを簡便に形成することにより、静電破壊に強い高信頼性の半導体素子を提供するのに有用である。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態１における半導体装置の回路保護用のｐｎ接合ダイオード素子が形成されている領域の平面図（ａ）、（ａ）におけるＡ−Ｂ線に沿ったｐｎ接合ダイオード素子の部分拡大断面図（ｂ）、（ｂ）におけるＣ−Ｄ線、Ｅ−Ｆ線に沿った断面での基板内不純物濃度分布図（ｃ）
【図２】従来と本発明のｐｎ接合ダイオードの特性図
【図３】本発明の実施の形態１におけるｐｎ接合ダイオード素子の製造工程を説明するための要部工程断面図（その１）
【図４】本発明の実施の形態１におけるｐｎ接合ダイオード素子の製造工程を説明するための要部工程断面図（その２）
【図５】本発明の実施の形態１におけるｐｎ接合ダイオード素子の製造工程を説明するための要部工程断面図（その３）
【図６】１．２Ｖ系トランジスタ、３．３Ｖ系トランジスタ、本発明の実施の形態２におけるｐｎ接合ダイオード素子の各々の注入実施工程を表した図
【図７】本発明の実施の形態３において、ｐｎ接合ダイオード素子の接合リーク電流のｎ型拡散層面積依存性の図（ａ）、接合リーク電流のｎ型拡散層周辺長依存性の図（ｂ）、ｐｎ接合ダイオード素子の部分拡大断面図（ｃ）
【図８】従来の技術における半導体装置における保護用回路としてｐｎ接合を用いた場合の回路図
【図９】典型的な被保護回路の一つであるインバータ回路のトランジスタ結線図
【図１０】従来の技術における半導体装置におけるダイオード型の入出力保護回路のｐｎ接合ダイオードの部分拡大断面図
【符号の説明】
【００７９】
１１  活性領域
１２  ｎ型拡散層注入領域
１３  非シリサイド化領域
１４  コンタクトホール
１５  金属配線
２１  ｐ型半導体基板
２２  素子分離酸化膜
２３  ｐ型ウェル領域
２４  ｎ型拡散層
２５  非シリサイド化領域形成用絶縁膜
２６  シリサイド層
２７  層間絶縁膜
２８  コンタクトホール
２９  タングステン
３０  金属配線層
３１  ゲート電極
３２  ゲート絶縁膜
３３  ｎ型ＬＤＤ層
３４，３６  フォトレジスト
３５  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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