(57)【要約】【課題】  ウェル中に電位分布が生じることを抑制できる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、第１導電型の半導体基板１上に、第１の開口部を有する第１のマスク膜５１を形成する工程と、第１のマスク膜５１をマスクとして第２導電型の不純物を導入することにより、第１の開口部の中に位置する半導体基板１に、該半導体基板１の本体より高抵抗の第１導電型のウェル１０ｂを形成する工程と、第１のマスク膜５１を除去する工程とを具備する。この後に、ウェル１０ｂ内にトランジスタを形成する工程を具備してもよい。トランジスタの動作電圧は、例えば１５Ｖ以上である。【選択図】      図１
2006332169.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記第１導電型の半導体基板に形成され、該半導体基板の本体より高抵抗の第１導電型のウェルと、
を具備する半導体装置。
【請求項２】
前記半導体基板の本体が有する第１導電型の不純物濃度は５×１０１６個／ｃｍ３以上である請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の本体に接続され、該半導体基板の本体に電位を与える配線を具備する請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板の本体に形成され、該半導体基板の本体より低抵抗である第１導電型不純物領域を具備し、
前記配線は前記第１導電型不純物領域に接続されている請求項３に記載の半導体装置。
【請求項５】
前記第１導電型はＰ型であり、前記第２導電型はＮ型である請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記ウェルに形成されたトランジスタを更に具備する請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記ウェルに複数の前記トランジスタが形成されている請求項６に記載の半導体装置。
【請求項８】
前記複数のトランジスタのうち一の前記トランジスタのドレインとなる不純物領域が、該一のトランジスタに隣接する前記トランジスタのソースを兼ねている請求項７に記載の半導体装置。
【請求項９】
前記トランジスタの動作電圧は１５Ｖ以上である請求項６〜８のいずれか一項に記載の半導体装置。
【請求項１０】
第１導電型の半導体基板上に、第１の開口部を有する第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとして第２導電型の不純物を導入することにより、前記半導体基板に、該半導体基板の本体より高抵抗の第１導電型のウェルを形成する工程と、
前記第１のマスク膜を除去する工程と、
を具備する半導体装置の製造方法。
【請求項１１】
前記第１のマスク膜を形成する工程の前、又は前記第１のマスク膜を除去する工程の後に、
前記半導体基板上に、前記第１導電型のウェルとは重ならない位置に第２の開口部を有する第２のマスク膜を形成する工程と、
前記第２のマスク膜をマスクとして第２導電型の不純物を導入することにより、前記半導体基板に第２導電型のウェルを形成する工程と、
前記第２のマスク膜を除去する工程と、
を具備する請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、ウェル中に電位分布が生じることを抑制できる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図５は、従来例に係る半導体装置の構成を説明する為の断面図である。この半導体装置が有する高耐圧トランジスタは、ＬＯＣＯＳオフセット構造を有しており、ソースとなる不純物領域１０７ａとチャネル領域の間、及びドレインとなる不純物領域１０７ｂとチャネル領域の間それぞれに、ＬＯＣＯＳ酸化膜１０２を有している。
【０００３】
高耐圧トランジスタ上には、層間絶縁膜１０８が形成されている。層間絶縁膜１０８には、不純物領域１０７ａ，１０７ｂそれぞれ上に位置するタングステンプラグ１０９ａ，１０９ｂが埋め込まれている。層間絶縁膜１０８上には、Ａｌ合金配線１１０ａ，１１０ｂが形成されている。Ａｌ合金配線１１０ａ，１１０ｂそれぞれは、タングステンプラグ１０９ａ，１０９ｂを介して不純物領域１０７ａ，１０７ｂに接続している。
【０００４】
また、シリコン基板１０１には、高耐圧トランジスタのウェル１０１ａが形成されている。ウェル１０１ａの表層には、高耐圧トランジスタの他に、不純物領域１０７ｃが形成されている。不純物領域１０７ｃは、層間絶縁膜１０８に埋め込まれたタングステンプラグ１０９ｃを介して、層間絶縁膜１０８上のＡｌ合金配線１１０ｃに接続している（例えば特許文献１参照）。ウェル１０１ａには、不純物領域１０７ｃ及びタングステンプラグ１０９ｃを介して、Ａｌ合金配線１１０ｃから所定の電圧が印加される。
【特許文献１】特開２００３−１３３４２３号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した従来の構造では、ウェルの電位は、ウェルの表層の一部に形成された不純物領域を介して印加されている。このため、ドレインに大きな電圧が印加されると、ドレインの周囲に位置するウェルの電位が、ドレインに印加された電圧の影響を受け、他の領域に位置するウェルの電位と異なる値になる。この場合、トランジスタの特性に影響が出る（例えばチャネル領域の電圧が変化し、ゲート絶縁膜が耐えうるゲート電圧が低下する等）。この傾向は、ウェルがＰ型である場合に特に顕著になる。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ウェル中に電位分布が生じることを抑制できる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置は、第１導電型の半導体基板と、
前記第１導電型の半導体基板に形成され、該半導体基板の本体より高抵抗の第１導電型のウェルとを具備する。
【０００８】
この半導体装置によれば、不純物濃度が高く低抵抗の半導体基板に、ウェルが形成されている。このため、半導体基板の本体に所定の電圧を印加することにより、ウェルの底面及び側面の全面から、ウェルに基準電位を与えることができる。従って、ウェルの一部分に高電圧が印加されても、この電圧によってウェル中に電位分布が生じることを抑制できる。
【０００９】
前記半導体基板が有する第１導電型の不純物濃度は５×１０１６個／ｃｍ３以上であるのが好ましい。前記第１導電型は、例えばＰ型であり、前記第２導電型は、例えばＮ型である。
【００１０】
前記半導体基板の本体に接続され、該半導体基板の本体に電位を与える配線を具備してもよい。この場合、前記半導体基板の本体に、該半導体基板の本体より低抵抗である第１導電型不純物領域を形成し、この第１導電型不純物領域に前記配線を接続するのが好ましい。
【００１１】
前記ウェルに形成されたトランジスタを更に具備してもよい。この場合、前記ウェルに複数の前記トランジスタが形成されていてもよい。このようにすると、トランジスタの相互間に素子分離膜を配置する必要がないため、半導体装置を小型化することができる。
更にこの場合、一の前記トランジスタのドレインとなる不純物領域が、該一のトランジスタに隣接する前記トランジスタのソースを兼ねていてもよい。このようにすると、更に半導体装置を小型化することができる。
前記トランジスタの動作電圧は１５Ｖ以上であってもよい。
【００１２】
本発明に係る半導体装置の製造方法は、第１導電型の半導体基板上に、第１の開口部を有する第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとして第２導電型の不純物を導入することにより、前記半導体基板に、該半導体基板の本体より高抵抗の第１導電型のウェルを形成する工程と、
前記第１のマスク膜を除去する工程とを具備する。
【００１３】
前記第１のマスク膜を形成する工程の前、又は前記第１のマスク膜を除去する工程の後に、前記半導体基板上に、前記第１導電型のウェルとは重ならない位置に第２の開口部を有する第２のマスク膜を形成する工程と、前記第２のマスク膜をマスクとして第２導電型の不純物を導入することにより、前記半導体基板に第２導電型のウェルを形成する工程と、前記第２のマスク膜を除去する工程とを具備してもよい。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、高濃度のＰ型不純物（例えば５×１０１６ｃｍ２以上５×１０１８ｃｍ２以下）が導入されたシリコン基板を用いて、Ｎ型トランジスタ及びＰ型トランジスタを形成する方法である。これらのトランジスタは、高電圧（例えば１５Ｖ以上）で動作する。
【００１５】
まず、図１（Ａ）に示すように、シリコン基板１上に熱酸化膜５０を形成し、さらに熱酸化膜５０上にフォトレジスト膜を塗布する。次いで、このフォトレジスト膜を露光及び現像する。これにより、シリコン基板１の上方にはレジストパターン５１が形成される。レジストパターン５１は、Ｐ型トランジスタが形成されるＮウェル領域１ａ上に開口部を有しているが、Ｎ型トランジスタが形成されるＰウェル領域１ｂ上には開口部を有していない。次いで、レジストパターン５１をマスクとして、シリコン基板１にＮ型不純物イオンを濃く注入する。これにより、開口部の下に位置するシリコン基板１の極性は逆転し、Ｎ型ウェル１０ａが形成される。
【００１６】
その後、図１（Ｂ）に示すように、レジストパターン５１を除去する。次いで、熱酸化膜５０上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、シリコン基板１の上方にはレジストパターン５２が形成される。レジストパターン５２は、Ｐウェル領域１ｂ上に開口部を有しているが、Ｎウェル領域１ａ上には開口部を有していない。次いで、レジストパターン５２をマスクとしてシリコン基板１にＮ型不純物を薄く注入する。これにより、開口部の下に位置するシリコン基板１のＰ型特性が薄まって高抵抗化し、Ｐ型ウェル１０ｂが形成される。Ｐ型ウェル１０ｂにおけるＰ型特性は、実質的にＰ型不純物濃度が、シリコン基板１の本体と２桁以上異なる（例えば５×１０１１ｃｍ２以上５×１０１５ｃｍ２）のが好ましい
【００１７】
その後、レジストパターン５２を除去する。次いで、シリコン基板１に熱処理を加え、Ｎ型ウェル１０ａ及びＰ型ウェル１０ｂの不純物を拡散及び活性化する。
【００１８】
次いで、図１（Ｃ）に示すように、熱酸化膜５０を除去する。次いで、シリコン基板１上に熱酸化膜（図示せず）を形成し、更にこの熱酸化膜上に窒化シリコン膜（図示せず）をＣＶＤ法により形成する。次いで、窒化シリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜上にはレジストパターンが形成される。次いで、レジストパターンをマスクとして窒化シリコン膜をエッチングする。これにより、窒化シリコン膜には開口部が形成される。開口部は、Ｎウェル領域１ａ及びＰウェル領域１ｂそれぞれに複数形成される。その後、レジストパターンを除去する。
【００１９】
次いで、窒化シリコン膜及び開口部内にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、フォトレジスト膜は、Ｎウェル領域１ａのＮ型ウェル１０ａ上に位置する一部の開口部内から除去される。次いで、このフォトレジスト膜をマスクとして、前記した一部の開口部内に位置するシリコン基板１に、Ｐ型不純物イオンを注入する。これにより、Ｎウェル領域１ａに位置するＮ型ウェル１０ａには、Ｐ型トランジスタを構成するＰ型低濃度不純物領域２６ａが形成される。Ｐ型低濃度不純物領域２６ａは、Ｐ型トランジスタのチャネル領域とソース領域の間、及びチャネル領域とドレイン領域の間それぞれに形成される。その後、フォトレジスト膜を除去する。
【００２０】
次いで、窒化シリコン膜及び開口部内にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、フォトレジスト膜は、Ｐウェル領域１ｂのＰ型ウェル１０ｂ上に位置する一部の開口部内から除去される。次いで、このフォトレジスト膜をマスクとして、前記した一部の開口部内に位置するシリコン基板１に、Ｎ型不純物イオンを注入する。これにより、Ｎウェル領域１ａに位置するＰ型ウェル１０ｂには、Ｎ型トランジスタを構成するＮ型低濃度不純物領域２６ｂが形成される。Ｎ型低濃度不純物領域２６ｂは、Ｐ型トランジスタのチャネル領域とソース領域の間、及びチャネル領域とドレイン領域の間それぞれに形成される。その後、フォトレジスト膜を除去する。
【００２１】
次いで、窒化シリコン膜をマスクとしてシリコン基板１を熱酸化し、その後、窒化シリコン膜を除去する。これにより、シリコン基板１には素子分離膜１２が形成される。素子分離膜１２は、Ｎ型ウェル１０ａ上に位置する開口部１３ａ，１４ａ，１５ａ、及びＰ型ウェル１０ｂ上に位置する開口部１３ｂ、１４ｂを有している。開口部１３ａは、Ｐ型トランジスタのチャネル領域上に形成されており、開口部１４ａは、Ｐ型トランジスタのソース領域上及びドレイン領域上それぞれに形成されている。開口部１３ｂは、Ｎ型トランジスタのチャネル領域上に形成されており、開口部１４ｂは、Ｎ型トランジスタのソース領域及びドレイン領域上それぞれに形成されている。
さらに、素子分離膜１２は、Ｎウェル領域１ａ及びＰウェル領域１ｂの間に、ウェル上以外の部分に位置する開口部１５ｂを有する。
【００２２】
次いで、図２（Ａ）に示すように、シリコン基板１を熱酸化する。これにより、開口部１３ａ内に位置するシリコン基板１には、Ｐ型トランジスタのゲート酸化膜２３ａが形成され、開口部１３ｂ内に位置するシリコン基板１には、Ｎ型トランジスタのゲート酸化膜２３ｂが形成される。なお、開口部１４ａ，１４ｂ、１５ａ，１５ｂそれぞれ内に位置するシリコン基板にも熱酸化膜（図示せず）が形成される。
【００２３】
次いで、ゲート酸化膜２３ａ，２３ｂそれぞれ上を含む全面上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、ポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、レジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ゲート酸化膜２３ａ，２３ｂそれぞれ上にはゲート電極２４ａ，２４ｂが形成される。その後、レジストパターンを除去する。
【００２４】
次いで、ポリシリコン膜上を含む全面上に酸化シリコン膜をＣＶＤ法により形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極２４ａ，２４ｂそれぞれの側壁にはサイドウォール２５が形成される。
【００２５】
次いで、Ｎウェル領域１ａ及びＰウェル領域１ｂを含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ｎウェル領域１ａに位置するフォトレジスト膜は、開口部１５ａ上に位置する部分を除いて除去され、Ｎウェル領域１ａとＰウェル領域１ｂの間に位置するフォトレジスト膜には、素子分離膜１２の開口部１５ｂ上に位置する開口部が形成される。
【００２６】
次いで、このフォトレジスト膜、素子分離膜１２、及びゲート電極２４ａをマスクとして、シリコン基板１にＰ型不純物イオンを注入する。これにより、Ｎウェル領域１ａの開口部１４ａ内に位置するシリコン基板１には、Ｐ型トランジスタのソース及びドレインとなるＰ型不純物領域２７ａが形成される。また、開口部１５ｂ内に位置するシリコン基板１には、Ｐ型不純物領域２８ｂが形成される。
その後、フォトレジスト膜を除去する。
【００２７】
次いで、Ｎウェル領域１ａ及びＰウェル領域１ｂを含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ｐウェル領域１ｂに位置するフォトレジスト膜、及びＮウェル領域１ａの開口部１５ａ上に位置するフォトレジスト膜は、それぞれ除去される。次いで、このフォトレジスト膜、素子分離膜１２、及びゲート電極２４ｂをマスクとして、シリコン基板１にＮ型不純物イオンを注入する。これにより、Ｐウェル領域１ｂの開口部１４ｂ内に位置するシリコン基板１には、Ｎ型トランジスタのソース及びドレインとなるＮ型不純物領域２７ｂが形成される。また、開口部１５ａ内に位置するシリコン基板１には、Ｎ型不純物領域２８ａが形成される。
その後、フォトレジスト膜を除去する。
【００２８】
次いで、図２（Ｂ）に示すように、Ｎウェル領域１ａ及びＰウェル領域１ｂを含む全面上に、層間絶縁膜２９をＣＶＤ法により形成する。次いで、層間絶縁膜２９上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜２９上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜２９をエッチングする。これにより、層間絶縁膜２９には接続孔２９ａ，２９ｂ，２９ｃ，２９ｄが形成される。接続孔２９ａは、Ｐ型トランジスタの２つのＰ型不純物領域２７ａそれぞれ上に位置しており、接続孔２９ｂは、Ｎ型トランジスタの２つのＮ型不純物領域２７ｂそれぞれ上に位置している。接続孔２９ｃはＮ型不純物領域２８ａ上に位置しており、接続孔２９ｄはＰ型不純物領域２８ｂ上に位置している。
その後、レジストパターンを除去する。
【００２９】
次いで、接続孔それぞれの中及び層間絶縁膜２９上に、タングステン膜をＣＶＤ法により形成する。次いで、層間絶縁膜２９上に位置するタングステン膜を、ＣＭＰ法により除去する。これにより、接続孔２９ａ，２９ｂ，２９ｃ，２９ｄそれぞれの中には、タングステンプラグ３０ａ，３０ｂ，３０ｃ，３０ｄが埋め込まれる。
【００３０】
次いで、層間絶縁膜２９上を含む全面上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、層間絶縁膜２９上にはＡｌ合金配線３１ａ，３１ｂ，３１ｃ，３１ｄが形成される。
【００３１】
Ａｌ合金配線３１ａは、タングステンプラグ３０ａを介してＰ型トランジスタのＰ型不純物領域２７ａに接続しており、Ａｌ合金配線３１ｂは、タングステンプラグ３０ｂを介してＮ型トランジスタのＮ型不純物領域２７ｂに接続している。Ａｌ合金配線３１ｃは、タングステンプラグ３０ｃを介してＮ型不純物領域２８ａに接続しており、Ａｌ合金配線３１ｄは、タングステンプラグ３０ｄを介してＰ型不純物領域２８ｂに接続している。
【００３２】
このような構造を有する半導体装置において、Ｐ型トランジスタのＮ型ウェル１０ａに基準電位を与える場合、Ａｌ合金配線３１ｃ及びタングステンプラグ３０ｃを介して、Ｎ型不純物領域２８ａに所定の電圧を印加する。これにより、Ｎ型ウェル１０ａには、Ｎ型不純物領域２８ａを介して基準電圧が印加される。
【００３３】
また、Ｎ型トランジスタのＰ型ウェル１０ｂに基準電位を与える場合、Ａｌ合金配線３１ｄ及びタングステンプラグ３０ｄを介して、Ｐ型不純物領域２８ｂに所定の電圧を印加する。シリコン基板１には高濃度のＰ型不純物が導入されていて低抵抗であるため、印加された電圧は、シリコン基板１を介してＰ型ウェル１０ｂそれぞれの下面及び側面全体に加わる。
【００３４】
このように、本実施形態によれば、Ｐ型ウェル１０ｂは、下面及び側面全体から電圧が印加される。従って、Ｎ型トランジスタが高電圧で動作しても、Ｎ型不純物領域２７ｂの周囲に位置するＰ型ウェル１０ｂの電位それぞれは、変動しにくい。このため、Ｐ型ウェル１０ｂにおいて、電位分布が生じることを抑制でき、Ｎ型トランジスタの特性を安定させることができる。
【００３５】
また、従来の半導体装置と比べて製造工程数は増加せず、また特殊な工程を必要としないため、従来の半導体装置と同程度の製造コスト及び製造時間で済む。
また、シリコン基板１には高濃度のＰ型不純物が導入されている。このため、水素シンター処理を行っても、サーマルドナーが発生することを抑制できる。さらに、シリコン基板１が低抵抗であるため、シリコン基板１の裏面に電極を有する構造にしても、ラッチアップ耐性が向上し、電極を安定化させることができる。
【００３６】
図３の各図は、第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、第１の実施形で示したＮ型トランジスタと、このＮ型トランジスタより低電圧で動作する低耐圧Ｎ型トランジスタとを、同一のシリコン基板上に形成する方法である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００３７】
まず、図３（Ａ）に示すように、Ｐウェル領域１ｂ及び第２Ｐウェル領域１ｃそれぞれに位置するシリコン基板１上に熱酸化膜５０を形成する。次いで、熱酸化膜５０上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン５２が形成される。レジストパターン５２は、Ｐウェル領域１ｂ及び第２Ｐウェル領域１ｃそれぞれに位置する開口部を有している。次いで、レジストパターン５２をマスクとして、シリコン基板１にＮ型不純物イオンを薄く注入する。これにより、Ｐウェル領域１ｂ及び第２Ｐウェル領域１ｃそれぞれに位置するシリコン基板には、Ｐ型ウェル１０ｂ，１０ｃが形成される。
【００３８】
その後、図３（Ｂ）に示すように、レジストパターン５２を除去する。次いで、第１の実施形態と同一の方法により、Ｐウェル領域１ｂにＮ型低濃度不純物領域２６ｂを形成する。次いで、Ｐウェル領域１ｂ及び第２Ｐウェル領域１ｃそれぞれに位置するシリコン基板１に素子分離膜１２を形成する。Ｐウェル領域１ｂに位置する素子分離膜１２の構成は、第１の実施形態と同一である。第２Ｐウェル領域１ｃに位置する素子分離膜１２には、低耐圧Ｎ型トランジスタが形成される領域に位置する開口部１３ｃ、及び開口部１５ｃが形成されている。開口部１３ｃは、Ｐ型ウェル１０ｃ上に位置しており、開口部１５ｃは、Ｐ型ウェル１０ｃ以外のシリコン基板１上に位置している。
なお、素子分離膜１２の形成方法は、第１の実施形態と同一である。
【００３９】
次いで、図３（Ｃ）に示すように、シリコン基板１を熱酸化し、ゲート酸化膜２３ｂを形成する。このとき、開口部１３ｃ，１４ｂ，１５ｂ，１５ｃそれぞれ内に位置するシリコン基板１にも熱酸化膜（図示せず）が形成される。
【００４０】
次いで、ゲート酸化膜２３ｂ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、フォトレジスト膜は、ゲート酸化膜２３ｂ及びその周囲に位置する素子分離膜１２それぞれの上に一部する部分を除き、除去される。次いで、フォトレジスト膜をマスクとしたエッチングを行うことにより、開口部１３ｃ，１４ｂ，１５ｂ，１５ｃそれぞれ内に位置する熱酸化膜を除去する。その後、フォトレジスト膜を除去する。
【００４１】
次いで、シリコン基板１を再び熱酸化し、開口部１３ｃ内に位置するシリコン基板１に、低耐圧Ｎ型トランジスタのゲート酸化膜２３ｃを形成する。このとき、ゲート酸化膜２３ｂは厚くなる。また、開口部１４ｂ，１５ｂ，１５ｃそれぞれ内に位置するシリコン基板１にも熱酸化膜（図示せず）が形成される。
【００４２】
次いで、ゲート酸化膜２３ｂ，２３ｃそれぞれ上にゲート電極２４ｂ，２４ｃを形成しする。この形成方法は、第１の実施形態においてゲート電極２４ｂを形成する方法と同一である。
【００４３】
次いで、Ｐウェル領域１ｂ及び第２Ｐウェル領域１ｃそれぞれを含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、フォトレジスト膜には、素子分離膜１２の開口部１５ｂ，１５ｃそれぞれ上に位置する開口部が形成される。次いで、このフォトレジスト膜をマスクとして、シリコン基板１にＰ型不純物イオンを注入する。これにより、開口部１５ｂ，１５ｃそれぞれ内に位置するシリコン基板１には、Ｐ型不純物領域２８ｂ，２８ｃが形成される。その後、フォトレジスト膜を除去する。
【００４４】
次いで、Ｐウェル領域１ｂ及び第２Ｐウェル領域１ｃそれぞれを含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、フォトレジスト膜は、Ｐ型不純物領域２８ｂ，２８ｃ上及びこれらの周囲に位置する素子分離膜１２上を除いて除去される。次いで、フォトレジスト膜、ゲート電極２４ｂ，２４ｃ及び素子分離膜１２をマスクとして、シリコン基板１にＮ型不純物イオンを注入する。これにより、第２Ｐウェル領域１ｃ内に位置するシリコン基板１には、低耐圧Ｎ型トランジスタのＮ型低濃度不純物領域２６ｃが形成される。その後、フォトレジスト膜を除去する。
【００４５】
次いで、ゲート電極２４ｂ，２４ｃの側壁にサイドウォール２５を形成する。サイドウォール２５の形成方法は、第１の実施形態と同一である。次いで、Ｐウェル領域１ｂ及び第２Ｐウェル領域１ｃそれぞれを含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、フォトレジスト膜は、Ｐ型不純物領域２８ｂ，２８ｃ上及びこれらの周囲に位置する素子分離膜１２上を除いて除去される。次いで、フォトレジスト膜、ゲート電極２４ｂ，２４ｃ、サイドウォール２５、及び素子分離膜１２をマスクとして、シリコン基板１にＮ型不純物イオンを注入する。これにより、Ｐウェル領域１ｂにはＮ型不純物領域２７ｂが形成される。また、第２Ｐウェル領域１ｃ内に位置するシリコン基板１には、低耐圧Ｎ型トランジスタのソース及びドレインとして機能する２つのＮ型不純物領域２７ｃが形成される。その後、フォトレジスト膜を除去する。
【００４６】
次いで、図３（Ｄ）に示すように、Ｐウェル領域１ｂ及び第２Ｐウェル領域１ｃそれぞれ上に層間絶縁膜２９をＣＶＤ法により形成する。次いで、層間絶縁膜２９に接続孔２９ｂ，２９ｄ，２９ｅ，２９ｆを形成する。接続孔２９ｅはＮ型不純物領域２７ｃ上に位置しており、接続孔２９ｆはＰ型不純物領域２８ｃ上に位置している。なお、これら開口部の形成方法は、第１の実施形態において層間絶縁膜２９に接続孔を形成する方法と同一である。
【００４７】
次いで、接続孔２９ｂ，２９ｄ，２９ｅ，２９ｆそれぞれの中にタングステンプラグ３０ｂ，３０ｄ，３０ｅ，３０ｆを埋め込む。この方法は、第１の実施形態において接続孔にタングステンプラグを埋め込む方法と同一である。
【００４８】
次いで、層間絶縁膜２９上にＡｌ合金配線３１ｂ，３１ｄ，３１ｅ，３１ｆを形成する。Ａｌ合金配線３１ｅは、タングステンプラグ３０ｅを介して低耐圧Ｎ型トランジスタのＮ型不純物領域２７ｃに接続し、Ａｌ合金配線３１ｆは、タングステンプラグ３０ｆを介してＰ型不純物領域２８ｃに接続する。なお、Ａｌ合金配線の形成方法は、第１の実施形態において層間絶縁膜２９上にＡｌ合金配線を形成する方法と同一である。
【００４９】
本実施形態によれば、第１の実施形態と同一の作用により、Ｐ型ウェル１０ｂは下面及び側面全体から電圧が印加される。
また、低耐圧Ｎ型トランジスタのＰ型ウェル１０ｂに基準電位を与える場合、Ａｌ合金配線３１ｆ及びタングステンプラグ３０ｆを介して、Ｐ型不純物領域２８ｃに所定の電圧を印加する。印加された電圧は、シリコン基板１を介してＰ型ウェル１０ｃの下面及び側面全体に加わる。  
このため、本実施形態においても、第１の実施形態と同一の効果を得ることができる。
【００５０】
図４（Ａ）は、第３の実施形態に係る半導体装置の構成を説明する為の平面図であり、図４（Ｂ）は図４（Ａ）のＡ−Ａ断面図である。本実施形態に係る半導体装置は、第１の実施形態で示したトランジスタが、同一のウェルに複数形成されている。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５１】
図４の各図において、複数のＮ型トランジスタは、Ｐ型ウェル１０ｂ上に互いに並んで配置されている。Ｎ型トランジスタ相互間に素子分離膜１２を配置しなくてよいため、半導体装置が小型化する。また、図中右端に位置するトランジスタを除いて、トランジスタのドレインは、このトランジスタに隣接する他のトランジスタのソースを兼ねている。このため、Ｎ型トランジスタをそれぞれ独立して形成する場合と比べて、半導体装置が更に小型化する。
【００５２】
なお、本図では、Ｐウェル領域１ｂに位置するＮ型トランジスタを図示しているが、Ｐ型領域（図示せず）に位置するＰ型トランジスタも、Ｎ型トランジスタと同一の構成を有していてもよい。
本実施形態に係る半導体装置の製造方法は、第１の実施形態に係る半導体装置の製造方法と同一である。
【００５３】
本実施形態によれば、第１の実施形態と同一の効果を得ることができる。また、同一のＰ型ウェル１０ｂに複数のＮ型トランジスタを形成しているが、Ｐ型ウェル１０ｂは下面及び側面全体から電圧が印加される。従って、Ｐ型ウェル１０ｂが大型化しても、ウェル内に電位分布が生じることを抑制できる。
このため、図４に示した構造を採用し、半導体装置を小型化することができる。
【００５４】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００５５】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図２】（Ａ）は図１（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、
【図３】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の次の工程を説明する為の断面図。
【図４】（Ａ）は第３の実施形態に係る半導体装置を説明する為の平面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図５】従来の半導体装置の構成を説明する為の平面図。
【符号の説明】
【００５６】
１，１０１…シリコン基板、１ａ…Ｎウェル領域、１ｂ…Ｐウェル領域、１ｃ…第２Ｐウェル領域、１０ａ…Ｎ型ウェル、１０ｂ、１０ｃ…Ｐ型ウェル、１２…素子分離膜、１３ａ，１３ｂ，１３ｃ，１４ａ，１４ｂ，１５ａ，１５ｂ，１５ｃ…開口部、２３ａ，２３ｂ，２３ｃ…ゲート酸化膜、２４ａ，２４ｂ，２４ｃ…ゲート電極、２５…サイドウォール、２６ａ…Ｐ型低濃度不純物領域、２６ｂ，２６ｃ…Ｎ型低濃度不純物領域、２７ａ，２８ｂ，２８ｃ…Ｐ型不純物領域、２７ｂ，２７ｃ，２８ａ…Ｎ型不純物領域、２９，１０８…層間絶縁膜、２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｅ，２９ｆ…接続孔、３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，１０９ａ，１０９ｂ，１０９ｃ…タングステンプラグ、３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ，１１０ａ，１１０ｂ，１１０ｃ…Ａｌ合金配線、５０，５１…レジストパターン，１０１ａ…ウェル、１０２…ＬＯＣＯＳ酸化膜、１０７ａ，１０７ｂ，１０７ｃ…不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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