(57)【要約】【課題】被試験デバイスから出力される出力信号のマージンを適切に試験する。【解決手段】第１のストローブタイミングにおける出力信号の電圧と第１のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、第１の出力パターン列を取得する第１の信号比較器と、第２のストローブタイミングにおける出力信号の電圧と第２のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、第２の出力パターン列を取得する第２の信号比較器と、第１の出力パターン列がヘッダパターン列と一致したことを検出するヘッダパターン列検出部と、第１の出力パターン列とヘッダパターン列との一致が検出された場合に、第２の信号比較器により取得された第２の出力パターン列と期待値パターン列との比較結果を出力する期待値比較部とを備える。【選択図】図１
2006003216.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスの出力端子から出力される出力信号のマージンを試験する試験装置であって、
前記被試験デバイスの前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められた第１のストローブタイミングにおける前記出力信号の電圧と予め定められた第１のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された第１の出力パターン列を取得する第１の信号比較器と、
前記被試験デバイスの前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められた第２のストローブタイミングにおける前記出力信号の電圧と予め定められた第２のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された第２の出力パターン列を取得する第２の信号比較器と、
前記第１の出力パターン列が予め定められたヘッダパターン列と一致したことを検出するヘッダパターン列検出部と、
前記第１の出力パターン列と前記ヘッダパターン列との一致が検出された場合に、前記第２の信号比較器により取得された前記第２の出力パターン列と、前記第２の出力パターン列の期待値パターン列との比較結果を出力する期待値比較部と
を備える試験装置。
【請求項２】
前記第２のストローブタイミング及び前記第２のしきい値電圧に対応付けて、前記第２の出力パターン列と前記期待値パターン列との比較結果を記憶する比較結果記憶部を更に備える請求項１記載の試験装置。
【請求項３】
前記被試験デバイスに前記ヘッダパターン列と同一の出力パターン列及び前記期待値パターン列と同一の出力パターン列を出力させる試験を複数回を実行する試験制御部と、
第２の前記試験において、前記第２のストローブタイミング及び前記第２のしきい値電圧の少なくとも一方のパラメータを第１の前記試験と異なる値に変更するパラメータ変更部と
を更に備える請求項１記載の試験装置。
【請求項４】
前記試験制御部は、複数の前記試験のそれぞれについて前記期待値比較部が出力した前記比較結果に基づいて、前記第２の出力パターン列が前記期待値パターン列と一致する前記第２のストローブタイミング及び前記第２のしきい値電圧の範囲を出力する請求項３記載の試験装置。
【請求項５】
前記第１のストローブタイミング及び前記第２のストローブタイミングと、前記第１のしきい値電圧及び前記第２のしきい値電圧の少なくとも一方は、互いに異なる値に設定される請求項１記載の試験装置。
【請求項６】
前記期待値比較部は、前記第１の出力パターン列が前記ヘッダパターン列と一致した場合に、前記第１の出力パターン列を取得してから予め定められたオフセット時間の後に取得した前記第２の出力パターン列と前記期待値パターン列との比較結果を出力する請求項１記載の試験装置。
【請求項７】
前記ヘッダパターン列と一致されるべき第１の出力パターン列及び前記期待値パターン列と比較されるべき第２の出力パターン列は、前記被試験デバイスの前記出力端子から同一のタイミングで出力される同一のパターン列である請求項１記載の試験装置。
【請求項８】
被試験デバイスの出力端子から出力される出力信号のマージンを試験する試験装置であって、
前記被試験デバイスの前記出力端子から予め定められたヘッダパターン列を出力させる試験パターン列を前記被試験デバイスへ出力する試験パターン出力部と、
前記被試験デバイスが前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められたストローブタイミングにおける前記出力信号の電圧としきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された出力パターン列を取得する信号比較器と、
前記第１の信号比較器が取得した第１の前記出力パターン列が前記ヘッダパターン列と一致したことを検出するヘッダパターン列検出部と、
前記試験パターンの出力を開始した後、前記ヘッダパターン列と一致する前記第１の出力パターン列が検出されるまでの遅延時間を取得する遅延時間取得部と、
前記遅延時間が取得された場合に、前記ストローブタイミング及び前記しきい値電圧の少なくとも一方のパラメータを変更するパラメータ変更部と、
前記パラメータ変更部によりパラメータが変更された状態において、前記試験パターン出力部により前記試験パターン列の出力を再度行わせる試験制御部と、
前記試験パターン列の出力を再度開始してから前記遅延時間が経過した時点から予め指定されたオフセット時間の後に前記信号比較器が取得した第２の出力パターン列と、前記第２の出力パターン列の期待値パターン列との比較結果を出力する期待値比較部と
を備える試験装置。
【請求項９】
被試験デバイスの出力端子から出力される出力信号のマージンを試験装置により試験する試験方法であって、
前記被試験デバイスの前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められた第１のストローブタイミングにおける前記出力信号の電圧と予め定められた第１のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された第１の出力パターン列を取得する第１の信号比較段階と、
前記被試験デバイスの前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められた第２のストローブタイミングにおける前記出力信号の電圧と予め定められた第２のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された第２の出力パターン列を取得する第２の信号比較段階と、
前記第１の出力パターン列が予め定められたヘッダパターン列と一致したことを検出するヘッダパターン列検出段階と、
前記第１の出力パターン列と前記ヘッダパターン列との一致が検出された場合に、前記第２の信号比較段階により取得された前記第２の出力パターン列と、前記第２の出力パターン列の期待値パターン列との比較結果を出力する期待値比較段階と
を備える試験方法。
【請求項１０】
被試験デバイスの出力端子から出力される出力信号のマージンを試験装置により試験する試験方法であって、
前記被試験デバイスの前記出力端子から予め定められたヘッダパターン列を出力させる試験パターン列を前記被試験デバイスへ出力する試験パターン出力段階と、
前記被試験デバイスが前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められたストローブタイミングにおける前記出力信号の電圧としきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された出力パターン列を取得する信号比較段階と、
前記信号比較段階により取得した第１の前記出力パターン列が前記ヘッダパターン列と一致したことを検出するヘッダパターン列検出段階と、
前記試験パターンの出力を開始した後、前記ヘッダパターン列と一致する前記第１の出力パターン列が検出されるまでの遅延時間を取得する遅延時間取得段階と、
前記遅延時間が取得された場合に、前記ストローブタイミング及び前記しきい値電圧の少なくとも一方のパラメータを変更するパラメータ変更段階と、
前記パラメータ変更段階によりパラメータが変更された状態において、前記試験パターン出力段階により前記試験パターン列の出力を再度行わせる試験制御段階と、
前記試験パターン列の出力を再度開始してから前記遅延時間が経過した時点から予め指定されたオフセット時間の後に前記信号比較段階により取得した第２の出力パターン列と、前記第２の出力パターン列の期待値パターン列との比較結果を出力する期待値比較段階と
を備える試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置及び試験方法に関する。特に本発明は、被試験デバイスの出力端子から出力される出力信号のマージンを試験する試験装置及び試験方法に関する。
【背景技術】
【０００２】
試験装置は、試験対象となる被試験デバイス（DUT: Device Under Test）の試験を、試験プログラムに基づいて行う。試験プログラムは、各命令サイクル毎に、試験装置が実行すべき命令と、被試験デバイスの各端子に対して出力する試験パターン又は被試験デバイスの各端子から出力された出力パターンと比較する期待値パターンとを含む。
【０００３】
被試験デバイスの試験の一形態として、被試験デバイスの出力信号のマージンを検査する試験が挙げられる。このような試験においては、例えば被試験デバイスの出力信号を試験装置が取り込むタイミングや、出力信号の取り込みに用いるしきい値電圧等のパラメータを変化させながら被試験デバイスを動作させ、各パラメータ値を用いた試験のパス又はフェイルを記録していく。そして、各パラメータを座標軸とし、各パラメータ値に対応する座標に当該パラメータ値を用いた試験のパス又はフェイルをプロットした図を作成する。このような図は、Ｓｈｍｏｏプロットと呼ばれる。
【０００４】
なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
被試験デバイスによっては、試験パターンを入力してから当該試験パターンに対応して出力パターンを出力するまでのサイクル数が特定されていない場合や、不定である場合が有り得る。このような被試験デバイスが出力する出力パターンを期待値パターンと比較する場合、試験装置は、被試験デバイスが予め定められたヘッダパターンを出力したことを検出し、ヘッダパターンから特定サイクルの後に出力される比較対象の出力パターンと期待値パターンとを比較する機能（ハント機能）を備えることが望ましい。
【０００６】
ここで、上記のハント機能を備える試験装置を用いてＳｈｍｏｏプロットを作成することを検討すると、比較対象の出力パターンを試験装置が取り込む際に、取り込みタイミングやしきい値電圧等のパラメータを変化させる必要が生じる。しかし、これらのパラメータを変化させると、ヘッダパターン自体を正しく取り込めなくなり、出力パターンと期待値パターンとの一致又は不一致が検出できなくなってしまう。
【０００７】
そこで本発明は、上記の課題を解決することのできる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００８】
本発明の第１の形態によると、被試験デバイスの出力端子から出力される出力信号のマージンを試験する試験装置であって、前記被試験デバイスの前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められた第１のストローブタイミングにおける前記出力信号の電圧と予め定められた第１のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された第１の出力パターン列を取得する第１の信号比較器と、前記被試験デバイスの前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められた第２のストローブタイミングにおける前記出力信号の電圧と予め定められた第２のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された第２の出力パターン列を取得する第２の信号比較器と、前記第１の出力パターン列が予め定められたヘッダパターン列と一致したことを検出するヘッダパターン列検出部と、前記第１の出力パターン列と前記ヘッダパターン列との一致が検出された場合に、前記第２の信号比較器により取得された前記第２の出力パターン列と、前記第２の出力パターン列の期待値パターン列との比較結果を出力する期待値比較部とを備える試験装置を提供する。
【０００９】
前記第２のストローブタイミング及び前記第２のしきい値電圧に対応付けて、前記第２の出力パターン列と前記期待値パターン列との比較結果を記憶する比較結果記憶部を更に備えてもよい。
【００１０】
前記被試験デバイスに前記ヘッダパターン列と同一の出力パターン列及び前記期待値パターン列と同一の出力パターン列を出力させる試験を複数回を実行する試験制御部と、第２の前記試験において、前記第２のストローブタイミング及び前記第２のしきい値電圧の少なくとも一方のパラメータを第１の前記試験と異なる値に変更するパラメータ変更部とを更に備えてもよい。
【００１１】
前記試験制御部は、複数の前記試験のそれぞれについて前記期待値比較部が出力した前記比較結果に基づいて、前記第２の出力パターン列が前記期待値パターン列と一致する前記第２のストローブタイミング及び前記第２のしきい値電圧の範囲を出力してもよい。
【００１２】
前記第１のストローブタイミング及び前記第２のストローブタイミングと、前記第１のしきい値電圧及び前記第２のしきい値電圧の少なくとも一方は、互いに異なる値に設定されてもよい。
【００１３】
前記期待値比較部は、前記第１の出力パターン列が前記ヘッダパターン列と一致した場合に、前記第１の出力パターン列を取得してから予め定められたオフセット時間の後に取得した前記第２の出力パターン列と前記期待値パターン列との比較結果を出力してもよい。
【００１４】
前記ヘッダパターン列と一致されるべき第１の出力パターン列及び前記期待値パターン列と比較されるべき第２の出力パターン列は、前記被試験デバイスの前記出力端子から同一のタイミングで出力される同一のパターン列であってもよい。
【００１５】
本発明の第２の形態によると、被試験デバイスの出力端子から出力される出力信号のマージンを試験する試験装置であって、前記被試験デバイスの前記出力端子から予め定められたヘッダパターン列を出力させる試験パターン列を前記被試験デバイスへ出力する試験パターン出力部と、前記被試験デバイスが前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められたストローブタイミングにおける前記出力信号の電圧としきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された出力パターン列を取得する信号比較器と、前記第１の信号比較器が取得した第１の前記出力パターン列が前記ヘッダパターン列と一致したことを検出するヘッダパターン列検出部と、前記試験パターンの出力を開始した後、前記ヘッダパターン列と一致する前記第１の出力パターン列が検出されるまでの遅延時間を取得する遅延時間取得部と、前記遅延時間が取得された場合に、前記ストローブタイミング及び前記しきい値電圧の少なくとも一方のパラメータを変更するパラメータ変更部と、前記パラメータ変更部によりパラメータが変更された状態において、前記試験パターン出力部により前記試験パターン列の出力を再度行わせる試験制御部と、前記試験パターン列の出力を再度開始してから前記遅延時間が経過した時点から予め指定されたオフセット時間の後に前記信号比較器が取得した第２の出力パターン列と、前記第２の出力パターン列の期待値パターン列との比較結果を出力する期待値比較部とを備える試験装置を提供する。
【００１６】
本発明の第３の形態によると、被試験デバイスの出力端子から出力される出力信号のマージンを試験装置により試験する試験方法であって、前記被試験デバイスの前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められた第１のストローブタイミングにおける前記出力信号の電圧と予め定められた第１のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された第１の出力パターン列を取得する第１の信号比較段階と、前記被試験デバイスの前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められた第２のストローブタイミングにおける前記出力信号の電圧と予め定められた第２のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された第２の出力パターン列を取得する第２の信号比較段階と、前記第１の出力パターン列が予め定められたヘッダパターン列と一致したことを検出するヘッダパターン列検出段階と、前記第１の出力パターン列と前記ヘッダパターン列との一致が検出された場合に、前記第２の信号比較段階により取得された前記第２の出力パターン列と、前記第２の出力パターン列の期待値パターン列との比較結果を出力する期待値比較段階とを備える試験方法を提供する。
【００１７】
本発明の第４の形態によると、被試験デバイスの出力端子から出力される出力信号のマージンを試験装置により試験する試験方法であって、前記被試験デバイスの前記出力端子から予め定められたヘッダパターン列を出力させる試験パターン列を前記被試験デバイスへ出力する試験パターン出力段階と、前記被試験デバイスが前記出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、予め定められたストローブタイミングにおける前記出力信号の電圧としきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、前記出力端子から出力された出力パターン列を取得する信号比較段階と、前記信号比較段階により取得した第１の前記出力パターン列が前記ヘッダパターン列と一致したことを検出するヘッダパターン列検出段階と、前記試験パターンの出力を開始した後、前記ヘッダパターン列と一致する前記第１の出力パターン列が検出されるまでの遅延時間を取得する遅延時間取得段階と、前記遅延時間が取得された場合に、前記ストローブタイミング及び前記しきい値電圧の少なくとも一方のパラメータを変更するパラメータ変更段階と、前記パラメータ変更段階によりパラメータが変更された状態において、前記試験パターン出力段階により前記試験パターン列の出力を再度行わせる試験制御段階と、前記試験パターン列の出力を再度開始してから前記遅延時間が経過した時点から予め指定されたオフセット時間の後に前記信号比較段階により取得した第２の出力パターン列と、前記第２の出力パターン列の期待値パターン列との比較結果を出力する期待値比較段階とを備える試験方法を提供する。
【００１８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１９】
本発明によれば、被試験デバイスから出力される出力信号のマージンを適切に試験することができる。
【発明を実施するための最良の形態】
【００２０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２１】
図１は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、１又は複数の端子を備えるＤＵＴ１００を試験する試験装置であり、被試験デバイスの出力端子から出力される出力信号のマージンを試験するマージン試験機能を有する。試験装置１０は、メインメモリ１０２と、セントラルパターン制御部１１２と、複数のチャネルブロック１３０と、テスタ制御装置１９０とを備える。
メインメモリ１０２は、ＤＵＴ１００の試験プログラムを格納し、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。メインメモリ１０２は、命令メモリ１０４と、複数の試験パターンメモリ１０６と、複数の期待値パターンメモリ１０８と、デジタルキャプチャメモリ１１０とを有する。
【００２２】
命令メモリ１０４は、試験プログラムに含まれる各命令を格納する。複数の試験パターンメモリ１０６のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる試験パターン列を各端子毎に格納する。ここで試験パターン列は、命令サイクル期間中にＤＵＴ１００の端子に対して順次出力するべき複数の試験パターンを含む。例えば、試験装置１０が１命令サイクル当たり３２ビットの信号を発生しＤＵＴ１００に対して出力する場合、試験パターンメモリ１０６は、各命令に対応付けて、１命令サイクル期間中に出力する３２ビットの信号に対応する３２個の試験パターンからなる試験パターン列を格納する。
【００２３】
複数の期待値パターンメモリ１０８のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる期待値パターン列を各端子毎に格納する。ここで、期待値パターン列は、命令サイクル期間中にＤＵＴ１００の端子から順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンを含む。デジタルキャプチャメモリ１１０は、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。
【００２４】
以上において、命令メモリ１０４、複数の試験パターンメモリ１０６、複数の期待値パターンメモリ１０８、及び／又はデジタルキャプチャメモリ１１０は、メインメモリ１０２を構成する別個のメモリモジュールに分割して設けられてもよく、同一のメモリモジュール内の異なる記憶領域として設けられてもよい。
【００２５】
セントラルパターン制御部１１２は、メインメモリ１０２及び複数のチャネルブロック１３０に接続され、ＤＵＴ１００の各端子に共通の処理を行う。セントラルパターン制御部１１２は、パターンリストメモリ１１４と、ベクタ生成制御部１１６と、セントラルキャプチャ制御部１２０と、パターンリザルトメモリ１２２とを有する。
【００２６】
パターンリストメモリ１１４は、試験プログラムのメインルーチンや各サブルーチンのそれぞれについて、命令メモリ１０４における当該ルーチンの開始／終了アドレス、試験パターンメモリ１０６における試験パターンの開始アドレス、期待値パターンメモリ１０８における期待値パターンの開始アドレス等を格納する。ベクタ生成制御部１１６は本発明に係る命令実行部の一例であり、命令サイクル毎に、ＤＵＴ１００の試験プログラムに含まれる命令を順次実行する。より具体的には、ベクタ生成制御部１１６は、各ルーチン毎に、開始アドレスから終了アドレスまでの各命令をパターンリストメモリ１１４から順次読み出して、順次実行する。
【００２７】
セントラルキャプチャ制御部１２０は、ＤＵＴ１００の各端子毎の良否判定結果を各チャネルブロック１３０から受けて、各ルーチン毎のＤＵＴ１００の良否判定結果を集計する。パターンリザルトメモリ１２２は、各ルーチン毎のＤＵＴ１００の良否判定結果を格納する。
【００２８】
複数のチャネルブロック１３０のそれぞれは、ＤＵＴ１００の各端子に対応して設けられる。各チャネルブロック１３０は、チャネルパターン生成部１４０と、タイミング生成部１６０と、ドライバ１７０と、コンパレータ１８０とを有する。
【００２９】
チャネルパターン生成部１４０は、当該端子の試験に用いる試験パターン列又は期待値パターン列を生成し、ＤＵＴ１００の出力パターン列及び期待値パターン列の比較を行う。チャネルパターン生成部１４０は、既定パターンメモリ１１８と、シーケンシャルパターン生成部１４２と、フォーマット制御部１４４と、シーケンシャルパターン生成部１４６と、ハント・コンペア部１４８と、フェイルキャプチャ制御部１５０と、フェイルキャプチャメモリ１５２とを含む。
【００３０】
既定パターンメモリ１１８は、試験パターン列及び／又は期待値パターン列（以下「パターン列」と総称する。）のうち予め設定された既定パターン列を、当該既定パターン列を識別する既定パターン識別情報に対応付けて格納する。ここで、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、既定パターン列と同一のパターン列については、当該パターン列自体に代えて、当該既定パターン列の既定パターン識別情報を格納する。
【００３１】
シーケンシャルパターン生成部１４２は、実行するルーチンに対応して出力すべき試験パターン列の開始アドレスを、ベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４２は、各命令サイクルに対応して当該開始アドレスから順に試験パターンメモリ１０６から試験パターン列を読み出して、順次フォーマット制御部１４４へ出力する。フォーマット制御部１４４は、ドライバ１７０と共に本発明に係る試験パターン出力部として機能し、試験パターン列を、ドライバ１７０を制御するためのフォーマットに変換する。
【００３２】
シーケンシャルパターン生成部１４６は、実行するルーチンに対応して、期待値パターン列の開始アドレスをベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４６は、各命令サイクルに対応して当該開始アドレスから順に期待値パターンメモリ１０８から期待値パターンを読み出して、順次ハント・コンペア部１４８及びフェイルキャプチャ制御部１５０へ出力する。ハント・コンペア部１４８は、コンパレータ１８０を介してＤＵＴ１００が出力した出力パターン列を入力し、期待値パターン列と比較する。ここでハント・コンペア部１４８は、ＤＵＴ１００から出力されるタイミングが不定の出力パターン列については、ＤＵＴ１００から特定のヘッダパターンが出力されたことを条件として期待値パターン列との比較を開始するハント機能を有してよい。
【００３３】
フェイルキャプチャ制御部１５０は、ＤＵＴ１００の出力パターン列及び期待値パターン列の一致／不一致の情報をハント・コンペア部１４８から受けて、当該端子についてのＤＵＴ１００の良否判定結果を生成する。フェイルキャプチャメモリ１５２は、本発明に係る比較結果記憶部の一例であり、ハント・コンペア部１４８によるハント処理の結果や期待値と不一致となった出力パターンの値等を含むフェイル情報を格納する。
【００３４】
タイミング生成部１６０は、ドライバ１７０が試験パターン列内の各試験パターンを出力するタイミング、及び、コンパレータ１８０がＤＵＴ１００の出力パターンを取り込むタイミングを生成する。ドライバ１７０は、フォーマット制御部１４４と共に本発明に係る試験パターン出力部として機能し、タイミング生成部１６０により指定されたタイミングにおいて、チャネルパターン生成部１４０内のフォーマット制御部１４４により出力される各試験パターンをＤＵＴ１００へ出力する。コンパレータ１８０は、タイミング生成部１６０により指定されたタイミングにおいて、ＤＵＴ１００の端子から出力された出力パターンを取得し、チャネルブロック１３０内のハント・コンペア部１４８及びデジタルキャプチャメモリ１１０へ供給する。
【００３５】
テスタ制御装置１９０は、試験制御部１９２と、パラメータ変更部１９４とを有し、試験装置１０を制御する。マージン試験において、試験制御部１９２は、ＤＵＴ１００にヘッダパターン及び比較対象の出力パターンを出力させる試験を複数回実行するようベクタ生成制御部１１６を制御する。そして、試験制御部１９２は、複数回の試験結果をフェイルキャプチャメモリ１５２から取得し、ＤＵＴ１００の出力信号のマージン測定結果として試験装置１０の使用者へ出力する。パラメータ変更部１９４は、試験制御部１９２により実行される各試験において、当該試験における出力信号の取り込みタイミングやしきい値電圧等のパラメータを変更する。
【００３６】
図２は、本実施形態に係るコンパレータ１８０及びハント・コンペア部１４８の構成を示す。本実施形態においては、ＤＵＴ１００の１つの出力端子に対応する出力信号のマージン試験を行うために、コンパレータ１８０ａ及びハント・コンペア部１４８ａを有する第１のチャネルブロック１３０をヘッダパターンの検出に用い、コンパレータ１８０ｂ及びハント・コンペア部１４８ｂを有する第２のチャネルブロック１３０を出力パターン及び期待値パターンの一致検出に用いる。
【００３７】
コンパレータ１８０ａは、電圧比較器２００ａと、遅延素子２１０ａと、ＦＦ２２０ａ（フリップフロップ２２０ａ）とを含む。電圧比較器２００ａは、ＤＵＴ１００の出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、出力信号の電圧と予め定められた第１のしきい値電圧VT1とを比較する。より具体的には、電圧比較器２００ａは、出力信号の電圧がVT1を超える場合に論理値"１"、超えない場合に論理値"０"を、当該出力パターンの値として出力する。遅延素子２１０ａは、第１のチャネルブロック１３０内のタイミング生成部１６０aにより指定されたタイミングをパラメータ変更部１９４により指定された遅延量だけ遅延させることにより、出力信号のサイクル期間中における予め定められた第１のストローブタイミングのストローブ信号を生成する。ＦＦ２２０ａは、電圧比較器２００ａの出力信号を第１のストローブタイミングにおいて取り込む。これによりＦＦ２２０ａは、出力パターン列に含まれる出力パターンのそれぞれについて、第１のストローブタイミングにおける出力信号の電圧と第１のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していく。以上の構成により、コンパレータ１８０ａは、出力端子から出力された第１の出力パターン列を取得する。
【００３８】
コンパレータ１８０ｂは、電圧比較器２００ｂと、遅延素子２１０ｂと、ＦＦ２２０ｂとを含む。電圧比較器２００ｂは、電圧比較器２００ａと略同一の機能及び構成を採る。電圧比較器２００ｂは、電圧比較器２００ａに接続されたＤＵＴ１００の出力端子と同一の出力端子に接続され、当該出力端子から出力される出力パターン列に含まれる出力パターンのそれぞれについて、出力信号の電圧と予め定められた第２のしきい値電圧VT2とを比較する。遅延素子２１０ｂは、遅延素子２１０ａと略同一の機能及び構成を採り、出力信号のサイクル期間中における予め定められた第２のストローブタイミングのストローブ信号を生成する。ＦＦ２２０ｂは、ＦＦ２２０ａと略同一の機能及び構成を採り、電圧比較器２００ｂの出力信号を第２のストローブタイミングにおいて取り込む。これによりＦＦ２２０ｂは、出力パターン列に含まれる出力パターンのそれぞれについて、第２のストローブタイミングにおける出力信号の電圧と第２のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していく。以上の構成により、コンパレータ１８０ｂは、出力端子から出力された第２の出力パターン列を取得する。
【００３９】
ハント・コンペア部１４８ａは、ハント部２３０ａと、アラインメント部２４０ａと、コンペア部２５０ａとを含む。ハント部２３０ａは、コンパレータ１８０ａにより取得された第１の出力パターン列が、予め定められたパターン列であるヘッダパターン列と一致したことを検出する。ここで、ハント部２３０ａは、１又は複数のヘッダパターンからなるパターン列をヘッダパターン列として用い、１又は複数の出力パターンからなる第１の出力パターン列と比較してよい。アラインメント部２４０ａ及びコンペア部２５０ａは、アラインメント部２４０ｂ及びコンペア部２５０ｂとそれぞれ同一の機能及び構成を採るが、マージン試験においては使用されない。
【００４０】
ハント・コンペア部１４８ｂは、ハント部２３０ｂと、アラインメント部２４０ｂと、コンペア部２５０ｂと、スイッチ２６０と、スイッチ２７０とを含む。ハント部２３０ｂは、ハント部２３０ａと同一の機能及び構成を採るが、マージン試験においては使用されない。アラインメント部２４０ｂは、ＦＦ２２０ｂから出力された第２の出力パターン列を、第２のチャネルブロック１３０内のシーケンシャルパターン生成部１４６ｂからコンペア部２５０ｂに供給される期待値パターン列と同期させる。より具体的には、アラインメント部２４０ｂは、第２の出力パターン列を、当該アラインメント部２４０に接続されたハント部２３０により指定されたサイクル数だけ遅延させることにより、期待値パターン列と同期させる。コンペア部２５０ｂは、第１の出力パターン列とヘッダパターン列との一致が検出された場合に、コンパレータ１８０ｂにより取得された第２の出力パターン列と、シーケンシャルパターン生成部１４６から供給される第２の出力パターン列の期待値パターン列とを比較し、比較結果を出力する。
【００４１】
スイッチ２６０は、ハント部２３０ａ及びハント部２３０ｂの一方をアラインメント部２４０ｂに接続する。スイッチ２７０は、ハント部２３０ａ及びハント部２３０ｂの一方をコンペア部２５０ｂに接続する。ここで、ハント・コンペア部１４８ｂを有する第２のチャネルブロック１３０を独立して用いる場合、スイッチ２６０及びスイッチ２７０は、ハント部２３０ｂとアラインメント部２４０ｂ及びコンペア部２５０ｂとをそれぞれ接続する。一方、第１のチャネルブロック１３０及び第２のチャネルブロック１３０を組としてマージン試験を行う場合、スイッチ２６０は、ハント部２３０ａとアラインメント部２４０ｂ及びコンペア部２５０ｂとをそれぞれ接続する。
【００４２】
図３は、本実施形態に係る試験装置１０による試験動作を示す。
Ｓｈｍｏｏプロットを得るマージン試験において、試験制御部１９２は、ＤＵＴ１００にヘッダパターン列と同一の出力パターン列と、期待値パターン列と同一の出力パターン列とを出力させる試験を複数回を実行する。より具体的には、試験制御部１９２は、当該試験の試験プログラムをベクタ生成制御部１１６により繰返し実行させる。
【００４３】
パラメータ変更部１９４は、複数回実行される当該試験のそれぞれについて、コンパレータ１８０ｂに設定する第２のストローブタイミング及び第２のしきい値電圧を順次変更する。すなわち、第１の試験の後に第２の試験が実行される場合、パラメータ変更部１９４は、第２の試験において、第２のストローブタイミング及び第２のしきい値電圧の少なくとも一方のパラメータを、第１の試験と異なる値に変更する。一方、パラメータ変更部１９４は、各試験において、コンパレータ１８０ａに設定する第１のストローブタイミング及び第１のしきい値電圧を、ＤＵＴ１００の出力信号を正確に取り込むことができる値に維持する。すなわち、パラメータ変更部１９４は、第１のストローブタイミング及び第１のしきい値電圧を、ＤＵＴ１００の仕様により定められた理想値に設定する。
【００４４】
各試験において、ベクタ生成制御部１１６、シーケンシャルパターン生成部１４２、フォーマット制御部１４４、及びドライバ１７０は、ヘッダパターン列と同一の出力パターン列、及び、期待値パターン列と同一の出力パターン列とを出力させる試験パターン列をＤＵＴ１００に対して出力する。これを受けて、ＤＵＴ１００は、ヘッダパターン列３００と、期待値パターン列と比較されるべき比較対象パターン列３０５とを出力する。
【００４５】
コンパレータ１８０ａは、理想値に設定された第１のストローブタイミング及び第１のしきい値電圧を用いて、ＤＵＴ１００が出力する出力パターンD0, D1, …D10を順次取得し、第１の出力パターンの系列として出力する。また、コンパレータ１８０ｂは、第２のストローブタイミング及び第２のしきい値電圧を用いて、ＤＵＴ１００が出力する出力パターンD0, D1, …D10を順次取得し、第２の出力パターンの系列として出力する。ここで、第１のストローブタイミング及び第２のストローブタイミングと、第１のしきい値電圧及び第２のしきい値電圧の少なくとも一方は、マージンを測定することを目的として、互いに異なる値に設定される。このため、第２のストローブタイミング及び第２のしきい値電圧の設定によっては、コンパレータ１８０ｂは、ＤＵＴ１００が出力する出力パターンを誤って取得する可能性がある。そこで、誤りが有り得ることを示すために、コンパレータ１８０ｂが取得した出力パターンを、D0', D1', …D10'と示す。
【００４６】
本例において、ハント部２３０ａには、ヘッダパターン列D1,D2,D3が設定されている。このため、ハント部２３０ａは、コンパレータ１８０ａが第１の出力パターン列D1,D2,D3を出力すると、当該第１の出力パターン列が当該ヘッダパターン列と一致したことを検出する。そして、アラインメント部２４０ｂは、コンパレータ１８０ｂが出力する第２の出力パターンの系列を、シーケンシャルパターン生成部１４６により供給される期待値パターン列３２０と同期させる。
【００４７】
次に、コンペア部２５０ｂは、コンパレータ１８０ｂが比較対象パターン列３０５に対応して取得した第２の出力データ列D5,D6,D7と、当該第２の出力データ列の期待値パターン列３２０であるED5, ED6, ED7とを比較し、各パターン毎の一致（T:True）又は不一致（F:False）を含む比較結果３３０を出力する。ここで、ヘッダパターン列３００に対応する第１の出力パターン列を取得してから比較対象パターン列３０５に対応する第２の出力パターン列を取得するまでのオフセット時間は、試験プログラムにより予め指定される。そして、コンペア部２５０ｂは、第１の出力パターン列がヘッダパターン列３００と一致した場合に、第１の出力パターン列を取得してから予め定められたオフセット時間の後に取得した第２の出力パターン列である比較対象パターン列３１０と、期待値パターン列３２０との比較結果を出力する。
【００４８】
コンペア部２５０ｂによる比較結果は、第２のチャネルブロック１３０内のフェイルキャプチャ制御部１５０ｂを介して、第２のチャネルブロック１３０内のフェイルキャプチャメモリ１５２に供給される。そして、フェイルキャプチャメモリ１５２は、第２のストローブタイミング及び第２のしきい値電圧に対応付けて、第２の出力パターン列と期待値パターン列との比較結果を記憶する。
【００４９】
以上に示した試験を第２のストローブタイミング及び／又は第２のしきい値電圧を変えながら複数回実行した結果、フェイルキャプチャメモリ１５２ｂには、第２のストローブタイミング及び第２のしきい値電圧の各設定値に対応する比較結果が蓄積される。試験制御部１９２は、複数の試験のそれぞれについてコンペア部２５０ｂが出力した比較結果をフェイルキャプチャメモリ１５２ｂから取得し、これらの比較結果に基づいて、第２の出力パターン列が期待値パターン列と一致する第２のストローブタイミング及び第２のしきい値電圧の範囲を試験装置１０の利用者に対し出力する。この際、試験制御部１９２は、第２のストローブタイミング及び第２のしきい値電圧のそれぞれについてのパス／フェイルをプロットしたＳｈｍｏｏプロットを利用者に対し表示してもよい。
【００５０】
以上に示した試験装置１０によれば、適切なストローブタイミング及びしきい値電圧を用いてヘッダパターンを検出しつつ、ストローブタイミング及びしきい値電圧を変化させながら出力信号を正しく取り込めるか否かを試験することができる。
【００５１】
なお、以上において、ヘッダパターン列３００、比較対象パターン列３０５、比較対象パターン列３１０、及び期待値パターン列３２０は、複数のパターンを含んでもよく、これに代えて、単一のパターンのみから構成されてもよい。
【００５２】
また、ヘッダパターン列３００と一致されるべき第１の出力パターン列と、比較結果３３０と比較されるべき第２の出力パターン列である比較対象パターン列３０５は、ＤＵＴ１００の出力端子から同一のタイミングで出力される同一のパターン列であってもよい。この場合、ハント部２３０ａによるヘッダパターン列の検出と、コンペア部２５０ｂによる期待値パターン列との比較は並行して行われる。そしてコンペア部２５０ｂは、ヘッダパターン列が検出された時点における比較結果をフェイルキャプチャメモリ１５２ｂに格納させる。
【００５３】
図４は、本実施形態の変形例に係る試験装置１０の構成を示す。図４において図１と同一の符号を付した部材は、図１と略同一の機能又は構成を備えるため、以下相違点を除き説明を省略する。
【００５４】
本変形例に係る試験装置１０は、ＤＵＴ１００の１つの出力端子に対応する出力信号のマージン試験を行うために、１つのチャネルブロック１３０を用いる。これを実現するため、ハント・コンペア部１４８は、試験プログラムに基づく試験パターンの出力を開始したタイミングをシーケンシャルパターン生成部１４２から受け取り、当該試験パターンの出力を開始してからヘッダパターン列が取得されるまでの遅延時間を予め取得する。そして、マージン試験においては、ハント・コンペア部１４８は、この遅延時間を用いて比較対象パターン列が出力されるタイミングを特定する。
【００５５】
図５は、本実施形態の変形例に係るコンパレータ１８０及びハント・コンペア部１４８の構成を示す。図５において、図２と同一の符号を付した部材は、図２と略同一の機能及び構成を有するため、以下相違点を除き説明を省略する。
【００５６】
コンパレータ１８０は、図２に示したコンパレータ１８０ａ／ｂと同一の機能及び構成を採る。ハント・コンペア部１４８は、ハント部２３０と、アラインメント部２４０と、コンペア部２５０と、遅延時間取得部１９６とを含む。ハント部２３０、アラインメント部２４０、及びコンペア部２５０は、図２に示したハント部２３０ａ／ｂ、アラインメント部２４０ａ／ｂ、及びコンペア部２５０ａ／ｂとそれぞれ同一の機能及び構成を採る。
【００５７】
遅延時間取得部１９６は、遅延時間を測定するために試験プログラムを実行する場合において、当該試験プログラムに基づく試験パターンの出力を開始した旨の試験パターン出力開始通知をシーケンシャルパターン生成部１４２から受ける。また、遅延時間取得部１９６は、コンパレータ１８０が取得した出力パターン列がヘッダパターン列と一致したことを検出した旨のヘッダパターン検出通知をハント部２３０から受ける。そして、遅延時間取得部１９６は、試験パターン出力開始通知を受けたタイミング及びヘッダパターン検出通知を受けたタイミングに基づいて、試験パターンの出力を開始した後、ヘッダパターン列と一致する出力パターン列が検出されるまでの遅延時間を取得し記憶する。
【００５８】
また、遅延時間取得部１９６は、マージン試験のために試験パターンの出力が開始されると、コンペア部２５０は、試験パターンの出力を開始した旨の試験パターン出力開始通知をシーケンシャルパターン生成部１４２から再度受ける。そして、遅延時間取得部１９６は、試験パターン出力開始通知を受けたタイミング及び遅延時間に基づいて比較対象パターン列が出力されるタイミングを特定し、当該比較対象パターン列と期待値パターン列との比較をコンペア部２５０に指示する。
【００５９】
図６は、本実施形態の変形例に係る試験装置１０による試験動作を示す。
まず試験装置１０は、上記の遅延時間を算出するために、試験制御部１９２による指示に基づきマージン試験に用いる試験プログラムを実行する。この際、パラメータ変更部１９４は、ＤＵＴ１００の出力信号を適切に取得できるストローブタイミング及びしきい値電圧をコンパレータ１８０に設定しておく。
【００６０】
当該試験プログラムがベクタ生成制御部１１６及びシーケンシャルパターン生成部１４２により実行されると、フォーマット制御部１４４及びドライバ１７０は、ＤＵＴ１００の出力端子から既定パターン列５１０ａを出力させる試験パターン列５００ａをＤＵＴ１００へ出力する。遅延時間取得部１９６は、試験パターン列５００ａの出力を開始したタイミングを、試験パターン出力開始通知によりシーケンシャルパターン生成部１４２から受ける。ハント部２３０は、コンパレータ１８０が取得した出力パターン列と既定パターン列５１０ａとの一致を検出すると、ヘッダパターン検出通知により遅延時間取得部１９６へ通知する。遅延時間取得部１９６は、試験パターン列５００ａの出力を開始したタイミング及び既定パターン列５１０ａが検出されたタイミングから、試験パターン列５００ａの出力を開始した後、既定パターン列５１０ａと一致する出力パターン列が検出されるまでの遅延時間TDを取得する。
【００６１】
パラメータ変更部１９４は、遅延時間TDが取得された場合に、ストローブタイミング及びしきい値電圧の少なくとも一方のパラメータを変更する。すなわち例えばパラメータ変更部１９４は、試験パターン列５００ａを出力する試験プログラムの実行を終えた後に、これらのパラメータを変更してよい。
【００６２】
次に、試験制御部１９２は、パラメータ変更部１９４によりパラメータが変更された状態において、ベクタ生成制御部１１６に対し試験プログラムを再度実行するよう指示する。これにより試験制御部１９２は、フォーマット制御部１４４及びドライバ１７０により試験パターン列の出力を再度行わせる。遅延時間取得部１９６は、シーケンシャルパターン生成部１４２から試験パターン出力開始通知を再び受けて計時を開始し、ＤＵＴ１００から比較対象パターン列５２０ｂが取得されるのを待つ。より具体的には、遅延時間取得部１９６は、試験パターン列５００ｂの出力を再度開始してから遅延時間TDが経過した時点から、予め指定されたオフセット時間TO後のタイミングがくるのを待つ。このオフセット時間TOは、既定パターン列５１０ａ又はｂが出力されてから比較対象パターン列５２０ａ又はｂが出力されるまでの間の時間である。そして、遅延時間取得部１９６は、試験パターン列５００ｂの出力を再度開始してから遅延時間TDが経過した時点からオフセット時間TOの後に比較対象パターン列５２０ｂ及び期待値パターン列５３０ｂの比較を指示する。この指示を受けて、コンペア部２５０は、試験パターン列５００ｂの出力を再度開始してから遅延時間TDが経過した時点からオフセット時間TOの後にコンパレータ１８０が取得した比較対象パターン列５２０ｂと、比較対象パターン列５２０ｂの期待値パターン列５３０ｂとの比較結果を出力する。
【００６３】
本変形例に係る試験装置１０によれば、まず適切なストローブタイミング及びしきい値電圧を用いて、試験パターン列５００ａの出力を開始してから既定パターン列５１０ａを取得するまでの遅延時間TDを計測する。これにより、マージン試験中において既定パターン列５１０ｂを検出できなくても、計測した遅延時間TD及び予め定められたオフセット時間TOに基づいて、比較対象パターン列５２０ｂを取得するタイミングを特定することができる。
【００６４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施形態に係る試験装置１０の構成を示す。
【図２】本発明の実施形態に係るコンパレータ１８０及びハント・コンペア部１４８の構成を示す。
【図３】本発明の実施形態に係る試験装置１０による試験動作を示す。
【図４】本発明の実施形態の変形例に係る試験装置１０の構成を示す。
【図５】本発明の実施形態の変形例に係るコンパレータ１８０及びハント・コンペア部１４８の構成を示す。
【図６】本発明の実施形態の変形例に係る試験装置１０による試験動作を示す。
【符号の説明】
【００６６】
１０  試験装置
１００  ＤＵＴ
１０２  メインメモリ
１０４  命令メモリ
１０６  試験パターンメモリ
１０８  期待値パターンメモリ
１１０  デジタルキャプチャメモリ
１１２  セントラルパターン制御部
１１４  パターンリストメモリ
１１６  ベクタ生成制御部
１１８  既定パターンメモリ
１２０  セントラルキャプチャ制御部
１２２  パターンリザルトメモリ
１３０  チャネルブロック
１４０  チャネルパターン生成部
１４２  シーケンシャルパターン生成部
１４４  フォーマット制御部
１４６  シーケンシャルパターン生成部
１４８  ハント・コンペア部
１５０  フェイルキャプチャ制御部
１５２  フェイルキャプチャメモリ
１６０  タイミング生成部
１７０  ドライバ
１８０  コンパレータ
１９０  テスタ制御装置
１９２  試験制御部
１９４  パラメータ変更部
１９６  遅延時間取得部
２００ａ〜ｂ  電圧比較器
２１０ａ〜ｂ  遅延素子
２２０ａ〜ｂ  ＦＦ
２３０ａ〜ｂ  ハント部
２４０ａ〜ｂ  アラインメント部
２５０ａ〜ｂ  コンペア部
２６０  スイッチ
２７０  スイッチ
３００  ヘッダパターン列
３０５  比較対象パターン列
３１０  比較対象パターン列
３２０  期待値パターン列
３３０  比較結果
５００ａ〜ｂ  試験パターン列
５１０ａ〜ｂ  既定パターン列
５２０ａ〜ｂ  比較対象パターン列
５３０ａ〜ｂ  期待値パターン列
【図１】
2006003216.tif 000003
【図２】
2006003216.tif 000004
【図３】
2006003216.tif 000005
【図４】
2006003216.tif 000006
【図５】
2006003216.tif 000007
【図６】
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