(57)【要約】【課題】  液晶駆動回路と液晶パネルとの接続信頼性を電気的に試験可能とすることで、液晶モジュール試験の高速化を実現し、さらには低コスト化を図ることができ、また、液晶モジュール組み立て後、あるいは同一基板上に形成した液晶モジュールにおいて、電気特性試験を可能とすることで信頼性の高い半導体装置の試験技術を提供する。【解決手段】  ゲートドライバ１、ソースドライバ２などから構成される液晶モジュールであって、ソースドライバ２は、階調電圧選択回路１５と、試験回路３１などを有し、試験回路３１で生成された試験電圧を階調電圧選択回路１５に印加して液晶パネル５に出力し、液晶パネル５から印加された試験電圧を階調電圧試験回路１５を介して試験回路３１に入力し、試験回路３１において比較・判定を行い、液晶駆動回路と液晶パネル５との接続状態を試験する。【選択図】  図１
2006003770.tif 000002
【特許請求の範囲】
【請求項１】
液晶駆動回路を有する半導体装置であって、
前記液晶駆動回路は、階調電圧選択回路と、試験回路とを有し、
前記試験回路で生成された第一と第二の試験電圧を前記階調電圧選択回路に印加して前記半導体装置が具備する液晶パネルに出力し、前記液晶パネルから印加された第一と第二の試験電圧を前記階調電圧試験回路を介して前記試験回路に入力し、前記試験回路において、前記試験回路で生成された第一と第二の試験電圧と、前記階調電圧試験回路を介した前記液晶パネルからの第一と第二の試験電圧との比較・判定を行い、前記液晶駆動回路と前記液晶パネルとの接続状態を試験することを特徴とする半導体装置。
【請求項２】
液晶駆動回路を有する半導体装置であって、
前記液晶駆動回路は、複数のドライバ回路と、ゲート線結合回路と、試験回路とを有し、
前記ドライバ回路の出力状態を高インピーダンス状態に制御し、前記試験回路で生成された第一と第二の試験電圧を前記半導体装置が具備する液晶パネルに出力し、前記液晶パネルから印加された第一と第二の試験電圧を前記ゲート線結合回路を介して前記試験回路に入力し、前記試験回路において、前記試験回路で生成された第一と第二の試験電圧と、前記ゲート線結合回路を介した前記液晶パネルからの第一と第二の試験電圧との比較・判定を行い、前記液晶駆動回路と前記液晶パネルとの接続状態を試験することを特徴とする半導体装置。
【請求項３】
液晶駆動回路を有する半導体装置であって、
前記液晶駆動回路は、試験回路を有し、
前記試験回路で生成された第一と第二の試験電圧を前記半導体装置が具備する液晶パネルに印加し、前記液晶パネルが出力する電圧を前記試験回路に入力し、前記試験回路において、前記試験回路で生成された第一と第二の試験電圧と、前記液晶パネルからの電圧との比較・判定を行い、前記液晶駆動回路と前記液晶パネルとの接続状態を試験することを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項記載の半導体装置において、
前記液晶パネルは、前記液晶駆動回路の複数の出力端子を交互に接続する信号線結合回路を有することを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか１項記載の半導体装置において、
前記第一と第二の試験電圧を前記半導体装置の外部に出力する手段を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶駆動回路を有する半導体装置に関し、特に、液晶駆動回路と液晶パネルとの間における端子間の接続信頼性試験に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、一般的なカラーＴＦＴ液晶モジュール（以下、液晶モジュールと略記する）に関しては、たとえば図６に示すような構成のものが考えられる。
【０００３】
この液晶モジュールは、液晶パネルにゲート信号を印加するゲートドライバ１と、液晶パネルに階調出力電圧を印加するソースドライバ２と、液晶パネルの駆動電圧を発生する液晶駆動電圧発生回路３などを含む液晶表示コントローラ４として構成され、この液晶表示コントローラ４が１個の半導体装置として形成される。なお、後述するＭＰＵも含めて１個の半導体装置として構成することも可能である。
【０００４】
この液晶表示コントローラ４は、ＴＦＴがマトリクス状に配置された液晶パネル５に接続され、この液晶パネル５に対して、任意の表示ラインを選択するゲート信号をゲートドライバ１から印加し、この選択した表示ラインの各画素に対してソースドライバ２から階調出力電圧を印加することで、目標とする画素の保持容量に充電を行って各画素の輝度が制御されるようになっている。
【０００５】
また、液晶表示コントローラ４は、ＭＰＵ６に接続され、このＭＰＵ６により各動作の演算・処理が制御されるようになっている。
【０００６】
ソースドライバ２とゲートドライバ１は、たとえば図７に示すような構成のものが考えられる。
【０００７】
すなわち、ソースドライバ２は、外部インタフェースを介して表示データＲＡＭ１２に書き込まれたデータを液晶表示データの１ライン毎にラインバッファ１３で保持し、階調電圧生成回路１４で生成した所定のレベルである階調電圧を、各階調電圧選択回路１５内の各スイッチ回路１７をラインバッファ１３で保持した表示データをデコーダ回路１６を介して選択制御して、各出力端子に階調電圧を出力する。
【０００８】
一方で、ゲートドライバ１では、ソースドライバ２の表示コントローラ１１からのタイミング信号でカウンタ回路１８が動作しており、カウンタ回路１８の出力をゲートドライバ１の各出力ピンに対応した各デコーダ回路１９でデコードし、デコーダ回路１９の出力をレベルシフト回路２０を介してドライバ回路２１からゲート信号を出力して、液晶パネル５に対してＴＦＴ素子がＯＮまたはＯＦＦ状態に制御される電圧を印加する。
【０００９】
通常、ゲートドライバ１の出力であるゲート信号は、Ｎ本中の１本のみで液晶パネル５のＴＦＴ素子をＯＮ制御し、他のＮ−１本はＴＦＴ素子がＯＦＦ状態となるように制御される。これにより、ソースドライバ２とゲートドライバ１は同期して動作し、表示コントローラ１１の制御によって、液晶パネル５の任意ラインに対して表示制御を行う。
【００１０】
一般に、図６に示した液晶モジュールは、ゲートドライバ１やソースドライバ２、液晶パネル５などをそれぞれ個別に製造して機能や電気特性について試験を実施し、その後、液晶モジュールとして組み立ててから、液晶パネル５を点灯して表示試験を行う。ソースドライバ２などについては、たとえば特許文献１などで示されるような試験の高速化を図る技術が提案されている。この技術は、液晶駆動回路が、表示データＲＡＭを介してラインバッファなどの記憶回路に液晶表示データを保持して階調試験を行うと同時に、ラインバッファへの書き込みを停止して表示データＲＡＭの試験を行う構成とすることで、試験時間の短縮を図っている。
【特許文献１】特開２００２−１９７８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、ゲートドライバやソースドライバの出力ピン数は液晶パネルの表示画素数の増加に伴い増加する一方で、ＩＣの低コスト化を図るためにチップサイズを縮小化し、ゲートドライバやソースドライバの出力端子間隔は狭ピッチ化が進んでいる。このため、ゲートドライバやソースドライバと、液晶パネルとの接続信頼性が低下するという問題がある。
【００１２】
ソースドライバなどのＩＣ単体については、たとえば前記特許文献１に示される技術を用いた試験の高速化が図られているものの、ゲートドライバやソースドライバと液晶パネルとの接続状態については、液晶モジュールの表示機能試験において液晶パネルを点灯表示して判別する必要があり、試験の高速化ができず、製造コストの低減が困難となっている。
【００１３】
また、液晶モジュール組み立て後、あるいはソースドライバなどの液晶駆動回路と液晶パネルとを同一基板上に形成した液晶モジュールにおいて、たとえばソースドライバの階調電圧などの電気特性について試験を実現するのは困難であり、これを解決する手段についてはこれまで開示されていない。
【００１４】
そこで、本発明の目的は、第一に、ゲートドライバやソースドライバなどの液晶駆動回路と液晶パネルとの接続信頼性を電気的に試験可能とすることで、液晶モジュール試験の高速化を実現し、さらには低コスト化を図ることができる液晶駆動回路および液晶パネルを有する半導体装置の試験技術を提供することにある。
【００１５】
また、本発明の第二の目的は、液晶モジュール組み立て後、あるいはソースドライバなどの液晶駆動回路と液晶パネルとを同一基板上に形成した液晶モジュールにおいて、電気特性試験を可能とすることで信頼性の高い液晶駆動回路および液晶パネルを有する半導体装置の試験技術を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明の半導体装置は、液晶駆動回路が、階調電圧選択回路と、試験回路とを有し、試験回路で生成された第一と第二の試験電圧を階調電圧選択回路に印加して液晶パネルに出力し、液晶パネルから印加された第一と第二の試験電圧を階調電圧試験回路を介して試験回路に入力し、試験回路において比較・判定を行うものである。具体的には、ソースドライバにおいて、階調電圧生成回路出力を切り離す手段と、階調電圧選択回路に接続され試験電圧の印加、判定および外部出力を行う試験回路とを配設し、液晶パネルにソース線結合回路を配設することで、ソースドライバの出力端子を液晶パネルを介して接続状態にするものである。
【００１７】
また、本発明の半導体装置は、液晶駆動回路が、複数のドライバ回路と、ゲート線結合回路と、試験回路とを有し、ドライバ回路の出力状態を高インピーダンス状態に制御し、試験回路で生成された第一と第二の試験電圧を液晶パネルに出力し、液晶パネルから印加された第一と第二の試験電圧をゲート線結合回路を介して試験回路に入力し、試験回路において比較・判定を行うものである。具体的には、ゲートドライバにおいて、ドライバ回路の出力を切り離す手段と、ケート出力端子間を接続する手段と、ゲート出力端子に試験電圧の印加および判定を行う試験回路とを配設し、液晶パネルにゲート線結合回路を配設することで、ゲートドライバの出力端子を液晶パネルを介して接続状態にするものである。
【００１８】
また、本発明の半導体装置は、液晶駆動回路が、試験回路を有し、試験回路で生成された第一と第二の試験電圧を液晶パネルに印加し、液晶パネルが出力する電圧を試験回路に入力し、試験回路において比較・判定を行うものである。具体的には、ゲートドライバにおいて、液晶パネルに試験電圧の印加する手段と、液晶パネルからの電圧を取り込み判定を行う手段とを配設し、液晶パネルにゲート試験回路を配設するものである。
【発明の効果】
【００１９】
本発明によれば、液晶駆動回路と液晶パネルとを電気的に接続して電圧の印加および判定を行うことで、液晶駆動回路の出力端子の縮小化に対応し、液晶モジュール組み立て後における、液晶駆動回路の出力端子間の接続信頼性試験の高速化を実現可能とし、試験時間の短縮による液晶モジュールの低コスト化を実現することができる。
【００２０】
また、本発明によれば、液晶駆動回路と液晶パネルとを電気的に接続し、液晶駆動回路に配設した端子を介して出力電圧を測定することで、液晶モジュール組み立て後、あるいは同一基板上に一体型に形成された液晶モジュールであっても、液晶駆動回路の階調電圧などの電気特性試験を実現可能とし、液晶モジュールの高信頼性化を実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
まず、図１により、本発明の実施の形態１における液晶駆動回路を有する半導体装置の構成および動作の一例を説明する。図１は本発明の実施の形態１の半導体装置として、液晶駆動回路と液晶パネルを有する液晶モジュールの構成図を示す。
【００２３】
図１に示すように、本実施の形態１の液晶モジュールは、液晶パネル５にゲート信号を印加するゲートドライバ１と、液晶パネル５に階調出力電圧を印加するソースドライバ２などから構成され、前述した図６および図７の構成に対して、以下に説明するような点が異なっている。
【００２４】
すなわち、本実施の形態１の液晶モジュールにおいて、ソースドライバ２は、複数の配線からなる階調電圧印加線２２と、階調電圧を生成する階調電圧生成回路１４と、階調電圧生成回路１４の出力端子と階調電圧印加線２２との接続状態を制御するスイッチ回路３３と、試験電圧の印加および判定とＧｔｅｓｔ信号線３５を介してゲートドライバ１の制御を行う試験回路３１と、試験回路３１の入出力端子と階調電圧印加線２２との接続状態を制御するスイッチ回路３２と、階調電圧印加線２２の複数の配線を選択してソースドライバ２の階調電圧出力端子Ｓ１〜Ｓｎに接続制御を行う複数の階調電圧選択回路１５とを有して構成される。
【００２５】
また、図１において、ゲートドライバ１は、ソースドライバ２からの試験制御信号Ｇｔｅｓｔをレベル変換するレベルシフト回路２０と、レベルシフト回路２０の出力に応じて液晶パネル５をＧｔｅｓｔ端子を介して駆動するドライバ回路２１とを有して構成される。
【００２６】
また、図１において、液晶パネル５は、通常の表示で使用するマトリクス状に配置されたＴＦＴ素子に加え、ソースドライバ２の階調出力端子間の接続状態をゲートドライバ１のＧｔｅｓｔ端子の試験用ゲート出力３６を介して制御される、信号線結合回路であるソース線結合回路３７を有して構成される。
【００２７】
ここで、図１では特に図示していないものの、ソースドライバ２は表示コントローラ１１と、表示データＲＡＭ１２と、ラインバッファ１３とを、またゲートドライバ１はデコーダ回路１９と、各ゲート出力端子に対応したレベルシフト回路２０と、ドライバ回路２１とをそれぞれ前述した図７と同様に有していることは言うまでもない。
【００２８】
次に、本実施の形態１における液晶モジュールの動作について説明する。
【００２９】
通常状態において、ソースドライバ２では、スイッチ回路３３をオン状態、スイッチ回路３２をオフ状態に制御して階調電圧生成回路１４で生成した階調電圧を階調電圧選択回路１５にそれぞれ印加し、さらに、試験回路３１を介してＧｔｅｓｔ信号線３５のＧｔｅｓｔ信号を無効状態として扱う電圧レベルに設定する。ゲートドライバ１では、Ｇｔｅｓｔ信号の電圧レベルをレベルシフト回路２０とドライバ回路２１を介して液晶パネル５に配設したソース線結合回路３７を無効化状態に制御する。液晶パネル５では、ソース線結合回路３７内に配設されたＴＦＴ素子のゲート電位が、ゲートドライバ１のＧｔｅｓｔ端子を介してオフ状態に制御され、ソース線結合回路３７は無効化される。これにより、ソースドライバ２は階調電圧を表示データに従って液晶パネル５に印加し、ゲートドライバ１は液晶パネル５の表示ラインを選択的に制御することで、液晶モジュールとして上述の表示動作を行う。
【００３０】
試験状態では、ソースドライバ２において、スイッチ回路３３をオフ状態、スイッチ回路３２をオン状態に制御し、試験回路３１から階調電圧印加線２２のＶ０とＶ６３に対してそれぞれ、第一と第二の試験電圧である“Ｈ”および“Ｌ”の電圧レベルを印加し、さらに、試験回路３１を介してＧｔｅｓｔ信号線３５のＧｔｅｓｔ信号を有効状態として扱う電圧レベルに設定し、ゲートドライバ１を介して液晶パネル５に配設したソース線結合回路３７を有効状態に設定する。
【００３１】
ソース線結合回路３７の有効化により、ソースドライバ２の出力端子は、液晶パネル５内において、Ｓ１とＳ３、Ｓ２とＳ４、Ｓ５とＳ７、Ｓ６とＳ８、・・・というように交互に接続された状態になる。
【００３２】
ここで、ソースドライバ２においてＳ１に接続された階調電圧選択回路１５でＶ０を選択し、さらに、Ｓ３とＳ５に接続された階調電圧選択回路１５でＶ１を選択することで、試験回路３１から印加された“Ｈ”である電圧レベルが、液晶パネル５の内部とソースドライバ２の内部を介して、ソースドライバ２のＳ１，Ｓ３，Ｓ５，・・・に伝搬する。同様に、Ｓ２に接続された階調電圧選択回路１５でＶ６３を、Ｓ４とＳ６に接続された階調電圧選択回路１５でＶ６２を選択することで、試験回路３１から印加された“Ｌ”である電圧レベルが、液晶パネル５の内部とソースドライバ２の内部を介して、Ｓ２，Ｓ４，Ｓ６，・・・に伝搬し、Ｓ１〜Ｓｎの奇数番目の端子と偶数番目の端子に、交互に“Ｈ”と“Ｌ”の異なる電圧が印加される。
【００３３】
従って、この状態において、試験電圧である“Ｈ”を階調電圧印加線２２のＶ０〜Ｖ３１に、“Ｌ”をＶ６３〜３２に印加し、試験回路３１においてＶ３１とＶ３２に印加された電圧を比較・判定することで、ソースドライバ２の出力端子Ｓ１〜Ｓｎの接続信頼性試験において、出力端子Ｓ１〜Ｓｎにおけるオープン／ショート状態を電気的に検出することが可能となる。
【００３４】
通常、ソースドライバ２の出力端子Ｓ１〜Ｓｎは、内部の階調電圧印加線２２の本数よりも多いことから、同時に試験が可能となるソースドライバ２の出力端子数は限定される。階調電圧印加線数をＭとすると、同時測定可能な端子数Ｎは、
Ｎ＝２×Ｍ−４      式（１）
式（１）で与えられる。
【００３５】
本実施の形態の場合、Ｍ＝６４とするとＮ＝１２４となる。この場合、試験対象となるソースドライバ２の出力端子はＳ１〜１２４で、Ｓ１２３に接続する階調電圧選択回路１５はＶ３１を、Ｓ１２４に接続する階調電圧選択回路１５はＶ３２を選択し、期待電圧レベルはそれぞれ“Ｈ”，“Ｌ”となる。出力端子Ｓ１２５〜Ｓｎについては、Ｓ１〜Ｓ１２４を試験する場合、奇数番目（Ｓ１２５，１２７，１２９，・・・）の階調電圧選択回路１５に対してＶ０を、偶数番目（Ｓ１２６，１２８，１３０，・・・）の階調電圧選択回路１５に対してＶ６３を選択することで、試験対象外の端子に対するソース線結合回路３７の影響を無視できる。出力端子Ｓ１２５〜Ｓｎを試験する場合は、同時試験可能な端子に対して同様に階調電圧選択回路１５の設定を行い、試験対象外の端子についてはＶ０あるいはＶ６３を選択すればよいことは明らかである。
【００３６】
図１では、階調電圧生成回路１４と試験回路３１の入出力端子に対してスイッチ回路３３，３２を配設する場合について示しているが、本発明はこれに限定するものではなく、階調電圧生成回路１４を図２に示すように分圧抵抗３８とバッファ回路３９とで構成する場合であっても、出力状態を高インピーダンスに制御する手段をバッファ回路３９に配設すれば良いことは言うまでもない。
【００３７】
また、試験回路３１において電圧モニタ端子３４を配設することで、任意の出力端子Ｓｎの出力電圧を液晶パネル５のソース線結合回路３７で接続された出力端子Ｓｎ’と階調電圧印加線２２とを介して検出することが可能であり、液晶モジュール組み立て後、あるいは同一基板上に一体型に形成された液晶モジュールであっても、液晶駆動回路の階調電圧などの電気特性試験が可能となる。この場合も、電圧検出に用いる階調電圧印加線２２を２本以上割り当てると共に階調電圧生成回路１４の出力をスイッチ回路３３などで選択的に切り離すことにより、任意の階調電圧について電圧モニタ端子３４を介して電気特性試験が可能となる。また、電圧モニタ端子３４は、他の端子とスイッチ回路を用いて多重化可能であることは言うまでもない。
【００３８】
（実施の形態２）
次に、図３により、本発明の実施の形態２における液晶駆動回路を有する半導体装置の構成および動作の一例を説明する。図３は本発明の実施の形態２の半導体装置として、液晶駆動回路と液晶パネルを有する液晶モジュールの構成図を示す。
【００３９】
図３に示すように、本実施の形態２の液晶モジュールにおいて、ゲートドライバ１は、複数のゲート出力端子に対応したドライバ回路４２と、ドライバ回路４２の出力端子とゲート出力端子Ｇ１〜Ｇｎを接続するゲート線結合回路４４と、ドライバ回路４２の出力状態を高インピーダンス状態に制御するＨｉＺ制御信号とゲート線結合回路４４の内部に配設したスイッチと液晶パネル５に配設したゲート線結合回路４６を試験用ゲート出力４５を介して制御し、ゲート出力端子Ｇ１〜Ｇｎの接続状態を試験する試験回路４１とを有して構成される。
【００４０】
ここで、図３では特に図示していないものの、ゲートドライバ１はデコーダ回路１９と、各ゲート出力端子に対応したレベルシフト回路２０とをそれぞれ前述した図７と同様に有していることは言うまでもない。
【００４１】
次に、本実施の形態２における液晶モジュールの動作について説明する。
【００４２】
通常状態において、ゲートドライバ１は、試験回路４１を介して、各ドライバ回路４２を出力可能な状態とし、ゲート線結合回路４４をオフ状態に、Ｇｔｅｓｔ端子をゲート線結合回路４６をオフ状態となる電圧レベルに設定制御する。この状態において、ゲートドライバ１は、上述したように、ソースドライバ２からの制御信号を受けてカウンタ１８を動作させ、デコーダ回路１９を介して各ゲート出力端子に個別に対応したドライバ回路４２を駆動して、液晶パネル５の表示ラインを選択的に制御する。
【００４３】
試験状態では、ゲートドライバ１において、試験回路４１を介して、ゲート線結合回路４６をオン状態となるようにＧｔｅｓｔ端子の電圧レベルを制御し、さらに、ドライバ回路４２の出力状態を高インピーダンス状態、ゲート線結合回路４４をオン状態となるように制御する。この状態において、ソースドライバ２は、出力端子Ｓ１〜Ｓｎに対して任意の階調電圧を印加してもよい。
【００４４】
ゲート線結合回路４６の有効化により、ゲートドライバ１のＧ１とＧ３、Ｇ２とＧ４、Ｇ５とＧ７、・・・の各出力端子は、液晶パネル５を介して接続状態となる。また、ゲートドライバ１の内部において、ゲート線結合回路４４を介して、Ｇ３とＧ５、Ｇ４とＧ６、Ｇ７とＧ９、・・・の各出力端子が接続状態となり、ゲートドライバ１と液晶パネル５とを組み合わせて、Ｇ１→Ｇ３→Ｇ５→・・・と、Ｇ２→Ｇ４→Ｇ６→・・・の２系統の接続パスが形成される。試験回路４１において、Ｇ１，Ｇ２の出力端子にそれぞれ“Ｈ”および“Ｌ”である電圧レベルを印加することで、Ｇ１〜Ｇｎの奇数番目の出力端子と偶数番目の出力端子に、交互に“Ｈ”と“Ｌ”の異なる電圧が印加される。
【００４５】
従って、この状態において、Ｇｎ−１，Ｇｎの出力端子の電圧をゲート線結合回路４４を介して試験回路４１で比較・判定することで、ゲートドライバ１の出力端子Ｇ１〜Ｇｎの接続信頼性試験において、出力端子Ｇ１〜Ｇｎにおけるオープン／ショート状態を電気的に検出することが可能となる。
【００４６】
なお、ドライバ回路４２は、たとえば図４に示すように、トランジスタ４７ａ〜４７ｆ、レベルシフト回路４８からなり、トランジスタ４７ｂ，４７ｃで構成したインバータ回路にトランジスタ４７ａ，４７ｄを付加し、試験回路４１からＨｉＺ制御信号４３を“Ｌ”状態にしてＥＮ端子に印加することで、ドライバ回路４２の出力状態を高インピーダンスに制御できる構成が考えられる。あるいは、特に図示しないが、ドライバ回路２１の出力端子にスイッチ回路を付加する構成でも良いことは明らかである。
【００４７】
上記の説明は、本実施の形態について、その原理を述べたものであり、試験回路４１に対する制御はソースドライバ２あるいはＭＰＵ６からゲートドライバ１に配設した試験モード端子（図示せず）あるいは他の制御信号を介して実行できることは明らかである。
【００４８】
（実施の形態３）
次に、図５により、本発明の実施の形態３における液晶駆動回路を有する半導体装置の構成および動作の一例を説明する。図５は本発明の実施の形態３の半導体装置として、液晶駆動回路と液晶パネルを有する液晶モジュールの構成図を示す。
【００４９】
図５に示すように、本実施の形態３の液晶モジュールにおいて、ゲートドライバ１は、複数のゲート出力端子に対応したドライバ回路２１と、液晶パネルに対して試験電圧の印加と判定を行う試験回路５１を有して構成され、液晶パネル５は電圧印加線５３，５４と電圧検出線５５とゲート試験回路５２とを有して構成される。
【００５０】
ここで、図５では特に図示していないものの、ゲートドライバ１はデコーダ回路１９と、各ゲート出力端子に対応したレベルシフト回路２０とをそれぞれ前述した図７と同様に有していることは言うまでもない。
【００５１】
次に、本実施の形態３における液晶モジュールの試験動作について説明する。
【００５２】
試験回路５１は、液晶パネル５の電圧印加線５３，５４に対して、それぞれ“Ｈ”，“Ｌ”である試験電圧を印加する。液晶パネル５のゲート試験回路５２において、電圧印加線５２をＧ１，Ｇ３，Ｇ５，・・・である奇数番目のゲート端子で制御されるトランジスタを介して電圧検出線５５に接続制御され、電圧印加線５３をＧ２，Ｇ４，Ｇ６，・・・である偶数番目のゲート端子で制御されるトランジスタを介して電圧検出線５５に接続制御される。ここでゲートドライバ１は、液晶パネル５の表示ラインに対して１ラインのみをオンし、かつ他のラインはオフとなるような排他制御を行う。
【００５３】
従って、ゲートドライバ１が奇数番目の表示ラインを表示制御する場合に電圧検出線５５には電圧印加線５３に印加した“Ｈ”が試験回路５１に入力され、偶数番目の表示ラインを表示制御する場合に電圧検出線５５には電圧印加線５４に印加した“Ｌ”が試験回路５１に入力される。これを試験回路５１で比較・判定することにより、ゲートドライバ１による液晶パネル５の駆動状態に応じて出力端子のオープン／ショート状態を電気的に検出することが可能となる。この際、ソースドライバ２とゲートドライバ１は液晶パネル５に対して通常の表示制御動作を行っていることは言うまでもない。
【００５４】
上記の説明は、本実施の形態について、その原理を述べたものであり、試験回路５１に対する制御はソースドライバ２あるいはＭＰＵ６からゲートドライバ１に配設した試験モード端子（図示せず）あるいは他の制御信号を介して実行できることは明らかである。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態１の半導体装置として、液晶駆動回路と液晶パネルを有する液晶モジュールを示す構成図である。
【図２】本発明の実施の形態１の液晶モジュールにおいて、階調電圧生成回路を示す回路図である。
【図３】本発明の実施の形態２の半導体装置として、液晶駆動回路と液晶パネルを有する液晶モジュールを示す構成図である。
【図４】本発明の実施の形態２の液晶モジュールにおいて、ドライバ回路を示す回路図である。
【図５】本発明の実施の形態３の半導体装置として、液晶駆動回路と液晶パネルを有する液晶モジュールを示す構成図である。
【図６】本発明の前提として検討した従来技術の液晶駆動回路を示す構成図である。
【図７】本発明の前提として検討した従来技術のソースドライバおよびゲートドライバを示す構成図である。
【符号の説明】
【００５６】
１…ゲートドライバ、２…ソースドライバ、３…液晶駆動電圧発生回路、４…液晶表示コントローラ、５…液晶パネル、６…ＭＰＵ、１１…表示コントローラ、１２…表示データＲＡＭ、１３…ラインバッファ、１４…階調電圧生成回路、１５…階調電圧選択回路、１６…デコーダ回路、１７…スイッチ回路、１８…カウンタ回路、１９…デコーダ回路、２０…レベルシフト回路、２１…ドライバ回路、２２…階調電圧印加線、３１…試験回路、３２…スイッチ回路、３３…スイッチ回路、３４…電圧モニタ端子、３５…Ｇｔｅｓｔ信号線、３６…試験用ゲート出力、３７…ソース線結合回路、３８…分圧抵抗、３９…バッファ回路、４１…試験回路、４２…ドライバ回路、４３…ＨｉＺ制御信号、４４…ゲート線結合回路、４５…試験用ゲート出力、４６…ゲート線結合回路、４７ａ，４７ｂ，４７ｃ，４７ｄ，４７ｅ，４７ｆ…トランジスタ、４８…レベルシフト回路、５１…試験回路、５２…ゲート試験回路、５３，５４…電圧印加線、５５…電圧検出線。
【図１】
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【図２】
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【図３】
2006003770.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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