(57)【要約】【課題】スキャナ装置用の制御基板の検査方法において、制御基板のＡＦＥ回路を、画像センサやスキャンモータを接続してスキャナ装置に搭載することなく検査できる。【解決手段】ＦＣＴ３０にＰＣＢ１２を装着して、ＰＣＢ１２を擬似的に動作させて検査する。ＦＣＴ３０にＰＣＢ１２を装着すると、ＣＰＵ３１の出力ポート３１ａにＡＦＥ回路２２の画像信号入力ライン２２ａが接続され、ＦＰＧＡ３５の入力ポート３５ａにＡＦＥ回路２２のデジタル画像信号出力ライン２２ｂが接続される。ＦＣＴ３０は、画像信号に相当する検査用信号をＰＣＢ１２のＡＦＥ回路２２に入力する。ＡＦＥ回路２２は、正常であれば、入力された検査用信号と同じ電圧値のデジタル画像信号を出力する。ＦＣＴ３０は、ＡＦＥ回路２２に入力した検査用信号の電圧値とＡＦＥ回路２２から出力されたデジタル画像信号の電圧値の差に基づいて、報知部３６にて報知動作を行う。【選択図】図４
2006332783.tif 000002
【特許請求の範囲】
【請求項１】
スキャナ装置に搭載される制御基板を該スキャナ装置に搭載する前に基板検査装置を用いて擬似的に動作させて検査するスキャナ装置用の制御基板の検査方法であって、
前記制御基板は、主走査方向にライン状に画像信号を得ると共に副走査方向に走行するＣＩＳによる画像の読取り及び前記ＣＩＳを副走査方向に走行させるスキャンモータの駆動を制御するＡＳＩＣと、前記ＣＩＳにて読取った画像信号が入力され該画像信号をデジタル変換して前記ＡＳＩＣに入力するアナログフロントエンド回路とを備え、
前記基板検査装置は、前記アナログフロントエンド回路から出力され前記ＡＳＩＣに入力されるデジタル信号をサンプリングするＦＰＧＡと、前記アナログフロントエンド回路に所定電圧値の検査用信号を入力すると共に前記ＦＰＧＡにてサンプリングした信号の電圧値を前記検査用信号の電圧値と比較して前記制御基板の異常有無を判断するＣＰＵと、前記制御基板に電源を投入する電源投入部と、前記制御基板の検査結果を報知する報知部と、該基板検査装置により前記制御基板の検査を開始するために操作される操作部とを備え、
前記基板検査装置に内蔵の前記ＣＰＵの出力ポートに前記アナログフロントエンド回路の画像信号入力ラインを接続し、前記基板検査装置に内蔵の前記ＦＰＧＡの入力ポートに前記アナログフロントエンド回路の出力ライン及び前記ＡＳＩＣのデジタル変換制御信号出力ラインに接続し、前記操作部にて検査開始のための操作を行い、
前記基板検査装置は、
前記操作部による検査開始操作を受けて、前記電源投入部から前記制御基板に電源を投入し、その後、自動的に、前記検査用信号を前記ＣＰＵの出力ポートから前記アナログフロントエンド回路の画像信号入力ラインに入力する検査用信号入力ステップと、
前記ＡＳＩＣによる前記ＣＩＳを基準位置へ待機させる動作により前記ＡＳＩＣのデジタル変換制御信号出力ラインから出力されるデジタル変換制御信号を受けて、前記ＦＰＧＡにて、前記アナログフロントエンド回路により前記検査用の信号をデジタル変換した後の信号をサンプリングする信号サンプリングステップと、
前記ＣＰＵにて、前記ＦＰＧＡでサンプリングしたデジタル変換後の信号の電圧値と前記検査用信号の電圧値とを比較して、電圧値の差が所定範囲内であるか否かを判断する電圧値判断ステップと、
前記検査用信号入力ステップから前記電圧値判断ステップまでを複数回繰り返す繰り返しステップと、
前記ＣＰＵにて、前記電圧値判断ステップで電圧値の差が所定範囲内であると判断された回数が所定回数以上であるか否かを判断し、所定回数以上であれば、前記アナログフロントエンド回路が正常であると判断し、所定回数未満であれば、前記アナログフロントエンド回路が異常であると判断する異常判断ステップと、
前記報知部にて前記判断結果を報知する報知ステップと、を実行することを特徴とするスキャナ装置用の制御基板の検査方法。
【請求項２】
スキャナ装置に搭載される制御基板を該スキャナ装置に搭載する前に基板検査装置を用いて擬似的に動作させて検査するスキャナ装置用の制御基板の検査方法であって、
前記制御基板は、主走査方向にライン状に画像信号を得ると共に副走査方向に走行する画像センサによる画像の読取り及び前記画像センサを副走査方向に走行させるスキャンモータの駆動を制御するＡＳＩＣと、前記画像センサにて読取った画像信号が入力され該画像信号をデジタル変換して前記ＡＳＩＣに入力するアナログフロントエンド回路とを備え、
前記基板検査装置は、前記アナログフロントエンド回路から出力されるデジタル信号をサンプリングするＦＰＧＡと、前記アナログフロントエンド回路に所定電圧値の検査用信号を入力すると共に前記ＦＰＧＡにてサンプリングした信号の電圧値を前記検査用信号の電圧値と比較して前記制御基板の異常有無を判断するＣＰＵと、前記制御基板の検査結果を報知する報知部とを備え、
前記基板検査装置に内蔵の前記ＣＰＵの出力ポートに前記アナログフロントエンド回路の画像信号入力ラインを接続し、前記基板検査装置に内蔵の前記ＦＰＧＡの入力ポートに前記アナログフロントエンド回路の出力ライン及び前記ＡＳＩＣのデジタル変換制御信号出力ラインを接続し、
前記基板検査装置は、
前記検査用信号を前記ＣＰＵの出力ポートから前記アナログフロントエンド回路の画像信号入力ラインに入力する検査用信号入力ステップと、
前記ＦＰＧＡにて、前記アナログフロントエンド回路により前記検査用の信号をデジタル変換した後の信号をサンプリングする信号サンプリングステップと、
前記ＣＰＵにて、前記ＦＰＧＡでサンプリングしたデジタル変換後の信号の電圧値と前記検査用信号の電圧値とを比較して、電圧値の差が所定範囲内であるか否かを判断する電圧値判断ステップと、
前記報知部にて、前記電圧値判断ステップでの判断結果に基づく所定の報知動作を行う報知ステップと、を実行することを特徴とするスキャナ装置用の制御基板の検査方法。
【請求項３】
前記基板検査装置は、
前記信号サンプリングステップにおいて、前記ＡＳＩＣによる前記画像センサを基準位置へ待機させる動作により前記ＡＳＩＣのデジタル変換制御信号出力ラインから出力されるデジタル変換制御信号を受けて、前記ＦＰＧＡにて、前記アナログフロントエンド回路により前記検査用の信号をデジタル変換した後の信号をサンプリングすることを特徴とする請求項２に記載のスキャナ装置用の制御基板の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、原稿画像を読取るスキャナ装置の動作を制御するスキャナ装置用の制御基板の検査方法に関するものである。
【背景技術】
【０００２】
従来から、原稿用紙に記録されている原稿画像を読取って例えばパソコン等の外部機器に出力するスキャナ装置がある。このようなスキャナ装置は、主走査方向にライン状に画像信号を得ると共に副走査方向に走行する画像センサと、画像センサを走行させるスキャンモータとを備えており、画像センサを副走査方向に走行させながら副走査方向の各位置で画像センサにより主走査方向に画像を読取るスキャン動作を行うことにより、２次元画像を読取るようになっている。原稿画像の読取りは、原稿台に載置された原稿用紙に沿ってスキャン動作することにより行われる。
【０００３】
また、このようなスキャナ装置は、電源投入時に、画像センサを所定の基準位置に待機させる待機動作を行うようになっている。スキャナ装置筐体内の所定位置には、画像センサの基準位置を示す基準位置画像を描いたキャリブレーションシートが設けられている。待機動作は、基準位置画像を読取るためのスキャン動作を行い、このスキャン動作によって基準位置画像を読取って基準位置を検出し、画像センサを基準位置で停止させることにより行われる。
【０００４】
このようなスキャナ装置の動作は、スキャナ装置に搭載される制御基板により制御される。制御基板は、画像センサによる画像の読取り及びスキャンモータの駆動を制御するＡＳＩＣと、画像センサから出力される画像信号をデジタル変換してＡＳＩＣに入力するＡＦＥ（アナログフロントエンド）回路とを備えている。
【０００５】
ＡＳＩＣは、モータ駆動信号をスキャンモータに出力してスキャンモータの駆動を制御すると共に、画像読取制御信号を画像センサに出力して画像センサによる画像の読取りを制御することにより、スキャン動作を制御する。また、ＡＳＩＣは、電源投入時に、キャリブレーションシートに描かれた基準位置画像を読取るためのスキャン動作を行い、このスキャン動作によって画像センサから出力される画像信号を基に基準位置を検出し、画像センサが基準位置で停止するようにスキャンモータの駆動を制御することにより、待機動作を制御する。
【０００６】
さらに、ＡＳＩＣは、デジタル変換制御信号をＡＦＥ回路に出力して、ＡＦＥ回路を制御する。ＡＦＥ回路は、ＡＳＩＣから入力されるデジタル変換制御信号を基に、画像センサから出力される画像信号をサンプリングしデジタル変換してＡＳＩＣに入力する。
【０００７】
従来においては、制御基板のＡＦＥ回路の検査は、制御基板に画像センサとスキャンモータを接続したうえでホストＰＣと接続し、実際に、原稿台に載置された原稿用紙に沿って副走査方向に画像センサを走行させて原稿用紙の画像を読取り、ホストＰＣに表示出力される読取画像を目視確認することで行っている。つまり、制御基板のＡＦＥ回路の検査は、制御基板の製造工程ではなく、画像センサ、スキャンモータ、原稿台、キャリブレーションシート等を実際のスキャナ装置筐体に取付けた後の組立工程で行っている。
【０００８】
また、基板に実装された電子部品を検査する方法において、基板に実装された複数の電子部品を１つの披検査回路として設定し、検査信号を披検査回路に入力した場合に検査信号がどのように遅延、変形等されて披検査回路から出力されるかを設計図面等から予測し、その予測した信号波形を基準信号としてマイクロコンピュータに予め記憶させておき、検査信号を披検査回路に入力して実際に披検査回路から出力された診断信号と、マイクロコンピュータに予め記憶させておいた基準信号とを比較し、両者が一致すれば披検査回路を構成する全ての電子部品が正常に実装されていると判別するようにしたものが知られている（例えば、特許文献１参照）。
【特許文献１】特開２００１−２６４３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、上述した従来のスキャナ装置用の制御基板の検査方法においては、制御基板に画像センサ及びスキャンモータを接続して、これら制御基板、画像センサ、及びスキャンモータを実際のスキャナ装置筐体に取付けるという煩雑な作業が必要となる。なお、上述した特許文献１に開示の内容を適用したとしても、上記の課題を解決することはできない。
【００１０】
本発明は、上記課題を解決するためになされたものであり、制御基板のアナログフロントエンド回路の検査を、制御基板に画像センサやスキャンモータを接続してスキャナ装置に搭載することなく実施できるスキャナ装置用の制御基板の検査方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために請求項１の発明は、スキャナ装置に搭載される制御基板を該スキャナ装置に搭載する前に基板検査装置を用いて擬似的に動作させて検査するスキャナ装置用の制御基板の検査方法であって、制御基板は、主走査方向にライン状に画像信号を得ると共に副走査方向に走行するＣＩＳによる画像の読取り及びＣＩＳを副走査方向に走行させるスキャンモータの駆動を制御するＡＳＩＣと、ＣＩＳにて読取った画像信号が入力され該画像信号をデジタル変換してＡＳＩＣに入力するアナログフロントエンド回路とを備え、基板検査装置は、アナログフロントエンド回路から出力されＡＳＩＣに入力されるデジタル信号をサンプリングするＦＰＧＡと、アナログフロントエンド回路に所定電圧値の検査用信号を入力すると共にＦＰＧＡにてサンプリングした信号の電圧値を検査用信号の電圧値と比較して制御基板の異常有無を判断するＣＰＵと、制御基板に電源を投入する電源投入部と、制御基板の検査結果を報知する報知部と、該基板検査装置により制御基板の検査を開始するために操作される操作部とを備え、基板検査装置に内蔵のＣＰＵの出力ポートにアナログフロントエンド回路の画像信号入力ラインを接続し、基板検査装置に内蔵のＦＰＧＡの入力ポートにアナログフロントエンド回路の出力ライン及びＡＳＩＣのデジタル変換制御信号出力ラインに接続し、操作部にて検査開始のための操作を行い、基板検査装置は、操作部による検査開始操作を受けて、電源投入部から制御基板に電源を投入し、その後、自動的に、検査用信号をＣＰＵの出力ポートからアナログフロントエンド回路の画像信号入力ラインに入力する検査用信号入力ステップと、ＡＳＩＣによるＣＩＳを基準位置へ待機させる動作によりＡＳＩＣのデジタル変換制御信号出力ラインから出力されるデジタル変換制御信号を受けて、ＦＰＧＡにて、アナログフロントエンド回路により検査用の信号をデジタル変換した後の信号をサンプリングする信号サンプリングステップと、ＣＰＵにて、ＦＰＧＡでサンプリングしたデジタル変換後の信号の電圧値と検査用信号の電圧値とを比較して、電圧値の差が所定範囲内であるか否かを判断する電圧値判断ステップと、検査用信号入力ステップから電圧値判断ステップまでを複数回繰り返す繰り返しステップと、ＣＰＵにて、電圧値判断ステップで電圧値の差が所定範囲内であると判断された回数が所定回数以上であるか否かを判断し、所定回数以上であれば、アナログフロントエンド回路が正常であると判断し、所定回数未満であれば、アナログフロントエンド回路が異常であると判断する異常判断ステップと、報知部にて判断結果を報知する報知ステップと、を実行するものである。
【００１２】
請求項２の発明は、スキャナ装置に搭載される制御基板を該スキャナ装置に搭載する前に基板検査装置を用いて擬似的に動作させて検査するスキャナ装置用の制御基板の検査方法であって、制御基板は、主走査方向にライン状に画像信号を得ると共に副走査方向に走行する画像センサによる画像の読取り及び画像センサを副走査方向に走行させるスキャンモータの駆動を制御するＡＳＩＣと、画像センサにて読取った画像信号が入力され該画像信号をデジタル変換してＡＳＩＣに入力するアナログフロントエンド回路とを備え、基板検査装置は、アナログフロントエンド回路から出力されるデジタル信号をサンプリングするＦＰＧＡと、アナログフロントエンド回路に所定電圧値の検査用信号を入力すると共にＦＰＧＡにてサンプリングした信号の電圧値を検査用信号の電圧値と比較して制御基板の異常有無を判断するＣＰＵと、制御基板の検査結果を報知する報知部とを備え、基板検査装置に内蔵のＣＰＵの出力ポートにアナログフロントエンド回路の画像信号入力ラインを接続し、基板検査装置に内蔵のＦＰＧＡの入力ポートにアナログフロントエンド回路の出力ライン及びＡＳＩＣのデジタル変換制御信号出力ラインを接続し、基板検査装置は、検査用信号をＣＰＵの出力ポートからアナログフロントエンド回路の画像信号入力ラインに入力する検査用信号入力ステップと、ＦＰＧＡにて、アナログフロントエンド回路により検査用の信号をデジタル変換した後の信号をサンプリングする信号サンプリングステップと、ＣＰＵにて、ＦＰＧＡでサンプリングしたデジタル変換後の信号の電圧値と検査用信号の電圧値とを比較して、電圧値の差が所定範囲内であるか否かを判断する電圧値判断ステップと、報知部にて、電圧値判断ステップでの判断結果に基づく所定の報知動作を行う報知ステップと、を実行するものである。
【００１３】
請求項３の発明は、請求項２に記載のスキャナ装置用の制御基板の検査方法において、基板検査装置は、信号サンプリングステップにおいて、ＡＳＩＣによる画像センサを基準位置へ待機させる動作によりＡＳＩＣのデジタル変換制御信号出力ラインから出力されるデジタル変換制御信号を受けて、ＦＰＧＡにて、アナログフロントエンド回路により検査用の信号をデジタル変換した後の信号をサンプリングするものである。
【発明の効果】
【００１４】
請求項１の発明によれば、基板検査装置から制御基板のアナログフロントエンド回路の画像信号入力ラインに検査用信号を入力すると、検査用信号の電圧値とＦＰＧＡによりアナログフロントエンド回路の出力ラインからサンプリングした信号の電圧値との差に基づいて、基板検査装置の報知部により報知動作が行われる。ＦＰＧＡによりサンプリングされる信号は、アナログフロントエンド回路により検査用信号をデジタル変換した後の信号である。検査用信号を入力して検査用信号とＦＰＧＡによりサンプリングした信号の電圧値を比較する処理は複数回行われ、基板検査装置の報知部による報知動作は、電圧値の差が所定範囲内である回数が所定回数以上であれば、正常であると報知され、所定回数未満であれば、異常であると報知される。アナログフロントエンド回路は、正常であれば、入力された信号をその信号と同じ電圧値のデジタル信号に変換して出力する。従って、上記基板検査装置の報知部による検査用信号とＦＰＧＡによりサンプリングした信号の電圧値の差に基づく報知内容を確認することにより、制御基板のアナログフロントエンド回路の異常の有無を検査できる。しかも、検査用信号を入力して検査用信号とＦＰＧＡによりサンプリングした信号の電圧値を比較する処理が複数回行われ、その複数回の比較結果に基づく報知動作が行われるため、より的確に制御基板のアナログフロントエンド回路の異常の有無を検査できる。
【００１５】
このように、基板検査装置を用い、基板検査装置から制御基板へ検査用信号を入力して、基板検査装置による報知内容を確認することにより、制御基板のアナログフロントエンド回路を検査できる。従って、制御基板にＣＩＳやスキャンモータを接続することなく、また、制御基板、ＣＩＳ、スキャンモータを実際のスキャナ装置に取付けることなく、制御基板のアナログフロントエンド回路を検査できる。これにより、制御基板の検査時に、ＣＩＳやスキャンモータを取付ける必要がなくなり、量産工程が簡略化する。しかも、制御基板の製造工程の段階で制御基板を検査できるので、制御基板の不良を早期発見できる。さらに、基板検査装置を用いることにより、検査の自動化と検査基準の統一化が行われるため、制御基板が搭載されるスキャナ装置の品質向上につながる。
【００１６】
しかも、基板検査装置の操作部により検査開始操作をするだけで、制御基板への電源投入及び検査用信号の入力が自動的に行われ、その後、ＡＳＩＣによるＣＩＳを基準位置へ待機させる動作によりＡＳＩＣから出力されるデジタル変換制御信号を受けて、アナログフロントエンド回路により検査用の信号をデジタル変換した後の信号が、ＦＰＧＡにて自動的にサンプリングされる。従って、制御基板へ電源投入するための操作、検査用信号を入力するための操作、及びアナログフロントエンド回路によるデジタル変換後の信号をＦＰＧＡによりサンプリングするための操作が不要であり、検査の自動化が一層進み、検査工程が簡略化する。
【００１７】
請求項２の発明によれば、基板検査装置から制御基板のアナログフロントエンド回路の画像信号入力ラインに検査用信号を入力すると、検査用信号の電圧値とＦＰＧＡによりアナログフロントエンド回路の出力ラインからサンプリングした信号の電圧値との差に基づいて、基板検査装置の報知部により報知動作が行われる。ＦＰＧＡによりサンプリングされる信号は、アナログフロントエンド回路により検査用信号をデジタル変換した後の信号である。アナログフロントエンド回路は、正常であれば、入力された信号をその信号と同じ電圧値のデジタル信号に変換して出力する。従って、上記基板検査装置の報知部による検査用信号とＦＰＧＡによりサンプリングした信号の電圧値の差に基づく報知内容を確認することにより、制御基板のアナログフロントエンド回路の異常の有無を検査できる。
【００１８】
このように、基板検査装置を用い、基板検査装置から制御基板へ検査用信号を入力して、基板検査装置による報知内容を確認することにより、制御基板のアナログフロントエンド回路を検査できる。従って、制御基板に画像センサやスキャンモータを接続することなく、また、制御基板、画像センサ、スキャンモータを実際のスキャナ装置に取付けることなく、制御基板のアナログフロントエンド回路を検査できる。これにより、制御基板の検査時に、画像センサやスキャンモータを取付ける必要がなくなり、量産工程が簡略化する。しかも、制御基板の製造工程の段階で制御基板を検査できるので、制御基板の不良を早期発見できる。さらに、基板検査装置を用いることにより、検査の自動化と検査基準の統一化が行われるため、制御基板が搭載されるスキャナ装置の品質向上につながる。
【００１９】
請求項３の発明によれば、ＡＳＩＣによる画像センサを基準位置へ待機させる動作によりＡＳＩＣから出力されるデジタル変換制御信号を受けて、アナログフロントエンド回路により検査用の信号をデジタル変換した後の信号が、ＦＰＧＡにて自動的にサンプリングされる。従って、アナログフロントエンド回路によるデジタル変換後の信号をＦＰＧＡによりサンプリングするための操作が不要であり、検査の自動化が一層進み、検査工程が簡略化する。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を具体化した実施形態によるスキャナ装置用制御基板の検査方法について図面を参照して説明する。図１（ａ）（ｂ）（ｃ）は、スキャナ装置であるスキャナ機能付きプリンタの構成を示す。スキャナ機能付きプリンタ１は、例えばパソコン等の外部機器から入力される画像データを基に記録用紙（画像を記録するための用紙をいう）に画像を記録するプリンタ機能と、原稿用紙（画像が記録されている用紙をいう）に記録されている原稿画像を読取って例えばパソコン等の外部機器に出力するスキャナ機能を有する装置である。
【００２１】
スキャナ機能付きプリンタ１は、記録用紙が装填されるペーパレスト２と、原稿用紙が載置される原稿台３と、原稿台３を覆うためのカバー４と、記録用紙に画像を記録する画像記録ヘッド５と、画像記録ヘッド５を移動自在に保持するヘッドキャリア６と、原稿用紙の原稿画像を読取る画像センサであるＣＩＳ７とを備える。また、スキャナ機能付きプリンタ１は、記録用紙を搬送するための紙送りモータ８と、ヘッドキャリア６を移動させるためのキャリアモータ９と、ＣＩＳ７を走行させるためのスキャンモータ１０と、電源投入等の操作を行うためのキー操作部１１と、スキャナ機能付きプリンタ１の動作を制御する制御基板であるＰＣＢ１２と、上記各部を収納、支持する筐体１３とを備える。
【００２２】
記録用紙は、１枚又は複数枚のものが重ねて、ペーパレスト２に装填される。ペーパレスト２に装填された記録用紙は、紙送りモータ８の駆動力によって動作する不図示の紙送り機構により、画像記録ヘッド５の下方を通して排紙口１４へと給送される。原稿用紙は、１枚のものが原稿面（原稿画像が記録されている面）を下向きにして原稿台３に載置される。原稿台３は、透明板から成っている。
【００２３】
画像記録ヘッド５は、インクを吐出して画像を記録するものであり、ヘッドキャリア６に着脱自在に装着されている。ヘッドキャリア６は、キャリアモータ９の駆動力によって動作する不図示のヘッド送り機構により、記録用紙の給送方向と直交する方向に往復動されるようになっている。従って、画像記録ヘッド５は、ヘッドキャリア６がヘッド送り機構により往復動されることにより、ヘッドキャリア６と共に記録用紙の給送方向と直交する方向に往復動される。画像記録ヘッド５は、紙送り機構により給送される記録用紙上を往復動しつつ、デジタルカメラやビデオカメラ等から入力される画像データを基にインクを吐出することにより、記録用紙に画像を記録する。
【００２４】
ＣＩＳ７は、ＣＣＤ等の受光素子７ａが１列に多数配列されており、受光素子７ａの配列方向（主走査方向）にライン状に画像を読取るようになっている。また、ＣＩＳ７は、スキャンモータ１０の駆動力によって動作する不図示のスキャニング機構により、ガイドレール１５にガイドされながら、受光素子の配列方向に直交する方向（副走査方向）に走行するようになっている。ＣＩＳ７は、副走査方向に走行しながら副走査方向の各位置で主走査方向にライン状に画像を読取るスキャン動作をすることにより、２次元画像を読取る。
【００２５】
このような構成のＣＩＳ７は、原稿台３に沿ってスキャン動作することにより、原稿台３に載置された原稿用紙の画像を読取る。また、ＣＩＳ７は、電源投入時に、所定の基準位置に待機する待機動作を行う。筐体１３の内側天面の所定位置には、ＣＩＳ７の基準位置を示す基準位置画像（本実施形態では直径２ｍｍの黒丸画像）１７ａを描いたキャリブレーションシート１７が設けられている。ＣＩＳ７は、電源投入時に、基準位置画像１７ａを読取るためのスキャン動作を行い、基準位置画像１７ａを読取った位置（すなわち基準位置画像１７ａの直下の位置）を基準位置として、その基準位置に待機する。
【００２６】
図２は、ＰＣＢ１２の構成を示し、図３は、ＰＣＢ１２の入出力信号のタイムチャートを示す。ＰＣＢ１２は、ＡＳＩＣ（ＣＰＵ）２１と、ＡＦＥ（アナログフロントエンド）回路２２とを備えている。ＡＳＩＣ２１は、ＣＩＳ７による画像の読取り、スキャンモータ１０の駆動、ＡＦＥ回路２２による信号処理等を制御する回路である。ＡＦＥ回路２２は、ＣＩＳ７にて読取ったアナログの画像信号をオフセット、ゲイン、デジタル変換等の信号処理をする回路である。
【００２７】
ＡＳＩＣ２１は、モータ駆動パルス“ＭＰＵＬＳ”をスキャンモータ１０に出力することにより、スキャンモータ１０の駆動を制御する。スキャンモータ１０は、入力パルス数に比例して回転角が変位するステッピングモータが用いられている。ＡＳＩＣ２１は、モータ駆動パルス“ＭＰＵＬＳ”のパルス数及びパルス周波数を制御することにより、スキャンモータ１０の回転角及び回転速度（従ってＣＩＳ７の走行距離及び走行速度）を制御する。
【００２８】
また、ＡＳＩＣ２１は、画像読取制御信号“ＣＩＳ＿ＳＰ”をＣＩＳ７に出力することにより、ＣＩＳ７による画像の読取りを制御する。画像読取制御信号“ＣＩＳ＿ＳＰ”は、ＣＩＳ７による主走査方向の画像読取りを開始するタイミングを示す信号である。ＣＩＳ７は、画像読取制御信号“ＣＩＳ＿ＳＰ”を受けると、主走査方向の画像読取りを開始し、１列に多数配列された受光素子７ａ（上記図１（ｂ）参照）の受光出力を順番に切換えて、画像信号“ＣＩＳ＿Ａｏ”として出力する。各受光素子７ａは、受光量に比例した電圧値を出力し、従って、ＣＩＳ７から出力される画像信号“ＣＩＳ＿Ａｏ”は、アナログ信号であり、受光素子７ａの受光量レベルが高ければ、高い電圧値となり、受光量レベルが低ければ、低い電圧値となる。ＣＩＳ７から出力された画像信号“ＣＩＳ＿Ａｏ”は、ＡＦＥ回路２２に入力される。
【００２９】
さらに、ＡＳＩＣ２１は、デジタル変換制御信号“ＭＣＬＫ”及び“ＶＳＭＰ”をＡＦＥ回路２１に出力することにより、ＡＦＥ回路２２を制御する。デジタル変換制御信号“ＭＣＬＫ”及び“ＶＳＭＰ”は、ＣＩＳ７から出力される画像信号“ＣＩＳ＿Ａｏ”をＡＦＥ回路２２によりサンプリングするタイミングを示す信号である。ＡＦＥ回路２２は、ＡＳＩＣ２１から入力されるデジタル変換制御信号“ＭＣＬＫ”及び“ＶＳＭＰ”を基に、ＣＩＳ７から出力される画像信号“ＣＩＳ＿Ａｏ”をサンプリングし、画像信号“ＣＩＳ＿Ａｏ”をオフセット、ゲイン、デジタル変換して、そのデジタル画像信号“ＡＦＥ＿ＯＵＴ”をＡＳＩＣ２１に出力する。
【００３０】
ＰＣＢ１２は、このような信号の入出力により、ＣＩＳ７のスキャン動作及び待機動作を制御する。
【００３１】
すなわち、スキャン動作においては、ＡＳＩＣ２１は、モータ駆動パルス“ＭＰＵＬＳ”を継続的にスキャンモータ１０に出力すると共に、画像読取制御信号“ＣＩＳ＿ＳＰ”をモータ駆動パルス“ＭＰＵＬＳ”の出力タイミングに関連する所定のタイミングで定期的にＣＩＳ７に出力し、また、デジタル変換制御信号“ＭＣＬＫ”“ＶＳＭＰ”を画像読取制御信号“ＣＩＳ＿ＳＰ”の出力タイミングに関連する所定のタイミングで定期的にＡＦＥ回路２２に出力する。これにより、ＣＩＳ７は、副走査方向に走行しながら副走査方向の各位置で主走査方向にライン状に画像を読取って（すなわちスキャン動作して）、画像信号“ＣＩＳ＿Ａｏ”を出力する。ＡＦＥ回路２２は、ＣＩＳ７から出力された画像信号“ＣＩＳ＿Ａｏ”を、ＡＳＩＣ２１から出力されるデジタル変換制御信号“ＭＣＬＫ”“ＶＳＭＰ”を基にサンプリングし、デジタル画像信号“ＡＦＥ＿ＯＵＴ”に変換してＡＳＩＣ２１に入力する。これにより、ＡＳＩＣ２１は、スキャン動作により読取った画像データを得る。ＰＣＢ１２は、このようにしてスキャン動作を制御する。
【００３２】
また、待機動作においては、ＡＳＩＣ２１は、電源が投入されると、キャリブレーションシート１７に描かれた基準位置画像１７ａ（上記図１（ｂ）（ｃ）参照）を読取るために上記スキャン動作の制御を行い、このスキャン動作によって得た画像データを基に基準位置画像１７ａを検出する。基準位置画像１７ａの検出は、スキャン動作によって得た画像データをメモリ（不図示）に予め記憶している基準位置画像検出用の画像データと比較することにより行われる。そして、ＡＳＩＣ２１は、基準位置画像１７ａを検出すると、基準位置画像１７ａの直下の基準位置でＣＩＳ７が停止するようにモータ駆動パルス“ＭＰＵＬＳ”の出力を停止する。これにより、ＣＩＳ７は、基準位置画像１７ａの直下の基準位置に待機した状態となる。ＰＣＢ１２は、このようにして待機動作を制御する。
【００３３】
図４は、上記スキャナ機能付きプリンタ１に搭載されるＰＣＢ１２を検査する基板検査装置であるＦＣＴ（ファンクションテスタ）の構成を示す。ＦＣＴ３０は、ＰＣＢ１２にＣＩＳ７やスキャンモータ１０を接続することなく、ＰＣＢ１２に検査用の信号を入力してＰＣＢ１２を擬似的に動作させて検査する装置である。
【００３４】
ＰＣＢ１２は、上述のように、電源投入時に、スキャン動作を行ってＣＩＳ７を基準位置に待機させる待機動作を制御する。つまり、ＡＳＩＣ２１は、電源投入時に、デジタル変換制御信号“ＭＣＬＫ”“ＶＳＭＰ”を所定のタイミングで定期的にＡＦＥ回路２２に出力し、ＡＦＥ回路２２は、ＣＩＳ７から入力される画像信号“ＣＩＳ＿Ａｏ”を、ＡＦＥ回路２２から入力されるデジタル変換制御信号“ＭＣＬＫ”“ＶＳＭＰ”を基にサンプリングして、デジタル画像信号“ＡＦＥ＿ＯＵＴ”に変換して出力する。
【００３５】
ＦＣＴ３０は、このようなＰＣＢ１２による待機動作のためのスキャン動作の制御を利用し、電源投入時に行われるスキャン動作の制御中に、所定電圧値の画像信号に相当する信号を検査用信号としてＰＣＢ１２のＡＦＥ回路２２に入力すると共に、ＡＦＥ回路２２から出力されるデジタル画像信号“ＡＦＥ＿ＯＵＴ”の電圧値を検出して、ＡＦＥ回路２２を検査するようになっている。
【００３６】
このＦＣＴ３０は、ＦＣＴ３０を制御するためのＣＰＵ３１と、操作部３２と、ＰＣＢ１２に電源を投入する電源投入部３３と、報知部３４と、ＡＦＥ回路２２から出力されるデジタル画像信号“ＡＦＥ＿ＯＵＴ”をサンプリングするＦＰＧＡ３５とを備える。また、ＦＣＴ３０は、ＰＣＢ１２を検査のために装着するＰＣＢ装着部（不図示）を備えており、ＰＣＢ装着部にＰＣＢ１２を装着すると、ＣＰＵ３１の出力ポート３１ａにＡＦＥ回路２２の画像信号入力ライン２２ａが接続され、ＦＰＧＡ３５の入力ポート３５ａ、３５ｂ、３５ｃにＡＦＥ回路２２のデジタル画像信号出力ライン２２ｂ、ＡＳＩＣ２１のデジタル変換制御信号出力ライン２１ａ、２１ｂが接続され、電源投入部３３にＰＣＢ１２の電源ライン１２ａが接続されるようになっている。
【００３７】
操作部３２は、検査を開始するための検査開始ボタン等の各種操作ボタンを備えている。電源投入部３３は、ＤＣ電源４０に接続されており、ＣＰＵ３１による制御のもとオン、オフされるようになっている。電源投入部３３がオンされることにより、ＰＣＢ１２に電源が投入される。報知部３４は、ＦＣＴ３０の動作状態やＰＣＢ１２の検査結果を報知するものであり、ランプやブザー等を備えている。
【００３８】
ＦＰＧＡ３５は、ＡＳＩＣ２１から出力されＡＦＥ回路２２に入力されるデジタル変換制御信号“ＭＣＬＫ”及び“ＶＳＭＰ”を基に、ＡＦＥ回路２２から出力されＡＳＩＣ２１に入力されるデジタル画像信号“ＡＦＥ＿ＯＵＴ”をサンプリングして記憶する。ＣＰＵ３１は、出力ポート３１ａをＨｉレベルにすることにより、ＡＦＥ回路２２に所定電圧値の検査用信号を入力し、また、ＦＰＧＡ３５にてサンプリングしたデジタル画像信号“ＡＦＥ＿ＯＵＴ”の電圧値を検査用信号の電圧値と比較して、ＰＣＢ１２の異常有無を判断する。ＣＰＵ３１の出力ポート３１ａには、半固定抵抗３９を介してＡＦＥ回路２２の画像信号入力ライン２２ａが接続され、半固定抵抗３９の抵抗値を調節し分圧することで、検査用信号の電圧を変更することができるようになっている。
【００３９】
図５は、上記ＦＣＴ３０の動作フローチャートを示す。ＰＣＢ１２の検査は、ＰＣＢ装着部にＰＣＢ１２を装着した状態で行われる。まず、操作部３２により検査開始操作がなされると（＃１でＹＥＳ）、ＣＰＵ３１は、電源投入部３３をオンして、ＰＣＢ１２に電源を投入し（＃２）、変数Ｋの値及び変数Ｍの値を各々「０」に設定する（＃３）。変数Ｋの値は、ＡＦＥ回路２２から出力されるデジタル画像信号“ＡＦＥ＿ＯＵＴ”をサンプリングした回数を表し、変数Ｍの値は、検査用信号の電圧値とサンプリングしたデジタル画像信号“ＡＦＥ＿ＯＵＴ”の電圧値の差が所定範囲内であった回数を表している。
【００４０】
ＰＣＢ１２では、電源が投入されたことを受けて待機動作のためのスキャン動作の制御が開始され、ＡＳＩＣ２１は、デジタル変換制御信号“ＭＣＬＫ”“ＶＳＭＰ”をデジタル変換制御信号出力ライン２１ａ、２１ｂに出力する。これにより、デジタル変換制御信号“ＭＣＬＫ”“ＶＳＭＰ”は、デジタル変換制御信号出力ライン２１ａ、２１ｂから、ＡＦＥ回路２２及びＦＣＴ３０のＦＰＧＡ３５の双方に入力される。
【００４１】
その後、ＦＣＴ３０では、ＣＰＵ３１は、出力ポート３１ａをＨｉレベルにすることにより、Ｈｉレベルの電圧値の検査用信号を画像信号“ＣＩＳ＿Ａｏ”として画像信号入力ライン２２ａからＡＦＥ回路２２に入力する（＃４）。
【００４２】
ＰＣＢ１２では、画像信号“ＣＩＳ＿Ａｏ”として検査用信号がＡＦＥ回路２２に入力されることになり、ＡＦＥ回路２２は、検査用信号をデジタル画像信号“ＡＦＥ＿ＯＵＴ”に変換し、そのデジタル画像信号“ＡＦＥ＿ＯＵＴ”をデジタル画像信号出力ライン２２ｂに出力する。これにより、デジタル画像信号“ＡＦＥ＿ＯＵＴ”は、デジタル画像信号出力ライン２２ｂから、ＡＳＩＣ２１及びＦＣＴ３０のＦＰＧＡ３５の双方に入力される。ここで、ＡＦＥ回路２２が正常であれば、ＡＦＥ回路２２から出力されるデジタル画像信号“ＡＦＥ＿ＯＵＴ”の電圧値は、画像信号“ＣＩＳ＿Ａｏ”として入力された検査用信号の電圧値と同じになる。
【００４３】
ＦＣＴ３０では、ＦＰＧＡ３５は、ＡＳＩＣ２１から出力されるデジタル変換制御信号“ＭＣＬＫ”及び“ＶＳＭＰ”を基に、ＡＦＥ回路２２から出力されるデジタル画像信号“ＡＦＥ＿ＯＵＴ”をサンプリングして記憶し（＃５）、変数Ｋの値を「＋１」加算する（＃６）。そして、ＣＰＵ３１は、上記＃４の処理によりＡＦＥ回路２２に入力した検査用信号の電圧値と上記＃５の処理によりサンプリングしたデジタル画像信号“ＡＦＥ＿ＯＵＴ”の電圧値との差が所定値αの範囲内（例えば±０．１ｖ内）であるか否かを判断する（＃７）。ここで、電圧値の差が所定値αの範囲内であれば（＃７でＹＥＳ）、変数Ｍの値を「１」加算する（＃８）。
【００４４】
上記＃４から＃８の処理は、変数Ｋの値が所定値Ｎ（例えば「１０」）に達するまで（＃９でＹＥＳ）、繰り返される。すなわち、ＡＦＥ回路２２に検査用信号を入力すると共にＡＦＥ回路２２から出力されるデジタル画像信号“ＡＦＥ＿ＯＵＴ”をサンプリングし、検査用信号とデジタル画像信号“ＡＦＥ＿ＯＵＴ”の電圧値との差が所定値αの範囲内であるか否かを判断する処理がＮ回（例えば１０回）行われる。
【００４５】
上記＃４から＃８の処理がＮ回行われた後（＃９でＹＥＳ）、ＣＰＵ３１は、変数Ｍの値が所定値Ｐ（例えば「９」）以上であれば（＃１０でＹＥＳ）、ＰＣＢ１２のＡＦＥ回路２２を正常であると判断し（＃１１）、変数Ｍの値が所定値Ｐ未満であれば（＃１０でＮＯ）、ＰＣＢ１２のＡＦＥ回路２２を異常であると判断する（＃１２）。すなわち、上記＃７の処理で検査用信号とデジタル画像信号“ＡＦＥ＿ＯＵＴ”の電圧値との差が所定値αの範囲内であるか否かの判断をＮ回（例えば１０回）行ったうち、電圧値の差が所定値αの範囲内であると判断した回数がＰ回（例えば９回）以上であれば、ＰＣＢ１２のＡＦＥ回路２２を正常であると判断し、Ｐ回未満であれば、ＰＣＢ１２のＡＦＥ回路２２を異常であると判断する。
【００４６】
そして、ＣＰＵ３１は、この判断結果に応じて、報知部３４にて報知動作を行う（＃７）。報知部３４による報知動作は、例えば、ＰＣＢ１２のＡＦＥ回路２２を正常であると判断した場合は、ランプを青色に点灯してＰＣＢ１２が正常である旨を報知し、ＰＣＢ１２のＡＦＥ回路２２を異常であると判断した場合には、ランプを赤色に点灯すると共にブザーを鳴らしてＰＣＢ１２が異常である旨を報知する。
【００４７】
ＰＣＢ１２の検査は、このような構成のＦＣＴ３０を用い、ＰＣＢ１２をＦＣＴ３０のＰＣＢ装着部に装着し、ＦＣＴ３０の操作部３２を操作して、ＦＣＴ３０の報知部３４の報知内容を確認することにより行われる。従って、このようなＰＣＢ１２の検査方法によれば、ＰＣＢ１２にＣＩＳ７やスキャンモータ１０を接続することなく、また、ＰＣＢ１２、ＣＩＳ７、スキャンモータ１０を実際のスキャナ機能付きプリンタ１の筐体１３に取付けることなく、ＰＣＢ１２のＡＦＥ回路２２を検査できる。
【００４８】
これにより、ＰＣＢ１２の検査時に、ＣＩＳ７やスキャンモータ１０を取付ける必要がなくなり、量産工程が簡略化する。しかも、ＰＣＢ１２の製造工程の段階でＰＣＢを検査できるので、ＰＣＢ１２の不良を早期発見できる。さらに、ＦＣＴ３０を用いることにより、検査の自動化と検査基準の統一化が行われるため、ＰＣＢ１２が搭載されるスキャナ機能付きプリンタ１の品質向上につながる。
【００４９】
しかも、ＦＣＴ３０の操作部３２により検査開始操作をするだけで、ＰＣＢ１２への電源投入及び検査用信号の入力が自動的に行われ、その後、ＡＳＩＣ２１から出力されるデジタル変換制御信号“ＭＣＬＫ”及び“ＶＳＭＰ”を基に、ＡＦＥ回路２２から出力されるデジタル画像信号“ＡＦＥ＿ＯＵＴ”が自動的にサンプリングされて、報知部３４にて検査結果が報知される。従って、ＰＣＢ１２へ電源投入するための操作、検査用信号を入力するための操作、及びデジタル画像信号“ＡＦＥ＿ＯＵＴ”をサンプリングするための操作が不要であり、操作部３２により検査開始操作をするだけで、ＡＦＥ回路２２を検査でき、これにより、検査の自動化が一層進み、検査工程が簡略化する。
【００５０】
なお、本発明は、上記実施形態の構成に限られず、種々の変形が可能である。例えば、上記実施形態において、ＡＦＥ回路２２に入力する検査用信号とＡＦＥ回路２２から出力されるデジタル画像信号“ＡＦＥ＿ＯＵＴ”の電圧値との差が所定値αの範囲内であるか否かの検出処理（＃４から＃８の処理）は、必ずしも複数回行う必要はなく、１回だけ行ってもよい。この場合、その１回の判断の結果、電圧値との差が所定値αの範囲内でれば正常であると判断し、所定値αの範囲外であれば異常であると判断すればよい。また、本発明は、スキャナ機能付きプリンタに限られず、プリンタ機能を有しないスキャナ装置にも適用可能である。
【図面の簡単な説明】
【００５１】
【図１】（ａ）は本発明の一実施形態に係るスキャナ機能付きプリンタの概略構成を示す斜視図、（ｂ）は同部分拡大した一部破断した平面図、（ｃ）は同部分拡大した一部破断した正面図。
【図２】同プリンタのＰＣＢの構成を示す電気的ブロック構成図。
【図３】同ＰＣＢの入出力信号を示すタイムチャート。
【図４】同ＰＣＢを検査するＦＣＴの概略構成を示す電気的ブロック構成図。
【図５】同ＦＣＴの基板検査動作を示すフローチャート。
【符号の説明】
【００５２】
１    スキャナ機能付きプリンタ
２    ペーパレスト
３    原稿台
５    画像記録ヘッド
６    ヘッドキャリア
７    ＣＩＳ
７ａ    受光素子
１０    スキャンモータ
１２    ＰＣＢ
１２ａ    電源ライン
１３    筐体
１７    キャリブレーションシート
１７ａ    基準位置画像
２１    ＡＳＩＣ
２１ａ、２１ｂ    デジタル変換制御信号出力ライン
２２    ＡＦＥ回路
２２ａ    画像信号入力ライン
２２ｂ    デジタル画像信号出力ライン
３０    ＦＣＴ
３１    ＣＰＵ
３１ａ    出力ポート
３２    操作部
３３    電源投入部
３４    報知部
３５    ＦＰＧＡ
３５ａ、３５ｂ、３５ｃ    入力ポート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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