(57)【要約】【課題】コマンド／アドレスバスがデータバスと実質的に同一の負荷を持つメモリシステム及びその駆動方法の提供。【解決手段】メモリシステムは、少なくとも一つのメモリモジュール上にセットとして配列される複数のメモリデバイスを備え、各セットは、少なくとも一つのメモリデバイスを含む。前記メモリシステムは、それぞれの前記メモリデバイスセットを前記少なくとも一つのメモリモジュールの外部のメモリコントローラにカップリングするように形成されるそれぞれの専用直列データバスおよび／またはコントロールバスを備える。前記専用直列データバス及び／又はコントロールバスは、前記メモリコントローラから前記それぞれのメモリデバイスにバッファされないアクセスを提供するように形成できる。【選択図】図１
2006318456.tif 000002
【特許請求の範囲】
【請求項１】
メモリシステムにおいて、
少なくとも一つのメモリモジュール上にセットとして配列される複数のメモリデバイスであって、各セットが少なくとも一つのメモリデバイスを含む前記複数のメモリデバイスと、
それぞれの前記メモリデバイスセットを前記少なくとも一つのメモリモジュールの外部のメモリコントローラにカップリングするように形成されるそれぞれの専用直列データバスおよび／またはコントロールバスとを備えることを特徴とする、メモリシステム。
【請求項２】
前記専用直列データバスおよび／またはコントロールバスは、
前記メモリコントローラから前記それぞれのメモリデバイスにバッファリングされないアクセスを提供するように形成されることを特徴とする、請求項１に記載のメモリシステム。
【請求項３】
前記少なくとも一つのメモリモジュールそれぞれは、
前記メモリコントローラにカップリングされるように形成されるデータバッファおよび／またはコントロールバッファを備えることを特徴とする、請求項１に記載のメモリシステム。
【請求項４】
前記少なくとも一つのメモリモジュールは、複数のメモリモジュールを備え、
前記各メモリデバイスセットそれぞれは、多数の前記モジュールからのデバイスを備えることを特徴とする、請求項１に記載のメモリシステム。
【請求項５】
各メモリデバイスは、
関連した前記コントロールバスにカップリングされ、前記コントロールバスを介して受信されるパッケットからアドレスおよび／またはコマンドデータをデコードするように形成されるパケットデコーダを備えることを特徴とする、請求項１に記載のメモリシステム。
【請求項６】
前記メモリシステムは、
それぞれの前記メモリデバイスセットを前記メモリコントローラにカップリングするように形成されるそれぞれのクロックラインをさらに備えることを特徴とする、請求項１に記載のメモリシステム。
【請求項７】
前記データ及びコントロールバスは、差動型(differential)またはシングルエンド型(single-ended)バスを備えることを特徴とする、請求項１に記載のメモリシステム。
【請求項８】
前記コントロールバスは、
アドレスおよび／またはコマンド情報を伝送するように形成されることを特徴とする、請求項１に記載のメモリシステム。
【請求項９】
各コントロールバスは、少なくとも一つの直列バスを備えることを特徴とする、請求項１に記載のメモリシステム。
【請求項１０】
前記データバスは、双方向(bidirectional)または一方向(unidirectional)であることを特徴とする、請求項１に記載のメモリシステム。
【請求項１１】
メモリシステムにおいて、
少なくとも一つのメモリモジュール上にセットとして配列される複数のメモリデバイスであって、各セットが少なくとも一つのメモリデバイスを含む前記複数のメモリデバイスと、
それぞれの前記メモリデバイスセットを前記少なくとも一つのメモリモジュールの外部のメモリコントローラにカップリングするように形成されるそれぞれの専用直列データバスおよび／またはコントロールバスを備え、
前記専用データバスおよび／またはコントロールバスは、同一のネットトポロジー(net topology)を持つことを特徴とする、メモリシステム。
【請求項１２】
同数の前記メモリデバイスは、
前記専用データバスおよび／またはコントロールバスそれぞれにカップリングされることを特徴とする、請求項１１に記載のメモリシステム。
【請求項１３】
前記メモリデバイスセットは、
一つまたは多数のメモリデバイスを備えることを特徴とする、請求項１１に記載のメモリシステム。
【請求項１４】
メモリモジュールにおいて、
セットとして配列される複数のメモリデバイスであって、各セットが少なくとも一つのメモリデバイスを含む前記複数のメモリデバイスと、
それぞれの前記メモリデバイスセットをメモリコントローラにカップリングするように形成されるそれぞれの直列データバスおよびコントロールバスの専用対とを備えることを特徴とする、メモリモジュール。
【請求項１５】
それぞれのセットは、
一つのメモリデバイスまたは多数のメモリデバイスを含むことを特徴とする、請求項１４に記載のメモリモジュール。
【請求項１６】
それぞれの前記専用対における前記データバスおよび前記コントロールバスは、
同一のネットトポロジーを持つことを特徴とする、請求項１４に記載のメモリモジュール。
【請求項１７】
それぞれの前記専用対における前記データバスおよび前記コントロールバスは、
同数のメモリデバイスに連結されることを特徴とする、請求項１４に記載のメモリモジュール。
【請求項１８】
メモリモジュールにおいて、
セットとして配列される複数のメモリデバイスであって、各セットが少なくとも一つのメモリデバイスを含む前記複数のメモリデバイスと、
メモリコントロールバッファと、
それぞれの前記メモリデバイスセットを前記メモリコントロールバッファにカップリングするそれぞれの専用直列データバスと、
それぞれの前記メモリデバイスセットを外部のメモリコントローラにカップリングするように形成されるそれぞれの専用直列コントロールバスとを備えることを特徴とする、メモリモジュール。
【請求項１９】
それぞれのセットは、
一つのメモリデバイスまたは多数のメモリデバイスを含むことを特徴とする、請求項１８に記載のメモリモジュール。
【請求項２０】
それぞれの前記専用対における前記データバスおよび前記コントロールバスは、
同一のネットトポロジーを持つことを特徴とする、請求項１８に記載のメモリモジュール。
【請求項２１】
それぞれの前記専用対における前記データバスおよび前記コントロールバスは、
同数のメモリデバイスに連結されることを特徴とする、請求項１８に記載のメモリモジュール。
【請求項２２】
それぞれの専用直列データバスおよび／または直列コントロールバスによって一つ或いはそれ以上のメモリモジュール上のそれぞれのメモリデバイスのセットにカップリングされるように形成されるバスインターフェースを備えることを特徴とする、メモリコントローラ。
【請求項２３】
それぞれのセットは、
一つのメモリデバイスまたは多数のメモリデバイスを含むことを特徴とする、請求項２２に記載のメモリコントローラ。
【請求項２４】
それぞれの前記専用対における前記データバスおよび前記コントロールバスは、
同一のネットトポロジーを持つことを特徴とする、請求項２２に記載のメモリコントローラ。
【請求項２５】
前記専用データバスおよび／または前記コントロールバスそれぞれは、
前記メモリコントローラを同数のメモリデバイスに連結することを特徴とする、請求項２２に記載のメモリコントローラ。
【請求項２６】
前記データバスは、
双方向または一方向であることを特徴とする、請求項２２に記載のメモリコントローラ。
【請求項２７】
少なくとも一つのメモリモジュール上の複数のメモリデバイスを駆動する方法において、
それぞれの専用直列データバスおよび／または直列コントロールバスを用いて、それぞれのメモリデバイスのセットを前記少なくとも一つのメモリモジュールの外部のメモリコントローラに直接カップリングする段階と、
前記それぞれの専用直列データバスおよび／または直列コントロールバスを介してデータ信号および／またはコントロール信号を提供する段階とを備えることを特徴とする、複数のメモリデバイスを駆動する方法。
【請求項２８】
前記それぞれの専用直列データバスおよび／または直列コントロールバスを用いて、それぞれのメモリデバイスのセットを前記少なくとも一つのメモリモジュールの外部のメモリコントローラに直接カップリングする段階は、
それぞれの直列データバスおよびコントロールバスの専用対を用いて、それぞれの前記メモリデバイスセットをメモリコントローラにカップリングする段階を備えることを特徴とする、請求項２７に記載の複数のメモリデバイスを駆動する方法。
【請求項２９】
前記少なくとも一つのメモリモジュール上のそれぞれのメモリコントロールバッファを介して、前記メモリデバイスと前記メモリコントローラ間の信号をバッファする段階をさらに備えることを特徴とする、請求項２７に記載の複数のメモリデバイスを駆動する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスおよびその駆動方法に係り、特に、メモリモジュールシステムおよびその駆動方法に関する。
【背景技術】
【０００２】
パーソナルコンピュータ、ノートブックコンピュータおよびその他のデバイスに用いられる従来のメモリデバイスは、典型的にモジュール方式で構成される。特に、デスクトップまたはノートブックコンピュータは、一つまたはそれ以上のメモリモジュールを含むことができ、前記メモリモジュールそれぞれは、前記コンピュータのマザーボード上のバスコネクタと相応するように設けられるコネクタをさらに含む回路基板（例えば、ＰＣＢ）上に搭載された複数のメモリデバイスチップを含む。従来のメモリモジュールは、ＵＤＩＭＭ(Unbuffered Dual In-line Memory Module)、ＲＤＩＭＭ(Registered Dual In-line Memory Module)、およびＦＢＤＩＭＭ(Fully Buffered Dual In-line Memory Module)などの種々の形態を持つことができる。
【０００３】
図１は従来のＵＤＩＭＭ１００を示す。前記ＵＤＩＭＭ１００は、回路基板１１０、およびその上に配置された複数のメモリデバイス１２０を含む。前記メモリデバイス１２０は、ＵＤＩＭＭ１００の外部のメモリコントローラ１６０によって制御される。同図に示すように、それぞれの双方向(bidirectional)データバス１５０は、それぞれのメモリデバイス１２０と前記メモリコントローラ１６０との間を拡張し、前記メモリコントローラ１６０と前記メモリデバイス１２０それぞれは、コントロール／アドレス（Ｃ／Ａ）バス１３０およびクロックライン１４０に共通にカップリングできる。このような配置において、前記データバス１５０より前記Ｃ／Ａバス１３０にさらに多くのメモリデバイスがカップリングされる。その結果、前記Ｃ／Ａバス１３０および前記クロックバス１４０は、前記データバス１５０より大きい負荷を持つことができる。
【０００４】
メモリコントローラとメモリモジュール間のコントロール／アドレスライン負荷を減らすための従来の一つの技術は、前記メモリモジュール上のコントロール／アドレス、クロックおよび／またはデータ信号をバッファリングしてメモリコントローラとメモリモジュールとの間にポイントツーポイントリンク(point-to-point link)を提供する。例えば、図２はクロックおよびＣ／Ａ信号バッファを提供する従来のＲＤＩＭＭ２００を示す。前記ＲＤＩＭＭ２００は、回路基板２１０上に配置される複数のメモリデバイス２２０、Ｃ／Ａバッファ２２２およびクロックバッファ（例えば：位相同期ループ回路、ＰＬＬ）２２４を含む。ＵＤＩＭＭと類似に、それぞれのデータバス２５０は、それぞれの前記メモリデバイス２２０と外部メモリコントローラ２６０との間に拡張される。一つのＣ／Ａバス２３０は、前記メモリコントローラ２６０と前記Ｃ／Ａバッファ２２２との間に拡張される。前記モジュール２００上のＣ／Ａサブバス２２６は、前記Ｃ／Ａバッファ２２２と前記メモリデバイス２２０をカップリングする。同様に、一つのクロックバス２４０は、前記メモリコントローラ２６０と前記クロックバッファ２２４との間を拡張し、クロックサブバス２２８は、前記メモリデバイス２２０に前記クロックバッファ２２４をカップリングする。このような配置において、前記データバス２５０、前記Ｃ／Ａバス２３０および前記クロックバス２４０の負荷(loading)はほぼ同等であってもよいが、前記モジュール２００の前記サブバス２２６、２２８は前記データバス２５０に比べて相対的にさらに大きい負荷を持ってもよい。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、コマンド／アドレスバスがデータバスと実質的に同一の負荷を持つメモリシステムを提供することにある。
本発明の他の目的は、前記メモリシステムの駆動方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明のある実施形態によれば、メモリシステムは、少なくとも一つのメモリモジュール上にセットとして配列される複数のメモリデバイスであって、各セットが少なくとも一つのメモリデバイスを含む前記複数のメモリデバイスを備える。前記システムは、それぞれの前記メモリデバイスセットを前記少なくとも一つのメモリモジュールの外部のメモリコントローラにカップリングするように形成されるそれぞれの専用直列データバスおよび／またはコントロールバスをさらに備える。前記専用直列データバスおよび／またはコントロールバスは、前記メモリコントローラから前記それぞれのメモリデバイスにバッファリングされないアクセスを提供するように形成されてもよい。
【０００７】
各メモリモジュールは、前記メモリコントローラにカップリングされるように形成されるデータバッファおよび／またはコントロールバッファを含んでもよい。前記少なくとも一つのメモリモジュールは、複数のメモリモジュールを備えてもよく、前記各メモリデバイスセットは、多数の前記モジュールからのデバイスを含んでもよい。各メモリデバイスは、関連した前記コントロールバスにカップリングされ、前記コントロールバスを介して受信されるパケットからアドレスおよび／またはコマンドデータをデコードするように形成されるパケットデコーダを備えてもよい。前記システムは、それぞれの前記メモリデバイスセットを前記メモリコントローラにカップリングされるように形成されるそれぞれのクロックラインをさらに備えてもよい。前記データとコントロールバスは、差動型(differential)またはシングルエンド型(single-ended)バスを含んでもよい。前記コントロールバスは、アドレスおよび／またはコマンド情報を伝送するように形成されてもよい。各コントロールバスが少なくとも一つの直列バスを備えてもよい。前記データバスは、双方向(bidirectional)または一方向(unidirectional)であってもよい。
【０００８】
本発明の他の実施形態によれば、メモリシステムは、少なくとも一つのメモリモジュール上にセットとして配列される複数のメモリデバイスであって、各セットが少なくとも一つのメモリデバイスを含む前記複数のメモリデバイスと、それぞれの前記メモリデバイスセットを前記少なくとも一つのメモリモジュールの外部のメモリコントローラにカップリングするように形成されるそれぞれの専用直列データバスおよび／またはコントロールバスを備える。前記専用データバスおよび／またはコントロールバスは、同一のネットトポロジー(net topology)を持つ。同数の前記メモリデバイスが前記専用データバスおよび／またはコントロールバスそれぞれにカップリングされてもよい。前記メモリデバイスセットは、一つまたは多数のメモリデバイスを含んでもよい。
【０００９】
本発明の追加的な実施形態によれば、メモリモジュールは、セットとして配列される複数のメモリデバイスであって、各セットが少なくとも一つのメモリデバイスを含む前記複数のメモリデバイスと、それぞれの前記メモリデバイスセットをメモリコントローラにカップリングするように形成されるそれぞれの直列データバスおよびコントロールバスの専用対を備える。それぞれのセットは、一つのメモリデバイスまたは多数のメモリデバイスを含んでもよい。それぞれの前記専用対における前記データバスおよびコントロールバスは、同一のネットトポロジーを持ってもよい。それぞれの前記専用対における前記データバスおよびコントロールバスは、同数のメモリデバイスに連結されてもよい。
【００１０】
本発明の他の実施形態は、セットとして配列される複数のメモリデバイスであって、各セットが少なくとも一つのメモリデバイスを含む前記複数のメモリデバイスを備えるメモリモジュールを提供する。前記メモリモジュールは、メモリコントロールバッファ、それぞれの前記メモリデバイスセットを前記メモリコントロールバッファにカップリングするそれぞれの専用直列データバスおよびそれぞれの前記メモリデバイスセットを外部のメモリコントローラにカップリングするように形成されるそれぞれの専用直列コントロールバスを備える。それぞれのセットは、一つのメモリデバイスまたは多数のメモリデバイスを含んでもよい。それぞれの前記専用対における前記データバスおよびコントロールバスは、同一のネットトポロジーを持ってもよい。前記専用データバスおよび／またはコントロールバスそれぞれは、前記メモリコントローラを同数のメモリデバイスに連結してもよい。前記データバスは、双方向または一方向であってもよい。
【００１１】
本発明の追加的な実施形態は、少なくとも一つのメモリモジュール上の複数のメモリデバイスを駆動する方法を提供する。それぞれの専用直列データバスおよび／または直列コントロールバスを用いて、それぞれのメモリデバイスのセットは、前記少なくとも一つのメモリモジュールの外部のメモリコントローラに直接カップリングされる。前記それぞれの専用直列データバスおよび／または直列コントロールバスを介してデータ信号および／またはコントロール信号が提供される。前記それぞれの専用直列データバスおよび／または直列コントロールバスを用いて、それぞれのメモリデバイスのセットを前記少なくとも一つのメモリモジュールの外部のメモリコントローラに直接カップリングすることは、それぞれの直列データバスおよびコントロールバスの専用対を用いて、それぞれの前記メモリデバイスセットをメモリコントローラにカップリングすることを含んでもよい。前記メモリデバイスと前記メモリコントローラ間の信号は、前記少なくとも一つのメモリモジュール上のそれぞれのメモリコントロールバッファを介してバッファされる。
【発明の効果】
【００１２】
上述した本発明のメモリシステムでは、コントローラと各メモリデバイス間のコマンド／アドレスバスは、データバスと同様に、ポイントツーポイント方式で設置される。したがって、前記データバスおよびアドレスバスは、同一のネットトポロジーを有し、コマンド／アドレスバスの負荷は、前記データバスの負荷と実質的に同一になる。したがって、本発明のメモリシステムによれば、前記データバスおよびＣ／Ａバスは、実質的に同一のビットレート(bit rate)を支援して、相対的に単純なＵＤＩＭＭモジュールを使用しながらも、従来のポイントツーポイントバッファソリューションに比肩し得る利点が提供される。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態が示される添付図面を参照して、本発明についてさらに詳細に説明する。本発明は、様々な形態に実現でき、ここに説明される実施形態に限定して解釈されてはならない。これらの実施形態は、このような開示をより徹底且つ完全にし、また当業者に発明の範囲を十分伝達するために提供されるものである。図面において、要素の大きさまたは形態は、明確化のために、理想的にしまたは誇張することもある。
【００１４】
ある要素が他の構成要素に「連結される」または「カップリングされる」とするとき、これは直接連結またはカップリングされる場合のみならず、その間に媒介要素が存在する場合も含む。これに対し、ある要素が他の要素に「直接連結される」または「直接カップリングされる」とするときは、その間に媒介要素が存在しない。本明細書および図面において、同一の参照番号は同一の構成要素を示す。なお、本明細書において、「および／または」という用語は、関連されてリストされた品目の一つまたはそれ以上のいずれかの組み合わせおよび全ての組み合わせを含む。
【００１５】
本明細書において、第１、第２、第３などの要素が様々な要素、構成要素および／またはセクションを記述するために使用されても、このような要素、構成要素および／またはセクションは、このような用語によって制限されない。このような用語は、単に、一つの要素、構成要素またはセクションを他の要素、領域(region)またはセクションと区分するために使用される。よって、後述する第１の要素、構成要素またはセクションは、本発明の思想から逸脱しないよう、第２の要素、構成要素またはセクションと言及され得る。
【００１６】
本明細書で使用される専門用語は、単に特別の実施形態を記述するためのものであり、本発明の限定を意図するものではない。本明細書で使用されるように、文脈が明確に異なることを示す場合でなければ、前記単数形は複数形を含むように意図される。そして、「備える」という用語は、本明細書で使用されるとき、言及される特性、整数、段階、動作、要素および／または構成要素の存在を詳述するが、一つまたはそれ以上の他の特性、整数、段階、動作、要素、構成要素および／またはこれらのグループの存在または追加を排除するものではない。
【００１７】
別途に定義されなければ、本明細書で使用される全ての用語（技術的および科学的用語を含む）は、本発明の属する技術分野における通常の知識を有する者によって共通に理解される意味を持つ。共通に使用される辞典で定義されるような用語は、関連技術分野の文脈におけるそれらの意味と一貫した意味を持つものと解釈されるべきであり、本明細書で明白に定義されなければ、理想的或いは過度に形式的に解釈されないことは理解されるであろう。
【００１８】
本発明の実施形態は、メモリアーキテクチャ(architecture)におけるデータラインおよびコントロール（例えばコマンド／アドレス）ラインの実質的に均衡している負荷がそれぞれのメモリデバイスまたはメモリモジュール（例えば、ＵＤＩＭＭ、ＲＤＩＭＭまたはＦＢＤＩＭＭ）のメモリデバイスのグループをメモリコントロール回路（例えば、外部のメモリコントローラおよび／または前記モジュール上のバッファ回路）にカップリングするように、直列データバスおよびコントロール（例えば、コマンド／アドレス）バスの専用対を使用することによりなされるという認識から起因するが、与えられたメモリデバイス或いはメモリデバイスそれぞれのグループに連結される前記直列データバスおよびコントロールバスは、同一のネットトポロジーを持つ。例えば、前記直列データバスおよびコントロールバスの信号パス(path)（例えば、シングルエンド型信号ラインおよび／または差動型信号ライン対）は、ここに連結される同数の負荷を持つ。したがって、実施形態において、非正常的に多くの数の信号ラインを使用せず、より複雑なポイントツーポイント(point to point)バッファソリューション(buffered solution)によって提供されるのと同様に、相対的に簡単なおよび／またはより高くないＵＤＩＭＭ型がモジュール連結に対するメモリコントローラの均衡な負荷を成すために使用できる。追加的な実施形態において、バッファリングされたソリューションの性能特性は向上できる。
【００１９】
本明細書で使用される「コントロールバス」は、ストローブ信号（例えば、ＣＡＳ、ＲＡＳなど）やイネーブル信号（例えば、ＷＥ、ＲＥなど）などのメモリコマンド信号およびアドレス信号を伝達するためのバスである。データバスは、データをメモリ記憶場所に記憶されるデータ、および／またはメモリ記憶場所から抽出されるデータを移送するように形成される。コントロールバスおよび／またはデータバスは、一方向(unidirectional)または双方向(bidirectional)であってもよく、シングルエンド(single-ended)型或いは差動型(differential)であってもよい。本明細書で使用されるように、「バス」は、多数の信号パス、例えば多数のデータチャネルおよび／または多数のコントロールチャネルを含むことができる。
【００２０】
以下に添付図面を参照しながら、本発明の好適な実施形態を説明することにより、本発明を詳細に説明する。
図３は本発明の実施形態に係るＵＤＩＭＭ３００およびメモリコントローラ３６０を示す。前記ＵＤＩＭＭ３００は、回路基板３１０（例えばＰＣＢ）を含み、前記回路基板３１０上には、複数のメモリデバイス３２０が配置される。それぞれのメモリデバイス３２０は、それぞれの直列データバス３５０、クロックバス３４０、および直列コントロール／アドレス（Ｃ／Ａ）バス３３０によってメモリコントローラ３６０にカップリングされる。したがって、前記それぞれのメモリデバイス３２０は、自分に連結されるそれぞれのデータバスおよびコントロールバスの専用対を持つ。それぞれの専用クロックバスは、それぞれの専用データバスおよびコントロールバスと共に提供されてもよく、あるいは共通クロックまたは異なるクロックの信号配列が使用されてもよい。
【００２１】
本発明の実施形態におけるコントロール情報（例えば、コマンドおよびアドレス情報）は、パケット形式、すなわちコントロールおよびアドレス情報を含むパケットのストリームとしてＣ／Ａバスを介して伝送できる。図４は、本発明の実施形態に係る図３のメモリモジュール３００で使用できるパケットＣ／Ａインターフェースを持つメモリデバイス３２０に対する例示的な構成を示す。
【００２２】
前記メモリデバイス３２０は、例えば、図３の直列Ｃ／Ａバス３３０のような直列Ｃ／ＡバスからＣ／Ａ信号パケットを受信するように構成されるパケットデコーダ４１０を含む。前記パケットデコーダ４１０は、受信されるＣ／Ａを分析してそれからコマンドＣＭＤｓおよびアドレスＡＤＤＲＥＳＳを復元する。前記コマンドＣＭＤｓおよびアドレスＡＤＤＲＥＳＳは、メモリアレイ４５０に対する読み出しおよび／または書き込みに使用される。前記アドレスＡＤＤＲＥＳＳは、前記ロー(row)選択器４３０および前記カラム(column)選択器４４０に提供され、前記コマンドＣＭＤｓは、コマンドデコーダ４２０に提供される。前記コマンドデコーダ４２０は、ワードライン信号ＷＬを発生するロー選択器４３０、メモリアレイ４５０に対するカラム選択信号ＣＳＬを応答的に発生するカラム選択器４４０、およびデータバスＤＱを介してデータを送受信するデータ入出力回路４６０に対するコントロール信号を応答的に発生する。
【００２３】
本発明の実施形態によれば、図３のデータバス３５０および直列Ｃ／Ａバス３３０のような専用直列データバスまたはＣ／Ａバスは、メモリモジュール上の各メモリデバイスまたはメモリデバイスのセットのために提供できる。このような直列バスの信号パス（或いはチャネル）の数は、一般に、前記メモリの大きさ（例えば、要求されるアドレスビットの数および／または前記メモリのデータ幅）や、読み出し／書き込みまたは他の動作を行うのに要求されるコマンドの数などの要素に依存する。図５は、多数の信号パス（例えば、多数のシングルエンド型信号ラインおよび多数の差動型信号ライン対）を持つ専用直列データバスおよびＣ／Ａバスと共に使用されるように形成されるメモリデバイスの、本発明の他の実施形態に係る例示的な動作を示すタイミング図である。
【００２４】
１６のバースト長（ＤＤＲ(double data rate)動作と仮定し）を持つ読み出し／書き込みサイクルに対して、１６ビットが対応するクロック信号ＣＬＫの周期に対応する区間でメモリコントローラ（例えば、図３のメモリコントローラ３６０）からデータパス（ＤＱ０〜３）を介してメモリデバイス（例えば、図３のメモリデバイス３２０）に伝送される。データの伝送と同時に、少なくとも３２ビットのＣ／Ａ情報が前記データのバーストと共に伝送されるように、Ｃ／Ａパス（Ｃ／Ａ１〜２）を介して送信できる。例えば、前記メモリデバイスのバースト長が１６（例えば３２）より高く制限されると、一つの信号パスで十分なＣ／Ａビットを伝送することが可能であり、これに対し、バースト長が１６より小さく許容されると、追加的な専用Ｃ／Ａ信号パスが使用できる。一般に、前記Ｃ／Ａバス上の「直列」または「パケット化」通信は、コントロール／アドレス信号の数がＣ／Ａ信号パスの数より大きいことを意味する。
【００２５】
図３に示される形態は、ＵＤＩＭＭ３００の各メモリデバイス３２０に対する直列データバス３５０および直列Ｃ／Ａバス３３０（そして、任意的に専用アドレスバス３４０）を含む専用対の提供と関連されるが、前記データバスおよびアドレスバスは、同一のネットトポロジー、すなわちそれらの信号パスはここに連結される同数のデバイスを持つ。これは、前記データバスおよび前記Ｃ／Ａバスの実質的に同等な収容負荷を提供することができるが、前記データバスおよびＣ／Ａバスは、実質的に同一のビットレートを支援して、相対的に単純なＵＤＩＭＭモジュールを使用しながらも、従来のポイントツーポイントバッファソリューションに比肩し得る利点を提供する。
【００２６】
本発明の他の実施形態によれば、このような接近は、複数のメモリデバイスを含むそれぞれのグループに直列データバスおよびＣ／Ａバスの専用対の提供にさらに一般化できる。例えば、図６は回路基板６１０上に配置されるメモリデバイス６２０のグループ６２５を含むＵＤＩＭＭ６００を示す。メモリデバイス６２０のそれぞれのグループ６２５は、直列データバス６５０と直列Ｃ／Ａバス６３０のそれぞれの専用対（専用クロックバス６４０と共に）によってメモリコントローラ６６０にカップリングされる。したがって、前記データバス６５０および前記Ｃ／Ａバス６３０は、同一のネットトポロジーを持つ。
【００２７】
本発明は、ＲＤＩＭＭとＦＢＤＩＭＭにも応用できる。図７はＲＤＩＭＭ７００および関連したメモリコントローラ７６０を示す。前記ＲＤＩＭＭ７００は、回路基板７１０上に配置され、それぞれのデータバス７５０によって前記メモリコントローラ７６０にカップリングされるように構成される複数のメモリデバイス７２０を含む。前記ＲＤＩＭＭ７００は、それぞれＣ／Ａバス７３７およびクロックバス７４７によって前記メモリコントローラ７６０にカップリングされるように構成されるＣ／Ａバッファ７３５およびクロックバッファ（ここでは、位相同期ループ（ＰＬＬ：phase locked loop））７４５をさらに含む。前記それぞれのメモリデバイス７２０は、それぞれのＣ／Ａバス７３０によって前記Ｃ／Ａバッファ７３５にカップリングされるが、各メモリデバイス７２０は、直列データバス７５０および直列Ｃ／Ａバス７３０を含む専用対によって支援される。同図に示すように、専用クロックバス７４０は、また、前記ＰＬＬ７４５から前記それぞれのメモリデバイス７２０に提供される。図７に示す配列と同様に、ＲＤＩＭＭは、多数のメモリデバイスのそれぞれのグループがそれぞれのデータバスおよびＣ／Ａ（コントロール）バスによって支援されるように配列されてもよい。
【００２８】
本発明の別の実施形態によれば、多数のモジュールからのデバイスを含むメモリデバイスのセットのそれぞれのグループは、データバスとＣ／Ａバスのそれぞれの専用対によってメモリコントロール回路要素（例えば、前記モジュール外部のメモリコントローラ）にカップリングできる。例えば、図８および図９に示される本発明の実施形態に係るメモリモジュール／メモリコントローラ形態において、メモリコントローラ８６０は、それぞれのデータバス８５０、Ｃ／Ａバス８３０およびクロックバス８４０によって多数のＵＤＩＭＭ８００のメモリデバイス８２０の多数のセット８２５にカップリングされるように形成できる。メモリデバイス８２０の各セット８２５は、多数のＵＤＩＭＭ８００からのデバイスを含み、それぞれの前記セット８２５は、それぞれのデータバス８５０およびＣ／Ａバス８３０の専用対によって支援される。
【００２９】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、これらの実施形態は例示的なものに過ぎない。当該技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは理解するであろう。よって、本発明の真正な技術的な保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
【産業上の利用可能性】
【００３０】
本発明は、コントローラと各メモリデバイス間のコマンド／アドレスバスをデータバスと同様にポイントツーポイント方式で設置し、コマンド／アドレスバスの負荷を前記データバスの負荷と実質的に同一にするもので、メモリシステムに適用できる。
【図面の簡単な説明】
【００３１】
【図１】従来のＵＤＩＭＭを示す図である。
【図２】従来のＲＤＩＭＭを示す図である。
【図３】本発明の実施形態に係るＵＤＩＭＭおよびメモリコントローラを示す図である。
【図４】本発明の他の実施形態に係るメモリデバイスを示す図である。
【図５】本発明の他の実施形態に係る図３のＵＤＩＭＭの例示的な動作を示すタイミング図である。
【図６】本発明の追加的な実施形態に係るＵＤＩＭＭとメモリコントローラを示す図である。
【図７】本発明の追加的な実施形態に係るＲＤＩＭＭとメモリコントローラを示す図である。
【図８】本発明の別の実施形態に係る多数のＵＤＩＭＭの配列およびメモリコントローラを示す図である。
【図９】本発明の別の実施形態に係る多数のＵＤＩＭＭの配列およびメモリコントローラを示す図である。
【符号の説明】
【００３２】
３００    ＵＤＩＭＭ
３１０    回路基板
３２０    メモリデバイス
３３０    直列Ｃ／Ａバス
３４０    クロックバス
３５０    直列データバス
３６０    メモリコントローラ
４１０    パケットデコーダ
４２０    コマンドデコーダ
４３０    ロー選択器
４４０    カラム選択器
４５０    メモリアレイ
４６０    データ入出力回路
６００    ＵＤＩＭＭ
６１０    回路基板
６２５    メモリデバイスグループ
６３０    直列Ｃ／Ａバス
６４０    クロックバス
６５０    データバス
６６０    メモリコントローラ
７００    ＲＤＩＭＭ
７１０    回路基板
７２０    メモリデバイス
７３５    Ｃ／Ａバッファ
７４５    ＰＬＬ
７６０    メモリコントローラ
８００    ＵＤＩＭＭ
８２０    メモリデバイス
８３０    Ｃ／Ａバス
８４０    クロックバス
８５０    データバス
８６０    メモリコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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