(57)【要約】【課題】画像再生指示が行われてから実際に画像が表示されるまでのレスポンス時間を短くすることができる画像処理装置を提供すること。【解決手段】伸長処理とリサイズ処理とは略同時に開始される。伸長処理がなされ所定データ数の伸長画像データの転送が完了すると、ＪＰＥＧ処理部２の出力ＤＭＡ２ｄからメモリ制御部９に出力ＤＭＡ２ｄ転送完了信号が送信される。また、リサイズ処理部３の入力ＤＡＭ３ａからリサイズ部３ｂへの伸長画像データの転送が完了すると、入力ＤＭＡ３ａからメモリ制御部９に入力ＤＭＡ３ａ転送完了信号が送信される。メモリ制御部９では出力ＤＭＡ２ｄ転送完了信号と入力ＤＭＡ３ａ転送完了信号とに応じて入力ＤＭＡ３ａへの入力ＤＭＡ３ａウェイト信号の出力制御がなされる。入力ＤＭＡ３ａウェイト信号が出力された場合には、リサイズ処理部３におけるリサイズ処理が待機される。【選択図】図１
2006054584.tif 000002
【特許請求の範囲】
【請求項１】
入力された又は記録媒体から読み出された圧縮画像データに対して再生のための画像処理を施す画像処理装置であって、
前記圧縮画像データに対して伸長処理を施して伸長画像データを得る伸長処理手段と、
前記伸長画像データを記憶する記憶する記憶手段と、
前記記憶手段に記憶された前記伸長画像データをブロック単位で読み出してリサイズ処理を施すことにより表示用画像データを得るリサイズ手段と、
前記記憶手段に記憶されている伸長画像データのデータ数に応じて前記リサイズ手段による前記リサイズ処理の実行を制御する制御手段と、
を具備することを特徴とする画像処理装置。
【請求項２】
前記制御手段は、
前記記憶手段に記憶された前記伸長画像データのデータ数をカウントするカウント手段と、
前記カウント手段でカウントされた前記伸長画像データのデータ数を所定値と比較する比較手段と、
を含むことを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記制御手段は、前記比較手段における比較の結果、前記伸長画像データのデータ数が前記所定値未満の場合に前記リサイズ手段に対して前記リサイズ処理を待機させるウェイト信号を出力し、前記比較手段における比較の結果、前記伸長画像データのデータ数が前記所定値以上になった場合に前記リサイズ手段に対して前記ウェイト信号の出力を停止することにより、前記リサイズ処理の実行を制御することを特徴とする請求項２に記載の画像処理装置。
【請求項４】
前記所定値は、予めレジスタに設定された値であることを特徴とする請求項２に記載の画像処理装置。
【請求項５】
前記伸長処理手段は、第１の所定データ数の伸長画像データが得られた場合に第１の転送完了信号を前記カウント手段に出力し、
前記リサイズ手段は、第２の所定データ数の伸長画像データをリサイズ処理した場合に第２の転送完了信号を前記カウント手段に出力し、
前記カウント手段による前記伸長画像データのデータ数のカウントは、前記第１の転送完了信号が入力された場合に前記第１の所定データ数だけカウント値を増加させ、前記第２の転送完了信号が入力された場合に前記第２の所定データ数だけ前記カウント値を減少させることで行うことを特徴とする請求項２に記載の画像処理装置。
【請求項６】
前記第１の所定データ数及び前記第２の所定データ数は、予めレジスタに設定された値であることを特徴とする請求項５に記載の画像処理装置。
【請求項７】
前記伸長処理手段における前記伸長処理と前記リサイズ処理手段における前記リサイズ処理とは略同時に開始されることを特徴とする請求項１に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に関し、特に圧縮画像データを再生表示することが可能な画像処理装置に関する。
【背景技術】
【０００２】
複数の画像処理をパイプライン処理可能とする画像処理装置に関する提案として、例えば特許文献１では、ＪＰＥＧ処理（ＪＰＥＧ圧縮及びＪＰＥＧ伸長）等を行う画像処理と画像の拡大縮小（リサイズ処理）を行う拡大縮小処理との間に小容量のメモリを直列に接続しておくことで、両者の処理をパイプライン処理可能としている。即ち、特許文献１では、イメージプロセスで処理された画像データを一旦メモリに記憶させ、記憶された画像データを所定ブロック単位で読み出して拡大縮小処理を行うようにしている。
【０００３】
図５を参照して特許文献１の技術について説明する。図５の画像処理装置においては、バス１０１にＪＰＥＧ処理部１０２と、リサイズ処理部１０３と、メディアインターフェイス（Ｉ／Ｆ）１０４を介してメモリカード１０５と、メモリ（ＳＤＲＡＭ）１０６と、ＶｉｄｅｏＩ／Ｆ１０７とが接続されている。ここで、ＪＰＥＧ処理部１０２は、入力ＤＭＡ１０２ａと、ＪＰＥＧ圧縮／伸長部１０２ｂと、バッファメモリ１０２ｃと、出力ＤＭＡ１０２ｄとから構成されており、リサイズ処理部１０３は、入力ＤＭＡ１０３ａと、リサイズ部１０３ｂと、出力ＤＭＡ１０３ｃとから構成されている。
【０００４】
このような構成において、メモリカード１０５に記録されている画像を再生する場合には、まずメディアＩ／Ｆ１０４を介してメモリカード１０５から圧縮画像データが読み出され、読み出された圧縮画像データがＳＤＲＡＭ１０６に一旦記憶される。次に、ＪＰＥＧ処理部１０２内の入力ＤＭＡ１０２ａを介してＳＤＲＡＭ１０６に記憶された圧縮画像データが読み出される。読み出された圧縮画像データはＪＰＥＧ圧縮／伸長部１０２ｂに入力されて伸長される。ＪＰＥＧ圧縮／伸長部１０２ｂで伸長されて得られた伸長画像データはバッファメモリ１０２ｃ及び出力ＤＭＡ１０２ｄを介してバス１０１に出力され、ＳＤＲＡＭ１０６に記憶される。
【０００５】
その後、リサイズ処理部１０３内の入力ＤＭＡ１０３ａを介してＳＤＲＡＭ１０６に記憶された伸長画像データが読み出される。読み出された伸長画像データはリサイズ部１０３ｂに入力されて適正な表示サイズにリサイズされる。リサイズされた伸長画像データは出力ＤＭＡ１０３ｃを介してバス１０１に出力され、ＳＤＲＡＭ１０６に記憶される。
【０００６】
その後、ＶｉｄｅｏＩ／Ｆ１０７によってＳＤＲＡＭ１０６に記憶された伸長画像データが読み出されて図示しないＴＦＴ  ＬＣＤ等の画像表示装置上に画像表示がなされる。
【０００７】
これらの処理のうち、伸長処理とリサイズ処理とは図６に示すように時間的に連続して行われる。即ち、特許文献１の手法では、ユーザによって画像再生のキー操作がなされると、メディアＩ／Ｆ１０４を介して圧縮画像データの読み出しが開始され、圧縮画像データの読み出しが終了すると伸長処理が開始される。伸長処理において１フレーム分の圧縮画像データの伸長が終了するとリサイズ処理が開始され、伸長画像データが所定ブロック毎にリサイズされる。
【特許文献１】特開２０００−３１１２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、特許文献１の手法では、圧縮画像データの伸長が１フレーム全て終了してから、画像のリサイズを行っているので、この時間の分、ユーザによって画像再生指示が行われてから実際に画像が表示されるまでのレスポンス時間が長くなってしまう。
【０００９】
本発明は、上記の事情に鑑みてなされたもので、画像再生指示が行われてから実際に画像が表示されるまでのレスポンス時間を短くすることができる画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明の第１の態様による画像処理装置は、入力された又は記録媒体から読み出された圧縮画像データに対して再生のための画像処理を施す画像処理装置であって、前記圧縮画像データに対して伸長処理を施して伸長画像データを得る伸長処理手段と、前記伸長画像データを記憶する記憶する記憶手段と、前記記憶手段に記憶された前記伸長画像データをブロック単位で読み出してリサイズ処理を施すことにより表示用画像データを得るリサイズ手段と、前記記憶手段に記憶されている伸長画像データのデータ数に応じて前記リサイズ手段による前記リサイズ処理の実行を制御する制御手段とを具備することを特徴とする。
【００１１】
この第１の態様によれば、前記記憶手段に記憶されている伸長画像データのデータ数に応じてリサイズ処理を行うようにすることで、１フレーム分の伸長画像データが得られなくともリサイズ処理を行うことができる。
【発明の効果】
【００１２】
本発明によれば、画像再生指示が行われてから実際に画像が表示されるまでのレスポンス時間を短くすることができる画像処理装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態を説明する。  
図１は、本発明の一実施形態に係る画像処理装置の構成について示すブロック図である。
【００１４】
図１の画像処理装置においては、バス１に、伸長処理手段としてのＪＰＥＧ処理部２と、リサイズ手段としてのリサイズ処理部３と、記憶手段としてのメモリ（ＳＤＲＡＭ）６と、ＣＰＵ８と、制御手段としてのメモリ制御部９とが接続されている。ここで、図１においては図示を省略しているが、バス１には、圧縮画像データが記録されるメモリカードとの間でのデータ転送を行うためのメディアＩ／ＦやＴＦＴ  ＬＣＤ等の画像表示装置との間でのデータ転送を行うためのＶｉｄｅｏＩ／Ｆ等も接続されている。
【００１５】
また、図１においてＪＰＥＧ処理部２は、入力ＤＭＡ２ａと、ＪＰＥＧ圧縮／伸長部２ｂと、バッファメモリ２ｃと、出力ＤＭＡ２ｄとから構成されている。更に、リサイズ処理部３は、入力ＤＭＡ３ａと、リサイズ部３ｂと、出力ＤＭＡ３ｃとから構成されている。
【００１６】
また、図１において、ＪＰＥＧ処理部２の出力ＤＭＡ２ｄとリサイズ処理部３の入力ＤＭＡ３ａとは、メモリ制御手段としてのメモリ制御部９に接続されている。
【００１７】
また、ＣＰＵ８の内部にはレジスタ８ａが設けられており、メモリ制御部９はバス１を介してレジスタ８ａに記憶されたレジスタ設定値を読み出し可能なように構成されている。ここで、レジスタ８ａに記憶されたレジスタ設定値は、第１の所定データ数としての出力ＤＭＡ２ｄ転送ライン数、第２の所定データ数としての入力ＤＭＡ３ａ転送ライン数、及び所定値としての必要データライン数である。これらレジスタ設定値については後述する。
【００１８】
図１のような構成を有する画像処理装置の動作について説明する。まず、図示しないメディアＩ／Ｆを介して圧縮画像データが読み出されると、読み出された圧縮画像データがＳＤＲＡＭ６に一旦記憶される。次に、ＪＰＥＧ処理部２によってＳＤＲＡＭ６に記憶された圧縮画像データが読み出される。読み出された圧縮画像データは、入力ＤＭＡ２ａを介してＪＰＥＧ圧縮／伸長部２ｂに入力されて伸長される。
【００１９】
本一実施形態では、ＪＰＥＧ圧縮／伸長部２ｂで伸長されて得られた伸長画像データが順次バッファメモリ２ｃ及び出力ＤＭＡ２ｄを介してバス１に出力されてＳＤＲＡＭ６に記憶される。そして、所定ライン数の伸長画像データの転送が終了すると、出力ＤＭＡ２ｄからメモリ制御部９に出力ＤＭＡ２ｄ転送完了信号が出力される。ここで、圧縮画像データとして、例えばＹＣ４２２のＪＰＥＧ画像データを伸長する場合には１回の伸長処理で８ライン分の画像データが伸長される。本一実施形態では、この８ライン分の伸長画像データが転送される毎に出力ＤＭＡ２ｄ転送完了信号がメモリ制御部９に出力される。
【００２０】
ここで、本一実施形態においては、リサイズ部３ｂ内におけるリサイズ処理、より詳しくはリサイズ部３ｂ内の入力ＤＭＡ３ａにおける画像データ読み出しがメモリ制御部９によって制御されている。即ち、リサイズ部３ｂでリサイズ処理が行えるだけの伸長画像データがＳＤＲＡＭ６に記憶されていない場合に、メモリ制御部９からリサイズ処理部３の入力ＤＭＡ３ａに入力ＤＭＡ３ａウェイト信号が出力される。入力ＤＭＡ３ａでは、入力ＤＭＡ３ａウェイト信号が出力されている間は、伸長画像データの読み出しが行われず、リサイズ処理が待機される。
【００２１】
一方、ＳＤＲＡＭ６にリサイズ処理を行うのに充分な伸長画像データが記憶されている場合には、メモリ制御部９から入力ＤＭＡ３ａへの入力ＤＭＡ３ａウェイト信号の出力が停止される。この場合には、入力ＤＭＡ３ａを介してリサイズに必要な分の伸長画像データの読み出しが開始されて、読み出された伸長画像データがリサイズ部３ｂに入力される。入力ＤＭＡ３ａからリサイズ部３ｂにリサイズに必要な分の伸長画像データの転送が終了すると、入力ＤＭＡ３ａからメモリ制御部９に入力ＤＭＡ３ａ転送完了信号が出力される。その後、リサイズ部３ｂでは入力された伸長画像データが適正な表示サイズにリサイズされ、表示用画像データが生成される。
【００２２】
図２は、本一実施形態の要部としてのメモリ制御部９の詳細な構成について示す図である。
【００２３】
図２のメモリ制御部９は、カウンタ９ａと比較器９ｂとから構成されている。図２において、カウンタ９ａのＵｐ入力端子には上記出力ＤＭＡ２ｄ転送完了信号が入力される。また、カウンタ９ａのＤｏｗｎ入力端子には上記入力ＤＭＡ３ａ転送完了信号が入力される。
【００２４】
更に、図２においてカウンタ９ａの加算値入力端子と減算値入力端子とには、それぞれレジスタ８ａのレジスタ設定値が入力される。カウンタ９ａの加算値入力端子にはレジスタ設定値「出力ＤＭＡ２ｄ転送ライン数」が入力される。この出力ＤＭＡ２ｄ転送ライン数は、出力ＤＭＡ２ｄから出力ＤＭＡ２ｄ転送完了信号が出力されるタイミングを示す設定値である。例えば、ＹＣ４２２のＪＰＥＧ画像データの場合には、伸長画像データが８ラインづつ得られる。そこで、本一実施形態では出力ＤＭＡ２ｄ転送ライン数を８とする。なお、出力ＤＭＡ２ｄ転送ライン数の値は出力ＤＭＡ２ｄの仕様などに応じて変化させることができる。
【００２５】
また、カウンタ９ａの減算値入力端子にはレジスタ設定値「入力ＤＭＡ３ａ転送ライン数」が入力される。この入力ＤＭＡ３ａ転送ライン数は、入力ＤＭＡ３ａから入力ＤＭＡ３ａ転送完了信号が出力されるタイミングを示す設定値である。本一実施形態においては入力ＤＭＡ３ａ転送ライン数をリサイズ処理部３でリサイズ処理が可能なデータライン数、例えば１０とする。なお、入力ＤＭＡ３ａ転送ライン数の値は入力ＤＭＡ３ａの仕様などに応じて変化させることができる。
【００２６】
更に、図２において、カウンタ９ａの出力部は比較器９ｂの一方の入力部に接続されている。また、比較器９ｂの他方の入力部にはレジスタ設定値「必要データライン数」が入力される。この必要データライン数は、リサイズ部３ｂがリサイズ処理に必要とするデータ数である。例えば本一実施形態では必要データライン数を１０ライン（１ブロック）とする。
【００２７】
図２のような構成を有するメモリ制御部９の動作について図３を参照して説明する。図３は、画像再生時における出力ＤＭＡ２ｄ、メモリ制御部９、入力ＤＭＡ３ａ、及びカウンタ９ａのそれぞれの状態について時系列的に示したタイミングチャートである。
【００２８】
画像再生時において、圧縮画像データが読み出されて、ＪＰＥＧ処理部２の出力ＤＭＡ２ｄにおいて８ライン分の伸長画像データの転送が完了すると、出力ＤＭＡ２ｄからカウンタ９ａに出力ＤＭＡ２ｄ転送完了信号が出力される。これを受けて、カウンタ９ａでは出力ＤＭＡ２ｄ転送ライン数＝８だけカウント値を増加させる。これにより、カウンタ９ａのカウント値は「８」となる。次に、比較器９ｂにおいてカウンタ９ａのカウント値「８」と必要データライン数「１０」とが比較される。今回はカウント値＜必要データライン数であり、ＳＤＲＡＭ６にはリサイズ処理に必要な分の伸長画像データが記憶されていないので、入力ＤＭＡ３ａウェイト信号の出力が継続される。
【００２９】
その後、再びＪＰＥＧ処理部２の出力ＤＭＡ２ｄにおいて８ライン分の伸長画像データの転送が完了すると、出力ＤＭＡ２ｄからカウンタ９ａに出力ＤＭＡ２ｄ転送完了信号が出力される。これを受けてカウンタ９ａのカウント値が増加して、カウンタ９ａのカウント値が「１６」となる。次に、比較器９ｂにおいてカウンタ９ａのカウント値「１６」と必要データライン数「１０」とが比較される。今回はカウント値＞必要データライン数となり、ＳＤＲＡＭ６にはリサイズ処理に必要な分の伸長画像データが記憶されているので、入力ＤＭＡ３ａウェイト信号の出力が停止される。
【００３０】
これによって入力ＤＭＡ３ａを介して伸長画像データの読み出しが開始される。入力ＤＭＡ３ａによって読み出された伸長画像データのリサイズ部３ｂへの転送が完了すると、入力ＤＭＡ３ａからカウンタ９ａに入力ＤＭＡ３ａ転送完了信号が出力される。これを受けて、カウンタ９ａでは入力ＤＭＡ３ａ転送ライン数＝１０だけカウント値を減少させる。これにより、カウンタ９ａのカウント値は「６」となる。次に、比較器９ｂにおいてカウンタ９ａのカウント値「６」と必要データライン数「１０」とが比較される。今回はカウント値＜必要データライン数であり、ＳＤＲＡＭ６にはリサイズ処理に必要な分の伸長画像データが記憶されていないので、入力ＤＭＡ３ａウェイト信号の出力が再開される。以後、同様にしてカウント値と必要データライン数とが比較器９ｂにおいて比較されることによって、入力ＤＭＡ３ａウェイト信号の出力制御が行われる。
【００３１】
図４に、本一実施形態における画像再生時のタイミングチャートを示す。図４に示すように、本一実施形態においては、圧縮画像データの読み出しが終了すると、ＪＰＥＧ伸長処理とリサイズ処理とが略同時に開始される。そして、圧縮画像データが所定データ数（１ブロック）分伸長され、ＳＤＲＡＭ６に記憶されると、リサイズ処理部３のウェイトが解除されてブロック毎のリサイズ処理が実行される。
【００３２】
このように、本一実施形態では、１フレーム分の画像データの伸長処理が終了しなくともリサイズ処理に必要な伸長画像データがＳＤＲＡＭ６に記憶されている場合にはリサイズ処理が行われるので、ＪＰＥＧ処理とリサイズ処理とをパイプライン処理できると共に、ユーザによって画像再生のキー操作がなされてから実際に画像が表示されるまでのレスポンス時間を短縮することができる。また、伸長画像データの転送ライン数とリサイズ処理した画像データのライン数をＣＰＵ８で監視して追従する必要がないので、ＣＰＵ８の負荷を増やすことなく、追従処理を行うことができる。
【００３３】
以上実施形態に基づいて本発明を説明したが、本発明は上記した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【００３４】
さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態に係る画像処理装置の構成について示すブロック図である。
【図２】メモリ制御部の詳細な構成について示す図である。
【図３】画像再生時における出力ＤＭＡ２ｄ、メモリ制御部９、入力ＤＭＡ３ａ、及びカウンタ９ａのそれぞれの状態について時系列的に示したタイミングチャートである。
【図４】画像再生時におけるデータ処理の流れを時系列的に示した図である。
【図５】従来例の画像処理装置の構成について示すブロック図である。
【図６】従来例の画像処理装置の画像再生時におけるデータ処理の流れを時系列的に示した図である。
【符号の説明】
【００３６】
１…バス、２…ＪＰＥＧ処理部、２ａ，３ａ…入力ＤＭＡ、２ｂ…ＪＰＥＧ圧縮／伸長部、２ｃ…バッファメモリ、２ｄ，３ｃ…出力ＤＭＡ、３…リサイズ処理部、３ｂ…リサイズ部、６…メモリ（ＳＤＲＡＭ）、８…ＣＰＵ、８ａ…レジスタ、９…メモリ制御部、９ａ…カウンタ、９ｂ…比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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