(57)【要約】【課題】  既存の入出力モジュールと入出力バスの物理構成を殆ど変えないで、高速な入出力モジュールの性能を既存の入出力バス性能の制限を受けないで入出力を行うことである。【解決手段】  ＣＰＵ及びパラレル入出力を行う入出力バスインタフェースを有したＣＰＵモジュールと、入出力バスインタフェースとの間でパラレル入出力バスを介してパラレル伝送による入出力を行う入出力モジュールと、パラレル入出力バスの１または複数のアドレスバスまたはデータバスを用いシリアル伝送を行う高速の入出力モジュールと、ＣＰＵモジュールに設けられ高速の入出力モジュールとの間でパラレル入出力バスの１または複数のアドレスバスまたはデータバスを用いてパラレルバスサイクルよりも高速なシリアル伝送による入出力を行う高速シリアルバスインタフェースとを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＣＰＵ及びパラレル入出力を行う入出力バスインタフェースを有したＣＰＵモジュールと、前記入出力バスインタフェースとの間でパラレル入出力バスを介してパラレル伝送による入出力を行う入出力モジュールとを備えたプログラマブルコントローラにおいて、前記パラレル入出力バスに接続され前記パラレル入出力バスの１または複数のアドレスバスまたはデータバスを用いシリアル伝送を行う高速の入出力モジュールと、前記ＣＰＵモジュールに設けられ高速の入出力モジュールとの間で前記パラレル入出力バスの１または複数のアドレスバスまたはデータバスを用いてパラレルバスサイクルよりも高速なシリアル伝送による入出力を行う高速シリアルバスインタフェースとを備えたことを特徴とする制御装置。
【請求項２】
前記高速シリアルバスインタフェースは複数のシリアル伝送チャンネルを有し、それらを各々のパラレル入出力バスに配置し、１または複数個の高速の入出力モジュールとパラレルバスサイクルよりも高速なシリアル伝送による入出力を行うことを特徴とする請求項１記載の制御装置。
【請求項３】
前記高速シリアルバスインタフェースはシリアル伝送のハブを有し、そのハブの複数の入出力ポートをパラレル入出力バスに配置し、１または複数個の高速の入出力モジュールとパラレルバスサイクルよりも高速なシリアル伝送による入出力を行うことを特徴とする請求項１記載の制御装置。
【請求項４】
高速の入出力モジュールは、複数のシリアル伝送チャンネルまたはハブの複数の入出力を切り替えて選択する機能を備えたことを特徴とする請求項２または３記載の制御装置。
【請求項５】
高速の入出力モジュールはハブ機能を有し、前記ハブ機能の一部のポートを自己の入出力用に用い、残りのポートを他の高速の入出力モジュールとの通信用に用いることを特徴とする請求項１ないし４のいずれか一記載の制御装置。
【請求項６】
前記パラレル入出力バスのシリアル伝送に用いる近接するアドレスバスまたはデータバスに近接するバスをシリアル通信時にグランドまたは電源ラインに保つことを特徴とする請求項１ないし５のいずれか一記載の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、産業設備の制御システムなどに使用される制御装置に関する。
【背景技術】
【０００２】
産業設備の制御システム、例えば上下水道システムや電鉄システムで使用される産業用のプログラミング可能な制御装置では、高信頼性と共に様々な入出力への対応や長期に亘っての適用が要求されている。
【０００３】
例えば、制御装置としてプログラマブルコントローラ（ＰＬＣ）を例にとれば、これらの入出力への対応は、ＣＰＵ（Central processing unit）とは別な入出力モジュールを組み合わせて対応する。
【０００４】
図７は従来のプログラマブルコントローラの入出力部分の構成図である。ＣＰＵモジュール１１のＣＰＵ１２は、入出力バスインタフェース１３を介してパラレル入出力バス１４に接続され、入出力バスインタフェース１３は、このパラレル入出力バス１４を介して複数の入出力モジュール１５とパラレル伝送による入出力を行う。
【０００５】
これらの制御装置は長期に亘って使用されることが多く、種類の多い入出力モジュール１５も同様に適用される。一方システムの拡張や性能向上の要求については、ＣＰＵ１２の性能・機能向上や新規の入出力モジュール１５を適用していくことが一般的であるが、既存の入出力モジュール１５も使用するのでパラレル入出力バス１４としては既存のものが必要となる。既存のパラレル入出バス１４を使用する場合は、そのバス性能上の制約を受け、装置全体としての入出力性能が抑えられる。
【０００６】
そこで、既存の入出力モジュール１５を利用できる形でバス性能を上げるために、新たな入出力バス１６を設けるようにしている。図８に示すように、ＣＰＵモジュール１１に既存の入出力バスインタフェース１３に加えて新入出力バスインタフェース１７を設け、既存の入出力モジュール１４の構造を維持した上で、新たな入出力バス１６を設ける。そして、その新たな入出力バス１６に高速の入出力モジュール１８を接続する構成としている。これにより、高速に入出力処理が行えるようにしている。
【０００７】
ここで、高速に入出力処理を行うものとして、計算機とプログラマブルコントローラとの間のデータ信号の送受信はデータ伝送手段で行い、計算機とプログラマブルコントローラとの間の制御信号の送受信は制御信号伝送手段で行い、計算機とプログラマブルコントローラとの間のお互いの割り込み要求を迅速に相手方に伝達し処理を移すようにするようにしたものがある（例えば、特許文献１参照）。
【特許文献１】特開平７−３３４２１０号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、特許文献１のものでは、計算機とプログラマブルコントローラとの間のお互いの割り込み要求を迅速に相手方に伝達し処理を移すものであるので、既存の入出力モジュールを残したままの処理ができるものではない。すなわち、制御装置のＣＰＵと入出力モジュールとを接続する入出力バス構成に関するものではない。
【０００９】
本発明の目的は、既存の入出力モジュールと入出力バスの物理構成を殆ど変えないで、高速な入出力モジュールの性能を既存の入出力バス性能の制限を受けないで入出力を行うことができる制御装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の制御装置は、ＣＰＵ及びパラレル入出力を行う入出力バスインタフェースを有したＣＰＵモジュールと、前記入出力バスインタフェースとの間でパラレル入出力バスを介してパラレル伝送による入出力を行う入出力モジュールとを備えたプログラマブルコントローラにおいて、前記パラレル入出力バスに接続され前記パラレル入出力バスの１または複数のアドレスバスまたはデータバスを用いシリアル伝送を行う高速の入出力モジュールと、前記ＣＰＵモジュールに設けられ高速の入出力モジュールとの間で前記パラレル入出力バスの１または複数のアドレスバスまたはデータバスを用いてパラレルバスサイクルよりも高速なシリアル伝送による入出力を行う高速シリアルバスインタフェースとを備えたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、既存の入出力モジュールと入出力バスの物理構成を殆ど変えないで、新たな高速な入出力モジュールとの入出力が可能になり、新たな入出力バス構成を持ったボードを製作しなくとも制御装置の性能向上を図れる。また一般の高速シリアル伝送を用いることで、拡張性と信号処理による入出力の耐ノイズ性や信頼性を確保することができ保守管理作業も不要になる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を説明する。図１は本発明の第１の実施の形態に係わる制御装置の入出力部分の構成図である。図１に示すように、ＣＰＵモジュール１１には既存の入出力バスインタフェース１３に加え、高速シリアルバスインタフェース１９が新たに設けられている。高速シリアルバスインタフェース１９は新たなバス２０を介して既存の入出力バス１４に接続されている。すなわち、高速シリアルバスインタフェース１９は、この新たなバス２０を介して既存の入出力バス１４のアドレスまたはデータバスのラインを共有経由して高速の入出力モジュール１８と接続されている。
【００１３】
高速シリアル伝送は既存のバスサイクルより速いものを用い、例えばEthernet（登録商標）やＵＳＢなどに準じたものを使用する。高速の入出力モジュール１８はシリアル入出力を持ち新たなシリアルバス２０経由でＣＰＵ１２との通信を行う。
【００１４】
既存の入出力動作はＣＰＵ１２から入出力バスインタフェース１３により入出力バス１４を制御して行われる。入出力バス１４は、一般にアドレスバスとデータバスと制御バスとから構成される。高速の入出力モジュール１８は入出力バス１４のアドレスバスまたはデータバスに接続されているので、ＣＰＵ１２が入出力モジュール１５をアクセスするときに新たなシリアルバス２０としての信号は変化するが、このときのバスサイクル周波数とは帯域が違う（低い）ので高速の入出力モジュール１８の信号としては取り込まれない。
【００１５】
一方、ＣＰＵ１２が高速の入出力モジュール１８をアクセスするときは、入出力バス１４のアドレスまたはデータ上にある新たなシリアルバス２０の信号は変化するが、入出力バス１４の制御信号によりアドレスまたはデータバスは開放かつ読み書きを禁止することができるので、入出力モジュール１５の信号として取り込まれない。
【００１６】
図２は、本発明の第１の実施の形態における制御装置の詳細構成図である。ＣＰＵモジュール１１の入出力バスインタフェース１３は、パラレルバス制御回路２１と、アドレスデータバッファ２２と、制御信号バッファ２３とを有し、既存のパラレル入出力を行う。一方、ＣＰＵモジュール１１の高速シリアルバスインタフェース１９は、シリアル通信用のシリアル通信制御回路２４とシリアルトランシーバ２５とを有し、シリアルトランシーバ２５は入出バス１４のアドレスバスまたはデータバスに接続される。ＣＰＵモジュール１１と既存の入出力モジュール１５との接続は、ＣＰＵ１２からパラレルバス制御回路２１を介し、アドレスバスとデータバスと制御バスとからなる入出力バス１４を介して入出力を行う。
【００１７】
入出力モジュール１５は、入出力回路２６、パラレルバス制御回路２７、アドレスデータバッファ２８、制御信号バッファ２９を有し、また、高速の入出力モジュール１８は、入出力回路３０、シリアル通信制御回路３１、シリアルトランシーバ３２を有している。新たな高速の入出力モジュール１８とＣＰＵモジュール１１との入出力はシリアルの通信で行う。ＣＰＵ１２はシリアル通信制御回路（マスター）２４からシリアルトランシーバ２５を介し、アドレスバスまたはデータバスに接続される。高速の入出力モジュール１８はシリアル通信回路（スレーブ）３１よりシリアルトランシーバ３２を介し同じくアドレスバスまたはデータバス内の特定のバス３３に接続され相互に通信を行う。
【００１８】
制御装置のＣＰＵモジュール１１は入出力モジュール１５、高速の入出力モジュール１８から入力情報を受取り、それを演算処理しその結果を出力する。よって、これらはＣＰＵ１２の管理下で動作を行う。既存のパラレル入出力において、例えば１ＭＨｚ程度の制御バスサイクルでアドレスまたはデータを制御した場合、アドレスバスまたはデータバスの変化により、高速の入出力モジュール１８のシリアル通信制御回路３１入力は変化するが、例えば１０ＭＨｚのEthernet（登録商標）を用いれば、接続要求に該当する周波数での信号発信は無いので、通信が確立されず処理は行われない。
【００１９】
一方、ＣＰＵ１２は高速の入出力モジュール１８のシリアル通信制御回路３１とアドレスバスまたはデータバスの一部の特定のバス３３を使って通信を行うが、制御バス３４にて動作を禁止できるので誤った処理は行われない。これら作用にて既存の入出力バス１４上で高速なシリアル通信を行うことができる。
【００２０】
第１の実施の形態によれば、高速の入出力モジュール１８はアドレスバスまたはデータバスの一部の特定のバス３３を使ってＣＰＵモジュール１１と通信を行うので、既存の入出力モジュールと入出力バスの物理構成を殆ど変ることなく、新たな高速な入出力モジュールとの入出力が可能になる。
【００２１】
次に、本発明の第２の実施の形態を説明する。図３は本発明の第２の実施の形態に係わる制御装置の入出力部分の構成図である。図３では、入出力バスインタフェース１３、入出力モジュール１５、制御バス３４の記載を省略している。この第２の実施の形態は、第１の実施の形態に対し、高速シリアルバスインタフェース１９は複数のシリアル伝送チャンネルを有し、それらを各々のパラレル入出力バス１４に配置し、１または複数個の高速の入出力モジュール１８とパラレルバスサイクルよりも高速なシリアル伝送による入出力を行うようにしたものである。すなわち、第１の実施の形態では、シリアルバスは１本ないしは１組で行ったが、図３の第２の実施の形態では複数のシリアルバスとして２チャンネルを設けたものである。図２と同一要素には同一符号を付し重複する説明は省略する。
【００２２】
図３において、高速シリアルバスインタフェース１９のシリアル通信制御回路２４は、２個のシリアル伝送チャンネルＣＨ１、ＣＨ２を有し、各々シリアルトランシーバ２５ａ、２５ｂは、入出力バス１４のアドレスバス及びデータバスの２組のＣＨ１、ＣＨ２ラインに接続される。高速の入力モジュール１８ａ、１８ｂは、各々スイッチまたはモジュール位置などから定まる入出力切替回路３５の選択により、それぞれＣＨ１、ＣＨ２に接続され、ＣＰＵモジュール１１とは１対１で通信する構成をとることができる。
【００２３】
図３では、高速の入力モジュール１８ａはシリアル伝送チャンネルＣＨ１を選択しており、高速の入力モジュール１８ｂはシリアル伝送チャンネルＣＨ２を選択している場合を示している。入出力切替回路３５により、シリアル伝送チャンネルＣＨ１、ＣＨ２の接続を切り替えることになる。
【００２４】
以上の説明では、シリアル通信制御回路２４が２個のシリアル伝送チャンネルＣＨ１、ＣＨ２を有した場合について説明したが、図４に示すように、シリアル伝送チャンネルＣＨ１、ＣＨ２に代えて、シリアル通信制御回路２４に２ポートのハブ３６を設けるようにしてもよい。この場合にも、図３の場合と同様に各々の高速入出力モジュール１８ａ、１８ｂとシリアル通信ができる。
【００２５】
また、シリアル通信制御回路２４に２ポートのハブ３６を設けることに代えて、図５に示すように、高速の入出力モジュール１８にハブ機能を設けるようにしてもよい。すなわち、各々の高速の入出力モジュール１８ａ、１８ｂにハブ３７を設け、ハブ３７の一部のポートを自己の入出力用に用い、残りのポートを他の高速の入出力モジュールとの通信用に用いる。
【００２６】
図５において、ＣＰＵモジュール１１からのシリアルバスはＣＨ１のみで、各高速の入出力モジュール１８ａ、１８ｂに２ポートのハブ３７を設けている。ハブ３７の１ポートをその高速の入出力モジュール１８ａ、１８ｂの入出力用に割り当て、残りのポートを他の高速の入出力モジュール１８ａ、１８ｂやＣＰＵモジュール１１との通信用に割り当てる。図５では、ＣＰＵモジュール１１は高速の入出力モジュール１８ａとの通信はＣＨ１で、また高速の入出力モジュール１８ｂとの通信はＣＨ２とＣＨ１とを経由して行われている。
【００２７】
一方、パラレル入出力バス１４のシリアル伝送に用いる近接するアドレスバスまたはデータバスに近接するバスをシリアル通信時にグランドまたは電源ラインに保つようにする。図６に示すように、ＣＰＵモジュール１１にガードドライブ３８を設け、入出力バス１４のシリアル信号が伝送されるバス３９の回りのバス４０にガードドライブ３８を接続し、シリアル通信中はガードドライブ３８によりラインレベルをグランドや電源ラインなど一定に保った構成にして耐ノイズ性の向上を図っている。
【００２８】
第２の実施の形態によれば、第１の実施の形態の効果に加え、一般の高速シリアル伝送を用いることができ、拡張性と信号処理による入出力の耐ノイズ性や信頼性を確保することができ保守管理作業も不要になる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施の形態に係わる制御装置の入出力部分の構成図。
【図２】本発明の第１の実施の形態における制御装置の詳細構成図。
【図３】本発明の第２の実施の形態に係わる制御装置の入出力部分の構成図。
【図４】本発明の第２の実施の形態に係わる制御装置の入出力部分の他の一例の構成図。
【図５】本発明の第２の実施の形態に係わる制御装置の入出力部分の別の他の一例の構成図。
【図６】本発明の第２の実施の形態に係わる制御装置の入出力部分のさらに別の他の一例の構成図。
【図７】従来のプログラマブルコントローラの入出力部分の構成図。
【図８】従来のプログラマブルコントローラの入出力部分の他の一例の構成図。
【符号の説明】
【００３０】
１１…ＣＰＵモジュール、１２…ＣＰＵ、１３…入出力バスインタフェース、１４…パラレル入出力バス、１５…入出力モジュール、１６…新たな入出力バス、１７…新入出力バスインタフェース、１８…高速の入出力モジュール、１９…高速シリアルバスインタフェース、２０…シリアルバス、２１…パラレルバス制御回路、２２…アドレスデータバッファ、２３…制御信号バッファ、２４…シリアル通信制御回路、２５…シリアルトランシーバ、２６…入出力回路、２７…パラレルバス制御回路、２８…アドレスデータバッファ、２９…制御信号バッファ、３０…入出力回路、３１…シリアル通信制御回路、３２…シリアルトランシーバ、３３…特定のバス、３４…制御バス、３５…入出力切替回路、３６…ハブ、３７…ハブ、３８…ガードドライブ、３９…バス、４０…バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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