(57)【要約】【課題】ビットライン用金属配線と電源電圧印加用金属配線とを相互分離させた相変化記憶素子及びその製造方法を提供すること。【解決手段】半導体基板２１、半導体基板２１内にＴ字形のアクティブ領域を画定するように形成された素子分離膜２３、半導体基板２１のアクティブ領域２２上に形成されたワードライン２４、アクティブ領域２２内にワードライン２４を挟んで形成されたソース領域及びドレイン領域、ソース領域に形成された第１金属パッド及びドレイン領域に形成された第２金属パッド、第１金属パッド上に形成された下部電極、相変化膜及び上部電極の積層構造を有するＰＣＭセル、ワードライン２４と直交する方向に配置され、ＰＣＭセルの上部電極とコンタクトした信号センシング用のビットライン用第１金属配線２８、及びワードライン２４と直交する方向に配置され、第２金属パッドとコンタクトした電源電圧印加用第２金属配線を備えている。【選択図】図２Ｄ
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【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板内にＴ字形のアクティブ領域を画定するように形成された素子分離膜と、
前記半導体基板の前記アクティブ領域上に形成されたワードラインと、
前記アクティブ領域内に、前記ワードラインを挟んで形成されたソース領域及びドレイン領域と、
前記ソース領域に形成された第１金属パッド及び前記ドレイン領域に形成された第２金属パッドと、
前記第１金属パッド上に形成された下部電極、相変化膜及び上部電極の積層構造を有するＰＣＭセルと、
前記ワードラインと直交する方向に配置され、前記ＰＣＭセルの前記上部電極とコンタクトした信号センシング用のビットライン用第１金属配線と、
前記ワードラインと直交する方向に配置され、前記第２金属パッドとコンタクトした電源電圧印加用第２金属配線とを備えることを特徴とする相変化記憶素子。
【請求項２】
前記ワードラインが、前記アクティブ領域上に、前記アクティブ領域との接触面積を広くするための屈折部を有することを特徴とする請求項１に記載の相変化記憶素子。
【請求項３】
前記ワードラインを含むソース／ドレイン領域と、前記第１金属パッド及び前記第２金属パッドとの間に形成された層間絶縁膜と、該層間絶縁膜内に位置し、前記ソース領域と前記第１金属パッドとの間を接続する第１タングステンプラグ、及び前記ドレイン領域と前記第２金属パッドとの間を接続する第２タングステンプラグとを、さらに備えることを特徴とする請求項１に記載の相変化記憶素子。
【請求項４】
前記第２金属パッドが、前記第１金属パッドより大きいことを特徴とする請求項１に記載の相変化記憶素子。
【請求項５】
前記第１金属パッド及び前記第２金属パッドを覆うように、前記層間絶縁膜上に形成された第１酸化膜を、さらに備えることを特徴とする請求項３に記載の相変化記憶素子。
【請求項６】
前記下部電極が、前記第１酸化膜内に形成されており、形状がプラグ形であることを特徴とする請求項５に記載の相変化記憶素子。
【請求項７】
前記第１酸化膜上に、前記ＰＣＭセルを覆うように形成された第２酸化膜を、さらに備えることを特徴とする請求項５に記載の相変化記憶素子。
【請求項８】
前記電源電圧印加用第２金属配線の幅が、前記ビットライン用第１金属配線より広いことを特徴とする請求項１に記載の相変化記憶素子。
【請求項９】
半導体基板内に、Ｔ字形のアクティブ領域を画定する素子分離膜を形成するステップと、
前記半導体基板のアクティブ領域上にワードラインを形成するステップと、
前記アクティブ領域内に、前記ワードラインを挟み、ソース領域及びドレイン領域を形成するステップと、
前記ワードラインを覆うように、前記半導体基板の全面に層間絶縁膜を形成するステップと、
前記ソース領域上の前記層間絶縁膜内に第１タングステンプラグを形成するとともに、前記ドレイン領域上の前記層間絶縁膜内に第２タングステンプラグを形成するステップと、
前記第１タングステンプラグ上にドット形の第１金属パッドを形成するとともに、前記第２タングステンプラグ上にドット形の第２金属パッドを形成するステップと、
前記第１金属パッド及び前記第２金属パッドを覆うように、前記層間絶縁膜上に第１酸化膜を形成するステップと、
前記第１酸化膜内に前記第１金属パッドとコンタクトするプラグ形の下部電極を形成するステップと、
前記下部電極を含む前記第１酸化膜上に、相変化膜及び上部電極を順に積層することによりＰＣＭセルを形成するステップと、
前記ＰＣＭセルを覆うように、前記第１酸化膜上に第２酸化膜を形成するステップと、
前記第２酸化膜上に、前記ソース領域とコンタクトした前記ＰＣＭセルの前記上部電極とコンタクトするビットライン用第１金属配線、及び前記ドレイン領域とコンタクトした前記第２金属パッドとコンタクトする電源電圧印加用第２金属配線を形成するステップとを含むことを特徴とする相変化記憶素子の製造方法。
【請求項１０】
前記ワードラインのうち、前記アクティブ領域上に位置する部分に、前記アクティブ領域との接触面積を広くするための屈折部を形成することを特徴とする請求項９に記載の相変化記憶素子の製造方法。
【請求項１１】
前記第２金属パッドを、前記第１金属パッドより大きく形成することを特徴とする請求項９に記載の相変化記憶素子の製造方法。
【請求項１２】
前記電源電圧印加用第２金属配線の幅を、前記ビットライン用第１金属配線の幅より広く形成することを特徴とする請求項９に記載の相変化記憶素子の製造方法。
【請求項１３】
前記ビットライン用第１金属配線及び前記電源電圧印加用第２金属配線を、ワードラインと直交する方向に形成することを特徴とする請求項９に記載の相変化記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化記憶素子及びその製造方法に関し、より詳しくは、ビットライン用第１金属配線と電源電圧印加用第２金属配線とを相互に分離させた相変化記憶素子及びその製造方法に関する。
【背景技術】
【０００２】
一般に、記憶素子は、電源が遮断されると入力された情報が消失する揮発性ＲＡＭ（Random Access Memory）と、電源が遮断されても入力された情報が記憶された状態を維持する不揮発性ＲＯＭ（Read Only Memory）とに大別される。揮発性ＲＡＭとしては、ＤＲＡＭ及びＳＲＡＭが挙げられ、不揮発性ＲＯＭとしては、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）などのフラッシュメモリが挙げられる。
【０００３】
上記ＤＲＡＭは、よく知られているように非常に優れた記憶素子ではあるが、高い電荷格納性能が要求されるので、広い電極表面積を必要とする。そのため、ＤＲＡＭの高集積化が困難という欠点がある。
【０００４】
一方、フラッシュメモリは、２つのゲートが積層された構造を有しているので、電源電圧に比べて高い動作電圧が要求される。そのため、書込及び消去動作に必要な電圧を発生させるための昇圧回路が必要であるので、高集積化が困難という欠点がある。
【０００５】
上記問題点を解決するために、不揮発性記憶素子としての特性を有するとともに高集積化が可能で、さらに、構造が簡素という特徴を有する新たな記憶素子を開発するために多くの研究開発が進められている。その解決策の一例として、最近、相変化記憶素子（Phase Change Memory device）が提案された。
【０００６】
相変化記憶素子は、下部電極と上部電極との間の電流により、電極間に配置された相変化膜が結晶状態と非晶質状態とに相変化するようになっており、結晶質と非晶質との間の抵抗値の差を利用して、セルに格納された情報を判別する機能を有している。
【０００７】
この相変化記憶素子では、相変化膜としてカルコゲナイド（Chalcogenide）膜が用いられる。カルコゲナイド膜は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）からなる化合物の膜である。カルコゲナイド膜に電圧が印加され電流が流れるとジュール熱が発生し、発生したジュール熱により、カルコゲナイド膜が非晶質状態と結晶質状態との間で相変化する。この際、カルコゲナイド膜の比抵抗は、非晶質状態の方が結晶質状態より高いという特徴がある。そのために、書込及び読取モードにおいて相変化膜を流れる電流を感知して、相変化記憶セルに格納された情報が論理'１'なのか、または、論理'０'なのかを判別することができる。
【０００８】
図１は、従来の相変化記憶素子の構成を示す断面図である。図１に示されているように、素子分離膜により画定された半導体基板１のアクティブ領域上にゲート４が形成されており、ゲート４の両側における基板１の表層部には、接合領域（図示していない）が形成されている。基板１の全面上には、ゲート４を覆うように層間絶縁膜５が形成されている。また、層間絶縁膜５内の所定の部分に、第１タングステンプラグ６ａ及び第２タングステンプラグ６ｂが形成されており、それぞれＰＣＭ（Phase Change Material）セルが形成される領域と、接地電圧（Ｖｓｓ）が印加される領域とに対応している。
【０００９】
また、第１タングステンプラグ６ａ及び第２タングステンプラグ６ｂを含む層間絶縁膜５上には、第１酸化膜７が形成されている。さらに、ダマシン法を利用して、ドット形の金属パッド８及びバー形の接地ライン９が、それぞれ所定の領域に形成されている。金属パッド８は、ＰＣＭセル形成領域に対応して形成され、ＰＣＭセルと第１タングステンプラグ６ａとの間のコンタクトを提供している。接地電圧が印加される接地ライン９は、第２タングステンプラグ６ｂとコンタクトしている。
【００１０】
金属パッド８及び接地ライン９を含む第１酸化膜７上には、第２酸化膜１０が形成されており、第２酸化膜１０内におけるＰＣＭセルに対応する領域には、金属パッド８とＰＣＭセルとをコンタクトするプラグ形の下部電極コンタクト１１が形成されている。
【００１１】
第２酸化膜１０上には、パターニングされたＰＣＭ膜１２及び上部電極１３が積層されており、プラグ形の下部電極コンタクト１１とその上に積層されたＰＣＭ膜１２及び上部電極１３とによりＰＣＭセルが構成されている。
【００１２】
さらに、ＰＣＭセルを覆うように、第２酸化膜１０上に第３酸化膜１４が形成されており、第３酸化膜１４上には上部電極１３とコンタクトした金属配線１５が形成されている。
【００１３】
一方、図示していないが、金属配線１５の形成時には、電源電圧（Ｖｄｄ）が印加されるセルトランジスタのドレインとコンタクトして、電源電圧印加用金属配線が形成される。
【００１４】
上記従来の相変化記憶素子の場合には、ＰＣＭセルの上部電極１３上のビットライン用金属配線１５とともに、電源電圧（Ｖｄｄ）が印加されるセルトランジスタのドレインの上部に、電源電圧用金属配線を形成しなければならない。そのために、相変化記憶素子のレイアウトが非常に複雑であるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上記従来の技術における問題点を解決するためになされたものであって、ビットライン用金属配線と電源電圧印加用金属配線とを相互分離させた相変化記憶素子及びその製造方法を提供することをその目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明に係る相変化記憶素子は、半導体基板と、前記半導体基板内にＴ字形のアクティブ領域を画定するように形成された素子分離膜と、前記半導体基板のアクティブ領域上に形成されたワードラインと、前記アクティブ領域内に、前記ワードラインを挟んで形成されたソース領域及びドレイン領域と、前記ソース領域に形成された第１金属パッド及び前記ドレイン領域に形成された第２金属パッドと、前記第１金属パッド上に形成された下部電極、相変化膜及び上部電極の積層構造を有するＰＣＭセルと、前記ワードラインと直交する方向に配置され、前記ＰＣＭセルの前記上部電極とコンタクトした信号センシング用のビットライン用第１金属配線と、前記ワードラインと直交する方向に配置され、前記第２金属パッドとコンタクトした電源電圧印加用第２金属配線とを備えることを特徴としている。
【００１７】
また、上記本発明に係る相変化記憶素子は、前記ワードラインを含む前記ソース領域及び前記ドレイン領域と、前記第１金属パッド及び第２金属パッドとの間に形成された層間絶縁膜と、該層間絶縁膜内に位置し、前記ソース領域と前記第１金属パッドとの間を接続する第１タングステンプラグ、及び前記ドレイン領域と前記第２金属パッドとの間を接続する第２タングステンプラグとを、さら備えることが好ましい。
【００１８】
また、本発明に係る相変化記憶素子は、前記第１金属パッド及び前記第２金属パッドを覆うように、前記層間絶縁膜上に形成された第１酸化膜を、さらに備えることが好ましい。
【００１９】
また、本発明に係る相変化記憶素子は、前記第１酸化膜上に、前記ＰＣＭセルを覆うように形成された第２酸化膜をさらに備えること、前記ワードラインは、前記アクティブ領域上に、前記アクティブ領域との接触面積を広くするための屈折部を備えること、前記第２金属パッドは、第１金属パッドより大きいこと、前記下部電極は、前記第１酸化膜内に形成されており、形状がプラグ形であること、前記電源電圧印加用第２金属配線の幅は、前記ビットライン用第１金属配線の幅より広いことが好ましい。
【００２０】
また、前述の目的を達成するために、本発明に係る相変化記憶素子の製造方法は、半導体基板内にＴ字形のアクティブ領域を画定する素子分離膜を形成するステップと、前記半導体基板のアクティブ領域上にワードラインを形成するステップと、前記アクティブ領域内に、前記ワードラインを挟み、ソース領域及びドレイン領域を形成するステップと、前記ワードラインを覆うように、前記半導体基板の全面に層間絶縁膜を形成するステップと、前記ソース領域上の前記層間絶縁膜内に第１タングステンプラグを形成するとともに、前記ドレイン領域上の前記層間絶縁膜内に第２タングステンプラグを形成するステップと、前記第１タングステンプラグ上にドット形の第１金属パッドを形成するとともに、前記第２タングステンプラグ上にドット形の第２金属パッドを形成するステップと、前記第１金属パッド及び第２金属パッドを覆うように、前記層間絶縁膜上に第１酸化膜を形成するステップと、前記第１酸化膜内に前記第１金属パッドとコンタクトするプラグ形の下部電極を形成するステップと、前記下部電極を含む前記第１酸化膜上に、相変化膜及び上部電極を順に積層することによりＰＣＭセルを形成するステップと、前記ＰＣＭセルを覆うように、前記第１酸化膜上に第２酸化膜を形成するステップと、前記第２酸化膜上に、前記ソース領域とコンタクトした前記ＰＣＭセルにおける前記上部電極とコンタクトするビットライン用第１金属配線、及び前記ドレイン領域とコンタクトした前記第２金属パッドとコンタクトする電源電圧印加用第２金属配線を形成するステップとを含むことを特徴としている。
【発明の効果】
【００２１】
本発明に係る相変化記憶素子又は本発明に係る相変化記憶素子の製造方法によれば、従来の相変化記憶素子に対してレイアウトが変更されているので、ＰＣＭセルが位置するソース領域上には、信号センシング用のビットライン用第１金属配線が形成され、セルトランジスタの電源電圧（Ｖｄｄ）が印加されるドレイン領域上には、電源電圧印加用第２金属配線が形成された構成となっている。そのために、ビットライン用第１金属配線と電源電圧印加用第２金属配線とを分離して安定的に形成することができる。
【００２２】
また、電源電圧印加用第２金属配線の幅を、信号センシング用のビットライン用第１金属配線の幅より広くすることができるので、相変化記憶素子における電圧降下現象が抑制される。その結果、ＰＣＭ膜の相変化に必要な書込電流がすべてのセルで均一になり、特性が改善された相変化記憶素子を得ることができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付する図面を参照し、本発明の好ましい実施形態に係る相変化記憶素子及びその製造方法を詳細に説明する。
【００２４】
本発明に係る相変化記憶素子の基本的構成は次の通りである。すなわち、従来の技術に係る相変化記憶素子のレイアウトが変更されており、ＰＣＭセルが位置するソース領域上に信号のセンシングに用いられるビットライン用第１金属配線が形成され、セルトランジスタの電源電圧（Ｖｄｄ）が印加されるドレイン領域上に電源電圧印加用第２金属配線が形成されている。このような配置により、ビットライン用第１金属配線と電源電圧印加用第２金属配線とが相互に分離して形成され、第１金属配線及び第２金属配線を安定的に形成することができる。
【００２５】
また、本発明に係る相変化記憶素子の場合には、電源電圧印加用第２金属配線の幅が、信号センシング用のビットライン用第１金属配線の幅より広い。そのために、電圧降下が抑制され、ＰＣＭ膜の相変化に必要な書込電流を、すべてのセルで均一にすることができる。
【００２６】
図２Ａ〜図２Ｄは、本発明の実施形態に係る相変化記憶素子の製造方法を説明するための図であり、製造工程の各段階における素子の構成を示す平面図である。
【００２７】
図２Ａは、半導体基板上にワードラインを形成した段階における素子の構成を示す平面図である。図２Ａに示したように、半導体基板２１内に、アクティブ領域２２を画定する素子分離膜２３を形成する。このアクティブ領域２２のパターンは、通常の「一の字形」ではなく、変形した台形、すなわち、底辺側の両端が底辺方向に突出した「Ｔ字形台形」、全体的には「Ｔ字形」になっている。
【００２８】
次に、アクティブ領域２２が形成された基板２１上に、公知の方法によって、アクティブ領域２２の所定部分を通り、「Ｔ字」方向に延びる複数のゲート、すなわち、ワードライン２４を形成する。このワードライン２４は、直線形でなく、アクティブ領域２２部に屈折部を有する形状となっている。
【００２９】
次に、図示していないが、高濃度の不純物をイオン注入することにより、アクティブ領域２２内に、ワードライン２４を挟みソース領域及びドレイン領域を形成する。これらの処理によって、セルトランジスタが形成される。
【００３０】
ここで、実施の形態に係る相変化記憶素子の場合には、アクティブ領域が「一の字形」ではなく「Ｔ字形」又は「Ｔ字形台形」になっている。また、ワードライン２４も直線形ではなく、アクティブ領域２２上に屈折部を有する形状になっている。このような変更が加えられているので、アクティブ領域２２とワードライン２４との間の接触面積が広い。そのため、セルトランジスタのチャンネル幅が従来のものより増加し、ソース領域とドレイン領域との間の電流量を増加させることができるという効果が得られる。その結果、ＰＣＭ膜が結晶質から非晶質、または、非晶質から結晶質へ相変化する速度が速くなり、相変化記憶素子の動作速度を向上させることができる。
【００３１】
図２Ｂは、ソース領域上に第１金属パッド、ドレイン領域上に第２金属パッド形成した段階における素子の構成を示す平面図である。図示していないが、ワードライン２４を覆うように、基板２１の全面に層間絶縁膜を形成した後、その表面を平坦化する。次に、ＰＣＭセルが形成されるソース領域上及び電源電圧（Ｖｄｄ）が印加されるドレイン領域上の層間絶縁膜部を選択的にエッチングした後、タングステン膜を形成し、化学的機械的研磨（ＣＭＰ）を順に実施する。これらの処理により、ＰＣＭセルが形成されるソース領域上の層間絶縁膜内に第１タングステンプラグ、電源電圧が印加されるドレイン領域上の層間絶縁膜内に第２タングステンプラグを形成する。
【００３２】
次に、第１及び第２タングステンプラグを含む層間絶縁膜上に金属膜を形成した後、金属膜をパターニングすることにより、図２Ｂに示したように、第１タングステンプラグ上にドット形の第１金属パッド２５、第２タングステンプラグ上にドット形の第２金属パッド２６を形成する。
【００３３】
ここで、電源電圧が印加されるドレイン領域上の第２金属パッド２６の面積は、ＰＣＭセルが形成されるソース領域上の第１金属パッド２５の面積より広くする。これは、ＰＣＭセルが形成されるソース領域の第１金属パッド２５は、下部電極コンタクトが１００ｎｍ以下であるので面積を広くする必要がないが、電源電圧が印加されるドレイン領域の第２金属パッド２６には後続の工程で金属コンタクトを形成しなければならないからである。したがって、電源電圧が印加されるドレイン領域上の第２金属パッド２６は、第１金属パッド２５に対して相対的に大きいことが好ましい。
【００３４】
図２Ｃは、第１金属パッド部に第１コンタクトホール、第２金属パッド部に第２コンタクトホールを形成した段階における素子の構成を示す平面図である。図示していないが、第１金属パッド２５及び第２金属パッド２６を含む層間絶縁膜上に第１酸化膜を形成した後、その表面を平坦化する。
【００３５】
次に、図示してはいないが、ＰＣＭセルが形成される領域上の第１酸化膜部を選択的にエッチングすることにより、第１金属パッド２５を露出させたコンタクトホールを形成する。その後、コンタクトホール内に導電膜を埋め込むことにより、プラグ形の下部電極、すなわち、下部電極コンタクトを形成する。次に、下部電極コンタクト上に、ＰＣＭ膜及び上部電極を順に形成することにより、下部電極コンタクト、ＰＣＭ膜及び上部電極が積層された構造を有するＰＣＭセルを形成する。
【００３６】
次に、図示していないが、ＰＣＭセルを覆うように第１酸化膜上に第２酸化膜を形成した後、その表面を平坦化する。次に、第２酸化膜のうち所定の部分を選択的にエッチングして、ＰＣＭセルの上部電極を露出させた第１コンタクトホール２７ａ及び電源電圧が印加される領域の第２金属パッド２６を露出させた第２コンタクトホール２７ｂを形成する。
【００３７】
図２Ｄは、ビットライン用第１金属配線及び電源電圧印加用第２金属配線を形成した段階における素子の構成を示す平面図である。図示していないが、第１コンタクトホール２７ａ及び第２コンタクトホール２７ｂを埋め込むように、第２酸化膜上に金属膜を形成した後、公知の方法により金属膜をパターニングする。次に、図２Ｄに示したように、第１コンタクトホール２７ａを介してＰＣＭセルの上部電極とコンタクトする信号センシング用のビットライン用第１金属配線２８及び第２コンタクトホールを介して第２金属パッドとコンタクトし、ドレイン領域に電源電圧を印加するための電源電圧印加用第２金属配線２９を形成する。
【００３８】
この際、ビットライン用第１金属配線２８及び電源電圧印加用第２金属配線２９は、いずれもワードライン２４と直交する方向に形成し、特に、電源電圧印加用第２金属配線２９の幅は、ビットライン用第１金属配線２８の幅より広く形成する。
【００３９】
ここで、上記実施の形態に係る相変化記憶素子の場合には、電源電圧印加用第２金属配線２９が、アクティブ領域２２内において、ワードライン２４と平行する方向、すなわち、ビットライン用第１金属配線２８と直交する方向に形成されているドレイン領域とコンタクトするように形成される。そのため、ビットライン用第１金属配線２８と電源電圧印加用第２金属配線２９とを分離して形成することができるとともに、電源電圧印加用第２金属配線２９の幅を、信号センシングに用いられるビットライン用第１金属配線２８の幅より広くすることができる。
【００４０】
以上、実施の形態により本発明を説明したが、本発明は実施の形態に限定されるものではなく、本発明が属する技術分野における通常の知識を有する者であれば、本発明の技術思想から逸脱しない範囲内で様々な改良及び変更を行うことが可能であり、それらも本発明の技術的範囲に属することが理解されるはずである。
【図面の簡単な説明】
【００４１】
【図１】従来の相変化記憶素子の構成を示す断面図である。
【図２Ａ】本発明の実施形態に係る相変化記憶素子の製造方法を説明するための図であり、半導体基板上にワードラインを形成した段階における素子の構成を示す平面図である。
【図２Ｂ】本発明の実施形態に係る相変化記憶素子の製造方法を説明するための図であり、ソース領域上に第１金属パッド、ドレイン領域上に第２金属パッド形成した段階における素子の構成を示す平面図である。
【図２Ｃ】本発明の実施形態に係る相変化記憶素子の製造方法を説明するための図であり、第１金属パッド部に第１コンタクトホール、第２金属パッド部に第２コンタクトホールを形成した段階における素子の構成を示す平面図である。
【図２Ｄ】本発明の実施形態に係る相変化記憶素子の製造方法を説明するための図であり、ビットライン用第１金属配線及び電源電圧印加用第２金属配線を形成した段階における素子の構成を示す平面図である。
【符号の説明】
【００４２】
２１    半導体基板
２２    アクティブ領域
２３    素子分離膜
２４    ワードライン
２５    第１金属パッド
２６    第２金属パッド
２７ａ    第１コンタクトホール
２７ｂ    第２コンタクトホール
２８    ビットライン用第１金属配線
２９    電源電圧印加用第２金属配線
【図１】
2006332671.tif 000003
【図２Ａ】
2006332671.tif 000004
【図２Ｂ】
2006332671.tif 000005
【図２Ｃ】
2006332671.tif 000006
【図２Ｄ】
2006332671.tif 000007