(57)【要約】【課題】多雑音環境であったり、サンプリング周期に同期して雑音が発生しやすい状況下においても、その雑音信号を誤入力しない半導体集積回路を提供する。【解決手段】半導体集積回路は、サンプリング部と、遅延部と、第１演算部と、第２演算部とを具備する。サンプリング部は、外部から入力される入力信号をクロック信号に同期してサンプリングし、第１信号として出力する。遅延部は、第１信号をクロック信号に基づいて遅延させ、第２信号として出力する。第１演算部は、第１信号と第２信号に基づいて、入力信号が所定の時間以上信号レベルが持続しているか否かを演算する。所定の時間以上信号レベルが持続するとき、第１演算部は、所定の時間以上持続する信号レベルを有する出力信号をクロック信号に同期して出力する。第２演算部は、入力信号と出力信号とに基づいて、サンプリング部を非同期に制御する。【選択図】  図４
2006332945.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される入力信号をクロック信号に同期してサンプリングし、第１信号として出力するサンプリング部と、
前記第１信号を前記クロック信号に基づいて遅延させ、第２信号として出力する遅延部と、
前記第１信号と前記第２信号に基づいて前記入力信号が所定の時間以上信号レベルが持続しているか否かを演算し、所定の時間以上信号レベルが持続するときに前記所定の時間以上持続する信号レベルを有する出力信号を前記クロック信号に同期して出力する第１演算部と、
前記入力信号と前記出力信号とに基づいて前記サンプリング部を非同期に制御する第２演算部と
を具備する
半導体集積回路。
【請求項２】
前記サンプリング部は第１フリップフロップを備え、
前記第１フリップフロップは、前記第２演算部により制御され、
非同期に論理“真”に対応する信号レベルを出力するセット状態と、
非同期に論理“偽”に対応する信号レベルを出力するリセット状態と
を有する
請求項１に記載の半導体集積回路。
【請求項３】
前記第２演算部は、前記入力信号の信号レベルと前記出力信号の信号レベルとが一致したとき、前記サンプリング部を制御して前記第１信号の信号レベルを一致した信号レベルと同じ信号レベルに設定させる
請求項１または請求項２に記載の半導体集積回路。
【請求項４】
前記第２演算部は、
前記入力信号と前記出力信号との論理積を算出する論理積回路と、
前記入力信号と前記出力信号との論理和を算出する論理和回路と
を備え、
前記論理積回路は、前記入力信号と前記出力信号との信号レベルが論理“真”に一致したことを検出したとき、前記サンプリング部を前記セット状態にし、
前記論理和回路は、前記入力信号と前記出力信号との信号レベルが論理“偽”に一致したことを検出したとき、前記サンプリング部を前記リセット状態にする
請求項１から請求項３のいずれかに記載の半導体集積回路。
【請求項５】
前記遅延部は、前記クロック信号に応答して前記第１信号をサンプリングし、前記第２信号を出力する第２フリップフロップを備える
請求項１から請求項４のいずれかに記載の半導体集積回路。
【請求項６】
前記遅延部は、多段接続される複数のフリップフロップを備え、
前記複数のフリップフロップのうち初段のフリップフロップは、前記クロック信号に応答して前記第１信号をサンプリングし、
前記複数のフリップフロップのうち最終段のフリップフロップは、前記クロック信号に応答して前記第２信号を出力する
請求項１から請求項４のいずれかに記載の半導体集積回路。
【請求項７】
前記第１演算部は、
前記第１信号と前記第２信号とに基づいて前記入力信号が所定の時間以上信号レベルが持続しているか否かを演算する組み合せ回路と、
前記組み合せ回路の出力を前記クロック信号に応答してサンプリングし、前記出力信号を出力する第３フリップフロップと
を備える
請求項１から請求項６のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にその入力回路に関する。
【背景技術】
【０００２】
入力信号に重畳する雑音信号を除去するために入力端子の前段にＣＲフィルタを挿入する方法は良く知られている。ＣＲフィルタは、雑音が重畳する入力信号の高周波成分を除去し、雑音信号より低い周波数の入力信号を分離抽出する。そのため、入力信号や雑音信号の特性に応じてＣＲフィルタの時定数を選択しなければならない。また、フィルタのカットオフ特性を急峻にしなければならないことも多く、部品点数も増加する。そのため、入力信号の持続時間に基づいて有効な入力信号であるか、雑音信号であるかを判定する回路が用いられることも多い。例えば、特開平７−３８５３５号公報に開示される回路や、特開２００１−２１１０５７号公報に開示される回路が知られる。
【０００３】
特開平７−３８５３５号公報に開示される回路は、非同期シリアル符号伝送方式に設けた復調回路のデータ入力側に設置されるものであり、単発性の雑音を除去する回路である。このノイズ除去回路は、Ｄ型フリップフロップを４回路有している。Ｄ型フリップフロップ(１)は、入力データがゼロのときクロックの立ち上がりによりオフされ、このオフのとき単発ノイズが発生するとクロックの立ち上がりによりオンされるとともに、次のクロックの立ち上がりによりオフされる。Ｄ型フリップフロップ(２)は、Ｄ型フリップフロップ(１)の単発ノイズの発生によるオンによりオフされるとともに、フリップフロップ(１)のオフによりオンされる。Ｄ型フリップフロップ(３)は、Ｄ型フリップフロップ(１)及びＤ型フリップフロップ(２)の出力とエクスクルーシブオアの出力によりクリアされるとともに、クロックの立ち下がりで分周し、その出力でサンプリングクロックを生成する。Ｄ型フリップフロップ(４)は、Ｄ型フリップフロップ(１)の出力をサンプリングクロックで同期をとり出力し、復調回路へ入力する。
【０００４】
特開２００１−２１１０５７号公報に開示される回路は、入力線を介して供給されるデータストリームをフィルタする入力フィルタ回路である。この回路は、第１のレジスタ（１Ａ）と、クロック入力と、切り替え装置（４，５，８）を有する。第１のレジスタ（１Ａ）は、信号入力が入力線（２）に接続されたレジスタチェイン（１）内のレジスタである。クロック入力は、クロック線（３）に接続された複数のレジスタ（１Ａ，１Ｂ，１Ｃ）に対するクロック入力であり、データストリームの最大データ転送周波数よりも高いサンプリング周波数でサンプリング信号（Ｔ）を転送するのに使用する。切り替え装置（４，５，８）は、レジスタチェイン（１）に接続され、複数のレジスタ（１Ａ，１Ｂ，１Ｃ）の信号出力の各々で生成される出力信号が同じ論理レベルのときには、出力線（９）が、複数のレジスタ（１Ａ，１Ｂ，１Ｃ）の信号出力の論理レベルへ切り替えられる。
【０００５】
この回路では、クロック周期に同期するような雑音信号が入力信号に重畳するような場合には、誤動作し易い。したがって、雑音の非同期性によりこの雑音信号を除去する場合には、レジスタチェインを長くするしかない。これは、時定数が長くなることを意味する。
【０００６】
フィルタ定数に左右されずに雑音信号を除去する回路として特開２０００−２８６６８５号公報に開示される回路がある。この回路は、フィルタ定数に対応するフィルタクロックにより動作するカスケード接続された第１、第２のレジスタを有し、２段サンプリング方式で入力信号をフィルタリングするディジタルフィルタである。不一致検出器は、ＥｘＯＲゲートＧ１、Ｇ２、ＡＮＤゲートＧ３、ＯＲゲートＧ４、及びＤフリップフロップＦＦ３より構成される。不一致検出器は、フィルタクロックＦＣＬＫより高い周波数のサンプルクロックＳＣＬＫで動作してノイズを検出する。不一致検出器は、ノイズ検出した場合、セレクタＳを切換え制御して、ＦＦ１の出力がＦＦ２に入力しないようにする。２段カスケード構成のフリップフロップＦＦ１、ＦＦ２は、フィルタクロックＦＣＬＫで動作し、不一致検出器によりノイズが検出されない限り、フィルタクロックＦＣＬＫのあるサンプリング時に入力信号ａをＦＦ１で保持／出力し、これを次のサンプリング時にＦＦ２からフィルタ後の入力信号として出力する。
【０００７】
この回路は、サンプリングクロックを入力信号に比べて高く設定する必要があり、また、回路構成も複雑である。ここで、一般的に使用される回路として、所定の信号長を有する入力信号を検出して雑音信号を除去する従来の回路例を図１に示す。
【０００８】
従来の回路は、Ｄ型フリップフロップ１０、１２、１３と、論理積回路１４、１６と、論理和回路１５、１７とを備える。Ｄ型フリップフロップ１０、１２、１３は、同じクロック信号ＣＫに同期して、入力端子Ｄに印加される信号をサンプリングし、出力端子Ｑから出力する。Ｄ型フリップフロップ１０は、外部回路からの入力信号Ｄｉｎを入力し、サンプリング結果を示す出力（ノードＡ）は、次段のＤ型フリップフロップ１２の入力端子Ｄ、論理積回路１４、論理和回路１５に入力される。Ｄ型フリップフロップ１２の出力（ノードＢ）は、論理積回路１４、論理和回路１５に入力される。論理積回路１４の出力（ノードＣ）は、論理和回路１７に入力する。論理和回路１５の出力（ノードＤ）は、論理積回路１６に入力される。論理積回路１６は、Ｄ型フリップフロップ１３の出力Ｄｏｕｔも入力される。論理積回路１６の出力（ノードＥ）は、論理和回路１７に入力される。論理和回路１７の出力（ノードＦ）は、Ｄ型フリップフロップ１３に入力される。Ｄ型フリップフロップ１３の出力がこのフィルタ回路の出力Ｄｏｕｔとなる。
【０００９】
１段目のＤ型フリップフロップ１０は、入力信号をサンプリングする回路である。次段のＤ型フリップフロップ１２は、サンプリングした信号を遅延させる回路である。組み合せ回路は、このサンプリングした信号と遅延した信号とに基づいて、一定時間経過しても信号が同じレベルであるかによりノイズ除去判定し、Ｄ型フリップフロップ１３に入力する。ここでは一定時間としてサンプリング周期１周期分、即ち２回のサンプリングの信号レベルによりノイズか否か判定される。
【００１０】
図２に示されるタイミング図を参照してこの回路の動作を説明する。図２（ａ）は、クロック信号ＣＫを示す。クロック信号ＣＫの立ち上がりに同期してＤ型フリップフロップ１０、１２、１３は端子Ｄに印加される信号をサンプリングする。このクロック信号ＣＫの立ち上がりタイミングに符号Ｔ１〜Ｔ９が付される。
【００１１】
入力信号Ｄｉｎは、図２（ｂ）にしめされるように、時刻Ｔ２付近において１周期に満たないレベルＨｉのパルス信号を有する。Ｄ型フリップフロップ１０は、クロック信号ＣＫに同期してレベルＨｉをサンプリングし、図２（ｃ）に示されるように、出力をレベルＨｉにする。時刻Ｔ３では、入力信号ＤｉｎはレベルＬｏｗになっているため、Ｄ型フリップフロップ１０は、レベルＬｏｗを出力する。したがって、ノードＡは、時刻Ｔ２から時刻Ｔ３までの間レベルＨｉの状態になる（図２（ｃ））。
【００１２】
Ｄ型フリップフロップ１２は、ノードＡの状態をサンプリングする。したがって、Ｄ型フリップフロップ１２の出力（ノードＢ）は、図２（ｄ）に示されるように、ノードＡの状態が１周期遅延された状態になる。即ち、ノードＢは、時刻Ｔ３から時刻Ｔ４までの間レベルＨｉの状態になる。
【００１３】
論理積回路１４は、ノードＡとノードＢの状態の論理積を出力するので、図２（ｅ）に示されるように、ノードＣは時刻Ｔ２から時刻Ｔ４までの間レベルＨｉになることはない。論理和回路１５は、ノードＡとノードＢの状態の論理和を出力するので、図２（ｆ）に示されるように、ノードＤは時刻Ｔ２から時刻Ｔ４までの間レベルＨｉになる。論理積回路１６は、ノードＤと出力信号Ｄｏｕｔの論理積を出力する。出力信号Ｄｏｕｔは、時刻Ｔ２から時刻Ｔ４までの間レベルＬｏｗであるから、図２（ｇ）に示されるように、ノードＥは時刻Ｔ２から時刻Ｔ４までの間レベルＬｏｗのままになる。したがって、論理和回路１７の出力は、レベルＬｏｗのままであり、Ｄ型フリップフロップ１３は、レベルＬｏｗを保持する（図２（ｉ））。即ち、雑音信号である１回のサンプリング時のみレベルＨｉであるような信号が入力された場合に、この回路の出力は変化せず、雑音信号が除去されるされることがわかる。
【００１４】
期待される入力信号が入力される場合、即ち、図２（ｂ）に示されるように、時刻Ｔ５から時刻Ｔ６にかけてレベルＨｉになっている入力信号Ｄｉｎの場合について説明する。ノードＡにおける信号レベルは、時刻Ｔ５と時刻Ｔ６において入力信号ＤｉｎがレベルＨｉであるから、図２（ｃ）に示されるように、時刻Ｔ５から時刻Ｔ７までの期間レベルＨｉとなる。このノードＡの信号をクロックＣＫのタイミングでサンプリングするＤ型フリップフロップ１２は、１クロック遅延した信号をノードＢに出力する。即ち、ノードＢの信号レベルは、時刻Ｔ６から時刻Ｔ８までの期間レベルＨｉとなる（図２（ｄ））。
【００１５】
したがって、論理積回路１４の出力であるノードＣの信号レベルは、時刻Ｔ６から時刻Ｔ７までの１クロック期間のみレベルＨｉとなる（図２（ｅ））。また、論理和回路１５の出力であるノードＤの信号レベルは、時刻Ｔ５から時刻Ｔ８までの３クロック期間レベルＨｉになる（図２（ｆ））。ノードＣがレベルＨｉになるとき論理和回路１７の出力（ノードＦ）はレベルＨｉになるため、Ｄ型フリップフロップ１３は時刻Ｔ７においてレベルＨｉをサンプリングし、図２（ｉ）に示されるように、出力信号ＤｏｕｔにレベルＨｉを出力する。
【００１６】
出力信号ＤｏｕｔがレベルＨｉになると、論理積回路１６はノードＤの信号レベルをノードＥに出力することになる。したがって、ノードＥの信号レベルは、ノードＤがレベルＨｉになる時刻Ｔ７からノードＤがレベルＬｏｗになる時刻Ｔ８までレベルＨｉになる（図２（ｇ））。ノードＥの信号レベルがＨｉであるため、論理和回路１７の出力は、時刻Ｔ８までレベルＨｉになる（図２（ｈ））。ノードＦの信号レベルが時刻Ｔ８までレベルＨｉであるからＤ型フリップフロップ１３の出力Ｄｏｕｔは、時刻Ｔ９までレベルＨｉとなる（図２（ｉ））。即ち、時刻Ｔ５および時刻Ｔ６の連続２回レベルＨｉがサンプリングされるような信号は、時刻Ｔ７から時刻Ｔ９までの２クロック期間レベルＨｉとなる信号Ｄｏｕｔを出力する。
【００１７】
このように、短期間レベルＨｉとなる入力信号Ｄｉｎは雑音として出力Ｄｏｕｔに反映されず、ある程度（ここでは２回サンプリング期間）持続する信号は正規の入力信号として出力Ｄｏｕｔに反映されるようになる。しかし、図２（ｂ）に破線で示されるように、Ｄ型フリップフロップ１０が入力信号Ｄｉｎをサンプリングする時刻Ｔ５および時刻Ｔ６付近の中間においてレベルＨｉを持続していない場合にもレベルＨｉが連続するかのように動作してしまう。したがって、この回路は、雑音が散発的に発生する環境、即ち、連続して２回以上サンプリングされる雑音が確率的に排除されるような環境における使用が前提となっている。
【００１８】
この動作は、有効とする信号レベルがＬｏｗであっても同じである。図３に示されるように、時刻Ｔ２のときのみレベルＬｏｗになる入力信号Ｄｉｎが入力されても、Ｄ型フリップフロップ１３の出力Ｄｏｕｔは、レベルＨｉのままである。時刻Ｔ５および時刻Ｔ６においてレベルＬｏｗになる入力信号は、２クロック期間レベルＬｏｗとなるように出力信号に反映される。図３（ｂ）の破線に示されるように、時刻Ｔ５から時刻Ｔ６の中間でレベルＨｉとなり、レベルＬｏｗが継続していない場合も継続しているものとして時刻Ｔ７から時刻Ｔ９まで出力信号ＤｏｕｔがレベルＬｏｗになる。
【００１９】
【特許文献１】特開平７−３８５３５号公報
【特許文献２】特開２００１−２１１０５７号公報
【特許文献３】特開２０００−２８６６８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
このように、散発性の雑音に対しては同期式雑音除去が有効に機能するが、多雑音環境であったり、サンプリング周期に同期して雑音が発生しやすい状況下では、これらの回路は雑音を除去しきれなくなる。
【００２１】
本発明は、入力信号を同期信号に同期して入力する回路において、入力タイミングに同期する雑音信号が発生した場合にも、その雑音信号を誤入力しない半導体集積回路を提供するものである。
【課題を解決するための手段】
【００２２】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２３】
本発明の観点では、半導体集積回路は、サンプリング部（１１）と、遅延部（１２）と、第１演算部（１３／１４／１５／１６／１７）と、第２演算部（１８／１９）とを具備する。サンプリング部（１１）は、外部から入力される入力信号（Ｄｉｎ）をクロック信号（ＣＫ）に同期してサンプリングし、第１信号（Ａ）として出力する。遅延部（１２）は、第１信号（Ａ）をクロック信号（ＣＫ）に基づいて遅延させ、第２信号（Ｂ）として出力する。第１演算部（１３／１４／１５／１６／１７）は、第１信号（Ａ）と第２信号（Ｂ）に基づいて、入力信号（Ｄｉｎ）が所定の時間以上信号レベルが持続しているか否かを演算する。所定の時間以上信号レベルが持続するとき、第１演算部（１３／１４／１５／１６／１７）は、所定の時間以上持続する信号レベルを有する出力信号（Ｄｏｕｔ）をクロック信号（ＣＫ）に同期して出力する。第２演算部（１８／１９）は、入力信号（Ｄｉｎ）と出力信号（Ｄｏｕｔ）とに基づいて、サンプリング部（１１）を非同期に制御する。
【００２４】
本発明のサンプリング部（１１）はフリップフロップを備える。このフリップフロップ（１１）は、論理“真”に対応する信号レベルを出力するセット状態と、論理“偽”に対応する信号レベルを出力するリセット状態とを有する。このフリップフロップは、セット状態、リセット状態に非同期に遷移する。即ち、フリップフロップ（１１）はセット入力があるとクロック信号に影響されずにセット状態になり、リセット入力があるとクロック信号に影響されずにリセット状態になる。
【００２５】
本発明の第２演算部（１８／１９）は、入力信号（Ｄｉｎ）と出力信号（Ｄｏｕｔ）とが同じ信号レベルのときに、サンプリング部（１１）が出力する第１信号（Ａ）の信号レベルをその同じ信号レベルに設定する。
【００２６】
本発明の第２演算部（１８／１９）は、論理積回路（１８）と論理和回路（１９）とを備える。論理積回路（１８）は、入力信号（Ｄｉｎ）と出力信号（Ｄｏｕｔ）との論理積を算出する。即ち、これらの信号が論理“真”に対応する信号レベルで一致したことを検出する。信号レベルが一致したことを検出したとき、論理積回路（１８）はサンプリング部（１１）をセット状態にする。したがって、第１信号（Ａ）は論理“真”に対応する信号レベルになる。論理和回路（１９）は、入力信号（Ｄｉｎ）と出力信号（Ｄｏｕｔ）との論理和を算出する。即ち、これらの信号が論理“偽”に対応する信号レベルで一致したことを検出する。信号レベルが一致したことを検出したとき、論理和回路（１９）は、サンプリング部（１１）をリセット状態にする。したがって、第１信号（Ａ）は論理“偽”に対応する信号レベルになる。
【００２７】
本発明の遅延部（１２）は、フリップフロップ（１２）を備える。このフリップフロップ（１２）は、第１信号（Ａ）をクロック信号（ＣＫ）に応答してサンプリングし、第２信号（Ｂ）を出力する。また、遅延部は、多段接続される複数のフリップフロップを備えてもよい。その場合、複数のフリップフロップのうち初段のフリップフロップは、第１信号（Ａ）をクロック信号（ＣＫ）に応答してサンプリングする。複数のフリップフロップはサンプリングされた信号を伝達する。複数のフリップフロップのうち最終段のフリップフロップは、クロック信号（ＣＫ）に応答して第２信号（Ｂ）を出力する。
【００２８】
本発明の第１演算部は、組み合せ回路（１４／１５／１６／１７）とフリップフロップ（１３）とを備える。組み合せ回路（１４／１５／１６／１７）は、第１信号（Ａ）と第２信号（Ｂ）とに基づいて、入力信号（Ｄｉｎ）が所定の時間以上信号レベルが持続しているか否かを演算する。フリップフロップ（１３）は、この組み合せ回路（１４／１５／１６／１７）の出力（Ｆ）をクロック信号（ＣＫ）に応答してサンプリングし、出力信号（Ｄｏｕｔ）を出力する。
【発明の効果】
【００２９】
本発明によれば、雑音信号を誤入力することの無い半導体集積回路を提供することができる。また、本発明によれば、外付け回路が不要となるため、コスト低減ができる。
【発明を実施するための最良の形態】
【００３０】
図を参照して本発明を実施するための最良の形態を説明する。図４は、本発明の実施の形態に係る半導体集積回路の信号入力部の回路を示す回路図である。雑音を除去する回路は、Ｄ型フリップフロップ１１、１２、１３と、論理積回路（ＡＮＤ回路）１４、１６、１８と、論理和回路（ＯＲ回路）１５、１７と、否定論理和回路（ＮＯＲ回路）１９とを備える。
【００３１】
クロック信号ＣＫは、Ｄ型フリップフロップ１１、１２、１３のクロック端子に接続される。入力信号Ｄｉｎは、Ｄ型フリップフロップ１１の入力端子Ｄと論理積回路１８と否定論理和回路１９に接続される。出力信号Ｄｏｕｔは、論理積回路１８と否定論理和回路１９に接続される。論理積回路１８の出力（ノードＧ）は、Ｄ型フリップフロップ１１のセット端子Ｓに接続される。否定論理和回路１９の出力（ノードＨ）は、Ｄ型フリップフロップ１１のリセット端子Ｒに接続される。Ｄ型フリップフロップ１１の出力（ノードＡ）は、Ｄ型フリップフロップ１２の入力端子Ｄと論理積回路１４及び論理和回路１５の入力端子に接続される。Ｄ型フリップフロップ１２の出力（ノードＢ）は、論理積回路１４及び論理和回路１５の入力端子に接続される。論理積回路１４の出力（ノードＣ）は、論理和回路１７の入力端子に接続される。論理和回路１５の出力（ノードＤ）は、論理積回路１６の入力端子に接続される。論理積回路１６の出力（ノードＥ）は、論理和回路１７の入力端子に接続される。論理和回路１７の出力（ノードＦ）は、Ｄ型フリップフロップ１３の入力端子Ｄに接続される。
【００３２】
Ｄ型フリップフロップ１１、１２、１３は、クロック信号ＣＫの立ち上がりに同期して、入力端子Ｄに印加される信号をサンプリングし、出力端子Ｑから出力する。このうちＤ型フリップフロップ１１は、セット端子Ｓに入力される信号がレベルＨｉになると出力ＱをレベルＨｉにし、リセット端子Ｒに入力される信号がレベルＨｉになると出力ＱをレベルＬｏｗにする。即ち、Ｄ型フリップフロップ１１は、非同期セット／リセット付きＤ型フリップフロップである。
【００３３】
Ｄ型フリップフロップ１１は、クロック信号ＣＫの立ち上がりに同期して入力信号Ｄｉｎをサンプリングし、内部回路に伝達するサンプリング回路として機能する。論理積回路１８は、入力信号Ｄｉｎと出力信号ＤｏｕｔがともにレベルＨｉのとき、レベルＨｉを出力してＤ型フリップフロップ１１をセットする。また、否定論理和回路１９は、入力信号Ｄｉｎと出力信号ＤｏｕｔがともにレベルＬｏｗのとき、レベルＨｉを出力してＤ型フリップフロップ１１をリセットする。即ち、Ｄ型フリップフロップ１１は、入力信号Ｄｉｎと出力信号Ｄｏｕｔとが同じレベルの信号になると、非同期にセット／リセットされる。
【００３４】
Ｄ型フリップフロップ１２は、サンプリングされた入力信号ＤｉｎであるノードＡの信号を１クロック遅延させてノードＢに出力する。論理積回路１４は、ノードＡ、ＢがともにレベルＨｉのとき、ノードＣをレベルＨｉにする。論理和回路１５は、ノードＡ、ＢがともにレベルＬｏｗのとき、ノードＤをレベルＬｏｗにする。論理積回路１６は、出力信号ＤｏｕｔがレベルＨｉのときのノードＤのレベル状態をノードＥに反映し、出力信号ＤｏｕｔがレベルＬｏｗのときレベルＬｏｗをノードＥに出力する。論理和回路１７は、ノードＣとノードＥの論理和を求めてノードＦに出力する。Ｄ型フリップフロップ１３は、ノードＦをクロック信号ＣＫのタイミングでサンプリングして出力信号Ｄｏｕｔを出力する。
【００３５】
図５を参照して、この回路の動作が説明される。図５は、入力信号ＤｉｎがレベルＬｏｗからレベルＨｉに変化する時の回路動作を示す。図５（ａ）はサンプリングするタイミングを与えるクロック信号ＣＫを示す。クロック信号ＣＫの立ち上がりに同期して、ＤＦＦ１１〜１３は端子Ｄに印加される信号をサンプリングして端子Ｑに出力する。このクロック信号ＣＫの立ち上がりタイミングに符号Ｔ１〜Ｔ１０が付される。
【００３６】
入力信号Ｄｉｎおよび出力信号ＤｏｕｔがレベルＬｏｗである状態では、ノードＡ〜ＧはレベルＬｏｗ、ノードＨはレベルＨｉになっている。まず、図５（ｂ）に示されるように、時刻Ｔ２および時刻Ｔ３付近においてレベルＨｉとなる信号Ｄｉｎが入力される。このような信号は、従来の回路では１つのパルス信号として検出された。入力信号ＤｉｎがレベルＨｉになると否定論理和回路１９は、図５（ｊ）に示されるように、レベルＬｏｗを出力し、Ｄ型フリップフロップ１１のリセット状態を解除する。Ｄ型フリップフロップ１１は、時刻Ｔ２において入力信号Ｄｉｎをサンプリングし、一旦ノードＡをレベルＨｉにする（図５（ｃ））。その後、入力信号ＤｉｎがレベルＬｏｗになると、否定論理和回路１９はノードＨにレベルＨｉを出力し、Ｄ型フリップフロップ１１をリセットする。Ｄ型フリップフロップ１１がリセットされるため、ノードＡはレベルＬｏｗに戻る。
【００３７】
次の時刻Ｔ３においても同様に、ノードＡは時刻Ｔ３で一旦レベルＨｉになり、入力信号ＤｉｎがレベルＬｏｗになるとともにレベルＬｏｗに戻る。このノードＡのレベル変化は、Ｄ型フリップフロップ１２がサンプリングする時刻まで持続しないため、Ｄ型フリップフロップ１２がレベルＨｉをサンプリングすることはない。したがって、入力信号Ｄｉｎのレベル変化は、Ｄ型フリップフロップ１３まで伝達されない。クロック信号ＣＫに同期していても持続しない信号レベルは、このように出力信号Ｄｏｕｔに影響を与えない（図５（ｋ））。
【００３８】
次に時刻Ｔ５から時刻Ｔ７付近までレベルＨｉが持続する入力信号Ｄｉｎが入力される（図５（ｂ））。入力信号ＤｉｎがレベルＨｉになると否定論理和回路１９はレベルＬｏｗをノードＨに出力し、Ｄ型フリップフロップ１１のリセットを解除する（図５（ｊ））。Ｄ型フリップフロップ１１は、図５（ｃ）に示されるように、時刻Ｔ５において入力信号ＤｉｎをサンプリングしてノードＡをレベルＨｉにする。時刻Ｔ８においてＤ型フリップフロップ１１が入力信号ＤｉｎのレベルＬｏｗをサンプリングするまでノードＡは、レベルＨｉのままになる。
【００３９】
時刻Ｔ６においてＤ型フリップフロップ１２は、図５（ｄ）に示されるように、ノードＡの信号レベルをサンプリングしてノードＢをレベルＨｉにする。ノードＡは、時刻Ｔ８までレベルＨｉであるから、ノードＢは、時刻Ｔ９までレベルＨｉになる。したがって、ノードＡとノードＢの論理積を出力する論理積回路１４は、図５（ｅ）に示されるように、ノードＣを時刻Ｔ６から時刻Ｔ８までレベルＨｉにする。また、ノードＡとノードＢの論理和を出力する論理和回路１５は、図５（ｆ）に示されるように、ノードＤを時刻Ｔ５から時刻Ｔ９までレベルＨｉにする。
【００４０】
ノードＣがレベルＨｉになるため、論理和回路１７は、図５（ｈ）に示されるように、ノードＦを時刻Ｔ６からレベルＨｉにする。時刻Ｔ７においてＤ型フリップフロップ１３は、ノードＦのレベルＨｉをサンプリングし、図５（ｋ）に示されるように、出力信号ＤｏｕｔをレベルＨｉにする。出力信号ＤｏｕｔがレベルＨｉになるとノードＥはレベルＨｉになり、ノードＢがレベルＬｏｗになるまで持続する（図５（ｇ））。ノードＥが時刻Ｔ９までレベルＨｉを維持するため、ノードＦも時刻Ｔ９までレベルＨｉとなる（図５（ｈ））。したがって、Ｄ型フリップフロップ１３は、時刻Ｔ９におけるサンプリングまでレベルＨｉをサンプリングし、時刻Ｔ１０のときレベルＬｏｗをサンプリングすることになる。即ち、出力信号Ｄｏｕｔは時刻Ｔ１０までレベルＨｉを継続し、時刻Ｔ１０のサンプリングによりレベルＬｏｗになる（図５（ｋ））。
【００４１】
このように、クロック２周期に満たない入力信号Ｄｉｎは、雑音とされて出力信号Ｄｏｕｔに反映されず、クロック２周期以上（サンプリング３回以上）持続する入力信号Ｄｉｎは、出力信号Ｄｏｕｔに伝達される。換言すれば、入力信号Ｄｉｎの変化が出力信号Ｄｏｕｔに反映されるためには、入力信号Ｄｉｎが立ち上がってから出力信号Ｄｏｕｔが立ち上がるまでの時間Ｐｇにおいて入力信号ＤｉｎがレベルＨｉを持続することが条件となる。
【００４２】
図６に示されるように、信号レベルがレベルＨｉからレベルＬｏｗに変化する場合も同じように動作する。出力信号ＤｏｕｔがレベルＨｉを出力している状態では、入力信号Ｄｉｎ、ノードＡ〜ＧはレベルＨｉ、ノードＨはレベルＬｏｗになっている。時刻Ｔ２および時刻Ｔ３付近においてレベルＬｏｗになる信号Ｄｉｎが入力される（図６（ｂ））。入力信号ＤｉｎがレベルＬｏｗになると、論理和回路１８はレベルＬｏｗを出力し、Ｄ型フリップフロップ１１のセット状態を解除する（図６（ｉ））。Ｄ型フリップフロップ１１は、時刻Ｔ２において入力信号Ｄｉｎをサンプリングし、ノードＡをレベルＬｏｗにする（図６（ｃ））。その後、入力信号ＤｉｎがレベルＨｉになると、論理積回路１８はノードＧにレベルＨｉを出力し、Ｄ型フリップフロップ１１をセットする（図６（ｉ））。Ｄ型フリップフロップ１１がセットされるため、ノードＡはレベルＨｉに戻る（図６（ｃ））。
【００４３】
次の時刻Ｔ３においても同様に、ノードＡは時刻Ｔ３において一旦レベルＬｏｗになり、入力信号ＤｉｎがレベルＨｉになるとともにレベルＨｉに戻る（図６（ｃ））。このノードＡのレベル変化は、Ｄ型フリップフロップ１２がサンプリングする時刻まで持続しないため、Ｄ型フリップフロップ１２がレベルＬｏｗをサンプリングすることはない（図６（ｄ））。したがって、入力信号Ｄｉｎのレベル変化はＤ型フリップフロップ１３まで伝達されない（図６（ｋ））。
【００４４】
次に時刻Ｔ５から時刻Ｔ７付近までレベルＬｏｗが持続する入力信号Ｄｉｎが入力される（図６（ｂ））。入力信号ＤｉｎがレベルＬｏｗになると、論理積回路１８はレベルＬｏｗをノードＧに出力し、Ｄ型フリップフロップ１１のセットを解除する（図６（ｉ））。Ｄ型フリップフロップ１１は、時刻Ｔ５において入力信号ＤｉｎをサンプリングしてノードＡをレベルＬｏｗにする。ノードＡは、時刻Ｔ８においてＤ型フリップフロップ１１が入力信号ＤｉｎのレベルＨｉをサンプリングするまでレベルＬｏｗのままになる（図６（ｃ））。
【００４５】
時刻Ｔ６においてＤ型フリップフロップ１２は、ノードＡの信号レベルをサンプリングしてノードＢをレベルＬｏｗにする（図６（ｄ））。ノードＡは、時刻Ｔ８までレベルＬｏｗであるから、ノードＢは、時刻Ｔ９までレベルＬｏｗになる。したがって、ノードＡとノードＢの論理積を出力する論理積回路１４は、時刻Ｔ５から時刻Ｔ９までノードＣをレベルＬｏｗにする（図６（ｅ））。ノードＡとノードＢの論理和を出力する論理和回路１５は、時刻Ｔ６から時刻Ｔ８までノードＤをレベルＬｏｗにする（図６（ｆ））。
【００４６】
ノードＤがレベルＬｏｗになるため、論理積回路１６は、ノードＥをレベルＬｏｗにする（図６（ｇ））。ノードＥがレベルＬｏｗになるため、論理和回路１７は、ノードＦをレベルＬｏｗにする（図６（ｈ））。時刻Ｔ７においてＤ型フリップフロップ１３は、ノードＦのレベルＬｏｗをサンプリングし、出力信号ＤｏｕｔをレベルＬｏｗにする（図６（ｋ））。出力信号ＤｏｕｔがレベルＬｏｗになるとノードＥがレベルＬｏｗになり、出力信号ＤｏｕｔがレベルＨｉになる時刻Ｔ１０までレベルＬｏｗを維持する（図６（ｇ））。
【００４７】
一方、ノードＣは、時刻Ｔ９においてレベルＨｉになるため（図６（ｅ））、ノードＦは時刻Ｔ９以降レベルＨｉになる（図６（ｈ））。Ｄ型フリップフロップ１３は、時刻Ｔ９までノードＦのレベルＬｏｗをサンプリングし、時刻Ｔ１０にレベルＨｉをサンプリングする。したがって、出力信号Ｄｏｕｔは、時刻Ｔ７から時刻Ｔ１０までレベルＬｏｗとなり、時刻Ｔ１０以降レベルＨｉになる（図６（ｋ））。
【００４８】
このように、入力信号ＤｉｎがレベルＨｉからレベルＬｏｗに変化するときもクロック２周期に満たない入力信号Ｄｉｎは、雑音とされて出力信号Ｄｏｕｔに反映されない。クロック２周期以上（サンプリング３回以上）持続する入力信号Ｄｉｎは、出力信号Ｄｏｕｔに伝達される。換言すれば、入力信号Ｄｉｎの変化が出力信号Ｄｏｕｔに反映されるためには、入力信号Ｄｉｎが立ち下がってから出力信号Ｄｏｕｔが立ち下がるまでの時間Ｐｇにおいて入力信号ＤｉｎがレベルＬｏｗを持続することが条件となる。
【００４９】
この回路では、時間Ｐｇだけ信号レベルが持続することにより、有効な入力信号であるか雑音信号であるかを判断できる。有効な入力信号に対応する出力信号が出力するまでの遅延時間は、２クロック分である。雑音信号がクロック信号に同期していたり、多雑音環境下で使用される場合は、特に有効である。即ち、従来回路に示されるように、サンプリングを多回数行い確率的に雑音が入力されないようにした回路に比べ、回路規模は小さく、また、遅延時間も短縮できる。
【００５０】
時間Ｐｇは、Ｄ型フリップフロップ１２を多段接続することにより設定することが可能となる。Ｄ型フリップフロップ１２の後段にＤ型フリップフロップを１段追加し、そのＤ型フリップフロップの出力をノードＢとすると、ノードＢの立ち上がり／立ち下がりは、上記で説明したタイミングより１クロック遅延する。したがって、信号レベルが持続しなければならない時間Ｐｇは１クロック分長くすることができる。
【００５１】
また、このノイズ除去回路の出力は、ここでは出力Ｄｏｕｔとしたが、立ち上がり／立ち下がりのクロック信号からの遅延を許容すればノードＦの信号を出力信号としてもよい。
【００５２】
以上説明したように、入力信号に重畳する雑音信号がクロック同期に一致するような場合に、従来ＬＰＦ（低域通過フィルタ）等の外付け回路による対策が必要であったが、対策の必要な入力部に本回路を挿入することにより外付け回路が不要になり、システムコストの低減ができる。
【図面の簡単な説明】
【００５３】
【図１】従来のノイズ除去回路の回路図である。
【図２】従来のノイズ除去回路の動作を示すタイミング図である。
【図３】従来のノイズ除去回路の他の動作を示すタイミング図である。
【図４】本発明の実施の形態に係る半導体集積回路の信号入力部の回路を示す回路図である。
【図５】本発明の実施の形態に係る半導体集積回路の信号入力部の回路の動作を示すタイミング図である。
【図６】本発明の実施の形態に係る半導体集積回路の信号入力部の回路の他の動作を示すタイミング図である。
【符号の説明】
【００５４】
１０、１２、１３  Ｄ型フリップフロップ
１１  非同期セット／リセット付きＤ型フリップフロップ
１４、１６、１８  論理積回路
１５、１７  論理和回路
１９  否定論理和回路
【図１】
2006332945.tif 000003
【図２】
2006332945.tif 000004
【図３】
2006332945.tif 000005
【図４】
2006332945.tif 000006
【図５】
2006332945.tif 000007
【図６】
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