(57)【要約】【課題】  不揮発性記憶素子において、オフリーク電流の増大を招くことなく、書き換え耐性及びデータ保持特性の向上、並びに動作電圧の低電圧化を図る。【解決手段】  不揮発性記憶素子は、半導体基板の第１の面上にゲート絶縁膜を介在してコントロールゲート電極が設けられ、半導体基板の第１の面から深さ方向に向かって第１の面よりも低い第２の面上にＯＮＯ構造の積層膜を介在してメモリゲート電極が設けられ、ゲート絶縁膜と、積層膜の下層の絶縁膜が別工程の膜で形成された構造になっている。【選択図】        図５
2006332143.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された不揮発性記憶素子を有する半導体装置であって、
前記半導体基板は、第１の面と、前記第１の面から深さ方向に向かって前記第１の面よりも低い第２の面とを有し、
前記不揮発性記憶素子は、
前記第１の面上に第１の絶縁膜を介在して設けられたコントロールゲート電極と、
前記第１の絶縁膜とは異なる膜からなる第２の絶縁膜、及び前記第２の絶縁膜上に設けられた電荷蓄積膜を含む積層膜と、
前記コントロールゲート電極と隣り合って前記第２の面上に前記積層膜を介在して設けられたメモリゲート電極と、
前記コントロールゲート電極に整合して前記半導体基板に設けられた第１の半導体領域と、
前記メモリゲート電極に整合して前記半導体基板に設けられた第２の半導体領域と、を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１及び第２の絶縁膜は、夫々の膜厚が異なっていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２の絶縁膜は、前記第１の絶縁膜よりも膜厚が厚いことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第２の絶縁膜は、前記第１の面と前記第２の面との段差部における壁面を覆うようにして、前記第２の面から前記コントロールゲート電極の側面に亘って形成されていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記積層膜は、前記第１の面と前記第２の面との段差部における壁面を覆うようにして、前記第２の面から前記コントロールゲート電極の側面に亘って形成され、
前記コントロール・ゲート電極と前記メモリゲート電極は、前記積層膜によって電気的に分離されていることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第２の面と前記第１の面との高低差は、１０〜３０［ｎｍ］の範囲内であることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記半導体基板は、前記コントロールゲート電極に整合して形成され、かつ前記第１の面から深さ方向に向かって前記第１の面よりも低い第３の面を有し、
前記第２の面は、前記第３の面よりも低いことを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記半導体基板は、前記メモリゲート電極に整合して形成され、かつ前記第２の面から深さ方向に向かって前記第２の面よりも低い第４の面を有し、
前記第１の半導体領域は、前記第１及び第３の面に亘って設けられ、
前記第２の半導体領域は、前記第２及び第４の面に亘って設けられていることを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記第１の半導体領域はドレイン領域であり、前記第２の半導体領域はソース領域であることを特徴とする半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第１及び第２の絶縁膜は酸化膜であり、前記電荷蓄積膜は窒化膜であることを特徴とする半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記積層膜は、前記電荷蓄積膜上に形成された第３の絶縁膜を含み、
前記第１乃至第３の絶縁膜は酸化膜であり、前記電荷蓄積膜は窒化膜であることを特徴とする半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記不揮発性記憶素子のデータ書き込みは、前記第２の絶縁膜をトンネリングさせて前記半導体基板側から前記電荷蓄積膜中にホットエレクトロンを注入させることによって行われ、
前記不揮発性記憶素子のデータ消去は、前記第２の絶縁膜をトンネリングさせて前記半導体基板側から前記電荷蓄積膜中にホットホールを注入させることによって行われることを特徴とする半導体装置。
【請求項１３】
不揮発性記憶素子を有する半導体装置の製造方法であって、
（ａ）半導体基板の第１の面上に第１の絶縁膜を介在してコントロールゲート電極を形成する工程と、
（ｂ）前記（ａ）工程の後、前記半導体基板をエッチングして前記第１の面から深さ方向に前記第１の面よりも低い第２の面を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記第２の面上に、前記第２の面側から順次積層された第２の絶縁膜及び電荷蓄積膜を含む積層膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記第２の面上に前記積層膜を介在してメモリゲート電極を形成する（ｄ）工程とを有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記第２の面は、前記コントロールゲート電極に整合して形成されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３に記載の半導体装置の製造方法において、
前記半導体基板のエッチングは、ドライエッチングであることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３に記載の半導体装置の製造方法において、
前記半導体基板のエッチングは、前記第１の面と前記第２の面との高低差が１０〜３０［ｎｍ］の範囲内になるように行うことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３に記載の半導体装置の製造方法において、
前記第２の絶縁膜は、前記第１の絶縁膜よりも厚さが厚いことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１３に記載の半導体装置の製造方法において、
前記積層膜は、前記第１の面と前記第２の面との段差部の壁面を覆うようにして前記第２の面から前記コントロールゲート電極の側面に亘って形成され、
前記メモリゲート電極は、前記コントロールゲート電極の隣に前記積層膜を介在して形成されることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１３に記載の半導体装置の製造方法において、
（ｅ）前記（ｄ）工程の後、前記半導体基板に前記コントロールゲート電極に整合した第１の半導体領域と、前記半導体基板に前記メモリゲート電極に整合した第２の半導体領域とを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１３に記載の半導体装置の製造方法において、
（ｅ）前記（ｄ）工程の後、熱酸化処理を施して前記半導体基板に犠牲酸化膜を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記犠牲酸化膜で覆われた前記半導体基板に不純物をイオン注入して、前記コントロールゲート電極に整合した第１の半導体領域と、前記メモリゲート電極に整合した第２の半導体領域とを形成する工程と、
（ｇ）前記（ｆ）工程の後、前記犠牲酸化膜を洗浄にて除去する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１９又は請求項２０に記載の半導体装置の製造方法において、
前記第１の半導体領域はドレイン領域であり、前記第２の半導体領域はソース領域であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、不揮発性記憶素子を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置として、例えば、フラッシュメモリと呼称される不揮発性半導体記憶装置が知られている。このフラッシュメモリのメモリセルにおいては、１つの不揮発性素子で構成した１トランジスタ方式や、１つの不揮発性記憶素子と１つの選択用ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）とで構成した２トランジスタ方式が知られている。また、不揮発性記憶素子においては、半導体基板と制御ゲート電極（コントロールゲート電極）との間の浮遊ゲート電極（フローティングゲート電極）に情報を記憶させる浮遊ゲート型や、半導体基板とゲート電極との間のゲート絶縁膜にＯＮ（窒化膜／酸化膜：Ｎitride／Ｏxide）膜を使用し、このゲート絶縁膜に情報を記憶させるＭＮＯＳ（Ｍetal Ｎitride Ｏxide Ｓemiconductor）型や、半導体基板とゲート電極との間のゲート絶縁膜にＯＮＯ（酸化膜／窒化膜／酸化膜：Ｏxide／Ｎitride／Ｏxide）膜を使用し、このゲート絶縁膜に情報を記憶させるＭＯＮＯＳ（ＭetalＯxide Ｎitride Ｏxide Ｓemiconductor）型が知られている。
【０００３】
更に、不揮発性記憶素子においては、ゲート絶縁膜にＯＮＯ膜を使用したＭＯＮＯＳ型ＦＥＴと、ゲート絶縁膜に通常の酸化シリコン膜を用いた制御用ＦＥＴ（パストランジスタ）とを等価回路的に直列接続し、ＭＯＮＯＳ型ＦＥＴのゲート絶縁膜のみにホットエレクトロを注入させるスプリットゲート型不揮発性記憶素子が提案されている。
なお、本発明に関連する公知文献としては、例えば特開２００４−２２１５５４号公報（特許文献１）、及び特開２００１−１６８２１９号公報（特許文献２）がある。
【０００４】
特許文献１には、スプリットゲート型不揮発性記憶素子が開示されている。また、同文献１には、ホットホールによる消去時に、選択ゲート電極（ＳＧ）に正の電圧を印加してチャネル電流を流すことにより、ホットエレクトロンとホットホールの注入位置をほぼ同じにする技術も開示されている。
【０００５】
特許文献２には、（１）電荷蓄積層の一部の誘電率を変えることで、基板ホットエレクトロン、２次衝突電離ホットエレクトロンなど基板と垂直方向に電荷を加速させて、ＭＯＮＯＳ型メモリトランジスタの動作電圧を低電圧化したまま書き込み速度の向上を実現する技術が開示されている。また、同文献２には、（２）チャネル形成領域に段差を形成することで、ＭＯＮＯＳ型メモリトランジスタの動作電圧を低電圧化したまま書き込み速度の向上を実現する技術も開示されている。
【０００６】
【特許文献１】特開２００４−２２１５５４号公報
【特許文献２】特開２００１−１６８２１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図２５は、従来のスプリットゲート型不揮発性記憶素子の概略構成を示す模式的断面図である。図２５において、符号１０１は半導体基板、符号１０２は例えば酸化膜からなるゲート絶縁膜、符号１０３はコントロールゲート電極、符号１０４は、例えばＯＮＯ（酸化膜１０４ａ／窒化膜１０４ｂ／酸化膜１０４ｃ）膜からなるゲート絶縁膜、符号１０５はメモリゲート電極、符号Ｓはソース領域、符号Ｄはドレイン領域である。
【０００８】
図２５に示す不揮発性記憶素子は、半導体基板１０１上にゲート絶縁膜１０２を介在してコントロールゲート電極１０３が設けられ制御用ＦＥＴと、半導体基板１０１上にゲート絶縁膜１０４を介在してメモリゲート電極１０５が設けられたＭＯＮＯＳ型ＦＥＴとを等価回路的に直列接続した構成になっている。
【０００９】
この不揮発性記憶素子のデータ書き込みは、例えば、半導体基板１０１側から、メモリゲート電極１０５下のゲート絶縁膜１０４の窒化膜（電荷蓄積膜）１０４ｂ中にホットエレクトロンを注入することによって行われる。一方、データ消去は、例えば、半導体基板１０１側から、メモリゲート電極１０５下のゲート絶縁膜１０４の窒化膜１０４ｂ中にホットホールを注入して窒化膜１０４ｂ中の電子を消去（中和）することによって行われる。ホットエレクトロン及びホットホールの注入は、ゲート絶縁膜１０４の下層の酸化膜１０４ａをトンネリングさせることによって行われる。
しかしながら、このようなデータの書き込み／消去においては、以下に示す問題が生じる。
【００１０】
図２５に示すように、データ書き込み時のホットエレクトロン注入は、主にコントロールゲート電極１０３側のＡ部で行われ、データ消去時のホットホール注入は、主にソース領域Ｓ側のＢ部で行われる。即ち、データ書き込み時のホットエレクトロン注入位置（Ａ部）とデータ消去時のホットホール注入位置（Ｂ部）とが離れているため、書き込み時のホットエレクトロンと消去時のホットホールとの分布に差が生じ易い。
【００１１】
書き込み時のホットエレクトロンと消去時のホットホールとの分布に差が生じると、窒化膜１０４ｂ中の電子消去に、より多くのホットホール注入が必要となり、下層の酸化膜１０４ａが劣化し、その結果、データ保持特性の劣化を引き起こす。また、窒化膜１０４ｂ中に電子とホールが蓄積され、その結果、データ書き換え耐性の劣化を引き起こす。
【００１２】
そこで、メモリゲート電極１０５の幅Ｗを縮小し、ホットエレクトロン注入位置とホットホール注入位置とを近づけることにより、データ保持特性の劣化及びデータ書き換え耐性の劣化を抑制することができる。
【００１３】
しかしながら、メモリゲート電極１０５の幅Ｗを縮小した場合、ＭＯＮＯＳ型ＦＥＴのメモリゲート電極１０５下のチャネル長も短くなるため、ＭＯＮＯＳ型ＦＥＴがＣut-off出来なくなり（パンチスルー耐性が低下）、その結果、不揮発性記憶素子のオフリーク電流が増大してしまう。
【００１４】
なお、上記特許文献１及び２においては、以下に示す問題がある。
〈特許文献１〉
上記特許文献１には、消去時に書き込みと同様にチャネル電流を流すことで、ホットエレクトロンとホットホールの注入位置をほぼ同じにできる旨の記載がある。しかしながら、この場合、消去動作に１〜１０uA/bit程度の電流が必要であり、（ａ）共通ワード線内を分割して消去するか、（ｂ）電源容量を増強するか、が必要である。（ａ）の場合は消去時間の増加が懸念され、（ｂ）の場合は回路面積の増加が必要である。
【００１５】
〈特許文献２〉
（１）電荷蓄積層の一部の誘電率を変える方法では、形成時に基板側の絶縁膜に欠陥が発生するため、信頼性が著しく低下する恐れがある。
（２）チャネル形成領域に段差を形成する方法では、同文献の第６実施形態及び第７実施形態（段落番号
【００１６】
〜
【００１７】
）に記載されているように、第１ゲート電極８ａ（図２５のコントロールゲート電極１０３に対応）及び第２ゲート電極８ｂ（図２５のメモリゲート電極１０５に対応）の形成前に段差１ｂを形成しているため、第１ゲート電極８ａの合わせずれ等により微細化が困難である。
【００１８】
また、第１ゲート電極８ａ下のゲート絶縁膜（図２５の酸化膜１０２に対応）と、第２ゲート電極８ｂ下のゲート絶縁膜６のボトム絶縁膜１０（本願の図２５の酸化膜１０４ａに対応）とを共有しているため、ゲート絶縁膜６のトップ絶縁膜１４（図２５の酸化膜１０４ｃに対応）及び窒化膜１２（図２５の窒化膜１０４ｂに対応）の加工時（同文献の図９（Ｂ）参照）に、ゲート絶縁膜（図２５の酸化膜１０２に対応）への欠陥形成などの恐れがあると共に、以下に示す問題も生じる。
【００１９】
図２５に示す不揮発性記憶素子では、動作電圧の低電圧化及びデータ保持特性の向上が重要である。動作電圧の低電圧化を図るためには、制御用ＦＥＴ（コントロールゲート電極１０２下）のゲート絶縁膜１０２を薄膜化し、書き込み時における、コントロールゲート電極１０２のメモリゲート電極１０５側の電界（制御用ＦＥＴ／ＭＯＮＯＳ型ＦＥＴ間の電界）を高める必要がある。一方、データ保持特性の向上を図るためには、ゲート絶縁膜１０４から基板側へのリーク電流を抑制する必要がある。
【００２０】
しかしながら、上記引用文献２のように、コントロールゲート電極１０３下のゲート絶縁膜１０２とコントロールゲート電極１０５下のゲート絶縁膜１０４の酸化膜１０４ａとを共有した場合、書き込み時の電界を高めるためにゲート絶縁膜１０２を薄膜化すると、ゲート絶縁膜１０４の酸化膜１０４ａも薄膜化されるため、ゲート絶縁膜１０４の窒化膜１０４ｂから基板側へのリーク電流が多くなり、データ保持特性が劣化する。従って、データ保持特性により規定された酸化膜１０４ａの膜厚以下に薄膜化でき、動作電圧の低電圧化が困難になる。
【００２１】
本発明の目的は、オフリーク電流の増大を招くことなく、書き換え耐性及びデータ保持特性の向上、並びに動作電圧の低電圧化を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２３】
（１）；半導体基板に形成された不揮発性記憶素子を有する半導体装置であって、
前記半導体基板は、第１の面と、前記第１の面から深さ方向に向かって前記第１の面よりも低い第２の面とを有し、
前記不揮発性記憶素子は、前記第１の面上に第１の絶縁膜を介在して設けられたコントロールゲート電極と、
前記第１の絶縁膜とは異なる膜からなる第２の絶縁膜、及び前記第２の絶縁膜上に設けられた電荷蓄積膜を含む積層膜と、
前記コントロールゲート電極と隣り合って前記第２の面上に前記積層膜を介在して設けられたメモリゲート電極と、
前記コントロールゲート電極に整合して前記半導体基板に設けられた第１の半導体領域と、
前記メモリゲート電極に整合して前記半導体基板に設けられた第２の半導体領域と、を有する。
【００２４】
（２）；不揮発性記憶素子を有する半導体装置の製造方法であって、
（ａ）半導体基板の第１の面上に第１の絶縁膜を介在してコントロールゲート電極を形成する工程と、
（ｂ）前記（ａ）工程の後、前記半導体基板をエッチングして前記第１の面から深さ方向に前記第１の面よりも低い第２の面を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記第２の面上に、前記第２の面側から順次積層された第２の絶縁膜及び電荷蓄積膜を含む積層膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記第２の面上に前記積層膜を介在してメモリゲート電極を形成する工程と、を有する。
【発明の効果】
【００２５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、不揮発性記憶素子において、オフリーク電流の増大を招くことなく、書き換え耐性及びデータ保持特性の向上、並びに動作電圧の低電圧化を図ることができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
本発明の実施例を説明する前に、実施例における用語の意味を説明すると次の通りである。
【００２７】
マルチメディア、情報通信等の最先端技術分野においては、マイクロコンピュータ、ＤＲＡＭ、ＡＳＩＣ（Ａpplication Ｓpecific Ｉntegrated Ｃircuit）、フラッシュメモリ等をワンチップ内に混載したシステムオンチップ構造を実現することによって、データ転送速度の高速化、省スペース（実装密度向上）、低消費電力化を図る動きが活発になっている。
【００２８】
フラッシュメモリアレイ、及びマイコン等の論理演算回路を内蔵するシステムオンチップの場合、例えば、３．３Ｖの外部電源を用いて、その外部電源電圧３．３Ｖで駆動させる複数のＭＩＳＦＥＴと、低消費、高速化のために、降圧回路により１．８Ｖの第１内部電源電圧を発生させ、その第１内部電源電圧で駆動させる複数のＭＩＳＦＥＴとが必要とされる。そして、更に、昇圧回路により１０Ｖ〜１２Ｖの第２内部電源電圧を発生させ、その第２内部電源電圧（１０〜１２Ｖ）でフラッシュメモリアレイ中の選択されたメモリセルへの書き込み等のために駆動させる複数のＭＩＳＦＥＴが必要とされる。本実施例では、前者のような３．３Ｖ或いは１．８Ｖで駆動するＭＩＳＦＥＴを低耐圧ＭＩＳＦＥＴと称し、後者のような１０〜１２Ｖで駆動するＭＩＳＦＥＴを高耐圧ＭＩＳＦＥＴと称する。これら低耐圧ＭＩＳＦＥＴ、及び高耐圧ＭＩＳＦＥＴは、夫々１つの半導体基板（半導体チップ）内にＣＭＯＳ構成（ｐチャネル導電型ＭＩＳＦＥＴとｎチャネル導電型ＭＩＳＦＥＴとのペア）で内蔵されるが、以下の実施例ではｐチャネル導電型の説明を省略している。
【００２９】
また、ＭＩＳＦＥＴとは、絶縁ゲート型トランジスタの一種であるが、ゲート電極が金属以外の導電材で形成されたものも含む。
【００３０】
また、ＭＩＳＦＥＴにおいて、ソース領域とドレイン領域とを結ぶ電流通路（チャネル）が形成される領域をチャネル形成領域と呼び、ソース領域とドレイン領域との間のチャネル形成領域に電子のチャネル（導電通路）が形成されるものをｎチャネル導電型（又は単にｎ型）、正孔のチャネルが形成されるものをｐチャネル導電型（又は単にｐ型）と呼ぶ。
【００３１】
なお、ＭＩＳＦＥＴにおいて、ゲート絶縁膜が酸化シリコン膜で形成されたものは、一般的にＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。
【００３２】
本実施例では、低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴ、及び不揮発性記憶素子を有する半導体装置に本発明を適用した例について説明する。
【００３３】
図１乃至図２４は、本発明の一実施例である半導体装置に係る図である。
図１は、半導体装置の概略構成を示す模式的断面図である。
図２は、図１の一部（低耐圧ＭＩＳＦＥＴの部分）を拡大した模式的断面図である。
図３は、図１の一部（高耐圧ＭＩＳＦＥＴの部分）を拡大した模式的断面図である。
図４は、図１の一部（不揮発性記憶素子の部分）を拡大した模式的断面図である。
図５は、図４を簡略化して拡大した模式的断面図である。
図６は、図４の不揮発性記憶素子の等価回路図である。
図７乃至図２４は、半導体装置の製造工程を示す模式的断面図である。
なお、図１２は、図１１の一部を拡大した模式的断面図である。
【００３４】
図１に示すように、本実施例の半導体装置は、半導体基板として例えばｐ型単結晶シリコンからなるシリコン基板１（以下、単に基板１と呼ぶ）を主体に構成されている。
【００３５】
基板１は、互いに反対側に位置する主面（素子形成面，回路形成面）及び裏面を有し、その主面には、トランジスタ素子の形成領域として使用される活性領域を区画するための素子分離領域３が選択的に形成されている。素子分離領域３は、これに限定されないが、例えば周知のＳＴＩ（Ｓhallow Ｔrench Ｉsolation）技術によって形成されている。ＳＴＩ技術による素子分離領域３は、基板１の主面に浅溝（例えば深さが３００ｎｍ程度の溝）を形成し、その後、前記浅溝の内部を埋め込むようにして基板１の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）で形成し、その後、前記浅溝の内部に前記絶縁膜が選択的に残るように前記基板１上の前記絶縁膜をＣＭＰ（Ｃhemical Ｍechanical Ｐolishing：化学的機械研磨）法で除去することによって形成される。素子分離領域３の他の形成方法としては、ＬＯＣＯＳ（Ｌocsl Ｏxidation of Ｓilicon）と呼称される選択酸化法がある。
【００３６】
素子分離領域３で区画された活性領域において、活性領域２ａには、ｐ型ウエル領域５ａが形成されており、このｐ型ウエル領域５ａ内にｎ型低耐圧ＭＩＳＦＥＴ−Ｑ１が形成されている。活性領域２ｂには、ｐ型ウエル領域５ｂが形成されており、このｐ型ウエル領域５ｂ内にｎ型高耐圧ＭＩＳＦＥＴ−Ｑ２が形成されている。活性領域２ｃには、ｐ型ウエル領域５ｃが形成されており、このｐ型ウエル領域内に不揮発性記憶素子Ｑｍが形成されている。ｐ型ウエル領域５ａ〜５ｃは、基板１の主面に設けられたｐ型ウエル領域４内に形成されている。
【００３７】
基板１の主面上には、活性領域２ａ〜２ｃを覆うようにして、例えば酸化シリコン膜からなる層間絶縁膜１５が設けられている。基板１の主面と層間絶縁膜１５との間には、素子分離領域３、各活性領域（２ａ〜２ｃ）、並びに各トランジスタを覆うようにして、例えば窒化シリコン膜からなるエッチングストッパ膜１４が設けられている。このエッチングストッパ膜１４は、層間絶縁膜１５をエッチングして接続孔を形成する時のエッチングストッパとして機能する。
【００３８】
ｎ型低耐圧ＭＩＳＦＥＴ−Ｑ１は、図２に示すように、主に、チャネル形成領域、ゲート絶縁膜６、ゲート電極８ａ、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜６は、基板１の主面上に設けられている。ゲート電極８ａは、基板１の主面上にゲート絶縁膜６を介在して設けられている。チャネル形成領域は、ゲート電極８ａの直下における基板１の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長（ゲート長）方向において、チャネル形成領域を挟むようにして基板１の表層部に設けられている。
【００３９】
ｎ型低電圧ＭＩＳＦＥＴ−Ｑ１のソース領域及びドレイン領域は、エクステンション領域である一対のｎ型半導体領域１１ａと、コンタクト領域である一対のｎ型半導体領域１３ａとで構成されている。一対のｎ型半導体領域１１ａは、ゲート電極８ａに整合して基板１の主面に形成されている。一対のｎ型半導体領域１３ａは、ゲート電極８ａの側壁に設けられたサイドウォールスペーサ１２に整合して基板１の主面に形成されている。
【００４０】
エクステンション領域であるｎ型半導体領域１１ａは、コンタクト領域であるｎ型半導体領域１３ａよりも高不純物濃度になっている。即ち、本実施例のｎ型低耐圧ＭＩＳＦＥＴ−Ｑ１は、ドレイン領域のチャネル形成領域側の不純物を低濃度化したＬＤＤ（Ｌightly Ｄoped Ｄrain）構造になっている。ＬＤＤ構造は、ドレイン領域のチャネル形成領域側への拡散量を低減し、チャネル長寸法を確保できるため、短チャネル効果の発生を抑制することができる。また、ドレイン領域とチャネル形成領域との間に形成されるｐｎ接合部の不純物濃度分布の勾配を緩和し、この領域に発生する電界強度を弱められるため、ホットキャリアの発生量を低減することができる。
【００４１】
各々のｎ型半導体領域１３ａ上には、層間絶縁膜１５の表面からｎ型半導体領域１３ａに到達する接続孔１６が設けられ、この接続孔１６の内部には導電性プラグ１７が埋め込まれている。各々のｎ型半導体領域１３ａは、導電性プラグ１７を介在して、層間絶縁膜１５上を延在する配線１８と電気的に接続されている。
【００４２】
ｎ型高耐圧ＭＩＳＦＥＴ−Ｑ２は、図３に示すように、主に、チャネル形成領域、ゲート絶縁膜７、ゲート電極８ｂ、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜７は、基板１の主面上に設けられている。ゲート電極８ｂは、基板１の主面上にゲート絶縁膜７を介在して設けられている。チャネル形成領域は、ゲート電極８ｂの直下における基板１の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長（ゲート長）方向において、チャネル形成領域を挟むようにして基板１の表層部に設けられている。
【００４３】
ｎ型高電圧ＭＩＳＦＥＴ−Ｑ２のソース領域及びドレイン領域は、エクステンション領域である一対のｎ型半導体領域１１ｂと、コンタクト領域である一対のｎ型半導体領域１３ｂとで構成されている。一対のｎ型半導体領域１１ｂは、ゲート電極８ｂに整合して基板１の主面に形成されている。一対のｎ型半導体領域１３ｂは、ゲート電極８ｂの側壁に設けられたサイドウォールスペーサ１２に整合して基板１の主面に形成されている。
【００４４】
エクステンション領域であるｎ型半導体領域１１ｂは、コンタクト領域であるｎ型半導体領域１３ｂよりも高不純物濃度になっている。即ち、本実施例のｎ型高耐圧ＭＩＳＦＥＴ−Ｑ２は、ＬＤＤ構造になっている。
【００４５】
ｎ型低耐圧ＭＩＳＦＥＴ−Ｑ１及びｎ型高耐圧ＭＩＳＦＥＴ−Ｑ２において、各々のゲート絶縁膜（６，７）は、例えば酸化シリコン膜で形成され、各々のゲート電極（８ａ，８ｂ）は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。
【００４６】
ｎ型高耐圧ＭＩＳＦＥＴ−Ｑ２は、高耐圧化を図るため、ゲート絶縁膜７がｎ型低耐圧ＭＩＳＦＥＴ−Ｑ１のゲート絶縁膜６よりも厚い膜厚（７＞６）で形成され、更にチャネル長（ＣＬ２）がｎ型低耐圧ＭＩＳＦＥＴ−Ｑ１のチャネル長（ＣＬ１）よりも長く（ＣＬ２＞ＣＬ１）なっている。
【００４７】
各々のｎ型半導体領域１３ｂ上には、層間絶縁膜１５の表面からｎ型半導体領域１３ｂに到達する接続孔１６が設けられ、この接続孔１６の内部には導電性プラグ１７が埋め込まれている。各々のｎ型半導体領域１３ｂは、導電性プラグ１７を介在して、層間絶縁膜１５上を延在する配線１８と電気的に接続されている。
【００４８】
本実施例の半導体装置は、図６に示すメモリセルＭｃが行列状（同一平面内において直行するＸ方向及びＹ方向）に複数配置されたメモリセルアレイを有している。１つのメモリセルＭｃは、図４に示す１つの不揮発性記憶素子Ｑｍで構成されている。
【００４９】
不揮発性記憶素子Ｑｍは、図４に示すように、主に、チャネル形成領域、ゲート絶縁膜６、コントロールゲート電極（以下、単にＣＧ電極と呼ぶ）８ｃ、電荷蓄積部として機能するゲート絶縁膜（積層膜）９、メモリゲート電極（以下、単にＭＧ電極と呼ぶ）１０ｃ、ソース領域Ｓ及びドレイン領域Ｄを有する構成になっており、等価回路的に制御用ＦＥＴ（パストランジスタ）とＭＯＮＯＳ型ＦＥＴとを直列接続した構成になっている。
【００５０】
ＣＧ電極８ｃは、例えば酸化シリコン膜からなるゲート絶縁膜６を介在して基板１の主面上に設けられている。ゲート絶縁膜９は、ＣＧ電極８ｃのチャネル長方向において互いに反対側に位置する２つの側壁面のうちの一方の側壁面側に、この一方の側壁面及び基板１の主面に沿って設けられている。ＭＧ電極１０ｃは、基板１及びＣＧ電極８ｃとの間にゲート絶縁膜９を介在して、ＣＧ電極８ｃの隣り、具体的にはＣＧ電極８ｃの一方の側壁面側に設けられている。このＣＧ電極８ｃ及びＭＧ電極１０ｃは、これらのゲート長方向に沿って配置されている。
【００５１】
ＣＧ電極８ｃの他方の側壁面側（ＭＧ電極１０ｃが設けられた側壁面と反対側の側壁面側）には、このＣＧ電極８ｃと整合して形成されたサイドウォールスペーサ１２が設けられている。ＭＧ電極１０ｃの外側には、このＭＧ電極１０ｃに整合して形成されたサイドウォールスペーサ１２が設けられている。これらのサイドウォールスペーサ１２は、例えば酸化シリコン膜からなる絶縁膜で形成されている。
【００５２】
ソース領域Ｓ及びドレイン領域Ｄは、エクステンション領域である一対のｎ型半導体領域１１ｃと、コンタクト領域である一対のｎ型半導体領域１３ｃとで構成されている。一対のｎ型半導体領域１１ｃのうち、一方のｎ型半導体領域１１ｃは、ＭＧ電極１０ｃに整合して基板１の主面に設けられ、他方のｎ型半導体領域１１ｃは、ＣＧ電極８ｃに整合して基板１の主面に設けられている。一対のｎ型半導体領域１３ｃのうち、一方のｎ型半導体領域１３ｃは、ＭＧ電極１０ｃ側のサイドウォールスペーサ１２に整合して基板１の主面に設けられ、他方のｎ型半導体領域１３ｃは、ＣＧ電極８ｃ側のサイドウォールスペーサ１２に整合して基板１の主面に設けられている。
【００５３】
エクステンション領域であるｎ型半導体領域１１ｃは、コンタクト領域であるｎ型半導体領域１３ｃよりも高不純物濃度になっている。即ち、本実施例の不揮発性記憶素子Ｑｍは、ＬＤＤ構造になっている。
【００５４】
チャネル形成領域は、ＣＧ電極８ｃ及びＭＧ電極１０ｃの直下、換言すればソース領域Ｓとドレイン領域Ｄとの間における基板１の表層部に設けられている。
【００５５】
ゲート絶縁膜９は、例えばＯＮＯ（酸化膜／窒化膜／酸化膜：Ｏxide／Ｎitride／Ｏxide）の積層膜（多層膜）からなり、本実施例では、図５に示すように、例えば基板１の主面側から酸化シリコン膜（ＳｉＯ）９ａ／窒化シリコン膜（ＳｉＮ）９ｂ／酸化シリコン膜（ＳｉＯ）９ｃの順に積層されたＯＮＯ構造の積層膜で形成されている。
【００５６】
図４に示すように、不揮発性記憶素子Ｑｍのドレイン領域であるｎ型半導体領域１３ｃ上には、層間絶縁膜１５の表面からｎ型半導体領域１３ｃに到達する接続孔１６が設けられ、この接続孔１６の内部には導電性プラグ１７が埋め込まれている。ｎ型半導体領域１３ｃは、導電性プラグ１７を介在して、層間絶縁膜１５上をＹ方向に沿って延在するデータ線ＬＤと電気的に接続されている。
【００５７】
不揮発性記憶素子Ｑｍは、メモリセルアレイの平面内において直行するＸ方向及びＹ方向に沿って夫々複数配置されている。Ｙ方向において隣り合う不揮発性記憶素子Ｑｍは、ドレイン領域Ｄであるｎ型半導体領域１３ｃ及びソース領域Ｓであるｎ型半導体領域１３ｃが兼用されている。ソース領域であるｎ型半導体領域１３ｃは、詳細に図示していないがＸ方向に沿って延在しており、図６に示すソース線ＳＬと電気的に接続されている。ソース配線ＳＬは、図４に図示していないが、データ線ＤＬと同様に、層間絶縁膜１５上をＹ方向に沿って延在している。データ線ＤＬ及びソース線ＳＬは、例えばアルミニウム（Ａｌ）、又はＡｌ合金、又は銅（Ｃｕ）、又はＣｕ合金等の金属膜で形成されている。
【００５８】
Ｘ方向において隣り合う不揮発性記憶素子Ｑｍは、各々のＭＧ電極１０ｃがＸ方向に沿って延在するゲート線ＭＧＬ（図６参照）の一部で形成、換言すればゲート線ＭＧＬと一体に形成されている。また、Ｘ方向において隣り合う不揮発性記憶素子Ｑｍは、各々のＣＧ電極８ｃがＸ方向に沿って延在するゲート線ＣＧＬの一部で形成、換言すればゲート線ＣＧＬと一体に形成されている。ゲート配線ＭＧＬ及びＣＧＬは、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。
【００５９】
不揮発性記憶素子Ｑｍは、等価回路的に制御用ＦＥＴとＭＯＮＯＳ型ＦＥＴとを直列接続した構成になっており、ＭＧ電極１０ｃと基板１との間のゲート絶縁膜９における電荷蓄積膜（本実施例では窒化シリコン膜９ｂ）中のトラップにホットエレクトロン（ＨＥ）が注入されると、ＭＯＮＯＳ型ＦＥＴの閾値電圧（ＭＧ電極１０ｃにおける閾値電圧：Ｖth）が変化し、制御用ＦＥＴとＭＯＭＯＳ型ＦＥＴが直列接続された系全体の閾値電圧（ＣＧ電極８ｃにおける閾値電圧とＭＧ電極１０ｃにおける閾値電圧の系全体の閾値電圧）が変化する。即ち、不揮発性記憶素子Ｑｍは、ゲート絶縁膜９に電荷が蓄積されることで、ソース・ドレイン間に流れるドレイン電流の閾値電圧を制御してメモリ動作する構造になっている。
【００６０】
なお、ホットエレクトロンが注入される電荷蓄積膜としては、特に窒化シリコン（ＳｉＮ）膜９ｂに限るものではなく、例えば酸窒化シリコン（ＳｉＯＮ）膜のような膜中に窒素を含有する絶縁膜を用いることもできる。このような酸窒化シリコン膜を用いた場合、窒化シリコン膜に比べてゲート絶縁膜９の耐圧を高めることができる。この結果、後述するようにホットエレクトロン又はホットホールの注入回数に応じたＭＧ電極１０ｃ下の基板表面（基板１とゲート絶縁膜９との界面近傍）におけるキャリア移動度の劣化に対する耐性を高めることができる。
【００６１】
不揮発性記憶素子Ｑｍのデータ書き込みは、例えば、ドレイン領域Ｄに１Ｖ、ソース領域Ｓに６Ｖ、ＭＧ電極１０ｃに１２Ｖ、ＣＧ電極８ｃに１．５Ｖ、ｐ型ウエル領域５ｃに０Ｖの電圧を夫々印加し、ＭＧ電極１０ｃ下のチャネル形成領域側（基板１側）からゲート絶縁膜９の窒化シリコン膜９ｂ中にホットエレクトロンを注入することによって行われる。ホットエレクトロンの注入は、ゲート絶縁膜９の下層の酸化シリコン膜９ａを通過（トンネリング）させることによって行われる。
【００６２】
不揮発性記憶素子Ｑｍのデータ消去は、例えば、ドレイン領域Ｄに０Ｖ、ソース領域に７Ｖ、ＭＧ電極１０ｃに−６Ｖ、ＣＧ電極８ｃ及びｐ型ウエル領域５ｃに０Ｖの電圧を夫々印加し、ＭＧ電極１０ｃ下のチャネル形成領域側（基板１側）からゲート絶縁膜９の窒化シリコン膜９ｂ中にホットホールを注入することによって行われる。ホットホールの注入は、ゲート絶縁膜９の下層の酸化シリコン膜９ａを通過（トンネリング）させることによって行われる。
【００６３】
不揮発性記憶素子Ｑｍのデータ読み出しは、例えば、ソース領域Ｓに０Ｖ、ドレイン領域Ｄに１．５Ｖ、ＭＧ電極１０ｃ及びＣＧ電極８ｃに１．５Ｖ、ｐ型ウエル領域５ｃに０Ｖの電圧を夫々印加することによって行われる。
【００６４】
図５に示すように、基板１の主面の活性領域２ｃには、第１乃至第６の面（１ｘ１〜１ｘ６）が形成されている。この第１乃至第６の面は、基板１の深さ方向における高さ位置（深さ位置）が異なっている。不揮発性記憶素子ＱｍのＣＧ電極８ｃは、ゲート絶縁膜６を介在して第１の面１ｘ１上に設けられている。
【００６５】
第２の面１ｘ２は、第１の面１ｘ１から基板１の深さ方向（基板１の裏面側）に向かって第１の面１ｘ１よりも低い位置（深い位置）に形成されている。この第２の面１ｘ２は、ＣＧ電極８ｃの一方の側壁面側（ソース領域Ｓ側）において、ＣＧ電極８ｃに整合して形成されている。不揮発性記憶素子ＱｍのＭＧ電極１０ｃは、ＣＧ電極８ｃと隣り合って第２の面１ｘ２上にゲート絶縁膜９を介在して設けられている。
【００６６】
第３の面１ｘ３は、ＣＧ電極８ｃの他方の側壁面側（ドレインＤ領域側）において、ＣＧ電極８ｃに整合して形成されている。第４の面１ｘ４は、ＭＧ電極１０ｃの外側（ソース領域Ｓ側）において、ＭＧ電極１０ｃに整合して形成されている。第５の面１ｘ５は、ＣＧ電極８ｃの他方の側壁面側（ドレイン領域Ｄ側）に設けられたサイドウォールスペーサ１２に整合して形成されている。第６の面１ｘ６は、ＭＧ電極１０ｃの外側（ソース領域Ｓ側）に設けられたサイドウォールスペーサ１２に整合して形成されている。
【００６７】
第３及び第５の面（１ｘ３，１ｘ５）は、基板１の深さ方向（基板１の裏面側）に向かって第１の面１ｘ１よりも低い位置に形成されており、第５の面１ｘ５は、基板１の深さ方向（基板１の裏面側）に向かって第３の面１ｘ３よりも低い位置に形成されている。第２の面１ｘ２は、基板１の深さ方向（基板１の裏面側）に向かって第３及び第５の面（１ｘ３，１ｘ５）よりも低い位置に形成されている。
【００６８】
第４及び第６の面（１ｘ４，１ｘ６）は、基板１の深さ方向（基板１の裏面側）に向かって第２の面１ｘ１よりも低い位置に形成されており、第６の面１ｘ６は、基板１の深さ方向（基板１の裏面側）に向かって第４の面１ｘ４よりも低い位置に形成されている。
【００６９】
不揮発性記憶素子Ｑｍのドレイン領域Ｄにおいて、ｎ型半導体領域１１ｃは、第１の面１ｘ１及び第３の面１ｘ３に亘って設けられており、ｎ型半導体領域１３ｃは、第３の面１ｘ３及び第５の面１ｘ５に亘って設けられている。
【００７０】
不揮発性記憶素子Ｑｍのソース領域Ｓにおいて、ｎ型半導体領域１１ｃは、第２の面１ｘ２及び第４の面１ｘ４に亘って設けられており、ｎ型半導体領域１３ｃは、第４の面１ｘ４及び第６の面１ｘ６に亘って設けられている。
【００７１】
第２の面１ｘ２は、後で詳細に説明するが、ＣＧ電極８ｃを形成した後、ＣＧ電極８ｃの一方の側壁面側（ソース領域形成側）の基板表面を選択的にエッチングすることによって形成される。一方、第３乃至第６の面は、ｎ型半導体領域の形成時に使用される犠牲酸化膜（バッファ絶縁膜）を除去することによって形成される。
【００７２】
不揮発性記憶素子Ｑｍのゲート絶縁膜９は、第１の面１ｘ１と第２の面１ｘ２との段差部における壁面を覆うようにして、第２の面１ｘ２からＣＧ電極８ｃの一方の側壁面に亘って連続的に形成されている。ＣＧ電極８ｃとＭＧ電極１０ｃは、これらの間に介在されたゲート絶縁膜９によって電気的に分離されている。
【００７３】
ゲート絶縁膜９の下層の酸化シリコン膜９ａとゲート絶縁膜６は、同種の膜であっても成膜工程が異なる膜で形成されており、両者の膜厚が夫々異なっている（９ａ≠６）。本実施例では、酸化シリコン膜９ａは例えば４〜６［ｎｍ］程度の膜厚で形成され、ゲート絶縁膜６は例えば２〜３［ｎｍ］程度の膜厚の酸化シリコン膜で形成されている（９ａ＞６）。
【００７４】
次に、本実施例の半導体装置の製造について、図７乃至図２４を用いて説明する。
まず、例えば比抵抗が１０［Ωｃｍ］程度のｐ型単結晶シリコンからなるシリコン基板（基板１）を準備し、その後、基板１の主面に、活性領域（２ａ，２ｂ，２ｃ）を区画するための素子分離領域３を形成する（図７参照）。素子分離領域３は、例えば周知のＳＴＩ技術で形成する。ＳＴＩ技術による素子分離領域３は、まず、基板１の主面に浅溝（例えば深さが３００ｎｍ程度の溝）を形成し、その後、前記浅溝の内部を埋め込むようにして基板１の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、前記浅溝の内部に前記絶縁膜が選択的に残るように基板１上の前記絶縁膜をＣＭＰ法で除去することによって形成される。
【００７５】
次に、図７に示すように、基板１の主面にｐ型ウエル領域４を形成すると共に、活性領域２ａにｐ型ウエル領域５ａ、活性領域２ｂにｐ型ウエル領域５ｂ、活性領域２ｃにｐ型ウエル領域５ｃを夫々選択的に形成する。これらのウエル領域は、基板１の主面に不純物をイオン注入することによって形成される。
【００７６】
次に、基板１の主面において、図８に示すように、活性領域２ａ及び２ｃ上に膜厚が薄いゲート絶縁膜６、活性領域２ｂ上にゲート絶縁膜６よりも膜厚が厚いゲート絶縁膜７を選択的に形成する。これらのゲート絶縁膜は、これに限定されないが、例えば、熱酸化処理を施して活性領域２ａ〜２ｃ上に膜厚が厚い第１の酸化シリコン膜を成膜し、その後、活性領域２ａ及び２ｃ上の第１の酸化シリコン膜を選択的に除去し、その後、熱酸化処理を施して活性領域２ａ及び２ｃ上に膜厚が薄い第２の酸化シリコン膜を成膜することによって形成される。
【００７７】
ここで、第１及び第２の酸化シリコン膜は、活性領域のシリコン面（半導体面）を酸化することによって形成されるため、この酸化シリコン膜の形成により、活性領域におけるシリコン面の位置は、基板１の深さ方向に若干低くなる。図５に示す第１の面（シリコン面）１ｘ１は、主に、このゲート絶縁膜形成工程において形成される。
【００７８】
次に、図９に示すように、ゲート絶縁膜（６，７）を覆うようにして基板１の主面上の全面に、ゲート材として例えば２５０［ｎｍ］程度の膜厚のポリシリコン膜８をＣＶＤ法で成膜する。その後、ポリシリコン膜に抵抗値を低減する不純物（例えば砒素（Ａｓ））をイオン注入する。その後、ポリシリコン膜に注入された不純物を活性化させるための熱処理を施す。
【００７９】
次に、ポリシリコン膜８をエッチングによりパターンニングして、図１０に示すように、活性領域２ａのゲート絶縁膜６上にゲート電極８ａ、活性領域２ｂのゲート絶縁膜７上にゲート電極８ｂ、活性領域２ｃのゲート絶縁膜６上にＣＧ電極８ｃを夫々形成する。
【００８０】
ここで、活性領域２ｃは、ＣＧ電極８ｃを境にして２つの領域に分けられる。この２つの領域のうち、ＣＧ電極８ｃの一方の側壁面側（ソース領域形成側）を第１の領域ｃ１と呼び、ＣＧ電極８ｃの他方の側壁面側（ドレイン領域形成側）を第２の領域ｃ２と呼ぶ。
【００８１】
次に、図１１に示すように、フォトリソグラフィ技術を用いて基板１の主面上にマスクＭ１を形成する。マスクＭ１は、活性領域２ａ及び２ｂ上、並びに活性領域２ｃの第２の領域ｃ２上を覆うパターンからなり、かつ活性領域２ｃの第１の領域ｃ１上に開口部ｍａを有するパターンからなる。
【００８２】
次に、基板１の主面上にマスクＭ１が形成された状態で、活性領域２ｃの第１の領域ｃ１における基板１をエッチングして、図１１及び図１２に示すように、活性領域２ｃの第１の領域ｃ１に、基板１の深さ方向に向かって第１の面１ｘ１よりも低い第２の面１ｘ２を形成する。第２の面１ｘ２は、ＣＧ電極８ｃに整合して形成される。基板１のエッチングは、ＣＧ電極８ｃ下のゲート絶縁膜６にダメージを与えないために、等方性エッチング（ドライエッチング）で行う。
【００８３】
次に、図１３に示すように、第２の面１ｘ２上を含む基板１の主面上の全面に、ＯＮＯ構造の積層膜（多層膜）からなるゲート絶縁膜９を形成する。ゲート絶縁膜９の形成は、これに限定されないが、例えば、以下のようにして行う。まず、窒素で希釈した酸素雰囲気中で基板１に熱処理を施して、例えば５［ｎｍ］程度の膜厚の酸化シリコン膜９ａを成膜する。その後、酸化シリコン膜９ａ上に、電荷蓄積膜として例えば１０［ｎｍ］程度の膜厚の窒化シリコン膜９ｂをＣＶＤ法で成膜する。その後、窒化シリコン膜９ｂ上に、例えば５［ｎｍ］程度の膜厚の酸化シリコン膜９ｃをＣＶＤ法で成膜する。その後、緻密化のための熱処理を施す。これにより、ＯＮＯ構造の積層膜からなるゲート絶縁膜９が形成される。
【００８４】
この工程において、電荷蓄積部として機能するゲート絶縁膜９は、第１の面１ｘ１と第２の面１ｘ２との段差部における壁面を覆うようにして、第２の面１ｘ２からＣＧ電極８ｃの側壁面に亘って連続的に形成される。また、ゲート絶縁膜９の下層の酸化シリコン膜９ａは、ＣＧ電極８ｃ下のゲート絶縁膜６とは異なる工程で形成される。
【００８５】
なお、電荷蓄積膜としては、窒化シリコン膜９ｂに代えて、酸化膜の一部に窒素を含有するような絶縁膜、例えば酸窒化シリコン膜を用いることもできる。酸窒化シリコン膜は、例えば、モノシラン（ＳｉＨ４）等のようなシラン系ガスと、亜酸化窒素（Ｎ２Ｏ）と、ヘリウム（Ｈｅ）等のような希釈ガスとの混合ガスを用いたＣＶＤ法によって形成することができる。
【００８６】
次に、図１４に示すように、ＣＧ電極８ｃを覆うようにしてゲート絶縁膜９上の全面に、ゲート材として例えば６５［ｎｍ］程度の膜厚のポリシリコン膜１０をＣＶＤ法で成膜する。その後、ポリシリコン膜１０に抵抗値を低減する不純物をイオン注入し、続いて、ポリシリコン膜１０に注入された不純物を活性化させる熱処理を施す。ここで、予め不純物が導入されたポリシリコン膜をＣＶＤ法によって成膜することもできる。この場合は、不純物をイオン注入する工程を省略することができる。
【００８７】
次に、ポリシリコン膜１０にＲＩＥ（Ｒeactive Ｉon Ｅching）等の異方性エッチングを施して、図１５に示すように、活性領域２ｃの第１の領域ｃ１側にサイドウォール形状のＭＧ電極１０ｃを形成する。ＭＧ電極１０ｃは、第２の面１ｘ２上及びＣＧ電極８ｃの隣りに、夫々ゲート絶縁膜９を介在して配置される。また、ＭＧ電極１０ｃは、ＣＧ電極８ｃの側壁面を覆うゲート絶縁膜に整合して形成される。
【００８８】
この工程において、活性領域２ａ及び２ｂ、並びに活性領域２ｃの第２の領域ｃ２側にもＭＧ電極１０ｃと同様のサイドウォール形状の導電体が形成される。
【００８９】
次に、活性領域２ｃの第１の領域ｃ１側のＭＧ電極１０ｃを残して、活性領域２ａ及び２ｂ、並びに活性領域２ｃの第２の領域ｃ２側の前記導電体を選択的に除去し、その後、図１６に示すように、ＣＧ電極８ｃ及び基板１とＭＧ電極１０ｃとの間に位置するゲート絶縁膜９を除いて他の部分に位置するゲート絶縁膜９を選択的に除去する。
【００９０】
次に、エクステンション領域である半導体領域を形成するが、その前に、熱酸化処理を施して、図１７に示すように、酸化シリコン膜からなる犠牲酸化膜（バッファ絶縁膜）２０を形成する。
【００９１】
次に、基板１の主面側からその主面の各活性領域（２ａ，２ｂ，２ｃ）に不純物（例えばＡｓ）を選択的にイオン注入して、図１８に示すように、活性領域２ａに一対のｎ型半導体領域１１ａ、活性領域２ｂに一対のｎ型半導体領域１１ｂ活性領域２ｃに一対のｎ型半導体領域１１ｃを形成する。一対のｎ型半導体領域１１ａはゲート電極８ａに整合して形成され、一対のｎ型半導体領域１１ｂはゲート電極８ｂに整合して形成される。また、一対のｎ型半導体領域１１ｃのうち、一方のｎ型半導体領域１１ｃ（ソース領域）はＭＧ電極１０ｃに整合して形成され、他方のｎ型半導体領域１１ｃ（ドレイン領域）はＣＧ電極８ｃに整合して形成される。
【００９２】
次に、図１９に示すように、前述の不純物イオン注入工程で使用した犠牲酸化膜２０を除去する。犠牲酸化膜２０の除去は、例えばＡＰＭ洗浄やＨＰＭ洗浄によるウエットエッチングよって行われる。ＡＰＭ洗浄では、主としてアンモニア（ＮＨ３またはＮＨ４ＯＨ）と過酸化水素（Ｈ２Ｏ２）と水（Ｈ２Ｏ）との混合液が洗浄液として用いられる。このＡＰＭ洗浄では、主として半導体主面表面の粒子状汚染成分(パーティクル)の除去を目的としている。ＨＰＭ洗浄では、主として塩酸（ＨＣｌ）と過酸化水素（Ｈ２Ｏ２）と水（Ｈ２Ｏ）との混合液が洗浄液として用いられる。このＨＰＭ洗浄では、主として金属汚染成分を除去することを目的としている。
【００９３】
ここで、犠牲酸化膜２０は、活性領域のシリコン面を酸化することによって形成され、洗浄によるウエットエッチングによって除去されるため、この犠牲酸化膜２０の形成及び除去により、活性領域におけるシリコン面の位置は、基板１の深さ方向に若干低くなる。図５に示す第３の面１ｘ３及び第４の面１ｘ４は、主に、この犠牲酸化膜２０の形成及び除去によって形成される。また、第３の面３ｘ３は、ＣＧ電極８ｃに整合して形成され、第４の面１ｘ４は、ＭＧ電極１０ｃに整合して形成される。
【００９４】
次に、図２０に示すように、ゲート電極８ａ及び８ｂの各々の側壁面にサイドウォールスペーサ１２を形成すると共に、ＣＧ電極８ｃの他方の側壁面（第２の領域ｃ２側の側壁面：ドレイン領域形成側の側壁面）、及びＭＧ電極１０ｃの外側（第１の領域ｃ１側：ソース領域形成側）にサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は、基板１の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で成膜し、その後、前記絶縁膜にＲＩＥ等の異方性エッチングを施すことによって形成される。ゲート電極８ａ及び８ｂにおけるサイドウォールスペーサ１２は、各々のゲート電極に整合して形成される。ＣＧ電極８ｃ側のサイドウォールスペーサ１２は、ＣＧ電極８ｃに整合して形成される。ＭＧ電極１０ｃ側のサイドウォールスペーサ１２は、ＭＧ電極１０ｃに整合して形成される。
【００９５】
次に、コンタクト領域である半導体領域を形成するが、その前に前述の犠牲酸化膜形成と同様に、熱酸化処理を施して、図２１に示すように、酸化シリコン膜からなる犠牲酸化膜（バッファ絶縁膜）２１を形成する。
【００９６】
次に、基板１の主面側からその主面の各活性領域（２ａ，２ｂ，２ｃ）に不純物（例えばＡｓ）を選択的にイオン注入して、図２２に示すように、活性領域２ａに一対のｎ型半導体領域１３ａ、活性領域２ｂに一対のｎ型半導体領域１３ｂ活性領域２ｃに一対のｎ型半導体領域１３ｃを形成する。一対のｎ型半導体領域１３ａはゲート電極８ａの側壁面に設けられたサイドウォールスペーサ１２に整合して形成され、一対のｎ型半導体領域１１ｂはゲート電極８ｂの側壁面に設けられたサイドウォールスペーサ１２に整合して形成される。また、一対のｎ型半導体領域１３ｃのうち、一方のｎ型半導体領域１３ｃはＭＧ電極１０ｃ側のサイドウォールスペーサ１２に整合して形成され、他方のｎ型半導体領域１１ｃはＣＧ電極８ｃ側のサイドウォールスペーサ１２に整合して形成される。この工程により、低耐圧ＭＩＳＦＥＴ−Ｑ１、高耐圧ＭＩＳＦＥＴ−Ｑ２、不揮発性記憶素子Ｑｍがほぼ完成する。
【００９７】
次に、図２３に示すように、前述の不純物イオン注入工程で使用した犠牲酸化膜２１を除去する。犠牲酸化膜２１の除去は、前述の犠牲酸化膜２０と同様に、例えばＡＰＭ洗浄やＨＰＭ洗浄によるウエットエッチングよって行われる。
【００９８】
ここで、犠牲酸化膜２１は、活性領域のシリコン面を酸化することによって形成され、洗浄によるウエットエッチングによって除去されるため、この犠牲酸化膜２１の形成及び除去により、活性領域におけるシリコン面の位置は、基板１の深さ方向に若干低くなる。図５に示す第５の面１ｘ５及び第６の面１ｘ６は、主に、この犠牲酸化膜２１の形成及び除去によって形成される。また、第５の面１ｘ５は、ＣＧ電極８ｃ側のサイドウォールスペーサ１２に整合して形成され、第６の面１ｘ６は、ＭＧ電極１０ｃ側のサイドウォールスペーサ１２に整合して形成される。
【００９９】
次に、図２４に示すように、各トランジスタ素子のゲート電極を覆うようにして、基板１の主面上の全面に、例えば窒化シリコン膜からなるエッチングストッパ膜１４、例えば酸化シリコン膜からなる層間絶縁膜１５をＣＶＤ法で順次成膜する。その後、層間絶縁膜１５の表面を例えばＣＭＰ法で平坦化する。
【０１００】
次に、層間絶縁膜１５及びエッチングストッパ膜１４を選択的にエッチングして、各トランジスタ素子の半導体領域上に接続孔１６を形成する。その後、接続孔１６の内部に金属等の導電物を埋め込んで導電性プラグ１７を形成する。その後、層間絶縁膜１５上に、配線１８、データ線ＤＬ及びソース線ＳＬ等を形成する。これにより、図１乃至図５に示す構造となる。
【０１０１】
ところで、不揮発性記憶素子Ｑｍのデータ書き込みは、前述したように、基板１側から、ＭＧ電極１０ｃ下のゲート絶縁膜９における窒化シリコン膜（電荷蓄積膜）９ｂ中にホットエレクトロンを注入することによって行われる。一方、データ消去は、基板１側から、ＭＧ電極１０ｃ下のゲート絶縁膜９における窒化シリコン膜９ｂ中にホットホールを注入して窒化シリコン膜９ｂ中の電子を消去（中和）することによって行われる。ホットエレクトロン及びホットホールの注入は、ゲート絶縁膜９の下層の酸化シリコン膜９ａをトンネリングさせることによって行われる。図５に示すように、データ書き込み時のホットエレクトロン注入は、主にＣＧ電極８ｃ側のＡ部で行われ、データ消去時のホットホール注入は、主にソース領域Ｓ側のＢ部で行われる。
【０１０２】
このようなデータの書き込み／消去においては、データ書き込み時のホットエレクトロン注入位置（Ａ部）とデータ消去時のホットホール注入位置（Ｂ部）とが離れているため、書き込み時のホットエレクトロンと消去時のホットホールとの分布に差が生じ易い。
【０１０３】
書き込み時のホットエレクトロンと消去時のホットホールとの分布に差が生じると、窒化シリコン膜９ｂ中の電子消去に、より多くのホットホール注入が必要となり、下層の酸化シリコン膜９が劣化し、その結果、データ保持特性の劣化を引き起こす。また、窒化シリコン膜９ｂ中に電子とホールが蓄積され、その結果、データ書き換え耐性の劣化を引き起こす。
【０１０４】
このような問題を抑制するには、ＭＧ電極１０ｃの幅Ｗを縮小し、ホットエレクトロン注入位置（ａ部）とホットホール注入位置（ｂ部）とを近づけることが有効である。
【０１０５】
しかしながら、図２５に示す従来の不揮発性記憶素子では、メモリゲート電極１０５の幅Ｗを狭くした場合、ＭＯＮＯＳ型ＦＥＴのメモリゲート電極１０５におけるチャネル長も短くなるため、ＭＯＮＯＳ型ＦＥＴがＣut-off出来なくなり（パンチスルー耐性が低下）、その結果、不揮発性記憶素子のオフリーク電流が増大してしまう。
【０１０６】
これに対し、本実施例の不揮発性記憶素子Ｑｍは、図５に示すように、基板１の主面において、第１の面１ｘ１上にゲート絶縁膜６を介在してＣＧ電極８ｃが設けられ、第１の面１ｘ１から基板１の深さ方向に向かって第１の面１ｘ１よりも低い第２の面１ｘ２上に電荷蓄積部として機能するゲート絶縁膜９を介在してＭＧ電極１０ｃが設けられた構造になっている。
【０１０７】
このような構造では、（１）第１の面１ｘ１と第２の面１ｘ２との高低差ＸＬに相当する分、ＭＯＮＯＳ型ＦＥＴのＭＧ電極１０ｃにおける実効チャネル長が長くなるため、パンチスルー耐性の低下に起因するオフリーク電流の増大を招くことなく、ＭＧ電極１０ｃの幅Ｗを縮小することができる。
【０１０８】
一方、（２）ＭＧ電極１０ｃの幅Ｗを縮小すると、消去時のホットホール生成位置は、ＣＧ電極８ｃ側へ近づく。（３）第１の面１ｘ１に対して第２の面１ｘ２を低くする（基板を掘り込む）と、書き込み電流が分散され、書き込み時のホットエレクトロンの生成位置がソース領域Ｓ側へ広がる。（４）第１の面１ｘ１と第２の面１ｘ２との段差部（堀り込んだ基板の角の部分）で、電界集中若しくは急激な電圧効果により、インパクトイオン化が強くなる。（５）上記（３）及び（４）の効果により、書き込み時のホットエレクトロンは、効率良く、かつソース領域Ｓ側へ広がって注入される。よって、ホットエレクトロン注入位置（ａ部）とホットホール注入位置（ｂ部）とが近づくため、書き込み時のホットエレクトロンと消去時のホットホールとの分布をほぼ等しくできる。
【０１０９】
従って、不揮発性記憶素子Ｑｍのオフリーク電流の増大を招くことなく、書き換え耐性及びデータ保持特性の向上を図ることができる。
【０１１０】
ここで、不揮発性記憶素子Ｑｍは、チャネル長が長すぎると電流利得（駆動能力）が低下し、逆に短すぎるとパンチスルー耐性に起因するオフリーク電流が増加する。従って、電流利得及びオフリーク電流を考慮してチャネル長を変えないことを前提にすると、第１の面１ｘ１と第２の面１ｘ２との高低差ＸＬ（基板の堀り込み量）は、１０〜３０ｎｍの範囲内であることが望ましい。また、基板１の主面は、前述した犠牲酸化膜（２０，２１）の形成及び除去によって２〜３ｎｍ程度削られる。この点も考慮して、第１の面１ｘ１と第２の面１ｘ２との高低差ＸＬ（基板の堀り込み量）は、１０〜３０ｎｍの範囲内であることが望ましい。本実施例では、高低差ＸＬは例えば２０ｎｍ程度に設定されている。
【０１１１】
本実施例の不揮発性記憶素子Ｑｍにおいて、制御用ＦＥＴにおけるゲート絶縁膜６は、図８に示すゲート絶縁膜形成工程で形成されている。一方、ＭＯＮＯＳ型ＦＥＴにおけるゲート絶縁膜９は、図１３に示すＯＮＯ膜形成工程で形成されている。即ち、ゲート絶縁膜６と、ゲート絶縁膜９の下層の酸化シリコン膜９ａとは、同種の膜であっても成膜工程が異なる膜で形成されている。従って、書き込み時の電界向上に必要な膜厚でゲート絶縁膜６を形成し、ゲート絶縁膜９の窒化シリコン膜から基板側へのリーク電流抑制に必要な膜厚で下層の酸化シリコン膜９ａを形成する、換言すれば、データ保持特性により規定された酸化シリコン膜９ａの膜厚以下にゲート絶縁膜６を薄膜化することができるため、不揮発性記憶素子Ｑｍの動作電圧の低電圧化を図ることができる。
【０１１２】
本実施例の不揮発性記憶素子Ｑｍにおいて、第２の面１ｘ２は、図１１及び図１２に示す基板エッチング工程で形成されている。この基板エッチング工程では、ＣＧ電極８ｃの端部から垂直に削れるドライエッチング（等方性エッチング）で行っている。ウエットエッチングだと、ＣＧ電極８ｃ下のゲート絶縁膜６もサイドエッチングにより削られてしまうため、制御用ＦＥＴの特性が変化してしまう。従って、ドライエッチングで基板１を削ることにより、ＣＧ電極８ｃ下のゲート絶縁膜６にダメージを与えることなく、第１の面１ｘ１よりも低い第２の面１ｘ２を形成することができるため、信頼性の高い不揮発性記憶素子Ｑｍを提供することができる。
【０１１３】
本実施例の不揮発性記憶素子Ｑｍでは、第１の面１ｘ１よりも低い第２の面１ｘ２を設けることで（基板１を掘り込むことで）、書き込み時のホットエレクトロンと消去時のホットホールとの分布をほぼ等しくしているため、共通ワード線内を分割して消去する必要がなく、また、電源容量を増強する必要もない。
【０１１４】
本実施例において、第２の面１ｘ２は、図１１及び図１２に示すように、ＣＧ電極８ｃに整合して形成される。また、ＭＧ電極１０ｃは、図１５に示すように、ＣＧ電極８ｃの側壁面におけるゲート絶縁膜９に整合して形成される。このようにして第２の面１ｘ２及びＭＧ電極１０ｃを形成することにより、ＣＧ電極８ｃとＭＧ電極１０ｃとの合わせずれを考慮する必要がないため、不揮発性記憶素子Ｑｍの微細化を図ることができる。
【０１１５】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【０１１６】
【図１】本発明の一実施例である半導体装置の概略構成を示す模式的断面図である。
【図２】図１の一部（低耐圧ＭＩＳＦＥＴの部分）を拡大した模式的断面図である。
【図３】図１の一部（高耐圧ＭＩＳＦＥＴの部分）を拡大した模式的断面図である。
【図４】図１の一部（不揮発性記憶素子の部分）を拡大した模式的断面図である。
【図５】図４を簡略化した模式的断面図である。
【図６】図４の不揮発性記憶素子の等価回路図である。
【図７】本発明の一実施例である半導体装置の製造工程を示す模式的断面図である。
【図８】図７に続く半導体装置の製造工程を示す模式的断面図である。
【図９】図８に続く半導体装置の製造工程を示す模式的断面図である。
【図１０】図９に続く半導体装置の製造工程を示す模式的断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す模式的断面図である。
【図１２】図１１の一部（メモリセル形成部）を拡大した模式的断面図である。
【図１３】図１１に続く半導体装置の製造工程を示す模式的断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す模式的断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す模式的断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す模式的断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す模式的断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す模式的断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す模式的断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す模式的断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す模式的断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す模式的断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す模式的断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す模式的断面図である。
【図２５】従来の不揮発性記憶素子を示す模式的断面図である。
【符号の説明】
【０１１７】
１…ｐ型半導体基板（基板）、２ａ，２ｂ，２ｃ…活性領域、３…素子分離領域、４，５ａ，５ｂ，５ｃ…ｐ型ウエル領域、６…ゲート絶縁膜、７…ゲート絶縁膜、８ａ，８ｂ…ゲート電極、８ｃ…コントロールゲート（ＣＧ）電極、９…ゲート絶縁膜（積層膜）、９ａ…酸化シリコン膜、９ｂ…窒化シリコン膜（電荷蓄積膜）、９ｃ…酸化シリコン膜、１０ｃ…メモリゲート（ＭＧ）電極、１１ａ，１１ｂ，１１ｃ…ｎ型半導体領域（エクステンション領域）、１２…サイドウォールスペーサ、１３ａ，１３ｂ，１３ｃ…ｎ型半導体領域（コンタクト領域）、１４…エッチングストッパ膜、１５…層間絶縁膜、１６…接続孔、１７…導電性プラグ、１８…配線、２０，２１…犠牲酸化膜（バッファ絶縁膜）、Ｍｃ…メモリセル、Ｑ１…低耐圧ＭＩＳＦＥＴ、Ｑ２…高耐圧ＭＩＳＦＥＴ、Ｑｍ…不揮発性記憶素子、ＤＬ…データ線、ＳＬ…ソース線、ＣＧＬ…コントロールゲート線、ＭＧＬ…メモリゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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