(57)【要約】【課題】  基準電圧が入力される増幅回路内のトランジスタにおいて製造プロセスの変動に起因する閾値の変動が生じた場合に外部入力信号に対して高速な出力を得られる半導体装置を提供する。【解決手段】半導体装置１は、外部電源電圧Ｖｃｃと接地電圧Ｖｓｓとを供給され、外部電源電圧Ｖｃｃを基に基準電圧Ｖｒｅｆを生成する基準電位発生回路２と、外部電源電圧Ｖｃｃと接地電圧Ｖｓｓとを供給され、前記基準電位発生回路２で生成される前記基準電圧Ｖｒｅｆと外部入力信号Ｖｉｎの電圧とを比較してその比較結果に応じて出力信号Ｖｏｕｔを生成する増幅回路３と、前記基準電圧Ｖｒｅｆを調節するためのデータが記憶された記憶回路４とを有する。【選択図】  図１
2006332793.tif 000002
【特許請求の範囲】
【請求項１】
外部電源電圧を基に基準電圧を生成する基準電位発生回路と、前記基準電位発生回路で生成される前記基準電圧と外部入力信号の電圧とを比較してその比較結果に応じて出力信号を生成する増幅回路と、前記基準電圧を調節するためのデータが記憶された記憶回路とを備えたことを特徴とする半導体装置。
【請求項２】
前記増幅回路は、少なくとも完全相補型自己バイアス式負帰還差動増幅回路から構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記増幅回路は、少なくともカレントミラー回路から構成されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記基準電圧の生成範囲は、前記基準電位発生回路に供給される外部電源電圧をＶｃｃとした場合に１／ｎＶｃｃ以上、（ｎ−１）／ｎＶｃｃ以下（ｎは整数、ｎ≧３）であることを特徴とする請求項１乃至３に記載の半導体装置。
【請求項５】
前記基準電圧は、前記基準電位発生回路に供給される外部電源電圧をＶｃｃとした場合に１／５Ｖｃｃ，２／５Ｖｃｃ、１／２Ｖｃｃ、３／５Ｖｃｃ、４／５Ｖｃｃのうちいずれか一つの電圧レベルであることを特徴とする請求項１乃至４に記載の半導体装置。
【請求項６】
外部電源電圧を基に基準電圧を生成し且つ前記外部電源電圧と接地電圧との間に直列に接続された３個以上の抵抗素子及び前記各抵抗素子の間にそれぞれ設けられたスイッチを有する基準電位発生回路と、前記基準電位発生回路で生成される前記基準電圧と外部入力信号の電圧とを比較してその比較結果に応じて出力信号を生成する増幅回路と、前記接地電圧と前記基準電圧の出力ノードとの間に介在する前記抵抗素子の積算抵抗値を変更するために前記各スイッチをＯＮ又はＯＦＦさせるデータが記憶された記憶回路とを備えたことを特徴とする半導体装置。
【請求項７】
前記基準電位発生回路は、前記接地電圧と前記基準電圧の出力ノードとの間に介在する前記抵抗素子の積算抵抗値を変更して前記基準電圧を生成することを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の入力段に基準電位発生回路を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置には外部入力信号と基準電圧とを比較してその比較結果に応じて出力信号を生成するカレントミラー回路を用いた装置がある（例えば、特許文献１参照。）。しかし近年では半導体装置の高速化を目的に、カレントミラー回路の代わりに完全相補型自己バイアス式負帰還差動増幅回路（ＣＳＤＡ）を用いる機会が多くなりつつある。
【０００３】
図４は、従来のＣＳＤＡを用いた半導体装置の構成の一例を示す図である。図４において、半導体装置は、基準電圧Ｖｒｅｆと外部入力信号Ｖｉｎの電圧レベルとを比較して、その比較結果を示す信号Ｖｏｕｔ０を生成する比較回路１０と、比較回路１０の出力信号Ｖｏｕｔ０を増幅して増幅回路３の出力信号Ｖｏｕｔを生成するインバータ１２とを有する。これらの比較回路１０及びインバータ１２は、動作電源電圧として外部電源電圧Ｖｃｃを受けている。
【０００４】
ここで比較回路１０は、外部電源電圧Ｖｃｃと内部ノードＶｓｐの間に接続されかつそのゲートが内部ノードＶｒｅｆｂに接続されるＰチャネルＭＯＳトランジスタ１０ａと、内部ノードＶｓｐと内部ノードＶｒｅｆｂの間に接続されかつそのゲートに基準電圧Ｖｒｅｆを受けるＰチャネルＭＯＳトランジスタ１０ｂと、内部ノードＶｓｐと内部ノードＶｏｕｔ０の間に接続されかつそのゲートに外部入力信号Ｖｉｎを受けるＰチャネルＭＯＳトランジスタ１０ｃと、内部ノードＶｒｅｆｂと内部ノードＶｓｎの間に接続されかつそのゲートに基準電圧Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタ１０ｄと、内部ノードＶｏｕｔ０と内部ノードＶｓｎの間に接続されかつそのゲートに外部入力信号Ｖｉｎを受けるＮチャネルＭＯＳトランジスタ１０ｅと、内部ノードＶｓｎと接地電圧Ｖｓｓの間に接続されかつそのゲートが内部ノードＶｒｅｆｂに接続されるＮチャネルＭＯＳトランジスタ１０ｆとを有する。
【０００５】
この比較回路１０は、外部電源電圧Ｖｃｃを動作電源電圧として受けており、また内部ノードＶｒｅｆｂの電圧レベルがほぼ１／２ＶｃｃとなることによりＰチャネルＭＯＳトランジスタ１０ａとＮチャネルＭＯＳトランジスタ１０ｆとがＯＮ状態となるように設計されている。  
ここで基準電圧Ｖｒｅｆとして例えば最初に１／２Ｖｃｃを選択した場合、内部ノードＶｓｐとＰチャネルＭＯＳトランジスタ１０ｂのゲート間には閾値を超える約−１／２Ｖｃｃの電圧が印加されていることからＰチャネルＭＯＳトランジスタ１０ｂはＯＮ状態となり、一方内部ノードＶＳＮとＮチャネルＭＯＳトランジスタ１０ｄのゲート間には同様に閾値を超える約１／２Ｖｃｃの電圧が印加されていることからＮチャネルＭＯＳトランジスタ１０ｄもＯＮ状態となる。したがって内部ノードＶｓｐは、ＰチャネルＭＯＳトランジスタ１０ａがＯＮ状態であることからハイレベル（Ｈレベル）に維持され、一方ノードＶｓｎは、ＮチャネルＭＯＳトランジスタ１０ｆがＯＮ状態であることからローレベル（Ｌレベル）に維持されている。
【０００６】
さて外部入力信号ＶｉｎとしてＨレベルを入力した場合、外部入力信号Ｖｉｎの電位が基準電圧Ｖｒｅｆよりも上がるため、ＮチャネルＭＯＳトランジスタ１０ｄと比較してＮチャネルＭＯＳトランジスタ１０ｅは流れる電流が増加し、同時にＰチャネルトランジスタ１０ｃは流れる電流が減少する。その結果、出力Ｖｏｕｔ０にはその電位が押し下げられてＬレベルが出力される。
【０００７】
一方外部入力信号ＶｉｎとしてＬレベルを入力した場合、外部入力信号Ｖｉｎの電位が基準電圧Ｖｒｅｆよりも下がるため、ＮチャネルＭＯＳトランジスタ１０ｄと比較してＮチャネルＭＯＳトランジスタ１０ｅは流れる電流が減少し、同時にＰチャネルトランジスタ１０ｃは流れる電流が増加する。その結果、出力Ｖｏｕｔ０にはその電位が押し上げられてＨレベルが出力される。
【０００８】
インバータ１２は、外部電源電圧Ｖｃｃと内部ノード１２ｃの間に接続されかつそのゲートに比較回路１０の出力信号Ｖｏｕｔ０を受けるＰチャネルＭＯＳトランジスタ１２ａと、内部ノード１２ｃと接地電圧Ｖｓｓの間に接続されかつそのゲートに比較回路１０の出力信号Ｖｏｕｔ０を受けるＮチャネルＭＯＳトランジスタ１２ｂとを有する。
【０００９】
このインバータ１２は、比較回路１０の出力信号Ｖｏｕｔ０を増幅しかつ反転して増幅回路３の出力信号Ｖｏｕｔを生成する。例えば比較回路１０の出力信号Ｖｏｕｔ０としてＬレベルを入力した場合、ＰチャネルＭＯＳトランジスタ１２ａはゲートに閾値を超えるＬレベルを入力されることからＯＮ状態となり、逆にＮチャネルＭＯＳトランジスタ１２ｂはゲートに閾値未満のＬレベルを入力されることからＯＦＦ状態となる。結果として増幅回路３の出力信号ＶｏｕｔにはＰチャネルＭＯＳトランジスタ１２ａを介してＨレベルが出力される。
【００１０】
一方比較回路１０の出力信号Ｖｏｕｔ０としてＨレベルを入力した場合、ＰチャネルＭＯＳトランジスタ１２ａはゲートに閾値未満のＨレベルを入力されることからＯＦＦ状態となり、逆にＮチャネルＭＯＳトランジスタ１２ｂはゲートに閾値を超えるＨレベルを入力されることからＯＮ状態となる。結果として増幅回路３の出力信号ＶｏｕｔにはＮチャネルＭＯＳトランジスタ１２ｂを介してＬレベルが出力される。
【特許文献１】特開２００３−１３３９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし増幅回路３において基準電圧Ｖｒｅｆを入力とするトランジスタの閾値が製造プロセスの変動により設計値からずれた場合に、当初の設計における前記トランジスタの閾値と基準電圧Ｖｒｅｆとの適正な電位関係を維持できなくなり、その結果前記外部入力信号に対して高速な出力を得られないことがある。以下にこの現象について詳しく説明する。
【００１２】
図４に示す比較回路１０において、例えば外部電源電圧Ｖｃｃを１．８ＶとしてＮチャネルＭＯＳトランジスタ１０ｄの閾値が製造プロセスの変動により０．９Ｖに変動したとする。ここで、内部ノードＶｓｎがＬレベルでありまた基準電圧Ｖｒｅｆが１／２Ｖｃｃ（＝０．９Ｖ）であることから閾値０．９Ｖを有するＮチャネルＭＯＳトランジスタ１０ｄはゲートがターンオンしないためＯＦＦ状態となる。また内部ノードＶｒｅｆｂは、通常であれば１／２Ｖｃｃ（＝０．９Ｖ）に保持されているが、ＮチャネルＭＯＳトランジスタ１０ｄを介した放電経路が無くなるためにＶｃｃレベルへと充電され始める。
【００１３】
このような状況で外部入力信号ＶｉｎをＬレベルからＨレベルに遷移させた場合、図５に示すようにＶｏｕｔ０はＶｒｅｆｂの電圧レベルの上昇により通常よりもＨレベルからＬレベルへの応答が遅延してしまう。その結果、外部入力信号Ｖｉｎに対して製品仕様で決められている応答時間内に出力Ｖｏｕｔ０が得られない半導体装置となってしまう。
【００１４】
従って本発明は、基準電圧が入力される増幅回路内のトランジスタにおいて閾値の変動が生じた場合に外部入力信号に対して高速な出力を得られる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の一態様によれば、外部電源電圧を基に基準電圧を生成する基準電位発生回路と、前記基準電位発生回路で生成される前記基準電圧と外部入力信号の電圧とを比較してその比較結果に応じて出力信号を生成する増幅回路と、前記基準電圧を調節するためのデータが記憶された記憶回路とを備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【００１６】
本発明によれば、基準電圧が入力される増幅回路内のトランジスタにおいて製造プロセスの変動に起因する閾値の変動が生じた場合に外部入力信号に対して高速な出力を得られる半導体装置を実現する。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例を説明する。
【実施例】
【００１８】
以下に本発明による半導体装置の実施例を増幅回路に完全相補型自己バイアス式負帰還差動増幅回路（ＣＳＤＡ）を用いた場合で説明する。図１は、本発明の実施例である半導体装置の全体構成を概略的に示すブロック図である。
【００１９】
図１に示すように、半導体装置１は、外部電源電圧Ｖｃｃと接地電圧Ｖｓｓとを供給され、外部電源電圧Ｖｃｃを基に基準電圧Ｖｒｅｆを生成する基準電位発生回路２と、外部電源電圧Ｖｃｃと接地電圧Ｖｓｓとを供給され、前記基準電位発生回路２で生成される前記基準電圧Ｖｒｅｆが入力されるトランジスタを有し且つ前記基準電圧Ｖｒｅｆと外部入力信号Ｖｉｎの電圧とを比較してその比較結果に応じて出力信号Ｖｏｕｔを生成する増幅回路３と、前記基準電圧Ｖｒｅｆを調節するためのデータが記憶された記憶回路４とを有する。
【００２０】
また図１において増幅回路３は、基準電圧Ｖｒｅｆと外部入力信号Ｖｉｎの電圧レベルとを比較して、その比較結果を示す信号Ｖｏｕｔ０を生成する比較回路１０と、比較回路１０の出力信号Ｖｏｕｔ０を増幅して増幅回路３の出力信号Ｖｏｕｔを生成するインバータ１２から構成されている。
【００２１】
ここで比較回路１０は、外部電源電圧Ｖｃｃと内部ノードＶｓｐの間に接続されかつそのゲートが内部ノードＶｒｅｆｂに接続されるＰチャネルＭＯＳトランジスタ１０ａと、内部ノードＶｓｐと内部ノードＶｒｅｆｂの間に接続されかつそのゲートに基準電圧Ｖｒｅｆを受けるＰチャネルＭＯＳトランジスタ１０ｂと、内部ノードＶｓｐと内部ノードＶｏｕｔ０の間に接続されかつそのゲートに外部入力信号Ｖｉｎを受けるＰチャネルＭＯＳトランジスタ１０ｃと、内部ノードＶｒｅｆｂと内部ノードＶｓｎの間に接続されかつそのゲートに基準電圧Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタ１０ｄと、内部ノードＶｏｕｔ０と内部ノードＶｓｎの間に接続されかつそのゲートに外部入力信号Ｖｉｎを受けるＮチャネルＭＯＳトランジスタ１０ｅと、内部ノードＶｓｎと接地電圧Ｖｓｓの間に接続されかつそのゲートが内部ノードＶｒｅｆｂに接続されるＮチャネルＭＯＳトランジスタ１０ｆとを有する。
【００２２】
この比較回路１０は、外部電源電圧Ｖｃｃを動作電源電圧として受けており、また内部ノードＶｒｅｆｂの電圧レベルがほぼ１／２ＶｃｃとなることによりＰチャネルＭＯＳトランジスタ１０ａとＮチャネルＭＯＳトランジスタ１０ｆとがＯＮ状態となるように設計されている。
【００２３】
ここで基準電圧Ｖｒｅｆとして例えば最初に１／２Ｖｃｃを選択した場合、内部ノードＶＳＰとＰチャネルＭＯＳトランジスタ１０ｂのゲート間には閾値を超える約−１／２Ｖｃｃの電圧が印加されていることからＰチャネルＭＯＳトランジスタ１０ｂはＯＮ状態となり、一方内部ノードＶｓｎとＮチャネルＭＯＳトランジスタ１０ｄのゲート間には同様に閾値を超える約１／２Ｖｃｃの電圧が印加されていることからＮチャネルＭＯＳトランジスタ１０ｄもＯＮ状態となる。したがって内部ノードＶｓｐは、ＰチャネルＭＯＳトランジスタ１０ａがＯＮ状態であることからハイレベル（Ｈレベル）に維持され、一方ノードＶｓｎは、ＮチャネルＭＯＳトランジスタ１０ｆがＯＮ状態であることからローレベル（Ｌレベル）に維持されている。
【００２４】
さて外部入力信号ＶｉｎとしてＨレベルを入力した場合、外部入力信号Ｖｉｎの電位が基準電圧Ｖｒｅｆよりも上がるため、ＮチャネルＭＯＳトランジスタ１０ｄと比較してＮチャネルＭＯＳトランジスタ１０ｅは流れる電流が増加し、同時にＰチャネルトランジスタ１０ｃは流れる電流が減少する。その結果、出力Ｖｏｕｔ０にはその電位が押し下げられてＬレベルが出力される。
【００２５】
一方外部入力信号ＶｉｎとしてＬレベルを入力した場合、外部入力信号Ｖｉｎの電位が基準電圧Ｖｒｅｆよりも下がるため、ＮチャネルＭＯＳトランジスタ１０ｄと比較してＮチャネルＭＯＳトランジスタ１０ｅは流れる電流が減少し、同時にＰチャネルトランジスタ１０ｃは流れる電流が増加する。その結果、出力Ｖｏｕｔ０にはその電位が押し上げられてＨレベルが出力される。
【００２６】
インバータ１２は、外部電源電圧Ｖｃｃと内部ノード１２ｃの間に接続されかつそのゲートに比較回路１０の出力信号Ｖｏｕｔ０を受けるＰチャネルＭＯＳトランジスタ１２ａと、内部ノード１２ｃと接地電圧Ｖｓｓの間に接続されかつそのゲートに比較回路１０の出力信号Ｖｏｕｔ０を受けるＮチャネルＭＯＳトランジスタ１２ｂとを有する。
【００２７】
このインバータ１２は、比較回路１０の出力信号Ｖｏｕｔ０を増幅しかつ反転して増幅回路３の出力信号Ｖｏｕｔを生成する。例えば比較回路１０の出力信号Ｖｏｕｔ０としてＬレベルを入力した場合、ＰチャネルＭＯＳトランジスタ１２ａはゲートに閾値を超えるＬレベルを入力されることからＯＮ状態となり、逆にＮチャネルＭＯＳトランジスタ１２ｂはゲートに閾値未満のＬレベルを入力されることからＯＦＦ状態となる。結果として増幅回路３の出力信号ＶｏｕｔにはＰチャネルＭＯＳトランジスタ１２ａを介してＨレベルが出力される。
【００２８】
一方比較回路１０の出力信号Ｖｏｕｔ０としてＨレベルを入力した場合、ＰチャネルＭＯＳトランジスタ１２ａはゲートに閾値未満のＨレベルを入力されることからＯＦＦ状態となり、逆にＮチャネルＭＯＳトランジスタ１２ｂはゲートに閾値を超えるＨレベルを入力されることからＯＮ状態となる。結果として増幅回路３の出力信号ＶｏｕｔにはＮチャネルＭＯＳトランジスタ１２ｂを介してＬレベルが出力される。
【００２９】
次に図２は、図１に示すようにユーザーが記憶回路４を操作することにより接地電圧Ｖｓｓと基準電圧Ｖｒｅｆの出力ノードＮＣ（電圧生成部の内部ノード）との間に介在する抵抗素子の積算抵抗値を変更して基準電圧Ｖｒｅｆを例えば１／５Ｖｃｃ、２／５Ｖｃｃ、１／２Ｖｃｃ、３／５Ｖｃｃ、４／５Ｖｃｃの間で変更する基準電位発生回路３の構成の一例を示す図である。
【００３０】
ここで基準電位発生回路２は、外部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続された抵抗素子Ｒ１（抵抗値ｒ）、Ｒ２（抵抗値ｒ）、Ｒ３（抵抗値ｒ／２）、Ｒ４（抵抗値ｒ／２）、Ｒ５（抵抗値ｒ）、Ｒ６（抵抗値ｒ）を有する。
【００３１】
また抵抗素子Ｒ１とＲ２の間には、内部ノードＮＡと内部ノードＮＣの間に接続されかつゲートにアドレスＡ０Ａの信号を受けるＰチャネルＭＯＳトランジスタ１０１と、内部ノードＮＡと内部ノードＮＣの間に接続されかつゲートにアドレスＡ０Ｂの信号を受けるＮチャネルＭＯＳトランジスタ１０２と、内部ノードＮＡと内部ノードＮＤの間に接続されかつゲートにアドレスＡ０Ａの信号を受けるＰチャネルＭＯＳトランジスタ１０３と、内部ノードＮＡと内部ノードＮＤの間に接続されかつゲートにアドレスＡ０Ｂの信号を受けるＮチャネルＭＯＳトランジスタ１０４とを有する。
【００３２】
また抵抗素子Ｒ２とＲ３の間には、内部ノードＮＢと内部ノードＮＣの間に接続されかつゲートにアドレスＡ１Ａの信号を受けるＰチャネルＭＯＳトランジスタ１０５と、内部ノードＮＢと内部ノードＮＣの間に接続されかつゲートにアドレスＡ１Ｂの信号を受けるＮチャネルＭＯＳトランジスタ１０６と、内部ノードＮＢと内部ノードＮＤの間に接続されかつゲートにアドレスＡ１Ａの信号を受けるＰチャネルＭＯＳトランジスタ１０７と、内部ノードＮＢと内部ノードＮＤの間に接続されかつゲートにアドレスＡ１Ｂの信号を受けるＮチャネルＭＯＳトランジスタ１０８とを有する。
【００３３】
また抵抗素子Ｒ３とＲ４の間には、内部ノードＮＣと内部ノードＮＥの間に接続されかつゲートにアドレスＡ２Ａの信号を受けるＰチャネルＭＯＳトランジスタ１０９と、内部ノードＮＣと内部ノードＮＥの間に接続されかつゲートにアドレスＡ２Ｂの信号を受けるＮチャネルＭＯＳトランジスタ１１０と、内部ノードＮＤと内部ノードＮＥの間に接続されかつゲートにアドレスＡ２Ａの信号を受けるＰチャネルＭＯＳトランジスタ１１１と、内部ノードＮＤと内部ノードＮＥの間に接続されかつゲートにアドレスＡ２Ｂの信号を受けるＮチャネルＭＯＳトランジスタ１１２とを有する。
【００３４】
また抵抗素子Ｒ４とＲ５の間には、内部ノードＮＣと内部ノードＮＦの間に接続されかつゲートにアドレスＡ３Ａの信号を受けるＰチャネルＭＯＳトランジスタ１１３と、内部ノードＮＣと内部ノードＮＦの間に接続されかつゲートにアドレスＡ３Ｂの信号を受けるＮチャネルＭＯＳトランジスタ１１４と、内部ノードＮＤと内部ノードＮＦの間に接続されかつゲートにアドレスＡ３Ａの信号を受けるＰチャネルＭＯＳトランジスタ１１５と、内部ノードＮＤと内部ノードＮＦの間に接続されかつゲートにアドレスＡ３Ｂの信号を受けるＮチャネルＭＯＳトランジスタ１１６とを有する。
【００３５】
また抵抗素子Ｒ５とＲ６の間には、内部ノードＮＣと内部ノードＮＧの間に接続されかつゲートにアドレスＡ４Ａの信号を受けるＰチャネルＭＯＳトランジスタ１１７と、内部ノードＮＣと内部ノードＮＧの間に接続されかつゲートにアドレスＡ４Ｂの信号を受けるＮチャネルＭＯＳトランジスタ１１８と、内部ノードＮＤと内部ノードＮＧの間に接続されかつゲートにアドレスＡ４Ａの信号を受けるＰチャネルＭＯＳトランジスタ１１９と、内部ノードＮＤと内部ノードＮＧの間に接続されかつゲートにアドレスＡ４Ｂの信号を受けるＮチャネルＭＯＳトランジスタ１２０とを有する。
【００３６】
さらに基準電位発生回路２は、内部ノードＮＤと内部ノードＮＨの間に接続されかつゲートにアドレスＤ０Ａの信号を受けるＰチャネルＭＯＳトランジスタ２０１と、内部ノードＮＤと内部ノードＮＨの間に接続されかつゲートにアドレスＤ０Ｂの信号を受けるＮチャネルＭＯＳトランジスタ２０２と、内部ノードＮＨと接地電圧Ｖｓｓの間に接続される容量素子Ｃ１（容量値ｃ）とを有する。
【００３７】
また、内部ノードＮＤと内部ノードＮＩの間に接続されかつゲートにアドレスＤ１Ａの信号を受けるＰチャネルＭＯＳトランジスタ２０３と、内部ノードＮＤと内部ノードＮＩの間に接続されかつゲートにアドレスＤ１Ｂの信号を受けるＮチャネルＭＯＳトランジスタ２０４と、内部ノードＮＩと接地電圧Ｖｓｓの間に接続される容量素子Ｃ２（容量値ｃ）とを有する。
【００３８】
また、内部ノードＮＤと内部ノードＮＪの間に接続されかつゲートにアドレスＤ２Ａの信号を受けるＰチャネルＭＯＳトランジスタ２０５と、内部ノードＮＤと内部ノードＮＪの間に接続されかつゲートにアドレスＤ２Ｂの信号を受けるＮチャネルＭＯＳトランジスタ２０６と、内部ノードＮＪと接地電圧Ｖｓｓの間に接続される容量素子Ｃ３（容量値ｃ）とを有する。
【００３９】
また、内部ノードＮＤと内部ノードＮＫの間に接続されかつゲートにアドレスＤ３Ａの信号を受けるＰチャネルＭＯＳトランジスタ２０７と、内部ノードＮＤと内部ノードＮＫの間に接続されかつゲートにアドレスＤ３Ｂの信号を受けるＮチャネルＭＯＳトランジスタ２０８と、内部ノードＮＫと接地電圧Ｖｓｓの間に接続される容量素子Ｃ４（容量値ｃ）とを有する。
【００４０】
この基準電位発生回路２は、ユーザーが記憶回路４を操作することにより接地電圧Ｖｓｓと基準電圧Ｖｒｅｆの出力ノードＮＣ（電圧生成部１４の内部ノード）との間に介在する抵抗素子の積算抵抗値を変更して基準電圧Ｖｒｅｆを１／５Ｖｃｃ，２／５Ｖｃｃ、１／２Ｖｃｃ、３／５Ｖｃｃ、４／５Ｖｃｃのうち一つの電圧レベルに生成する電圧生成部１４と、同様に記憶回路４を操作することにより半導体装置１に接続される入力側Ｖｉｎまたは出力側Ｖｏｕｔの負荷の変動により半導体装置１に生じる電流変動をその充放電により低減して基準電圧Ｖｒｅｆを維持する容量素子部１６とを有する。この基準電位発生回路２は、外部電源電圧Ｖｃｃを動作電源電圧として受けている。
【００４１】
例えばここで基準電圧Ｖｒｅｆを１／２Ｖｃｃで生成したい場合には、記憶回路のアドレスＡ２ＡとＡ２ＢにそれぞれＬレベルとＨレベルを、それ以外のアドレスＡ０ＡとＡ０Ｂ、Ａ１ＡとＡ１Ｂ、Ａ３ＡとＡ３Ｂ、Ａ４ＡとＡ４Ｂの各組み合わせにそれぞれＨレベルとＬレベルを入力する。
【００４２】
これにより、内部ノードＮＣに接続されているトランジスタにおいて、Ａ２ＡとＡ２Ｂをゲート信号とするＰチャネルＭＯＳトランジスタ１０９とＮチャネルＭＯＳトランジスタ１１０の組み合わせのみがＯＮ状態となり、基準電圧Ｖｒｅｆとして外部電源電圧Ｖｃｃを抵抗素子により電圧配分した１／２Ｖｃｃが出力される。
【００４３】
またこの時内部ノードＮＤに接続されているトランジスタにおいて、Ａ２ＡとＡ２Ｂをゲート信号とするＰチャネルＭＯＳトランジスタ１１１とＮチャネルＭＯＳトランジスタ１１２の組み合わせのみがＯＮ状態となり、基準電圧Ｖｒｅｆの出力ノードＮＣ（電圧生成部１４の内部ノード）と容量素子部１６とが電気的に接続されることになる。容量素子部の動作については、後で述べる。
【００４４】
また例えば上記と異なる基準電圧Ｖｒｅｆとして３／５Ｖｃｃで生成したい場合には、記憶回路のアドレスＡ１ＡとＡ１ＢにそれぞれＬレベルとＨレベルを、それ以外のアドレスＡ０ＡとＡ０Ｂ、Ａ２ＡとＡ２Ｂ、Ａ３ＡとＡ３Ｂ、Ａ４ＡとＡ４Ｂの各組み合わせにそれぞれＨレベルとＬレベルを入力する。
【００４５】
これにより、内部ノードＮＣに接続されているトランジスタにおいて、Ａ１ＡとＡ１Ｂをゲート信号とするＰチャネルＭＯＳトランジスタ１０５とＮチャネルＭＯＳトランジスタ１０６の組み合わせのみがＯＮ状態となり、Ｖｒｅｆとして外部電源電圧Ｖｃｃを抵抗素子により電圧配分した３／５Ｖｃｃが出力される。
【００４６】
またこの時内部ノードＮＤに接続されているトランジスタにおいて、Ａ１ＡとＡ１Ｂをゲート信号とするＰチャネルＭＯＳトランジスタ１０７とＮチャネルＭＯＳトランジスタ１０８の組み合わせのみがＯＮ状態となり、また基準電圧Ｖｒｅｆの出力ノードＮＣ（電圧生成部１４の内部ノード）と容量素子部１６とが電気的に接続されることになる。ここで、電圧生成部１４の各トランジスタはスイッチとして機能している。また上記以外の電圧レベルを生成したい場合にも、同様の操作を行う。
【００４７】
なお容量素子部分については、基準電位発生回路２が生成する基準電圧Ｖｒｅｆを維持する必要に応じて電圧生成部と同様に記憶回路４のＤ０ＡからＤ３ＢのアドレスにＨレベルまたはＬレベルの信号をそれぞれ入力する。そして記憶回路４を操作することによりＰチャネルＭＯＳトランジスタ２０１、２０３、２０５、２０７とＮチャネルＭＯＳトランジスタ２０２、２０４、２０６、２０８の組み合わせをＯＮ、ＯＦＦさせればよい。これにより容量素子部１６による充放電が行われ半導体装置１における電流変動を抑制して基準電圧Ｖｒｅｆを維持することができる。ここで、容量素子部１６の各トランジスタはスイッチとして機能している。
【００４８】
さて図１に示す比較回路１０において、例えば外部電源電圧Ｖｃｃを１．８ＶとしてＮチャネルＭＯＳトランジスタ１０ｄの閾値が製造プロセスの変動により０．９Ｖに変動したとする。このとき先の課題で説明したように、結果的に外部入力信号Ｖｉｎに対して製品仕様で決められている応答時間内に比較回路１０の出力信号Ｖｏｕｔ０が得られない半導体装置となってしまう。    
そこで半導体装置１を正常動作させるためには、以下のような手順で基準電位発生回路２の基準電圧Ｖｒｅｆを調節する。まず比較回路１０を構成するＮチャネルＭＯＳトランジスタ１０ｄの閾値が当初の設計上の閾値から例えば０．１５Ｖ上昇したとする。ここで半導体装置１が正常動作するためには、当初の設計におけるトランジスタの閾値と基準電圧Ｖｒｅｆとの電位関係が相対的に維持されるようにする。
【００４９】
つまり、製造プロセスの変動により設計値から上昇したトランジスタの閾値と基準電圧Ｖｒｅｆとの電位関係を、当初の設計におけるトランジスタの閾値と基準電圧Ｖｒｅｆとの電位関係にほぼ等しくなるように操作するのである。具体的には記憶回路４を上記のように操作することにより基準電位発生回路２の基準電圧Ｖｒｅｆを１／２Ｖｃｃ（＝０．９Ｖ）から閾値の変動分程度増加させた３／５Ｖｃｃ（＝１．０８Ｖ）に変更する。
【００５０】
この結果、ノードＶｓｎがＬレベルでありまた基準電圧Ｖｒｅｆが３／５Ｖｃｃ（＝１．０８Ｖ）に変更されたことから閾値０．９Ｖを有するＮチャネルＭＯＳトランジスタ１０ｄはゲートがターンオンしてＯＮ状態となる。また内部ノードＶｒｅｆｂは、従来通り１／２Ｖｃｃ（＝０．９Ｖ）に維持されおり、またＮチャネルＭＯＳトランジスタ１０ｄを介した放電経路も確保される。
【００５１】
このような状況で外部入力信号ＶｉｎをＬレベルからＨレベルに遷移させた場合、図３に示すように比較回路１０の出力信号Ｖｏｕｔ０は内部ノードＶｒｅｆｂの電圧レベルが１／２Ｖｃｃに維持されていることから当初の設計通りにＨレベルからＬレベルへと高速に遷移されるのである。
【００５２】
上記のように構成された半導体装置では、増幅回路３において基準電圧が入力されるトランジスタに製造プロセスの変動に起因する閾値の変動が生じた場合に外部入力信号Ｖｉｎに対して高速な出力信号Ｖｏｕｔを得ることができる。
【００５３】
また、本発明は、上述したような実施例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で種々変形して実施することができる。
【００５４】
例えば実施例では、基準電圧Ｖｒｅｆが入力されるＮチャネルＭＯＳトランジスタ１０ｄにおいて製造プロセスの変動により閾値の変動が生じた場合で説明したが、同じく基準電圧Ｖｒｅｆが入力されるＰチャネルＭＯＳトランジスタ１０ｂにおいて閾値の変動が生じた場合にも同様な手順で外部入力信号Ｖｉｎに対して高速な出力信号Ｖｏｕｔを得ることができる。
【００５５】
また、前記増幅回路に完全相補型自己バイアス式負帰還差動増幅回路を用いた場合で説明したが、これ以外にも基準電圧が入力されるトランジスタを少なくとも有するカレントミラー回路を用いた場合にも同様な効果を得ることができる。
【００５６】
また前記基準電圧は、必ずしも１／５Ｖｃｃ，２／５Ｖｃｃ、１／２Ｖｃｃ、３／５Ｖｃｃ、４／５Ｖｃｃの間で生成する必要はなく、他の例として例えば外部電源電圧Ｖｃｃを抵抗等により電圧配分して、１／ｎＶｃｃ以上、（ｎ−１）／ｎＶｃｃ以下（ｎは整数、ｎ≧３）の間で生成しても同様な効果を得ることができる。
【００５７】
また、基準電位発生回路は、外部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続された抵抗素子６個（この時基準電圧を生成する内部ノードは５個有り）を有する場合で説明したが、これ以外に抵抗素子間に接続されたスイッチをＯＮ、ＯＦＦすることによって基準電圧Ｖｒｅｆを別の値に変更できるように少なくとも抵抗素子３個以上（この時基準電圧を生成する内部ノードは２個以上有り）を有する必要がある。
【００５８】
また、基準電位発生回路は、内部ノードＮＤと接地電圧Ｖｓｓとの間に並列に接続された容量素子４個を有する場合で説明したが、この個数に限られるものではない。例えば半導体装置における電流変動を抑制するために、容量素子の充放電により生成する電流量を変更できなければならない。そのためには並列に接続された容量素子の数を少なくとも２個以上備えている必要がある。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施例である半導体装置の全体構成を概略的に示すブロック図。
【図２】本発明の実施例である基準電位発生回路の構成を示す図。
【図３】本発明の実施例である増幅回路の動作を示す動作波形図。
【図４】従来のＣＳＤＡを用いた半導体装置の構成の一例を示す図。
【図５】図４の回路において応答が遅延する様子を示す動作波形図。
【符号の説明】
【００６０】
１    半導体装置
２    基準電位発生回路
３    増幅回路
４    記憶回路
１０  比較回路
１２  インバータ
１４  電圧生成部
１６  容量素子部
１０ａ、１０ｂ、１０ｃ  比較回路のＰチャネルＭＯＳトランジスタ
１０ｄ、１０ｅ、１０ｆ  比較回路のＮチャネルＭＯＳトランジスタ
１２ａ  インバータのＰチャネルＭＯＳトランジスタ
１２ｂ  インバータのＮチャネルＭＯＳトランジスタ
１２ｃ  インバータの内部ノード
１０１、１０３、１０５、１０７、１０９  電圧生成部のＰチャネルＭＯＳトランジスタ
１１１、１１３、１１５、１１７、１１９  電圧生成部のＰチャネルＭＯＳトランジスタ
１０２、１０４、１０６、１０８、１１０  電圧生成部のＮチャネルＭＯＳトランジスタ
１１２、１１４、１１６、１１８、１２０  電圧生成部のＮチャネルＭＯＳトランジスタ
２０１、２０３、２０５、２０７  容量素子部のＰチャネルＭＯＳトランジスタ
２０２、２０４、２０６、２０８  容量素子部のＮチャネルＭＯＳトランジスタ
Ｖｓｐ、Ｖｓｎ、Ｖｒｅｆｂ  比較回路の内部ノード
Ｖｒｅｆ  基準電圧
Ｖｃｃ  電源電圧
Ｖｓｓ  接地電圧
Ｖｉｎ  外部入力信号
Ｖｏｕｔ０  比較回路の出力信号（比較回路の内部ノード）
Ｖｏｕｔ  増幅回路の出力信号
ＮＡ、ＮＢ、ＮＤ、ＮＥ、ＮＦ、ＮＧ  電圧生成部の内部ノード
ＮＣ  基準電圧の出力ノード（電圧生成部の内部ノード）
ＮＨ、ＮＩ、ＮＪ、ＮＫ  容量素子部の内部ノード
Ｒ１〜Ｒ６  抵抗素子
Ｃ１〜Ｃ４  容量素子
Ａ０Ａ〜Ａ４Ａ、Ａ０Ｂ〜Ａ４Ｂ  電圧生成部に対する記憶回路のアドレス
Ｄ０Ａ〜Ｄ３Ａ、Ｄ０Ｂ〜Ｄ３Ｂ  容量素子部に対する記憶回路のアドレス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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