(57)【要約】【課題】１マスク加工の強誘電体キャパシタにおいて、セルサイズの縮小を図る。【解決手段】強誘電体記憶装置は、強誘電体キャパシタ３０の上部電極ＴＥと、強誘電体キャパシタ３０の下部電極ＢＥと、上部電極ＴＥ及び下部電極ＢＥ間に挟まれ、上部電極ＴＥの側面と一致する側面を有する第１の部分ＦＥａと下部電極ＢＥの側面と一致する側面を有する第２の部分ＦＥｂとで構成され、第２の部分ＦＥｂの側面が第１の部分ＦＥａの側面よりも外側に突出することで段差ＦＥ’が形成された強誘電体膜ＦＥと、上部電極ＴＥ上に設けられたトップマスク２４と、トップマスク２４の側面の一部、上部電極ＴＥの側面及び強誘電体膜ＦＥの第１の部分ＦＥａの側面に設けられ、トップマスク２４の頂上部よりも低くかつ上部電極ＴＥの頂上部より高い頂上部を有するサイドマスク２６とを具備する。【選択図】      図１
2006332594.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタの上部電極と、
前記強誘電体キャパシタの下部電極と、
前記上部電極及び前記下部電極間に挟まれ、前記上部電極の側面と一致する側面を有する第１の部分と前記下部電極の側面と一致する側面を有する第２の部分とで構成され、前記第２の部分の前記側面が前記第１の部分の前記側面よりも外側に突出することで段差が形成された強誘電体膜と、
前記上部電極上に設けられたトップマスクと、
前記トップマスクの側面の一部、前記上部電極の前記側面及び前記強誘電体膜の前記第１の部分の前記側面に設けられ、前記トップマスクの頂上部よりも低くかつ前記上部電極の頂上部より高い頂上部を有するサイドマスクと
を具備することを特徴とする強誘電体記憶装置。
【請求項２】
前記上部電極の前記頂上部から前記トップマスクの前記頂上部までの高さをＨ、前記上部電極の前記頂上部から前記サイドマスクの前記頂上部までの高さをｈとした場合、１％≦ｈ／Ｈ≦９９％の関係を満たすことを特徴とする請求項１に記載の強誘電体記憶装置。
【請求項３】
強誘電体キャパシタの上部電極と、
前記強誘電体キャパシタの強誘電体膜と、
前記上部電極及び前記強誘電体膜の側面と一致する側面を有する第１の部分と前記第１の部分の前記側面よりも外側に突出する側面を有する第２の部分とで構成され、前記第１及び第２の部分で段差が形成された前記強誘電体キャパシタの下部電極と、
前記上部電極上に設けられたトップマスクと、
前記トップマスクの側面の一部、前記上部電極の前記側面、前記強誘電体膜の前記側面及び前記下部電極の前記第１の部分の前記側面に設けられ、前記トップマスクの頂上部よりも低くかつ前記上部電極の頂上部より高い頂上部を有するサイドマスクと
を具備することを特徴とする強誘電体記憶装置。
【請求項４】
前記上部電極の前記頂上部から前記トップマスクの前記頂上部までの高さをＨ、前記上部電極の前記頂上部から前記サイドマスクの前記頂上部までの高さをｈとした場合、１％≦ｈ／Ｈ≦９９％の関係を満たすことを特徴とする請求項３に記載の強誘電体記憶装置。
【請求項５】
下部電極材を形成する工程と、
前記下部電極材上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極材を形成する工程と、
前記上部電極材上にトップマスクを形成する工程と、
前記トップマスクを所望形状に加工する工程と、
前記所望形状の前記トップマスクを用いて前記上部電極材及び前記強誘電体膜の途中まで加工する工程と、
前記トップマスク及び前記強誘電体膜上にサイドマスクを形成する工程と、
前記サイドマスクを部分的に除去して、前記強誘電体膜の残り及び前記下部電極材を加工することで、強誘電体キャパシタを形成する工程と
を具備し、
前記サイドマスクの頂上部は、前記トップマスクの頂上部よりも低くかつ前記上部電極材の頂上部より高くなっていることを特徴とする強誘電体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＦｅＲＡＭ（Ferro-electric Random Access Memory）デバイスの高集積化に伴って、微細なセルを形成することが要求されている。このため、１マスク（１ＰＥＰ）による一括加工で強誘電体キャパシタを形成することが必須となる。しかし、１マスク加工のキャパシタは横方向のエッチングも進むため、寸法ばらつき及びダメージよる特性ばらつきが問題となる。
【０００３】
これに対して、特許文献１の図２等では、上述するダメージ及び寸法ばらつきが改善される。しかし、この特許文献１の構造は、横方向のセルサイズの縮小が充分になされていない（図９参照）。
【特許文献１】特開２００１−３６０２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、１マスク加工の強誘電体キャパシタにおいて、セルサイズの縮小が可能な強誘電体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の第１の視点による強誘電体記憶装置は、強誘電体キャパシタの上部電極と、前記強誘電体キャパシタの下部電極と、前記上部電極及び前記下部電極間に挟まれ、前記上部電極の側面と一致する側面を有する第１の部分と前記下部電極の側面と一致する側面を有する第２の部分とで構成され、前記第２の部分の前記側面が前記第１の部分の前記側面よりも外側に突出することで段差が形成された強誘電体膜と、前記上部電極上に設けられたトップマスクと、前記トップマスクの側面の一部、前記上部電極の前記側面及び前記強誘電体膜の前記第１の部分の前記側面に設けられ、前記トップマスクの頂上部よりも低くかつ前記上部電極の頂上部より高い頂上部を有するサイドマスクとを具備する。
【０００６】
本発明の第２の視点による強誘電体記憶装置は、強誘電体キャパシタの上部電極と、前記強誘電体キャパシタの強誘電体膜と、前記上部電極及び前記強誘電体膜の側面と一致する側面を有する第１の部分と前記第１の部分の前記側面よりも外側に突出する側面を有する第２の部分とで構成され、前記第１及び第２の部分で段差が形成された前記強誘電体キャパシタの下部電極と、前記上部電極上に設けられたトップマスクと、前記トップマスクの側面の一部、前記上部電極の前記側面、前記強誘電体膜の前記側面及び前記下部電極の前記第１の部分の前記側面に設けられ、前記トップマスクの頂上部よりも低くかつ前記上部電極の頂上部より高い頂上部を有するサイドマスクとを具備する。
【０００７】
本発明の第３の視点による強誘電体記憶装置の製造方法は、下部電極材を形成する工程と、前記下部電極材上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極材を形成する工程と、前記上部電極材上にトップマスクを形成する工程と、前記トップマスクを所望形状に加工する工程と、前記所望形状の前記トップマスクを用いて前記上部電極材及び前記強誘電体膜の途中まで加工する工程と、前記トップマスク及び前記強誘電体膜上にサイドマスクを形成する工程と、前記サイドマスクを部分的に除去して、前記強誘電体膜の残り及び前記下部電極材を加工することで、強誘電体キャパシタを形成する工程とを具備し、前記サイドマスクの頂上部は、前記トップマスクの頂上部よりも低くかつ前記上部電極材の頂上部より高くなっている。
【発明の効果】
【０００８】
本発明によれば、１マスク加工の強誘電体キャパシタにおいて、セルサイズの縮小が可能な強誘電体記憶装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る強誘電体記憶装置の断面図を示す。以下に、第１の実施形態に係る強誘電体記憶装置について説明する。
【００１１】
図１に示すように、シリコン基板１１上にスイッチング用のトランジスタ１４が形成され、このトランジスタ１４のソース／ドレイン拡散層１３ａ，１３ｂの一方にプラグ１６を介して接続された強誘電体キャパシタ３０が形成されている。この強誘電体キャパシタ３０は、上部電極（Top Electrode）ＴＥと、下部電極（Bottom Electrode）ＢＥと、上部電極ＴＥ及び下部電極ＢＥ間に挟まれた強誘電体膜（Ferroelectric film）ＦＥとを有する。
【００１２】
強誘電体膜ＦＥは、上部電極ＴＥの側面と一致する側面を有する第１の部分ＦＥａと、下部電極ＢＥの側面と一致する側面を有する第２の部分ＦＥｂとで構成される。そして、第２の部分ＦＥｂの側面が第１の部分ＦＥａの側面よりも外側に突出しているため、強誘電体膜ＦＥは段差ＦＥ’を有している。尚、上部電極ＴＥの側面と第１の部分ＦＥａの側面とは必ずしも完全に一致していなくてもよく、第１及び第２の部分ＦＥａ，ＦＥｂに段差ＦＥ’が生じていれば、±３０％程度のずれは許容できる。
【００１３】
上部電極ＴＥ上には、トップハードマスク２４が設けられている。トップハードマスク２４の側面の一部、上部電極ＴＥの側面及び強誘電体膜ＦＥの第１の部分ＦＥａの側面には、サイドハードマスク２６が設けられている。そして、このサイドハードマスク２６の頂上部の高さは、上部電極ＴＥの頂上部の高さよりも高く、かつトップハードマスク２４の頂上部の高さよりも低くなっている。
【００１４】
トップハードマスク２４及びサイドハードマスク２６は、少なくともシリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）、アルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、シリコンアルミニウム酸化膜（ＳｉＡｌｘＯｙ膜：例えばＳｉＡｌＯ膜）、ジルコニウム酸化膜（ＺｒＯｘ膜：例えばＺｒＯ２膜）、シリコン窒化膜（ＳｉｘＮｙ膜：例えばＳｉ３Ｎ４膜）、又はこれらを組み合わせた積層膜で形成されている。ここで、トップハードマスク２４とサイドハードマスク２６とは、同じ材料で形成してもよいし、異なる材料で形成してもよい。
【００１５】
強誘電体キャパシタ３０、トップハードマスク２４及びサイドハードマスク２６を覆うように、バリア膜２８が形成されている。このバリア膜２８は、少なくともシリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）、アルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、シリコンアルミニウム酸化膜（ＳｉＡｌｘＯｙ膜：例えばＳｉＡｌＯ膜）、ジルコニウム酸化膜（ＺｒＯｘ膜：例えばＺｒＯ２膜）、シリコン窒化膜（ＳｉｘＮｙ膜：例えばＳｉ３Ｎ４膜）、又はこれらを組み合わせた積層膜で形成されている。
【００１６】
強誘電体キャパシタ３０にはバリア膜２８及びトップハードマスク２４を貫通してコンタクト３２が電気的に接続され、このコンタクト３２には配線３３が接続されている。
【００１７】
図２は、本発明の第１の実施形態に係る強誘電体キャパシタの概略的な平面図を示す。以下に、第１の実施形態に係る強誘電体キャパシタについて説明する。
【００１８】
図２に示すように、段差ＦＥ’の突出幅Ｗ１（強誘電体膜ＦＥの第２の部分ＦＥｂの側面が第１の部分ＦＥａの側面から突出する距離）は、真上から見た際均一である。上部電極ＴＥ及び強誘電体膜ＦＥの第１の部分ＦＥａの平面形状は等しく、下部電極ＢＥ及び強誘電体膜ＦＥの第２の部分ＦＥｂの平面形状は等しく、下部電極ＢＥ及び強誘電体膜ＦＥの第２の部分ＦＥｂの平面形状は上部電極ＴＥ及び強誘電体膜ＦＥの第１の部分ＦＥａの平面形状よりも大きい。尚、段差ＦＥ’の突出幅Ｗ１は、±３０％程度ずれてもよい。上部電極ＴＥ及び強誘電体膜ＦＥの第１の部分ＦＥａの平面形状は必ずしも完全に一致していなくてもよく、±３０％程度のずれは許容できる。下部電極ＢＥ及び強誘電体膜ＦＥの第２の部分ＦＥｂの平面形状は必ずしも完全に一致していなくてもよく、±３０％程度のずれは許容できる。
【００１９】
図３（ａ）は、本発明の第１の実施形態に係る比率ｈ／Ｈに対するキャパシタ信号量のばらつきの大きさ（スイッチングチャージ）の関係を示す。図３（ｂ）は、本発明の第１の実施形態に係る比率ｈ／Ｈに対するキャパシタ信号量の大きさ（スイッチングチャージ）の関係を示す。図３（ｃ）は、本発明の第１の実施形態に係る比率ｈ／Ｈに対するキャパシタサイズ（セルサイズ）の関係を示す。以下、第１の実施形態に係る比率ｈ／Ｈについて説明する。
【００２０】
上部電極ＴＥの頂上部からトップハードマスク２４の頂上部までの高さをＨ、上部電極ＴＥの頂上部からサイドハードマスク２６の頂上部までの高さをｈとした場合（図１参照）、比率ｈ／Ｈは以下の式（１）の関係を満たすことが望ましい。
【００２１】
１％≦ｈ／Ｈ≦９９％…（１）
上記式（１）の下限値は、次の理由から規定する。図３（ａ）に示すように、キャパシタ信号量のばらつきの大きさと比率ｈ／Ｈとの関係を調べた結果、比率ｈ／Ｈが１％以上になると、ばらつきが低減して飽和することが分かった。また、図３（ｂ）に示すように、キャパシタ信号量の大きさと比率ｈ／Ｈとの関係を調べた結果、比率ｈ／Ｈが１％以上になると、信号量が増加して飽和することが分かった。従って、キャパシタ信号量のばらつきの低減及びキャパシタ信号量の大きさの増加を考慮すると、比率ｈ／Ｈは、１％以上であることが望ましいと言える。
【００２２】
上記式（１）の上限値は、次の理由から規定する。図３（ｃ）に示すように、キャパシタサイズ（セルサイズ）と比率ｈ／Ｈとの関係を調べた結果、比率ｈ／Ｈが９９％以下になると、キャパシタサイズが縮小して飽和傾向にあることが分かった。従って、キャパシタサイズの縮小を考慮すると、比率ｈ／Ｈは、９９％以下であることが望ましいと言える。
【００２３】
図４乃至図８は、本発明の第１の実施形態に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第１の実施形態に係る強誘電体記憶装置の製造方法について説明する。
【００２４】
まず、図４に示すように、シリコン基板１１上にゲート電極１２がゲート絶縁膜（図示せず）を介して形成され、このゲート電極１２の両側のシリコン基板１１内にソース／ドレイン拡散層１３ａ，１３ｂが形成される。これにより、スイッチング用のトランジスタ１４が形成される。次に、トランジスタ１４上に層間絶縁膜１５が形成され、この層間絶縁膜１５内にソース／ドレイン拡散層１３ａに接続するプラグ１６が形成される。
【００２５】
次に、プラグ１６及び層間絶縁膜１５上に、下部電極材２１、強誘電体膜ＦＥ、上部電極材２３が順に堆積される。ここで、下部電極材２１は、例えば第１乃至第４の下部電極材１７，１８，１９，２０の４層で構成される。第１の下部電極材１７としては例えばＴｉＡｌＮ、Ｔｉ等を用い、第２の下部電極材１８としては例えばＩｒ等を用い、第３の下部電極材１９としては例えばＩｒＯ２等を用い、第４の下部電極材２０としては例えばＴｉ／Ｐｔ／Ｔｉ／ＳｒＲｕＯ３等を用いる。また、強誘電体膜ＦＥの材料としては例えばＰＺＴ等を用い、上部電極材２３としては例えばＳｒＲｕＯ３／Ｐｔ、ＳｒＲｕＯ３／ＩｒＯｘ等を用いる。
【００２６】
次に、上部電極材２３上にキャパシタ加工のためのトップハードマスク２４が堆積される。そして、リソグラフィ及びＲＩＥ（Reactive Ion Etching）等により、トップハードマスク２４が所望の形状に加工される。ここで、本実施形態では、高温エッチングを適用するため、トップハードマスク２４としてＳｉＯ２膜を用いる。尚、トップハードマスク２４としては、例えば、シリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）、アルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、シリコンアルミニウム酸化膜（ＳｉＡｌｘＯｙ膜：例えばＳｉＡｌＯ膜）、ジルコニウム酸化膜（ＺｒＯｘ膜：例えばＺｒＯ２膜）、シリコン窒化膜（ＳｉｘＮｙ膜：例えばＳｉ３Ｎ４膜）、シリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）／アルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、シリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）／チタンアルミニウム窒化膜（ＴｉＡｌＮ膜）／アルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、又はこれらの組み合わせ等が適している。
【００２７】
次に、図５に示すように、トップハードマスク２４を用いて、上部電極材２３及び強誘電体膜ＦＥの途中までエッチング加工される。このエッチング加工では、上部電極材２３及び強誘電体膜ＦＥのエッチングによる残渣が形成されないようなエッチング条件を適用する。このようにして、所望パターンの上部電極ＴＥが形成される。
【００２８】
次に、図６に示すように、トップハードマスク２４及び強誘電体膜ＦＥのエッチング面に対して、サイドハードマスク２６が形成される。ここでは、ＡＬＤ（Atomic Layer Deposition）法若しくはスパッタ法又は両方を用いて、１０から５０ｎｍの膜厚を有するアルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、が堆積される。尚、サイドハードマスク２６としては、シリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）、シリコンアルミニウム酸化膜（ＳｉＡｌｘＯｙ膜：例えばＳｉＡｌＯ膜）、ジルコニウム酸化膜（ＺｒＯｘ膜：例えばＺｒＯ２膜）、シリコン窒化膜（ＳｉｘＮｙ膜：例えばＳｉ３Ｎ４膜）、又はこれらを組み合わせた積層膜も候補である。そして、サイドハードマスク２６が堆積された後、必要に応じて高温酸素アニールを行うことにより、強誘電体キャパシタの分極特性の改善を図る。
【００２９】
次に、図７に示すように、全面エッチバック等によりサイドハードマスク２６が部分的に除去された後、再度エッチングが進められ、残りの強誘電体膜ＦＥ及び下部電極材２１の加工が行われる。これにより、所望パターンの強誘電体膜ＦＥ及び下部電極ＢＥが形成され、一括加工された強誘電体キャパシタ３０が完成する。この際、トップハードマスク２４の側面の一部にサイドハードマスク２６が配置され、かつ、サイドハードマスク２６の頂上部がトップハードマスク２４の頂上部よりも低くなるようにする。尚、層間絶縁膜１５の一部まで加工されてもよい。
【００３０】
次に、図８に示すように、層間絶縁膜１５のダメージを抑制するために、層間絶縁膜１５及びトップハードマスク２４上にバリア膜２８が形成される。このバリア膜２８としては、例えば、シリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）、アルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、シリコンアルミニウム酸化膜（ＳｉＡｌｘＯｙ膜：例えばＳｉＡｌＯ膜）、ジルコニウム酸化膜（ＺｒＯｘ膜：例えばＺｒＯ２膜）、シリコン窒化膜（ＳｉｘＮｙ膜：例えばＳｉ３Ｎ４膜）、又はこれらを組み合わせた積層膜等あげられる。ここでは、ＡＬＤ法若しくはスパッタ法又は両方を用いて、５０ｎｍの膜厚を有するＡｌｘＯｙ膜が堆積される。
【００３１】
次に、図１に示すように、バリア膜２８上に層間絶縁膜３１が形成される。そして、層間絶縁膜３１、バリア膜２８及びトップハードマスク２４を貫通して上部電極ＴＥに接続するコンタクト３２が形成される。その後、コンタクト３２に接続する配線３３が形成される。このようにして、強誘電体記憶装置が形成される。
【００３２】
上記第１の実施形態によれば、強誘電体膜ＦＥに段差ＦＥ’が形成され、この段差ＦＥ’にサイドハードマスク２６が設けられている。そして、このサイドハードマスク２６の頂上部の高さが、上部電極ＴＥの頂上部の高さよりも高く、かつトップハードマスク２４の頂上部の高さよりも低くなっている。このため、図９に示すように、第１の実施形態は、サイドハードマスク２６がトップハードマスク２４と同じ高さにある場合と比べて、強誘電体キャパシタ３０の幅を縮小できるため、セルサイズを縮小できる。
【００３３】
また、式（１）に示すように、比率ｈ／Ｈを１％以上９９％以下と規定することで、さらにセルサイズを縮小しつつ、信号量のばらつきを減少し、かつ信号量を大きく取ることが可能となる。
【００３４】
また、２マスク加工等で段差のある強誘電体キャパシタを形成する場合にはリソグラフィ工程の合わせずれにより、段差の突出幅は均一にならない。これに対し、第１の実施形態では、強誘電体キャパシタ３０は１回のリソグラフィ工程（トップハードマスク２４を所望形状に加工する際のリソグラフィ工程）で１マスク加工によって形成するため、合わせずれを抑制でき、段差ＦＥ’の突出幅Ｗ１をほぼ均一にできる（図２参照）。
【００３５】
また、図７に示すエッチングの際、上部電極ＴＥの側面はサイドハードマスク２６で保護されている。このため、上部電極ＴＥのサイズの誤差が少なくなり、均一なサイズの強誘電体キャパシタ３０を形成できる。
【００３６】
また、強誘電体膜ＦＥに段差ＦＥ’を設けることで、下部電極ＢＥをエッチングしない構造になる。この際、下部電極ＢＥをエッチングしないので、下部電極ＢＥからの金属残渣が、強誘電体膜ＦＥの側壁に堆積するのを抑制でき、上部電極ＴＥと下部電極ＢＥとの間の電気的導通（即ち、キャパシタリーク）を構造的に防ぐことができるという利点がある。
【００３７】
また、サイドハードマスク２６が上部電極ＴＥの側面及び強誘電体膜ＦＥの第１の部分ＦＥａの側面に設けられていることで、サイドハードマスク２６が設けられていない場合と比べて、下部電極ＢＥのエッチング時に発生しやすい金属残渣が直接上部電極ＴＥの側壁に堆積することを抑制でき、上部電極ＴＥと下部電極ＢＥとの間の電気的導通（即ち、キャパシタリーク）を構造的に防ぐことができるという効果が得られる。
【００３８】
また、バリア膜２８で強誘電体キャパシタ３０を覆うことで、バリア膜２８で強誘電体キャパシタ３０を覆わない場合と比べて、次のような効果が得られる。バリア膜２８は例えば強誘電体キャパシタ３０に水素が侵入することを抑制できるため、水素還元作用による強誘電体キャパシタ３０の特性劣化を抑制できる。
【００３９】
［第２の実施形態］
第１の実施形態は、強誘電体膜ＦＥに段差ＦＥ’を形成したのに対し、第２の実施形態は、強誘電体キャパシタの下部電極に段差を形成する。
【００４０】
図１０は、本発明の第２の実施形態に係る強誘電体記憶装置の断面図を示す。以下に、第２の実施形態に係る強誘電体記憶装置について説明する。
【００４１】
図１０に示すように、第２の実施形態において、上記第１の実施形態と異なる点は、下部電極ＢＥに段差ＢＥ’が形成されている点である。従って、下部電極ＢＥは、第１の部分ＢＥａと、この第１の部分ＢＥａの側面よりも外側に突出する側面を有する第２の部分ＢＥｂとで構成される。ここで、第１の部分ＢＥａの側面は上部電極ＴＥ及び強誘電体膜ＦＥの側面と一致する。尚、上部電極ＴＥの側面、強誘電体膜ＦＥの側面及び第１の部分ＢＥａの側面と第２の部分ＢＥｂの側面とは必ずしも完全に一致していなくてもよく、第１及び第２の部分ＢＥａ，ＢＥｂに段差ＢＥ’が生じていれば、±３０％程度のずれは許容できる。
【００４２】
さらに、第１の実施形態では、上部電極ＴＥ上に１層のトップハードマスク２４を設けていたのに対し、第２の実施形態では、上部電極ＴＥ上に２層のトップハードマスク２４，２５を設けている。そして、第１及び第２のトップハードマスク２４，２５の側面、上部電極ＴＥの側面、強誘電体膜ＦＥの側面及び下部電極ＢＥの第１の部分ＢＥａの側面には、サイドハードマスク２６が設けられている。このサイドハードマスク２６の頂上部の高さは、第２のトップハードマスク２５の上面の端部の高さと一致している。尚、サイドハードマスク２６の頂上部の高さは第２のトップハードマスク２５の上面の端部の高さと必ずしも完全に一致していなくてもよく、±２５％程度のずれは許容できる。
【００４３】
第２のトップハードマスク２５は、主に、上部電極ＴＥ、強誘電体膜ＦＥ、下部電極ＢＥの第１の部分ＢＥａの加工時のマスクとして機能する。一方、第１のトップハードマスク２４は、主に、下部電極ＢＥの第２の部分ＢＥｂの加工時のマスクとして機能する。さらに、第１のトップハードマスク２４は、第２のトップハードマスク２５のダメージが上部電極ＴＥに影響することをブロックしている。
【００４４】
上部電極ＴＥ上には、第１及び第２のトップハードマスク２４，２５のうち第１のトップハードマスク２４の少なくとも一部を残すことが望ましい。これは、強誘電体キャパシタ３０の加工後に上部電極ＴＥ上の第１のトップハードマスク２４が全部エッチングされてしまって上部電極ＴＥへダメージが生じることを防止するためである。
【００４５】
第１のトップハードマスク２４の材料は、下部電極材２１に対してエッチング選択比が大きいものが望ましい。これは、強誘電体キャパシタ３０の形状が立ち、微細化に有利になるからである。
【００４６】
第１及び第２のトップハードマスク２４，２５及びサイドハードマスク２６は、少なくともシリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）、アルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、シリコンアルミニウム酸化膜（ＳｉＡｌｘＯｙ膜：例えばＳｉＡｌＯ膜）、ジルコニウム酸化膜（ＺｒＯｘ膜：例えばＺｒＯ２膜）、シリコン窒化膜（ＳｉｘＮｙ膜：例えばＳｉ３Ｎ４膜）、又はこれらを組み合わせた積層膜で形成されている。ここで、トップハードマスク２４，２５とサイドハードマスク２６とは、同じ材料で形成してもよいし、異なる材料で形成してもよい。また、第１及び第２のトップハードマスク２４，２５は、同じ材料でもよいが、異なる材料で形成する方が望ましい。
【００４７】
尚、本実施形態では２層のトップハードマスク２４，２５を形成する例を示すが、２層以上であっても勿論よい。
【００４８】
図１１は、本発明の第２の実施形態に係る強誘電体キャパシタの概略的な平面図を示す。以下に、第２の実施形態に係る強誘電体キャパシタについて説明する。
【００４９】
図１１に示すように、段差ＢＥ’の突出幅Ｗ２（下部電極ＢＥの第２の部分ＢＥｂの側面が第１の部分ＢＥａの側面から突出する距離）は、真上から見た際均一である。また、上部電極ＴＥ、強誘電体膜ＦＥ及び下部電極ＢＥの第１の部分ＢＥａの平面形状は、等しい。下部電極ＢＥの第２の部分ＢＥｂの平面形状は、上部電極ＴＥ、強誘電体膜ＦＥ及び下部電極ＢＥの第１の部分ＢＥａの平面形状よりも大きい。尚、段差ＢＥ’の突出幅Ｗ２は、±３０％程度ずれてもよい。上部電極ＴＥ、強誘電体膜ＦＥ及び下部電極ＢＥの第１の部分ＢＥａの平面形状は必ずしも完全に一致していなくてもよく、±３０％程度のずれは許容できる。
【００５０】
図１２は、本発明の第２の実施形態に係る下部電極のオーバーエッチング量に対する製品歩留まりの関係を示す。以下、第２の実施形態に係る段差について説明する。
【００５１】
図１２に示すように、下部電極ＢＥのオーバーエッチング量（下部電極の第１の部分ＢＥａの上面から下部電極ＢＥの第２の部分ＢＥｂの上面までの距離）Ｘは、１ｎｍ以上にすると製品の歩留まりが向上することが分かった。従って、歩留まりの向上を考慮した場合、オーバーエッチング量Ｘは以下の式（２）の関係を満たすことが望ましい。
【００５２】
Ｘ≧１ｎｍ…（２）
図１３乃至図１７は、本発明の第２の実施形態に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第２の実施形態に係る強誘電体記憶装置の製造方法について説明する。
【００５３】
まず、図１３に示すように、シリコン基板１１上にゲート電極１２がゲート絶縁膜（図示せず）を介して形成され、このゲート電極１２の両側のシリコン基板１１内にソース／ドレイン拡散層１３ａ，１３ｂが形成される。これにより、スイッチング用のトランジスタ１４が形成される。次に、トランジスタ１４上に層間絶縁膜１５が形成され、この層間絶縁膜１５内にソース／ドレイン拡散層１３ａに接続するプラグ１６が形成される。
【００５４】
次に、プラグ１６及び層間絶縁膜１５上に、下部電極材２１、強誘電体膜ＦＥ、上部電極材２３が順に堆積される。ここで、下部電極材２１は、例えば第１乃至第４の下部電極材１７，１８，１９，２０の４層で構成される。第１の下部電極材１７としては例えばＴｉＡｌＮ、Ｔｉ等があげられ、第２の下部電極材１８としては例えばＩｒ等があげられ、第３の下部電極材１９としては例えばＩｒＯ２等があげられ、第４の下部電極材２０としては例えばＴｉ／Ｐｔ／Ｔｉ／ＳｒＲｕＯ３等があげられる。また、強誘電体膜ＦＥの材料としては例えばＰＺＴ等があげられ、上部電極材２３としては例えばＳｒＲｕＯ３／Ｐｔ、ＳｒＲｕＯ３／ＩｒＯｘ等があげられる。
【００５５】
次に、上部電極材２３上にキャパシタ加工のための第１及び第２のトップハードマスク２４，２５が堆積される。そして、リソグラフィ及びＲＩＥ等により、第２のトップハードマスク２５が所望の形状に加工される。そして、この加工された第２のトップハードマスク２５を用いて、第１のトップハードマスク２４が所望の形状に加工される。ここで、本実施形態では、高温エッチングを適用するため、第１のトップハードマスク２４としてシリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）を用い、第２のトップハードマスク２５としてアルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）を用いる。その他、第１及び第２のトップハードマスク２４，２５としては、例えば、シリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）、アルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、シリコンアルミニウム酸化膜（ＳｉＡｌｘＯｙ膜：例えばＳｉＡｌＯ膜）、ジルコニウム酸化膜（ＺｒＯｘ膜：例えばＺｒＯ２膜）、シリコン窒化膜（ＳｉｘＮｙ膜：例えばＳｉ３Ｎ４膜）、シリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）／アルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、シリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）／チタンアルミニウム窒化膜（ＴｉＡｌＮ膜）／アルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、又はこれらの組み合わせ等が適している。
【００５６】
次に、図１４に示すように、第１及び第２のトップハードマスク２４，２５を用いて、上部電極材２３、強誘電体膜ＦＥ及び下部電極２１の途中までエッチング加工される。このエッチング加工では、上部電極材２３、強誘電体膜ＦＥ及び下部電極材２１のエッチングによる残渣が形成されないようなエッチング条件を適用する。このようにして、所望パターンの上部電極ＴＥ及び強誘電体膜ＦＥが形成される。尚、強誘電体膜ＦＥと下部電極材２１の境目でエッチングを一旦停止してもよい。
【００５７】
次に、図１５に示すように、第２のトップハードマスク２５及び第４の下部電極材２０のエッチング面に対して、サイドハードマスク２６が形成される。ここでは、ＡＬＤ法若しくはスパッタ法又は両方を用いて、１０から５０ｎｍの膜厚を有するアルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）が堆積される。尚、サイドハードマスク２６としては、シリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）、シリコンアルミニウム酸化膜（ＳｉＡｌｘＯｙ膜：例えばＳｉＡｌＯ膜）、ジルコニウム酸化膜（ＺｒＯｘ膜：例えばＺｒＯ２膜）、シリコン窒化膜（ＳｉｘＮｙ膜：例えばＳｉ３Ｎ４膜）、又はこれらを組み合わせた積層膜も候補である。そして、サイドハードマスク２６が堆積された後、必要に応じて高温酸素アニールを行うことにより、強誘電体キャパシタの分極特性の改善を図る。
【００５８】
次に、図１６に示すように、全面エッチバック等によりサイドハードマスク２６が部分的に除去された後、再度エッチングが進められ、残りの下部電極材２１（第１乃至第３の下部電極材１７，１８，１９と第４の下部電極材２０の一部）の加工が行われる。これにより、所望パターンの下部電極ＢＥが形成され、一括加工された強誘電体キャパシタ３０が完成する。尚、層間絶縁膜１５の一部まで加工されてもよい。
【００５９】
次に、図１７に示すように、層間絶縁膜１５のダメージを抑制するために、層間絶縁膜１５及び第２のトップハードマスク２５上にバリア膜２８が形成される。このバリア膜２８としては、例えば、シリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）、アルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、シリコンアルミニウム酸化膜（ＳｉＡｌｘＯｙ膜：例えばＳｉＡｌＯ膜）、ジルコニウム酸化膜（ＺｒＯｘ膜：例えばＺｒＯ２膜）、シリコン窒化膜（ＳｉｘＮｙ膜：例えばＳｉ３Ｎ４膜）、又はこれらを組み合わせた積層膜等あげられる。ここでは、ＡＬＤ法若しくはスパッタ法又は両方を用いて、５０ｎｍの膜厚を有するＡｌｘＯｙ膜が堆積される。
【００６０】
次に、図１０に示すように、バリア膜２８上に層間絶縁膜３１が形成される。そして、層間絶縁膜３１、バリア膜２８、第１及び第２のトップハードマスク２４，２５を貫通して上部電極ＴＥに接続するコンタクト３２が形成される。その後、コンタクト３２に接続する配線３３が形成される。このようにして、強誘電体記憶装置が形成される。
【００６１】
上記第２の実施形態によれば、次のような効果を得ることができる。
【００６２】
特開２００１−３６０２６号公報のような１マスク加工のキャパシタ構造では、１ＰＥＰで形成した強誘電体キャパシタで、強誘電体膜の途中にエッチング段差があった。これは、下部電極のオーバーエッチング時に形成されるメタリックな残渣により、上部電極及び下部電極間の電気的ショートを無くすのが主な目的であった。ところが、本発明者らの実験より、下部電極の後半の加工におけるエッチング工程で、強誘電体膜の側壁にエッチングダメージがあることが分かった。すなわち、強誘電体キャパシタの側面への下部電極のエッチングダメージを抑制しにくい。
【００６３】
これに対し、第２の実施形態では、下部電極材２１の後半のエッチング加工の際、強誘電体膜ＦＥの側壁は、サイドハードマスク２６で保護されているため、前記エッチングによるダメージを抑制できる。また、上部電極ＴＥの側壁もサイドハードマスク２６で保護されているため、上部電極ＴＥのサイズの誤差も少なくなり、均一なサイズの強誘電体キャパシタ３０を形成できる。
【００６４】
また、式（２）に示すように、下部電極ＢＥのオーバーエッチング量を１ｎｍ以上と規定することで、製品の歩留まりを向上できる。
【００６５】
［第３の実施形態］
第３の実施形態は、第２の実施形態の変形例であり、サイドハードマスクを２層にしている。
【００６６】
図１８は、本発明の第３の実施形態に係る強誘電体記憶装置の断面図を示す。図１９は、本発明の第３の実施形態に係る強誘電体キャパシタの概略的な平面図を示す。以下に、第３の実施形態に係る強誘電体記憶装置について説明する。
【００６７】
図１８及び図１９に示すように、第３の実施形態において、第２の実施形態と異なる点は、サイドマスクが２層のサイドハードマスク２６，２７で構成される点である。
【００６８】
第１及び第２のサイドハードマスク２６，２７は、少なくともシリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）、アルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、シリコンアルミニウム酸化膜（ＳｉＡｌｘＯｙ膜：例えばＳｉＡｌＯ膜）、ジルコニウム酸化膜（ＺｒＯｘ膜：例えばＺｒＯ２膜）、シリコン窒化膜（ＳｉｘＮｙ膜：例えばＳｉ３Ｎ４膜）、又はこれらを組み合わせた積層膜で形成されている。ここで、第１及び第２のトップハードマスク２４，２５と第１及び第２のサイドハードマスク２６，２６とは、同じ材料で形成してもよいし、異なる材料で形成してもよい。また、第１及び第２のサイドハードマスク２６，２７は、同じ材料で形成してもよいし、異なる材料で形成してもよい。
【００６９】
尚、本実施形態では２層のサイドハードマスク２６，２７を形成する例を示すが、２層以上であっても勿論よい。また、下部電極ＢＥのオーバーエッチング量Ｘは上記式（２）の関係を満たすことが望ましい。
【００７０】
図２０乃至図２２は、本発明の第３の実施形態に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第３の実施形態に係る強誘電体記憶装置の製造方法について説明する。
【００７１】
まず、第２の実施形態と同様に、図１３及び図１４に示す工程が行われる。
【００７２】
次に、図２０に示すように、第２のトップハードマスク２５及び第４の下部電極材２０のエッチング面に対して、第１及び第２のサイドハードマスク２６，２７が順に形成される。ここでは、第１のサイドハードマスク２６として、ＡＬＤ法若しくはスパッタ法又は両方を用いて２０ｎｍの膜厚を有するアルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）を堆積し、その後、第２のサイドハードマスク２７として、３０ｎｍの膜厚を有するシリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）を堆積する。尚、第１及び第２のサイドハードマスク２６，２７としては、シリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）、アルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、シリコンアルミニウム酸化膜（ＳｉＡｌｘＯｙ膜：例えばＳｉＡｌＯ膜）、ジルコニウム酸化膜（ＺｒＯｘ膜：例えばＺｒＯ２膜）、シリコン窒化膜（ＳｉｘＮｙ膜：例えばＳｉ３Ｎ４膜）、及びこれらの組み合わせも候補である。そして、第２のサイドハードマスク２７が堆積された後、必要に応じて高温酸素アニールを行うことにより、強誘電体キャパシタの分極特性の改善を図る。
【００７３】
次に、図２１に示すように、全面エッチバック等により第１及び第２のサイドハードマスク２６，２７が部分的に除去された後、再度エッチングが進められ、残りの下部電極材２１（第１乃至第３の下部電極材１７，１８，１９と第４の下部電極材２０の一部）の加工が行われる。これにより、所望パターンの下部電極ＢＥが形成され、一括加工された強誘電体キャパシタ３０が完成する。尚、層間絶縁膜１５の一部まで加工されてもよい。
【００７４】
次に、図２２に示すように、層間絶縁膜１５のダメージを抑制するために、層間絶縁膜１５及び第２のトップハードマスク２５上にバリア膜２８が形成される。このバリア膜２８としては、例えば、シリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）、アルミニウム酸化膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、シリコンアルミニウム酸化膜（ＳｉＡｌｘＯｙ膜：例えばＳｉＡｌＯ膜）、ジルコニウム酸化膜（ＺｒＯｘ膜：例えばＺｒＯ２膜）、シリコン窒化膜（ＳｉｘＮｙ膜：例えばＳｉ３Ｎ４膜）、及びこれらの組み合わせがあげられる。ここでは、ＡＬＤ法若しくはスパッタ法又は両方を用いて、５０ｎｍの膜厚を有するＡｌｘＯｙ膜が堆積される。
【００７５】
次に、図１８に示すように、バリア膜２８上に層間絶縁膜３１が形成される。そして、層間絶縁膜３１、バリア膜２８、第１及び第２のトップハードマスク２４，２５を貫通して上部電極ＴＥに接続するコンタクト３２が形成される。その後、コンタクト３２に接続する配線３３が形成される。このようにして、強誘電体記憶装置が形成される。
【００７６】
上記第３の実施形態によれば、第２の実施形態と同様の効果を得ることができる。さらに、サイドハードマスク２６，２７の２層構造により、下部電極ＴＥの加工時のダメージをより完全に抑制できる。
【００７７】
［第４の実施形態］
第４の実施形態は、第３の実施形態をＴＣ並列ユニット直列接続型構造の強誘電体メモリに適用したものである。ここで、ＴＣ並列ユニット直列接続型構造とは、セルトランジスタ（Ｔ）のソース／ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した構造のことをいう。
【００７８】
図２３及び図２４は、本発明の第４の実施形態に係る強誘電体記憶装置の断面図を示す。以下に、第４の実施形態に係る強誘電体記憶装置について説明する。
【００７９】
図２３及び図２４に示すように、第４の実施形態において、第３の実施形態と異なる点は、ＴＣ並列ユニット直列接続型構造にした点である。
【００８０】
すなわち、トランジスタ１４ａのソース／ドレイン拡散層１３ａ，１３ｂに強誘電体キャパシタ３０ａの下部電極ＢＥ及び上部電極ＴＥをそれぞれ接続し、これを１つのユニットセルＵＣ１とする。同様に、トランジスタ１４ｂのソース／ドレイン拡散層１３ａ，１３ｂに強誘電体キャパシタ３０ｂの下部電極ＢＥ及び上部電極ＴＥをそれぞれ接続し、これを１つのユニットセルＵＣ２とする。そして、これらのユニットセルＵＣ１，ＵＣ２を直列接続している。
【００８１】
ここで、一対の強誘電体キャパシタ３０ａ，３０ｂの下部電極ＢＥは同一電位になるため、下部電極ＢＥが接触した構造が可能となる。従って、下部電極ＢＥは、一対の強誘電体キャパシタ３０ａ，３０ｂで共有して用いられている。
【００８２】
また、図２３に示す構造は、強誘電体キャパシタ３０ａ，３０ｂ毎にプラグ１６が設けられている。一方、図２４に示す構造は、一対の強誘電体キャパシタ３０ａ，３０ｂで共通して１つのプラグ１６を用いている。この図２４に示す構造は、強誘電体膜ＦＥの直下にプラグ１６が配置されないため、プラグ１６の段差等によるキャパシタ特性の影響を抑制できるという利点がある。
【００８３】
図２３の構造では、隣り合うトランジスタ１４ａ，１４ｂでソース／ドレイン拡散層１３ａを共有している。
【００８４】
図２５は、本発明の第４の実施形態に係る強誘電体キャパシタの概略的な平面図を示す。図２５に示すように、第３の実施形態と同様、段差ＢＥ’の突出幅Ｗ２は、真上から見た際均一である。尚、図面上、突出幅Ｗ２は均一に表示されているが、プロセスの条件等によりばらつきがある。具体的には、各突出幅Ｗ２は、基本的に同じになるが、±３０％範囲内で変化する。段差ＢＥ’の突出幅Ｗ２は、２０００×１０−１０ｍ以下が微細化の点で適している。
【００８５】
また、２つの上部電極ＴＥ間の中間線Ｌを対称として、突出幅Ｗ３は基本的に同じになる。ここで、突出幅Ｗ３は突出幅Ｗ２よりも小さい。突出幅Ｗ２、Ｗ３は、例えば、以下の式（３）の関係を満たす。
【００８６】
（１０×Ｗ３）＜Ｗ２…（３）
突出幅Ｗ２、Ｗ３のサイズの変化が起きる理由は、ドライエッチングにおけるマイクロローデイング効果（Micro-loading effect）によるものである。先に示した図２、１１、１９においても、隣接するキャパシタ間との距離により、突出幅Ｗ１（図２）、Ｗ２（図１１、１９）のサイズは差異が生じる。
【００８７】
上記第４の実施形態によれば、第３の実施形態と同様の効果を得ることができる。さらに、第４の実施形態はＴＣ並列ユニット直列接続型構造であるため、さらにセル面積を低減でき、大容量化を図ることができる。
【００８８】
［第５の実施形態］
第５の実施形態は、第１の実施形態の変形例であり、上部電極上のハードマスクを２層にしたものである。
【００８９】
図２６及び図２７は、本発明の第５の実施形態に係る強誘電体記憶装置の断面図を示す。以下に、第５の実施形態に係る強誘電体記憶装置について説明する。
【００９０】
図２６及び図２７に示すように、第５の実施形態において、第１の実施形態と異なる点は、上部電極ＴＥ上に２つのトップハードマスク２４，２５を設けている点である。さらに、図２７に示す構造は、２つのサイドハードマスク２６，２７を設けている。
【００９１】
ここで、本実施形態も、上記式（１）の関係を満たすことが望ましい。この場合、高さＨは、上部電極ＴＥの頂上部から第２のトップハードマスク２５の頂上部までの高さとなる。
【００９２】
尚、トップハードマスク２４，２５の詳細については上記第２の実施形態と同様であり、サイドハードマスク２６，２７の詳細については上記第３の実施形態と同様であるため、説明は省略する。
【００９３】
上記第５の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第５の実施形態は、第１のトップハードマスク２４により、第２のトップハードマスク２５のダメージが上部電極ＴＥに影響することをブロックできる。さらに、サイドハードマスク２６，２７の２層構造により、下部電極ＴＥの加工時のダメージをより完全に抑制できる。
【００９４】
［第６の実施形態］
第６の実施形態は、第２の実施形態の変形例であり、サイドハードマスクの頂上部をトップハードマスクの頂上部より低くしたものである。
【００９５】
図２８は、本発明の第６の実施形態に係る強誘電体記憶装置の断面図を示す。以下に、第６の実施形態に係る強誘電体記憶装置について説明する。
【００９６】
図２８に示すように、第６の実施形態において、第２の実施形態と異なる点は、サイドハードマスク２６の頂上部を第２のトップハードマスク２５の頂上部より低くしている点である。
【００９７】
ここで、上部電極ＴＥの頂上部から第２のトップハードマスク２５の頂上部までの高さをＨ、上部電極ＴＥの頂上部からサイドハードマスク２６の頂上部までの高さをｈとした場合、比率ｈ／Ｈは上記式（１）の関係を満たすことが望ましい。また、下部電極ＢＥのオーバーエッチング量Ｘは上記式（２）の関係を満たすことが望ましい。
【００９８】
上記第６の実施形態によれば、第２の実施形態と同様の効果を得ることができる。さらに、サイドハードマスク２６の頂上部を第２のトップハードマスク２５の頂上部より低くすることで、強誘電体キャパシタ３０の幅を縮小できるため、セルサイズを縮小できる。
【００９９】
また、式（１）に示すように、比率ｈ／Ｈを１％以上９９％以下と規定することで、さらにセルサイズを縮小しつつ、信号量のばらつきを減少し、かつ信号量を大きく取ることが可能となる。
【０１００】
尚、図２９に示すように、第６の実施形態において、トップハードマスク２４は１層にしてもよい。
【０１０１】
［第７の実施形態］
第７の実施形態は、第３の実施形態の変形例であり、第１のサイドハードマスクの頂上部をトップハードマスクの頂上部より低くしたものである。
【０１０２】
図３０は、本発明の第７の実施形態に係る強誘電体記憶装置の断面図を示す。以下に、第７の実施形態に係る強誘電体記憶装置について説明する。
【０１０３】
図３０に示すように、第７の実施形態において、第３の実施形態と異なる点は、第１のサイドハードマスク２６の頂上部を第２のトップハードマスク２５の頂上部より低くしている点である。
【０１０４】
ここで、上部電極ＴＥの頂上部から第２のトップハードマスク２５の頂上部までの高さをＨ、上部電極ＴＥの頂上部から第１のサイドハードマスク２６の頂上部までの高さをｈとした場合、比率ｈ／Ｈは上記式（１）の関係を満たすことが望ましい。また、下部電極ＢＥのオーバーエッチング量Ｘは上記式（２）の関係を満たすことが望ましい。
【０１０５】
上記第７の実施形態によれば、第３の実施形態と同様の効果を得ることができる。さらに、第１のサイドハードマスク２６の頂上部を第２のトップハードマスク２５の頂上部より低くすることで、強誘電体キャパシタ３０の幅を縮小できるため、セルサイズを縮小できる。
【０１０６】
また、式（１）に示すように、比率ｈ／Ｈを１％以上９９％以下と規定することで、さらにセルサイズを縮小しつつ、信号量のばらつきを減少し、かつ信号量を大きく取ることが可能となる。
【０１０７】
尚、図３１に示すように、第７の実施形態において、トップハードマスク２４は１層にしてもよい。
【０１０８】
［第８の実施形態］
第８の実施形態は、第１の実施形態をＴＣ並列ユニット直列接続型構造の強誘電体メモリに適用したものである。
【０１０９】
図３２は、本発明の第８の実施形態に係る強誘電体記憶装置の断面図を示す。以下に、第８の実施形態に係る強誘電体記憶装置について説明する。
【０１１０】
図３２に示すように、第８の実施形態において、第１の実施形態と異なる点は、ＴＣ並列ユニット直列接続型構造にした点である。
【０１１１】
すなわち、トランジスタ１４ａのソース／ドレイン拡散層１３ａ，１３ｂに強誘電体キャパシタ３０ａの下部電極ＢＥ及び上部電極ＴＥをそれぞれ接続し、これを１つのユニットセルＵＣ１とする。同様に、トランジスタ１４ｂのソース／ドレイン拡散層１３ａ，１３ｂに強誘電体キャパシタ３０ｂの下部電極ＢＥ及び上部電極ＴＥをそれぞれ接続し、これを１つのユニットセルＵＣ２とする。そして、これらのユニットセルＵＣ１，ＵＣ２を直列接続している。
【０１１２】
ここで、上部電極ＴＥの頂上部からトップハードマスク２４の頂上部までの高さをＨ、上部電極ＴＥの頂上部からサイドハードマスク２６の頂上部までの高さをｈとした場合、比率ｈ／Ｈは上記式（１）の関係を満たすことが望ましい。
【０１１３】
上記第８の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第８の実施形態はＴＣ並列ユニット直列接続型構造であるため、さらにセル面積を低減でき、大容量化を図ることができる。
【０１１４】
また、式（１）に示すように、比率ｈ／Ｈを１％以上９９％以下と規定することで、さらにセルサイズを縮小しつつ、信号量のばらつきを減少し、かつ信号量を大きく取ることが可能となる。
【０１１５】
尚、図３３に示すように、第８の実施形態において、サイドハードマスク２６，２７は２層にしてもよい。また、トップハードマスク２４を２層にしても勿論よい。さらに、一対の強誘電体キャパシタ３０ａ，３０ｂで共通して１つのプラグ１６を用いてもよい。
【０１１６】
上記各実施形態において、図面上は、上部電極ＴＥの側面と強誘電体膜ＦＥの側面、強誘電体膜ＦＥの側面と下部電極ＢＥの側面は垂直で表示されている。しかし、実際、上部電極ＴＥの側面と強誘電体膜ＦＥの側面は７０度から８８度の範囲のテーパー角度を有し、強誘電体膜ＦＥの側面と下部電極ＢＥの側面は６０度から８８度の範囲のテーパー角度を有している方が、加工残渣を抑制する点で適している。
【０１１７】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１１８】
【図１】本発明の第１の実施形態に係わる強誘電体記憶装置を示す断面図。
【図２】本発明の第１の実施形態に係る強誘電体キャパシタを示す概略的な平面図。
【図３】図３（ａ）は、本発明の第１の実施形態に係る比率ｈ／Ｈに対するキャパシタ信号量のばらつきの大きさ（スイッチングチャージ）の関係を示す図、図３（ｂ）は、本発明の第１の実施形態に係る比率ｈ／Ｈに対するキャパシタ信号量の大きさ（スイッチングチャージ）の関係を示す図、図３（ｃ）は、本発明の第１の実施形態に係る比率ｈ／Ｈに対するキャパシタサイズ（セルサイズ）の関係を示す図。
【図４】本発明の第１の実施形態に係わる強誘電体記憶装置を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図９】本発明の第１の実施形態に係わる強誘電体キャパシタの幅の縮小を説明するための図。
【図１０】本発明の第２の実施形態に係わる強誘電体記憶装置を示す断面図。
【図１１】本発明の第２の実施形態に係る強誘電体キャパシタを示す概略的な平面図。
【図１２】本発明の第２の実施形態に係る下部電極のオーバーエッチング量に対する製品歩留まりの関係を示す図。
【図１３】本発明の第２の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第２の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１６】図１５に続く、本発明の第２の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１７】図１６に続く、本発明の第２の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１８】本発明の第３の実施形態に係わる強誘電体記憶装置を示す断面図。
【図１９】本発明の第３の実施形態に係る強誘電体キャパシタを示す概略的な平面図。
【図２０】本発明の第３の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第３の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図２２】図２１に続く、本発明の第３の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図２３】本発明の第４の実施形態に係わる強誘電体記憶装置を示す断面図。
【図２４】本発明の第４の実施形態に係わる他の強誘電体記憶装置を示す断面図。
【図２５】本発明の第４の実施形態に係る強誘電体キャパシタを示す概略的な平面図。
【図２６】本発明の第５の実施形態に係わる強誘電体記憶装置を示す断面図。
【図２７】本発明の第５の実施形態に係わる他の強誘電体記憶装置を示す断面図。
【図２８】本発明の第６の実施形態に係わる強誘電体記憶装置を示す断面図。
【図２９】本発明の第６の実施形態に係わる他の強誘電体記憶装置を示す断面図。
【図３０】本発明の第７の実施形態に係わる強誘電体記憶装置を示す断面図。
【図３１】本発明の第７の実施形態に係わる他の強誘電体記憶装置を示す断面図。
【図３２】本発明の第８の実施形態に係わる強誘電体記憶装置を示す断面図。
【図３３】本発明の第８の実施形態に係わる他の強誘電体記憶装置を示す断面図。
【符号の説明】
【０１１９】
１１…シリコン基板、１２…ゲート電極、１３ａ，１３ｂ…ソース／ドレイン拡散層、１４…トランジスタ、１５，３１…層間絶縁膜、１６…プラグ、１７，１８，１９，２０，２１…下部電極材、ＦＥ…強誘電体膜、ＦＥ’，ＢＥ’…段差、２３…上部電極材、２４，２５…ハードマスク、２６，２７…サイドハードマスク、２８…バリア膜、３０，３０ａ，３０ｂ…強誘電体キャパシタ、３２，３４，３５…コンタクト、３３…配線、ＴＥ…上部電極、ＢＥ…下部電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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