(57)【要約】【課題】受信データに含まれるクロックを復元することなく、受信側に備える独立のクロックによりデータを正確に復元することが可能なデータ送受信方法などを提供する。【解決手段】シリアルデータを伝送路に送受信するデータ送受信方法において、基準クロックから生成されたクロックのうちの周波数がｆ２のクロックで多相クロックを生成するクロック生成工程と、周波数がｆ１のクロックによりシリアル転送されたシリアルデータを伝送路から受信したとき、前記多相クロックでオーバーサンプリングしてサンプリングデータを取得するサンプリング工程と、取得された多相クロックを単位とするサンプリングデータから平均的にｆ１／ｆ２ビットを抽出し、シリアルデータを復元する復元工程と、を有する。【選択図】  図５
2006109082.tif 000002
【特許請求の範囲】
【請求項１】
入力されたパラレルデータをシリアルデータに変換する第１の変換手段とシリアルデータをパラレルデータに変換する第２の変換手段とを用いて、シリアルデータを伝送路に送信し、伝送路から受信したシリアルデータを復元するデータ送受信方法において、
基準クロックから前記第１及び第２の変換手段で用いるクロックを生成すると共に、生成されたクロックのうちの周波数がｆ２のクロックを所定位相ずつずらして多相クロックを生成するクロック生成工程と、
パラレルデータが前記第１の変換手段に入力されたとき、前記クロック生成工程で生成された所定のクロックに基づいて該パラレルデータをシリアルデータに変換し、変換された該シリアルデータを伝送路に送信するデータ転送工程と、
周波数がｆ１のクロックによりシリアル転送されたシリアルデータを伝送路から受信したとき、受信されたシリアルデータを前記クロック生成工程で生成された前記多相クロックでオーバーサンプリングしてサンプリングデータを取得するサンプリング工程と、
取得された前記多相クロックの周期を単位とするサンプリングデータから平均的にｆ１／ｆ２ビットを抽出し、受信されたシリアルデータを復元する復元工程と、を有することを特徴とするデータ送受信方法。
【請求項２】
単一のＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路により前記クロック及び前記多相クロックを生成することを特徴とする請求項１記載のデータ送受信方法。
【請求項３】
前記サンプリング工程で取得された所定数の前記サンプリングデータを移動平均し、平均化された該サンプリングデータを重み付け加算することによりジッタ成分が低減された該サンプリングデータを得るイコライズ工程を有し、
前記復元工程は、前記イコライズ工程で得られた前記サンプリングデータから前記シリアルデータを復元することを特徴とする請求項１記載のデータ送受信方法。
【請求項４】
前記復元工程において、前記サンプリングデータから抽出されるビット数を含む前記サンプリングデータの状態情報を生成し、生成された該状態情報に応じて該サンプリングデータから前記シリアルデータを復元することを特徴とする請求項１又は３記載のデータ送受信方法。
【請求項５】
前記復元工程で復元された前記シリアルデータを所定単位にまとめたシンボルデータに変換するパラレル変換工程を含むことを特徴とする請求項１又は３記載のデータ送受信方法。
【請求項６】
前記復元工程において、前記サンプリングデータにおける各位相ビットの論理が反転する遷移位相ビットの平均を求め、求めた平均遷移位相ビットから所定ビットずれた選択位相に関する選択情報を生成し、生成された該選択情報に基づいて該選択位相に一致するビットを抽出することを特徴とする請求項１又は３記載のデータ送受信方法。
【請求項７】
前記サンプリング工程において、自然数をＮとしたときに、周波数がｆ１／Ｎで、互いに位相が異なるK個のクロックからなる多相クロックによりオーバーサンプリングして前記サンプリングデータを取得し、
前記復元工程において、K／N個の前記サンプリングデータにおける各位相ビットの論理が反転する遷移位相ビットの平均を求め、求めた平均遷移位相ビットからずれた選択位相に関する選択情報を生成し、生成された該選択情報に基づいて該選択位相に一致するビットを抽出することにより前記シリアルデータを復元することを特徴とする請求項１又は３記載のデータ送受信方法。
【請求項８】
基準クロックに基づき生成されたクロックに同期するシリアルデータを送信し、受信したシリアルデータを該クロックに基づいて復元するデータ送受信装置において、
基準クロックからクロックを生成すると共に、生成された該クロックのうちの周波数がｆ２のクロックを所定位相ずつずらして多相クロックを生成するクロック生成手段と、
周波数がｆ１のクロックに同期したシリアルデータを受信したとき、受信した該シリアルデータを前記多相クロックでオーバーサンプリングし、サンプリングデータを取得するサンプリング手段と、
取得された前記多相クロックの周期を単位とするサンプリングデータから平均的にｆ１／ｆ２ビットを抽出し、受信した前記シリアルデータを復元する復元手段と、を備えたことを特徴とするデータ送受信装置。
【請求項９】
前記サンプリング手段で取得された所定数のサンプリングデータを移動平均し、平均化されたサンプリングデータを重み付け加算することによりジッタ成分が低減されたサンプリングデータを得る波形等化手段を有し、
前記復元手段は、前記波形等化手段で得られた前記サンプリングデータから前記シリアルデータを復元することを特徴とする請求項８記載のデータ送受信装置。
【請求項１０】
前記復元手段は、前記サンプリングデータから抽出されるビット数を含む前記サンプリングデータの状態情報を生成し、生成された該状態情報に応じて該サンプリングデータから前記シリアルデータを復元することを特徴とする請求項８又は９記載のデータ送受信方法。
【請求項１１】
前記復元手段により復元された前記シリアルデータを所定単位にまとめたシンボルデータに変換する変換手段を含むことを特徴とする請求項８又は９記載のデータ送受信装置。
【請求項１２】
前記復元手段は、
前記サンプリングデータにおける各位相ビットの論理が反転する遷移位相ビットの平均を求め、求めた平均遷移位相ビットから所定ビットずれた選択位相に関する選択情報を生成する選択情報生成手段と、
前記選択情報生成手段により生成された前記選択情報に基づいて前記選択位相に一致するビットを抽出する選択手段と、を含むことを特徴とする請求項８又は９記載のデータ送受信装置。
【請求項１３】
前記サンプリング手段は、自然数をＮとしたときに、周波数がｆ１／Ｎで、互いに位相が異なるK個のクロックからなる前記多相クロックによりオーバーサンプリングして前記サンプリングデータを取得し、
前記復元手段は、K／N個の、前記サンプリングデータにおける各位相ビットの論理が反転する遷移位相ビットの平均を求め、求めた平均遷移位相ビットからずれた選択位相に関する選択情報を生成し、生成された該選択情報に基づいて該選択位相に一致するビットを抽出することにより前記シリアルデータを復元することを特徴とする請求項８又は９記載のデータ送受信装置。
【請求項１４】
前記波形等化手段は、
前記サンプリングデータを移動平均することにより、平均化された該サンプリングデータを出力するローパスフィルタ、該ローパスフィルタから出力された該サンプリングデータを重み付け加算し、前記ジッタ成分が低減された加算サンプリングデータを出力する波形等化部、及び該波形等化部から出力された該加算サンプリングデータを所定の閾値と比較することにより、２値化された前記サンプリングデータを出力する２値化部を有することを特徴とする請求項９記載のデータ送受信装置。
【請求項１５】
前記データ復元手段は、
前記受信したデータに含まれるクロックの周波数と等価なクロックをオーバーサンプリングして前記多相クロックの位相数とビット数が等しいビット列を取得し、取得された該ビット列をシフトさせることにより互いに位相状態が異なるクロックからなるクロックパターンを生成するクロックパターン生成手段と、
前記２値化部から出力される前記サンプリングデータと前記クロックパターンとを比較し、比較結果に基づいて選択情報を発出する選択情報発出手段と、
前記選択情報発出手段から発出された前記選択情報に基づいて前記サンプリングデータのビット列の所定箇所の所定数のビットを抽出することを特徴とする請求項１４記載のデータ送受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送路にシリアルデータを送信し、伝送路から受信したシリアルデータを復元するデータ送受信方法及びデータ送受信装置に関する。
【背景技術】
【０００２】
近年、機器間、ボード間、チップ間における大容量・高速データ伝送の要求を満たすため、USB（Universal Sirial Bus）、Sirial ATA(Advanced Technology Attachment)、IEEE1394、1G/10G Ethernet（登録商標）、InfiniBand、RapidIO、Fibre Channel、PCI（Peripheral Component Interconnect Bus）Expressといった様々な高速インタフェース規格が提唱され、実用に供されているが、高速化・大容量化の傾向は今後ますます強まるものと思われる。
【０００３】
実用に供されている高速インタフェース規格は、シリアル転送方式を採用しているものが多く、予め周波数が定められたクロックに同期させたデータを伝送路に送信し、受信データからクロック（エンベデッドクロック）を抽出し、抽出されたクロックにより、その受信データを復元するのが一般的である。受信データからクロックを抽出し、そのクロックを用いて受信データを復元する回路は、クロックデータリカバリ（「Clock Data Recovery」、以下ＣＤＲと略称する。）回路と呼ばれている。
【０００４】
一般に、ＣＤＲ回路は、位相比較器、ＬＰＦ（Low  Pass  Filter）、及びＶＣＯ（Voltage Controlled Oscillator）で構成されるＰＬＬ（Phase Locked Loop）回路が用いられ、ＶＣＯ（Voltage Controlled Oscillator）の発振信号（クロック）は、受信データの位相に同期するように制御され、再生クロックが抽出される。そしてこの再生クロックを基準として受信データをラッチすることにより受信データを復元する。
【０００５】
このとき、データは、ケーブルやマイクロストリップラインなどの伝送路上を伝搬し、受信端では様々な要因に起因したジッタにより、データ遷移時刻が変動する。このジッタが増大すると受信データを復元する安定性が低下し、データを正確に復元できなくなるので、転送速度が高速化するにつれてジッタに対する要求は厳しくなる。
【０００６】
ジッタを大別すると、ランダムに生じるランダムジッタＲｊと、データパターンなどに依存して規則的に変動するデータミニステイックジッタDｊとに分けられ、トータルジッタＴｊは、これらが加算されたものになる。したがって全てのジッタ成分が低減されることが望ましいが、安定したデータを復元するためには、影響度の高いジッタ成分を低減することも有効である。
【０００７】
データミニステイックジッタＤｊの１つに符号間干渉（Inter  Symbol  Interference）がある。これは、隣接するデータビットが干渉して生じるもので、伝送路の周波数特性などが影響する。
【０００８】
図１は、伝送路の周波数特性によるジッタの一例を示す図である。
【０００９】
例えば、伝送路の周波数特性がデータの信号帯域で低域通過特性を持っていると、図１（ａ）に示すように、同じパルス幅ｔ１のデータが送信されたとしても、受信端ではジッタによりパルス幅が変動する。
すなわち、図１（ｂ−１）に示すように、全２重回線の各ラインにおける受信端の波形は、立ち上がり、立ち下がりが緩やかなアナログ波形になる。このため、受信端の差動信号は、図１（ｂ−２）に示すように、２値化信号ではあるが、パルス幅がｔ２〜ｔ５のごとく変動する。
【００１０】
伝送路の周波数特性を広帯域にわたって平坦化することは困難であることから、伝送速度が速くなると、符号間干渉による影響が不可避となる。そこで、この符号間干渉を低減させるため、従来、受信信号の高周波帯域に、低下分の利得を加えるイコライザ（波形等化器）を用いることが行われている。なお、イコライザは、アナログフィルタで構成されたり、デジタルフィルタで構成されたりする。
【００１１】
図２は、デジタルフィルタで構成されたイコライザの一例を示す図である。
【００１２】
図２に示すイコライザは、前置フィルタ２０１と、Ａ／Ｄ変換器２０２と、ディジタル信号処理部２０３とにより構成される。Ａ／Ｄ変換器２０２におけるサンプリング周波数をｆｓとすれば、前置フィルタ２０１に受信したアナログ信号が入力されると、入力信号中の０．５ｆｓ以上の不要周波数成分が除去されてＡ／Ｄ変換器２０２へ供給される。
【００１３】
Ａ／Ｄ変換器２０２は、高周波成分が除去された入力信号を所定のサンプリング周波数ｆｓでＡ／Ｄ変換し、ディジタル信号処理部２０３へ供給する。ディジタル信号処理部２０３は、Ａ／Ｄ変換により量子化された受信信号を所望の周波数特性を持ったディジタルフィルタ（ここでは伝送線路で低下した高周波成分のブーストを行うイコライザとする）で信号処理を行う。このようにして所望の周波数特性となった受信信号を取り出すことができる。
【００１４】
なお、ディジタル信号処理部における信号処理において、ｆｓの例えば２倍の周波数のクロックによりサンプリングすると演算時間が１／２に短縮され、高速演算素子が必要になり、コストアップとなることから、カットオフ周波数０．５ｆｓのデジタルローパスフィルタを用いて伝送信号の周波数帯域を急峻に制限するものがある（特許文献１参照）。
【００１５】
一方、高速化の要求によりデータ転送レートが高くなり、例えばＧｂｐｓオーダーを超えるデータ転送レートを採用する場合には、ＶＣＯの発振周波数もＧＨｚオーダーを超えるので、そのようなＶＣＯを組み込んだＣＤＲ回路は、チップサイズの増大化、消費電力の増大化、コストアップなどの弊害も大きくなる。また、高速化により配線遅延も無視できなくなるので、素子配置や配線レイアウトなどに対する充分な配慮が必要となり、回路設計が益々難しくなる。さらに、配線遅延は、使用するデバイス特性に大きく依存するので、プロセス毎にレイアウトを再設計する必要が生じ（あるいは回路の再設計まで必要となり）、回路の再利用性の低下、開発期間の増大化を招来する。
【００１６】
このような問題を解決するものとして、オーバーサンプリング型のクロックデータリカバリ回路が提案されている（非特許文献1参照）。
【００１７】
図３は、従来から用いられているＣＤＲ回路の構成図である。
【００１８】
図３に示すＣＤＲ回路は、多相クロック生成部２００がＰＬＬやＤＬＬ（Delayed Locked Loop）などにより構成され、基準クロック（ＲｅｆＣＬＫ）から所定位相ずつシフトした、等間隔の位相差を有する多相クロックを生成する。フリップフロップ回路（以下「ＦＦあるいはＦ／Ｆ」回路と略称する。）２０１は、入力データ（Ｄａｔａ）をデータ端子に共通入力し、多相クロック生成部２００から供給される多相クロックの各クロック（CLK1〜CLKN）をそれぞれクロック端子に入力して、各クロックの立ち上がりで（あるいは立下りで）入力データを取り込む。すなわちＦＦ回路２０１から出力されるデータは、入力データを少しずつ位相のずれたクロックでサンプリングされたものとなる。ディジタルＰＬＬ（ＤＰＬＬ）２０２は、ＦＦ回路２０１から供給されるビット列から、論理が反転する反転タイミングを検出し、そのタイミングに同期する位相のクロックを多相クロックの中から選択し、再生クロック（ＲｅｃＣＬＫ）として復元する。また、再生クロック（ＲｅｃＣＬＫ）と所定の位相差（例えば逆位相）を持つクロックで取り込んだデータを再生データ（ＲｅｃＤａｔａ）として選択し、出力する。このとき再生クロック（ＲｅｃＣＬＫ）の選択には、データの反転タイミングをフィルタで平滑化して検出している。そして後段の信号処理部（未図示）で、この再生クロック（ＲｅｃＣＬＫ）をクロックとして活用する。このような構成にすれば、多相クロック生成部以外はディジタル回路で構成できるので実現が比較的容易になる。
【００１９】
しかしながら、この回路構成に用いる多相クロックは、位相差が等間隔であることが望ましい。
【００２０】
図４は、多相クロックが等間隔でない場合の一例を示す図である。
【００２１】
ここでは、多相クロック生成部２００から、４位相の多相クロックが出力されるものとして説明する。図４に示すように、ＣＬＫ２の位相が理想状態よりΔだけ遅れているものとし、再生クロック（ＲｅｃＣＬＫ）としてはＣＬＫ２が選択されているものとする。
【００２２】
信号処理部内の各データは、この再生クロックに同期して動作する。ここで、Ｔｓｗのタイミングで再生クロック（ＲｅｃＣＬＫ）がＣＬＫ１の位相に切り替わったとすると、局所的に元々の位相差に加えてさらにΔだけ再生クロックの周期が短くなり、信号処理部内でフリップフロップのセットアップ時間Ｔｓｕ’が十分確保できなくなり、最悪の場合には誤動作を起こす恐れがある。
【００２３】
そこで、多相クロック生成部において、位相インターポレータを用い、位相を調整する方法が開示されている（特許文献２、３参照）。
【００２４】
これらによれば、多相クロックを等位相間隔で出力することは可能である。
【特許文献１】特許第２５１７７０９号公報
【特許文献２】特開２００２−１９０７２４号公報
【特許文献３】特開２００３−２２４５３２号公報
【非特許文献１】B．Kim et．al.“A 30-MHz Hybrid Analog/Digtal Clock Recovery Circuit in 2-um CMOS", IEEE JSSC, December 1990, pp1385-1394
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、開示された技術により多相クロックを等位相間隔で出力するように設計することは可能であるが、装置が大きくなってしまうことや、高速になると伝送路等の配線遅延を無視し得ないので、各部においてそれぞれ多相クロックの位相合わせが必要になる等、依然として困難性が残存する。
【００２６】
本発明は、上記事情に鑑み、受信データに含まれる、周波数が高いクロックを復元することなく、それよりも周波数が低い、受信側に備える独立のクロックによりデータを正確に復元することが可能なデータ送受信方法、及びデータ送受信装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上記の目的を達成する本発明のデータ送受信方法は、入力されたパラレルデータをシリアルデータに変換する第１の変換手段とシリアルデータをパラレルデータに変換する第２の変換手段とを用いて、シリアルデータを伝送路に送信し、伝送路から受信したシリアルデータを復元するデータ送受信方法において、
基準クロックから上記第１及び第２の変換手段で用いるクロックを生成すると共に、生成されたクロックのうちの周波数がｆ２のクロックを所定位相ずつずらして多相クロックを生成するクロック生成工程と、
パラレルデータが上記第１の変換手段に入力されたとき上記クロック生成工程で生成された所定のクロックに基づいて該パラレルデータをシリアルデータに変換し、変換された該シリアルデータを伝送路に送信するデータ転送工程と、
周波数がｆ１のクロックによりシリアル転送されたシリアルデータを伝送路から受信したとき、受信されたシリアルデータを上記クロック生成工程で生成された上記多相クロックでオーバーサンプリングしてサンプリングデータを取得するサンプリング工程と、
取得された上記多相クロックの周期を単位とするサンプリングデータから平均的にｆ１／ｆ２ビットを抽出し、受信されたシリアルデータを復元する復元工程と、を有することを特徴とする。
【００２８】
このように、受信したシリアルデータを、そのデータに含まれる周波数が高いクロックを用いることなく、受信側に備える、独立のクロックにより生成された多相クロックを用いてオーバーサンプリングし、そのサンプリングデータから所定数のビットを抽出し、受信したシリアルデータを復元するので、高速転送されたシリアルデータであっても正確に復元することができる。また、送信手段のクロックと受信手段のクロックとを共通化できるので、チップサイズを抑えることができる。
【００２９】
上記の目的を達成する本発明のデータ送受信装置は、基準クロックに基づき生成されたクロックに同期するシリアルデータを送信し、受信したシリアルデータを該クロックに基づいて復元するデータ送受信装置において、
基準クロックからクロックを生成すると共に、生成された該クロックのうちの周波数がｆ２のクロックを所定位相ずつずらして多相クロックを生成するクロック生成手段と、
周波数がｆ１のクロックに同期したシリアルデータを受信したとき、受信した該シリアルデータを上記多相クロックでオーバーサンプリングし、サンプリングデータを取得するサンプリング手段と、
取得された上記多相クロックの周期を単位とするサンプリングデータから平均的にｆ１／ｆ２ビットを抽出し、受信した上記シリアルデータを復元する復元手段と、を備えたことを特徴とする。
【００３０】
このように、受信データに含まれる周波数が高いクロックを復元することなく、受信側に備える独立の基準クロックに基づき生成された多相クロックによりオーバーサンプリングして所定数のビットを抽出し、受信データの復元を行うので、転送データが高速化してもスキューはほとんど問題にならないうえ、クロックの共通化によりチップサイズを低減化できる。また、多相クロック等の周波数を、受信データに含まれるクロックの周波数の数分の１に設定することにより、高速化に容易に対応できる。
【発明の効果】
【００３１】
本発明のデータ送受信方法及びデータ送受信装置によれば、受信データに含まれるクロックとは別個の、受信側に備える独立の基準クロックに基づき生成された多相クロックによりオーバーサンプリングされる上、受信データの復元を行っているので、転送データが高速化してもスキューはほとんど問題にならない。また、オーバーサンプリングしたサンプリングデータをイコライザ等のデジタルフィルタで処理することにより、伝送路の遅延歪み等に起因するジッタの軽減が図れる。さらに、多相クロック等の周波数は、受信データに含まれるクロックの周波数の数分の１に設定すれば、データ転送レートの高速化に容易に対応できる上、受信データの復元に用いるクロックとデータ送信用のクロックとを共用することにより、チップサイズの低減化が図れる。
【発明を実施するための最良の形態】
【００３２】
以下に、本発明のデータ送受信方法及びそのデータ送受信方法を用いた本発明のデータ送受信装置の実施形態について説明する。
（第１の実施形態）
図５は、本発明のデータ送受信装置の第１の実施形態を示す概略構成図である。
【００３３】
図５に示すデータ送受信装置は、物理層部１００を備えており、物理層部１００は、シリアルデータの送信を行う送信部１０１と、シリアルデータの受信を行う受信部１０２と、多相クロックを送信するＰＬＬ１１３とを備えている。ＰＬＬ１１３は、基準クロックＲｅｆＣＬＫ１の供給を受け、周波数ｆ２のクロック等を生成している。
【００３４】
送信部１０１と受信部１０２１の１組をポートと呼び、シリアルデータの送受信は、ポイント・ツー・ポイントで行われ、ポートが１対１で対応している。対向するポート相互は、全二重回線を構成する伝送路１０６と伝送路１０７とにより接続されており、伝送路１０６、１０７は、それぞれ２本の線で構成されている。
【００３５】
送信部１０１は、上位層から供給される送信データＤｔｘを所定の変換規則に従って符号化を行うエンコーダ部１０３と、エンコーダ部１０３で符号化されたデータをクロックに基づいてシリアルデータに変換するシリアライザ１０４と、シリアライザ１０４で変換されたシリアルデータを伝送線路１０６に送信する送信出力部１０５とを有する。なお、シリアルデータは、差動信号により伝送される。
【００３６】
エンコーダ部１０３では８Ｂ／１０Ｂ変換による符号化が行われる。この８ビットから１０ビットへの変換は、８ビットデータに、Kコード（あるいはKキャラクタ）と呼ばれる制御用の1ビット（ＤｔｘＫ）を用いて変換するものであり、公知の技術であるからここでは説明を省略する。
【００３７】
物理層部１００は、ＰＬＬ部１１３を備え、供給される基準クロックＲｅｆＣＬＫを基に、受信データ（シリアルデータ）に含まれる規格化された転送クロックの１／２の周波数ｆ２で、かつ互いに異なる位相を有する多相クロックＣＫ０〜ＣＫと、規格化された転送クロックの１／１０（本実施形態における８Ｂ／１０Ｂ変換に場合）の周波数を有する内部動作のためのクロックＰＣＬＫとを生成する。例えば、データ転送が２．５Ｇｂｐｓで行われる場合は、多相クロックＣＫ０〜ＣＫの周波数は、１．２５ＧＨｚで生成し、クロックＰＣＬＫの周波数は、２５０ＭＨｚで生成する。
【００３８】
そして、エンコーダ部１０３にはクロックＰＣＬＫを、シリアライザ１０４にはクロックＰＣＬＫと多相クロックとを供給し各部を動作させる。また、上位層とのデータの授受は、クロックＰＣＬＫに同期させて行われる。
【００３９】
一方、受信部１０２は、伝送路１０７上を伝送されてきた差動信号を２値化する受信入力部１０８と、２値化された受信信号をデジタル処理してジッタを低減する波形等化部１１５と、波形等化部から出力した受信信号からシリアルデータを復元するデータリカバリ部１０９と、復元されたシリアルデータを１０ビットのシンボルデータにパラレル変換するデシリアライザ１１０と、送信側のクロックと受信側のクロックとの周波数差を吸収するエラスティックバッファ１１１と、１０ビットのシンボルデータを８ビットのデータに変換（１０Ｂ／８Ｂ変換）するデコーダ部１１２とを備えている。
【００４０】
ここで、データリカバリ部１０９と、デシリアライザ１１０と、多相クロック生成部（ＰＬＬ１１３を兼ねて構成することができる。）とは、本発明の１つの特徴部を構成するものであって、いわゆるデータリカバリ回路として図８以下に詳述する。
【００４１】
ＰＬＬ部１１３で生成された多相クロックＣＫ０〜ＣＫとクロックＰＣＬＫのうち、クロックＰＣＬＫは、デコーダ部１１２及びエラスティックバッファ１１１に、多相クロックは、データリカバリ部１０９に供給され、供給されたクロックに基づいて各部が動作する。
【００４２】
ここで、受信部１０２においては、最終的に、基準クロックＲｅｆＣＬＫ１を基に生成されたクロックに同期させて上位層にデータが出力されるため、周波数差を吸収する必要がある。そこで、エラスティックバッファ１１１は、例えば特殊符号の追加や削除を行うことにより、その周波数差を吸収する。なお、本実施形態では、エラスティックバッファ１１１は、デコーダ１１２の前段に設けられているが、後段に設けることにしてもよい。また、この周波数差の許容値はインタフェース規格毎に定められている。
【００４３】
データ受信装置の物理層部１００と、伝送路１０６、１０７を介して対向する物理層部１２０においても、送信部１２２は、基準クロックＲｅｆＣＬＫ２を基にＰＬＬ１２３で生成されるクロックに同期するシリアルデータを送信する。すなわち、本実施形態のデータ送受信装置と、伝送路を介して対向する別のデータ送受信装置とは、それぞれ独立の基準クロックＲｅｆＣＬＫ１、ＲｅｆＣＬＫ２を用いて生成されたクロックに基づいて動作するように構成されている。例えば物理層部１００では、ＰＬＬ１１３で生成された多相クロックが、受信部１０２のデータリカバリ部１０９に供給される一方で、送信部１０１にもその多相クロックが供給され、共通に使用される。
【００４４】
ここで、本実施形態では、対向するポート相互は、全二重回線で構成されているが、必ずしも全２重回線で構成する必要はなく、片２重回線で構成することもできる。また、伝送路１０６、１０７は、それぞれ２本の線で構成されているが、無線で構成してもよい。
【００４５】
次に、符号間干渉によるジッタ成分の低減を図る波形等化部１１５について、オーバーサンプリング部１、ローパスフィルタ、比較器を含んで構成される本実施形態の波形等化回路に基づいて詳述する。
【００４６】
図６は、第１の実施形態に用いる波形等化回路の構成図である。
【００４７】
図６に示す波形等化回路は、オーバーサンプリング部１と、ローパスフィルタ５０、波形等化部５１、及び比較器５２（本発明の波形等化手段に相当する。）とにより構成されている。
【００４８】
ここで、
オーバーサンプリング部１は、受信入力部１０８で二値化された受信信号ＲＸＤを多相クロックでオーバーサンプリングし、オーバーサンプルデータＯＶＳＤを出力する。
【００４９】
ここで用いる多相クロックは、転送データに含まれるクロック（エンベデッドクロック）の周波数ｆ１の約１／２に相当する周波数ｆ２で、それぞれがエンベデッドクロックの周期をＵＩとしたときに、ＵＩの１／６の位相差を有するように構成されている。なお、オーバーサンプリング部１の詳細は後述する。
【００５０】
ローパスフィルタ５０は、オーバーサンプルデータＯＶＳＤの直近の３サンプル分のデータを加算して移動平均をとり、平均化データＡｖｇＤに変換し、不要な高周波ノイズを低減する機能を果たす。また平均化データＡｖｇＤを０〜３の値として多値化する信号処理を行うことにより量子化誤差を軽減させることができる。
【００５１】
イコライザフィルタ３は、平均化データＡｖｇＤから高周波成分をブーストしたイコライズデータＥＱＤを生成する。特定の高周波成分をブーストすることにより符号間干渉を取り除き、データミニスティックジッタＤｊを低減化している。
【００５２】
比較器５２は、イコライズデータＥＱＤと所定の閾値Ｔｈｒｅｓ（ここでは２）との大小比較を行い、二値化データＤａｔａを出力する。
【００５３】
ローパスフィルタ５０は、オーバーサンプルデータＯＶＳＤを順次1サンプルずつ（１／ｆｓ）遅延させる遅延素子５５ａ、５５ｂと、各遅延素子の出力に所定の係数（ここでは1）を乗じる乗算器５６ａ、５６ｂ、５６ｃと、乗算器５６ａ、５６ｂ、５６ｃの各出力を加算する加算器５７とで構成されている。
【００５４】
このローパスフィルタ５０により、直近の３サンプル分のデータが加算され、移動平均が求められる。なお、乗算器５６ａ、５６ｂ、５６ｃは、係数が1であり、ここでは省略することができる。
【００５５】
イコライザ５１は、平均化データＡｖｇＤを順次1サンプルずつ（１／ｆｓ）遅延させる遅延素子５８（１）〜５８（１２）と、平均化データＡｖｇＤに係数k１を乗じる乗算器５９ａと、遅延素子５８（６）の出力に係数ｋ２を乗じる乗算器５９ｂと、遅延素子５８（１２）の出力に係数k３を乗じる乗算器５９ｃと、乗算器５９ａ〜５９ｃの各出力を加算する加算器６０とにより構成されている。
【００５６】
すなわち単位遅延が６サンプル分（つまり多相クロック周期）のいわゆるトランスバーサルフィルタを構成し、係数k１〜k３が適宜設定されることにより所望のフィルタ特性を得ることができる。
【００５７】
図７は、図６に示した波形等化回路の各主要信号の信号波形例である。
【００５８】
図７において、（ａ）は、周波数ｆ１の転送クロック、（ｂ）は、転送クロックに同期して送信される送信データの一例である。また（ｃ）は、受信した差動信号（アナログ波形）で、受信入力部１０８の入力である。
【００５９】
ここでは簡単のため伝送路は一次遅れ系の特性を持ち、（ｃ）のように波形がなまり、ジッタＤｊが発生しているものとする。
（ｄ）は、受信した差動信号を二値化した受信データＲｘＤ（実線）で、（ｅ）は、受信データＲｘＤを周波数がｆｓのクロックでオーバーサンプルしたオーバーサンプルデータＯＶＳＤ（黒丸）である。
【００６０】
伝送路の特性により符号間干渉を受けるため、二値化された受信データＲｘＤにはジッタＤｊが発生している。ｘ印は、本来オーバーサンプルされる点であり、ジッタＤｊの発生によりデータが欠けている。
（ｆ）は、オーバーサンプルデータＯＶＳＤを移動平均した平均化データＡｖｇＤ、（ｇ）は、平均化データＡｖｇＤをイコライザで処理したイコライズデータＥＱＤである。ここでは説明のためにイコライザにおける遅延に相当する６サンプル分左にシフトして表示されている。
（ｈ）は、イコライズデータＥＱＤを閾値Ｔｈｒｅｓ（２）と比較することにより２値化されたデータＤａｔａで、等化処理前の受信データＲｘＤ（又はオーバーサンプルデータＯＶＳＤ）に比べるとジッタＤｊが改善されていることがわかる。
【００６１】
図７の波形例では、ｋ１＝−１、ｋ２＝３、ｋ３＝−１とした場合であり、入力信号の高域がブーストし、伝送路で低下した高域のゲインを補償し符号間干渉が低減されている。係数k１〜k３をこのように選択した場合は、比較器５２における閾値Ｔｈｒｅｓは２となる。
【００６２】
ローパスフィルタ５０及びイコライザフィルタ５１によるこの構成はＦＩＲフィルタの一構成例であり、所望のフィルタ特性に応じて適宜構成や係数を変更することもできる。
【００６３】
また、イコライザフィルタ５１は、遅延素子５８（１）〜５８（５）及び遅延素子５８（７）〜５８（１１）の出力に乗じる係数が０である１２次のＦＩＲフィルタと見ることもできるので、乗算器の係数を変更する係数変更部（未図示）を設け、伝送路特性に応じて係数を変更することにしてもよい。
【００６４】
このように、二値化した受信信号をオーバーサンプリングしてディジタルフィルタで処理することにすれば簡便な構成で、伝送路特性などに起因して生じる符号間干渉などのデターミニスティックジッタＤｊを低減し、受信データを安定的に復元することができる。また、実現が困難な高速アナログフィルタ、あるいは高速サンプル可能なＡ／Ｄ変換器及びその前置フィルタを必要としないため、チップサイズや消費電流の増大、コストアップを招くことなく高速化を図ることができる。
【００６５】
図８は、本実施形態のデータ送受信装置に用いるデータリカバリ回路の一例を示すブロック図である。
【００６６】
図８に示すデータリカバリ回路は、オーバーサンプリング部1と、多相クロック生成部２と、シンボルデータ復元部３とを備えている。なお、図６で説明した、オーバーサンプリング部1の後段に配置される、ローパスフィルタ５０と、波形等化部５１と、比較器５２とは、ここでは説明の都合上、表示が省略されている。
【００６７】
また、オーバーサンプリング部1（表示が省略されているローパスフィルタ５０、波形等化部５１、及び比較器５２を含む）と、シンボルデータ復元部３の一部とによりデータリカバリ部１０９を構成し、シンボルデータ復元部３の一部によりデシリアライザ１１０を構成している。また、多相クロック生成部２は、ＰＬＬ１１３の一部を構成している。
【００６８】
多相クロック生成部２は、基準クロックＲｅｆＣＬＫに基づいて、所定周波数で、互いに等間隔の位相差を有する多相クロックを生成する。
【００６９】
ここで、多相クロック生成部２は、ＰＬＬ部１１３を兼ねることができる。なお、ＰＬＬ部１１３の詳細構成例については後述する。
【００７０】
本実施形態では、転送データに含まれるクロック（エンベデッドクロック）の周波数ｆ１の約１／２に相当する周波数ｆ２を有し、エンベデッドクロックの周期をＵＩとしたときに、それぞれＵＩの１／６の位相差を有する多相クロックＣＫ０〜ＣＫ１１が生成される。
【００７１】
例えば、データ転送のビットレートが２．５Ｇｂｐｓ（ＵＩは４００ｐｓ）の場合には、８００ｐｓ周期（１．２５ＧＨｚ）で６６．７ｐｓの位相差を有する１２のクロックが生成される。
【００７２】
ここでは、データ転送クロックの周波数の１／２の周波数で１２位相のオーバーサンプリングを行う例を説明したが、例えばデータ転送クロックの周波数の１／４の周波数で２４相のオーバーサンプリングを行うことも可能であるし、多相クロックの相数を適宜変更することも可能である。
【００７３】
このようにデータ転送クロックの周波数ｆ１よりも低い周波数ｆ２の多相クロックを生成することにより、各部の動作周波数を下げることができるので、高速化に対応しやすい。
【００７４】
オーバーサンプリング部１は、１２個のフリップフロップ（Ｆ／Ｆ０〜Ｆ／Ｆ１１）４と、入力されたデータを１つのクロック（例えばＣＫ０）に同期させて出力する並列化部5とを備えている。
【００７５】
１２個のフリップフロップ４には、受信データＤａｔａがそれぞれのデータ端子に共通に入力するとともに、多相クロックＣＫ０〜ＣＫ１１の各クロックがそれぞれのクロック端子に入力するので、入力されるそれぞれのクロックが立ち上がるタイミングで受信データＤａｔａが取り込まれる。
【００７６】
並列化部５は、２段構成のフリップフロップを有し、フリップフロップ４からの出力Ｑ０〜Ｑ１１を一旦出力Ｑ０〜Ｑ５と出力Ｑ６〜Ｑ１１と分けてラッチした後に、それらを合わせ、出力Ｑ０〜Ｑ１１を多相クロックの内のクロック（ここではＣＫ０とする）に同期させてオーバーサンプルデータＯＶＳＤを出力する。
【００７７】
シンボルデータ復元部３は、データ選択部６と、選択信号生成部７と、デシリアライザ８と、コンマ検出部９とを備えている。各部の詳細については後述する。
【００７８】
シンボルデータ復元部３は、データリカバリ部１０８の機能とデシリアライザ１０９の機能とを持ち、多相クロック生成部２により生成された多相クロックのうちの1つのクロック（ここではＣＫ０）で動作し、オーバーサンプルデータＯＶＳＤから１０ビットのシンボルデータＳＹＭを復元するとともに、位相状態を遷移させたシンボルクロックＳＹＭＣＬＫを生成するように構成されている。
【００７９】
このようにシンボルデータ復元部３は、１つのクロック（ここではＣＫ０）で動作するので、クロックのスキューによる悪影響を考慮する必要がない。
【００８０】
次に、各部の詳細について説明する。
【００８１】
はじめに、オーバーサンプリング部１の詳細について説明する。
【００８２】
図９は、オーバーサンプリング部の各主要信号の信号波形の一例を示す図である。
【００８３】
図９において、（ａ）は、受信データＤａｔａの波形例、（ｂ）は、受信データの転送クロック（実際にはオーバーサンプリング部には存在しないが、説明の都合上記載）、（ｃ）は、多相クロックＣＫ０〜ＣＫ１１、（ｄ）は、多相クロックによりＦＦに取り込まれ、各ＦＦから出力されるデータＱ０〜Ｑ１１、（ｅ）は、並列化部に一旦取り込まれたデータＱ０〜Ｑ５、データＱ６〜Ｑ１１、（ｆ）は、並列化部から出力されるオーバーサンプルデータＯＶＳＤを表している。
【００８４】
（ｃ）に示す多相クロックＣＫ０〜ＣＫ１１は、（ｂ）に示す転送クロックの周期（ＵＩ）の２倍（２ＵＩ）の周期で、隣接クロック相互間の位相差が等間隔になるように設定されたクロックである。
【００８５】
（ａ）に示す受信データＤａｔａの黒丸は、多相クロックによりオーバーサンプリングされたポイントであり、この多相クロックにより取り込まれた（ｄ）に示す各ＦＦの出力Ｑ０〜Ｑ１１は、（ｄ−０）から（ｄ−１１）のように変化する。
【００８６】
一般に、受信データＤａｔａが立ち上がり、あるいは立下がるタイミングは、ランダムに、あるいは多種多様な要因により斜線部（ア）のように変動し、いわゆるジッタが発生する。したがって、データの論理が反転する付近におけるオーバーサンプリングデータは、図の白丸のように変動する。
【００８７】
しかし、本実施形態のデータ送受信装置においては、後述するように、ジッタが原因となってデータが不正確に復元されるのを回避することができる。
【００８８】
並列化部においては、一旦、クロックＣＫ０でＱ０〜Ｑ５を取り込み、（ｅ−０）に示すようにＱＱ［０：５］を出力し、クロックＣＫ６でＱ６〜Ｑ１１を取り込み、（ｅ−６）に示すようにＱＱ［６：１１］を出力する。そして次のクロックＣＫ０でＱＱ［０：５］及びＱＱ［６：１１］を取り込んで並列同期化し、（ｆ）に示すように、オーバーサンプルデータＯＶＳＤ［０：１１］を出力する。なお、図において、ビット列の左側はＬＳＢで、時間的に速いサンプル点を表している。
【００８９】
本実施形態の並列化部５は、クロックＣＫ０でＱ０〜Ｑ５を取り込み、クロックＣＫ６でＱ６〜Ｑ１１を取り込んだ後、次のクロックＣＫ０でＱ０〜Ｑ１１を取り込むことにより、Ｑ１１やＱ１０に対するセットアップを容易にしているが、必ずしもこのような方法を採用する必要はない。また、並列化部におけるデータの取り込みも、必ずしも２段階に設定する必要はなく、より安定的にデータが取り込めるように段数を増やしてもよい。
【００９０】
再び図８に戻って、オーバーサンプルデータＯＶＳＤからデータを正確に復元する方法を説明する。
【００９１】
オーバーサンプリング部１から出力されるオーバーサンプルデータＯＶＳＤは、本実施形態においては、転送データ２ビットを６位相のクロックでオーバーサンプリングした、１２ビット構成のオーバーサンプリングデータＯＶＳＤから所定位相のクロックで取り込んだデータを抽出して選択出力すればよい。しかし、通信を行う、対向するデータ送受信装置相互の送信部１２２から送られるシリアルデータに含まれるクロックの周波数は、受信部１０２でオーバーサンプリングを行う多相クロック（クロックＣＫ０〜ＣＫ１１）の周波数と全く同じであれば、取り込み位相は、固定されたままの状態でよく、例えば常に２ビットが出力される。しかし、通常はある範囲内の周波数差を有するので、取り込み位相が徐々にずれ、時折１ビット、あるいは３ビットが選択的に出力される。
【００９２】
次に、シンボルデータ復元部３の詳細について説明する。
【００９３】
図１０は、選択信号生成部７の構成例を示す図であり、図１１は、選択信号生成部７の各主要信号の波形例を示す図である。
【００９４】
図１１の（ａ）〜（ｈ−２）には、図１０に示す信号名の波形を示す。また、下段には、破線の期間（ｉ）、（ｉｉ）における（ｂ）〜（ｇ−２）の拡大図を示す。
【００９５】
図１０において、選択信号生成部７は、両エッジ検出部２０と、比較部２１と、カウンタ２２と、状態制御部２３と、ＣＫＰ変換部２４と、エッジ検出部２５と、選択信号変換部２６とを備え、多相クロック生成部２から供給されるクロックＣＫ０（ａ）を基準にして動作するように構成されている。
【００９６】
両エッジ検出部２０は、オーバーサンプルデータＯＶＳＤ（ｂ）のビット列の論理が反転する、立ち上がり及び立下りの両エッジ位置を検出し、その両エッジ位置を示すエッジ信号ＲｘＥｄｇｅ（ｃ）を出力する。
【００９７】
これは、オーバーサンプルデータＯＶＳＤ［０：１１］と、オーバーサンプルデータを1位相分遅らせたデータｄＯＶＳＤ［０：１１］との排他的論理和、すなわち、1クロック前のＯＶＳＤ［１１］をｐＯＶＳＤ［１１］と表せば、ｄＯＶＳＤ［０：１１］＝｛ｐＯＶＳＤ［１１］、ＯＶＳＤ［０：１０］｝で表されるｄＯＶＳＤ［０：１１］と、ＯＶＳＤ［０：１１］との排他的論理和を演算することにより求めることができる。
【００９８】
例えば図１１に示すように、ＯＶＳＤ［０：１１］が「０１１１１１１０００００」であるとき、ｄＯＶＳＤ［０：１１］は、「００１１１１１１００００」となり、ＲｘＥｄｇｅ［０：１１］は、「０１０００００１００００」となる。
【００９９】
比較部２１は、エッジ信号ＲｘＥｄｇｅ（ｃ）とクロック（ＣＫ０）の立下りエッジ信号ＣＫＥｄｇｅ（ｆ）とを比較し、ＣＫＥｄｇｅの位相がＲｘＥｄｇｅの位相よりも進んでいればＤＮ信号（ｇ−２）を［Ｈ］に、遅れていればＵＰ信号（ｇ−１）を［Ｈ］に、一致していれば双方を［Ｌ］にして出力する。
【０１００】
ここでＲｘＥｄｇｅ信号に複数個の1が含まれる場合は、それぞれについて位相進み、あるいは遅れ判定を行い、いずれか多い方の結果を出力すればよい。また、同数であれば一致と判定する。
【０１０１】
カウンタ２２は、比較部２１から出力されるＵＰ信号、ＤＮ信号をカウントし、ＬＰＦ設定信号により設定された閾値に達するとＳＵＰ信号、ＳＤＮ信号（ｈ−１、ｈ−２）を出力する。
【０１０２】
このようにしてＵＰ信号、ＤＮ信号の平均化を行うことにより、カウンタ２２は通常のＰＬＬのループフィルタとしての役割を果たす。
【０１０３】
例えばアップダウンカウンタなどにより構成し、ＵＰ＝「Ｈ」ならばカウント値を1プラスし、ＤＮ＝「Ｈ」ならばカウント値を1マイナスする。そしてカウント値が正の所定値（例えば＋N）を超えればＳＵＰ信号を「H」に、負の所定値（例えば−Ｎ）を下回ればＳＤＮ信号を「H」にして出力し、カウント値を初期値（例えば０）にクリアする。
【０１０４】
ここで正負の閾値をＬＰＦ設定信号で変更すれば、平均化の帯域を変えることができる。また、カウンタ２２で平均化することにより、受信データにジッタがあり、オーバーサンプルデータＯＶＳＤのデータ遷移タイミングが変動する場合であっても、その平均位置がクロックに対して進んでいるか遅れているかを検出することができる。
【０１０５】
また、正負の閾値は、送信側との周波数差に対する応答性を考慮して選択すればよい。  例えば、周波数差が１０００ｐｐｍのとき、５００クロック（ＣＫ０）で６回のＳＵＰ（またはＳＤＮ)が出力されればよいので、Nは８３以下で、十分平均化の効果が得られる値（例えば１６や３２）に設定するとよい。
【０１０６】
また、より簡単に構成するには、比較部２１において複数のエッジに対し位相進み、あるいは位相遅れが出た場合はＵＰ、ＤＮ双方とも「Ｈ」を出力し、次段のカウンタ２２でＵＰ＝Ｈ、ＤＮ＝Ｈの場合はカウントのアップ、ダウンを行わないようにしてもよい。
【０１０７】
状態制御部２３は、クロックパターンＣＫＰの６つの位相状態（ｓｔ０〜ｓｔ５）を制御する。
【０１０８】
図１２は、状態制御部により制御されるクロックパターンＣＫＰの状態遷移状況の一例を示す図である。
【０１０９】
図１２に示すように、クロックパターンＣＫＰの遷移条件は、カウンタ２２からＳＵＰ信号「Ｈ」が出力されるたびに時計方向に１つずつクロックパターンＣＫＰ（ａ）の位相状態（Ｓｔ０〜Ｓｔ５）を遷移させ、カウンタ２２からＳＤＮ信号「Ｈ」が出力されるたびに反時計方向に１つずつクロックパターンＣＫＰ（ａ）の位相状態（Ｓｔ０〜Ｓｔ５）を遷移させるもので、初期状態は例えばＳｔ０とする。
【０１１０】
状態制御部２３は、この位相状態を示すｓｔａｔｅ信号と、状態信号Ｓ０、Ｓ１とを出力する。なお、状態信号Ｓ０はｓｔａｔｅ信号がＳｔ４からＳｔ３に遷移したとき、状態信号Ｓ1は、Ｓｔ３からＳｔ４に遷移したときに「H」となる。
【０１１１】
ＣＫＰ変換部２４は、ｓｔａｔｅ信号をクロックパターンＣＫＰに変換する。
【０１１２】
図１３は、ｓｔａｔｅ信号をクロックパターンＣＫＰに変換する変換規則の一例を示す図である。
【０１１３】
図１３に示すクロックパターンＣＫＰは、データ転送クロック（同期信号）の１周期、１ＵＩを６位相でオーバーサンプリングしたもので、Ｓｔ０〜Ｓｔ５に遷移するにつれて1位相ずつ進むように構成されている。
【０１１４】
また、選択信号変換部２６は、ｓｔａｔｅ信号を選択信号Ｓｅｌに変換する。選択信号Ｓｅｌは、クロックパターンＣＫＰの立ち上がり時に「1」となる信号である。この変換規則を、クロックパターンＣＫＰの変換規則と同様に、図１２に例示する。
【０１１５】
なお、状態Ｓｔ４からＳｔ３に遷移したとき、及びＳｔ３からＳｔ４に遷移したときは、図の右側に示す、異なるパターンが出力される。
これは、先に示した状態信号Ｓ０、Ｓ１の「H」期間に対応して、状態信号Ｓ０、Ｓ１は、選択信号Ｓｅｌの「1」の数（つまりクロック立ち上がり数）を表わし、Ｓ０=１のときは「1」の数は1個、Ｓ１=１のときは「1」の数は３個、その他のときは「1」の数は２個をそれぞれ表わすものである。
【０１１６】
すなわち、選択信号変換部２６から出力される選択信号Ｓｅｌのビット列における「１」の数は、位相状態がＳｔ４からＳｔ３に遷移したときには１箇所、位相状態がＳｔ３からＳｔ４に遷移したときには３箇所となり、その他の位相状態における箇所数とは相違する。
【０１１７】
エッジ検出部２５は、クロックパターンＣＫＰのビット列における論理が反転し「１」から「０」に変わる箇所、すなわちクロックパターンＣＫＰの立ち下がり箇所を検出しクロック立下りエッジ信号ＣＫＥｄｇｅを出力する。
これはクロックパターン信号ＣＫＰと、クロックパターン信号ＣＫＰを1位相分遅らせたデータｄＣＫＰ［０：１１］（1クロック前のＣＫＰ［１１］をｐＣＫＰ１１とすると、ｄＣＫＰ［０:１１］=｛ｐＣＫＰ１１、ＣＫＰ[０：１０]｝）とで各ビット毎（〜ＣＫＰ＆ｄＣＫＰ）なる演算を行えばよい。ただし、〜は否定演算を表す。
【０１１８】
図１１に示す選択信号生成部の各主要信号の波形例において、（ｂ）オーバーサンプルデータＯＶＳＤは、転送データ「１０１０１０１０‥」がオーバーサンプリング部１でオーバーサンプリングされたものであり、「０１１１１１１０００００」のデータが連続している。また、（ｄ）ｓｔａｔｅは、ｓｔ０で始まり、図１２に示した変換規則にしたがって（ｅ）クロックパターンＣＫＰは、「０００１１１０００１１１」が出力される。するとエッジ信号（ｃ）ＲｘＥｄｇｅは、「０１０００００１００００」となり、クロックパターンＣＫＰの立下り（ｆ）ＣＫＥｄｇｅは、「１０００００１０００００」となる。
【０１１９】
拡大図１に示す期間（I）においては、クロックパターンＣＫＰの立下り位置の方がオーバーサンプルデータＯＶＳＤのエッジ位置ＲｘＥｄｇｅよりも進んでいるので、（ｇ−２）ＤＮ信号が「Ｈ」となる。そしてカウンタ２２において、カウント値が−Nとなったとき、（ｈ−２）ＳＤＮ信号が「Ｈ」となり、（ｄ）遷移状態ｓｔａｔｅは、ｓｔ５に遷移する。その結果（ｅ）クロックパターンＣＫＰは、「１０００１１１０００１１」に変わり、拡大図２に示すように、（ｃ）ＲｘＥｄｇｅと（ｆ）ＣＫＥｄｇｅの位相が一致するようになる。すなわち、クロックパターンＣＫＰがオーバーサンプルデータＯＶＳＤに同期する。
【０１２０】
図１４は、データ選択部６の構成例を示す図である。
【０１２１】
図１４において、データ選択部６は、第1選択部３０と、第２選択部３１とを備えている。
【０１２２】
第１選択部３０は、選択信号Ｓｅｌ［０：５］及び状態信号Ｓ０、Ｓ１に基づいて、オーバーサンプルデータＯＶＳＤ［０：５］からデータｄ０、ｄ１を復元する。
【０１２３】
また、第２選択部３１は、選択信号生成部７から出力される選択信号Ｓｅｌ［６：１１］に基づいて、オーバーサンプルデータＯＶＳＤ［６：１１］からデータｄ２を復元する。
【０１２４】
ここで、データｄ０、ｄ１、ｄ２は、次式により変換する。（ただし、＆は論理積を表すものとする。）
Ｓ０が「Ｈ」のときは、ｄ０、ｄ１は、ともに無視する。
【０１２５】
Ｓ１が「Ｈ」のときは、ｄ０は、ＯＶＳＤ［０］に、ｄ１は、ＯＶＳＤ［５］にそれぞれ変換する。
【０１２６】
Ｓ０、Ｓ１が「Ｌ」のときは、ｄ０は、ｋが０〜５まで変化させたときにおける（ＯＶＳＤ［ｋ］＆Ｓｅｌ「ｋ」)の論理和に変換し、ｄ１は、無視する。
【０１２７】
一方、ｄ２は、Ｓ０、Ｓ１が「Ｈ」、「Ｌ」の如何に拘わらず、ｋが６〜１１まで変化させたときにおける（ＯＶＳＤ［ｋ］＆Ｓｅｌ「ｋ」)の論理和に変換する。
【０１２８】
すなわち、Ｓ０が「Ｈ」のときは、ｄ２のみが有効データとなり、Ｓ１が「Ｈ」のときは、ｄ０、ｄ１、ｄ２の3つのデータが有効データとなる。そして、Ｓ０及びＳ１が共に「Ｌ」のときは、ｄ０、ｄ１の2つのデータが有効データとなる。
【０１２９】
なお、有効データの出力と同時に、状態信号Ｓ０、Ｓ１を選択部における演算遅延時間だけ遅延させた状態信号Ｓ０’、Ｓ１’を出力し、復元データｄ０、ｄ１、ｄ２の有効状態を示す。
【０１３０】
図１５は、デシリアライザの構成例を示す図である。
【０１３１】
図１５に示すように、デシリアライザ８は、復元データｄ０、ｄ１、ｄ２が入力されるシフトレジスタ３６と、シンボル変換部３７と、シンボル同期制御部３８とを備えている。シフトレジスタ３６は、復元データｄ０、ｄ１、ｄ２を状態信号Ｓ０’、Ｓ１’に従って逐次シフトして保持し、各レジスタ出力をパラレルデータＰＤａｔａとして出力する。
【０１３２】
図１６は、デシリアライザのうちのシフトレジスタの詳細な構成例を示す図である。
【０１３３】
図１６に示すシフトレジスタ３６は、フリップフロップ（レジスタ）４０（０）〜(１１)と、マルチプレクサ４１（１）〜(１１)とを備え、フリップフロップ（レジスタ）４０（０）〜(１１)は、縦列接続されてシフトレジスタを構成し、マルチプレクサ４１（１）〜(１１)は、状態信号Ｓ０’、Ｓ１’に従ってシフト量が変更され、各レジスタへ入力される復元データｄ０、ｄ１、ｄ２が選択される。
【０１３４】
なお、図において、フリップフロップ４０（５）以降のものは省略されている。
【０１３５】
マルチプレクサに入力される復元データｄ１、ｄ０、ｄ２の３入力のうち、上から３ビットシフト、２ビットシフト、１ビットシフトに対応し、Ｓ１’が「Ｈ」のときは一番上の入力が、Ｓ０’が「Ｈ」のときは一番下の入力が、その他のときは真中の入力が選択出力される。またフリップフロップ４０は、１２個設けるものとし、各レジスタ４０の出力Ｑ０〜Ｑ１１をパラレルデータＰＤａｔａ［０：１１］として出力する。
【０１３６】
これにより、１〜３個ずつ復元されるデータがパラレル変換される。
【０１３７】
コンマ検出部９は、デシリアライザ８から供給されるパラレルデータＰＤａｔａ中に所定のコンマ符号のパターンが含まれているか否かを検出し、その検出結果Ｄｅｔと、検出された場合の検出位置ＤｅｔＰｏｓ（例えば、検出されたコンマ符号のパターンのＬＳＢのビット数）をデシリアライザ８に供給する。
【０１３８】
ここで、８Ｂ／１０Ｂ変換の場合におけるコンマ符号は、左側をＦＲＢ（Ｆｉｒｓｔ  Ｒｅｃｉｅｖｅｄ  Ｂｉｔ）とすると、「００１１１１１０１０」又は「１１０００００１０１」である。またシンボルの区切りを示す属性を有する他の符号として、「００１１１１１００１」や「１１０００００１１０」が検出される場合もある。
【０１３９】
例えば、ＰＤａｔａ［１１：０］が「１００１１１１１０１０１」のときは、ＰＤａｔａ［１０：０］がコンマパターンと一致するので、Ｄｅｔとして「Ｈ」、検出位置ＤｅｔＰｏｓとして１が出力される。
【０１４０】
図１７は、シンボル変換部とシンボル同期制御部とを説明する信号波形図である。
【０１４１】
図１７において、ＰＤａｔａ［１１］は、最初に受信されたビット（ＦＲＢ）であり、ＰＤａｔａ［０］は、最後に受信されたビット（ＬＲＢ：Ｌａｓｔ  Ｒｅｃｉｅｖｅｄ  Ｂｉ）である。
【０１４２】
（ａ）は、クロック（ＣＫ０）を表し、（ｂ）は、ＰＤａｔａ［１１：０］を表し、（ｃ）は、検出信号Ｄｅｔを表し、（ｄ）は、検出位置信号ＤｅｔＰｏｓを表し、（ｅ）は、状態信号Ｓ０’、Ｓ１’を表し、（ｇ）は、パラレルデータＰＤａｔａを1クロック遅延させたｄＰＤａｔａを表し、（ｈ）は、シンボルクロックＳＹＭＣＬＫ（ラッチイネーブル信号ＬＥと同一信号）を表し、（ｉ）は、パラレルデータＰＤａｔａのシンボル有効位置を示すシンボル位置信号ＬＥＰｏｓを表し、（ｊ）は、10ビットのシンボルＳＹＭ信号を表している。
【０１４３】
今、（ｂ）パラレルデータＰＤａｔａ中にコンマパターンＣＯＭが検出されると（拡大図の下線部）、コンマ検出部９から（ｃ）検出信号Ｄｅｔと（ｄ）検出位置信号ＤｅｔＰｏｓとが出力される。
【０１４４】
シンボル同期制御部３８は、カウンタを内蔵しており、この検出信号Ｄｅｔをスタート信号、検出位置信号ＤｅｔＰｏｓをカウント初期値とし、カウントが開始される。このカウンタは、デシリアライザ８に入力される１〜３個の復元データの個数分だけ進む。すなわち、状態信号Ｓ０’、Ｓ１’に基づいてカウントを行い、カウント値が１０ビット（１シンボル分）貯まる毎に、（ｈ）ラッチイネーブル信号ＬＥを出力（ＬＥを「Ｈ」に）し、カウント値を−１０にする。同時に、パラレルデータＰＤａｔａの有効位置を示す（ｉ）シンボル位置信号ＬＥＰｏｓとしてカウント値を出力する。なお、状態信号は、各ブロックでの処理時間分遅延（本例では２クロック分）させた（ｅ−１、ｅ−２）Ｓ０”、Ｓ１”を用いてカウントを行う。Ｓ０”が「Ｈ」のときは、カウントを１進め、Ｓ１”が「Ｈ」のときは、カウントを３進め、その他のときは、カウントを２進める。
【０１４５】
シンボル変換部３７は、パラレルデータＰＤａｔａを1クロック分遅延させた（ｇ）ｄＰＤａｔａから、ラッチイネーブル信号ＬＥが「Ｈ」のときにシンボル位置信号ＬＥＰｏｓにしたがって（ｊ）１０ビットのシンボルＳＹＭ［０：９］が取り出される。したがって、シンボル位置信号ＬＥＰｏｓが、０、１、２であればそれぞれ、ｄＰＤａｔａ［９：０］［１０：１］［１１：２］が取り出される。なお、シンボル位置信号ＬＥＰｏｓが３以上であれば、それ以前のクロックで取り出されるので存在しない。また、ラッチイネーブル信号ＬＥと同一の信号がシンボルクロックＳＹＭＣＬＫとして出力される。
【０１４６】
このようにすればシンボルクロックＳＹＭＣＬＫに同期させて１０ビットのシンボルＳＹＭが復元できる。なお、シンボルクロックＳＹＭＣＬＫの周期は、通常、クロック（ＣＫ０）の５クロック分（転送用クロックの１０クロック分）であるが、送信側と受信側の周波数差により、４クロック分または６クロック分になることがある。この差分は、図５で説明したエラスティックバッファＥＢで吸収することができる。
【０１４７】
図１８は、ＰＬＬの構成例を示す図である。
【０１４８】
図１８に示すＰＬＬ１１３は、分周器５１と、位相周波比較器ＰＦＤ５１と、ローパスフィルタＬＰＦ５２と、電圧制御発振器ＶＣＯ５３とを備え、多相クロックＣＫ０〜１１を生成している。
【０１４９】
電圧制御発振器ＶＣＯ５３は、６段の差動バッファ５４ａ〜５４ｆを接続したリングオシレータで構成され、１２位相のクロックｃ０〜c１１を生成している。
【０１５０】
分周器５０は、クロックを5分周する。
【０１５１】
位相周波比較器ＰＦＤ５１は、基準クロックＲｅｆＣＬＫと分周器５０出力との位相比較を行い、その位相差情報に基づいて内在するチャージポンプを駆動する。
【０１５２】
ローパスフィルタＬＰＦ５２は、チャージポンプ出力を平滑化し電圧制御発振器ＶＣＯ５３に制御電圧Ｖｃを供給する。
【０１５３】
電圧制御発振器ＶＣＯ５３内の差動バッファバッファ５４ａ〜５４ｆは、制御電圧Ｖｃに従って遅延量が変化し、位相同期制御を行う。例えば基準クロックＲｅｆＣＬＫとして２５０ＭＨｚのクロックを供給すると、１．２５ＧHｚのクロックが生成される。そして、分周器５８は、クロックを5分周してクロックＰＣＬＫを生成する。
【０１５４】
図１９は、シリアライザの一例を示す図である。
【０１５５】
図１９に示すシリアライザ１０４は、ＰＬＬ１１３から多相クロックの周期の２倍の速度でパラレル・シリアル変換を行うシリアライザの一例である。
パラレル入力データＤ０〜Ｄ９は、Ｄ０、Ｄ２、Ｄ４、Ｄ６、Ｄ８がＣＫ６に同期して各ＦＦに取り込まれ、ＣＫ６のクロックサイクルに応じてデータが出力部からＤ０、Ｄ２、Ｄ４、Ｄ６、Ｄ８の順に出力される。また、Ｄ１、Ｄ３、Ｄ５、Ｄ７、Ｄ９がＣＫ０に同期して各ＦＦに取り込まれ、ＣＫ０のクロックサイクルに応じてデータが出力部からＤ１、Ｄ３、Ｄ５、Ｄ７、Ｄ９の順に出力される。その結果、最終段では、切換によりＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８、Ｄ９の順にシリアルデータが出力される。
ここでは、多相クロックＣＫ０と、それと１８０度位相が異なる多相クロックＣＫ６とを使用し、両クロックの正転と反転とにより出力を切り換える。
【０１５６】
このようにすれば、ＰＬＬから各ブロックへは、送信データを同期させるクロックの半分の周波数を供給すればよいので配線容量等による減衰の影響が緩和される。また、オーバーサンプリング部１と共通のクロックをシリアライザの動作クロックとすることができるのでＰＬＬ１１３の構成が簡略化できる。
【０１５７】
図２０は、本実施形態のデータ送受信装置におけるＰＬＬと物理層部との関係を示す図である。
【０１５８】
図２０に示す本実施形態のデータ送受信装置は、第１及び第２レーン物理層部１５１、１５２のほかにも物理層部を有するが、ここでは省略されている。
【０１５９】
第１レーン物理層部１５１は、送信部１０１−１と、受信部１０２−１とを備え、第２レーン物理層部１５２も、第１レーン物理層部１５１と同様に送信部１０１−２と、受信部１０２−２とを備えている。
【０１６０】
ＰＬＬ１５０は、基準クロックＲｅｆＣＬＫを供給され、各送信部１０１−１、１０１−２にＢＣＬＫ、ＰＣＬＫを共通に供給し、各受信部１０２−１、１０２−２に共通に多相クロックＣＫ０〜ＣＫ１１を供給している。
【０１６１】
このように、本実施形態のデータ送受信装置は各レーンのＰＬＬ部を共通化できるので、データ送受信装置の小型化が図れる。
【０１６２】
次に、本実施形態のデータ送受信装置の作用であり、本発明のデータ送受信方法の実施形態について図２１〜図２３を用いて説明する。
【０１６３】
図２１は、本実施形態のデータ送受信装置全体の作用を示すフローチャートであり、図２２は、データ送受信装置各部から出力される信号（データ）を表し、図２３は、図１５、図１７で説明したシンボル変換部の作用を示す図である。
【０１６４】
図２１において、受信データを互いに等間隔の位相差でｋビット（ここではk=１２とした）の多相クロックでオーバーサンプリングし、オーバーサンプリングデータＯＶＳＤ［０：k−１]を生成する（Ｓ１１）。
【０１６５】
ここで、多相クロックの周波数は転送データの同期信号の周波数の約１／２に設定する。
【０１６６】
オーバーサンプリングデータＯＶＳＤは、図２２（ａ）に一例を示す。図２２（ａ）において、左辺の「ｉ」は、行数を表し、左側のＯＶＳＤ［０]がＦＲＢである。
【０１６７】
次に、オーバーサンプリングデータＯＶＳＤからデータの遷移点（「０」から「１」、「1」から「０」）のある位相ビットを表すエッジ信号（ｂ）ＲｘＥｄｇｅを各行毎に算出する（Ｓ１１）。
【０１６８】
すなわち、１行目では、「０」から[１]ビット目と「６」から「７」ビット目とにデータの遷移点があるので、ＲｘＥｄｇｅ［０：１１］=０１０００００１００００となる。なお、行頭の「０」ビット目は前行末の「１１」ビット目からの遷移を検出する。そして、所定行数にわたり、遷移ビットの移動平均を算出する。なお、この遷移ビットは、ｋ／２＝６の整数倍の間隔で繰り返されるので、移動平均値は０〜５をとり、前半部分では1、中盤部分で２、最後は３へと遷移する。
【０１６９】
次に、データ遷移ビット平均値に所定値（例えば３）を加えた値を選択ビットとした選択情報Ｓｅｌ（ｃ）を生成する（Ｓ１２）。
【０１７０】
これにより、受信データのクロックの中央位置を求めることができる。
【０１７１】
そのようにして求めた選択情報Ｓｅｌ（ｃ）の選択ビットは、［４］ビット目と［１０］ビット目に生成される。ただし、データ遷移ビット平均値が２から３、あるいは３から２に変化する行は、選択ビットが行間を跨るように移動するので、特殊パターンとしてそれぞれ「００００００１０００００」「１００００１０００００１」に変換される。
【０１７２】
次に、選択情報Ｓｅｌに従い、オーバーサンプリングデータＯＶＳＤから選択ビットに対応するビットの値を抽出してデータを復元するとともに、復元データ数を出力する（Ｓ１３）。
【０１７３】
そのようにして求めた復元データＲｅｃＤａｔａ（ｄ）とデータ数Ｖａｌ（ｅ）とを示す。復元したデータ数Ｖａｌは、通常は２つであるが、前述したように選択情報Ｓｅｌが特殊パターンになる場合は、1あるいは３になる。
【０１７４】
つぎに、復元データ数Ｖａｌを計数しながら、復元データＲｅｃＤａｔａを１０ビットのシンボルデータに変換する（Ｓ１４）。
【０１７５】
ここで、シンボルの区切りは、コンマ符号ＣＯＭを検出し、そのコンマ符号を開始位置としてビット数をカウントし、シンボルデータに変換する。このコンマ符号は、所定間隔で挿入されているので、検出の都度、区切り位置を確認し、誤同期している場合には修正を行う。
【０１７６】
図２３は、シンボルデータへの変換について説明する図である。
【０１７７】
図２３において、「ｉ」は、行を、ＲｅｃＤａｔａは復元データを、Ｖａｌは、復元データ数を、Ｃｏｕｎｔは、コンマ符号を開始位置とするビット数をそれぞれ表している。
【０１７８】
コンマ符号ＣＯＭ「００１１１１１０１０」が検出されたら（図のアンダーライン部分）、繰越データ数（ここでは1）をＣｏｕｎｔの初期値として設定する。以降、復元データ数Ｖａｌを加算してゆき、カウント値Ｃｏｕｎｔが１０に達する毎に１０ビット毎のシンボルデータＳＹＭに変換する。そして、変換後の繰越しはＣｏｕｎｔの初期値に設定する。
【０１７９】
このような方法でデータリカバリを行うことにより、転送データのクロック周波数ｆ１とは独立な周波数ｆ２の多相クロックにより取り込んだオーバーサンプルデータから受信データが正確に復元される。
【０１８０】
以上の説明からわかるように、本実施形態のデータ送受信装置に用いるデータリカバリ回路は、受信データに重畳されているクロック（同期信号）を復元することなく、独立のクロックにより多相クロックを生成し、その多相クロックでオーバーサンプリングしたオーバーサンプルデータＯＶＳＤからデータを復元し、シンボルデータを生成している。つまり、選択信号生成部７では、オーバーサンプルデータＯＶＳＤから受信データに重畳されたクロックをクロックパターンＣＫＰとして仮想的に復元し、データ選択部６において、このクロックパターンＣＫＰに基づき変換された選択信号Ｓｅｌによりデータを復元している。さらに、オーバーサンプリング部を除く大部分は、単一周波数のクロックＣＫ０で動作し、多相クロック相互間やデータ間のスキューはほとんど気にする必要がないので、高速化も容易に対応できる。また、近年発展の著しい回路・レイアウト設計検証ツールも容易に適用可能であり、設計の簡易化が図れる上、回路の再利用性も向上するので、開発期間の短縮化が実現できる。さらに、シリアルデータをパラレル化して処理することにより、動作周波数をさらに低減可能であり、転送レートの高速化を容易に実現できる。
【０１８１】
また、本実施形態では転送データのクロックの１／２の周波数の、１２位相のクロックでオーバーサンプリングしているが、例えばクロックの１／４の周波数の、２４位相のクロックでオーバーサンプリングを行うことも可能であり、動作周波数をさらに下げることも可能であり、転送データのレートをさらに高くすることもできる。
【０１８２】
また、受信データとは同期していないクロックによってデータを復元することができるので、多相クロックの生成は送信クロック生成部と共通化でき、チップサイズを小さくすることができる。また、複数個の受信部をもつ装置においても、各受信部で使用する多相クロック生成部を共通化できるので、チップサイズを小さくすることができる。
（第２の実施形態）  
第２の実施形態のデータ送受信装置は、第１の実施形態と較べて、図６に示した波形等化回路は相違するが、それ以外は共通する。従って、相違する波形等化回路についてのみ説明し、共通する部分の説明は省略する。
【０１８３】
図２４は、第２の実施形態に用いる波形等化回路の構成図である。
【０１８４】
図２４に示す波形等化回路は、オーバーサンプリング部１１と、デイジタル信号処理部１３とにより構成され、デイジタル信号処理部１３は、ローパスフィルタ５０と、波形等化部５１と、比較器５２とを備えている。なお、デイジタル信号処理部１３は、本発明の波形等化手段に相当する。
【０１８５】
オーバーサンプリング部１１は、１２個のフリップフロップ（Ｆ／Ｆ０〜Ｆ／Ｆ１１）１４と、入力されたデータを１つのクロック（例えばＣＫ０）に同期させて出力する並列化部１５とを備えている。多相クロック生成部１２から供給される多相クロックＣＫ０〜１１によりそれぞれ受信データＲｘＤをオーバーサンプリングし、オーバーサンプルデータＯＶＳＤを出力する。
【０１８６】
ディジタル信号処理部１３は、オーバーサンプルデータＯＶＳＤに所定の信号処理を施し、伝送線路の特性などにより生じる符号間干渉などのジッタＤｊを低減したデータＤａｔａを出力する。このディジタル信号処理部１３は、オーバーサンプルデータＯＶＳＤの移動平均を取り、平均化データＡｖｇＤを出力するローパスフィルタＬＰＦ１６と、平均化データＡｖｇＤの高周波成分をブーストし、符号間干渉を低減したイコライズデータＥＱＤを出力するイコライザフィルタ１７と、イコライズデータＥＱＤを所定の閾値と比較し、二値化されたデータＤａｔａを出力する二値化部１８とから構成され、多相クロックのうちの1つのクロック（ここでは例えばＣＫ０を用いる。）で動作する。
【０１８７】
なお、第１の実施形態におけるローパスフィルタ２、イコライザフィルタ３及び比較器４と同様の機能を果たす。
【０１８８】
多相クロック生成部１２は、基準となるクロックＲＣＬＫに基づき、位相差がほぼ等間隔の多相クロックを生成する。この基準となるクロックは、転送レートに応じて予め決められた周波数のクロックを用いる。
【０１８９】
本実施形態では、転送データのクロックの約１／２の周波数で、転送データのクロックの周期がＵＩであれば、その周期ＵＩの１／６の位相差を持った多相クロックＣＫ０〜１１を生成する。この多相クロックの位相差（ＵＩの１／６）がオーバーサンプリング周期（１／ｆｓ）に相当する。
【０１９０】
例えば、転送レートが２.５Ｇｂｐｓの場合（ＵＩ＝４００ｐｓ）、８００ｐｓ周期（１.２５ＧＨｚ）で、位相差が６６.７ｐｓの１２個のクロックを生成する。
【０１９１】
このように転送データのクロックの周波数よりも周波数が低い多相クロックを生成することにより、各部の動作周波数及び多相クロック生成部の発振周波数を低くすることができるので、高速伝送にも対応が容易となる。
【０１９２】
オーバーサンプリング部１１は、受信データＲｘＤをデータ端子に共通入力し、各多相クロックＣＫ０〜１１をそれぞれのクロック端子に入力して、各多相クロックの立ち上がりで受信データを取り込む１２個のフリップフロップ（ＦＦ０〜１１）１４と、フリップフロップ１４の各出力Ｑ０〜１１を多相クロックのうちの1つのクロック（ここではＣＫ０とする）に同期させて出力する並列化部１５とからなる。
【０１９３】
図２５は、オーバーサンプリング部の各主要信号の信号波形の一例を示す図である。
【０１９４】
図２５において、左側がＬＳＢで、最初にサンプリングされる。
【０１９５】
（ａ）ＲｘＤは、受信データの波形例を示す。多相クロックＣＫ０〜１１（（ｃ−０）〜(ｃ−１１)）は２ＵＩ周期で、等位相間隔のクロックである。（ｂ）は、転送データのクロックで、実際にはこのブロック内には存在しないが説明のため記載した。（ａ）ＲｘＤの黒点は、各多相クロックによるサンプリング点であり、この多相クロックによりオーバーサンプリングされたデータＱ０〜１１は、（ｄ−０）〜（ｄ−１１）のように変化する。また、並列化部１５でクロックｃｋ０に同期する際に、Ｑ１１やＱ１０はセットアップ時間が不足して正常に取り込めないことがあるので、一旦、クロックｃｋ０でＱ０〜Ｑ５を取り込み（出力は、ＱＱ０〜５とする（ｅ−０））、次にクロックＣＫ６でＱ６〜１１を取り込み（出力をＱＱ６〜１１とする(ｅ−６)）、さらにクロックｃｋ０でＱＱ０〜１１を取り込んで並列同期化し、オーバーサンプルデータＯＶＳＤ［０:１１］を出力する。
【０１９６】
なお、並列化部１５において、各データが安定して取り込めるように、段数を増やしてもよい。
【０１９７】
図２６は、ディジタル信号処理部１３の詳細な構成例を示す図である。
【０１９８】
図２６において、ローパスフィルタ１６は、１２個の加算部４２(０)〜(１１)と、２つのフリップフロップ４３a、４３ｂとを有する。
【０１９９】
１２個の加算部４２(０)〜(１１)それぞれは、オーバーサンプルデータＯＶＳＤの各ビットと、それよりも１つ及び２つ下位側のビットを含む３ビット（すなわち直近の３サンプル分のビット）を加算し、２ビットの平均化データＡｖｇＤを出力する。
【０２００】
フリップフロップ４３a、４３ｂは、オーバーサンプルデータＯＶＳＤ［１０]及び[１１]を１クロック（ＣＫ０）遅延したｐＤ［１０］及びｐＤ［１１］を生成する。
【０２０１】
このｐＤ［１０］またはｐＤ［１１］は、オーバーサンプルデータＯＶＳＤ［０］に対してそれぞれ２または１サンプル前のデータとなるので、加算部４２(０)及び４２(１)に、この遅延したオーバーサンプルデータｐＤ［１０］、ｐＤ［１１］を供給することにより加算部２４(０)及び２４(１)は、直近の３サンプル分の加算を行うことができる。
【０２０２】
イコライザ１７は、１２個の平均化データＡｖｇＤ［０:１１］に対してそれぞれイコライズ演算を行う１２個のイコライズ演算部１９(０)〜(１１)と、平均化データＡｖｇＤ［６:１１］をそれぞれ１クロック（ｃｋ０）遅延してｐＡｖｇＤ［６:１１］を出力するフリップフロップ２７とを有する。
【０２０３】
イコライズ演算部１９(０)〜(１１)は、それぞれ入力端Ａから入力したデータをＫ１倍（ここでは２倍）する乗算器４４と、入力端Ｂから入力したデータをＫ２倍（ここでは−1倍）する乗算器４５と、各乗算器出力を加算しイコライズデータＥＱＤを出力する加算器４６とから構成される。
【０２０４】
各イコライズ演算部において、それぞれの入力端Ａには平均化データＡｖｇＤ［０:１１］を入力し、入力端Ｂには６つ下位側の平均化データを入力して（すなわちオーバーサンプル６個分なので１クロック分前のデータを入力する。ただし、イコライズ演算部１９(０)〜(５)の入力端Ｂには、それぞれ遅延した平均化データｐＡｖｇＤ［６:１１］を入力する。）演算し、出力端ＣからはイコライズデータＥＱＤ［０:１１］を得る。また、乗算器４４、４５の係数を変更することにより、フィルタの特性を設定できる。
【０２０５】
本実施形態のイコライザフィルタ１７は、第１の実施形態の波形等化部５１よりも構成が簡便化されているが、イコライズ演算部１９の構成を変更することにより所望のフィルタ特性を得ることが可能である。
【０２０６】
二値化部１８は、それぞれイコライズデータＥＱＤ［０:１１］と所定の閾値ｔｈｒｅｓとの大小を比較し、その比較結果に応じてＤａｔａ［０:１１]を出力する１２個の比較器ＣＭＰ４８(０)〜(１１)により構成されている。なお、ブロックのいくつかは図示を省略している。
【０２０７】
図２７は、図２４、図２６に示す各主要信号の波形例を示す図である。
【０２０８】
図２７において、（ａ）〜（ｄ）は、図７と同様に、（ａ）は、周波数ｆ１の転送データのクロックであり、（ｂ）は、（ａ）のクロックに同期して送信される送信データの一例である。（ｃ）は、受信した差動信号（アナログ信号）であり、受信入力部１０８の入力である。ここでは簡単のために、伝送路は、一次遅れ系の特性を持ち、図示のごとく波形がなまっているものとする。この波形によりジッタＤｊが発生している。（ｄ）ＲｘＤ（実線）は、受信した差動信号を二値化した受信データである。
【０２０９】
（ｅ）は多相クロックのうちの1つのクロックＣＫ０であり、ディジタル信号処理部１３はこのクロックを基準に動作する。他の多相クロックＣＫ１〜１１は、クロックＣＫ０から１／ｆｓずつ位相のずれたクロックであり（図示は省略する）、これら多相クロックによる受信データＲｘＤのサンプル点を黒丸で示す。
【０２１０】
（ｆ）は、受信データを多相クロックでオーバーサンプリングしたオーバーサンプルデータＯＶＳＤであり、並列化し、クロックＣＫ０に同期させている（ここでは並列化の際の遅延は無視して表す）。なお、図において、左側がＬＳＢで、最初に受信した（サンプルした）データである。
【０２１１】
（ｇ−１）は、ローパスフィルタ１６によりオーバーサンプルデータＯＶＳＤ［０:１１］を移動平均した平均化データＡｖｇＤ［０:１１］である。それぞれ直近の３ビットを加算したものであり、０〜３の値を取る。
【０２１２】
（ｇ−２）は、前述の説明と対比し理解を深めるため、平均化データＡｖｇＤ［０:１１］を時系列的に表記した平均化データＡｖｇＤｓであり、実際にはこの信号は生成しない。（ｈ−１）は、イコライザ１７により平均化データＡｖｇＤの各データをイコライズ処理したイコライズデータＥＱＤである。図２６のイコライズ演算部１９の例では、Ｃ＝２Ａ−Ｂで、Ａ、Ｂはそれぞれ０〜３の値を取るので、Ｃ（つまりイコライズデータＥＱＤ）は−３〜６の値となる。ここでは負の数を表すためそれぞれ８を足したオフセットバイナリ（４ビット）とし、そのＨＥＸ表示をしている。
【０２１３】
（ｈ−２）は、（ｇ−２）と同様に、イコライズデータＥＱＤを時系列的に表記したイコライズデータＥＱＤｓである。
【０２１４】
（ｉ−１）は、二値化部１８によりイコライズデータＥＱＤの各データを閾値ｔｈｒｅｓ（＝Ａ）と比較し、大ならば１、小ならば０とすることにより二値化したデータＤａｔａである。
【０２１５】
（ｉ−２）は、(ｇ−２)と同様に、二値化したデータＤａｔａを時系列的に表記したデータＤａｔａｓである。
【０２１６】
これにより、ディジタル信号処理前の受信データＲｘＤ（またはオーバーサンプルデータＯＶＳＤ）に比べ、ジッタＤｊが改善されていることがわかる。
【０２１７】
以上説明したように、二値化した受信信号ＲｘＤを多相クロックによりオーバーサンプリングし、ディジタルフィルタにより処理しているので、簡便な構成で、伝送路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減でき、受信データを安定して復元できる。さらに、多相クロックの周波数は転送クロック周波数より低くすることができ、ディジタル信号処理部１３もこの多相クロックの１つを基準に動作するよう並列化処理しているので動作周波数を下げることが可能となり、高速化への適用も容易である。
【０２１８】
図２８は、イコライザ１７の他の構成例を示す図である。
【０２１９】
ここでは、説明の都合上、イコライズデータＥＱＤ［０］を得るイコライズ演算部のみを示しているが、他も同様に構成されている。
【０２２０】
図２８に示すイコライザは、イコライズ演算部１９（０）の入力端Ｂへの入力データを選択するイコライズ入力選択部３５が付加されている。
【０２２１】
イコライズ入力選択部３５は、ブースト帯域選択信号ＢＳｅｌに従い、ｐＡｖｇＤ［５］、ｐＡｖｇＤ［６］、ｐＡｖｇＤ［７］のうちから1つを選択し入力端Ｂへ入力する。これは平均データＡｖｇＤ［０］のそれぞれ７、６、５サンプル前の平均データに当たる。
【０２２２】
他のイコライズ演算部２６(１)〜(１１)の入力端Ｂにも、同様にして入力端Ａに較べて７〜５サンプル前の平均データを選択して入力する。
【０２２３】
ブースト帯域選択信号ＢＳｅｌは、共通に用いられる。
【０２２４】
これらを選択することにより、ブーストする周波数帯域が変更される。
【０２２５】
このような構成とすることにより、伝送路の周波数特性に応じてイコライザの周波数特性を変更することができるようになり、符号間干渉の軽減がさらに容易になるのでジッタＤｊの低減効果が向上する。
【図面の簡単な説明】
【０２２６】
【図１】伝送路の周波数特性によるジッタの一例を示す図である。
【図２】デジタルフィルタで構成されたイコライザの一例を示す図である。
【図３】従来から用いられているＣＤＲ回路の構成図である。
【図４】多相クロックが等間隔でない場合の一例を示す図である。
【図５】本発明のデータ送受信装置の第１の実施形態を示す概略構成図である。
【図６】第１の実施形態に用いる波形等化回路の構成図である。
【図７】図６に示した波形等化回路の各主要信号の信号波形例である。
【図８】本実施形態のデータ送受信装置に用いるデータリカバリ回路の一例を示すブロック図である。
【図９】オーバーサンプリング部の各主要信号の信号波形の一例を示す図である。
【図１０】選択信号生成部の構成例を示す図である。
【図１１】選択信号生成部の各主要信号の波形例を示す図である。
【図１２】状態制御部により制御されるクロックパターンＣＫＰの状態遷移状況の一例を示す図である。
【図１３】ｓｔａｔｅ信号をクロックパターンＣＫＰに変換する変換規則の一例を示す図である。
【図１４】データ選択部６の構成例を示す図である。
【図１５】デシリアライザの構成例を示す図である。
【図１６】デシリアライザのうちのシフトレジスタの詳細な構成例を示す図である。
【図１７】シンボル変換部とシンボル同期制御部とを説明する信号波形図である。
【図１８】ＰＬＬの構成例を示す図である。
【図１９】シリアライザの一例を示す図である。
【図２０】本実施形態のデータ送受信装置におけるＰＬＬと物理層部との関係を示す図である。
【図２１】本実施形態のデータ送受信装置全体の作用を示すフローチャートである。
【図２２】データ送受信装置各部から出力される信号（データ）を表す図である。
【図２３】図１５、図１７で説明したシンボル変換部の作用を示す図である。
【図２４】第２の実施形態に用いる波形等化回路の構成図である。
【図２５】オーバーサンプリング部の各主要信号の信号波形の一例を示す図である。
【図２６】ディジタル信号処理部１３の詳細な構成例を示す図である。
【図２７】図２４、図２６に示す各主要信号の波形例を示す図である。
【図２８】イコライザ１７の他の構成例を示す図である。
【符号の説明】
【０２２７】
１、１１  オーバーサンプリング部
２、１２  多相クロック生成部
３  シンボルデータ復元部
４、１４、４３、４７  ＦＦ（フリップフロップ）
５、１５  並列化部
６  データ選択部
７  選択信号生成部
８  デシリアライザ
９  コンマ検出部
１３  デジタル信号処理部
１６  ローパスフィルタ
１７、５１  イコライザ
１８  ２値化部
１９  イコライズ演算部
２０  両エッジ検出部
２１  比較部
２２  カウンタ
２３  状態制御部
２４  ＣＫＰ変換部
２５  エッジ検出部
２６  選択信号変換部
３０  第１選択部
３１  第２選択部
３５  イコライズ入力選択部
３６  シフトレジスタ
３７  シンボル変換部
３８  シンボル同期制御部
４０  フリップフロップ（レジスタ）
４１  マルチプレクサ
４２  加算部
４４、４５、５６、５９  乗算器
４６、５７、６０  加算器
４８、５２  比較器
５０  ローパスフィルタ
５５、５８  遅延素子
７０、７５  分周器
７１  位相周波比較器
７２  ローパスフィルタ
７３  ＶＣＯ
７４  差動バッファ
１００、１２０  物理層部
１０１、１２２  送信部
１０２、１２１  受信部
１０３  エンコーダ部
１０４  シリアライザ部
１０５  送信出力部
１０６、１０７  伝送路
１０８  受信入力部
１０９  データリカバリ部
１１０  デシリアライザ部
１１１  エラスティックバッファ部
１１２  デコーダ部
１１３、１５０  ＰＬＬ  
１１５  波形等化部
１５１  第１レーン物理層部
１５２  第２レーン物理層部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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