(57)【要約】【課題】  ＩＧＢＴに対して電源電圧を逆方向に誤接続した場合にエミッタ−コレクタ間に流れる電流量を低減することができるＩＧＢＴおよびその製造方法を提供する。【解決手段】  Ｎ＋型層２０がＮ−型ドリフト層１２に設けられ、Ｎ＋型層２０がコレクタ電極２１と電気的に接続されることで、コレクタ−エミッタ間に接続されているＮ−型ドリフト層１２とＰ型ベース領域１３とで構成される逆導通ダイオード２２が内蔵された構造のＩＧＢＴにおいて、逆導通ダイオード２２に直列接続されたポリシリコン抵抗３４を、ＩＧＢＴ素子が形成されている半導体基板１の表面上に形成する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層（１１）、前記第１半導体層（１１）上に形成された第２導電型の第２半導体層（１２）、前記第２半導体層（１２）と接合された第１導電型の第３半導体層（１３）、前記第３半導体層（１３）の内部表面側に形成された第２導電型の第４半導体層（１４）を有する半導体基板（１）と、
前記第２半導体層（１２）と前記第４半導体層（１４）との間に位置する前記第３半導体層（１３）の表面側部分をチャネル領域として、前記チャネル領域上にゲート絶縁膜（１５）を介して形成されたゲート電極（１６）と、
前記第３半導体層（１３）および前記第４半導体層（１４）と電気的に接続された第１電極（１８）と、
前記第１半導体層（１１）と電気的に接続された第２電極（２１）と、
前記第２半導体層（１２）の内部に前記第２半導体層（１２）よりも高不純物濃度で形成され、前記第２電極（２１）と電気的に接続された第２導電型の第５半導体層（２０）とを備えるＩＧＢＴにおいて、
前記第５半導体層（２０）と、前記第２電極（２１）との間に、電気的に接続されている抵抗器（３４）を備えることを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項２】
前記抵抗器は、前記半導体基板（１）に形成されている抵抗素子（３４）であることを特徴とする請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項３】
前記抵抗素子（３４）は、前記半導体基板（１）の表面上に、絶縁膜（３６）を介して形成されていることを特徴とする請求項２に記載の絶縁ゲート型バイポーラトランジスタ。  
【請求項４】
前記抵抗素子（３４）は、１０Ω以上１ＭΩ以下であることを特徴とする請求項１ないし３のいずれか１つに記載の絶縁ゲート型バイポーラトランジスタ。
【請求項５】
前記半導体基板（１）の表面上に形成されており、前記第５半導体層（２０）と電気的に接続され、かつ、前記抵抗素子（３４）の一端側（３４ａ）と電気的に接続された第３電極（１９）と、  
前記半導体基板（１）の表面上に形成されており、前記抵抗素子（３４）の他端側（３４ｂ）と電気的に接続された第４電極（３５）とを備え、
前記第３電極（１９）および前記第４電極（３５）は積層された構造となっていることを特徴とする請求項２ないし４のいずれか１つに記載の絶縁ゲート型バイポーラトランジスタ。
【請求項６】
前記第１電極（１８）と前記第２電極（２１）との間で、前記抵抗素子（３４）と直列接続され、かつ、少なくともカソードが前記第１電極（１８）と電気的に接続され、アノードが前記第２電極（２１）と電気的に接続されたダイオード（５１）を備えることを特徴とする請求項２ないし５のいずれか１つに記載の絶縁ゲート型バイポーラトランジスタ。
【請求項７】
前記第１電極（１８）と前記第２電極（２１）との間で、前記抵抗素子（３４）に並列接続され、かつ、少なくともカソードが前記第１電極（１８）と電気的に接続され、アノードが前記第２電極（２１）と電気的に接続されたダイオード（５１）を備えることを特徴とする請求項２ないし５のいずれか１つに記載の絶縁ゲート型バイポーラトランジスタ。
【請求項８】
第１導電型の第１半導体層（１１）および前記第１半導体層（１１）上に形成された第２導電型の第２半導体層（１２）を有する半導体基板（１）を用意する工程と、
前記第２半導体層（１２）の内部表面側に、第１導電型の第３半導体層（１３）を形成する工程と、
前記第３半導体層（１３）の内部表面側に第２導電型の第４半導体層（１４）を形成する工程と、
前記第２半導体層（１２）の内部表面側に、前記第３半導体層（１３）と離間して、第２半導体層（１２）よりも高不純物濃度である第５半導体層（２０）を形成する工程と、
前記半導体基板（１）の表面上であって、チャネルの形成予定領域上に、ゲート絶縁膜（１５）を形成する工程と、
前記半導体基板（１）の表面上であって、前記チャネルの形成予定領域とは異なる領域上に、前記ゲート絶縁膜（１５）よりも厚い絶縁膜（３６）を形成する工程と、
前記ゲート絶縁膜（１５）の上にゲート電極（１６）を形成する工程と、
前記第３半導体層（１３）および前記第４半導体層（１４）と電気的に接続された第１電極（１８）を形成する工程と、
前記第１半導体層（１１）および前記第５半導体層（２０）と電気的に接続された第２電極を形成する工程とを備える絶縁ゲート型バイポーラトランジスタの製造方法において、
前記ゲート電極（１６）を形成する工程で、ゲート電極（１６）の形成と同時に、前記絶縁膜（３６）上に、前記第５半導体層（２０）と前記第２電極（２１）との間に電気的に接続された抵抗素子（３４）を形成することを特徴とする絶縁ゲート型バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと呼ぶ）に関するものである。
【背景技術】
【０００２】
従来、ＩＧＢＴの１つとして、逆方向サージ耐量向上のために、逆導通ダイオードを内蔵した構造のＩＧＢＴがある。図１９に、このような構造のＩＧＢＴの断面図を示し、図２０に、このような構造のＩＧＢＴの電気回路図を示す。
【０００３】
図１９に示すＩＧＢＴは、Ｐ＋型層１１と、Ｐ＋型層１１の上に形成されたＮ−型ドリフト層１２と、Ｎ−型ドリフト層１２と接合されたＰ型ベース領域１３と、Ｐ型ベース領域１３の内部表面側に形成されたＮ＋型エミッタ領域１４とを有する半導体基板１を備えている。
【０００４】
そして、半導体基板１の表面上には、Ｎ−型ドリフト層１２とＮ＋型エミッタ領域１４との間に位置するＰ型ベース領域１３の表面側部分をチャネル領域として、そのチャネル領域上にゲート絶縁膜１５を介して、ゲート電極１６が形成されている。
【０００５】
また、半導体基板１の表面上には層間絶縁膜１７を介して、エミッタ電極１８が形成されている。エミッタ電極１８は、層間絶縁膜１７に形成されたコンタクトホールを介して、Ｐ型ベース領域１３およびＮ＋型エミッタ領域１４と電気的に接続されている。
【０００６】
また、半導体基板１の裏面側には、コレクタ電極２１が形成されている。コレクタ電極２１は、Ｐ＋型層１１と電気的に接続されている。なお、半導体基板１のうち、Ｐ型ベース領域１３、Ｎ＋型エミッタ領域１４、ゲート絶縁膜１５、ゲート電極１６等が形成され、ＩＧＢＴ素子として機能する領域が素子領域２である。
【０００７】
また、半導体基板１のうち、素子領域２の外周に位置する外周領域３では、Ｎ−型ドリフト層１２の内部表面側に、Ｐ型ベース領域１３と離間して、Ｎ−型ドリフト層１２よりも高不純物濃度のＮ＋型層２０が形成されている。これが、後述する逆導通ダイオード２２のカソードとなる。
【０００８】
また、Ｎ＋型層２０の表面上には、逆導通電極１９が形成されている。Ｎ＋型層２０は、逆導通電極１９と電気的に接続されており、この逆導通電極１９を介して、コレクタ電極２１と電気的に接続されている。
【０００９】
このように、Ｎ＋型層２０をＮ−型ドリフト層１２に設け、Ｎ＋型層２０をコレクタ電極２１と電気的に接続させることで、図２０に示すように、Ｎ−型ドリフト層１２とＰ型ベース領域１３とで構成されるＰＮ接合ダイオード（逆導通ダイオード）２２のカソードが、コレクタ電極２１に接続され、アノードがエミッタ電極１８に接続された状態となる（例えば、特許文献１参照）。
【特許文献１】特許第２９５９１２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上記した構造のＩＧＢＴに対して、例えば、電源電圧を逆方向に誤接続した場合、エミッタ−コレクタ間に大電流が流れてしまう。
【００１１】
このため、例えば、逆導通ダイオード２２に接続するワイヤ配線やＩＧＢＴのパッケージ等がその大電流に耐えられない場合や、ＩＧＢＴが採用されている電子装置が大電流に耐えられない構成となっている場合では、ＩＧＢＴやそれを採用している電子装置が破壊されてしまうという問題が生じる。
【００１２】
一方、大電流に耐えるように、逆導通ダイオードに接続するワイヤ配線を太くした場合では、ＩＧＢＴ素子に大きなボンディングパッドを設ける必要が生じることから、素子サイズが大きくなるという問題が生じる。
【００１３】
本発明は、上記点に鑑み、ＩＧＢＴに対して電源電圧を逆方向に誤接続した場合にエミッタ−コレクタ間に流れる電流量を低減することができるＩＧＢＴおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明では、第５半導体層（２０）を有することで、第２半導体層（１２）と第３半導体層（１３）とにより構成された逆導通ダイオードが内蔵された構成となっているＩＧＢＴにおいて、第５半導体層（２０）と、第２電極（２１）との間に、電気的に接続されている抵抗器（３４）を備えることを特徴としている。
【００１５】
これにより、ＩＧＢＴに対して電源電圧を逆方向に誤接続した場合にエミッタ−コレクタ間に流れる電流量を、従来のＩＧＢＴと比較して、低減することができる。
【００１６】
ここで、抵抗器としては、例えば、ＩＧＢＴ素子が形成されている半導体基板とは別に構成されているもの、すなわち、ＩＧＢＴに外付けするものを用いたり、本発明のように、ＩＧＢＴ素子が形成されている半導体基板（１）と同一の半導体基板（１）に形成されている抵抗素子（３４）、すなわち、ＩＧＢＴに内蔵されたものを用いたりすることが可能である。
【００１７】
なお、抵抗器として、ＩＧＢＴに外付けするものを用いた場合では、ＩＧＢＴとは別に、抵抗器を形成するための材料が必要となったり、ＩＧＢＴの製造工程とは別に、ＩＧＢＴと抵抗器とを接続する工程が必要となったりする。
【００１８】
これに対して、本発明のように、抵抗器として、半導体基板に形成されている抵抗素子を用いた場合では、ＩＧＢＴの製造工程内で、抵抗素子の形成および抵抗素子のＩＧＢＴ素子への接続が可能となる。
【００１９】
これにより、本発明によれば、ＩＧＢＴの形成とは別に、抵抗素子を形成するための材料を別途用意する必要が無いので、ＩＧＢＴに外付けする抵抗器を用いる場合と比較して、抵抗素子を形成するために必要な材料を削減でき、また、抵抗素子とＩＧＢＴとの接続工程を省略することができる。
【００２０】
具体的には、抵抗素子としては、例えば、拡散抵抗を用いたり、本発明のように、半導体基板（１）の表面上に、絶縁膜（３６）を介して形成されている抵抗素子（３４）を用いたりすることができる。例えば、ポリシリコンで構成されたいわゆるポリ抵抗を用いることができる。
【００２１】
また、例えば、電源電圧が１０Ｖの場合であって、エミッタ−コレクタ間に流れる電流を１Ａ以下としたい場合、本発明のように、抵抗素子（３４）の抵抗値を、１０Ω以上１ＭΩ以下とすることが好ましい。
【００２２】
また、本発明では、半導体基板（１）の表面上に形成されており、第５半導体層（２０）と電気的に接続され、かつ、抵抗素子（３４）の一端側（３４ａ）と電気的に接続された第３電極（１９）と、半導体基板（１）の表面上に形成されており、抵抗素子（３４）の他端側（３４ｂ）と電気的に接続された第４電極（３５）とを備え、第３電極（１９）および第４電極（３５）は積層された構造となっていることを特徴としている。
【００２３】
これにより、第３電極と第４電極とが積層されていない場合と比較して、半導体基板上の第３電極および第４で極が形成されている領域を縮小でき、ＩＧＢＴのチップ面積を縮小できる。なお、第３電極を第４電極の上に積層したり、第４電極を第３電極の上に積層したりすることができる。
【００２４】
また、本発明では、第１電極（１８）と第２電極（２１）との間で、抵抗素子（３４）と直列接続され、かつ、少なくともカソードが第１電極（１８）と電気的に接続され、アノードが第２電極（２１）と電気的に接続されたダイオード（５１）を備えることを特徴としている。
【００２５】
これにより、このダイオードを有していない場合と比較して、第１電極と第２電極間におけるＩＧＢＴの逆方向サージ耐量を向上させることができる。
【００２６】
また、本発明では、第１電極（１８）と第２電極（２１）との間で、抵抗素子（３４）に並列接続され、かつ、少なくともカソードが第１電極（１８）と電気的に接続され、アノードが第２電極（２１）と電気的に接続されたダイオード（５１）を備えることを特徴としている。
【００２７】
このようにしても、このダイオードを有していない場合と比較して、第１電極と第２電極間におけるＩＧＢＴの逆方向サージ耐量を向上できる。
【００２８】
さらに、本発明によれば、抵抗素子に印加される電圧を一定電圧とすることができ抵抗素子に流れる電流を所定の大きさ以下とすることができる。すなわち、本発明によれば、抵抗素子を保護することができる。
【００２９】
なお、ダイオードとして、例えば、ＩＧＢＴが形成されている半導体基板に設けたポリシリコン・ツェナーダイオードを用いることができる。また、単方向ダイオードに限らず、双方向ダイオードを用いることもできる。
【００３０】
また、本発明では、絶縁ゲート型バイポーラトランジスタの製造方法において、ゲート電極（１６）を形成する工程で、ゲート電極（１６）の形成と同時に、絶縁膜（３６）上に、第５半導体層（２０）と第２電極（２１）との間に電気的に接続された抵抗素子（３４）を形成することを特徴としている。
【００３１】
例えば、抵抗素子をポリシリコンで構成する場合では、このように、ゲート電極と同時に形成することができる。これにより、ゲート電極とは別の工程で、抵抗素子を形成する製造方法と比較して、製造工程を削減できる。
【００３２】
なお、特許請求の範囲に記載の各手段および上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００３３】
（第１実施形態）
図１に、本発明の第１実施形態におけるＩＧＢＴの平面図を示す。また、図２に図１中のＡ−Ａ線断面図を示し、図３に図１、２中のＩＧＢＴの電気回路図を示す。なお、図１〜３では、図１９、２０に示すＩＧＢＴと同様の構成部には、図１９、２０と同一の符号を付している。また、図２では、素子領域２の一部分のみを示している。
【００３４】
本実施形態のＩＧＢＴは、図１９に示す従来のＩＧＢＴと同様に、逆導通ダイオード２２が内蔵されている。
【００３５】
具体的には、図２に示すように、半導体基板１は、Ｐ＋型層１１と、Ｐ＋型層１１の上に形成されたＮ＋型層３１と、Ｎ＋型層３１の上に形成されたＮ−型ドリフト層１２とを備えている。なお、Ｎ＋型層３１を省略することもできる。
【００３６】
また、半導体基板１は、素子領域２と外周領域３とを有しており、素子領域２にＩＧＢＴ素子が形成されている。すなわち、素子領域２では、複数のＰ型ベース領域１３が互いに離間して、Ｎ−型ドリフト層１２の内部であって、Ｎ−型ドリフト層１２の表面に、Ｎ−型ドリフト層１２とのＰＮ接合部が終端するように形成されている。また、Ｎ＋型エミッタ領域１４が、Ｐ型ベース領域１３の内部であって、Ｐ型ベース領域１３の表面に、Ｐ型ベース領域１３とのＰＮ接合部が終端するように形成されている。
【００３７】
また、素子領域２では、半導体基板１の表面上に、ゲート絶縁膜１５を介して、ゲート電極１６が形成されており、ゲート電極１６の上に、層間絶縁膜１７を介して、エミッタ電極１８が形成されている。
【００３８】
エミッタ電極１８は、図１に示すように、半導体基板１の平面レイアウトにおいて、例えば、略四角形状となっている。また、エミッタ電極１８の一部にエミッタ用ボンディングパッド３２が設けられており、エミッタ電極１８に隣接してゲート電極用ボンディングパッド３３が配置されている。
【００３９】
一方、半導体基板１の外周領域３には、図２に示すように、Ｎ−型ドリフト層１２の内部に、逆導通ダイオード２２のカソードとなるＮ＋型層２０が形成されている。このＮ＋型層２０は、後述するポリシリコン抵抗３４および第１、第２逆導通電極１９、３５を介して、コレクタ電極２１と電気的に接続されている。
【００４０】
このようにして、Ｎ−型ドリフト層１２とＰ型ベース領域１３とにより構成された逆導通ダイオード２２が、ＩＧＢＴのエミッタ電極１８とコレクタ電極２１との間に電気的に接続されている。
【００４１】
なお、本実施形態と本発明との対応関係については、Ｐ型が第１導電型に相当し、Ｎ型が第２導電型に相当する。また、Ｐ＋型層１１が第１半導体層に相当し、Ｎ−型ドリフト層１２が第２半導体層に相当し、Ｐ型ベース領域１３が第３半導体層に相当し、Ｎ＋型エミッタ領域１４が第４半導体層に相当し、Ｎ＋型層２０が第５半導体層に相当する。また、エミッタ電極１８が第１電極に相当し、コレクタ電極２１が第２電極に相当する。
【００４２】
そして、本実施形態のＩＧＢＴには、図１９に示した従来のＩＧＢＴと異なり、図１〜３に示すように、その逆導通ダイオード２２に直列接続された制限抵抗３４が内蔵されている。この制限抵抗３４は、逆導通ダイオードに流れる電流を制限するものである。
【００４３】
具体的には、図２に示すように、外周領域３において、半導体基板１の表面上に、シリコン酸化膜等の絶縁膜３６を介して、ポリシリコンで構成されたポリシリコン抵抗（制限抵抗）３４が形成されている。なお、図１では、ポリシリコン抵抗３４と後述する第１逆導通電極１９、第２逆導通電極３５との半導体基板１の表面に対して平行な方向での位置関係のみを示している。このポリシリコン抵抗３４が本発明の抵抗器もしくは抵抗素子に相当する。
【００４４】
このポリシリコン抵抗３４は、例えば、図１、２に示すように、短冊型パターンとなっており、外周領域３の一部分（図中左隅）に形成される。ポリシリコン抵抗３４の形状および位置は、任意に変更可能である。
【００４５】
また、ポリシリコン抵抗３４の抵抗値は、エミッタ−コレクタ間に流れる電流の許容量に応じて、任意に変更可能である。例えば、電源電圧が１０Ｖの場合であって、逆導通ダイオード２２に流れる電流を１Ａ以下にしたい場合では、ポリシリコン抵抗３４の抵抗値を１０Ω以上１ＭΩ以下とすることが好ましい。したがって、このような所望の抵抗値となるように、ポリシリコン抵抗３４のパターン幅、長さ、厚さ、不純物濃度等を設定する。
【００４６】
また、図２に示すように、ポリシリコン抵抗３４の上には、層間絶縁膜３７を介して、第１逆導通電極１９および第２逆導通電極３５が互いに離間して形成されている。これらの第１逆導通電極１９、第２逆導通電極３５およびエミッタ電極１８は、例えば、Ａｌ金属により構成されている。ポリシリコン抵抗３４は、その両端３４ａ、３４ｂのうちの一端３４ａが第１逆導通電極１９と電気的に接続されており、他端３４ｂが第２逆導通電極３５と電気的に接続されている。
【００４７】
第１逆導通電極１９は、図２に示すように、Ｎ＋型層２０とも電気的に接続されている。また、第１逆導通電極１９は、図１に示すように、エミッタ電極１８の周囲に、例えば、四角形の枠状に配置されている。
【００４８】
一方、第２逆導通電極３５上には、図示しないボンディングパッドが設けられており、このボンディングパッドを介して、第２逆導通電極３５は、図２に示すように、コレクタ電極２１と電気的に接続されている。
【００４９】
このように、本実施形態では、Ｎ＋型層２０とコレクタ電極２１との間に、ポリシリコン抵抗３４が電気的に接続されている。
【００５０】
また、外周領域３では、Ｎ−型ドリフト層１２の内部表面側であって、素子領域２の近傍に、Ｐ型ベース領域１３よりも基板表面からの深さが大きなＰ型領域３８が形成されている。このＰ型領域３８により、Ｐ型領域３８が設けられていない場合と比較して、逆導通ダイオード２２の耐圧が向上されている。本実施形態では、このＰ型領域３８とＮ−型ドリフト層１２とによっても、逆導通ダイオード２２が構成されている。なお、Ｐ型領域３８を省略することもできる。
【００５１】
次に、上記した構造のＩＧＢＴの製造方法について説明する。図４〜８に、このＩＧＢＴの製造工程を示す。図４〜８は、図２に対応している。なお、ＩＧＢＴ素子自体の製造方法は、周知の製造方法を利用することができ、本実施形態の製造方法は、主に、ポリシリコン抵抗３４等を形成する工程を有する点が、従来の製造方法と異なっている。
【００５２】
まず、図４（ａ）〜（ｃ）に示すように、半導体基板１を用意する工程を行う。すなわち、図４（ａ）に示すように、Ｐ＋型層１１からなる基板を用意し、図４（ｂ）に示すように、Ｐ＋型層１１の表面上にＮ＋型層３１を形成し、図４（ｃ）に示すように、Ｎ＋型層３１の表面上にＮ−型ドリフト層１２を形成する。
【００５３】
続いて、図５（ａ）に示すように、Ｎ−型ドリフト層１２の内部表面側にＰ型領域３８をイオン注入法により形成する。
【００５４】
続いて、図５（ｂ）に示すように、半導体基板１の表面上のうち、素子領域２の形成予定領域上に、ゲート絶縁膜１５を形成し、一方、外周領域３の形成予定領域上に、絶縁膜３６を形成する。
【００５５】
このとき、ゲート絶縁膜１５は、少なくともチャネルの形成予定領域上に形成され、絶縁膜３６は、少なくともチャネルの形成予定領域とは異なる領域に形成される。また、絶縁膜３６は、ゲート絶縁膜１５よりも厚くなっており、例えば、ＬＯＣＯＳ法により形成される。また、絶縁膜３６のうち、Ｎ＋型層２０の形成予定領域上に位置する部分３６ａを他の部分よりも薄くする。
【００５６】
続いて、図６（ａ）に示すように、半導体基板１の表面上に、ポリシリコンを成膜した後、パターニングし、さらに、パターニングされたポリシリコンに不純物を導入することで、素子領域２の形成予定領域では、ゲート絶縁膜１５の上に、ゲート電極１６を形成するとともに、外周領域３の形成予定領域では、絶縁膜３６の上にポリシリコン抵抗３４を形成する。
【００５７】
続いて、図６（ｂ）に示すように、ゲート電極１６をマスクとしたイオン注入法により、素子領域２の形成予定領域において、Ｎ−型ドリフト層１２の内部表面側に、Ｐ型ベース領域１３を形成する。    
【００５８】
続いて、図７（ａ）に示すように、イオン注入法により、素子領域２の形成予定領域では、Ｐ型ベース領域１３の内部表面側にＮ＋型エミッタ領域１４を形成するとともに、外周領域３の形成予定領域では、絶縁膜３６のうちの薄い部分３６ａの下側に、Ｎ＋型層２０を形成する。
【００５９】
続いて、図７（ｂ）に示すように、ゲート電極１６の表面上に、ＢＰＳＧ等で構成された層間絶縁膜１７を形成するとともに、ポリシリコン抵抗３４の表面上に、ＢＰＳＧ等で構成された層間絶縁膜３７を形成する。さらに、層間絶縁膜３７に、Ｎ＋型層２０の上側部分や、ポリシリコン抵抗３４の両端部上に、ホールを形成する。
【００６０】
続いて、図８（ａ）に示すように、半導体基板１の表面上に、Ａｌ金属膜を成膜し、パターニングすることにより、Ｐ型ベース領域１３およびＮ＋型エミッタ領域１４と接続されたエミッタ電極１８と、Ｎ＋型層２０およびポリシリコン抵抗３４の一端３４ａと接続された第１逆導通電極１９と、ポリシリコン抵抗３４の他端３４ｂに接続された第２逆導通電極３５とを同時に形成する。
【００６１】
その後、図８（ｂ）に示すように、半導体基板１の裏面側にコレクタ電極２１を形成する。これらの工程を経ることで、図２に示すＩＧＢＴを製造することができる。
【００６２】
次に、本実施形態の主な特徴を説明する。
【００６３】
（１）本実施形態では、図２に示すように、Ｎ＋型層２０とコレクタ電極２１との間にポリシリコン抵抗３４が電気的に接続されている。すなわち、図３に示すように、エミッタ電極１８とコレクタ電極２１との間で、逆導通ダイオード２２とポリシリコン抵抗３４とが直列接続されている。
【００６４】
これにより、ＩＧＢＴに対して電源電圧を逆方向に誤接続した場合にエミッタ−コレクタ間に流れる電流量を、図１９に示すような従来のＩＧＢＴと比較して、低減することができる。
【００６５】
この結果、図１９に示すような従来のＩＧＢＴでは、大電流に耐えられる一部のアプリケーション（電子装置）しか適応できなかったが、本実施形態によれば、適応できるアプリケーションを広げることができる。
【００６６】
また、逆導通ダイオードに接続するワイヤ配線のワイヤ径を、図１９に示すような従来のＩＧＢＴよりも小さくし、ＩＧＢＴ素子に設けるボンディングパッドを小さくすることができる。このため、図１９に示すような従来のＩＧＢＴと比較して、チップサイズを小さくすることができる。
【００６７】
（２）本実施形態では、ポリシリコン抵抗３４が、ＩＧＢＴ素子が形成されている半導体基板１の表面上に形成されている。すなわち、本実施形態では、逆導通ダイオード２２に直列接続されている抵抗器をＩＧＢＴに内蔵している。
【００６８】
ところで、抵抗器として、後述する他の実施形態で説明するように、ＩＧＢＴ素子が形成されている半導体基板１とは別体の抵抗器を用い、この抵抗器をＩＧＢＴに対して外付けすることもできる。しかし、外付けの場合では、ＩＧＢＴ素子とは別に、抵抗器を形成するための材料が必要となる。また、ＩＧＢＴ素子の製造工程とは別に、ＩＧＢＴ素子と抵抗器とを接続する工程が必要となる。
【００６９】
これに対して、本実施形態のように、抵抗器をＩＧＢＴに内蔵した構成とすることで、ＩＧＢＴ素子の製造工程内で、ポリシリコン抵抗３４の形成およびポリシリコン抵抗３４とＮ＋型層２０の接続が可能となる。したがって、外付けの場合と比較して、ポリシリコン抵抗３４を形成するために必要な材料を別途用意する必要が無いため、抵抗器の形成に必要な材料を削減でき、ポリシリコン抵抗３４とＩＧＢＴ素子との接続工程を省略することができる。
【００７０】
特に、本実施形態では、図６（ａ）に示す工程で、ＩＧＢＴのゲート電極１６の形成と同時に、ポリシリコン抵抗３４を形成している。また、図８（ａ）に示す工程で、ポリシリコン抵抗３４とＮ＋型層２０とを接続するための第１逆導通電極１９や、ポリシリコン抵抗３４をコレクタ電極２１と電気的に接続するための第２逆導通電極３５を、エミッタ電極１８と同時に形成している。  
【００７１】
これにより、ゲート電極１６とポリシリコン抵抗３４とを別々に形成する場合や、第１、第２逆導通電極１９、３５とエミッタ電極１８とを別々に形成する場合と比較して、製造工程の数を削減することができる。
【００７２】
（第２実施形態）
図９、１０に、本発明の第２実施形態の第１、２の例におけるＩＧＢＴの平面図を示す。図９、１０は、図１に対応する図であり、図９、１０では、図１と同様の構成部に、図１と同一の符号を付している。
【００７３】
第１実施形態では、図１に示すように、ポリシリコン抵抗３４を、４隅のうちの１カ所にのみ配置する場合を例として説明したが、図９に示すように、４隅のそれぞれに、ポリシリコン抵抗３４を配置することもできる。
【００７４】
例えば、４つのポリシリコン抵抗３４を外周領域３に配置し、第２逆導通電極３５とコレクタ電極２１を電気的に接続させるためのボンディングパッド４１を１つ設ける場合では、第２逆導通電極３５を、第１逆導通電極１９の外周に略四角形の枠状に配置することで、４つのポリシリコン抵抗３４の他端３４ｂを、引き出し配線３５ａにより、１つのボンディングパッド４１と導通させる。また、４つのポリシリコン抵抗３４の一端３４ａを第１逆導通電極１９と電気的に接続させる。
【００７５】
このように、ポリシリコン抵抗３４の数を４つとすることで、抵抗導通時の発熱を分散させることができ、ポリシリコン抵抗３４の数が１つの場合と比較して、ポリシリコン抵抗３４の発熱量を低減させることができる。なお、ポリシリコン抵抗３４の数は、４つに限らず、任意の数に変更することが可能である。
【００７６】
また、図１０に示すように、図９に示すＩＧＢＴに対して、ボンディングパッド４１の数を、ポリシリコン抵抗３４と同じ４つに変更することもできる。このように、ボンディングパッド４１の数を増やすことで、各ポリシリコン抵抗３４の他端３４ｂ同士を導通させるための引き出し配線３５ａ（図９参照）を省略することができる。この結果、チップサイズを、図９に示すＩＧＢＴと比較して、小さくすることができる。
【００７７】
なお、ボンディングパッド４１の数も任意に変更が可能である。ただし、引き出し配線３５ａを省略するという観点から、ボンディングパッド４１の数を、ポリシリコン抵抗３４の数と同じとすることが好ましい。
【００７８】
（第３実施形態）
図１１に、本発明の第３実施形態におけるＩＧＢＴの平面図を示す。また、図１２に図１１中のＢ−Ｂ線断面図を示し、図１３に図１１、１２中のＩＧＢＴの電気回路図を示す。なお、図１１〜１３では、図１〜３に示すＩＧＢＴと同様の構成部には、図１〜３と同一の符号を付している。
【００７９】
本実施形態は、図１〜３に示すＩＧＢＴに対して、ゲート電極１６とＮ＋型層２０との
間に電気的に接続された第１の双方向ツェナーダイオード４２を追加した例である。
【００８０】
図１１に示すように、第１の双方向ツェナーダイオード４２は、例えば、半導体基板１の外周領域３において、ゲート電極用ボンディングパッド３３と、第１逆導通電極１９との間に配置されている。
【００８１】
また、図１２に示すように、第１の双方向ツェナーダイオード４２は、例えば、ポリシリコンで構成されており、絶縁膜３６上に形成されている。そして、第１の双方向ツェナーダイオード４２の上には、層間絶縁膜３７を介して、ゲート引き出し配線４３および第１逆導通電極１９が離間して形成されている。
【００８２】
第１の双方向ツェナーダイオード４２は、その両端のうちの一端４２ａがゲート引き出し配線４３と電気的に接続されており、他端４２ｂが、直接および第１逆導通電極１９を介して、Ｎ＋型層２０と電気的に接続されている。
【００８３】
このように、本実施形態では、図１３に示すように、コレクタ電極２１とゲート電極１６との間に、第１の双方向ツェナーダイオード４２を電気的に接続させている。これにより、コレクタ電圧をツェナーダイオードのブレークダウン電圧でクランプさせることができる。
【００８４】
したがって、第１実施形態で説明したＩＧＢＴでは、Ｐ型ベース領域１３の深さでＩＧＢＴの耐圧が決まっていたのに対して、本実施形態によれば、ＩＧＢＴの耐圧をこのツェナーダイオードで調整することができる。また、コレクタ電極２１に印加された過電圧がトリガとなって起こるラッチアップを回避することができる。
【００８５】
なお、本実施形態では、第１の双方向ツェナーダイオード４２を、半導体基板１の表面上のうち、図１１、１２に示す位置に配置する場合を例として説明したが、コレクタ電極２１とゲート電極１６との間に、第１の双方向ツェナーダイオード４２を電気的に接続させていれば、半導体基板１の表面上の他の位置に配置することもできる。
【００８６】
また、本実施形態では、第１の双方向ツェナーダイオード４２を用いる場合を例として説明したが、コレクタ電圧をクランプさせることができるダイオードであれば、他のダイオードを用いることもできる。
【００８７】
（第４実施形態）
図１４に、本発明の第４実施形態におけるＩＧＢＴの平面図を示す。また、図１５に図１４中のＢ−Ｂ線断面図を示す。図１４、１５では、図１１、１２に示すＩＧＢＴと同様の構成部には、図１１、１２と同一の符号を付している。
【００８８】
第１〜第３実施形態では、第１逆導通電極１９、第２逆導通電極３５をそれぞれ１層電極構造とする場合を例として説明したが、本実施形態のように、第１逆導通電極１９と第２逆導通電極３５とを２層電極構造とすることもできる。
【００８９】
なお、本実施形態は、第３実施形態で説明した図１１〜１３に示す構造のＩＧＢＴに対して、第１逆導通電極１９、第２逆導通電極３５を２層電極構造とした例である。また、第１逆導通電極１９が本発明の第３電極に相当し、第２逆導通電極３５が本発明の第４電極に相当する。
【００９０】
図１５に示すように、第１逆導通電極１９の上に、層間絶縁膜３７を介して、第２逆導通電極３５の一部が形成されており、第１逆導通電極１９が１層目、第２逆導通電極３５が２層目となっている。したがって、図１４に示すように、平面レイアウトでは、第１逆導通電極１９に第２逆導通電極３５が重なり合ったレイアウトとなっている。
【００９１】
このような構造のＩＧＢＴは、第１実施形態で説明したＩＧＢＴの製造工程に対して、第１逆導通電極１９、第２逆導通電極３５の形成工程を変更することで製造される。
【００９２】
例えば、図７（ｂ）に示す工程と、図８（ａ）に示す工程との間に、第１逆導通電極１９を形成する工程と、第１逆導通電極１９上の層間絶縁膜３７を形成する工程を追加する。そして、図８（ａ）に示す工程で、エミッタ電極１８、第２逆導通電極３５を同時に形成する。このようにして、図１４、１５に示すＩＧＢＴを製造することができる。
【００９３】
以上説明したように、第１逆導通電極１９と第２逆導通電極３５とを２層電極構造とすることで、図２や図１２に示すＩＧＢＴと比較して、第１逆導通電極１９および第２逆導通電極３５が形成されている外周領域３を縮小することができる。
【００９４】
なお、本実施形態では、第１逆導通電極１９の上に第２逆導通電極３５が形成されている場合を例として説明したが、その反対に、第２逆導通電極３５の上に第１逆導通電極１９を形成することもできる。  
【００９５】
また、本実施形態では、第３実施形態のＩＧＢＴに対して、第１逆導通電極１９、第２逆導通電極３５を２層電極構造とする場合を例として説明したが、その他の各実施形態のＩＧＢＴにおいても、同様に、第１逆導通電極１９、第２逆導通電極３５を２層電極構造とすることもできる。
【００９６】
（第５実施形態）
図１６に、本発明の第５実施形態におけるＩＧＢＴの平面図を示す。また、図１７に図１１中のＣ−Ｃ線断面図を示し、図１８に図１６、１７中のＩＧＢＴの電気回路図を示す。なお、図１６〜１８では、図１〜３に示すＩＧＢＴや、図１１〜１３に示すＩＧＢＴと同様の構成部には、図１〜３、図１１〜１３と同一の符号を付している。
【００９７】
本実施形態のＩＧＢＴは、第２実施形態と第３実施形態の組み合わせに加えて、ポリシリコン抵抗３４に並列接続された第２の双方向ツェナーダイオードを追加した例である。
【００９８】
すなわち、本実施形態では、図１６に示すように、第３実施形態で説明した図１１に示すＩＧＢＴと同様に、第１の双方向ツェナーダイオード４２が、半導体基板１の外周領域３に配置されている。この第１の双方向ツェナーダイオード４２の構成や配置場所等は、第３実施形態と同様であるため、ここでは説明を省略する。
【００９９】
また、図１６に示すように、第２実施形態で説明した図９に示すＩＧＢＴと同様に、半導体基板１の外周領域３のうちの４隅のそれぞれに、ポリシリコン抵抗３４が配置されている。なお、これらのポリシリコン抵抗３４の１つが、図１７中の右端側に示されている。このポリシリコン抵抗３４は、第２実施形態で説明したものと同様であるため、ここでは説明を省略する。
【０１００】
そして、本実施形態では、図１６に示すように、ポリシリコン抵抗３４同士の間に、第２の双方向ツェナーダイオード５１が配置されている。この第２の双方向ツェナーダイオード５１が本発明のダイオードに相当する。
【０１０１】
第２の双方向ツェナーダイオード５１は、ポリシリコン抵抗３４と連なって配置されており、第２の双方向ツェナーダイオード５１およびポリシリコン抵抗３４は、略四角形の枠形状となっている。
【０１０２】
また、第２の双方向ツェナーダイオード５１は、図１７中左端側に示すように、ポリシリコンにより構成されており、半導体基板１上に絶縁膜３６を介して、形成されている。また、第２の双方向ツェナーダイオード５１の上には、層間絶縁膜３７を介して、第１逆導通電極１９および第２逆導通電極３５が形成されている。
【０１０３】
第１逆導通電極１９は、図１６に示すように、ポリシリコン抵抗３４および第２の双方向ツェナーダイオード５１の内側に、略四角形の枠状に配置されている。一方、第２逆導通電極３５は、図１６に示すように、ポリシリコン抵抗３４および第２の双方向ツェナーダイオード５１の外側に、略四角形の枠状に配置されている。
【０１０４】
第２の双方向ツェナーダイオード５１は、半導体基板１の中心側（図１６、１７の中心側）である一端５１ａが、第１逆導通電極１９と電気的に接続されており、外周側（図１６、１７の端側）である他端５１ｂが、第２逆導通電極３５と電気的に接続されている。      
【０１０５】
なお、ポリシリコン抵抗３４も一端３４ａが第１逆導通電極１９と電気的に接続され、他端３４ｂが第２逆導通電極３５と電気的に接続されている。
【０１０６】
したがって、図１８に示すように、ポリシリコン抵抗３４および逆導通ダイオード２２を介して、エミッタ電極１８とコレクタ電極２１とが電気的に接続されている状態において、第２の双方向ツェナーダイオード５１は、エミッタ電極１８とコレクタ電極２１との間で、ポリシリコン抵抗３４と並列に接続されている。
【０１０７】
また、本実施形態のＩＧＢＴは、第１実施形態で説明した製造方法を、例えば、以下のように変更することで、製造される。すなわち、図６（ａ）に示す工程において、ゲート電極１６およびポリシリコン抵抗３４を形成すると同時に、第２の双方向ツェナーダイオード５１も形成するように変更する。このとき、第１の双方向ツェナーダイオード４２も同時に形成する。  
【０１０８】
以上説明したように、本実施形態では、第２の双方向ツェナーダイオード５１を、ポリシリコン抵抗３４に並列接続させている。
【０１０９】
これにより、ポリシリコン抵抗３４にかかる電圧を一定とすることができ、ポリシリコン抵抗３４に流れる電流を所定の大きさ以下とすることができる。すなわち、大電流が流れることで破壊されないように、ポリシリコン抵抗３４を保護することができる。
【０１１０】
また、コレクタ−エミッタ間において、第２の双方向ツェナーダイオード５１が電気的に接続された状態となることから、第２の双方向ツェナーダイオード５１を有していない第１〜４実施形態で説明したＩＧＢＴと比較して、コレクタ−エミッタ間における逆方向サージ耐量を向上させることができる。
【０１１１】
なお、本実施形態では、第２の双方向ツェナーダイオード５１を用いる場合を例として説明したが、第２の双方向ツェナーダイオード５１の代わりに、単方向ツェナーダイオードを用いることもできる。この場合、ツェナーダイオードのカソードをエミッタ電極１８に、アノードをコレクタ電極２１に電気的に接続する。
【０１１２】
また、ポリシリコン抵抗３４の保護と逆方向サージ耐量の向上の両方を目的として、第２の双方向ツェナーダイオード５１をポリシリコン抵抗３４に並列接続する場合を例として説明した。これに対して、逆方向サージ耐量の向上のみを目的とする場合では、コレクタ−エミッタ間において、第２の双方向ツェナーダイオード５１をポリシリコン抵抗３４、逆導通ダイオード２２と直列に接続させることもできる。
【０１１３】
また、本実施形態では、ツェナーダイオード５１を用いる場合を例として説明したが、逆方向サージ耐量の向上やポリシリコン抵抗３４の保護が可能であるダイオードであれば、他のダイオードを用いることもできる。
【０１１４】
（他の実施形態）
（１）第１実施形態では、図６（ａ）に示す工程で、ゲート電極１６と同時に、ポリシリコン抵抗３４を形成する場合を例として説明したが、ゲート電極１６の形成工程とは、別の工程で形成することもできる。ただし、第１実施形態のように、ゲート電極１６と同時に、ポリシリコン抵抗３４を形成する場合の方が製造工程を簡略化できる点で好ましい。
【０１１５】
（２）第１実施形態では、ゲート絶縁膜１５およびゲート電極１６を形成した後に、Ｐ型ベース領域１３、Ｎ＋型エミッタ領域１４、Ｎ＋型層２０を形成する場合を例として説明したが、ゲート絶縁膜１５およびゲート電極１６を形成する前に、Ｐ型ベース領域１３、Ｎ＋型エミッタ領域１４、Ｎ＋型層２０を形成することもできる。
【０１１６】
（３）上記した各実施形態では、Ｎ＋型層２０とコレクタ電極２１との間に、半導体基板１の表面上に、絶縁膜３６を介して形成されたポリシリコン抵抗３４を接続させる場合を例として説明したが、ＩＧＢＴ素子が形成されている半導体基板１と同一の半導体基板１に形成される抵抗素子、すなわち、ＩＧＢＴに内蔵される抵抗素子であれば、他の抵抗素子を用いることもできる。
【０１１７】
例えば、半導体基板内に形成される拡散抵抗を、ポリシリコン抵抗３４の代わりに用いることもできる。
【０１１８】
また、ＩＧＢＴに内蔵される抵抗素子の代わりに、ＩＧＢＴ素子が形成されている半導体基板１とは、別の半導体基板に形成されている抵抗素子や、一般的な抵抗器を用いて、ＩＧＢＴ素子に外付けすることもできる。
【０１１９】
（４）上記した各実施形態では、プレーナ型のＩＧＢＴに本発明を適用する場合を例として説明したが、トレンチゲート型ＩＧＢＴに本発明を適用することもできる。
【０１２０】
この場合、Ｐ型ベース領域１３に形成されたトレンチの内部にゲート絶縁膜を介してゲート電極が形成され、Ｐ型ベース領域１３の内部表面側に、トレンチに隣接してＮ＋型エミッタ領域１４が形成される。このとき、Ｎ＋型エミッタ領域１４とＮ−型ドリフト層１２との間のうち、トレンチゲートに隣接する部分がチャネル領域となる。
【０１２１】
（５）上記した各実施形態では、Ｐ型ベース領域１３が、Ｎ−型ドリフト層１２の内部に、Ｎ−型ドリフト層１２の表面側にＮ−型ドリフト層１２との接合部が終端するように形成されている場合を例として説明したが、Ｐ型ベース領域１３がＮ−型ドリフト層１２と接合していれば、他の形状とすることもできる。
【０１２２】
（６）上記した各実施形態では、第１導電型をＰ型とし、第２導電型をＮ型とする場合を例として説明したが、その反対に、第１導電型をＮ型とし、第２導電型をＰ型とすることもできる。すなわち、上記した各実施形態のＩＧＢＴにおいて、各導電型を反対の導電型とすることもできる。
【図面の簡単な説明】
【０１２３】
【図１】本発明の第１実施形態におけるＩＧＢＴの平面図である。
【図２】図１中のＡ−Ａ線断面図である。
【図３】図１、２中のＩＧＢＴの電気回路図である。
【図４】図２に示されるＩＧＢＴの製造工程を説明するための断面図である。
【図５】図４に続く製造工程を説明するための断面図である。
【図６】図５に続く製造工程を説明するための断面図である。
【図７】図６に続く製造工程を説明するための断面図である。
【図８】図７に続く製造工程を説明するための断面図である。
【図９】本発明の第２実施形態の第１の例におけるＩＧＢＴの平面図である。
【図１０】本発明の第２実施形態の第２の例におけるＩＧＢＴの平面図である。
【図１１】本発明の第３実施形態におけるＩＧＢＴの平面図である。
【図１２】図１１中のＢ−Ｂ線断面図である。
【図１３】図１１、１２中のＩＧＢＴの電気回路図である。
【図１４】本発明の第４実施形態におけるＩＧＢＴの平面図である。
【図１５】図１４中のＢ−Ｂ線断面図である。
【図１６】本発明の第５実施形態におけるＩＧＢＴの平面図である。
【図１７】図１６中のＣ−Ｃ線断面図である。
【図１８】図１６、１７中のＩＧＢＴの電気回路図である。
【図１９】従来におけるＩＧＢＴの断面図である。
【図２０】従来におけるＩＧＢＴの電気回路図である。
【符号の説明】
【０１２４】
１…半導体基板、２…素子領域、３…外周領域、
１１…Ｐ＋型層、１２…Ｎ−型ドリフト層、１３…Ｐ型ベース領域、
１４…Ｎ＋型エミッタ領域、１５…ゲート絶縁膜、１６…ゲート電極、
１７…層間絶縁膜、１８…エミッタ電極、１９…第１逆導通電極、
２０…Ｎ＋型層、２１…コレクタ電極、２２…逆導通ダイオード、
３１…Ｎ＋型層、３４…ポリシリコン抵抗、３５…第２逆導通電極、
３６…絶縁膜、３７…層間絶縁膜、３８…Ｐ型領域、
４１…ボンディングパッド、４２…第１の双方向ツェナーダイオード、
４３…ゲート引き出し配線、５１…第２の双方向ツェナーダイオード。  
【図１】
2006332182.tif 000003
【図２】
2006332182.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006332182.tif 000009
【図８】
2006332182.tif 000010
【図９】
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【図１０】
2006332182.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2006332182.tif 000016
【図１５】
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【図１６】
2006332182.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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