(57)【要約】      （修正有）【課題】マルチプレクサが接続されるデータ入力部を有するレジスタ素子を備えたメモリ装置を提示する。【解決手段】マルチプレクサ９は、バッファ記憶装置８に接続される。メモリ装置は、マルチプレクサ９の制御入力部９２に接続された制御出力部を有する同期回路を含む。同期回路のクロック信号出力部６２１は、レジスタ素子２０のクロック入力部ＣＬＫに接続される。同期回路はクロック信号を生成し、状態入力部３の信号用の時間プロファイルと、第２クロック入力部４の信号とに基づく該クロック信号を、クロック信号出力部６２１に出力するように、設計される。レジスタ素子２０に格納されるデータワードＴＷＢ＿ＤＡＴＡが第２クロック入力部４のクロック信号ＳＹＳ＿ＣＬＫに同期していることにより、転送中のデータエラーを防止できる。【選択図】図２
2006318457.tif 000002
【特許請求の範囲】
【請求項１】
メモリ装置において、
第１クロック信号（ＴＷＢ＿ＣＬＫ）を供給するための第１クロック入力部（２）と、
第２クロック信号（ＳＹＳ＿ＣＬＫ）を供給するための第２クロック入力部（４）と、
シリアルデータワード（ＴＷＢ＿ＤＡＴＡ）を供給するためのデータ入力部（１）と、
状態信号（ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ）を供給するための状態入力部（３）と、
データ入力部（２１）およびクロック信号入力部（ＣＬＫ）を有し、前記クロック信号入力部（ＣＬＫ）のクロック信号（ＣＬＫ＿ＲＥＣ）に基づいて、データ入力部（２１）においてデータワードを受け取るように設計されている、レジスタ素子（２０）と、
制御入力部（９２）と、第１データ入力部（９３）と、第２データ入力部（９４）と、レジスタ素子（２０）のデータ入力部（２１）に連結されたデータ出力部（９１）とを有し、制御入力部（９２）の信号に基づいて、データ入力部（９３・９４）のうちのいずれかをデータ出力部（９１）に連結するように設計されている、マルチプレクサ素子と、
上記多重化装置素子（９）の各データ入力部（９３・９４）に接続された第１データ出力部（８０１）および第２データ出力部（８５１）を有し、上記第１クロック入力部（２）の信号（ＴＷＢ＿ＣＬＫ）および上記状態入力部（３）の信号（ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ）に基づいて、上記データ入力部（１）のシリアルデータワードを受け取るように、および、パラレルデータワードを上記２つのデータ出力部（８５１・８０１）のうちの１つに出力するように設計されている、バッファ記憶装置（８）と、
上記多重化装置素子（９）の上記制御入力部（９２）に接続された制御出力部と、上記レジスタ素子（２０）の上記クロック信号入力部（ＣＬＫ）に接続されたクロック信号出力部（６２１・６２１ａ）とを有し、上記第２クロック入力部（４）および上記状態入力部（３）に入力部が接続されており、上記状態入力部（３）の上記信号（ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ）と上記第２クロック入力部（４）の上記信号（ＳＹＳ＿ＣＬＫ）との時間プロファイルに基づく上記クロック信号を生成し、前記クロック信号を上記クロック信号出力部（６２１・６２１ａ）に出力するように設計されている、同期回路（５５）とを含むメモリ装置。
【請求項２】
上記同期回路（５５）が制御入力部（６）を有するスイッチ（６２）を含み、前記スイッチの出力部がクロック信号出力部（６１）を構成し、前記スイッチの第１入力部（６２３）が上記状態入力部（３）に接続されており、前記スイッチの第２入力部（６２２）がクロック発振器（７０）に接続されており、前記スイッチは、同期信号（ＳＹＮＣ＿ＭＯＤＥ）に基づいて、前記スイッチの入力部（６２３・６２２）のうちの１つを前記スイッチの出力部に選択的に連結するように設計されている、請求項１に記載のメモリ装置。
【請求項３】
上記同期回路（５５）が、直列接続された２つのフリップフロップを備えて、上記同期信号（ＳＹＮＣ＿ＭＯＤＥ）を出力するための同期装置（６６）を含み、上記フリップフロップのクロック信号入力部は、上記第２クロック信号入力部（４）に接続されており、上記第１フリップフロップのデータ入力部は、上記状態入力部（３）に連結されており、同期装置（６６）の出力部は、同期回路（５５）における上記スイッチ（６２）の制御入力部（６）に連結されている、請求項２に記載のメモリ装置。
【請求項４】
上記同期回路（５５）のクロック発振器（７０）が、上記第２クロック入力部（４）の上記信号（ＳＹＳ＿ＣＬＫ）と、上記状態信号（ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ）のエッジから生じたパルス（ＥＮ＿ＳＴＢ＿ＳＹＮＣ）とに基づくクロックパルスを出力するように設計されたクロックゲート（６３）を含んでいる、請求項２または３に記載のメモリ装置。
【請求項５】
上記同期回路（５５）の制御出力部が、フィードバックフリップフロップ回路（６１）のデータ出力部（Ｑ）に接続されており、前記フィードバックフリップフロップ回路のクロック入力部が上記クロック信号出力部（６２１・６２１ａ）に連結されている、請求項１〜４のいずれか１項に記載のメモリ装置。
【請求項６】
上記バッファ記憶装置（８）が、第１シフトレジスタ（８０）および第２シフトレジスタ（８５）を含み、前記第１シフトレジスタと第２シフトレジスタとの入力部が、上記データ入力部（１）に接続されており、前記第１シフトレジスタと第２シフトレジスタとの出力部が、上記バッファ記憶装置（８）の上記第１データ出力部（８０１）および上記第２データ出力部（８５１）を構成している、請求項１〜５のいずれか１項に記載のメモリ装置。
【請求項７】
上記バッファ記憶装置（８）が、上記シリアルデータワード（ＴＷＢ＿ＤＡＴＡ）を格納するために、上記第１シフトレジスタ（８０）および上記第２シフトレジスタ（８５）を交互に作動するための作動回路（８３、８４、８６）を含んでおり、前記作動回路が、上記第１クロック入力部（２）と上記状態入力部（３）とに連結されている、請求項６に記載のメモリ装置。
【請求項８】
上記バッファ記憶装置（８）が、起動入力部（ＥＮ）を有する第１クロックゲート（８６）と、起動入力部（ＥＮ）を有する第２クロックゲート（８４）とを含み、上記第１クロックゲート（８６）は、上記第１シフトレジスタ（８０）を作動するために、上記第１シフトレジスタ（８０）に接続されており、上記第２クロックゲート（８４）は、上記第２シフトレジスタを作動するために、上記第２シフトレジスタに接続されている、請求項６または７に記載のメモリ装置。
【請求項９】
上記レジスタ素子（２０）が、複数のレジスタ（Ｒ１、Ｒ２、Ｒ３）およびアドレスユニット（ＡＤＲ）を備え、前記アドレスユニットが、上記データワードに基づいて、上記レジスタ（Ｒ１、Ｒ２、Ｒ３）のうちの１つに上記データ入力部（２１）の上記データワードの少なくとも一部を格納するように設計されている、請求項１〜８のいずれか１項に記載のメモリ装置。
【請求項１０】
データが３線式バスを介して上記メモリ装置に供給される、無線チップにおける請求項１〜９のいずれか１項に記載のメモリ装置の使用。
【請求項１１】
２つの出力部を有し、データ入力部においてデータワードを受け取り、前記データワードをパラレルデータワードとして２つの出力部のうちの１つに出力するように設計されている、直列並列変換器（８）と、
上記直列並列変換器（８）の上記出力部に連結されているレジスタ（２０）と、
状態入力部（３）の信号とクロック信号（ＳＹＳ＿ＣＬＫ）との時間プロファイルに応じて、上記直列並列変換器（８）によって出力された上記パラレルデータワードを受け取る上記レジスタを作動するように設計されている、同期回路（５５）とを含む、メモリ装置。
【請求項１２】
上記直列並列変換器（８）が２つのレジスタブロック（８０・８５）を含み、前記２つのレジスタブロックの入力部が上記データ入力部に接続され、前記２つのレジスタブロックが、状態入力部（３）の信号から生じるスイッチングクロック信号によって交互に作動される、請求項１１に記載のメモリ装置。
【請求項１３】
上記同期回路（５５）の上記出力部が、上記レジスタ（２０）を作動するために、上記レジスタのクロック信号入力部に連結されている、請求項１１または１２に記載のメモリ装置。
【請求項１４】
上記直列並列変換器（８）の上記２つの出力部と、上記レジスタ（２０）との間に、制御可能なスイッチ（９）が備えられており、前記スイッチの制御入力部（９２）に、上記同期回路（５５）の上記出力信号から生じた信号が供給される、請求項１１〜１３のいずれか１項に記載のメモリ装置。
【請求項１５】
上記同期回路（５５）が、上記状態入力部（３）の上記信号と上記クロック信号（ＳＹＳ＿ＣＬＫ）から生じた信号とのいずれかを連結するために、上記レジスタ（２０）の上記クロック信号入力部に連結されている、請求項１１〜１４のいずれか１項に記載のメモリ装置。
【請求項１６】
データワードの同期方法であって、
第１クロック信号（ＴＷＢ＿ＣＬＫ）と、状態信号（ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ）と、シリアルデータワード（ＴＷＢ＿ＤＡＴＡ）とを供給する工程と、
パラレルデータワードを格納するためのレジスタ素子（２０）を備える工程と、
上記第１クロック信号（ＴＷＢ＿ＣＬＫ）を用いて、上記シリアルデータワードをバッファに格納する工程と、
第２クロック信号（ＳＹＳ＿ＣＬＫ）が存在するかどうかを決定するための検査を行う工程と、
上記第２クロック信号（ＳＹＳ＿ＣＬＫ）が存在する場合、上記シリアルデータワード（ＴＷＢ＿ＤＡＴＡ）がバッファに格納された後で、前記第２クロック信号に同期したクロックパルス（ＤＡＴＡ＿ＥＮ＿ＳＹＮＣ＿Ｎ）を上記状態信号（ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ）から生成する工程と、
上記同期したクロックパルス（ＤＡＴＡ＿ＥＮ＿ＳＹＮＣ＿Ｎ）に基づいて、上記バッファに格納されたデータワードを上記レジスタ素子（２０）に転送し、または、上記状態信号（ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ）を時間をかけて評価することにより、上記バッファに格納されたデータワードを上記レジスタ素子（２０）に転送する工程を含む方法。
【請求項１７】
上記同期したクロックパルス（ＤＡＴＡ＿ＥＮ＿ＳＹＮＣ＿Ｎ）を生成する工程が、
上記状態信号（ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ）のクロックエッジが生じると、パルス（ＴＷＢ＿ＥＮ＿ＳＴＢ）を生成する工程と、
上記パルス（ＴＷＢ＿ＥＮ＿ＳＴＢ）を上記第２クロック信号（ＳＹＳ＿ＣＬＫ）と同期させる工程と、
上記同期したパルス（ＥＮ＿ＳＴＢ＿ＳＹＮＣ）と、上記状態信号（ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ）のクロックエッジの発生からの時間的なシフトとに基づいて、上記クロックパルスを生成する工程とを含む、請求項１６に記載の方法。
【請求項１８】
上記の供給する工程が、
第１状態および第２状態を有する状態信号（ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ）を供給する工程と、
上記第１クロック信号（ＴＷＢ＿ＣＬＫ）と、複数のデータビットを有する上記シリアルデータワードとを供給し、前記シリアルデータワード（ＴＷＢ＿ＤＡＴＡ）の各データビットが、上記第１クロック信号（ＴＷＢ＿ＣＬＫ）との一定の時間的関係を有している、請求項１６または１７に記載の方法。
【請求項１９】
上記状態信号（ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ）を時間をかけて評価することにより、上記バッファに格納されたデータワードを転送する工程が、
上記バッファに格納されたデータワードをパラレルデータワードに変換する工程と、
上記状態信号（ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ）にクロックエッジが発生すると、上記パラレルデータワードを上記レジスタ素子（２０）に転送する工程とを含む、請求項１６〜１８のいずれか１項に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、メモリ装置と、データワードの同期方法と、３線式バス上においてデータを同期させるためのメモリ装置の使用とに関するものである。
【０００２】
近年の集積化無線チップは、設定可能な多数のパラメータおよび機能を有している。これらのパラメータおよび機能には、特に、無線チップの個々の領域が動作可能であるかどうかを検査する様々な試験機能が含まれている。さらに、無線チップを特に部分的に選択可能なアプリケーションに最適化するために、様々な動作パラメータが設定され得る。これらの様々な機能および設定可能なパラメータは、もはや、個々の制御線を介して作動されるのではなく、むしろ、無線チップが、シリアルインターフェースを介して適切な制御ユニットと通信するのである。この制御ユニットは、ホストとも呼ばれている。
【０００３】
特に有効であることが実証されているシリアルプログラミングインターフェースは、３線を有するシリアルプログラミングインターフェースである。この３線式システムは、３線式バスとも呼ばれている。このバスは、クロック線と、データ線と、起動線またはイネーブル線とを有している。制御チップと無線チップとの間の通信は、制御チップによって制御および駆動されている。プログラミングインターフェースをイネーブル線の信号によって起動した後、制御チップは、クロック線にクロック信号を出力する。同時に、複数のデータビットが、データ線に出力される。ここで、クロック線のクロック信号の各クロックエッジが、常に、データビットのビット期間の中間に現れることが好ましい。信号がイネーブル線に存在している限り、無線チップは、クロック線のクロックエッジごとに複数のデータビットを格納する。イネーブル線の信号は、２つの状態を適切にとることができる。制御チップがシリアルプログラミングインターフェースを介して無線チップにデータを送信するときには常に、第１状態である。
【０００４】
これに関連して、データ線の複数のデータビットは、様々な外部パラメータに依存している。基本的には、これらのデータビットは組み合わされて、「メッセージ」またはデータワードを形成しており、それぞれ、無線チップのメモリのレジスタに格納される。このメッセージが、長さ２４ビットのデータワードになっていることが好ましい。適切には、２４ビットの数が、メッセージの最後にアドレスとして規定されている。これにより、メモリの様々なレジスタを、無線チップ内に直接アドレス指定できる。
【０００５】
図６Ａは、３線バスにおける、クロック線上のクロック信号ＴＷＢ＿ＣＬＫと、データ線上の信号と、イネーブル線上の信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎとを示している。クロック信号ＴＷＢ＿ＣＬＫの立ち上がりクロックエッジが常にデータビットＴＷＢ＿ＤＡＴＡの中間に現れているということが分かる。１９データビットＤ１９〜Ｄ０および４つのアドレスビットＡ０〜Ａ３を含む全メッセージを送信している間、イネーブル線上の信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎは、論理ロー状態「ロー」になり、したがって、データがデータ線上に現れていることが示される。
【０００６】
基本的に、メッセージの長さは、データビットを有する全メッセージを無線チップのレジスタに確実に格納することとは無関係である。
【０００７】
さらに、シリアルインターフェースおよび好ましくは３線バスを介して制御パラメータを送信するための「デジタルＲＦ規格」（ＤｉｇＲＦ）が用いられる。このために用いられる信号は、図６Ａの信号と同様の構造をしている。
【０００８】
ＤｉｇＲＦ規格に基づいて信号を送信する場合、データをメモリから読み出す読出し動作と、書込み動作とは異なっている。図６Ｂおよび図６Ｃから分かるように、読出し動作および書込み動作は、第１ビットによって示される。さらに、データ線上の各ワードのアドレスビットとデータビットとは入れ替えられている。ＤｉｇＲＦ規格の場合、読出し動作と書込み動作とを区別するために、イネーブル線の各信号Ｉ２ＲＦ＿ＤＡＴＡ＿ＥＮ＿Ｎの長さを異なるように生成することもできる。
【０００９】
無線チップへのデータの書込み、または、該チップからのデータの読み出しに用いられるクロック信号ＴＷＢ＿ＣＬＫは、通常、外部クロック発振器によって生成される。したがって、このクロック信号ＴＷＢ＿ＣＬＫは、無線チップによって用いられる、内部で生成されるシステムクロックに対して、非同期的なプロファイルを有している。したがって、データの損失をできる限り避けるために、送信されるデータワードを同期させる必要がある。この場合、少なくともデータが処理される前に、同期させる必要がある。この「同期」という語を、以下では、異なるクロック信号を使用する２つの回路間のデータの受け取りまたは出力であるとする。
【００１０】
近年の無線チップでは、クロックの生成には、内部で用いられるレジスタが部分的に用いられている。したがって、格納用データが、無線チップによって生成されるシステムクロックを用いては今や動作しないレジスタに、供給されるということが起こりうる。
【００１１】
したがって、本発明の目的は、中心点において外部から同期されたデータが供給されるメモリ装置を提示することにある。
【００１２】
さらに、本発明の目的は、簡単な手段を用いてデータを同期できる方法を提示することにある。
【００１３】
これらの目的を、独立請求項１および８の主題によって達成する。
【００１４】
提示した原理に基づいて、メモリ装置は、データ入力部とクロック入力部とを有するレジスタ素子を備えている。このレジスタ素子は、クロック入力部のクロック信号に基づいてレジスタ素子のデータ入力部においてパラレルデータワードを受け取るように設計されている。レジスタ素子のデータ入力部にはマルチプレクサが接続されており、該マルチプレクサは、その制御入力部の信号に応じて、該マルチプレクサの２つのデータ入力部のうちの１つを該マルチプレクサのデータ出力部に結合している。さらに、バッファ記憶装置が設けられており、該バッファ記憶装置は、出力側において２つのデータ出力部に接続されている。このバッファ記憶装置は、メモリ装置の第１クロック入力部とメモリ装置の状態入力部とに位置する信号に基づいて、メモリ装置のデータ入力部のシリアルデータワードを受け取るように、設計されている。受け取られたデータワードは、バッファ記憶装置によって、パラレルデータワードとして２つのデータ出力部のうちの１つから出力される。
【００１５】
バッファ記憶装置により、メモリ装置の第１クロック入力部の外部第１クロック信号と、メモリ装置の第２クロック入力部の他の内部クロック信号とを同期させることができる。さらに、マルチプレクサの制御入力部に接続された制御出力部を有する同期回路について記載する。この同期回路は、レジスタ素子のクロック入力部に接続されたクロック信号入力部を有している。また、この同期回路は、クロック信号出力部にクロック信号を出力するように設計されている。このクロック信号は、状態入力部の信号の時間プロファイルと、第２クロック入力部の信号とから生成される。
【００１６】
状態入力部が監視され、特に、状態信号が同期回路によって評価されることにより、レジスタ素子は、メモリ装置の第２クロック入力部の第２クロック信号と同期して、バッファ記憶装置によってその２つのデータ出力部のうちの１つに出力されるパラレルデータワードを受け取る。状態入力部の信号の時間プロファイルと、特に好ましくは状態入力部の信号のクロックエッジとが、同期回路によって一時的に記憶されることが有効である。このクロックエッジが、本発明にしたがって第２クロック入力部の信号に同期する。結果として、バッファ記憶装置に格納されたデータワードはレジスタ素子と同期して転送され、これにより、不安定な状態、特にデータの損失を防止できる。
【００１７】
さらに、同期回路は、第２クロック入力部の信号が存在しない場合（つまり、第２クロック信号がない場合）、バッファ記憶装置からレジスタ素子にデータワードを転送できる。
【００１８】
本発明の一形態では、同期回路は、出力側においてクロック信号出力部を構成している制御出力部を有する回路を含んでいる。スイッチの第１入力部は状態入力部に接続されており、スイッチの第２入力部はクロック発振器に接続されている。スイッチは、同期信号に基づいて、該スイッチの２つの入力部のうちの１つを該スイッチの出力部に選択的に連結するように設計されている。同期信号は、有効であることにも、第２クロック信号がメモリ装置の第２クロック入力部に供給されているかどうかを示す。この場合であれば、スイッチがクロック発振器を該スイッチの出力部に接続していることが好ましい。これにより、データワードは、第２クロック信号と同期して、バッファ記憶装置からレジスタ素子に確実に転送される。
【００１９】
これに対して、同期信号が、第２クロック入力部に供給される第２クロック信号がないということを示していると、スイッチは第１スイッチング状態となり、状態入力部の信号がクロック信号としてレジスタ素子に供給される。
【００２０】
状態入力部の状態信号を第２クロック入力部の第２クロック信号に同期させるために、本発明の一形態では、直列接続された２つのフリップフロップを備えた同期装置を提示する。これらのフリップフロップのクロック信号入力部は、第２クロック信号入力部に接続されており、第１フリップフロップのデータ入力部は、状態入力部に連結されている。同期装置の出力部は、同期回路におけるスイッチの制御入力部に接続されている。
【００２１】
また、本発明の他の形態では、同期回路のクロック発振器は、第２クロック入力部の信号と状態信号のエッジから生じたパルスとから派生したクロックパルスを出力するように設計されたクロックゲートを、含んでいる。クロックパルスを出力するための他のクロックゲートにより、レジスタ素子は、バッファ記憶装置からデータワードを受け取るために用いられるクロックパルスだけを有することができる。このクロックパルスは、さらに、第２クロック信号と同期している。これにより、レジスタ素子におけるデータの損失および不安定な状態を防止できる。
【００２２】
同期回路の制御出力部がフィードバックフリップフロップ回路を介して同期回路のクロック信号出力部に連結されることが好ましい。この構成は、メモリ装置のマルチプレクサを交互に動作させることにより、該マルチプレクサは第１データ入力部および第２データ入力部を交互に該マルチプレクサの出力部に接続する。切り替えは、レジスタ素子へのデータワードの送信を制御する各クロックパルスがクロック信号出力部に生じると同時に行われる。
【００２３】
本発明の一形態では、バッファ記憶装置は、第１シフトレジスタおよび第２シフトレジスタを含んでいる。これらの入力部は、シリアルデータワードを供給するために、メモリ装置のデータ入力部に接続されている。出力部側では、シフトレジスタの出力部は、バッファ記憶装置の第１データ出力部および第２データ出力部を構成している。これらのシフトレジスタは、シリアルデータワードを格納し、それを第１データ出力部および第２データ出力部に同時に出力することが有効である。したがって、これら２つのシフトレジスタは、直列／並列変換器として機能する。
【００２４】
バッファ記憶装置は、第１シフトレジスタおよび第２シフトレジスタを交互に駆動するための駆動回路を含んでいることが好ましい。この駆動回路は、第１クロック信号を供給するために、第１クロック入力部に連結されており、状態信号を供給するために、状態入力部に連結されている。この駆動回路は、シリアルデータワードを、２つのシフトレジスタのうちの１つの第１データ入力部に交互に格納する。これにより得られる効果は、バッファ記憶装置に格納されたデータワードが、下流のレジスタ素子に格納される前に上書きされないということである。このことは、同期にしばらく時間をかけることができ、この時間の間に他のデータを供給してもよいので、特に好都合である。
【００２５】
この点について、本発明の一形態では、バッファ記憶装置は、駆動入力部を有する第１クロックゲートと、駆動入力部を有する第２クロックゲートとを含んでいる。第１クロックゲートは、第１シフトレジスタに接続されることにより第１シフトレジスタを駆動し、第２クロックゲートは、第２シフトレジスタに接続されることにより第２シフトレジスタを駆動する。これら２つの駆動入力部は、メモリ装置の状態入力部に連結されている。第１クロックゲートと第２クロックゲートとのクロック信号入力部は、第１クロック信号を供給するために第１クロック入力部に接続されている。
【００２６】
データワードの同期方法では、つまり、データワードをレジスタ素子に送信する方法では、第１クロック信号と、状態信号と、シリアルデータワードとを生成する。同様に、このシリアルデータワードを格納するために、レジスタ素子を設ける。次に、シリアルデータワードを、第１クロック信号を用いてバッファに格納し、第２クロック信号が存在するかどうかを決定するための検査を行う。このことは、データの損失が生じていないことを保証するために必要である。第２クロック信号が存在するなら、第２クロック信号に同期したクロックパルスが、状態信号および第２クロック信号から生成される。次に、バッファに格納されたデータワードが、クロックパルスを用いて（好ましくはクロックパルスを用いてレジスタ素子を適切に作動することにより、）レジスタ素子に転送されるか、または、バッファに格納されたデータワードが、時間をかけて状態信号を評価することによりレジスタ素子に転送される。
【００２７】
言い換えると、第２信号が存在するなら、クロックパルスが状態信号からクロック信号と同期して生成され、シリアルデータワードが完全にバッファに格納された後、該シリアルデータワードは、クロックパルスを用いてレジスタ素子に転送される。クロックパルスと第２クロック信号とが同期しているので、バッファに格納されたデータワードも、したがって、第２クロック信号に同期してレジスタ素子に転送される。これにより、データの損失は自動的に防止される。
【００２８】
同期したクロックパルスは、状態信号においてクロックエッジが生じるとパルスが生成されることにより、適切に生成される。このパルスは、該状態信号を用いて第２クロック信号に同期できる。バッファに格納されたデータを転送するためのクロックパルスは、次に、同期したパルスを用いて、状態信号におけるクロックエッジの発生から時間的に推移して、生成される。該時間的推移は、シリアルデータワードが完全にバッファに格納されることを保証するには有効である。
【００２９】
バッファに格納されたデータワードは、直列／並列変換により、レジスタ素子に転送される。したがって、パラレルデータワードは、クロックパルスが生じると同時に、レジスタ素子に完全に転送される。パラレルデータワードは、アドレス部分およびデータ部分を含んでいることが好ましい。このアドレス部分を用いて、レジスタ素子内のレジスタをアドレス指定し、続いて、このレジスタを用いてデータ部分を格納する。
【００３０】
第２クロック信号が存在しない場合、状態信号においてクロックエッジが発生すると、パラレルデータワードがレジスタ素子に転送される。便宜上、パラレルデータワードを、このクロックエッジの発生がわずかに遅延した後にしか転送しないようにすることもできる。これにより、バッファに格納された全てのデータがレジスタ素子に転送され、データエラーは生じなくなる。
【００３１】
以下では、本発明を、図面を参照しながら複数の実施形態を用いて詳述する。
【００３２】
図１は、本発明の一実施形態を示す図である。
【００３３】
図２は、図１に示した実施形態の細部を示す図である。
【００３４】
図３は、様々な信号を用いて同期操作を説明する信号タイミング図を示している。
【００３５】
図４は、様々な信号を用いて記憶操作を示す信号タイミング図である。
【００３６】
図５は、本発明の方法の一実施形態を示す図である。
【００３７】
図６Ａ〜図６Ｃは、３線式バスの信号を示すための複数の信号タイミング図を示している。
【００３８】
図１は、本発明のメモリ装置の一実施形態を示している。該メモリ装置は、無線信号を送信するための集積回路を含む無線チップ（ここでは詳細を示していない）の一部である。メモリ装置は、様々な動作パラメータおよび設定可能なパラメータを記憶するためのものである。これらのパラメータは、高周波集積回路の個々の回路素子によって評価される。メモリ装置に格納されたパラメータは、高周波集積チップの様々な機能をアドレス指定し、該機能を駆動するために用いられる。該機能は、例えば、信号品質を試験するために、または、様々な動作モードを試験するために、特別な試験機能を含んでいてもよい。他の領域は、例えばユーザーが特定用途向けデータを格納するために用いることのできる利用者レジスタとして示されている。これにより、高周波集積チップは非常にフレキシブルになり、多種多様な用途に用いられる。
【００３９】
図１に示したメモリ装置は、アドレス回路ＡＤＲと複数の並列レジスタＲ１、Ｒ２、および、Ｒ３とを有するレジスタ素子２０を示している。このレジスタ素子２０は、パラレルデータワードが供給されるデータ入力部２１を有している。並列に供給されるこのデータワードは、３つのレジスタＲ１、Ｒ２、または、Ｒ３のうちの１つのアドレスを格納している複数の「アドレスビット」を含んでいる。これらのアドレスビットを、アドレスユニットＡＤＲが評価する。さらに、このデータワードは、アドレスユニットＡＤＲによって選択されたレジスタＲ１、Ｒ２、または、Ｒ３に格納されている複数のデータビットを含んでいる。個々のレジスタのこれらのデータ内容は、無線チップの回路素子（詳細は図示せず）によって読み出される。
【００４０】
データ入力部２１に供給されたデータワードは、クロック信号入力部ＣＬＫに供給されたクロック信号のクロックエッジが立ち上がると同時に受け取られる。したがって、データ入力部２１のデータワードは、アドレスユニットＡＤＲのクロック信号入力部ＣＬＫのクロックパルスと並行して評価され、レジスタ素子Ｒ１、Ｒ２、または、Ｒ３のうちの１つに格納される。
【００４１】
レジスタ素子２０への送信およびその後の信号処理は、無線チップ内で生成されるシステムクロックによって行われる。このシステムクロックの周波数および位相は、外部において用いられるクロックのそれらと異なっていてもよい。これについては、外部クロック信号と内部で用いられるクロック信号との非同期性について述べる。レジスタ素子２０内の個々のレジスタＲ１、Ｒ２、および、Ｒ３をプログラムするために、「３線式バス」が基準として確立されている。この３線式バスは、個々のデータビットが直列に送信されるデータ線、を含んでいる。複数のデータビットは、データワードまたは「メッセージ」を形成するために、組み合わされる。データワードは、信号の形式で「イネーブル線」に送信される。さらに、データワードの各データビットは、クロック信号のクロックエッジが生じると同時に、３線式バスの第３線に送信される。３線式バスの第３線のクロック信号が、内部で用いられるシステムクロックと同期していない場合が多いので、個々のデータビットまたはデータワードを内部で用いられるシステムクロックに同期させる必要がある。
【００４２】
このために、メモリ装置は、データワードＴＷＢ＿ＤＡＴＡを供給するための第１入力部１を有するバッファ記憶装置８を含んでいる。入力部１におけるデータワードＴＷＢ＿ＤＡＴＡの個々のデータビットは、直列に読み出される。このために、バッファ記憶装置８は、外部クロック信号ＴＷＢ＿ＣＬＫを供給するためのクロック信号入力部２を含んでいる。他の入力部３には、データワードＴＷＢ＿ＤＡＴＡがデータ線に送信されているかどうかを示す状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎが、供給される。
【００４３】
バッファ記憶装置８は、その入力部の、外部から供給されるデータワードＴＷＢ＿ＤＡＴＡを、クロック信号入力部２の外部クロック信号ＴＷＢ＿ＣＬＫを用いて読み込む。バッファ記憶装置８の出力部は、マルチプレクサユニット９に接続されている。このマルチプレクサユニット９の出力部９１は、レジスタ素子２０のデータ入力部２１に接続されている。マルチプレクサユニット９は、さらに、制御入力部９２を含んでいる。この制御入力部は、マルチプレクサユニットに供給される信号を有している。マルチプレクサユニット９は、この信号を用いて、該マルチプレクサユニットの２つの入力部のうちの１つを選択し、選択された１つの入力部を該ユニットの出力部９１に接続することができる。この形態では、バッファ記憶装置８は、直列に読み込まれているデータワードをパラレルデータワードに変換し、このデータワードを該バッファ記憶装置の出力部に出力する。
【００４４】
同期させるために、同期回路が設けられている。この同期回路は、同期装置６６を含み、その入力部は、状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ用の状態入力部３と、内部クロック信号ＳＹＳ＿ＣＬＫ用の第２クロック入力部４とに接続されている。同期装置６６は、直列接続された２つのフリップフロップ回路を含んでいる。これらのフリップフロップ回路は、状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎを、内部で用いられるシステムクロックに同期させるために用いられる。この場合、ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎは、第１フリップフロップのデータ入力部に供給され、ＳＹＳ＿ＣＬＫはクロック信号として用いられる。
【００４５】
さらに、同期装置６６は、内部クロック信号ＳＹＳ＿ＣＬＫが存在しているかどうかを検査するためにも用いられる。このために、同期装置６６は、適切なスイッチング信号ＳＹＮＣ＿Ｍｏｄｅを出力する。システムクロックが実行中であれば、このスイッチング信号の状態は、例えば「ハイ」状態から「ロー」状態に変わる。これにより、データワードを、内部で用いられるクロック信号ＳＹＳ＿ＣＬＫに同期させてレジスタ素子に転送する必要があることが示される。
【００４６】
さらに、状態入力部３に接続された第１入力部と、第２クロック入力部に接続された第２入力部とを有するパルス発生器７０が、設けられている。このクロック発振器７０は、状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎのエッジが立ち上がると、所定の長さのパルスを生成する。これにより、該パルスは、第２クロック信号ＳＹＳ＿ＣＬＫに同期できるようなると同時に、直列接続された他の２つのフリップフロップを用いて、第２クロック信号ＳＹＳ＿ＣＬＫに同期する。
【００４７】
パルス発生器７０および同期装置６６に入力部が接続されている制御回路６０は、様々な信号を評価し、該制御回路の出力部６２１ａのクロック信号を規定時間に生成する。該出力部６２１ａのクロック信号は、レジスタ素子２０のデータ入力部２１にデータワードが供給されるとすぐに生成される。このデータワードは、次に、レジスタ素子２０から適切なレジスタＲ１、Ｒ２、または、Ｒ３に転送される。
【００４８】
第２クロック信号ＳＹＳ＿ＣＬＫが非稼動状態であれば、このことを同期装置６６が制御回路６０に通知する。この場合、制御回路６０は、状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎからクロック信号を生成し、該クロック信号をレジスタ素子２０に出力する。これにより、レジスタ素子２０は、第２信号を用いなくても該レジスタ素子のデータ入力部２１に供給されたデータワードを受け取ることができる。
【００４９】
図２は、様々なクロック信号と、バッファ記憶装置８と、制御回路６０とを有する特定の実施形態を示している。同じ動作または機能を有する素子には、同じ参照符号を付している。この場合、バッファ記憶装置８は、パラレルデータワードを出力するように設計された２つのシフトレジスタ８０・８５を備えている。該シフトレジスタの出力部８０１・８５１は、スイッチ９の入力部９３・９４に接続されている。
【００５０】
シフトレジスタ８０・８５のデータ入力部８０２・８５２は、シリアルデータワードＴＷＢ＿ＤＡＴＡを供給するためのデータ入力部１に接続されている。該シフトレジスタのクロック入力部ＣＬＫは、クロックゲート８６・８４に接続されている。２つのクロックゲート８６・８４のクロック信号入力部ＣＬＫは、外部クロック信号ＴＷＢ＿ＣＬＫを供給するための第１クロック信号入力部２に接続されている。さらに、クロックゲート８６・８４は、起動入力部ＥＮを有している。この起動入力部が各クロックゲートを起動することにより、クロック信号入力部ＣＬＫのクロック信号がその出力部ｇＣＬＫに出力される。
【００５１】
これら２つのクロックゲート８６・８４は交互に駆動される。このために、起動入力部ＥＮの上流には、それぞれ、論理ＡＮＤゲート８３が接続されている。論理ＡＮＤゲート８３の第１入力部は、状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ用の状態入力部３に接続されている。クロックゲート８６の論理ＡＮＤゲート８３の第１入力部は、インバータ１を介して、初めに第２クロックゲート８４の論理ＡＮＤゲート８３の第１入力部に接続されており、第２に、フリップフロップ８２のデータ出力部Ｑに接続されている。このフリップフロップ８２は、フィードバックフリップフロップである。反転したデータ出力Ｑ´は、該フリップフロップのデータ入力部にフィードバックされる。該フリップフロップは、クロック信号として、そのクロック入力部において状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎを受け取る。
【００５２】
この回路によって、状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎの各クロックエッジが立ち上がると、２つのクロックゲート８６・８４が交互に駆動される。状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎのエッジが立ち下がった後でデータ入力部１に供給されたシリアルデータワードＴＷＢ＿ＤＡＴＡは、外部クロック信号ＴＷＢ＿ＣＬＫを用いて、選択された各シフトレジスタ８０または８５に読み込まれる。シフトレジスタ８０の出力部８０１またはシフトレジスタ８５の出力部８５１は、ｎ個のデータビットおよびｋ個のアドレスビットを含む各パラレルデータワードを生成する。これらのビットは切り替えスイッチ９に供給される。
【００５３】
第２クロックゲートを有する第２シフトレジスタが、同期に十分な時間をとるために必要である。これにより、シリアルデータワードをレジスタ素子２０に確実に送信できる。（明らかに時間を要するが）同期動作中に他のデータワードをデータ入力部１に供給すると、他のワードは、選択された第２シフトレジスタに書き込まれる。
【００５４】
同期させるために、および特に、データワードをレジスタ素子２０に転送するために、制御回路入力部６に制御信号ＳＹＮＣ＿ＭＯＤＥを供給する。この制御信号は、同期装置６６から生成され、第２クロック信号ＳＹＳ＿ＣＬＫが存在するかどうか、およびそれゆえに、レジスタ素子２０が第２クロック信号に同期してプログラムされるかどうかを示す。この場合、制御回路入力部６は、同時に、スイッチ６２の制御入力部でもある。このスイッチ６２は、第１入力部６２３および第２信号入力部６２２を含んでいる。このスイッチの出力部は、レジスタ素子２０のクロック入力部ＣＬＫに接続されている。
【００５５】
さらに、スイッチ６２の出力部６２１は、フィードバックフリップフロップ６１のクロック信号入力部に接続されている。このフィードバックフリップフロップ６１のデータ出力Ｑは、スイッチ９の２つの入力部９３または９４のうちの１つを選択するために、スイッチ９の制御入力部９２に接続されている。フィードバックフリップフロップ６１は、そのデータ出力Ｑを、スイッチ６２の出力部６２１の各クロック信号に対して反転し、２つの入力部９３・９４のうちの１つをスイッチ９の出力部９１に交互に連結する。
【００５６】
スイッチ６２の第１入力部６２３は、状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ用の状態入力部３に接続されている。第２クロック信号がなければ、制御信号ＳＹＮＣ＿Ｍｏｄｅがスイッチ６２を切り替える。これにより、レジスタ素子２０のクロック入力部ＣＬＫはクロックとして状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎを受信する。データ入力部１に供給されたシリアルデータワードＴＷＢ＿ＤＡＴＡの末端部を示すクロックエッジが立ち上がると同時に、このシリアルデータワードはレジスタ素子に転送される。
【００５７】
スイッチ６２の第２入力部６２２は、クロックゲート６３の出力部に接続されている。クロックゲート６３のクロック入力部ＣＬＫには、第２クロック信号入力部４の第２クロック信号ＳＹＳ＿ＣＬＫが供給される。クロックゲート６３は、さらに、論理ＡＮＤゲート６４の出力部に接続されている起動入力部ＥＮを有している。論理ＡＮＤゲート６４の第１入力部は、同期されたパルスＥＮ＿ＳＴＢ＿ＳＹＮＣをパルス発生器７０から供給するために、パルス入力部５に接続されている。この論理ＡＮＤゲートの第２入力部は、フリップフロップ６５の反転されたデータ出力部に接続されている。フリップフロップ６５のデータ入力部は、パルス出力部５に接続されており、クロック信号入力部は第２クロック信号入力部４に接続されている。
【００５８】
パルス発生器７０は、直列接続された２つのフリップフロップを用いて、同期されたパルス信号ＥＮ＿ＳＴＢ＿ＳＹＮＣを生成する。このパルス信号は、クロックゲート６３を起動するために用いられる。この場合、フリップフロップ６５および論理ＡＮＤゲート６４を用いて、クロックゲート６３が第２クロック信号ＳＹＳ＿ＣＬＫからスイッチ６２の入力部６２２に単一のクロックパルスを常に確実に出力できる。
【００５９】
図３は、同期信号を有するデータワードのプログラムの列に関する様々な信号を示している。状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎと、信号ＳＹＮＣ＿Ｍｏｄｅを生成するために用いられる同期された状態信号ＤＡＴＡ＿ＥＮ＿ＳＹＮＣ＿Ｎとの間の２つのクロック信号の時間間隔がはっきりとわかる。時間的ずれは、同期装置６６によって、直列接続された２つのフリップフロップを用いて評価することにより生じる。データワードの終端も同時に示す状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎのクロックエッジが立ち上がると、それに応じて、２つ分のクロックエッジの長さを有するパルス信号が生じる。
【００６０】
このパルス信号ＴＷＢ＿ＥＮ＿ＳＴＢは、第２クロック信号ＳＹＳ＿ＣＬＫに同期している必要はない。該パルス信号は、同様に、直列接続された２つのフリップフロップを用いて同期され、同期されたパルス信号ＥＮ＿ＳＴＢ＿ＳＹＮＣとなる。この同期は、発生器回路７０によって行われる。
【００６１】
図４は、上記の様々な信号を用いて、プログラムするための他の列を示している。時間Ａでは、状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎは論理ロー状態から論理ハイ状態に変化し、データワードの終端を示している。同時に、パルスＴＷＢ＿ＥＮ＿ＳＴＢが生成される。このパルスは、第２クロック信号ＳＹＳ＿ＣＬＫに同期できるような十分な長さを有している。発生器回路７０および同期装置６６では、状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎおよびパルス信号ＴＷＢ＿ＥＮ＿ＳＴＢは、第２クロック信号ＳＹＳ＿ＣＬＫに同期される。同期された２つの信号ＤＡＴＡ＿ＥＮ＿ＳＹＮＣ＿ＮおよびＥＮ＿ＳＴＢ＿ＳＹＮＣは、時間Ａ後の２つのクロックサイクルを論理ハイ状態に変える。
【００６２】
同時に、フリップフロップ８２のデータ出力部Ｑの信号は、時間Ａにおいて論理ローレベルから論理ハイレベルに変わる。これにより、補助記憶装置８で用いるシフトレジスタを変更し、以前は用いられていなかったシフトレジスタが起動することにより、他のデータワードが格納される。
【００６３】
同期されたパルス信号ＥＮ＿ＳＴＢ＿ＳＹＮＣは、フリップフロップ６５のデータ入力部Ｄに供給される。これにより、フリップフロップ６５の反転出力部Ｑ´が論理ハイレベルに変わる。これにより、クロックゲート６３が起動し、時間Ｂにおいて、単一のクロックエッジを選択スイッチ６２に送ることができる。このクロックエッジは、レジスタ素子２０のデータ入力部２１に供給されたデータワードを該レジスタ素子に転送するために用いられる。
【００６４】
スイッチ６２を用いて状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎから第２クロック信号ＳＹＳ＿ＣＬＫに変える時間が重要である。なぜなら、第２クロックゲート６３が現時点では確実に透過的ではないということが、必要だからである。そうでなければ、クロック信号がスイッチ６２の入力部６２２に供給されてしまい、これにより、レジスタ素子２０の応答が誤ったものになる。このことは、ＤｉｇＲＦ規格に基づいた信号用のメモリ装置を用いる場合に、特に必要である。
【００６５】
状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿ＮがＤｉｇＲＦ規格によって読出しアクセスする場合に論理ロー状態を有している、最も短い長さは、５クロックサイクルである。この５クロックサイクルは、図６Ｃからわかるように、書込みビットＷまたは読み出しビットＲおよび４つの続くアドレスビットＡ３、…、Ａ０からなっている。状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎを第２クロック信号ＳＹＳ＿ＣＬＫに同期させて、同期した状態信号ＤＡＴＡ＿ＥＮ＿ＳＹＮＣ＿Ｎを生成することを、無事に行うことができるので、第２クロック信号ＳＹＳ＿ＣＬＫのクロックサイクルを少なくとも３つ待つ必要がある。同期された信号を読み出すにも、他のクロックサイクルが必要である。つまり、状態信号ＤＡＴＡ＿ＥＮ＿ＳＹＮＣ＿Ｎのエッジが生じた後、スイッチ６２を４つのクロックサイクルに切り替えることができる。次に、クロックゲート６３を介してプログラム信号ＣＬＫ＿ＲＥＣが通過してしまう前に、安全に確保されたクロックサイクルも残る。しかしながら基本的には、アドレスビットおよびデータビットの数は確定されていない。第２クロック信号ＳＹＳ＿ＣＬＫを遮断する方がより簡単である。なぜなら、設計上、データワードがレジスタ素子２０に転送された後、しばらくの間、これ以上のクロック信号を供給できないからである。したがって、危険を全く生じさせずに、状態信号ＤＡＴＡ＿ＥＮ＿ＳＹＮＣ＿Ｎに戻すことができる。
【００６６】
プログラム信号ＣＬＫ＿ＲＥＣを生成すると得られる他の効果は、フリップフロップ６１が切り替わることにより、切り替わった後のもう一方のシフトレジスタ８０または８５のデータおよびアドレスがレジスタ素子２０のデータ入力部２１に供給されるということである。本発明により、可能ならいつでも、外部から供給されたデータワードを第２クロック信号に同期させてレジスタ素子２０に格納できる。つまり、個々のデータビットをさらに同期させなくても、外部データワードを他の回路素子によって用いることができる。したがって、同期は、中央位置において行われる。同時に、第２クロック信号が用いられない場合、状態信号ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎの第２クロックエッジごとにデータワードを各レジスタ素子２０に確実に転送しつづける。このことは特に、この状態信号がデータ線にデータが存在するかどうかを示すので、有効である。
【００６７】
図５は、本発明の方法の一実施形態を示している。図の工程Ｓ１では、第１クロック信号と、状態信号と、シリアルデータワードとを供給する。この状態信号には、第１状態および第２状態がある。データビットが送信されているときはいつでも、第１状態である。それ以外が第２状態である。さらに、シリアルデータワードを格納するためのレジスタ素子を設ける。
【００６８】
工程Ｓ２では、第１クロック信号を用いて、シリアルデータワードをバッファに格納する。このバッファへの格納を、シフトレジスタにおいて行うことが好ましい。それに代わるものとして、シリアルデータワードをパラレルデータワードに変換し、このパラレルデータワードを有することにより、続いてレジスタ素子に転送することも、考えられる。
【００６９】
次に、工程Ｓ３では、第２クロック信号が存在するかどうかを決定するための検査を行う。該第２クロック信号が存在すれば、格納されたデータワードを該第２クロック信号に同期させ、該データワードをクロック信号に同期させてレジスタ素子に転送することが有効である。その結果、転送中にデータが損失したり、データエラーが生じることはない。第２クロック信号が存在しなければ、それに応じて状態信号を適切に用いることができる。
【００７０】
第２クロック信号が存在すれば、工程Ｓ４では、状態信号からパルスが生じ、このパルスは第２クロック信号に同期する。状態信号にクロックエッジが発生するときに、パルスが生じることが好ましい。次に、工程Ｓ５では、このようにして生成されたパルスが第２クロック信号に同期し、同期したパルスを用いて、および、状態信号においてクロックエッジが生じたことによる時間的ずれにより、クロックパルスが生じる。
【００７１】
バッファに格納されたデータワードを、このクロックパルスに応じてレジスタ素子に転送する。
【００７２】
第２クロック信号が存在しない場合、工程Ｓ６では、バッファに格納されたデータワードを、状態信号を用いてレジスタ素子に転送する。このことは、時間をかけて状態信号を評価することにより行われる。このことは、好ましくはクロックエッジが状態信号において発生するか、または、状態信号において発生したこのクロックエッジに対するずれが生じたときに、パラレルデータワードをレジスタ素子に転送する状態信号を、時間をかけて評価することにより行われる。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施形態を示す図である。
【図２】図１に示した実施形態の細部を示す図である。
【図３】様々な信号を用いて同期操作を説明する信号タイミング図を示している。
【図４】様々な信号を用いて記憶操作を示す信号タイミング図である。
【図５】本発明の方法の一実施形態を示す図である。
【図６Ａ】３線式バスの信号を示すための複数の信号タイミング図を示している。
【図６Ｂ】３線式バスの信号を示すための複数の信号タイミング図を示している。
【図６Ｃ】３線式バスの信号を示すための複数の信号タイミング図を示している。
【符号の説明】
【００７４】
１          データ入力部
２          第１クロック入力部
３          状態入力部
４          第２クロック入力部
５          パルス入力部
６          制御入力部
８          記憶装置
９          スイッチ、多重化装置
２０        レジスタ素子
２１        データ入力部
６０        制御回路
６１        フリップフロップ
６２        スイッチング機器
６３        クロックゲート
６４        論理ＡＮＤゲート
６５        フリップフロップ
６６        同期装置
７０        パルス発生器
８０、８５  シフトレジスタ
８１        インバータ
８２        フリップフロップ
８３        論理ＡＮＤゲート
８４、８６  クロックゲート
９１        信号出力部
９２        制御入力部
９３，９４  データ入力部
６２２、６２３    信号入力部
６２１            信号出力部
８０１、８５１    データ出力部
８０２、８５２    データ入力部
ＥＮ              起動入力部
ＣＬＫ            クロック入力部
Ｑ、Ｑ´          データ出力部
Ｄ                データ入力部
ＴＷＢ＿ＤＡＴＡ  シリアルデータワード
ＴＷＢ＿ＣＬＫ    第１クロック信号
ＴＷＢ＿ＤＡＴＡ＿ＥＮ＿Ｎ    状態信号
ＳＹＳ＿ＣＬＫ                第２クロック信号
ＥＮ＿ＳＴＢ＿ＳＹＮＣ        同期したクロックパルス
ＳＹＮＣ＿ＭＯＤＥ            制御信号
ＤＡＴＡ＿ＥＮ＿ＳＹＮＣ＿Ｎ  同期した状態信号
【図１】
2006318457.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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