(57)【要約】【課題】 偽輪郭を抑制しつつも低消費電力にてコントラストの向上を図ることが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。【解決手段】１フィールドの表示期間内の複数のサブフィールド各々の内の先頭のサブフィールドにおいてのみで全放電セルを一斉に初期化した後、いずれか１のサブフィールドにおいて表示画素データに応じて放電セルを発光セル又は非発光セルに設定しつつ、各サブフィールドにおいて発光セルのみをそのサブフィールドの重み付けに対応した発光期間に亘り発光させる。この際、入力映像信号の平均輝度レベルに応じて各サブフィールド毎の上記発光期間の設定を行う。     【選択図】  図１６
2006003912.tif 000002
【特許請求の範囲】
【請求項１】
走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
１フィールドの表示期間内の複数のサブフィールド各々の内の先頭のサブフィールドにおいてのみで全放電セルを一斉に初期化するリセット行程と、
前記１フィールドの表示期間内のいずれか１の前記サブフィールドにおいて表示画素データに応じて前記放電セルを発光セル又は非発光セルに設定する画素データ書込行程と、
前記サブフィールド各々において前記発光セルのみを前記サブフィールドの重み付けに対応した発光期間だけ発光させる維持発光行程と、
入力映像信号に基づく平均輝度レベルに応じて前記サブフィールド各々において前記発光セルを発光させるべき前記発光期間を夫々設定する発光期間設定行程と、を有することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記リセット行程では、全ての前記放電セルを一斉に放電せしめて壁電荷を形成させることにより全ての前記放電セルを前記発光セルに初期化し、
前記画素データ書込行程では、前記１のサブフィールドにて前記壁電荷を前記表示画素データに応じて選択的に消去する消去アドレス放電が生起され、
前記維持発光行程では、前記先頭のサブフィールドから前記１のサブフィールドの直前のサブフィールドまでの各サブフィールドにおいて連続して前記放電セルを発光させることにより階調表示を行うことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記入力映像信号の信号レベルを非線形特性にて変換することにより非線形特性の補正が為された補正画素データを生成し、前記補正画素データに基づき前記平均輝度レベルを算出することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記１フィールドの表示期間内での最後尾の前記サブフィールドにおいてのみで全ての前記放電セルに対して壁電荷の消去を行う消去行程を更に含むことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記１フィールドの表示期間内に配列されたＮ個の前記サブフィールドの内の一連のｎ個（ｎ：０〜Ｎ）のサブフィールド各々における前記維持発光行程において前記発光セルを発光させることにより（Ｎ＋１）階調表示を行うことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記１フィールドの表示期間内には、前記発光期間が互いに異なる少なくとも２つのサブフィールドが含まれていることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記発光期間が異なる複数の輝度モードが予め設定され、前記発光期間設定行程では前記平均輝度レベルに応じて複数の前記輝度モードのいずれか１を選択することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動方法に関する。
【背景技術】
【０００２】
かかるマトリクス表示方式のディスプレイパネルの一つとしてＡＣ（交流放電）型のＰＤＰが知られている。
【０００３】
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と直交して配列されておりかつ一対にて１走査ラインを形成する複数の行電極対とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００４】
ここで、かかるＰＤＰに対して中間調表示を実施させる方法の一つとして、１フィールド期間を、Ｎビットの画素データの各ビット桁の重み付けに対応した時間だけ発光するＮ個のサブフィールドに分割して表示する、いわゆるサブフィールド法が提案された（例えば特許文献１参照）。
【０００５】
図１は、かかるサブフィールド法による１フィールド期間中での発光駆動フォーマットを示す図である。
【０００６】
図１に示される一例においては、供給される画素データが６ビットの場合を想定し、１フィールドの期間をＳＦ１、ＳＦ２...、ＳＦ６なる６個のサブフィールドに分割して発光駆動を行う。これら６個のサブフィールドによる発光を１通り実行することにより、１フィールド分の画像に対する６４階調表現が可能となるのである。
【０００７】
各サブフィールドは、一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、及び維持発光行程Ｉｃにて構成される。一斉リセット行程Ｒｃでは、上記ＰＤＰの全放電セルを一斉に放電励起（リセット放電）せしめることにより、全放電セル内に一様に壁電荷を形成させる。次の画素データ書込行程Ｗｃでは、各放電セル毎に、画素データに応じた選択的な消去放電を励起せしめる。この際、かかる消去放電が実施された放電セル内の壁電荷は消滅して"非発光セル"となる。一方、消去放電が実施されなかった放電セルは壁電荷が残留したままとなっているので"発光セル"となる。維持発光行程Ｉｃでは、上記発光セルに対してのみ各サブフィールドの重み付けに対応した時間だけ放電発光状態を継続させる。これにより、各サブフィールドＳＦ１〜ＳＦ６では、順に１：２：４：８：１６：３２なる発光期間比にて維持発光が行われるのである。
【０００８】
ここで、上記画素データ書込行程Ｗｃにおいて、上述した如き各放電セル内に形成されている壁電荷を選択的に消去せしめるという選択消去アドレス法を採用した場合には、各サブフィールドの先頭部において図１の斜線部にて示される一斉リセット行程Ｒｃを実施することが必須となる。
【０００９】
ところが、かかる一斉リセット行程Ｒｃにて全放電セルに対して実施されるリセット放電は、比較的強い放電、すなわち輝度レベルの高い発光を伴うものである。よって、図１の斜線にて示される６箇所にて、画素データとは何等関与しない発光が起こるので、画像のコントラストを低下させてしまうという問題があった。
【００１０】
又、図１に示されるが如き駆動形態では、例えば輝度レベル３１の発光を行う放電セルと、輝度レベル３２の発光を行う放電セルとの発光パターンは互いに反転、すなわち、一方が発光している間は他方が非発光状態にあるので、両放電セルの境界上に偽輪郭が発生するという問題が生じる。
【００１１】
更に、現在、かかるＰＤＰを製品化するにあたり、低消費電力を実現することが一般的な課題となっている。
【特許文献１】特開平４−１９５０８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記の問題を解決するためになされたものであり、偽輪郭を抑制しつつも低消費電力にてコントラストの向上を図ることが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、１フィールドの表示期間内の複数のサブフィールド各々の内の先頭のサブフィールドにおいてのみで全放電セルを一斉に初期化するリセット行程と、前記１フィールドの表示期間内のいずれか１の前記サブフィールドにおいて表示画素データに応じて前記放電セルを発光セル又は非発光セルに設定する画素データ書込行程と、前記サブフィールド各々において前記発光セルのみを前記サブフィールドの重み付けに対応した発光期間だけ発光させる維持発光行程と、入力映像信号に基づく平均輝度レベルに応じて前記サブフィールド各々において前記発光セルを発光させるべき前記発光期間を夫々設定する発光期間設定行程と、を有する。
【発明を実施するための最良の形態】
【００１４】
１フィールドの表示期間内の複数のサブフィールド各々の内の先頭のサブフィールドにおいてのみで全放電セルを一斉に初期化した後、いずれか１のサブフィールドにおいて表示画素データに応じて放電セルを発光セル又は非発光セルに設定しつつ、各サブフィールドにおいて発光セルのみをそのサブフィールドの重み付けに対応した発光期間に亘り発光させる。この際、入力映像信号の平均輝度レベルに応じて各サブフィールド毎の上記発光期間の設定を行う。
【実施例】
【００１５】
以下、本発明の実施例を図を参照しつつ説明する。
【００１６】
図２は、プラズマディスプレイパネル（以下、ＰＤＰと称する）を駆動する駆動装置を備えたプラズマディスプレイ装置の概略構成を示す図である。
【００１７】
図２において、Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に例えば６ビットの画素データＤ(入力画素データ)に変換し、これをデータ変換回路３にする。
【００１８】
データ変換回路３は、かかる画素データを図３及び図４に示されるが如き変換テーブルに従って９ビットの変換画素データＨＤ(表示画素データ)に変換し、これをメモリ４に供給する。尚、これら図３及び図４に示されるが如き変換テーブルは、６４階調の中間調表示を行う際の一例を示すものである。
【００１９】
メモリ４は、上記駆動制御回路２から供給されてくる書込信号に従って上記変換画素データＨＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の変換画素データＨＤ１１−ｎｍ各々を各ビット桁毎（第０ビット目〜第８ビット目）に分割して読み出し、これを１行分毎に順次アドレスドライバ６に供給する。
【００２０】
例えば、メモリ４は、先ず、画面上の第１行目に対応したｍ個の変換画素データＨＤ１１〜１ｍ各々中の第０ビット目のデータのみを読み出す。次に、メモリ４は、第２行目に対応したｍ個の変換画素データＨＤ２１〜２ｍ各々中の第０ビット目のデータのみを読み出す。以下、同様にしてメモリ４は、第ｎ行までの変換画素データＨＤ中の第０ビット目のデータのみを順次読み出して行く。これが終了すると、メモリ４は、画面上の第１行に対応したｍ個の変換画素データＨＤ１１〜１ｍ各々中の第１ビット目のデータのみを読み出す。次に、メモリ４は、第２行目に対応したｍ個の変換画素データＨＤ２１〜２ｍ各々中の第１ビット目のデータのみを読み出す。以下、同様にしてメモリ４は、第ｎ行までの変換画素データＨＤ中の第１ビット目のデータのみを順次読み出して行く。以降、同様な手順にて、メモリ４は、変換画素データＨＤ中の第２ビット目〜第８ビット目までのデータを分割して読み出して行くのである。
【００２１】
このように、メモリ４は、図３及び図４に示されるが如き変換テーブルに従って変換された９ビットの変換画素データＨＤを各ビット桁毎に分割して、第０ビットから第８ビットへと順次読み出し、これらを１フィールド期間内にアドレスドライバ６に供給して行くのである。
【００２２】
アドレスドライバ６は、かかるメモリ４から読み出された１行分毎の画素データビット群各々の論理レベルに対応した電圧を有する画素データパルスＤＰ１〜ＤＰｍを発生し、これらをＰＤＰ１０の列電極Ｄ１〜Ｄｍに夫々印加する。
【００２３】
駆動制御回路２は、入力された映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を生成する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、画素データタイミング信号、リセットタイミング信号、走査タイミング信号、及び維持タイミング信号を夫々発生する。
【００２４】
第１サスティンドライバ７は、上記駆動制御回路２から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルスＲＰＸ、放電発光状態を維持するための維持パルスＩＰＸ各々を発生し、これらをＰＤＰ１０の行電極Ｘ１〜Ｘｎに印加する。
【００２５】
第２サスティンドライバ８は、上記駆動制御回路２から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルスＲＰＹ、画素データを書き込むための走査パルスＳＰ、画素データ書き込みを良好に実施させる為のプライミングパルスＰＰ、及び放電発光状態を維持するための維持パルスＩＰＹ各々を発生し、これらをＰＤＰ１０の行電極Ｙ１〜Ｙｎに印加する。
【００２６】
尚、ＰＤＰ１０は、行電極Ｘ及び行電極Ｙの一対にて、画面の１行分に対応した行電極を形成している。例えば、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ１及びＹ１であり、第ｎ行目の行電極対は行電極Ｘｎ及びＹｎとなる。又、ＰＤＰ１０では、かかる行電極対と各列電極との交差部に１つの放電セルが形成される。
【００２７】
次に、図２に示されるが如きプラズマディスプレイ装置によって実施されるＰＤＰ１０の駆動動作について説明する。
【００２８】
図５は、データ変換回路３において用いるデータ変換テーブルが図３及び図４に示されるが如きものである場合に実施される１フィールド期間内での発光駆動フォーマットを示す図である。
【００２９】
かかる図５に示される発光駆動フォーマットでは、１フィールド期間を第１〜第９分割期間からなる９つに区切る。この際、第１〜第３分割期間にてサブフィールドＳＦ１ａ〜ＳＦ１ｃによる放電発光（第１リセットサイクル）、第４〜第６分割期間にてサブフィールドＳＦ２ａ〜ＳＦ２ｃによる放電発光（第２リセットサイクル）、第７〜第９分割期間にてサブフィールドＳＦ３ａ〜ＳＦ３ｃによる放電発光（第３リセットサイクル）を実施する。
【００３０】
これらサブフィールドＳＦ１ａ〜ＳＦ１ｃ、ＳＦ２ａ〜ＳＦ２ｃ、及びＳＦ３ａ〜ＳＦ３ｃ各々では、変換画素データＨＤの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Ｗｃと、上記発光セルに対してのみ放電発光状態を維持させる維持発光行程Ｉｃとが実施される。つまり、画素データ書込行程Ｗｃにおいて発光セルに設定された放電セルだけが、維持発光行程Ｉｃにおいて放電発光を行うのである。
【００３１】
尚、かかる維持発光行程Ｉｃにて実施される放電発光の発光時間は、サブフィールドＳＦ１ａ〜ＳＦ１ｃ各々での発光時間を"１"とした場合、
ＳＦ１ａ〜ＳＦ１ｃ：１
ＳＦ２ａ〜ＳＦ２ｃ：４
ＳＦ３ａ〜ＳＦ３ｃ：１６
である。
【００３２】
この際、変換画素データＨＤの第０ビット〜第８ビット各々の論理レベルが、図５に示されるが如き９つのサブフィールドＳＦ１ａ〜ＳＦ３ｃ各々での発光／非発光を決定するものとなる。
【００３３】
すなわち、変換画素データＨＤの第０ビット〜第８ビット各々は、
第０ビット：サブフィールドＳＦ１ａ
第１ビット：サブフィールドＳＦ１ｂ
第２ビット：サブフィールドＳＦ１ｃ
第３ビット：サブフィールドＳＦ２ａ
第４ビット：サブフィールドＳＦ２ｂ
第５ビット：サブフィールドＳＦ２ｃ
第６ビット：サブフィールドＳＦ３ａ
第７ビット：サブフィールドＳＦ３ｂ
第８ビット：サブフィールドＳＦ３ｃ
の如き対応関係にて各サブフィールドでの発光／非発光を決定している。
【００３４】
尚、変換画素データＨＤにおける論理レベル"１"に対応するサブフィールドにおいてのみで選択消去放電が実行される。従って、第１〜第３リセットサイクル各々において論理レベル"１"に対応するサブフィールドより時間的に前方に配列される論理レベル"０"に対応するサブフィールドで発光状態、論理レベル"１"に対応するサブフィールドよりも時間的に後方に配列される論理レベル"０"に対応するサブフィールドで非発光状態となる。
【００３５】
例えば、図４に示されるが如き輝度レベル"３２"に対応した変換画素データＨＤ：［1,0,0,1,0,0,0,0,1]によれば、図５中の９つのサブフィールドの内のサブフィールドＳＦ３ａ及びサブフィールドＳＦ３ｂのみで維持放電による発光が実施される。
【００３６】
一方、図５の斜線に示されるように、全放電セルに対してリセット放電を励起させて各放電セル内に壁電荷を形成せしめる一斉リセット行程Ｒｃに関しては、第１〜第３リセットサイクル各々の先頭部であるサブフィールドＳＦ１ａ、ＳＦ２ａ、及びＳＦ３ａでのみ実行するようにしている。
【００３７】
すなわち、図５に示される第１〜第３リセットサイクル各々の先頭位置のみで、上述した如き一斉リセット動作を実施するようにしているのである。  
【００３８】
図６は、図５に示される各サブフィールド内において、実際にＰＤＰ１０の各電極に印加される各種駆動パルスの印加タイミングを示す図である。            尚、図６においては、図５に示される第１〜第３リセットサイクルの内から第１リセットサイクルのみを抜粋して示している。
【００３９】
図６において、先ず、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰｘ及びＲＰＹを同時に印加してＰＤＰ１０中の全ての放電セルをリセット放電せしめることにより、各放電セル内に強制的に壁電荷を形成させる（一斉リセット行程Ｒｃ）。
【００４０】
次に、アドレスドライバ６は、各行に対応したデータパルスＤＰ０１〜ＤＰ０ｍを順次列電極Ｄ１〜Ｄｍに印加して行く。尚、この時点で列電極Ｄ１〜Ｄｍに印加されるデータパルスＤＰ０１〜ＤＰ０ｍ各々は、図３に示されるが如き変換画素データＨＤ中の第０ビット目に対応したものである。第２サスティンドライバ８は、上記各データパルスＤＰの各印加タイミングと同一タイミングにて、走査パルスＳＰを行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電が生じて、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去により、後述するが如き維持発光行程において放電発光が実施される発光放電セルと、放電発光しない非発光放電セルとが設定される。
【００４１】
尚、各走査パルスＳＰを各行電極Ｙに印加する直前に、正極性のプライミングパルスＰＰを行電極Ｙ１〜Ｙｎに順次印加しておく。かかるプライミングパルスＰＰの印加に応じて励起したプライミング放電により、ＰＤＰ１０の放電空間内には上記一斉リセット行程Ｒｃにて形成されたものの時間経過と共に減少してしまった荷電粒子が再形成される。よって、かかる荷電粒子が存在する内に、上記走査パルスＳＰの印加による画素データの書き込みが為されることになる（画素データ書込行程Ｗｃ１）。
【００４２】
次に、第１サスティンドライバ７及び第２サスティンドライバ８は、行電極Ｘ及びＹに対して交互に維持パルスＩＰＸ及びＩＰＹを印加する。この際、上記画素データ書込行程Ｗｃ１によって壁電荷が残留したままとなっている放電セル、すなわち発光放電セルは、かかる維持パルスＩＰＸ及びＩＰＹが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する（維持発光行程Ｉｃ１）。
【００４３】
上述した如き一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ１、維持発光行程Ｉｃ１からなるサブフィールドＳＦ１ａでの放電発光動作が終了すると、次に、アドレスドライバ６は、各行に対応したデータパルスＤＰ１１〜ＤＰ１ｍを順次列電極Ｄ１〜Ｄｍに印加して行く。尚、この時点で列電極Ｄ１〜Ｄｍに印加されるデータパルスＤＰ１１〜ＤＰ１ｍ各々は、図３に示されるが如き変換画素データＨＤ中の第１ビット目に対応したものである。第２サスティンドライバ８は、上記各データパルスＤＰの各印加タイミングと同一タイミングにて、走査パルスＳＰを行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電が生じて、その放電セル内に残存していた壁電荷が選択的に消去される。かか選択消去により、後述する維持発光行程Ｉｃ２において放電発光を実施することが出来る発光放電セルと、放電発光しない非発光放電セルとが得られる。尚、各走査パルスＳＰを各行電極Ｙに印加する直前に、正極性のプライミングパルスＰＰを行電極Ｙ１〜Ｙｎに順次印加しておく。かかるプライミングパルスＰＰの印加により、ＰＤＰ１０の放電空間内に荷電粒子が再形成される。よって、かかる荷電粒子が存在する内に、上記走査パルスＳＰの印加による画素データの書き込みが為されることになる（画素データ書込行程Ｗｃ２）。
【００４４】
次に、第１サスティンドライバ７及び第２サスティンドライバ８は、行電極Ｘ及びＹに対して交互に維持パルスＩＰＸ及びＩＰＹを印加する。この際、上記画素データ書込行程Ｗｃ２によって壁電荷が残留したままとなっている放電セル、すなわち発光放電セルは、かかる維持パルスＩＰＸ及びＩＰＹが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する（維持発光行程Ｉｃ２）。
【００４５】
これら画素データ書込行程Ｗｃ２、維持発光行程Ｉｃ２からなるサブフィールドＳＦ１ｂでの放電発光動作が終了すると、次に、アドレスドライバ６は、各行に対応したデータパルスＤＰ２１〜ＤＰ２ｍを順次列電極Ｄ１〜Ｄｍに印加して行く。尚、この時点で列電極Ｄ１〜Ｄｍに印加されるデータパルスＤＰ２１〜ＤＰ２ｍ各々は、図３に示されるが如き変換画素データＨＤ中の第２ビット目に対応したものである。第２サスティンドライバ８は、上記各データパルスＤＰの各印加タイミングと同一タイミングにて、走査パルスＳＰを行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電が生じて、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去により、後述する維持発光行程において放電発光を実施することが出来る発光放電セルと、放電発光をしない非発光放電セルとが得られる。尚、各走査パルスＳＰを各行電極Ｙに印加する直前に、正極性のプライミングパルスＰＰを行電極Ｙ１〜Ｙｎに順次印加しておく。かかるプライミングパルスＰＰの印加により、ＰＤＰ１０の放電空間内に荷電粒子が再形成される。よって、かかる荷電粒子が存在する内に、上記走査パルスＳＰの印加による画素データの書き込みが為されることになる（画素データ書込行程Ｗｃ３）。
【００４６】
尚、上記画素データ書込行程Ｗｃ２及びＷｃ３でのプライミングパルスＰＰの印加によるプライミング放電は、夫々直前の維持発光行程Ｉｃ１、Ｉｃ２において維持放電発光が繰り返された発光放電セルに対してのみ生じる。
【００４７】
画素データ書込行程Ｗｃ３の終了後、次に、第１サスティンドライバ７及び第２サスティンドライバ８は、行電極Ｘ及びＹに対して交互に維持パルスＩＰＸ及びＩＰＹを印加する。この際、上記画素データ書込行程Ｗｃ２によって壁電荷が残留したままとなっている放電セル、すなわち発光放電セルは、かかる維持パルスＩＰＸ及びＩＰＹが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する（維持発光行程Ｉｃ３）。
【００４８】
かかる図６に示される動作を、図５の第２及び第３リセットサイクルにおいても同様に実行して１フィールド分の放電発光を行う。
【００４９】
従って、図５に示されるように、１フィールド期間内において実行する一斉リセット動作は、第１〜第３リセットサイクル各々の先頭位置のみの３回となる。
【００５０】
これは、図６に示されるが如き１つのリセットサイクル内において、全放電セル各々に対する発光放電セルから非発光放電セルへの推移が必ず１回以下となるように、図３及び図４に従った画素データ変換が為されているから可能となったものである。
【００５１】
例えば、サブフィールドＳＦ１ａ〜ＳＦ１ｃ（第１リセットサイクル）各々での発光／非発光を司る変換画素データＨＤ中の第０〜２ビット目の配列は、図３及び図４に示されるように、  
［１,０,０］
［０,１,０］
［０,０,１］
［０,０,０］
の４通りに限られている。
【００５２】
尚、"１"及びそれより後の"０"は非発光、"１"より前の"０"は発光を指定するものである。
【００５３】
すなわち、１つのリセットサイクル内において一旦、非発光放電セルに設定したものを再び発光放電セルに復帰させるようなデータパターンを禁止したのである。
【００５４】
よって、全放電セルに対して壁電荷の形成を行う上記一斉リセット動作は、このリセットサイクルの先頭部において１回だけ実施しておけば良いことになる。
【００５５】
従って、１フィールド期間内において実行する一斉リセット動作は、第１〜第３リセットサイクル各々の先頭部のみの３回で済むので、図１に示されるが如き一斉リセット動作を６回行うものに比して、コントラストを高めることが出来るのである。
【００５６】
更に、図５に示される第１〜第３リセットサイクル各々において実施することになる選択消去放電（発光放電セルから非発光放電セルへの推移）は、最高でも１回であるので、１フィールド期間内での選択消去放電の実行回数は最高でも３回となる。
【００５７】
よって、図１に示されるが如き、１フィールド期間内において最高６回の選択消去放電が為されるものに比して、その消費電力を抑えることが可能となるのである。
【００５８】
更に、発光期間の長いサブフィールドを複数に分割しておき、所定以上の輝度表示を行う場合にはこれら分割したサブフィールドの内の少なくとも１が必ず発光状態となるようにしている。例えば、図３に示されるように、輝度レベル"１６"以上の高輝度表示を行う場合には、図５中において最も発光期間の長いサブフィールドＳＦ３ａ〜３ｃの内のＳＦ３ａが必ず発光状態となるように画素データの変換を行うのである。
【００５９】
よって、輝度階調変化が少ない表示を行う場合においても、互いに隣接する放電セル間で両者の発光パターンが反転してしまうことはないので、偽輪郭を抑制出来るのである。
【００６０】
尚、上記実施例においては、データ変換回路３の変換テーブルとして、図３及び図４を用い、更に図５に示されるが如き発光駆動フォーマットに従ってＰＤＰ１０に対する駆動を実施するようにしているが、かかる構成に限定されるものではない。
【００６１】
例えば、データ変換回路３において図７及び図８に示されが如き変換テーブルを用いて、図９に示されるが如き発光駆動フォーマットにてＰＤＰ１０に対する駆動を実行するようにしても、同様に一斉リセット回数を減らすことが出来る。
【００６２】
図９に示される発光駆動フォーマットでは、１フィールド期間を第１〜第１０分割期間に区切り、第１分割期間にてサブフィールドＳＦ１による放電発光（第１リセットサイクル）、第２分割期間にてサブフィールドＳＦ２による放電発光（第２リセットサイクル）、第３分割期間にてサブフィールドＳＦ３による放電発光（第３リセットサイクル）、第４〜第１０分割期間にてサブフィールドＳＦ４ａ〜ＳＦ４ｇ各々による放電発光（第４リセットサイクル）を実施する。
【００６３】
尚、サブフィールドＳＦ１での発光時間を"１"とした場合、サブフィールドＳＦ１〜ＳＦ４各々での放電発光実施時間は夫々、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４ａ〜４ｃ：８
である。
【００６４】
この際、図７及び図８に示されるが如き変換画素データＨＤの第０ビット〜第９ビット各々の論理レベルが、図９に示されるが如きサブフィールドＳＦ１、ＳＦ２、ＳＦ３、ＳＦ４ａ〜ＳＦ４ｇ各々での発光／非発光を決定するものとなる。
【００６５】
すなわち、変換画素データＨＤの第０ビット〜第９ビット各々は、
第０ビット：サブフィールドＳＦ１
第１ビット：サブフィールドＳＦ２
第２ビット：サブフィールドＳＦ３
第３ビット：サブフィールドＳＦ４ａ
第４ビット：サブフィールドＳＦ４ｂ
第５ビット：サブフィールドＳＦ４ｃ
第６ビット：サブフィールドＳＦ４ｄ
第７ビット：サブフィールドＳＦ４ｅ
第８ビット：サブフィールドＳＦ４ｆ
第９ビット：サブフィールドＳＦ４ｇ
の如き対応関係にて各サブフィールドでの発光／非発光を決定している。
【００６６】
かかる図９に示される発光駆動フォーマットでは、各リセットサイクル内の先頭部にのみ斜線部に示されるが如き一斉リセット行程Ｒｃを設けるようにしている。
【００６７】
特に、その第４リセットサイクル内においては、全放電セル各々に対する発光放電セルから非発光放電セルへの推移が必ず１回以下となるように、図７及び図８に基づくデータ変換が為されているのである。
【００６８】
例えば、サブフィールドＳＦ４ａ〜ＳＦ４ｇ各々での発光／非発光を司る変換画素データＨＤ中の第３〜９ビットの配列は、図７及び図８に示されるように                                  ［１，０，０，０，０，０，０］      
［０，１，０，０，０，０，０］
［０，０，１，０，０，０，０］
［０，０，０，１，０，０，０］
［０，０，０，０，１，０，０］
［０，０，０，０，０，１，０］
［０，０，０，０，０，０，１］
［０，０，０，０，０，０，０］
の如き８通りに限られている。
【００６９】
すなわち、第４リセットサイクル内においては、一旦、非発光放電セルに設定したものを再び発光放電セルに復帰させるようなデータパターンを禁止したのである。
【００７０】
よって、全放電セルに対して壁電荷の形成を行う上記一斉リセット動作は、この第４リセットサイクルの先頭部において１回だけ実施しておけば良いことになる。
【００７１】
従って、かかる実施例によれば、１フィールド期間内において実行する一斉リセット動作は、第１〜第４リセットサイクル各々の先頭部のみの４回で済むので、図１に示されるが如き一斉リセット動作を６回行うものに比して、コントラストを高めることが出来るのである。
【００７２】
更に、図９に示されるが如く、第１〜第４リセットサイクル各々において実施される選択消去放電（発光放電セルから非発光放電セルへの推移）は、最高でも１回であるので、１フィールド期間内において実施される選択消去放電の総数は最高でも４回となる。
【００７３】
よって、図１に示されるが如き１フィールド期間内において最高６回の選択消去放電が為されるものに比して、その消費電力を抑えることが可能となるのである。
【００７４】
尚、かかる図７、図８、及び図９に示される駆動方法では、画素データの輝度レベルが例えば輝度レベル"７"から"８"へと推移した場合に、画面上において偽輪郭が発生する恐れがある。
【００７５】
すなわち、図７に示されるように輝度レベル"７"に対応した変換画素データＨＤは、  
［０，０，０，１，０，０，０，０，０，０］
であり、一方、輝度レベル"８"に対応した変換画素データＨＤは、
［１，１，１，０，１，０，０，０，０，０］
である。
【００７６】
よって、輝度レベルの変化が１段階であるにも拘わらず、サブフィールドＳＦ１、２、３、４ａでの発光パターンが全て反転してしまうので、これが誤った輪郭として視認される恐れがある。
【００７７】
図１０は、かかる偽輪郭発生に鑑みて為された発光駆動フォーマットの他の実施例を示す図であり、図１１及び図１２は、この発光駆動フォーマットに従ってＰＤＰ１０の駆動を行う際に用いられる変換テーブルを示す図である。
【００７８】
図１０に示される発光駆動フォーマットでは、図９に示されるサブフィールドＳＦ４ａでの発光期間比"８"をその直前に存在するサブフィールドＳＦ３と同一の"４"に減らし、この減った分を、サブフィールドＳＦ４ｇの発光期間比を"１２"に増やすことで補っている。
【００７９】
かかる発光駆動フォーマットによれば、図１１に示されるが如く、輝度レベル"７"に対応した変換画素データＨＤを、  
［０，０，０，１，０，０，０，０，０，０］
とし、
輝度レベル"８"に対応した変換画素データＨＤを、
［１，１，０，０，１，０，０，０，０，０］
とすることが出来る。
【００８０】
よって、サブフィールドＳＦ１、２、４ａ各々での発光パターンは反転するものの、サブフィールドＳＦ３では反転が起こらない。よって、画素データの輝度レベルが"７"から"８"に推移しても、偽輪郭の発生が抑制されるのである。
【００８１】
要するに、先ず、複数のサブフィールド群（第４サイクル）の内の先頭のサブフィールドＳＦ４ａにて実施する発光維持の時間を、かかるサブフィールド群の直前のサブフィールドＳＦ３にて実施する発光維持の時間と同一にする。
【００８２】
ここで、画素データの輝度レベルが１段階だけ推移した場合には、上記サブフィールド群内の先頭のサブフィールドＳＦ４ａ及びＳＦ３のいずれか一方が、必ず推移する前の発光状態を継続するように、図１１及び図１２に示されるが如く画素データの変換を行っているのである。すなわち、図１１及び図１２に示されるように、輝度レベルが１段階変化する場合には、サブフィールドＳＦ４ａ及びＳＦ３での発光パターンは、
輝度レベル"７"から"８"への推移の場合に、［０，１］から［０，０］
輝度レベル"11"から"12"への推移の場合に、［０，０］から［１，０］
となり、必ずいずれか一方が、推移する前の発光状態を継続しているのである。  尚、上記実施例においては、１フィールド期間内において実施する一斉リセット動作を３回（図５）又は４回（図９、図１０）にしているが、図１３に示されるが如き発光駆動フォーマットを採用して２回にしても良い。
【００８３】
更に、図１４及び図１５に示されるが如き発光駆動フォーマットを採用して、１フィールド期間内において実施する一斉リセット動作を１回にすることも可能である。尚、図１４は、画素データ書込行程Ｗｃにおいて上述した如き選択消去アドレス法により画素データの書き込みを行う場合、又、図１５は、選択書込アドレス法により画素データの書き込みを行う場合各々での発光駆動フォーマットを示すものである。
【００８４】
図１４及び図１５に示される発光駆動フォーマットでは、１フィールド期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個のサブフィールドに分割している。  これらサブフィールドＳＦ１〜ＳＦ１４各々では、画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Ｗｃと、発光セルに対してのみ放電発光状態を維持させる維持発光行程Ｉｃとを実施する。この際、各維持発光行程Ｉｃでの発光時間(発光回数)は、サブフィールドＳＦ１での発光時間を"１"とした場合、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ10：２５
ＳＦ11：２８
ＳＦ12：３２
ＳＦ13：３５
ＳＦ14：３９
と設定されている。
【００８５】
すなわち、各サブフィールドＳＦ１〜ＳＦ１４の発光回数の比を非線形（つまり、逆ガンマ比率：Ｙ＝Ｘ２，２)になるように設定し、これにより入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
【００８６】
更に、これら各サブフィールドの内、先頭のサブフィールドのみで一斉リセット行程Ｒｃを実行する。つまり、図１４に示されるが如き選択消去アドレス法を採用した際の発光駆動フォーマットではサブフィールドＳＦ１、図１５に示されるが如き選択書込法を採用した際の発光駆動フォーマットではサブフィールドＳＦ１４のみで、一斉リセット行程Ｒｃを実行するのである。又、図１４及び図１５に示されるように、１フィールド期間の最後尾のサブフィールドにおいて、全ての放電セル内に残存している壁電荷を消滅せしめる消去行程Ｅを実行する。
【００８７】
図１６は、これら図１４及び図１５に基づく発光駆動動作を実施するプラズマディスプレイ装置の構成を示す図である。
【００８８】
尚、図１６に示されるプラズマディスプレイ装置は、図２に示した構成中におけるデータ変換回路３をデータ変換回路３０に変更したものであり、これを除く他の機能モジュールについては図２に示されるものと同一である。よって、以下に、図１６に示されるデータ変換回路３０の動作についてのみ説明する。
【００８９】
図１７は、かかるデータ変換回路３０の内部構成を示す図である。
【００９０】
図１７において、ＡＢＬ(自動輝度制御)回路３１は、ＰＤＰ１０の画面上に表示される画像の平均輝度が所定の輝度範囲内に収まるように、Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素データＤに対して輝度レベルの調整を行い、この際得られた輝度調整画素データＤＢＬを第１データ変換回路３２に供給する。
【００９１】
かかる輝度レベルの調整では、上述の如きサブフィールドの発光回数の比を非線形に設定して逆ガンマ補正を行う前に行われるため、ＡＢＬ回路３１は、画素データＤ(入力画素データ）に逆ガンマ補正を施し、この際得られた逆ガンマ変換画素データの平均輝度に応じて上記画素データＤ(入力画素データ)の輝度レベルを自動調整するように構成されている。これにより、輝度調整による表示品質の劣化を防止できる。
【００９２】
図１８は、かかるＡＢＬ回路３１の内部構成を示す図である。
【００９３】
図１８において、レベル調整回路３１０は、後述する平均輝度検出回路３１１にて求められた平均輝度に応じて画素データＤのレベルを調整して得られた輝度調整画素データＤＢＬを出力する。データ変換回路３１２は、かかる輝度調整画素データＤＢＬを図１９に示されるが如き非線形特性からなる逆ガンマ特性(Y=X2.2）にて変換したものを逆ガンマ変換画素データＤｒとして平均輝度レベル検出回路３１１に供給する。すなわち、データ変換回路３１２によって、輝度調整画素データＤＢＬに対して逆ガンマ補正を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ（逆ガンマ変換画素データＤｒ）を復元するのである。平均輝度検出回路３１１は、かかる逆ガンマ変換画素データＤｒからその平均輝度を求めて上記レベル調整回路３１０に供給する。又、平均輝度検出回路３１１は、例えば図２０に示されるが如き各サブフィールドでの発光時間を指定する輝度モード１〜４の中から、上述の如く求めた平均輝度に応じた輝度にてＰＤＰ１０を発光駆動し得る輝度モードを選択し、この選択した輝度モードを示す輝度モード信号ＬＣを駆動制御回路２に供給する。
【００９４】
ここで、第１データ変換回路３２は、図２１に示されるが如き変換特性に基づいて２５６階調（８ビット）の入力輝度調整画素データＤＢＬを１４×１６／２５５（２２４／２５５）にした８ビット（０〜２２４）の変換画素データＨＤｐに変換して多階調化処理回路３３に供給する。具体的には、８ビット（０〜２５５）の入力輝度調整画素データＤＢＬがかかる変換特性に基づく図２２及び図２３に示されるが如き変換テーブルに従って変換される。すなわち、この変換特性は、入力画素データのビット数 、多階調化による圧縮ビット数、及び表示階調数に応じて設定される。このように、後述する多階調化処理回路の前段に、第１データ変換回路３２を設けて、表示階調数及び多階調化による圧縮ビット数に合わせた変換を行い、これにより輝度調整画素データＤＢＬを、上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）とをビット境界で切り分け、この信号に基づいて多階調化処理を行うようになっている。これにより、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止することができる。
【００９５】
図２４は、かかる多階調処理回路３３の内部構成を示す図である。
【００９６】
図２４に示されるが如く、多階調処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
【００９７】
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、図１７に示される第１データ変換回路３２から供給されたｍビットの変換画素データＨＤＰ中の下位ｉビット分を誤差データ、上位(ｍ-ｉ)ビット分を表示データとして分離する。
【００９８】
加算器３３２は、かかる誤差データとしての変換画素データＨＤＰ中の下位ｉビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせた信号を遅延加算信号ＡＤ１として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。
【００９９】
係数乗算器３３５は、上記遅延加算信号ＡＤ１に所定係数値Ｋ１(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。
【０１００】
遅延回路３３７は、上記遅延加算信号ＡＤ１を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ２として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ３として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ４として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ５として係数乗算器３４１に供給する。
【０１０１】
係数乗算器３３９は、上記遅延加算信号ＡＤ３に所定係数値Ｋ２(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ４に所定係数値Ｋ３(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ５に所定係数値Ｋ４(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。
【０１０２】
加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記変換画素データＨＤＰ中の下位ｉビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算した際に桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣＯを発生してこれを加算器３３３に供給する。
【０１０３】
加算器３３３は、上記変換画素データＨＤＰ中の上位(ｍ-ｉ)ビット分からなる表示データに、上記キャリアウト信号ＣＯを加算したものを(ｍ-ｉ)ビットを有する上記誤差拡散処理画素データＥＤとして出力する。つまり、かかる誤差拡散処理画素データＥＤのビット数は、上記変換画素データＨＤＰよりも小となるのである。
【０１０４】
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。
【０１０５】
例えば、図２５に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ１
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ３
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ４
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ５
各々を、上述した如き所定の係数値Ｋ１〜Ｋ４をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤＰの下位ｉビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣＯを変換画素データＨＤＰ中の上位(ｍ-ｉ)ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【０１０６】
かかる構成により、誤差拡散処理回路３３０では、変換画素データＨＤＰ中の上位(ｍ-ｉ)ビット分を表示データ、残りの下位ｉビット分を誤差データとして捉え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。かかる動作により、原画素｛Ｇ(j,k)｝における下位ｉビット分の輝度が上記周辺画素により擬似的に表現され、それ故にｍビットよりも少ないビット数、すなわち(ｍ-ｉ)ビット分の表示データにて、上記ｍビット分の画素データと同等の輝度階調表現が可能になるのである。
【０１０７】
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ１〜Ｋ４を１フィールド毎に変更するようにしても良い。
【０１０８】
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された(ｍ-ｉ)ビットの誤差拡散処理画素データＥＤにディザ処理を施すことにより、誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を(ｍ-ｉ−ｊ)ビットに減らした多階調化処理画素データＤＳを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【０１０９】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
【０１１０】
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【０１１１】
図２６は、かかるディザ処理回路３５０の内部構成を示す図である。
【０１１２】
図２６において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。例えば、図２７に示されるように、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、第(ｊ＋１)行に対応した画素Ｇ(j+ 1,k)及び画素Ｇ(j+1,k+1)なる４つの画素各々に対応した４つのディザ係数ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図２７に示されるように１フィールド毎に変更して行く。
【０１１３】
すなわち、最初の第１フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ａ
画素Ｇ(j,k+1)  ：ディザ係数ｂ
画素Ｇ(j+1,k)  ：ディザ係数ｃ
画素Ｇ(j+1,k+1)：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｂ
画素Ｇ(j,k+1)  ：ディザ係数ａ
画素Ｇ(j+1,k)  ：ディザ係数ｄ
画素Ｇ(j+1,k+1)：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｄ
画素Ｇ(j,k+1)  ：ディザ係数ｃ
画素Ｇ(j+1,k)  ：ディザ係数ｂ
画素Ｇ(j+1,k+1)：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｃ
画素Ｇ(j,k+1)  ：ディザ係数ｄ
画素Ｇ(j+1,k)  ：ディザ係数ａ
画素Ｇ(j+1,k+1)：ディザ係数ｂ
の如き割り当てにて、ディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
【０１１４】
加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【０１１５】
例えば、図２７に示される第１フィールドにおいては、
画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄの各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。
【０１１６】
上位ビット抽出回路３５３は、かかるディザ加算画素データの上位(ｍ−ｉ−ｊ)ビット分までを抽出し、これを多階調化画素データＤＳとして図１７に示される第２データ変換回路３４に供給する。
【０１１７】
第２データ変換回路３４は、かかる多階調化画素データＤＳを図２８又は図２９に示されるが如き変換テーブルに従って、図１４又は図１５に示されるサブフィールドＳＦ１〜ＳＦ１４各々に対応した第１〜第１４ビットからなる変換画素データＨＤ(表示画素データ)に変換する。
【０１１８】
図２８及び図２９において、多階調化画素データＤｓは、８ビット（２５６階調）の入力画素データＤを第１データ変換（図２２及び図２３の変換テーブル）にしたがって２２４／２２５にし、さらに多階調化処理（例えば、誤差拡散及びディザ処理にて夫々２ビット圧縮して合計４ビットの圧縮を行う）により、４ビット（０〜１４：１５階調）に変換したものである。
【０１１９】
尚、図２８は、図１４に示されるが如き選択消去アドレス法による発光駆動を行う場合に用いる変換テーブル、一方、図２９は、図１５に示されるが如き選択書込法による発光駆動を行う場合に用いる変換テーブルを示すものである。この際、第１〜第１４ビットからなる変換画素データＨＤにおける論理レベル"１"のビットは、そのビットに対応したサブフィールドＳＦにおける画素データ書込行程Ｗｃにて、選択消去放電（選択書込放電）を実施させることを示すものである。  図１６に示されるメモリ４は、駆動制御回路２から供給されてくる書込信号に応じて上記変換画素データＨＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の変換画素データＨＤ１１−ｎｍ各々を各ビット桁毎（第１ビット〜第１４ビット）に分割して読み出し、これを１行分毎に順次アドレスドライバ６に供給する。
【０１２０】
例えば、メモリ４は、図１４に示されるが如き選択消去アドレス法による発光駆動を実施する場合には、図２８に示されるが如き変換テーブルに従って変換された１４ビットの変換画素データＨＤを各ビット桁毎に分割し、第１ビットから第１４ビットへと順次読み出し、これらを１フィールド期間内にアドレスドライバ６に供給して行くのである。
【０１２１】
アドレスドライバ６は、かかるメモリ４から読み出された１行分毎の画素データビット群各々の論理レベルに対応した電圧を有する画素データパルスＤＰ１〜ＤＰｍ及び残留電荷量を消去させる為の消去パルスＡＰを発生し、これらを図３０又は図３１に示されるが如きタイミングでＰＤＰ１０の列電極Ｄ１〜Ｄｍに印加する。
【０１２２】
駆動制御回路２は、入力された映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を生成する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、画素データタイミング信号、リセットタイミング信号、走査タイミング信号、及び維持タイミング信号を夫々発生する。この際、駆動制御回路２は、図１４又は図１５に示される各維持発光行程Ｉｃ内において供給する維持タイミング信号の回数(期間)、すなわち、各維持発光行程Ｉc内において印加される維持パルスの数を、図２０に示されるが如き輝度モード信号ＬＣにて指定されたモードに従って設定する。例えば、図１４又は図１５に示されるサブフィールドＳＦ１の維持発光行程Ｉｃにおいては、輝度モード信号ＬＣにて指定されたモードがモード１である場合には"１"、モード２である場合には"２"、モード３である場合には"３"、モード４である場合には"４"の如く設定する。
【０１２３】
第１サスティンドライバ７は、上記駆動制御回路２から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルスＲＰＸ、放電発光状態を維持するための維持パルスＩＰＸ各々を発生し、これらを図３０又は図３１に示されるが如きタイミングでＰＤＰ１０の行電極Ｘ１〜Ｘｎに印加する。第２サスティンドライバ８は、上記駆動制御回路２から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルスＲＰＹ、画素データを書き込むための走査パルスＳＰ、画素データ書き込みを良好に実施させる為のプライミングパルスＰＰ、放電発光状態を維持するための維持パルスＩＰＹ、及び残留壁電荷を消去させる為の消去パルスＥＰ各々を発生し、これらを図３０又は図３１に示されるが如きタイミングでＰＤＰ１０の行電極Ｙ１〜Ｙｎに印加する。
【０１２４】
尚、図３０は、選択消去アドレス法による発光駆動時における１フィールド期間内での各駆動パルスの印加タイミングを示す図であり、図３１は、選択書込アドレス法による発光駆動時における１フィールド期間内での各駆動パルスの印加タイミングを示す図である。この際、図３１に示される選択書込アドレス法による発光駆動時においては、先ず、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰｘ及びＲＰＹを同時に印加してＰＤＰ１０中の全ての放電セルをリセット放電せしめることにより各放電セル内に強制的に壁電荷を形成させる（Ｒ１）。その直後に、第１サスティンドライバ７は、上記消去パルスＥＰをＰＤＰ１０の行電極Ｘ１〜Ｘｎに一斉に印加することにより、全放電セル内に形成された上記壁電荷を消去させる（Ｒ２）。上記Ｒ１及びＲ２の一連の動作により一斉リセット行程Ｒｃを為している。図３１における画素データ書込行程Ｗｃでは、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電が生じ、その放電セル内に選択的に壁電荷が形成される。かかる選択書込により、維持発光行程Ｉｃにおいて放電発光が実施される発光放電セルと、放電発光しない非発光放電セルとが設定される。
【０１２５】
ここで、図２８に示されるように、選択消去アドレス法による発光駆動を実施する場合には、変換画素データＨＤにおける論理レベル"１"のビットに対応したサブフィールドＳＦにおいてのみで選択消去放電が実施される（黒丸にて示す）。この際、先頭のサブフィールドＳＦ１からこの選択消去放電が実施されまでの間に存在するサブフィールドＳＦにおいて点灯状態が維持され（白丸にて示す）、上記選択消去放電後は消灯状態を維持する。
【０１２６】
又、選択書込アドレス法による発光駆動を実施する場合には、図２９に示されるように、変換画素データＨＤにおける論理レベル"１"のビットに対応したサブフィールドＳＦにおいてのみで選択書込放電が実施される（黒丸にて示す）。この際、先頭のサブフィールドＳＦ１４からこの選択書込放電が実施されまでの間に存在するサブフィールドＳＦでは消灯状態が維持され、この選択書込放電が実施されたサブフィールドＳＦ以降に存在するサブフィールドＳＦにおいて点灯状態が維持される（白丸にて示す）。
【０１２７】
従って、かかる構成によれば、図２８及び図２９に示されるように、発光輝度比が、
｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、256｝
なる１５階調にてＰＤＰ１０に対する発光駆動が実施されるが、上記多階調処理回路３３の動作により、実際の視覚上における階調表現はかかる１５階調よりも多くなる。
【０１２８】
尚、実際の発光輝度は、図２０に示されるが如き輝度モード信号ＬＣにて指定されたモードによって変わる。すなわち、図１４及び図１５に示されている各発光維持行程Ｉcでの発光期間は、図２０におけるモード１での形態を示しているが、輝度モード信号ＬＣにて指定されたモードがモード２である場合にはかかるモード１の２倍、モード３である場合には３倍、モード４である場合には４倍の輝度を表現するのである。
【０１２９】
以上の如く、図１４〜図３１に示される駆動方法では、所望の輝度を確保しつつ１フィールド期間内の先頭に配列されるサブフィールドにおいてのみで一斉リセット行程Ｒｃを実行し、いずれか１のサブフィールドの画素データの書込行程においてのみで各放電セルが画素データに応じて発光セルと非発光セルの一方に設定された状態となるように構成している。この際、輝度を増加させる場合には、選択消去アドレス法を採用したときには１フィールドの先頭のサブフィールドから順に点灯状態にし、選択書込アドレス法を採用したときには１フィールドの最後尾のサブフィールドから順に点灯状態にする。
【０１３０】
よって、図１３に示されるが如き、１フィールド期間内において一斉リセット行程Ｒｃを２回実行するものに比して、コントラストを向上させることが出来る。又、１フィールド期間内でのビット桁上がり時の重心移動の回数、すなわち、１フィールド期間内での点灯状態から消灯状態（又は消灯状態から点灯状態）への推移の数が少ないので疑似輪郭を充分に軽減させることが出来る。更に、画素データの書き込みを担う選択消去動作（選択書込動作）が１フィールド期間内において１回で済むので、アドレス電力が大幅に低減される。
【０１３１】
図３２及び図３３は、図１６〜図１８に示される構成によって実施される他の発光駆動フォーマットを示す図である。
【０１３２】
図３２及び図３３に示されるが如き発光駆動フォーマットでは、１フィールド期間内におけるサブフィールドを、互いに連続して配置された複数のサブフィールドからなる２つのサブフィールド群に分け、各サブフィールド群の先頭に配列されるサブフィールドにおいてのみで一斉リセット行程Ｒｃを実行し、いずれか１のサブフィールドの画素データの書込み行程においてのみで各放電セルが画素データに応じて発光セルと非発光セルの一方に設定された状態となるように構成している。従って、各サブフィールド群において、一斉リセット動作、選択消去動作（選択書込動作）は、各１回となる。この際、輝度を増加させる場合には、選択消去アドレス法を採用したときには１フィールドの先頭のサブフィールドから順に点灯状態にし、選択書込アドレス法を採用したときには１フィールドの最後尾のサブフィールドから順に点灯状態にする。
【０１３３】
尚、図３２は、画素データ書込行程Ｗｃにおいて上述した如き選択消去アドレス法により画素データの書き込みを行う場合、又、図３３は、選択書込アドレス法により画素データの書き込みを行う場合各々での発光駆動フォーマットを示すものである。
【０１３４】
図３２及び図３３に示される発光駆動フォーマットでは、１フィールド期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個のサブフィールドに分割している。  これらサブフィールドＳＦ１〜ＳＦ１４各々では、画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Ｗｃと、発光セルに対してのみ放電発光状態を維持させる維持発光行程Ｉｃとを実施する。この際、各維持発光行程Ｉｃでの発光時間(発光回数)は、サブフィールドＳＦ１での発光時間を"１"とした場合、
ＳＦ１：１
ＳＦ２：１
ＳＦ３：１
ＳＦ４：３
ＳＦ５：３
ＳＦ６：８
ＳＦ７：１３
ＳＦ８：１５
ＳＦ９：２０
ＳＦ10：２５
ＳＦ11：３１
ＳＦ12：３７
ＳＦ13：４８
ＳＦ14：５０
と設定されている。
【０１３５】
すなわち、各サブフィールドＳＦ１〜ＳＦ１４の発光回数の比を非線形（つまり、逆ガンマ比率：Ｙ＝Ｘ２，２)になるように設定し、これにより入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
【０１３６】
更に、これら各サブフィールドの内、先頭のサブフィールドと、中間のサブフィールドとで一斉リセット行程Ｒｃを実行する。
【０１３７】
つまり、図３２に示されるが如き選択消去アドレス法を採用した際の発光駆動フォーマットではサブフィールドＳＦ１とＳＦ７とで一斉リセット行程Ｒｃを実行し、図３３に示されるが如き選択書込法を採用した際の発光駆動フォーマットではサブフィールドＳＦ１４とＳＦ６とで一斉リセット行程Ｒｃを実行するのである。又、図３２及び図３３に示されるように、１フィールド期間の最後尾のサブフィールド、及び一斉リセット行程Ｒｃを実行する直前のサブフィールドにて、全ての放電セル内に残存している壁電荷を消滅せしめる消去行程Ｅを実行する。
【０１３８】
図３４は、かかる図３２及び図３３に示される発光駆動フォーマットに基づく発光駆動を行う場合に適用される図１７における第１データ変換回路３２の変換特性を示す図であり、図３５及び図３６は、かかる変換特性に基づく変換テーブルの一例を示す図である。
【０１３９】
ここで、第１データ変換回路３２は、図３５及び図３６の変換テーブルに基づいて、２５６階調（８ビット）の入力輝度調整画素データＤＢＬを２２×１６／２５５（３５２／２５５）にした９ビット（０〜３５２）の変換画素データＨＤｐに変換して多階調化処理回路３３に供給する。多階調化処理回路３３では、上述と同様に例えば４ビットの圧縮処理を行い、５ビット（０〜２２）の多階調化画素データＤｓを出力する。
【０１４０】
又、図３７及び図３８は、図１７に示される第２データ変換回路３４における変換テーブル、及び１フィールドにおける駆動状態を示す図である。この際、図３７は、図３２に示されるが如き選択消去アドレス法による発光駆動を行う場合に用いる変換テーブル、一方、図３８は、図３３に示されるが如き選択書込法による発光駆動を行う場合に用いる変換テーブルを示すものである。
【０１４１】
図３７及び図３８において、多階調化画素データＤｓは、８ビット（２５６階調）の入力画素データＤを第１データ変換（図２２及び図２３の変換テーブル）にしたがって３５２／２５５とし、さらに多階調化処理（例えば誤差拡散処理及びディザ処理により夫々２ビット分だけ圧縮した合計４ビットの圧縮処理）により、５ビット（０〜２２：２３階調）に変換したものである。
【０１４２】
図３２〜図３８に示される構成によれば、例え、１フィールド期間内において実施される一斉リセット行程Ｒｃ及び選択消去動作（選択書込動作）の回数が１フィールド期間内において２回であっても、図１３に示される駆動方法に比して、コントラストの向上、疑似輪郭の軽減、並びにアドレス電力の低減が為される。
【０１４３】
又、図３２〜図３８に示される構成によれば、表示階調数は２３となるため、図１４〜図３１に示される構成（表示階調数が１５）に比して表示階調数が増加する。
【０１４４】
以上詳述した如く、本発明によれば、１フィールドの表示期間内において、全放電セルを初期化するリセット放電、及び表示画素データに応じた選択消去(書込)放電の回数を減らすことができるので、画像のコントラストを高めると共に低消費電力化が達成される。更に、輝度階調変化が少ない表示を行う場合でも、互いに隣接する放電セル間において両者の発光パターンが互いに反転してしまうことはないので、偽輪郭を抑制出来るのである。
【図面の簡単な説明】
【０１４５】
【図１】６４階調の中間調表示を実施する為の従来の発光駆動フォーマットを示す図である。
【図２】プラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図３】データ変換回路３における変換テーブルの一例を示す図である。
【図４】データ変換回路３における変換テーブルの一例を示す図である。
【図５】発光駆動フォーマットの一例を示す図である。
【図６】１リセットサイクル内においてＰＤＰ１０に印加される各種駆動パルスの印加タイミングの一例を示す図である。
【図７】データ変換回路３における変換テーブルの他の一例を示す図である。
【図８】データ変換回路３における変換テーブルの他の一例を示す図である。
【図９】発光駆動フォーマットの他の一例を示す図である。
【図１０】発光駆動フォーマットの更に他の一例を示す図である。
【図１１】図１０に示される発光駆動フォーマットにてＰＤＰ１０を発光駆動する際に用いられる変換テーブルを示す図である。
【図１２】図１０に示される発光駆動フォーマットにてＰＤＰ１０を発光駆動する際に用いられる変換テーブルを示す図である。
【図１３】発光駆動フォーマットの他の一例を示す図である。
【図１４】本発明による発光駆動フォーマット（選択消去アドレス法）の一例を示す図である。
【図１５】本発明による発光駆動フォーマット（選択書込法）の他の一例を示す図である。
【図１６】本発明による駆動方法に基づいプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の概略構成を示す図である。
【図１７】データ変換回路３０の内部構成を示す図である。
【図１８】ＡＢＬ回路３１の内部構成を示す図である。
【図１９】データ変換回路３１２における変換特性を示す図である。
【図２０】輝度モードと各サブフィールドにおける発光期間との対応関係を示す図である。
【図２１】第１データ変換回路３２における変換特性を示す図である。
【図２２】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図２３】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図２４】多階調処理回路３３の内部構成を示す図である。
【図２５】誤差拡散処理回路３３０の動作を説明する為の図である。
【図２６】ディザ処理回路３５０の内部構成を示す図である。
【図２７】ディザ処理回路３５０の動作を説明する為の図である。
【図２８】第２データ変換回路３４における変換テーブルの一例を示す図である。
【図２９】第２データ変換回路３４における変換テーブルの一例を示す図である。
【図３０】各種駆動パルスの印加タイミング（選択消去アドレス法）を示す図である。
【図３１】各種駆動パルスの印加タイミング（選択書込法）を示す図である。
【図３２】発光駆動フォーマット（選択消去アドレス法）の他の一例を示す図である。
【図３３】発光駆動フォーマット（選択書込法）の他の一例を示す図である。
【図３４】第１データ変換回路３２における変換特性の他の一例を示す図である。
【図３５】第１データ変換回路３２における変換テーブルの他の一例を示す図である。
【図３６】第１データ変換回路３２における変換テーブルの他の一例を示す図である。
【図３７】第２データ変換回路３４における変換テーブルの他の一例を示す図である。
【図３８】第２データ変換回路３４における変換テーブルの他の一例を示す図である。
【符号の説明】
【０１４６】
１    Ａ／Ｄ変換器
２    駆動制御
３    データ変換回路
４    メモリ
６    アドレスドライバ
７    第１サスティンドライバ
８    第２サスティンドライバ
１０  ＰＤＰ（プラズマディスプレイパネル）
３０  データ変換回路
３１  ＡＢＬ回路３１
３２  第１データ変換回路
３３  多階調処理回路
３４  第２データ変換回路  
330   誤差拡散処理回路
350   ディザ処理回路
【図１】
2006003912.tif 000003
【図２】
2006003912.tif 000004
【図３】
2006003912.tif 000005
【図４】
2006003912.tif 000006
【図５】
2006003912.tif 000007
【図６】
2006003912.tif 000008
【図７】
2006003912.tif 000009
【図８】
2006003912.tif 000010
【図９】
2006003912.tif 000011
【図１０】
2006003912.tif 000012
【図１１】
2006003912.tif 000013
【図１２】
2006003912.tif 000014
【図１３】
2006003912.tif 000015
【図１４】
2006003912.tif 000016
【図１５】
2006003912.tif 000017
【図１６】
2006003912.tif 000018
【図１７】
2006003912.tif 000019
【図１８】
2006003912.tif 000020
【図１９】
2006003912.tif 000021
【図２０】
2006003912.tif 000022
【図２１】
2006003912.tif 000023
【図２２】
2006003912.tif 000024
【図２３】
2006003912.tif 000025
【図２４】
2006003912.tif 000026
【図２５】
2006003912.tif 000027
【図２６】
2006003912.tif 000028
【図２７】
2006003912.tif 000029
【図２８】
2006003912.tif 000030
【図２９】
2006003912.tif 000031
【図３０】
2006003912.tif 000032
【図３１】
2006003912.tif 000033
【図３２】
2006003912.tif 000034
【図３３】
2006003912.tif 000035
【図３４】
2006003912.tif 000036
【図３５】
2006003912.tif 000037
【図３６】
2006003912.tif 000038
【図３７】
2006003912.tif 000039
【図３８】
2006003912.tif 000040