(57)【要約】【課題】ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの個数及び金属−コンタクト−ポリ構造のためのレイアウト面積を減少させるとともに、バンプパッドのピッチを減少させることが可能なデジタル／アナログ変換器のデコーダを提供する。【解決手段】本発明では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの特性に応じて、ガンマ電圧の選択が少数のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにより制御され、これによりスイッチアレイの面積を減少させている。また、Ｎ型埋込拡散（ＢＤＮ）層及びＰ型埋込拡散（ＢＤＰ）層を採用して従来のデコーダのレイアウトにおけるコンタクトを置換しているので、レイアウトを簡素化できるとともにそのバンプパッドのピッチを減少させることができる。【選択図】図４
2006332596.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号を電圧信号に変換するデジタル／アナログ変換器のデコーダにおいて、
複数の入力電圧
2006332596.tif 000040
（ｎはゼロよりも大きくまたはそれに等しい整数）を供給する第１入力ステージと、
前記デジタル信号の複数のデジタルコード入力を供給する第２入力ステージと、
前記電圧信号を出力する出力ステージと、
Ｎ型金属酸化膜半導体（ＮＭＯＳ）スイッチアレイと、
Ｐ型金属酸化膜半導体（ＰＭＯＳ）スイッチアレイと、を備え、
前記Ｎ型金属酸化膜半導体スイッチアレイは、ｋ＋１列の複数のＮＭＯＳトランジスタを含み、前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkと、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧Ｖｒo〜Ｖｒkのうちの一つを前記出力ステージに出力するのに好適であり（ｋはゼロよりも大きくまたはそれに等しい整数）、
前記Ｐ型金属酸化膜半導体スイッチアレイは、２n−（ｋ−ｍ＋１）列の複数のＰＭＯＳトランジスタを含み、前記第１入力ステージの前記入力電圧
2006332596.tif 000041
と、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧
2006332596.tif 000042
のうちの一つを前記出力ステージに出力するのに好適である（ｍはゼロよりも大きくまたはそれに等しい整数）、デジタル／アナログ変換器のデコーダ。
【請求項２】
前記ＮＭＯＳスイッチアレイにおいて、同一の列の前記ＮＭＯＳトランジスタが直列に接続され、同一の行の前記ＮＭＯＳトランジスタのゲートがすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合し、最初の行の前記ＮＭＯＳトランジスタのドレインがそれぞれ前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、最終行の前記ＮＭＯＳトランジスタのソースがすべて前記出力ステージに結合され、さらに、前記デジタル信号に応じて前記ＮＭＯＳトランジスタの一部の下部に複数のＮ型埋込拡散（ＢＤＮ）層が設けられていることで、前記デジタル信号が入力されると、対応する前記電圧信号が出力される、請求項１に記載のデジタル／アナログ変換器のデコーダ。
【請求項３】
前記ＢＤＮ層が、前記ＮＭＯＳトランジスタのソースとドレインとを接続している、請求項２に記載のデジタル／アナログ変換器のデコーダ。
【請求項４】
前記ＰＭＯＳスイッチアレイにおいて、同一の列の前記ＰＭＯＳトランジスタが直列に接続され、同一の行の前記ＰＭＯＳトランジスタのゲートがすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合され、最初の行の前記ＰＭＯＳトランジスタのソースがそれぞれ前記第１入力ステージの前記入力電圧
2006332596.tif 000043
のうちの一つに結合され、最終行の前記ＰＭＯＳトランジスタのドレインがすべて前記出力ステージに結合され、さらに、前記デジタル信号に応じて前記ＰＭＯＳトランジスタの一部の下部に複数のＰ型埋込拡散（ＢＤＰ）層が設けられていることで、前記デジタル信号が入力されると、対応する前記電圧信号が出力される、請求項１に記載のデジタル／アナログ変換器のデコーダ。
【請求項５】
前記ＢＤＰ層が、前記ＰＭＯＳのソースとドレインとを接続している、請求項２に記載のデジタル／アナログ変換器のデコーダ。
【請求項６】
ｋが２n-1−１である場合、前記ＮＭＯＳ及び前記ＰＭＯＳに対応する前記入力電圧の数はいずれも２n-1に等しい、請求項１乃至５の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項７】
前記ＮＭＯＳアレイが、前記デジタル信号に対応する前記入力電圧
2006332596.tif 000044
のうちの一つを前記出力ステージに出力し、前記ＰＭＯＳが、前記デジタル信号に対応する前記入力電圧
2006332596.tif 000045
のうちの一つを前記出力ステージに出力する、請求項６に記載のデジタル／アナログ変換器のデコーダ。
【請求項８】
前記入力電圧Ｖｒo〜Ｖｒkの振幅がＶssからＶdd−ＶTNBまで及び、前記Ｖssが電源の負極を表し、前記Ｖddが電源の正極を表し、前記ＶTNBがＮＭＯＳの閾電圧を表す、請求項１乃至７の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項９】
前記入力電圧
2006332596.tif 000046
の振幅が｜ＶTPB｜からＶddまで及び、前記Ｖddが電源の正極を表し、前記ＶTPBがＰＭＯＳの閾電圧を表す、請求項１乃至７の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１０】
各々が電源の正極と負極とに結合した二つのガードリングが前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に設けられて、ラッチアップ効果を防止している、請求項１乃至９の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１１】
ラッチアップ効果を防止すべく、前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に単位長さの空間が確保されている、請求項１乃至９の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１２】
デジタル信号を電圧信号に変換するデジタル／アナログ変換器のデコーダにおいて、
複数の入力電圧
2006332596.tif 000047
（ｎはゼロよりも大きくまたはそれに等しい整数）を供給する第１入力ステージと、
前記デジタル信号の複数のデジタルコード入力を供給する第２入力ステージと、
前記電圧信号を出力する出力ステージと、
ＮＭＯＳスイッチアレイと、
ＰＭＯＳスイッチアレイと、を備え、
前記ＮＭＯＳスイッチアレイは、ｋ＋１列の複数のノードを含み、前記デジタル信号に応じて複数のＮＭＯＳトランジスタが前記ノードの一部に設けられ、前記ＮＭＯＳスイッチアレイは、前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkと、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧Ｖｒo〜Ｖｒkのうちの一つを前記出力ステージに出力するのに好適であり（ｋはゼロよりも大きくまたはそれに等しい整数）、
前記ＰＭＯＳスイッチアレイは、２n−（ｋ−ｍ＋１）列の複数のノードを含み、前記デジタル信号に応じて複数のＰＭＯＳトランジスタが前記ノードの一部に設けられ、前記第１入力ステージの前記入力電圧
2006332596.tif 000048
と、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧
2006332596.tif 000049
のうちの一つを前記出力ステージに出力するのに好適である（ｍはゼロよりも大きくまたはそれに等しい整数）、デジタル／アナログ変換器のデコーダ。
【請求項１３】
前記ＮＭＯＳスイッチアレイにおいて、同一の列の前記ＮＭＯＳトランジスタが直列に接続され、同一の行の前記ＮＭＯＳトランジスタのゲートがすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合し、各列の最初の前記ＮＭＯＳトランジスタのドレインがそれぞれ前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、各列の最後の前記ＮＭＯＳトランジスタのソースがすべて前記出力ステージに結合されている、請求項１２に記載のデジタル／アナログ変換器のデコーダ。
【請求項１４】
前記ＰＭＯＳスイッチアレイにおいて、同一の列の前記ＰＭＯＳトランジスタが直列に接続され、同一の行の前記ＰＭＯＳトランジスタのゲートがすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合され、各列の最初の前記ＰＭＯＳトランジスタのソースがそれぞれ前記第１入力ステージの前記入力電圧
2006332596.tif 000050
のうちの一つに結合され、各列の最後の前記ＰＭＯＳトランジスタのドレインがすべて前記出力ステージに結合されている、請求項１２に記載のデジタル／アナログ変換器のデコーダ。
【請求項１５】
前記入力電圧Ｖｒo〜Ｖｒkの振幅がＶssからＶdd−ＶTNBまで及び、前記Ｖssが電源の負極を表し、前記Ｖddが電源の正極を表し、前記ＶTNBがＮＭＯＳの閾電圧を表す、請求項１２乃至１４の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１６】
前記入力電圧
2006332596.tif 000051
の振幅が｜ＶTPB｜からＶddまで及び、前記Ｖddが電源の正極を表し、前記ＶTPBがＰＭＯＳの閾電圧を表す、請求項１２乃至１４の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１７】
各々が電源の正極と負極とに結合した二つのガードリングが前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に設けられて、ラッチアップ効果を防止している、請求項１２乃至１６の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１８】
ラッチアップ効果を防止すべく、前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に単位長さの空間が確保されている、請求項１２乃至１６の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデコーダに関し、特にデジタル／アナログ変換器のデコーダに関する。
【背景技術】
【０００２】
バイナリデジタルインパルスは、１と０とが延々と続き、人間からすると一見何の意味も有しないように見えるが、デジタル／アナログ変換器を用いてそのバイナリデジタルインパルスをデコードすると、有意義な出力が現れる。その出力は、音声、映像、音楽的な旋律であったり、機械的な運動であったりもする。デジタル／アナログ変換器は、電圧等のアナログ量を表すデジタルワードをそのアナログ量に対応する出力に変換する。
【０００３】
図１は、デジタル／アナログ変換器の機能ブロック図を示す。出力Ｏｕｔiは、対応するデコーダ入力によってガンマ電圧
2006332596.tif 000003
から選択され、そのデコーダ入力は、デジタルコード
2006332596.tif 000004
及び
2006332596.tif 000005
により制御される。ここで、Ａn-1を最上位ビット（ＭＳＢ）とし、Ａoを最下位ビット（ＬＳＢ）とする。その出力Ｏｕｔiは、ＯＰバッファを経てバンプパッドＰoutiに至る。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、ライン反転型のＬＣＤソースドライバにおけるデジタル／アナログ変換器（ＤＡＣ）のスイッチアレイ（即ち、デコーダ）は、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタとにより構成され、図２に示すように、デジタルコード
2006332596.tif 000006
及び
2006332596.tif 000007
により制御される。ガンマ電圧
2006332596.tif 000008
の各々は、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとにより構成されるトランスミッションゲートロジックを介して送られる。各出力電圧に対してスイッチアレイが同一の水平面上に配置されている場合、出力電圧に対する各チャネルのピッチは十分に広いことが望ましいが、ソースドライバの幅には限りがある上、半導体ファウンドリではマスクのレチクルに対する制限がある。また、スイッチアレイが同一水平面上に配置されていない場合、ソースドライバのガンマ電圧に対して二度のルーチング・トレース（ｒｏｕｔｉｎｇ−ｔｒａｃｅ）が必要となり、ソースドライバの占める面積も増大することになる。
【０００５】
図３は、従来のコンタクトデバイスを用いた、同一水平面上に配置されたＮＭＯＳスイッチアレイと、ＰＭＯＳスイッチアレイとの部分的なレイアウト図である。図３を参照すると、コンタクトがスイッチアレイの同一の行に設けられる場合には、ガンマ電圧間に設置するために必要なコンタクト数はわずかでよく、バンプパッドのピッチも増加することもない。しかしながらコンタクトがスイッチアレイの同一の列に設けられる場合、互いのコンタクトは密接し合い、マスクのレチクルに対してはスイッチアレイの行と行との間により多くのスペースが必要となる。したがって、スイッチアレイのバンプパッドのピッチが増大するという不都合がある。
【０００６】
そこで本発明の目的は、デジタル／アナログ変換器のデコーダを提供することにある。そのデコーダにおいて、ガンマ電圧のチャネルは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性に応じて三つの部分に分割されている。そのチャネルの一部分はＮＭＯＳスイッチアレイにより制御され、チャネルの別の一部分はＰＭＯＳスイッチアレイにより制御され、チャネルのもう一部分はＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイとの両方によって制御される。したがって、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの個数を減少させることができる。
【０００７】
本発明の別の目的は、デジタル／アナログ変換器のデコーダを提供することにある。そのデコーダにおいて、デジタル信号に応じて複数のＮ型埋込拡散（ｂｕｒｉｅｄ  ｄｉｆｆｕｓｉｏｎ）（ＢＤＮ）層がＮＭＯＳトランジスタの一部の下部に設けられているとともに、デジタル信号に応じて複数のＰ型埋込拡散（ｂｕｒｉｅｄ  ｄｉｆｆｕｓｉｏｎ）（ＢＤＰ）層がＰＭＯＳトランジスタの一部の下部に設けられている。これにより、金属−コンタクト−ポリ構造のためのレイアウト面積が減少し、バンプパッドのピッチも減少する。
【課題を解決するための手段】
【０００８】
本発明は、デジタル信号を電圧信号に変換するのに好適なデジタル／アナログ変換器のデコーダである。そのデコーダは、第１入力ステージと、第２入力ステージと、出力ステージと、ＮＭＯＳスイッチアレイと、ＰＭＯＳスイッチアレイと、を備えている。前記第１入力ステージは、複数の入力電圧
2006332596.tif 000009
を供給し、ｎはゼロよりも大きくまたはそれに等しい整数である。前記第２入力ステージは、前記デジタル信号の複数のデジタルコード入力を供給する。前記出力ステージは、前記電圧信号を受け、出力するために用いられる。前記ＮＭＯＳスイッチアレイは、ｋ＋１列の複数のＮＭＯＳトランジスタを含み、前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkと、前記第２入力ステージの前記デジタル信号とを受け、これにより前記デジタル信号に対応する前記入力電圧Ｖｒo〜Ｖｒkのうちの一つを前記出力ステージに出力する（ｋはゼロよりも大きくまたはそれに等しい整数）。前記ＰＭＯＳスイッチアレイは、２n−（ｋ−ｍ＋１）列の複数のＰＭＯＳトランジスタを含み、前記第１入力ステージの前記入力電圧
2006332596.tif 000010
と、前記第２入力ステージの前記デジタル信号とを受け、これにより前記デジタル信号に対応する前記入力電圧
2006332596.tif 000011
のうちの一つを前記出力ステージに出力する（ｍはゼロよりも大きくまたはそれに等しい整数）。
【０００９】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＮＭＯＳスイッチアレイにおいて、同一の列の前記ＮＭＯＳトランジスタは直列に接続され、他方、同一の行の前記ＮＭＯＳトランジスタのゲートはすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合している。また、最初の行の前記ＮＭＯＳトランジスタのドレインはそれぞれ前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、最終行の前記ＮＭＯＳトランジスタのソースはすべて前記出力ステージに結合されている。さらに、前記デジタル信号に応じて前記ＮＭＯＳトランジスタの一部の下部に複数のＮ型埋込拡散（ＢＤＮ）層が設けられており、これにより前記デジタル信号が入力されると、対応する前記電圧信号が出力される。
【００１０】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＢＤＮ層は、前記ＮＭＯＳトランジスタのソースとドレインとを接続している。
【００１１】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＰＭＯＳスイッチアレイにおいて、同一の列の前記ＰＭＯＳトランジスタは直列に接続され、他方、同一の行の前記ＰＭＯＳトランジスタのゲートはすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合されている。また、行の前記ＰＭＯＳトランジスタのソースはそれぞれ前記第１入力ステージの前記入力電圧
2006332596.tif 000012
のうちの一つに結合され、最終行の前記ＰＭＯＳトランジスタのドレインはすべて前記出力ステージに結合されている。さらに、前記デジタル信号に応じて前記ＰＭＯＳトランジスタの一部の下部に複数のＰ型埋込拡散（ＢＤＰ）層が設けられており、これにより前記デジタル信号が入力されると、対応する前記電圧信号が出力される。
【００１２】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＢＤＰ層は、前記ＰＭＯＳトランジスタのソースとドレインとを接続している。
【００１３】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記入力電圧Ｖｒo〜Ｖｒkの振幅はＶssからＶdd−ＶTNBまで及び、前記Ｖssは電源の負極を表し、前記Ｖddは電源の正極を表し、前記ＶTNBはＮＭＯＳの閾電圧を表している。
【００１４】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記入力電圧
2006332596.tif 000013
の振幅は｜ＶTPB｜からＶddまで及び、前記Ｖddは電源の正極を表し、前記ＶTPBはＰＭＯＳの閾電圧を表している。
【００１５】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、各々が電源の正極と負極とに結合した二つのガードリングが前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に設けられて、ラッチアップ効果を防止している。
【００１６】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、ラッチアップ効果を防止すべく、前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に単位長さの空間が確保されている。
【００１７】
本発明は、デジタル信号を電圧信号に変換するのに好適なデジタル／アナログ変換器のデコーダである。そのデコーダは、第１入力ステージと、第２入力ステージと、出力ステージと、ＮＭＯＳスイッチアレイと、ＰＭＯＳスイッチアレイと、を備えている。前記第１入力ステージは、複数の入力電圧
2006332596.tif 000014
を供給し、ｎはゼロよりも大きくまたはそれに等しい整数である。前記第２入力ステージは、前記デジタル信号の複数のデジタルコード入力
2006332596.tif 000015
を供給する。前記出力ステージは、前記電圧信号を受け、出力するために用いられる。前記ＮＭＯＳスイッチアレイは、ｋ＋１列及び２*ｎ行のノードを含み、前記デジタル信号に応じて複数のＮＭＯＳトランジスタが前記ノードの一部に設けられている。前記ＮＭＯＳスイッチアレイは、前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkと、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧Ｖｒo〜Ｖｒkのうちの一つを前記出力ステージに出力するのに好適である（ｋはゼロよりも大きくまたはそれに等しい整数）。前記ＰＭＯＳスイッチアレイは、２n−（ｋ−ｍ＋１）列及び２*ｎ行のノードを含み、前記デジタル信号に応じて複数のＰＭＯＳトランジスタが前記ノードの一部に設けられている。前記ＰＭＯＳアレイは、前記第１入力ステージの前記入力電圧
2006332596.tif 000016
と、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧
2006332596.tif 000017
のうちの一つを前記出力ステージに出力するのに好適である（ｍはゼロよりも大きくまたはそれに等しい整数）。
【００１８】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＮＭＯＳスイッチアレイにおいて、同一の列の前記ＮＭＯＳトランジスタは直列に接続され、同一の行の前記ＮＭＯＳトランジスタのゲートはすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合し、各列の最初の前記ＮＭＯＳトランジスタのドレインはそれぞれ前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、各列の最後の前記ＮＭＯＳトランジスタのソースはすべて前記出力ステージに結合されている。
【００１９】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＰＭＯＳスイッチアレイにおいて、同一の列の前記ＰＭＯＳトランジスタは直列に接続され、同一の行の前記ＰＭＯＳトランジスタのゲートはすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合され、各列の最初の前記ＰＭＯＳトランジスタのソースはそれぞれ前記第１入力ステージの前記入力電圧
2006332596.tif 000018
のうちの一つに結合され、各列の最後の前記ＰＭＯＳトランジスタのドレインはすべて前記出力ステージに結合されている。
【発明の効果】
【００２０】
本発明では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの特性に応じて、ガンマ電圧の選択が少数のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにより制御されるので、スイッチアレイの面積が減少する。また、ＢＤＮ及びＢＤＰを採用してコンタクトの個数を減少させることができるので、バンプパッドのピッチが減少することになる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施するための好適な実施形態を、本発明を例示する添付図面を参照して詳細に説明する。同一或いは類似する部分を参照する際、図面及び本実施の形態においては可能な限り同一の参照番号を用いる。
【実施例】
【００２２】
図４は、本発明の実施例に係るデジタルコードと、ガンマ電圧Ｖｒjとの関係を示す図である。図４に示すように、デジタルコード
2006332596.tif 000019
及び
2006332596.tif 000020
の値は、ガンマ電圧Ｖｒjにマップされている。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性の為、｜ＶTPB｜とＶddとの間のガンマ電圧Ｖｒjは、ＰＭＯＳトランジスタにより制御することができ、ＶssとＶdd−ＶTNBとの間のガンマ電圧Ｖｒjは、ＮＭＯＳトランジスタにより制御することができる。ここで、ＶTPBはＰＭＯＳトランジスタの閾電圧（人体効果を含む）であり、ＶTPBは、ＮＭＯＳトランジスタの閾電圧（人体効果を含む）である。
【００２３】
したがって、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとの個数を減少させるべく、デジタルコード値をブレイクポイントとして選択する。ガンマ電圧が、０からｋまでの脚注の値により示されるＶｒoとＶｒkとの間に位置する場合、ＮＭＯＳトランジスタを使用してガンマ電圧の選択を制御する。また、ガンマ電圧が、（ｋ−ｍ＋１）から（２n−１）までの脚注の値により示されるＶｒk-m+1と、
2006332596.tif 000021
との間に位置する場合、ＰＭＯＳトランジスタを使用してガンマ電圧の選択を制御する。さらに、ガンマ電圧が、（ｋ−ｍ＋１）からｋまでの脚注の値により示されるＶｒk-m+1と、Ｖｒkとの間に位置する場合、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの両方を使用してガンマ電圧の選択の制御を行う。
【００２４】
本実施例では、電源Ｖssの負極を最小ガンマ電圧として選択し、電源Ｖddの正極を最大ガンマ電圧として選択している。ただし、最小ガンマ電圧ＶｒoはＶssに限定されず、最大ガンマ電圧もＶddに限定されるものではない。例えば、Ｖｒoは０．１Ｖdd、
2006332596.tif 000022
は、０．９Ｖddとすることができる。また、ガンマ電圧Ｖｒj、Ｖss及びＶddの関係は、
2006332596.tif 000023
から
2006332596.tif 000024
と表すことができる。
【００２５】
図５は、本発明の実施例に係るデジタル／アナログ変換器のデコーダの回路である。図５を参照すると、そのデコーダは、第１入力ステージ、第２入力ステージ、出力ステージ、ＮＭＯＳスイッチアレイ、及びＰＭＯＳスイッチアレイを備えている。第１入力ステージは、複数の入力電圧
2006332596.tif 000025
を供給し、ｎはゼロよりも大きくまたはそれに等しい整数である。また、第２入力ステージは、デジタル信号の複数のデジタルコード入力
2006332596.tif 000026
を供給する。出力ステージは、電圧信号を受け取り出力するために用いられる。
【００２６】
また、ＮＭＯＳスイッチアレイは、ｋ＋１列及び２*ｎ行の複数のＮＭＯＳトランジスタを含む。そのＮＭＯＳスイッチアレイは、第１入力ステージの入力電圧Ｖｒo〜Ｖｒkと、第２入力ステージのデジタル信号とを受け、これによりデジタル信号に対応する入力電圧Ｖｒo〜Ｖｒkのうちの一つを出力ステージに出力し、ｋはゼロよりも大きくまたはそれに等しい整数である。ＰＭＯＳスイッチアレイは、２n−（ｋ−ｍ＋１）列及び２*ｎ行の複数のＰＭＯＳトランジスタを含み、第１入力ステージの入力電圧
2006332596.tif 000027
と、第２入力ステージのデジタル信号とを受ける。これにより、デジタル信号に対応する入力電圧
2006332596.tif 000028
のうちの一つを出力ステージに出力し、ｍはゼロよりも大きくまたはそれに等しい整数である。
【００２７】
さらに、ＮＭＯＳスイッチアレイにおいて、同一の列のＮＭＯＳトランジスタは直列に接続されており、他方、同一の行のＮＭＯＳトランジスタのゲートは、すべて第２入力ステージのデジタル信号のデジタルコード入力のうちの一つに結合している。また、最初の行のＮＭＯＳトランジスタのドレインは、それぞれ第１入力ステージの入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、２*ｎ番目の行（即ち、最終行）のＮＭＯＳトランジスタのソースは、すべて出力ステージに結合されている。さらに、デジタル信号に応じて、ＮＭＯＳトランジスタの一部の下部には、Ｎ型埋込拡散（ｂｕｒｉｅｄ  ｄｉｆｆｕｓｉｏｎ）（ＢＤＮ）層が設けられ、これによりデジタル信号が入力されると、対応する電圧信号が出力される。
【００２８】
ＰＭＯＳスイッチアレイでは、同一の列のＰＭＯＳトランジスタは直列に接続され、同一の行のＰＭＯＳトランジスタのゲートは、すべて第２入力ステージのデジタル信号のデジタルコード入力のうちの一つに結合している。また、最初の行のＰＭＯＳトランジスタのソースは、それぞれ第１入力ステージの入力電圧
2006332596.tif 000029
のうちの一つに結合されているとともに、２*ｎ番目の行（即ち、最終行）のＰＭＯＳトランジスタのドレインは、すべて出力ステージに結合している。さらに、デジタル信号に応じて、ＰＭＯＳトランジスタの一部の下部には、Ｐ型埋込拡散（ＢＤＰ）層が設けられ、これによりデジタル信号が入力されると、対応する電圧信号が出力される。
【００２９】
本実施例では、ＤＡＣのガンマ電圧は高電圧部分と低電圧部分とに分割され、高電圧部分は、
2006332596.tif 000030
から
2006332596.tif 000031
まで及び、低電圧部分は、ＶｒoからＶｒkまで及ぶ。この高電圧部分はＰＭＯＳスイッチアレイにより伝送され、低電圧部分はＮＭＯＳスイッチアレイにより伝送され、これによりトランジスタの個数を減少させることができる上、細かいピッチが実現される。なお、Ｎ型埋込拡散（ＢＤＮ）層と、Ｐ型埋込拡散（ＢＤＰ）層とを用いて、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとのソース及びドレインをそれぞれ短絡させている。これにより、金属−コンタクト−ポリ構造の面積を減少させることができる。
【００３０】
上述のＢＤＰ層とＢＤＮ層とは、ポリシリコン層に先立って形成され、本発明の実施例に対してより良好な半導体プロセスを提供する。本発明では、ガンマ電圧Ｖｒjは一連のＰＭＯＳトランジスタまたはＮＭＯＳトランジスタに接続されており、簡易化した回路及びレイアウトが実現される。ここで、ＰＭＯＳトランジスタは、高レベルガンマ電圧Ｖｒj（｜ＶTPB｜とＶddとの間のＶｒj）に用いられ、ＮＭＯＳトランジスタは、低レベルガンマ電圧Ｖｒj（ＶssとＶdd−ＶTNBとの間のＶｒj）にて使用されている。なお、ＰＭＯＳ及びＮＭＯＳの閾電圧（ＶTPB、ＶTNB）を調整して、より低いＶdd動作を実現することもできる。さらに、ガンマ電圧Ｖｒjに対して追加的な接続線を追加して異なるＯｕｔiを互いに短絡させることにより、ガンマ電圧の電源供給線の強さを向上させることもできる。
【００３１】
図６は、本発明の実施例に係る図５の特別な場合であり、ｋは２n-1−１に等しく、ｍは０に等しい。図６を参照すると、ｋはデジタルコードの中央値として選択されており、これによりＮＭＯＳトランジスタの個数がＰＭＯＳトランジスタの個数と等しくなり、トランジスタの合計数を最大で５０％まで減少させることができる。各ガンマ電圧は、単一の一連のＮＭＯＳトランジスタまたは単一の一連のＰＭＯＳトランジスタにより制御されるので、図６の回路は、最小限のレイアウトで実施することができる。なお、ｋ及びｍは、例えばｋは２n-1−５に等しい、ｍは０に等しい等、異なる用途に対応して他の値としてもよく、これによっても最小限のレイアウトが得られる。
【００３２】
図７は、本発明の実施例に係る同一の水平面上のＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイの部分的なレイアウト図である。図７を参照すると、コードインプラント（ｃｏｄｅ  ｉｍｐｌａｎｔｓ）、即ち、ＢＤＰ及びＢＤＮを用いて、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソースとドレインとを接続している。したがって、ポリシリコンにコンタクトを設ける必要はなく、バンプパッドのピッチを減少させることができる。０．５ｕｍ、１Ｐ２Ｍのプロセスを例に上記背景技術にて述べたレイアウトと比較すると、バンプパッドのピッチは、（図３に示すように）３９．９８ｕｍから、（図７に示すように）３３．４ｕｍにまで減少している。
【００３３】
図８は、本発明の実施例に係るＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイの別のレイアウト図である。本実施例では、図７で説明した実施例と同様に、ＢＤＰとＢＤＮとを、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに用いている。ＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイにおいて、デジタルコードＡo〜Ａn-1と、
2006332596.tif 000032
とを送るためのポリシリコン線は、それぞれ対応する金属線を介して、Ｖssガードリング及びＶddガードリングを横切るように接続されている。ここで、ガードリングは、Ｖss及びＶddにそれぞれ接続された二つの金属線を含んでおり、ＮＭＯＳスイッチアレイとＰＭＯＳスイッチアレイとの間のラッチアップ効果を防止するために用いられる。
【００３４】
図９は、本発明の実施例に係る図８の別のレイアウト図である。ＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイにおいて、デジタルコードＡo〜Ａn-1と、
2006332596.tif 000033
とを送るためのポリシリコン線は直接接続されている。ＮＭＯＳスイッチアレイとＰＭＯＳスイッチアレイとの間には間隔が保たれており、そのＮＭＯＳスイッチアレイとＰＭＯＳスイッチアレイとの間のラッチアップ効果を防止している。
【００３５】
図１０は、本発明の実施例に係るＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイのレイアウト図である。図１０を参照すると、デコーダは、第１入力ステージ、第２入力ステージ、出力ステージ、ＮＭＯＳスイッチアレイ、及びＰＭＯＳスイッチアレイを備えている。第１入力ステージは、複数の入力電圧
2006332596.tif 000034
を供給し、ｎはゼロよりも大きくまたはそれに等しい整数である。また、第２入力ステージは、デジタル信号の複数のデジタルコード入力
2006332596.tif 000035
を供給する。出力ステージは、電圧信号を受け取り出力するために用いられる。
【００３６】
また、ＮＭＯＳスイッチアレイは、ｋ＋１列及び２*ｎ行のノードを含み、デジタル信号に応じて、ノードの一部に複数のＮＭＯＳトランジスタが設けられている。ＮＭＯＳスイッチアレイは、第１入力ステージの入力電圧Ｖｒo〜Ｖｒkと、第２入力ステージのデジタル信号とを受け、これによりデジタル信号に対応する入力電圧Ｖｒo〜Ｖｒkのうちの一つを出力ステージに出力するのに好適であり、ｋはゼロよりも大きくまたはそれに等しい整数である。
【００３７】
ＰＭＯＳスイッチアレイは、２n−（ｋ−ｍ＋１）列及び２*ｎ行のノードを含み、デジタル信号に応じて、ノードの一部に複数のＰＭＯＳトランジスタが設けられている。ＰＭＯＳアレイは、第１入力ステージの入力電圧
2006332596.tif 000036
と、第２入力ステージのデジタル信号とを受け、デジタル信号に対応する入力電圧
2006332596.tif 000037
のうちの一つを出力ステージに出力するのに好適であり、ｍはゼロよりも大きくまたはそれに等しい整数である。
【００３８】
さらに、ＮＭＯＳスイッチアレイにおいて、同一の列のＮＭＯＳトランジスタは直列に接続され、同一の行のＮＭＯＳトランジスタのゲートは、すべて第２入力ステージのデジタル信号のデジタルコード入力のうちの一つに結合している。また、各列の最初のＮＭＯＳトランジスタのドレインは、それぞれ第１入力ステージの入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、各列の最後のＮＭＯＳトランジスタのソースは、すべて出力ステージに結合されている。
【００３９】
ＰＭＯＳスイッチアレイでは、同一の列のＰＭＯＳトランジスタは直列に接続され、同一の行のＰＭＯＳトランジスタのゲートは、すべて第２入力ステージのデジタル信号のデジタルコード入力のうちの一つに結合しており、各列の最初のＰＭＯＳトランジスタのソースは、それぞれ第１入力ステージの入力電圧
2006332596.tif 000038
のうちの一つに結合されているとともに、各列の最後のＰＭＯＳトランジスタのドレインは、すべて出力ステージに結合している。
【００４０】
本実施例では、図８のレイアウトの概念と、コンタクトデバイスとを採用している。また、図９のレイアウトの概念を図１０に適用して、別のレイアウト（図示せず）とすることもできる。０．５ｕｍ、１Ｐ２Ｍのプロセスを例として挙げると、ＢＤＮとＢＤＰとを用いるレイアウトのバンプパッドのピッチは、（図７に示すように）３３．４ｕｍから、（図８に示すように）１５．８６ｕｍにまで減少しており、コンタクトデバイスを用いたレイアウトのバンプパッドピッチでは、（図３に示すように）３９．９８ｕｍから、（図１０に示すように）２０．５４ｕｍにまで減少している。
【００４１】
本発明の図７、図８、及び図９の設計コンセプトによって、レイアウトにつき複数の有利な点を得ることができる。即ち、（１）バンプパッドのピッチが縮小する、（２）対応するＤＡＣ設計が、バンプパッドのピッチのレイアウトと合致する、（３）標準的なスイッチアレイがコードインプラント（ＢＤＮ、ＢＤＰ）を考慮して設計されている、（４）レイアウト面積が減少するとともに金属−コンタクト−ポリ構造が少なくなる。さらに、回路設計についても有利な点を得ることができる。即ち（１）フルスイング（レール・トゥ・レール）回路、（２）回路が簡素化される。図１０では、バンプパッドのピッチが縮小するという効果を得ることができる。
【００４２】
当業者であれば、本発明の範囲や趣旨から逸脱することなく本発明の構成に対して様々な変更や変形が可能であることは容易に理解できることである。上記の観点から、本発明はこの発明の変更や変形を包含することを意図しており、そのような変更や変形は、特許請求の範囲及びその均等物の範囲内に含まれる。
【図面の簡単な説明】
【００４３】
【図１】図１は、デジタル／アナログ変換器の機能ブロック図である。
【図２】図２は、デジタル／アナログ変換器のデコーダの回路である。
【図３】図３は、同一の水平面上のＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイの部分的なレイアウト図である。
【図４】図４は、本発明の実施例に係るデジタルコードとガンマ電圧Ｖｒjとの関係を示す図である。
【図５】図５は、本発明の実施例に係るデジタル／アナログ変換器のデコーダの回路である。
【図６】図６は、本発明の実施例に係る図５の特別な場合である。
【図７】図７は、本発明の実施例に係る同一の水平面上のＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイの部分的なレイアウト図である。
【図８】図８は、本発明の実施例に係るＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイの別のレイアウト図である。
【図９】図９は、本発明の実施例に係る図８の別のレイアウト図である。
【図１０】図１０は、本発明の実施例に係るＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイのレイアウト図である。
【符号の説明】
【００４４】
Ｖｒo、Ｖｒk-m+1、Ｖｒk
2006332596.tif 000039
Ｖss  電源の負極
Ｖdd  電源の正極
ＶTNB  ＮＭＯＳの閾電圧
ＶTPB  ＰＭＯＳの閾電圧
【図１】
2006332596.tif 000052
【図２】
2006332596.tif 000053
【図３】
2006332596.tif 000054
【図４】
2006332596.tif 000055
【図５】
2006332596.tif 000056
【図６】
2006332596.tif 000057
【図７】
2006332596.tif 000058
【図８】
2006332596.tif 000059
【図９】
2006332596.tif 000060
【図１０】
2006332596.tif 000061
【外国語明細書】
TITLE OF THE INVENTION
DECODER OF DIGITAL-TO-ANALOG CONVERTER
TECHNICAL FIELD
【0001】 
The present invention generally relates to a decoder, in particular, to a decoder of a digital-to-analog converter.
BACKGROUND ART
【0002】
Binary digital impulses appear as long strings of ones and zeros, and have no apparent meaning to a human observer, but when a digital-to-analog converter (DAC) is used to decode the binary digital signals, meaningful output appears.  The output might be a voice, a picture, a musical tune, or mechanical motion.  The digital-to-analog converters transform a digital word representing an analog value such as a voltage into an output corresponding to that analog value. 
【0003】 
Fig. 1 shows a function block of a digital-to-analog converter.  Output Outi is selected from gamma voltage
2006332596.tif 000062
by corresponding decoder input which is controlled by digital codes
2006332596.tif 000063
Here, we choose An-1 as Most Significant Bit (MSB) and A0 as Least Significant Bit (LSB).  The output voltage Outi passes through OP buffer to bump pad Pouti .
DISCLOSURE OF INVENTION
PROBLEM TO BE SOLVED BY THE INVENTION
【0004】
Conventionally, the switch array (i.e. decoder) of the digital-to-analog converter (DAC) in the line-inversion LCD source driver is consisted of P-type Metal-Oxide-Semiconductor (PMOS) and N-type Metal-Oxide-Semiconductor (NMOS) transistors, which is controlled by digital codes
2006332596.tif 000064
, as shown in Fig. 2.  Each gamma voltage
2006332596.tif 000065
is transmitted through transmission gate logic consisting of PMOS and NMOS transistors.  When the switch arrays are disposed on same horizontal for each output voltage, the pitch of each channel for the output voltage should be wide enough.  Unfortunately, source driver has limited width, and foundry also has mask reticle restriction.  When the switch arrays are not disposed on same horizontal, twice routing-traces (routing-trace) for the gamma voltage in the source driver would be required and the area of the source driver is increased.
【0005】
Fig. 3 is a partial layout of the NMOS and PMOS switch arrays on the same horizontal, which uses conventional contact device.  Referring to Fig. 3, when the contacts are disposed in the same row of the switch array, only a few contacts are needed to dispose between the gamma voltages, such that the bump pad pitch would not be increased.  However, when the contacts are disposed in the same column of the switch array, the contacts are close to each other and more space between the rows of the switch array would be required for mask reticle, such that the bump pad pitch of the switch array is increased.
【0006】
Accordingly, an object of the present invention is directed to a decoder of a digital-to-analog converter.  In the decoder, the channels of the gamma voltage are divided into three parts according to the characteristic of the PMOS and NMOS transistors.  One part of the channels is controlled by a NMOS switch array, another part of the channels is controlled by a PMOS switch array, and the other part of the channels is controlled by both of the NMOS and PMOS switch array.  Therefore, the quantity of the PMOS and NMOS transistors can be reduced. 
【0007】
Another object of the present invention is directed to a decoder of a digital-to-analog converter.  In the decoder, a plurality of N-type buried diffusion (buried diffusion) (BDN) layers are disposed under some of the NMOS transistors according to the digital signal and a plurality of P-type buried diffusion (BDP) layers are disposed under some of the PMOS transistors according to the digital signal, such that the layout area for metal-contact-poly structure is reduced and the bump pad pitch is also decreased.
MEANS FOR SOLVING THE PROBLEM
【0008】
The present invention is directed to a decoder of a digital-to-analog converter suitable for transforming a digital signal into a voltage signal.  The decoder includes a first input stage, a second input stage, an output stage, a NMOS switch array, and a PMOS switch array.  The first input stage provides multiple input voltages
2006332596.tif 000066
, wherein n is an integer larger than or equal to zero.  The second input stage provides multiple digital code inputs of the digital signal.  The output stage is used to receive and output the voltage signal.  The NMOS switch array includes multiple NMOS transistors of k+1 columns which receive the input voltages Vr0 〜 Vrk of the first input stage and the digital signal of the second input stage, so as to output one of the input voltages Vr0 〜 Vrk to the output stage corresponding to the digital signal, wherein k is an integer larger than or equal to zero.  The PMOS switch array includes multiple PMOS transistors of 2n−(k−m + 1) columns which receive the input voltages
2006332596.tif 000067
of the first input stage and the digital signal of the second input stage, so as to output one of the input voltages
2006332596.tif 000068
to the output stage corresponding to the digital signal, wherein m is an integer larger than or equal to zero.
【0009】
The decoder of a digital-to-analog converter according to an embodiment of the present invention, wherein in the NMOS switch array, the NMOS transistors in the same column are connected in series, while the gates of the NMOS transistors in the same row are all coupled to one of the digital code inputs of the digital signal in the second input stage.  In addition, the drains of the NMOS transistors in a first row are coupled to one of the input voltages Vr0 〜 Vrk in the first input stage respectively and the sources of the NMOS transistors in a last row are all coupled to the output stage.  Moreover, a plurality of N-type buried diffusion (BDN) layers are disposed under some of the NMOS transistors according to the digital signal, such that when the digital signal is inputted, the corresponding voltage signal is outputted.
【0010】
The decoder of a digital-to-analog converter according to an embodiment of the present invention, wherein the BDN layers connect the source and drain of the NMOS transistors.
【0011】
The decoder of a digital-to-analog converter according to an embodiment of the present invention, wherein in the PMOS switch array, the PMOS transistors in the same column are connected in series, while the gates of the PMOS transistors in the same row are all coupled to one of the digital code inputs of the digital signal in the second input stage.  In addition, the sources of the PMOS transistors in the a row are coupled to one of the input voltages 
2006332596.tif 000069
in the first input stage respectively and the drains of the PMOS transistors in a last row are all coupled to the output stage.  Moreover, a plurality of P-type buried diffusion (BDP) layers are disposed under some of the PMOS transistors according to the digital signal, such that when the digital signal is inputted, the corresponding voltage signal is outputted.
【0012】
The decoder of a digital-to-analog converter according to an embodiment of the present invention, wherein the BDP layers connect the source and drain of the PMOS transistors.
【0013】
The decoder of a digital-to-analog converter according to an embodiment of the present invention, wherein the magnitudes of the input voltages Vr0 〜 Vrk range from Vss to Vdd−VTNB, wherein the Vss represents the negative electrode of the power, the Vdd represents the positive electrode of the power, and the VTNB represents the threshold voltage of NMOS.
【0014】
The decoder of a digital-to-analog converter according to an embodiment of the present invention, wherein the magnitudes of the input voltages
2006332596.tif 000070
range from ｜VTPB｜ to Vdd, wherein the Vdd represents the positive electrode of the power, and the VTPB represents the threshold voltage of PMOS.
【0015】
The decoder of a digital-to-analog converter according to an embodiment of the present invention, wherein two guard rings, coupled to the positive and the negative electrode of the power respectively, are disposed between the NMOS and PMOS switch array to avoid latchup effect.
【0016】
The decoder of a digital-to-analog converter according to an embodiment of the present invention, wherein a space with a unit length is reserved between the NMOS and PMOS switch array to avoid latchup effect.
【0017】
The present invention is directed to a decoder of a digital-to-analog converter suitable for transforming a digital signal into a voltage signal.  The decoder includes a first input stage, a second input stage, an output stage, a NMOS switch array, and a PMOS switch array.  The first input stage provides multiple input voltages
2006332596.tif 000071
, wherein n is an integer larger than or equal to zero.  The second input stage provides multiple digital code inputs
2006332596.tif 000072
of the digital signal.  The output stage is used to receive and output the voltage signal.  The NMOS switch array includes nodes of k+1 columns and 2*n rows, wherein multiple NMOS transistors are disposed in some of the nodes according to the digital signal.  The NMOS switch array is suitable for receiving the input voltages Vr0 〜 Vrk of the first input stage and the digital signal of the second input stage, and outputting one of the input voltages Vr0 〜 Vrk to the output stage corresponding to the digital signal, wherein k is an integer larger than or equal to zero.  The PMOS switch array includes nodes of 2n−(k-m + 1) columns and 2*n rows, wherein multiple PMOS transistors are disposed in some of the nodes according to the digital signal.  The PMOS array is suitable for receiving the input voltages
2006332596.tif 000073
of the first input stage and the digital signal of the second input stage, and outputting one of the input voltages
2006332596.tif 000074
to the output stage corresponding to the digital signal, wherein m is an integer larger than or equal to zero.
【0018】
The decoder of a digital-to-analog converter according to an embodiment of the present invention, wherein in the NMOS switch array, the NMOS transistors in the same column are connected in series, the gates of the NMOS transistors in the same row are all coupled to one of the digital code inputs of the digital signal of the second input stage, the drains of the first NMOS transistors in each column are coupled to one of the input voltages Vr0 〜 Vrk of the first input stage respectively, and the sources of the last NMOS transistors in each column are all coupled to the output stage.
【0019】
The decoder of a digital-to-analog converter according to an embodiment of the present invention, wherein in the PMOS switch array, the PMOS transistors in the same column are connected in series, the gates of the PMOS transistors in the same row are all coupled to one of the digital code inputs of the digital signal of the second input stage, the sources of the first PMOS transistors in each column are coupled to one of the input voltages
2006332596.tif 000075
of the first input stage respectively, and the drains of the last PMOS transistors in each column are all coupled to the output stage.
EFFECT OF THE INVENTION
【0020】
In the present invention, the gamma voltage selection is controlled by a reduced number of NMOS and PMOS transistors according to the characteristic of the NMOS and PMOS transistor, such that the area of the switch array is reduced.  Moreover, BDNs and BDPs are adopted and the number of contacts can be reduced, such that the bump pad pitch is decreased.
BEST MODE FOR CARRYING OUT THE INVENTION
【0021】
Reference will now be made in detail to the present preferred embodiments of the invention, examples of which are illustrated in the accompanying drawings.  Wherever possible, the same reference numbers are used in the drawings and the description to refer to the same or like parts.
EMBODIMENT
【0022】
Fig. 4 is a diagram illustrating the relation between digital code and gamma voltage Vrj according to an embodiment of the present invention.  Referring to Fig. 4, the value of digital codes
2006332596.tif 000076
are mapped to the gamma voltage Vrj.  Because of the characteristic of the PMOS and NMOS transistors, the gamma voltage Vrj between｜VTPB｜ and Vdd can be controlled by PMOS transistor, and the gamma voltage Vrj between Vss and Vdd-VTNB can be controlled by NMOS transistor.  Here, VTPB is the threshold voltage of PMOS transistor (with body effect), and VTNB is the threshold voltage of NMOS transistor (with body effect).
【0023】
Therefore, in order to reduce the quantity of the PMOS and NMOS transistors, a digital code value is chosen as a break point.  When the gamma voltage is located between Vr0 and Vrk, which are marked by the foot note value 0 to k, NMOS transistors are used to control the gamma voltage selection.  When the gamma voltage is located between Vrk-m+1 and
2006332596.tif 000077
, which are marked by the foot note value (k-m+1) to (2n-1), PMOS transistors are used to control the gamma voltage selection.  Moreover, when the gamma voltage is located between Vrk-m+1 and Vrk, which are marked by the foot note value (k-m+1) to k, both NMOS and PMOS transistors are used to control the gamma voltage selection.
【0024】
In the present embodiment, a negative electrode of the power Vss is chosen as the minimum gamma voltage, and a positive electrode of the power Vdd is chosen as the maximum gamma voltage.  However, it should be noted that the minimum gamma voltage Vr0 is not limited to Vss, and the maximum gamma voltage is not limited to Vdd.  For example, Vr0 can be 0.1 Vdd and
2006332596.tif 000078
can be 0.9 Vdd.  The relation between gamma voltage Vrj, Vss, and Vdd can be presented as
2006332596.tif 000079
【0025】
Fig 5 is a circuit of a decoder of the digital-to-analog converter according to an embodiment of present invention.  Referring to Fig. 5, the decoder includes a first input stage, a second input stage, an output stage, a NMOS switch array, and a PMOS switch array.  The first input stage provides multiple input voltages
2006332596.tif 000080
wherein n is an integer larger than or equal to zero.The second input stage provides multiple digital code inputs  
2006332596.tif 000081
of the digital signals.  The output stage is used to receive and output the voltage signals.
【0026】
In addition, the NMOS switch array includes multiple NMOS transistors of k+1 columns and 2*n rows which receive the input voltages Vr0 〜 Vrk of the first input stage and the digital signal of the second input stage, so as to output one of the input voltages Vr0 〜 Vrk  to the output stage corresponding to the digital signal, wherein k is an integer larger than or equal to zero.  The PMOS switch array includes multiple PMOS transistors of 2n-(k-m + 1) columns and 2*n rows which receive the input voltages
2006332596.tif 000082
of the first input stage and the digital signal of the second input stage, so as to output one of the input voltages
2006332596.tif 000083
to the output stage corresponding to the digital signal, wherein m is an integer larger than or equal to zero.
【0027】
Moreover, in the NMOS switch array, the NMOS transistors in the same column are connected in series, while the gates of the NMOS transistors in the same row are all coupled to one of the digital code inputs of the digital signal in the second input stage.  In addition, the drains of the NMOS transistors in the first row are coupled to one of the input voltages Vr0 〜 Vrk in the first input stage respectively and the sources of the NMOS transistors in the 2*n-th row (i.e. last low) are all coupled to the output stage.  Moreover, N-type buried diffusion (buried diffusion) (BDN) layers are disposed under some of the NMOS transistors according to the digital signal, such that when the digital signal is inputted, the corresponding voltage signal is outputted.
【0028】
In the PMOS switch array, the PMOS transistors in the same column are connected in series, while the gates of the PMOS transistors in the same row are all coupled to one of the digital code inputs of the digital signal in the second input stage.  In addition, the sources of the PMOS transistors in the first row are coupled to one of the input voltages
2006332596.tif 000084
in the first input stage respectively and the drains of the PMOS transistors in the 2*n-th row (i.e. last low) are all coupled to the output stage.  Moreover, P-type buried diffusion (BDP) layers are disposed under some of the PMOS transistors according to the digital signal, such that when the digital signal is inputted, the corresponding voltage signal is outputted.
【0029】
In the present embodiment, the gamma voltage of the DAC is divided into a high voltage part, which ranges from
2006332596.tif 000085
, and a low voltage part, which ranges from Vr0 to Vrk.  The high voltage part is transmitted by a PMOS switch array, and the low voltage part is transmitted by a NMOS switch array, such that the quantity of the transistors can be reduced and fine pitch is achieved.  Meanwhile, a N-type buried diffusion (BDN) and a P-type buried diffusion (BDP) layer are used to short the source and drain of the NMOS and PMOS transistors respectively, such that the area of the metal-contact-ploy structure can be reduced.
【0030】
The foregoing BDP and BDN layers are formed prior to the poly-silicon layer and provide a better semiconductor process for the embodiments of the present invention.  In the present invention, the gamma voltage Vrj is connected to a series of PMOS or NMOS transistors so that a simplified circuit and layout are realized.  Here, PMOS transistors are used in high level gamma voltage Vrj  (Vrj between ｜VTPB｜ and Vdd ) uses, while NMOS transistors are implements in low level gamma voltage Vrj  (Vrj between Vss and Vdd−VTNB).  Meanwhile, the threshold voltage of PMOS and NMOS (VTPB, VTNB) can be adjusted for lower- Vdd operation.  Besides, an extra connection line can be added to the gamma voltage Vrj and short different Outi together so as to enhance the strength of the gamma voltage power lines.
【0031】
Fig. 6 is a special case of Fig. 5 according to an embodiment of present invention, wherein k is equal to 2n-1-1 and m is equal to 0.  Referring to Fig. 6, k is chosen as a middle value of the digital codes, such that the quantity of the NMOS transistors is equal to the quantity of the PMOS transistors and the quantity of the total transistors can be reduced up to 50%.  Each gamma voltage is controlled by single series of NMOS transistors or single series of PMOS transistors.  Therefore, the circuit in Fig. 6 can be implemented by a minimum layout.  It should be noted that k and m may be other values corresponding to different applications, such as k is equal to 2n-1-5 and m is equal to 0, which can also come to the minimum layout.
【0032】
Fig. 7 is a partial layout of the NMOS and PMOS switch arrays on the same horizontal according to an embodiment of present invention.  Referring to Fig. 7, code implants (code implants), i.e. BDP and BDN, are used to connect the source and drain of the NMOS and PMOS transistors. Therefore, no contact is needed to dispose in the poly-silicon so that the bump pad pitch can be reduced. Take 0.5um 1P2M process for example and compare to the layout as described in the related art, the bump pad pitch is reduced from 39.98um (as shown in Fig. 3) to 33.4um (as shown in Fig. 7).
【0033】
Fig. 8 is another layout of the NMOS and PMOS switch arrays according to an embodiment of present invention.  Similar to the embodiment as described in Fig. 7, the present embodiment also implements BDPs and BDNs in the NMOS and PMOS transistors.  The poly-silicon lines for transmitting the digital codes A0 〜 An-1 and
2006332596.tif 000086
in the NMOS switch array and the PMOS switch array are respectively connected through corresponding metal lines across the Vss and Vdd guard rings.  Here, the guard rings includes two metal lines which are connected to Vss and Vdd respectively and are used to avoid latchup effect between the NMOS and PMOS switch array.
【0034】
Fig. 9 is an alternative layout of Fig. 8 according to an embodiment of present invention.  The poly-silicon lines for transmitting the digital codes A0 〜 An-1 and
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in the NMOS and the PMOS switch array are connected directly.  A distance is held between the NMOS and PMOS switch array so as to prevent from the latchup effect between the NMOS and PMOS switch array.
【0035】
Fig. 10 is a layout of the NMOS and PMOS switch arrays according to an embodiment of present invention.  Referring to Fig. 10, the decoder includes a first input stage, a second input stage, an output stage, a NMOS switch array, and a PMOS switch array.  The first input stage provides multiple input voltages 
2006332596.tif 000088
, wherein n is an integer larger than or equal to zero.  The second input stage provides multiple digital code inputs
2006332596.tif 000089
of the digital signal. The output stage is used to receive and output the voltage signal. 
【0036】
In addition, the NMOS switch array includes nodes of k+1 columns and 2*n rows, wherein multiple NMOS transistors are disposed in some of the nodes according to the digital signal.  The NMOS switch array is suitable for receiving the input voltages Vr0 〜 Vrk of the first input stage and the digital signal of the second input stage, and outputting one of the input voltages Vr0 〜 Vrk to the output stage corresponding to the digital signal, wherein k is an integer larger than or equal to zero.
【0037】
The PMOS switch array includes nodes of 2n−(k−m + 1) columns and 2*n rows, wherein multiple PMOS transistors are disposed in some of the nodes according to the digital signal.  The PMOS array is suitable for receiving the input voltages
2006332596.tif 000090
of the first input stage and the digital signal of the second input stage, and outputting one of the input voltages
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to the output stage corresponding to the digital signal, wherein m is an integer larger than or equal to zero.
【0038】
Moreover, in the NMOS switch array, the NMOS transistors in the same column are connected in series, the gates of the NMOS transistors in the same row are all coupled to one of the digital code inputs of the digital signal of the second input stage, the drains of the first NMOS transistors in each column are coupled to one of the input voltages Vr0 〜 Vrk of the first input stage respectively, and the sources of the last NMOS transistors in each column are all coupled to the output stage.
【0039】
In the PMOS switch array, the PMOS transistors in the same column are connected in series, the gates of the PMOS transistors in the same row are all coupled to one of the digital code inputs of the digital signal of the second input stage, the sources of the first PMOS transistors in each column are coupled to one of the input voltages
2006332596.tif 000092
of the first input stage respectively, and the drains of the last PMOS transistors in each column are all coupled to the output stage.
【0040】
In the present embodiment, the layout concept of Fig. 8 and contact devices are adopted.  The layout concept of Fig. 9 can also be applied to Fig. 10 for an alternative layout (not shown).  Take 0.5um 1P2M process for example, the bump pad pitch for the layout using BDNs and BDPs is reduced from 33.4um (as shown in Fig. 7) to 15.86um (as shown in Fig. 8), and the bump pad pitch for the layout using contact devices is reduced from 39.98um (as shown in Fig. 3) to 20.54um (as shown in Fig. 10).
【0041】
With the design concept of Fig. 7, Fig. 8, and Fig. 9 in the present invention, we can get the advantages in layout: (1) bump pad pitch is scaled down, (2) corresponding DAC design matches bump pad pitch layout, (3) regular switch array is designed with code implant (BDN, BDP), (4) layout area is reduced with less metal-contact-poly structure.  We can also get advantage in circuit design: (1) full swing (rail-to-rail) circuit, (2) simplified circuit. Fig. 10 can get the advantage of bump pad pitch scale down.
【0042】
It will be apparent to those skilled in the art that various modifications and variations can be made to the structure of the present invention without departing from the scope or spirit of the invention.  In view of the foregoing, it is intended that the present invention cover modifications and variations of this invention provided they fall within the scope of the following claims and their equivalents. 
BRIEF DESCRIPTION OF THE DRAWINGS
【0043】
【FIG. 1】Fig. 1 is a function block of a digital-to-analog converter.
【FIG. 2】Fig 2 is a circuit of a decoder of the digital-to-analog conv
erter.
【FIG. 3】Fig. 3 is a partial layout of the NMOS and PMOS switch arrays
on the same horizontal.
【FIG. 4】Fig. 4 is a diagram illustrating the relation between digital code and gamma voltage Vrj according to an embodiment of the present invention.
【FIG. 5】Fig 5 is a circuit of a decoder of the digital-to-analog converter according to an embodiment of present invention.
【FIG. 6】Fig. 6 is a special case of Fig. 5 according to an embodiment of present invention.
【FIG. 7】Fig. 7 is a partial layout of the NMOS and PMOS switch arrays on the same horizontal according to an embodiment of present invention.
【FIG. 8】Fig. 8 is another layout of the NMOS and PMOS switch arrays according to an embodiment of present invention.
【FIG. 9】Fig. 9 is an alternative layout of Fig. 8 according to an embodiment of present invention.
【FIG. 10】Fig. 10 is a layout of the NMOS and PMOS switch arrays according to an embodiment of present invention.
DESCRIPTION OF NUMERALS
【0044】
Vr0, Vrk-m+1, Vrk,
2006332596.tif 000093
Vss       Negative electrode of the power
Vdd       Positive electrode of the power
VTNB      Threshold voltage of NMOS
VTPB      Threshold voltage of PMOS
【CLAIM 1】
A decoder of a digital-to-analog converter for transforming a digital signal into a voltage signal, comprising:
a first input stage for providing a plurality of input voltages
2006332596.tif 000094
, wherein n is an integer larger than or equal to zero;
a second input stage for providing a plurality of digital code inputs of the digital signal;
an output stage for outputting the voltage signal;
a N-type Metal-Oxide-Semiconductor (NMOS) switch array, wherein comprising a plurality of NMOS transistors of k+1 columns, suitable for receiving the input voltages Vr0 〜 Vrk of the first input stage and the digital signal of the second input stage, and outputting one of the input voltages Vr0 〜 Vrk to the output stage corresponding to the digital signal, wherein k is an integer larger than or equal to zero; and
a P-type Metal-Oxide-Semiconductor (PMOS) switch array, wherein comprising a plurality of PMOS transistors of 2n−(k−m + 1) columns, suitable for receiving the input voltages
2006332596.tif 000095
of the first input stage and the digital signal of the second input stage, and outputting one of the input voltages 
2006332596.tif 000096
to the output stage corresponding to the digital signal, wherein m is an integer larger than or equal to zero.
【CLAIM 2】
The decoder of a digital-to-analog converter as recited in claim 1, in the NMOS switch array, the NMOS transistors in the same column are connected in series, the gates of the NMOS transistors in the same row are all coupled to one of the digital code inputs of the digital signal of the second input stage, the drains of the NMOS transistors in a first row are coupled to one of the input voltages Vr0 〜 Vrk of the first input stage respectively, and the sources of the NMOS transistors in a last row are all coupled to the output stage, moreover, a plurality of N-type buried diffusion (BDN) layers are disposed under some of the NMOS transistors according to the digital signal, such that when the digital signal is inputted, the corresponding voltage signal is outputted.
【CLAIM 3】
The decoder of a digital-to-analog converter as recited in claim 2, wherein the BDN layers connect the source and drain of the NMOS transistors.
【CLAIM 4】
The decoder of a digital-to-analog converter as recited in claim 1, in the PMOS switch array, the PMOS transistors in the same column are connected in series, the gates of the PMOS transistors in the same row are all coupled to one of the digital code inputs of the digital signal of the second input stage, the sources of the PMOS transistors in a first row are coupled to one of the input voltages 
2006332596.tif 000097
of the first input stage respectively, and the drains of the PMOS transistors in a last row are all coupled to the output stage, moreover, a plurality of P-type buried diffusion (BDP) layers are disposed under some of the PMOS transistors according to the digital signal, such that when the digital signal is inputted, the corresponding voltage signal is outputted.
【CLAIM 5】
The decoder of a digital-to-analog converter as recited in claim 2, wherein the BDP layers connect the source and drain of the PMOS.
【CLAIM 6】
The decoder of a digital-to-analog converter as recited in any one of claims 1 to 5, wherein when k is equal to 2n-1−1, then both of the number of the input voltages corresponding to the NMOS and the PMOS are equal to 2n - 1.
【CLAIM 7】
The decoder of a digital-to-analog converter as recited in claim 6, wherein the NMOS array is outputting one of the input voltages
2006332596.tif 000098
to the output stage corresponding to the digital signal and the PMOS is outputting one of the input voltages
2006332596.tif 000099
to the output stage corresponding to the digital signal.
【CLAIM 8】
The decoder of a digital-to-analog converter as recited in any one of claims 1 to 7, wherein the magnitudes of the input voltages Vr0 〜 Vrk range from Vss to Vdd−VTNB, wherein the Vss represents the negative electrode of the power, the Vdd  represents the positive electrode of the power, and the VTNB represents the threshold voltage of NMOS.
【CLAIM 9】
The decoder of a digital-to-analog converter as recited in any one of claims 1 to 7, wherein the magnitudes of the input voltages
2006332596.tif 000100
range from ｜VTPB｜ to Vdd, wherein the Vdd represents the positive electrode of the power, and the VTPB represents the threshold voltage of PMOS.
【CLAIM 10】
The decoder of a digital-to-analog converter as recited in any one of claims 1 to 9, wherein two guard rings, coupled to the positive and the negative electrode of the power respectively, are disposed between the NMOS and PMOS switch array to avoid latchup effect.
【CLAIM 11】
The decoder of a digital-to-analog converter as recited in any one of claims 1 to 9, wherein a space with a unit length is reserved between the NMOS and PMOS switch array to avoid latchup effect.
【CLAIM 12】
A decoder of a digital-to-analog converter for transforming a digital signal into a voltage signal, comprising:
a first input stage for providing a plurality of input voltages
2006332596.tif 000101
, wherein n is an integer larger than or equal to zero;
a second input stage for providing a plurality of digital code inputs of the digital signal;
an output stage for outputting the voltage signal;
a NMOS switch array, wherein comprising a plurality of nodes of k+1 columns, wherein a plurality of NMOS transistors are disposed in some of the nodes according to the digital signal, the NMOS switch array is suitable for receiving the input voltages Vr0 〜 Vrk of the first input stage and the digital signal of the second input stage, and outputting one of the input voltages Vr0 〜 Vrk to the output stage corresponding to the digital signal, wherein k is an integer larger than or equal to zero; and
a PMOS switch array, wherein comprising a plurality of nodes of 2n−(k-m + 1) columns, wherein a plurality of PMOS transistors are disposed in some of the nodes according to the digital signal, suitable for receiving the input voltages 
2006332596.tif 000102
of the first input stage and the digital signal of the second input stage, and outputting one of the input voltages 
2006332596.tif 000103
to the output stage corresponding to the digital signal, wherein m is an integer larger than or equal to zero.
【CLAIM 13】
The decoder of a digital-to-analog converter as recited in claim 12, in the NMOS switch array, the NMOS transistors in the same column are connected in series, the gates of the NMOS transistors in the same row are all coupled to one of the digital code inputs of the digital signal of the second input stage, the drains of the first NMOS transistors in each column are coupled to one of the input voltages Vr0 〜 Vrk of the first input stage respectively, and the sources of the last NMOS transistors in each column are all coupled to the output stage.
【CLAIM 14】
The decoder of a digital-to-analog converter as recited in claim 12, in the PMOS switch array, the PMOS transistors in the same column are connected in series, the gates of the PMOS transistors in the same row are all coupled to one of the digital code inputs of the digital signal of the second input stage, the sources of the first PMOS transistors in each column are coupled to one of the input voltages
2006332596.tif 000104
of the first input stage respectively, and the drains of the last PMOS transistors in each column are all coupled to the output stage.
【CLAIM 15】
The decoder of a digital-to-analog converter as recited in any one of claims 12 to 14, wherein the magnitudes of the input voltages Vr0 〜 Vrk range from Vss to Vdd−VTNB, wherein the Vss represents the negative electrode of the power, the Vdd  represents the positive electrode of the power, and the VTNB represents the threshold voltage of NMOS.
【CLAIM 16】
The decoder of a digital-to-analog converter as recited in any one of claims 12 to 14, wherein the magnitudes of the input voltages
2006332596.tif 000105
range from ｜VTPB｜ to Vdd, wherein the Vdd  represents the positive electrode of the power, and the VTPB represents the threshold voltage of PMOS.
【CLAIM 17】
The decoder of a digital-to-analog converter as recited in any one of claims 12 to 16, wherein two guard rings, coupled to the positive and the negative electrode of the power respectively, are disposed between the NMOS and PMOS switch array to avoid latchup effect.
【CLAIM 18】
The decoder of a digital-to-analog converter as recited in any one of claims 12 to 16, wherein a space with a unit length is reserved between the NMOS and PMOS switch array to avoid latchup effect.
SUMMARY
OBJECT To provide a decoder of a digital-to-analog converter capable of reducing the quantity of PMOS and NMOS transistors and a layout area for metal-contact-poly structure, and decreasing a bump pad pitch. 
MEANS FOR SOLVING In the present invention, the gamma voltage selection is controlled by a reduced number of NMOS and PMOS transistors according to the characteristic of the NMOS and PMOS transistor, such that the layout area of the switch array is reduced.  Moreover, a N-type buried diffusion (BDN) layer and a P-type buried diffusion (BDP) layer are adopted to replace the contacts in the layout of conventional decoder, such that the layout can be simplified and the bump pad pitch thereof can be decreased. 
SELECTED DRAWING  FIG. 4
【FIG. 1】
2006332596.tif 000106
【FIG. 2】
2006332596.tif 000107
【FIG. 3】
2006332596.tif 000108
【FIG. 4】
2006332596.tif 000109
【FIG. 5】
2006332596.tif 000110
【FIG. 6】
2006332596.tif 000111
【FIG. 7】
2006332596.tif 000112
【FIG. 8】
2006332596.tif 000113
【FIG. 9】
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【FIG. 10】
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