(57)【要約】  【課題】比較演算に係る論理回路の回路規模を削減し、その結果、その回路面積を縮小し、遅延時間を短縮し、消費電力を低減することができる位相比較器を提供する。  【解決手段】位相比較器は、データとデータのハーフレートの位相が９０°ずつずれた４相の第１〜第４のクロックとの間の位相を比較するもので、データを４相の第１〜第４のクロックで各々サンプリングする第１〜第４のサンプリング回路と、第１および第２のサンプリング回路によって、その位相が隣接する２相の第１および第２のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第１のアップ信号を出力する第１の比較回路と、第４および第１のサンプリング回路によって、その位相が隣接する２相の第４および第１のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第１のダウン信号を出力する第２の比較回路とを備える。【選択図】図１
2006109208.tif 000002
【特許請求の範囲】
【請求項１】
データと該データのハーフレートの９０°ずつ位相がずれた４相の第１、第２、第３および第４のクロックとの間の位相を比較する位相比較器であって、
前記データを４相の前記第１、第２、第３および第４のクロックで各々サンプリングする第１、第２、第３および第４のサンプリング回路と、前記第１および第２のサンプリング回路によって、その位相が隣接する２相の前記第１および第２のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第１のアップ信号を出力する第１の比較回路と、前記第４および第１のサンプリング回路によって、その位相が隣接する２相の前記第４および第１のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第１のダウン信号を出力する第２の比較回路とを備えていることを特徴とする位相比較器。
【請求項２】
さらに、前記第２および第３のサンプリング回路によって、その位相が隣接する２相の前記第２および第３のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第２のダウン信号を出力する第３の比較回路と、前記第３および第４のサンプリング回路によって、その位相が隣接する２相の前記第３および第４のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第２のアップ信号を出力する第４の比較回路とを備えている請求項１に記載の位相比較器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データとクロックとの間の位相を比較し、その比較結果を出力する位相比較器に関するものである。
【背景技術】
【０００２】
ＰＬＬ（位相同期ループ）回路やＣＤＲ（クロック・データ・リカバリ）回路で用いられる位相比較器（以下、ＰＤという）は、その比較結果として、データとクロックとの間の位相差に応じて線形の出力をするHogge型ＰＤ（非特許文献１参照）と、クロックがデータに対して早いのか遅いのかのみを判断してバイナリの出力をするAlexander型ＰＤ（bang-bangと呼ばれる）（非特許文献２参照）の２種類が一般的である。
【０００３】
バイナリ出力のＰＤを含むループは擬似的なデジタル回路と見なせる。このため、線形出力のＰＤと比較して構成の組合せがしやすく、プロセス変動、ノイズに強いという利点がある。また、バイナリ出力のＰＤの方が、線形出力のＰＤと比較して遅延時間を合わせやすいという特性も持ち合わせている。以下、本発明に関わるバイナリ出力のＰＤとして、Alexander型ＰＤを例に挙げて説明する。
【０００４】
図４は、クロックでデータを３倍オーバーサンプリングして得られる３種類のデータを用いて、クロックとデータとの間の位相を比較する従来のAlexander型ＰＤの備える比較回路の構成を表す一例の回路図である。同図に示す比較回路には、それぞれデータＤａｔａをクロックＣＡ，ＣＢ，ＣＣでサンプリングした時のデータＡ，Ｂ，Ｃが入力される。比較回路からは、その比較結果となるアップ信号Ｕｐおよびダウン信号Ｄｏｗｎが出力される。
【０００５】
なお、図５に示すように、クロックＣＡ，ＣＣは、データＤａｔａの中央部のタイミングでデータＤａｔａをサンプリングするクロックであり、クロックＣＢは、データＤａｔａの遷移部のタイミングでデータＤａｔａをサンプリングするクロックであるとする。
【０００６】
下記表１は、図４に示す比較回路の動作を表す真理値表である。表１において、Ａ，Ｂ，Ｃは、比較回路に入力されるデータの値を表す。‘Ｘ’は、不定値ではなく、‘１’または‘０’であることを表す。また、出力Ｕｐは、比較回路から出力されるアップ信号Ｕｐが‘１’（すなわち、ダウン信号Ｄｏｗｎが‘０’）になることを表す。同様に、出力Ｄｏｗｎは、比較回路から出力されるダウン信号Ｄｏｗｎが‘１’（すなわち、アップ信号Ｕｐが‘０’）になることを表す。また、出力Ｔｒｉ−Ｓｔａｔｅは、アップ信号Ｕｐおよびダウン信号Ｄｏｗｎが共に‘０’になることを表す。
【０００７】
【表１】
2006109208.tif 000003
【０００８】
表１に示すように、データＤａｔａ遷移部のタイミング（ＣＢ）でサンプリングされたデータ（Ｂ）と、その直前のデータＤａｔａ中央部のタイミング（ＣＡ）でサンプリングされたデータ（Ａ）とが異なる場合（Ｂ≠Ａ）、データＤａｔａよりもクロックＣＡ，ＣＢ，ＣＣの方が遅いということであるから、比較回路からは、アップ信号Ｕｐとして‘１’（ダウン信号Ｄｏｗｎとして‘０’）が出力される。
【０００９】
一方、データＤａｔａ遷移部のタイミング（ＣＢ）でサンプリングされたデータ（Ｂ）と、その直後のデータＤａｔａ中央部のタイミング（ＣＣ）でサンプリングされたデータ（Ｃ）とが異なる場合（Ｂ≠Ｃ）、データＤａｔａよりもクロックＣＡ，ＣＢ，ＣＣの方が早いということであるから、比較回路からは、ダウン信号Ｄｏｗｎとして‘１’（アップ信号Ｕｐとして‘０’）が出力される。
【００１０】
なお、データＤａｔａの遷移がない場合（Ａ＝Ｃ＝０、または、Ａ＝Ｃ＝１）、比較回路からは、アップ信号Ｕｐおよびダウン信号Ｄｏｗｎとして共に‘０’が出力される（トライステート（Ｔｒｉ−Ｓｔａｔｅ）となる）。
【００１１】
図６は、上述の概念に基づき、４相ハーフレートのクロックでデータを４倍オーバーサンプリングして得られる４種類のデータを用いて、クロックとデータとの間の位相を比較する従来のAlexander型位相比較器の構成を表す一例の回路図である（非特許文献３参照）。図６に示すAlexander型ＰＤは、データＤａｔａを４相クロックＣＩ，ＣＱ，ＣＩｂ，ＣＱｂで各々サンプリングし、クロックＣＩで同期化したデータ同士の間で比較演算を行った後、その比較結果をさらにクロックＣＩで同期化してアップ信号Ｕｐおよびダウン信号Ｄｏｗｎを出力するための論理回路を備えている。
【００１２】
なお、図７に示すように、クロックＣＩ，ＣＱ，ＣＩｂ、ＣＱｂは、データＤａｔａのハーフレートの９０°ずつ位相がずれた４相のクロックである。クロックＣＩ，ＣＩｂはデータＤａｔａの中央部のタイミングでデータＤａｔａをサンプリングするクロックであり、クロックＣＱ，ＣＱｂは、データＤａｔａの遷移部のタイミングでデータＤａｔａをサンプリングするクロックであるとする。
【００１３】
図６に示すAlexander型位相比較器の論理回路は、データＤａｔａの遷移部のタイミング（ＣＱ，ＣＱｂ）でサンプリングされたデータと、その前後のデータＤａｔａの中央部のタイミング（ＣＩ，ＣＩｂ）でサンプリングされたデータとの間で比較演算を行う。また、そのために、各々異なるタイミングでサンプリングされたデータを同期化するためのフリップフロップやラッチを必要とする。このため、その回路規模が大きく、回路面積や消費電力も大きいという問題がある。また、この論理回路によってＰＬＬ回路内における遅延時間が増大すると、ＰＬＬ回路の安定性に悪影響を与え、かつループゲインを減少させるという問題もあった。
【００１４】
【非特許文献１】C.R.Hogge, "A self correcting clock recovery circuit", J.Lightwave Technol., vol.LT-3, pp.1312-1314, Dec.1985
【非特許文献２】J.D.H.Alexander, "Clock recovery from random binary signals", Electron.Lett., vol.11, no.22, pp.541-542, Oct.1975
【非特許文献３】J.E.Rogers, "A 10-Gb/s CDR/DEMUX With LC Delay Line VCO in 0.18um CMOS", IEEE J.Solid-State Circuits, vol.37, pp.1781-1789, Dec.2002
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、前記従来技術に基づく問題点を解消し、比較演算に係る論理回路の回路規模を削減し、その結果、その回路面積を縮小し、遅延時間を短縮し、消費電力を低減することができる位相比較器を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明は、データと該データのハーフレートの９０°ずつ位相がずれた４相の第１、第２、第３および第４のクロックとの間の位相を比較する位相比較器であって、
前記データを４相の前記第１、第２、第３および第４のクロックで各々サンプリングする第１、第２、第３および第４のサンプリング回路と、前記第１および第２のサンプリング回路によって、その位相が隣接する２相の前記第１および第２のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第１のアップ信号を出力する第１の比較回路と、前記第４および第１のサンプリング回路によって、その位相が隣接する２相の前記第４および第１のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第１のダウン信号を出力する第２の比較回路とを備えていることを特徴とする位相比較器を提供するものである。
【００１７】
ここで、さらに、前記第２および第３のサンプリング回路によって、その位相が隣接する２相の前記第２および第３のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第２のダウン信号を出力する第３の比較回路と、前記第３および第４のサンプリング回路によって、その位相が隣接する２相の前記第３および第４のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第２のアップ信号を出力する第４の比較回路とを備えているのが好ましい。
【発明の効果】
【００１８】
本発明の位相比較器では、隣接する２相のクロックでサンプリングされたデータ同士のみを比較する。また、本発明の位相比較器では、２相のクロックに分けて各々同期化し、２相のクロックで並列処理することができる。これにより、本発明の位相比較器では、従来の位相比較器と比べて、データの比較演算に係る論理回路の回路規模を大幅に削減することが可能である。このため、本発明の位相比較器は、従来の位相比較器と比べて、その回路面積が小さく、遅延時間も短く、消費電力も低減されている。また、本発明の位相比較器では、論理回路による遅延時間が短縮されるため、ＰＬＬ回路やＣＤＲ回路の安定性を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の位相比較器を詳細に説明する。
【００２０】
図１は、本発明の位相比較器（以下、ＰＤという）の構成を表す一実施形態の回路図である。同図に示すＰＤ１０は、データＤａｔａと４相のクロックＣＩ、ＣＱ、ＣＩｂ、ＣＱｂとの間の位相を比較し、その比較結果として、クロックＣＱの立上りのタイミングに同期化されたアップ信号ＵｐＣＱおよびダウン信号ＤｏｗｎＣＱと、クロックＣＱｂの立上りのタイミングに同期化されたアップ信号ＵｐＣＱｂおよびＤｏｗｎＣＱｂとを出力するものである。
【００２１】
ここで、４相クロックＣＩ、ＣＱ、ＣＩｂ、ＣＱｂは、同じく図７を参照して説明すると、データＤａｔａのハーフレートのクロックであり、その位相が各々９０°ずつずれている。また、クロックＣＩ、ＣＩｂは、データＤａｔａの中央部のタイミングでデータＤａｔａをサンプリングするクロックであり、クロックＣＱ，ＣＱｂは、データＤａｔａの遷移部のタイミングでデータＤａｔａをサンプリングするクロックであるとする。
【００２２】
ＰＤ１０は、図１に示すように、データＤａｔａのサンプリング回路となる４つのフリップフロップ１２ａ、１２ｂ、１２ｃ、１２ｄと、比較演算のためのタイミング調整回路となる４つのラッチ１４ａ、１４ｂ、１４ｃ、１４ｄと、比較回路となる４つのＥＸＯＲ回路１６ａ、１６ｂ、１６ｃ、１６ｄと、出力段のタイミング調整回路となる４つのフリップフロップ１８ａ、１８ｂ、１８ｃ、１８ｄとを備えている。
【００２３】
ここで、フリップフロップ１２ａ、１２ｂ、１２ｃ、１２ｄは、それぞれクロックＣＩ、ＣＱ、ＣＩｂ、ＣＱｂの立上りのタイミングでデータＤａｔａをサンプリングする。フリップフロップ１２ａ、１２ｂ、１２ｃ、１２ｄのデータ入力ＤにはデータＤａｔａが入力され、そのクロック入力には、それぞれクロックＣＩ、ＣＱ、ＣＩｂ、ＣＱｂが入力されている。
【００２４】
ラッチ１４ａ、１４ｄは、それぞれフリップフロップ１２ａ、１２ｄの出力信号をクロックＣＱｂのローレベルで通過（スルー）させ、ハイレベルで確定（ホールド）して、その出力タイミングを調整する。ラッチ１４ａ、１４ｄのデータ入力Ｄには、それぞれフリップフロップ１２ａ、１２ｄの出力信号が入力され、そのクロック入力には共にクロックＣＱｂが入力されている。
【００２５】
一方、ラッチ１４ｂ、１４ｃは、それぞれフリップフロップ１２ｂ、１２ｃの出力信号をクロックＣＱのローレベルで通過（スルー）させ、ハイレベルで確定（ホールド）して、その出力タイミングを調整する。ラッチ１４ｂ、１４ｃのデータ入力Ｄには、それぞれフリップフロップ１２ｂ、１２ｃの出力信号が入力され、そのクロック入力には共にクロックＣＱが入力されている。
【００２６】
続いて、ＥＸＯＲ回路１６ａは、クロックＣＩでフリップフロップ１２ａによってサンプリングされ、さらにクロックＣＱｂのタイミングでラッチ１４ａによってタイミング調整されたデータと、クロックＣＱでフリップフロップ１２ｂによってサンプリングされたデータとを比較し、その比較結果を出力する。ＥＸＯＲ回路１６ａには、ラッチ１４ａの出力信号およびフリップフロップ１２ｂの出力信号が入力されている。
【００２７】
以下同様に、ＥＸＯＲ回路１６ｂは、クロックＣＱでフリップフロップ１２ｂによってサンプリングされ、さらにクロックＣＱのタイミングでラッチ１４ｂによってタイミング調整されたデータと、クロックＣＩｂでフリップフロップ１２ｃによってサンプリングされ、さらにクロックＣＱのタイミングでラッチ１４ｃによってタイミング調整されたデータとを比較し、その比較結果を出力する。ＥＸＯＲ回路１６ｂには、ラッチ１４ｂ、１４ｃの出力信号が入力されている。
【００２８】
ＥＸＯＲ回路１６ｃは、クロックＣＩｂでフリップフロップ１２ｃによってサンプリングされ、さらにクロックＣＱのタイミングでラッチ１４ｃによってタイミング調整されたデータと、クロックＣＱｂでフリップフロップ１２ｄによってサンプリングされたデータとを比較し、その比較結果を出力する。ＥＸＯＲ回路１６ｃには、ラッチ１４ｃの出力信号およびフリップフロップ１２ｄの出力信号が入力されている。
【００２９】
ＥＸＯＲ回路１６ｄは、クロックＣＱｂでフリップフロップ１２ｄによってサンプリングされ、さらにクロックＣＱｂのタイミングでラッチ１４ｄによってタイミング調整されたデータと、クロックＣＩでフリップフロップ１２ａによってサンプリングされ、さらにクロックＣＱｂのタイミングでラッチ１４ａによってタイミング調整されたデータとを比較し、その比較結果を出力する。ＥＸＯＲ回路１６ｄには、ラッチ１４ａ、１４ｄの出力信号が入力されている。
【００３０】
ＥＸＯＲ回路１６ａ、１６ｂ、１６ｃ、１６ｄからは、比較結果として、データ同士が異なる場合にハイレベルが出力され、同一の場合にローレベルが出力される。
【００３１】
最後に、フリップフロップ１８ａ、１８ｄは、クロックＣＱの立上りのタイミングでそれぞれＥＸＯＲ回路１６ａ、１６ｄの出力信号を保持して出力する。フリップフロップ１８ａ、１８ｄのデータ入力Ｄには、それぞれＥＸＯＲ回路１６ａ、１６ｄの出力信号が入力され、そのクロック入力には共にクロックＣＱが入力されている。また、フリップフロップ１８ａ、１８ｄからは、それぞれアップ信号ＵｐＣＱおよびダウン信号ＤｏｗｎＣＱが出力されている。
【００３２】
一方、フリップフロップ１８ｂ、１８ｃは、クロックＣＱｂの立上りのタイミングでそれぞれＥＸＯＲ回路１６ｂ、１６ｃの出力信号を保持して出力する。フリップフロップ１８ｂ、１８ｃのデータ入力Ｄには、それぞれＥＸＯＲ回路１６ｂ、１６ｃの出力信号が入力され、そのクロック入力にはクロックＣＱｂが入力されている。また、フリップフロップ１８ｂ、１８ｃからは、それぞれアップ信号ＵｐＣＱｂおよびダウン信号ＤｏｗｎＣＱｂが出力されている。
【００３３】
ここで、ＰＤ１０の出力段において、アップ信号ＵｐＣＱおよびダウン信号ＤｏｗｎＣＱは、クロックＣＱの立上りのタイミングに同期化され、アップ信号ＵｐＣＱｂおよびダウン信号ＤｏｗｎＣＱｂは、クロックＣＱｂの立上りのタイミングに同期化されて出力される。すなわち、両者は、データＤａｔａの１つ分の時間だけずれたタイミングで交互に出力される。
【００３４】
次に、下記表２を参照しながら、図１に示すＰＤ１０の動作を説明する。
【００３５】
表２は、同じく図７に示すように、データＤａｔａを４相のクロックＣＩ，ＣＱ，ＣＩｂ，ＣＱｂで４倍オーバーサンプリングした時のＰＤ１０の動作を表す真理値表である。表２において、Ｉ，Ｑ，Ｉｂ，Ｑｂ（Ｑｂ’）は、それぞれデータＤａｔａを４相クロックＣＩ，ＣＱ，ＣＩｂ，ＣＱｂ（ＣＱｂ’（１つ前のＣＱｂ））でサンプリングした時のデータを表す。また、ＵｐＣＱ、ＵｐＣＱｂ、ＤｏｗｎＣＱ、ＤｏｗｎＣＱｂは、ＰＤ１０から出力されるアップ信号ＵｐＣＱ、ＵｐＣＱｂおよびダウン信号ＤｏｗｎＣＱ、ＤｏｗｎＣＱｂの状態を表す。
【００３６】
【表２】
2006109208.tif 000004
【００３７】
表２に示すように、データＤａｔａ中央部のタイミング（ＣＩ）でサンプリングされたデータ（Ｉ）と、その直前のデータＤａｔａ遷移部のタイミング（ＣＱｂ’）でサンプリングされたデータ（Ｑｂ’）とが異なる場合（Ｉ≠Ｑｂ’）、データＤａｔａよりもクロックＣＱｂ’、ＣＩの方が早いということであるから、ＰＤ１０からは、ダウン信号ＤｏｗｎＣＱとして‘１’が出力される。なお、それ以外の信号は‘０’が出力される。
【００３８】
一方、データＤａｔａ中央部のタイミング（ＣＩ）でサンプリングされたデータ（Ｉ）と、その直後のデータＤａｔａ遷移部のタイミング（ＣＱ）でサンプリングされたデータ（Ｑ）とが異なる場合（Ｉ≠Ｑ）、データＤａｔａよりもクロックＣＩ、ＣＱの方が遅いということであるから、ＰＤ１０からは、アップ信号ＵｐＣＱとして‘１’が出力される。なお、それ以外の信号は‘０’が出力される。
【００３９】
また、データＤａｔａ中央部のタイミング（ＣＩｂ）でサンプリングされたデータ（Ｉｂ）と、その直前のデータＤａｔａ遷移部のタイミング（ＣＱ）でサンプリングされたデータ（Ｑ）とが異なる場合（Ｉｂ≠Ｑ）、データＤａｔａよりもクロックＣＱ、ＣＩｂの方が早いということであるから、ＰＤ１０からは、ダウン信号ＤｏｗｎＣＱｂとして‘１’が出力される。なお、それ以外の信号は‘０’が出力される。
【００４０】
一方、データＤａｔａ中央部のタイミング（ＣＩｂ）でサンプリングされたデータ（Ｉｂ）と、その直後のデータＤａｔａ遷移部のタイミング（ＣＱｂ）でサンプリングされたデータ（Ｑｂ）とが異なる場合（Ｉｂ≠Ｑｂ）、データＤａｔａよりもクロックＣＩｂ、ＣＱｂの方が遅いということであるから、ＰＤ１０からは、アップ信号ＵｐＣＱｂとして‘１’が出力される。なお、それ以外の信号は‘０’が出力される。
【００４１】
なお、データＤａｔａの遷移がない場合（表２において「その他」の場合）、ＰＤ１０からは、アップ信号ＵｐＣＱおよびダウン信号ＤｏｗｎＣＱ、アップ信号ＵｐＣＱｂおよびダウン信号ＤｏｗｎＣＱｂとして全て‘０’が出力される。
【００４２】
一例として、データＤａｔａよりも４相クロックＣＩ、ＣＱ、ＣＩｂ、ＣＱｂの方が遅い場合のＰＤ１０の動作を説明する。図２に、データＤａｔａと４相クロックＣＩ，ＣＱ，ＣＩｂ、ＣＱｂとの間の関係を示すように、データＤａｔａよりも４相クロックＣＩ、ＣＱ、ＣＩｂ、ＣＱｂの方が遅い場合、データＤａｔａが遷移すればＩ≠Ｑ、Ｉｂ≠Ｑｂとなる。
【００４３】
従って、図３のタイミングチャートに示すように、ＰＤ１０から出力されるアップ信号ＵｐＣＱは、ＥＸＯＲ回路１６ａによる比較の結果、データＤａｔａが遷移すればクロックＣＱの立上りのタイミングでハイレベルとなり、データＤａｔａの遷移がなければローレベルとなる。同様に、アップ信号ＵｐＣＱｂは、ＥＸＯＲ回路１６ｃによる比較の結果、データＤａｔａが遷移すればクロックＣＱｂの立上りのタイミングでハイレベルとなり、データＤａｔａの遷移がなければローレベルとなる。
【００４４】
また、データＤａｔａよりも４相クロックＣＩ、ＣＱ、ＣＩｂ、ＣＱｂの方が遅い場合には、データＤａｔａの遷移に関わらず、Ｉ＝Ｑｂ’、Ｉｂ＝Ｑとなる。このため、ＰＤ１０から出力されるダウン信号ＤｏｗｎＣＱおよびダウン信号ＤｏｗｎＣＱｂは、それぞれＥＸＯＲ回路１６ｄおよび１６ｂによる比較の結果、同じく図３のタイミングチャートに示すように、データＤａｔａの遷移に関わらず常にローレベルとなる。
【００４５】
以上のように、ＰＤ１０では、隣接する２相のクロック（すなわち、ＣＱｂ’とＣＩ、ＣＩとＣＱ、ＣＱとＣＩｂ、ＣＩｂとＣＱｂ）でサンプリングされたデータ同士（すなわち、Ｑｂ’とＩ、ＩとＱ、ＱとＩｂ、ＩｂとＱｂ）のみを比較する。また、ＰＤ１０では、図６に示す従来のＰＤのように、単一のクロック（図６に示す従来のＰＤではクロックＣＩ）に同期化せず、２相のクロック（図１では、ＣＱとＣＱｂ）に分けて各々同期化し、２相のクロックで並列処理している。
【００４６】
これにより、ＰＤ１０では、従来のＰＤと比べて、論理演算が簡単となり、同期化に必要な回路数も削減できるため、データの比較演算に係る論理回路の回路規模を大幅に削減することが可能となった。このため、ＰＤ１０は、従来のＰＤと比べて、その回路面積が小さく、遅延時間も短く、消費電力も低減されている。また、ＰＤ１０では、前述の通り、論理回路による遅延時間が短縮されるため、ＰＬＬ回路やＣＤＲ回路の安定性を向上させることができる。
【００４７】
なお、図１に示すＰＤ１０では、アップ信号ＵｐＣＱおよびダウン信号ＤｏｗｎＣＱと、アップ信号ＵｐＣＱｂおよびダウン信号ＤｏｗｎＣＱｂとを出力しているが、これは必須ではなく、例えばアップ信号ＵｐＣＱおよびダウン信号ＤｏｗｎＣＱのみを出力するようにしてもよいし、その逆に、アップ信号ＵｐＣＱｂおよびダウン信号ＤｏｗｎＣＱｂのみを出力するようにしてもよい。この場合、アップ信号およびダウン信号が出力される頻度は半分となるが、その回路規模をさらに削減することができる。
【００４８】
本発明は、基本的に以上のようなものである。
以上、本発明の位相比較器について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００４９】
【図１】本発明の位相比較器の構成を表す一実施形態の回路図である。
【図２】図１に示す位相比較器において、データよりもクロックの方が遅れている場合のデータと４相クロックとの間の関係を表す一例の概念図である。
【図３】データとクロックの関係が図２の状態のときに図１に示す位相比較器の動作を表す一例のタイミングチャートである。
【図４】クロックでデータを３倍オーバーサンプリングして得られる３種類のデータを用いて、クロックとデータとの間の位相を比較する従来のAlexander型位相比較器の備える比較回路の構成を表す一例の回路図である。
【図５】図４に示す比較回路を備える位相比較器において、データとクロックとの間の関係を表す一例の概念図である。
【図６】４相ハーフレートのクロックでデータを４倍オーバーサンプリングして得られる４種類のデータを用いて、クロックとデータとの間の位相を比較する従来のAlexander型位相比較器の構成を表す一例の回路図である。
【図７】位相比較器において、データを４倍オーバーサンプリングする場合のデータと４相クロックとの間の関係を表す一例の概念図である。
【符号の説明】
【００５０】
１０  位相比較器
１２ａ、１２ｂ、１２ｃ、１２ｄ、１８ａ、１８ｂ、１８ｃ、１８ｄ  フリップフロップ
１４ａ、１４ｂ、１４ｃ、１４ｄ  ラッチ
１６ａ、１６ｂ、１６ｃ、１６ｄ  ＥＸＯＲ回路
Ｄａｔａ  データ
ＣＡ、ＣＢ、ＣＣ、ＣＩ、ＣＱ、ＣＩｂ、ＣＱｂ  クロック
Ｕｐ、ＵｐＣＱ、ＵｐＣＱｂ  アップ信号
Ｄｏｗｎ、ＤｏｗｎＣＱ、ＤｏｗｎＣＱｂ  ダウン信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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