(57)【要約】  【課題】メモリのレイアウトサイズが大きくなった場合であっても、その設計期間を短縮することができ、かつ、チップ面積の増大を抑えつつ、より高速な半導体集積回路を容易に設計することができるメモリマクロおよび半導体集積回路設計装置を提供する。  【解決手段】メモリマクロの機能とは独立した少なくとも１つのバッファと、メモリマクロの機能を使用するための外部端子とは独立したバッファ用の外部端子と、バッファの入力端子および出力端子とバッファ用の外部端子とを接続する、メモリマクロの機能を構成する配線とは独立したバッファ用の配線とを備える。メモリセルアレイは、バッファ用の配線領域以外の領域に配置され、バッファ用の配線は、メモリマクロの機能を構成する配線と同一の配線層に形成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
メモリセルアレイを備えるメモリマクロであって、
該メモリマクロの機能とは独立した少なくとも１つのバッファと、該メモリマクロの機能を使用するための外部端子とは独立したバッファ用の外部端子と、前記バッファの入力端子又は出力端子と前記バッファ用の外部端子とをそれぞれ接続する、該メモリマクロの機能を構成する配線とは独立したバッファ用の配線とを備え、
該メモリマクロの機能を構成する前記メモリセルアレイは、前記バッファ用の配線領域以外の領域に配置され、前記バッファ用の配線は、該メモリマクロの機能を構成する配線と同一の配線層に形成されていることを特徴とするメモリマクロ。
【請求項２】
請求項１に記載のメモリマクロを搭載する半導体集積回路の設計装置であって、
前記バッファの個数および配置位置、前記バッファ用の外部端子の個数および配置位置、ならびに前記バッファ用の配線の経路を含む所定のパラメータを指定して前記メモリマクロを生成するメモリコンパイラと、
前記メモリマクロを含む半導体集積回路のレイアウトパターンに基づいて、該メモリマクロの上を通過する配線を特定し、該特定された各々の配線について、その出力元および入力先の回路素子の配置位置、ならびに配線長を算出する配線情報抽出ツールと、
前記配線長に基づいて、前記特定された各々の配線の途中に挿入する前記バッファの個数を決定するとともに、前記出力元および入力先の回路素子の配置位置に基づいて、前記バッファの配置位置、前記バッファ用の外部端子の個数および配置位置、ならびに前記バッファ用の配線の経路を決定し、前記メモリコンパイラを使用して、前記決定されたパラメータを指定して前記メモリマクロを生成し直すメモリ最適化ツールと、
前記レイアウトパターンに含まれるメモリマクロを、前記生成し直されたメモリマクロに置換するメモリ置換ツールとを備えることを特徴とする半導体集積回路設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に搭載され、そのビット長やワード数などを含む所定のパラメータを指定して自動生成されるメモリマクロ、およびこのメモリマクロを搭載する半導体集積回路の設計装置に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路は、チップ面積に占めるメモリの比率が高くなってきており、２００４年現在、チップの半分以上の面積をメモリが占有しているとの統計もある。また、メモリの容量増加に伴い、その面積占有率の増加とともに、そのレイアウトサイズが巨大化する傾向も見られる。
【０００３】
メモリのレイアウトサイズが巨大化すると、メモリの上を通過させて配線を行う場合、その配線長が長くなる。配線長が長くなると、伝播する信号のなまり等によりチップ高速化のネックとなるため、配線の途中に中継用のバッファを挿入するのが一般的である。しかし、メモリはハードマクロであるため、メモリの上を通過する配線の途中にバッファを挿入することはできない。
【０００４】
従って、メモリの上を通過する配線がある場合、図６に示すように、長い配線を駆動能力の大きい（強い）バッファで駆動し、メモリの上を通過させて配線を行うか、メモリを迂回させて配線を行う必要がある。図６には、一例として、ロジック４４からロジック４２に接続される２本の配線５０、５２と、ロジック４２からロジック４６に接続される１本の配線５４と、Ｉ／Ｏバッファ４８からロジック４２に接続される１本の配線５６とを示してある。
【０００５】
ロジック４４とロジック４２との間にはメモリマクロ３８が配置されている。このため、ロジック４４からロジック４２に接続される１本の配線５０は、駆動能力の大きいバッファを使用して駆動することで、メモリマクロ３８の上を通過して接続されている。
【０００６】
また、ロジック４４からロジック４２に接続されるもう１本の配線５２は、メモリマクロ３８を迂回して、メモリマクロ３８とメモリマクロ４０との間の領域を通して接続され、その途中にバッファが挿入されている。また、Ｉ／Ｏバッファ４８からロジック４２に接続される配線５６も、その間にメモリマクロ４０が配置されているため、メモリマクロ４０を迂回して接続され、その途中にバッファが挿入されている。
【０００７】
また、ロジック４２からロジック４６に接続される配線５４は、その間にメモリマクロ３８および４０が配置されているため、両者の間に配線を通すための領域を空けて、その領域を通して接続され、配線の途中にバッファが挿入されている。
【０００８】
しかし、前述のように、駆動能力の大きいバッファを使用すると、発生する電源ノイズが大きくなったり、プロセス等の影響による配線遅延の誤差が大きくなり、設計工数が増大する原因になる。また、メモリマクロを迂回させて配線を行うと、トータルの配線長が長くなるため高速化が難しくなる。また、メモリマクロ間を通る配線の数や、メモリマクロ間の領域に配置するバッファの個数によっては、メモリマクロ間に大きな配線領域を空ける必要があり、チップ面積が増大するなどの問題がある。
【０００９】
これに対し、特許文献１には、配線の引き回しを簡単化するために、メモリの内部に、メモリを横切るフィードスルー領域を設け、フィードスルー領域にフィードスルー配線を設けることにより、メモリを横切って配線することが開示されている。
【００１０】
しかし、特許文献１の方式では、配線の迂回を回避し、メモリマクロ間の配線領域が大きくなるのを回避することはできるが、メモリのレイアウトサイズが大きくなった場合、メモリを横切るフィードスルー配線が長くなる。この場合、駆動能力の大きいバッファを使う必要があるため、上記の問題には対応できない。
【００１１】
また、本出願人に関わる特許文献２には、ハードマクロの内部に予めバッファを設けておき、ハードマクロを横切る配線や近傍を通過する配線の途中に当該バッファを挿入することが開示されている。この方式であれば、ハードマクロのレイアウトサイズが大きくなった場合であっても、駆動能力の大きいバッファを使用する必要も、ハードマクロを迂回して配線する必要も、ハードマクロ間に大きな配線領域を空ける必要もない。
【００１２】
しかし、特許文献２の方式では、ハードマクロに設けられたバッファや、バッファとハードマクロ外部の配線とを接続するためのバッファの外部端子、バッファの入力端子や出力端子とバッファの外部端子とを接続するハードマクロ内部の配線が、予め決定されたハードマクロ内の固定位置に配置される。このため、ハードマクロ外部の配線をバッファの外部端子と接続するために配線を多少迂回させる必要があった。
【００１３】
【特許文献１】特開平９−１７２１４８号公報
【特許文献２】特開２０００−２６０９４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、前記従来技術に基づく問題点を解消し、メモリのレイアウトサイズが大きくなった場合であっても、その設計期間を短縮することができ、かつ、チップ面積の増大を抑えつつ、より高速な半導体集積回路を容易に設計することができるメモリマクロおよび半導体集積回路設計装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明は、メモリセルアレイを備えるメモリマクロであって、
該メモリマクロの機能とは独立した少なくとも１つのバッファと、該メモリマクロの機能を使用するための外部端子とは独立したバッファ用の外部端子と、前記バッファの入力端子又は出力端子と前記バッファ用の外部端子とをそれぞれ接続する、該メモリマクロの機能を構成する配線とは独立したバッファ用の配線とを備え、
該メモリマクロの機能を構成する前記メモリセルアレイは、前記バッファ用の配線領域以外の領域に配置され、前記バッファ用の配線は、該メモリマクロの機能を構成する配線と同一の配線層に形成されていることを特徴とするメモリマクロを提供するものである。
【００１６】
また、本発明は、上記に記載のメモリマクロを搭載する半導体集積回路の設計装置であって、
前記バッファの個数および配置位置、前記バッファ用の外部端子の個数および配置位置、ならびに前記バッファ用の配線の経路を含む所定のパラメータを指定して前記メモリマクロを生成するメモリコンパイラと、
前記メモリマクロを含む半導体集積回路のレイアウトパターンに基づいて、該メモリマクロの上を通過する配線を特定し、該特定された各々の配線について、その出力元および入力先の回路素子の配置位置、ならびに配線長を算出する配線情報抽出ツールと、
前記配線長に基づいて、前記特定された各々の配線の途中に挿入する前記バッファの個数を決定するとともに、前記出力元および入力先の回路素子の配置位置に基づいて、前記バッファの配置位置、前記バッファ用の外部端子の個数および配置位置、ならびに前記バッファ用の配線の経路を決定し、前記メモリコンパイラを使用して、前記決定されたパラメータを指定して前記メモリマクロを生成し直すメモリ最適化ツールと、
前記レイアウトパターンに含まれるメモリマクロを、前記生成し直されたメモリマクロに置換するメモリ置換ツールとを備えることを特徴とする半導体集積回路設計装置を提供する。
【発明の効果】
【００１７】
本発明のメモリマクロは、当該メモリマクロの機能とは独立したバッファを内蔵しており、メモリマクロの上を通過する配線の途中に中継用のバッファとして用いることができる。従って、メモリマクロのレイアウトサイズが大きくなった場合であっても、駆動能力の大きいバッファを使用する必要も、メモリマクロを迂回して配線する必要も、ハードマクロ間に大きな配線領域を空ける必要もなくなる。
【００１８】
本発明によれば、駆動能力の大きいバッファを使用する必要がないので、設計が容易になり、設計工数を削減することができる。また、各々のバッファが駆動する配線を短くでき、トータルの配線長も最短に近い引き回しで行うことができるので、高速動作設計がより容易になる。また、ハードマクロ間に、配線を通すための大きな領域を空ける必要がなくなるため、チップ面積も小さくすることができる。
【発明を実施するための最良の形態】
【００１９】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のメモリマクロおよび半導体集積回路設計装置を詳細に説明する。
【００２０】
図１は、本発明のメモリマクロの構成を表す一実施形態の概略図である。同図に示すメモリマクロ１０は、メモリセルアレイ１２と、バッファ１４と、バッファ用の外部端子１６と、バッファ用の配線１８とを備えている。
【００２１】
メモリセルアレイ１２は、複数のメモリセルを規則的にマトリクス状に配置して構成される。このため、図１中、点線で示す、バッファ用の配線領域２０以外の領域に配置されている。また、バッファ用の配線領域２０の幅は、図示の都合上、メモリセルアレイ１２のサイズと比較して幅広に描かれているが、必要とする配線が通過できる幅であればよい。
【００２２】
なお、図面の煩雑さを避けるために、図１では、メモリマクロ１０本来の機能であるメモリセルアレイ１２を使用するための外部端子、およびメモリセルアレイ１２を構成する配線などの表示は省略してある。
【００２３】
図１においてバッファ１４は、メモリマクロ１０の内部に、左右方向に一列に並べて３個配置されている。前述の配線領域２０は、バッファ１４の配置領域（配置位置）によって決定される。バッファ１４は、メモリマクロ１０本来の機能とは独立したもの（すなわち、本来メモリマクロ１０とは無関係の構成要素）であり、メモリマクロ１０の上を通過する配線の途中に挿入される中継用のバッファとして使用される。ここで、バッファ１４は、当該メモリマクロの機能を構成するために設計された回路素子（複数のトランジスタ）とは別に、バッファ用に設計されたセルを配置することにより形成することができる。また、バッファ１４は、当該メモリマクロ用に設計された回路素子の一部を用いて構成してもよく、バッファ用の配線の下にこれらのメモリマクロ用に設計された回路素子が配置されていてもよい。しかし、この場合には、これらの回路素子は当該メモリマクロの機能を構成する素子としては使えない。
【００２４】
バッファ用の外部端子１６は、配線領域２０内に、メモリマクロ１０の上下左右の辺に沿って６個配置されている。外部端子１６は、メモリマクロ１０本来の機能を使用するための外部端子とは独立したものであり、メモリマクロ１０の内部では、バッファ１４の入力端子または出力端子に接続する配線と接続され、メモリマクロ１０の外部では、バッファ１４への出力元又はバッファ１４からの入力先の回路素子に接続する配線と接続される。
【００２５】
バッファ用の配線１８は、同じく配線領域２０内に、メモリマクロ１０の機能を構成する配線と同一の配線層（複数層も可）に形成されている。すなわち、配線領域２０は、バッファ１４、外部端子１６および配線１８の配置領域として使用される。配線１８は、メモリマクロ１０本来の機能を構成する配線とは独立したものであり、バッファ１４の入力端子および出力端子と外部端子１６との間を接続するために使用される。
【００２６】
図１では、左端のバッファ１４の入力端子および出力端子と下辺左側および左辺上側の外部端子１６との間、中央のバッファ１４の入力端子および出力端子と下辺右側および上辺の外部端子１６との間、および右側のバッファ１４の入力端子および出力端子と左辺下側および右辺の外部端子１６との間が、各々配線１８によって接続されている。また、左右方向の配線１８と上下方向の配線１８は、異なる配線層に形成されている。
【００２７】
メモリマクロ１０は、メモリコンパイラによって、メモリセルアレイ１２のビット長やワード数、そのレイアウト形状（外形）のアスペクト比の他、バッファ１４の個数および配置位置、外部端子１６の個数および配置位置、配線１８の経路（バッファ１４の入力端子および出力端子と外部端子１６との間の接続関係）などのパラメータを適宜指定することによって自動生成される。
【００２８】
図２は、半導体集積回路の設計時に使用されるメモリマクロの構成を表す概念図である。同図に示すメモリマクロ２２は、メモリマクロ１０がメモリコンパイラによって自動生成される前の状態を概念的に表したものである。メモリマクロ２２の内部には、配線１８の接続されていないバッファ１４と、バッファ用の外部端子１６と、図２中点線で示すバッファ用の配線領域２４とが含まれている。
【００２９】
バッファ１４は、パラメータによって指定される任意の個数を、メモリマクロ２２内部のあらかじめ設定されている配置可能な位置の中からパラメータによって指定される任意の位置に配置することが可能である。図２では、６個のバッファ１４が左右方向に配置されている。バッファ１４は、左右方向に限らず上下方向に並べても良いし、上下左右に並べても良いし、一列に限らず２列以上に配置してもよい。
【００３０】
バッファ用の外部端子１６は、パラメータによって指定される任意の個数を、メモリマクロ２２の上下左右の各辺に沿ってあらかじめ設定されている配置可能な位置の中からパラメータによって指定される配線領域内の任意の位置に配置することができる。図２では、バッファ用の外部端子１６が、メモリマクロ２２の上下の辺の各々対応する位置に６個ずつ配置され、左右の辺の各々対応する位置に５個ずつ配置されている。
【００３１】
バッファ用の配線領域２４は、外部端子１６の配置位置に応じて決定される。図２では、上下の辺の各々対応する外部端子１６同士を直線的に接続することができる６本の配線領域２４が確保され、左右の辺の各々対応する外部端子１６同士を直線的に接続することができる５本の配線領域２４が確保されている。バッファ用の配線１８は、配線領域２４を使用して任意の経路で形成することが可能である。
【００３２】
すなわち、メモリコンパイラを使用して、バッファ１４の個数および配置位置、外部端子１６の個数および配置位置、配線１８の経路などのパラメータを指定することによって、所定数のバッファ１４が所定の位置に配置され、所定数の外部端子１６が配線領域内の所定の位置に配置され、なおかつ、配線１８の経路が配線領域２４に沿って決定されたメモリマクロ１０を自動生成することができる。
【００３３】
なお、前述の配線領域は、バッファ１４の個数および配置位置に応じて自動的に決定される。また、配線領域に従って、メモリセルアレイ１２の配置位置が自動的に決定される。
【００３４】
次に、本発明の半導体集積回路設計装置について説明する。
【００３５】
図３は、本発明の半導体集積回路設計装置の構成を表す一実施形態の概略図である。同図に示す半導体集積回路設計装置２６は、メモリコンパイラ２８と、ネットリスト生成ツール３０と、自動配置配線ツール３２と、配線情報抽出ツール３４と、メモリ最適化ツール３６と、メモリ置換ツール３７とを備えている。
【００３６】
メモリコンパイラ２８は、前述の通り、メモリセルアレイ１２のビット長やワード数、そのレイアウト形状のアスペクト比の他、バッファ１４の個数および配置位置、外部端子１６の個数および配置位置、配線１８の経路などのパラメータを適宜指定することによってメモリマクロ１０を生成する。
【００３７】
ネットリスト生成ツール３０は、メモリコンパイラ２８によって生成されたメモリマクロ１０を含む半導体集積回路のネットリストを生成する。
【００３８】
自動配置配線ツール３２は、半導体集積回路のネットリストに基づいてレイアウトの自動配置配線を行い、半導体集積回路のレイアウトパターンを生成する。
【００３９】
配線情報抽出ツール３４は、自動配置配線ツール３２によって生成されたレイアウトパターンに基づいて、メモリマクロ１０の上を通過する配線を特定し、特定された各々の配線について、その出力元および入力先の回路素子の配置位置、ならびに配線長などの配線情報を算出する。
【００４０】
メモリ最適化ツール３６は、配線長に基づいて、特定された各々の配線の途中に挿入するバッファ１４の個数を決定するとともに、出力元および入力先の回路素子の配置位置に基づいて、バッファ１４の配置位置、外部端子１６の個数および配置位置、ならびに配線１８の経路を決定し、メモリコンパイラ２８を使用して、決定されたパラメータを指定してメモリマクロ１０を生成し直す。
【００４１】
メモリ置換ツール３７は、自動配置配線ツール３２によって生成されたレイアウトパターンに含まれるメモリマクロ１０を、メモリ最適化ツール３６によって生成し直されたメモリマクロ１０に置換する。
【００４２】
なお、ネットリスト生成ツール３０および自動配置配線ツール３２は、既存のものを使用することも可能である。その場合、メモリコンパイラ２８によって生成されたメモリマクロ１０が既存のネットリスト生成ツールに入力され、既存の自動配置配線ツールで生成された、メモリマクロ１０を含む半導体集積回路のレイアウトパターンが配線情報抽出ツール３４に入力される。
【００４３】
次に、図３に示す半導体集積回路設計装置２６を使用して、メモリマクロ１０を搭載する半導体集積回路を設計する場合の手順を説明する。
【００４４】
図４および図５に示すように、以下の説明では、図６に示す従来例との対比が容易となるように、設計する半導体集積回路が、２個のメモリマクロ３８、４０と、３個のロジック４２、４４、４６とを備えるものとする。また、ロジック４４からロジック４２に接続される２本の配線５０、５２と、ロジック４２からロジック４６に接続される１本の配線５４と、Ｉ／Ｏバッファ４８からロジック４２に接続される１本の配線５６があるものとする。
【００４５】
まず、ステップ１として、メモリコンパイラ２８を使用して、メモリセルアレイ１２のビット長やワード数、そのレイアウト形状のアスペクト比などのパラメータを指定してメモリマクロ３８、４０を生成する。
【００４６】
なお、この時点では、バッファ１４の個数および配置位置、外部端子１６の個数および配置位置、ならびに配線１８の経路のパラメータは指定しなくてもよい。ただし、自動配置配線後に、メモリマクロ３８、４０の内部にバッファ１４や配線領域２４を追加することによって、そのレイアウトサイズが大きくなることが許容できない場合は、前述のパラメータとして予測値を指定してメモリマクロ３８、４０を作成することが好ましい。
【００４７】
続いて、ステップ２として、ネットリスト生成ツール３０を使用して、ステップ１で生成されたメモリマクロ３８、４０を含む半導体集積回路全体のネットリストを生成する。さらに、ステップ３として、自動配置配線ツール３２を使用して、ステップ２で生成された半導体集積回路全体のネットリストに基づいて、半導体集積回路全体のレイアウトの自動配置配線を行い、そのレイアウトパターンを生成する。
【００４８】
ステップ３で生成された半導体集積回路のレイアウトパターンにおいては、例えば図４に示すように、ロジック４４からロジック４２に接続される２本の配線５０、５２がメモリマクロ３８の上を通過するように接続される。また、ロジック４２からロジック４６に接続される配線５４とＩ／Ｏバッファ４８からロジック４２に接続される配線５６は、メモリマクロ４０の上を通過するように接続される。
【００４９】
続いて、ステップ４として、配線情報抽出ツール３４を使用して、ステップ３で生成されたレイアウトパターンに基づいて、メモリマクロ３８、４０の上を通過する配線５０、５２、５４、５６を特定し、特定された各々の配線５０、５２、５４、５６について、その出力元および入力先の回路素子の位置、ならびに配線長を算出する。
【００５０】
続いて、ステップ５として、メモリ最適化ツール３６を使用して、ステップ４で算出された配線長に基づいて、特定された各々の配線５０、５２、５４、５６の途中に挿入するバッファ１４の個数を決定するとともに、出力元および入力先の回路素子の配置位置に基づいて、バッファ１４の配置位置、外部端子１６の個数および配置位置、ならびに配線１８の経路を決定する。そして、メモリコンパイラ２８を使用して、決定されたパラメータを指定してメモリマクロ３８、４０を生成し直す。
【００５１】
この時、あらかじめ配置されているバッファ１４や、配線領域２４のうち、使用しないものをそのままメモリマクロ３８、４０の内部に残しておいても良いが、使用しないものを削除する方が好ましい。これにより、メモリマクロ３８、４０のレイアウトサイズを小さくすることができ、自動配置配線後のレイアウトパターンに大きな影響を与えることなく、半導体集積回路のチップサイズを小さくすることができる可能性もある。
【００５２】
その後、ステップ６として、図３に示すように、メモリ置換ツール３７によって、ステップ３で生成されたレイアウトパターンに含まれるメモリマクロ３８、４０を、ステップ５で生成し直されたメモリマクロ３８、４０に置き換える。
【００５３】
完成した半導体集積回路のレイアウトパターンは、図５に示すように、メモリマクロ３８、４０の上を通過する各々の配線５０、５２、５４、５６の配線長に応じて、挿入されるバッファ１４の個数が決定され、その出力元および入力先のバッファの配置位置に応じて、各々の配線５０、５２、５４、５６の長さが最短となるように、バッファ１４および外部端子１６の位置が移動され、配線１８の経路が決定されている。
【００５４】
従って、メモリマクロ３８、４０のレイアウトサイズが大きくなった場合であっても、駆動能力の大きいバッファを使用する必要も、メモリマクロ３８、４０を迂回して配線する必要も、メモリマクロ３８、４０間に大きな領域を空ける必要もなくなる。
【００５５】
すなわち、従来、メモリマクロ外の駆動能力の大きいバッファを使用して駆動していた配線５０は、メモリマクロ３８、４０の内部に設けられたバッファ１４を使用することで駆動能力の大きいバッファを使わなくてもよくなる。従って、発生する電源ノイズが大きくなったり、プロセス等の影響による配線遅延の誤差が大きくなったりすることが抑制され、設計が容易になり、設計工数を削減することができる。
【００５６】
また、従来、メモリマクロ３８、４０を迂回させていた配線５２、５４、５６は、メモリマクロ３８、４０の内部を通過させることができ、バッファ１４を使用して、より短い引き回しで配線することができる。従って、各々のバッファが駆動する配線が短く、かつ、トータルの配線長も最短に近い引き回しで行うことができるので、高速動作設計がより容易になる。
【００５７】
また、メモリマクロ３８、４０を迂回して配線する必要がないため、メモリマクロ３８、４０の間に、配線を通すための大きな領域を空ける必要がなくなり、チップ面積も小さくすることができる。
【００５８】
本発明は、基本的に以上のようなものである。
以上、本発明のメモリマクロおよび半導体集積回路設計装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００５９】
【図１】本発明のメモリマクロの構成を表す一実施形態の概略図である。
【図２】半導体集積回路の設計時に使用されるメモリマクロの構成を表す概念図である。
【図３】本発明の半導体集積回路設計装置の構成を表す一実施形態の概略図である。
【図４】本発明のメモリマクロを搭載する半導体集積回路のレイアウトを表す一実施形態の概略図である。
【図５】本発明のメモリマクロを搭載する半導体集積回路のレイアウトを表す別の実施形態の概略図である。
【図６】従来のメモリマクロを搭載する半導体集積回路のレイアウトを表す一例の概略図である。
【符号の説明】
【００６０】
１０、２２、３８、４０  メモリマクロ
１２  メモリセルアレイ
１４  バッファ
１６  バッファ用の外部端子
１８  バッファ用の配線
２０、２４  バッファ用の配線領域
２６  半導体集積回路設計装置
２８  メモリコンパイラ
３０  ネットリスト生成ツール
３２  自動配置配線ツール
３４  配線情報抽出ツール
３６  メモリ最適化ツール
３７  メモリ置換ツール
４２、４４、４６  ロジック
５０、５２、５４、５６  配線
【図１】
2006332423.tif 000003
【図２】
2006332423.tif 000004
【図３】
2006332423.tif 000005
【図４】
2006332423.tif 000006
【図５】
2006332423.tif 000007
【図６】
2006332423.tif 000008