(57)【要約】【課題】  トランジスタ特性の優れた薄膜トランジスタを提供する。【解決手段】  薄膜トランジスタは、基体の表面に配置された絶縁層とを備える。絶縁層の表面に配置され、Ｐ型のチャンネル部１３、Ｎ型のソース部１２およびＮ型のドレイン部１４を含む半導体層１と、絶縁層を介して配置されたゲート電極１１とを備える。半導体層１は、ソース部１２からチャンネル部１３を通ってドレイン部１４まで到達するように形成された引抜き部２１を有する。引抜き部２１は、Ｐ型に形成され、チャンネル部１３よりも不純物濃度が高くなるように形成されている。引抜き部２１は、線状に形成されている。【選択図】        図２
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【特許請求の範囲】
【請求項１】
基体と、
前記基体の表面に配置された第１の絶縁層と、
前記第１の絶縁層の表面に配置され、チャンネル部、ソース部およびドレイン部を含む半導体層と、
前記半導体層の表面に配置された第２の絶縁層と、
前記第２の絶縁層の表面に配置されたゲート電極と
を備え、
前記ソース部および前記ドレイン部は、第１導電型に形成され、
前記チャンネル部は、第２導電型に形成され、
前記半導体層は、前記ソース部から前記チャンネル部を通って前記ドレイン部まで到達するように形成された引抜き部を有し、
前記引抜き部は、前記第２導電型に形成され、
前記引抜き部は、前記チャンネル部よりも不純物濃度が高くなるように形成され、
前記引抜き部は、環状にならずに線状に形成され、
前記引抜き部は、前記チャンネル部、前記ソース部および前記ドレイン部の領域内に配置された、薄膜トランジスタ。
【請求項２】
基体と、
前記基体の表面に配置された第１の絶縁層と、
前記第１の絶縁層の表面に配置され、チャンネル部、ソース部およびドレイン部を含む半導体層と、
前記半導体層の表面に配置された第２の絶縁層と、
前記第２の絶縁層の表面に配置されたゲート電極と
を備え、
前記ソース部および前記ドレイン部は、第１導電型に形成され、
前記チャンネル部は、真性半導体または前記ソース部および前記ドレイン部よりも低濃度の前記第１導電型に形成され、
前記半導体層は、前記ソース部から前記チャンネル部を通って前記ドレイン部まで到達するように形成された引抜き部を有し、
前記引抜き部は、第２導電型に形成され、
前記引抜き部は、環状にならずに線状に形成され、
前記引抜き部は、前記チャンネル部、前記ソース部および前記ドレイン部の領域内に配置された、薄膜トランジスタ。
【請求項３】
前記引抜き部が３個以上形成され、
前記引抜き部は、前記半導体層において、前記ソース部、前記チャンネル部および前記ドレイン部が配列する方向に垂直な方向の両側の端部と、前記両側の端部に挟まれる内部とに配置された、請求項１または２に記載の薄膜トランジスタ。
【請求項４】
前記半導体層は、前記ソース部の前記チャンネル部の側の端部、および前記ドレイン部の前記チャンネル部の側の端部のうち、少なくとも一方に形成された低濃度部を有し、
前記低濃度部は、第１導電型で形成され、
前記低濃度部は、前記ソース部または前記ドレイン部よりも不純物濃度が低くなるように形成された、請求項１または２に記載の薄膜トランジスタ。
【請求項５】
前記引抜き部が、外部電極と接続された、請求項１または２に記載の薄膜トランジスタ。
【請求項６】
前記ゲート電極は、前記チャンネル部の上側、下側または側方のいずれかに配置された、請求項１または２に記載の薄膜トランジスタ。
【請求項７】
前記半導体層は、前記引抜き部に沿って、前記引抜き部に接するように形成された補助部を有し、
前記補助部は、第２導電型で形成され、
前記補助部は、前記引抜き部よりも低濃度に形成された、請求項１または２に記載の薄膜トランジスタ。
【請求項８】
前記半導体層は、単結晶シリコン、多結晶シリコンおよびアモルファスシリコンのうちいずれかを含む、請求項１または２に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタに関する。
【背景技術】
【０００２】
任意の支持基体の表面に、第１の絶縁層が形成され、第１の絶縁層の表面に半導体層としてシリコン層が形成された構造を、ＳＯＩ（Silicon On Insulator）構造という。第１の絶縁層としては、たとえば、酸化シリコン層が形成される。この構造は、素子分離特性に優れ、デバイスの微細化および高信頼化を図ることができる。また、トランジスタを形成した場合の寄生容量を小さくすることができるという特徴を有する。
【０００３】
半導体装置においては、電界効果トランジスタが多用されている。電界効果トランジスタは、ソース部、チャンネル部およびドレイン部が形成された半導体層を含む。チャンネル部の上面には、第２の絶縁層を介してゲート電極が配置されている。ゲート電極に電圧を印加することにより、チャンネル部の表面のうち、第２の絶縁層と対向する表面の部分に電流が流れる。ゲート電極に印加する電圧を変化させることにより、ソース部からドレイン部に向かって流れる電流を制御することができる。
【０００４】
ＳＯＩ構造を有する電界効果型の薄膜トランジスタにおいては、トランジスタの内部に高電圧が印加されると、インパクトイオン化現象が生じる。この結果、電気伝導に寄与する第１の極性と逆の極性の第２の極性の電荷が余剰に発生する。
【０００５】
前述のとおり、チャンネル部が形成されている半導体層は、第１の絶縁層の表面に配置されているため、この余剰電荷が支持基体の側に流れることはない。このため、半導体層にこの余剰電荷が滞留するという問題があった。または、寄生バイポーラ現象によって、トランジスタの電流特性が悪化するという問題があった。たとえば、トランジスタのしきい値電圧の低下が生じたり、ソース部とドレイン部との間の耐圧が低下したりするという問題があった。
【０００６】
特開平３−１７１６７３号公報においては、半導体薄膜の上面から底部に達する高不純物濃度の素子間分離用の不純物拡散領域が形成された電界効果トランジスタが開示されている。素子間分離用の不純物拡散領域は、電極を介して固定電位に接続されている。この半導体装置によれば、トランジスタの動作中にチャンネル形成領域に電荷が蓄積されないようにすることができ、蓄積電荷に起因するしきい値電圧の変動などを防止することができると開示されている。
【０００７】
特開平７−６６４１１号公報においては、チャンネル形成層に隣接して、Ｐ拡散領域が形成され、この領域に基板コンタクトが接続された半導体装置が開示されている。この装置によれば、薄膜ＳＯＩ素子におけるドレイン破壊電圧が向上して、使用可能な電源電圧の範囲を拡大できると開示されている。
【０００８】
また、特開２００１−９４１１４号公報においては、ソース部またはドレイン部のそれぞれの内部に、余剰キャリアを引抜く領域を形成して、この余剰キャリアを引抜く領域とソース部およびドレイン部との間に、不純物濃度の低い半導体の領域を形成した半導体装置が開示されている。この半導体装置によれば、引抜き領域とソース部またはドレイン部との間の接合の耐圧を高めることができると開示されている。
【特許文献１】特開平３−１７１６７３号公報
【特許文献２】特開平７−６６４１１号公報
【特許文献３】特開２００１−９４１１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記の特開平３−１７１６７３号公報に開示された半導体装置においては、第２導電型の部分を、ソース部、チャンネル部およびドレイン部の周囲に配置して、第２導電型の部分を外部電極に接続している。特開平７−６６４１１号公報に開示された半導体装置においては、ソース部およびドレイン部と同じ導電型である半導体の領域をドレイン部、チャンネル部またはソース部の周辺に配置して、第２の極性を有する余剰電荷の引抜きを図っている。
【００１０】
これらの半導体装置においては、ドレイン部、チャンネル部およびソース部の全ての領域を取囲んだり、ドレイン部、チャンネル部およびソース部の外側に別の電極が必要であったり、トランジスタが大きくなるという問題があった。
【００１１】
特開２００１−９４１１４号公報に開示された半導体装置においては、それぞれのドレイン部またはソース部の領域に、ドレイン部およびソース部とは異なる第２の導電型の半導体の領域を形成することにより、余剰電荷の引抜きを図っている。しかし、この半導体装置においては、引抜き領域がドレイン部またはソース部に限定されるために、余剰電荷の引抜き効果が低いという問題があった。
【００１２】
さらに、従来の技術においては、チャンネル部において、ソース部とドレイン部とが配列する方向の最も外側の領域である幅端部においては、半導体層の膜厚のばらつき、半導体層とゲート電極との間に介在する第２の絶縁層の膜厚のばらつき、または、チャンネル部の幅端部への電解集中などに起因して、チャンネル部の幅端部のしきい値電圧が安定せず、トランジスタ特性が不安定になるという問題があった。
【００１３】
本発明は、上記の問題点を解決するためになされたものであり、トランジスタ特性の優れた薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に基づく一の局面における薄膜トランジスタは、基体と、上記基体の表面に配置された第１の絶縁層とを備える。上記第１の絶縁層の表面に配置され、チャンネル部、ソース部およびドレイン部を含む半導体層と、上記半導体層の表面に配置された第２の絶縁層と、上記第２の絶縁層の表面に配置されたゲート電極とを備える。上記ソース部および上記ドレイン部は、第１導電型に形成されている。上記チャンネル部は、第２導電型に形成されている。上記半導体層は、上記ソース部から上記チャンネル部を通って上記ドレイン部まで到達するように形成された引抜き部を有する。上記引抜き部は、上記第２導電型に形成されている。上記引抜き部は、上記チャンネル部よりも不純物濃度が高くなるように形成されている。上記引抜き部は、環状にならずに線状に形成されている。上記引抜き部は、上記チャンネル部、上記ソース部および上記ドレイン部の領域内に配置されている。
【００１５】
本発明に基づく他の局面における薄膜トランジスタは、基体と、上記基体の表面に配置された第１の絶縁層とを備える。上記第１の絶縁層の表面に配置され、チャンネル部、ソース部およびドレイン部を含む半導体層と、上記半導体層の表面に配置された第２の絶縁層と、上記第２の絶縁層の表面に配置されたゲート電極とを備える。上記ソース部および上記ドレイン部は、第１導電型に形成されている。上記チャンネル部は、真性半導体で形成されている。または、上記チャンネル部は、上記ソース部および上記ドレイン部よりも低濃度の上記第１導電型に形成されている。上記半導体層は、上記ソース部から上記チャンネル部を通って上記ドレイン部まで到達するように形成された引抜き部する。上記引抜き部は、第２導電型に形成されている。上記引抜き部は、環状にならずに線状に形成されている。上記引抜き部は、上記チャンネル部、上記ソース部および上記ドレイン部の領域内に配置されている。
【００１６】
上記発明において好ましくは、上記引抜き部が３個以上形成されている。上記引抜き部は、上記半導体層において、上記ソース部、上記チャンネル部および上記ドレイン部が配列する方向に垂直な方向の両側の端部と、上記両側の端部に挟まれる内部とに配置されている。
【００１７】
上記発明において好ましくは、上記半導体層は、上記ソース部の上記チャンネル部の側の端部、および上記ドレイン部の上記チャンネル部の側の端部のうち、少なくとも一方に形成された低濃度部を有する。上記低濃度部は、第１導電型で形成されている。上記低濃度部は、上記ソース部または上記ドレイン部よりも不純物濃度が低くなるように形成されている。
【００１８】
上記発明において好ましくは、上記引抜き部が、外部電極と接続されている。
上記発明において好ましくは、上記ゲート電極は、上記チャンネル部の上側、下側または側方のいずれかに配置されている。
【００１９】
上記発明において好ましくは、上記半導体層は、上記引抜き部に沿って、上記引抜き部に接するように形成された補助部を有する。上記補助部は、第２導電型で形成されている。上記補助部は、上記引抜き部よりも低濃度に形成されている。
【００２０】
上記発明において好ましくは、上記半導体層は、単結晶シリコン、多結晶シリコンおよびアモルファスシリコンのうちいずれかを含む。
【発明の効果】
【００２１】
本発明によれば、トランジスタ特性の優れた薄膜トランジスタを提供することができる。
【発明を実施するための最良の形態】
【００２２】
（実施の形態１）
図１から図３を参照して、本発明に基づく実施の形態１における薄膜トランジスタについて説明する。実施の形態においては、ＳＯＩ構造を有する薄膜トランジスタについて説明する。
【００２３】
図１は、本実施の形態における薄膜トランジスタの概略断面図である。図１は、ソース部、チャンネル部およびドレイン部が配列する方向（本発明においては、「チャンネル長方向」という）に切断したときの概略断面図である。矢印４２に示す方向がチャンネル長方向である。
【００２４】
基体としての基板１０の表面に、第１の絶縁層としての絶縁層８が配置されている。絶縁層８の表面には、半導体層１が配置されている。半導体層１は、ソース部１２およびドレイン部１４を含む。ソース部１２とドレイン部１４との間には、チャンネル部１３が形成されている。
【００２５】
半導体層１の表面には、第２の絶縁層としての絶縁層９が形成されている。絶縁層９は、ゲート絶縁膜として形成されている。絶縁層９の表面には、ゲート電極１１が形成されている。ゲート電極１１は、チャンネル部１３の真上に配置されている。本実施の形態におけるゲート電極１１は、チャンネル長方向において、チャンネル部１３とほぼ同じ長さを有する。
【００２６】
本実施の形態における薄膜トランジスタは、Ｎチャンネルのトランジスタである。ソース部１２およびドレイン部１４は、第１導電型としてのＮ型に形成されている。チャンネル部１３は、第２導電型としてのＰ型に形成されている。
【００２７】
図２に、図１におけるＩＩ−ＩＩ線の矢視断面図を示す。本実施の形態におけるゲート電極１１は、チャンネル部１３の全体を覆うように形成されている。
【００２８】
半導体層１において、ソース部１２、チャンネル部１３およびドレイン部１４は、それぞれの平面形状が四角形になるように形成されている。ソース部１２、チャンネル部１３およびドレイン部１４は、チャンネル長方向に配列するように形成されている。チャンネル部１３は、ソース部１２およびドレイン部１４に挟まれるように配置されている。
【００２９】
ソース部１２を平面視したときのソース部１２のほぼ中央には、電極５が配置されている。また、ドレイン部１４を平面視したときのドレイン部１４のほぼ中央には電極５が配置されている。それぞれの電極５は、ゲート電極の下側に配置された絶縁層９を貫通して、ソース部１２またはドレイン部１４に接するように形成されている。
【００３０】
本実施の形態における薄膜トランジスタは、半導体層１に電荷を引抜くための引抜き部２１が形成されている。本実施の形態における引抜き部２１は、第２導電型としてのＰ型で形成されている。すなわち、引抜き部２１は、チャンネル部１３と同じ導電型で形成されている。引抜き部２１は、チャンネル部１３よりも不純物濃度が低くなるように形成されている。
【００３１】
本実施の形態における引抜き部２１は、線状に形成されている。引抜き部２１は、環状にならないように形成されている。すなわち、引抜き部２１は、枠型の閉じた形状にならないように形成されている。
【００３２】
引抜き部２１は、矢印４２に示すチャンネル長方向に延びるように形成されている。引抜き部２１は、直線状に形成されている。引抜き部２１は、ソース部からチャンネル部を通って、ドレイン部まで到達するように形成されている。
【００３３】
本実施の形態における引抜き部２１は、チャンネル長の方向に垂直な方向の端部において、半導体層１の端面から離れて配置されている。引抜き部２１は、トランジスタが形成されている領域の内部に配置されている。引抜き部２１は、ソース部１２、チャンネル部１３およびドレイン部１４の領域内に配置されている。
【００３４】
図１および図２を参照して、本実施の形態における薄膜トランジスタにおいては、第２の導電型の引抜き部が、ドレイン部からチャンネル部を通ってソース部まで連続的に形成されている。このため、インパクトイオン化現象によって発現する余剰電荷を効率的に引抜き部に集めることができる。たとえば、第２の極性を有する電荷を、効率的に引抜き部に集めることができる。この結果、第２の極性を有する電荷が余剰に存在することに起因するしきい値電圧の低下や寄生バイポーラ現象など、トランジスタ特性にとって好ましくない現象を抑制することができる。
【００３５】
たとえば、本実施の形態におけるＮチャンネルＴＦＴ（Thin Film Transistor）において、第１導電型はＮ型であり、第２導電型はＰ型である。電流が流れるときには、Ｎ型のソース部からＮ型のドレイン部に向かって自由電子が流れる。自由電子は、Ｐ型の領域であるチャンネル部を通る。この自由電子が、第１の極性を有する電荷になる。
【００３６】
電流が流れる際に、チャンネル部でインパクトイオン化現象によって正孔が発現する。本実施の形態においては、正孔が第２の極性を有する電荷になる。この正孔は、チャンネル部を通ってソース部へ向かって移動する。正孔が、チャンネル部またはソース部に滞留することにより、ＴＦＴの特性が悪化する。本実施の形態においては、発現する正孔を引出し部に集めることができ、トランジスタ特性の悪化を抑制することができる。
【００３７】
図３に、本実施の形態における薄膜トランジスタの特性を説明するグラフを示す。図３は、ドレイン電圧とドレイン電流との関係を示すグラフである。横軸がドレイン電圧（ＶD）であり、縦軸がドレイン電流（ＩD）である。破線が、引抜き部を有さない比較例としての薄膜トランジスタの特性を示す。実線が、引抜き部を有する薄膜トランジスタの特性を示す。
【００３８】
本発明における薄膜トランジスタは、ドレイン電圧の増加に対して、急激にドレイン電流が高くなる電圧が比較例よりも高くなる。このように、本発明における薄膜トランジスタは、出力抵抗が高くなる。さらに、ソース部とドレイン部との間の耐圧を高めることができる。
【００３９】
本実施の形態においては、ＮＰＮ型のＮチャンネルのＴＦＴについて説明したが、この形態に限られず、たとえば、ＰＮＰ型のＰチャンネルのＴＦＴに対しても本発明を適用することができる。この場合には、チャンネル領域がＮ型になるなど、第１導電型がＰ型になり、第２導電型がＮ型になる。また、第１の極性を有する電荷が正孔になり、第２の極性を有する電荷が自由電子になる。
【００４０】
本実施の形態の薄膜トランジスタにおいては、引抜き部が、トランジスタが形成されている領域の内部に配置されている。このため、トランジスタが大きくなることを抑制できる。たとえば、特開平７−６６４１１号公報においては、トランジスタの側方に、余剰電荷を引抜くための部分が形成されているが、本発明においては、トランジスタの外側に新たに形成される部分はなく、トランジスタの小型化を図ることができる。
【００４１】
本実施の形態においては、エンハンストＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）について説明を行なったが、本発明は、デプレッションＭＯＳＦＥＴ（このトランジスタは、たとえば、Ｎチャンネルの場合、閾値が−になる）について本願発明を適用することができる。
【００４２】
たとえば、本実施の形態においては、ソース部およびドレイン部が第１導電型で形成され、チャンネル部が第２導電型で形成されているが、ソース部およびドレイン部が第１導電型で形成され、チャンネル部がソース部およびドレイン部よりも低濃度の第１導電型で形成されていても構わない。または、ソース部およびドレイン部が第１導電型で形成され、第２導電型で形成されたチャンネル部の不純物濃度が非常に低くても構わない。さらに、チャンネル部が真性半導体で形成されていても構わない。このとき、引抜き部は、ソース部およびドレイン部の導電型と異なる第２導電型で形成される。チャンネル部を真性半導体で形成することによって、しきい値電圧を下げることができる。
【００４３】
また、チャンネル部が形成される半導体層は、単結晶シリコン、多結晶シリコンおよびアモルファスシリコンのうち、いずれかを含むことが好ましい。この構成を採用することにより、汎用的な薄膜トランジスタに本願発明を適用することができる。
【００４４】
半導体層は、シリコンを含むＳｉ層に限られず、任意の半導体を含む層を採用することができる。たとえば、半導体層としては、ＧａＡｓ層、ＧａＰ層、ＧａＮ層、ＣｄＳ層、またはＣｄＳｅ層であっても構わない。
【００４５】
また、本実施の形態においては、ゲート電極がチャンネル部の上側に配置されているトップゲート方式が採用されているが、この形態に限られず、ゲート電極がチャンネル部の下側に配置されているボトムゲート方式、またはゲート電極がチャンネル部の側方に配置されているサイドゲート方式にも本発明を適用することができる。
【００４６】
（実施の形態２）
図４および図５を参照して、本発明に基づく実施の形態２における薄膜トランジスタについて説明する。
【００４７】
図４は、本実施の形態における薄膜トランジスタの概略断面図である。薄膜トランジスタが、半導体層を含み、半導体層にソース部、チャンネル部およびドレイン部が形成されていることは実施の形態１と同様である。
【００４８】
本実施の形態における薄膜トランジスタにおいては、２個の引抜き部２２が形成されている。それぞれの引抜き部２２は、トランジスタの内部に配置されている。それぞれの引抜き部２２は、矢印４２に示すチャンネル長方向に延びるように形成されている。
【００４９】
それぞれの引抜き部２２は、チャンネル長方向に垂直な方向の半導体層１の端面に接するように配置されている。
【００５０】
本実施の形態における薄膜トランジスタにおいても、図３で示したように、出力抵抗を高くすることができる。また、ソース部とドレイン部との耐圧を高めることができる。
【００５１】
図５に、本実施の形態における薄膜トランジスタにおいて、ゲート電圧（ＶG）とドレイン電流（ＩD）との関係を説明するグラフを示す。破線は、引抜き部を有さない比較例としての薄膜トランジスタの特性を示す。実線は、本実施の形態における引抜き部を有する薄膜トランジスタの特性を示す。図５に示すように、引抜き部２２が、チャンネル長方向に垂直な方向の半導体層１の端面に接することによって、矢印４３に示す弱反転領域でのトランジスタ特性を安定化させることができる。
【００５２】
本実施の形態においては、チャンネル長方向に沿って、２個の引抜き部が形成されているが、この形態に限られず、３個以上の引抜き部が形成されていても構わない。さらに、２個の引抜き部同士の間にさらなる引抜き部が形成されていても構わない。
【００５３】
その他の構成、作用および効果については、実施の形態１と同様であるのでここでは説明を繰返さない。
【００５４】
（実施の形態３）
図６を参照して、本発明に基づく実施の形態３における薄膜トランジスタについて説明する。薄膜トランジスタが、半導体層を含み、半導体層にソース部、チャンネル部およびドレイン部が形成されていることは実施の形態１および２と同様である。
【００５５】
図６は、本実施の形態における薄膜トランジスタの概略断面図である。本実施の形態における薄膜トランジスタは、チャンネル長方向に垂直な方向における端部に２個の引抜き部２２を備える。さらに、本実施の形態における薄膜トランジスタは、電極６を備える。
【００５６】
電極６は、電極５と同様にゲート絶縁膜を貫通して、半導体層におけるソース部１２に接続されるように形成されている。電極６は、ソース部１２において、引抜き部２２の一部に電気的に接続されるように形成されている。本実施の形態においては、それぞれの電極６がそれぞれの引抜き部２２に電気的に接続されている。
【００５７】
本実施の形態における薄膜トランジスタは、ソース部に流れた第２の極性を有する電荷を電極６で効果的に除去することができる。この結果、図３で示したドレイン電圧とドレイン電流との相関において、出力抵抗をさらに高めることができる。また、ソース部とドレイン部との間の耐圧をさらに高めることができる。
【００５８】
その他の構成、作用および効果については、実施の形態１または２と同様であるのでここでは説明を繰返さない。
【００５９】
（実施の形態４）
図７を参照して、本発明に基づく実施の形態４における薄膜トランジスタについて説明する。薄膜トランジスタが、半導体層を含み、半導体層にソース部、チャンネル部およびドレイン部が形成されていることは実施の形態１および２と同様である。
【００６０】
図７は、本実施の形態における薄膜トランジスタの概略断面図である。本実施の形態における薄膜トランジスタは、半導体層１に、低濃度部としてのＬＤＤ（Lightly Doped Drain）部１５を含むＬＤＤ構造を有する。
【００６１】
ＬＤＤ部１５は、第１導電型で形成されている。たとえば、ソース部およびドレイン部がＮ型で形成されている場合には、ＬＤＤ部１５もＮ型で形成されている。ＬＤＤ部１５は、ソース部またはドレイン部よりも不純物濃度が低くなるように形成されている。
【００６２】
ＬＤＤ部１５は、ソース部１２のチャンネル長方向の端部のうち、チャンネル部１３に接する端部に形成されている。また、ＬＤＤ部１５は、ドレイン部１４のチャンネル長方向の端部のうち、チャンネル部１３に接する端部に形成されている。
【００６３】
本実施の形態における薄膜トランジスタは、図３に示したドレイン電圧とドレイン電流との相関において、出力抵抗をさらに高めることができる。また、ソース部とドレイン部との間の耐圧をさらに高めることができる。
【００６４】
本実施の形態においては、ＬＤＤ構造を有する薄膜トランジスタについて説明を行なったが、この形態に限られず、ゲート電極の真下にＬＤＤ部が形成されたＧＯＬＤ構造に本願発明を適用することができる。
【００６５】
その他の構成、作用および効果については、実施の形態１または２と同様であるのでここでは説明を繰返さない。
【００６６】
（実施の形態５）
図８を参照して、本発明に基づく実施の形態５における薄膜トランジスタについて説明する。薄膜トランジスタが、半導体層を含み、半導体層にソース部、チャンネル部およびドレイン部が形成されていることは実施の形態１および２と同様である。
【００６７】
図８は、本実施の形態における薄膜トランジスタの概略断面図である。本実施の形態における薄膜トランジスタは、半導体層１に補助部１６が形成されている。
【００６８】
補助部１６は、引抜き部２２に沿って形成されている。補助部１６は、引抜き部２２に接するように配置されている。補助部１６は、ソース部１２、チャンネル部１３およびドレイン部１４の領域内に配置されている。
【００６９】
補助部１６は、第２導電型で形成されている。すなわち、補助部１６は、引抜き部２２と同じ導電型で形成されている。たとえば、薄膜トランジスタがＮチャンネルである場合には、補助部１６は、Ｐ型で形成されている。補助部１６は、引抜き部２２よりも低濃度で形成されている。
【００７０】
このように、引抜き部２２の境界に、引抜き部２２よりも不純物濃度の低い補助部１６を形成することによって、引抜き部の接合強度を強くすることができ、接合耐性を高めることができる。
【００７１】
その他の構成、作用および効果については、実施の形態１または２と同様であるのでここでは説明を繰返さない。
【００７２】
（実施の形態６）
図９を参照して、本発明に基づく実施の形態６における薄膜トランジスタについて説明する。薄膜トランジスタが、半導体層を含み、半導体層にソース部、チャンネル部およびドレイン部が形成されていることは実施の形態１および２と同様である。
【００７３】
本実施の形態においては、半導体層１が引抜き部２３を含む。引抜き部２３は、矢印４２に示すチャンネル長方向に平行な方向に延びるように形成されている。引抜き部２３は、電極５と電気的に接続されるように形成された接続部２７を有する。接続部２７は、引抜き部２３の延びる方向に対して垂直な方向に飛び出すように形成されている。接続部２７は、引抜き部２３の一部が延びるように形成されている。
【００７４】
このように、引抜き部に接続部が形成され、接続部が電極と接続されていることによって、図３に示したように、ドレイン電圧とドレイン電流との相関において、出力抵抗をさらに高めることができる。また、ソース部とドレイン部との間の耐圧をさらに高めることができる。
【００７５】
その他の構成、作用および効果については、実施の形態１または２と同様であるのでここでは説明を繰返さない。
【００７６】
（実施の形態７）
図１０から図１５を参照して、本発明に基づく実施の形態７における薄膜トランジスタおよび薄膜トランジスタの製造方法について説明する。図１０から図１５は、製造方法におけるそれぞれの工程の説明図である。
【００７７】
図１０から図１２は、それぞれの製造工程における基板の主表面に垂直な面で切断したときの概略断面図であり、図１３および図１５は、基板の主表面に平行な面で切断したときの概略断面図、図１４は、概略平面図である。
【００７８】
はじめに、図１０に示すように、基体としての基板１０の表面に、絶縁層８を形成する。基板１０としては、たとえば、ガラス基板を用いることができる。絶縁層８の表面に、たとえば、半導体層としてのシリコン層３１を形成する。シリコン層３１を、たとえば、ＣＶＤ（Chemical Vapor Deposition）法などによって形成する。トランジスタを形成する領域において、イオン注入などの方法により、不純物を注入する。本実施の形態においては、シリコン層３１がＰ型になるように不純物を注入する。
【００７９】
次に、シリコン層３１の表面に、形成されるべき半導体層の形状に対応させた平面形状を有するレジスト３２を配置する。レジスト３２の形成においては、レジストの膜を形成した後に、露光および現像工程を行なう方法などによって形成する。レジスト３２の端部においては、先端に向かうにつれて厚さが薄くなっている。
【００８０】
次に、図１１に示すように、エッチングを行なって、所望の形状の半導体層１を形成する。本実施の形態においては、半導体層１の平面形状が長方形になるように形成する。このエッチング工程によって、トランジスタが形成される領域が分離される。
【００８１】
次に、図１２に示すように、レジスト３２が配置された状態で、ボロンなどのイオン注入を行なう。矢印４１に示すように、半導体層１の主表面に垂直な方向からイオン注入を行なう。このイオン注入によって、半導体層１の端面に沿って、不純物注入部３３が形成される。不純物注入部３３の一部は、後に余剰電荷の引抜き部になる。
【００８２】
次に、半導体層１の表面に配置されたレジスト３２を剥離した後に、熱酸化法またはＣＶＤ法などにより、ゲート絶縁膜としての酸化層を半導体層１の表面に形成する。
【００８３】
次に、ＣＶＤ法などにより、酸化層の表面にポリシリコン層を配置する。または、スパッタリング法などにより、酸化層の表面に金属層を配置する。次に、これらのポリシリコン層または金属層の表面に、レジストを配置してエッチングを行なうことにより、ゲート絶縁膜を介したゲート電極を形成する。
【００８４】
図１３に示すように、チャンネル部１３となるべき領域の上側には、ゲート電極１１が配置される。半導体層１の外側の縁には、後に引抜き部となるべき不純物注入部３３が形成されている。
【００８５】
次に、図１４に示すように、ゲート電極１１の上側に、レジスト３４を配置する。レジスト３４には、開口部３５が形成されている。開口部３５は、形成されるトランジスタのチャンネル長方向に沿って形成されている。開口部のチャンネル長方向の端部においては、不純物注入部３３が露出している。一方で、開口部３５の幅方向の端部は、レジスト３４が不純物注入部３３を覆うように形成されている。
【００８６】
次に、開口部を通して、たとえば、リンなどのイオン注入を行なう。このイオン注入により、半導体層１にＮ型の部分を形成する。このとき、ゲート電極がマスクになって、ゲート電極１１の下側には、イオンは注入されずにＰ型のままである。
【００８７】
図１５に示すように、半導体層１に、ソース部１２、チャンネル部１３およびドレイン部１４が形成される。ソース部１２およびドレイン部１４は、チャンネル部１３を挟むように配置される。また、矢印４２に示すチャンネル長方向に延びるように、引抜き部２４が形成される。
【００８８】
本実施の形態においては、引抜き部を広げることなく、電流駆動能力の低下を防止することができる。また、Ｎ型の部分であるソース部およびドレイン部と、Ｐ型の部分である引抜き部とが直接的に接する部分が小さくなる。この結果、引抜き部を介したリーク電流を抑制することができる。
【００８９】
その他の構成、作用および効果については、実施の形態１または２と同様であるので、ここでは説明を繰返さない。
【００９０】
上記の実施の形態に係るそれぞれの図面において、同一または相当する部分には、同一の符号を付している。
【００９１】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【図面の簡単な説明】
【００９２】
【図１】実施の形態１における薄膜トランジスタの概略断面図である。
【図２】実施の形態１における薄膜トランジスタの概略断面図である。
【図３】本発明における薄膜トランジスタの特性を説明する第１のグラフである。
【図４】実施の形態２における薄膜トランジスタの概略断面図である。
【図５】本発明における薄膜トランジスタの特性を説明する第２のグラフである。
【図６】実施の形態３における薄膜トランジスタの概略断面図である。
【図７】実施の形態４における薄膜トランジスタの概略断面図である。
【図８】実施の形態５における薄膜トランジスタの概略断面図である。
【図９】実施の形態６における薄膜トランジスタの概略断面図である。
【図１０】実施の形態７における薄膜トランジスタの製造方法の第１工程説明図である。
【図１１】実施の形態７における薄膜トランジスタの製造方法の第２工程説明図である。
【図１２】実施の形態７における薄膜トランジスタの製造方法の第３工程説明図である。
【図１３】実施の形態７における薄膜トランジスタの製造方法の第４工程説明図である。
【図１４】実施の形態７における薄膜トランジスタの製造方法の第５工程説明図である。
【図１５】実施の形態７における薄膜トランジスタの概略断面図である。
【符号の説明】
【００９３】
１  半導体層、５，６  電極、８，９  絶縁層、１０  基板、１１  ゲート電極、１２  ソース部、１３  チャンネル部、１４  ドレイン部、１５  ＬＤＤ部、１６  補助部、２１〜２４  引抜き部、２７  接続部、３１  シリコン層、３２，３４  レジスト、３３  不純物注入部、３５  開口部、４１〜４３  矢印。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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