(57)【要約】【課題】電圧降圧を行う安定化電源電圧発生回路が搭載された半導体装置を備えた非接触ＩＣカードについて、カード化組立後の検査において、内部電源電圧を変化させて検査させることができず、動作マージンを確認する検査が行えないという課題があった。【解決手段】安定化電源電圧発生回路２０と不揮発性メモリ６より出力されるデータを格納するラッチ回路２２を備え、安定化電源電圧発生回路２０内に存在する検出電圧出力回路２２の検出電圧Ｖｄをラッチ回路２２に格納された補正データにより調整できる構成とする。外部からの非接触コマンドにより、不揮発性メモリ６からデータを読み出し、ラッチ回路２２にデータを格納し、格納した補正データにより検出電圧Ｖｄを調整し、第２の電源電圧ＶＤＤ２を調整することが可能となる。【選択図】図１
2006011917.tif 000002
【特許請求の範囲】
【請求項１】
非接触通信用アンテナに接続のコイル端子に接続された非接触通信用アナログ回路と、
前記非接触通信用アナログ回路から発生する制御信号により動作するロジック回路と、
前記ロジック回路により制御される不揮発性メモリと、
前記コイル端子間の電圧差により第１の電源電圧を発生する整流回路と、
前記第１の電源電圧から第２の電源電圧を発生するとともに、前記第２の電源電圧の変動を検出した検出電圧と基準電圧との差分に応じて前記第２の電源電圧を安定化させる安定化電源電圧発生回路と、
外部からの非接触通信により、前記非接触通信用アナログ回路、前記ロジック回路および前記不揮発性メモリを介して補正データをラッチし、前記検出電圧と前記基準電圧の少なくともいずれか一方の補正のために前記ラッチした補正データを前記安定化電源電圧発生回路に供給するラッチ回路と
を備えている非接触ＩＣカード。
【請求項２】
前記安定化電源電圧発生回路は、
前記検出電圧の比較基準となる基準電圧を発生する基準電圧発生回路と、
前記第２の電源電圧を一定の比率で分圧し、前記基準電圧と比較する前記検出電圧を発生する検出電圧出力回路と、
前記検出電圧出力回路による前記検出電圧と前記基準電圧発生回路による前記基準電圧の差分に応じた制御信号を出力する差動増幅回路と、
前記制御信号によって導通状態を制御され、前記第１の電源電圧から前記第２の電源電圧を安定的に出力する出力トランジスタと
を備えている請求項１に記載の非接触ＩＣカード。
【請求項３】
前記ラッチ回路は、その補正データの出力ラインが前記安定化電源電圧発生回路における前記検出電圧出力回路に接続されている請求項２に記載の非接触ＩＣカード。
【請求項４】
前記ラッチ回路は、その補正データの出力ラインが前記安定化電源電圧発生回路における前記基準電圧発生回路に接続されている請求項２に記載の非接触ＩＣカード。
【請求項５】
前記ラッチ回路は、その補正データの出力ラインが前記安定化電源電圧発生回路における前記検出電圧出力回路および前記基準電圧発生回路に接続されている請求項２に記載の非接触ＩＣカード。
【請求項６】
さらに、メモリ部の検査結果を基に、非接触状態で与えられる外部コマンドに基づいて、前記非接触通信用アナログ回路を介して冗長データを前記不揮発性メモリに書き込むＢＩＳＴ回路を備えている請求項１から請求項５までのいずれかに記載の非接触ＩＣカード。
【請求項７】
前記ロジック回路は、外部から非接触通信状態により入力されるコマンドが通常コマンド以外のイレギュラーコマンド時にテストモードエントリーするように構成されている請求項１から請求項６までのいずれかに記載の非接触ＩＣカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１の電源電圧を基に第２の電源電圧を発生する安定化電源電圧発生回路を含む半導体装置を搭載した非接触ＩＣカードに関するものである。
【背景技術】
【０００２】
半導体技術の進歩、特に微細プロセスの進歩に伴う素子の微細化や消費電力の低減を考えた場合、素子に印加する電圧を低下させて消費電力を低減させることが行われている。機器に搭載の半導体製品を微細化プロセス品に切り替える場合、従来機器との整合性の観点から、半導体製品内部に電源電圧の降圧回路を搭載している場合が多い。
【０００３】
特に、非接触状態で通信が可能な非接触ＩＣカードにおいては、リーダ／ライタからの電波により電源電圧を発生させる構成であり、安定化電源電圧発生回路の搭載が必須となる。
【０００４】
一般的な、非接触ＩＣカードに搭載される半導体装置内のブロック図の一例を図９に示す。図９は特許文献１で示されている安定化電源電圧発生回路の回路構成を基にした回路であり、これを従来回路として説明する。
【０００５】
非接触ＩＣカードに搭載される半導体装置は、外部から信号を受け取るためのアンテナに接続されるコイル端子１，２と、コイル端子１，２に接続され、コイル端子１，２の信号間の電位差により第１の電源電圧ＶＤＤ１を発生する整流回路３と、コイル端子１，２の信号により、内部クロック信号や入力データの発生および、内部で処理したデータをコイル端子１，２に送信する動作を行う非接触通信用アナログ回路４と、非接触通信用アナログ回路４とデジタルデータの送受信を行うマイコン回路等を含んだ不揮発性メモリ６を制御するロジック回路５と、データを保持しておく不揮発性メモリ６と、第１の電源電圧ＶＤＤ１から第２の電源電圧ＶＤＤ２を発生する安定化電源電圧発生回路７とから構成されている。回路の主要部分であるロジック回路５および不揮発性メモリ６には第２の電源電圧ＶＤＤ２が供給されている。
【０００６】
安定化電源電圧発生回路７は、基準電圧Ｖrefを発生する基準電圧発生回路８と、第２の電源電圧ＶＤＤ２の電圧レベルを一定比率で分圧する抵抗素子Ｒ１，Ｒ２により構成された検出電圧出力回路９と、検出電圧Ｖｄと基準電圧Ｖrefの差分に応じた制御信号Ｓｃを出力する差動増幅回路１０と、第１の電源電圧ＶＤＤ１から一定レベル降圧した第２の電源電圧ＶＤＤ２を得るためのＰＭＯＳからなる出力トランジスタＰ１とから構成されている。
【０００７】
基準電圧発生回路８は、第１の電源電圧ＶＤＤ１の電圧レベルが一定値以上になると、第１の電源電圧ＶＤＤ１の電圧レベルに依存せずに一定電圧の基準電圧Ｖrefが発生される回路である。この基準電圧発生回路８の代表的な例として、バンドギャップリファレンス回路がある。バンドギャップリファレンス回路の一例を図１０に示す。
【０００８】
ＰＭＯＳトランジスタＰ１１は、そのソースが第１の電源電圧ＶＤＤ１に、ゲートとドレインがノードｎ４を介してＮＭＯＳトランジスタＮ１１のドレインに接続されている。ＮＭＯＳトランジスタＮ１１のゲートはノードｎｂに、ソースが接地電圧ＶＳＳの端子に接続されている。ノードｎｂに供給される電位としては、ＮＭＯＳトランジスタＮ１１に一定電流が流れるように、ＮＭＯＳトランジスタＮ１１の閾値電圧（Ｖｔ）より若干高い電位が印加される。
【０００９】
差動増幅回路１１は、内部のノードｎ１とノードｎ３の電位差を増幅するもので、ＰＭＯＳトランジスタＰ１３，Ｐ１４，Ｐ１５およびＮＭＯＳトランジスタＮ１２，Ｎ１３にて構成されている。
【００１０】
ＰＭＯＳトランジスタＰ１３は、そのソースが第１の電源電圧ＶＤＤ１に、ゲートがノードｎ４に、ドレインがノードｎ５を介してＰＭＯＳトランジスタＰ１４，Ｐ１５のソースに接続されている。ＰＭＯＳトランジスタＰ１４のゲートはノードｎ１に、ドレインはノードｎ６を介してＮＭＯＳトランジスタＮ１２のドレインに接続されている。ＮＭＯＳトランジスタＮ１２のゲートはドレインに、ソースは接地電圧ＶＳＳの端子に接続されている。ＰＭＯＳトランジスタＰ１５のゲートはノードｎ３に、ドレインがノードｎ７を介してＮＭＯＳトランジスタＮ１３のドレインに接続されている。ＮＭＯＳトランジスタＮ１３のゲートはノードｎ６に、ソースは接地電圧ＶＳＳの端子に接続されている。
【００１１】
ＰＭＯＳトランジスタＰ１２は、そのソースが第１の電源電圧ＶＤＤ１に、ゲートがノードｎ４に、ドレインが基準電圧Ｖrefの端子とＮＭＯＳトランジスタＮ１４のドレインに接続されている。
【００１２】
ＮＭＯＳトランジスタＮ１４のゲートは差動増幅回路１１のノードｎ７に、ソースが接地電圧ＶＳＳの端子に接続されている。
【００１３】
基準電圧Ｖrefの端子に抵抗素子Ｒ１１，Ｒ１２の直列接続体が接続され、この直列接続体がダイオードＤ２のＰ型拡散に接続され、ダイオードＤ２のＮ型拡散が接地電圧ＶＳＳの端子に接続されている。抵抗素子Ｒ１１と抵抗素子Ｒ１２との接続のノードｎ１が差動増幅回路１１のＰＭＯＳトランジスタＰ１４のゲートに接続されている。
【００１４】
また、基準電圧Ｖrefの端子に抵抗素子Ｒ１３が接続され、この抵抗素子Ｒ１３がダイオードＤ１のＰ型拡散に接続され、ダイオードＤ１のＮ型拡散が接地電圧ＶＳＳの端子に接続されている。抵抗素子Ｒ１３とダイオードＤ１との接続のノードｎ３が差動増幅回路１１のＰＭＯＳトランジスタＰ１５のゲートに接続されている。
【００１５】
差動増幅回路１１は、ノードｎ１およびノードｎ３が入力端子となり、ノードｎ７が出力端子となる。ノードｎ３の電圧がノードｎ１の電圧に比べて高い場合は、ノードｎ７に論理電位“Ｌ”を発生し、逆に低い場合には論理電位“Ｈ”を発生する。
【００１６】
図１０に示すバンドギャップリファレンス回路が出力する基準電圧Ｖrefは、ダイオードＤ１，Ｄ２の閾値電圧をＶｄ、抵抗素子Ｒ１１，Ｒ１２，Ｒ１３の抵抗値をそれぞれｒ１１，ｒ１２，ｒ１３、ダイオードＤ１，Ｄ２の飽和電流をそれぞれＩｓ１１，Ｉｓ１２として、次式（１）にて示される。
【００１７】
Ｖref＝Ｖｄ＋（ｒ１１／ｒ１２）＊（ｋ／ｑ）＊
ｌｎ｛（Ｉｓ１２／Ｉｓ１１）＊（ｒ１１／ｒ１３）｝＊Ｔ……（１）
ただし、ｋはボルツマン係数、ｑは電子の電荷量、Ｔは絶対温度である。
【００１８】
上記に示される閾値電圧Ｖｄは温度による依存性をもっており、高温になるほど低くなり、低温になるほど高くなるという温度に対する負の傾きを持っている。
【００１９】
式（１）の右辺第１項のＶｄの一定電圧部分をＡ１、温度による変動部分をαＴとし、式（１）の右辺第２項の一定電圧部分をＢ１、温度による変動部分をβＴとすると、式（１）は次式（２）のように書き換えることができる。
【００２０】
Ｖref＝Ａ１＋Ｂ１−αＴ＋βＴ  …………………………………………（２）
式（２）において、温度に依存する係数α，βの値を同じに設定することにより、プロセスや温度によるバラツキを大幅に低減した一定の基準電圧Ｖrefを得ることが可能な構成となっている。
【００２１】
上記の説明では図１０の回路構成を用いて説明したが、ダイオードと抵抗素子を用いた他の回路構成でも実現可能である。
【００２２】
検出電圧出力回路９は第２の電源電圧ＶＤＤ２に依存した一定レベルの電圧を発生する回路であり、第２の電源電圧ＶＤＤ２と接地電位ＶＳＳの端子との間に抵抗素子Ｒ１および抵抗素子Ｒ２を直列に接続し、抵抗素子Ｒ１と抵抗素子Ｒ２の接続点から検出電圧Ｖｄを出力する。抵抗素子Ｒ１および抵抗素子Ｒ２の抵抗値をｒ１，ｒ２とした場合、検出電圧Ｖｄは、
Ｖｄ＝ＶＤＤ２＊ｒ２／（ｒ１＋ｒ２）  …………………………………（３）
となる。
【００２３】
差動増幅回路１０は、検出電圧Ｖｄを基準電圧Ｖrefと比較して制御信号Ｓｃを発生させ、その制御信号Ｓｃを用いてＰＭＯＳの出力トランジスタＰ１のゲート電位を制御する。検出電圧Ｖｄの方が基準電圧Ｖrefの端子に比べて高レベルにある場合は、制御信号Ｓｃを“Ｈ”レベル方向に遷移させることにより、ＰＭＯＳの出力トランジスタＰ１の実質抵抗値を増大させ、第１の電源電圧ＶＤＤ１から第２の電源電圧ＶＤＤ２への電荷供給を制限する。逆に、検出電圧Ｖｄの方が基準電圧Ｖrefより低レベルにある場合は、制御信号Ｓｃを“Ｌ”レベル方向に遷移させることにより、ＰＭＯＳの出力トランジスタＰ１の実質抵抗値を減少させ、第１の電源電圧ＶＤＤ１から第２の電源電圧ＶＤＤ２への電荷供給を加速する。
【００２４】
このように、内部電源である第２の電源電圧ＶＤＤ２は一定電圧になるように設定できる構成となっているため、動作状態は安定したレベルが保持される。
【００２５】
上記のような半導体装置を検査する場合、第２の電源電圧ＶＤＤ２に直接パッドが接続され、外部と接続されている場合であれば、外部から電源を供給して検査することも可能である。
【特許文献１】特開２００２−１４２３５６号公報（第４−５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、カード化組立後においては、外部から電圧値が既知の電源供給を行うことができない。したがって、通信距離を変化させて内部の電源電圧を調整しながら検査を行うこととなる。ところが、通信距離を変化するだけでは、内部の電源電圧の状態が不明なため、動作マージンを確保した状態での検査が行えず、ＰＡＳＳ／ＦＡＩＬ判定だけとなる。そして、ＰＡＳＳ／ＦＡＩＬ境界線上にある製品については、動作マージンの確認ができないという課題があり、製品の信頼性が低下するという懸念がある。
【００２７】
また、動作マージンを確保した検査が容易にできないことが原因で、ＰＡＳＳ／ＦＡＩＬの境界線上でＰＡＳＳとなる半導体装置を検出し、冗長置き換え行うという信頼性向上の手法が取れない。
【課題を解決するための手段】
【００２８】
本発明は、上記の課題を解決するために次のような手段を講じる。
【００２９】
本発明による非接触ＩＣカードは、
非接触通信用アンテナに接続のコイル端子に接続された非接触通信用アナログ回路と、
前記非接触通信用アナログ回路から発生する制御信号により動作するロジック回路と、
前記ロジック回路により制御される不揮発性メモリと、
前記コイル端子間の電圧差により第１の電源電圧を発生する整流回路と、
前記第１の電源電圧から第２の電源電圧を発生するとともに、前記第２の電源電圧の変動を検出した検出電圧と基準電圧との差分に応じて前記第２の電源電圧を安定化させる安定化電源電圧発生回路と、
外部からの非接触通信により、前記非接触通信用アナログ回路、前記ロジック回路および前記不揮発性メモリを介して補正データをラッチし、前記検出電圧と前記基準電圧の少なくともいずれか一方の補正のために前記ラッチした補正データを前記安定化電源電圧発生回路に供給するラッチ回路と
を備えた構成とされている。
【００３０】
カード化組立後の動作テストにおいては、第２の電源電圧の端子に対してパッド接続による電源供給はできない。そのため、非接触通信用アンテナを介して外部から電磁エネルギーを受け取り、整流回路で整流して第１の電源電圧を発生する。そして、安定化電源電圧発生回路で第２の電源電圧を発生して、電力をロジック回路、不揮発性メモリ等へ供給する。このとき、安定化電源電圧発生回路においては、第２の電源電圧の変動を検出した検出電圧と基準電圧との差分に応じて自律的に第２の電源電圧を安定化させる。ただし、非接触通信用アンテナへの通信距離の違いによって第１の電源電圧、第２の電源電圧のレベルが相違する。このままでは、第２の電源電圧の状態が不明なため、動作マージンを確保した状態での検査はむずかしい。そこで、上記のようにラッチ回路を設けている。このラッチ回路は、外部からの非接触通信により、非接触通信用アナログ回路、ロジック回路および不揮発性メモリを介して補正データをラッチする。そして、そのラッチした補正データを安定化電源電圧発生回路に供給し、前記検出電圧と前記基準電圧の少なくともいずれか一方を補正する。これにより、カード化組立後の非接触ＩＣカードに対して、外部コマンドにより、第２の電源電圧を任意に調整して検査することが可能となる。すなわち、動作マージンを確保した状態での検査を実現でき、信頼性を向上させることができる。
【００３１】
上記構成において、前記安定化電源電圧発生回路についての好ましい態様に次のものがある。それは、
前記検出電圧の比較基準となる基準電圧を発生する基準電圧発生回路と、
前記第２の電源電圧を一定の比率で分圧し、前記基準電圧と比較する前記検出電圧を発生する検出電圧出力回路と、
前記検出電圧出力回路による前記検出電圧と前記基準電圧発生回路による前記基準電圧の差分に応じた制御信号を出力する差動増幅回路と、
前記制御信号によって導通状態を制御され、前記第１の電源電圧から前記第２の電源電圧を安定的に出力する出力トランジスタと
を備えた安定化電源電圧発生回路である。
【００３２】
そして、上記構成において、前記ラッチ回路には次のような態様がある。
【００３３】
すなわち、１つ目は、ラッチ回路の補正データの出力ラインが前記安定化電源電圧発生回路における前記検出電圧出力回路に接続され、補正データによって検出電圧を補正するものである。
【００３４】
２つ目は、ラッチ回路の補正データの出力ラインが前記安定化電源電圧発生回路における前記基準電圧発生回路に接続され、補正データによって基準電圧を補正するものである。
【００３５】
３つ目は、ラッチ回路の補正データの出力ラインが前記安定化電源電圧発生回路における前記検出電圧出力回路および前記基準電圧発生回路に接続され、補正データによって検出電圧と基準電圧の両方を補正するものである。
【００３６】
上記のようにして第２の電源電圧を任意に調整して検査することができるため、高電圧や低電圧でより不良となりやすいメモリセル（特性不良）のスクリーニングが可能となる。そこで、冗長置き換えのために自己テスト用のＢＩＳＴ（Built-in Self Test）回路を組み込む構成が好ましいものとなる。それは、メモリ部の検査結果を基に、非接触状態で与えられる外部コマンドに基づいて、前記非接触通信用アナログ回路を介して冗長データを前記不揮発性メモリに書き込むためのものである。
【００３７】
これにより、外部コマンドで自動的に冗長置き換えを行って、出荷後に不良となる可能性のあるメモリセルを排除でき、信頼性をさらに高めることができる。
【００３８】
また、外部からの解析に対するセキュリティをもたせるために、前記ロジック回路について、外部から非接触通信状態により入力されるコマンドが通常コマンド以外のイレギュラーコマンド時にテストモードエントリーするように構成されているのが好ましい。
【発明の効果】
【００３９】
本発明によれば、カード化組立後に第２の電源電圧を任意に調整して検査することにより、動作マージンを確保した状態での検査が可能となり、信頼性を向上させることができる。
【００４０】
さらに、外部コマンドによる冗長置き換えにより、出荷後に不良となる可能性あるメモリセルをあらかじめ排除でき、さらに信頼性が向上する。
【００４１】
また、検査モードへの移行には、通常状態では使用しない特別なコマンドの入力を条件として困難性をもたせることで、外部からの解析に対するセキュリティーが確保される。
【発明を実施するための最良の形態】
【００４２】
以下、本発明にかかわる非接触ＩＣカードの実施の形態を図面に基づいて詳細に説明する。
【００４３】
（実施の形態１）
本発明の実施の形態１は、カード化組立後の動作テストにおいて、検出電圧出力回路の検出電圧を外部コマンドにより調整することにより、第２の電源電圧ＶＤＤ２を任意に調整可能に構成したものである。
【００４４】
図１は本発明の実施の形態１の非接触ＩＣカードにおける半導体装置の構成を示すブロック回路図である。従来の技術の図９におけるのと同じ符号は同一構成要素を指している。
【００４５】
実施の形態１の非接触ＩＣカードに搭載される半導体装置は、外部から信号を受け取るためのアンテナに接続されるコイル端子１，２と、コイル端子１，２に接続され、コイル端子１，２の信号間の電位差により第１の電源電圧ＶＤＤ１を発生する整流回路３と、コイル端子１，２の信号により、内部クロック信号や入力データの発生および、内部で処理したデータをコイル端子１，２に送信する動作を行う非接触通信用アナログ回路４と、非接触通信用アナログ回路４とデジタルデータの送受信を行うマイコン回路等を含んだ不揮発性メモリ６を制御するロジック回路５と、データを保持しておく不揮発性メモリ６と、第１の電源電圧ＶＤＤ１から第２の電源電圧ＶＤＤ２を発生するとともに、第２の電源電圧ＶＤＤ２の変動を検出した検出電圧と基準電圧との差分に応じて第２の電源電圧ＶＤＤ２を安定化させる安定化電源電圧発生回路２０と、不揮発性メモリ６より出力されるデータを格納するラッチ回路２２とから構成されている。ラッチ回路２２は、外部からの非接触通信により、非接触通信用アナログ回路４、ロジック回路５および不揮発性メモリ６を介して、安定化電源電圧発生回路２０における前記検出電圧の補正のため補正データをラッチし、そのラッチした補正データを安定化電源電圧発生回路２０に供給するように構成されている。回路の主要部分であるロジック回路５、不揮発性メモリ６には第２の電源電圧ＶＤＤ２が供給されている。
【００４６】
安定化電源電圧発生回路２０は、基準電圧Ｖrefを発生する基準電圧発生回路８と、第２の電源電圧ＶＤＤ２の電圧レベルを一定比率で分圧する抵抗素子Ｒ３，Ｒ４，Ｒ５，Ｒ６およびＰＭＯＳからなる検出電圧補正用トランジスタＰ２、ＮＭＯＳからなる検出電圧補正用トランジスタＮ２により構成されて、第２の電源電圧ＶＤＤ２の変動を検出し、検出電圧Ｖｄとして出力する検出電圧出力回路２１と、検出電圧Ｖｄと基準電圧Ｖrefの差分に応じた制御信号Ｓｃを出力する差動増幅回路１０と、制御信号Ｓｃによって導通状態を制御され、第１の電源電圧ＶＤＤ１から一定レベル降圧した第２の電源電圧ＶＤＤ２を安定的に出力するＰＭＯＳからなる出力トランジスタＰ１とから構成されている。
【００４７】
検出電圧出力回路２１においては、第２の電源電圧ＶＤＤ２と接地電圧ＶＳＳの端子との間に、第２の電源電圧ＶＤＤ２側より抵抗素子Ｒ３，Ｒ４，Ｒ５，Ｒ６が直列に接続され、抵抗素子Ｒ３に対してゲート電位がラッチ回路２２からの補正データ信号ＡＤ［１］で制御されるＰＭＯＳからなる検出電圧補正用トランジスタＰ２が並列に接続され、抵抗素子Ｒ６に対してゲート電位が補正データ信号ＡＤ［２］で制御されるＮＭＯＳからなる検出電圧補正用トランジスタＮ２が並列に接続されており、抵抗素子Ｒ４と抵抗素子Ｒ５の接続点から検出電圧Ｖｄが出力される。
【００４８】
本回路図では説明を簡素化するため、補正データ信号をＡＤ［１］，ＡＤ［２］の２つとしているが、調整後の電圧をさらに細分化するために、補正データ信号、電圧調整抵抗、並列ＭＯＳトランジスタを３以上の複数個用いてもよい。
【００４９】
カード化組立後の動作テストにおいて、外部からのコマンドにより、あらかじめ非接触通信用アナログ回路４、ロジック回路５を介して不揮発性メモリ６に補正データが書き込まれる。
【００５０】
例えば、ラッチ回路２２において、補正データ信号ＡＤ［１］に“Ｌ”レベルがラッチされ、補正データ信号ＡＤ［２］に“Ｌ”レベルがラッチされた場合、ＰＭＯＳからなる検出電圧補正用トランジスタＰ２はＯＮとなって電圧調整用の抵抗素子Ｒ３が短絡され、一方、ＮＭＯＳからなる検出電圧補正用トランジスタＮ２はＯＦＦとなる結果、検出電圧Ｖｄは、抵抗素子Ｒ４と抵抗素子（Ｒ５＋Ｒ６）の分圧比により電圧値が決定される。この場合、定常状態と比較して、第２の電源電圧ＶＤＤ２のレベルが同一であるとしても、検出電圧Ｖｄは上昇する。その結果、差動増幅回路１０の制御信号Ｓｃが“Ｈ”レベル方向に遷移され、ＰＭＯＳの出力トランジスタＰ１の実質抵抗値を増大させ、第１の電源電圧ＶＤＤ１から第２の電源電圧ＶＤＤ２への電荷供給を制限する。したがって、第２の電源電圧ＶＤＤ２のレベルは低下する。
【００５１】
上記とは逆に、ラッチ回路２２において、補正データ信号ＡＤ［１］に“Ｈ”レベルがラッチされ、補正データ信号ＡＤ［２］に“Ｈ”レベルがラッチされた場合は、ＰＭＯＳからなる検出電圧補正用トランジスタＰ２はＯＦＦで、ＮＭＯＳからなる検出電圧補正用トランジスタＮ２はＯＮとなって電圧調整用の抵抗素子Ｒ６が短絡される結果、検出電圧Ｖｄは、抵抗素子（Ｒ３＋Ｒ４）と抵抗素子Ｒ５の分圧比により電圧値が決定される。この場合、定常状態と比較して、第２の電源電圧ＶＤＤ２のレベルが同一であるとしても、検出電圧Ｖｄは低下する。その結果、差動増幅回路１０の制御信号Ｓｃが“Ｌ”レベル方向に遷移され、ＰＭＯＳの出力トランジスタＰ１の実質抵抗値を減少させ、第１の電源電圧ＶＤＤ１から第２の電源電圧ＶＤＤ２への電荷供給を加速する。したがって、第２の電源電圧ＶＤＤ２のレベルは上昇する。
【００５２】
本実施の形態によれば、カード化組立後の動作テストにおいて、外部コマンドにより、ラッチ回路２２から検出電圧出力回路２１の検出電圧Ｖｄの調整を通じて第２の電源電圧ＶＤＤ２を任意に調整して検査することが可能となる。その結果、カード化組立後においても、動作マージンを確保した状態での検査を実現でき、信頼性を向上させることができる。
【００５３】
（実施の形態２）
本発明の実施の形態２は、カード化組立後の動作テストにおいて、基準電圧発生回路の基準電圧を外部コマンドにより調整することにより、第２の電源電圧ＶＤＤ２を任意に調整可能に構成したものである。
【００５４】
図２は本発明の実施の形態２の非接触ＩＣカードにおける半導体装置の構成を示すブロック回路図である。図２において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
【００５５】
安定化電源電圧発生回路３０は、基準電圧Ｖrefを発生する基準電圧発生回路８ａと、第２の電源電圧ＶＤＤ２の電圧レベルを一定比率で分圧する抵抗素子Ｒ１、Ｒ２により構成されて、第２の電源電圧ＶＤＤ２の変動を検出し、検出電圧Ｖｄとして出力する検出電圧出力回路９と、検出電圧Ｖｄと基準電圧Ｖrefの差分に応じた制御信号Ｓｃを出力する差動増幅回路１０と、第１の電源電圧ＶＤＤ１から一定レベル降圧した第２の電源電圧ＶＤＤ２を安定的に出力するＰＭＯＳからなる出力トランジスタＰ１とから構成されている。
【００５６】
基準電圧発生回路８ａは、ラッチ回路２２から出力される補正データ信号ＡＤ［３］，ＡＤ［４］により制御される構成としている。
【００５７】
図３は基準電圧発生回路（バンドギャップリファレンス回路）８ａの具体的回路構成を示す。
【００５８】
本実施の形態の基準電圧発生回路８ａは、従来の技術における図１０の基準電圧発生回路８を基準として、抵抗素子Ｒ１１と基準電圧Ｖrefの端子との間に電圧調整用の抵抗素子Ｒ１４が挿入され、抵抗素子Ｒ１３と基準電圧Ｖrefの端子との間に電圧調整用の抵抗素子Ｒ１５が挿入されている。そして、抵抗素子Ｒ１５の両端間に電圧調整用のＰＭＯＳトランジスタＰ１７が並列に接続され、そのＰＭＯＳトランジスタＰ１７のゲートがラッチ回路２２の補正データ信号ＡＤ［３］の出力端子に接続されている。また、抵抗素子Ｒ１４の両端間に電圧調整用のＰＭＯＳトランジスタＰ１６が並列に接続され、そのＰＭＯＳトランジスタＰ１６のゲートがラッチ回路２２の補正データ信号ＡＤ［４］の出力端子に接続されている。
【００５９】
ＰＭＯＳトランジスタＰ１６およびＰＭＯＳトランジスタＰ１７がＯＮ状態となったときのトランジスタの抵抗値は抵抗素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５の抵抗値に比べて影響のないトランジスタサイズに設定してある。
【００６０】
補正データ信号ＡＤ［３］，ＡＤ［４］が共に論理レベル“Ｈ”の場合は、式（１）におけるｒ１１はＲ１１とＲ１４の抵抗値の和となり、ｒ１３はＲ１３とＲ１５の抵抗値の和となる。
【００６１】
つまり、補正データ信号ＡＤ［ｎ］の論理レベルにより、式（１）におけるｒ１１とｒ１３の抵抗比および、ｒ１１とｒ１２の抵抗比を変更することが可能になり、式（２）中のβの値を変更することができるため、基準電圧Ｖrefを調整することが可能となる。
【００６２】
本実施の形態によれば、カード化組立後の動作テストにおいて、外部コマンドにより、ラッチ回路２２から基準電圧発生回路８ａの基準電圧Ｖrefの調整を通じて第２の電源電圧ＶＤＤ２を任意に調整して検査することが可能となる。その結果、カード化組立後においても、動作マージンを確保した状態での検査を実現でき、信頼性を向上させることができる。
【００６３】
本回路図では説明を簡素化するため、補正データ信号をＡＤ［３］およびＡＤ［４］の２つとしているが、調整後の電圧をさらに細分化するために、補正データ信号ＡＤ［ｎ］の数を増加させて調整抵抗値をさらに細分化してもよい。
【００６４】
上記においては、実施の形態１および実施の形態２を別々に説明したが、実施の形態１の構成と実施の形態２の構成を組み合わせて実施することも可能である。その一例を図４に示す。図１と同様の検出電圧出力回路２１を備えるとともに、図３の構成の基準電圧発生回路８ａを備え、ラッチ回路２２からは、検出電圧出力回路２１に対して補正データ信号ＡＤ［１］，ＡＤ［２］が入力され、基準電圧発生回路８ａに対して補正データ信号ＡＤ［３］，ＡＤ［４］が入力されている。
【００６５】
（実施の形態３）
上述した実施の形態１，２の構成によれば、第２の電源電圧ＶＤＤ２を任意に調整して検査できるため、高電圧や低電圧でより不良となりやすいメモリセルのスクリーニングが可能となる。そこで、冗長機能を有するメモリ回路（例えば、不揮発性メモリ、ＳＲＡＭ等の揮発性メモリ）を搭載している場合に、そのメモリ回路の冗長置き換えを可能にするのが、本実施の形態３である。
【００６６】
図５は本発明の実施の形態３の非接触ＩＣカードにおける半導体装置の構成を示すブロック回路図である。図５において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
【００６７】
本実施の形態は、図１の回路構成に対して、冗長データ書き込み用のＢＩＳＴ回路３１を非接触通信用アナログ回路４とロジック回路５との間に挿入した構成となっている。非接触状態で与えられる外部コマンドに基づいて、非接触通信用アナログ回路４がＢＩＳＴ回路３１を制御する。
【００６８】
実施の形態１で説明したカード化組立後の動作テストでのメモリ部の検査結果を基に、外部コマンドに基づいて、非接触通信用アナログ回路４を介してＢＩＳＴ回路３１を動作させる。これにより、不揮発性メモリ６に対して冗長データの置き換えを自動的に行うことができる。したがって、出荷後に不良となる可能性のあるメモリセルを排除でき、信頼性をさらに高めることができる。
【００６９】
上記では、実施の形態１を基にしてＢＩＳＴ回路３１を追加したものであったが、これ以外に実施の形態２を基にしてもよく、その場合も同等の効果が得られる。図６は図２を基にするものであり、図７は図４を基にするものである。
【００７０】
ここで、上記の実施の形態１〜３において外部から印加するコマンドについて説明する。
【００７１】
この外部コマンドについては、通常使用されるコマンドを用いてもテストモードのエントリーは可能である。しかし、セキュリティーの面からは、通常用いるコマンドではなく、イレギュラーなテストコマンドを入力したときに限り、検査モードにエントリーすることの方がより望ましい。
【００７２】
図８に入力するテストコマンドのタイミングチャートの一例を示す。
【００７３】
ここで、通常コマンドの状態を、１ビット“Ｈ”レベルのスタートフラグと、Ｄ１からＤ８のデータ８ビットと、１ビット“Ｌ”レベルのエンドフラグの計１０ビット連続データであるとする。通常コマンドであれば、１０ビット以上“Ｌ”データが続く区間は存在しない。
【００７４】
そこで、１０ビット以上の区間（Ｔ１）にわたって“Ｌ”データを連続させることにより、テストモードに入る構成とする。本構成により、通常動作では容易には入り得ないテストモードを作ることが可能となる。これにより、外部からの解析に対するセキュリティを高めることができる。
【産業上の利用可能性】
【００７５】
本発明は、リーダ／ライタからの電波に基づく第１の電源電圧からさらに電圧降下した第２の電源電圧で駆動される非接触ＩＣカードにおいて、カード化組立後の動作テストで外部から電圧値既知の電源供給が行えない場合に、動作マージンを確保した状態での検査が行える非接触ＩＣカード等として有用である。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態１の非接触ＩＣカードにおける半導体装置の構成を示すブロック回路図
【図２】本発明の実施の形態２の非接触ＩＣカードにおける半導体装置の構成を示すブロック回路図
【図３】本発明の実施の形態２における基準電位発生回路（バンドギャップリファレンス回路）の具体的構成を示す回路図
【図４】実施の形態２の変形の実施の形態の非接触ＩＣカードにおける半導体装置の構成を示すブロック回路図
【図５】本発明の実施の形態３の非接触ＩＣカードにおける半導体装置の構成を示すブロック回路図
【図６】実施の形態３の変形の実施の形態の非接触ＩＣカードにおける半導体装置の構成を示すブロック回路図
【図７】実施の形態３の別の変形の実施の形態の非接触ＩＣカードにおける半導体装置の構成を示すブロック回路図
【図８】本発明の実施の形態におけるテストモードエントリー時の入力コマンドのタイミングチャート
【図９】従来の技術の非接触ＩＣカードにおける半導体装置の構成を示すブロック回路図
【図１０】従来の技術における基準電位発生回路（バンドギャップリファレンス回路）の具体的構成を示す回路図
【符号の説明】
【００７７】
１，２  コイル端子
３  整流回路
４  非接触通信用アナログ回路
５  ロジック回路
６  不揮発性メモリ
７，２０，３０  安定化電源電圧発生回路
８，８ａ  基準電圧発生回路
９，２１  検出電圧出力回路
１０，１１  差動増幅回路
２２  ラッチ回路
３１  ＢＩＳＴ回路
ＡＤ［１］，ＡＤ［２］，ＡＤ［３］，ＡＤ［４］  補正データ信号
Ｐ１  出力トランジスタ
Ｐ２，Ｐ１６，Ｐ１７，Ｎ２  検出電圧補正用トランジスタ
Ｒ３，Ｒ６，Ｒ１４，Ｒ１５  電圧調整用の抵抗素子
Ｓｃ  制御信号
ＶＤＤ１  第１の電源電圧
ＶＤＤ２  第２の電源電圧
Ｖref  基準電圧
Ｖｄ  検出電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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