(57)【要約】【課題】  実効入力抵抗を増大させず良好なスペース効率を保ち、かつ、きめ細かい端子容量の調整を実現可能なパッド電極構造を有する半導体装置を提供する。【解決手段】  本発明の半導体装置は、半導体基板上に形成されたパッド電極１０と、パッド電極１０の近傍に配置されパッド電極１０と絶縁されつつ外部固定電位と接続された周囲配線部１１と、パッド電極１０における外縁付近の開口部に導電材料を埋め込んで下方に延伸形成されパッド電極と電気的に接続された第１のビア１２と、周囲配線部１１の開口部に導電材料を埋め込んで下方に延伸形成され周囲配線部と電気的に接続された第２のビア１３とを備え、第１のビア１２と第２のビア１３は、互いの側面間に容量を形成するように対向配置されて構成されている。【選択図】  図１
2006332290.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の配線層の所定範囲に配置された第１の配線領域と、
前記第１の配線領域の近傍に配置され、前記第１の配線領域と絶縁された第２の配線領域と、
前記第１の配線領域の開口部に導電材料を埋め込んで形成され、前記第１の配線領域と電気的に接続された第１のビアと、
前記第２の配線領域の開口部に導電材料を埋め込んで形成され、前記第２の配線領域と電気的に接続された第２のビアと、
を備え、前記第１のビアと前記第２のビアは、互いの側面間に容量を形成するように絶縁膜を挟んで対向配置されていることを特徴とする容量素子。
【請求項２】
前記第１の配線領域には、複数の前記第１のビアが前記第１の配線領域の長手方向に沿って一列に配置され、前記第２の配線領域には、複数の前記第２のビアが前記第２の配線領域の長手方向に沿って一列に配置されることを特徴とする請求項１に記載の容量素子。
【請求項３】
前記第１の配線領域には、スリット状に形成された単一の前記第１のビアが配置され、前記第２の配線領域には、スリット状に形成された単一の前記第２のビアが配置されることを特徴とする請求項１に記載の容量素子。
【請求項４】
半導体基板上に形成されたパッド電極と、
前記パッド電極の近傍に配置され、前記パッド電極と絶縁されつつ外部固定電位に接続された周囲配線部と、
前記パッド電極における外縁付近の開口部に導電材料を埋め込んで下方に延伸形成され、前記パッド電極と電気的に接続された第１のビアと、
前記周囲配線部の開口部に導電材料を埋め込んで下方に延伸形成され、前記周囲配線部と電気的に接続された第２のビアと、
を備え、前記第１のビアと前記第２のビアは、互いの側面間に容量を形成するように絶縁膜を挟んで対向配置されていることを特徴とする半導体装置。
【請求項５】
前記周囲配線部は、前記パッド電極全体の周囲を取り囲むように所定幅の帯状に形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記パッド電極には、複数の前記第１のビアが前記パッド電極の外縁に沿って一列に配置され、前記周囲配線部には、複数の前記第２のビアが前記周囲配線部の長手方向に沿って一列に配置されることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記パッド電極には、スリット状に形成された単一の前記第１のビアが配置され、前記周囲配線部には、スリット状に形成された単一の前記第２のビアが配置されることを特徴とする請求項４又は５に記載の半導体装置。
【請求項８】
前記パッド電極と電気的に接続され、前記パッド電極の周囲に配置されたパッド連結部をさらに備え、
前記第１のビアは、前記パッド電極及び前記パッド連結部の双方に形成されるとともに、前記周囲配線部と前記パッド連結部は、前記パッド電極の周囲で互い違いに配置された複数の列を構成することを特徴とする請求項４から７のいずれかに記載の半導体装置。
【請求項９】
請求項６に記載の半導体装置における前記パッド電極の端子容量を選択的に設定可能とした半導体装置のパッド電極の端子容量設定方法であって、
前記第２のビアが形成された前記周囲配線部において所望の前記端子容量に応じて設定された切断位置で切断し、前記周囲配線部から電気的に切り離された切断配線部を形成し、前記切断配線部及び当該切断配線部に接続されている前記第２のビアが前記外部固定電位に接続されない状態とすることを特徴とする半導体装置のパッド電極の端子容量設定方法。
【請求項１０】
請求項６又は７に記載の半導体装置における前記パッド電極の端子容量を選択的に設定可能とした半導体装置のパッド電極の端子容量設定方法であって、
前記周囲配線部の下方のプレート層において所望の前記端子容量に応じて設定された範囲に導体領域を形成し、前記第２のビアを形成した際に前記導体領域の範囲のビア深さが他の領域のビア深さより小さくなるようにしたこと特徴とする半導体装置のパッド電極の端子容量設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置において用いる容量素子と、半導体基板上に形成されたパッド電極を備えた半導体装置に関するものであり、特に、パッド電極の所望の端子容量が設定された半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体装置においては、外部と内部回路の間で高速な信号が送受信される。そのため、半導体装置の端子電極としてのパッド電極の端子容量が大きくなると、信号の伝送速度の低下等の不具合につながることから、パッド電極における端子容量の範囲が規格化されている。そのため、半導体装置のパッド電極に対し、所望の端子容量を設定できる容量素子を設けた構成が一般的であり、特に端子容量の容量値を調整できる構造のパッド電極構造が採用されることが多い。パッド電極の接続用の容量素子としては、ＭＯＳトランジスタ構造のゲート容量を用いる構成と拡散層容量を用いる構成が代表的なものとして知られている。
【０００３】
【特許文献１】特開２００４−２４７６５９
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ゲート容量を用いた容量素子は、単位面積当たりの容量が大きくできる点で有利であるが、ゲート酸化膜が静電破壊されやすい構造であるため、保護抵抗を介してパッド電極に接続する必要がある。一般に、パッド電極に対して規定される実効入力抵抗（Ｒｉ）を小さく抑えるため、直列に挿入される保護抵抗を極力小さくすることが望ましい。しかし、ゲート容量を用いた容量素子を採用した場合、静電破壊を防止し得る保護抵抗を挿入すると実効入力抵抗が増大することは避けられない。また、ゲート容量を用いた容量素子の容量値を調整するには、予め用意された複数のＭＯＳトランジスタ構造の容量素子について接続を切り替える構成をとるため、きめ細かく容量値を微調整することは困難である。
【０００５】
一方、拡散層容量を用いた容量素子は、静電破壊を受けない構造であるが、拡散層容量を形成すると、その経路には基板抵抗やコンタクト抵抗が介在するので、結果的に実効入力抵抗は増大する。また、放電経路となる拡散層容量は半導体装置の内部素子と距離を置いて配置する必要があるため、半導体装置のスペース効率が低下することになる。
【０００６】
さらに、パッド電極に対し端子容量を設定できるパッド電極構造として、パッド電極の周囲にくし型配線を配置した構成も提案されている（特許文献１参照）。しかし、かかる構成では、パッド電極とくし型配線の間の対向面積が十分に確保できず、所望の端子容量を得ることは困難であった。
【０００７】
そこで、本発明はこれらの問題を解決するためになされたものであり、パッド電極の適切な端子容量を確保する場合、実効入力抵抗を増大させることなく、良好なスペース効率を保ち、かつ、きめ細かい端子容量の調整を実現することが可能なパッド電極構造を有する半導体装置等を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の容量素子は、半導体基板上の配線層の所定範囲に配置された第１の配線領域と、前記第１の配線領域の近傍に配置され、前記第１の配線領域と絶縁された第２の配線領域と、前記第１の配線領域の開口部に導電材料を埋め込んで形成され、前記第１の配線領域と電気的に接続された第１のビアと、前記第２の配線領域の開口部に導電材料を埋め込んで形成され、前記第２の配線領域と電気的に接続された第２のビアとを備え、前記第１のビアと前記第２のビアは、互いの側面間に容量を形成するように絶縁膜を挟んで対向配置されて構成される。
【０００９】
このように本発明の容量素子によれば、第１の配線領域及び第１のビアからなる導体部分と、第２の配線領域及び第２のビアからなる導体部分は、絶縁膜を挟んだコンデンサとして作用する。この場合、容量に比例する対向面積は、主に第１、第２のビアの互いに対向する側面の配置で定まるため、横方向のサイズに加えて縦方向のビア深さを大きくとることにより対向面積を増大させて十分な容量値を確保できる。よって、所望の容量を容易に確保でき、直列の抵抗成分による影響を抑圧することができる。また、ビア同士の対向面積は適宜に調整可能となるので、容量素子の有する容量を自在に調整することができる。
【００１０】
本発明の容量素子において、前記第１の配線領域に、複数の前記第１のビアが前記第１の配線領域の長手方向に沿って一列に配置されるようにし、前記第２の配線領域には、複数の前記第２のビアが前記第２の配線領域の長手方向に沿って一列に配置されるように構成してもよい。
【００１１】
また、本発明の容量素子において、前記第１の配線領域には、スリット状に形成された単一の前記第１のビアが配置されるようにし、前記第２の配線領域には、スリット状に形成された単一の前記第２のビアが配置されるように構成してもよい。
【００１２】
上記課題を解決するために、本発明の半導体装置は、半導体基板上に形成されたパッド電極と、前記パッド電極の近傍に配置され、前記パッド電極と絶縁されつつ外部固定電位に接続された周囲配線部と、前記パッド電極における外縁付近の開口部に導電材料を埋め込んで下方に延伸形成され、前記パッド電極と電気的に接続された第１のビアと、前記周囲配線部の開口部に導電材料を埋め込んで下方に延伸形成され、前記周囲配線部と電気的に接続された第２のビアとを備え、前記第１のビアと前記第２のビアは、互いの側面間に容量を形成するように絶縁膜を挟んで対向配置されて構成される。
【００１３】
このように本発明の半導体装置によれば、パッド電極及び第１のビアからなる導体部分と、周囲配線部及び第２のビアからなる導体部分は、絶縁膜を挟んだコンデンサとして作用し、パッド電極に対して端子容量を設定できる。この場合、導体部分の対向面積は端子容量に比例し、主に第１、第２のビアの互いに対向する側面の配置で定まるため、横方向のサイズに加えて縦方向のビア深さを大きくとることにより対向面積を増大させて十分な容量値を確保できる。よって、パッド電極の所望の端子容量を自在に確保でき、直列の抵抗成分が介在しないので実効入力抵抗を小さく抑えることができ、放電経路等のための余分なスペースも不要となる。また、ビア同士の対向面積を適宜に調整することで、パッド電極の端子容量を所定の範囲内で自在に調整することができる。
【００１４】
本発明の半導体装置において、前記周囲配線部は、前記パッド電極全体の周囲を取り囲むように所定幅の帯状に形成してもよい。
【００１５】
また、本発明の半導体装置において、前記パッド電極には、複数の前記第１のビアが前記パッド電極の外縁に沿って一列に配置されるようにし、前記周囲配線部には、複数の前記第２のビアが前記周囲配線部の長手方向に沿って一列に配置されるように構成してもよい。
【００１６】
また、本発明の半導体装置において、前記パッド電極には、スリット状に形成された単一の前記第１のビアが配置されるようにし、前記周囲配線部には、スリット状に形成された単一の前記第２のビアが配置されるように構成してもよい。
【００１７】
また、本発明の半導体装置において、前記パッド電極と電気的に接続され、前記パッド電極の周囲に配置されたパッド連結部をさらに備え、前記第１のビアは、前記パッド電極及び前記パッド連結部の双方に形成されるとともに、前記周囲配線部と前記パッド連結部は、前記パッド電極の周囲で互い違いに配置された複数の列を構成するようにしてもよい。
【００１８】
本発明の半導体装置のパッド電極の端子容量設定方法は、パッド電極の端子容量を選択的に設定可能とするために、前記第２のビアが形成された前記周囲配線部において所望の前記端子容量に応じて設定された切断位置で切断し、前記周囲配線部から電気的に切り離された切断配線部を形成し、前記切断配線部及び当該切断配線部に接続されている前記第２のビアが前記外部固定電位に接続されない状態として、かかる工程に従ってパッド電極に端子容量を選択的に設定する。
【００１９】
また、本発明の半導体装置のパッド電極の端子容量設定方法は、パッド電極の端子容量を選択的に設定可能とするために、前記周囲配線部の下方のプレート層において所望の前記端子容量に応じて設定された範囲に導体領域を形成し、前記第２のビアを形成した際に前記導体領域の範囲のビア深さが他の領域のビア深さより小さくなるようにし、かかる工程に従ってパッド電極の端子容量を選択的に設定する。
【００２０】
このように、本発明の半導体装置においてパッド電極の端子容量を設定する場合、半導体装置の製造工程において自在に調整することができる。この場合の調整は、周囲配線部を切断してフローティング状態の切断配線部を形成したり、プレート層において周囲配線部の下方の導体領域を形成するなど、ビア同士の対向面積を減らすための多様な手法を採用することができる。よって、ＭＯＳトランジスタ構造のゲート容量を用いる構成と比べて、所望の端子容量に応じたきめ細かい高精度な調整を行うことができる。
【発明の効果】
【００２１】
本発明によれば、２つの配線領域のそれぞれビアを形成し、ビア同士を対向配置して側面間に容量が形成された容量素子を構成することができるので、ビア同士の対向面積を大きくして十分な容量を確保でき、大きなスペースを確保することなく、抵抗成分の影響を抑圧し得る容量素子を実現することができる。
【００２２】
また、本発明によれば、パッド電極構造においてビア同士を対向配置して側面間に形成された容量を用いた端子容量を確保することができるので、パッド電極のビアと周囲配線部のビアの対向面積を大きくして十分な容量値を付与でき、比較的小さなスペースで十分小さい実効入力抵抗を持つパッド電極を構成可能となる。この場合、配置の適切な変更により、パッド電極の端子容量をきめ細かく調整することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について図面を参照しながら説明する。ここでは、本発明を適用した実施形態として、それぞれ構成が異なる複数の実施形態（第１〜第６実施形態）を説明する。
【００２４】
（第１実施形態）
第１実施形態は、半導体基板上の入出力端子としてのパッド電極が形成された半導体装置に対し、図１及び図２の構成に基づいて本発明を適用したものである。図１は、第１実施形態の半導体装置におけるパッド電極周辺の平面図を示し、図２は、図１の構成におけるＡ−Ａ’断面図を示している。第１実施形態の半導体装置においては、矩形状のパッド電極１０と、このパッド電極１０全体の周囲を取り囲む帯状の周囲配線部１１が形成されている。パッド電極１０と周囲配線部１１は、例えば、半導体装置の上部のアルミ配線層に形成され、所定間隔の絶縁膜を介して電気的に絶縁されている。
【００２５】
パッド電極１０は、半導体装置と外部の間で信号を入出力する接続端子として用いられ、その上部にワイヤボンディングが接合されるとともに、配線パターンを介して半導体装置のいずれかの内部回路と接続される。また、周囲配線部１１は、矩形状の内周及び外周に挟まれた所定幅の帯状に形成され、配線パターンを介して半導体装置のグランド等の外部固定電位に接続されている。
【００２６】
パッド電極１０には、外縁に沿って一列に配置された多数のビア１２が形成されている。また、周囲配線部１１には、長手方向に沿って一列に配置された多数のビア１３が形成されている。パッド電極１０のビア１２と周囲配線部１１のビア１３は、ともに同一サイズの矩形断面を有し、絶縁膜を挟んで対向配置されている。
【００２７】
図２に示すように、半導体装置の積層方向において、上部のパッド電極１０の開口部から下地１４に至るまで導電材料を埋め込んだビア１２と、上部の周囲配線部１１の開口部から下地１５に至るまで導電材料を埋め込んだビア１３が形成され、互いの側面の間に適度な容量を形成する程度の距離を置いて、側面同士が対向配置される位置関係にある。なお、ビア１２、１３の導電材料としては、例えば、タングステンが用いられる。このように、パッド電極１０のビア１２と周囲配線部１１のビア１３は、所定のビア深さかつ所定幅の側面間に容量を形成するように、所定間隔の絶縁膜を挟んで対向配置され、その容量値は対向面積と間隔に応じて定まる。
【００２８】
これにより、パッド電極１０の全体は、周囲配線部１１との間に、図２に示すように端子容量Ｃが挿入された状態になる。つまり、周囲配線部１１をグランドに接続する構成では、パッド電極１０が等価的にグランドとの間に端子容量Ｃを介して接続されることになる。なお、周囲配線部１１が接続される外部固定電位はグランドに限られず、電源電圧等の他の外部固定電位であってもよい。グランドや電源電圧は十分小さい容量（低インピーダンス）で相互接続されるため、パッド電極１０の容量としては等価である。
【００２９】
第１実施形態において、上記の端子容量Ｃの値は、双方のビア１２、１３のサイズ、個数、両者の間隔等の設計条件に依存して定まる。ビア１２、１３のサイズと個数が大きいほど端子容量Ｃが大きくなるが、パッド電極１０全体のサイズの制約を受ける。ビア１２、１３が深くなるほど端子容量Ｃが大きくなるが、半導体プロセスの制約によって、下地１４、１５からパッド電極１０又は周囲配線部１１までの距離は制約を受ける。ビア１２及びビア１３の間隔は小さくなるほど端子容量Ｃが大きくなるが、隣接するビア１２、１３を形成する際に両者のショートを避けるだけのマージンを確保できる間隔を設定する必要がある。なお、半導体装置の製造工程において、パッド電極１０の端子容量Ｃの容量値を最適に調整することもできるが、詳しくは後述する。
【００３０】
なお、図２の構成では、ビア１２、１３の下端に下地１４、１５が設けられているが、これらの下地１４、１５を設けない構成としてもよい。すなわち、ビア１２、１３は、導電材料が埋め込まれた際の形状で下端を形成して、絶縁材料に周囲を覆われた配置になる。この場合、ビア１２、１３の下端が基板に接しないように、ビア１２、１３の下端を支持するストッパとして、ＴｒＮ等の材料を下層に配置することが望ましい。
【００３１】
（第２実施形態）
次に、第２実施形態は、パッド電極が形成された半導体装置に対し、図３の構成に基づいて本発明を適用したものである。図３は、第２実施形態の半導体装置におけるパッド電極周辺の平面図を示している。第２実施形態の半導体装置は、半導体基板上にパッド電極２０と、その周囲を取り囲む帯状の周囲配線部２１が形成され、第１実施形態と比較するとパッド電極２０及び周囲配線部２１の形状とサイズは同様となっている。一方、第２実施形態においては、パッド電極２０に形成されたビア２２と、周囲配線部２１に形成されたビア２３は、それぞれの構造が第１実施形態のビア１２、１３と異なっている。
【００３２】
図３に示すように、パッド電極２０のビア２２と周囲配線部２１のビア２３は、いずれも単一のスリット状に形成されている。すなわち、第２実施形態では、ビア２２、２３が、第１実施形態のように複数に分割して設けられず、単一の連続領域となっている点が特徴である。そして、パッド電極２０のビア２２と、その周囲を取り囲む周囲配線部２１のビア２３は、全周にわたって側面同士が絶縁膜を挟んで対向配置されている。なお、図３の平面図に対応する断面構造については、図２と同様に表すことができる。また、周囲配線部２１がグランド等の外部固定電位に接続される点については、第１実施形態の場合と同様である。
【００３３】
第２実施形態において、パッド電極２０の全体と周囲配線部２１の全体の間の端子容量Ｃは、第１実施形態に比べて大きくなる。すなわち、パッド電極２０、周囲配線部２１のサイズ及び形状とビア２２、２３のビア深さに関してはいずれも図１の構成と同じ条件であると仮定したときに、図３におけるビア２２、２３の幅方向の対向面積は、図１に比べて大きく確保できるので、その分だけ端子容量Ｃが増加することになる。
【００３４】
一方、第２実施形態は、パッド電極２０の端子容量Ｃを大きくするには有利な構成であるが、パッド電極構造を形成する工程は第１実施形態に比べて複雑になる。図１に示すような断面矩形の複数のビア１２、１３は比較的容易に形成できるが、図３に示すような断面が細長いスリット状のビア２２、２３を形成することは精度の確保などで難易度が高くなる。
【００３５】
第２実施形態においても、第１実施形態と同様、端子容量Ｃの値は設計条件に依存して定まる。図３の構成では、ビア２２、２３の深さ及び双方の間隔等の設計条件の影響が大きいが、これらは所望の端子容量Ｃと半導体プロセスの制約に基づき設定される。
【００３６】
（第３実施形態）
次に、第３実施形態は、パッド電極が形成された半導体装置に対し、図４及び図５の構成に基づいて本発明を適用したものである。図４は、第３実施形態の半導体装置におけるパッド電極周辺の平面図であり、図５は、図４の構成におけるＢ−Ｂ’断面図である。第３実施形態の半導体装置においては、半導体基板上にパッド電極３０及び周囲配線部３１に加えて、パッド電極３０の一端に連結された導体領域であって、パッド電極３０と電気的に接続されたパッド連結部３０ａが形成されている。そして、パッド電極３０の周囲では、周囲配線部３１とパッド連結部３０ａが多数の列を有し、互い違いに配置された複数の列を構成している。この場合、パッド電極３０及びパッド連結部３０ａは、絶縁膜により周囲配線部３１と絶縁されている点は図１と同様である。この場合も、周囲配線部３１は配線パターンを介してグランド等の外部固定電位に接続されている。
【００３７】
パッド電極３０における外縁付近及びパッド連結部３０ａには、多数のビア３２が形成されるとともに、周囲配線部３１には多数のビア３３が形成されている。ビア３２、３３は、図１のビア１２、１３と同様、同一サイズの矩形断面を有し、側面同士が絶縁膜を挟んで対向配置されている。
【００３８】
図５に示すように、半導体装置の積層方向において、図２と同様の断面構造を繰り返すパターンとなることがわかる。パッド電極３０又はパッド連結部３０ａから下地３４に至るビア３２と、周囲配線部３１から下地３５に至るビア３３は、等間隔で交互に配列されている。図５の例では、ビア３２とビア３３は一方側の側面あるいは両側の側面で互いに対向する関係にある。よって、パッド電極３０の全体と周囲配線部３１の全体との間は、各列が並列に接続されて対向面積が増大した状態で、より大きな端子容量Ｃが挿入された状態になる。周囲囲配線部３１がグランドに接続される構成では、パッド電極３０がグランドとの間に大きな端子容量Ｃを介して接続されることになる。
【００３９】
このように、第３実施形態においては、パッド連結部３０ａと周囲配線部３１が構成する列の数を増加させることで、大きな容量を得ることができる。例えば、図５の例では、ビア３２、３３が２列ずつ併せて４列配置されているが、パッド３０ａに周辺に配置可能な領域がある限り、列数を増加させた配置にすることができる。ただし、パッド連結部３０ａ及び周囲配線部３１の周囲における面積増加を考慮して、適正な範囲の端子容量Ｃを設定することが望ましい。
【００４０】
なお、図５の例では、パッド連結部３０ａのビア３２と周囲配線部３１のビア３３として、図１のビア１２、１３と同様に断面矩形の分割された多数のビアを用いた構成を示しているが、図３のビア２２、２３と同様にスリット状に形成された単一のビアを用いた構成にすることもできる。これにより、パッド電極３０の端子容量Ｃを一層大きな容量値で設定することができる。
【００４１】
（第４実施形態）
次に、第４実施形態は、製造工程においてパッド電極１０の端子容量Ｃを調整可能とした半導体装置に対し、本発明を適用したものである。ここでは、第１実施形態の構成を前提として、パッド電極１０の端子容量Ｃを調整する方法を付加した構成を説明する。図６は、第４実施形態の半導体装置におけるパッド電極周辺の平面図を示しており、図１と同様のパッド電極１０、周囲配線部１１、ビア１２、１３に加えて、周囲配線部１１を部分的に切断した切断配線部１１ａが形成されている。
【００４２】
図６において、帯状の周囲配線部１１は、２箇所の切断位置Ｃ１、Ｃ２で切断されている。このとき、切断位置Ｃ１から切断位置Ｃ２に至る切断配線部１１ａでは、周囲配線部１１と電気的に切り離されるとともに、外部固定電位との接続も切断されたフローティング状態となっている。そのため、パッド電極１０のビア１２と周囲配線部１１のビア１３は、図１の構成と同様に外部固定電位との間の容量として作用するが、パッド電極１０のビア１２と切断配線部１１ａのビア１３は、外部配線電位との間の容量として作用しなくなる。つまり、２箇所の切断位置Ｃ１、Ｃ２で切断することにより、パッド電極１０のビア１２と切断配線部１１ａのビア１３の対向面積分だけ全体の端子容量Ｃが減少することになる。
【００４３】
ここで、第４実施形態の半導体装置をＤＲＡＭに適用する場合の具体例について図７を用いて説明する。図７は、第４実施形態を適用したＤＲＡＭについて、図６のＣ−Ｃ’断面における模式的な断面構造図を示している。ＤＲＡＭの製造プロセスにおいては、シリコン基板の上部には図示しないＭＯＳトランジスタの構造（不図示）を形成し、その上部に例えばタングステンからなる配線層Ｍ１と、例えばＡｌＣｕからなる配線層Ｍ２及び配線層Ｍ３を順次積層する。それぞれの配線層Ｍ１、Ｍ２、Ｍ３の間には、例えばＳｉＯ２からなる層間膜を積層する。
【００４４】
図７に示すように、図６のＣ−Ｃ’断面において、下層の配線層Ｍ１にビア１２の下地１４（不図示）及びビア１３の下地１５を形成し、上層の配線層Ｍ３から下層の配線層Ｍ１に至るビア１２（不図示)及びビア１３を、例えばタングステンを埋め込んで形成する。なお、この範囲においては中央の配線層Ｍ２への配線は行わない。そして、上層の配線層Ｍ３において、パッド電極１０（不図示）及び周囲配線部１１の形成に先立って、所望の容量値に対応する切断位置Ｃ１、Ｃ２で切断されたマスクを用意する。これにより、ビア１３が接続された周囲配線部１１が形成されたとき、他のビア１３が接続された切断配線部１１ａを切断位置Ｃ１、Ｃ２で分離することができる。この場合、切断配線部１１ａが広くなるように切断位置Ｃ１、Ｃ２を離して配置するほど、端子容量Ｃの減少幅が大きくなる。
【００４５】
なお、第４実施形態においては、上述したように第１実施形態の構成に対して適用することはできるが、第２実施形態の構成に対して適用することはできない。すなわち、上層の配線層Ｍ３を切断したとしても、周囲配線部１１のビア１３が一体的に接続された状態になっているので、元の容量値が保持されるためである。一方、第４実施形態は、切断位置を適切に設定することで第３実施形態の構成に対しても適用することができる。
【００４６】
（第５実施形態）
次に、第５実施形態は、製造工程においてパッド電極１０の端子容量Ｃを調整可能とした半導体装置に対し、第４実施形態とは異なる方法で本発明を適用したものである。ここでは、第２実施形態の構成を前提として、パッド電極２０の端子容量Ｃを調整する方法を付加した構成を説明する。図８は、第５実施形態の半導体装置におけるパッド電極周辺の平面図を示しており、図２と同様のパッド電極２０、周囲配線部２１、ビア２２、２３に加えて、周囲配線部２１の一部と下層で重なる位置にプレート４０が形成されている。このようにプレート４０を形成したことにより、プレート４０の上部に位置するビア２３についてのビア深さを短縮し、パッド電極２０のビア２２と周囲配線部２１のビア２３の対向面積を減らして全体の端子容量Ｃを減少させることができる。
【００４７】
ここで、第５実施形態の半導体装置をＤＲＡＭに適用する場合の具体例について図９を用いて説明する。図９は、第５実施形態を適用したＤＲＡＭについて、図８のＤ−Ｄ’断面における模式的な断面構造図を示している。なお、シリコン基板、３層の配線層Ｍ１、Ｍ２、Ｍ３、層間絶縁膜に関する形成方法や材料は図７と共通であるが、プレート層ＰＬは、例えばタングステンを用いて配線層Ｍ１と配線層Ｍ２の中間付近に積層される。
【００４８】
図９に示すように、図８のＤ−Ｄ’断面において、下層の配線層Ｍ１にビア２２の下地（不図示）及びビア２３の下地２５を形成した後、プレート層ＰＬのうち下地２５の一部に重なる範囲にプレート４０を形成する。このとき、パッド電極２０の所望の容量値に応じた形状とサイズでプレート４０を形成するためのマスクを用意する。そして、プレート層ＰＬの上部において、配線Ｍ２への配線を行わず、上層の配線層Ｍ３にパッド電極２０と周囲配線部２１の形成に先立って、ビア２２、２３を、例えばタングステンを埋め込んで形成する。これにより、ビア２３のうち下方にプレート４０が形成された領域はビア深さがプレート４０に制約され、それ以外の領域は下層の配線層Ｍ１までビア深さが達する。よって、パッド電極２０のビア２２と周囲配線部２１のビア２３は、プレート４０から下層の配線層Ｍ１の領域の分だけ対向配置される面積が小さくなり、端子容量Ｃを減少させることができる。この場合、周囲配線部２１の下方に重なるプレート４０の面積を大きくするほど、端子容量Ｃの減少幅が大きくなる。
【００４９】
なお、第５実施形態においては、上述したように第２実施形態の構成に対して適用する場合に限られず、第１実施形態や第３実施形態に対しても適用することができる。ただし、第３実施形態に対して適用する場合、図６のような周囲配線部３１に重なるような形状のプレート４０を形成する必要がある。さらに、第５実施形態の構成は、第４実施形態と組み合わせて適用することもできる。
【００５０】
以上の第５及び第６実施形態は、従来のゲート容量を用いた構成と組み合わせて適用することもできる。このように構成すると、例えば図６のパッド電極１０に対しては、所望の容量値を有するゲート容量が接続されるとともに、本発明を適用したパッド電極構造に基づく容量が接続され、両者が並列接続された端子容量Ｃを設定することができる。そして、第５又は第６実施形態の手法に基づいて、端子容量Ｃを微調整すれば、ゲート容量に用いるＭＯＳトランジスタ構造に制約されることなく、きめ細かく端子容量Ｃを自在に調整することが可能となる。
【００５１】
（第６実施形態）
次に、第６実施形態は、第１〜第５実施形態とは異なり、パッド電極に限らず、半導体装置内部に形成される容量素子全般に対して本発明を適用したものである。図１０及び図１１は、第６実施形態の容量素子の構造の例を示す平面図である。まず、図１０に示す容量素子は、配線層に形成された第１の配線領域５１及び第２の配線領域５２と、第１の配線領域５１に形成されたビア５３と、第２の配線領域５２に形成されたビア５４から構成される。
【００５２】
図１０に示すように、第１の配線領域５１及び第２の配線領域５２は、絶縁膜を挟んで互いに対向配置される細長い領域からなる。第１の配線領域５１は、一端の接続部５１ａを介して複数の領域が一対的に接続され、第２の配線領域５２は、一端の接続部５２ａを介して複数の領域が一体的に接続されている。第１の配線領域５１にはその長手方向に沿って多数のビア５３が一列に配置されるとともに、第２の配線領域５２にはその長手方向に沿って多数のビア５４が一列に配置されている。これらのビア５３、５４は、図１のビア１２、１３と同形状であって、その側面同士が下方に形成された下地に至るまで絶縁膜を挟んで対向配置され、互いの側面間に容量が形成されている。
【００５３】
一方、図１１に示す容量素子は、図１０と同様の第１の配線領域５１及び第２の配線領域５２に加えて、第１の配線領域５１のビア５３と、第２の配線領域５２のビア５４が図１０とは異なる構造で形成されている。すなわち、ビア５３、５４は、図３のビア２２、２３と同様に、単一の連続領域として形成されている。これらのビア５３、５４は、その側面同士が下方に形成された下地に至るまで絶縁膜を挟んで対向配置され、互いの側面間に容量が形成される点では図１０の場合と同様であるが、そのときの対向面積が図１０に比べて若干大きくなるので、側面間の容量も大きくなる。
【００５４】
このように、図１０又は図１１の構造に基づき、半導体装置で利用可能な容量素子を実現することができる。そして、図示しない配線パターンを介して半導体装置の内部回路において、一端に第１の配線領域５１を接続し、他端の第２の配線領域５２を接続することにより、内部回路の所定箇所に容量を挿入することができる。この場合、図１１の構造は図１０の構造に比べ、ビア５３、５４の対向面積を大きく確保できるので、大きな容量値を確保する場合に有利であるが、上述したように製造上の難易度は高くなる。
【００５５】
以上、第１〜第６実施形態に基づき本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、第１（第２）実施形態の周囲配線部１１（２１）の形状は帯状に限られず、ビア同士の側面に容量が形成できる構造であれば、パッド電極１０（２０）の近傍に配置された自由な形状にすることができる。この場合、パッド電極１１（２１）の周囲に、それぞれ外部固定電位と接続された複数の周囲配線部１１を配置してもよい。また、第４（第５）実施形態に示した手法に限定されず、ビア自体の本数やサイズを変更したマスクに基づき、端子容量を調整する手法を採用してもよい。
【図面の簡単な説明】
【００５６】
【図１】第１実施形態の半導体装置におけるパッド電極周辺の平面図である。
【図２】図１の構成におけるＡ−Ａ’断面図である。
【図３】第２実施形態の半導体装置におけるパッド電極周辺の平面図である。
【図４】第３実施形態の半導体装置におけるパッド電極周辺の平面図である。
【図５】図４の構成におけるＢ−Ｂ’断面図である。
【図６】第４実施形態の半導体装置におけるパッド電極周辺の平面図である。
【図７】第４実施形態を適用したＤＲＡＭについて、図６のＣ−Ｃ‘断面における模式的な断面構造図である。
【図８】第５実施形態の半導体装置におけるパッド電極周辺の平面図である。
【図９】第５実施形態を適用したＤＲＡＭについて、図８のＤ−Ｄ‘断面における模式的な断面構造図である。
【図１０】第６実施形態の容量の構造の一例を示す平面図である。
【図１１】第６実施形態の容量の構造の他の一例を示す平面図である。
【符号の説明】
【００５７】
１０、２０、３０…パッド電極
１１、２１、３１…周囲配線部
１１ａ…切断配線部
１２、２２、３２…ビア（パッド電極）
１３、２３、３３…ビア（周囲配線部）
１４、３４…下地（パッド電極）
１５、３５、２５…下地（周囲配線部）
３０ａ…パッド連結部
４０…プレート
５１…第１の配線領域
５１ａ…接続部（第１の配線領域）
５２…第２の配線領域
５２ａ…接続部（第２の配線領域）
５３…ビア（第１の配線領域）
５４…ビア（第２の配線領域）
【図１】
2006332290.tif 000003
【図２】
2006332290.tif 000004
【図３】
2006332290.tif 000005
【図４】
2006332290.tif 000006
【図５】
2006332290.tif 000007
【図６】
2006332290.tif 000008
【図７】
2006332290.tif 000009
【図８】
2006332290.tif 000010
【図９】
2006332290.tif 000011
【図１０】
2006332290.tif 000012
【図１１】
2006332290.tif 000013