(57)【要約】【課題】  演算速度を一定に保ちつつ、プロセスパラメータや温度等の外部要因の変動に対して消費電力を低減する。【解決手段】  外部から外部電源電圧ＶＥＸを供給されて、この外部電源電圧以下の内部電源電圧ＶＩＮを出力する電源回路ＰＷと、内部電源電圧を与えられて所定の演算を行うシステムモジュールＳＭ１、ＳＭ２と、内部電源電圧を与えられたときにおけるシステムモジュールの演算速度を測定し、この演算速度に基づいて、外部電源電圧を第１のレベルに設定することを外部へ要求する第１の制御信号ＲＱと、電源回路に内部電源電圧を第２のレベルに設定することを要求する第２の制御信号ＣＴＬ、ＶＧとを出力するパフォーマンスモニタ回路ＰＭとを備え、電源回路は、与えられた第２の制御信号に基づいて第２のレベルを有する内部電源電圧を出力する。【選択図】  図１
2006332850.tif 000002
【特許請求の範囲】
【請求項１】
外部から外部電源電圧を供給されて、この外部電源電圧以下の内部電源電圧を出力する電源回路と、
前記内部電源電圧を与えられて所定の演算を行うシステムモジュールと、
前記内部電源電圧を与えられたときにおける前記システムモジュールの演算速度を測定し、この演算速度に基づいて、前記外部電源電圧を第１のレベルに設定することを外部へ要求する第１の制御信号と、前記電源回路に前記内部電源電圧を第２のレベルに設定することを要求する第２の制御信号とを出力するパフォーマンスモニタ回路と、
を備え、
前記電源回路は、与えられた前記第２の制御信号に基づいて前記第２のレベルを有する前記内部電源電圧を出力することを特徴とする半導体装置。
【請求項２】
前記パフォーマンスモニタ回路は、
外部からクロックを与えられてパルスを発生するパルス発生器と、
前記内部電源電圧を供給され、前記パルスを与えられて遅延して出力する遅延回路と、
前記クロックと、前記遅延回路により遅延された前記パルスと、前記パルス発生器から出力された遅延されていない前記パルスとを与えられ、遅延された前記パルスと遅延されていない前記パルスとの間に存在する前記クロック数をカウントして前記遅延時間を測定し、予め設定した基準時間と測定した前記遅延時間との差に基づいて前記第１及び第２の制御信号を生成する制御信号発生器と、
を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
外部から外部電源電圧を供給されて、この外部電源電圧以下の第１の内部電源電圧を出力する第１の電源回路と、
外部から前記外部電源電圧を供給されて、この外部電源電圧以下の第２の内部電源電圧を出力する第２の電源回路と、
前記第１の内部電源電圧を与えられて、所定の演算を行う第１のシステムモジュールと、
前記第２の内部電源電圧を与えられて、前記第１のシステムモジュールが実現すべき演算速度を要求するための演算速度制御信号を出力する第２のシステムモジュールと、
前記第１の内部電源電圧を与えられたときにおける前記第１のシステムモジュールの演算速度を測定し、この測定した演算速度が、前記演算速度制御信号により要求される演算速度以上になるように、前記外部電源電圧を第１Ａのレベルに設定することを外部へ要求する第１Ａの制御信号と、前記第１の電源回路に前記第１の内部電源電圧を第２Ａのレベルに設定することを要求する第２Ａの制御信号とを出力する第１のパフォーマンスモニタ回路と、
前記第２の内部電源電圧を与えられたときにおける前記第２のシステムモジュールの演算速度を測定し、この演算速度に基づいて、前記外部電源電圧を第１Ｂのレベルに設定することを外部へ要求する第１Ｂの制御信号と、前記第２の電源回路に前記第２の内部電源電圧を第２Ｂのレベルに設定することを要求する第２Ｂの制御信号とを出力する第２のパフォーマンスモニタ回路と、
前記第１Ａの制御信号と前記第２Ａの制御信号とを与えられ、前記外部電源電圧をより高く要求する方を選択して第１の制御信号として外部へ出力する選択回路と、
を備え、
前記第１の電源回路は、与えられた前記第２Ａの制御信号に基づいて前記第２Ａのレベルを有する前記第１の内部電源電圧を出力し、前記第２の電源回路は、与えられた前記第２Ｂの制御信号に基づいて前記第２Ｂのレベルを有する前記第２の内部電源電圧を出力することを特徴とする半導体装置。
【請求項４】
外部から外部電源電圧を供給されて、この外部電源電圧以下の内部電源電圧を出力する電源回路と、
前記内部電源電圧を与えられ、外部から与えられた命令を実行することで所定の演算を行うとともに、この命令を実行するために必要な演算速度を設定するための演算速度制御信号を出力するシステムモジュールと、
前記内部電源電圧を与えられたときにおける前記システムモジュールの演算速度を測定し、測定したこの演算速度が、前記演算速度制御信号により設定された演算速度以上になるように、前記外部電源電圧を第１のレベルに設定することを外部へ要求する第１の制御信号と、前記電源回路に前記内部電源電圧を第２のレベルに設定することを要求する第２の制御信号とを出力するパフォーマンスモニタ回路と、
を備え、
前記電源回路は、与えられた前記第２の制御信号に基づいて前記第２のレベルを有する前記内部電源電圧を出力することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の前記半導体装置と、
クロックを生成して前記半導体装置に出力するクロック発生器と、
第１の電源電圧を出力する電源回路と、
前記第１の電源電圧を与えられ、前記半導体装置から出力された前記第１の制御信号を与えられて、前記外部電源電圧を生成して前記半導体装置に出力するＤＣ−ＤＣコンバータと、
を備えることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びシステムに関する。
【背景技術】
【０００２】
システムオンチップ（以下、ＳｏＣという）には、計算機能の異なる複数のシステムモジュールが含まれており、外部より電源電圧ＶＥＸが供給される。
【０００３】
それぞれのシステムモジュール同士の間はシステムバスにより接続されており、システムバスを介してデータのやりとりを行う。またシステムモジュールは、入出力インタフェース回路を介して、チップ外部の装置との間でデータのやりとりを行う。
【０００４】
ここで、ＳｏＣにはシステムモジュールとして二つのシステムモジュール１及び２が搭載されており、システムモジュール２の方がシステムモジュール１より演算速度が速いとする。
【０００５】
ＳｏＣには、例えば二つの電源回路１及び２が搭載されており、電源回路１はシステムモジュール１の動作電圧として、一定の内部電源電圧（低電圧）ＶＩＮ１を生成する。
【０００６】
同様に、電源回路２はシステムモジュール２の動作電圧として、一定の内部電源電圧（高電圧）ＶＩＮ２を生成する。
【０００７】
ここで、内部電源電圧ＶＩＮ２が内部電源電圧ＶＩＮ１より高いのは、システムモジュール２の方がシステムモジュール１よりも速い演算速度が必要とされるためである。
【０００８】
即ち、論理回路の伝達速度は電源電圧が高いほど速くなるため、システムモジュール２がより速い演算速度を発揮するためには、より高い内部電源電圧ＶＩＮ２を必要とすることになる。
【０００９】
一方で、内部電源電圧ＶＩＮが低いほどモジュールの消費電力は小さくなる。このため、必要とされる演算速度と同一あるいはやや上回る程度の速度を実現するように内部電源電圧ＶＩＮを最適化することにより、チップ全体の消費電力を最小化することができる。
【００１０】
しかしながら、従来は半導体装置における電源制御を、以下のように行っていた。
【００１１】
外部電源電圧ＶＥＸを入力する外部端子と、内部電源電圧ＶＩＮを発生させる内部電源電圧出力端子との間に、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとが並列に接続されている。
【００１２】
Ｎチャネル型ＭＯＳトランジスタを非導通とし、Ｐチャネル型ＭＯＳトランジスタを導通させた場合には、Ｐチャネル型ＭＯＳトランジスタのゲートに０Ｖを印加することにより、ゲート・ソース間に闘値電圧よりも充分大きい電圧を印加できるため、内部電源電圧ＶＩＮは外部電源電圧ＶＥＸと略同じ電位になる。
【００１３】
しかし、Ｐチャネル型ＭＯＳトランジスタを非導通とし、Ｎチャネル型ＭＯＳトランジスタのみを導通させた場合には、以下のようである。
【００１４】
Ｎチャネル型ＭＯＳトランジスタのゲートがゲート電位ＶＧによって制御される場合、Ｎチャネル型ＭＯＳトランジスタの閾値電圧をＶＴＨとすると、外部電源電圧ＶＥＸによらず内部電源電圧ＶＩＮは、ＶＩＮ＝ＶＧ−ＶＴＨ＜ＶＥＸとなるように制御される。
【００１５】
ただし、Ｎチャネル型ＭＯＳトランジスタを用いて内部電源電圧ＶＩＮを外部電源電圧ＶＥＸよりも降圧して生成する場合には、Ｎチャネル型ＭＯＳトランジスタのソースとドレインとの間に抵抗が存在するため、安定した内部電源電圧ＶＩＮを生成するためには外部電源電圧ＶＥＸよりも概ね２００ｍＶ以上小さい値になる。
【００１６】
したがって、例えば外部電源電圧ＶＥＸが１．５Ｖの場合、Ｎチャネル型ＭＯＳトランジスタのみを導通させた場合には、内部電源電圧ＶＩＮは１．３Ｖとなる。
【００１７】
この結果、Ｐチャネル型ＭＯＳトランジスタを導通させたときの１．５Ｖと、Ｎチャネル型ＭＯＳトランジスタのみを導通させたときの１．３Ｖ以下のいずれか２種類しか発生することができなかった。
【００１８】
よって、システムの演算速度を維持し、かつ消費電力が最適である電圧が１．４Ｖであるような場合には、このような電圧を発生できないため消費電力を最小にすることができなかった。
【００１９】
また、温度等の動作環境やプロセスパラメータのばらつき等によって、必要とされるシステムモジュール用の内部電源電圧は異なる。内部電源電圧を２種類しか発生することができないため、システムモジュールの動作速度が最も速くなる条件にあわせて内部電源電圧を決定することになり、電力が無駄に消費されるという問題があった。
【００２０】
以下に、従来の半導体装置における電源制御技術を開示した文献名を記載する。
【特許文献１】特開平１１−２２４１４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明は、必要な演算速度を確保し、かつ消費電力を低減することが可能な半導体装置及びシステムを提案する。
【課題を解決するための手段】
【００２２】
本発明の一態様による半導体装置は、
外部から外部電源電圧を供給されて、この外部電源電圧以下の内部電源電圧を出力する電源回路と、
前記内部電源電圧を与えられて所定の演算を行うシステムモジュールと、
前記内部電源電圧を与えられたときにおける前記システムモジュールの演算速度を測定し、この演算速度に基づいて、前記外部電源電圧を第１のレベルに設定することを外部へ要求する第１の制御信号と、前記電源回路に前記内部電源電圧を第２のレベルに設定することを要求する第２の制御信号とを出力するパフォーマンスモニタ回路と、
を備え、
前記電源回路は、与えられた前記第２の制御信号に基づいて前記第２のレベルを有する前記内部電源電圧を出力することを特徴とする。
【００２３】
また、本発明の一態様による半導体装置は、
外部から外部電源電圧を供給されて、この外部電源電圧以下の第１の内部電源電圧を出力する第１の電源回路と、
外部から前記外部電源電圧を供給されて、この外部電源電圧以下の第２の内部電源電圧を出力する第２の電源回路と、
前記第１の内部電源電圧を与えられて、所定の演算を行う第１のシステムモジュールと、
前記第２の内部電源電圧を与えられて、前記第１のシステムモジュールが実現すべき演算速度を要求するための演算速度制御信号を出力する第２のシステムモジュールと、
前記第１の内部電源電圧を与えられたときにおける前記第１のシステムモジュールの演算速度を測定し、この測定した演算速度が、前記演算速度制御信号により要求される演算速度以上になるように、前記外部電源電圧を第１Ａのレベルに設定することを外部へ要求する第１Ａの制御信号と、前記第１の電源回路に前記第１の内部電源電圧を第２Ａのレベルに設定することを要求する第２Ａの制御信号とを出力する第１のパフォーマンスモニタ回路と、
前記第２の内部電源電圧を与えられたときにおける前記第２のシステムモジュールの演算速度を測定し、この演算速度に基づいて、前記外部電源電圧を第１Ｂのレベルに設定することを外部へ要求する第１Ｂの制御信号と、前記第２の電源回路に前記第２の内部電源電圧を第２Ｂのレベルに設定することを要求する第２Ｂの制御信号とを出力する第２のパフォーマンスモニタ回路と、
前記第１Ａの制御信号と前記第２Ａの制御信号とを与えられ、前記外部電源電圧をより高く要求する方を選択して第１の制御信号として外部へ出力する選択回路と、
を備え、
前記第１の電源回路は、与えられた前記第２Ａの制御信号に基づいて前記第２Ａのレベルを有する前記第１の内部電源電圧を出力し、前記第２の電源回路は、与えられた前記第２Ｂの制御信号に基づいて前記第２Ｂのレベルを有する前記第２の内部電源電圧を出力することを特徴とする。
【００２４】
さらに、本発明の一態様による半導体装置は、
外部から外部電源電圧を供給されて、この外部電源電圧以下の内部電源電圧を出力する電源回路と、
前記内部電源電圧を与えられ、外部から与えられた命令を実行することで所定の演算を行うとともに、この命令を実行するために必要な演算速度を設定するための演算速度制御信号を出力するシステムモジュールと、
前記内部電源電圧を与えられたときにおける前記システムモジュールの演算速度を測定し、測定したこの演算速度が、前記演算速度制御信号により設定された演算速度以上になるように、前記外部電源電圧を第１のレベルに設定することを外部へ要求する第１の制御信号と、前記電源回路に前記内部電源電圧を第２のレベルに設定することを要求する第２の制御信号とを出力するパフォーマンスモニタ回路と、
を備え、
前記電源回路は、与えられた前記第２の制御信号に基づいて前記第２のレベルを有する前記内部電源電圧を出力することを特徴とする。
【００２５】
本発明の一態様によるシステムは、
上記半導体装置と、
クロックを生成して前記半導体装置に出力するクロック発生器と、
第１の電源電圧を出力する電源回路と、
前記第１の電源電圧を与えられ、前記半導体装置から出力された前記第１の制御信号を与えられて、前記外部電源電圧を生成して前記半導体装置に出力するＤＣ−ＤＣコンバータと、
を備えることを特徴とする。
【発明の効果】
【００２６】
本発明の半導体装置及びシステムによれば、必要な演算速度を確保しつつ、消費電力を低減することが可能である。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について図面を参照して説明する。
【００２８】
（１）実施の形態１
図１に、本発明の実施の形態１による半導体装置ＳｏＣ１の回路構成を示す。
【００２９】
本実施の形態１では、ＳｏＣデバイスとして１チップの半導体装置ＳｏＣ１に、２つのシステムモジュールＳＭ１およびＳＭ２、入出力インタフェース（以下、Ｉ／Ｏという）回路ＩＦ、電源回路ＰＷ、さらにパフォーマンスモニタ回路ＰＭが搭載されており、外部電源電圧ＶＥＸおよびシステムクロックＣＬＫが与えられる。
【００３０】
システムモジュールＳＭ１、ＳＭ２は、それぞれ異なる演算回路を内蔵し、異なる計算機能を有する。
【００３１】
電源回路ＰＷは、外部電源電圧ＶＥＸを供給されて、システムモジュールＳＭ１およびＳＭ２、パフォーマンスモニタ回路ＰＭに供給される内部電源電圧（システムモジュール用動作電圧）ＶＩＮを生成する。
【００３２】
パフォーマンスモニタ回路ＰＭは演算速度測定回路に相当し、内部電源電圧ＶＩＮ及びシステムクロックＣＬＫを与えられて、システムモジュールＳＭ１、ＳＭ２のそれぞれのパフォーマンスのモニタを行う。より具体的には、内部電源電圧ＶＩＮを供給されたときのシステムモジュールＳＭ１、ＳＭ２内のそれぞれの論理回路の演算速度を測定する。そして、電源回路ＰＷが生成する内部電源電圧ＶＩＮのレベルを制御するための内部電源制御信号ＣＴＬおよびＶＧ、外部電源電圧ＶＥＸの調整を要求する外部電源調整信号ＲＱを生成して出力する。
【００３３】
Ｉ／Ｏ回路ＩＦは、システムバスＳＢで接続されたシステムモジュールＳＭ１とＳＭ２との間のデータ転送、ならびに外部の装置が有するＩ／Ｏ回路ＩＦとの間のデータ転送を制御する。
【００３４】
ここで、電源回路ＰＷの具体的な回路構成は、例えば図２に示されるようである。
【００３５】
外部電源電圧ＶＥＸを入力する端子と、内部電源電圧ＶＩＮを出力する端子との間に、Ｎチャネル型ＭＯＳトランジスタＴＮのドレイン及びソースと、Ｐチャネル型ＭＯＳトランジスタＴＰのソース及びドレインが、並列に接続されている。Ｎチャネル型ＭＯＳトランジスタＴＮのゲートにはゲート電圧として内部電源制御信号ＶＧが入力され、Ｐチャネル型ＭＯＳトランジスタＴＰのゲートにはゲート電圧として内部電源制御信号ＣＴＬが入力されて、それぞれの導通が制御される。
【００３６】
システムモジュールＳＭ１、ＳＭ２は、内部電源電圧ＶＩＮ、システムクロックＣＬＫを与えられ、内蔵するそれぞれの論理回路が動作してデータを出力する。
【００３７】
ここで、パフォーマンスモニタ回路ＰＭの具体的な回路構成を図３に示す。
【００３８】
パフォーマンスモニタ回路ＰＭは、パルス発生器ＰＧと、ｎ（ｎは２以上の整数）個の遅延回路ＤＣ１、ＤＣ２、…、ＤＣｎと、比較器ＣＰ及びＶＧ電圧発生器ＶＧＧを含む制御信号発生器ＣＳＧとを有する。
【００３９】
パルス発生器ＰＧは、システムクロックＣＬＫに基づいて入力パルスＰＩＮを発生する。
【００４０】
遅延回路ＤＣ１、ＤＣ２、…、ＤＣｎは、システムモジュールＳＭ１、ＳＭ２に含まれる少なくとも一部の回路要素と等価な構成に相当し、入力パルスＰＩＮを与えられ、順次遅延した後に出力パルスＰＯＵＴを発生する。ここで、遅延回路ＤＣ１、ＤＣ２、…、ＤＣｎにより生じる遅延時間は、システムモジュールＳＭ１、ＳＭ２内部の信号伝達速度に対応した値に設定されている。
【００４１】
比較器ＣＰは、入力パルスＰＩＮと出力パルスＰＯＵＴとを比較した結果に基づいて、外部電源調整信号ＲＱ、内部電源制御信号ＣＴＬ、内部電源制御信号ＶＧを生成するための信号をそれぞれ生成して出力する。
【００４２】
より詳細には、図４に示されたように、入力パルスＰＩＮを入力された時点から、出力パルスＰＯＵＴを与えられる時点までの時間の差をシステムクロックＣＬＫの数によって数え、その計測値に基づいて遅延時間を測定する。そして、予め設定された基準時間と測定した遅延時間との差に基づいて、最適な内部電源電圧ＶＩＮが得られるように、電源回路ＰＷへ与える外部電源調整信号ＲＱ、内部電源制御信号ＣＴＬを出力する。
【００４３】
ＶＧ電圧発生器ＶＧＧは、比較器ＣＰからの出力に基づいて、内部電源制御信号ＶＧを生成して出力する。
【００４４】
このような構成を備えたことにより、パフォーマンスモニタ回路ＰＭは、遅延が大きい場合は動作速度を高速にするために内部電源電圧ＶＩＮが高くなるように制御し、遅延が小さい場合は逆に不必要な電力消費を抑制するために内部電源電圧ＶＩＮが低くなるように制御する。
【００４５】
例えば、温度が高くなると、遅延回路ＤＣ１、ＤＣ２、…、ＤＣｎに含まれるトランジスタの駆動能力が低くなるため、遅延時間が大きくなる。これに対応し、内部電源電圧ＶＩＮを高く引き上げることで、動作速度を一定に保つように制御を行う。
【００４６】
外部電源調整信号ＲＱは、外部電源電圧ＶＥＸを調整するように本半導体装置ＳｏＣ１を含むシステム全体を制御する例えば中央制御装置に要求するため、チップ外部に出力される。
【００４７】
本実施の形態では、４種類の要求をシステム側に伝えるため、外部電源調整信号ＲＱが２ビットで構成されている。
【００４８】
すなわち外部電源調整信号ＲＱは、システムの基本電源電圧として例えば１．５Ｖ、さらに半導体装置ＳｏＣ１に与える外部電源電圧ＶＥＸを１．４５Ｖ、１．４０Ｖ、１．３５Ｖに３段階に引き下げることを要求する信号として作用する。
【００４９】
さらに、内部電源制御信号ＶＧは、図２に示された電源回路ＰＷにおけるＮチャネル型ＭＯＳトランジスタＴＮのゲートに与えられ、内部電源制御信号ＣＴＬはＰチャネル型ＭＯＳトランジスタＴＰのゲートに与えられる。
【００５０】
図５に、内部電源制御信号ＶＧ、ＣＴＬ、及び外部電源調整信号ＲＱと、外部電源電圧ＶＥＸ、内部電源電圧ＶＩＮの関係を示す。
【００５１】
先ず、外部電源調整信号ＲＱをオフした状態（論理値「０」）では、システム側から外部電源電圧ＶＥＸとして１．５０Ｖが供給される。
【００５２】
そして、Ｐチャネル型ＭＯＳトランジスタにゲート電圧ＣＴＬとして、オフさせる信号（ハイレベル）が与えられた場合について考える。この場合は、Ｎチャネル型ＭＯＳトランジスタのゲート電圧を内部電源制御信号ＶＧにより制御し、外部電源電圧ＶＥＸを降圧する。
【００５３】
ゲート電圧ＶＧ＝１．２５Ｖが与えられた時は、内部電源電圧ＶＩＮは、１５０ｍＶ低い値となり、１．１０Ｖとなる。
【００５４】
同様に、ゲート電圧ＶＧ＝１．３０Ｖが与えられた時は、内部電源電圧ＶＩＮは１．１５Ｖ、ゲート電圧ＶＧ＝１．３５Ｖが与えられた時は、内部電源電圧ＶＩＮは１．２０Ｖ、ゲート電圧ＶＧ＝１．４０Ｖが与えられた時は、内部電源電圧ＶＩＮは１．２５Ｖ、ゲート電圧ＶＧ＝１．４５Ｖが与えられた時は、内部電源電圧ＶＩＮは１．３０Ｖとなる。
【００５５】
Ｐチャネル型ＭＯＳトランジスタＴＰをオフし、Ｎチャネル型ＭＯＳトランジスタＴＮの導通のみを制御する場合は、外部電源電圧ＶＥＸ＝１．５Ｖよりも２００ｍＶ下がった１．３Ｖ以上の内部電源電圧ＶＩＮを安定して生成することはできない。
【００５６】
このため、１．３５Ｖ〜１．５Ｖの内部電源電圧ＶＩＮが必要な場合には、内部電源制御信号ＣＴＬを活性化してＰチャネル型ＭＯＳトランジスタＴＰをオンさせる。この場合には、Ｐチャネル型ＭＯＳトランジスタＴＰより導通抵抗が大きいＮチャネル型ＭＯＳトランジスタＴＮはオフさせる。
【００５７】
さらに、外部電源調整信号ＲＱを用いて外部電源電圧ＶＥＸを適正な電圧まで引き下げるようにシステム側に要求する。
【００５８】
これにより、外部電源電圧ＶＥＸとほぼ同じ内部電源電圧ＶＩＮを出力することができる。
【００５９】
すなわち、外部電源調整信号ＲＱにより外部電源電圧ＶＥＸを１．３５〜１．５０Ｖの間で５０ｍＶ単位で調整することにより、ほぼ同じ内部電源電圧ＶＩＮ＝１．３５〜１．５０Ｖを得ることができる。
【００６０】
本実施の形態１によれば、システムモジュールＳＭ１、ＳＭ２の演算速度が温度やプロセス条件等の外部要因によって変化した場合であっても、パフォーマンスモニタ回路により演算速度をモニタし、その結果に応じて与えられた外部電源電圧を調整して最適な内部電源電圧を生成し、あるいはシステム側に制御信号を出力して外部電源電圧を変化させて最適な内部電源電圧を生成することで、演算速度がチップの性能要求を満たすようにすると共に、消費電力を最小とすることができる。
【００６１】
（２）実施の形態２
本発明の実施の形態２による半導体装置ＳｏＣ２について、その構成を示す図６を用いて説明する。上記実施の形態１では、二つのシステムモジュールＳＭ１、ＳＭ２に共通の電源回路ＰＷ、パフォーマンスモニタ回路ＰＭが割り当てられる。これに対し本実施の形態２では、システムモジュールＳＭ１、ＳＭ２に対してそれぞれ独立して電源回路ＰＷ１、ＰＷ２、パフォーマンスモニタ回路ＰＭ１、ＰＭ２が割り当てられる。
【００６２】
電源回路ＰＷ１は、外部から外部電源電圧ＶＥＸを与えられ、パフォーマンスモニタ回路ＰＭ１から内部電源制御信号ＣＴＬ１、ＶＧ１を与えられて電源電圧ＶＩＮ１を生成し、システムモジュールＳＭ１、パフォーマンスモニタ回路ＰＭ１に出力する。
【００６３】
同様に、電源回路ＰＷ２は外部から外部電源電圧ＶＥＸを与えられ、パフォーマンスモニタ回路ＰＭ２から内部電源制御信号ＣＴＬ２、ＶＧ２を与えられて電源電圧ＶＩＮ２を生成し、システムモジュールＳＭ２、パフォーマンスモニタ回路ＰＭ２に出力する。
【００６４】
パフォーマンスモニタ回路ＰＭ１、ＰＭ２、及び電源回路ＰＷ１、ＰＷ２の動作は、上記実施の形態におけるパフォーマンスモニタ回路ＰＭ、及び電源回路ＰＷの動作と同様であり、説明を省略する。
【００６５】
尚、上記実施の形態１では、パフォーマンスモニタ回路ＰＭから出力された外部電源調整信号ＲＱは、直接装置外部へ出力されて、外部電源電圧ＶＥＸを変化させるために用いられる。一方、本実施の形態２では、パフォーマンスモニタ回路ＰＭ１、ＰＭ２からそれぞれ出力された外部電源調整信号ＲＱ１、ＲＱ２は、選択回路に相当するＯＲ回路ＯＲ１において論理和演算が行われた後、外部に外部電源調整信号ＲＱとして出力される。
【００６６】
即ち、外部電源調整信号ＲＱ１、ＲＱ２のうち、高い外部電源電圧ＶＥＸを要求している方が、外部電源調整信号ＲＱとして外部に出力されることになる。
【００６７】
これは、２つのシステムモジュールＳＭ１、ＳＭ２のうち、低い電圧を要求している側にあわせて外部電源電圧ＶＥＸが決定され、他方のシステムモジュールの演算速度が要求を満たされなくなることを回避するためである。
【００６８】
高い電圧を要求している側に合わせて外部電源電圧ＶＥＸが決定されると、低い電圧を要求しているシステムモジュールでは電力を必要以上に消費することにはなるが、必要な演算速度を全てのシステムモジュールが満たすことを優先する。
【００６９】
本実施の形態２によれば、システムモジュールＳＭ１、ＳＭ２の内部電源電圧ＶＩＮ１、ＶＩＮ２が、パフォーマンスモニタ回路ＰＭ１、ＰＭ２によってそれぞれ独立に制御される。
【００７０】
システムモジュールＳＭ１、ＳＭ２のそれぞれに含まれる回路が異なる場合、内部の信号伝達速度も異なるため、システムモジュール毎に動作電圧を制御することで、半導体装置ＳｏＣ２全体の消費電力を低減することができる。
【００７１】
本実施の形態により、システムモジュールＳＭ１、ＳＭ２のそれぞれの演算速度が性能要求を満たし、かつ消費電力を最小とするように最適な内部電源電圧ＶＩＮが独立にかつ自動的に生成され、さらに最適な電圧を実現するために外部電源電圧ＶＥＸを調節する必要がある場合には、これを変化させることを要求する外部電源調整信号ＲＱを外部に出力する半導体装置ＳｏＣ２を実現することができる。
【００７２】
（３）実施の形態３
図７に、本発明の実施の形態３による半導体装置ＳｏＣ３の構成を示す。
【００７３】
本実施の形態３は、上記実施の形態２と比較し、外部から演算速度制御信号ＳＰが半導体装置ＳｏＣ３に与えられる点が異なっている。
【００７４】
この演算速度制御信号ＳＰは、パフォーマンスモニタ回路ＰＭ１、ＰＭ２にそれぞれ与えられる。
【００７５】
パフォーマンスモニタ回路ＰＭ１、ＰＭ２は、この演算速度制御信号ＳＰに設定された演算速度と測定した演算速度とをそれぞれ比較し、測定された演算速度が設定された演算速度以上になるように、内部電源制御信号ＶＧ１、ＣＴＬ１及び外部電源調整信号ＲＱ１、内部電源制御信号ＶＧ２、ＣＴＬ２及び外部電源調整信号ＲＱ２をそれぞれ出力する。
【００７６】
半導体装置ＳｏＣ３に求められる演算速度が速くない場合には、演算速度制御信号ＳＰが、例えばローレベルに設定され、半導体装置ＳｏＣ３に求められる演算速度が速い場合には例えばハイレベルに設定される。
【００７７】
尚、ここでは演算速度制御信号ＳＰがハイレベルまたはローレベルの１ビットで構成されているが、これに限らず２ビット以上で構成し、複数段階の演算速度を要求するものであってもよい。
【００７８】
この演算速度制御信号ＳＰによって、パフォーマンスモニタ回路ＰＭ１、ＰＭ２は、システムモジュールＳＭ１、ＳＭ２がそれぞれ必要な演算速度を発揮できるように、電源回路ＰＷ１、ＰＷ２を制御して適切な内部電源電圧ＶＩＮ１、ＶＩＮ２を発生させる。
【００７９】
これにより、例えば温度やプロセス等の外部要件が同じであっても、内部電源電圧ＶＩＮ１、ＶＩＮ２は、演算速度制御信号ＳＰがハイレベルの場合、ローレベルの場合より高くなるように制御される。
【００８０】
（４）実施の形態４
図８に、本発明の実施の形態４による半導体装置ＳｏＣ４の構成を示す。
【００８１】
本実施の形態４は上記実施の形態３と比較し、演算速度制御信号ＳＰ１、ＳＰ２がシステムモジュールＳＭ１、ＳＭ２に個別に与えられる点で相違する。
【００８２】
システムモジュールＳＭ１、ＳＭ２は、それぞれ固有の計算を行うために設計されている。このため、ある期間において、システムモジュールＳＭ１の演算速度がシステムモジュールＳＭ２より速いことが要求される場合がある。
【００８３】
このような状況に柔軟に対応できるように、半導体装置ＳｏＣ４を制御する外部の中央制御装置等によってシステムモジュールＳＭ１、ＳＭ２毎に異なる演算速度制御信号ＳＰ１、ＳＰ２を与えて、最適な内部電源電圧ＶＩＮを生成するように制御する。
【００８４】
（５）実施の形態５
本発明の実施の形態５による半導体装置ＳｏＣ５について、図９を参照し説明する。
【００８５】
上記実施の形態３、４では、システムモジュールＳＭ１、ＳＭ２に対する演算速度制御信号ＳＰ、又はＳＰ１、ＳＰ２が外部の装置から与えられる。
【００８６】
これに対し本実施の形態５では、システムモジュールＳＭ１、ＳＭ２に対する演算速度制御信号ＳＰ１、ＳＰ２が、半導体装置ＳｏＣ５に内蔵された第３のシステムモジュールＳＭ３によって生成される点に特徴がある。
【００８７】
システムモジュールＳＭ３は、半導体装置ＳｏＣ５に与えられるコマンドを実行するためのモジュールであって、与えられたコマンドの種類によってシステムモジュールＳＭ１、ＳＭ２に必要な計算を分担させる。そこで、分担させるコマンドに応じて、システムモジュールＳＰ１、ＳＰ２に要求する演算速度を演算速度制御信号ＳＰ１、ＳＰ２により制御する。
【００８８】
即ち、システムモジュールＳＭ１、ＳＭ２の演算速度が速い必要がある場合には、それぞれ演算速度制御信号ＳＰ１、ＳＰ２をハイレベルに設定して、システムモジュールＳＭ１、ＳＭ２の演算速度を高めるように制御する。
【００８９】
従って、システムモジュールＳＭ３は、例えばシステムモジュールＳＭ１が活性化されるコマンドを多数実行する場合には演算速度制御信号ＳＰ１をハイレベルに設定して内部電源電圧ＶＩＮ１を高くし、システムモジュールＳＭ２が活性化されるコマンドをあまり実行しない場合には、演算速度制御信号ＳＰ２をローレベルに設定し、要求される演算速度を低くして与えられる内部電源電圧ＶＩＮ２を低くするように制御する。
【００９０】
また、システムモジュールＳＭ３の内部電源電圧ＶＩＮ３も、パフォーマンスモニタ回路ＰＭ３によって制御される電源回路ＰＷ３によって生成されて、消費電力が常に最小になるように制御される。
【００９１】
演算速度制御信号ＳＰが切り替わって、システムモジュールＳＭ１、ＳＭ２の内部電源電圧ＶＩＮ１、ＶＩＮ２が変化する場合には、数マイクロ秒から数１００マイクロ秒の時間がかかる。例えば、数ＭＨｚから数１０ＧＨｚのシステムクロックが１クロックごと切り替わるごとに、演算速度制御信号ＳＰ１、ＳＰ２の値を変化させるのは好ましくない。
【００９２】
そこで、少なくとも数１０から数１０万クロック先の間に実行されるコマンドの状態によって、演算速度制御信号ＳＰ１、ＳＰ２を変化させるような制御が好ましい。
【００９３】
（６）実施の形態６
図１０を参照して、本発明の実施の形態６による半導体装置について説明する。
【００９４】
本実施の形態６は上記実施の形態５と異なり、システムモジュールＳＭ１、ＳＭ２自身が、演算速度制御信号ＳＰ１、ＳＰ２を生成する。
【００９５】
システムモジュールＳＭ１は与えられたコマンドを実行するために必要な演算速度を設定して、演算速度制御信号ＳＰ１をパフォーマンスモニタ回路ＰＭ１に与える。同様に、システムモジュールＳＭ２は与えられたコマンドを実行するために必要な演算速度を設定して、演算速度制御信号ＳＰ１をパフォーマンスモニタ回路ＰＭ１に与える。
【００９６】
このように、システムモジュールＳＭ１、ＳＭ２は、与えられたコマンドに応じて、必要な演算速度を実現するための演算速度制御信号ＳＰ１、ＳＰ２を自身で生成してパフォーマンスモニタ回路ＰＭ１、ＰＭ２に出力する。
【００９７】
パフォーマンスモニタ回路ＰＭ１は、与えられた演算速度制御信号ＳＰ１に基づいて、内部電源制御信号ＣＴＬ１、ＶＧ１を電源回路ＰＷ１に出力し、外部電源調整信号ＲＱ１をＯＲ回路ＯＲ１に出力する。パフォーマンスモニタ回路ＰＭ２は、与えられた演算速度制御信号ＳＰ２に基づいて、内部電源制御信号ＣＴＬ２、ＶＧ２を電源回路ＰＷ２に出力し、外部電源調整信号ＲＱ２をＯＲ回路ＯＲ１に出力する。ＯＲ回路ＯＲ１は、入力された外部電源調整信号ＲＱ１、ＲＱ２のうち、外部電源電圧ＶＥＸをより高く要求する信号を外部電源調整信号ＲＱとして外部に出力する。
【００９８】
これにより、本実施の形態６によればシステムモジュールＳＭ１、ＳＭ２にそれぞれ与えられたコマンドに応じた内部電源電圧ＶＩＮ１、ＶＩＮ２を生成し、必要な演算速度の確保並びに電力の低減を実現することができる。
【００９９】
（７）実施の形態７
本発明の実施の形態７について、その構成を示す図１１を用いて説明する。
【０１００】
本実施の形態７は、上記実施の形態１から上記実施の形態６の半導体装置ＳｏＣ１〜ＳｏＣ６のいずれかによる半導体装置１００を含むマルチメディアシステムＭＳに相当する。
【０１０１】
このシステムは、クロックＣＬＫを生成するクロック発生器１０１、電池等で構成された電源１０３、電源１０３から与えられた電圧及びクロックＣＬＫを用いて、半導体装置１００に与える外部電源電圧ＶＥＸを生成するＤＣ−ＤＣコンバータ１０２、外部電源電圧ＶＥＸ及びクロックＣＬＫを供給される半導体装置１００、半導体装置１００の出力を音声信号／画像信号に変換してシステム外部に出力する音声・画像信号生成回路１０４を備えている。
【０１０２】
半導体装置１００は、上記実施の形態１〜６による半導体装置ＳｏＣ１〜ＳｏＣ６と同様に、外部電源電圧ＶＥＸを変化させることを要求する外部電源調整信号ＲＱを生成して、ＤＣ−ＤＣコンバータ１０２に与える。
【０１０３】
ＤＣ−ＤＣコンバータ１０２は、外部電源調整信号ＲＱに基づいて外部電源電圧ＶＥＸのレベルを調整する。
【０１０４】
本実施の形態７によれば、上記実施の形態１〜６による半導体装置ＳｏＣ１〜ＳｏＣ６を有することにより、必要な演算速度の確保及び消費電力の低減を実現することができる。
【０１０５】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。例えば、上記実施の形態では、内部電源電圧ＶＩＮの調整幅を５０ｍＶ単位としている。しかし、この値に限らず、必要に応じてより細かい電圧単位、あるいはより大きい電圧単位で調整するように、制御してもよい。
【０１０６】
また、上記実施の形態では２又は３個のシステムモジュールＳＭ１、ＳＭ２が設けられているが、少なくとも１個設けられていればよく４個以上設けられていてもよい。
【図面の簡単な説明】
【０１０７】
【図１】本発明の実施の形態１による半導体装置の構成を示したブロック図。
【図２】同半導体装置の電源回路の構成を示した回路図。
【図３】同半導体装置のパフォーマンスモニタ回路の構成を示した回路図。
【図４】同パフォーマンスモニタ回路における信号の波形を示したタイムチャート。
【図５】同半導体装置における外部電源電圧、内部電源電圧、制御信号の関係を示す説明図。
【図６】本発明の実施の形態２による半導体装置の構成を示したブロック図。
【図７】本発明の実施の形態３による半導体装置の構成を示したブロック図。
【図８】本発明の実施の形態４による半導体装置の構成を示したブロック図。
【図９】本発明の実施の形態５による半導体装置の構成を示したブロック図。
【図１０】本発明の実施の形態６による半導体装置の構成を示したブロック図。
【図１１】本発明の実施の形態７による半導体装置を含むシステムの構成を示したブロック図。
【符号の説明】
【０１０８】
ＳｏＣ１〜ＳｏＣ７  半導体装置（シリコンオンチップデバイス）
ＰＷ、ＰＷ１、ＰＷ２  電源回路
ＰＭ、ＰＭ１、ＰＭ２  パフォーマンスモニタ回路
ＳＭ１、ＳＭ２  システムモジュール
ＩＦ  Ｉ／Ｏ回路
ＣＳＧ  制御信号発生器
ＭＳ  マルチメディアシステム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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