(57)【要約】【課題】  検出回路の誤動作を防止できるトランシーバ、表示ドライバ等の提供。【解決手段】  トランシーバは、基準電流ＩＲＥＦを生成する基準電流生成回路１００と、ＩＲＥＦに基づいて基準電圧ＶＲＥＦを生成する基準電圧生成回路１１０と、ＩＲＥＦに基づいてバイアス電圧ＶＢ１、ＶＢ２を生成するバイアス電圧生成回路１３０と、ＶＲＥＦと、差動信号線に供給される信号に基づいて得られる比較対象電圧ＶＣＭとを比較する検出回路４６と、差動信号線に供給される信号を受信し、バイアス電圧ＶＢ１、ＶＢ２によりバイアス電流が制御されるレシーバ回路と、基準電流生成回路１００の出力ノードＮＤ２とバイアス電圧生成回路１３０の入力ノードＮＧ３との間に設けられ、ＮＧ３からＮＤ２へのノイズの伝達を防止して検出回路４６の誤動作を防止する誤動作防止回路１２０を含む。誤動作防止回路１２０はカレントミラー回路を含む。【選択図】        図１０
2006332763.tif 000002
【特許請求の範囲】
【請求項１】
基準電流を生成する基準電流生成回路と、
前記基準電流に基づいて基準電圧を生成する基準電圧生成回路と、
前記基準電流に基づいてバイアス電圧を生成するバイアス電圧生成回路と、
前記基準電圧と、差動信号線に供給される信号に基づいて得られる比較対象電圧とを比較する検出回路と、
前記差動信号線に供給される信号を受信し、前記バイアス電圧によりバイアス電流が制御されるレシーバ回路と、
前記基準電流生成回路の出力ノードと前記バイアス電圧生成回路の入力ノードとの間に設けられ、前記入力ノードから前記出力ノードへのノイズの伝達を防止して前記検出回路の誤動作を防止する誤動作防止回路とを含むことを特徴とするトランシーバ。
【請求項２】
請求項１において、
前記誤動作防止回路は、
カレントミラー回路を含むことを特徴とするトランシーバ。
【請求項３】
請求項２において、
前記誤動作防止回路は、
前記基準電流生成回路の前記出力ノードがそのゲートに接続される第１のトランジスタと、
前記バイアス電圧生成回路の入力ノードにそのゲート及びドレインが接続される第２のトランジスタを含み、
前記カレントミラー回路は、
前記第１のトランジスタのソース、ドレイン間に流れる電流をコピーし、コピーされた電流を前記第２のトランジスタのソース、ドレイン間に流すことを特徴とするトランシーバ。
【請求項４】
請求項３において、
前記誤動作防止回路は、
前記検出回路からの検出信号が非アクティブである場合に、前記第１のトランジスタのドレインを第１の電源の電圧に設定する第３のトランジスタを含むことを特徴とするトランシーバ。
【請求項５】
請求項３又は４において、
前記誤動作防止回路は、
前記検出回路からの検出信号が非アクティブである場合に、前記バイアス電圧生成回路の入力ノードを第２の電源の電圧に設定する第４のトランジスタを含むことを特徴とするトランシーバ。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記レシーバ回路は、
差動データ信号線を介してデータを受信するデータ用レシーバ回路と、
差動クロック信号線を介してクロックを受信するクロック用レシーバ回路とを含み、
前記検出回路は、
差動データ信号線を構成する第１、第２のデータ信号線の電圧の少なくとも一方或いは差動クロック信号線を構成する第１、第２のクロック信号線の電圧の少なくとも一方に基づき得られる前記比較対象電圧と、前記基準電圧生成回路により生成された前記基準電圧とを比較し、データ転送が通常動作状態に移行したことが検出された場合に、前記検出信号をアクティブにし、
前記バイアス電圧生成回路は、
前記データ用レシーバ回路が含むコンパレータ回路のバイアス電流を制御するためのバイアス電圧と、前記クロック用レシーバ回路が含むコンパレータ回路のバイアス電流を制御するためのバイアス電圧を生成し、
前記データ用レシーバ回路、前記クロック用レシーバ回路は、
前記検出信号がアクティブになった場合に、その動作がイネーブルに設定されることを特徴とするトランシーバ。
【請求項７】
請求項６において、
前記比較対象電圧は、
前記第１、第２のデータ信号線の電圧或いは前記第１、第２のクロック信号線の電圧を抵抗素子により電圧分割することで得られる電圧であることを特徴とするトランシーバ。
【請求項８】
請求項６又は７において、
前記第１、第２のデータ信号線を第１の電源の電圧に設定する第１のプルダウン回路と、
前記第１、第２のクロック信号線を前記第１の電源の電圧に設定する第２のプルダウン回路を含むことを特徴とするトランシーバ。
【請求項９】
請求項１乃至５のいずれかにおいて、
前記レシーバ回路は、
差動データ信号線を介してデータを受信するデータ用レシーバ回路を含み、
前記検出回路は、
前記差動データ信号線を構成する第１、第２のデータ信号線の電圧の少なくとも一方に基づき得られる前記比較対象電圧と、前記基準電圧生成回路により生成された前記基準電圧とを比較し、データ転送が通常動作状態に移行したことが検出された場合に、前記検出信号をアクティブにし、
前記バイアス電圧生成回路は、
前記データ用レシーバ回路が含むコンパレータ回路のバイアス電流を制御するためのバイアス電圧を生成し、
前記データ用レシーバ回路は、
前記検出信号がアクティブになった場合に、その動作がイネーブルに設定されることを特徴とするトランシーバ。
【請求項１０】
請求項９において、
前記比較対象電圧は、
前記第１、第２のデータ信号線の電圧を抵抗素子により電圧分割することで得られる電圧であることを特徴とするトランシーバ。
【請求項１１】
請求項９又は１０において、
前記第１、第２のデータ信号線を第１の電源の電圧に設定するプルダウン回路を含むことを特徴とするトランシーバ。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
前記検出回路は、
前記比較対象電圧と前記基準電圧を比較する検出用コンパレータ回路を含み、
前記検出用コンパレータ回路のバイアス電流を制御するためのバイアス電圧が、前記基準電流生成回路の前記出力ノードに出力されることを特徴とするトランシーバ。
【請求項１３】
請求項１２において、
前記検出用コンパレータ回路は、
前記比較対象電圧、前記基準電圧がそのゲートに入力される差動対トランジスタを有する差動部と、
前記差動部の出力ノードがそのゲートに接続される出力用トランジスタを有する出力部と、
前記差動部の出力ノードにその一端が接続され、前記検出用コンパレータ回路の応答速度を低下させて前記検出回路の誤動作を防止する誤動作防止用キャパシタを含むことを特徴とするトランシーバ。
【請求項１４】
請求項１２又は１３において、
前記検出回路は、
前記検出用コンパレータ回路の出力が入力され、しきい値電圧についてヒステリシス特性を有するバッファ回路を含むことを特徴とするトランシーバ。
【請求項１５】
請求項１乃至１４のいずれかに記載のトランシーバを有し、ホストデバイスとの間のインターフェース処理を行うシリアルインターフェース回路と、
表示パネルを駆動するドライバ回路とを含むことを特徴とする表示ドライバ。
【請求項１６】
請求項１５に記載の表示ドライバと、
前記表示ドライバにより駆動される前記表示パネルと、
前記ホストデバイスとを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランシーバ、表示ドライバ及び電子機器に関する。
【背景技術】
【０００２】
近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送のインターフェースが脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。
【０００３】
一般的な携帯電話は、電話番号入力や文字入力のためのボタンが設けられる第１の機器部分と、メインＬＣＤ（Liquid Crystal Display）やサブＬＣＤやカメラが設けられる第２の機器部分と、第１、第２の機器部分を接続するヒンジなどの接続部分により構成される。従って、第１の機器部分に設けられる第１の基板と、第２の機器部分に設けられる第２の基板との間のデータ転送を、小振幅の差動信号を用いたシリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。
【０００４】
このような高速シリアルインターフェースのレシーバ回路のバイアス電流源では、バイアス回路からのバイアス電圧に基づいて一定電流が流れている。従って、データ転送が行われていない状態ににおいても、このバイアス電流源において無駄な電流が流れ、必要以上に電力を消費しているという問題がある。
【０００５】
このような問題を解決する１つの手法として、差動信号の電圧レベルに基づいて、データ転送が通常動作状態か否かを検出して、レシーバ回路の動作をイネーブルにする手法が考えられる。
【０００６】
しかしながら、この検出機能を実現する回路が大規模になると、回路面積やコスト面において不利になる。また検出回路自体においても電力は消費するため、あまりに複雑な回路が採用できない。更に検出回路が誤動作を引き起こすと、適正なデータ転送を実現できなくなるおそれがある。
【特許文献１】特開２０００−１８３７１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、検出回路の誤動作を防止できるトランシーバ、表示ドライバ及び電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、基準電流を生成する基準電流生成回路と、前記基準電流に基づいて基準電圧を生成する基準電圧生成回路と、前記基準電流に基づいてバイアス電圧を生成するバイアス電圧生成回路と、前記基準電圧と、差動信号線に供給される信号に基づいて得られる比較対象電圧とを比較する検出回路と、前記差動信号線に供給される信号を受信し、前記バイアス電圧によりバイアス電流が制御されるレシーバ回路と、前記基準電流生成回路の出力ノードと前記バイアス電圧生成回路の入力ノードとの間に設けられ、前記入力ノードから前記出力ノードへのノイズの伝達を防止して前記検出回路の誤動作を防止する誤動作防止回路とを含むトランシーバに関係する。
【０００９】
本発明では、基準電流生成回路の出力ノードとバイアス電圧生成回路の入力ノードの間に誤動作防止回路が設けられる。従って、バイアス電圧生成回路の入力ノードから基準電流生成回路の出力ノードに、レシーバ回路の動作開始等に起因するノイズが伝達され、基準電流や基準電圧が変動して検出回路が誤動作する事態などを防止できる。
【００１０】
また本発明では、前記誤動作防止回路は、カレントミラー回路を含むようにしてもよい。
【００１１】
このようにすれば、ノイズの伝達を防止しながらも、基準電流に応じた適正なバイアス電圧をバイアス電圧生成回路に生成させることが可能になる。
【００１２】
また本発明では、前記誤動作防止回路は、前記基準電流生成回路の前記出力ノードがそのゲートに接続される第１のトランジスタと、前記バイアス電圧生成回路の入力ノードにそのゲート及びドレインが接続される第２のトランジスタを含み、前記カレントミラー回路は、前記第１のトランジスタのソース、ドレイン間に流れる電流をコピーし、コピーされた電流を前記第２のトランジスタのソース、ドレイン間に流すようにしてもよい。
【００１３】
このようにすれば、基準電流に応じた電流をカレントミラーにより第２のトランジスタに流すことができ、基準電流に応じた適正なバイアス電圧をバイアス電圧生成回路に生成させることが可能になる。
【００１４】
また本発明では、前記誤動作防止回路は、前記検出回路からの検出信号が非アクティブである場合に、前記第１のトランジスタのドレインを第１の電源の電圧に設定する第３のトランジスタを含むようにしてもよい。
【００１５】
このようにすれば、検出回路からの検出信号が非アクティブである場合に、カレントミラー回路に流れる電流をオフ等にすることができ、省電力化を図れる。
【００１６】
また本発明では、前記誤動作防止回路は、前記検出回路からの検出信号が非アクティブである場合に、前記バイアス電圧生成回路の入力ノードを第２の電源の電圧に設定する第４のトランジスタを含むようにしてもよい。
【００１７】
このようにすれば、検出回路からの検出信号が非アクティブである場合に、バイアス電圧生成回路の入力ノードを第２の電源の電圧に設定してバイアス電圧生成回路の動作を停止させることなどが可能になり、省電力化を図れる。
【００１８】
また本発明は、前記レシーバ回路は、差動データ信号線を介してデータを受信するデータ用レシーバ回路と、差動クロック信号線を介してクロックを受信するクロック用レシーバ回路とを含み、前記検出回路は、差動データ信号線を構成する第１、第２のデータ信号線の電圧の少なくとも一方或いは差動クロック信号線を構成する第１、第２のクロック信号線の電圧の少なくとも一方に基づき得られる前記比較対象電圧と、前記基準電圧生成回路により生成された前記基準電圧とを比較し、データ転送が通常動作状態に移行したことが検出された場合に、前記検出信号をアクティブにし、前記バイアス電圧生成回路は、前記データ用レシーバ回路が含むコンパレータ回路のバイアス電流を制御するためのバイアス電圧と、前記クロック用レシーバ回路が含むコンパレータ回路のバイアス電流を制御するためのバイアス電圧を生成し、前記データ用レシーバ回路、前記クロック用レシーバ回路は、前記検出信号がアクティブになった場合に、その動作がイネーブルに設定されるようにしてもよい。
【００１９】
本発明によれば、検出信号がアクティブになったことを条件に、データ用レシーバ回路やクロック用レシーバ回路の動作がイネーブルに設定されるため、省電力化を図れる。
【００２０】
また本発明では、前記比較対象電圧は、前記第１、第２のデータ信号線の電圧或いは前記第１、第２のクロック信号線の電圧を抵抗素子により電圧分割することで得られる電圧であってもよい。
【００２１】
このようにすれば、差動データ信号線や差動クロック信号線の終端抵抗素子を有効利用して、比較対象電圧を得ることが可能になる。
【００２２】
また本発明では、前記第１、第２のデータ信号線を第１の電源の電圧に設定する第１のプルダウン回路と、前記第１、第２のクロック信号線を前記第１の電源の電圧に設定する第２のプルダウン回路を含むようにしてもよい。
【００２３】
このようにすれば、送信側が差動信号線を駆動していない状態においても、第１、第２のデータ信号線や第１、第２のクロック信号線が第１の電源の電圧に設定（プルダウン）されるようになるため、検出回路の正常動作を保証できるようになる。
【００２４】
また本発明では、前記レシーバ回路は、差動データ信号線を介してデータを受信するデータ用レシーバ回路を含み、前記検出回路は、前記差動データ信号線を構成する第１、第２のデータ信号線の電圧の少なくとも一方に基づき得られる前記比較対象電圧と、前記基準電圧生成回路により生成された前記基準電圧とを比較し、データ転送が通常動作状態に移行したことが検出された場合に、前記検出信号をアクティブにし、前記バイアス電圧生成回路は、前記データ用レシーバ回路が含むコンパレータ回路のバイアス電流を制御するためのバイアス電圧を生成し、前記データ用レシーバ回路は、前記検出信号がアクティブになった場合に、その動作がイネーブルに設定されるようにしてもよい。
【００２５】
本発明によれば、検出信号がアクティブになったことを条件に、データ用レシーバ回路の動作がイネーブルに設定されるため、省電力化を図れる。
【００２６】
また本発明では、前記比較対象電圧は、前記第１、第２のデータ信号線の電圧を抵抗素子により電圧分割することで得られる電圧であってもよい。
【００２７】
このようにすれば、差動データ信号線の終端抵抗素子を有効利用して、比較対象電圧を得ることが可能になる。
【００２８】
また本発明では、前記第１、第２のデータ信号線を第１の電源の電圧に設定するプルダウン回路を含んでもよい。
【００２９】
このようにすれば、送信側が差動信号線を駆動していない状態においても、第１、第２のデータ信号線が第１の電源の電圧に設定されるようになるため、検出回路の正常動作を保証できるようになる。
【００３０】
また本発明では、前記検出回路は、前記比較対象電圧と前記基準電圧を比較する検出用コンパレータ回路を含み、前記検出用コンパレータ回路のバイアス電流を制御するためのバイアス電圧が、前記基準電流生成回路の前記出力ノードに出力されるようにしてもよい。
【００３１】
また本発明では、前記検出用コンパレータ回路は、前記比較対象電圧、前記基準電圧がそのゲートに入力される差動対トランジスタを有する差動部と、前記差動部の出力ノードがそのゲートに接続される出力用トランジスタを有する出力部と、前記差動部の出力ノードにその一端が接続され、前記検出用コンパレータ回路の応答速度を低下させて前記検出回路の誤動作を防止する誤動作防止用キャパシタを含むようにしてもよい。
【００３２】
このようにすれば、比較対象電圧にノイズが重畳した場合にも、検出回路による安定した検出動作を実現できる。
【００３３】
また本発明では、前記検出回路は、前記検出用コンパレータ回路の出力が入力され、しきい値電圧についてヒステリシス特性を有するバッファ回路を含むようにしてもよい。
【００３４】
このようにすれば、比較対象電圧や検出用コンパレータ回路にノイズが重畳した場合にも、検出回路による安定した検出動作を実現できる。
【００３５】
また本発明は、上記のいずれかに記載のトランシーバを有し、ホストデバイスとの間のインターフェース処理を行うシリアルインターフェース回路と、表示パネルを駆動するドライバ回路とを含む表示ドライバに関係する。
【００３６】
また本発明は、上記に記載の表示ドライバと、前記表示ドライバにより駆動される前記表示パネルと、前記ホストデバイスとを含む電子機器に関係する。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３８】
１．電子機器
図１に、トランシーバ３０を含む表示ドライバ１０と、この表示ドライバ１０を含む電子機器の一例を示す。なお電子機器は図１の構成に限定されず、図１に示されるもの以外の構成要素（例えばカメラ、操作部又は電源回路等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、或いは携帯型情報端末などであってもよい。またトランシーバ３０は、レシーバ回路とトランスミッタ回路の少なくとも１つを含むものである。
【００３９】
図１においてホストデバイス５は、例えばＭＰＵ（Micro Processer Unit）、ベースバンドエンジン（ベースバンドプロセッサ）又は表示コントローラ（画像処理コントローラ）などである。このホストデバイス５（ホストプロセッサ）は表示ドライバ１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。
【００４０】
表示パネル６は、複数のデータ線（信号線）と、複数の走査線と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル６としては、例えば薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）や薄膜ダイオード（Thin Film Diode：ＴＦＤ）などのスイッチング素子（２端子型非線形素子）を用いたアクティブマトリクス方式のパネルを採用できる。或いは表示パネル６として、単純マトリクス方式のパネルを採用したり、液晶パネル以外のパネル（例えば有機ＥＬパネル）を採用してもよい。
【００４１】
表示ドライバ１０は、ホストデバイス５との間のインターフェース処理を行うシリアルインターフェース回路２０（高速シリアルインターフェース）と、表示パネル６を駆動するドライバ回路７０を含む。
【００４２】
具体的にはシリアルインターフェース回路２０は、ホストデバイス５からシリアルバス（差動信号線）を介してコマンドやデータを含むパケットを受信する。そして受信したパケットを解析し、パケットに含まれるコマンドやデータ（パラメータ、表示データ）をドライバ回路７０に出力する。このシリアルインターフェース回路２０は、トランシーバ３０、リンクコントローラ５０、ドライバインターフェース回路６０を含む。
【００４３】
トランシーバ３０は、差動信号（差動データ信号、差動クロック信号、差動ストローブ信号）を用いてシリアルバスを介してパケット（コマンド、データ）を受信したり、送信するための回路である。具体的にはシリアルバスの差動信号線を駆動（電流駆動又は電圧駆動）することによりパケットの送受信が行われる。このトランシーバ３０は、差動信号線を駆動する物理層回路（アナログフロントエンド回路）や高速ロジック回路（シリアル／パラレル変換回路、パラレル／シリアル変換回路）などを含むことができる。なおシリアルバスの差動信号線は多チャンネル構成であってもよい。
【００４４】
リンクコントローラ５０はシリアル転送のリンク層（トランザクション層）の処理を行う。具体的には、シリアルバスを介してホストデバイス５からトランシーバ３０がパケットを受信した場合には、受信したパケットを解析する。即ち受信したパケットのヘッダとデータを分離して、ヘッダを抽出する。またリンクコントローラ５０は、シリアルバスを介してホストデバイス５にパケットを送信する場合には、そのパケットの生成処理を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。そして生成したパケットの送信を、トランシーバ３０に指示する。
【００４５】
ドライバインターフェース回路６０は、シリアルインターフェース回路２０とドライバ回路７０との間のインターフェース処理を行う。シリアルインターフェース回路２０とドライバ回路７０は例えばホストインターフェースバスにより接続される。そしてドライバインターフェース回路６０は、リード信号、ライト信号、データ信号などを含むホストインターフェース信号を生成してドライバ回路７０に出力する。
【００４６】
ドライバ回路７０は、シリアルインターフェース回路２０から出力されたコマンドやデータに基づいて、表示パネル６を駆動する。具体的にはドライバ回路７０は、ホストデバイス５からシリアルインターフェース回路２０を介して受けたコマンドやパラメータに基づいて、表示パネル６の駆動条件（表示特性制御パラメータ）等を設定する。例えば表示データのフォーマット形式、表示ライン数、表示範囲、表示データの書き込み開始位置又は駆動方法などを設定する。そしてドライバ回路７０は、ホストデバイス５からシリアルインターフェース回路２０を介して受けた表示データに基づいて、設定された駆動条件に従って表示パネル６のデータ線等を駆動する。
【００４７】
図１において、ホストデバイス５は、携帯電話の電話番号ボタン等が設けられる第１の機器部分（第１の回路基板）に実装することができる。一方、表示ドライバ１０、表示パネル６は、携帯電話の第２の機器部分（第２の回路基板）に実装することができる。従って、ホストデバイス５と表示ドライバ１０との間で高速シリアルバスを介してパケット転送を行えば、従来の電子機器に比べて、ＥＭＩノイズを低減できる。また第１、第２の機器部分を接続するヒンジなどの接続部分に通る信号線をシリアル信号線にすることが可能になり、機器の実装の容易化を図れる。
【００４８】
２．トランシーバ
図２に図１のトランシーバ３０の構成例を示す。データ用のレシーバ回路３２は、差動データ信号線（広義には差動信号線）を介してデータ（広義には差動信号）を受信する。この差動データ信号線は第１、第２のデータ信号線ＤＰ（ＤＡＴＡ＋）、ＤＭ（ＤＡＴＡ−）により構成できる。そしてレシーバ回路３２は、例えばＤＰ、ＤＭ間に設けられた図示しない抵抗素子の両端に生じる電圧を増幅し、得られたシリアルデータＳＤＡＴＡを後段のシリアル／パラレル変換回路４０に出力する。なお差動データ信号線は多チャンネル構成であってもよい。
【００４９】
クロック用のレシーバ回路３４は、差動クロック信号線（広義には差動信号線）を介してクロック（広義には差動信号）を受信する。この差動クロック信号線は第１、第２のクロック信号線ＣＫＰ（ＣＬＫ＋）、ＣＫＭ（ＣＬＫ−）により構成できる。そしてレシーバ回路３４は、例えばＣＫＰ、ＣＫＭ間に設けられた図示しない抵抗素子の両端に生じる電圧を増幅し、得られたクロックＣＬＫを後段のＰＬＬ回路４２に出力する。なおクロック用のレシーバ回路３４で受信されるクロックは、例えばＭＤＤＩ（Mobile Display Digital Interface）規格におけるストローブ（ＳＴＢ＋、ＳＴＢ−）などであってもよい。即ちデータとの間で排他的論理和などをとることでサンプリングクロックを生成できるようなストローブも、本実施形態におけるクロックに含めることができる。
【００５０】
シリアル／パラレル変換回路４０は、データ用レシーバ回路３２からのシリアルデータＳＤＡＴＡをサンプリングし、パラレルデータＰＤＡＴＡに変換して出力する。
【００５１】
ＰＬＬ（Phase Locked Loop)回路４２は、クロック用レシーバ回路３４により受信されたクロックＣＬＫに基づいて、データ用レシーバ回路３２で受信されたデータをサンプリングするためのサンプリングクロック（サンプリングパルス）ＳＣＫを生成する。
【００５２】
具体的には例えば図３（Ａ）に示すように、データ用レシーバ回路３２は、クロック用レシーバ回路３４により受信されたクロック（ＣＫＰ、ＣＫＭ、ＣＬＫ）の１クロックサイクル期間において、Ｎビットのシリアルデータ（ＤＰ、ＤＭ、ＳＤＡＴＡ）を受信する。この場合のＮビットのシリアルデータは、例えば１画素分のデータである。なお図３（Ａ）ではＤＰ、ＤＭの周波数に比べて、ＣＫＰ、ＣＫＭの周波数が低く設定されているが、これらを同じ周波数に設定してもよい。
【００５３】
そしてＰＬＬ回路４２は、クロック用レシーバ回路３４により受信されたクロックＣＬＫに基づきサンプリングクロックＳＣＫを生成し、シリアル／パラレル変換回路４０に出力する。即ちＰＬＬ回路４２は図示しない位相比較器、チャージポンプ回路、フィルタ回路、ＶＣＯ（Voltage Controlled Oscillator）などを含む。そしてＰＬＬ回路４２が含むＶＣＯ（サンプリングクロック生成回路）がＣＬＫの周波数のＮ倍の周波数で発振して、ＳＣＫを出力する。そしてシリアル／パラレル変換回路４０は、サンプリングクロックＳＣＫに基づいて、データ用レシーバ回路３２からのＮビットのシリアルデータＳＤＡＴＡをサンプリングする。そして例えばＮビットのパラレルデータＰＤＡＴＡを後段の回路（リンクコントローラ等）に出力する。
【００５４】
更に具体的には図３（Ｂ）に示すようにＰＬＬ回路４２（ＤＬＬ）は、サンプリングクロックＳＣＫとして、周波数が同一で位相が互いに異なる多相のサンプリングクロックＳＣＫ１〜ＳＣＫ８（広義には第１〜第Ｎのサンプリングクロック）を、シリアル／パラレル変換回路４０に出力する。そしてシリアル／パラレル変換回路４０は、この多相のサンプリングクロックＳＣＫ１〜ＳＣＫ８を用いて、データ用レシーバ回路３２からのシリアルデータＳＤＡＴＡ（Ｄ１〜Ｄ８）をサンプリングする。そしてサンプリングにより得られたパラレルデータＰＤＡＴＡ（８ビットのパラレルデータ）を出力する。なおサンプリングクロックＳＣＫは図３（Ｂ）のような多相のクロックには限定されず、他の態様のクロックであってもよい。
【００５５】
バイアス回路４４は、バイアス電流を制御するためのバイアス電圧ＶＢ１、ＶＢ２を生成して、レシーバ回路３２、３４等に出力する。なおレシーバ回路３４がＣＭＯＳ電圧レベルでクロック信号を受信するタイプの回路である場合には、レシーバ回路３４へのバイアス電圧ＶＢ２の供給は不要になる。
【００５６】
図４にレシーバ回路３２の構成例を示す。なおクロック用レシーバ回路３４の構成もデータ用レシーバ回路３２と同様である。
【００５７】
レシーバ回路３２（３４）は、第１〜第３のコンパレータ回路８０、８２、８４を含む。またインバータ回路８６を含む。そしてコンパレータ回路８０、８２、８４は、そのゲートにバイアス電圧ＶＢ１（ＶＢ２）が入力されバイアス電流源として機能するトランジスタＴＲＡ２、ＴＲＡ３、ＴＲＡ４を含む。またバイアス回路４４は、そのゲート及びドレインにバイアス電圧ＶＢ１（ＶＢ２）のノードが接続されるトランジスタＴＲＡ１を含む。なお本実施形態では、バイアス電流源となるトランジスタが、ＶＳＳ（広義には第１の電源）側に設けられるＮ型（広義には第１導電型）のトランジスタである場合について説明するが、ＶＤＤ側に設けられるＰ型（広義には第２導電型）のトランジスタであってもよい。
【００５８】
バイアス電圧ＶＢ１は、バイアス回路４４が含むトランジスタＴＲＡ１に基準電流を流すことで生成される。例えば基準電流が大きくなればバイアス電圧ＶＢ１は高くなり、基準電流が小さくなればＶＢ１は低くなる。そしてコンパレータ回路８０、８２、８４に流れるバイアス電流は、このバイアス電圧ＶＢ１に基づいて制御される。
【００５９】
３．検出回路による省電力化
図２のトランシーバ３０は、システム（リンクコントローラ等）からのイネーブル信号ＥＮが非アクティブ（ローレベル）になると、完全停止（シャットダウン）状態になる。一方、イネーブル信号ＥＮがアクティブ（ハイレベル）になると、通常動作状態になり、レシーバ回路３２、３４のコンパレータ回路に一定のバイアス電流が流れて、受信が可能な状態になる。
【００６０】
ところが、図２のトランシーバ３０では、シリアルバスにおいてデータ転送が実際に行われていない状態においても、定常的にバイアス電流が流れてしまい、無駄な電力を消費してしまう。
【００６１】
そこで本実施形態では、トランシーバ３０の状態として、完全停止状態、スタンバイ状態（パワーダウン状態）、通常動作状態を用意する。そしてイネーブル信号ＥＮが非アクティブである場合にはトランシーバ３０は完全停止状態になり、ＥＮがアクティブである場合には通常動作状態になる。更に本実施形態では、差動信号の電圧レベルを検出する検出回路を設け、検出回路からの検出信号がアクティブになったことを条件に、スタンバイ状態から通常動作状態に移行する手法を採用している。このような手法を採用すれば、スタンバイ状態においてレシーバ回路３２、３４等に流れる電流をオフ又は低減でき、省電力化を図れる。
【００６２】
以上のような本実施形態の手法を実現できるトランシーバ３０の構成例を図５に示す。なお本実施形態のトランシーバ３０は図５の構成に限定されず、その構成要素の一部を省略したり、その接続形態を変更したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えばクロック用レシーバ回路３４として、差動信号を用いない通常のＣＭＯＳタイプのレシーバ回路を採用してもよい。或いはＰＬＬ回路４２等を省略する構成としてもよい。
【００６３】
図５では、図２の構成に加えて検出回路４６が設けられている。この検出回路４６（ウェイクアップ検出回路）は、比較対象電圧ＶＣＭと基準電圧ＶＲＥＦとを比較し、検出信号ＶＤＥＴを出力する。具体的には、データ転送が通常動作状態に移行したことが検出された場合に、検出信号ＶＤＥＴをアクティブにする。そして検出信号ＶＤＥＴがアクティブになると、レシーバ回路３２、３４は、その動作がイネーブルに設定される。またＰＬＬ回路４２も、その動作がイネーブルに設定される。
【００６４】
小振幅の差動信号の高速インターフェースにおいては、図６に示すように、電圧ＶＣＭを基準に”高／低”という情報を伝送する場合が多い。そこで本実施形態では、差動入力信号のＤＣ電圧レベルが、所与の基準電圧ＶＲＥＦを超えたことを検出する検出回路４６を設けている。そして検出回路４６からの検出信号ＶＤＥＴがアクティブ（ハイレベル）になった場合に、レシーバ回路３２、３４が含むコンパレータ回路や、ＰＬＬ回路４２の動作を開始させるようにする。
【００６５】
具体的には図５では、基準電圧ＶＲＥＦとの比較対象となる電圧として、クロック信号線ＣＫＰ、ＣＫＭの電圧を抵抗素子ＲＴＭ３、ＲＴＭ４により電圧分割することで得られる電圧を用いている。例えばＬＶＤＳなどでは、終端抵抗である抵抗素子ＲＴＭ３、ＲＴＭ４をチップに内蔵している場合がある。この場合には、この抵抗素子ＲＴＭ３、ＲＴＭ４によりＣＫＰ、ＣＫＭの電圧を抵抗分割（１／２）した中間電圧ＶＣＭを、検出回路４６の比較対象電圧として用いる。このようにすれば、検出回路４６へのノイズの影響を低減でき、より正確な検出動作を実現できる。また比較対象電圧の生成に、終端抵抗である抵抗素子ＲＴＭ３、ＲＴＭ４を有効活用できるため、チップの小面積化を図れる。
【００６６】
なお検出回路４６の比較対象電圧は、クロック信号線ＣＫＰ、ＣＫＭの電圧の中間電圧に限定されない。例えばデータ信号線ＤＰ、ＤＭの電圧の中間電圧を用いてもよい。或いは、ＣＫＰ又はＣＫＭの電圧そのものを用いたり、ＤＰ、ＤＭの電圧そのものを用いてもよい。即ち比較対象電圧は、差動データ信号線を構成する第１、第２のデータ信号線ＤＰ、ＤＭの電圧の少なくとも一方、或いは、差動クロック信号線を構成する第１、第２のクロック信号線ＣＫＰ、ＣＫＭの電圧の少なくとも一方に基づき得られる電圧等であればよい。
【００６７】
また図５においてバイアス回路４４は、データ用レシーバ回路３２が含むコンパレータ回路のバイアス電流を制御するためのバイアス電圧ＶＢ１（バイアス電流ＩＲＧ１）と、クロック用レシーバ回路３４が含むコンパレータ回路のバイアス電流を制御するためのバイアス電圧ＶＢ２（ＩＲＧ２）を生成する。また検出回路４６が含む検出用コンパレータ回路のバイアス電流を制御するためのバイアス電圧ＶＢ３（ＩＲＨ１）を生成する。更にバイアス回路４４は、検出回路４６が含む検出用コンパレータ回路が信号レベル検出のために用いる基準電圧ＶＲＥＦを生成する。
【００６８】
次に図７の信号波形図を用いて図５のトランシーバ３０の動作について説明する。図７のＡ１に示すように、システムからのイネーブル信号ＥＮがローレベルである場合には、トランシーバ３０は完全停止（シャットダウン）状態になる。
【００６９】
次に、図７のＡ２に示すように信号ＥＮがハイレベルになると、完全停止状態からスタンバイ状態に移行する。そしてバイアス回路４４がその動作を開始し、バイアス電圧ＶＢ１、ＶＢ２、ＶＢ３、基準電圧ＶＲＥＦが生成されて、レシーバ回路３２、３４、検出回路４６に供給される。
【００７０】
この時、本実施形態では、図５に示すように、データ信号線ＤＰ、ＤＭには、ＤＰ、ＤＭをＶＳＳ（第１の電源）の電圧に設定する第１のプルダウン回路９０が設けられている。またクロック信号線ＣＫＰ、ＣＫＭには、ＣＫＰ、ＣＫＭをＶＳＳの電圧に設定する第２のプルダウン回路９２が設けられている。従って、スタンバイ状態時に、送信側（ホストデバイス）からデータやクロックの差動信号が送られて来ていない場合にも、ＤＰ、ＤＭ、ＣＫＰ、ＣＫＭはローレベル（０Ｖ）にプルダウンされる。従って、ＲＴＭ３、ＲＴＭ４の分割ノードＮＴＭ２での電圧レベルもローレベルになり、検出回路４６からの検出信号ＶＤＥＴもローレベルのままになる。従って、レシーバ回路３２、３４のコンパレータ回路は動作せず、電力の消費が抑えられる。これにより、通常動作状態よりも低消費電力であるスタンバイ状態（パワーダウンモード）が実現される。
【００７１】
なお、プルダウン回路９０、９２の構成は図５の構成に限定されない。例えばシステムからのプルダウン制御信号によりオン・オフするプルダウン用トランジスタを、プルダウン用抵抗素子ＲＰＤ１、ＲＰＤ２、ＲＰＤ３、ＲＰＤ４の各々に直列に設けてもよい。或いは、これらのプルダウン用トランジスタ自体を、プルダウン用抵抗素子ＲＰＤ１〜ＲＰＤ４として機能させてもよい。この場合には、プルダウン用トランジスタのオン抵抗値がプルダウン用抵抗素子の抵抗値になる。
【００７２】
またプルダウン用抵抗素子ＲＰＤ１〜ＲＰＤ４の抵抗値は、終端抵抗素子ＲＴＭ１〜ＲＴＭ４よりも十分に大きな値（例えば１０００Ｋオーム程度）であることが望ましい。またバイアス回路４４が生成する基準電圧ＶＲＥＦは、通常動作状態での中間電圧ＶＣＭよりも低いことが望ましい。例えば通常動作状態でのＶＣＭがＶＣＭ＝１．２Ｖである場合には、プロセスバラツキ等を考慮して、ＶＲＥＦ＝０．５Ｖ程度とすることができる。更に基準電圧ＶＲＥＦは、温度、電源電圧、プロセスのバラツキによる変動が少ない電圧であることが望ましい。
【００７３】
またスタンバイ状態時においては、送信側（ホストデバイス）の出力は、ハイインピーダンス状態であることが望ましい。スタンバイ状態時に送信側の出力がハイインピーダンス状態にならないと、受信側の入力レベル（信号の電圧レベル比較のために使用する電位）が、ローレベルにならず、検出回路４６の検出機能が正常に動作しないおそれがあるからである。
【００７４】
このような送信側の出力のハイインピーダンス状態を実現するトランスミッタ回路９４の構成例を図８に示す。このトランスミッタ回路９４は、入力デジタル信号ＤＩＮ、ＤＩＮの反転信号ＤＩＮＸがそのゲートに入力されるＰ型（広義には第２導電型）のトランジスタＴＲＣ１、ＴＲＣ２と、ＴＲＣ１、ＴＲＣ２に直列に設けられ、ＤＩＮ、ＤＩＮＸがそのゲートに入力されるＮ型（広義には第１導電型）のトランジスタＴＲＣ３、ＴＲＣ４を含む。また送信側に設けられたバイアス回路９６からのバイアス電圧ＰＢがそのゲートに入力され、バイアス電流源となるトランジスタＴＲＣ５を含む。また送信側のイネーブル信号ＥＮＨとその反転信号ＥＮＸＨによりオン・オフ制御されるトランジスタＴＲＣ６、ＴＲＣ７と、抵抗素子ＲＣ１を含む。そしてこのトランスミッタ回路９４では、送信側のシステムからのイネーブル信号ＥＮＨがローレベルである場合に、トランジスタＴＲＣ６、ＴＲＣ７が共にオフになるため、データ信号線ＤＰ、ＤＭがハイインピーダンス状態に設定される。なおクロック用のトランスミッタ回路についても図８と同様の構成により実現できる。
【００７５】
図７のＡ３に示すように、クロック信号線ＣＫＰ、ＣＫＭの電圧が上昇し、その中間電圧である比較対象電圧ＶＣＭが基準電圧ＶＲＥＦを超えると、Ａ４に示すように検出信号ＶＤＥＴがハイレベルになる。するとレシーバ回路３２、３４の動作がイネーブルにされ、これらの回路によるデータ、クロックの受信動作が開始する。これにより、スタンバイ状態から通常動作状態に移行することになる。
【００７６】
そしてその後、図７のＡ５に示すように、クロック信号線ＣＫＰ、ＣＫＭの電圧が下降し、その中間電圧である比較対象電圧ＶＣＭが基準電圧ＶＲＥＦよりも小さくなると、Ａ６に示すように検出信号ＶＤＥＴがローレベルになる。するとレシーバ回路３２、３４の動作が停止する。これにより、通常状態からスタンバイ状態に移行することになる。
【００７７】
このように本実施形態では、完全停止状態と通常動作状態の間にスタンバイ状態を設定しているため、トランシーバ３０の効率的な消費電力化を実現できる。
【００７８】
なお図９に、レシーバ回路３２（３４）の詳細な構成例を示す。このレシーバ回路３２は、コンパレータ回路８０、８２-1、８２-2、８４を含む。そしてコンパレータ回路８０は、負荷用の抵抗素子ＲＢ１、ＲＢ２と、ＤＰ、ＤＭがそのゲートに入力される差動対トランジスタＴＲＢ１、ＴＲＢ２と、バイアス電流源となるトランジスタＴＲＢ３を含む。コンパレータ回路８２-1は、トランジスタＴＲＢ４、ＴＲＢ５と、コンパレータ回路８０の出力（正転出力、反転出力）がそのゲートに入力される差動対トランジスタＴＲＢ６、ＴＲＢ７と、バイアス電流源となるトランジスタＴＲＢ８を含む。コンパレータ回路８２-2は、トランジスタＴＲＢ９、ＴＲＢ１０と、コンパレータ回路８０の出力がそのゲートに入力される差動対トランジスタＴＲＢ１１、ＴＲＢ１２と、バイアス電流源となるトランジスタＴＲＢ１３を含む。コンパレータ回路８４は、トランジスタＴＲＢ１４、ＴＲＢ１５と、コンパレータ回路８２-1、８２-2の出力がそのゲートに入力される差動対トランジスタＴＲＢ１６、ＴＲＢ１７と、バイアス電流源となるトランジスタＴＲＢ１８を含む。更にレシーバ回路３２は、イネーブル制御用のトランジスタＴＲＢ２１、ＴＲＢ２２を含む。
【００７９】
図９において、検出回路４６からの検出信号ＶＤＥＴがローレベルである場合には、トランジスタＴＲＢ２１がオンになり、ノードＮＢ１がローレベルになる。すると、各コンパレータ回路８０、８２-1、８２-2、８４のバイアス電流源であるトランジスタＴＲＢ３、ＴＲＢ８、ＴＲＢ１３、ＴＲＢ１８がオフになり、各コンパレータ回路８０、８２-1、８２-2、８４にバイアス電流が流れなくなる。また検出信号ＶＤＥＴがローレベルになるとトランジスタＴＲＢ２２がオンになり、ノードＮＢ２がハイレベルになり、ＳＤＡＴＡがローレベルに固定される。以上により、コンパレータ回路８０、８２-1、８２-2、８４の電力消費がほぼ零に抑えられ、図７に示すスタンバイ状態が実現される。
【００８０】
一方、検出信号ＶＤＥＴがハイレベルになると、トランジスタＴＲＢ２１、ＴＲＢ２２がオフになる。これにより、トランジスタＴＲＢ３、ＴＲＢ８、ＴＲＢ１３、ＴＲＢ１８がバイアス電流として正常に機能するようになり、スタンバイ状態から通常動作状態に移行する。
【００８１】
４．誤動作防止
図５の回路では、検出回路４６からの検出信号ＶＤＥＴがアクティブ（ハイレベル）になると、レシーバ回路３２、３４にバイアス電流が流れ、動作が開始する。ところが、レシーバ回路３２、３４の動作開始時に、この動作開始に起因するノイズが、バイアス電圧ＶＢ１、ＶＢ２の信号線を介してバイアス回路４４に伝達され、検出回路４６等が誤動作してしまう事態が生じることが判明した。
【００８２】
このような事態を防止するために本実施形態では、バイアス回路４４に誤動作防止回路を設けている。図１０に本実施形態のバイアス回路４４、検出回路４６の構成例を示す。なお本実施形態のバイアス回路４４、検出回路４６は図１０の構成に限定されず、その構成要素の一部を省略したり、その接続形態を変更したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００８３】
バイアス回路４４は基準電流生成回路１００、基準電圧生成回路１１０、誤動作防止回路１２０、バイアス電圧生成回路１３０を含む。
【００８４】
基準電流生成回路１００は、バイアス電圧や基準電圧の生成のための基準電流ＩＲＥＦを生成する。この基準電流生成回路１００は、トランジスタＴＲＤ１、ＴＲＤ２、ＴＲＤ３、ＴＲＤ４、ＴＲＤ５と、抵抗素子ＲＤ１と、バイポーラトランジスタＱ１、Ｑ２を含む。トランジスタＴＲＤ１のゲート、ＴＲＤ２のゲート及びドレイン、ＴＲＤ５のドレインには、基準電流生成回路１００の出力ノードＮＤ２が接続されている。またトランジスタＴＲＤ１のドレイン、ＴＲＤ３のゲート及びドレイン、ＴＲＤ４のゲートには、ノードＮＤ１が接続されている。またバイポーラトランジスタＱ１は、トランジスタＴＲＤ１及びＴＲＤ３に直列に接続され、バイポーラトランジスタＱ２及び抵抗素子ＲＤ１は、トランジスタＴＲＤ２及びＴＲＤ４に直列に接続される。
【００８５】
そして図１５の基準電流生成回路１００では、バイポーラトランジスタＱ１、Ｑ２の面積比を１：Ｍとした場合に、基準電流ＩＲＥＦとして、ＶＴ／Ｒ＊Ｉｎ（Ｍ）に比例した電流を生成できる。ここでＶＴは熱電圧（＝ｋＴ／ｑ）であり、Ｒは抵抗素子ＲＤ１の抵抗値である。この基準電流生成回路１００によれば、温度依存、電源電圧依存が少ない基準電流ＩＲＥＦを生成でき、基準電圧生成回路１１０で生成される基準電圧ＶＲＥＦや、バイアス電圧（バイアス電流）ＶＢ１、ＶＢ２、ＶＢ３を最適化できる。
【００８６】
またシステムからのイネーブル信号ＥＮがローレベルである場合には、トランジスタＴＲＤ５がオンになり、出力ノードＮＤ２がＶＤＤの電圧に設定される。これにより、基準電流生成回路１００に流れる電流をオフにして、基準電流生成回路１００の動作を停止できる。
【００８７】
なお図１０の基準電流生成回路１００では、バイポーラトランジスタＱ１、Ｑ２を利用するバンドギャップタイプのものを使用しているが、トランジスタのしきい値電圧差を利用するタイプのものを使用することも可能である。
【００８８】
基準電圧生成回路１１０は、基準電流生成回路１００で生成された基準電流ＩＲＥＦに応じた基準電圧ＶＲＥＦを生成する。具体的には基準電流ＩＲＥＦに応じた電流ＩＲＥ１を抵抗素子ＲＥ１、ＲＥ２に流すことで基準電圧ＶＲＥＦを生成する。この基準電圧生成回路１１０は、基準電流生成回路１００の出力ノードＮＤ２がそのゲートに接続されるトランジスタＴＲＥ１と、ＴＲＥ１に直列に接続される抵抗素子ＲＥ１、ＲＥ２を含む。ここで、ＴＲＤ２とＴＲＥ１のトランジスタサイズを同じに設定すればＩＲＥＦ＝ＩＲＥ１になる。
【００８９】
誤動作防止回路１２０は、基準電流生成回路１００の出力ノードＮＤ２とバイアス電圧生成回路１３０の入力ノードＮＧ３との間に設けられる。そして入力ノードＮＧ３から出力ノードＮＤ２へのノイズの伝達を防止して、検出回路４６等の誤動作を防止する。
【００９０】
この誤動作防止回路１２０は、トランジスタＴＲＦ５、ＴＲＦ６により構成されるカレントミラー回路を含む。このトランジスタＴＲＦ５のゲート及びドレインとＴＲＦ６のゲートには、ノードＮＦ１が接続され、ＴＲＦ６のドレインにはバイアス電圧生成回路１３０の入力ノードＮＧ３が接続される。
【００９１】
また誤動作防止回路１２０は、基準電流生成回路１００の出力ノードＮＤ２がそのゲートに接続される第１のトランジスタＴＲＦ１と、バイアス電圧生成回路１３０の入力ノードＮＧ３にそのゲート及びドレインが接続される第２のトランジスタＴＲＦ２を含む。そしてＴＲＦ５、ＴＲＦ６により構成されるカレントミラー回路は、トランジスタＴＲＦ１のソース、ドレイン間に流れる電流ＩＲＦ１をコピーし、コピーされた電流ＩＲＦ２をトランジスタＴＲＦ２のソース、ドレイン間に流す。
【００９２】
また誤動作防止回路１２０は、検出回路４６からの検出信号ＶＤＥＴが非アクティブ（ローレベル）である場合にオンになり、トランジスタＴＲＦ１のドレインであるノードＮＦ１をＶＳＳ（第１の電源）の電圧に設定する第３のトランジスタＴＲＦ３を含む。このようにノードＮＦ１をＶＳＳの電圧に設定することで、誤動作防止回路１２０に流れる電流ＩＲＦ１、ＩＲＦ２をオフにして、誤動作防止回路１２０の動作を停止できる。また誤動作防止回路１２０は、検出信号ＶＤＥＴが非アクティブである場合にオンになり、バイアス電圧生成回路１３０の入力ノードＮＧ３をＶＤＤ（第２の電源）の電圧に設定（固定）する第４のトランジスタＴＲＦ４を含む。このように入力ノードＮＧ３をＶＤＤの電圧に設定することで、バイアス回路１３０のトランジスタＴＲＧ１、ＴＲＧ２をオフにできる。
【００９３】
バイアス電圧生成回路１３０は、基準電流生成回路１００で生成された基準電流ＩＲＥＦに応じたバイアス電圧ＶＢ１、ＶＢ２を生成する。このバイアス電圧生成回路１３０は、入力ノードＮＧ３がそのゲートに接続されるトランジスタＴＲＧ１、ＴＲＧ２を含む。またトランジスタＴＲＧ１、ＴＲＧ２に直列に接続されるトランジスタＴＲＧ３、ＴＲＧ４を含む。そしてＴＲＧ３、ＴＲＧ４のドレイン及びゲートは、各々、ノードＮＧ１、ＮＧ２に接続されている。バイアス電圧生成回路１３０は、基準電流生成回路１００で生成される基準電流ＩＲＥＦに応じた電流ＩＲＧ１、ＩＲＧ２をトランジスタＴＲＧ３、ＴＲＧ４に流すことで、ノードＮＧ１、ＮＧ２にバイアス電圧ＶＢ１、ＶＢ２を生成することになる。
【００９４】
検出回路４６は、検出用のコンパレータ回路４７を含む。そして検出用コンパレータ回路４７は、比較対象電圧ＶＣＭ、基準電圧ＶＲＥＦがそのゲートに入力される差動対トランジスタＴＲＨ１、ＴＲＨ２を有する差動部を含む。この差動部は、差動対トランジスタＴＲＨ１、ＴＲＨ２に直列に接続されるトランジスタＴＲＨ３、ＴＲＨ４と、バイアス電流源となるトランジスタＴＲＨ５を含む。
【００９５】
また検出用コンパレータ回路４７は、差動部の出力ノードＮＨ２がそのゲートに接続される出力用トランジスタＴＲＨ７を有する出力部を含む。この出力部は、基準電流生成回路１００の出力ノードＮＤ２がそのゲートに接続されるトランジスタＴＲＨ６を含む。トランジスタＴＲＨ５、ＴＲＨ６のゲートに、基準電流生成回路１００の出力ノードＮＤ２を接続することで、基準電流ＩＲＥＦに対応したバイアス電流ＩＲＨ１、ＩＲＨ２が検出用コンパレータ回路４７に流れるようになる。
【００９６】
検出用コンパレータ回路４７は、差動部の出力ノードＮＨ２にその一端が接続され、検出用コンパレータ回路４７の応答速度を低下させて検出回路４６の誤動作を防止する誤動作防止用キャパシタＣＨ１を含む。この誤動作防止用キャパシタＣＨ１の他端には電源ＶＳＳが接続されている。
【００９７】
検出回路４６は、検出用コンパレータ回路４７の出力が入力されるヒステリシス付きのバッファ回路（インバータ回路）４８を含む。このヒステリシス機能付きのバッファ回路４８は、しきい値電圧についてヒステリシス特性を有する。また検出回路４６は、システムからのイネーブル信号ＥＮが非アクティブ（ローレベル）である場合にオンになり、ノードＮＨ２、ＮＨ３を、各々、ＶＳＳ、ＶＤＤの電圧に設定（固定）するトランジスタＴＲＨ８、ＴＲＨ９を含む。
【００９８】
次に図１０の回路の動作について図７を用いて説明する。図７のＡ１に示すようにシステムからのイネーブル信号ＥＮがローレベルである場合には、トランジスタＴＲＤ５がオンになり、出力ノードＮＤ２がＶＤＤの電圧に設定される。また検出信号ＶＤＥＴもローレベルになる。従って基準電流生成回路１００、基準電圧生成回路１１０、誤動作防止回路１２０、バイアス電圧生成回路１３０、レシーバ回路３２、３４、検出回路４６の動作は停止し、完全停止状態になる。
【００９９】
次に図７のＡ２に示すように信号ＥＮがハイレベルになると、トランジスタＴＲＤ５がオフになる。これにより、基準電流生成回路１００、基準電圧生成回路１１０が動作を開始し、基準電流ＩＲＥＦ、基準電圧ＶＲＥＦの生成が開始され、トランシーバ３０はスタンバイ状態になる。この時、基準電圧ＶＲＥＦの方が比較対象電圧ＶＣＭよりも大きいため、差動部の出力ノードＮＨ２はローレベルになり、検出信号ＶＤＥＴもローレベルになる。従って誤動作防止回路１２０のトランジスタＴＲＦ３はオンになり、誤動作防止回路１２０に流れる電流ＩＲＦ１、ＩＲＦ２がオフにされ、無駄な電力の消費が抑えられる。またトランジスタＴＲＦ４がオンになり、入力ノードＮＧ３がＶＤＤの電圧に設定される。従ってバイアス電圧生成回路１３０からのバイアス電圧ＶＢ１、ＶＢ２はＶＳＳの電圧のままになり、レシーバ回路３２、３４の動作は停止したままになる。
【０１００】
ここで、図１０では、差動部の出力ノードＮＨ２には、検出用コンパレータ回路４７の応答速度を故意に低下させるための誤動作防止用キャパシタＣＨ１が設けられている。従って比較対象電圧ＶＣＭに重畳するノイズの微少変動により、出力ノードＮＨ２、検出信号ＶＤＥＴが瞬間的にハイレベルになってレシーバ回路３２、３４の動作が開始してしまうというような事態を防止できる。
【０１０１】
次に図７のＡ３に示すようにＣＫＰ、ＣＫＭの電圧が上昇し、比較対象電圧ＶＣＭが基準電圧ＶＲＥＦを超えると、差動部の出力ノードＮＨ２がハイレベルになり、Ａ４に示すように検出信号ＶＤＥＴがハイレベルになる。従って誤動作防止回路１２０のトランジスタＴＲＦ３、ＴＲＦ４はオフになり、誤動作防止回路１２０の動作が開始する。そしてトランジスタＴＲＦ５、ＴＲＦ６のミラー回路による電流のミラー動作が行われ、基準電流ＩＲＥＦに応じた電流ＩＲＧ１、ＩＲＧ２がバイアス電圧生成回路１３０に流れるようになる。これにより、出力ノードＮＧ１、ＮＧ２に適正なバイアス電圧ＶＢ１、ＶＢ２が生成され、図９のレシーバ回路の動作が開始する。
【０１０２】
そしてこのレシーバ回路の動作開始に起因するノイズが、ノードＮＧ１、ＮＧ２を介してノードＮＧ３に伝達された場合にも、このノイズは誤動作防止回路１２０により遮断される。従ってこのノイズが基準電流生成回路１００や基準電圧生成回路１１０に伝達されないようになり、検出回路４６の誤動作が防止される。
【０１０３】
例えば図１１に本実施形態の比較例を示す。この比較例では図１０とは異なり誤動作防止回路１２０が設けられておらず、基準電流生成回路１００の出力ノードＮＤ２がバイアス電圧生成回路１３０の入力ノードＮＧ３に直接接続されている。従って、検出信号ＶＤＥＴがハイレベルになりレシーバ回路３２、３４の動作が開始すると、この動作開始に起因するノイズが、出力ノードＮＧ１、ＮＧ２を介して基準電流生成回路１００の出力ノードＮＤ２に伝達してしまう。この結果、基準電流ＩＲＥＦが変動し、ＩＲＥＦに基づき生成される基準電圧ＶＲＥＦも変動してしまう。更に検出回路４６に流れるバイアス電流ＩＲＨ１、ＩＲＨ２も変動してしまう。従って、例えば基準電圧ＶＲＥＦの方が比較対象電圧ＶＣＭよりも瞬間的に大きくなってしまう事態が生じ、検出回路４６が誤動作するおそれがある。そして検出回路４６が誤動作すると、レシーバ回路３２、３４の動作が停止するなどの事態が生じ、トランシーバ３０全体がノイズの影響で通常動作しなくなってしまうおそれがある。
【０１０４】
これに対して図１０の本実施形態では誤動作防止回路１２０が設けられているため、入力ノードＮＧ３から出力ノードＮＤ２へのノイズの伝達が防止される。従って検出回路４６の誤動作を防止でき、トランシーバ３０全体がノイズの影響で通常動作しなくなる事態が防止される。また誤動作防止回路１２０は、トランジスタＴＲＦ５、ＴＲＦ６により構成されるミラー回路を含むため、バイアス電圧生成回路１３０には、基準電流ＩＲＥＦに対応した電流ＩＲＧ１、ＩＲＧ２を適正に流すことができる。従って、誤動作防止回路１２０を設けたとしても、トランシーバ３０の通常動作に及ぼす悪影響については最小限に抑えることができる。
【０１０５】
また本実施形態では、検出用コンパレータ回路４７の応答速度を故意に低下させる誤動作防止用キャパシタＣＨ１を設けている。従ってノイズ等により比較対象電圧ＶＣＭが変動した場合にも、検出信号ＶＤＥＴの電圧レベルが不必要に変動する事態を防止でき、安定した検出動作を実現できる。
【０１０６】
更に本実施形態では、検出用コンパレータ回路４７の出力に、ヒステリシス機能付きのバッファ回路４８を設けている。従って、比較対象電圧ＶＣＭの電圧変動が十分に安定してから、検出信号ＶＤＥＴがハイレベルになるようになり、安定した検出動作を実現できる。また、ヒステリシス機能付きのバッファ回路４８を設ければ、外部ノイズにより検出信号ＶＤＥＴが不必要に変動してしまう事態も防止でき、誤動作防止用キャパシタＣＨ１と同等の機能を実現できる。
【０１０７】
図１２（Ａ）に、ヒステリシス機能付きのバッファ回路４８の構成例を示す。このバッファ回路４８は、そのゲートに入力信号ＩＮが入力され、ＶＤＤ、ＶＳＳ間に直列接続されるトランジスタＴＲＩ１、ＴＲＩ２、ＴＲＩ３とトランジスタＴＲＩ４、ＴＲＩ５、ＴＲＩ６を含む。またノードＮＩ１の信号とＡＮＤ回路１４２の出力信号ＯＵＴ２が入力されるＡＮＤ回路１４０と、ノードＮＩ２の反転信号とＡＮＤ回路１４０の出力信号ＯＵＴ１が入力されるＡＮＤ回路１４２を含む。このバッファ回路４８では、そのしきい値電圧に図１２（Ｂ）に示すようなヒステリシス特性を持たせることができる。具体的には入力信号ＩＮがローレベル（第１のレベル）からハイレベル（第２のレベル）に変化する時のしきい値電圧ＶＴＨ２を、入力信号ＩＮがハイレベルからローレベルに変化する時のしきい値電圧ＶＨＴ１よりも大きくできる。従って、比較対象電圧ＶＣＭが変動して図１０のノードＮＨ３の電圧（ＩＮ）が変動した場合にも、検出信号ＶＤＥＴ（ＯＵＴ２）は不必要に変動しないようになり、安定した検出動作を実現できる。
【０１０８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電源、第２の電源、第１導電型、第２導電型等）と共に記載された用語（ＶＳＳ、ＶＤＤ、Ｎ型、Ｐ型等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【０１０９】
またバイアス回路、誤動作防止回路、検出回路、トランシーバ、表示ドライバ、電子機器の構成や動作も、本実施形態で説明した構成や動作に限定されない。例えば図１０とは異なる構成のミラー回路を誤動作防止回路に設けたり、ミラー回路の個数を増やしたり、第１、第２のトランジスタの接続関係を変更したり、第３、第４のトランジスタの構成を省略するなどの変形実施も可能である。また図１０のバイアス回路の回路要素の一部を省略したり、各回路要素の構成を変更するなどの変形実施も可能である。またシリアルバスでのシリアル転送手法等も本実施形態で説明した手法に限定されず、例えばＰＬＬ回路を設けない構成としたり、クロック用レシーバ回路として差動信号を利用しないタイプの回路を用いてもよい。
【図面の簡単な説明】
【０１１０】
【図１】表示ドライバ、電子機器の構成例。
【図２】トランシーバの構成例。
【図３】図３（Ａ）（Ｂ）はトランシーバの動作説明図。
【図４】レシーバ回路の構成例。
【図５】本実施形態のトランシーバの構成例。
【図６】検出動作の説明図。
【図７】本実施形態の動作を説明する信号波形図。
【図８】トランスミッタ回路の構成例。
【図９】レシーバ回路の詳細な構成例。
【図１０】バイアス回路、検出回路の構成例。
【図１１】比較例の構成例。
【図１２】図１２（Ａ）（Ｂ）はヒステリシス機能付きのバッファ回路の構成例及び動作説明図。
【符号の説明】
【０１１１】
５  ホストデバイス、６  表示パネル、１０  表示ドライバ、
２０  シリアルインターフェース回路、３０  トランシーバ、
３２  データ用レシーバ回路、３４  クロック用レシーバ回路、
４０  シリアル／パラレル変換回路、４２  ＰＬＬ回路、４４  バイアス回路、
４６  検出回路、４７  検出用コンパレータ回路、
４８  ヒステリシス機能付きのバッファ回路、５０  リンクコントローラ、
６０  ドライバインターフェース回路、７０  ドライバ回路、
８０、８２、８４  コンパレータ回路、８６  インバータ回路、
９０、９２  プルダウン回路、９４  トランスミッタ回路、９６  バイアス回路、
１００  基準電流生成回路、１１０  基準電圧生成回路、１２０  誤動作防止回路、
１３０  バイアス電圧生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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