(57)【要約】【課題】ＰＣＩ−Ｘバスシステムにおけるホットプラグの制御を簡易なハードウェア構成で効率よく行うことができるＰＣＩ−Ｘホットプラグ制御装置を提供する。【解決手段】ＰＣＩ−Ｘホットプラグ制御装置は、ＰＣＩ−Ｘバスシステムにおけるホットプラグ制御に必要な制御信号の中の高速制御信号を処理するチップであって、専用設計され、ＰＣＩ−Ｘスロット９に対して第２ＨＰＣ８（第２の半導体チップ８）を介することなく高速制御信号を供給する第１ＨＰＣ７を備えるサウスブリッジ５（第１の半導体チップ５）と、前記制御信号の中の低速制御信号を処理するチップであって、フィールドプログラマブルであり、ＰＣＩ−Ｘスロット９に対してサウスブリッジ５を介することなく低速制御信号を供給する第２ＨＰＣ８とからなる。【選択図】図１
2006011775.tif 000002
【特許請求の範囲】
【請求項１】
ＰＣＩ−Ｘバスシステムにおけるホットプラグ制御に必要な制御信号の中の高速制御信号を処理するチップであって、専用設計され、ＰＣＩ−Ｘスロットに対して第２の半導体チップを介することなく前記高速制御信号を供給する第１の半導体チップと、
前記ＰＣＩ−Ｘバスシステムにおけるホットプラグ制御に必要な制御信号の中の低速制御信号を処理するチップであって、フィールドプログラマブルであり、ＰＣＩ−Ｘスロットに対して前記第１の半導体チップを介することなく前記低速制御信号を供給する第２の半導体チップとからなる
ことを特徴とするＰＣＩ−Ｘホットプラグ制御装置。
【請求項２】
前記第１の半導体チップはＡＳＩＣからなり、前記第２の半導体チップはＦＰＧＡ又はＣＰＬＤからなる
ことを特徴とする請求項１に記載のＰＣＩ−Ｘホットプラグ制御装置。
【請求項３】
前記高速制御信号は、REQ64 信号、DEVSEL信号、STOP信号、TRDY信号、SLOT＿RESET 信号であり、
前記低速制御信号は、green 用のLED 制御信号、amber 用のLED 制御信号、DETECT信号、ＰＣＩ−Ｘカード種別識別用のPCIXCAP 信号、ＰＣＩ−Ｘカード種別識別用のPRSNT 信号、ＰＣＩ−Ｘカード種別識別用のM66EN 信号、電源制御用のPOW ＿FAULT 信号、電源制御用のPOW ＿GOOD信号、電源制御用のPOW ＿ON信号、REQ64/DEVSEL/STOP/TRDY等を含むＰＣＩ−Ｘバスの制御用のBUS ＿ON信号である
ことを特徴とする請求項１に記載のＰＣＩ−Ｘホットプラグ制御装置。
【請求項４】
前記第２の半導体チップにおいて前記低速制御信号を形成するための所定の信号は、前記第１の半導体チップから供給される
ことを特徴とする請求項１に記載のＰＣＩ−Ｘホットプラグ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＣＩ−Ｘホットプラグ制御装置に関し、特に、ＰＣＩ−Ｘバスシステムにおけるホットプラグの制御を簡易なハードウェア構成で効率よく行うことができるＰＣＩ−Ｘホットプラグ制御装置に関する。
【背景技術】
【０００２】
ＰＣＩ（Peripheral Component Interconnect ）バスシステムにおいて、活性状態（コンピュータの電源ＯＮ状態）でＰＣＩカードを抜き差しする仕様として、ＰＣＩホットプラグ（Hot Plug）規格がある。この規格に従ってＰＣＩホットプラグを実現するためには、ホットプラグに対応するカードスロット毎に、電源制御インタフェース、ＬＥＤ制御、ＤＥＴＥＣＴ検出、ＰＣＩバス制御など、ホットプラグ制御に必要な専用の制御信号が必要になる。
【０００３】
ＰＣＩバスシステムでホットプラグをサポートする場合、例えば、ＰＣＩバスを制御するブリッジ（サウスブリッジ）チップに、ホットプラグ制御を実現する機能を何らかの形で追加する必要がある。そこで、例えば、ＰＣＩバスのホットプラグを制御する回路（ホットプラグ制御回路又はホットプラグコントローラ）を、ワンチップのＡＳＩＣ（Application Specific Integrated Circuit ）又はＦＰＧＡ（Field Programmable Gate Array ）で構成するか、又は、ボード上に設けたハイブリッド回路で構成している（例えば、特許文献１参照）。従って、ホットプラグ制御回路はブリッジチップから完全に分離されて必要な制御信号を処理するようにし、ＰＣＩスロットがブリッジチップに外付けされた外付けチップと全ての制御信号のインタフェースをとるようにしている。
【特許文献１】特開平１１−１８４５７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＰＣＩバスシステムをホットプラグ対応にするためには、各ＰＣＩスロット毎に、電源制御インタフェース、ＬＥＤ制御、ＤＥＴＥＣＴ検出、ＰＣＩバス制御など約１３本のホットプラグに関わる専用の制御インタフェース信号が必要になる。このため、一例として１個のブリッジチップで６スロット分のホットプラグスロットを制御する場合、ブリッジチップに７８（＝１３×６）本の信号線を追加する必要が有る。
【０００５】
一般に、ＡＳＩＣは、ゲート数と共に、ユーザ使用のピン数が増えればそのコストが高くなる。このため、ブリッジ（サウスブリッジ）チップに７８ピンも追加すれば、もともと大規模なＡＳＩＣＬＳＩであるブリッジチップの製造コストが更に増大してしまう。そこで、前述のように、外付けチップをブリッジチップとは別に用意して、これにＰＣＩホットプラグ制御回路を搭載することが考えられる。しかし、外付けチップを使用する場合であっても、同様にピン数が多いことに変わりはない。このため、出荷数が多く開発費に余裕がある場合には外付けチップをＡＳＩＣとし、出荷数が少なく開発費に余裕がない場合には外付けチップをＦＰＧＡとしていた。
【０００６】
ところで、ＰＣＩバスの性能向上を図ったＰＣＩ−Ｘバスが提案されている。ＰＣＩ−Ｘバスは、３２ビットバスであるＰＣＩバスとの互換性を維持しながら、ビット幅を６４ビットに拡張し、高速化を図っている。そこで、ＰＣＩ−Ｘバスに対応したホットプラグシステムを実現する必要がある。
【０００７】
しかし、この場合、バス幅の拡張によりただでさえピン数が増加しているので、ＰＣＩ−Ｘホットプラグをサポートすることには大きな問題がある。即ち、ＰＣＩ−Ｘバスを制御するブリッジチップにＰＣＩ−Ｘホットプラグ制御機能を備えると、そのピン数が膨大になり、到底現実的とは言えない。そこで、ブリッジチップとは別の外付けチップにＰＣＩ−Ｘホットプラグ制御機能を搭載することが望ましい。しかし、その一方で、ホットプラグに対応するために必要となる制御信号の全てを外付けチップにサポートさせるとすると、高速に処理又は送受信すべき信号の処理等が必要なタイミングよりも遅くなってしまい、また、外付けチップのピン数が多くなり過ぎると言う問題がある。なお、このような高速に処理等すべき信号の処理等のタイミングについての問題は、従来のＰＣＩバスシステムにおいては存在しなかった問題である。
【０００８】
本発明は、ＰＣＩ−Ｘバスシステムにおけるホットプラグの制御を簡易なハードウェア構成で効率よく行うことができるＰＣＩ−Ｘホットプラグ制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のＰＣＩ−Ｘホットプラグ制御装置は、ＰＣＩ−Ｘバスシステムにおけるホットプラグ制御に必要な制御信号の中の高速制御信号を処理するチップであって、専用設計され、ＰＣＩ−Ｘスロットに対して第２の半導体チップを介することなく前記高速制御信号を供給する第１の半導体チップと、前記ＰＣＩ−Ｘバスシステムにおけるホットプラグ制御に必要な制御信号の中の低速制御信号を処理するチップであって、フィールドプログラマブルであり、ＰＣＩ−Ｘスロットに対して前記第１の半導体チップを介することなく前記低速制御信号を供給する第２の半導体チップとからなる。
【発明の効果】
【００１０】
本発明によれば、ＰＣＩ−Ｘバスシステムにおけるホットプラグ制御に必要な制御信号を高速制御信号と低速制御信号とに分け、各々を処理する第１の半導体チップと第２の半導体チップとＰＣＩ−Ｘホットプラグ制御装置を構成し、かつ、第１の半導体チップとして専用設計されたもの（ＬＳＩ）を用い第２の半導体チップとしてフィールドプログラマブルなもの（ＬＳＩ）を用いる。従って、ホットプラグ制御信号は第１及び第２の半導体チップで分担して処理（又は送受信）され、ＰＣＩ−Ｘスロットは、高速制御信号については第１の半導体チップとインタフェースをとり、低速制御信号については第２の半導体チップとインタフェースをとる。これにより、一部の制御信号に対する高速処理の要求を満たし、かつ、できるだけ専用設計への負担を回避しつつ、ホットプラグをサポートするためのハードウェア構成を簡易なものとすることができ、また、ＰＣＩ−Ｘバスの規格の変更にも容易に対応することができる。例えば、当該変更部分が高速制御信号である場合、これを搭載する第１の半導体チップの側のみを設計変更すれば当該変更に対応することができ、また、第１の半導体チップのピン数に余裕があるのでピン数の増加にも対応することができる。更に、例えば第１の半導体チップとして専用設計されたもの、例えばＡＳＩＣを使用し、第２の半導体チップとしてフィールドプログラマブルなもの、例えばＦＰＧＡを使用すれば、ＰＣＩ−Ｘホットプラグに対応するために必要となる信号ピンを、ＡＳＩＣとＦＰＧＡに分配することができるので、ＡＳＩＣのピン数の追加を少なくしてそのコストを抑えることができる。また、ＦＰＧＡは比較的多ピンでも低速度のＩ／Ｏを使用できるものであれば低価格なため、ＡＳＩＣの他に第２の半導体チップとしてＦＰＧＡ（又はＣＰＬＤ：Complex Programmable Logic Device ）を使用しても、ＡＳＩＣのピンの増加に比較すればコストを低くすることができる。従って、以上から、ＰＣＩ−Ｘ対応のホットプラグ制御システム又は装置を、高速性を満たしつつ、簡易な構成により全体として低コストで実現することができる。
【発明を実施するための最良の形態】
【００１１】
図１は、ＰＣＩ−Ｘホットプラグシステム構成図であり、本発明のＰＣＩ−Ｘホットプラグ制御装置を備えるコンピュータシステム、例えばパーソナルコンピュータの構成を示す。このコンピュータシステムは、ＣＰＵ（中央演算処理装置）１、ＶＣ（ビデオコントローラ）２、ＭＥＭ（メモリ）３、ノースブリッジ（ホストブリッジ）４、サウスブリッジ５、本発明のＰＣＩ−Ｘホットプラグ制御装置であるＨＰＣ（ホットプラグコントローラ）６、複数のＰＣＩ−Ｘスロット９を備える。各々のＰＣＩ−Ｘスロット９には、図示しないが、ビデオカードやＳＣＳＩカード等の種々のＰＣＩ−Ｘカードが挿入される。
【００１２】
ノースブリッジ（又は、ノースブリッジチップ）４は、例えばマザーボード（図示せず）上の１個の半導体チップ（ＬＳＩチップ：大規模集積回路チップ）として構成され、プロセッサからなるＣＰＵ１とＰＣＩ−Ｘバス（ＰＣＩ−Ｘスロット９）とを接続するシステムコントローラである。ノースブリッジ４には、例えばＶＣ２、ＭＥＭ３等が接続される。
【００１３】
サウスブリッジ（又は、サウスブリッジチップ）５は、例えばマザーボード（図示せず）上の１個の半導体チップとして構成され、ＰＣＩ−Ｘバスとを接続するシステムコントローラである。サウスブリッジ５には、ＰＣＩ−ＸバスシステムのためのＰＣＩ−Ｘスロット９等が接続される。ＰＣＩ−Ｘスロット９には、前述のように、ＰＣＩ−Ｘカードが挿入される。ＰＣＩ−Ｘバスは、周知のように、６４ビットのバスであり、クロック周波数は最速１３３ＭＨｚであり、データ転送速度は最大１Ｇバイト／秒である。
【００１４】
このＰＣＩ−Ｘバスシステムにおいてホットプラグを実現するために、本発明においては、ＰＣＩ−Ｘホットプラグ制御装置であるＨＰＣ６が設けられる。ＨＰＣ６は、第１ＨＰＣ７と、第１ＨＰＣ７とは別に設けられた第２ＨＰＣ８とから構成される。即ち、ＨＰＣ６は、ＰＣＩ−Ｘホットプラグに対応するために必要となる制御信号を高速制御信号及び低速制御信号に分け、各々、第１ＨＰＣ７及び第２ＨＰＣ８において処理（又は送受信）する。高速制御信号は、処理又は送受信が高速でなければならない（高速制御が必要な信号）信号である。低速制御信号は、処理又は送受信が低速で何ら問題のない（高速制御が不必要な信号又は低速制御で良い）信号である。
【００１５】
第１ＨＰＣ７は、図１に示すように、サウスブリッジ５に設けられる（内蔵される) 。サウスブリッジ５は、例えばＤＭＡＣ（ＤＭＡコントローラ）等を内蔵する場合もある。第２ＨＰＣ８は、サウスブリッジ５とは別に設けられた半導体チップに設けられる。従って、ＨＰＣ６は、第１ＨＰＣ７の設けられたサウスブリッジ５（第１の半導体チップ５）と、第２ＨＰＣ８である第２の半導体チップ８とから構成される。以上から判るように、ＨＰＣ６は、ＰＣＩ−Ｘバス制御信号の中の高速制御信号及び低速制御信号を、各々、第１の半導体チップ５である（に内蔵された）第１ＨＰＣ７及び第２の半導体チップ８である第２ＨＰＣ８において処理（又は送受信、以下同じ）する。
【００１６】
なお、周知のように、ＰＣＩ−ＸバスはＰＣＩバスとの互換性を有する。従って、本発明のＰＣＩ−Ｘホットプラグ制御装置（ＨＰＣ６）も、また、ＰＣＩ−Ｘバスのホットプラグを実現するのみでなく、ＰＣＩバスのホットプラグを実現する。このように、本発明のＨＰＣ６は、ＰＣＩホットプラグ制御装置でもある。即ち、ＨＰＣ６はＰＣＩ／ＰＣＩ−Ｘホットプラグ制御装置であり、サウスブリッジ５はＰＣＩ／ＰＣＩ−Ｘブリッジチップである。
【００１７】
第１ＨＰＣ７が設けられたサウスブリッジ５（第１の半導体チップ５）は、ＰＣＩ−Ｘバスシステムにおけるホットプラグ制御に必要な制御信号の中の高速制御信号を処理し、ＰＣＩ−Ｘスロット９に対して、第２ＨＰＣ８（第２の半導体チップ８）を介することなく、高速制御信号を供給する。サウスブリッジ５は、専用設計されたＬＳＩ、即ち、ＡＳＩＣからなる。従って、高速制御信号は、ＡＳＩＣからなるブリッジチップ（サウスブリッジ５）において処理される。
【００１８】
ＰＣＩ−Ｘスロット９は、第２ＨＰＣ８（である第２の半導体チップ８）とではなく、ブリッジチップ（サウスブリッジ５）と、高速制御信号のインタフェースをとる。これにより、高速制御信号は、図１に示すように、ＰＣＩ−Ｘスロット９とサウスブリッジ５（第１の半導体チップ５）とを接続する専用の制御信号線１０を介して、これらの間で送受信される。ＰＣＩ−Ｘスロット９の高速制御信号が伝搬される制御信号線１０は、サウスブリッジ５に接続される。
【００１９】
高速制御信号を処理する第１ＨＰＣ７をＡＳＩＣであるサウスブリッジ５（第１の半導体チップ５）により構成する理由は、以下の通りである。即ち、ＡＳＩＣはチップ設計の段階からの専用設計であるので、最適設計が可能である。従って、冗長な素子が事実上含まれておらず、チップ内部でのレイアウトや配線が最適なものとされる結果、高速での信号処理が可能である。これにより、真に高速での処理が必要な信号をその要求される時間内で出力することができる。また、低価格のＦＰＧＡでは、ＰＣＩ−Ｘのクロック周波数１３３ＭＨｚ（又は、これより高い周波数）に対応した高速制御ができない。このため、高速制御信号は、ＡＳＩＣであるサウスブリッジ５において処理する。一方、以下に述べるように、高速制御信号の数を可能な限り抑えているので、これを（サウスブリッジ５である）ＡＳＩＣに追加しても、ピン数の増加によるコスト増を最小限に抑えることができる。
【００２０】
第２ＨＰＣ８（第２の半導体チップ８）は、ＰＣＩ−Ｘバスシステムにおけるホットプラグ制御に必要な制御信号の中の低速制御信号を処理し、ＰＣＩ−Ｘスロット９に対して、第１ＨＰＣ７を内蔵するサウスブリッジ５（第１の半導体チップ５）を介することなく、低速制御信号を供給する。第２ＨＰＣ８である第２の半導体チップ８は、フィールドプログラマブルな半導体チップ、例えばＦＰＧＡからなる。即ち、低速制御信号はＦＰＧＡからなる（サウスブリッジ５に外付けされた）外付けチップにおいて処理される。なお、低速制御信号を処理する第２ＨＰＣ８（第２の半導体チップ８）は、ＦＰＧＡとほぼ同等の効果の期待できるＣＰＬＤからなっていても良い。
【００２１】
第２ＨＰＣ８において低速制御信号を形成するための所定の信号（制御信号及び監視信号）は、図１に示すように、専用の複数の制御信号線１２を介して、サウスブリッジ５の第１ＨＰＣ７から供給される。即ち、サウスブリッジ５は、第２ＨＰＣ８との間で制御信号線１２を介して所定の通信を行なうことにより、ＰＣＩ−Ｘバスの制御及び監視を行う。これにより、ＨＰＣ６を第１ＨＰＣ７と第２ＨＰＣ８とで構成し、ＰＣＩ−Ｘホットプラグ制御を実現することができる。
【００２２】
また、第２ＨＰＣ８は、複数の制御信号線１２の状態に基づいて、ＰＣＩ−Ｘホットプラグ（ＰＣＩ−Ｘスロット９）の状態を示す複数のレジスタ（図示せず）を備える。これらのレジスタは、ＣＰＵ１によるＰＣＩ−Ｘホットプラグの制御及び監視用のものである。即ち、ＣＰＵ１は、これらのレジスタにアクセスすることにより、ＰＣＩ−Ｘホットプラグの状態を知り、ＰＣＩ−Ｘホットプラグの制御及び監視を行なうことができる。
【００２３】
ＰＣＩ−Ｘスロット９は、サウスブリッジ５の第１ＨＰＣ７ではなく、当該外付けチップである第２ＨＰＣ８と低速制御信号のインタフェースをとる。低速制御信号は、図１に示すように、ＰＣＩ−Ｘスロット９と第２ＨＰＣ８（第２の半導体チップ８）とを接続する専用の制御信号線１１を介して、これらの間で送受信される。即ち、ＰＣＩ−Ｘスロット９の低速制御信号が伝搬される制御信号線１１は、第２ＨＰＣ８に接続される。
【００２４】
第２ＨＰＣ８（第２の半導体チップ８）をＦＰＧＡ又はＣＰＬＤ等のフィールドプログラマブルな半導体チップにより構成する理由は、以下の通りである。即ち、ＦＰＧＡ等は、チップが専用設計されていないので、その処理はＡＳＩＣでの処理よりも低速である。しかし、フィールドプログラマブル、即ち、ＬＳＩメーカーがＦＰＧＡ等を市場に出荷した後において、ユーザがその処理を出力タイミングを含めて所望の処理とするように設定する（プログラムする）ことができる。従って、低速制御信号の規格の変更には柔軟に対応することができる。一方、以下に述べるように、低速制御信号の数が多くても、これをＦＰＧＡ等に追加しても、あまりコスト増とはならない。
【００２５】
以上のように、本発明においては、高速制御信号は、ＡＳＩＣからなるＰＣＩ／ＰＣＩ−Ｘブリッジチップであり第１ＨＰＣ７を内蔵するサウスブリッジ５からインタフェースをとる。低速制御信号は、ＦＰＧＡ（又は、ＣＰＬＤ）からなるサウスブリッジ５の外付けチップである第２ＨＰＣ８からインタフェースをとる。これにより、本発明においては、２チップ構成でＰＣＩ−Ｘホットプラグ制御装置を実現する。
【００２６】
高速制御信号は、図２に示すように、REQ64 信号、DEVSEL信号、STOP信号、TRDY信号、SLOT＿RESET 信号である。これらの信号については、ＰＣＩ−Ｘバス及びそのホットプラグの関連規格書に詳しく述べられている。例えば、「PCI Hot-Plug Specification Revision 1.1, June 20, 2001」「PCI Standard Hot-Plug Controller and Subsystem Specification Revision 1.0, June 20, 2001」等がある。
【００２７】
REQ64 信号、DEVSEL信号、STOP信号、TRDY信号は、ＰＣＩ−Ｘスロット９とサウスブリッジ５（第１の半導体チップ５）とをスイッチユニットＳＷを介して接続する同一の専用の制御信号線１０１を介して、これらの間で送受信される。スイッチユニットＳＷの制御信号は、図２に示すように、第２ＨＰＣ８（第２の半導体チップ８）から供給される。スイッチユニットＳＷは、専用の制御信号線１０１をサウスブリッジ５側とＰＣＩ−Ｘスロット９側とに電気的に分離するための双方向のスイッチであって、トランジスタ（例えば、ＭＯＳＦＥＴ）からなるスイッチである。
【００２８】
REQ64 信号は、従来は、ＡＳＩＣ又はＦＰＧＡからなるワンチップのホットプラグコントローラ（ＨＰＣ）において処理されていた。しかし、REQ64 信号は、ＰＣＩ−Ｘバスシステムにおいて新たに規定された後述するタイミングの制約から、高速で処理する必要がある（望ましい）ことが判った。従って、REQ64 信号は、高速での処理が可能な第１ＨＰＣ７の内蔵されるサウスブリッジ５において処理される。
【００２９】
DEVSEL信号、STOP信号、TRDY信号は、ＰＣＩ−Ｘバスシステムにおいて新たに追加された信号であり、ＰＣＩ−Ｘの動作モード（クロック周波数）を通知するための信号である。これらの３個の制御信号は、図３及び図４に示すように、ＰＣＩ−Ｘバスシステムにおいて新たに規定されたタイミングの制約から、高速で処理する必要がある（望ましい）ことが判った。従って、DEVSEL信号、STOP信号、TRDY信号は、高速での処理が可能な第１ＨＰＣ７の内蔵されるサウスブリッジ５において処理される。
【００３０】
即ち、ＰＣＩ−Ｘバスシステムにおいては、SLOT＿RESET 信号の解除（ディアサート）時に、REQ64 信号によりマザーボードが６４ビットバス幅であることを通知する必要があるが、これに加えて、その動作モードをも通知しなければならない。この動作モードの通知は、図３に示すように、DEVSEL信号、STOP信号、TRDY信号のハイレベル（Ｈ）又はロウレベル（Ｌ）の組合せにより行なわれる。この時、ＰＣＩ−Ｘバスの規格により、SLOT＿RESET 信号のハイレベルから５０ｎＳｅｃ（ナノ秒）以内に、DEVSEL信号、STOP信号、TRDY信号は元の値（レベル）に切り替わって（戻って）、これにより、初期化シーケンスを完了していなければならない。従って、これらの３個の制御信号は高速で処理されなければならない。また、図３から判るように、REQ64 信号のロウレベルがこれらの３個の制御信号の有効期間を定めるようにされる。従って、REQ64 信号も高速で処理されなければならない。
【００３１】
SLOT＿RESET 信号は、従来は、ＡＳＩＣ又はＦＰＧＡからなるワンチップのホットプラグコントローラ（ＨＰＣ）において処理していた。しかし、SLOT＿RESET 信号は、ＰＣＩ−Ｘバスシステムにおいて新たに規定されたタイミングの制約から、高速で処理する必要がある（望ましい）ことが判った。即ち、SLOT＿RESET 信号は、本来は、中間速度の制御信号であるが、図３に示すように、種々のタイミング信号との関係からの制約により、高速で処理することが望ましい信号である。従って、SLOT＿RESET 信号は、高速での処理が可能な第１ＨＰＣ７の内蔵されるサウスブリッジ５において処理される。
【００３２】
SLOT＿RESET 信号は、ＰＣＩ−Ｘスロット９とサウスブリッジ５（第１の半導体チップ５）とを直接接続する専用の制御信号線１０２を介して、これらの間で送受信される。このSLOT＿RESET 信号は、上述のREQ64 信号、DEVSEL信号、STOP信号、TRDY信号程には高速である必要はない（中間速度の制御信号である）。従って、SLOT＿RESET 信号のためには、REQ64 信号等の制御信号線１０１とは別の制御信号線１０２が用いられる。
【００３３】
以上の５個の制御信号さえ高速で処理すれば、他の制御信号は高速で処理するには及ばず、また、他の制御信号の処理をタイミングに余裕を持って行なうことができる。このように、全ての制御信号の処理を処理速度の観点から同等にする必要はない。従って、これらの５個の制御信号（高速制御信号）のみを、ＡＳＩＣであるサウスブリッジ５で処理する。このために、サウスブリッジ５に第１ＨＰＣ７を内蔵する。これにより、ＡＳＩＣであるサウスブリッジ５のピン（端子）数の増加を必要最小限に抑えることができる。
【００３４】
低速制御信号は、図２に示すように、green 用のLED 制御信号、amber 用のLED 制御信号、DETECT信号、ＰＣＩ−Ｘカード種別識別用のPCIXCAP 信号、ＰＣＩ−Ｘカード種別識別用のPRSNT 信号、ＰＣＩ−Ｘカード種別識別用のM66EN 信号、電源制御用のPOW ＿FAULT 信号、電源制御用のPOW ＿GOOD信号、電源制御用のPOW ＿ON信号、REQ64/DEVSEL/STOP/TRDY等を含むＰＣＩ−Ｘバスの制御用のBUS ＿ON信号である。これらの信号についても、前述したＰＣＩ−Ｘ及びそのホットプラグの関連規格書に詳しく述べられている。
【００３５】
ＰＣＩ−Ｘカード種別識別用のPCIXCAP 信号は、ＰＣＩ−Ｘバスシステムにおいて新たに追加された信号であり、ＰＣＩ−Ｘスロット９に挿入された当該ＰＣＩ−Ｘカード（Add-in Card ）が前述のどの周波数まで対応しているかを示す信号である。PCIXCAP 信号は、以下に述べるように、ＰＣＩ−Ｘカードの挿入によりそのレベルが決定される信号であるので、高速制御である必要はない（低速制御で良い）。PCIXCAP 信号は、ＰＣＩ−Ｘスロット９と第２の半導体チップ８とを、３レベル電圧比較器を介して接続する専用の制御信号線１１を介して、これらの間で送受信される。
【００３６】
即ち、マザーボード上のPCIXCAP 信号ピン（端子）は５キロΩ以上の抵抗でプルアップする必要がある。また、ＰＣＩ−Ｘスロット９に挿入されたＰＣＩ−Ｘカードのバスシステム及びそのクロック周波数（動作周波数）に応じて、図５に示すように、接続を設定する必要がある。即ち、ＰＣＩ−Ｘカードの挿入により、ＰＣＩ−Ｘスロット９のPCIXCAP 信号ピンは、図５に示す状態とされる。ここで、設定され得る接続は、規格書によれば、３種類存在する。即ち、動作周波数が１３３ＭＨｚ（及び１００ＭＨｚ）の場合には非接続（ＮＣ）、６６ＭＨｚの場合にはプルダウン（１０キロΩの抵抗を用いる）、ＰＣＩバスの場合には接地接続（グランド）である。そこで、図２に示すように、制御信号線１１に３レベル電圧比較器を設けることにより、当該挿入されたＰＣＩ−Ｘカードがいずれであるかを識別する。
【００３７】
以上のPCIXCAP 信号を追加した低速制御信号（高速制御信号とするものを除く）は、高速で処理するには及ばない。即ち、前述のように、高速制御信号の処理速度と同等にする必要はない。従って、これらの低速制御信号を、ＦＰＧＡ（又はＣＰＬＤ）からなる第２ＨＰＣ８で処理する。このために、サウスブリッジ５とは独立に、これに対する外付けの第２の半導体チップ８として、第２ＨＰＣ８を設ける。これにより、ＡＳＩＣであるサウスブリッジ５のピン（端子）数の増加なしで、低速制御信号を処理し、その開発コストを抑え、規格の変更に柔軟に対応することができる。
【００３８】
このように、本発明によれば、DEVSEL信号、STOP信号、TRDY信号を、ＡＳＩＣであるサウスブリッジ５（に内蔵した第１ＨＰＣ７）において処理することにより、高速処理の要求を満たす。また、従来は外付けチップで処理されていたREQ64 信号、SLOT＿RESET 信号も、ＡＳＩＣであるサウスブリッジ５（に内蔵した第１ＨＰＣ７）における処理に変更することにより、高速処理の要求を満たす。一方、新たに追加されたPCIXCAP 信号を、ＦＰＧＡである第２ＨＰＣ８において処理することにより、ＡＳＩＣのピン数の増加を抑えている。また、従来は外付けチップで処理されていた上記以外の信号も、ＦＰＧＡである第２ＨＰＣ８において処理することにより、ＡＳＩＣのピン数の増加を抑えている。
【００３９】
以上から把握できるように、本発明の実施形態の特徴を述べると以下のようである。
【００４０】
（付記１）ＰＣＩ−Ｘバスシステムにおけるホットプラグ制御に必要な制御信号の中の高速制御信号を処理するチップであって、専用設計され、ＰＣＩ−Ｘスロットに対して第２の半導体チップを介することなく前記高速制御信号を供給する第１の半導体チップと、
前記ＰＣＩ−Ｘバスシステムにおけるホットプラグ制御に必要な制御信号の中の低速制御信号を処理するチップであって、フィールドプログラマブルであり、ＰＣＩ−Ｘスロットに対して前記第１の半導体チップを介することなく前記低速制御信号を供給する第２の半導体チップとからなる
ことを特徴とするＰＣＩ−Ｘホットプラグ制御装置。
【００４１】
（付記２）前記第１の半導体チップはＡＳＩＣからなり、前記第２の半導体チップはＦＰＧＡ又はＣＰＬＤからなる
ことを特徴とする付記１に記載のＰＣＩ−Ｘホットプラグ制御装置。
【００４２】
（付記３）前記高速制御信号は、REQ64 信号、DEVSEL信号、STOP信号、TRDY信号、SLOT＿RESET 信号であり、
前記低速制御信号は、green 用のLED 制御信号、amber 用のLED 制御信号、DETECT信号、ＰＣＩ−Ｘカード種別識別用のPCIXCAP 信号、ＰＣＩ−Ｘカード種別識別用のPRSNT 信号、ＰＣＩ−Ｘカード種別識別用のM66EN 信号、電源制御用のPOW ＿FAULT 信号、電源制御用のPOW ＿GOOD信号、電源制御用のPOW ＿ON信号、REQ64/DEVSEL/STOP/TRDY等を含むＰＣＩ−Ｘバスの制御用のBUS ＿ON信号である
ことを特徴とする付記１に記載のＰＣＩ−Ｘホットプラグ制御装置。
【００４３】
（付記４）前記REQ64 信号、DEVSEL信号、STOP信号、TRDY信号は、前記ＰＣＩ−Ｘスロットと第１の半導体チップとをスイッチユニットを介して接続する同一の専用の制御信号線を介して送受信される
ことを特徴とする付記３に記載のＰＣＩ−Ｘホットプラグ制御装置。
【００４４】
（付記５）前記スイッチユニットの制御信号は、前記第２の半導体チップから供給される
ことを特徴とする付記４に記載のＰＣＩ−Ｘホットプラグ制御装置。
【００４５】
（付記６）前記SLOT＿RESET 信号は、前記ＰＣＩ−Ｘスロットと第１の半導体チップとを直接接続する専用の制御信号線を介して送受信される
ことを特徴とする付記３に記載のＰＣＩ−Ｘホットプラグ制御装置。
【００４６】
（付記７）前記ＰＣＩ−Ｘカード種別識別用のPCIXCAP 信号は、前記ＰＣＩ−Ｘスロットと第２の半導体チップとを３レベル電圧比較器を介して接続する専用の制御信号線を介して送受信される
ことを特徴とする付記３に記載のＰＣＩ−Ｘホットプラグ制御装置。
【００４７】
（付記８）前記第２の半導体チップにおいて前記低速制御信号を形成するための所定の信号は、前記第１の半導体チップから供給される
ことを特徴とする付記１に記載のＰＣＩ−Ｘホットプラグ制御装置。
【産業上の利用可能性】
【００４８】
以上、説明したように、本発明によれば、ＰＣＩ−Ｘホットプラグ制御装置において、ＰＣＩ−Ｘバスシステムにおけるホットプラグ制御に必要な制御信号を高速制御信号及び低速制御信号に分け、各々、第１の半導体チップ及び第２の半導体チップで分担して処理し、かつ、第１の半導体チップとして専用設計ＬＳＩを用い第２の半導体チップとしてフィールドプログラマブルＬＳＩを用いる。これにより、ＰＣＩ−Ｘスロットは、高速制御信号については第１の半導体チップとインタフェースをとり、低速制御信号については第２の半導体チップとインタフェースをとる。これにより、一部の制御信号に対する高速処理の要求を満たし、かつ、できるだけ専用設計への負担を回避しつつ、ホットプラグをサポートするためのハードウェア構成を簡易なものとすることができ、ＰＣＩ−Ｘバスの規格の変更にも容易に対応することができる。また、第１の半導体チップとしてＡＳＩＣを使用し第２の半導体チップとしてＦＰＧＡを使用することにより、ＡＳＩＣのピン数の追加を少なくしてコストを抑え、全体として低コストでＰＣＩ−Ｘホットプラグ制御装置を実現することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明のＰＣＩ−Ｘホットプラグ制御システム構成図である。
【図２】本発明のＰＣＩ−Ｘホットプラグ制御装置構成図である。
【図３】本発明のＰＣＩ−Ｘホットプラグ制御説明図である。
【図４】本発明のＰＣＩ−Ｘホットプラグ制御説明図である。
【図５】本発明のＰＣＩ−Ｘホットプラグ制御説明図である。
【符号の説明】
【００５０】
１    ＣＰＵ
２    ＶＣ
３    ＭＥＭ
４    ノースブリッジ
５    サウスブリッジ（第１の半導体チップ）
６    ＨＰＣ（ホットプラグコントローラ）
７    第１ＨＰＣ
８    第２ＨＰＣ（第２の半導体チップ）
９    ＰＣＩ−Ｘスロット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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